| 1 | /* SPDX-License-Identifier: GPL-2.0 |
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| 3 | * Copyright 2016-2018 HabanaLabs, Ltd. |
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| 4 | * All Rights Reserved. |
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| 8 | /************************************ |
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| 9 | ** This is an auto-generated file ** |
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| 10 | ** DO NOT EDIT BELOW ** |
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| 11 | ************************************/ |
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| 13 | #ifndef ASIC_REG_CPU_IF_REGS_H_ |
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| 14 | #define ASIC_REG_CPU_IF_REGS_H_ |
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| 16 | /* |
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| 17 | ***************************************** |
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| 18 | * CPU_IF (Prototype: CPU_IF) |
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| 19 | ***************************************** |
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| 20 | */ |
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| 22 | #define mmCPU_IF_ARUSER_OVR 0x442104 |
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| 23 | |
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| 24 | #define mmCPU_IF_ARUSER_OVR_EN 0x442108 |
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| 25 | |
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| 26 | #define mmCPU_IF_AWUSER_OVR 0x44210C |
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| 27 | |
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| 28 | #define mmCPU_IF_AWUSER_OVR_EN 0x442110 |
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| 29 | |
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| 30 | #define mmCPU_IF_AXCACHE_OVR 0x442114 |
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| 31 | |
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| 32 | #define mmCPU_IF_LOCK_OVR 0x442118 |
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| 33 | |
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| 34 | #define mmCPU_IF_PROT_OVR 0x44211C |
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| 35 | |
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| 36 | #define mmCPU_IF_MAX_OUTSTANDING 0x442120 |
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| 37 | |
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| 38 | #define mmCPU_IF_EARLY_BRESP_EN 0x442124 |
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| 39 | |
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| 40 | #define mmCPU_IF_FORCE_RSP_OK 0x442128 |
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| 41 | |
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| 42 | #define mmCPU_IF_CPU_MSB_ADDR 0x44212C |
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| 43 | |
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| 44 | #define mmCPU_IF_AXI_SPLIT_INTR 0x442130 |
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| 45 | |
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| 46 | #define mmCPU_IF_TOTAL_WR_CNT 0x442140 |
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| 47 | |
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| 48 | #define mmCPU_IF_INFLIGHT_WR_CNT 0x442144 |
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| 49 | |
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| 50 | #define mmCPU_IF_TOTAL_RD_CNT 0x442150 |
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| 51 | |
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| 52 | #define mmCPU_IF_INFLIGHT_RD_CNT 0x442154 |
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| 53 | |
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| 54 | #define mmCPU_IF_PF_PQ_PI 0x442200 |
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| 55 | |
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| 56 | #define mmCPU_IF_PQ_BASE_ADDR_LOW 0x442204 |
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| 57 | |
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| 58 | #define mmCPU_IF_PQ_BASE_ADDR_HIGH 0x442208 |
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| 59 | |
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| 60 | #define mmCPU_IF_PQ_LENGTH 0x44220C |
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| 61 | |
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| 62 | #define mmCPU_IF_CQ_BASE_ADDR_LOW 0x442210 |
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| 63 | |
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| 64 | #define mmCPU_IF_CQ_BASE_ADDR_HIGH 0x442214 |
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| 65 | |
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| 66 | #define mmCPU_IF_CQ_LENGTH 0x442218 |
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| 67 | |
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| 68 | #define mmCPU_IF_EQ_BASE_ADDR_LOW 0x442220 |
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| 69 | |
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| 70 | #define mmCPU_IF_EQ_BASE_ADDR_HIGH 0x442224 |
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| 71 | |
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| 72 | #define mmCPU_IF_EQ_LENGTH 0x442228 |
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| 73 | |
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| 74 | #define mmCPU_IF_EQ_RD_OFFS 0x44222C |
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| 75 | |
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| 76 | #define mmCPU_IF_QUEUE_INIT 0x442230 |
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| 77 | |
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| 78 | #define mmCPU_IF_TPC_SERR_INTR_STS 0x442300 |
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| 79 | |
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| 80 | #define mmCPU_IF_TPC_SERR_INTR_CLR 0x442304 |
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| 81 | |
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| 82 | #define mmCPU_IF_TPC_SERR_INTR_MASK 0x442308 |
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| 83 | |
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| 84 | #define mmCPU_IF_TPC_DERR_INTR_STS 0x442310 |
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| 85 | |
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| 86 | #define mmCPU_IF_TPC_DERR_INTR_CLR 0x442314 |
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| 87 | |
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| 88 | #define mmCPU_IF_TPC_DERR_INTR_MASK 0x442318 |
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| 89 | |
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| 90 | #define mmCPU_IF_DMA_SERR_INTR_STS 0x442320 |
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| 91 | |
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| 92 | #define mmCPU_IF_DMA_SERR_INTR_CLR 0x442324 |
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| 93 | |
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| 94 | #define mmCPU_IF_DMA_SERR_INTR_MASK 0x442328 |
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| 95 | |
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| 96 | #define mmCPU_IF_DMA_DERR_INTR_STS 0x442330 |
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| 97 | |
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| 98 | #define mmCPU_IF_DMA_DERR_INTR_CLR 0x442334 |
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| 99 | |
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| 100 | #define mmCPU_IF_DMA_DERR_INTR_MASK 0x442338 |
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| 101 | |
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| 102 | #define mmCPU_IF_SRAM_SERR_INTR_STS 0x442340 |
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| 103 | |
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| 104 | #define mmCPU_IF_SRAM_SERR_INTR_CLR 0x442344 |
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| 105 | |
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| 106 | #define mmCPU_IF_SRAM_SERR_INTR_MASK 0x442348 |
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| 107 | |
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| 108 | #define mmCPU_IF_SRAM_DERR_INTR_STS 0x442350 |
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| 109 | |
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| 110 | #define mmCPU_IF_SRAM_DERR_INTR_CLR 0x442354 |
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| 111 | |
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| 112 | #define mmCPU_IF_SRAM_DERR_INTR_MASK 0x442358 |
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| 113 | |
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| 114 | #define mmCPU_IF_NIC_SERR_INTR_STS 0x442360 |
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| 115 | |
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| 116 | #define mmCPU_IF_NIC_SERR_INTR_CLR 0x442364 |
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| 117 | |
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| 118 | #define mmCPU_IF_NIC_SERR_INTR_MASK 0x442368 |
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| 119 | |
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| 120 | #define mmCPU_IF_NIC_DERR_INTR_STS 0x442370 |
|---|
| 121 | |
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| 122 | #define mmCPU_IF_NIC_DERR_INTR_CLR 0x442374 |
|---|
| 123 | |
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| 124 | #define mmCPU_IF_NIC_DERR_INTR_MASK 0x442378 |
|---|
| 125 | |
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| 126 | #define mmCPU_IF_DMA_IF_SERR_INTR_STS 0x442380 |
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| 127 | |
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| 128 | #define mmCPU_IF_DMA_IF_SERR_INTR_CLR 0x442384 |
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| 129 | |
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| 130 | #define mmCPU_IF_DMA_IF_SERR_INTR_MASK 0x442388 |
|---|
| 131 | |
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| 132 | #define mmCPU_IF_DMA_IF_DERR_INTR_STS 0x442390 |
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| 133 | |
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| 134 | #define mmCPU_IF_DMA_IF_DERR_INTR_CLR 0x442394 |
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| 135 | |
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| 136 | #define mmCPU_IF_DMA_IF_DERR_INTR_MASK 0x442398 |
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| 137 | |
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| 138 | #define mmCPU_IF_HBM_SERR_INTR_STS 0x4423A0 |
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| 139 | |
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| 140 | #define mmCPU_IF_HBM_SERR_INTR_CLR 0x4423A4 |
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| 141 | |
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| 142 | #define mmCPU_IF_HBM_SERR_INTR_MASK 0x4423A8 |
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| 143 | |
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| 144 | #define mmCPU_IF_HBM_DERR_INTR_STS 0x4423B0 |
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| 145 | |
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| 146 | #define mmCPU_IF_HBM_DERR_INTR_CLR 0x4423B4 |
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| 147 | |
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| 148 | #define mmCPU_IF_HBM_DERR_INTR_MASK 0x4423B8 |
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| 149 | |
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| 150 | #define mmCPU_IF_PLL_SEI_INTR_STS 0x442400 |
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| 151 | |
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| 152 | #define mmCPU_IF_PLL_SEI_INTR_CLR 0x442404 |
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| 153 | |
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| 154 | #define mmCPU_IF_PLL_SEI_INTR_MASK 0x442408 |
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| 155 | |
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| 156 | #define mmCPU_IF_NIC_SEI_INTR_STS 0x442410 |
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| 157 | |
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| 158 | #define mmCPU_IF_NIC_SEI_INTR_CLR 0x442414 |
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| 159 | |
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| 160 | #define mmCPU_IF_NIC_SEI_INTR_MASK 0x442418 |
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| 161 | |
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| 162 | #define mmCPU_IF_DMA_SEI_INTR_STS 0x442420 |
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| 163 | |
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| 164 | #define mmCPU_IF_DMA_SEI_INTR_CLR 0x442424 |
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| 165 | |
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| 166 | #define mmCPU_IF_DMA_SEI_INTR_MASK 0x442428 |
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| 167 | |
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| 168 | #define mmCPU_IF_DMA_IF_SEI_INTR_STS 0x442430 |
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| 169 | |
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| 170 | #define mmCPU_IF_DMA_IF_SEI_INTR_CLR 0x442434 |
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| 171 | |
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| 172 | #define mmCPU_IF_DMA_IF_SEI_INTR_MASK 0x442438 |
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| 173 | |
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| 174 | #endif /* ASIC_REG_CPU_IF_REGS_H_ */ |
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| 175 | |
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