| 1 | /* SPDX-License-Identifier: GPL-2.0 |
|---|
| 2 | * |
|---|
| 3 | * Copyright 2016-2020 HabanaLabs, Ltd. |
|---|
| 4 | * All Rights Reserved. |
|---|
| 5 | * |
|---|
| 6 | */ |
|---|
| 7 | |
|---|
| 8 | /************************************ |
|---|
| 9 | ** This is an auto-generated file ** |
|---|
| 10 | ** DO NOT EDIT BELOW ** |
|---|
| 11 | ************************************/ |
|---|
| 12 | |
|---|
| 13 | #ifndef ASIC_REG_DCORE0_HMMU0_MMU_REGS_H_ |
|---|
| 14 | #define ASIC_REG_DCORE0_HMMU0_MMU_REGS_H_ |
|---|
| 15 | |
|---|
| 16 | /* |
|---|
| 17 | ***************************************** |
|---|
| 18 | * DCORE0_HMMU0_MMU |
|---|
| 19 | * (Prototype: MMU) |
|---|
| 20 | ***************************************** |
|---|
| 21 | */ |
|---|
| 22 | |
|---|
| 23 | #define mmDCORE0_HMMU0_MMU_MMU_ENABLE 0x408000C |
|---|
| 24 | |
|---|
| 25 | #define mmDCORE0_HMMU0_MMU_FORCE_ORDERING 0x4080010 |
|---|
| 26 | |
|---|
| 27 | #define mmDCORE0_HMMU0_MMU_FEATURE_ENABLE 0x4080014 |
|---|
| 28 | |
|---|
| 29 | #define mmDCORE0_HMMU0_MMU_VA_ORDERING_MASK_38_7 0x4080018 |
|---|
| 30 | |
|---|
| 31 | #define mmDCORE0_HMMU0_MMU_VA_ORDERING_MASK_64_39 0x408001C |
|---|
| 32 | |
|---|
| 33 | #define mmDCORE0_HMMU0_MMU_LOG2_DDR_SIZE 0x4080020 |
|---|
| 34 | |
|---|
| 35 | #define mmDCORE0_HMMU0_MMU_SCRAMBLER 0x4080024 |
|---|
| 36 | |
|---|
| 37 | #define mmDCORE0_HMMU0_MMU_MEM_INIT_BUSY 0x4080028 |
|---|
| 38 | |
|---|
| 39 | #define mmDCORE0_HMMU0_MMU_SPI_SEI_MASK 0x408002C |
|---|
| 40 | |
|---|
| 41 | #define mmDCORE0_HMMU0_MMU_SPI_SEI_CAUSE 0x4080030 |
|---|
| 42 | |
|---|
| 43 | #define mmDCORE0_HMMU0_MMU_PAGE_ERROR_CAPTURE 0x4080034 |
|---|
| 44 | |
|---|
| 45 | #define mmDCORE0_HMMU0_MMU_PAGE_ERROR_CAPTURE_VA 0x4080038 |
|---|
| 46 | |
|---|
| 47 | #define mmDCORE0_HMMU0_MMU_ACCESS_ERROR_CAPTURE 0x408003C |
|---|
| 48 | |
|---|
| 49 | #define mmDCORE0_HMMU0_MMU_ACCESS_ERROR_CAPTURE_VA 0x4080040 |
|---|
| 50 | |
|---|
| 51 | #define mmDCORE0_HMMU0_MMU_ACCESS_PAGE_ERROR_VALID 0x4080044 |
|---|
| 52 | |
|---|
| 53 | #define mmDCORE0_HMMU0_MMU_INTERRUPT_CLR 0x4080048 |
|---|
| 54 | |
|---|
| 55 | #define mmDCORE0_HMMU0_MMU_INTERRUPT_MASK 0x408004C |
|---|
| 56 | |
|---|
| 57 | #define mmDCORE0_HMMU0_MMU_DBG_MEM_WRAP_RM 0x4080050 |
|---|
| 58 | |
|---|
| 59 | #define mmDCORE0_HMMU0_MMU_SPI_CAUSE_CLR 0x4080054 |
|---|
| 60 | |
|---|
| 61 | #define mmDCORE0_HMMU0_MMU_PIPE_CREDIT 0x4080058 |
|---|
| 62 | |
|---|
| 63 | #define mmDCORE0_HMMU0_MMU_MMU_BYPASS 0x408006C |
|---|
| 64 | |
|---|
| 65 | #define mmDCORE0_HMMU0_MMU_STATIC_MULTI_PAGE_SIZE 0x4080070 |
|---|
| 66 | |
|---|
| 67 | #define mmDCORE0_HMMU0_MMU_CORE_SEP_CACHE_RNG 0x40800A0 |
|---|
| 68 | |
|---|
| 69 | #define mmDCORE0_HMMU0_MMU_CORE_SEP_SLICE_CRDT 0x40800D0 |
|---|
| 70 | |
|---|
| 71 | #define mmDCORE0_HMMU0_MMU_TOTAL_SLICE_CREDIT 0x40800F4 |
|---|
| 72 | |
|---|
| 73 | #define mmDCORE0_HMMU0_MMU_PAGE_FAULT_ID_LSB 0x40800F8 |
|---|
| 74 | |
|---|
| 75 | #define mmDCORE0_HMMU0_MMU_PAGE_FAULT_ID_MSB 0x40800FC |
|---|
| 76 | |
|---|
| 77 | #define mmDCORE0_HMMU0_MMU_PAGE_ACCESS_ID_LSB 0x4080100 |
|---|
| 78 | |
|---|
| 79 | #define mmDCORE0_HMMU0_MMU_PAGE_ACCESS_ID_MSB 0x4080104 |
|---|
| 80 | |
|---|
| 81 | #define mmDCORE0_HMMU0_MMU_DDR_RANGE_REG_ENABLE 0x4080108 |
|---|
| 82 | |
|---|
| 83 | #define mmDCORE0_HMMU0_MMU_MMU_RR_SEC_MIN_63_32_0 0x4080110 |
|---|
| 84 | |
|---|
| 85 | #define mmDCORE0_HMMU0_MMU_MMU_RR_SEC_MIN_63_32_1 0x4080114 |
|---|
| 86 | |
|---|
| 87 | #define mmDCORE0_HMMU0_MMU_MMU_RR_SEC_MIN_63_32_2 0x4080118 |
|---|
| 88 | |
|---|
| 89 | #define mmDCORE0_HMMU0_MMU_MMU_RR_SEC_MIN_63_32_3 0x408011C |
|---|
| 90 | |
|---|
| 91 | #define mmDCORE0_HMMU0_MMU_MMU_RR_SEC_MIN_63_32_4 0x4080120 |
|---|
| 92 | |
|---|
| 93 | #define mmDCORE0_HMMU0_MMU_MMU_RR_SEC_MIN_63_32_5 0x4080124 |
|---|
| 94 | |
|---|
| 95 | #define mmDCORE0_HMMU0_MMU_MMU_RR_SEC_MIN_63_32_6 0x4080128 |
|---|
| 96 | |
|---|
| 97 | #define mmDCORE0_HMMU0_MMU_MMU_RR_SEC_MIN_63_32_7 0x408012C |
|---|
| 98 | |
|---|
| 99 | #define mmDCORE0_HMMU0_MMU_MMU_RR_SEC_MIN_31_0_0 0x4080140 |
|---|
| 100 | |
|---|
| 101 | #define mmDCORE0_HMMU0_MMU_MMU_RR_SEC_MIN_31_0_1 0x4080144 |
|---|
| 102 | |
|---|
| 103 | #define mmDCORE0_HMMU0_MMU_MMU_RR_SEC_MIN_31_0_2 0x4080148 |
|---|
| 104 | |
|---|
| 105 | #define mmDCORE0_HMMU0_MMU_MMU_RR_SEC_MIN_31_0_3 0x408014C |
|---|
| 106 | |
|---|
| 107 | #define mmDCORE0_HMMU0_MMU_MMU_RR_SEC_MIN_31_0_4 0x4080150 |
|---|
| 108 | |
|---|
| 109 | #define mmDCORE0_HMMU0_MMU_MMU_RR_SEC_MIN_31_0_5 0x4080154 |
|---|
| 110 | |
|---|
| 111 | #define mmDCORE0_HMMU0_MMU_MMU_RR_SEC_MIN_31_0_6 0x4080158 |
|---|
| 112 | |
|---|
| 113 | #define mmDCORE0_HMMU0_MMU_MMU_RR_SEC_MIN_31_0_7 0x408015C |
|---|
| 114 | |
|---|
| 115 | #define mmDCORE0_HMMU0_MMU_MMU_RR_SEC_MAX_63_32_0 0x4080170 |
|---|
| 116 | |
|---|
| 117 | #define mmDCORE0_HMMU0_MMU_MMU_RR_SEC_MAX_63_32_1 0x4080174 |
|---|
| 118 | |
|---|
| 119 | #define mmDCORE0_HMMU0_MMU_MMU_RR_SEC_MAX_63_32_2 0x4080178 |
|---|
| 120 | |
|---|
| 121 | #define mmDCORE0_HMMU0_MMU_MMU_RR_SEC_MAX_63_32_3 0x408017C |
|---|
| 122 | |
|---|
| 123 | #define mmDCORE0_HMMU0_MMU_MMU_RR_SEC_MAX_63_32_4 0x4080180 |
|---|
| 124 | |
|---|
| 125 | #define mmDCORE0_HMMU0_MMU_MMU_RR_SEC_MAX_63_32_5 0x4080184 |
|---|
| 126 | |
|---|
| 127 | #define mmDCORE0_HMMU0_MMU_MMU_RR_SEC_MAX_63_32_6 0x4080188 |
|---|
| 128 | |
|---|
| 129 | #define mmDCORE0_HMMU0_MMU_MMU_RR_SEC_MAX_63_32_7 0x408018C |
|---|
| 130 | |
|---|
| 131 | #define mmDCORE0_HMMU0_MMU_MMU_RR_SEC_MAX_31_0_0 0x40801A0 |
|---|
| 132 | |
|---|
| 133 | #define mmDCORE0_HMMU0_MMU_MMU_RR_SEC_MAX_31_0_1 0x40801A4 |
|---|
| 134 | |
|---|
| 135 | #define mmDCORE0_HMMU0_MMU_MMU_RR_SEC_MAX_31_0_2 0x40801A8 |
|---|
| 136 | |
|---|
| 137 | #define mmDCORE0_HMMU0_MMU_MMU_RR_SEC_MAX_31_0_3 0x40801AC |
|---|
| 138 | |
|---|
| 139 | #define mmDCORE0_HMMU0_MMU_MMU_RR_SEC_MAX_31_0_4 0x40801B0 |
|---|
| 140 | |
|---|
| 141 | #define mmDCORE0_HMMU0_MMU_MMU_RR_SEC_MAX_31_0_5 0x40801B4 |
|---|
| 142 | |
|---|
| 143 | #define mmDCORE0_HMMU0_MMU_MMU_RR_SEC_MAX_31_0_6 0x40801B8 |
|---|
| 144 | |
|---|
| 145 | #define mmDCORE0_HMMU0_MMU_MMU_RR_SEC_MAX_31_0_7 0x40801BC |
|---|
| 146 | |
|---|
| 147 | #define mmDCORE0_HMMU0_MMU_MMU_RR_PRIV_MIN_63_32_0 0x40801D0 |
|---|
| 148 | |
|---|
| 149 | #define mmDCORE0_HMMU0_MMU_MMU_RR_PRIV_MIN_63_32_1 0x40801D4 |
|---|
| 150 | |
|---|
| 151 | #define mmDCORE0_HMMU0_MMU_MMU_RR_PRIV_MIN_63_32_2 0x40801D8 |
|---|
| 152 | |
|---|
| 153 | #define mmDCORE0_HMMU0_MMU_MMU_RR_PRIV_MIN_63_32_3 0x40801DC |
|---|
| 154 | |
|---|
| 155 | #define mmDCORE0_HMMU0_MMU_MMU_RR_PRIV_MIN_63_32_4 0x40801E0 |
|---|
| 156 | |
|---|
| 157 | #define mmDCORE0_HMMU0_MMU_MMU_RR_PRIV_MIN_63_32_5 0x40801E4 |
|---|
| 158 | |
|---|
| 159 | #define mmDCORE0_HMMU0_MMU_MMU_RR_PRIV_MIN_63_32_6 0x40801E8 |
|---|
| 160 | |
|---|
| 161 | #define mmDCORE0_HMMU0_MMU_MMU_RR_PRIV_MIN_63_32_7 0x40801EC |
|---|
| 162 | |
|---|
| 163 | #define mmDCORE0_HMMU0_MMU_MMU_RR_PRIV_MIN_31_0_0 0x4080200 |
|---|
| 164 | |
|---|
| 165 | #define mmDCORE0_HMMU0_MMU_MMU_RR_PRIV_MIN_31_0_1 0x4080204 |
|---|
| 166 | |
|---|
| 167 | #define mmDCORE0_HMMU0_MMU_MMU_RR_PRIV_MIN_31_0_2 0x4080208 |
|---|
| 168 | |
|---|
| 169 | #define mmDCORE0_HMMU0_MMU_MMU_RR_PRIV_MIN_31_0_3 0x408020C |
|---|
| 170 | |
|---|
| 171 | #define mmDCORE0_HMMU0_MMU_MMU_RR_PRIV_MIN_31_0_4 0x4080210 |
|---|
| 172 | |
|---|
| 173 | #define mmDCORE0_HMMU0_MMU_MMU_RR_PRIV_MIN_31_0_5 0x4080214 |
|---|
| 174 | |
|---|
| 175 | #define mmDCORE0_HMMU0_MMU_MMU_RR_PRIV_MIN_31_0_6 0x4080218 |
|---|
| 176 | |
|---|
| 177 | #define mmDCORE0_HMMU0_MMU_MMU_RR_PRIV_MIN_31_0_7 0x408021C |
|---|
| 178 | |
|---|
| 179 | #define mmDCORE0_HMMU0_MMU_MMU_RR_PRIV_MAX_63_32_0 0x4080230 |
|---|
| 180 | |
|---|
| 181 | #define mmDCORE0_HMMU0_MMU_MMU_RR_PRIV_MAX_63_32_1 0x4080234 |
|---|
| 182 | |
|---|
| 183 | #define mmDCORE0_HMMU0_MMU_MMU_RR_PRIV_MAX_63_32_2 0x4080238 |
|---|
| 184 | |
|---|
| 185 | #define mmDCORE0_HMMU0_MMU_MMU_RR_PRIV_MAX_63_32_3 0x408023C |
|---|
| 186 | |
|---|
| 187 | #define mmDCORE0_HMMU0_MMU_MMU_RR_PRIV_MAX_63_32_4 0x4080240 |
|---|
| 188 | |
|---|
| 189 | #define mmDCORE0_HMMU0_MMU_MMU_RR_PRIV_MAX_63_32_5 0x4080244 |
|---|
| 190 | |
|---|
| 191 | #define mmDCORE0_HMMU0_MMU_MMU_RR_PRIV_MAX_63_32_6 0x4080248 |
|---|
| 192 | |
|---|
| 193 | #define mmDCORE0_HMMU0_MMU_MMU_RR_PRIV_MAX_63_32_7 0x408024C |
|---|
| 194 | |
|---|
| 195 | #define mmDCORE0_HMMU0_MMU_MMU_RR_PRIV_MAX_31_0_0 0x4080260 |
|---|
| 196 | |
|---|
| 197 | #define mmDCORE0_HMMU0_MMU_MMU_RR_PRIV_MAX_31_0_1 0x4080264 |
|---|
| 198 | |
|---|
| 199 | #define mmDCORE0_HMMU0_MMU_MMU_RR_PRIV_MAX_31_0_2 0x4080268 |
|---|
| 200 | |
|---|
| 201 | #define mmDCORE0_HMMU0_MMU_MMU_RR_PRIV_MAX_31_0_3 0x408026C |
|---|
| 202 | |
|---|
| 203 | #define mmDCORE0_HMMU0_MMU_MMU_RR_PRIV_MAX_31_0_4 0x4080270 |
|---|
| 204 | |
|---|
| 205 | #define mmDCORE0_HMMU0_MMU_MMU_RR_PRIV_MAX_31_0_5 0x4080274 |
|---|
| 206 | |
|---|
| 207 | #define mmDCORE0_HMMU0_MMU_MMU_RR_PRIV_MAX_31_0_6 0x4080278 |
|---|
| 208 | |
|---|
| 209 | #define mmDCORE0_HMMU0_MMU_MMU_RR_PRIV_MAX_31_0_7 0x408027C |
|---|
| 210 | |
|---|
| 211 | #define mmDCORE0_HMMU0_MMU_ILLEGAL_ADDR_WRITE_63_32 0x4080290 |
|---|
| 212 | |
|---|
| 213 | #define mmDCORE0_HMMU0_MMU_ILLEGAL_ADDR_WRITE_31_0 0x4080294 |
|---|
| 214 | |
|---|
| 215 | #define mmDCORE0_HMMU0_MMU_ILLEGAL_ADDR_READ_63_32 0x4080298 |
|---|
| 216 | |
|---|
| 217 | #define mmDCORE0_HMMU0_MMU_ILLEGAL_ADDR_READ_31_0 0x408029C |
|---|
| 218 | |
|---|
| 219 | #define mmDCORE0_HMMU0_MMU_RAZWI_WRITE_VLD 0x4080300 |
|---|
| 220 | |
|---|
| 221 | #define mmDCORE0_HMMU0_MMU_RAZWI_WRITE_ID_31_0 0x4080304 |
|---|
| 222 | |
|---|
| 223 | #define mmDCORE0_HMMU0_MMU_RAZWI_WRITE_ID_42_32 0x4080308 |
|---|
| 224 | |
|---|
| 225 | #define mmDCORE0_HMMU0_MMU_RAZWI_READ_VLD 0x408030C |
|---|
| 226 | |
|---|
| 227 | #define mmDCORE0_HMMU0_MMU_RAZWI_READ_ID_31_0 0x4080310 |
|---|
| 228 | |
|---|
| 229 | #define mmDCORE0_HMMU0_MMU_RAZWI_READ_ID_42_32 0x4080314 |
|---|
| 230 | |
|---|
| 231 | #define mmDCORE0_HMMU0_MMU_MMU_SRC_NUM 0x408031C |
|---|
| 232 | |
|---|
| 233 | #define mmDCORE0_HMMU0_MMU_RAZWI_ADDR_LSB 0x4080320 |
|---|
| 234 | |
|---|
| 235 | #define mmDCORE0_HMMU0_MMU_RAZWI_ADDR_MSB 0x4080324 |
|---|
| 236 | |
|---|
| 237 | #endif /* ASIC_REG_DCORE0_HMMU0_MMU_REGS_H_ */ |
|---|
| 238 | |
|---|
