| 1 | /* SPDX-License-Identifier: GPL-2.0 |
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| 3 | * Copyright 2016-2020 HabanaLabs, Ltd. |
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| 4 | * All Rights Reserved. |
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| 6 | */ |
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| 8 | /************************************ |
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| 9 | ** This is an auto-generated file ** |
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| 10 | ** DO NOT EDIT BELOW ** |
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| 11 | ************************************/ |
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| 12 | |
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| 13 | #ifndef ASIC_REG_PCIE_DBI_REGS_H_ |
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| 14 | #define ASIC_REG_PCIE_DBI_REGS_H_ |
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| 15 | |
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| 16 | /* |
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| 17 | ***************************************** |
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| 18 | * PCIE_DBI |
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| 19 | * (Prototype: PCIE_DBI) |
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| 20 | ***************************************** |
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| 21 | */ |
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| 22 | |
|---|
| 23 | #define mmPCIE_DBI_DEVICE_ID_VENDOR_ID_REG 0x4C02000 |
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| 24 | |
|---|
| 25 | #define mmPCIE_DBI_STATUS_COMMAND_REG 0x4C02004 |
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| 27 | #define mmPCIE_DBI_CLASS_CODE_REVISION_ID 0x4C02008 |
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| 35 | #define mmPCIE_DBI_BAR2_REG 0x4C02018 |
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| 39 | #define mmPCIE_DBI_BAR4_REG 0x4C02020 |
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| 43 | #define mmPCIE_DBI_CARDBUS_CIS_PTR_REG 0x4C02028 |
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| 45 | #define mmPCIE_DBI_SUBSYSTEM_ID_SUBSYSTEM_VENDOR_ID_REG 0x4C0202C |
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| 47 | #define mmPCIE_DBI_EXP_ROM_BASE_ADDR_REG 0x4C02030 |
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| 49 | #define mmPCIE_DBI_PCI_CAP_PTR_REG 0x4C02034 |
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| 51 | #define mmPCIE_DBI_MAX_LATENCY_MIN_GRANT_INTERRUPT_PIN_INTERRUPT_LINE_REG 0x4C0203C |
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| 69 | #define mmPCIE_DBI_PCIE_CAP_ID_PCIE_NEXT_CAP_PTR_PCIE_CAP_REG 0x4C02070 |
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|---|
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|---|
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|---|
| 120 | |
|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
| 152 | |
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|---|
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|---|
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|---|
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|---|
| 174 | |
|---|
| 175 | #define mmPCIE_DBI_MARGIN_LANE_CNTRL_STATUS2_REG 0x4C021B8 |
|---|
| 176 | |
|---|
| 177 | #define mmPCIE_DBI_MARGIN_LANE_CNTRL_STATUS3_REG 0x4C021BC |
|---|
| 178 | |
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| 179 | #define mmPCIE_DBI_MARGIN_LANE_CNTRL_STATUS4_REG 0x4C021C0 |
|---|
| 180 | |
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| 181 | #define mmPCIE_DBI_MARGIN_LANE_CNTRL_STATUS5_REG 0x4C021C4 |
|---|
| 182 | |
|---|
| 183 | #define mmPCIE_DBI_MARGIN_LANE_CNTRL_STATUS6_REG 0x4C021C8 |
|---|
| 184 | |
|---|
| 185 | #define mmPCIE_DBI_MARGIN_LANE_CNTRL_STATUS7_REG 0x4C021CC |
|---|
| 186 | |
|---|
| 187 | #define mmPCIE_DBI_MARGIN_LANE_CNTRL_STATUS8_REG 0x4C021D0 |
|---|
| 188 | |
|---|
| 189 | #define mmPCIE_DBI_MARGIN_LANE_CNTRL_STATUS9_REG 0x4C021D4 |
|---|
| 190 | |
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| 191 | #define mmPCIE_DBI_MARGIN_LANE_CNTRL_STATUS10_REG 0x4C021D8 |
|---|
| 192 | |
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| 193 | #define mmPCIE_DBI_MARGIN_LANE_CNTRL_STATUS11_REG 0x4C021DC |
|---|
| 194 | |
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| 195 | #define mmPCIE_DBI_MARGIN_LANE_CNTRL_STATUS12_REG 0x4C021E0 |
|---|
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| 197 | #define mmPCIE_DBI_MARGIN_LANE_CNTRL_STATUS13_REG 0x4C021E4 |
|---|
| 198 | |
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|---|
| 200 | |
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| 201 | #define mmPCIE_DBI_MARGIN_LANE_CNTRL_STATUS15_REG 0x4C021EC |
|---|
| 202 | |
|---|
| 203 | #define mmPCIE_DBI_LTR_CAP_HDR_REG 0x4C021F0 |
|---|
| 204 | |
|---|
| 205 | #define mmPCIE_DBI_LTR_LATENCY_REG 0x4C021F4 |
|---|
| 206 | |
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| 208 | |
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| 211 | #define mmPCIE_DBI_EVENT_COUNTER_CONTROL_REG 0x4C02200 |
|---|
| 212 | |
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| 213 | #define mmPCIE_DBI_EVENT_COUNTER_DATA_REG 0x4C02204 |
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|---|
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|---|
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| 220 | |
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| 221 | #define mmPCIE_DBI_EINJ_ENABLE_REG 0x4C02228 |
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| 222 | |
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|---|
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|---|
| 230 | |
|---|
| 231 | #define mmPCIE_DBI_EINJ4_FC_REG 0x4C0223C |
|---|
| 232 | |
|---|
| 233 | #define mmPCIE_DBI_EINJ5_SP_TLP_REG 0x4C02240 |
|---|
| 234 | |
|---|
| 235 | #define mmPCIE_DBI_EINJ6_COMPARE_POINT_H0_REG 0x4C02244 |
|---|
| 236 | |
|---|
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|---|
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|---|
| 240 | |
|---|
| 241 | #define mmPCIE_DBI_EINJ6_COMPARE_POINT_H3_REG 0x4C02250 |
|---|
| 242 | |
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| 243 | #define mmPCIE_DBI_EINJ6_COMPARE_VALUE_H0_REG 0x4C02254 |
|---|
| 244 | |
|---|
| 245 | #define mmPCIE_DBI_EINJ6_COMPARE_VALUE_H1_REG 0x4C02258 |
|---|
| 246 | |
|---|
| 247 | #define mmPCIE_DBI_EINJ6_COMPARE_VALUE_H2_REG 0x4C0225C |
|---|
| 248 | |
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| 249 | #define mmPCIE_DBI_EINJ6_COMPARE_VALUE_H3_REG 0x4C02260 |
|---|
| 250 | |
|---|
| 251 | #define mmPCIE_DBI_EINJ6_CHANGE_POINT_H0_REG 0x4C02264 |
|---|
| 252 | |
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| 253 | #define mmPCIE_DBI_EINJ6_CHANGE_POINT_H1_REG 0x4C02268 |
|---|
| 254 | |
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| 255 | #define mmPCIE_DBI_EINJ6_CHANGE_POINT_H2_REG 0x4C0226C |
|---|
| 256 | |
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| 257 | #define mmPCIE_DBI_EINJ6_CHANGE_POINT_H3_REG 0x4C02270 |
|---|
| 258 | |
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| 259 | #define mmPCIE_DBI_EINJ6_CHANGE_VALUE_H0_REG 0x4C02274 |
|---|
| 260 | |
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| 261 | #define mmPCIE_DBI_EINJ6_CHANGE_VALUE_H1_REG 0x4C02278 |
|---|
| 262 | |
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| 263 | #define mmPCIE_DBI_EINJ6_CHANGE_VALUE_H2_REG 0x4C0227C |
|---|
| 264 | |
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| 265 | #define mmPCIE_DBI_EINJ6_CHANGE_VALUE_H3_REG 0x4C02280 |
|---|
| 266 | |
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| 267 | #define mmPCIE_DBI_EINJ6_TLP_REG 0x4C02284 |
|---|
| 268 | |
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|---|
| 270 | |
|---|
| 271 | #define mmPCIE_DBI_SD_CONTROL2_REG 0x4C0229C |
|---|
| 272 | |
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| 273 | #define mmPCIE_DBI_SD_STATUS_L1LANE_REG 0x4C022A8 |
|---|
| 274 | |
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| 275 | #define mmPCIE_DBI_SD_STATUS_L1LTSSM_REG 0x4C022AC |
|---|
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| 277 | #define mmPCIE_DBI_SD_STATUS_PM_REG 0x4C022B0 |
|---|
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| 279 | #define mmPCIE_DBI_SD_STATUS_L2_REG 0x4C022B4 |
|---|
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| 281 | #define mmPCIE_DBI_SD_STATUS_L3FC_REG 0x4C022B8 |
|---|
| 282 | |
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| 283 | #define mmPCIE_DBI_SD_STATUS_L3_REG 0x4C022BC |
|---|
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| 285 | #define mmPCIE_DBI_SD_EQ_CONTROL1_REG 0x4C022C8 |
|---|
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|---|
| 288 | |
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| 289 | #define mmPCIE_DBI_SD_EQ_CONTROL3_REG 0x4C022D0 |
|---|
| 290 | |
|---|
| 291 | #define mmPCIE_DBI_SD_EQ_STATUS1_REG 0x4C022D8 |
|---|
| 292 | |
|---|
| 293 | #define mmPCIE_DBI_SD_EQ_STATUS2_REG 0x4C022DC |
|---|
| 294 | |
|---|
| 295 | #define mmPCIE_DBI_SD_EQ_STATUS3_REG 0x4C022E0 |
|---|
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|---|
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| 299 | #define mmPCIE_DBI_DATA_LINK_FEATURE_CAP_OFF 0x4C022FC |
|---|
| 300 | |
|---|
| 301 | #define mmPCIE_DBI_DATA_LINK_FEATURE_STATUS_OFF 0x4C02300 |
|---|
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|---|
| 303 | #define mmPCIE_DBI_ACK_LATENCY_TIMER_OFF 0x4C02700 |
|---|
| 304 | |
|---|
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|---|
| 306 | |
|---|
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|---|
| 308 | |
|---|
| 309 | #define mmPCIE_DBI_ACK_F_ASPM_CTRL_OFF 0x4C0270C |
|---|
| 310 | |
|---|
| 311 | #define mmPCIE_DBI_PORT_LINK_CTRL_OFF 0x4C02710 |
|---|
| 312 | |
|---|
| 313 | #define mmPCIE_DBI_LANE_SKEW_OFF 0x4C02714 |
|---|
| 314 | |
|---|
| 315 | #define mmPCIE_DBI_TIMER_CTRL_MAX_FUNC_NUM_OFF 0x4C02718 |
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| 316 | |
|---|
| 317 | #define mmPCIE_DBI_SYMBOL_TIMER_FILTER_1_OFF 0x4C0271C |
|---|
| 318 | |
|---|
| 319 | #define mmPCIE_DBI_FILTER_MASK_2_OFF 0x4C02720 |
|---|
| 320 | |
|---|
| 321 | #define mmPCIE_DBI_AMBA_MUL_OB_DECOMP_NP_SUB_REQ_CTRL_OFF 0x4C02724 |
|---|
| 322 | |
|---|
| 323 | #define mmPCIE_DBI_PL_DEBUG0_OFF 0x4C02728 |
|---|
| 324 | |
|---|
| 325 | #define mmPCIE_DBI_PL_DEBUG1_OFF 0x4C0272C |
|---|
| 326 | |
|---|
| 327 | #define mmPCIE_DBI_TX_P_FC_CREDIT_STATUS_OFF 0x4C02730 |
|---|
| 328 | |
|---|
| 329 | #define mmPCIE_DBI_TX_NP_FC_CREDIT_STATUS_OFF 0x4C02734 |
|---|
| 330 | |
|---|
| 331 | #define mmPCIE_DBI_TX_CPL_FC_CREDIT_STATUS_OFF 0x4C02738 |
|---|
| 332 | |
|---|
| 333 | #define mmPCIE_DBI_QUEUE_STATUS_OFF 0x4C0273C |
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| 334 | |
|---|
| 335 | #define mmPCIE_DBI_VC_TX_ARBI_1_OFF 0x4C02740 |
|---|
| 336 | |
|---|
| 337 | #define mmPCIE_DBI_VC_TX_ARBI_2_OFF 0x4C02744 |
|---|
| 338 | |
|---|
| 339 | #define mmPCIE_DBI_VC0_P_RX_Q_CTRL_OFF 0x4C02748 |
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| 340 | |
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| 341 | #define mmPCIE_DBI_VC0_NP_RX_Q_CTRL_OFF 0x4C0274C |
|---|
| 342 | |
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| 343 | #define mmPCIE_DBI_VC0_CPL_RX_Q_CTRL_OFF 0x4C02750 |
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| 344 | |
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| 345 | #define mmPCIE_DBI_GEN2_CTRL_OFF 0x4C0280C |
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| 346 | |
|---|
| 347 | #define mmPCIE_DBI_PHY_STATUS_OFF 0x4C02810 |
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| 348 | |
|---|
| 349 | #define mmPCIE_DBI_PHY_CONTROL_OFF 0x4C02814 |
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| 350 | |
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| 351 | #define mmPCIE_DBI_TRGT_MAP_CTRL_OFF 0x4C0281C |
|---|
| 352 | |
|---|
| 353 | #define mmPCIE_DBI_CLOCK_GATING_CTRL_OFF 0x4C0288C |
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| 354 | |
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| 355 | #define mmPCIE_DBI_GEN3_RELATED_OFF 0x4C02890 |
|---|
| 356 | |
|---|
| 357 | #define mmPCIE_DBI_GEN3_EQ_CONTROL_OFF 0x4C028A8 |
|---|
| 358 | |
|---|
| 359 | #define mmPCIE_DBI_GEN3_EQ_FB_MODE_DIR_CHANGE_OFF 0x4C028AC |
|---|
| 360 | |
|---|
| 361 | #define mmPCIE_DBI_ORDER_RULE_CTRL_OFF 0x4C028B4 |
|---|
| 362 | |
|---|
| 363 | #define mmPCIE_DBI_PIPE_LOOPBACK_CONTROL_OFF 0x4C028B8 |
|---|
| 364 | |
|---|
| 365 | #define mmPCIE_DBI_MISC_CONTROL_1_OFF 0x4C028BC |
|---|
| 366 | |
|---|
| 367 | #define mmPCIE_DBI_MULTI_LANE_CONTROL_OFF 0x4C028C0 |
|---|
| 368 | |
|---|
| 369 | #define mmPCIE_DBI_PHY_INTEROP_CTRL_OFF 0x4C028C4 |
|---|
| 370 | |
|---|
| 371 | #define mmPCIE_DBI_TRGT_CPL_LUT_DELETE_ENTRY_OFF 0x4C028C8 |
|---|
| 372 | |
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| 373 | #define mmPCIE_DBI_LINK_FLUSH_CONTROL_OFF 0x4C028CC |
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| 374 | |
|---|
| 375 | #define mmPCIE_DBI_AMBA_ERROR_RESPONSE_DEFAULT_OFF 0x4C028D0 |
|---|
| 376 | |
|---|
| 377 | #define mmPCIE_DBI_AMBA_LINK_TIMEOUT_OFF 0x4C028D4 |
|---|
| 378 | |
|---|
| 379 | #define mmPCIE_DBI_AMBA_ORDERING_CTRL_OFF 0x4C028D8 |
|---|
| 380 | |
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| 381 | #define mmPCIE_DBI_COHERENCY_CONTROL_1_OFF 0x4C028E0 |
|---|
| 382 | |
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| 383 | #define mmPCIE_DBI_COHERENCY_CONTROL_2_OFF 0x4C028E4 |
|---|
| 384 | |
|---|
| 385 | #define mmPCIE_DBI_COHERENCY_CONTROL_3_OFF 0x4C028E8 |
|---|
| 386 | |
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| 387 | #define mmPCIE_DBI_AXI_MSTR_MSG_ADDR_LOW_OFF 0x4C028F0 |
|---|
| 388 | |
|---|
| 389 | #define mmPCIE_DBI_AXI_MSTR_MSG_ADDR_HIGH_OFF 0x4C028F4 |
|---|
| 390 | |
|---|
| 391 | #define mmPCIE_DBI_PCIE_VERSION_NUMBER_OFF 0x4C028F8 |
|---|
| 392 | |
|---|
| 393 | #define mmPCIE_DBI_PCIE_VERSION_TYPE_OFF 0x4C028FC |
|---|
| 394 | |
|---|
| 395 | #define mmPCIE_DBI_MSIX_ADDRESS_MATCH_LOW_OFF 0x4C02940 |
|---|
| 396 | |
|---|
| 397 | #define mmPCIE_DBI_MSIX_ADDRESS_MATCH_HIGH_OFF 0x4C02944 |
|---|
| 398 | |
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| 399 | #define mmPCIE_DBI_MSIX_DOORBELL_OFF 0x4C02948 |
|---|
| 400 | |
|---|
| 401 | #define mmPCIE_DBI_MSIX_RAM_CTRL_OFF 0x4C0294C |
|---|
| 402 | |
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| 403 | #define mmPCIE_DBI_PL_LTR_LATENCY_OFF 0x4C02B30 |
|---|
| 404 | |
|---|
| 405 | #define mmPCIE_DBI_AUX_CLK_FREQ_OFF 0x4C02B40 |
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| 406 | |
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| 407 | #define mmPCIE_DBI_POWERDOWN_CTRL_STATUS_OFF 0x4C02B48 |
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| 408 | |
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| 409 | #define mmPCIE_DBI_PHY_VIEWPORT_CTLSTS_OFF 0x4C02B70 |
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| 410 | |
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| 411 | #define mmPCIE_DBI_PHY_VIEWPORT_DATA_OFF 0x4C02B74 |
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| 412 | |
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| 413 | #define mmPCIE_DBI_GEN4_LANE_MARGINING_1_OFF 0x4C02B80 |
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| 414 | |
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| 415 | #define mmPCIE_DBI_GEN4_LANE_MARGINING_2_OFF 0x4C02B84 |
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| 416 | |
|---|
| 417 | #define mmPCIE_DBI_PIPE_RELATED_OFF 0x4C02B90 |
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| 418 | |
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| 419 | #define mmPCIE_DBI_RX_SERIALIZATION_Q_CTRL_OFF 0x4C02C00 |
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| 420 | |
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| 421 | #endif /* ASIC_REG_PCIE_DBI_REGS_H_ */ |
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| 422 | |
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