| 1 | /* SPDX-License-Identifier: GPL-2.0 |
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| 3 | * Copyright 2016-2020 HabanaLabs, Ltd. |
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| 4 | * All Rights Reserved. |
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| 9 | ** This is an auto-generated file ** |
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| 10 | ** DO NOT EDIT BELOW ** |
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| 13 | #ifndef ASIC_REG_PMMU_HBW_STLB_REGS_H_ |
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| 14 | #define ASIC_REG_PMMU_HBW_STLB_REGS_H_ |
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| 16 | /* |
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| 17 | ***************************************** |
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| 18 | * PMMU_HBW_STLB |
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| 19 | * (Prototype: STLB) |
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| 20 | ***************************************** |
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| 21 | */ |
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| 22 | |
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| 23 | #define mmPMMU_HBW_STLB_BUSY 0x4D01000 |
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| 25 | #define mmPMMU_HBW_STLB_ASID 0x4D01004 |
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| 27 | #define mmPMMU_HBW_STLB_HOP0_PA43_12 0x4D01008 |
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| 28 | |
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| 29 | #define mmPMMU_HBW_STLB_HOP0_PA63_44 0x4D0100C |
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| 31 | #define mmPMMU_HBW_STLB_CACHE_INV 0x4D01010 |
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| 32 | |
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| 33 | #define mmPMMU_HBW_STLB_CACHE_INV_BASE_39_8 0x4D01014 |
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| 34 | |
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| 35 | #define mmPMMU_HBW_STLB_CACHE_INV_BASE_63_40 0x4D01018 |
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| 36 | |
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| 37 | #define mmPMMU_HBW_STLB_STLB_FEATURE_EN 0x4D0101C |
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| 38 | |
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| 39 | #define mmPMMU_HBW_STLB_STLB_AXI_CACHE 0x4D01020 |
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| 41 | #define mmPMMU_HBW_STLB_HOP_CONFIGURATION 0x4D01024 |
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| 42 | |
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| 43 | #define mmPMMU_HBW_STLB_LINK_LIST_LOOKUP_MASK_63_32 0x4D01028 |
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| 44 | |
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| 45 | #define mmPMMU_HBW_STLB_LINK_LIST_LOOKUP_MASK_31_0 0x4D0102C |
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| 47 | #define mmPMMU_HBW_STLB_INV_ALL_START 0x4D01034 |
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| 49 | #define mmPMMU_HBW_STLB_INV_ALL_SET 0x4D01038 |
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| 51 | #define mmPMMU_HBW_STLB_INV_PS 0x4D0103C |
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| 52 | |
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| 53 | #define mmPMMU_HBW_STLB_INV_CONSUMER_INDEX 0x4D01040 |
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| 55 | #define mmPMMU_HBW_STLB_INV_HIT_COUNT 0x4D01044 |
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| 57 | #define mmPMMU_HBW_STLB_INV_SET 0x4D01048 |
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| 59 | #define mmPMMU_HBW_STLB_SRAM_INIT 0x4D0104C |
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| 61 | #define mmPMMU_HBW_STLB_MEM_CACHE_INVALIDATION 0x4D01050 |
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| 63 | #define mmPMMU_HBW_STLB_MEM_CACHE_INV_STATUS 0x4D01054 |
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| 65 | #define mmPMMU_HBW_STLB_MEM_CACHE_BASE_38_7 0x4D01058 |
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| 66 | |
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| 67 | #define mmPMMU_HBW_STLB_MEM_CACHE_BASE_63_39 0x4D0105C |
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| 69 | #define mmPMMU_HBW_STLB_MEM_CACHE_CONFIG 0x4D01060 |
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| 71 | #define mmPMMU_HBW_STLB_SET_THRESHOLD_HOP5 0x4D01064 |
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| 73 | #define mmPMMU_HBW_STLB_SET_THRESHOLD_HOP4 0x4D01068 |
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| 75 | #define mmPMMU_HBW_STLB_SET_THRESHOLD_HOP3 0x4D0106C |
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| 77 | #define mmPMMU_HBW_STLB_SET_THRESHOLD_HOP2 0x4D01070 |
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| 79 | #define mmPMMU_HBW_STLB_SET_THRESHOLD_HOP1 0x4D01074 |
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| 81 | #define mmPMMU_HBW_STLB_SET_THRESHOLD_HOP0 0x4D01078 |
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| 83 | #define mmPMMU_HBW_STLB_MULTI_HIT_INTERRUPT_CLR 0x4D0107C |
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| 85 | #define mmPMMU_HBW_STLB_MULTI_HIT_INTERRUPT_MASK 0x4D01080 |
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| 87 | #define mmPMMU_HBW_STLB_MEM_L0_CACHE_CFG 0x4D01084 |
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| 93 | #define mmPMMU_HBW_STLB_RANGE_INV_START_LSB 0x4D01090 |
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| 99 | #define mmPMMU_HBW_STLB_RANGE_INV_END_MSB 0x4D0109C |
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| 101 | #define mmPMMU_HBW_STLB_ASID_SCRAMBLER_CTRL 0x4D01100 |
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| 103 | #define mmPMMU_HBW_STLB_ASID_SCR_POLY_MATRIX_H3_0 0x4D01104 |
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| 111 | #define mmPMMU_HBW_STLB_ASID_SCR_POLY_MATRIX_H3_4 0x4D01114 |
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| 113 | #define mmPMMU_HBW_STLB_ASID_SCR_POLY_MATRIX_H3_5 0x4D01118 |
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| 115 | #define mmPMMU_HBW_STLB_ASID_SCR_POLY_MATRIX_H3_6 0x4D0111C |
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| 117 | #define mmPMMU_HBW_STLB_ASID_SCR_POLY_MATRIX_H3_7 0x4D01120 |
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| 119 | #define mmPMMU_HBW_STLB_ASID_SCR_POLY_MATRIX_H3_8 0x4D01124 |
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| 121 | #define mmPMMU_HBW_STLB_ASID_SCR_POLY_MATRIX_H3_9 0x4D01128 |
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| 123 | #define mmPMMU_HBW_STLB_ASID_SCR_POLY_MAT_H3_10 0x4D0112C |
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| 125 | #define mmPMMU_HBW_STLB_ASID_SCR_POLY_MAT_H3_11 0x4D01130 |
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| 127 | #define mmPMMU_HBW_STLB_ASID_SCR_POLY_MAT_H3_12 0x4D01134 |
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| 129 | #define mmPMMU_HBW_STLB_ASID_SCR_POLY_MAT_H3_13 0x4D01138 |
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| 131 | #define mmPMMU_HBW_STLB_ASID_SCR_POLY_MAT_H3_14 0x4D0113C |
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| 133 | #define mmPMMU_HBW_STLB_ASID_SCR_POLY_MAT_H3_15 0x4D01140 |
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| 135 | #define mmPMMU_HBW_STLB_ASID_SCR_POLY_MAT_H3_16 0x4D01144 |
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| 137 | #define mmPMMU_HBW_STLB_ASID_SCR_POLY_MAT_H3_17 0x4D01148 |
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| 139 | #define mmPMMU_HBW_STLB_ASID_SCR_POLY_MAT_H3_18 0x4D0114C |
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| 141 | #endif /* ASIC_REG_PMMU_HBW_STLB_REGS_H_ */ |
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