| 1 | /* SPDX-License-Identifier: GPL-2.0 |
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| 3 | * Copyright 2016-2018 HabanaLabs, Ltd. |
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| 4 | * All Rights Reserved. |
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| 6 | */ |
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| 8 | /************************************ |
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| 9 | ** This is an auto-generated file ** |
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| 10 | ** DO NOT EDIT BELOW ** |
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| 11 | ************************************/ |
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| 12 | |
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| 13 | #ifndef ASIC_REG_DMA_NRTR_MASKS_H_ |
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| 14 | #define ASIC_REG_DMA_NRTR_MASKS_H_ |
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| 15 | |
|---|
| 16 | /* |
|---|
| 17 | ***************************************** |
|---|
| 18 | * DMA_NRTR (Prototype: IF_NRTR) |
|---|
| 19 | ***************************************** |
|---|
| 20 | */ |
|---|
| 21 | |
|---|
| 22 | /* DMA_NRTR_HBW_MAX_CRED */ |
|---|
| 23 | #define DMA_NRTR_HBW_MAX_CRED_WR_RQ_SHIFT 0 |
|---|
| 24 | #define DMA_NRTR_HBW_MAX_CRED_WR_RQ_MASK 0x3F |
|---|
| 25 | #define DMA_NRTR_HBW_MAX_CRED_WR_RS_SHIFT 8 |
|---|
| 26 | #define DMA_NRTR_HBW_MAX_CRED_WR_RS_MASK 0x3F00 |
|---|
| 27 | #define DMA_NRTR_HBW_MAX_CRED_RD_RQ_SHIFT 16 |
|---|
| 28 | #define DMA_NRTR_HBW_MAX_CRED_RD_RQ_MASK 0x3F0000 |
|---|
| 29 | #define DMA_NRTR_HBW_MAX_CRED_RD_RS_SHIFT 24 |
|---|
| 30 | #define DMA_NRTR_HBW_MAX_CRED_RD_RS_MASK 0x3F000000 |
|---|
| 31 | |
|---|
| 32 | /* DMA_NRTR_LBW_MAX_CRED */ |
|---|
| 33 | #define DMA_NRTR_LBW_MAX_CRED_WR_RQ_SHIFT 0 |
|---|
| 34 | #define DMA_NRTR_LBW_MAX_CRED_WR_RQ_MASK 0x3F |
|---|
| 35 | #define DMA_NRTR_LBW_MAX_CRED_WR_RS_SHIFT 8 |
|---|
| 36 | #define DMA_NRTR_LBW_MAX_CRED_WR_RS_MASK 0x3F00 |
|---|
| 37 | #define DMA_NRTR_LBW_MAX_CRED_RD_RQ_SHIFT 16 |
|---|
| 38 | #define DMA_NRTR_LBW_MAX_CRED_RD_RQ_MASK 0x3F0000 |
|---|
| 39 | #define DMA_NRTR_LBW_MAX_CRED_RD_RS_SHIFT 24 |
|---|
| 40 | #define DMA_NRTR_LBW_MAX_CRED_RD_RS_MASK 0x3F000000 |
|---|
| 41 | |
|---|
| 42 | /* DMA_NRTR_DBG_E_ARB */ |
|---|
| 43 | #define DMA_NRTR_DBG_E_ARB_W_SHIFT 0 |
|---|
| 44 | #define DMA_NRTR_DBG_E_ARB_W_MASK 0x7 |
|---|
| 45 | #define DMA_NRTR_DBG_E_ARB_S_SHIFT 8 |
|---|
| 46 | #define DMA_NRTR_DBG_E_ARB_S_MASK 0x700 |
|---|
| 47 | #define DMA_NRTR_DBG_E_ARB_N_SHIFT 16 |
|---|
| 48 | #define DMA_NRTR_DBG_E_ARB_N_MASK 0x70000 |
|---|
| 49 | #define DMA_NRTR_DBG_E_ARB_L_SHIFT 24 |
|---|
| 50 | #define DMA_NRTR_DBG_E_ARB_L_MASK 0x7000000 |
|---|
| 51 | |
|---|
| 52 | /* DMA_NRTR_DBG_W_ARB */ |
|---|
| 53 | #define DMA_NRTR_DBG_W_ARB_E_SHIFT 0 |
|---|
| 54 | #define DMA_NRTR_DBG_W_ARB_E_MASK 0x7 |
|---|
| 55 | #define DMA_NRTR_DBG_W_ARB_S_SHIFT 8 |
|---|
| 56 | #define DMA_NRTR_DBG_W_ARB_S_MASK 0x700 |
|---|
| 57 | #define DMA_NRTR_DBG_W_ARB_N_SHIFT 16 |
|---|
| 58 | #define DMA_NRTR_DBG_W_ARB_N_MASK 0x70000 |
|---|
| 59 | #define DMA_NRTR_DBG_W_ARB_L_SHIFT 24 |
|---|
| 60 | #define DMA_NRTR_DBG_W_ARB_L_MASK 0x7000000 |
|---|
| 61 | |
|---|
| 62 | /* DMA_NRTR_DBG_N_ARB */ |
|---|
| 63 | #define DMA_NRTR_DBG_N_ARB_W_SHIFT 0 |
|---|
| 64 | #define DMA_NRTR_DBG_N_ARB_W_MASK 0x7 |
|---|
| 65 | #define DMA_NRTR_DBG_N_ARB_E_SHIFT 8 |
|---|
| 66 | #define DMA_NRTR_DBG_N_ARB_E_MASK 0x700 |
|---|
| 67 | #define DMA_NRTR_DBG_N_ARB_S_SHIFT 16 |
|---|
| 68 | #define DMA_NRTR_DBG_N_ARB_S_MASK 0x70000 |
|---|
| 69 | #define DMA_NRTR_DBG_N_ARB_L_SHIFT 24 |
|---|
| 70 | #define DMA_NRTR_DBG_N_ARB_L_MASK 0x7000000 |
|---|
| 71 | |
|---|
| 72 | /* DMA_NRTR_DBG_S_ARB */ |
|---|
| 73 | #define DMA_NRTR_DBG_S_ARB_W_SHIFT 0 |
|---|
| 74 | #define DMA_NRTR_DBG_S_ARB_W_MASK 0x7 |
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| 75 | #define DMA_NRTR_DBG_S_ARB_E_SHIFT 8 |
|---|
| 76 | #define DMA_NRTR_DBG_S_ARB_E_MASK 0x700 |
|---|
| 77 | #define DMA_NRTR_DBG_S_ARB_N_SHIFT 16 |
|---|
| 78 | #define DMA_NRTR_DBG_S_ARB_N_MASK 0x70000 |
|---|
| 79 | #define DMA_NRTR_DBG_S_ARB_L_SHIFT 24 |
|---|
| 80 | #define DMA_NRTR_DBG_S_ARB_L_MASK 0x7000000 |
|---|
| 81 | |
|---|
| 82 | /* DMA_NRTR_DBG_L_ARB */ |
|---|
| 83 | #define DMA_NRTR_DBG_L_ARB_W_SHIFT 0 |
|---|
| 84 | #define DMA_NRTR_DBG_L_ARB_W_MASK 0x7 |
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| 85 | #define DMA_NRTR_DBG_L_ARB_E_SHIFT 8 |
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| 86 | #define DMA_NRTR_DBG_L_ARB_E_MASK 0x700 |
|---|
| 87 | #define DMA_NRTR_DBG_L_ARB_S_SHIFT 16 |
|---|
| 88 | #define DMA_NRTR_DBG_L_ARB_S_MASK 0x70000 |
|---|
| 89 | #define DMA_NRTR_DBG_L_ARB_N_SHIFT 24 |
|---|
| 90 | #define DMA_NRTR_DBG_L_ARB_N_MASK 0x7000000 |
|---|
| 91 | |
|---|
| 92 | /* DMA_NRTR_DBG_E_ARB_MAX */ |
|---|
| 93 | #define DMA_NRTR_DBG_E_ARB_MAX_CREDIT_SHIFT 0 |
|---|
| 94 | #define DMA_NRTR_DBG_E_ARB_MAX_CREDIT_MASK 0x3F |
|---|
| 95 | |
|---|
| 96 | /* DMA_NRTR_DBG_W_ARB_MAX */ |
|---|
| 97 | #define DMA_NRTR_DBG_W_ARB_MAX_CREDIT_SHIFT 0 |
|---|
| 98 | #define DMA_NRTR_DBG_W_ARB_MAX_CREDIT_MASK 0x3F |
|---|
| 99 | |
|---|
| 100 | /* DMA_NRTR_DBG_N_ARB_MAX */ |
|---|
| 101 | #define DMA_NRTR_DBG_N_ARB_MAX_CREDIT_SHIFT 0 |
|---|
| 102 | #define DMA_NRTR_DBG_N_ARB_MAX_CREDIT_MASK 0x3F |
|---|
| 103 | |
|---|
| 104 | /* DMA_NRTR_DBG_S_ARB_MAX */ |
|---|
| 105 | #define DMA_NRTR_DBG_S_ARB_MAX_CREDIT_SHIFT 0 |
|---|
| 106 | #define DMA_NRTR_DBG_S_ARB_MAX_CREDIT_MASK 0x3F |
|---|
| 107 | |
|---|
| 108 | /* DMA_NRTR_DBG_L_ARB_MAX */ |
|---|
| 109 | #define DMA_NRTR_DBG_L_ARB_MAX_CREDIT_SHIFT 0 |
|---|
| 110 | #define DMA_NRTR_DBG_L_ARB_MAX_CREDIT_MASK 0x3F |
|---|
| 111 | |
|---|
| 112 | /* DMA_NRTR_SPLIT_COEF */ |
|---|
| 113 | #define DMA_NRTR_SPLIT_COEF_VAL_SHIFT 0 |
|---|
| 114 | #define DMA_NRTR_SPLIT_COEF_VAL_MASK 0xFFFF |
|---|
| 115 | |
|---|
| 116 | /* DMA_NRTR_SPLIT_CFG */ |
|---|
| 117 | #define DMA_NRTR_SPLIT_CFG_FORCE_WAK_ORDER_SHIFT 0 |
|---|
| 118 | #define DMA_NRTR_SPLIT_CFG_FORCE_WAK_ORDER_MASK 0x1 |
|---|
| 119 | #define DMA_NRTR_SPLIT_CFG_FORCE_STRONG_ORDER_SHIFT 1 |
|---|
| 120 | #define DMA_NRTR_SPLIT_CFG_FORCE_STRONG_ORDER_MASK 0x2 |
|---|
| 121 | #define DMA_NRTR_SPLIT_CFG_DEFAULT_MESH_SHIFT 2 |
|---|
| 122 | #define DMA_NRTR_SPLIT_CFG_DEFAULT_MESH_MASK 0xC |
|---|
| 123 | #define DMA_NRTR_SPLIT_CFG_RD_RATE_LIM_EN_SHIFT 4 |
|---|
| 124 | #define DMA_NRTR_SPLIT_CFG_RD_RATE_LIM_EN_MASK 0x10 |
|---|
| 125 | #define DMA_NRTR_SPLIT_CFG_WR_RATE_LIM_EN_SHIFT 5 |
|---|
| 126 | #define DMA_NRTR_SPLIT_CFG_WR_RATE_LIM_EN_MASK 0x20 |
|---|
| 127 | #define DMA_NRTR_SPLIT_CFG_B2B_OPT_SHIFT 6 |
|---|
| 128 | #define DMA_NRTR_SPLIT_CFG_B2B_OPT_MASK 0x1C0 |
|---|
| 129 | |
|---|
| 130 | /* DMA_NRTR_SPLIT_RD_SAT */ |
|---|
| 131 | #define DMA_NRTR_SPLIT_RD_SAT_VAL_SHIFT 0 |
|---|
| 132 | #define DMA_NRTR_SPLIT_RD_SAT_VAL_MASK 0xFFFF |
|---|
| 133 | |
|---|
| 134 | /* DMA_NRTR_SPLIT_RD_RST_TOKEN */ |
|---|
| 135 | #define DMA_NRTR_SPLIT_RD_RST_TOKEN_VAL_SHIFT 0 |
|---|
| 136 | #define DMA_NRTR_SPLIT_RD_RST_TOKEN_VAL_MASK 0xFFFF |
|---|
| 137 | |
|---|
| 138 | /* DMA_NRTR_SPLIT_RD_TIMEOUT */ |
|---|
| 139 | #define DMA_NRTR_SPLIT_RD_TIMEOUT_VAL_SHIFT 0 |
|---|
| 140 | #define DMA_NRTR_SPLIT_RD_TIMEOUT_VAL_MASK 0xFFFFFFFF |
|---|
| 141 | |
|---|
| 142 | /* DMA_NRTR_SPLIT_WR_SAT */ |
|---|
| 143 | #define DMA_NRTR_SPLIT_WR_SAT_VAL_SHIFT 0 |
|---|
| 144 | #define DMA_NRTR_SPLIT_WR_SAT_VAL_MASK 0xFFFF |
|---|
| 145 | |
|---|
| 146 | /* DMA_NRTR_WPLIT_WR_TST_TOLEN */ |
|---|
| 147 | #define DMA_NRTR_WPLIT_WR_TST_TOLEN_VAL_SHIFT 0 |
|---|
| 148 | #define DMA_NRTR_WPLIT_WR_TST_TOLEN_VAL_MASK 0xFFFF |
|---|
| 149 | |
|---|
| 150 | /* DMA_NRTR_SPLIT_WR_TIMEOUT */ |
|---|
| 151 | #define DMA_NRTR_SPLIT_WR_TIMEOUT_VAL_SHIFT 0 |
|---|
| 152 | #define DMA_NRTR_SPLIT_WR_TIMEOUT_VAL_MASK 0xFFFFFFFF |
|---|
| 153 | |
|---|
| 154 | /* DMA_NRTR_HBW_RANGE_HIT */ |
|---|
| 155 | #define DMA_NRTR_HBW_RANGE_HIT_IND_SHIFT 0 |
|---|
| 156 | #define DMA_NRTR_HBW_RANGE_HIT_IND_MASK 0xFF |
|---|
| 157 | |
|---|
| 158 | /* DMA_NRTR_HBW_RANGE_MASK_L */ |
|---|
| 159 | #define DMA_NRTR_HBW_RANGE_MASK_L_VAL_SHIFT 0 |
|---|
| 160 | #define DMA_NRTR_HBW_RANGE_MASK_L_VAL_MASK 0xFFFFFFFF |
|---|
| 161 | |
|---|
| 162 | /* DMA_NRTR_HBW_RANGE_MASK_H */ |
|---|
| 163 | #define DMA_NRTR_HBW_RANGE_MASK_H_VAL_SHIFT 0 |
|---|
| 164 | #define DMA_NRTR_HBW_RANGE_MASK_H_VAL_MASK 0x3FFFF |
|---|
| 165 | |
|---|
| 166 | /* DMA_NRTR_HBW_RANGE_BASE_L */ |
|---|
| 167 | #define DMA_NRTR_HBW_RANGE_BASE_L_VAL_SHIFT 0 |
|---|
| 168 | #define DMA_NRTR_HBW_RANGE_BASE_L_VAL_MASK 0xFFFFFFFF |
|---|
| 169 | |
|---|
| 170 | /* DMA_NRTR_HBW_RANGE_BASE_H */ |
|---|
| 171 | #define DMA_NRTR_HBW_RANGE_BASE_H_VAL_SHIFT 0 |
|---|
| 172 | #define DMA_NRTR_HBW_RANGE_BASE_H_VAL_MASK 0x3FFFF |
|---|
| 173 | |
|---|
| 174 | /* DMA_NRTR_LBW_RANGE_HIT */ |
|---|
| 175 | #define DMA_NRTR_LBW_RANGE_HIT_IND_SHIFT 0 |
|---|
| 176 | #define DMA_NRTR_LBW_RANGE_HIT_IND_MASK 0xFFFF |
|---|
| 177 | |
|---|
| 178 | /* DMA_NRTR_LBW_RANGE_MASK */ |
|---|
| 179 | #define DMA_NRTR_LBW_RANGE_MASK_VAL_SHIFT 0 |
|---|
| 180 | #define DMA_NRTR_LBW_RANGE_MASK_VAL_MASK 0x3FFFFFF |
|---|
| 181 | |
|---|
| 182 | /* DMA_NRTR_LBW_RANGE_BASE */ |
|---|
| 183 | #define DMA_NRTR_LBW_RANGE_BASE_VAL_SHIFT 0 |
|---|
| 184 | #define DMA_NRTR_LBW_RANGE_BASE_VAL_MASK 0x3FFFFFF |
|---|
| 185 | |
|---|
| 186 | /* DMA_NRTR_RGLTR */ |
|---|
| 187 | #define DMA_NRTR_RGLTR_WR_EN_SHIFT 0 |
|---|
| 188 | #define DMA_NRTR_RGLTR_WR_EN_MASK 0x1 |
|---|
| 189 | #define DMA_NRTR_RGLTR_RD_EN_SHIFT 4 |
|---|
| 190 | #define DMA_NRTR_RGLTR_RD_EN_MASK 0x10 |
|---|
| 191 | |
|---|
| 192 | /* DMA_NRTR_RGLTR_WR_RESULT */ |
|---|
| 193 | #define DMA_NRTR_RGLTR_WR_RESULT_VAL_SHIFT 0 |
|---|
| 194 | #define DMA_NRTR_RGLTR_WR_RESULT_VAL_MASK 0xFF |
|---|
| 195 | |
|---|
| 196 | /* DMA_NRTR_RGLTR_RD_RESULT */ |
|---|
| 197 | #define DMA_NRTR_RGLTR_RD_RESULT_VAL_SHIFT 0 |
|---|
| 198 | #define DMA_NRTR_RGLTR_RD_RESULT_VAL_MASK 0xFF |
|---|
| 199 | |
|---|
| 200 | /* DMA_NRTR_SCRAMB_EN */ |
|---|
| 201 | #define DMA_NRTR_SCRAMB_EN_VAL_SHIFT 0 |
|---|
| 202 | #define DMA_NRTR_SCRAMB_EN_VAL_MASK 0x1 |
|---|
| 203 | |
|---|
| 204 | /* DMA_NRTR_NON_LIN_SCRAMB */ |
|---|
| 205 | #define DMA_NRTR_NON_LIN_SCRAMB_EN_SHIFT 0 |
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| 206 | #define DMA_NRTR_NON_LIN_SCRAMB_EN_MASK 0x1 |
|---|
| 207 | |
|---|
| 208 | #endif /* ASIC_REG_DMA_NRTR_MASKS_H_ */ |
|---|
| 209 | |
|---|
