| 1 | /* SPDX-License-Identifier: GPL-2.0 |
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| 3 | * Copyright 2016-2018 HabanaLabs, Ltd. |
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| 9 | ** This is an auto-generated file ** |
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| 18 | * MME1_RTR (Prototype: MME_RTR) |
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| 243 | #define MME1_RTR_HBW_WR_RS_S_ARB_E_SHIFT 8 |
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|---|
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| 349 | #define MME1_RTR_LBW_RD_RS_W_ARB_S_SHIFT 8 |
|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
| 379 | #define MME1_RTR_LBW_RD_RS_L_ARB_E_SHIFT 8 |
|---|
| 380 | #define MME1_RTR_LBW_RD_RS_L_ARB_E_MASK 0x700 |
|---|
| 381 | #define MME1_RTR_LBW_RD_RS_L_ARB_S_SHIFT 16 |
|---|
| 382 | #define MME1_RTR_LBW_RD_RS_L_ARB_S_MASK 0x70000 |
|---|
| 383 | #define MME1_RTR_LBW_RD_RS_L_ARB_N_SHIFT 24 |
|---|
| 384 | #define MME1_RTR_LBW_RD_RS_L_ARB_N_MASK 0x7000000 |
|---|
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|---|
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|---|
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|---|
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|---|
| 389 | #define MME1_RTR_LBW_WR_RQ_E_ARB_S_SHIFT 8 |
|---|
| 390 | #define MME1_RTR_LBW_WR_RQ_E_ARB_S_MASK 0x700 |
|---|
| 391 | #define MME1_RTR_LBW_WR_RQ_E_ARB_N_SHIFT 16 |
|---|
| 392 | #define MME1_RTR_LBW_WR_RQ_E_ARB_N_MASK 0x70000 |
|---|
| 393 | #define MME1_RTR_LBW_WR_RQ_E_ARB_L_SHIFT 24 |
|---|
| 394 | #define MME1_RTR_LBW_WR_RQ_E_ARB_L_MASK 0x7000000 |
|---|
| 395 | |
|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
| 405 | |
|---|
| 406 | /* MME1_RTR_LBW_WR_RQ_N_ARB */ |
|---|
| 407 | #define MME1_RTR_LBW_WR_RQ_N_ARB_W_SHIFT 0 |
|---|
| 408 | #define MME1_RTR_LBW_WR_RQ_N_ARB_W_MASK 0x7 |
|---|
| 409 | #define MME1_RTR_LBW_WR_RQ_N_ARB_E_SHIFT 8 |
|---|
| 410 | #define MME1_RTR_LBW_WR_RQ_N_ARB_E_MASK 0x700 |
|---|
| 411 | #define MME1_RTR_LBW_WR_RQ_N_ARB_S_SHIFT 16 |
|---|
| 412 | #define MME1_RTR_LBW_WR_RQ_N_ARB_S_MASK 0x70000 |
|---|
| 413 | #define MME1_RTR_LBW_WR_RQ_N_ARB_L_SHIFT 24 |
|---|
| 414 | #define MME1_RTR_LBW_WR_RQ_N_ARB_L_MASK 0x7000000 |
|---|
| 415 | |
|---|
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|---|
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|---|
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|---|
| 419 | #define MME1_RTR_LBW_WR_RQ_S_ARB_E_SHIFT 8 |
|---|
| 420 | #define MME1_RTR_LBW_WR_RQ_S_ARB_E_MASK 0x700 |
|---|
| 421 | #define MME1_RTR_LBW_WR_RQ_S_ARB_N_SHIFT 16 |
|---|
| 422 | #define MME1_RTR_LBW_WR_RQ_S_ARB_N_MASK 0x70000 |
|---|
| 423 | #define MME1_RTR_LBW_WR_RQ_S_ARB_L_SHIFT 24 |
|---|
| 424 | #define MME1_RTR_LBW_WR_RQ_S_ARB_L_MASK 0x7000000 |
|---|
| 425 | |
|---|
| 426 | /* MME1_RTR_LBW_WR_RQ_L_ARB */ |
|---|
| 427 | #define MME1_RTR_LBW_WR_RQ_L_ARB_W_SHIFT 0 |
|---|
| 428 | #define MME1_RTR_LBW_WR_RQ_L_ARB_W_MASK 0x7 |
|---|
| 429 | #define MME1_RTR_LBW_WR_RQ_L_ARB_E_SHIFT 8 |
|---|
| 430 | #define MME1_RTR_LBW_WR_RQ_L_ARB_E_MASK 0x700 |
|---|
| 431 | #define MME1_RTR_LBW_WR_RQ_L_ARB_S_SHIFT 16 |
|---|
| 432 | #define MME1_RTR_LBW_WR_RQ_L_ARB_S_MASK 0x70000 |
|---|
| 433 | #define MME1_RTR_LBW_WR_RQ_L_ARB_N_SHIFT 24 |
|---|
| 434 | #define MME1_RTR_LBW_WR_RQ_L_ARB_N_MASK 0x7000000 |
|---|
| 435 | |
|---|
| 436 | /* MME1_RTR_LBW_WR_RS_E_ARB */ |
|---|
| 437 | #define MME1_RTR_LBW_WR_RS_E_ARB_W_SHIFT 0 |
|---|
| 438 | #define MME1_RTR_LBW_WR_RS_E_ARB_W_MASK 0x7 |
|---|
| 439 | #define MME1_RTR_LBW_WR_RS_E_ARB_S_SHIFT 8 |
|---|
| 440 | #define MME1_RTR_LBW_WR_RS_E_ARB_S_MASK 0x700 |
|---|
| 441 | #define MME1_RTR_LBW_WR_RS_E_ARB_N_SHIFT 16 |
|---|
| 442 | #define MME1_RTR_LBW_WR_RS_E_ARB_N_MASK 0x70000 |
|---|
| 443 | #define MME1_RTR_LBW_WR_RS_E_ARB_L_SHIFT 24 |
|---|
| 444 | #define MME1_RTR_LBW_WR_RS_E_ARB_L_MASK 0x7000000 |
|---|
| 445 | |
|---|
| 446 | /* MME1_RTR_LBW_WR_RS_W_ARB */ |
|---|
| 447 | #define MME1_RTR_LBW_WR_RS_W_ARB_E_SHIFT 0 |
|---|
| 448 | #define MME1_RTR_LBW_WR_RS_W_ARB_E_MASK 0x7 |
|---|
| 449 | #define MME1_RTR_LBW_WR_RS_W_ARB_S_SHIFT 8 |
|---|
| 450 | #define MME1_RTR_LBW_WR_RS_W_ARB_S_MASK 0x700 |
|---|
| 451 | #define MME1_RTR_LBW_WR_RS_W_ARB_N_SHIFT 16 |
|---|
| 452 | #define MME1_RTR_LBW_WR_RS_W_ARB_N_MASK 0x70000 |
|---|
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|---|
| 454 | #define MME1_RTR_LBW_WR_RS_W_ARB_L_MASK 0x7000000 |
|---|
| 455 | |
|---|
| 456 | /* MME1_RTR_LBW_WR_RS_N_ARB */ |
|---|
| 457 | #define MME1_RTR_LBW_WR_RS_N_ARB_W_SHIFT 0 |
|---|
| 458 | #define MME1_RTR_LBW_WR_RS_N_ARB_W_MASK 0x7 |
|---|
| 459 | #define MME1_RTR_LBW_WR_RS_N_ARB_E_SHIFT 8 |
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| 460 | #define MME1_RTR_LBW_WR_RS_N_ARB_E_MASK 0x700 |
|---|
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| 462 | #define MME1_RTR_LBW_WR_RS_N_ARB_S_MASK 0x70000 |
|---|
| 463 | #define MME1_RTR_LBW_WR_RS_N_ARB_L_SHIFT 24 |
|---|
| 464 | #define MME1_RTR_LBW_WR_RS_N_ARB_L_MASK 0x7000000 |
|---|
| 465 | |
|---|
| 466 | /* MME1_RTR_LBW_WR_RS_S_ARB */ |
|---|
| 467 | #define MME1_RTR_LBW_WR_RS_S_ARB_W_SHIFT 0 |
|---|
| 468 | #define MME1_RTR_LBW_WR_RS_S_ARB_W_MASK 0x7 |
|---|
| 469 | #define MME1_RTR_LBW_WR_RS_S_ARB_E_SHIFT 8 |
|---|
| 470 | #define MME1_RTR_LBW_WR_RS_S_ARB_E_MASK 0x700 |
|---|
| 471 | #define MME1_RTR_LBW_WR_RS_S_ARB_N_SHIFT 16 |
|---|
| 472 | #define MME1_RTR_LBW_WR_RS_S_ARB_N_MASK 0x70000 |
|---|
| 473 | #define MME1_RTR_LBW_WR_RS_S_ARB_L_SHIFT 24 |
|---|
| 474 | #define MME1_RTR_LBW_WR_RS_S_ARB_L_MASK 0x7000000 |
|---|
| 475 | |
|---|
| 476 | /* MME1_RTR_LBW_WR_RS_L_ARB */ |
|---|
| 477 | #define MME1_RTR_LBW_WR_RS_L_ARB_W_SHIFT 0 |
|---|
| 478 | #define MME1_RTR_LBW_WR_RS_L_ARB_W_MASK 0x7 |
|---|
| 479 | #define MME1_RTR_LBW_WR_RS_L_ARB_E_SHIFT 8 |
|---|
| 480 | #define MME1_RTR_LBW_WR_RS_L_ARB_E_MASK 0x700 |
|---|
| 481 | #define MME1_RTR_LBW_WR_RS_L_ARB_S_SHIFT 16 |
|---|
| 482 | #define MME1_RTR_LBW_WR_RS_L_ARB_S_MASK 0x70000 |
|---|
| 483 | #define MME1_RTR_LBW_WR_RS_L_ARB_N_SHIFT 24 |
|---|
| 484 | #define MME1_RTR_LBW_WR_RS_L_ARB_N_MASK 0x7000000 |
|---|
| 485 | |
|---|
| 486 | /* MME1_RTR_DBG_E_ARB */ |
|---|
| 487 | #define MME1_RTR_DBG_E_ARB_W_SHIFT 0 |
|---|
| 488 | #define MME1_RTR_DBG_E_ARB_W_MASK 0x7 |
|---|
| 489 | #define MME1_RTR_DBG_E_ARB_S_SHIFT 8 |
|---|
| 490 | #define MME1_RTR_DBG_E_ARB_S_MASK 0x700 |
|---|
| 491 | #define MME1_RTR_DBG_E_ARB_N_SHIFT 16 |
|---|
| 492 | #define MME1_RTR_DBG_E_ARB_N_MASK 0x70000 |
|---|
| 493 | #define MME1_RTR_DBG_E_ARB_L_SHIFT 24 |
|---|
| 494 | #define MME1_RTR_DBG_E_ARB_L_MASK 0x7000000 |
|---|
| 495 | |
|---|
| 496 | /* MME1_RTR_DBG_W_ARB */ |
|---|
| 497 | #define MME1_RTR_DBG_W_ARB_E_SHIFT 0 |
|---|
| 498 | #define MME1_RTR_DBG_W_ARB_E_MASK 0x7 |
|---|
| 499 | #define MME1_RTR_DBG_W_ARB_S_SHIFT 8 |
|---|
| 500 | #define MME1_RTR_DBG_W_ARB_S_MASK 0x700 |
|---|
| 501 | #define MME1_RTR_DBG_W_ARB_N_SHIFT 16 |
|---|
| 502 | #define MME1_RTR_DBG_W_ARB_N_MASK 0x70000 |
|---|
| 503 | #define MME1_RTR_DBG_W_ARB_L_SHIFT 24 |
|---|
| 504 | #define MME1_RTR_DBG_W_ARB_L_MASK 0x7000000 |
|---|
| 505 | |
|---|
| 506 | /* MME1_RTR_DBG_N_ARB */ |
|---|
| 507 | #define MME1_RTR_DBG_N_ARB_W_SHIFT 0 |
|---|
| 508 | #define MME1_RTR_DBG_N_ARB_W_MASK 0x7 |
|---|
| 509 | #define MME1_RTR_DBG_N_ARB_E_SHIFT 8 |
|---|
| 510 | #define MME1_RTR_DBG_N_ARB_E_MASK 0x700 |
|---|
| 511 | #define MME1_RTR_DBG_N_ARB_S_SHIFT 16 |
|---|
| 512 | #define MME1_RTR_DBG_N_ARB_S_MASK 0x70000 |
|---|
| 513 | #define MME1_RTR_DBG_N_ARB_L_SHIFT 24 |
|---|
| 514 | #define MME1_RTR_DBG_N_ARB_L_MASK 0x7000000 |
|---|
| 515 | |
|---|
| 516 | /* MME1_RTR_DBG_S_ARB */ |
|---|
| 517 | #define MME1_RTR_DBG_S_ARB_W_SHIFT 0 |
|---|
| 518 | #define MME1_RTR_DBG_S_ARB_W_MASK 0x7 |
|---|
| 519 | #define MME1_RTR_DBG_S_ARB_E_SHIFT 8 |
|---|
| 520 | #define MME1_RTR_DBG_S_ARB_E_MASK 0x700 |
|---|
| 521 | #define MME1_RTR_DBG_S_ARB_N_SHIFT 16 |
|---|
| 522 | #define MME1_RTR_DBG_S_ARB_N_MASK 0x70000 |
|---|
| 523 | #define MME1_RTR_DBG_S_ARB_L_SHIFT 24 |
|---|
| 524 | #define MME1_RTR_DBG_S_ARB_L_MASK 0x7000000 |
|---|
| 525 | |
|---|
| 526 | /* MME1_RTR_DBG_L_ARB */ |
|---|
| 527 | #define MME1_RTR_DBG_L_ARB_W_SHIFT 0 |
|---|
| 528 | #define MME1_RTR_DBG_L_ARB_W_MASK 0x7 |
|---|
| 529 | #define MME1_RTR_DBG_L_ARB_E_SHIFT 8 |
|---|
| 530 | #define MME1_RTR_DBG_L_ARB_E_MASK 0x700 |
|---|
| 531 | #define MME1_RTR_DBG_L_ARB_S_SHIFT 16 |
|---|
| 532 | #define MME1_RTR_DBG_L_ARB_S_MASK 0x70000 |
|---|
| 533 | #define MME1_RTR_DBG_L_ARB_N_SHIFT 24 |
|---|
| 534 | #define MME1_RTR_DBG_L_ARB_N_MASK 0x7000000 |
|---|
| 535 | |
|---|
| 536 | /* MME1_RTR_DBG_E_ARB_MAX */ |
|---|
| 537 | #define MME1_RTR_DBG_E_ARB_MAX_CREDIT_SHIFT 0 |
|---|
| 538 | #define MME1_RTR_DBG_E_ARB_MAX_CREDIT_MASK 0x3F |
|---|
| 539 | |
|---|
| 540 | /* MME1_RTR_DBG_W_ARB_MAX */ |
|---|
| 541 | #define MME1_RTR_DBG_W_ARB_MAX_CREDIT_SHIFT 0 |
|---|
| 542 | #define MME1_RTR_DBG_W_ARB_MAX_CREDIT_MASK 0x3F |
|---|
| 543 | |
|---|
| 544 | /* MME1_RTR_DBG_N_ARB_MAX */ |
|---|
| 545 | #define MME1_RTR_DBG_N_ARB_MAX_CREDIT_SHIFT 0 |
|---|
| 546 | #define MME1_RTR_DBG_N_ARB_MAX_CREDIT_MASK 0x3F |
|---|
| 547 | |
|---|
| 548 | /* MME1_RTR_DBG_S_ARB_MAX */ |
|---|
| 549 | #define MME1_RTR_DBG_S_ARB_MAX_CREDIT_SHIFT 0 |
|---|
| 550 | #define MME1_RTR_DBG_S_ARB_MAX_CREDIT_MASK 0x3F |
|---|
| 551 | |
|---|
| 552 | /* MME1_RTR_DBG_L_ARB_MAX */ |
|---|
| 553 | #define MME1_RTR_DBG_L_ARB_MAX_CREDIT_SHIFT 0 |
|---|
| 554 | #define MME1_RTR_DBG_L_ARB_MAX_CREDIT_MASK 0x3F |
|---|
| 555 | |
|---|
| 556 | /* MME1_RTR_SPLIT_COEF */ |
|---|
| 557 | #define MME1_RTR_SPLIT_COEF_VAL_SHIFT 0 |
|---|
| 558 | #define MME1_RTR_SPLIT_COEF_VAL_MASK 0xFFFF |
|---|
| 559 | |
|---|
| 560 | /* MME1_RTR_SPLIT_CFG */ |
|---|
| 561 | #define MME1_RTR_SPLIT_CFG_FORCE_WAK_ORDER_SHIFT 0 |
|---|
| 562 | #define MME1_RTR_SPLIT_CFG_FORCE_WAK_ORDER_MASK 0x1 |
|---|
| 563 | #define MME1_RTR_SPLIT_CFG_FORCE_STRONG_ORDER_SHIFT 1 |
|---|
| 564 | #define MME1_RTR_SPLIT_CFG_FORCE_STRONG_ORDER_MASK 0x2 |
|---|
| 565 | #define MME1_RTR_SPLIT_CFG_DEFAULT_MESH_SHIFT 2 |
|---|
| 566 | #define MME1_RTR_SPLIT_CFG_DEFAULT_MESH_MASK 0xC |
|---|
| 567 | #define MME1_RTR_SPLIT_CFG_WR_RATE_LIM_EN_SHIFT 4 |
|---|
| 568 | #define MME1_RTR_SPLIT_CFG_WR_RATE_LIM_EN_MASK 0x10 |
|---|
| 569 | #define MME1_RTR_SPLIT_CFG_RD_RATE_LIM_EN_SHIFT 5 |
|---|
| 570 | #define MME1_RTR_SPLIT_CFG_RD_RATE_LIM_EN_MASK 0x20 |
|---|
| 571 | #define MME1_RTR_SPLIT_CFG_B2B_OPT_SHIFT 6 |
|---|
| 572 | #define MME1_RTR_SPLIT_CFG_B2B_OPT_MASK 0x1C0 |
|---|
| 573 | |
|---|
| 574 | /* MME1_RTR_SPLIT_RD_SAT */ |
|---|
| 575 | #define MME1_RTR_SPLIT_RD_SAT_VAL_SHIFT 0 |
|---|
| 576 | #define MME1_RTR_SPLIT_RD_SAT_VAL_MASK 0xFFFF |
|---|
| 577 | |
|---|
| 578 | /* MME1_RTR_SPLIT_RD_RST_TOKEN */ |
|---|
| 579 | #define MME1_RTR_SPLIT_RD_RST_TOKEN_VAL_SHIFT 0 |
|---|
| 580 | #define MME1_RTR_SPLIT_RD_RST_TOKEN_VAL_MASK 0xFFFF |
|---|
| 581 | |
|---|
| 582 | /* MME1_RTR_SPLIT_RD_TIMEOUT */ |
|---|
| 583 | #define MME1_RTR_SPLIT_RD_TIMEOUT_VAL_SHIFT 0 |
|---|
| 584 | #define MME1_RTR_SPLIT_RD_TIMEOUT_VAL_MASK 0xFFFFFFFF |
|---|
| 585 | |
|---|
| 586 | /* MME1_RTR_SPLIT_WR_SAT */ |
|---|
| 587 | #define MME1_RTR_SPLIT_WR_SAT_VAL_SHIFT 0 |
|---|
| 588 | #define MME1_RTR_SPLIT_WR_SAT_VAL_MASK 0xFFFF |
|---|
| 589 | |
|---|
| 590 | /* MME1_RTR_WPLIT_WR_TST_TOLEN */ |
|---|
| 591 | #define MME1_RTR_WPLIT_WR_TST_TOLEN_VAL_SHIFT 0 |
|---|
| 592 | #define MME1_RTR_WPLIT_WR_TST_TOLEN_VAL_MASK 0xFFFF |
|---|
| 593 | |
|---|
| 594 | /* MME1_RTR_SPLIT_WR_TIMEOUT */ |
|---|
| 595 | #define MME1_RTR_SPLIT_WR_TIMEOUT_VAL_SHIFT 0 |
|---|
| 596 | #define MME1_RTR_SPLIT_WR_TIMEOUT_VAL_MASK 0xFFFFFFFF |
|---|
| 597 | |
|---|
| 598 | /* MME1_RTR_HBW_RANGE_HIT */ |
|---|
| 599 | #define MME1_RTR_HBW_RANGE_HIT_IND_SHIFT 0 |
|---|
| 600 | #define MME1_RTR_HBW_RANGE_HIT_IND_MASK 0xFF |
|---|
| 601 | |
|---|
| 602 | /* MME1_RTR_HBW_RANGE_MASK_L */ |
|---|
| 603 | #define MME1_RTR_HBW_RANGE_MASK_L_VAL_SHIFT 0 |
|---|
| 604 | #define MME1_RTR_HBW_RANGE_MASK_L_VAL_MASK 0xFFFFFFFF |
|---|
| 605 | |
|---|
| 606 | /* MME1_RTR_HBW_RANGE_MASK_H */ |
|---|
| 607 | #define MME1_RTR_HBW_RANGE_MASK_H_VAL_SHIFT 0 |
|---|
| 608 | #define MME1_RTR_HBW_RANGE_MASK_H_VAL_MASK 0x3FFFF |
|---|
| 609 | |
|---|
| 610 | /* MME1_RTR_HBW_RANGE_BASE_L */ |
|---|
| 611 | #define MME1_RTR_HBW_RANGE_BASE_L_VAL_SHIFT 0 |
|---|
| 612 | #define MME1_RTR_HBW_RANGE_BASE_L_VAL_MASK 0xFFFFFFFF |
|---|
| 613 | |
|---|
| 614 | /* MME1_RTR_HBW_RANGE_BASE_H */ |
|---|
| 615 | #define MME1_RTR_HBW_RANGE_BASE_H_VAL_SHIFT 0 |
|---|
| 616 | #define MME1_RTR_HBW_RANGE_BASE_H_VAL_MASK 0x3FFFF |
|---|
| 617 | |
|---|
| 618 | /* MME1_RTR_LBW_RANGE_HIT */ |
|---|
| 619 | #define MME1_RTR_LBW_RANGE_HIT_IND_SHIFT 0 |
|---|
| 620 | #define MME1_RTR_LBW_RANGE_HIT_IND_MASK 0xFFFF |
|---|
| 621 | |
|---|
| 622 | /* MME1_RTR_LBW_RANGE_MASK */ |
|---|
| 623 | #define MME1_RTR_LBW_RANGE_MASK_VAL_SHIFT 0 |
|---|
| 624 | #define MME1_RTR_LBW_RANGE_MASK_VAL_MASK 0x3FFFFFF |
|---|
| 625 | |
|---|
| 626 | /* MME1_RTR_LBW_RANGE_BASE */ |
|---|
| 627 | #define MME1_RTR_LBW_RANGE_BASE_VAL_SHIFT 0 |
|---|
| 628 | #define MME1_RTR_LBW_RANGE_BASE_VAL_MASK 0x3FFFFFF |
|---|
| 629 | |
|---|
| 630 | /* MME1_RTR_RGLTR */ |
|---|
| 631 | #define MME1_RTR_RGLTR_WR_EN_SHIFT 0 |
|---|
| 632 | #define MME1_RTR_RGLTR_WR_EN_MASK 0x1 |
|---|
| 633 | #define MME1_RTR_RGLTR_RD_EN_SHIFT 4 |
|---|
| 634 | #define MME1_RTR_RGLTR_RD_EN_MASK 0x10 |
|---|
| 635 | |
|---|
| 636 | /* MME1_RTR_RGLTR_WR_RESULT */ |
|---|
| 637 | #define MME1_RTR_RGLTR_WR_RESULT_VAL_SHIFT 0 |
|---|
| 638 | #define MME1_RTR_RGLTR_WR_RESULT_VAL_MASK 0xFF |
|---|
| 639 | |
|---|
| 640 | /* MME1_RTR_RGLTR_RD_RESULT */ |
|---|
| 641 | #define MME1_RTR_RGLTR_RD_RESULT_VAL_SHIFT 0 |
|---|
| 642 | #define MME1_RTR_RGLTR_RD_RESULT_VAL_MASK 0xFF |
|---|
| 643 | |
|---|
| 644 | /* MME1_RTR_SCRAMB_EN */ |
|---|
| 645 | #define MME1_RTR_SCRAMB_EN_VAL_SHIFT 0 |
|---|
| 646 | #define MME1_RTR_SCRAMB_EN_VAL_MASK 0x1 |
|---|
| 647 | |
|---|
| 648 | /* MME1_RTR_NON_LIN_SCRAMB */ |
|---|
| 649 | #define MME1_RTR_NON_LIN_SCRAMB_EN_SHIFT 0 |
|---|
| 650 | #define MME1_RTR_NON_LIN_SCRAMB_EN_MASK 0x1 |
|---|
| 651 | |
|---|
| 652 | #endif /* ASIC_REG_MME1_RTR_MASKS_H_ */ |
|---|
| 653 | |
|---|
