| 1 | /* SPDX-License-Identifier: GPL-2.0 |
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| 3 | * Copyright 2016-2018 HabanaLabs, Ltd. |
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| 4 | * All Rights Reserved. |
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| 6 | */ |
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| 8 | /************************************ |
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| 9 | ** This is an auto-generated file ** |
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| 10 | ** DO NOT EDIT BELOW ** |
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| 11 | ************************************/ |
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| 12 | |
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| 13 | #ifndef ASIC_REG_TPC0_NRTR_MASKS_H_ |
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| 14 | #define ASIC_REG_TPC0_NRTR_MASKS_H_ |
|---|
| 15 | |
|---|
| 16 | /* |
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| 17 | ***************************************** |
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| 18 | * TPC0_NRTR (Prototype: IF_NRTR) |
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| 19 | ***************************************** |
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| 20 | */ |
|---|
| 21 | |
|---|
| 22 | /* TPC0_NRTR_HBW_MAX_CRED */ |
|---|
| 23 | #define TPC0_NRTR_HBW_MAX_CRED_WR_RQ_SHIFT 0 |
|---|
| 24 | #define TPC0_NRTR_HBW_MAX_CRED_WR_RQ_MASK 0x3F |
|---|
| 25 | #define TPC0_NRTR_HBW_MAX_CRED_WR_RS_SHIFT 8 |
|---|
| 26 | #define TPC0_NRTR_HBW_MAX_CRED_WR_RS_MASK 0x3F00 |
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| 27 | #define TPC0_NRTR_HBW_MAX_CRED_RD_RQ_SHIFT 16 |
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| 28 | #define TPC0_NRTR_HBW_MAX_CRED_RD_RQ_MASK 0x3F0000 |
|---|
| 29 | #define TPC0_NRTR_HBW_MAX_CRED_RD_RS_SHIFT 24 |
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| 30 | #define TPC0_NRTR_HBW_MAX_CRED_RD_RS_MASK 0x3F000000 |
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| 31 | |
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| 32 | /* TPC0_NRTR_LBW_MAX_CRED */ |
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| 33 | #define TPC0_NRTR_LBW_MAX_CRED_WR_RQ_SHIFT 0 |
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| 34 | #define TPC0_NRTR_LBW_MAX_CRED_WR_RQ_MASK 0x3F |
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| 35 | #define TPC0_NRTR_LBW_MAX_CRED_WR_RS_SHIFT 8 |
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| 36 | #define TPC0_NRTR_LBW_MAX_CRED_WR_RS_MASK 0x3F00 |
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| 37 | #define TPC0_NRTR_LBW_MAX_CRED_RD_RQ_SHIFT 16 |
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| 38 | #define TPC0_NRTR_LBW_MAX_CRED_RD_RQ_MASK 0x3F0000 |
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| 39 | #define TPC0_NRTR_LBW_MAX_CRED_RD_RS_SHIFT 24 |
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| 40 | #define TPC0_NRTR_LBW_MAX_CRED_RD_RS_MASK 0x3F000000 |
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| 42 | /* TPC0_NRTR_DBG_E_ARB */ |
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| 43 | #define TPC0_NRTR_DBG_E_ARB_W_SHIFT 0 |
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| 44 | #define TPC0_NRTR_DBG_E_ARB_W_MASK 0x7 |
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| 46 | #define TPC0_NRTR_DBG_E_ARB_S_MASK 0x700 |
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| 48 | #define TPC0_NRTR_DBG_E_ARB_N_MASK 0x70000 |
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| 49 | #define TPC0_NRTR_DBG_E_ARB_L_SHIFT 24 |
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| 50 | #define TPC0_NRTR_DBG_E_ARB_L_MASK 0x7000000 |
|---|
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| 52 | /* TPC0_NRTR_DBG_W_ARB */ |
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| 53 | #define TPC0_NRTR_DBG_W_ARB_E_SHIFT 0 |
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| 54 | #define TPC0_NRTR_DBG_W_ARB_E_MASK 0x7 |
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| 55 | #define TPC0_NRTR_DBG_W_ARB_S_SHIFT 8 |
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| 59 | #define TPC0_NRTR_DBG_W_ARB_L_SHIFT 24 |
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| 60 | #define TPC0_NRTR_DBG_W_ARB_L_MASK 0x7000000 |
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| 62 | /* TPC0_NRTR_DBG_N_ARB */ |
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| 63 | #define TPC0_NRTR_DBG_N_ARB_W_SHIFT 0 |
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| 64 | #define TPC0_NRTR_DBG_N_ARB_W_MASK 0x7 |
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| 72 | /* TPC0_NRTR_DBG_S_ARB */ |
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| 109 | #define TPC0_NRTR_DBG_L_ARB_MAX_CREDIT_SHIFT 0 |
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| 112 | /* TPC0_NRTR_SPLIT_COEF */ |
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| 113 | #define TPC0_NRTR_SPLIT_COEF_VAL_SHIFT 0 |
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| 114 | #define TPC0_NRTR_SPLIT_COEF_VAL_MASK 0xFFFF |
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| 120 | #define TPC0_NRTR_SPLIT_CFG_FORCE_STRONG_ORDER_MASK 0x2 |
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| 126 | #define TPC0_NRTR_SPLIT_CFG_WR_RATE_LIM_EN_MASK 0x20 |
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| 128 | #define TPC0_NRTR_SPLIT_CFG_B2B_OPT_MASK 0x1C0 |
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| 129 | |
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| 130 | /* TPC0_NRTR_SPLIT_RD_SAT */ |
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| 131 | #define TPC0_NRTR_SPLIT_RD_SAT_VAL_SHIFT 0 |
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| 133 | |
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| 134 | /* TPC0_NRTR_SPLIT_RD_RST_TOKEN */ |
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| 135 | #define TPC0_NRTR_SPLIT_RD_RST_TOKEN_VAL_SHIFT 0 |
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| 136 | #define TPC0_NRTR_SPLIT_RD_RST_TOKEN_VAL_MASK 0xFFFF |
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| 137 | |
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| 138 | /* TPC0_NRTR_SPLIT_RD_TIMEOUT */ |
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| 139 | #define TPC0_NRTR_SPLIT_RD_TIMEOUT_VAL_SHIFT 0 |
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| 142 | /* TPC0_NRTR_SPLIT_WR_SAT */ |
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| 143 | #define TPC0_NRTR_SPLIT_WR_SAT_VAL_SHIFT 0 |
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| 144 | #define TPC0_NRTR_SPLIT_WR_SAT_VAL_MASK 0xFFFF |
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| 146 | /* TPC0_NRTR_WPLIT_WR_TST_TOLEN */ |
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| 147 | #define TPC0_NRTR_WPLIT_WR_TST_TOLEN_VAL_SHIFT 0 |
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| 148 | #define TPC0_NRTR_WPLIT_WR_TST_TOLEN_VAL_MASK 0xFFFF |
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| 149 | |
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| 150 | /* TPC0_NRTR_SPLIT_WR_TIMEOUT */ |
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| 151 | #define TPC0_NRTR_SPLIT_WR_TIMEOUT_VAL_SHIFT 0 |
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| 152 | #define TPC0_NRTR_SPLIT_WR_TIMEOUT_VAL_MASK 0xFFFFFFFF |
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| 156 | #define TPC0_NRTR_HBW_RANGE_HIT_IND_MASK 0xFF |
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| 157 | |
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| 158 | /* TPC0_NRTR_HBW_RANGE_MASK_L */ |
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| 159 | #define TPC0_NRTR_HBW_RANGE_MASK_L_VAL_SHIFT 0 |
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| 160 | #define TPC0_NRTR_HBW_RANGE_MASK_L_VAL_MASK 0xFFFFFFFF |
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| 163 | #define TPC0_NRTR_HBW_RANGE_MASK_H_VAL_SHIFT 0 |
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| 164 | #define TPC0_NRTR_HBW_RANGE_MASK_H_VAL_MASK 0x3FFFF |
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| 165 | |
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| 167 | #define TPC0_NRTR_HBW_RANGE_BASE_L_VAL_SHIFT 0 |
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| 168 | #define TPC0_NRTR_HBW_RANGE_BASE_L_VAL_MASK 0xFFFFFFFF |
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| 169 | |
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| 171 | #define TPC0_NRTR_HBW_RANGE_BASE_H_VAL_SHIFT 0 |
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| 172 | #define TPC0_NRTR_HBW_RANGE_BASE_H_VAL_MASK 0x3FFFF |
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| 173 | |
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| 175 | #define TPC0_NRTR_LBW_RANGE_HIT_IND_SHIFT 0 |
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| 176 | #define TPC0_NRTR_LBW_RANGE_HIT_IND_MASK 0xFFFF |
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| 177 | |
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| 183 | #define TPC0_NRTR_LBW_RANGE_BASE_VAL_SHIFT 0 |
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| 184 | #define TPC0_NRTR_LBW_RANGE_BASE_VAL_MASK 0x3FFFFFF |
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| 206 | #define TPC0_NRTR_NON_LIN_SCRAMB_EN_MASK 0x1 |
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| 207 | |
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| 208 | #endif /* ASIC_REG_TPC0_NRTR_MASKS_H_ */ |
|---|
| 209 | |
|---|
