| 1 | /* SPDX-License-Identifier: GPL-2.0 |
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| 3 | * Copyright 2016-2018 HabanaLabs, Ltd. |
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| 4 | * All Rights Reserved. |
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| 8 | /************************************ |
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| 9 | ** This is an auto-generated file ** |
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| 10 | ** DO NOT EDIT BELOW ** |
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| 11 | ************************************/ |
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| 13 | #ifndef ASIC_REG_TPC1_QM_REGS_H_ |
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| 14 | #define ASIC_REG_TPC1_QM_REGS_H_ |
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| 16 | /* |
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| 17 | ***************************************** |
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| 18 | * TPC1_QM (Prototype: QMAN) |
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| 19 | ***************************************** |
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| 20 | */ |
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| 22 | #define mmTPC1_QM_GLBL_CFG0 0xE48000 |
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| 23 | |
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| 24 | #define mmTPC1_QM_GLBL_CFG1 0xE48004 |
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| 25 | |
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| 26 | #define mmTPC1_QM_GLBL_PROT 0xE48008 |
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| 27 | |
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| 28 | #define mmTPC1_QM_GLBL_ERR_CFG 0xE4800C |
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| 29 | |
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| 30 | #define mmTPC1_QM_GLBL_ERR_ADDR_LO 0xE48010 |
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| 31 | |
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| 32 | #define mmTPC1_QM_GLBL_ERR_ADDR_HI 0xE48014 |
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| 33 | |
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| 34 | #define mmTPC1_QM_GLBL_ERR_WDATA 0xE48018 |
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| 35 | |
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| 36 | #define mmTPC1_QM_GLBL_SECURE_PROPS 0xE4801C |
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| 37 | |
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| 38 | #define mmTPC1_QM_GLBL_NON_SECURE_PROPS 0xE48020 |
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| 39 | |
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| 40 | #define mmTPC1_QM_GLBL_STS0 0xE48024 |
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| 41 | |
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| 42 | #define mmTPC1_QM_GLBL_STS1 0xE48028 |
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| 44 | #define mmTPC1_QM_PQ_BASE_LO 0xE48060 |
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| 46 | #define mmTPC1_QM_PQ_BASE_HI 0xE48064 |
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| 48 | #define mmTPC1_QM_PQ_SIZE 0xE48068 |
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| 49 | |
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| 50 | #define mmTPC1_QM_PQ_PI 0xE4806C |
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| 52 | #define mmTPC1_QM_PQ_CI 0xE48070 |
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| 54 | #define mmTPC1_QM_PQ_CFG0 0xE48074 |
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| 56 | #define mmTPC1_QM_PQ_CFG1 0xE48078 |
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| 58 | #define mmTPC1_QM_PQ_ARUSER 0xE4807C |
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| 59 | |
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| 60 | #define mmTPC1_QM_PQ_PUSH0 0xE48080 |
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| 61 | |
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| 62 | #define mmTPC1_QM_PQ_PUSH1 0xE48084 |
|---|
| 63 | |
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| 64 | #define mmTPC1_QM_PQ_PUSH2 0xE48088 |
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| 65 | |
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| 66 | #define mmTPC1_QM_PQ_PUSH3 0xE4808C |
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| 68 | #define mmTPC1_QM_PQ_STS0 0xE48090 |
|---|
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| 70 | #define mmTPC1_QM_PQ_STS1 0xE48094 |
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| 72 | #define mmTPC1_QM_PQ_RD_RATE_LIM_EN 0xE480A0 |
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| 74 | #define mmTPC1_QM_PQ_RD_RATE_LIM_RST_TOKEN 0xE480A4 |
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|---|
| 76 | #define mmTPC1_QM_PQ_RD_RATE_LIM_SAT 0xE480A8 |
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| 77 | |
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| 78 | #define mmTPC1_QM_PQ_RD_RATE_LIM_TOUT 0xE480AC |
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| 79 | |
|---|
| 80 | #define mmTPC1_QM_CQ_CFG0 0xE480B0 |
|---|
| 81 | |
|---|
| 82 | #define mmTPC1_QM_CQ_CFG1 0xE480B4 |
|---|
| 83 | |
|---|
| 84 | #define mmTPC1_QM_CQ_ARUSER 0xE480B8 |
|---|
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| 86 | #define mmTPC1_QM_CQ_PTR_LO 0xE480C0 |
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| 88 | #define mmTPC1_QM_CQ_PTR_HI 0xE480C4 |
|---|
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| 98 | #define mmTPC1_QM_CQ_TSIZE_STS 0xE480DC |
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| 102 | #define mmTPC1_QM_CQ_STS0 0xE480E4 |
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| 110 | #define mmTPC1_QM_CQ_RD_RATE_LIM_SAT 0xE480F8 |
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| 112 | #define mmTPC1_QM_CQ_RD_RATE_LIM_TOUT 0xE480FC |
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| 116 | #define mmTPC1_QM_CP_MSG_BASE0_ADDR_LO 0xE48120 |
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| 120 | #define mmTPC1_QM_CP_MSG_BASE1_ADDR_LO 0xE48128 |
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| 124 | #define mmTPC1_QM_CP_MSG_BASE2_ADDR_LO 0xE48130 |
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| 126 | #define mmTPC1_QM_CP_MSG_BASE2_ADDR_HI 0xE48134 |
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| 129 | |
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| 130 | #define mmTPC1_QM_CP_MSG_BASE3_ADDR_HI 0xE4813C |
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| 132 | #define mmTPC1_QM_CP_LDMA_TSIZE_OFFSET 0xE48140 |
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| 136 | #define mmTPC1_QM_CP_LDMA_SRC_BASE_HI_OFFSET 0xE48148 |
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| 139 | |
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| 140 | #define mmTPC1_QM_CP_LDMA_DST_BASE_HI_OFFSET 0xE48150 |
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| 178 | #endif /* ASIC_REG_TPC1_QM_REGS_H_ */ |
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