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| 21 | * |
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| 22 | */ |
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| 23 | #ifndef _lsdma_6_0_0_OFFSET_HEADER |
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| 24 | #define |
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| 25 | |
|---|
| 26 | |
|---|
| 27 | |
|---|
| 28 | // addressBlock: lsdma0_lsdma0dec |
|---|
| 29 | // base address: 0x45000 |
|---|
| 30 | #define regLSDMA_UCODE_ADDR 0x0000 |
|---|
| 31 | #define regLSDMA_UCODE_ADDR_BASE_IDX 0 |
|---|
| 32 | #define regLSDMA_UCODE_DATA 0x0001 |
|---|
| 33 | #define regLSDMA_UCODE_DATA_BASE_IDX 0 |
|---|
| 34 | #define regLSDMA_ERROR_INJECT_CNTL 0x0004 |
|---|
| 35 | #define regLSDMA_ERROR_INJECT_CNTL_BASE_IDX 0 |
|---|
| 36 | #define regLSDMA_ERROR_INJECT_SELECT 0x0005 |
|---|
| 37 | #define regLSDMA_ERROR_INJECT_SELECT_BASE_IDX 0 |
|---|
| 38 | #define regLSDMA_CONTEXT_GROUP_BOUNDARY 0x001f |
|---|
| 39 | #define regLSDMA_CONTEXT_GROUP_BOUNDARY_BASE_IDX 0 |
|---|
| 40 | #define regLSDMA_RB_RPTR_FETCH_HI 0x0020 |
|---|
| 41 | #define regLSDMA_RB_RPTR_FETCH_HI_BASE_IDX 0 |
|---|
| 42 | #define regLSDMA_SEM_WAIT_FAIL_TIMER_CNTL 0x0021 |
|---|
| 43 | #define regLSDMA_SEM_WAIT_FAIL_TIMER_CNTL_BASE_IDX 0 |
|---|
| 44 | #define regLSDMA_RB_RPTR_FETCH 0x0022 |
|---|
| 45 | #define regLSDMA_RB_RPTR_FETCH_BASE_IDX 0 |
|---|
| 46 | #define regLSDMA_IB_OFFSET_FETCH 0x0023 |
|---|
| 47 | #define regLSDMA_IB_OFFSET_FETCH_BASE_IDX 0 |
|---|
| 48 | #define regLSDMA_PROGRAM 0x0024 |
|---|
| 49 | #define regLSDMA_PROGRAM_BASE_IDX 0 |
|---|
| 50 | #define regLSDMA_STATUS_REG 0x0025 |
|---|
| 51 | #define regLSDMA_STATUS_REG_BASE_IDX 0 |
|---|
| 52 | #define regLSDMA_STATUS1_REG 0x0026 |
|---|
| 53 | #define regLSDMA_STATUS1_REG_BASE_IDX 0 |
|---|
| 54 | #define regLSDMA_RD_BURST_CNTL 0x0027 |
|---|
| 55 | #define regLSDMA_RD_BURST_CNTL_BASE_IDX 0 |
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| 56 | #define regLSDMA_HBM_PAGE_CONFIG 0x0028 |
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| 57 | #define regLSDMA_HBM_PAGE_CONFIG_BASE_IDX 0 |
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|---|
| 59 | #define regLSDMA_UCODE_CHECKSUM_BASE_IDX 0 |
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|---|
| 61 | #define regLSDMA_FREEZE_BASE_IDX 0 |
|---|
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| 63 | #define regLSDMA_PF_PIO_STATUS_BASE_IDX 0 |
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|---|
| 65 | #define regLSDMA_VF_PIO_STATUS_BASE_IDX 0 |
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| 67 | #define regLSDMA_POWER_GATING_BASE_IDX 0 |
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| 71 | #define regLSDMA_PGFSM_WRITE_BASE_IDX 0 |
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| 73 | #define regLSDMA_PGFSM_READ_BASE_IDX 0 |
|---|
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|---|
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|---|
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| 79 | #define regLSDMA_ID_BASE_IDX 0 |
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|---|
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|---|
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| 85 | #define regLSDMA_EDC_COUNTER2_BASE_IDX 0 |
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|---|
| 91 | #define regLSDMA_ATOMIC_PREOP_LO_BASE_IDX 0 |
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| 93 | #define regLSDMA_ATOMIC_PREOP_HI_BASE_IDX 0 |
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| 103 | #define regLSDMA_UTCL1_INV0_BASE_IDX 0 |
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| 115 | #define regLSDMA_UTCL1_WR_XNACK1_BASE_IDX 0 |
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| 119 | #define regLSDMA_UTCL1_PAGE_BASE_IDX 0 |
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| 121 | #define regLSDMA_RELAX_ORDERING_LUT_BASE_IDX 0 |
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|---|
| 123 | #define regLSDMA_CHICKEN_BITS_2_BASE_IDX 0 |
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| 125 | #define regLSDMA_STATUS3_REG_BASE_IDX 0 |
|---|
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| 127 | #define regLSDMA_PHYSICAL_ADDR_LO_BASE_IDX 0 |
|---|
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| 129 | #define regLSDMA_PHYSICAL_ADDR_HI_BASE_IDX 0 |
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| 133 | #define regLSDMA_ERROR_LOG_BASE_IDX 0 |
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| 139 | #define regLSDMA_PUB_DUMMY2_BASE_IDX 0 |
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| 143 | #define regLSDMA_F32_COUNTER_BASE_IDX 0 |
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| 145 | #define regLSDMA_PERFCNT_PERFCOUNTER0_CFG_BASE_IDX 0 |
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| 147 | #define regLSDMA_PERFCNT_PERFCOUNTER1_CFG_BASE_IDX 0 |
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|---|
| 149 | #define regLSDMA_PERFCNT_PERFCOUNTER_RSLT_CNTL_BASE_IDX 0 |
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|---|
| 151 | #define regLSDMA_PERFCNT_MISC_CNTL_BASE_IDX 0 |
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| 152 | #define regLSDMA_PERFCNT_PERFCOUNTER_LO 0x005b |
|---|
| 153 | #define regLSDMA_PERFCNT_PERFCOUNTER_LO_BASE_IDX 0 |
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| 154 | #define regLSDMA_PERFCNT_PERFCOUNTER_HI 0x005c |
|---|
| 155 | #define regLSDMA_PERFCNT_PERFCOUNTER_HI_BASE_IDX 0 |
|---|
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| 159 | #define regLSDMA_ULV_CNTL_BASE_IDX 0 |
|---|
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|---|
| 161 | #define regLSDMA_EA_DBIT_ADDR_DATA_BASE_IDX 0 |
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
| 177 | #define regLSDMA_PIO_DST_ADDR_HI_BASE_IDX 0 |
|---|
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|---|
| 179 | #define regLSDMA_PIO_COMMAND_BASE_IDX 0 |
|---|
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|---|
| 181 | #define regLSDMA_PIO_CONSTFILL_DATA_BASE_IDX 0 |
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|---|
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|---|
| 185 | #define regLSDMA_INT_CNTL_BASE_IDX 0 |
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
| 211 | #define regLSDMA_QUEUE0_RB_WPTR_HI_BASE_IDX 0 |
|---|
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|---|
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|---|
| 215 | #define regLSDMA_QUEUE0_RB_RPTR_ADDR_HI_BASE_IDX 0 |
|---|
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|---|
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|---|
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|---|
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|---|
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|---|
| 223 | #define regLSDMA_QUEUE0_IB_OFFSET_BASE_IDX 0 |
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|---|
| 225 | #define regLSDMA_QUEUE0_IB_BASE_LO_BASE_IDX 0 |
|---|
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|---|
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|---|
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|---|
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|---|
| 231 | #define regLSDMA_QUEUE0_SKIP_CNTL_BASE_IDX 0 |
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|---|
| 233 | #define regLSDMA_QUEUE0_CONTEXT_STATUS_BASE_IDX 0 |
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|---|
| 235 | #define regLSDMA_QUEUE0_DOORBELL_BASE_IDX 0 |
|---|
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|---|
| 237 | #define regLSDMA_QUEUE0_STATUS_BASE_IDX 0 |
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|---|
| 239 | #define regLSDMA_QUEUE0_DOORBELL_LOG_BASE_IDX 0 |
|---|
| 240 | #define regLSDMA_QUEUE0_WATERMARK 0x00aa |
|---|
| 241 | #define regLSDMA_QUEUE0_WATERMARK_BASE_IDX 0 |
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|---|
| 243 | #define regLSDMA_QUEUE0_DOORBELL_OFFSET_BASE_IDX 0 |
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|---|
| 245 | #define regLSDMA_QUEUE0_CSA_ADDR_LO_BASE_IDX 0 |
|---|
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|---|
| 247 | #define regLSDMA_QUEUE0_CSA_ADDR_HI_BASE_IDX 0 |
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| 248 | #define regLSDMA_QUEUE0_RB_PREEMPT 0x00ae |
|---|
| 249 | #define regLSDMA_QUEUE0_RB_PREEMPT_BASE_IDX 0 |
|---|
| 250 | #define regLSDMA_QUEUE0_IB_SUB_REMAIN 0x00af |
|---|
| 251 | #define regLSDMA_QUEUE0_IB_SUB_REMAIN_BASE_IDX 0 |
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| 252 | #define regLSDMA_QUEUE0_PREEMPT 0x00b0 |
|---|
| 253 | #define regLSDMA_QUEUE0_PREEMPT_BASE_IDX 0 |
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|---|
| 255 | #define regLSDMA_QUEUE0_DUMMY0_BASE_IDX 0 |
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|---|
| 257 | #define regLSDMA_QUEUE0_RB_WPTR_POLL_ADDR_HI_BASE_IDX 0 |
|---|
| 258 | #define regLSDMA_QUEUE0_RB_WPTR_POLL_ADDR_LO 0x00b3 |
|---|
| 259 | #define regLSDMA_QUEUE0_RB_WPTR_POLL_ADDR_LO_BASE_IDX 0 |
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| 260 | #define regLSDMA_QUEUE0_RB_AQL_CNTL 0x00b4 |
|---|
| 261 | #define regLSDMA_QUEUE0_RB_AQL_CNTL_BASE_IDX 0 |
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|---|
| 263 | #define regLSDMA_QUEUE0_MINOR_PTR_UPDATE_BASE_IDX 0 |
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| 265 | #define regLSDMA_QUEUE0_CNTL_BASE_IDX 0 |
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| 267 | #define regLSDMA_QUEUE0_DUMMY1_BASE_IDX 0 |
|---|
| 268 | #define regLSDMA_QUEUE0_DUMMY2 0x00b9 |
|---|
| 269 | #define regLSDMA_QUEUE0_DUMMY2_BASE_IDX 0 |
|---|
| 270 | #define regLSDMA_QUEUE0_MIDCMD_DATA0 0x00c0 |
|---|
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| 392 | |
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