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| 20 | */ |
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| 21 | #ifndef _nbio_2_3_OFFSET_HEADER |
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|---|
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| 533 | #define mmBIF_RB_WPTR_BASE_IDX 2 |
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| 561 | #define mmBIF_VAUX_PRESENT_PAD_CNTL_BASE_IDX 2 |
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| 565 | // base address: 0x0 |
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| 583 | #define mmBIF_BX_PF_GPU_HDP_FLUSH_DONE_BASE_IDX 2 |
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| 587 | #define mmBIF_BX_PF_NBIF_GFX_ADDR_LUT_BYPASS_BASE_IDX 2 |
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| 595 | #define mmBIF_BX_PF_MAILBOX_MSGBUF_TRN_DW3_BASE_IDX 2 |
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| 661 | #define mmS2A_MISC_CNTL_BASE_IDX 2 |
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|---|
| 669 | |
|---|
| 670 | // addressBlock: nbio_nbif0_rcc_dev0_epf0_BIFDEC2 |
|---|
| 671 | // base address: 0x0 |
|---|
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| 679 | #define mmRCC_DEV0_EPF0_GFXMSIX_VECT0_CONTROL_BASE_IDX 3 |
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|---|
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|---|
| 683 | #define mmRCC_DEV0_EPF0_GFXMSIX_VECT1_ADDR_HI_BASE_IDX 3 |
|---|
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| 687 | #define mmRCC_DEV0_EPF0_GFXMSIX_VECT1_CONTROL_BASE_IDX 3 |
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|---|
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| 705 | #define mmRCC_DEV0_EPF0_GFXMSIX_PBA_BASE_IDX 3 |
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| 706 | |
|---|
| 707 | |
|---|
| 708 | // addressBlock: nbio_pcie0_pswuscfg0_cfgdecp |
|---|
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| 728 | #define cfgPSWUSCFG0_0_PREF_LIMIT_UPPER 0x002c |
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| 729 | #define cfgPSWUSCFG0_0_IO_BASE_LIMIT_HI 0x0030 |
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| 730 | #define cfgPSWUSCFG0_0_CAP_PTR 0x0034 |
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| 748 | #define cfgPSWUSCFG0_0_LINK_STATUS 0x006a |
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| 751 | #define cfgPSWUSCFG0_0_DEVICE_STATUS2 0x0082 |
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| 754 | #define cfgPSWUSCFG0_0_LINK_STATUS2 0x008a |
|---|
| 755 | #define cfgPSWUSCFG0_0_MSI_CAP_LIST 0x00a0 |
|---|
| 756 | #define cfgPSWUSCFG0_0_MSI_MSG_CNTL 0x00a2 |
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|---|
| 758 | #define cfgPSWUSCFG0_0_MSI_MSG_ADDR_HI 0x00a8 |
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| 759 | #define cfgPSWUSCFG0_0_MSI_MSG_DATA 0x00a8 |
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|---|
| 761 | #define cfgPSWUSCFG0_0_SSID_CAP_LIST 0x00c0 |
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| 762 | #define cfgPSWUSCFG0_0_SSID_CAP 0x00c4 |
|---|
| 763 | #define cfgPSWUSCFG0_0_MSI_MAP_CAP_LIST 0x00c8 |
|---|
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|---|
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| 957 | |
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| 959 | // addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_bifcfgdecp |
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|---|
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| 1126 | #define cfgBIF_CFG_DEV0_EPF0_0_PCIE_MC_BLOCK_UNTRANSLATED_1 0x0314 |
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| 4923 | #define mmBIF_BX_DEV0_EPF0_VF1_MM_INDEX_HI_BASE_IDX 0 |
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| 4926 | // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf1_BIFPFVFDEC1 |
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| 4959 | #define mmBIF_BX_DEV0_EPF0_VF1_GPU_HDP_FLUSH_DONE_BASE_IDX 2 |
|---|
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|---|
| 4961 | #define mmBIF_BX_DEV0_EPF0_VF1_BIF_TRANS_PENDING_BASE_IDX 2 |
|---|
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| 4963 | #define mmBIF_BX_DEV0_EPF0_VF1_NBIF_GFX_ADDR_LUT_BYPASS_BASE_IDX 2 |
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| 4977 | #define mmBIF_BX_DEV0_EPF0_VF1_MAILBOX_MSGBUF_RCV_DW2_BASE_IDX 2 |
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| 4978 | #define mmBIF_BX_DEV0_EPF0_VF1_MAILBOX_MSGBUF_RCV_DW3 0x013d |
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| 4979 | #define mmBIF_BX_DEV0_EPF0_VF1_MAILBOX_MSGBUF_RCV_DW3_BASE_IDX 2 |
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| 4980 | #define mmBIF_BX_DEV0_EPF0_VF1_MAILBOX_CONTROL 0x013e |
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| 4981 | #define mmBIF_BX_DEV0_EPF0_VF1_MAILBOX_CONTROL_BASE_IDX 2 |
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| 4982 | #define mmBIF_BX_DEV0_EPF0_VF1_MAILBOX_INT_CNTL 0x013f |
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| 4983 | #define mmBIF_BX_DEV0_EPF0_VF1_MAILBOX_INT_CNTL_BASE_IDX 2 |
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| 4984 | #define mmBIF_BX_DEV0_EPF0_VF1_BIF_VMHV_MAILBOX 0x0140 |
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| 4985 | #define mmBIF_BX_DEV0_EPF0_VF1_BIF_VMHV_MAILBOX_BASE_IDX 2 |
|---|
| 4986 | |
|---|
| 4987 | |
|---|
| 4988 | // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf1_BIFDEC2 |
|---|
| 4989 | // base address: 0x0 |
|---|
| 4990 | #define mmRCC_DEV0_EPF0_VF1_GFXMSIX_VECT0_ADDR_LO 0x0400 |
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| 4991 | #define mmRCC_DEV0_EPF0_VF1_GFXMSIX_VECT0_ADDR_LO_BASE_IDX 3 |
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| 4993 | #define mmRCC_DEV0_EPF0_VF1_GFXMSIX_VECT0_ADDR_HI_BASE_IDX 3 |
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| 4994 | #define mmRCC_DEV0_EPF0_VF1_GFXMSIX_VECT0_MSG_DATA 0x0402 |
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| 4995 | #define mmRCC_DEV0_EPF0_VF1_GFXMSIX_VECT0_MSG_DATA_BASE_IDX 3 |
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| 4996 | #define mmRCC_DEV0_EPF0_VF1_GFXMSIX_VECT0_CONTROL 0x0403 |
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| 4997 | #define mmRCC_DEV0_EPF0_VF1_GFXMSIX_VECT0_CONTROL_BASE_IDX 3 |
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| 4998 | #define mmRCC_DEV0_EPF0_VF1_GFXMSIX_VECT1_ADDR_LO 0x0404 |
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| 4999 | #define mmRCC_DEV0_EPF0_VF1_GFXMSIX_VECT1_ADDR_LO_BASE_IDX 3 |
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| 5000 | #define mmRCC_DEV0_EPF0_VF1_GFXMSIX_VECT1_ADDR_HI 0x0405 |
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| 5001 | #define mmRCC_DEV0_EPF0_VF1_GFXMSIX_VECT1_ADDR_HI_BASE_IDX 3 |
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| 5002 | #define mmRCC_DEV0_EPF0_VF1_GFXMSIX_VECT1_MSG_DATA 0x0406 |
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| 5003 | #define mmRCC_DEV0_EPF0_VF1_GFXMSIX_VECT1_MSG_DATA_BASE_IDX 3 |
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| 5004 | #define mmRCC_DEV0_EPF0_VF1_GFXMSIX_VECT1_CONTROL 0x0407 |
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| 5005 | #define mmRCC_DEV0_EPF0_VF1_GFXMSIX_VECT1_CONTROL_BASE_IDX 3 |
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| 5006 | #define mmRCC_DEV0_EPF0_VF1_GFXMSIX_VECT2_ADDR_LO 0x0408 |
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| 5007 | #define mmRCC_DEV0_EPF0_VF1_GFXMSIX_VECT2_ADDR_LO_BASE_IDX 3 |
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|---|
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| 5133 | #define mmRCC_DEV0_EPF0_VF2_GFXMSIX_PBA_BASE_IDX 3 |
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| 5143 | #define mmBIF_BX_DEV0_EPF0_VF3_MM_INDEX_HI_BASE_IDX 0 |
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|---|
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|---|
| 5155 | #define mmRCC_DEV0_EPF0_VF3_RCC_CONFIG_RESERVED_BASE_IDX 2 |
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|---|
| 5157 | #define mmRCC_DEV0_EPF0_VF3_RCC_IOV_FUNC_IDENTIFIER_BASE_IDX 2 |
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| 5158 | |
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| 5160 | // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf3_BIFPFVFDEC1 |
|---|
| 5161 | // base address: 0x0 |
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|---|
| 5165 | #define mmBIF_BX_DEV0_EPF0_VF3_BIF_ATOMIC_ERR_LOG_BASE_IDX 2 |
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| 5167 | #define mmBIF_BX_DEV0_EPF0_VF3_DOORBELL_SELFRING_GPA_APER_BASE_HIGH_BASE_IDX 2 |
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| 5169 | #define mmBIF_BX_DEV0_EPF0_VF3_DOORBELL_SELFRING_GPA_APER_BASE_LOW_BASE_IDX 2 |
|---|
| 5170 | #define mmBIF_BX_DEV0_EPF0_VF3_DOORBELL_SELFRING_GPA_APER_CNTL 0x00f5 |
|---|
| 5171 | #define mmBIF_BX_DEV0_EPF0_VF3_DOORBELL_SELFRING_GPA_APER_CNTL_BASE_IDX 2 |
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|---|
| 5173 | #define mmBIF_BX_DEV0_EPF0_VF3_HDP_REG_COHERENCY_FLUSH_CNTL_BASE_IDX 2 |
|---|
| 5174 | #define mmBIF_BX_DEV0_EPF0_VF3_HDP_MEM_COHERENCY_FLUSH_CNTL 0x00f7 |
|---|
| 5175 | #define mmBIF_BX_DEV0_EPF0_VF3_HDP_MEM_COHERENCY_FLUSH_CNTL_BASE_IDX 2 |
|---|
| 5176 | #define mmBIF_BX_DEV0_EPF0_VF3_GPU_HDP_FLUSH_REQ 0x0106 |
|---|
| 5177 | #define mmBIF_BX_DEV0_EPF0_VF3_GPU_HDP_FLUSH_REQ_BASE_IDX 2 |
|---|
| 5178 | #define mmBIF_BX_DEV0_EPF0_VF3_GPU_HDP_FLUSH_DONE 0x0107 |
|---|
| 5179 | #define mmBIF_BX_DEV0_EPF0_VF3_GPU_HDP_FLUSH_DONE_BASE_IDX 2 |
|---|
| 5180 | #define mmBIF_BX_DEV0_EPF0_VF3_BIF_TRANS_PENDING 0x0108 |
|---|
| 5181 | #define mmBIF_BX_DEV0_EPF0_VF3_BIF_TRANS_PENDING_BASE_IDX 2 |
|---|
| 5182 | #define mmBIF_BX_DEV0_EPF0_VF3_NBIF_GFX_ADDR_LUT_BYPASS 0x0112 |
|---|
| 5183 | #define mmBIF_BX_DEV0_EPF0_VF3_NBIF_GFX_ADDR_LUT_BYPASS_BASE_IDX 2 |
|---|
| 5184 | #define mmBIF_BX_DEV0_EPF0_VF3_MAILBOX_MSGBUF_TRN_DW0 0x0136 |
|---|
| 5185 | #define mmBIF_BX_DEV0_EPF0_VF3_MAILBOX_MSGBUF_TRN_DW0_BASE_IDX 2 |
|---|
| 5186 | #define mmBIF_BX_DEV0_EPF0_VF3_MAILBOX_MSGBUF_TRN_DW1 0x0137 |
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| 5187 | #define mmBIF_BX_DEV0_EPF0_VF3_MAILBOX_MSGBUF_TRN_DW1_BASE_IDX 2 |
|---|
| 5188 | #define mmBIF_BX_DEV0_EPF0_VF3_MAILBOX_MSGBUF_TRN_DW2 0x0138 |
|---|
| 5189 | #define mmBIF_BX_DEV0_EPF0_VF3_MAILBOX_MSGBUF_TRN_DW2_BASE_IDX 2 |
|---|
| 5190 | #define mmBIF_BX_DEV0_EPF0_VF3_MAILBOX_MSGBUF_TRN_DW3 0x0139 |
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| 5191 | #define mmBIF_BX_DEV0_EPF0_VF3_MAILBOX_MSGBUF_TRN_DW3_BASE_IDX 2 |
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| 5192 | #define mmBIF_BX_DEV0_EPF0_VF3_MAILBOX_MSGBUF_RCV_DW0 0x013a |
|---|
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|---|
| 5195 | #define mmBIF_BX_DEV0_EPF0_VF3_MAILBOX_MSGBUF_RCV_DW1_BASE_IDX 2 |
|---|
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|---|
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|---|
| 5287 | #define mmBIF_BX_DEV0_EPF0_VF4_GPU_HDP_FLUSH_REQ_BASE_IDX 2 |
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|---|
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|---|
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| 5353 | #define mmRCC_DEV0_EPF0_VF4_GFXMSIX_PBA_BASE_IDX 3 |
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| 5361 | #define mmBIF_BX_DEV0_EPF0_VF5_MM_DATA_BASE_IDX 0 |
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| 5363 | #define mmBIF_BX_DEV0_EPF0_VF5_MM_INDEX_HI_BASE_IDX 0 |
|---|
| 5364 | |
|---|
| 5365 | |
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| 5366 | // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf5_BIFPFVFDEC1 |
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| 5371 | #define mmRCC_DEV0_EPF0_VF5_RCC_DOORBELL_APER_EN_BASE_IDX 2 |
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| 5373 | #define mmRCC_DEV0_EPF0_VF5_RCC_CONFIG_MEMSIZE_BASE_IDX 2 |
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| 5375 | #define mmRCC_DEV0_EPF0_VF5_RCC_CONFIG_RESERVED_BASE_IDX 2 |
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| 5389 | #define mmBIF_BX_DEV0_EPF0_VF5_DOORBELL_SELFRING_GPA_APER_BASE_LOW_BASE_IDX 2 |
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| 5473 | #define mmBIF_BX_DEV0_EPF0_VF6_MM_INDEX_HI_BASE_IDX 0 |
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| 5490 | // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf6_BIFPFVFDEC1 |
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| 5503 | #define mmBIF_BX_DEV0_EPF0_VF6_HDP_REG_COHERENCY_FLUSH_CNTL_BASE_IDX 2 |
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| 5509 | #define mmBIF_BX_DEV0_EPF0_VF6_GPU_HDP_FLUSH_DONE_BASE_IDX 2 |
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| 5511 | #define mmBIF_BX_DEV0_EPF0_VF6_BIF_TRANS_PENDING_BASE_IDX 2 |
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| 5527 | #define mmBIF_BX_DEV0_EPF0_VF6_MAILBOX_MSGBUF_RCV_DW2_BASE_IDX 2 |
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| 5528 | #define mmBIF_BX_DEV0_EPF0_VF6_MAILBOX_MSGBUF_RCV_DW3 0x013d |
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| 5529 | #define mmBIF_BX_DEV0_EPF0_VF6_MAILBOX_MSGBUF_RCV_DW3_BASE_IDX 2 |
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| 5531 | #define mmBIF_BX_DEV0_EPF0_VF6_MAILBOX_CONTROL_BASE_IDX 2 |
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| 5533 | #define mmBIF_BX_DEV0_EPF0_VF6_MAILBOX_INT_CNTL_BASE_IDX 2 |
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| 5534 | #define mmBIF_BX_DEV0_EPF0_VF6_BIF_VMHV_MAILBOX 0x0140 |
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| 5535 | #define mmBIF_BX_DEV0_EPF0_VF6_BIF_VMHV_MAILBOX_BASE_IDX 2 |
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| 5536 | |
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| 5537 | |
|---|
| 5538 | // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf6_BIFDEC2 |
|---|
| 5539 | // base address: 0x0 |
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| 5550 | #define mmRCC_DEV0_EPF0_VF6_GFXMSIX_VECT1_ADDR_HI 0x0405 |
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| 5552 | #define mmRCC_DEV0_EPF0_VF6_GFXMSIX_VECT1_MSG_DATA 0x0406 |
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| 5554 | #define mmRCC_DEV0_EPF0_VF6_GFXMSIX_VECT1_CONTROL 0x0407 |
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| 5558 | #define mmRCC_DEV0_EPF0_VF6_GFXMSIX_VECT2_ADDR_HI 0x0409 |
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| 5560 | #define mmRCC_DEV0_EPF0_VF6_GFXMSIX_VECT2_MSG_DATA 0x040a |
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| 5562 | #define mmRCC_DEV0_EPF0_VF6_GFXMSIX_VECT2_CONTROL 0x040b |
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| 5570 | #define mmRCC_DEV0_EPF0_VF6_GFXMSIX_VECT3_CONTROL 0x040f |
|---|
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| 5710 | // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf8_BIFPFVFDEC1 |
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| 5717 | #define mmBIF_BX_DEV0_EPF0_VF8_DOORBELL_SELFRING_GPA_APER_BASE_HIGH_BASE_IDX 2 |
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| 5719 | #define mmBIF_BX_DEV0_EPF0_VF8_DOORBELL_SELFRING_GPA_APER_BASE_LOW_BASE_IDX 2 |
|---|
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| 5721 | #define mmBIF_BX_DEV0_EPF0_VF8_DOORBELL_SELFRING_GPA_APER_CNTL_BASE_IDX 2 |
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| 5723 | #define mmBIF_BX_DEV0_EPF0_VF8_HDP_REG_COHERENCY_FLUSH_CNTL_BASE_IDX 2 |
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| 5725 | #define mmBIF_BX_DEV0_EPF0_VF8_HDP_MEM_COHERENCY_FLUSH_CNTL_BASE_IDX 2 |
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| 5727 | #define mmBIF_BX_DEV0_EPF0_VF8_GPU_HDP_FLUSH_REQ_BASE_IDX 2 |
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| 5729 | #define mmBIF_BX_DEV0_EPF0_VF8_GPU_HDP_FLUSH_DONE_BASE_IDX 2 |
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|---|
| 5731 | #define mmBIF_BX_DEV0_EPF0_VF8_BIF_TRANS_PENDING_BASE_IDX 2 |
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|---|
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| 5750 | #define mmBIF_BX_DEV0_EPF0_VF8_MAILBOX_CONTROL 0x013e |
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| 5751 | #define mmBIF_BX_DEV0_EPF0_VF8_MAILBOX_CONTROL_BASE_IDX 2 |
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| 5753 | #define mmBIF_BX_DEV0_EPF0_VF8_MAILBOX_INT_CNTL_BASE_IDX 2 |
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| 5756 | |
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| 5758 | // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf8_BIFDEC2 |
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| 5803 | #define mmBIF_BX_DEV0_EPF0_VF9_MM_INDEX_HI_BASE_IDX 0 |
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|---|
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|---|
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|---|
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|---|
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|---|
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| 5857 | #define mmBIF_BX_DEV0_EPF0_VF9_MAILBOX_MSGBUF_RCV_DW2_BASE_IDX 2 |
|---|
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|---|
| 5859 | #define mmBIF_BX_DEV0_EPF0_VF9_MAILBOX_MSGBUF_RCV_DW3_BASE_IDX 2 |
|---|
| 5860 | #define mmBIF_BX_DEV0_EPF0_VF9_MAILBOX_CONTROL 0x013e |
|---|
| 5861 | #define mmBIF_BX_DEV0_EPF0_VF9_MAILBOX_CONTROL_BASE_IDX 2 |
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| 5863 | #define mmBIF_BX_DEV0_EPF0_VF9_MAILBOX_INT_CNTL_BASE_IDX 2 |
|---|
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|---|
| 5865 | #define mmBIF_BX_DEV0_EPF0_VF9_BIF_VMHV_MAILBOX_BASE_IDX 2 |
|---|
| 5866 | |
|---|
| 5867 | |
|---|
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|---|
| 5869 | // base address: 0x0 |
|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
| 5889 | #define mmRCC_DEV0_EPF0_VF9_GFXMSIX_VECT2_ADDR_HI_BASE_IDX 3 |
|---|
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| 5900 | #define mmRCC_DEV0_EPF0_VF9_GFXMSIX_VECT3_CONTROL 0x040f |
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| 5901 | #define mmRCC_DEV0_EPF0_VF9_GFXMSIX_VECT3_CONTROL_BASE_IDX 3 |
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| 5903 | #define mmRCC_DEV0_EPF0_VF9_GFXMSIX_PBA_BASE_IDX 3 |
|---|
| 5904 | |
|---|
| 5905 | |
|---|
| 5906 | // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf10_SYSPFVFDEC |
|---|
| 5907 | // base address: 0x0 |
|---|
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|---|
| 5911 | #define mmBIF_BX_DEV0_EPF0_VF10_MM_DATA_BASE_IDX 0 |
|---|
| 5912 | #define mmBIF_BX_DEV0_EPF0_VF10_MM_INDEX_HI 0x0006 |
|---|
| 5913 | #define mmBIF_BX_DEV0_EPF0_VF10_MM_INDEX_HI_BASE_IDX 0 |
|---|
| 5914 | |
|---|
| 5915 | |
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| 5916 | // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf10_BIFPFVFDEC1 |
|---|
| 5917 | // base address: 0x0 |
|---|
| 5918 | #define mmRCC_DEV0_EPF0_VF10_RCC_ERR_LOG 0x0085 |
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| 5919 | #define mmRCC_DEV0_EPF0_VF10_RCC_ERR_LOG_BASE_IDX 2 |
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|---|
| 5921 | #define mmRCC_DEV0_EPF0_VF10_RCC_DOORBELL_APER_EN_BASE_IDX 2 |
|---|
| 5922 | #define mmRCC_DEV0_EPF0_VF10_RCC_CONFIG_MEMSIZE 0x00c3 |
|---|
| 5923 | #define mmRCC_DEV0_EPF0_VF10_RCC_CONFIG_MEMSIZE_BASE_IDX 2 |
|---|
| 5924 | #define mmRCC_DEV0_EPF0_VF10_RCC_CONFIG_RESERVED 0x00c4 |
|---|
| 5925 | #define mmRCC_DEV0_EPF0_VF10_RCC_CONFIG_RESERVED_BASE_IDX 2 |
|---|
| 5926 | #define mmRCC_DEV0_EPF0_VF10_RCC_IOV_FUNC_IDENTIFIER 0x00c5 |
|---|
| 5927 | #define mmRCC_DEV0_EPF0_VF10_RCC_IOV_FUNC_IDENTIFIER_BASE_IDX 2 |
|---|
| 5928 | |
|---|
| 5929 | |
|---|
| 5930 | // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf10_BIFPFVFDEC1 |
|---|
| 5931 | // base address: 0x0 |
|---|
| 5932 | #define mmBIF_BX_DEV0_EPF0_VF10_BIF_BME_STATUS 0x00eb |
|---|
| 5933 | #define mmBIF_BX_DEV0_EPF0_VF10_BIF_BME_STATUS_BASE_IDX 2 |
|---|
| 5934 | #define mmBIF_BX_DEV0_EPF0_VF10_BIF_ATOMIC_ERR_LOG 0x00ec |
|---|
| 5935 | #define mmBIF_BX_DEV0_EPF0_VF10_BIF_ATOMIC_ERR_LOG_BASE_IDX 2 |
|---|
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|---|
| 5937 | #define mmBIF_BX_DEV0_EPF0_VF10_DOORBELL_SELFRING_GPA_APER_BASE_HIGH_BASE_IDX 2 |
|---|
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|---|
| 5939 | #define mmBIF_BX_DEV0_EPF0_VF10_DOORBELL_SELFRING_GPA_APER_BASE_LOW_BASE_IDX 2 |
|---|
| 5940 | #define mmBIF_BX_DEV0_EPF0_VF10_DOORBELL_SELFRING_GPA_APER_CNTL 0x00f5 |
|---|
| 5941 | #define mmBIF_BX_DEV0_EPF0_VF10_DOORBELL_SELFRING_GPA_APER_CNTL_BASE_IDX 2 |
|---|
| 5942 | #define mmBIF_BX_DEV0_EPF0_VF10_HDP_REG_COHERENCY_FLUSH_CNTL 0x00f6 |
|---|
| 5943 | #define mmBIF_BX_DEV0_EPF0_VF10_HDP_REG_COHERENCY_FLUSH_CNTL_BASE_IDX 2 |
|---|
| 5944 | #define mmBIF_BX_DEV0_EPF0_VF10_HDP_MEM_COHERENCY_FLUSH_CNTL 0x00f7 |
|---|
| 5945 | #define mmBIF_BX_DEV0_EPF0_VF10_HDP_MEM_COHERENCY_FLUSH_CNTL_BASE_IDX 2 |
|---|
| 5946 | #define mmBIF_BX_DEV0_EPF0_VF10_GPU_HDP_FLUSH_REQ 0x0106 |
|---|
| 5947 | #define mmBIF_BX_DEV0_EPF0_VF10_GPU_HDP_FLUSH_REQ_BASE_IDX 2 |
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|---|
| 5949 | #define mmBIF_BX_DEV0_EPF0_VF10_GPU_HDP_FLUSH_DONE_BASE_IDX 2 |
|---|
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|---|
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| 6057 | #define mmBIF_BX_DEV0_EPF0_VF11_GPU_HDP_FLUSH_REQ_BASE_IDX 2 |
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|---|
| 6059 | #define mmBIF_BX_DEV0_EPF0_VF11_GPU_HDP_FLUSH_DONE_BASE_IDX 2 |
|---|
| 6060 | #define mmBIF_BX_DEV0_EPF0_VF11_BIF_TRANS_PENDING 0x0108 |
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| 6061 | #define mmBIF_BX_DEV0_EPF0_VF11_BIF_TRANS_PENDING_BASE_IDX 2 |
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| 6078 | #define mmBIF_BX_DEV0_EPF0_VF11_MAILBOX_MSGBUF_RCV_DW3 0x013d |
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| 6079 | #define mmBIF_BX_DEV0_EPF0_VF11_MAILBOX_MSGBUF_RCV_DW3_BASE_IDX 2 |
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| 6081 | #define mmBIF_BX_DEV0_EPF0_VF11_MAILBOX_CONTROL_BASE_IDX 2 |
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| 6083 | #define mmBIF_BX_DEV0_EPF0_VF11_MAILBOX_INT_CNTL_BASE_IDX 2 |
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| 6088 | // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf11_BIFDEC2 |
|---|
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| 6107 | #define mmRCC_DEV0_EPF0_VF11_GFXMSIX_VECT2_ADDR_LO_BASE_IDX 3 |
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| 6119 | #define mmRCC_DEV0_EPF0_VF11_GFXMSIX_VECT3_MSG_DATA_BASE_IDX 3 |
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| 6121 | #define mmRCC_DEV0_EPF0_VF11_GFXMSIX_VECT3_CONTROL_BASE_IDX 3 |
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| 6123 | #define mmRCC_DEV0_EPF0_VF11_GFXMSIX_PBA_BASE_IDX 3 |
|---|
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| 6126 | // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf12_SYSPFVFDEC |
|---|
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| 6132 | #define mmBIF_BX_DEV0_EPF0_VF12_MM_INDEX_HI 0x0006 |
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| 6133 | #define mmBIF_BX_DEV0_EPF0_VF12_MM_INDEX_HI_BASE_IDX 0 |
|---|
| 6134 | |
|---|
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| 6463 | #define mmBIF_BX_DEV0_EPF0_VF15_MM_INDEX_HI_BASE_IDX 0 |
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| 6466 | // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf15_BIFPFVFDEC1 |
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| 6480 | // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf15_BIFPFVFDEC1 |
|---|
| 6481 | // base address: 0x0 |
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| 6485 | #define mmBIF_BX_DEV0_EPF0_VF15_BIF_ATOMIC_ERR_LOG_BASE_IDX 2 |
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| 6493 | #define mmBIF_BX_DEV0_EPF0_VF15_HDP_REG_COHERENCY_FLUSH_CNTL_BASE_IDX 2 |
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| 6497 | #define mmBIF_BX_DEV0_EPF0_VF15_GPU_HDP_FLUSH_REQ_BASE_IDX 2 |
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| 6499 | #define mmBIF_BX_DEV0_EPF0_VF15_GPU_HDP_FLUSH_DONE_BASE_IDX 2 |
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| 6501 | #define mmBIF_BX_DEV0_EPF0_VF15_BIF_TRANS_PENDING_BASE_IDX 2 |
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| 6607 | #define mmBIF_BX_DEV0_EPF0_VF16_GPU_HDP_FLUSH_REQ_BASE_IDX 2 |
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| 6851 | #define mmBIF_BX_DEV0_EPF0_VF18_MAILBOX_CONTROL_BASE_IDX 2 |
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| 6853 | #define mmBIF_BX_DEV0_EPF0_VF18_MAILBOX_INT_CNTL_BASE_IDX 2 |
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| 6855 | #define mmBIF_BX_DEV0_EPF0_VF18_BIF_VMHV_MAILBOX_BASE_IDX 2 |
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| 6858 | // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf18_BIFDEC2 |
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| 7013 | #define mmBIF_BX_DEV0_EPF0_VF20_MM_INDEX_HI_BASE_IDX 0 |
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|---|
| 7025 | #define mmRCC_DEV0_EPF0_VF20_RCC_CONFIG_RESERVED_BASE_IDX 2 |
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| 7030 | // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf20_BIFPFVFDEC1 |
|---|
| 7031 | // base address: 0x0 |
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|---|
| 7035 | #define mmBIF_BX_DEV0_EPF0_VF20_BIF_ATOMIC_ERR_LOG_BASE_IDX 2 |
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| 7037 | #define mmBIF_BX_DEV0_EPF0_VF20_DOORBELL_SELFRING_GPA_APER_BASE_HIGH_BASE_IDX 2 |
|---|
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| 7039 | #define mmBIF_BX_DEV0_EPF0_VF20_DOORBELL_SELFRING_GPA_APER_BASE_LOW_BASE_IDX 2 |
|---|
| 7040 | #define mmBIF_BX_DEV0_EPF0_VF20_DOORBELL_SELFRING_GPA_APER_CNTL 0x00f5 |
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| 7041 | #define mmBIF_BX_DEV0_EPF0_VF20_DOORBELL_SELFRING_GPA_APER_CNTL_BASE_IDX 2 |
|---|
| 7042 | #define mmBIF_BX_DEV0_EPF0_VF20_HDP_REG_COHERENCY_FLUSH_CNTL 0x00f6 |
|---|
| 7043 | #define mmBIF_BX_DEV0_EPF0_VF20_HDP_REG_COHERENCY_FLUSH_CNTL_BASE_IDX 2 |
|---|
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|---|
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|---|
| 7047 | #define mmBIF_BX_DEV0_EPF0_VF20_GPU_HDP_FLUSH_REQ_BASE_IDX 2 |
|---|
| 7048 | #define mmBIF_BX_DEV0_EPF0_VF20_GPU_HDP_FLUSH_DONE 0x0107 |
|---|
| 7049 | #define mmBIF_BX_DEV0_EPF0_VF20_GPU_HDP_FLUSH_DONE_BASE_IDX 2 |
|---|
| 7050 | #define mmBIF_BX_DEV0_EPF0_VF20_BIF_TRANS_PENDING 0x0108 |
|---|
| 7051 | #define mmBIF_BX_DEV0_EPF0_VF20_BIF_TRANS_PENDING_BASE_IDX 2 |
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|---|
| 7053 | #define mmBIF_BX_DEV0_EPF0_VF20_NBIF_GFX_ADDR_LUT_BYPASS_BASE_IDX 2 |
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|---|
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| 7156 | #define mmBIF_BX_DEV0_EPF0_VF21_GPU_HDP_FLUSH_REQ 0x0106 |
|---|
| 7157 | #define mmBIF_BX_DEV0_EPF0_VF21_GPU_HDP_FLUSH_REQ_BASE_IDX 2 |
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|---|
| 7159 | #define mmBIF_BX_DEV0_EPF0_VF21_GPU_HDP_FLUSH_DONE_BASE_IDX 2 |
|---|
| 7160 | #define mmBIF_BX_DEV0_EPF0_VF21_BIF_TRANS_PENDING 0x0108 |
|---|
| 7161 | #define mmBIF_BX_DEV0_EPF0_VF21_BIF_TRANS_PENDING_BASE_IDX 2 |
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| 7163 | #define mmBIF_BX_DEV0_EPF0_VF21_NBIF_GFX_ADDR_LUT_BYPASS_BASE_IDX 2 |
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| 7168 | #define mmBIF_BX_DEV0_EPF0_VF21_MAILBOX_MSGBUF_TRN_DW2 0x0138 |
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| 7171 | #define mmBIF_BX_DEV0_EPF0_VF21_MAILBOX_MSGBUF_TRN_DW3_BASE_IDX 2 |
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|---|
| 7173 | #define mmBIF_BX_DEV0_EPF0_VF21_MAILBOX_MSGBUF_RCV_DW0_BASE_IDX 2 |
|---|
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| 7175 | #define mmBIF_BX_DEV0_EPF0_VF21_MAILBOX_MSGBUF_RCV_DW1_BASE_IDX 2 |
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| 7176 | #define mmBIF_BX_DEV0_EPF0_VF21_MAILBOX_MSGBUF_RCV_DW2 0x013c |
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| 7177 | #define mmBIF_BX_DEV0_EPF0_VF21_MAILBOX_MSGBUF_RCV_DW2_BASE_IDX 2 |
|---|
| 7178 | #define mmBIF_BX_DEV0_EPF0_VF21_MAILBOX_MSGBUF_RCV_DW3 0x013d |
|---|
| 7179 | #define mmBIF_BX_DEV0_EPF0_VF21_MAILBOX_MSGBUF_RCV_DW3_BASE_IDX 2 |
|---|
| 7180 | #define mmBIF_BX_DEV0_EPF0_VF21_MAILBOX_CONTROL 0x013e |
|---|
| 7181 | #define mmBIF_BX_DEV0_EPF0_VF21_MAILBOX_CONTROL_BASE_IDX 2 |
|---|
| 7182 | #define mmBIF_BX_DEV0_EPF0_VF21_MAILBOX_INT_CNTL 0x013f |
|---|
| 7183 | #define mmBIF_BX_DEV0_EPF0_VF21_MAILBOX_INT_CNTL_BASE_IDX 2 |
|---|
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| 7185 | #define mmBIF_BX_DEV0_EPF0_VF21_BIF_VMHV_MAILBOX_BASE_IDX 2 |
|---|
| 7186 | |
|---|
| 7187 | |
|---|
| 7188 | // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf21_BIFDEC2 |
|---|
| 7189 | // base address: 0x0 |
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| 7200 | #define mmRCC_DEV0_EPF0_VF21_GFXMSIX_VECT1_ADDR_HI 0x0405 |
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| 7202 | #define mmRCC_DEV0_EPF0_VF21_GFXMSIX_VECT1_MSG_DATA 0x0406 |
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| 7205 | #define mmRCC_DEV0_EPF0_VF21_GFXMSIX_VECT1_CONTROL_BASE_IDX 3 |
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|---|
| 7207 | #define mmRCC_DEV0_EPF0_VF21_GFXMSIX_VECT2_ADDR_LO_BASE_IDX 3 |
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| 7208 | #define mmRCC_DEV0_EPF0_VF21_GFXMSIX_VECT2_ADDR_HI 0x0409 |
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| 7209 | #define mmRCC_DEV0_EPF0_VF21_GFXMSIX_VECT2_ADDR_HI_BASE_IDX 3 |
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| 7210 | #define mmRCC_DEV0_EPF0_VF21_GFXMSIX_VECT2_MSG_DATA 0x040a |
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| 7211 | #define mmRCC_DEV0_EPF0_VF21_GFXMSIX_VECT2_MSG_DATA_BASE_IDX 3 |
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| 7212 | #define mmRCC_DEV0_EPF0_VF21_GFXMSIX_VECT2_CONTROL 0x040b |
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| 7213 | #define mmRCC_DEV0_EPF0_VF21_GFXMSIX_VECT2_CONTROL_BASE_IDX 3 |
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| 7219 | #define mmRCC_DEV0_EPF0_VF21_GFXMSIX_VECT3_MSG_DATA_BASE_IDX 3 |
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| 7220 | #define mmRCC_DEV0_EPF0_VF21_GFXMSIX_VECT3_CONTROL 0x040f |
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| 7221 | #define mmRCC_DEV0_EPF0_VF21_GFXMSIX_VECT3_CONTROL_BASE_IDX 3 |
|---|
| 7222 | #define mmRCC_DEV0_EPF0_VF21_GFXMSIX_PBA 0x0800 |
|---|
| 7223 | #define mmRCC_DEV0_EPF0_VF21_GFXMSIX_PBA_BASE_IDX 3 |
|---|
| 7224 | |
|---|
| 7225 | |
|---|
| 7226 | // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf22_SYSPFVFDEC |
|---|
| 7227 | // base address: 0x0 |
|---|
| 7228 | #define mmBIF_BX_DEV0_EPF0_VF22_MM_INDEX 0x0000 |
|---|
| 7229 | #define mmBIF_BX_DEV0_EPF0_VF22_MM_INDEX_BASE_IDX 0 |
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| 7230 | #define mmBIF_BX_DEV0_EPF0_VF22_MM_DATA 0x0001 |
|---|
| 7231 | #define mmBIF_BX_DEV0_EPF0_VF22_MM_DATA_BASE_IDX 0 |
|---|
| 7232 | #define mmBIF_BX_DEV0_EPF0_VF22_MM_INDEX_HI 0x0006 |
|---|
| 7233 | #define mmBIF_BX_DEV0_EPF0_VF22_MM_INDEX_HI_BASE_IDX 0 |
|---|
| 7234 | |
|---|
| 7235 | |
|---|
| 7236 | // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf22_BIFPFVFDEC1 |
|---|
| 7237 | // base address: 0x0 |
|---|
| 7238 | #define mmRCC_DEV0_EPF0_VF22_RCC_ERR_LOG 0x0085 |
|---|
| 7239 | #define mmRCC_DEV0_EPF0_VF22_RCC_ERR_LOG_BASE_IDX 2 |
|---|
| 7240 | #define mmRCC_DEV0_EPF0_VF22_RCC_DOORBELL_APER_EN 0x00c0 |
|---|
| 7241 | #define mmRCC_DEV0_EPF0_VF22_RCC_DOORBELL_APER_EN_BASE_IDX 2 |
|---|
| 7242 | #define mmRCC_DEV0_EPF0_VF22_RCC_CONFIG_MEMSIZE 0x00c3 |
|---|
| 7243 | #define mmRCC_DEV0_EPF0_VF22_RCC_CONFIG_MEMSIZE_BASE_IDX 2 |
|---|
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|---|
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| 7381 | #define mmBIF_BX_DEV0_EPF0_VF23_BIF_TRANS_PENDING_BASE_IDX 2 |
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| 7389 | #define mmBIF_BX_DEV0_EPF0_VF23_MAILBOX_MSGBUF_TRN_DW2_BASE_IDX 2 |
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| 7395 | #define mmBIF_BX_DEV0_EPF0_VF23_MAILBOX_MSGBUF_RCV_DW1_BASE_IDX 2 |
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| 7397 | #define mmBIF_BX_DEV0_EPF0_VF23_MAILBOX_MSGBUF_RCV_DW2_BASE_IDX 2 |
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| 7398 | #define mmBIF_BX_DEV0_EPF0_VF23_MAILBOX_MSGBUF_RCV_DW3 0x013d |
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| 7399 | #define mmBIF_BX_DEV0_EPF0_VF23_MAILBOX_MSGBUF_RCV_DW3_BASE_IDX 2 |
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| 7400 | #define mmBIF_BX_DEV0_EPF0_VF23_MAILBOX_CONTROL 0x013e |
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| 7401 | #define mmBIF_BX_DEV0_EPF0_VF23_MAILBOX_CONTROL_BASE_IDX 2 |
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| 7403 | #define mmBIF_BX_DEV0_EPF0_VF23_MAILBOX_INT_CNTL_BASE_IDX 2 |
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| 7404 | #define mmBIF_BX_DEV0_EPF0_VF23_BIF_VMHV_MAILBOX 0x0140 |
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| 7405 | #define mmBIF_BX_DEV0_EPF0_VF23_BIF_VMHV_MAILBOX_BASE_IDX 2 |
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| 7408 | // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf23_BIFDEC2 |
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| 7413 | #define mmRCC_DEV0_EPF0_VF23_GFXMSIX_VECT0_ADDR_HI_BASE_IDX 3 |
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| 7420 | #define mmRCC_DEV0_EPF0_VF23_GFXMSIX_VECT1_ADDR_HI 0x0405 |
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| 7425 | #define mmRCC_DEV0_EPF0_VF23_GFXMSIX_VECT1_CONTROL_BASE_IDX 3 |
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| 7580 | // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf25_BIFPFVFDEC1 |
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| 7581 | // base address: 0x0 |
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| 7589 | #define mmBIF_BX_DEV0_EPF0_VF25_DOORBELL_SELFRING_GPA_APER_BASE_LOW_BASE_IDX 2 |
|---|
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| 7591 | #define mmBIF_BX_DEV0_EPF0_VF25_DOORBELL_SELFRING_GPA_APER_CNTL_BASE_IDX 2 |
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| 7592 | #define mmBIF_BX_DEV0_EPF0_VF25_HDP_REG_COHERENCY_FLUSH_CNTL 0x00f6 |
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| 7597 | #define mmBIF_BX_DEV0_EPF0_VF25_GPU_HDP_FLUSH_REQ_BASE_IDX 2 |
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| 7599 | #define mmBIF_BX_DEV0_EPF0_VF25_GPU_HDP_FLUSH_DONE_BASE_IDX 2 |
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| 7607 | #define mmBIF_BX_DEV0_EPF0_VF25_MAILBOX_MSGBUF_TRN_DW1_BASE_IDX 2 |
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|---|
| 7612 | #define mmBIF_BX_DEV0_EPF0_VF25_MAILBOX_MSGBUF_RCV_DW0 0x013a |
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| 7613 | #define mmBIF_BX_DEV0_EPF0_VF25_MAILBOX_MSGBUF_RCV_DW0_BASE_IDX 2 |
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| 7614 | #define mmBIF_BX_DEV0_EPF0_VF25_MAILBOX_MSGBUF_RCV_DW1 0x013b |
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| 7615 | #define mmBIF_BX_DEV0_EPF0_VF25_MAILBOX_MSGBUF_RCV_DW1_BASE_IDX 2 |
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| 7667 | // base address: 0x0 |
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| 7673 | #define mmBIF_BX_DEV0_EPF0_VF26_MM_INDEX_HI_BASE_IDX 0 |
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| 7676 | // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf26_BIFPFVFDEC1 |
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| 7677 | // base address: 0x0 |
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| 7683 | #define mmRCC_DEV0_EPF0_VF26_RCC_CONFIG_MEMSIZE_BASE_IDX 2 |
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| 7685 | #define mmRCC_DEV0_EPF0_VF26_RCC_CONFIG_RESERVED_BASE_IDX 2 |
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| 7687 | #define mmRCC_DEV0_EPF0_VF26_RCC_IOV_FUNC_IDENTIFIER_BASE_IDX 2 |
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| 7690 | // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf26_BIFPFVFDEC1 |
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| 7691 | // base address: 0x0 |
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| 7693 | #define mmBIF_BX_DEV0_EPF0_VF26_BIF_BME_STATUS_BASE_IDX 2 |
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| 7697 | #define mmBIF_BX_DEV0_EPF0_VF26_DOORBELL_SELFRING_GPA_APER_BASE_HIGH_BASE_IDX 2 |
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| 7700 | #define mmBIF_BX_DEV0_EPF0_VF26_DOORBELL_SELFRING_GPA_APER_CNTL 0x00f5 |
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| 7701 | #define mmBIF_BX_DEV0_EPF0_VF26_DOORBELL_SELFRING_GPA_APER_CNTL_BASE_IDX 2 |
|---|
| 7702 | #define mmBIF_BX_DEV0_EPF0_VF26_HDP_REG_COHERENCY_FLUSH_CNTL 0x00f6 |
|---|
| 7703 | #define mmBIF_BX_DEV0_EPF0_VF26_HDP_REG_COHERENCY_FLUSH_CNTL_BASE_IDX 2 |
|---|
| 7704 | #define mmBIF_BX_DEV0_EPF0_VF26_HDP_MEM_COHERENCY_FLUSH_CNTL 0x00f7 |
|---|
| 7705 | #define mmBIF_BX_DEV0_EPF0_VF26_HDP_MEM_COHERENCY_FLUSH_CNTL_BASE_IDX 2 |
|---|
| 7706 | #define mmBIF_BX_DEV0_EPF0_VF26_GPU_HDP_FLUSH_REQ 0x0106 |
|---|
| 7707 | #define mmBIF_BX_DEV0_EPF0_VF26_GPU_HDP_FLUSH_REQ_BASE_IDX 2 |
|---|
| 7708 | #define mmBIF_BX_DEV0_EPF0_VF26_GPU_HDP_FLUSH_DONE 0x0107 |
|---|
| 7709 | #define mmBIF_BX_DEV0_EPF0_VF26_GPU_HDP_FLUSH_DONE_BASE_IDX 2 |
|---|
| 7710 | #define mmBIF_BX_DEV0_EPF0_VF26_BIF_TRANS_PENDING 0x0108 |
|---|
| 7711 | #define mmBIF_BX_DEV0_EPF0_VF26_BIF_TRANS_PENDING_BASE_IDX 2 |
|---|
| 7712 | #define mmBIF_BX_DEV0_EPF0_VF26_NBIF_GFX_ADDR_LUT_BYPASS 0x0112 |
|---|
| 7713 | #define mmBIF_BX_DEV0_EPF0_VF26_NBIF_GFX_ADDR_LUT_BYPASS_BASE_IDX 2 |
|---|
| 7714 | #define mmBIF_BX_DEV0_EPF0_VF26_MAILBOX_MSGBUF_TRN_DW0 0x0136 |
|---|
| 7715 | #define mmBIF_BX_DEV0_EPF0_VF26_MAILBOX_MSGBUF_TRN_DW0_BASE_IDX 2 |
|---|
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|---|
| 7717 | #define mmBIF_BX_DEV0_EPF0_VF26_MAILBOX_MSGBUF_TRN_DW1_BASE_IDX 2 |
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| 7718 | #define mmBIF_BX_DEV0_EPF0_VF26_MAILBOX_MSGBUF_TRN_DW2 0x0138 |
|---|
| 7719 | #define mmBIF_BX_DEV0_EPF0_VF26_MAILBOX_MSGBUF_TRN_DW2_BASE_IDX 2 |
|---|
| 7720 | #define mmBIF_BX_DEV0_EPF0_VF26_MAILBOX_MSGBUF_TRN_DW3 0x0139 |
|---|
| 7721 | #define mmBIF_BX_DEV0_EPF0_VF26_MAILBOX_MSGBUF_TRN_DW3_BASE_IDX 2 |
|---|
| 7722 | #define mmBIF_BX_DEV0_EPF0_VF26_MAILBOX_MSGBUF_RCV_DW0 0x013a |
|---|
| 7723 | #define mmBIF_BX_DEV0_EPF0_VF26_MAILBOX_MSGBUF_RCV_DW0_BASE_IDX 2 |
|---|
| 7724 | #define mmBIF_BX_DEV0_EPF0_VF26_MAILBOX_MSGBUF_RCV_DW1 0x013b |
|---|
| 7725 | #define mmBIF_BX_DEV0_EPF0_VF26_MAILBOX_MSGBUF_RCV_DW1_BASE_IDX 2 |
|---|
| 7726 | #define mmBIF_BX_DEV0_EPF0_VF26_MAILBOX_MSGBUF_RCV_DW2 0x013c |
|---|
| 7727 | #define mmBIF_BX_DEV0_EPF0_VF26_MAILBOX_MSGBUF_RCV_DW2_BASE_IDX 2 |
|---|
| 7728 | #define mmBIF_BX_DEV0_EPF0_VF26_MAILBOX_MSGBUF_RCV_DW3 0x013d |
|---|
| 7729 | #define mmBIF_BX_DEV0_EPF0_VF26_MAILBOX_MSGBUF_RCV_DW3_BASE_IDX 2 |
|---|
| 7730 | #define mmBIF_BX_DEV0_EPF0_VF26_MAILBOX_CONTROL 0x013e |
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| 7731 | #define mmBIF_BX_DEV0_EPF0_VF26_MAILBOX_CONTROL_BASE_IDX 2 |
|---|
| 7732 | #define mmBIF_BX_DEV0_EPF0_VF26_MAILBOX_INT_CNTL 0x013f |
|---|
| 7733 | #define mmBIF_BX_DEV0_EPF0_VF26_MAILBOX_INT_CNTL_BASE_IDX 2 |
|---|
| 7734 | #define mmBIF_BX_DEV0_EPF0_VF26_BIF_VMHV_MAILBOX 0x0140 |
|---|
| 7735 | #define mmBIF_BX_DEV0_EPF0_VF26_BIF_VMHV_MAILBOX_BASE_IDX 2 |
|---|
| 7736 | |
|---|
| 7737 | |
|---|
| 7738 | // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf26_BIFDEC2 |
|---|
| 7739 | // base address: 0x0 |
|---|
| 7740 | #define mmRCC_DEV0_EPF0_VF26_GFXMSIX_VECT0_ADDR_LO 0x0400 |
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| 7743 | #define mmRCC_DEV0_EPF0_VF26_GFXMSIX_VECT0_ADDR_HI_BASE_IDX 3 |
|---|
| 7744 | #define mmRCC_DEV0_EPF0_VF26_GFXMSIX_VECT0_MSG_DATA 0x0402 |
|---|
| 7745 | #define mmRCC_DEV0_EPF0_VF26_GFXMSIX_VECT0_MSG_DATA_BASE_IDX 3 |
|---|
| 7746 | #define mmRCC_DEV0_EPF0_VF26_GFXMSIX_VECT0_CONTROL 0x0403 |
|---|
| 7747 | #define mmRCC_DEV0_EPF0_VF26_GFXMSIX_VECT0_CONTROL_BASE_IDX 3 |
|---|
| 7748 | #define mmRCC_DEV0_EPF0_VF26_GFXMSIX_VECT1_ADDR_LO 0x0404 |
|---|
| 7749 | #define mmRCC_DEV0_EPF0_VF26_GFXMSIX_VECT1_ADDR_LO_BASE_IDX 3 |
|---|
| 7750 | #define mmRCC_DEV0_EPF0_VF26_GFXMSIX_VECT1_ADDR_HI 0x0405 |
|---|
| 7751 | #define mmRCC_DEV0_EPF0_VF26_GFXMSIX_VECT1_ADDR_HI_BASE_IDX 3 |
|---|
| 7752 | #define mmRCC_DEV0_EPF0_VF26_GFXMSIX_VECT1_MSG_DATA 0x0406 |
|---|
| 7753 | #define mmRCC_DEV0_EPF0_VF26_GFXMSIX_VECT1_MSG_DATA_BASE_IDX 3 |
|---|
| 7754 | #define mmRCC_DEV0_EPF0_VF26_GFXMSIX_VECT1_CONTROL 0x0407 |
|---|
| 7755 | #define mmRCC_DEV0_EPF0_VF26_GFXMSIX_VECT1_CONTROL_BASE_IDX 3 |
|---|
| 7756 | #define mmRCC_DEV0_EPF0_VF26_GFXMSIX_VECT2_ADDR_LO 0x0408 |
|---|
| 7757 | #define mmRCC_DEV0_EPF0_VF26_GFXMSIX_VECT2_ADDR_LO_BASE_IDX 3 |
|---|
| 7758 | #define mmRCC_DEV0_EPF0_VF26_GFXMSIX_VECT2_ADDR_HI 0x0409 |
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| 7759 | #define mmRCC_DEV0_EPF0_VF26_GFXMSIX_VECT2_ADDR_HI_BASE_IDX 3 |
|---|
| 7760 | #define mmRCC_DEV0_EPF0_VF26_GFXMSIX_VECT2_MSG_DATA 0x040a |
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| 7761 | #define mmRCC_DEV0_EPF0_VF26_GFXMSIX_VECT2_MSG_DATA_BASE_IDX 3 |
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| 7762 | #define mmRCC_DEV0_EPF0_VF26_GFXMSIX_VECT2_CONTROL 0x040b |
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| 7763 | #define mmRCC_DEV0_EPF0_VF26_GFXMSIX_VECT2_CONTROL_BASE_IDX 3 |
|---|
| 7764 | #define mmRCC_DEV0_EPF0_VF26_GFXMSIX_VECT3_ADDR_LO 0x040c |
|---|
| 7765 | #define mmRCC_DEV0_EPF0_VF26_GFXMSIX_VECT3_ADDR_LO_BASE_IDX 3 |
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| 7766 | #define mmRCC_DEV0_EPF0_VF26_GFXMSIX_VECT3_ADDR_HI 0x040d |
|---|
| 7767 | #define mmRCC_DEV0_EPF0_VF26_GFXMSIX_VECT3_ADDR_HI_BASE_IDX 3 |
|---|
| 7768 | #define mmRCC_DEV0_EPF0_VF26_GFXMSIX_VECT3_MSG_DATA 0x040e |
|---|
| 7769 | #define mmRCC_DEV0_EPF0_VF26_GFXMSIX_VECT3_MSG_DATA_BASE_IDX 3 |
|---|
| 7770 | #define mmRCC_DEV0_EPF0_VF26_GFXMSIX_VECT3_CONTROL 0x040f |
|---|
| 7771 | #define mmRCC_DEV0_EPF0_VF26_GFXMSIX_VECT3_CONTROL_BASE_IDX 3 |
|---|
| 7772 | #define mmRCC_DEV0_EPF0_VF26_GFXMSIX_PBA 0x0800 |
|---|
| 7773 | #define mmRCC_DEV0_EPF0_VF26_GFXMSIX_PBA_BASE_IDX 3 |
|---|
| 7774 | |
|---|
| 7775 | |
|---|
| 7776 | // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf27_SYSPFVFDEC |
|---|
| 7777 | // base address: 0x0 |
|---|
| 7778 | #define mmBIF_BX_DEV0_EPF0_VF27_MM_INDEX 0x0000 |
|---|
| 7779 | #define mmBIF_BX_DEV0_EPF0_VF27_MM_INDEX_BASE_IDX 0 |
|---|
| 7780 | #define mmBIF_BX_DEV0_EPF0_VF27_MM_DATA 0x0001 |
|---|
| 7781 | #define mmBIF_BX_DEV0_EPF0_VF27_MM_DATA_BASE_IDX 0 |
|---|
| 7782 | #define mmBIF_BX_DEV0_EPF0_VF27_MM_INDEX_HI 0x0006 |
|---|
| 7783 | #define mmBIF_BX_DEV0_EPF0_VF27_MM_INDEX_HI_BASE_IDX 0 |
|---|
| 7784 | |
|---|
| 7785 | |
|---|
| 7786 | // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf27_BIFPFVFDEC1 |
|---|
| 7787 | // base address: 0x0 |
|---|
| 7788 | #define mmRCC_DEV0_EPF0_VF27_RCC_ERR_LOG 0x0085 |
|---|
| 7789 | #define mmRCC_DEV0_EPF0_VF27_RCC_ERR_LOG_BASE_IDX 2 |
|---|
| 7790 | #define mmRCC_DEV0_EPF0_VF27_RCC_DOORBELL_APER_EN 0x00c0 |
|---|
| 7791 | #define mmRCC_DEV0_EPF0_VF27_RCC_DOORBELL_APER_EN_BASE_IDX 2 |
|---|
| 7792 | #define mmRCC_DEV0_EPF0_VF27_RCC_CONFIG_MEMSIZE 0x00c3 |
|---|
| 7793 | #define mmRCC_DEV0_EPF0_VF27_RCC_CONFIG_MEMSIZE_BASE_IDX 2 |
|---|
| 7794 | #define mmRCC_DEV0_EPF0_VF27_RCC_CONFIG_RESERVED 0x00c4 |
|---|
| 7795 | #define mmRCC_DEV0_EPF0_VF27_RCC_CONFIG_RESERVED_BASE_IDX 2 |
|---|
| 7796 | #define mmRCC_DEV0_EPF0_VF27_RCC_IOV_FUNC_IDENTIFIER 0x00c5 |
|---|
| 7797 | #define mmRCC_DEV0_EPF0_VF27_RCC_IOV_FUNC_IDENTIFIER_BASE_IDX 2 |
|---|
| 7798 | |
|---|
| 7799 | |
|---|
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| 7910 | // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf28_BIFPFVFDEC1 |
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| 7948 | #define mmBIF_BX_DEV0_EPF0_VF28_MAILBOX_MSGBUF_RCV_DW3 0x013d |
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| 7949 | #define mmBIF_BX_DEV0_EPF0_VF28_MAILBOX_MSGBUF_RCV_DW3_BASE_IDX 2 |
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| 7950 | #define mmBIF_BX_DEV0_EPF0_VF28_MAILBOX_CONTROL 0x013e |
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| 7951 | #define mmBIF_BX_DEV0_EPF0_VF28_MAILBOX_CONTROL_BASE_IDX 2 |
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| 7953 | #define mmBIF_BX_DEV0_EPF0_VF28_MAILBOX_INT_CNTL_BASE_IDX 2 |
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| 7955 | #define mmBIF_BX_DEV0_EPF0_VF28_BIF_VMHV_MAILBOX_BASE_IDX 2 |
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| 7956 | |
|---|
| 7957 | |
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| 7958 | // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf28_BIFDEC2 |
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| 7959 | // base address: 0x0 |
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| 7963 | #define mmRCC_DEV0_EPF0_VF28_GFXMSIX_VECT0_ADDR_HI_BASE_IDX 3 |
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| 7969 | #define mmRCC_DEV0_EPF0_VF28_GFXMSIX_VECT1_ADDR_LO_BASE_IDX 3 |
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| 7970 | #define mmRCC_DEV0_EPF0_VF28_GFXMSIX_VECT1_ADDR_HI 0x0405 |
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| 7971 | #define mmRCC_DEV0_EPF0_VF28_GFXMSIX_VECT1_ADDR_HI_BASE_IDX 3 |
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| 7973 | #define mmRCC_DEV0_EPF0_VF28_GFXMSIX_VECT1_MSG_DATA_BASE_IDX 3 |
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| 7975 | #define mmRCC_DEV0_EPF0_VF28_GFXMSIX_VECT1_CONTROL_BASE_IDX 3 |
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| 7978 | #define mmRCC_DEV0_EPF0_VF28_GFXMSIX_VECT2_ADDR_HI 0x0409 |
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| 7979 | #define mmRCC_DEV0_EPF0_VF28_GFXMSIX_VECT2_ADDR_HI_BASE_IDX 3 |
|---|
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|---|
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|---|
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|---|
| 8103 | #define mmRCC_DEV0_EPF0_VF29_GFXMSIX_PBA_BASE_IDX 3 |
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|---|
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|---|
| 8106 | // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf30_SYSPFVFDEC |
|---|
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|---|
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|---|
| 8111 | #define mmBIF_BX_DEV0_EPF0_VF30_MM_DATA_BASE_IDX 0 |
|---|
| 8112 | #define mmBIF_BX_DEV0_EPF0_VF30_MM_INDEX_HI 0x0006 |
|---|
| 8113 | #define mmBIF_BX_DEV0_EPF0_VF30_MM_INDEX_HI_BASE_IDX 0 |
|---|
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|---|
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|---|
| 8116 | // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf30_BIFPFVFDEC1 |
|---|
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|---|
| 8121 | #define mmRCC_DEV0_EPF0_VF30_RCC_DOORBELL_APER_EN_BASE_IDX 2 |
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|---|
| 8123 | #define mmRCC_DEV0_EPF0_VF30_RCC_CONFIG_MEMSIZE_BASE_IDX 2 |
|---|
| 8124 | #define mmRCC_DEV0_EPF0_VF30_RCC_CONFIG_RESERVED 0x00c4 |
|---|
| 8125 | #define mmRCC_DEV0_EPF0_VF30_RCC_CONFIG_RESERVED_BASE_IDX 2 |
|---|
| 8126 | #define mmRCC_DEV0_EPF0_VF30_RCC_IOV_FUNC_IDENTIFIER 0x00c5 |
|---|
| 8127 | #define mmRCC_DEV0_EPF0_VF30_RCC_IOV_FUNC_IDENTIFIER_BASE_IDX 2 |
|---|
| 8128 | |
|---|
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|---|
| 8130 | // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf30_BIFPFVFDEC1 |
|---|
| 8131 | // base address: 0x0 |
|---|
| 8132 | #define mmBIF_BX_DEV0_EPF0_VF30_BIF_BME_STATUS 0x00eb |
|---|
| 8133 | #define mmBIF_BX_DEV0_EPF0_VF30_BIF_BME_STATUS_BASE_IDX 2 |
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|---|
| 8135 | #define mmBIF_BX_DEV0_EPF0_VF30_BIF_ATOMIC_ERR_LOG_BASE_IDX 2 |
|---|
| 8136 | #define mmBIF_BX_DEV0_EPF0_VF30_DOORBELL_SELFRING_GPA_APER_BASE_HIGH 0x00f3 |
|---|
| 8137 | #define mmBIF_BX_DEV0_EPF0_VF30_DOORBELL_SELFRING_GPA_APER_BASE_HIGH_BASE_IDX 2 |
|---|
| 8138 | #define mmBIF_BX_DEV0_EPF0_VF30_DOORBELL_SELFRING_GPA_APER_BASE_LOW 0x00f4 |
|---|
| 8139 | #define mmBIF_BX_DEV0_EPF0_VF30_DOORBELL_SELFRING_GPA_APER_BASE_LOW_BASE_IDX 2 |
|---|
| 8140 | #define mmBIF_BX_DEV0_EPF0_VF30_DOORBELL_SELFRING_GPA_APER_CNTL 0x00f5 |
|---|
| 8141 | #define mmBIF_BX_DEV0_EPF0_VF30_DOORBELL_SELFRING_GPA_APER_CNTL_BASE_IDX 2 |
|---|
| 8142 | #define mmBIF_BX_DEV0_EPF0_VF30_HDP_REG_COHERENCY_FLUSH_CNTL 0x00f6 |
|---|
| 8143 | #define mmBIF_BX_DEV0_EPF0_VF30_HDP_REG_COHERENCY_FLUSH_CNTL_BASE_IDX 2 |
|---|
| 8144 | #define mmBIF_BX_DEV0_EPF0_VF30_HDP_MEM_COHERENCY_FLUSH_CNTL 0x00f7 |
|---|
| 8145 | #define mmBIF_BX_DEV0_EPF0_VF30_HDP_MEM_COHERENCY_FLUSH_CNTL_BASE_IDX 2 |
|---|
| 8146 | #define mmBIF_BX_DEV0_EPF0_VF30_GPU_HDP_FLUSH_REQ 0x0106 |
|---|
| 8147 | #define mmBIF_BX_DEV0_EPF0_VF30_GPU_HDP_FLUSH_REQ_BASE_IDX 2 |
|---|
| 8148 | #define mmBIF_BX_DEV0_EPF0_VF30_GPU_HDP_FLUSH_DONE 0x0107 |
|---|
| 8149 | #define mmBIF_BX_DEV0_EPF0_VF30_GPU_HDP_FLUSH_DONE_BASE_IDX 2 |
|---|
| 8150 | #define mmBIF_BX_DEV0_EPF0_VF30_BIF_TRANS_PENDING 0x0108 |
|---|
| 8151 | #define mmBIF_BX_DEV0_EPF0_VF30_BIF_TRANS_PENDING_BASE_IDX 2 |
|---|
| 8152 | #define mmBIF_BX_DEV0_EPF0_VF30_NBIF_GFX_ADDR_LUT_BYPASS 0x0112 |
|---|
| 8153 | #define mmBIF_BX_DEV0_EPF0_VF30_NBIF_GFX_ADDR_LUT_BYPASS_BASE_IDX 2 |
|---|
| 8154 | #define mmBIF_BX_DEV0_EPF0_VF30_MAILBOX_MSGBUF_TRN_DW0 0x0136 |
|---|
| 8155 | #define mmBIF_BX_DEV0_EPF0_VF30_MAILBOX_MSGBUF_TRN_DW0_BASE_IDX 2 |
|---|
| 8156 | #define mmBIF_BX_DEV0_EPF0_VF30_MAILBOX_MSGBUF_TRN_DW1 0x0137 |
|---|
| 8157 | #define mmBIF_BX_DEV0_EPF0_VF30_MAILBOX_MSGBUF_TRN_DW1_BASE_IDX 2 |
|---|
| 8158 | #define mmBIF_BX_DEV0_EPF0_VF30_MAILBOX_MSGBUF_TRN_DW2 0x0138 |
|---|
| 8159 | #define mmBIF_BX_DEV0_EPF0_VF30_MAILBOX_MSGBUF_TRN_DW2_BASE_IDX 2 |
|---|
| 8160 | #define mmBIF_BX_DEV0_EPF0_VF30_MAILBOX_MSGBUF_TRN_DW3 0x0139 |
|---|
| 8161 | #define mmBIF_BX_DEV0_EPF0_VF30_MAILBOX_MSGBUF_TRN_DW3_BASE_IDX 2 |
|---|
| 8162 | #define mmBIF_BX_DEV0_EPF0_VF30_MAILBOX_MSGBUF_RCV_DW0 0x013a |
|---|
| 8163 | #define mmBIF_BX_DEV0_EPF0_VF30_MAILBOX_MSGBUF_RCV_DW0_BASE_IDX 2 |
|---|
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| 12207 | #define cfgBIF_CFG_DEV0_EPF0_VF6_1_VENDOR_ID 0xfffe10306000 |
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| 12508 | #define cfgBIF_CFG_DEV0_EPF0_VF9_1_MSIX_TABLE 0xfffe103090c4 |
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| 12509 | #define cfgBIF_CFG_DEV0_EPF0_VF9_1_MSIX_PBA 0xfffe103090c8 |
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| 12510 | #define cfgBIF_CFG_DEV0_EPF0_VF9_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST 0xfffe10309100 |
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| 12512 | #define cfgBIF_CFG_DEV0_EPF0_VF9_1_PCIE_VENDOR_SPECIFIC1 0xfffe10309108 |
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| 12513 | #define cfgBIF_CFG_DEV0_EPF0_VF9_1_PCIE_VENDOR_SPECIFIC2 0xfffe1030910c |
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| 12535 | |
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| 12537 | // addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf10_bifcfgdecp |
|---|
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| 12539 | #define cfgBIF_CFG_DEV0_EPF0_VF10_1_VENDOR_ID 0xfffe1030a000 |
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|---|
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|---|
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| 12627 | #define cfgBIF_CFG_DEV0_EPF0_VF11_1_PROG_INTERFACE 0xfffe1030b009 |
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| 12628 | #define cfgBIF_CFG_DEV0_EPF0_VF11_1_SUB_CLASS 0xfffe1030b00a |
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| 12635 | #define cfgBIF_CFG_DEV0_EPF0_VF11_1_BASE_ADDR_2 0xfffe1030b014 |
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| 12636 | #define cfgBIF_CFG_DEV0_EPF0_VF11_1_BASE_ADDR_3 0xfffe1030b018 |
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| 12637 | #define cfgBIF_CFG_DEV0_EPF0_VF11_1_BASE_ADDR_4 0xfffe1030b01c |
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| 12638 | #define cfgBIF_CFG_DEV0_EPF0_VF11_1_BASE_ADDR_5 0xfffe1030b020 |
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|---|
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| 12661 | #define cfgBIF_CFG_DEV0_EPF0_VF11_1_LINK_STATUS2 0xfffe1030b096 |
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| 12671 | #define cfgBIF_CFG_DEV0_EPF0_VF11_1_MSI_PENDING_64 0xfffe1030b0b4 |
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| 12674 | #define cfgBIF_CFG_DEV0_EPF0_VF11_1_MSIX_TABLE 0xfffe1030b0c4 |
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| 12675 | #define cfgBIF_CFG_DEV0_EPF0_VF11_1_MSIX_PBA 0xfffe1030b0c8 |
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| 12678 | #define cfgBIF_CFG_DEV0_EPF0_VF11_1_PCIE_VENDOR_SPECIFIC1 0xfffe1030b108 |
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| 12679 | #define cfgBIF_CFG_DEV0_EPF0_VF11_1_PCIE_VENDOR_SPECIFIC2 0xfffe1030b10c |
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| 12680 | #define cfgBIF_CFG_DEV0_EPF0_VF11_1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST 0xfffe1030b150 |
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| 12682 | #define cfgBIF_CFG_DEV0_EPF0_VF11_1_PCIE_UNCORR_ERR_MASK 0xfffe1030b158 |
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| 12683 | #define cfgBIF_CFG_DEV0_EPF0_VF11_1_PCIE_UNCORR_ERR_SEVERITY 0xfffe1030b15c |
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|---|
| 12685 | #define cfgBIF_CFG_DEV0_EPF0_VF11_1_PCIE_CORR_ERR_MASK 0xfffe1030b164 |
|---|
| 12686 | #define cfgBIF_CFG_DEV0_EPF0_VF11_1_PCIE_ADV_ERR_CAP_CNTL 0xfffe1030b168 |
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| 12958 | #define cfgBIF_CFG_DEV0_EPF0_VF15_1_REVISION_ID 0xfffe1030f008 |
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| 12959 | #define cfgBIF_CFG_DEV0_EPF0_VF15_1_PROG_INTERFACE 0xfffe1030f009 |
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| 12968 | #define cfgBIF_CFG_DEV0_EPF0_VF15_1_BASE_ADDR_3 0xfffe1030f018 |
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| 13118 | // addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf17_bifcfgdecp |
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| 13124 | #define cfgBIF_CFG_DEV0_EPF0_VF17_1_REVISION_ID 0xfffe10311008 |
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| 13163 | #define cfgBIF_CFG_DEV0_EPF0_VF17_1_MSI_MSG_ADDR_HI 0xfffe103110a8 |
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|---|
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|---|
| 13738 | #define cfgBIF_CFG_DEV0_EPF0_VF24_1_LINK_CAP2 0xfffe10318090 |
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| 13872 | #define cfgBIF_CFG_DEV0_EPF0_VF26_1_PROG_INTERFACE 0xfffe1031a009 |
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| 13873 | #define cfgBIF_CFG_DEV0_EPF0_VF26_1_SUB_CLASS 0xfffe1031a00a |
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| 13880 | #define cfgBIF_CFG_DEV0_EPF0_VF26_1_BASE_ADDR_2 0xfffe1031a014 |
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| 13881 | #define cfgBIF_CFG_DEV0_EPF0_VF26_1_BASE_ADDR_3 0xfffe1031a018 |
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| 13883 | #define cfgBIF_CFG_DEV0_EPF0_VF26_1_BASE_ADDR_5 0xfffe1031a020 |
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| 13888 | #define cfgBIF_CFG_DEV0_EPF0_VF26_1_CAP_PTR 0xfffe1031a034 |
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| 13906 | #define cfgBIF_CFG_DEV0_EPF0_VF26_1_LINK_STATUS2 0xfffe1031a096 |
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| 13920 | #define cfgBIF_CFG_DEV0_EPF0_VF26_1_MSIX_PBA 0xfffe1031a0c8 |
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| 13923 | #define cfgBIF_CFG_DEV0_EPF0_VF26_1_PCIE_VENDOR_SPECIFIC1 0xfffe1031a108 |
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| 13924 | #define cfgBIF_CFG_DEV0_EPF0_VF26_1_PCIE_VENDOR_SPECIFIC2 0xfffe1031a10c |
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| 13925 | #define cfgBIF_CFG_DEV0_EPF0_VF26_1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST 0xfffe1031a150 |
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| 13928 | #define cfgBIF_CFG_DEV0_EPF0_VF26_1_PCIE_UNCORR_ERR_SEVERITY 0xfffe1031a15c |
|---|
| 13929 | #define cfgBIF_CFG_DEV0_EPF0_VF26_1_PCIE_CORR_ERR_STATUS 0xfffe1031a160 |
|---|
| 13930 | #define cfgBIF_CFG_DEV0_EPF0_VF26_1_PCIE_CORR_ERR_MASK 0xfffe1031a164 |
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| 14197 | // addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf30_bifcfgdecp |
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| 14202 | #define cfgBIF_CFG_DEV0_EPF0_VF30_1_STATUS 0xfffe1031e006 |
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| 14258 | #define cfgBIF_CFG_DEV0_EPF0_VF30_1_PCIE_UNCORR_ERR_STATUS 0xfffe1031e154 |
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|---|
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|---|
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| 14400 | #define cfgRCC_DEV0_EPF1_STRAP6 0x3030350c |
|---|
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| 14402 | |
|---|
| 14403 | |
|---|
| 14404 | // addressBlock: nbio_nbif0_rcc_ep_dev0_BIFDEC1 |
|---|
| 14405 | // base address: 0x30300000 |
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|---|
| 14423 | #define cfgEP_PCIE_STRAP_MISC2 0x30303548 |
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|---|
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|---|
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|---|
| 14430 | #define cfgPCIE_F0_DPA_SUBSTATE_PWR_ALLOC_3 0x3030355a |
|---|
| 14431 | #define cfgPCIE_F0_DPA_SUBSTATE_PWR_ALLOC_4 0x3030355b |
|---|
| 14432 | #define cfgPCIE_F0_DPA_SUBSTATE_PWR_ALLOC_5 0x3030355c |
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| 14433 | #define cfgPCIE_F0_DPA_SUBSTATE_PWR_ALLOC_6 0x3030355d |
|---|
| 14434 | #define cfgPCIE_F0_DPA_SUBSTATE_PWR_ALLOC_7 0x3030355e |
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| 14441 | #define cfgEP_PCIE_LC_SPEED_CNTL 0x30303578 |
|---|
| 14442 | |
|---|
| 14443 | |
|---|
| 14444 | // addressBlock: nbio_nbif0_rcc_dwn_dev0_BIFDEC1 |
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| 14445 | // base address: 0x30300000 |
|---|
| 14446 | #define cfgDN_PCIE_RESERVED 0x30303580 |
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| 14447 | #define cfgDN_PCIE_SCRATCH 0x30303584 |
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| 14449 | #define cfgDN_PCIE_CONFIG_CNTL 0x30303590 |
|---|
| 14450 | #define cfgDN_PCIE_RX_CNTL2 0x30303594 |
|---|
| 14451 | #define cfgDN_PCIE_BUS_CNTL 0x30303598 |
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| 14452 | #define cfgDN_PCIE_CFG_CNTL 0x3030359c |
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| 14453 | #define cfgDN_PCIE_STRAP_F0 0x303035a0 |
|---|
| 14454 | #define cfgDN_PCIE_STRAP_MISC 0x303035a4 |
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| 14455 | #define cfgDN_PCIE_STRAP_MISC2 0x303035a8 |
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| 14456 | |
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| 14457 | |
|---|
| 14458 | // addressBlock: nbio_nbif0_rcc_dwnp_dev0_BIFDEC1 |
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| 14459 | // base address: 0x30300000 |
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| 14460 | #define cfgPCIE_ERR_CNTL 0x303035bc |
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| 14462 | #define cfgPCIE_LC_SPEED_CNTL 0x303035c4 |
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| 14463 | #define cfgPCIE_LC_CNTL2 0x303035c8 |
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| 14464 | #define cfgPCIEP_STRAP_MISC 0x303035cc |
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| 14465 | #define cfgLTR_MSG_INFO_FROM_EP 0x303035d0 |
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| 14466 | |
|---|
| 14467 | |
|---|
| 14468 | // addressBlock: nbio_nbif0_rcc_dev0_epf0_BIFPFVFDEC1[13440..14975] |
|---|
| 14469 | // base address: 0x30303480 |
|---|
| 14470 | #define cfgRCC_DEV0_EPF0_RCC_ERR_LOG 0x30303694 |
|---|
| 14471 | #define cfgRCC_DEV0_EPF0_RCC_DOORBELL_APER_EN 0x30303780 |
|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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| 14511 | #define cfgRCC_DEVFUNCNUM_LIST1 0x303037ec |
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| 14547 | #define cfgNBIF_GFX_ADDR_LUT_CNTL 0x303038cc |
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| 14565 | #define cfgREMAP_HDP_REG_FLUSH_CNTL 0x30303938 |
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| 14571 | #define cfgBIF_RB_WPTR_ADDR_LO 0x30303950 |
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| 14578 | #define cfgBIF_PX_EN_PAD_CNTL 0x303039a4 |
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| 14579 | #define cfgBIF_REFPADKIN_PAD_CNTL 0x303039a8 |
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| 14580 | #define cfgBIF_CLKREQB_PAD_CNTL 0x303039ac |
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| 14581 | #define cfgBIF_PWRBRK_PAD_CNTL 0x303039b0 |
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| 14582 | #define cfgBIF_WAKEB_PAD_CNTL 0x303039b4 |
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| 14583 | #define cfgBIF_VAUX_PRESENT_PAD_CNTL 0x303039b8 |
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| 14584 | |
|---|
| 14585 | |
|---|
| 14586 | // addressBlock: nbio_nbif0_bif_bx_pf_BIFPFVFDEC1 |
|---|
| 14587 | // base address: 0x30300000 |
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| 14588 | #define cfgBIF_BX_PF_BIF_BME_STATUS 0x3030382c |
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| 14594 | #define cfgBIF_BX_PF_HDP_MEM_COHERENCY_FLUSH_CNTL 0x3030385c |
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| 14601 | #define cfgBIF_BX_PF_MAILBOX_MSGBUF_TRN_DW2 0x30303960 |
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|---|
| 14610 | |
|---|
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|---|
| 14612 | // addressBlock: nbio_nbif0_gdc_GDCDEC |
|---|
| 14613 | // base address: 0x30300000 |
|---|
| 14614 | #define cfgA2S_CNTL_CL0 0x30303ac0 |
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| 14617 | #define cfgA2S_CNTL3_CL1 0x30303b04 |
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| 14620 | #define cfgA2S_CNTL_SW2 0x30303b48 |
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| 14621 | #define cfgA2S_CPLBUF_ALLOC_CNTL 0x30303b70 |
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| 14623 | #define cfgA2S_TAG_ALLOC_1 0x30303b78 |
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| 14624 | #define cfgA2S_MISC_CNTL 0x30303b84 |
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| 14641 | |
|---|
| 14642 | |
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| 14643 | // addressBlock: nbio_nbif0_rcc_dev0_epf0_BIFDEC2 |
|---|
| 14644 | // base address: 0x30300000 |
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| 14645 | #define cfgRCC_DEV0_EPF0_GFXMSIX_VECT0_ADDR_LO 0x30342000 |
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| 14650 | #define cfgRCC_DEV0_EPF0_GFXMSIX_VECT1_ADDR_HI 0x30342014 |
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|---|
| 14652 | #define cfgRCC_DEV0_EPF0_GFXMSIX_VECT1_CONTROL 0x3034201c |
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| 14653 | #define cfgRCC_DEV0_EPF0_GFXMSIX_VECT2_ADDR_LO 0x30342020 |
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| 14654 | #define cfgRCC_DEV0_EPF0_GFXMSIX_VECT2_ADDR_HI 0x30342024 |
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| 14655 | #define cfgRCC_DEV0_EPF0_GFXMSIX_VECT2_MSG_DATA 0x30342028 |
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| 14656 | #define cfgRCC_DEV0_EPF0_GFXMSIX_VECT2_CONTROL 0x3034202c |
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| 14657 | #define cfgRCC_DEV0_EPF0_GFXMSIX_VECT3_ADDR_LO 0x30342030 |
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| 14658 | #define cfgRCC_DEV0_EPF0_GFXMSIX_VECT3_ADDR_HI 0x30342034 |
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| 14659 | #define cfgRCC_DEV0_EPF0_GFXMSIX_VECT3_MSG_DATA 0x30342038 |
|---|
| 14660 | #define cfgRCC_DEV0_EPF0_GFXMSIX_VECT3_CONTROL 0x3034203c |
|---|
| 14661 | #define cfgRCC_DEV0_EPF0_GFXMSIX_PBA 0x30343000 |
|---|
| 14662 | |
|---|
| 14663 | #endif |
|---|
| 14664 | |
|---|
