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| 21 | * |
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| 22 | */ |
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| 23 | #ifndef _nbio_7_7_0_OFFSET_HEADER |
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| 24 | #define |
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| 25 | |
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| 26 | |
|---|
| 27 | |
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| 28 | // addressBlock: nbio_iohub_nb_nbcfg_nb_cfgdec |
|---|
| 29 | // base address: 0x0 |
|---|
| 30 | #define cfgNBCFG_SCRATCH_4 0x0078 |
|---|
| 31 | |
|---|
| 32 | |
|---|
| 33 | // addressBlock: nbio_nbif0_bif_cfg_dev0_rc_bifcfgdecp |
|---|
| 34 | // base address: 0x0 |
|---|
| 35 | #define cfgBIF_CFG_DEV0_RC_VENDOR_ID 0x0000 |
|---|
| 36 | #define cfgBIF_CFG_DEV0_RC_DEVICE_ID 0x0002 |
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| 215 | #define cfgBIF_CFG_DEV0_RC_LANE_13_MARGINING_LANE_STATUS 0x048e |
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|---|
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|---|
| 661 | #define cfgBIF_CFG_DEV0_EPF0_LANE_2_MARGINING_LANE_STATUS 0x0462 |
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|---|
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|---|
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|---|
| 677 | #define cfgBIF_CFG_DEV0_EPF0_LANE_10_MARGINING_LANE_STATUS 0x0482 |
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|---|
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|---|
| 681 | #define cfgBIF_CFG_DEV0_EPF0_LANE_12_MARGINING_LANE_STATUS 0x048a |
|---|
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|---|
| 683 | #define cfgBIF_CFG_DEV0_EPF0_LANE_13_MARGINING_LANE_STATUS 0x048e |
|---|
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|---|
| 685 | #define cfgBIF_CFG_DEV0_EPF0_LANE_14_MARGINING_LANE_STATUS 0x0492 |
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
| 762 | #define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW7 0x068c |
|---|
| 763 | #define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW8 0x0690 |
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|---|
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|---|
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|---|
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|---|
| 772 | #define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW8 0x06c0 |
|---|
| 773 | #define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVD1SCH_DW0 0x06d0 |
|---|
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|---|
| 775 | #define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVD1SCH_DW2 0x06d8 |
|---|
| 776 | #define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVD1SCH_DW3 0x06dc |
|---|
| 777 | #define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVD1SCH_DW4 0x06e0 |
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|---|
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|---|
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|---|
| 781 | #define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVD1SCH_DW8 0x06f0 |
|---|
| 782 | |
|---|
| 783 | |
|---|
| 784 | // addressBlock: nbio_nbif0_bif_cfg_dev0_epf1_bifcfgdecp |
|---|
| 785 | // base address: 0x0 |
|---|
| 786 | #define cfgBIF_CFG_DEV0_EPF1_VENDOR_ID 0x0000 |
|---|
| 787 | #define cfgBIF_CFG_DEV0_EPF1_DEVICE_ID 0x0002 |
|---|
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|---|
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|---|
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|---|
| 791 | #define cfgBIF_CFG_DEV0_EPF1_PROG_INTERFACE 0x0009 |
|---|
| 792 | #define cfgBIF_CFG_DEV0_EPF1_SUB_CLASS 0x000a |
|---|
| 793 | #define cfgBIF_CFG_DEV0_EPF1_BASE_CLASS 0x000b |
|---|
| 794 | #define cfgBIF_CFG_DEV0_EPF1_CACHE_LINE 0x000c |
|---|
| 795 | #define cfgBIF_CFG_DEV0_EPF1_LATENCY 0x000d |
|---|
| 796 | #define 0x000e |
|---|
| 797 | #define cfgBIF_CFG_DEV0_EPF1_BIST 0x000f |
|---|
| 798 | #define cfgBIF_CFG_DEV0_EPF1_BASE_ADDR_1 0x0010 |
|---|
| 799 | #define cfgBIF_CFG_DEV0_EPF1_BASE_ADDR_2 0x0014 |
|---|
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|---|
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| 968 | #define cfgBIF_CFG_DEV0_EPF1_PCIE_DLF_ENH_CAP_LIST 0x0400 |
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| 1172 | |
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| 1173 | |
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|---|
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| 1375 | #define cfgBIF_CFG_DEV0_EPF4_PCIE_UNCORR_ERR_STATUS 0x0154 |
|---|
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| 1428 | |
|---|
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|---|
| 1430 | // addressBlock: nbio_nbif0_bif_cfg_dev0_epf5_bifcfgdecp |
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| 1480 | #define cfgBIF_CFG_DEV0_EPF5_MSI_CAP_LIST 0x00a0 |
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|---|
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|---|
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|---|
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|---|
| 1490 | #define cfgBIF_CFG_DEV0_EPF5_MSI_PENDING 0x00b0 |
|---|
| 1491 | #define cfgBIF_CFG_DEV0_EPF5_MSI_PENDING_64 0x00b4 |
|---|
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|---|
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| 1494 | #define cfgBIF_CFG_DEV0_EPF5_MSIX_TABLE 0x00c4 |
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|---|
| 1496 | #define cfgBIF_CFG_DEV0_EPF5_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST 0x0100 |
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| 1498 | #define cfgBIF_CFG_DEV0_EPF5_PCIE_VENDOR_SPECIFIC1 0x0108 |
|---|
| 1499 | #define cfgBIF_CFG_DEV0_EPF5_PCIE_VENDOR_SPECIFIC2 0x010c |
|---|
| 1500 | #define cfgBIF_CFG_DEV0_EPF5_PCIE_ADV_ERR_RPT_ENH_CAP_LIST 0x0150 |
|---|
| 1501 | #define cfgBIF_CFG_DEV0_EPF5_PCIE_UNCORR_ERR_STATUS 0x0154 |
|---|
| 1502 | #define cfgBIF_CFG_DEV0_EPF5_PCIE_UNCORR_ERR_MASK 0x0158 |
|---|
| 1503 | #define cfgBIF_CFG_DEV0_EPF5_PCIE_UNCORR_ERR_SEVERITY 0x015c |
|---|
| 1504 | #define cfgBIF_CFG_DEV0_EPF5_PCIE_CORR_ERR_STATUS 0x0160 |
|---|
| 1505 | #define cfgBIF_CFG_DEV0_EPF5_PCIE_CORR_ERR_MASK 0x0164 |
|---|
| 1506 | #define cfgBIF_CFG_DEV0_EPF5_PCIE_ADV_ERR_CAP_CNTL 0x0168 |
|---|
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|---|
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|---|
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|---|
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| 1515 | #define cfgBIF_CFG_DEV0_EPF5_PCIE_BAR_ENH_CAP_LIST 0x0200 |
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|---|
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| 1530 | #define cfgBIF_CFG_DEV0_EPF5_PCIE_PWR_BUDGET_DATA 0x0248 |
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| 1531 | #define cfgBIF_CFG_DEV0_EPF5_PCIE_PWR_BUDGET_CAP 0x024c |
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|---|
| 1533 | #define cfgBIF_CFG_DEV0_EPF5_PCIE_DPA_CAP 0x0254 |
|---|
| 1534 | #define cfgBIF_CFG_DEV0_EPF5_PCIE_DPA_LATENCY_INDICATOR 0x0258 |
|---|
| 1535 | #define cfgBIF_CFG_DEV0_EPF5_PCIE_DPA_STATUS 0x025c |
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| 1556 | // addressBlock: nbio_nbif0_bif_cfg_dev0_epf6_bifcfgdecp |
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| 1557 | // base address: 0x0 |
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| 1558 | #define cfgBIF_CFG_DEV0_EPF6_VENDOR_ID 0x0000 |
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|---|
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|---|
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|---|
| 1651 | #define cfgBIF_CFG_DEV0_EPF6_PCIE_BAR5_CNTL 0x0228 |
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|---|
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|---|
| 1659 | #define cfgBIF_CFG_DEV0_EPF6_PCIE_DPA_CAP 0x0254 |
|---|
| 1660 | #define cfgBIF_CFG_DEV0_EPF6_PCIE_DPA_LATENCY_INDICATOR 0x0258 |
|---|
| 1661 | #define cfgBIF_CFG_DEV0_EPF6_PCIE_DPA_STATUS 0x025c |
|---|
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| 1663 | #define cfgBIF_CFG_DEV0_EPF6_PCIE_DPA_SUBSTATE_PWR_ALLOC_0 0x0260 |
|---|
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|---|
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|---|
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|---|
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|---|
| 1671 | #define cfgBIF_CFG_DEV0_EPF6_PCIE_ACS_ENH_CAP_LIST 0x02a0 |
|---|
| 1672 | #define cfgBIF_CFG_DEV0_EPF6_PCIE_ACS_CAP 0x02a4 |
|---|
| 1673 | #define cfgBIF_CFG_DEV0_EPF6_PCIE_ACS_CNTL 0x02a6 |
|---|
| 1674 | #define cfgBIF_CFG_DEV0_EPF6_PCIE_PASID_ENH_CAP_LIST 0x02d0 |
|---|
| 1675 | #define cfgBIF_CFG_DEV0_EPF6_PCIE_PASID_CAP 0x02d4 |
|---|
| 1676 | #define cfgBIF_CFG_DEV0_EPF6_PCIE_PASID_CNTL 0x02d6 |
|---|
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|---|
| 1678 | #define cfgBIF_CFG_DEV0_EPF6_PCIE_ARI_CAP 0x032c |
|---|
| 1679 | #define cfgBIF_CFG_DEV0_EPF6_PCIE_ARI_CNTL 0x032e |
|---|
| 1680 | |
|---|
| 1681 | |
|---|
| 1682 | // addressBlock: nbio_pcie0_bifplr0_cfgdecp |
|---|
| 1683 | // base address: 0x0 |
|---|
| 1684 | #define cfgBIFPLR0_VENDOR_ID 0x0000 |
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| 1690 | #define cfgBIFPLR0_SUB_CLASS 0x000a |
|---|
| 1691 | #define cfgBIFPLR0_BASE_CLASS 0x000b |
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| 1692 | #define cfgBIFPLR0_CACHE_LINE 0x000c |
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| 1733 | #define cfgBIFPLR0_LINK_STATUS2 0x008a |
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| 1736 | #define cfgBIFPLR0_SLOT_STATUS2 0x0092 |
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| 1737 | #define cfgBIFPLR0_MSI_CAP_LIST 0x00a0 |
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| 1739 | #define cfgBIFPLR0_MSI_MSG_ADDR_LO 0x00a4 |
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| 1740 | #define cfgBIFPLR0_MSI_MSG_ADDR_HI 0x00a8 |
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|---|
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|---|
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|---|
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| 1750 | #define cfgBIFPLR0_PCIE_VENDOR_SPECIFIC2 0x010c |
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| 1751 | #define cfgBIFPLR0_PCIE_VC_ENH_CAP_LIST 0x0110 |
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|---|
| 1753 | #define cfgBIFPLR0_PCIE_PORT_VC_CAP_REG2 0x0118 |
|---|
| 1754 | #define cfgBIFPLR0_PCIE_PORT_VC_CNTL 0x011c |
|---|
| 1755 | #define cfgBIFPLR0_PCIE_PORT_VC_STATUS 0x011e |
|---|
| 1756 | #define cfgBIFPLR0_PCIE_VC0_RESOURCE_CAP 0x0120 |
|---|
| 1757 | #define cfgBIFPLR0_PCIE_VC0_RESOURCE_CNTL 0x0124 |
|---|
| 1758 | #define cfgBIFPLR0_PCIE_VC0_RESOURCE_STATUS 0x012a |
|---|
| 1759 | #define cfgBIFPLR0_PCIE_VC1_RESOURCE_CAP 0x012c |
|---|
| 1760 | #define cfgBIFPLR0_PCIE_VC1_RESOURCE_CNTL 0x0130 |
|---|
| 1761 | #define cfgBIFPLR0_PCIE_VC1_RESOURCE_STATUS 0x0136 |
|---|
| 1762 | #define cfgBIFPLR0_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST 0x0140 |
|---|
| 1763 | #define cfgBIFPLR0_PCIE_DEV_SERIAL_NUM_DW1 0x0144 |
|---|
| 1764 | #define cfgBIFPLR0_PCIE_DEV_SERIAL_NUM_DW2 0x0148 |
|---|
| 1765 | #define cfgBIFPLR0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST 0x0150 |
|---|
| 1766 | #define cfgBIFPLR0_PCIE_UNCORR_ERR_STATUS 0x0154 |
|---|
| 1767 | #define cfgBIFPLR0_PCIE_UNCORR_ERR_MASK 0x0158 |
|---|
| 1768 | #define cfgBIFPLR0_PCIE_UNCORR_ERR_SEVERITY 0x015c |
|---|
| 1769 | #define cfgBIFPLR0_PCIE_CORR_ERR_STATUS 0x0160 |
|---|
| 1770 | #define cfgBIFPLR0_PCIE_CORR_ERR_MASK 0x0164 |
|---|
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|---|
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|---|
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|---|
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|---|
| 1910 | #define cfgBIFPLR0_LANE_14_MARGINING_LANE_STATUS 0x0482 |
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| 1913 | #define cfgBIFPLR0_PCIE_CCIX_CAP_LIST 0x0488 |
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|---|
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| 1919 | #define cfgBIFPLR0_PCIE_CCIX_ESM_STATUS 0x049c |
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| 1920 | #define cfgBIFPLR0_PCIE_CCIX_ESM_CNTL 0x04a0 |
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
| 1940 | #define cfgBIFPLR0_ESM_LANE_3_EQUALIZATION_CNTL_25GT 0x04b7 |
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| 1947 | #define cfgBIFPLR0_ESM_LANE_10_EQUALIZATION_CNTL_25GT 0x04be |
|---|
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| 1950 | #define cfgBIFPLR0_ESM_LANE_13_EQUALIZATION_CNTL_25GT 0x04c1 |
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| 1951 | #define cfgBIFPLR0_ESM_LANE_14_EQUALIZATION_CNTL_25GT 0x04c2 |
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| 1952 | #define cfgBIFPLR0_ESM_LANE_15_EQUALIZATION_CNTL_25GT 0x04c3 |
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| 1953 | #define cfgBIFPLR0_PCIE_CCIX_TRANS_CAP 0x04c4 |
|---|
| 1954 | #define cfgBIFPLR0_PCIE_CCIX_TRANS_CNTL 0x04c8 |
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| 1955 | #define cfgBIFPLR0_LINK_CAP_32GT 0x0504 |
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| 1956 | #define cfgBIFPLR0_LINK_CNTL_32GT 0x0508 |
|---|
| 1957 | #define cfgBIFPLR0_LINK_STATUS_32GT 0x050c |
|---|
| 1958 | |
|---|
| 1959 | |
|---|
| 1960 | // addressBlock: nbio_pcie0_bifplr1_cfgdecp |
|---|
| 1961 | // base address: 0x0 |
|---|
| 1962 | #define cfgBIFPLR1_VENDOR_ID 0x0000 |
|---|
| 1963 | #define cfgBIFPLR1_DEVICE_ID 0x0002 |
|---|
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|---|
| 1965 | #define cfgBIFPLR1_STATUS 0x0006 |
|---|
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|---|
| 1967 | #define cfgBIFPLR1_PROG_INTERFACE 0x0009 |
|---|
| 1968 | #define cfgBIFPLR1_SUB_CLASS 0x000a |
|---|
| 1969 | #define cfgBIFPLR1_BASE_CLASS 0x000b |
|---|
| 1970 | #define cfgBIFPLR1_CACHE_LINE 0x000c |
|---|
| 1971 | #define cfgBIFPLR1_LATENCY 0x000d |
|---|
| 1972 | #define 0x000e |
|---|
| 1973 | #define cfgBIFPLR1_BIST 0x000f |
|---|
| 1974 | #define cfgBIFPLR1_SUB_BUS_NUMBER_LATENCY 0x0018 |
|---|
| 1975 | #define cfgBIFPLR1_IO_BASE_LIMIT 0x001c |
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| 1976 | #define cfgBIFPLR1_SECONDARY_STATUS 0x001e |
|---|
| 1977 | #define cfgBIFPLR1_MEM_BASE_LIMIT 0x0020 |
|---|
| 1978 | #define cfgBIFPLR1_PREF_BASE_LIMIT 0x0024 |
|---|
| 1979 | #define cfgBIFPLR1_PREF_BASE_UPPER 0x0028 |
|---|
| 1980 | #define cfgBIFPLR1_PREF_LIMIT_UPPER 0x002c |
|---|
| 1981 | #define cfgBIFPLR1_IO_BASE_LIMIT_HI 0x0030 |
|---|
| 1982 | #define cfgBIFPLR1_CAP_PTR 0x0034 |
|---|
| 1983 | #define cfgBIFPLR1_ROM_BASE_ADDR 0x0038 |
|---|
| 1984 | #define cfgBIFPLR1_INTERRUPT_LINE 0x003c |
|---|
| 1985 | #define cfgBIFPLR1_INTERRUPT_PIN 0x003d |
|---|
| 1986 | #define cfgBIFPLR1_EXT_BRIDGE_CNTL 0x0040 |
|---|
| 1987 | #define cfgBIFPLR1_VENDOR_CAP_LIST 0x0048 |
|---|
| 1988 | #define cfgBIFPLR1_ADAPTER_ID_W 0x004c |
|---|
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|---|
| 1990 | #define cfgBIFPLR1_PMI_CAP 0x0052 |
|---|
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|---|
| 1992 | #define cfgBIFPLR1_PCIE_CAP_LIST 0x0058 |
|---|
| 1993 | #define cfgBIFPLR1_PCIE_CAP 0x005a |
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|---|
| 1996 | #define cfgBIFPLR1_DEVICE_STATUS 0x0062 |
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| 1997 | #define cfgBIFPLR1_LINK_CAP 0x0064 |
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| 1999 | #define cfgBIFPLR1_LINK_STATUS 0x006a |
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| 2030 | #define cfgBIFPLR1_PCIE_PORT_VC_CAP_REG1 0x0114 |
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| 2036 | #define cfgBIFPLR1_PCIE_VC0_RESOURCE_STATUS 0x012a |
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| 2039 | #define cfgBIFPLR1_PCIE_VC1_RESOURCE_STATUS 0x0136 |
|---|
| 2040 | #define cfgBIFPLR1_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST 0x0140 |
|---|
| 2041 | #define cfgBIFPLR1_PCIE_DEV_SERIAL_NUM_DW1 0x0144 |
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| 2042 | #define cfgBIFPLR1_PCIE_DEV_SERIAL_NUM_DW2 0x0148 |
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| 2043 | #define cfgBIFPLR1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST 0x0150 |
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| 2048 | #define cfgBIFPLR1_PCIE_CORR_ERR_MASK 0x0164 |
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| 2049 | #define cfgBIFPLR1_PCIE_ADV_ERR_CAP_CNTL 0x0168 |
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| 2050 | #define cfgBIFPLR1_PCIE_HDR_LOG0 0x016c |
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| 2054 | #define cfgBIFPLR1_PCIE_ROOT_ERR_CMD 0x017c |
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| 2055 | #define cfgBIFPLR1_PCIE_ROOT_ERR_STATUS 0x0180 |
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| 2057 | #define cfgBIFPLR1_PCIE_TLP_PREFIX_LOG0 0x0188 |
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| 2061 | #define cfgBIFPLR1_PCIE_SECONDARY_ENH_CAP_LIST 0x0270 |
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| 2070 | #define cfgBIFPLR1_PCIE_LANE_6_EQUALIZATION_CNTL 0x0288 |
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| 2071 | #define cfgBIFPLR1_PCIE_LANE_7_EQUALIZATION_CNTL 0x028a |
|---|
| 2072 | #define cfgBIFPLR1_PCIE_LANE_8_EQUALIZATION_CNTL 0x028c |
|---|
| 2073 | #define cfgBIFPLR1_PCIE_LANE_9_EQUALIZATION_CNTL 0x028e |
|---|
| 2074 | #define cfgBIFPLR1_PCIE_LANE_10_EQUALIZATION_CNTL 0x0290 |
|---|
| 2075 | #define cfgBIFPLR1_PCIE_LANE_11_EQUALIZATION_CNTL 0x0292 |
|---|
| 2076 | #define cfgBIFPLR1_PCIE_LANE_12_EQUALIZATION_CNTL 0x0294 |
|---|
| 2077 | #define cfgBIFPLR1_PCIE_LANE_13_EQUALIZATION_CNTL 0x0296 |
|---|
| 2078 | #define cfgBIFPLR1_PCIE_LANE_14_EQUALIZATION_CNTL 0x0298 |
|---|
| 2079 | #define cfgBIFPLR1_PCIE_LANE_15_EQUALIZATION_CNTL 0x029a |
|---|
| 2080 | #define cfgBIFPLR1_PCIE_ACS_ENH_CAP_LIST 0x02a0 |
|---|
| 2081 | #define cfgBIFPLR1_PCIE_ACS_CAP 0x02a4 |
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| 2082 | #define cfgBIFPLR1_PCIE_ACS_CNTL 0x02a6 |
|---|
| 2083 | #define cfgBIFPLR1_PCIE_MC_ENH_CAP_LIST 0x02f0 |
|---|
| 2084 | #define cfgBIFPLR1_PCIE_MC_CAP 0x02f4 |
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| 2085 | #define cfgBIFPLR1_PCIE_MC_CNTL 0x02f6 |
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| 2089 | #define cfgBIFPLR1_PCIE_MC_RCV1 0x0304 |
|---|
| 2090 | #define cfgBIFPLR1_PCIE_MC_BLOCK_ALL0 0x0308 |
|---|
| 2091 | #define cfgBIFPLR1_PCIE_MC_BLOCK_ALL1 0x030c |
|---|
| 2092 | #define cfgBIFPLR1_PCIE_MC_BLOCK_UNTRANSLATED_0 0x0310 |
|---|
| 2093 | #define cfgBIFPLR1_PCIE_MC_BLOCK_UNTRANSLATED_1 0x0314 |
|---|
| 2094 | #define cfgBIFPLR1_PCIE_MC_OVERLAY_BAR0 0x0318 |
|---|
| 2095 | #define cfgBIFPLR1_PCIE_MC_OVERLAY_BAR1 0x031c |
|---|
| 2096 | #define cfgBIFPLR1_PCIE_L1_PM_SUB_CAP_LIST 0x0370 |
|---|
| 2097 | #define cfgBIFPLR1_PCIE_L1_PM_SUB_CAP 0x0374 |
|---|
| 2098 | #define cfgBIFPLR1_PCIE_L1_PM_SUB_CNTL 0x0378 |
|---|
| 2099 | #define cfgBIFPLR1_PCIE_L1_PM_SUB_CNTL2 0x037c |
|---|
| 2100 | #define cfgBIFPLR1_PCIE_DPC_ENH_CAP_LIST 0x0380 |
|---|
| 2101 | #define cfgBIFPLR1_PCIE_DPC_CAP_LIST 0x0384 |
|---|
| 2102 | #define cfgBIFPLR1_PCIE_DPC_CNTL 0x0386 |
|---|
| 2103 | #define cfgBIFPLR1_PCIE_DPC_STATUS 0x0388 |
|---|
| 2104 | #define cfgBIFPLR1_PCIE_DPC_ERROR_SOURCE_ID 0x038a |
|---|
| 2105 | #define cfgBIFPLR1_PCIE_RP_PIO_STATUS 0x038c |
|---|
| 2106 | #define cfgBIFPLR1_PCIE_RP_PIO_MASK 0x0390 |
|---|
| 2107 | #define cfgBIFPLR1_PCIE_RP_PIO_SEVERITY 0x0394 |
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| 2108 | #define cfgBIFPLR1_PCIE_RP_PIO_SYSERROR 0x0398 |
|---|
| 2109 | #define cfgBIFPLR1_PCIE_RP_PIO_EXCEPTION 0x039c |
|---|
| 2110 | #define cfgBIFPLR1_PCIE_RP_PIO_HDR_LOG0 0x03a0 |
|---|
| 2111 | #define cfgBIFPLR1_PCIE_RP_PIO_HDR_LOG1 0x03a4 |
|---|
| 2112 | #define cfgBIFPLR1_PCIE_RP_PIO_HDR_LOG2 0x03a8 |
|---|
| 2113 | #define cfgBIFPLR1_PCIE_RP_PIO_HDR_LOG3 0x03ac |
|---|
| 2114 | #define cfgBIFPLR1_PCIE_RP_PIO_PREFIX_LOG0 0x03b4 |
|---|
| 2115 | #define cfgBIFPLR1_PCIE_RP_PIO_PREFIX_LOG1 0x03b8 |
|---|
| 2116 | #define cfgBIFPLR1_PCIE_RP_PIO_PREFIX_LOG2 0x03bc |
|---|
| 2117 | #define cfgBIFPLR1_PCIE_RP_PIO_PREFIX_LOG3 0x03c0 |
|---|
| 2118 | #define cfgBIFPLR1_PCIE_ESM_CAP_LIST 0x03c4 |
|---|
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|---|
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|---|
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|---|
| 2122 | #define cfgBIFPLR1_PCIE_ESM_CTRL 0x03d0 |
|---|
| 2123 | #define cfgBIFPLR1_PCIE_ESM_CAP_1 0x03d4 |
|---|
| 2124 | #define cfgBIFPLR1_PCIE_ESM_CAP_2 0x03d8 |
|---|
| 2125 | #define cfgBIFPLR1_PCIE_ESM_CAP_3 0x03dc |
|---|
| 2126 | #define cfgBIFPLR1_PCIE_ESM_CAP_4 0x03e0 |
|---|
| 2127 | #define cfgBIFPLR1_PCIE_ESM_CAP_5 0x03e4 |
|---|
| 2128 | #define cfgBIFPLR1_PCIE_ESM_CAP_6 0x03e8 |
|---|
| 2129 | #define cfgBIFPLR1_PCIE_ESM_CAP_7 0x03ec |
|---|
| 2130 | #define cfgBIFPLR1_PCIE_DLF_ENH_CAP_LIST 0x0400 |
|---|
| 2131 | #define cfgBIFPLR1_DATA_LINK_FEATURE_CAP 0x0404 |
|---|
| 2132 | #define cfgBIFPLR1_DATA_LINK_FEATURE_STATUS 0x0408 |
|---|
| 2133 | #define cfgBIFPLR1_PCIE_PHY_16GT_ENH_CAP_LIST 0x0410 |
|---|
| 2134 | #define cfgBIFPLR1_LINK_CAP_16GT 0x0414 |
|---|
| 2135 | #define cfgBIFPLR1_LINK_CNTL_16GT 0x0418 |
|---|
| 2136 | #define cfgBIFPLR1_LINK_STATUS_16GT 0x041c |
|---|
| 2137 | #define cfgBIFPLR1_LOCAL_PARITY_MISMATCH_STATUS_16GT 0x0420 |
|---|
| 2138 | #define cfgBIFPLR1_RTM1_PARITY_MISMATCH_STATUS_16GT 0x0424 |
|---|
| 2139 | #define cfgBIFPLR1_RTM2_PARITY_MISMATCH_STATUS_16GT 0x0428 |
|---|
| 2140 | #define cfgBIFPLR1_LANE_0_EQUALIZATION_CNTL_16GT 0x0430 |
|---|
| 2141 | #define cfgBIFPLR1_LANE_1_EQUALIZATION_CNTL_16GT 0x0431 |
|---|
| 2142 | #define cfgBIFPLR1_LANE_2_EQUALIZATION_CNTL_16GT 0x0432 |
|---|
| 2143 | #define cfgBIFPLR1_LANE_3_EQUALIZATION_CNTL_16GT 0x0433 |
|---|
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| 2145 | #define cfgBIFPLR1_LANE_5_EQUALIZATION_CNTL_16GT 0x0435 |
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|---|
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|---|
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| 2150 | #define cfgBIFPLR1_LANE_10_EQUALIZATION_CNTL_16GT 0x043a |
|---|
| 2151 | #define cfgBIFPLR1_LANE_11_EQUALIZATION_CNTL_16GT 0x043b |
|---|
| 2152 | #define cfgBIFPLR1_LANE_12_EQUALIZATION_CNTL_16GT 0x043c |
|---|
| 2153 | #define cfgBIFPLR1_LANE_13_EQUALIZATION_CNTL_16GT 0x043d |
|---|
| 2154 | #define cfgBIFPLR1_LANE_14_EQUALIZATION_CNTL_16GT 0x043e |
|---|
| 2155 | #define cfgBIFPLR1_LANE_15_EQUALIZATION_CNTL_16GT 0x043f |
|---|
| 2156 | #define cfgBIFPLR1_PCIE_MARGINING_ENH_CAP_LIST 0x0440 |
|---|
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|---|
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|---|
| 2160 | #define cfgBIFPLR1_LANE_0_MARGINING_LANE_STATUS 0x044a |
|---|
| 2161 | #define cfgBIFPLR1_LANE_1_MARGINING_LANE_CNTL 0x044c |
|---|
| 2162 | #define cfgBIFPLR1_LANE_1_MARGINING_LANE_STATUS 0x044e |
|---|
| 2163 | #define cfgBIFPLR1_LANE_2_MARGINING_LANE_CNTL 0x0450 |
|---|
| 2164 | #define cfgBIFPLR1_LANE_2_MARGINING_LANE_STATUS 0x0452 |
|---|
| 2165 | #define cfgBIFPLR1_LANE_3_MARGINING_LANE_CNTL 0x0454 |
|---|
| 2166 | #define cfgBIFPLR1_LANE_3_MARGINING_LANE_STATUS 0x0456 |
|---|
| 2167 | #define cfgBIFPLR1_LANE_4_MARGINING_LANE_CNTL 0x0458 |
|---|
| 2168 | #define cfgBIFPLR1_LANE_4_MARGINING_LANE_STATUS 0x045a |
|---|
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|---|
| 2170 | #define cfgBIFPLR1_LANE_5_MARGINING_LANE_STATUS 0x045e |
|---|
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|---|
| 2172 | #define cfgBIFPLR1_LANE_6_MARGINING_LANE_STATUS 0x0462 |
|---|
| 2173 | #define cfgBIFPLR1_LANE_7_MARGINING_LANE_CNTL 0x0464 |
|---|
| 2174 | #define cfgBIFPLR1_LANE_7_MARGINING_LANE_STATUS 0x0466 |
|---|
| 2175 | #define cfgBIFPLR1_LANE_8_MARGINING_LANE_CNTL 0x0468 |
|---|
| 2176 | #define cfgBIFPLR1_LANE_8_MARGINING_LANE_STATUS 0x046a |
|---|
| 2177 | #define cfgBIFPLR1_LANE_9_MARGINING_LANE_CNTL 0x046c |
|---|
| 2178 | #define cfgBIFPLR1_LANE_9_MARGINING_LANE_STATUS 0x046e |
|---|
| 2179 | #define cfgBIFPLR1_LANE_10_MARGINING_LANE_CNTL 0x0470 |
|---|
| 2180 | #define cfgBIFPLR1_LANE_10_MARGINING_LANE_STATUS 0x0472 |
|---|
| 2181 | #define cfgBIFPLR1_LANE_11_MARGINING_LANE_CNTL 0x0474 |
|---|
| 2182 | #define cfgBIFPLR1_LANE_11_MARGINING_LANE_STATUS 0x0476 |
|---|
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|---|
| 2184 | #define cfgBIFPLR1_LANE_12_MARGINING_LANE_STATUS 0x047a |
|---|
| 2185 | #define cfgBIFPLR1_LANE_13_MARGINING_LANE_CNTL 0x047c |
|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
| 2791 | #define cfgBIFPLR3_LINK_STATUS_32GT 0x050c |
|---|
| 2792 | |
|---|
| 2793 | |
|---|
| 2794 | // addressBlock: nbio_pcie0_bifplr4_cfgdecp |
|---|
| 2795 | // base address: 0x0 |
|---|
| 2796 | #define cfgBIFPLR4_VENDOR_ID 0x0000 |
|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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| 2907 | #define cfgBIFPLR4_PCIE_LANE_9_EQUALIZATION_CNTL 0x028e |
|---|
| 2908 | #define cfgBIFPLR4_PCIE_LANE_10_EQUALIZATION_CNTL 0x0290 |
|---|
| 2909 | #define cfgBIFPLR4_PCIE_LANE_11_EQUALIZATION_CNTL 0x0292 |
|---|
| 2910 | #define cfgBIFPLR4_PCIE_LANE_12_EQUALIZATION_CNTL 0x0294 |
|---|
| 2911 | #define cfgBIFPLR4_PCIE_LANE_13_EQUALIZATION_CNTL 0x0296 |
|---|
| 2912 | #define cfgBIFPLR4_PCIE_LANE_14_EQUALIZATION_CNTL 0x0298 |
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|---|
| 2914 | #define cfgBIFPLR4_PCIE_ACS_ENH_CAP_LIST 0x02a0 |
|---|
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|---|
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|---|
| 2917 | #define cfgBIFPLR4_PCIE_MC_ENH_CAP_LIST 0x02f0 |
|---|
| 2918 | #define cfgBIFPLR4_PCIE_MC_CAP 0x02f4 |
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|---|
| 2923 | #define cfgBIFPLR4_PCIE_MC_RCV1 0x0304 |
|---|
| 2924 | #define cfgBIFPLR4_PCIE_MC_BLOCK_ALL0 0x0308 |
|---|
| 2925 | #define cfgBIFPLR4_PCIE_MC_BLOCK_ALL1 0x030c |
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| 2926 | #define cfgBIFPLR4_PCIE_MC_BLOCK_UNTRANSLATED_0 0x0310 |
|---|
| 2927 | #define cfgBIFPLR4_PCIE_MC_BLOCK_UNTRANSLATED_1 0x0314 |
|---|
| 2928 | #define cfgBIFPLR4_PCIE_MC_OVERLAY_BAR0 0x0318 |
|---|
| 2929 | #define cfgBIFPLR4_PCIE_MC_OVERLAY_BAR1 0x031c |
|---|
| 2930 | #define cfgBIFPLR4_PCIE_L1_PM_SUB_CAP_LIST 0x0370 |
|---|
| 2931 | #define cfgBIFPLR4_PCIE_L1_PM_SUB_CAP 0x0374 |
|---|
| 2932 | #define cfgBIFPLR4_PCIE_L1_PM_SUB_CNTL 0x0378 |
|---|
| 2933 | #define cfgBIFPLR4_PCIE_L1_PM_SUB_CNTL2 0x037c |
|---|
| 2934 | #define cfgBIFPLR4_PCIE_DPC_ENH_CAP_LIST 0x0380 |
|---|
| 2935 | #define cfgBIFPLR4_PCIE_DPC_CAP_LIST 0x0384 |
|---|
| 2936 | #define cfgBIFPLR4_PCIE_DPC_CNTL 0x0386 |
|---|
| 2937 | #define cfgBIFPLR4_PCIE_DPC_STATUS 0x0388 |
|---|
| 2938 | #define cfgBIFPLR4_PCIE_DPC_ERROR_SOURCE_ID 0x038a |
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| 2940 | #define cfgBIFPLR4_PCIE_RP_PIO_MASK 0x0390 |
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|---|
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|---|
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|---|
| 2946 | #define cfgBIFPLR4_PCIE_RP_PIO_HDR_LOG2 0x03a8 |
|---|
| 2947 | #define cfgBIFPLR4_PCIE_RP_PIO_HDR_LOG3 0x03ac |
|---|
| 2948 | #define cfgBIFPLR4_PCIE_RP_PIO_PREFIX_LOG0 0x03b4 |
|---|
| 2949 | #define cfgBIFPLR4_PCIE_RP_PIO_PREFIX_LOG1 0x03b8 |
|---|
| 2950 | #define cfgBIFPLR4_PCIE_RP_PIO_PREFIX_LOG2 0x03bc |
|---|
| 2951 | #define cfgBIFPLR4_PCIE_RP_PIO_PREFIX_LOG3 0x03c0 |
|---|
| 2952 | #define cfgBIFPLR4_PCIE_ESM_CAP_LIST 0x03c4 |
|---|
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| 2957 | #define cfgBIFPLR4_PCIE_ESM_CAP_1 0x03d4 |
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|---|
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| 2960 | #define cfgBIFPLR4_PCIE_ESM_CAP_4 0x03e0 |
|---|
| 2961 | #define cfgBIFPLR4_PCIE_ESM_CAP_5 0x03e4 |
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| 2962 | #define cfgBIFPLR4_PCIE_ESM_CAP_6 0x03e8 |
|---|
| 2963 | #define cfgBIFPLR4_PCIE_ESM_CAP_7 0x03ec |
|---|
| 2964 | #define cfgBIFPLR4_PCIE_DLF_ENH_CAP_LIST 0x0400 |
|---|
| 2965 | #define cfgBIFPLR4_DATA_LINK_FEATURE_CAP 0x0404 |
|---|
| 2966 | #define cfgBIFPLR4_DATA_LINK_FEATURE_STATUS 0x0408 |
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| 2967 | #define cfgBIFPLR4_PCIE_PHY_16GT_ENH_CAP_LIST 0x0410 |
|---|
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|---|
| 2969 | #define cfgBIFPLR4_LINK_CNTL_16GT 0x0418 |
|---|
| 2970 | #define cfgBIFPLR4_LINK_STATUS_16GT 0x041c |
|---|
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|---|
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|---|
| 2973 | #define cfgBIFPLR4_RTM2_PARITY_MISMATCH_STATUS_16GT 0x0428 |
|---|
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|---|
| 2975 | #define cfgBIFPLR4_LANE_1_EQUALIZATION_CNTL_16GT 0x0431 |
|---|
| 2976 | #define cfgBIFPLR4_LANE_2_EQUALIZATION_CNTL_16GT 0x0432 |
|---|
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|---|
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|---|
| 2979 | #define cfgBIFPLR4_LANE_5_EQUALIZATION_CNTL_16GT 0x0435 |
|---|
| 2980 | #define cfgBIFPLR4_LANE_6_EQUALIZATION_CNTL_16GT 0x0436 |
|---|
| 2981 | #define cfgBIFPLR4_LANE_7_EQUALIZATION_CNTL_16GT 0x0437 |
|---|
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|---|
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|---|
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| 2987 | #define cfgBIFPLR4_LANE_13_EQUALIZATION_CNTL_16GT 0x043d |
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| 2988 | #define cfgBIFPLR4_LANE_14_EQUALIZATION_CNTL_16GT 0x043e |
|---|
| 2989 | #define cfgBIFPLR4_LANE_15_EQUALIZATION_CNTL_16GT 0x043f |
|---|
| 2990 | #define cfgBIFPLR4_PCIE_MARGINING_ENH_CAP_LIST 0x0440 |
|---|
| 2991 | #define cfgBIFPLR4_MARGINING_PORT_CAP 0x0444 |
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|---|
| 2994 | #define cfgBIFPLR4_LANE_0_MARGINING_LANE_STATUS 0x044a |
|---|
| 2995 | #define cfgBIFPLR4_LANE_1_MARGINING_LANE_CNTL 0x044c |
|---|
| 2996 | #define cfgBIFPLR4_LANE_1_MARGINING_LANE_STATUS 0x044e |
|---|
| 2997 | #define cfgBIFPLR4_LANE_2_MARGINING_LANE_CNTL 0x0450 |
|---|
| 2998 | #define cfgBIFPLR4_LANE_2_MARGINING_LANE_STATUS 0x0452 |
|---|
| 2999 | #define cfgBIFPLR4_LANE_3_MARGINING_LANE_CNTL 0x0454 |
|---|
| 3000 | #define cfgBIFPLR4_LANE_3_MARGINING_LANE_STATUS 0x0456 |
|---|
| 3001 | #define cfgBIFPLR4_LANE_4_MARGINING_LANE_CNTL 0x0458 |
|---|
| 3002 | #define cfgBIFPLR4_LANE_4_MARGINING_LANE_STATUS 0x045a |
|---|
| 3003 | #define cfgBIFPLR4_LANE_5_MARGINING_LANE_CNTL 0x045c |
|---|
| 3004 | #define cfgBIFPLR4_LANE_5_MARGINING_LANE_STATUS 0x045e |
|---|
| 3005 | #define cfgBIFPLR4_LANE_6_MARGINING_LANE_CNTL 0x0460 |
|---|
| 3006 | #define cfgBIFPLR4_LANE_6_MARGINING_LANE_STATUS 0x0462 |
|---|
| 3007 | #define cfgBIFPLR4_LANE_7_MARGINING_LANE_CNTL 0x0464 |
|---|
| 3008 | #define cfgBIFPLR4_LANE_7_MARGINING_LANE_STATUS 0x0466 |
|---|
| 3009 | #define cfgBIFPLR4_LANE_8_MARGINING_LANE_CNTL 0x0468 |
|---|
| 3010 | #define cfgBIFPLR4_LANE_8_MARGINING_LANE_STATUS 0x046a |
|---|
| 3011 | #define cfgBIFPLR4_LANE_9_MARGINING_LANE_CNTL 0x046c |
|---|
| 3012 | #define cfgBIFPLR4_LANE_9_MARGINING_LANE_STATUS 0x046e |
|---|
| 3013 | #define cfgBIFPLR4_LANE_10_MARGINING_LANE_CNTL 0x0470 |
|---|
| 3014 | #define cfgBIFPLR4_LANE_10_MARGINING_LANE_STATUS 0x0472 |
|---|
| 3015 | #define cfgBIFPLR4_LANE_11_MARGINING_LANE_CNTL 0x0474 |
|---|
| 3016 | #define cfgBIFPLR4_LANE_11_MARGINING_LANE_STATUS 0x0476 |
|---|
| 3017 | #define cfgBIFPLR4_LANE_12_MARGINING_LANE_CNTL 0x0478 |
|---|
| 3018 | #define cfgBIFPLR4_LANE_12_MARGINING_LANE_STATUS 0x047a |
|---|
| 3019 | #define cfgBIFPLR4_LANE_13_MARGINING_LANE_CNTL 0x047c |
|---|
| 3020 | #define cfgBIFPLR4_LANE_13_MARGINING_LANE_STATUS 0x047e |
|---|
| 3021 | #define cfgBIFPLR4_LANE_14_MARGINING_LANE_CNTL 0x0480 |
|---|
| 3022 | #define cfgBIFPLR4_LANE_14_MARGINING_LANE_STATUS 0x0482 |
|---|
| 3023 | #define cfgBIFPLR4_LANE_15_MARGINING_LANE_CNTL 0x0484 |
|---|
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|---|
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| 3761 | #define regRCC_DEV0_0_RCC_EP_REQUESTERID_RESTORE_BASE_IDX 2 |
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| 3785 | #define regBIF_BX0_MM_CFGREGS_CNTL_BASE_IDX 2 |
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| 3807 | #define regBIF_BX0_BIF_SLV_TRANS_PENDING_VF_BASE_IDX 2 |
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| 3813 | #define regBIF_BX0_BIF_BACO_EXIT_TIMER1_BASE_IDX 2 |
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| 3817 | #define regBIF_BX0_BIF_BACO_EXIT_TIMER3_BASE_IDX 2 |
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| 3819 | #define regBIF_BX0_BIF_BACO_EXIT_TIMER4_BASE_IDX 2 |
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| 3821 | #define regBIF_BX0_MEM_TYPE_CNTL_BASE_IDX 2 |
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| 3823 | #define regBIF_BX0_NBIF_GFX_ADDR_LUT_CNTL_BASE_IDX 2 |
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| 3831 | #define regBIF_BX0_NBIF_GFX_ADDR_LUT_3_BASE_IDX 2 |
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| 3833 | #define regBIF_BX0_NBIF_GFX_ADDR_LUT_4_BASE_IDX 2 |
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| 3841 | #define regBIF_BX0_NBIF_GFX_ADDR_LUT_8_BASE_IDX 2 |
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| 3843 | #define regBIF_BX0_NBIF_GFX_ADDR_LUT_9_BASE_IDX 2 |
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| 3847 | #define regBIF_BX0_NBIF_GFX_ADDR_LUT_11_BASE_IDX 2 |
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| 3851 | #define regBIF_BX0_NBIF_GFX_ADDR_LUT_13_BASE_IDX 2 |
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|---|
| 3860 | #define regBIF_BX0_BIF_RB_CNTL 0x012f |
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| 3861 | #define regBIF_BX0_BIF_RB_CNTL_BASE_IDX 2 |
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| 3885 | #define regBIF_BX0_BIF_PWRBRK_PAD_CNTL_BASE_IDX 2 |
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| 3886 | |
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| 3887 | |
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| 3888 | // addressBlock: nbio_nbif0_bif_bx_pf_BIFPFVFDEC1:1 |
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| 3889 | // base address: 0x0 |
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| 3911 | #define regBIF_BX_PF0_GPU_HDP_INVALIDATE_ONLY_REQ_BASE_IDX 2 |
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| 3913 | #define regBIF_BX_PF0_GPU_HDP_FLUSH_REQ_BASE_IDX 2 |
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| 3915 | #define regBIF_BX_PF0_GPU_HDP_FLUSH_DONE_BASE_IDX 2 |
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| 3941 | #define regBIF_BX_PF0_BIF_VMHV_MAILBOX_BASE_IDX 2 |
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| 3942 | |
|---|
| 3943 | |
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| 3944 | // addressBlock: nbio_nbif0_rcc_dev0_epf0_BIFDEC2 |
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| 3945 | // base address: 0x0 |
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|---|
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| 3969 | #define regRCC_DEV0_EPF0_0_GFXMSIX_VECT2_CONTROL_BASE_IDX 3 |
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|---|
| 3971 | #define regRCC_DEV0_EPF0_0_GFXMSIX_VECT3_ADDR_LO_BASE_IDX 3 |
|---|
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| 3973 | #define regRCC_DEV0_EPF0_0_GFXMSIX_VECT3_ADDR_HI_BASE_IDX 3 |
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| 3979 | #define regRCC_DEV0_EPF0_0_GFXMSIX_PBA_BASE_IDX 3 |
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| 3980 | |
|---|
| 3981 | |
|---|
| 3982 | // addressBlock: nbio_nbif0_gdc_GDCDEC |
|---|
| 3983 | // base address: 0x1400000 |
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| 3987 | #define regGDC0_NGDC_MGCG_CTRL_BASE_IDX 3 |
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| 3995 | #define regGDC0_NGDC_SDP_PORT_CTRL1_SOCCLK_BASE_IDX 3 |
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| 4001 | #define regGDC0_BIF_SDMA1_DOORBELL_RANGE_BASE_IDX 3 |
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| 4013 | #define regGDC0_BIF_DOORBELL_FENCE_CNTL_BASE_IDX 3 |
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| 4014 | #define regGDC0_S2A_MISC_CNTL 0x4f0aff |
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| 4015 | #define regGDC0_S2A_MISC_CNTL_BASE_IDX 3 |
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| 4017 | #define regGDC0_NGDC_PG_MISC_CTRL_BASE_IDX 3 |
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| 4022 | // addressBlock: nbio_nbif0_bif_cfg_dev0_rc_bifcfgdecp |
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| 4023 | // base address: 0x10100000 |
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| 4024 | #define regBIF_CFG_DEV0_RC0_VENDOR_ID 0x0000 |
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| 4025 | #define regBIF_CFG_DEV0_RC0_VENDOR_ID_BASE_IDX 5 |
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| 4027 | #define regBIF_CFG_DEV0_RC0_DEVICE_ID_BASE_IDX 5 |
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| 4029 | #define regBIF_CFG_DEV0_RC0_COMMAND_BASE_IDX 5 |
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| 4030 | #define regBIF_CFG_DEV0_RC0_STATUS 0x0001 |
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| 4031 | #define regBIF_CFG_DEV0_RC0_STATUS_BASE_IDX 5 |
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| 4033 | #define regBIF_CFG_DEV0_RC0_REVISION_ID_BASE_IDX 5 |
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|---|
| 4035 | #define regBIF_CFG_DEV0_RC0_PROG_INTERFACE_BASE_IDX 5 |
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| 4039 | #define regBIF_CFG_DEV0_RC0_BASE_CLASS_BASE_IDX 5 |
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| 4041 | #define regBIF_CFG_DEV0_RC0_CACHE_LINE_BASE_IDX 5 |
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| 4061 | #define regBIF_CFG_DEV0_RC0_PREF_BASE_LIMIT_BASE_IDX 5 |
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| 4063 | #define regBIF_CFG_DEV0_RC0_PREF_BASE_UPPER_BASE_IDX 5 |
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| 4065 | #define regBIF_CFG_DEV0_RC0_PREF_LIMIT_UPPER_BASE_IDX 5 |
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| 4067 | #define regBIF_CFG_DEV0_RC0_IO_BASE_LIMIT_HI_BASE_IDX 5 |
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| 4068 | #define regBIF_CFG_DEV0_RC0_CAP_PTR 0x000d |
|---|
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|---|
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| 4591 | #define regBIF_CFG_DEV1_RC0_PCIE_ROOT_ERR_STATUS_BASE_IDX 5 |
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|---|
| 4593 | #define regBIF_CFG_DEV1_RC0_PCIE_ERR_SRC_ID_BASE_IDX 5 |
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|---|
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|---|
| 4597 | #define regBIF_CFG_DEV1_RC0_PCIE_TLP_PREFIX_LOG1_BASE_IDX 5 |
|---|
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|---|
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|---|
| 4601 | #define regBIF_CFG_DEV1_RC0_PCIE_TLP_PREFIX_LOG3_BASE_IDX 5 |
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| 4603 | #define regBIF_CFG_DEV1_RC0_PCIE_SECONDARY_ENH_CAP_LIST_BASE_IDX 5 |
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| 4605 | #define regBIF_CFG_DEV1_RC0_PCIE_LINK_CNTL3_BASE_IDX 5 |
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| 4607 | #define regBIF_CFG_DEV1_RC0_PCIE_LANE_ERROR_STATUS_BASE_IDX 5 |
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| 4611 | #define regBIF_CFG_DEV1_RC0_PCIE_LANE_1_EQUALIZATION_CNTL_BASE_IDX 5 |
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|---|
| 4613 | #define regBIF_CFG_DEV1_RC0_PCIE_LANE_2_EQUALIZATION_CNTL_BASE_IDX 5 |
|---|
| 4614 | #define regBIF_CFG_DEV1_RC0_PCIE_LANE_3_EQUALIZATION_CNTL 0x04a0 |
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| 4615 | #define regBIF_CFG_DEV1_RC0_PCIE_LANE_3_EQUALIZATION_CNTL_BASE_IDX 5 |
|---|
| 4616 | #define regBIF_CFG_DEV1_RC0_PCIE_LANE_4_EQUALIZATION_CNTL 0x04a1 |
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| 4617 | #define regBIF_CFG_DEV1_RC0_PCIE_LANE_4_EQUALIZATION_CNTL_BASE_IDX 5 |
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|---|
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| 4929 | #define regBIF_CFG_DEV2_RC0_PCIE_VC1_RESOURCE_CAP_BASE_IDX 5 |
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| 4933 | #define regBIF_CFG_DEV2_RC0_PCIE_VC1_RESOURCE_STATUS_BASE_IDX 5 |
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| 4934 | #define regBIF_CFG_DEV2_RC0_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST 0x0850 |
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| 4935 | #define regBIF_CFG_DEV2_RC0_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST_BASE_IDX 5 |
|---|
| 4936 | #define regBIF_CFG_DEV2_RC0_PCIE_DEV_SERIAL_NUM_DW1 0x0851 |
|---|
| 4937 | #define regBIF_CFG_DEV2_RC0_PCIE_DEV_SERIAL_NUM_DW1_BASE_IDX 5 |
|---|
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|---|
| 4939 | #define regBIF_CFG_DEV2_RC0_PCIE_DEV_SERIAL_NUM_DW2_BASE_IDX 5 |
|---|
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|---|
| 4941 | #define regBIF_CFG_DEV2_RC0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_BASE_IDX 5 |
|---|
| 4942 | #define regBIF_CFG_DEV2_RC0_PCIE_UNCORR_ERR_STATUS 0x0855 |
|---|
| 4943 | #define regBIF_CFG_DEV2_RC0_PCIE_UNCORR_ERR_STATUS_BASE_IDX 5 |
|---|
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|---|
| 4945 | #define regBIF_CFG_DEV2_RC0_PCIE_UNCORR_ERR_MASK_BASE_IDX 5 |
|---|
| 4946 | #define regBIF_CFG_DEV2_RC0_PCIE_UNCORR_ERR_SEVERITY 0x0857 |
|---|
| 4947 | #define regBIF_CFG_DEV2_RC0_PCIE_UNCORR_ERR_SEVERITY_BASE_IDX 5 |
|---|
| 4948 | #define regBIF_CFG_DEV2_RC0_PCIE_CORR_ERR_STATUS 0x0858 |
|---|
| 4949 | #define regBIF_CFG_DEV2_RC0_PCIE_CORR_ERR_STATUS_BASE_IDX 5 |
|---|
| 4950 | #define regBIF_CFG_DEV2_RC0_PCIE_CORR_ERR_MASK 0x0859 |
|---|
| 4951 | #define regBIF_CFG_DEV2_RC0_PCIE_CORR_ERR_MASK_BASE_IDX 5 |
|---|
| 4952 | #define regBIF_CFG_DEV2_RC0_PCIE_ADV_ERR_CAP_CNTL 0x085a |
|---|
| 4953 | #define regBIF_CFG_DEV2_RC0_PCIE_ADV_ERR_CAP_CNTL_BASE_IDX 5 |
|---|
| 4954 | #define regBIF_CFG_DEV2_RC0_PCIE_HDR_LOG0 0x085b |
|---|
| 4955 | #define regBIF_CFG_DEV2_RC0_PCIE_HDR_LOG0_BASE_IDX 5 |
|---|
| 4956 | #define regBIF_CFG_DEV2_RC0_PCIE_HDR_LOG1 0x085c |
|---|
| 4957 | #define regBIF_CFG_DEV2_RC0_PCIE_HDR_LOG1_BASE_IDX 5 |
|---|
| 4958 | #define regBIF_CFG_DEV2_RC0_PCIE_HDR_LOG2 0x085d |
|---|
| 4959 | #define regBIF_CFG_DEV2_RC0_PCIE_HDR_LOG2_BASE_IDX 5 |
|---|
| 4960 | #define regBIF_CFG_DEV2_RC0_PCIE_HDR_LOG3 0x085e |
|---|
| 4961 | #define regBIF_CFG_DEV2_RC0_PCIE_HDR_LOG3_BASE_IDX 5 |
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| 4962 | #define regBIF_CFG_DEV2_RC0_PCIE_ROOT_ERR_CMD 0x085f |
|---|
| 4963 | #define regBIF_CFG_DEV2_RC0_PCIE_ROOT_ERR_CMD_BASE_IDX 5 |
|---|
| 4964 | #define regBIF_CFG_DEV2_RC0_PCIE_ROOT_ERR_STATUS 0x0860 |
|---|
| 4965 | #define regBIF_CFG_DEV2_RC0_PCIE_ROOT_ERR_STATUS_BASE_IDX 5 |
|---|
| 4966 | #define regBIF_CFG_DEV2_RC0_PCIE_ERR_SRC_ID 0x0861 |
|---|
| 4967 | #define regBIF_CFG_DEV2_RC0_PCIE_ERR_SRC_ID_BASE_IDX 5 |
|---|
| 4968 | #define regBIF_CFG_DEV2_RC0_PCIE_TLP_PREFIX_LOG0 0x0862 |
|---|
| 4969 | #define regBIF_CFG_DEV2_RC0_PCIE_TLP_PREFIX_LOG0_BASE_IDX 5 |
|---|
| 4970 | #define regBIF_CFG_DEV2_RC0_PCIE_TLP_PREFIX_LOG1 0x0863 |
|---|
| 4971 | #define regBIF_CFG_DEV2_RC0_PCIE_TLP_PREFIX_LOG1_BASE_IDX 5 |
|---|
| 4972 | #define regBIF_CFG_DEV2_RC0_PCIE_TLP_PREFIX_LOG2 0x0864 |
|---|
| 4973 | #define regBIF_CFG_DEV2_RC0_PCIE_TLP_PREFIX_LOG2_BASE_IDX 5 |
|---|
| 4974 | #define regBIF_CFG_DEV2_RC0_PCIE_TLP_PREFIX_LOG3 0x0865 |
|---|
| 4975 | #define regBIF_CFG_DEV2_RC0_PCIE_TLP_PREFIX_LOG3_BASE_IDX 5 |
|---|
| 4976 | #define regBIF_CFG_DEV2_RC0_PCIE_SECONDARY_ENH_CAP_LIST 0x089c |
|---|
| 4977 | #define regBIF_CFG_DEV2_RC0_PCIE_SECONDARY_ENH_CAP_LIST_BASE_IDX 5 |
|---|
| 4978 | #define regBIF_CFG_DEV2_RC0_PCIE_LINK_CNTL3 0x089d |
|---|
| 4979 | #define regBIF_CFG_DEV2_RC0_PCIE_LINK_CNTL3_BASE_IDX 5 |
|---|
| 4980 | #define regBIF_CFG_DEV2_RC0_PCIE_LANE_ERROR_STATUS 0x089e |
|---|
| 4981 | #define regBIF_CFG_DEV2_RC0_PCIE_LANE_ERROR_STATUS_BASE_IDX 5 |
|---|
| 4982 | #define regBIF_CFG_DEV2_RC0_PCIE_LANE_0_EQUALIZATION_CNTL 0x089f |
|---|
| 4983 | #define regBIF_CFG_DEV2_RC0_PCIE_LANE_0_EQUALIZATION_CNTL_BASE_IDX 5 |
|---|
| 4984 | #define regBIF_CFG_DEV2_RC0_PCIE_LANE_1_EQUALIZATION_CNTL 0x089f |
|---|
| 4985 | #define regBIF_CFG_DEV2_RC0_PCIE_LANE_1_EQUALIZATION_CNTL_BASE_IDX 5 |
|---|
| 4986 | #define regBIF_CFG_DEV2_RC0_PCIE_LANE_2_EQUALIZATION_CNTL 0x08a0 |
|---|
| 4987 | #define regBIF_CFG_DEV2_RC0_PCIE_LANE_2_EQUALIZATION_CNTL_BASE_IDX 5 |
|---|
| 4988 | #define regBIF_CFG_DEV2_RC0_PCIE_LANE_3_EQUALIZATION_CNTL 0x08a0 |
|---|
| 4989 | #define regBIF_CFG_DEV2_RC0_PCIE_LANE_3_EQUALIZATION_CNTL_BASE_IDX 5 |
|---|
| 4990 | #define regBIF_CFG_DEV2_RC0_PCIE_LANE_4_EQUALIZATION_CNTL 0x08a1 |
|---|
| 4991 | #define regBIF_CFG_DEV2_RC0_PCIE_LANE_4_EQUALIZATION_CNTL_BASE_IDX 5 |
|---|
| 4992 | #define regBIF_CFG_DEV2_RC0_PCIE_LANE_5_EQUALIZATION_CNTL 0x08a1 |
|---|
| 4993 | #define regBIF_CFG_DEV2_RC0_PCIE_LANE_5_EQUALIZATION_CNTL_BASE_IDX 5 |
|---|
| 4994 | #define regBIF_CFG_DEV2_RC0_PCIE_LANE_6_EQUALIZATION_CNTL 0x08a2 |
|---|
| 4995 | #define regBIF_CFG_DEV2_RC0_PCIE_LANE_6_EQUALIZATION_CNTL_BASE_IDX 5 |
|---|
| 4996 | #define regBIF_CFG_DEV2_RC0_PCIE_LANE_7_EQUALIZATION_CNTL 0x08a2 |
|---|
| 4997 | #define regBIF_CFG_DEV2_RC0_PCIE_LANE_7_EQUALIZATION_CNTL_BASE_IDX 5 |
|---|
| 4998 | #define regBIF_CFG_DEV2_RC0_PCIE_LANE_8_EQUALIZATION_CNTL 0x08a3 |
|---|
| 4999 | #define regBIF_CFG_DEV2_RC0_PCIE_LANE_8_EQUALIZATION_CNTL_BASE_IDX 5 |
|---|
| 5000 | #define regBIF_CFG_DEV2_RC0_PCIE_LANE_9_EQUALIZATION_CNTL 0x08a3 |
|---|
| 5001 | #define regBIF_CFG_DEV2_RC0_PCIE_LANE_9_EQUALIZATION_CNTL_BASE_IDX 5 |
|---|
| 5002 | #define regBIF_CFG_DEV2_RC0_PCIE_LANE_10_EQUALIZATION_CNTL 0x08a4 |
|---|
| 5003 | #define regBIF_CFG_DEV2_RC0_PCIE_LANE_10_EQUALIZATION_CNTL_BASE_IDX 5 |
|---|
| 5004 | #define regBIF_CFG_DEV2_RC0_PCIE_LANE_11_EQUALIZATION_CNTL 0x08a4 |
|---|
| 5005 | #define regBIF_CFG_DEV2_RC0_PCIE_LANE_11_EQUALIZATION_CNTL_BASE_IDX 5 |
|---|
| 5006 | #define regBIF_CFG_DEV2_RC0_PCIE_LANE_12_EQUALIZATION_CNTL 0x08a5 |
|---|
| 5007 | #define regBIF_CFG_DEV2_RC0_PCIE_LANE_12_EQUALIZATION_CNTL_BASE_IDX 5 |
|---|
| 5008 | #define regBIF_CFG_DEV2_RC0_PCIE_LANE_13_EQUALIZATION_CNTL 0x08a5 |
|---|
| 5009 | #define regBIF_CFG_DEV2_RC0_PCIE_LANE_13_EQUALIZATION_CNTL_BASE_IDX 5 |
|---|
| 5010 | #define regBIF_CFG_DEV2_RC0_PCIE_LANE_14_EQUALIZATION_CNTL 0x08a6 |
|---|
| 5011 | #define regBIF_CFG_DEV2_RC0_PCIE_LANE_14_EQUALIZATION_CNTL_BASE_IDX 5 |
|---|
| 5012 | #define regBIF_CFG_DEV2_RC0_PCIE_LANE_15_EQUALIZATION_CNTL 0x08a6 |
|---|
| 5013 | #define regBIF_CFG_DEV2_RC0_PCIE_LANE_15_EQUALIZATION_CNTL_BASE_IDX 5 |
|---|
| 5014 | #define regBIF_CFG_DEV2_RC0_PCIE_ACS_ENH_CAP_LIST 0x08a8 |
|---|
| 5015 | #define regBIF_CFG_DEV2_RC0_PCIE_ACS_ENH_CAP_LIST_BASE_IDX 5 |
|---|
| 5016 | #define regBIF_CFG_DEV2_RC0_PCIE_ACS_CAP 0x08a9 |
|---|
| 5017 | #define regBIF_CFG_DEV2_RC0_PCIE_ACS_CAP_BASE_IDX 5 |
|---|
| 5018 | #define regBIF_CFG_DEV2_RC0_PCIE_ACS_CNTL 0x08a9 |
|---|
| 5019 | #define regBIF_CFG_DEV2_RC0_PCIE_ACS_CNTL_BASE_IDX 5 |
|---|
| 5020 | #define regBIF_CFG_DEV2_RC0_PCIE_DLF_ENH_CAP_LIST 0x0900 |
|---|
| 5021 | #define regBIF_CFG_DEV2_RC0_PCIE_DLF_ENH_CAP_LIST_BASE_IDX 5 |
|---|
| 5022 | #define regBIF_CFG_DEV2_RC0_DATA_LINK_FEATURE_CAP 0x0901 |
|---|
| 5023 | #define regBIF_CFG_DEV2_RC0_DATA_LINK_FEATURE_CAP_BASE_IDX 5 |
|---|
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| 5375 | #define regRCC_EP_DEV0_1_EP_PCIE_STRAP_MISC_BASE_IDX 5 |
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| 5379 | #define regRCC_EP_DEV0_1_EP_PCIE_F0_DPA_CAP_BASE_IDX 5 |
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| 5381 | #define regRCC_EP_DEV0_1_EP_PCIE_F0_DPA_LATENCY_INDICATOR_BASE_IDX 5 |
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| 5399 | #define regRCC_EP_DEV0_1_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_7_BASE_IDX 5 |
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| 5401 | #define regRCC_EP_DEV0_1_EP_PCIE_PME_CONTROL_BASE_IDX 5 |
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| 5403 | #define regRCC_EP_DEV0_1_EP_PCIEP_RESERVED_BASE_IDX 5 |
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| 5416 | // addressBlock: nbio_nbif0_rcc_dwn_dev0_BIFDEC1 |
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|---|
| 6193 | #define regRCC_EP_DEV0_2_EP_PCIE_F0_DPA_CAP_BASE_IDX 5 |
|---|
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| 6195 | #define regRCC_EP_DEV0_2_EP_PCIE_F0_DPA_LATENCY_INDICATOR_BASE_IDX 5 |
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|---|
| 6201 | #define regRCC_EP_DEV0_2_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_1_BASE_IDX 5 |
|---|
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|---|
| 6203 | #define regRCC_EP_DEV0_2_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_2_BASE_IDX 5 |
|---|
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|---|
| 6205 | #define regRCC_EP_DEV0_2_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_3_BASE_IDX 5 |
|---|
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|---|
| 6207 | #define regRCC_EP_DEV0_2_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_4_BASE_IDX 5 |
|---|
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| 6209 | #define regRCC_EP_DEV0_2_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_5_BASE_IDX 5 |
|---|
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| 6211 | #define regRCC_EP_DEV0_2_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_6_BASE_IDX 5 |
|---|
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| 6213 | #define regRCC_EP_DEV0_2_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_7_BASE_IDX 5 |
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| 6214 | #define regRCC_EP_DEV0_2_EP_PCIE_PME_CONTROL 0xc45c |
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| 6215 | #define regRCC_EP_DEV0_2_EP_PCIE_PME_CONTROL_BASE_IDX 5 |
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| 6216 | #define regRCC_EP_DEV0_2_EP_PCIEP_RESERVED 0xc45d |
|---|
| 6217 | #define regRCC_EP_DEV0_2_EP_PCIEP_RESERVED_BASE_IDX 5 |
|---|
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| 6219 | #define regRCC_EP_DEV0_2_EP_PCIE_TX_CNTL_BASE_IDX 5 |
|---|
| 6220 | #define regRCC_EP_DEV0_2_EP_PCIE_TX_REQUESTER_ID 0xc460 |
|---|
| 6221 | #define regRCC_EP_DEV0_2_EP_PCIE_TX_REQUESTER_ID_BASE_IDX 5 |
|---|
| 6222 | #define regRCC_EP_DEV0_2_EP_PCIE_ERR_CNTL 0xc461 |
|---|
| 6223 | #define regRCC_EP_DEV0_2_EP_PCIE_ERR_CNTL_BASE_IDX 5 |
|---|
| 6224 | #define regRCC_EP_DEV0_2_EP_PCIE_RX_CNTL 0xc462 |
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| 6225 | #define regRCC_EP_DEV0_2_EP_PCIE_RX_CNTL_BASE_IDX 5 |
|---|
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| 6227 | #define regRCC_EP_DEV0_2_EP_PCIE_LC_SPEED_CNTL_BASE_IDX 5 |
|---|
| 6228 | |
|---|
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|---|
| 6230 | // addressBlock: nbio_nbif0_rcc_dwn_dev0_RCCPORTDEC |
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| 6233 | #define regRCC_DWN_DEV0_2_DN_PCIE_RESERVED_BASE_IDX 5 |
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| 6235 | #define regRCC_DWN_DEV0_2_DN_PCIE_SCRATCH_BASE_IDX 5 |
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| 6237 | #define regRCC_DWN_DEV0_2_DN_PCIE_CNTL_BASE_IDX 5 |
|---|
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|---|
| 6239 | #define regRCC_DWN_DEV0_2_DN_PCIE_CONFIG_CNTL_BASE_IDX 5 |
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| 6241 | #define regRCC_DWN_DEV0_2_DN_PCIE_RX_CNTL2_BASE_IDX 5 |
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|---|
| 6243 | #define regRCC_DWN_DEV0_2_DN_PCIE_BUS_CNTL_BASE_IDX 5 |
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| 6245 | #define regRCC_DWN_DEV0_2_DN_PCIE_CFG_CNTL_BASE_IDX 5 |
|---|
| 6246 | #define regRCC_DWN_DEV0_2_DN_PCIE_STRAP_F0 0xc470 |
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| 6247 | #define regRCC_DWN_DEV0_2_DN_PCIE_STRAP_F0_BASE_IDX 5 |
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| 6249 | #define regRCC_DWN_DEV0_2_DN_PCIE_STRAP_MISC_BASE_IDX 5 |
|---|
| 6250 | #define regRCC_DWN_DEV0_2_DN_PCIE_STRAP_MISC2 0xc472 |
|---|
| 6251 | #define regRCC_DWN_DEV0_2_DN_PCIE_STRAP_MISC2_BASE_IDX 5 |
|---|
| 6252 | |
|---|
| 6253 | |
|---|
| 6254 | // addressBlock: nbio_nbif0_rcc_dwnp_dev0_RCCPORTDEC |
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| 6255 | // base address: 0x10131000 |
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| 6256 | #define regRCC_DWNP_DEV0_2_PCIE_ERR_CNTL 0xc475 |
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| 6257 | #define regRCC_DWNP_DEV0_2_PCIE_ERR_CNTL_BASE_IDX 5 |
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| 6259 | #define regRCC_DWNP_DEV0_2_PCIE_RX_CNTL_BASE_IDX 5 |
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|---|
| 6261 | #define regRCC_DWNP_DEV0_2_PCIE_LC_SPEED_CNTL_BASE_IDX 5 |
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| 6263 | #define regRCC_DWNP_DEV0_2_PCIE_LC_CNTL2_BASE_IDX 5 |
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| 6264 | #define regRCC_DWNP_DEV0_2_PCIEP_STRAP_MISC 0xc479 |
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| 6265 | #define regRCC_DWNP_DEV0_2_PCIEP_STRAP_MISC_BASE_IDX 5 |
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| 6266 | #define regRCC_DWNP_DEV0_2_LTR_MSG_INFO_FROM_EP 0xc47a |
|---|
| 6267 | #define regRCC_DWNP_DEV0_2_LTR_MSG_INFO_FROM_EP_BASE_IDX 5 |
|---|
| 6268 | |
|---|
| 6269 | |
|---|
| 6270 | // addressBlock: nbio_nbif0_rcc_dev1_RCCPORTDEC |
|---|
| 6271 | // base address: 0x10131200 |
|---|
| 6272 | #define regRCC_DEV1_RCC_VDM_SUPPORT 0xc4c0 |
|---|
| 6273 | #define regRCC_DEV1_RCC_VDM_SUPPORT_BASE_IDX 5 |
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| 6274 | #define regRCC_DEV1_RCC_BUS_CNTL 0xc4c1 |
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| 6275 | #define regRCC_DEV1_RCC_BUS_CNTL_BASE_IDX 5 |
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| 6276 | #define regRCC_DEV1_RCC_FEATURES_CONTROL_MISC 0xc4c2 |
|---|
| 6277 | #define regRCC_DEV1_RCC_FEATURES_CONTROL_MISC_BASE_IDX 5 |
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| 6278 | #define regRCC_DEV1_RCC_DEV0_LINK_CNTL 0xc4c3 |
|---|
| 6279 | #define regRCC_DEV1_RCC_DEV0_LINK_CNTL_BASE_IDX 5 |
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| 6280 | #define regRCC_DEV1_RCC_CMN_LINK_CNTL 0xc4c4 |
|---|
| 6281 | #define regRCC_DEV1_RCC_CMN_LINK_CNTL_BASE_IDX 5 |
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| 6282 | #define regRCC_DEV1_RCC_EP_REQUESTERID_RESTORE 0xc4c5 |
|---|
| 6283 | #define regRCC_DEV1_RCC_EP_REQUESTERID_RESTORE_BASE_IDX 5 |
|---|
| 6284 | #define regRCC_DEV1_RCC_LTR_LSWITCH_CNTL 0xc4c6 |
|---|
| 6285 | #define regRCC_DEV1_RCC_LTR_LSWITCH_CNTL_BASE_IDX 5 |
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| 6286 | #define regRCC_DEV1_RCC_MH_ARB_CNTL 0xc4c7 |
|---|
| 6287 | #define regRCC_DEV1_RCC_MH_ARB_CNTL_BASE_IDX 5 |
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| 6288 | #define regRCC_DEV1_RCC_MARGIN_PARAM_CNTL0 0xc4c8 |
|---|
| 6289 | #define regRCC_DEV1_RCC_MARGIN_PARAM_CNTL0_BASE_IDX 5 |
|---|
| 6290 | #define regRCC_DEV1_RCC_MARGIN_PARAM_CNTL1 0xc4c9 |
|---|
| 6291 | #define regRCC_DEV1_RCC_MARGIN_PARAM_CNTL1_BASE_IDX 5 |
|---|
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| 6507 | #define regRCC_DWNP_DEV2_PCIE_RX_CNTL_BASE_IDX 5 |
|---|
| 6508 | #define regRCC_DWNP_DEV2_PCIE_LC_SPEED_CNTL 0xc577 |
|---|
| 6509 | #define regRCC_DWNP_DEV2_PCIE_LC_SPEED_CNTL_BASE_IDX 5 |
|---|
| 6510 | #define regRCC_DWNP_DEV2_PCIE_LC_CNTL2 0xc578 |
|---|
| 6511 | #define regRCC_DWNP_DEV2_PCIE_LC_CNTL2_BASE_IDX 5 |
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| 6512 | #define regRCC_DWNP_DEV2_PCIEP_STRAP_MISC 0xc579 |
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| 6513 | #define regRCC_DWNP_DEV2_PCIEP_STRAP_MISC_BASE_IDX 5 |
|---|
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|---|
| 6515 | #define regRCC_DWNP_DEV2_LTR_MSG_INFO_FROM_EP_BASE_IDX 5 |
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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| 6555 | #define regBIFC_DMA_ATTR_OVERRIDE_DEV1_F4_F5_BASE_IDX 5 |
|---|
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|---|
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|---|
| 6561 | #define regBIFC_DMA_ATTR_OVERRIDE_DEV2_F2_F3_BASE_IDX 5 |
|---|
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|---|
| 6563 | #define regBIFC_DMA_ATTR_OVERRIDE_DEV2_F4_F5_BASE_IDX 5 |
|---|
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| 6565 | #define regBIFC_DMA_ATTR_OVERRIDE_DEV2_F6_F7_BASE_IDX 5 |
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| 6579 | #define regBIFC_HSTARB_CNTL_BASE_IDX 5 |
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| 6581 | #define regBIFC_GSI_CNTL_BASE_IDX 5 |
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| 6585 | #define regBIFC_PASID_CHECK_DIS_BASE_IDX 5 |
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| 6591 | #define regBIFC_PASID_STS_BASE_IDX 5 |
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|---|
| 6593 | #define regBIFC_ATHUB_ACT_CNTL_BASE_IDX 5 |
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| 6597 | #define regBIFC_PERF_CNTL_1_BASE_IDX 5 |
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| 6598 | #define regBIFC_PERF_CNT_MMIO_RD_L32BIT 0xe832 |
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| 6599 | #define regBIFC_PERF_CNT_MMIO_RD_L32BIT_BASE_IDX 5 |
|---|
| 6600 | #define regBIFC_PERF_CNT_MMIO_WR_L32BIT 0xe833 |
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| 6601 | #define regBIFC_PERF_CNT_MMIO_WR_L32BIT_BASE_IDX 5 |
|---|
| 6602 | #define regBIFC_PERF_CNT_DMA_RD_L32BIT 0xe834 |
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| 6603 | #define regBIFC_PERF_CNT_DMA_RD_L32BIT_BASE_IDX 5 |
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| 6604 | #define regBIFC_PERF_CNT_DMA_WR_L32BIT 0xe835 |
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| 6605 | #define regBIFC_PERF_CNT_DMA_WR_L32BIT_BASE_IDX 5 |
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| 6607 | #define regNBIF_REGIF_ERRSET_CTRL_BASE_IDX 5 |
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| 6609 | #define regBIFC_SDP_CNTL_2_BASE_IDX 5 |
|---|
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| 6611 | #define regNBIF_PGMST_CTRL_BASE_IDX 5 |
|---|
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|---|
| 6613 | #define regNBIF_PGSLV_CTRL_BASE_IDX 5 |
|---|
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|---|
| 6615 | #define regNBIF_PG_MISC_CTRL_BASE_IDX 5 |
|---|
| 6616 | #define regNBIF_HST_MISC_CTRL 0xe83b |
|---|
| 6617 | #define regNBIF_HST_MISC_CTRL_BASE_IDX 5 |
|---|
| 6618 | #define regSMN_MST_EP_CNTL3 0xe83c |
|---|
| 6619 | #define regSMN_MST_EP_CNTL3_BASE_IDX 5 |
|---|
| 6620 | #define regSMN_MST_EP_CNTL4 0xe83d |
|---|
| 6621 | #define regSMN_MST_EP_CNTL4_BASE_IDX 5 |
|---|
| 6622 | #define regSMN_MST_CNTL1 0xe83e |
|---|
| 6623 | #define regSMN_MST_CNTL1_BASE_IDX 5 |
|---|
| 6624 | #define regSMN_MST_EP_CNTL5 0xe83f |
|---|
| 6625 | #define regSMN_MST_EP_CNTL5_BASE_IDX 5 |
|---|
| 6626 | #define regBIF_SELFRING_BUFFER_VID 0xe840 |
|---|
| 6627 | #define regBIF_SELFRING_BUFFER_VID_BASE_IDX 5 |
|---|
| 6628 | #define regBIF_SELFRING_VECTOR_CNTL 0xe841 |
|---|
| 6629 | #define regBIF_SELFRING_VECTOR_CNTL_BASE_IDX 5 |
|---|
| 6630 | #define regNBIF_STRAP_WRITE_CTRL 0xe845 |
|---|
| 6631 | #define regNBIF_STRAP_WRITE_CTRL_BASE_IDX 5 |
|---|
| 6632 | #define regNBIF_INTX_DSTATE_MISC_CNTL 0xe846 |
|---|
| 6633 | #define regNBIF_INTX_DSTATE_MISC_CNTL_BASE_IDX 5 |
|---|
| 6634 | #define regNBIF_PENDING_MISC_CNTL 0xe847 |
|---|
| 6635 | #define regNBIF_PENDING_MISC_CNTL_BASE_IDX 5 |
|---|
| 6636 | #define regBIF_GMI_WRR_WEIGHT 0xe848 |
|---|
| 6637 | #define regBIF_GMI_WRR_WEIGHT_BASE_IDX 5 |
|---|
| 6638 | #define regBIF_GMI_WRR_WEIGHT2 0xe849 |
|---|
| 6639 | #define regBIF_GMI_WRR_WEIGHT2_BASE_IDX 5 |
|---|
| 6640 | #define regBIF_GMI_WRR_WEIGHT3 0xe84a |
|---|
| 6641 | #define regBIF_GMI_WRR_WEIGHT3_BASE_IDX 5 |
|---|
| 6642 | #define regNBIF_PWRBRK_REQUEST 0xe84c |
|---|
| 6643 | #define regNBIF_PWRBRK_REQUEST_BASE_IDX 5 |
|---|
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|---|
| 6645 | #define regBIF_ATOMIC_ERR_LOG_DEV0_F0_BASE_IDX 5 |
|---|
| 6646 | #define regBIF_ATOMIC_ERR_LOG_DEV0_F1 0xe851 |
|---|
| 6647 | #define regBIF_ATOMIC_ERR_LOG_DEV0_F1_BASE_IDX 5 |
|---|
| 6648 | #define regBIF_ATOMIC_ERR_LOG_DEV0_F2 0xe852 |
|---|
| 6649 | #define regBIF_ATOMIC_ERR_LOG_DEV0_F2_BASE_IDX 5 |
|---|
| 6650 | #define regBIF_ATOMIC_ERR_LOG_DEV0_F3 0xe853 |
|---|
| 6651 | #define regBIF_ATOMIC_ERR_LOG_DEV0_F3_BASE_IDX 5 |
|---|
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|---|
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| 6660 | #define regBIF_ATOMIC_ERR_LOG_DEV1_F0 0xe858 |
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| 6661 | #define regBIF_ATOMIC_ERR_LOG_DEV1_F0_BASE_IDX 5 |
|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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| 6670 | #define regBIF_ATOMIC_ERR_LOG_DEV2_F3 0xe85d |
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| 6671 | #define regBIF_ATOMIC_ERR_LOG_DEV2_F3_BASE_IDX 5 |
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|---|
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|---|
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|---|
| 6677 | #define regBIF_ATOMIC_ERR_LOG_DEV2_F6_BASE_IDX 5 |
|---|
| 6678 | #define regBIF_DMA_MP4_ERR_LOG 0xe870 |
|---|
| 6679 | #define regBIF_DMA_MP4_ERR_LOG_BASE_IDX 5 |
|---|
| 6680 | #define regBIF_PASID_ERR_LOG 0xe871 |
|---|
| 6681 | #define regBIF_PASID_ERR_LOG_BASE_IDX 5 |
|---|
| 6682 | #define regBIF_PASID_ERR_CLR 0xe872 |
|---|
| 6683 | #define regBIF_PASID_ERR_CLR_BASE_IDX 5 |
|---|
| 6684 | #define regEP0_INTR_URGENT_CAP 0xe875 |
|---|
| 6685 | #define regEP0_INTR_URGENT_CAP_BASE_IDX 5 |
|---|
| 6686 | #define regEP1_INTR_URGENT_CAP 0xe876 |
|---|
| 6687 | #define regEP1_INTR_URGENT_CAP_BASE_IDX 5 |
|---|
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|---|
| 6689 | #define regEP2_INTR_URGENT_CAP_BASE_IDX 5 |
|---|
| 6690 | #define regEP_PEND_BLOCK_MSK 0xe87c |
|---|
| 6691 | #define regEP_PEND_BLOCK_MSK_BASE_IDX 5 |
|---|
| 6692 | #define regNBIF_VWIRE_CTRL 0xe880 |
|---|
| 6693 | #define regNBIF_VWIRE_CTRL_BASE_IDX 5 |
|---|
| 6694 | #define regNBIF_SMN_VWR_VCHG_DIS_CTRL 0xe881 |
|---|
| 6695 | #define regNBIF_SMN_VWR_VCHG_DIS_CTRL_BASE_IDX 5 |
|---|
| 6696 | #define regNBIF_SMN_VWR_VCHG_RST_CTRL0 0xe882 |
|---|
| 6697 | #define regNBIF_SMN_VWR_VCHG_RST_CTRL0_BASE_IDX 5 |
|---|
| 6698 | #define regNBIF_SMN_VWR_VCHG_TRIG 0xe884 |
|---|
| 6699 | #define regNBIF_SMN_VWR_VCHG_TRIG_BASE_IDX 5 |
|---|
| 6700 | #define regNBIF_SMN_VWR_WTRIG_CNTL 0xe885 |
|---|
| 6701 | #define regNBIF_SMN_VWR_WTRIG_CNTL_BASE_IDX 5 |
|---|
| 6702 | #define regNBIF_SMN_VWR_VCHG_DIS_CTRL_1 0xe886 |
|---|
| 6703 | #define regNBIF_SMN_VWR_VCHG_DIS_CTRL_1_BASE_IDX 5 |
|---|
| 6704 | #define regNBIF_MGCG_CTRL_LCLK 0xe887 |
|---|
| 6705 | #define regNBIF_MGCG_CTRL_LCLK_BASE_IDX 5 |
|---|
| 6706 | #define regNBIF_DS_CTRL_LCLK 0xe888 |
|---|
| 6707 | #define regNBIF_DS_CTRL_LCLK_BASE_IDX 5 |
|---|
| 6708 | #define regSMN_MST_CNTL0 0xe889 |
|---|
| 6709 | #define regSMN_MST_CNTL0_BASE_IDX 5 |
|---|
| 6710 | #define regSMN_MST_EP_CNTL1 0xe88a |
|---|
| 6711 | #define regSMN_MST_EP_CNTL1_BASE_IDX 5 |
|---|
| 6712 | #define regSMN_MST_EP_CNTL2 0xe88b |
|---|
| 6713 | #define regSMN_MST_EP_CNTL2_BASE_IDX 5 |
|---|
| 6714 | #define regNBIF_SDP_VWR_VCHG_DIS_CTRL 0xe88c |
|---|
| 6715 | #define regNBIF_SDP_VWR_VCHG_DIS_CTRL_BASE_IDX 5 |
|---|
| 6716 | #define regNBIF_SDP_VWR_VCHG_RST_CTRL0 0xe88d |
|---|
| 6717 | #define regNBIF_SDP_VWR_VCHG_RST_CTRL0_BASE_IDX 5 |
|---|
| 6718 | #define regNBIF_SDP_VWR_VCHG_RST_CTRL1 0xe88e |
|---|
| 6719 | #define regNBIF_SDP_VWR_VCHG_RST_CTRL1_BASE_IDX 5 |
|---|
| 6720 | #define regNBIF_SDP_VWR_VCHG_TRIG 0xe88f |
|---|
| 6721 | #define regNBIF_SDP_VWR_VCHG_TRIG_BASE_IDX 5 |
|---|
| 6722 | #define regBIFC_BME_ERR_LOG_HB 0xe8a0 |
|---|
| 6723 | #define regBIFC_BME_ERR_LOG_HB_BASE_IDX 5 |
|---|
| 6724 | #define regNBIF_SMN_VWR_VCHG_DIS_CTRL_HI 0xe8a4 |
|---|
| 6725 | #define regNBIF_SMN_VWR_VCHG_DIS_CTRL_HI_BASE_IDX 5 |
|---|
| 6726 | #define regNBIF_SMN_VWR_VCHG_RST_CTRL0_HI 0xe8a5 |
|---|
| 6727 | #define regNBIF_SMN_VWR_VCHG_RST_CTRL0_HI_BASE_IDX 5 |
|---|
| 6728 | #define regNBIF_SMN_VWR_WTRIG_CNTL_HI 0xe8a6 |
|---|
| 6729 | #define regNBIF_SMN_VWR_WTRIG_CNTL_HI_BASE_IDX 5 |
|---|
| 6730 | #define regNBIF_SMN_VWR_VCHG_DIS_CTRL_1_HI 0xe8a7 |
|---|
| 6731 | #define regNBIF_SMN_VWR_VCHG_DIS_CTRL_1_HI_BASE_IDX 5 |
|---|
| 6732 | #define regNBIF_SMN_VWR_VCHG_TRIG_HI 0xe8a8 |
|---|
| 6733 | #define regNBIF_SMN_VWR_VCHG_TRIG_HI_BASE_IDX 5 |
|---|
| 6734 | #define regBIFC_HRP_SDP_WRRSP_POOLCRED_ALLOC 0xe8c0 |
|---|
| 6735 | #define regBIFC_HRP_SDP_WRRSP_POOLCRED_ALLOC_BASE_IDX 5 |
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| 6736 | #define regBIFC_HRP_SDP_RDRSP_POOLCRED_ALLOC 0xe8c1 |
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| 6737 | #define regBIFC_HRP_SDP_RDRSP_POOLCRED_ALLOC_BASE_IDX 5 |
|---|
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| 7105 | #define regBIF_CFG_DEV0_EPF0_0_ADAPTER_ID_BASE_IDX 5 |
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| 7117 | #define regBIF_CFG_DEV0_EPF0_0_MAX_LATENCY_BASE_IDX 5 |
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| 7451 | #define regBIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_VF_MIGRATION_STATE_ARRAY_OFFSET_BASE_IDX 5 |
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| 7471 | #define regBIF_CFG_DEV0_EPF0_0_RTM2_PARITY_MISMATCH_STATUS_16GT_BASE_IDX 5 |
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| 7473 | #define regBIF_CFG_DEV0_EPF0_0_LANE_0_EQUALIZATION_CNTL_16GT_BASE_IDX 5 |
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| 7477 | #define regBIF_CFG_DEV0_EPF0_0_LANE_2_EQUALIZATION_CNTL_16GT_BASE_IDX 5 |
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| 7478 | #define regBIF_CFG_DEV0_EPF0_0_LANE_3_EQUALIZATION_CNTL_16GT 0x1010c |
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| 7479 | #define regBIF_CFG_DEV0_EPF0_0_LANE_3_EQUALIZATION_CNTL_16GT_BASE_IDX 5 |
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| 7487 | #define regBIF_CFG_DEV0_EPF0_0_LANE_7_EQUALIZATION_CNTL_16GT_BASE_IDX 5 |
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| 7489 | #define regBIF_CFG_DEV0_EPF0_0_LANE_8_EQUALIZATION_CNTL_16GT_BASE_IDX 5 |
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| 7491 | #define regBIF_CFG_DEV0_EPF0_0_LANE_9_EQUALIZATION_CNTL_16GT_BASE_IDX 5 |
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| 8145 | #define regBIF_CFG_DEV0_EPF1_0_LOCAL_PARITY_MISMATCH_STATUS_16GT_BASE_IDX 5 |
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| 8149 | #define regBIF_CFG_DEV0_EPF1_0_RTM2_PARITY_MISMATCH_STATUS_16GT_BASE_IDX 5 |
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| 8153 | #define regBIF_CFG_DEV0_EPF1_0_LANE_1_EQUALIZATION_CNTL_16GT_BASE_IDX 5 |
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| 8155 | #define regBIF_CFG_DEV0_EPF1_0_LANE_2_EQUALIZATION_CNTL_16GT_BASE_IDX 5 |
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| 8477 | #define regBIF_CFG_DEV0_EPF2_0_PCIE_PWR_BUDGET_DATA_SELECT_BASE_IDX 5 |
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|---|
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| 8483 | #define regBIF_CFG_DEV0_EPF2_0_PCIE_DPA_ENH_CAP_LIST_BASE_IDX 5 |
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|---|
| 8485 | #define regBIF_CFG_DEV0_EPF2_0_PCIE_DPA_CAP_BASE_IDX 5 |
|---|
| 8486 | #define regBIF_CFG_DEV0_EPF2_0_PCIE_DPA_LATENCY_INDICATOR 0x10896 |
|---|
| 8487 | #define regBIF_CFG_DEV0_EPF2_0_PCIE_DPA_LATENCY_INDICATOR_BASE_IDX 5 |
|---|
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|---|
| 8489 | #define regBIF_CFG_DEV0_EPF2_0_PCIE_DPA_STATUS_BASE_IDX 5 |
|---|
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| 8491 | #define regBIF_CFG_DEV0_EPF2_0_PCIE_DPA_CNTL_BASE_IDX 5 |
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| 8493 | #define regBIF_CFG_DEV0_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_0_BASE_IDX 5 |
|---|
| 8494 | #define regBIF_CFG_DEV0_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_1 0x10898 |
|---|
| 8495 | #define regBIF_CFG_DEV0_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_1_BASE_IDX 5 |
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| 8496 | #define regBIF_CFG_DEV0_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_2 0x10898 |
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| 8497 | #define regBIF_CFG_DEV0_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_2_BASE_IDX 5 |
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| 8498 | #define regBIF_CFG_DEV0_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_3 0x10898 |
|---|
| 8499 | #define regBIF_CFG_DEV0_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_3_BASE_IDX 5 |
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| 8500 | #define regBIF_CFG_DEV0_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_4 0x10899 |
|---|
| 8501 | #define regBIF_CFG_DEV0_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_4_BASE_IDX 5 |
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| 8502 | #define regBIF_CFG_DEV0_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_5 0x10899 |
|---|
| 8503 | #define regBIF_CFG_DEV0_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_5_BASE_IDX 5 |
|---|
| 8504 | #define regBIF_CFG_DEV0_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_6 0x10899 |
|---|
| 8505 | #define regBIF_CFG_DEV0_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_6_BASE_IDX 5 |
|---|
| 8506 | #define regBIF_CFG_DEV0_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_7 0x10899 |
|---|
| 8507 | #define regBIF_CFG_DEV0_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_7_BASE_IDX 5 |
|---|
| 8508 | #define regBIF_CFG_DEV0_EPF2_0_PCIE_ACS_ENH_CAP_LIST 0x108a8 |
|---|
| 8509 | #define regBIF_CFG_DEV0_EPF2_0_PCIE_ACS_ENH_CAP_LIST_BASE_IDX 5 |
|---|
| 8510 | #define regBIF_CFG_DEV0_EPF2_0_PCIE_ACS_CAP 0x108a9 |
|---|
| 8511 | #define regBIF_CFG_DEV0_EPF2_0_PCIE_ACS_CAP_BASE_IDX 5 |
|---|
| 8512 | #define regBIF_CFG_DEV0_EPF2_0_PCIE_ACS_CNTL 0x108a9 |
|---|
| 8513 | #define regBIF_CFG_DEV0_EPF2_0_PCIE_ACS_CNTL_BASE_IDX 5 |
|---|
| 8514 | #define regBIF_CFG_DEV0_EPF2_0_PCIE_PASID_ENH_CAP_LIST 0x108b4 |
|---|
| 8515 | #define regBIF_CFG_DEV0_EPF2_0_PCIE_PASID_ENH_CAP_LIST_BASE_IDX 5 |
|---|
| 8516 | #define regBIF_CFG_DEV0_EPF2_0_PCIE_PASID_CAP 0x108b5 |
|---|
| 8517 | #define regBIF_CFG_DEV0_EPF2_0_PCIE_PASID_CAP_BASE_IDX 5 |
|---|
| 8518 | #define regBIF_CFG_DEV0_EPF2_0_PCIE_PASID_CNTL 0x108b5 |
|---|
| 8519 | #define regBIF_CFG_DEV0_EPF2_0_PCIE_PASID_CNTL_BASE_IDX 5 |
|---|
| 8520 | #define regBIF_CFG_DEV0_EPF2_0_PCIE_ARI_ENH_CAP_LIST 0x108ca |
|---|
| 8521 | #define regBIF_CFG_DEV0_EPF2_0_PCIE_ARI_ENH_CAP_LIST_BASE_IDX 5 |
|---|
| 8522 | #define regBIF_CFG_DEV0_EPF2_0_PCIE_ARI_CAP 0x108cb |
|---|
| 8523 | #define regBIF_CFG_DEV0_EPF2_0_PCIE_ARI_CAP_BASE_IDX 5 |
|---|
| 8524 | #define regBIF_CFG_DEV0_EPF2_0_PCIE_ARI_CNTL 0x108cb |
|---|
| 8525 | #define regBIF_CFG_DEV0_EPF2_0_PCIE_ARI_CNTL_BASE_IDX 5 |
|---|
| 8526 | |
|---|
| 8527 | |
|---|
| 8528 | // addressBlock: nbio_nbif0_bif_cfg_dev0_epf3_bifcfgdecp |
|---|
| 8529 | // base address: 0x10143000 |
|---|
| 8530 | #define regBIF_CFG_DEV0_EPF3_0_VENDOR_ID 0x10c00 |
|---|
| 8531 | #define regBIF_CFG_DEV0_EPF3_0_VENDOR_ID_BASE_IDX 5 |
|---|
| 8532 | #define regBIF_CFG_DEV0_EPF3_0_DEVICE_ID 0x10c00 |
|---|
| 8533 | #define regBIF_CFG_DEV0_EPF3_0_DEVICE_ID_BASE_IDX 5 |
|---|
| 8534 | #define regBIF_CFG_DEV0_EPF3_0_COMMAND 0x10c01 |
|---|
| 8535 | #define regBIF_CFG_DEV0_EPF3_0_COMMAND_BASE_IDX 5 |
|---|
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| 8721 | #define regBIF_CFG_DEV0_EPF3_0_PCIE_BAR6_CNTL_BASE_IDX 5 |
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| 8825 | #define regBIF_CFG_DEV0_EPF4_0_INTERRUPT_PIN_BASE_IDX 5 |
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|---|
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| 9071 | #define regBIF_CFG_DEV0_EPF5_0_INTERRUPT_LINE_BASE_IDX 5 |
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| 9073 | #define regBIF_CFG_DEV0_EPF5_0_INTERRUPT_PIN_BASE_IDX 5 |
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| 9075 | #define regBIF_CFG_DEV0_EPF5_0_MIN_GRANT_BASE_IDX 5 |
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| 9272 | // addressBlock: nbio_nbif0_bif_cfg_dev0_epf6_bifcfgdecp |
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| 9561 | #define regBIF_CFG_DEV0_EPF7_0_ADAPTER_ID_BASE_IDX 5 |
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| 9565 | #define regBIF_CFG_DEV0_EPF7_0_CAP_PTR_BASE_IDX 5 |
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| 9567 | #define regBIF_CFG_DEV0_EPF7_0_INTERRUPT_LINE_BASE_IDX 5 |
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| 9571 | #define regBIF_CFG_DEV0_EPF7_0_MIN_GRANT_BASE_IDX 5 |
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|---|
| 9573 | #define regBIF_CFG_DEV0_EPF7_0_MAX_LATENCY_BASE_IDX 5 |
|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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| 9586 | #define regBIF_CFG_DEV0_EPF7_0_FLADJ 0x11c18 |
|---|
| 9587 | #define regBIF_CFG_DEV0_EPF7_0_FLADJ_BASE_IDX 5 |
|---|
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| 9591 | #define regBIF_CFG_DEV0_EPF7_0_PCIE_CAP_LIST_BASE_IDX 5 |
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| 9592 | #define regBIF_CFG_DEV0_EPF7_0_PCIE_CAP 0x11c19 |
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| 9629 | #define regBIF_CFG_DEV0_EPF7_0_MSI_EXT_MSG_DATA_BASE_IDX 5 |
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| 9646 | #define regBIF_CFG_DEV0_EPF7_0_MSIX_TABLE 0x11c31 |
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| 9647 | #define regBIF_CFG_DEV0_EPF7_0_MSIX_TABLE_BASE_IDX 5 |
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| 9983 | #define regBIF_CFG_DEV1_EPF0_0_PCIE_BAR6_CNTL_BASE_IDX 5 |
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| 9987 | #define regBIF_CFG_DEV1_EPF0_0_PCIE_PWR_BUDGET_DATA_SELECT_BASE_IDX 5 |
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| 9988 | #define regBIF_CFG_DEV1_EPF0_0_PCIE_PWR_BUDGET_DATA 0x12092 |
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| 9993 | #define regBIF_CFG_DEV1_EPF0_0_PCIE_DPA_ENH_CAP_LIST_BASE_IDX 5 |
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| 9996 | #define regBIF_CFG_DEV1_EPF0_0_PCIE_DPA_LATENCY_INDICATOR 0x12096 |
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| 9997 | #define regBIF_CFG_DEV1_EPF0_0_PCIE_DPA_LATENCY_INDICATOR_BASE_IDX 5 |
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| 10005 | #define regBIF_CFG_DEV1_EPF0_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_1_BASE_IDX 5 |
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| 10673 | #define regBIF_CFG_DEV2_EPF0_0_PCIE_DPA_LATENCY_INDICATOR_BASE_IDX 5 |
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|---|
| 10681 | #define regBIF_CFG_DEV2_EPF0_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_1_BASE_IDX 5 |
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| 10683 | #define regBIF_CFG_DEV2_EPF0_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_2_BASE_IDX 5 |
|---|
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| 10685 | #define regBIF_CFG_DEV2_EPF0_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_3_BASE_IDX 5 |
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| 10688 | #define regBIF_CFG_DEV2_EPF0_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_5 0x14099 |
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| 10691 | #define regBIF_CFG_DEV2_EPF0_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_6_BASE_IDX 5 |
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| 10697 | #define regBIF_CFG_DEV2_EPF0_0_PCIE_LINK_CNTL3_BASE_IDX 5 |
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| 10699 | #define regBIF_CFG_DEV2_EPF0_0_PCIE_LANE_ERROR_STATUS_BASE_IDX 5 |
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| 10705 | #define regBIF_CFG_DEV2_EPF0_0_PCIE_LANE_2_EQUALIZATION_CNTL_BASE_IDX 5 |
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|---|
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| 11133 | #define regBIF_CFG_DEV2_EPF2_0_COMMAND_BASE_IDX 5 |
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| 11135 | #define regBIF_CFG_DEV2_EPF2_0_STATUS_BASE_IDX 5 |
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| 11145 | #define regBIF_CFG_DEV2_EPF2_0_CACHE_LINE_BASE_IDX 5 |
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| 11146 | #define regBIF_CFG_DEV2_EPF2_0_LATENCY 0x14803 |
|---|
| 11147 | #define regBIF_CFG_DEV2_EPF2_0_LATENCY_BASE_IDX 5 |
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| 11151 | #define regBIF_CFG_DEV2_EPF2_0_BIST_BASE_IDX 5 |
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| 11153 | #define regBIF_CFG_DEV2_EPF2_0_BASE_ADDR_1_BASE_IDX 5 |
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| 11157 | #define regBIF_CFG_DEV2_EPF2_0_BASE_ADDR_3_BASE_IDX 5 |
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|---|
| 11159 | #define regBIF_CFG_DEV2_EPF2_0_BASE_ADDR_4_BASE_IDX 5 |
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| 11160 | #define regBIF_CFG_DEV2_EPF2_0_BASE_ADDR_5 0x14808 |
|---|
| 11161 | #define regBIF_CFG_DEV2_EPF2_0_BASE_ADDR_5_BASE_IDX 5 |
|---|
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|---|
| 11163 | #define regBIF_CFG_DEV2_EPF2_0_BASE_ADDR_6_BASE_IDX 5 |
|---|
| 11164 | #define regBIF_CFG_DEV2_EPF2_0_CARDBUS_CIS_PTR 0x1480a |
|---|
| 11165 | #define regBIF_CFG_DEV2_EPF2_0_CARDBUS_CIS_PTR_BASE_IDX 5 |
|---|
| 11166 | #define regBIF_CFG_DEV2_EPF2_0_ADAPTER_ID 0x1480b |
|---|
| 11167 | #define regBIF_CFG_DEV2_EPF2_0_ADAPTER_ID_BASE_IDX 5 |
|---|
| 11168 | #define regBIF_CFG_DEV2_EPF2_0_ROM_BASE_ADDR 0x1480c |
|---|
| 11169 | #define regBIF_CFG_DEV2_EPF2_0_ROM_BASE_ADDR_BASE_IDX 5 |
|---|
| 11170 | #define regBIF_CFG_DEV2_EPF2_0_CAP_PTR 0x1480d |
|---|
| 11171 | #define regBIF_CFG_DEV2_EPF2_0_CAP_PTR_BASE_IDX 5 |
|---|
| 11172 | #define regBIF_CFG_DEV2_EPF2_0_INTERRUPT_LINE 0x1480f |
|---|
| 11173 | #define regBIF_CFG_DEV2_EPF2_0_INTERRUPT_LINE_BASE_IDX 5 |
|---|
| 11174 | #define regBIF_CFG_DEV2_EPF2_0_INTERRUPT_PIN 0x1480f |
|---|
| 11175 | #define regBIF_CFG_DEV2_EPF2_0_INTERRUPT_PIN_BASE_IDX 5 |
|---|
| 11176 | #define regBIF_CFG_DEV2_EPF2_0_MIN_GRANT 0x1480f |
|---|
| 11177 | #define regBIF_CFG_DEV2_EPF2_0_MIN_GRANT_BASE_IDX 5 |
|---|
| 11178 | #define regBIF_CFG_DEV2_EPF2_0_MAX_LATENCY 0x1480f |
|---|
| 11179 | #define regBIF_CFG_DEV2_EPF2_0_MAX_LATENCY_BASE_IDX 5 |
|---|
| 11180 | #define regBIF_CFG_DEV2_EPF2_0_VENDOR_CAP_LIST 0x14812 |
|---|
| 11181 | #define regBIF_CFG_DEV2_EPF2_0_VENDOR_CAP_LIST_BASE_IDX 5 |
|---|
| 11182 | #define regBIF_CFG_DEV2_EPF2_0_ADAPTER_ID_W 0x14813 |
|---|
| 11183 | #define regBIF_CFG_DEV2_EPF2_0_ADAPTER_ID_W_BASE_IDX 5 |
|---|
| 11184 | #define regBIF_CFG_DEV2_EPF2_0_PMI_CAP_LIST 0x14814 |
|---|
| 11185 | #define regBIF_CFG_DEV2_EPF2_0_PMI_CAP_LIST_BASE_IDX 5 |
|---|
| 11186 | #define regBIF_CFG_DEV2_EPF2_0_PMI_CAP 0x14814 |
|---|
| 11187 | #define regBIF_CFG_DEV2_EPF2_0_PMI_CAP_BASE_IDX 5 |
|---|
| 11188 | #define regBIF_CFG_DEV2_EPF2_0_PMI_STATUS_CNTL 0x14815 |
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|---|
| 11191 | #define regBIF_CFG_DEV2_EPF2_0_SBRN_BASE_IDX 5 |
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| 11192 | #define regBIF_CFG_DEV2_EPF2_0_FLADJ 0x14818 |
|---|
| 11193 | #define regBIF_CFG_DEV2_EPF2_0_FLADJ_BASE_IDX 5 |
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| 11195 | #define regBIF_CFG_DEV2_EPF2_0_DBESL_DBESLD_BASE_IDX 5 |
|---|
| 11196 | #define regBIF_CFG_DEV2_EPF2_0_PCIE_CAP_LIST 0x14819 |
|---|
| 11197 | #define regBIF_CFG_DEV2_EPF2_0_PCIE_CAP_LIST_BASE_IDX 5 |
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| 11198 | #define regBIF_CFG_DEV2_EPF2_0_PCIE_CAP 0x14819 |
|---|
| 11199 | #define regBIF_CFG_DEV2_EPF2_0_PCIE_CAP_BASE_IDX 5 |
|---|
| 11200 | #define regBIF_CFG_DEV2_EPF2_0_DEVICE_CAP 0x1481a |
|---|
| 11201 | #define regBIF_CFG_DEV2_EPF2_0_DEVICE_CAP_BASE_IDX 5 |
|---|
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|---|
| 11203 | #define regBIF_CFG_DEV2_EPF2_0_DEVICE_CNTL_BASE_IDX 5 |
|---|
| 11204 | #define regBIF_CFG_DEV2_EPF2_0_DEVICE_STATUS 0x1481b |
|---|
| 11205 | #define regBIF_CFG_DEV2_EPF2_0_DEVICE_STATUS_BASE_IDX 5 |
|---|
| 11206 | #define regBIF_CFG_DEV2_EPF2_0_LINK_CAP 0x1481c |
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| 11207 | #define regBIF_CFG_DEV2_EPF2_0_LINK_CAP_BASE_IDX 5 |
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| 11208 | #define regBIF_CFG_DEV2_EPF2_0_LINK_CNTL 0x1481d |
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| 11209 | #define regBIF_CFG_DEV2_EPF2_0_LINK_CNTL_BASE_IDX 5 |
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| 11210 | #define regBIF_CFG_DEV2_EPF2_0_LINK_STATUS 0x1481d |
|---|
| 11211 | #define regBIF_CFG_DEV2_EPF2_0_LINK_STATUS_BASE_IDX 5 |
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| 11213 | #define regBIF_CFG_DEV2_EPF2_0_DEVICE_CAP2_BASE_IDX 5 |
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|---|
| 11216 | #define regBIF_CFG_DEV2_EPF2_0_DEVICE_STATUS2 0x14823 |
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| 11217 | #define regBIF_CFG_DEV2_EPF2_0_DEVICE_STATUS2_BASE_IDX 5 |
|---|
| 11218 | #define regBIF_CFG_DEV2_EPF2_0_LINK_CAP2 0x14824 |
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| 11219 | #define regBIF_CFG_DEV2_EPF2_0_LINK_CAP2_BASE_IDX 5 |
|---|
| 11220 | #define regBIF_CFG_DEV2_EPF2_0_LINK_CNTL2 0x14825 |
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| 11221 | #define regBIF_CFG_DEV2_EPF2_0_LINK_CNTL2_BASE_IDX 5 |
|---|
| 11222 | #define regBIF_CFG_DEV2_EPF2_0_LINK_STATUS2 0x14825 |
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| 11223 | #define regBIF_CFG_DEV2_EPF2_0_LINK_STATUS2_BASE_IDX 5 |
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| 11225 | #define regBIF_CFG_DEV2_EPF2_0_MSI_CAP_LIST_BASE_IDX 5 |
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| 11233 | #define regBIF_CFG_DEV2_EPF2_0_MSI_MSG_DATA_BASE_IDX 5 |
|---|
| 11234 | #define regBIF_CFG_DEV2_EPF2_0_MSI_EXT_MSG_DATA 0x1482a |
|---|
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|---|
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|---|
| 11530 | #define regBIFPLR0_0_PCIE_VC1_RESOURCE_STATUS 0x40004d |
|---|
| 11531 | #define regBIFPLR0_0_PCIE_VC1_RESOURCE_STATUS_BASE_IDX 5 |
|---|
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|---|
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|---|
| 11535 | #define regBIFPLR0_0_PCIE_DEV_SERIAL_NUM_DW1_BASE_IDX 5 |
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|---|
| 11537 | #define regBIFPLR0_0_PCIE_DEV_SERIAL_NUM_DW2_BASE_IDX 5 |
|---|
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|---|
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|---|
| 11541 | #define regBIFPLR0_0_PCIE_UNCORR_ERR_STATUS_BASE_IDX 5 |
|---|
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|---|
| 11543 | #define regBIFPLR0_0_PCIE_UNCORR_ERR_MASK_BASE_IDX 5 |
|---|
| 11544 | #define regBIFPLR0_0_PCIE_UNCORR_ERR_SEVERITY 0x400057 |
|---|
| 11545 | #define regBIFPLR0_0_PCIE_UNCORR_ERR_SEVERITY_BASE_IDX 5 |
|---|
| 11546 | #define regBIFPLR0_0_PCIE_CORR_ERR_STATUS 0x400058 |
|---|
| 11547 | #define regBIFPLR0_0_PCIE_CORR_ERR_STATUS_BASE_IDX 5 |
|---|
| 11548 | #define regBIFPLR0_0_PCIE_CORR_ERR_MASK 0x400059 |
|---|
| 11549 | #define regBIFPLR0_0_PCIE_CORR_ERR_MASK_BASE_IDX 5 |
|---|
| 11550 | #define regBIFPLR0_0_PCIE_ADV_ERR_CAP_CNTL 0x40005a |
|---|
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|---|
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| 11553 | #define regBIFPLR0_0_PCIE_HDR_LOG0_BASE_IDX 5 |
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| 11555 | #define regBIFPLR0_0_PCIE_HDR_LOG1_BASE_IDX 5 |
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| 11556 | #define regBIFPLR0_0_PCIE_HDR_LOG2 0x40005d |
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| 11557 | #define regBIFPLR0_0_PCIE_HDR_LOG2_BASE_IDX 5 |
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| 11560 | #define regBIFPLR0_0_PCIE_ROOT_ERR_CMD 0x40005f |
|---|
| 11561 | #define regBIFPLR0_0_PCIE_ROOT_ERR_CMD_BASE_IDX 5 |
|---|
| 11562 | #define regBIFPLR0_0_PCIE_ROOT_ERR_STATUS 0x400060 |
|---|
| 11563 | #define regBIFPLR0_0_PCIE_ROOT_ERR_STATUS_BASE_IDX 5 |
|---|
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|---|
| 11565 | #define regBIFPLR0_0_PCIE_ERR_SRC_ID_BASE_IDX 5 |
|---|
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| 11567 | #define regBIFPLR0_0_PCIE_TLP_PREFIX_LOG0_BASE_IDX 5 |
|---|
| 11568 | #define regBIFPLR0_0_PCIE_TLP_PREFIX_LOG1 0x400063 |
|---|
| 11569 | #define regBIFPLR0_0_PCIE_TLP_PREFIX_LOG1_BASE_IDX 5 |
|---|
| 11570 | #define regBIFPLR0_0_PCIE_TLP_PREFIX_LOG2 0x400064 |
|---|
| 11571 | #define regBIFPLR0_0_PCIE_TLP_PREFIX_LOG2_BASE_IDX 5 |
|---|
| 11572 | #define regBIFPLR0_0_PCIE_TLP_PREFIX_LOG3 0x400065 |
|---|
| 11573 | #define regBIFPLR0_0_PCIE_TLP_PREFIX_LOG3_BASE_IDX 5 |
|---|
| 11574 | #define regBIFPLR0_0_PCIE_SECONDARY_ENH_CAP_LIST 0x40009c |
|---|
| 11575 | #define regBIFPLR0_0_PCIE_SECONDARY_ENH_CAP_LIST_BASE_IDX 5 |
|---|
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|---|
| 11577 | #define regBIFPLR0_0_PCIE_LINK_CNTL3_BASE_IDX 5 |
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| 11578 | #define regBIFPLR0_0_PCIE_LANE_ERROR_STATUS 0x40009e |
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| 11579 | #define regBIFPLR0_0_PCIE_LANE_ERROR_STATUS_BASE_IDX 5 |
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| 11581 | #define regBIFPLR0_0_PCIE_LANE_0_EQUALIZATION_CNTL_BASE_IDX 5 |
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| 11582 | #define regBIFPLR0_0_PCIE_LANE_1_EQUALIZATION_CNTL 0x40009f |
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| 11583 | #define regBIFPLR0_0_PCIE_LANE_1_EQUALIZATION_CNTL_BASE_IDX 5 |
|---|
| 11584 | #define regBIFPLR0_0_PCIE_LANE_2_EQUALIZATION_CNTL 0x4000a0 |
|---|
| 11585 | #define regBIFPLR0_0_PCIE_LANE_2_EQUALIZATION_CNTL_BASE_IDX 5 |
|---|
| 11586 | #define regBIFPLR0_0_PCIE_LANE_3_EQUALIZATION_CNTL 0x4000a0 |
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| 11587 | #define regBIFPLR0_0_PCIE_LANE_3_EQUALIZATION_CNTL_BASE_IDX 5 |
|---|
| 11588 | #define regBIFPLR0_0_PCIE_LANE_4_EQUALIZATION_CNTL 0x4000a1 |
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| 11589 | #define regBIFPLR0_0_PCIE_LANE_4_EQUALIZATION_CNTL_BASE_IDX 5 |
|---|
| 11590 | #define regBIFPLR0_0_PCIE_LANE_5_EQUALIZATION_CNTL 0x4000a1 |
|---|
| 11591 | #define regBIFPLR0_0_PCIE_LANE_5_EQUALIZATION_CNTL_BASE_IDX 5 |
|---|
| 11592 | #define regBIFPLR0_0_PCIE_LANE_6_EQUALIZATION_CNTL 0x4000a2 |
|---|
| 11593 | #define regBIFPLR0_0_PCIE_LANE_6_EQUALIZATION_CNTL_BASE_IDX 5 |
|---|
| 11594 | #define regBIFPLR0_0_PCIE_LANE_7_EQUALIZATION_CNTL 0x4000a2 |
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| 11595 | #define regBIFPLR0_0_PCIE_LANE_7_EQUALIZATION_CNTL_BASE_IDX 5 |
|---|
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| 11597 | #define regBIFPLR0_0_PCIE_LANE_8_EQUALIZATION_CNTL_BASE_IDX 5 |
|---|
| 11598 | #define regBIFPLR0_0_PCIE_LANE_9_EQUALIZATION_CNTL 0x4000a3 |
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| 11599 | #define regBIFPLR0_0_PCIE_LANE_9_EQUALIZATION_CNTL_BASE_IDX 5 |
|---|
| 11600 | #define regBIFPLR0_0_PCIE_LANE_10_EQUALIZATION_CNTL 0x4000a4 |
|---|
| 11601 | #define regBIFPLR0_0_PCIE_LANE_10_EQUALIZATION_CNTL_BASE_IDX 5 |
|---|
| 11602 | #define regBIFPLR0_0_PCIE_LANE_11_EQUALIZATION_CNTL 0x4000a4 |
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|---|
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|---|
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|---|
| 11607 | #define regBIFPLR0_0_PCIE_LANE_13_EQUALIZATION_CNTL_BASE_IDX 5 |
|---|
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| 11609 | #define regBIFPLR0_0_PCIE_LANE_14_EQUALIZATION_CNTL_BASE_IDX 5 |
|---|
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| 11611 | #define regBIFPLR0_0_PCIE_LANE_15_EQUALIZATION_CNTL_BASE_IDX 5 |
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| 11614 | #define regBIFPLR0_0_PCIE_ACS_CAP 0x4000a9 |
|---|
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| 12082 | #define regBIFPLR1_0_PCIE_VC1_RESOURCE_STATUS 0x40044d |
|---|
| 12083 | #define regBIFPLR1_0_PCIE_VC1_RESOURCE_STATUS_BASE_IDX 5 |
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|---|
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|---|
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|---|
| 12093 | #define regBIFPLR1_0_PCIE_UNCORR_ERR_STATUS_BASE_IDX 5 |
|---|
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|---|
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|---|
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|---|
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| 12099 | #define regBIFPLR1_0_PCIE_CORR_ERR_STATUS_BASE_IDX 5 |
|---|
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|---|
| 12101 | #define regBIFPLR1_0_PCIE_CORR_ERR_MASK_BASE_IDX 5 |
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| 12113 | #define regBIFPLR1_0_PCIE_ROOT_ERR_CMD_BASE_IDX 5 |
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| 12114 | #define regBIFPLR1_0_PCIE_ROOT_ERR_STATUS 0x400460 |
|---|
| 12115 | #define regBIFPLR1_0_PCIE_ROOT_ERR_STATUS_BASE_IDX 5 |
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|---|
| 12117 | #define regBIFPLR1_0_PCIE_ERR_SRC_ID_BASE_IDX 5 |
|---|
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|---|
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|---|
| 12120 | #define regBIFPLR1_0_PCIE_TLP_PREFIX_LOG1 0x400463 |
|---|
| 12121 | #define regBIFPLR1_0_PCIE_TLP_PREFIX_LOG1_BASE_IDX 5 |
|---|
| 12122 | #define regBIFPLR1_0_PCIE_TLP_PREFIX_LOG2 0x400464 |
|---|
| 12123 | #define regBIFPLR1_0_PCIE_TLP_PREFIX_LOG2_BASE_IDX 5 |
|---|
| 12124 | #define regBIFPLR1_0_PCIE_TLP_PREFIX_LOG3 0x400465 |
|---|
| 12125 | #define regBIFPLR1_0_PCIE_TLP_PREFIX_LOG3_BASE_IDX 5 |
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| 12127 | #define regBIFPLR1_0_PCIE_SECONDARY_ENH_CAP_LIST_BASE_IDX 5 |
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|---|
| 12129 | #define regBIFPLR1_0_PCIE_LINK_CNTL3_BASE_IDX 5 |
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| 12130 | #define regBIFPLR1_0_PCIE_LANE_ERROR_STATUS 0x40049e |
|---|
| 12131 | #define regBIFPLR1_0_PCIE_LANE_ERROR_STATUS_BASE_IDX 5 |
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| 12133 | #define regBIFPLR1_0_PCIE_LANE_0_EQUALIZATION_CNTL_BASE_IDX 5 |
|---|
| 12134 | #define regBIFPLR1_0_PCIE_LANE_1_EQUALIZATION_CNTL 0x40049f |
|---|
| 12135 | #define regBIFPLR1_0_PCIE_LANE_1_EQUALIZATION_CNTL_BASE_IDX 5 |
|---|
| 12136 | #define regBIFPLR1_0_PCIE_LANE_2_EQUALIZATION_CNTL 0x4004a0 |
|---|
| 12137 | #define regBIFPLR1_0_PCIE_LANE_2_EQUALIZATION_CNTL_BASE_IDX 5 |
|---|
| 12138 | #define regBIFPLR1_0_PCIE_LANE_3_EQUALIZATION_CNTL 0x4004a0 |
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| 12139 | #define regBIFPLR1_0_PCIE_LANE_3_EQUALIZATION_CNTL_BASE_IDX 5 |
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| 12141 | #define regBIFPLR1_0_PCIE_LANE_4_EQUALIZATION_CNTL_BASE_IDX 5 |
|---|
| 12142 | #define regBIFPLR1_0_PCIE_LANE_5_EQUALIZATION_CNTL 0x4004a1 |
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| 12143 | #define regBIFPLR1_0_PCIE_LANE_5_EQUALIZATION_CNTL_BASE_IDX 5 |
|---|
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|---|
| 12145 | #define regBIFPLR1_0_PCIE_LANE_6_EQUALIZATION_CNTL_BASE_IDX 5 |
|---|
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| 12147 | #define regBIFPLR1_0_PCIE_LANE_7_EQUALIZATION_CNTL_BASE_IDX 5 |
|---|
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| 12149 | #define regBIFPLR1_0_PCIE_LANE_8_EQUALIZATION_CNTL_BASE_IDX 5 |
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| 12151 | #define regBIFPLR1_0_PCIE_LANE_9_EQUALIZATION_CNTL_BASE_IDX 5 |
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| 12153 | #define regBIFPLR1_0_PCIE_LANE_10_EQUALIZATION_CNTL_BASE_IDX 5 |
|---|
| 12154 | #define regBIFPLR1_0_PCIE_LANE_11_EQUALIZATION_CNTL 0x4004a4 |
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| 12155 | #define regBIFPLR1_0_PCIE_LANE_11_EQUALIZATION_CNTL_BASE_IDX 5 |
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| 12157 | #define regBIFPLR1_0_PCIE_LANE_12_EQUALIZATION_CNTL_BASE_IDX 5 |
|---|
| 12158 | #define regBIFPLR1_0_PCIE_LANE_13_EQUALIZATION_CNTL 0x4004a5 |
|---|
| 12159 | #define regBIFPLR1_0_PCIE_LANE_13_EQUALIZATION_CNTL_BASE_IDX 5 |
|---|
| 12160 | #define regBIFPLR1_0_PCIE_LANE_14_EQUALIZATION_CNTL 0x4004a6 |
|---|
| 12161 | #define regBIFPLR1_0_PCIE_LANE_14_EQUALIZATION_CNTL_BASE_IDX 5 |
|---|
| 12162 | #define regBIFPLR1_0_PCIE_LANE_15_EQUALIZATION_CNTL 0x4004a6 |
|---|
| 12163 | #define regBIFPLR1_0_PCIE_LANE_15_EQUALIZATION_CNTL_BASE_IDX 5 |
|---|
| 12164 | #define regBIFPLR1_0_PCIE_ACS_ENH_CAP_LIST 0x4004a8 |
|---|
| 12165 | #define regBIFPLR1_0_PCIE_ACS_ENH_CAP_LIST_BASE_IDX 5 |
|---|
| 12166 | #define regBIFPLR1_0_PCIE_ACS_CAP 0x4004a9 |
|---|
| 12167 | #define regBIFPLR1_0_PCIE_ACS_CAP_BASE_IDX 5 |
|---|
| 12168 | #define regBIFPLR1_0_PCIE_ACS_CNTL 0x4004a9 |
|---|
| 12169 | #define regBIFPLR1_0_PCIE_ACS_CNTL_BASE_IDX 5 |
|---|
| 12170 | #define regBIFPLR1_0_PCIE_MC_ENH_CAP_LIST 0x4004bc |
|---|
| 12171 | #define regBIFPLR1_0_PCIE_MC_ENH_CAP_LIST_BASE_IDX 5 |
|---|
| 12172 | #define regBIFPLR1_0_PCIE_MC_CAP 0x4004bd |
|---|
| 12173 | #define regBIFPLR1_0_PCIE_MC_CAP_BASE_IDX 5 |
|---|
| 12174 | #define regBIFPLR1_0_PCIE_MC_CNTL 0x4004bd |
|---|
| 12175 | #define regBIFPLR1_0_PCIE_MC_CNTL_BASE_IDX 5 |
|---|
| 12176 | #define regBIFPLR1_0_PCIE_MC_ADDR0 0x4004be |
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| 12177 | #define regBIFPLR1_0_PCIE_MC_ADDR0_BASE_IDX 5 |
|---|
| 12178 | #define regBIFPLR1_0_PCIE_MC_ADDR1 0x4004bf |
|---|
| 12179 | #define regBIFPLR1_0_PCIE_MC_ADDR1_BASE_IDX 5 |
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|---|
| 12181 | #define regBIFPLR1_0_PCIE_MC_RCV0_BASE_IDX 5 |
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| 12182 | #define regBIFPLR1_0_PCIE_MC_RCV1 0x4004c1 |
|---|
| 12183 | #define regBIFPLR1_0_PCIE_MC_RCV1_BASE_IDX 5 |
|---|
| 12184 | #define regBIFPLR1_0_PCIE_MC_BLOCK_ALL0 0x4004c2 |
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| 12185 | #define regBIFPLR1_0_PCIE_MC_BLOCK_ALL0_BASE_IDX 5 |
|---|
| 12186 | #define regBIFPLR1_0_PCIE_MC_BLOCK_ALL1 0x4004c3 |
|---|
| 12187 | #define regBIFPLR1_0_PCIE_MC_BLOCK_ALL1_BASE_IDX 5 |
|---|
| 12188 | #define regBIFPLR1_0_PCIE_MC_BLOCK_UNTRANSLATED_0 0x4004c4 |
|---|
| 12189 | #define regBIFPLR1_0_PCIE_MC_BLOCK_UNTRANSLATED_0_BASE_IDX 5 |
|---|
| 12190 | #define regBIFPLR1_0_PCIE_MC_BLOCK_UNTRANSLATED_1 0x4004c5 |
|---|
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| 12651 | #define regBIFPLR2_0_PCIE_CORR_ERR_STATUS_BASE_IDX 5 |
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| 12653 | #define regBIFPLR2_0_PCIE_CORR_ERR_MASK_BASE_IDX 5 |
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| 12654 | #define regBIFPLR2_0_PCIE_ADV_ERR_CAP_CNTL 0x40085a |
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| 12655 | #define regBIFPLR2_0_PCIE_ADV_ERR_CAP_CNTL_BASE_IDX 5 |
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| 12659 | #define regBIFPLR2_0_PCIE_HDR_LOG1_BASE_IDX 5 |
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| 12661 | #define regBIFPLR2_0_PCIE_HDR_LOG2_BASE_IDX 5 |
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| 12662 | #define regBIFPLR2_0_PCIE_HDR_LOG3 0x40085e |
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| 12663 | #define regBIFPLR2_0_PCIE_HDR_LOG3_BASE_IDX 5 |
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| 12664 | #define regBIFPLR2_0_PCIE_ROOT_ERR_CMD 0x40085f |
|---|
| 12665 | #define regBIFPLR2_0_PCIE_ROOT_ERR_CMD_BASE_IDX 5 |
|---|
| 12666 | #define regBIFPLR2_0_PCIE_ROOT_ERR_STATUS 0x400860 |
|---|
| 12667 | #define regBIFPLR2_0_PCIE_ROOT_ERR_STATUS_BASE_IDX 5 |
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| 12668 | #define regBIFPLR2_0_PCIE_ERR_SRC_ID 0x400861 |
|---|
| 12669 | #define regBIFPLR2_0_PCIE_ERR_SRC_ID_BASE_IDX 5 |
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| 12670 | #define regBIFPLR2_0_PCIE_TLP_PREFIX_LOG0 0x400862 |
|---|
| 12671 | #define regBIFPLR2_0_PCIE_TLP_PREFIX_LOG0_BASE_IDX 5 |
|---|
| 12672 | #define regBIFPLR2_0_PCIE_TLP_PREFIX_LOG1 0x400863 |
|---|
| 12673 | #define regBIFPLR2_0_PCIE_TLP_PREFIX_LOG1_BASE_IDX 5 |
|---|
| 12674 | #define regBIFPLR2_0_PCIE_TLP_PREFIX_LOG2 0x400864 |
|---|
| 12675 | #define regBIFPLR2_0_PCIE_TLP_PREFIX_LOG2_BASE_IDX 5 |
|---|
| 12676 | #define regBIFPLR2_0_PCIE_TLP_PREFIX_LOG3 0x400865 |
|---|
| 12677 | #define regBIFPLR2_0_PCIE_TLP_PREFIX_LOG3_BASE_IDX 5 |
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| 12678 | #define regBIFPLR2_0_PCIE_SECONDARY_ENH_CAP_LIST 0x40089c |
|---|
| 12679 | #define regBIFPLR2_0_PCIE_SECONDARY_ENH_CAP_LIST_BASE_IDX 5 |
|---|
| 12680 | #define regBIFPLR2_0_PCIE_LINK_CNTL3 0x40089d |
|---|
| 12681 | #define regBIFPLR2_0_PCIE_LINK_CNTL3_BASE_IDX 5 |
|---|
| 12682 | #define regBIFPLR2_0_PCIE_LANE_ERROR_STATUS 0x40089e |
|---|
| 12683 | #define regBIFPLR2_0_PCIE_LANE_ERROR_STATUS_BASE_IDX 5 |
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|---|
| 12685 | #define regBIFPLR2_0_PCIE_LANE_0_EQUALIZATION_CNTL_BASE_IDX 5 |
|---|
| 12686 | #define regBIFPLR2_0_PCIE_LANE_1_EQUALIZATION_CNTL 0x40089f |
|---|
| 12687 | #define regBIFPLR2_0_PCIE_LANE_1_EQUALIZATION_CNTL_BASE_IDX 5 |
|---|
| 12688 | #define regBIFPLR2_0_PCIE_LANE_2_EQUALIZATION_CNTL 0x4008a0 |
|---|
| 12689 | #define regBIFPLR2_0_PCIE_LANE_2_EQUALIZATION_CNTL_BASE_IDX 5 |
|---|
| 12690 | #define regBIFPLR2_0_PCIE_LANE_3_EQUALIZATION_CNTL 0x4008a0 |
|---|
| 12691 | #define regBIFPLR2_0_PCIE_LANE_3_EQUALIZATION_CNTL_BASE_IDX 5 |
|---|
| 12692 | #define regBIFPLR2_0_PCIE_LANE_4_EQUALIZATION_CNTL 0x4008a1 |
|---|
| 12693 | #define regBIFPLR2_0_PCIE_LANE_4_EQUALIZATION_CNTL_BASE_IDX 5 |
|---|
| 12694 | #define regBIFPLR2_0_PCIE_LANE_5_EQUALIZATION_CNTL 0x4008a1 |
|---|
| 12695 | #define regBIFPLR2_0_PCIE_LANE_5_EQUALIZATION_CNTL_BASE_IDX 5 |
|---|
| 12696 | #define regBIFPLR2_0_PCIE_LANE_6_EQUALIZATION_CNTL 0x4008a2 |
|---|
| 12697 | #define regBIFPLR2_0_PCIE_LANE_6_EQUALIZATION_CNTL_BASE_IDX 5 |
|---|
| 12698 | #define regBIFPLR2_0_PCIE_LANE_7_EQUALIZATION_CNTL 0x4008a2 |
|---|
| 12699 | #define regBIFPLR2_0_PCIE_LANE_7_EQUALIZATION_CNTL_BASE_IDX 5 |
|---|
| 12700 | #define regBIFPLR2_0_PCIE_LANE_8_EQUALIZATION_CNTL 0x4008a3 |
|---|
| 12701 | #define regBIFPLR2_0_PCIE_LANE_8_EQUALIZATION_CNTL_BASE_IDX 5 |
|---|
| 12702 | #define regBIFPLR2_0_PCIE_LANE_9_EQUALIZATION_CNTL 0x4008a3 |
|---|
| 12703 | #define regBIFPLR2_0_PCIE_LANE_9_EQUALIZATION_CNTL_BASE_IDX 5 |
|---|
| 12704 | #define regBIFPLR2_0_PCIE_LANE_10_EQUALIZATION_CNTL 0x4008a4 |
|---|
| 12705 | #define regBIFPLR2_0_PCIE_LANE_10_EQUALIZATION_CNTL_BASE_IDX 5 |
|---|
| 12706 | #define regBIFPLR2_0_PCIE_LANE_11_EQUALIZATION_CNTL 0x4008a4 |
|---|
| 12707 | #define regBIFPLR2_0_PCIE_LANE_11_EQUALIZATION_CNTL_BASE_IDX 5 |
|---|
| 12708 | #define regBIFPLR2_0_PCIE_LANE_12_EQUALIZATION_CNTL 0x4008a5 |
|---|
| 12709 | #define regBIFPLR2_0_PCIE_LANE_12_EQUALIZATION_CNTL_BASE_IDX 5 |
|---|
| 12710 | #define regBIFPLR2_0_PCIE_LANE_13_EQUALIZATION_CNTL 0x4008a5 |
|---|
| 12711 | #define regBIFPLR2_0_PCIE_LANE_13_EQUALIZATION_CNTL_BASE_IDX 5 |
|---|
| 12712 | #define regBIFPLR2_0_PCIE_LANE_14_EQUALIZATION_CNTL 0x4008a6 |
|---|
| 12713 | #define regBIFPLR2_0_PCIE_LANE_14_EQUALIZATION_CNTL_BASE_IDX 5 |
|---|
| 12714 | #define regBIFPLR2_0_PCIE_LANE_15_EQUALIZATION_CNTL 0x4008a6 |
|---|
| 12715 | #define regBIFPLR2_0_PCIE_LANE_15_EQUALIZATION_CNTL_BASE_IDX 5 |
|---|
| 12716 | #define regBIFPLR2_0_PCIE_ACS_ENH_CAP_LIST 0x4008a8 |
|---|
| 12717 | #define regBIFPLR2_0_PCIE_ACS_ENH_CAP_LIST_BASE_IDX 5 |
|---|
| 12718 | #define regBIFPLR2_0_PCIE_ACS_CAP 0x4008a9 |
|---|
| 12719 | #define regBIFPLR2_0_PCIE_ACS_CAP_BASE_IDX 5 |
|---|
| 12720 | #define regBIFPLR2_0_PCIE_ACS_CNTL 0x4008a9 |
|---|
| 12721 | #define regBIFPLR2_0_PCIE_ACS_CNTL_BASE_IDX 5 |
|---|
| 12722 | #define regBIFPLR2_0_PCIE_MC_ENH_CAP_LIST 0x4008bc |
|---|
| 12723 | #define regBIFPLR2_0_PCIE_MC_ENH_CAP_LIST_BASE_IDX 5 |
|---|
| 12724 | #define regBIFPLR2_0_PCIE_MC_CAP 0x4008bd |
|---|
| 12725 | #define regBIFPLR2_0_PCIE_MC_CAP_BASE_IDX 5 |
|---|
| 12726 | #define regBIFPLR2_0_PCIE_MC_CNTL 0x4008bd |
|---|
| 12727 | #define regBIFPLR2_0_PCIE_MC_CNTL_BASE_IDX 5 |
|---|
| 12728 | #define regBIFPLR2_0_PCIE_MC_ADDR0 0x4008be |
|---|
| 12729 | #define regBIFPLR2_0_PCIE_MC_ADDR0_BASE_IDX 5 |
|---|
| 12730 | #define regBIFPLR2_0_PCIE_MC_ADDR1 0x4008bf |
|---|
| 12731 | #define regBIFPLR2_0_PCIE_MC_ADDR1_BASE_IDX 5 |
|---|
| 12732 | #define regBIFPLR2_0_PCIE_MC_RCV0 0x4008c0 |
|---|
| 12733 | #define regBIFPLR2_0_PCIE_MC_RCV0_BASE_IDX 5 |
|---|
| 12734 | #define regBIFPLR2_0_PCIE_MC_RCV1 0x4008c1 |
|---|
| 12735 | #define regBIFPLR2_0_PCIE_MC_RCV1_BASE_IDX 5 |
|---|
| 12736 | #define regBIFPLR2_0_PCIE_MC_BLOCK_ALL0 0x4008c2 |
|---|
| 12737 | #define regBIFPLR2_0_PCIE_MC_BLOCK_ALL0_BASE_IDX 5 |
|---|
| 12738 | #define regBIFPLR2_0_PCIE_MC_BLOCK_ALL1 0x4008c3 |
|---|
| 12739 | #define regBIFPLR2_0_PCIE_MC_BLOCK_ALL1_BASE_IDX 5 |
|---|
| 12740 | #define regBIFPLR2_0_PCIE_MC_BLOCK_UNTRANSLATED_0 0x4008c4 |
|---|
| 12741 | #define regBIFPLR2_0_PCIE_MC_BLOCK_UNTRANSLATED_0_BASE_IDX 5 |
|---|
| 12742 | #define regBIFPLR2_0_PCIE_MC_BLOCK_UNTRANSLATED_1 0x4008c5 |
|---|
| 12743 | #define regBIFPLR2_0_PCIE_MC_BLOCK_UNTRANSLATED_1_BASE_IDX 5 |
|---|
| 12744 | #define regBIFPLR2_0_PCIE_MC_OVERLAY_BAR0 0x4008c6 |
|---|
| 12745 | #define regBIFPLR2_0_PCIE_MC_OVERLAY_BAR0_BASE_IDX 5 |
|---|
| 12746 | #define regBIFPLR2_0_PCIE_MC_OVERLAY_BAR1 0x4008c7 |
|---|
| 12747 | #define regBIFPLR2_0_PCIE_MC_OVERLAY_BAR1_BASE_IDX 5 |
|---|
| 12748 | #define regBIFPLR2_0_PCIE_L1_PM_SUB_CAP_LIST 0x4008dc |
|---|
| 12749 | #define regBIFPLR2_0_PCIE_L1_PM_SUB_CAP_LIST_BASE_IDX 5 |
|---|
| 12750 | #define regBIFPLR2_0_PCIE_L1_PM_SUB_CAP 0x4008dd |
|---|
| 12751 | #define regBIFPLR2_0_PCIE_L1_PM_SUB_CAP_BASE_IDX 5 |
|---|
| 12752 | #define regBIFPLR2_0_PCIE_L1_PM_SUB_CNTL 0x4008de |
|---|
| 12753 | #define regBIFPLR2_0_PCIE_L1_PM_SUB_CNTL_BASE_IDX 5 |
|---|
| 12754 | #define regBIFPLR2_0_PCIE_L1_PM_SUB_CNTL2 0x4008df |
|---|
| 12755 | #define regBIFPLR2_0_PCIE_L1_PM_SUB_CNTL2_BASE_IDX 5 |
|---|
| 12756 | #define regBIFPLR2_0_PCIE_DPC_ENH_CAP_LIST 0x4008e0 |
|---|
| 12757 | #define regBIFPLR2_0_PCIE_DPC_ENH_CAP_LIST_BASE_IDX 5 |
|---|
| 12758 | #define regBIFPLR2_0_PCIE_DPC_CAP_LIST 0x4008e1 |
|---|
| 12759 | #define regBIFPLR2_0_PCIE_DPC_CAP_LIST_BASE_IDX 5 |
|---|
| 12760 | #define regBIFPLR2_0_PCIE_DPC_CNTL 0x4008e1 |
|---|
| 12761 | #define regBIFPLR2_0_PCIE_DPC_CNTL_BASE_IDX 5 |
|---|
| 12762 | #define regBIFPLR2_0_PCIE_DPC_STATUS 0x4008e2 |
|---|
| 12763 | #define regBIFPLR2_0_PCIE_DPC_STATUS_BASE_IDX 5 |
|---|
| 12764 | #define regBIFPLR2_0_PCIE_DPC_ERROR_SOURCE_ID 0x4008e2 |
|---|
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| 12947 | #define regBIFPLR2_0_PCIE_CCIX_ESM_REQD_CAP_BASE_IDX 5 |
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| 12949 | #define regBIFPLR2_0_PCIE_CCIX_ESM_OPTL_CAP_BASE_IDX 5 |
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| 13153 | #define regBIFPLR3_0_SSID_CAP_BASE_IDX 5 |
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| 13155 | #define regBIFPLR3_0_MSI_MAP_CAP_LIST_BASE_IDX 5 |
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| 13203 | #define regBIFPLR3_0_PCIE_CORR_ERR_STATUS_BASE_IDX 5 |
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| 13205 | #define regBIFPLR3_0_PCIE_CORR_ERR_MASK_BASE_IDX 5 |
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| 13211 | #define regBIFPLR3_0_PCIE_HDR_LOG1_BASE_IDX 5 |
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| 13213 | #define regBIFPLR3_0_PCIE_HDR_LOG2_BASE_IDX 5 |
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| 13221 | #define regBIFPLR3_0_PCIE_ERR_SRC_ID_BASE_IDX 5 |
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| 13231 | #define regBIFPLR3_0_PCIE_SECONDARY_ENH_CAP_LIST_BASE_IDX 5 |
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| 13233 | #define regBIFPLR3_0_PCIE_LINK_CNTL3_BASE_IDX 5 |
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| 13235 | #define regBIFPLR3_0_PCIE_LANE_ERROR_STATUS_BASE_IDX 5 |
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|---|
| 13238 | #define regBIFPLR3_0_PCIE_LANE_1_EQUALIZATION_CNTL 0x400c9f |
|---|
| 13239 | #define regBIFPLR3_0_PCIE_LANE_1_EQUALIZATION_CNTL_BASE_IDX 5 |
|---|
| 13240 | #define regBIFPLR3_0_PCIE_LANE_2_EQUALIZATION_CNTL 0x400ca0 |
|---|
| 13241 | #define regBIFPLR3_0_PCIE_LANE_2_EQUALIZATION_CNTL_BASE_IDX 5 |
|---|
| 13242 | #define regBIFPLR3_0_PCIE_LANE_3_EQUALIZATION_CNTL 0x400ca0 |
|---|
| 13243 | #define regBIFPLR3_0_PCIE_LANE_3_EQUALIZATION_CNTL_BASE_IDX 5 |
|---|
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|---|
| 13245 | #define regBIFPLR3_0_PCIE_LANE_4_EQUALIZATION_CNTL_BASE_IDX 5 |
|---|
| 13246 | #define regBIFPLR3_0_PCIE_LANE_5_EQUALIZATION_CNTL 0x400ca1 |
|---|
| 13247 | #define regBIFPLR3_0_PCIE_LANE_5_EQUALIZATION_CNTL_BASE_IDX 5 |
|---|
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|---|
| 13249 | #define regBIFPLR3_0_PCIE_LANE_6_EQUALIZATION_CNTL_BASE_IDX 5 |
|---|
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|---|
| 13251 | #define regBIFPLR3_0_PCIE_LANE_7_EQUALIZATION_CNTL_BASE_IDX 5 |
|---|
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|---|
| 13253 | #define regBIFPLR3_0_PCIE_LANE_8_EQUALIZATION_CNTL_BASE_IDX 5 |
|---|
| 13254 | #define regBIFPLR3_0_PCIE_LANE_9_EQUALIZATION_CNTL 0x400ca3 |
|---|
| 13255 | #define regBIFPLR3_0_PCIE_LANE_9_EQUALIZATION_CNTL_BASE_IDX 5 |
|---|
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|---|
| 13257 | #define regBIFPLR3_0_PCIE_LANE_10_EQUALIZATION_CNTL_BASE_IDX 5 |
|---|
| 13258 | #define regBIFPLR3_0_PCIE_LANE_11_EQUALIZATION_CNTL 0x400ca4 |
|---|
| 13259 | #define regBIFPLR3_0_PCIE_LANE_11_EQUALIZATION_CNTL_BASE_IDX 5 |
|---|
| 13260 | #define regBIFPLR3_0_PCIE_LANE_12_EQUALIZATION_CNTL 0x400ca5 |
|---|
| 13261 | #define regBIFPLR3_0_PCIE_LANE_12_EQUALIZATION_CNTL_BASE_IDX 5 |
|---|
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|---|
| 13263 | #define regBIFPLR3_0_PCIE_LANE_13_EQUALIZATION_CNTL_BASE_IDX 5 |
|---|
| 13264 | #define regBIFPLR3_0_PCIE_LANE_14_EQUALIZATION_CNTL 0x400ca6 |
|---|
| 13265 | #define regBIFPLR3_0_PCIE_LANE_14_EQUALIZATION_CNTL_BASE_IDX 5 |
|---|
| 13266 | #define regBIFPLR3_0_PCIE_LANE_15_EQUALIZATION_CNTL 0x400ca6 |
|---|
| 13267 | #define regBIFPLR3_0_PCIE_LANE_15_EQUALIZATION_CNTL_BASE_IDX 5 |
|---|
| 13268 | #define regBIFPLR3_0_PCIE_ACS_ENH_CAP_LIST 0x400ca8 |
|---|
| 13269 | #define regBIFPLR3_0_PCIE_ACS_ENH_CAP_LIST_BASE_IDX 5 |
|---|
| 13270 | #define regBIFPLR3_0_PCIE_ACS_CAP 0x400ca9 |
|---|
| 13271 | #define regBIFPLR3_0_PCIE_ACS_CAP_BASE_IDX 5 |
|---|
| 13272 | #define regBIFPLR3_0_PCIE_ACS_CNTL 0x400ca9 |
|---|
| 13273 | #define regBIFPLR3_0_PCIE_ACS_CNTL_BASE_IDX 5 |
|---|
| 13274 | #define regBIFPLR3_0_PCIE_MC_ENH_CAP_LIST 0x400cbc |
|---|
| 13275 | #define regBIFPLR3_0_PCIE_MC_ENH_CAP_LIST_BASE_IDX 5 |
|---|
| 13276 | #define regBIFPLR3_0_PCIE_MC_CAP 0x400cbd |
|---|
| 13277 | #define regBIFPLR3_0_PCIE_MC_CAP_BASE_IDX 5 |
|---|
| 13278 | #define regBIFPLR3_0_PCIE_MC_CNTL 0x400cbd |
|---|
| 13279 | #define regBIFPLR3_0_PCIE_MC_CNTL_BASE_IDX 5 |
|---|
| 13280 | #define regBIFPLR3_0_PCIE_MC_ADDR0 0x400cbe |
|---|
| 13281 | #define regBIFPLR3_0_PCIE_MC_ADDR0_BASE_IDX 5 |
|---|
| 13282 | #define regBIFPLR3_0_PCIE_MC_ADDR1 0x400cbf |
|---|
| 13283 | #define regBIFPLR3_0_PCIE_MC_ADDR1_BASE_IDX 5 |
|---|
| 13284 | #define regBIFPLR3_0_PCIE_MC_RCV0 0x400cc0 |
|---|
| 13285 | #define regBIFPLR3_0_PCIE_MC_RCV0_BASE_IDX 5 |
|---|
| 13286 | #define regBIFPLR3_0_PCIE_MC_RCV1 0x400cc1 |
|---|
| 13287 | #define regBIFPLR3_0_PCIE_MC_RCV1_BASE_IDX 5 |
|---|
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|---|
| 13289 | #define regBIFPLR3_0_PCIE_MC_BLOCK_ALL0_BASE_IDX 5 |
|---|
| 13290 | #define regBIFPLR3_0_PCIE_MC_BLOCK_ALL1 0x400cc3 |
|---|
| 13291 | #define regBIFPLR3_0_PCIE_MC_BLOCK_ALL1_BASE_IDX 5 |
|---|
| 13292 | #define regBIFPLR3_0_PCIE_MC_BLOCK_UNTRANSLATED_0 0x400cc4 |
|---|
| 13293 | #define regBIFPLR3_0_PCIE_MC_BLOCK_UNTRANSLATED_0_BASE_IDX 5 |
|---|
| 13294 | #define regBIFPLR3_0_PCIE_MC_BLOCK_UNTRANSLATED_1 0x400cc5 |
|---|
| 13295 | #define regBIFPLR3_0_PCIE_MC_BLOCK_UNTRANSLATED_1_BASE_IDX 5 |
|---|
| 13296 | #define regBIFPLR3_0_PCIE_MC_OVERLAY_BAR0 0x400cc6 |
|---|
| 13297 | #define regBIFPLR3_0_PCIE_MC_OVERLAY_BAR0_BASE_IDX 5 |
|---|
| 13298 | #define regBIFPLR3_0_PCIE_MC_OVERLAY_BAR1 0x400cc7 |
|---|
| 13299 | #define regBIFPLR3_0_PCIE_MC_OVERLAY_BAR1_BASE_IDX 5 |
|---|
| 13300 | #define regBIFPLR3_0_PCIE_L1_PM_SUB_CAP_LIST 0x400cdc |
|---|
| 13301 | #define regBIFPLR3_0_PCIE_L1_PM_SUB_CAP_LIST_BASE_IDX 5 |
|---|
| 13302 | #define regBIFPLR3_0_PCIE_L1_PM_SUB_CAP 0x400cdd |
|---|
| 13303 | #define regBIFPLR3_0_PCIE_L1_PM_SUB_CAP_BASE_IDX 5 |
|---|
| 13304 | #define regBIFPLR3_0_PCIE_L1_PM_SUB_CNTL 0x400cde |
|---|
| 13305 | #define regBIFPLR3_0_PCIE_L1_PM_SUB_CNTL_BASE_IDX 5 |
|---|
| 13306 | #define regBIFPLR3_0_PCIE_L1_PM_SUB_CNTL2 0x400cdf |
|---|
| 13307 | #define regBIFPLR3_0_PCIE_L1_PM_SUB_CNTL2_BASE_IDX 5 |
|---|
| 13308 | #define regBIFPLR3_0_PCIE_DPC_ENH_CAP_LIST 0x400ce0 |
|---|
| 13309 | #define regBIFPLR3_0_PCIE_DPC_ENH_CAP_LIST_BASE_IDX 5 |
|---|
| 13310 | #define regBIFPLR3_0_PCIE_DPC_CAP_LIST 0x400ce1 |
|---|
| 13311 | #define regBIFPLR3_0_PCIE_DPC_CAP_LIST_BASE_IDX 5 |
|---|
| 13312 | #define regBIFPLR3_0_PCIE_DPC_CNTL 0x400ce1 |
|---|
| 13313 | #define regBIFPLR3_0_PCIE_DPC_CNTL_BASE_IDX 5 |
|---|
| 13314 | #define regBIFPLR3_0_PCIE_DPC_STATUS 0x400ce2 |
|---|
| 13315 | #define regBIFPLR3_0_PCIE_DPC_STATUS_BASE_IDX 5 |
|---|
| 13316 | #define regBIFPLR3_0_PCIE_DPC_ERROR_SOURCE_ID 0x400ce2 |
|---|
| 13317 | #define regBIFPLR3_0_PCIE_DPC_ERROR_SOURCE_ID_BASE_IDX 5 |
|---|
| 13318 | #define regBIFPLR3_0_PCIE_RP_PIO_STATUS 0x400ce3 |
|---|
| 13319 | #define regBIFPLR3_0_PCIE_RP_PIO_STATUS_BASE_IDX 5 |
|---|
| 13320 | #define regBIFPLR3_0_PCIE_RP_PIO_MASK 0x400ce4 |
|---|
| 13321 | #define regBIFPLR3_0_PCIE_RP_PIO_MASK_BASE_IDX 5 |
|---|
| 13322 | #define regBIFPLR3_0_PCIE_RP_PIO_SEVERITY 0x400ce5 |
|---|
| 13323 | #define regBIFPLR3_0_PCIE_RP_PIO_SEVERITY_BASE_IDX 5 |
|---|
| 13324 | #define regBIFPLR3_0_PCIE_RP_PIO_SYSERROR 0x400ce6 |
|---|
| 13325 | #define regBIFPLR3_0_PCIE_RP_PIO_SYSERROR_BASE_IDX 5 |
|---|
| 13326 | #define regBIFPLR3_0_PCIE_RP_PIO_EXCEPTION 0x400ce7 |
|---|
| 13327 | #define regBIFPLR3_0_PCIE_RP_PIO_EXCEPTION_BASE_IDX 5 |
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|---|
| 13329 | #define regBIFPLR3_0_PCIE_RP_PIO_HDR_LOG0_BASE_IDX 5 |
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| 13331 | #define regBIFPLR3_0_PCIE_RP_PIO_HDR_LOG1_BASE_IDX 5 |
|---|
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|---|
| 13333 | #define regBIFPLR3_0_PCIE_RP_PIO_HDR_LOG2_BASE_IDX 5 |
|---|
| 13334 | #define regBIFPLR3_0_PCIE_RP_PIO_HDR_LOG3 0x400ceb |
|---|
| 13335 | #define regBIFPLR3_0_PCIE_RP_PIO_HDR_LOG3_BASE_IDX 5 |
|---|
| 13336 | #define regBIFPLR3_0_PCIE_RP_PIO_PREFIX_LOG0 0x400ced |
|---|
| 13337 | #define regBIFPLR3_0_PCIE_RP_PIO_PREFIX_LOG0_BASE_IDX 5 |
|---|
| 13338 | #define regBIFPLR3_0_PCIE_RP_PIO_PREFIX_LOG1 0x400cee |
|---|
| 13339 | #define regBIFPLR3_0_PCIE_RP_PIO_PREFIX_LOG1_BASE_IDX 5 |
|---|
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| 13728 | #define regBIFPLR4_0_PCIE_VC0_RESOURCE_CAP 0x401048 |
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| 13729 | #define regBIFPLR4_0_PCIE_VC0_RESOURCE_CAP_BASE_IDX 5 |
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|---|
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|---|
| 13732 | #define regBIFPLR4_0_PCIE_VC0_RESOURCE_STATUS 0x40104a |
|---|
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|---|
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| 13737 | #define regBIFPLR4_0_PCIE_VC1_RESOURCE_CNTL_BASE_IDX 5 |
|---|
| 13738 | #define regBIFPLR4_0_PCIE_VC1_RESOURCE_STATUS 0x40104d |
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|---|
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|---|
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|---|
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|---|
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| 13757 | #define regBIFPLR4_0_PCIE_CORR_ERR_MASK_BASE_IDX 5 |
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| 13770 | #define regBIFPLR4_0_PCIE_ROOT_ERR_STATUS 0x401060 |
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| 13771 | #define regBIFPLR4_0_PCIE_ROOT_ERR_STATUS_BASE_IDX 5 |
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| 13773 | #define regBIFPLR4_0_PCIE_ERR_SRC_ID_BASE_IDX 5 |
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|---|
| 13779 | #define regBIFPLR4_0_PCIE_TLP_PREFIX_LOG2_BASE_IDX 5 |
|---|
| 13780 | #define regBIFPLR4_0_PCIE_TLP_PREFIX_LOG3 0x401065 |
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| 13781 | #define regBIFPLR4_0_PCIE_TLP_PREFIX_LOG3_BASE_IDX 5 |
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| 13782 | #define regBIFPLR4_0_PCIE_SECONDARY_ENH_CAP_LIST 0x40109c |
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| 13783 | #define regBIFPLR4_0_PCIE_SECONDARY_ENH_CAP_LIST_BASE_IDX 5 |
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| 13785 | #define regBIFPLR4_0_PCIE_LINK_CNTL3_BASE_IDX 5 |
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|---|
| 13787 | #define regBIFPLR4_0_PCIE_LANE_ERROR_STATUS_BASE_IDX 5 |
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| 13790 | #define regBIFPLR4_0_PCIE_LANE_1_EQUALIZATION_CNTL 0x40109f |
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| 13791 | #define regBIFPLR4_0_PCIE_LANE_1_EQUALIZATION_CNTL_BASE_IDX 5 |
|---|
| 13792 | #define regBIFPLR4_0_PCIE_LANE_2_EQUALIZATION_CNTL 0x4010a0 |
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| 13793 | #define regBIFPLR4_0_PCIE_LANE_2_EQUALIZATION_CNTL_BASE_IDX 5 |
|---|
| 13794 | #define regBIFPLR4_0_PCIE_LANE_3_EQUALIZATION_CNTL 0x4010a0 |
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| 13795 | #define regBIFPLR4_0_PCIE_LANE_3_EQUALIZATION_CNTL_BASE_IDX 5 |
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| 13796 | #define regBIFPLR4_0_PCIE_LANE_4_EQUALIZATION_CNTL 0x4010a1 |
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| 13797 | #define regBIFPLR4_0_PCIE_LANE_4_EQUALIZATION_CNTL_BASE_IDX 5 |
|---|
| 13798 | #define regBIFPLR4_0_PCIE_LANE_5_EQUALIZATION_CNTL 0x4010a1 |
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| 13799 | #define regBIFPLR4_0_PCIE_LANE_5_EQUALIZATION_CNTL_BASE_IDX 5 |
|---|
| 13800 | #define regBIFPLR4_0_PCIE_LANE_6_EQUALIZATION_CNTL 0x4010a2 |
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| 13801 | #define regBIFPLR4_0_PCIE_LANE_6_EQUALIZATION_CNTL_BASE_IDX 5 |
|---|
| 13802 | #define regBIFPLR4_0_PCIE_LANE_7_EQUALIZATION_CNTL 0x4010a2 |
|---|
| 13803 | #define regBIFPLR4_0_PCIE_LANE_7_EQUALIZATION_CNTL_BASE_IDX 5 |
|---|
| 13804 | #define regBIFPLR4_0_PCIE_LANE_8_EQUALIZATION_CNTL 0x4010a3 |
|---|
| 13805 | #define regBIFPLR4_0_PCIE_LANE_8_EQUALIZATION_CNTL_BASE_IDX 5 |
|---|
| 13806 | #define regBIFPLR4_0_PCIE_LANE_9_EQUALIZATION_CNTL 0x4010a3 |
|---|
| 13807 | #define regBIFPLR4_0_PCIE_LANE_9_EQUALIZATION_CNTL_BASE_IDX 5 |
|---|
| 13808 | #define regBIFPLR4_0_PCIE_LANE_10_EQUALIZATION_CNTL 0x4010a4 |
|---|
| 13809 | #define regBIFPLR4_0_PCIE_LANE_10_EQUALIZATION_CNTL_BASE_IDX 5 |
|---|
| 13810 | #define regBIFPLR4_0_PCIE_LANE_11_EQUALIZATION_CNTL 0x4010a4 |
|---|
| 13811 | #define regBIFPLR4_0_PCIE_LANE_11_EQUALIZATION_CNTL_BASE_IDX 5 |
|---|
| 13812 | #define regBIFPLR4_0_PCIE_LANE_12_EQUALIZATION_CNTL 0x4010a5 |
|---|
| 13813 | #define regBIFPLR4_0_PCIE_LANE_12_EQUALIZATION_CNTL_BASE_IDX 5 |
|---|
| 13814 | #define regBIFPLR4_0_PCIE_LANE_13_EQUALIZATION_CNTL 0x4010a5 |
|---|
| 13815 | #define regBIFPLR4_0_PCIE_LANE_13_EQUALIZATION_CNTL_BASE_IDX 5 |
|---|
| 13816 | #define regBIFPLR4_0_PCIE_LANE_14_EQUALIZATION_CNTL 0x4010a6 |
|---|
| 13817 | #define regBIFPLR4_0_PCIE_LANE_14_EQUALIZATION_CNTL_BASE_IDX 5 |
|---|
| 13818 | #define regBIFPLR4_0_PCIE_LANE_15_EQUALIZATION_CNTL 0x4010a6 |
|---|
| 13819 | #define regBIFPLR4_0_PCIE_LANE_15_EQUALIZATION_CNTL_BASE_IDX 5 |
|---|
| 13820 | #define regBIFPLR4_0_PCIE_ACS_ENH_CAP_LIST 0x4010a8 |
|---|
| 13821 | #define regBIFPLR4_0_PCIE_ACS_ENH_CAP_LIST_BASE_IDX 5 |
|---|
| 13822 | #define regBIFPLR4_0_PCIE_ACS_CAP 0x4010a9 |
|---|
| 13823 | #define regBIFPLR4_0_PCIE_ACS_CAP_BASE_IDX 5 |
|---|
| 13824 | #define regBIFPLR4_0_PCIE_ACS_CNTL 0x4010a9 |
|---|
| 13825 | #define regBIFPLR4_0_PCIE_ACS_CNTL_BASE_IDX 5 |
|---|
| 13826 | #define regBIFPLR4_0_PCIE_MC_ENH_CAP_LIST 0x4010bc |
|---|
| 13827 | #define regBIFPLR4_0_PCIE_MC_ENH_CAP_LIST_BASE_IDX 5 |
|---|
| 13828 | #define regBIFPLR4_0_PCIE_MC_CAP 0x4010bd |
|---|
| 13829 | #define regBIFPLR4_0_PCIE_MC_CAP_BASE_IDX 5 |
|---|
| 13830 | #define regBIFPLR4_0_PCIE_MC_CNTL 0x4010bd |
|---|
| 13831 | #define regBIFPLR4_0_PCIE_MC_CNTL_BASE_IDX 5 |
|---|
| 13832 | #define regBIFPLR4_0_PCIE_MC_ADDR0 0x4010be |
|---|
| 13833 | #define regBIFPLR4_0_PCIE_MC_ADDR0_BASE_IDX 5 |
|---|
| 13834 | #define regBIFPLR4_0_PCIE_MC_ADDR1 0x4010bf |
|---|
| 13835 | #define regBIFPLR4_0_PCIE_MC_ADDR1_BASE_IDX 5 |
|---|
| 13836 | #define regBIFPLR4_0_PCIE_MC_RCV0 0x4010c0 |
|---|
| 13837 | #define regBIFPLR4_0_PCIE_MC_RCV0_BASE_IDX 5 |
|---|
| 13838 | #define regBIFPLR4_0_PCIE_MC_RCV1 0x4010c1 |
|---|
| 13839 | #define regBIFPLR4_0_PCIE_MC_RCV1_BASE_IDX 5 |
|---|
| 13840 | #define regBIFPLR4_0_PCIE_MC_BLOCK_ALL0 0x4010c2 |
|---|
| 13841 | #define regBIFPLR4_0_PCIE_MC_BLOCK_ALL0_BASE_IDX 5 |
|---|
| 13842 | #define regBIFPLR4_0_PCIE_MC_BLOCK_ALL1 0x4010c3 |
|---|
| 13843 | #define regBIFPLR4_0_PCIE_MC_BLOCK_ALL1_BASE_IDX 5 |
|---|
| 13844 | #define regBIFPLR4_0_PCIE_MC_BLOCK_UNTRANSLATED_0 0x4010c4 |
|---|
| 13845 | #define regBIFPLR4_0_PCIE_MC_BLOCK_UNTRANSLATED_0_BASE_IDX 5 |
|---|
| 13846 | #define regBIFPLR4_0_PCIE_MC_BLOCK_UNTRANSLATED_1 0x4010c5 |
|---|
| 13847 | #define regBIFPLR4_0_PCIE_MC_BLOCK_UNTRANSLATED_1_BASE_IDX 5 |
|---|
| 13848 | #define regBIFPLR4_0_PCIE_MC_OVERLAY_BAR0 0x4010c6 |
|---|
| 13849 | #define regBIFPLR4_0_PCIE_MC_OVERLAY_BAR0_BASE_IDX 5 |
|---|
| 13850 | #define regBIFPLR4_0_PCIE_MC_OVERLAY_BAR1 0x4010c7 |
|---|
| 13851 | #define regBIFPLR4_0_PCIE_MC_OVERLAY_BAR1_BASE_IDX 5 |
|---|
| 13852 | #define regBIFPLR4_0_PCIE_L1_PM_SUB_CAP_LIST 0x4010dc |
|---|
| 13853 | #define regBIFPLR4_0_PCIE_L1_PM_SUB_CAP_LIST_BASE_IDX 5 |
|---|
| 13854 | #define regBIFPLR4_0_PCIE_L1_PM_SUB_CAP 0x4010dd |
|---|
| 13855 | #define regBIFPLR4_0_PCIE_L1_PM_SUB_CAP_BASE_IDX 5 |
|---|
| 13856 | #define regBIFPLR4_0_PCIE_L1_PM_SUB_CNTL 0x4010de |
|---|
| 13857 | #define regBIFPLR4_0_PCIE_L1_PM_SUB_CNTL_BASE_IDX 5 |
|---|
| 13858 | #define regBIFPLR4_0_PCIE_L1_PM_SUB_CNTL2 0x4010df |
|---|
| 13859 | #define regBIFPLR4_0_PCIE_L1_PM_SUB_CNTL2_BASE_IDX 5 |
|---|
| 13860 | #define regBIFPLR4_0_PCIE_DPC_ENH_CAP_LIST 0x4010e0 |
|---|
| 13861 | #define regBIFPLR4_0_PCIE_DPC_ENH_CAP_LIST_BASE_IDX 5 |
|---|
| 13862 | #define regBIFPLR4_0_PCIE_DPC_CAP_LIST 0x4010e1 |
|---|
| 13863 | #define regBIFPLR4_0_PCIE_DPC_CAP_LIST_BASE_IDX 5 |
|---|
| 13864 | #define regBIFPLR4_0_PCIE_DPC_CNTL 0x4010e1 |
|---|
| 13865 | #define regBIFPLR4_0_PCIE_DPC_CNTL_BASE_IDX 5 |
|---|
| 13866 | #define regBIFPLR4_0_PCIE_DPC_STATUS 0x4010e2 |
|---|
| 13867 | #define regBIFPLR4_0_PCIE_DPC_STATUS_BASE_IDX 5 |
|---|
| 13868 | #define regBIFPLR4_0_PCIE_DPC_ERROR_SOURCE_ID 0x4010e2 |
|---|
| 13869 | #define regBIFPLR4_0_PCIE_DPC_ERROR_SOURCE_ID_BASE_IDX 5 |
|---|
| 13870 | #define regBIFPLR4_0_PCIE_RP_PIO_STATUS 0x4010e3 |
|---|
| 13871 | #define regBIFPLR4_0_PCIE_RP_PIO_STATUS_BASE_IDX 5 |
|---|
| 13872 | #define regBIFPLR4_0_PCIE_RP_PIO_MASK 0x4010e4 |
|---|
| 13873 | #define regBIFPLR4_0_PCIE_RP_PIO_MASK_BASE_IDX 5 |
|---|
| 13874 | #define regBIFPLR4_0_PCIE_RP_PIO_SEVERITY 0x4010e5 |
|---|
| 13875 | #define regBIFPLR4_0_PCIE_RP_PIO_SEVERITY_BASE_IDX 5 |
|---|
| 13876 | #define regBIFPLR4_0_PCIE_RP_PIO_SYSERROR 0x4010e6 |
|---|
| 13877 | #define regBIFPLR4_0_PCIE_RP_PIO_SYSERROR_BASE_IDX 5 |
|---|
| 13878 | #define regBIFPLR4_0_PCIE_RP_PIO_EXCEPTION 0x4010e7 |
|---|
| 13879 | #define regBIFPLR4_0_PCIE_RP_PIO_EXCEPTION_BASE_IDX 5 |
|---|
| 13880 | #define regBIFPLR4_0_PCIE_RP_PIO_HDR_LOG0 0x4010e8 |
|---|
| 13881 | #define regBIFPLR4_0_PCIE_RP_PIO_HDR_LOG0_BASE_IDX 5 |
|---|
| 13882 | #define regBIFPLR4_0_PCIE_RP_PIO_HDR_LOG1 0x4010e9 |
|---|
| 13883 | #define regBIFPLR4_0_PCIE_RP_PIO_HDR_LOG1_BASE_IDX 5 |
|---|
| 13884 | #define regBIFPLR4_0_PCIE_RP_PIO_HDR_LOG2 0x4010ea |
|---|
| 13885 | #define regBIFPLR4_0_PCIE_RP_PIO_HDR_LOG2_BASE_IDX 5 |
|---|
| 13886 | #define regBIFPLR4_0_PCIE_RP_PIO_HDR_LOG3 0x4010eb |
|---|
| 13887 | #define regBIFPLR4_0_PCIE_RP_PIO_HDR_LOG3_BASE_IDX 5 |
|---|
| 13888 | #define regBIFPLR4_0_PCIE_RP_PIO_PREFIX_LOG0 0x4010ed |
|---|
| 13889 | #define regBIFPLR4_0_PCIE_RP_PIO_PREFIX_LOG0_BASE_IDX 5 |
|---|
| 13890 | #define regBIFPLR4_0_PCIE_RP_PIO_PREFIX_LOG1 0x4010ee |
|---|
| 13891 | #define regBIFPLR4_0_PCIE_RP_PIO_PREFIX_LOG1_BASE_IDX 5 |
|---|
| 13892 | #define regBIFPLR4_0_PCIE_RP_PIO_PREFIX_LOG2 0x4010ef |
|---|
| 13893 | #define regBIFPLR4_0_PCIE_RP_PIO_PREFIX_LOG2_BASE_IDX 5 |
|---|
| 13894 | #define regBIFPLR4_0_PCIE_RP_PIO_PREFIX_LOG3 0x4010f0 |
|---|
| 13895 | #define regBIFPLR4_0_PCIE_RP_PIO_PREFIX_LOG3_BASE_IDX 5 |
|---|
| 13896 | #define regBIFPLR4_0_PCIE_ESM_CAP_LIST 0x4010f1 |
|---|
| 13897 | #define regBIFPLR4_0_PCIE_ESM_CAP_LIST_BASE_IDX 5 |
|---|
| 13898 | #define 0x4010f2 |
|---|
| 13899 | #define 5 |
|---|
| 13900 | #define 0x4010f3 |
|---|
| 13901 | #define 5 |
|---|
| 13902 | #define regBIFPLR4_0_PCIE_ESM_STATUS 0x4010f3 |
|---|
| 13903 | #define regBIFPLR4_0_PCIE_ESM_STATUS_BASE_IDX 5 |
|---|
| 13904 | #define regBIFPLR4_0_PCIE_ESM_CTRL 0x4010f4 |
|---|
| 13905 | #define regBIFPLR4_0_PCIE_ESM_CTRL_BASE_IDX 5 |
|---|
| 13906 | #define regBIFPLR4_0_PCIE_ESM_CAP_1 0x4010f5 |
|---|
| 13907 | #define regBIFPLR4_0_PCIE_ESM_CAP_1_BASE_IDX 5 |
|---|
| 13908 | #define regBIFPLR4_0_PCIE_ESM_CAP_2 0x4010f6 |
|---|
| 13909 | #define regBIFPLR4_0_PCIE_ESM_CAP_2_BASE_IDX 5 |
|---|
| 13910 | #define regBIFPLR4_0_PCIE_ESM_CAP_3 0x4010f7 |
|---|
| 13911 | #define regBIFPLR4_0_PCIE_ESM_CAP_3_BASE_IDX 5 |
|---|
| 13912 | #define regBIFPLR4_0_PCIE_ESM_CAP_4 0x4010f8 |
|---|
| 13913 | #define regBIFPLR4_0_PCIE_ESM_CAP_4_BASE_IDX 5 |
|---|
| 13914 | #define regBIFPLR4_0_PCIE_ESM_CAP_5 0x4010f9 |
|---|
| 13915 | #define regBIFPLR4_0_PCIE_ESM_CAP_5_BASE_IDX 5 |
|---|
| 13916 | #define regBIFPLR4_0_PCIE_ESM_CAP_6 0x4010fa |
|---|
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| 14215 | #define regBIFP0_0_PCIE_LC_LINK_MANAGEMENT_MASK_BASE_IDX 5 |
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| 14265 | #define regBIFP0_0_PCIE_TX_ACK_LATENCY_LIMIT_BASE_IDX 5 |
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|---|
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| 14375 | #define regBIFP1_0_PCIE_LC_BEST_EQ_SETTINGS_BASE_IDX 5 |
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| 14381 | #define regBIFP1_0_PCIE_LC_CNTL7_BASE_IDX 5 |
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| 14383 | #define regBIFP1_0_PCIE_LC_LINK_MANAGEMENT_MASK_BASE_IDX 5 |
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|---|
| 14385 | #define regBIFP1_0_PCIEP_STRAP_LC_BASE_IDX 5 |
|---|
| 14386 | #define regBIFP1_0_PCIEP_STRAP_MISC 0x4104c1 |
|---|
| 14387 | #define regBIFP1_0_PCIEP_STRAP_MISC_BASE_IDX 5 |
|---|
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| 14389 | #define regBIFP1_0_PCIEP_STRAP_LC2_BASE_IDX 5 |
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| 14391 | #define regBIFP1_0_PCIE_LC_L1_PM_SUBSTATE_BASE_IDX 5 |
|---|
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|---|
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|---|
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|---|
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|---|
| 14397 | #define regBIFP1_0_PCIE_LC_L1_PM_SUBSTATE4_BASE_IDX 5 |
|---|
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| 14399 | #define regBIFP1_0_PCIE_LC_L1_PM_SUBSTATE5_BASE_IDX 5 |
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| 14400 | #define regBIFP1_0_PCIEP_BCH_ECC_CNTL 0x4104d0 |
|---|
| 14401 | #define regBIFP1_0_PCIEP_BCH_ECC_CNTL_BASE_IDX 5 |
|---|
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|---|
| 14403 | #define regBIFP1_0_PCIE_LC_CNTL8_BASE_IDX 5 |
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|---|
| 14405 | #define regBIFP1_0_PCIE_LC_CNTL9_BASE_IDX 5 |
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|---|
| 14411 | #define regBIFP1_0_PCIE_LC_FINE_GRAIN_CLK_GATE_OVERRIDES_BASE_IDX 5 |
|---|
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|---|
| 14413 | #define regBIFP1_0_PCIE_LC_CNTL10_BASE_IDX 5 |
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|---|
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|---|
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| 14417 | #define regBIFP1_0_PCIE_LC_SAVE_RESTORE_2_BASE_IDX 5 |
|---|
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| 14419 | #define regBIFP1_0_PCIE_LC_CNTL11_BASE_IDX 5 |
|---|
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|---|
| 14421 | #define regBIFP1_0_PCIE_LC_CNTL12_BASE_IDX 5 |
|---|
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|---|
| 14423 | #define regBIFP1_0_PCIE_LC_SPEED_CNTL2_BASE_IDX 5 |
|---|
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| 14425 | #define regBIFP1_0_PCIE_LC_FORCE_COEFF3_BASE_IDX 5 |
|---|
| 14426 | #define regBIFP1_0_PCIE_LC_FORCE_EQ_REQ_COEFF3 0x410507 |
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| 14427 | #define regBIFP1_0_PCIE_LC_FORCE_EQ_REQ_COEFF3_BASE_IDX 5 |
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| 14428 | #define regBIFP1_0_PCIE_TX_SEQ 0x410588 |
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| 14429 | #define regBIFP1_0_PCIE_TX_SEQ_BASE_IDX 5 |
|---|
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|---|
| 14431 | #define regBIFP1_0_PCIE_TX_REPLAY_BASE_IDX 5 |
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|---|
| 14433 | #define regBIFP1_0_PCIE_TX_ACK_LATENCY_LIMIT_BASE_IDX 5 |
|---|
| 14434 | #define regBIFP1_0_PCIE_TX_CREDITS_FCU_THRESHOLD 0x410590 |
|---|
| 14435 | #define regBIFP1_0_PCIE_TX_CREDITS_FCU_THRESHOLD_BASE_IDX 5 |
|---|
| 14436 | #define regBIFP1_0_PCIE_TX_VENDOR_SPECIFIC 0x410594 |
|---|
| 14437 | #define regBIFP1_0_PCIE_TX_VENDOR_SPECIFIC_BASE_IDX 5 |
|---|
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|---|
| 14439 | #define regBIFP1_0_PCIE_TX_NOP_DLLP_BASE_IDX 5 |
|---|
| 14440 | #define regBIFP1_0_PCIE_TX_REQUEST_NUM_CNTL 0x410598 |
|---|
| 14441 | #define regBIFP1_0_PCIE_TX_REQUEST_NUM_CNTL_BASE_IDX 5 |
|---|
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| 14443 | #define regBIFP1_0_PCIE_TX_CREDITS_ADVT_P_BASE_IDX 5 |
|---|
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| 14445 | #define regBIFP1_0_PCIE_TX_CREDITS_ADVT_NP_BASE_IDX 5 |
|---|
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| 14447 | #define regBIFP1_0_PCIE_TX_CREDITS_ADVT_CPL_BASE_IDX 5 |
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| 14449 | #define regBIFP1_0_PCIE_TX_CREDITS_INIT_P_BASE_IDX 5 |
|---|
| 14450 | #define regBIFP1_0_PCIE_TX_CREDITS_INIT_NP 0x4105a4 |
|---|
| 14451 | #define regBIFP1_0_PCIE_TX_CREDITS_INIT_NP_BASE_IDX 5 |
|---|
| 14452 | #define regBIFP1_0_PCIE_TX_CREDITS_INIT_CPL 0x4105a5 |
|---|
| 14453 | #define regBIFP1_0_PCIE_TX_CREDITS_INIT_CPL_BASE_IDX 5 |
|---|
| 14454 | #define regBIFP1_0_PCIE_TX_CREDITS_STATUS 0x4105a6 |
|---|
| 14455 | #define regBIFP1_0_PCIE_TX_CREDITS_STATUS_BASE_IDX 5 |
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| 14457 | #define regBIFP1_0_PCIE_FC_P_BASE_IDX 5 |
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| 14459 | #define regBIFP1_0_PCIE_FC_NP_BASE_IDX 5 |
|---|
| 14460 | #define regBIFP1_0_PCIE_FC_CPL 0x4105aa |
|---|
| 14461 | #define regBIFP1_0_PCIE_FC_CPL_BASE_IDX 5 |
|---|
| 14462 | #define regBIFP1_0_PCIE_FC_P_VC1 0x4105ab |
|---|
| 14463 | #define regBIFP1_0_PCIE_FC_P_VC1_BASE_IDX 5 |
|---|
| 14464 | #define regBIFP1_0_PCIE_FC_NP_VC1 0x4105ac |
|---|
| 14465 | #define regBIFP1_0_PCIE_FC_NP_VC1_BASE_IDX 5 |
|---|
| 14466 | #define regBIFP1_0_PCIE_FC_CPL_VC1 0x4105ad |
|---|
| 14467 | #define regBIFP1_0_PCIE_FC_CPL_VC1_BASE_IDX 5 |
|---|
| 14468 | |
|---|
| 14469 | |
|---|
| 14470 | // addressBlock: nbio_pcie0_bifp2_pciedir_p |
|---|
| 14471 | // base address: 0x11142000 |
|---|
| 14472 | #define regBIFP2_0_PCIEP_RESERVED 0x410800 |
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| 14473 | #define regBIFP2_0_PCIEP_RESERVED_BASE_IDX 5 |
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| 14475 | #define regBIFP2_0_PCIEP_SCRATCH_BASE_IDX 5 |
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|---|
| 14477 | #define regBIFP2_0_PCIEP_PORT_CNTL_BASE_IDX 5 |
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|---|
| 14479 | #define regBIFP2_0_PCIE_TX_REQUESTER_ID_BASE_IDX 5 |
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|---|
| 14481 | #define regBIFP2_0_PCIE_P_PORT_LANE_STATUS_BASE_IDX 5 |
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| 14482 | #define regBIFP2_0_PCIE_ERR_CNTL 0x41086a |
|---|
| 14483 | #define regBIFP2_0_PCIE_ERR_CNTL_BASE_IDX 5 |
|---|
| 14484 | #define regBIFP2_0_PCIE_RX_CNTL 0x410870 |
|---|
| 14485 | #define regBIFP2_0_PCIE_RX_CNTL_BASE_IDX 5 |
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| 14486 | #define regBIFP2_0_PCIE_RX_EXPECTED_SEQNUM 0x410871 |
|---|
| 14487 | #define regBIFP2_0_PCIE_RX_EXPECTED_SEQNUM_BASE_IDX 5 |
|---|
| 14488 | #define regBIFP2_0_PCIE_RX_VENDOR_SPECIFIC 0x410872 |
|---|
| 14489 | #define regBIFP2_0_PCIE_RX_VENDOR_SPECIFIC_BASE_IDX 5 |
|---|
| 14490 | #define regBIFP2_0_PCIE_RX_CNTL3 0x410874 |
|---|
| 14491 | #define regBIFP2_0_PCIE_RX_CNTL3_BASE_IDX 5 |
|---|
| 14492 | #define regBIFP2_0_PCIE_RX_CREDITS_ALLOCATED_P 0x410880 |
|---|
| 14493 | #define regBIFP2_0_PCIE_RX_CREDITS_ALLOCATED_P_BASE_IDX 5 |
|---|
| 14494 | #define regBIFP2_0_PCIE_RX_CREDITS_ALLOCATED_NP 0x410881 |
|---|
| 14495 | #define regBIFP2_0_PCIE_RX_CREDITS_ALLOCATED_NP_BASE_IDX 5 |
|---|
| 14496 | #define regBIFP2_0_PCIE_RX_CREDITS_ALLOCATED_CPL 0x410882 |
|---|
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|---|
| 14498 | #define regBIFP2_0_PCIEP_ERROR_INJECT_PHYSICAL 0x410883 |
|---|
| 14499 | #define regBIFP2_0_PCIEP_ERROR_INJECT_PHYSICAL_BASE_IDX 5 |
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| 14501 | #define regBIFP2_0_PCIEP_ERROR_INJECT_TRANSACTION_BASE_IDX 5 |
|---|
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| 14514 | #define regBIFP2_0_PCIE_LC_STATE0 0x4108a5 |
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|---|
| 14517 | #define regBIFP2_0_PCIE_LC_STATE1_BASE_IDX 5 |
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| 14533 | #define regBIFP2_0_PCIE_LC_LANE_CNTL_BASE_IDX 5 |
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| 14535 | #define regBIFP2_0_PCIE_LC_CNTL3_BASE_IDX 5 |
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| 14537 | #define regBIFP2_0_PCIE_LC_CNTL4_BASE_IDX 5 |
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| 14543 | #define regBIFP2_0_PCIE_LC_BEST_EQ_SETTINGS_BASE_IDX 5 |
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| 14549 | #define regBIFP2_0_PCIE_LC_CNTL7_BASE_IDX 5 |
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| 14551 | #define regBIFP2_0_PCIE_LC_LINK_MANAGEMENT_MASK_BASE_IDX 5 |
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| 14552 | #define regBIFP2_0_PCIEP_STRAP_LC 0x4108c0 |
|---|
| 14553 | #define regBIFP2_0_PCIEP_STRAP_LC_BASE_IDX 5 |
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| 14554 | #define regBIFP2_0_PCIEP_STRAP_MISC 0x4108c1 |
|---|
| 14555 | #define regBIFP2_0_PCIEP_STRAP_MISC_BASE_IDX 5 |
|---|
| 14556 | #define regBIFP2_0_PCIEP_STRAP_LC2 0x4108c2 |
|---|
| 14557 | #define regBIFP2_0_PCIEP_STRAP_LC2_BASE_IDX 5 |
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|---|
| 14559 | #define regBIFP2_0_PCIE_LC_L1_PM_SUBSTATE_BASE_IDX 5 |
|---|
| 14560 | #define regBIFP2_0_PCIE_LC_L1_PM_SUBSTATE2 0x4108c7 |
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| 14561 | #define regBIFP2_0_PCIE_LC_L1_PM_SUBSTATE2_BASE_IDX 5 |
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| 14569 | #define regBIFP2_0_PCIEP_BCH_ECC_CNTL_BASE_IDX 5 |
|---|
| 14570 | #define regBIFP2_0_PCIE_LC_CNTL8 0x4108dd |
|---|
| 14571 | #define regBIFP2_0_PCIE_LC_CNTL8_BASE_IDX 5 |
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| 14572 | #define regBIFP2_0_PCIE_LC_CNTL9 0x4108de |
|---|
| 14573 | #define regBIFP2_0_PCIE_LC_CNTL9_BASE_IDX 5 |
|---|
| 14574 | #define regBIFP2_0_PCIE_LC_FORCE_COEFF2 0x4108df |
|---|
| 14575 | #define regBIFP2_0_PCIE_LC_FORCE_COEFF2_BASE_IDX 5 |
|---|
| 14576 | #define regBIFP2_0_PCIE_LC_FORCE_EQ_REQ_COEFF2 0x4108e0 |
|---|
| 14577 | #define regBIFP2_0_PCIE_LC_FORCE_EQ_REQ_COEFF2_BASE_IDX 5 |
|---|
| 14578 | #define regBIFP2_0_PCIE_LC_FINE_GRAIN_CLK_GATE_OVERRIDES 0x4108e2 |
|---|
| 14579 | #define regBIFP2_0_PCIE_LC_FINE_GRAIN_CLK_GATE_OVERRIDES_BASE_IDX 5 |
|---|
| 14580 | #define regBIFP2_0_PCIE_LC_CNTL10 0x4108e3 |
|---|
| 14581 | #define regBIFP2_0_PCIE_LC_CNTL10_BASE_IDX 5 |
|---|
| 14582 | #define regBIFP2_0_PCIE_LC_SAVE_RESTORE_1 0x4108e6 |
|---|
| 14583 | #define regBIFP2_0_PCIE_LC_SAVE_RESTORE_1_BASE_IDX 5 |
|---|
| 14584 | #define regBIFP2_0_PCIE_LC_SAVE_RESTORE_2 0x4108e7 |
|---|
| 14585 | #define regBIFP2_0_PCIE_LC_SAVE_RESTORE_2_BASE_IDX 5 |
|---|
| 14586 | #define regBIFP2_0_PCIE_LC_CNTL11 0x410903 |
|---|
| 14587 | #define regBIFP2_0_PCIE_LC_CNTL11_BASE_IDX 5 |
|---|
| 14588 | #define regBIFP2_0_PCIE_LC_CNTL12 0x410904 |
|---|
| 14589 | #define regBIFP2_0_PCIE_LC_CNTL12_BASE_IDX 5 |
|---|
| 14590 | #define regBIFP2_0_PCIE_LC_SPEED_CNTL2 0x410905 |
|---|
| 14591 | #define regBIFP2_0_PCIE_LC_SPEED_CNTL2_BASE_IDX 5 |
|---|
| 14592 | #define regBIFP2_0_PCIE_LC_FORCE_COEFF3 0x410906 |
|---|
| 14593 | #define regBIFP2_0_PCIE_LC_FORCE_COEFF3_BASE_IDX 5 |
|---|
| 14594 | #define regBIFP2_0_PCIE_LC_FORCE_EQ_REQ_COEFF3 0x410907 |
|---|
| 14595 | #define regBIFP2_0_PCIE_LC_FORCE_EQ_REQ_COEFF3_BASE_IDX 5 |
|---|
| 14596 | #define regBIFP2_0_PCIE_TX_SEQ 0x410988 |
|---|
| 14597 | #define regBIFP2_0_PCIE_TX_SEQ_BASE_IDX 5 |
|---|
| 14598 | #define regBIFP2_0_PCIE_TX_REPLAY 0x410989 |
|---|
| 14599 | #define regBIFP2_0_PCIE_TX_REPLAY_BASE_IDX 5 |
|---|
| 14600 | #define regBIFP2_0_PCIE_TX_ACK_LATENCY_LIMIT 0x41098c |
|---|
| 14601 | #define regBIFP2_0_PCIE_TX_ACK_LATENCY_LIMIT_BASE_IDX 5 |
|---|
| 14602 | #define regBIFP2_0_PCIE_TX_CREDITS_FCU_THRESHOLD 0x410990 |
|---|
| 14603 | #define regBIFP2_0_PCIE_TX_CREDITS_FCU_THRESHOLD_BASE_IDX 5 |
|---|
| 14604 | #define regBIFP2_0_PCIE_TX_VENDOR_SPECIFIC 0x410994 |
|---|
| 14605 | #define regBIFP2_0_PCIE_TX_VENDOR_SPECIFIC_BASE_IDX 5 |
|---|
| 14606 | #define regBIFP2_0_PCIE_TX_NOP_DLLP 0x410995 |
|---|
| 14607 | #define regBIFP2_0_PCIE_TX_NOP_DLLP_BASE_IDX 5 |
|---|
| 14608 | #define regBIFP2_0_PCIE_TX_REQUEST_NUM_CNTL 0x410998 |
|---|
| 14609 | #define regBIFP2_0_PCIE_TX_REQUEST_NUM_CNTL_BASE_IDX 5 |
|---|
| 14610 | #define regBIFP2_0_PCIE_TX_CREDITS_ADVT_P 0x4109a0 |
|---|
| 14611 | #define regBIFP2_0_PCIE_TX_CREDITS_ADVT_P_BASE_IDX 5 |
|---|
| 14612 | #define regBIFP2_0_PCIE_TX_CREDITS_ADVT_NP 0x4109a1 |
|---|
| 14613 | #define regBIFP2_0_PCIE_TX_CREDITS_ADVT_NP_BASE_IDX 5 |
|---|
| 14614 | #define regBIFP2_0_PCIE_TX_CREDITS_ADVT_CPL 0x4109a2 |
|---|
| 14615 | #define regBIFP2_0_PCIE_TX_CREDITS_ADVT_CPL_BASE_IDX 5 |
|---|
| 14616 | #define regBIFP2_0_PCIE_TX_CREDITS_INIT_P 0x4109a3 |
|---|
| 14617 | #define regBIFP2_0_PCIE_TX_CREDITS_INIT_P_BASE_IDX 5 |
|---|
| 14618 | #define regBIFP2_0_PCIE_TX_CREDITS_INIT_NP 0x4109a4 |
|---|
| 14619 | #define regBIFP2_0_PCIE_TX_CREDITS_INIT_NP_BASE_IDX 5 |
|---|
| 14620 | #define regBIFP2_0_PCIE_TX_CREDITS_INIT_CPL 0x4109a5 |
|---|
| 14621 | #define regBIFP2_0_PCIE_TX_CREDITS_INIT_CPL_BASE_IDX 5 |
|---|
| 14622 | #define regBIFP2_0_PCIE_TX_CREDITS_STATUS 0x4109a6 |
|---|
| 14623 | #define regBIFP2_0_PCIE_TX_CREDITS_STATUS_BASE_IDX 5 |
|---|
| 14624 | #define regBIFP2_0_PCIE_FC_P 0x4109a8 |
|---|
| 14625 | #define regBIFP2_0_PCIE_FC_P_BASE_IDX 5 |
|---|
| 14626 | #define regBIFP2_0_PCIE_FC_NP 0x4109a9 |
|---|
| 14627 | #define regBIFP2_0_PCIE_FC_NP_BASE_IDX 5 |
|---|
| 14628 | #define regBIFP2_0_PCIE_FC_CPL 0x4109aa |
|---|
| 14629 | #define regBIFP2_0_PCIE_FC_CPL_BASE_IDX 5 |
|---|
| 14630 | #define regBIFP2_0_PCIE_FC_P_VC1 0x4109ab |
|---|
| 14631 | #define regBIFP2_0_PCIE_FC_P_VC1_BASE_IDX 5 |
|---|
| 14632 | #define regBIFP2_0_PCIE_FC_NP_VC1 0x4109ac |
|---|
| 14633 | #define regBIFP2_0_PCIE_FC_NP_VC1_BASE_IDX 5 |
|---|
| 14634 | #define regBIFP2_0_PCIE_FC_CPL_VC1 0x4109ad |
|---|
| 14635 | #define regBIFP2_0_PCIE_FC_CPL_VC1_BASE_IDX 5 |
|---|
| 14636 | |
|---|
| 14637 | |
|---|
| 14638 | // addressBlock: nbio_pcie0_bifp3_pciedir_p |
|---|
| 14639 | // base address: 0x11143000 |
|---|
| 14640 | #define regBIFP3_0_PCIEP_RESERVED 0x410c00 |
|---|
| 14641 | #define regBIFP3_0_PCIEP_RESERVED_BASE_IDX 5 |
|---|
| 14642 | #define regBIFP3_0_PCIEP_SCRATCH 0x410c01 |
|---|
| 14643 | #define regBIFP3_0_PCIEP_SCRATCH_BASE_IDX 5 |
|---|
| 14644 | #define regBIFP3_0_PCIEP_PORT_CNTL 0x410c10 |
|---|
| 14645 | #define regBIFP3_0_PCIEP_PORT_CNTL_BASE_IDX 5 |
|---|
| 14646 | #define regBIFP3_0_PCIE_TX_REQUESTER_ID 0x410c21 |
|---|
| 14647 | #define regBIFP3_0_PCIE_TX_REQUESTER_ID_BASE_IDX 5 |
|---|
| 14648 | #define regBIFP3_0_PCIE_P_PORT_LANE_STATUS 0x410c50 |
|---|
| 14649 | #define regBIFP3_0_PCIE_P_PORT_LANE_STATUS_BASE_IDX 5 |
|---|
| 14650 | #define regBIFP3_0_PCIE_ERR_CNTL 0x410c6a |
|---|
| 14651 | #define regBIFP3_0_PCIE_ERR_CNTL_BASE_IDX 5 |
|---|
| 14652 | #define regBIFP3_0_PCIE_RX_CNTL 0x410c70 |
|---|
| 14653 | #define regBIFP3_0_PCIE_RX_CNTL_BASE_IDX 5 |
|---|
| 14654 | #define regBIFP3_0_PCIE_RX_EXPECTED_SEQNUM 0x410c71 |
|---|
| 14655 | #define regBIFP3_0_PCIE_RX_EXPECTED_SEQNUM_BASE_IDX 5 |
|---|
| 14656 | #define regBIFP3_0_PCIE_RX_VENDOR_SPECIFIC 0x410c72 |
|---|
| 14657 | #define regBIFP3_0_PCIE_RX_VENDOR_SPECIFIC_BASE_IDX 5 |
|---|
| 14658 | #define regBIFP3_0_PCIE_RX_CNTL3 0x410c74 |
|---|
| 14659 | #define regBIFP3_0_PCIE_RX_CNTL3_BASE_IDX 5 |
|---|
| 14660 | #define regBIFP3_0_PCIE_RX_CREDITS_ALLOCATED_P 0x410c80 |
|---|
| 14661 | #define regBIFP3_0_PCIE_RX_CREDITS_ALLOCATED_P_BASE_IDX 5 |
|---|
| 14662 | #define regBIFP3_0_PCIE_RX_CREDITS_ALLOCATED_NP 0x410c81 |
|---|
| 14663 | #define regBIFP3_0_PCIE_RX_CREDITS_ALLOCATED_NP_BASE_IDX 5 |
|---|
| 14664 | #define regBIFP3_0_PCIE_RX_CREDITS_ALLOCATED_CPL 0x410c82 |
|---|
| 14665 | #define regBIFP3_0_PCIE_RX_CREDITS_ALLOCATED_CPL_BASE_IDX 5 |
|---|
| 14666 | #define regBIFP3_0_PCIEP_ERROR_INJECT_PHYSICAL 0x410c83 |
|---|
| 14667 | #define regBIFP3_0_PCIEP_ERROR_INJECT_PHYSICAL_BASE_IDX 5 |
|---|
| 14668 | #define regBIFP3_0_PCIEP_ERROR_INJECT_TRANSACTION 0x410c84 |
|---|
| 14669 | #define regBIFP3_0_PCIEP_ERROR_INJECT_TRANSACTION_BASE_IDX 5 |
|---|
| 14670 | #define regBIFP3_0_PCIEP_NAK_COUNTER 0x410c86 |
|---|
| 14671 | #define regBIFP3_0_PCIEP_NAK_COUNTER_BASE_IDX 5 |
|---|
| 14672 | #define regBIFP3_0_PCIE_LC_CNTL 0x410ca0 |
|---|
| 14673 | #define regBIFP3_0_PCIE_LC_CNTL_BASE_IDX 5 |
|---|
| 14674 | #define regBIFP3_0_PCIE_LC_TRAINING_CNTL 0x410ca1 |
|---|
| 14675 | #define regBIFP3_0_PCIE_LC_TRAINING_CNTL_BASE_IDX 5 |
|---|
| 14676 | #define regBIFP3_0_PCIE_LC_LINK_WIDTH_CNTL 0x410ca2 |
|---|
| 14677 | #define regBIFP3_0_PCIE_LC_LINK_WIDTH_CNTL_BASE_IDX 5 |
|---|
| 14678 | #define regBIFP3_0_PCIE_LC_N_FTS_CNTL 0x410ca3 |
|---|
| 14679 | #define regBIFP3_0_PCIE_LC_N_FTS_CNTL_BASE_IDX 5 |
|---|
| 14680 | #define regBIFP3_0_PCIE_LC_SPEED_CNTL 0x410ca4 |
|---|
| 14681 | #define regBIFP3_0_PCIE_LC_SPEED_CNTL_BASE_IDX 5 |
|---|
| 14682 | #define regBIFP3_0_PCIE_LC_STATE0 0x410ca5 |
|---|
| 14683 | #define regBIFP3_0_PCIE_LC_STATE0_BASE_IDX 5 |
|---|
| 14684 | #define regBIFP3_0_PCIE_LC_STATE1 0x410ca6 |
|---|
| 14685 | #define regBIFP3_0_PCIE_LC_STATE1_BASE_IDX 5 |
|---|
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| 14823 | #define regBIFP4_0_PCIE_RX_EXPECTED_SEQNUM_BASE_IDX 5 |
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| 14835 | #define regBIFP4_0_PCIEP_ERROR_INJECT_PHYSICAL_BASE_IDX 5 |
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| 14843 | #define regBIFP4_0_PCIE_LC_TRAINING_CNTL_BASE_IDX 5 |
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|---|
| 14885 | #define regBIFP4_0_PCIE_LC_CNTL7_BASE_IDX 5 |
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| 14886 | #define regBIFP4_0_PCIE_LC_LINK_MANAGEMENT_MASK 0x4110be |
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| 14887 | #define regBIFP4_0_PCIE_LC_LINK_MANAGEMENT_MASK_BASE_IDX 5 |
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| 14889 | #define regBIFP4_0_PCIEP_STRAP_LC_BASE_IDX 5 |
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| 14891 | #define regBIFP4_0_PCIEP_STRAP_MISC_BASE_IDX 5 |
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| 14937 | #define regBIFP4_0_PCIE_TX_ACK_LATENCY_LIMIT_BASE_IDX 5 |
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| 14941 | #define regBIFP4_0_PCIE_TX_VENDOR_SPECIFIC_BASE_IDX 5 |
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| 14943 | #define regBIFP4_0_PCIE_TX_NOP_DLLP_BASE_IDX 5 |
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| 14944 | #define regBIFP4_0_PCIE_TX_REQUEST_NUM_CNTL 0x411198 |
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| 14951 | #define regBIFP4_0_PCIE_TX_CREDITS_ADVT_CPL_BASE_IDX 5 |
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|---|
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|---|
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| 14961 | #define regBIFP4_0_PCIE_FC_P_BASE_IDX 5 |
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| 14963 | #define regBIFP4_0_PCIE_FC_NP_BASE_IDX 5 |
|---|
| 14964 | #define regBIFP4_0_PCIE_FC_CPL 0x4111aa |
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| 14965 | #define regBIFP4_0_PCIE_FC_CPL_BASE_IDX 5 |
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|---|
| 14967 | #define regBIFP4_0_PCIE_FC_P_VC1_BASE_IDX 5 |
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| 14968 | #define regBIFP4_0_PCIE_FC_NP_VC1 0x4111ac |
|---|
| 14969 | #define regBIFP4_0_PCIE_FC_NP_VC1_BASE_IDX 5 |
|---|
| 14970 | #define regBIFP4_0_PCIE_FC_CPL_VC1 0x4111ad |
|---|
| 14971 | #define regBIFP4_0_PCIE_FC_CPL_VC1_BASE_IDX 5 |
|---|
| 14972 | |
|---|
| 14973 | |
|---|
| 14974 | // addressBlock: nbio_pcie0_pciedir |
|---|
| 14975 | // base address: 0x11180000 |
|---|
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| 14977 | #define regBIF0_PCIE_RESERVED_BASE_IDX 5 |
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| 14979 | #define regBIF0_PCIE_SCRATCH_BASE_IDX 5 |
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|---|
| 14983 | #define regBIF0_PCIE_RX_NUM_NAK_GENERATED_BASE_IDX 5 |
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| 14984 | #define regBIF0_PCIE_CNTL 0x420010 |
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| 14987 | #define regBIF0_PCIE_CONFIG_CNTL_BASE_IDX 5 |
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| 14989 | #define regBIF0_PCIE_DEBUG_CNTL_BASE_IDX 5 |
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| 14990 | #define regBIF0_PCIE_RX_CNTL5 0x420018 |
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| 14991 | #define regBIF0_PCIE_RX_CNTL5_BASE_IDX 5 |
|---|
| 14992 | #define regBIF0_PCIE_RX_CNTL4 0x420019 |
|---|
| 14993 | #define regBIF0_PCIE_RX_CNTL4_BASE_IDX 5 |
|---|
| 14994 | #define regBIF0_PCIE_COMMON_AER_MASK 0x42001a |
|---|
| 14995 | #define regBIF0_PCIE_COMMON_AER_MASK_BASE_IDX 5 |
|---|
| 14996 | #define regBIF0_PCIE_CNTL2 0x42001c |
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| 14997 | #define regBIF0_PCIE_CNTL2_BASE_IDX 5 |
|---|
| 14998 | #define regBIF0_PCIE_RX_CNTL2 0x42001d |
|---|
| 14999 | #define regBIF0_PCIE_RX_CNTL2_BASE_IDX 5 |
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| 15000 | #define regBIF0_PCIE_CI_CNTL 0x420020 |
|---|
| 15001 | #define regBIF0_PCIE_CI_CNTL_BASE_IDX 5 |
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| 15002 | #define regBIF0_PCIE_BUS_CNTL 0x420021 |
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| 15003 | #define regBIF0_PCIE_BUS_CNTL_BASE_IDX 5 |
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| 15004 | #define regBIF0_PCIE_LC_STATE6 0x420022 |
|---|
| 15005 | #define regBIF0_PCIE_LC_STATE6_BASE_IDX 5 |
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| 15007 | #define regBIF0_PCIE_LC_STATE7_BASE_IDX 5 |
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| 15008 | #define regBIF0_PCIE_LC_STATE8 0x420024 |
|---|
| 15009 | #define regBIF0_PCIE_LC_STATE8_BASE_IDX 5 |
|---|
| 15010 | #define regBIF0_PCIE_LC_STATE9 0x420025 |
|---|
| 15011 | #define regBIF0_PCIE_LC_STATE9_BASE_IDX 5 |
|---|
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| 15013 | #define regBIF0_PCIE_LC_STATE10_BASE_IDX 5 |
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|---|
| 15015 | #define regBIF0_PCIE_LC_STATE11_BASE_IDX 5 |
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| 15016 | #define regBIF0_PCIE_LC_STATUS1 0x420028 |
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| 15017 | #define regBIF0_PCIE_LC_STATUS1_BASE_IDX 5 |
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| 15018 | #define regBIF0_PCIE_LC_STATUS2 0x420029 |
|---|
| 15019 | #define regBIF0_PCIE_LC_STATUS2_BASE_IDX 5 |
|---|
| 15020 | #define regBIF0_PCIE_WPR_CNTL 0x420030 |
|---|
| 15021 | #define regBIF0_PCIE_WPR_CNTL_BASE_IDX 5 |
|---|
| 15022 | #define regBIF0_PCIE_RX_LAST_TLP0 0x420031 |
|---|
| 15023 | #define regBIF0_PCIE_RX_LAST_TLP0_BASE_IDX 5 |
|---|
| 15024 | #define regBIF0_PCIE_RX_LAST_TLP1 0x420032 |
|---|
| 15025 | #define regBIF0_PCIE_RX_LAST_TLP1_BASE_IDX 5 |
|---|
| 15026 | #define regBIF0_PCIE_RX_LAST_TLP2 0x420033 |
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| 15027 | #define regBIF0_PCIE_RX_LAST_TLP2_BASE_IDX 5 |
|---|
| 15028 | #define regBIF0_PCIE_RX_LAST_TLP3 0x420034 |
|---|
| 15029 | #define regBIF0_PCIE_RX_LAST_TLP3_BASE_IDX 5 |
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| 15030 | #define regBIF0_PCIE_I2C_REG_ADDR_EXPAND 0x42003a |
|---|
| 15031 | #define regBIF0_PCIE_I2C_REG_ADDR_EXPAND_BASE_IDX 5 |
|---|
| 15032 | #define regBIF0_PCIE_I2C_REG_DATA 0x42003b |
|---|
| 15033 | #define regBIF0_PCIE_I2C_REG_DATA_BASE_IDX 5 |
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| 15034 | #define regBIF0_PCIE_CFG_CNTL 0x42003c |
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| 15035 | #define regBIF0_PCIE_CFG_CNTL_BASE_IDX 5 |
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|---|
| 15037 | #define regBIF0_PCIE_LC_PM_CNTL_BASE_IDX 5 |
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| 15038 | #define regBIF0_PCIE_LC_PM_CNTL2 0x42003e |
|---|
| 15039 | #define regBIF0_PCIE_LC_PM_CNTL2_BASE_IDX 5 |
|---|
| 15040 | #define regBIF0_PCIE_P_CNTL 0x420040 |
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| 15041 | #define regBIF0_PCIE_P_CNTL_BASE_IDX 5 |
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| 15042 | #define regBIF0_PCIE_P_BUF_STATUS 0x420041 |
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| 15043 | #define regBIF0_PCIE_P_BUF_STATUS_BASE_IDX 5 |
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| 15044 | #define regBIF0_PCIE_P_DECODER_STATUS 0x420042 |
|---|
| 15045 | #define regBIF0_PCIE_P_DECODER_STATUS_BASE_IDX 5 |
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| 15046 | #define regBIF0_PCIE_P_MISC_STATUS 0x420043 |
|---|
| 15047 | #define regBIF0_PCIE_P_MISC_STATUS_BASE_IDX 5 |
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| 15048 | #define regBIF0_PCIE_P_RCV_L0S_FTS_DET 0x420050 |
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| 15049 | #define regBIF0_PCIE_P_RCV_L0S_FTS_DET_BASE_IDX 5 |
|---|
| 15050 | #define regBIF0_PCIE_RX_AD 0x420062 |
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| 15051 | #define regBIF0_PCIE_RX_AD_BASE_IDX 5 |
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| 15052 | #define regBIF0_PCIE_SDP_CTRL 0x420063 |
|---|
| 15053 | #define regBIF0_PCIE_SDP_CTRL_BASE_IDX 5 |
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| 15054 | #define regBIF0_NBIO_CLKREQb_MAP_CNTL 0x420064 |
|---|
| 15055 | #define regBIF0_NBIO_CLKREQb_MAP_CNTL_BASE_IDX 5 |
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| 15056 | #define regBIF0_PCIE_SDP_SWUS_SLV_ATTR_CTRL 0x420065 |
|---|
| 15057 | #define regBIF0_PCIE_SDP_SWUS_SLV_ATTR_CTRL_BASE_IDX 5 |
|---|
| 15058 | #define regBIF0_PCIE_SDP_RC_SLV_ATTR_CTRL 0x420066 |
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| 15059 | #define regBIF0_PCIE_SDP_RC_SLV_ATTR_CTRL_BASE_IDX 5 |
|---|
| 15060 | #define regBIF0_NBIO_CLKREQb_MAP_CNTL2 0x420067 |
|---|
| 15061 | #define regBIF0_NBIO_CLKREQb_MAP_CNTL2_BASE_IDX 5 |
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| 15063 | #define regBIF0_PCIE_SDP_CTRL2_BASE_IDX 5 |
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| 15064 | #define regBIF0_PCIE_PERF_COUNT_CNTL 0x420080 |
|---|
| 15065 | #define regBIF0_PCIE_PERF_COUNT_CNTL_BASE_IDX 5 |
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| 15066 | #define regBIF0_PCIE_PERF_CNTL_TXCLK1 0x420081 |
|---|
| 15067 | #define regBIF0_PCIE_PERF_CNTL_TXCLK1_BASE_IDX 5 |
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| 15069 | #define regBIF0_PCIE_PERF_COUNT0_TXCLK1_BASE_IDX 5 |
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| 15070 | #define regBIF0_PCIE_PERF_COUNT1_TXCLK1 0x420083 |
|---|
| 15071 | #define regBIF0_PCIE_PERF_COUNT1_TXCLK1_BASE_IDX 5 |
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| 15072 | #define regBIF0_PCIE_PERF_CNTL_TXCLK2 0x420084 |
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| 15075 | #define regBIF0_PCIE_PERF_COUNT0_TXCLK2_BASE_IDX 5 |
|---|
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|---|
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|---|
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|---|
| 15081 | #define regBIF0_PCIE_PERF_COUNT0_TXCLK3_BASE_IDX 5 |
|---|
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|---|
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|---|
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|---|
| 15085 | #define regBIF0_PCIE_PERF_CNTL_TXCLK4_BASE_IDX 5 |
|---|
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| 15087 | #define regBIF0_PCIE_PERF_COUNT0_TXCLK4_BASE_IDX 5 |
|---|
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| 15089 | #define regBIF0_PCIE_PERF_COUNT1_TXCLK4_BASE_IDX 5 |
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|---|
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|---|
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| 15161 | #define regBIF0_PCIE_PRBS_ERRCNT_13_BASE_IDX 5 |
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| 15163 | #define regBIF0_PCIE_PRBS_ERRCNT_14_BASE_IDX 5 |
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| 15177 | #define regBIF0_SWRST_CONTROL_1_BASE_IDX 5 |
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| 15179 | #define regBIF0_SWRST_CONTROL_2_BASE_IDX 5 |
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| 15181 | #define regBIF0_SWRST_CONTROL_3_BASE_IDX 5 |
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| 15183 | #define regBIF0_SWRST_CONTROL_4_BASE_IDX 5 |
|---|
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|---|
| 15186 | #define regBIF0_SWRST_CONTROL_6 0x42010a |
|---|
| 15187 | #define regBIF0_SWRST_CONTROL_6_BASE_IDX 5 |
|---|
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| 15191 | #define regBIF0_SWRST_EP_CONTROL_0_BASE_IDX 5 |
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|---|
| 15194 | #define regBIF0_CPM_SPLIT_CONTROL 0x420119 |
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| 15195 | #define regBIF0_CPM_SPLIT_CONTROL_BASE_IDX 5 |
|---|
| 15196 | #define regBIF0_CPM_CONTROL_EXT 0x42011a |
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| 15197 | #define regBIF0_CPM_CONTROL_EXT_BASE_IDX 5 |
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| 15198 | #define regBIF0_SMN_APERTURE_ID_A 0x42011d |
|---|
| 15199 | #define regBIF0_SMN_APERTURE_ID_A_BASE_IDX 5 |
|---|
| 15200 | #define regBIF0_SMN_APERTURE_ID_B 0x42011e |
|---|
| 15201 | #define regBIF0_SMN_APERTURE_ID_B_BASE_IDX 5 |
|---|
| 15202 | #define regBIF0_LNCNT_CONTROL 0x420125 |
|---|
| 15203 | #define regBIF0_LNCNT_CONTROL_BASE_IDX 5 |
|---|
| 15204 | #define regBIF0_SMU_HP_STATUS_UPDATE 0x42012c |
|---|
| 15205 | #define regBIF0_SMU_HP_STATUS_UPDATE_BASE_IDX 5 |
|---|
| 15206 | #define regBIF0_HP_SMU_COMMAND_UPDATE 0x42012d |
|---|
| 15207 | #define regBIF0_HP_SMU_COMMAND_UPDATE_BASE_IDX 5 |
|---|
| 15208 | #define regBIF0_SMU_HP_END_OF_INTERRUPT 0x42012e |
|---|
| 15209 | #define regBIF0_SMU_HP_END_OF_INTERRUPT_BASE_IDX 5 |
|---|
| 15210 | #define regBIF0_SMU_INT_PIN_SHARING_PORT_INDICATOR 0x42012f |
|---|
| 15211 | #define regBIF0_SMU_INT_PIN_SHARING_PORT_INDICATOR_BASE_IDX 5 |
|---|
| 15212 | #define regBIF0_PCIE_PGMST_CNTL 0x420130 |
|---|
| 15213 | #define regBIF0_PCIE_PGMST_CNTL_BASE_IDX 5 |
|---|
| 15214 | #define regBIF0_PCIE_PGSLV_CNTL 0x420131 |
|---|
| 15215 | #define regBIF0_PCIE_PGSLV_CNTL_BASE_IDX 5 |
|---|
| 15216 | #define regBIF0_LC_CPM_CONTROL_0 0x420133 |
|---|
| 15217 | #define regBIF0_LC_CPM_CONTROL_0_BASE_IDX 5 |
|---|
| 15218 | #define regBIF0_LC_CPM_CONTROL_1 0x420134 |
|---|
| 15219 | #define regBIF0_LC_CPM_CONTROL_1_BASE_IDX 5 |
|---|
| 15220 | #define regBIF0_PCIE_RXMARGIN_CONTROL_CAPABILITIES 0x420135 |
|---|
| 15221 | #define regBIF0_PCIE_RXMARGIN_CONTROL_CAPABILITIES_BASE_IDX 5 |
|---|
| 15222 | #define regBIF0_PCIE_RXMARGIN_1_SETTINGS 0x420136 |
|---|
| 15223 | #define regBIF0_PCIE_RXMARGIN_1_SETTINGS_BASE_IDX 5 |
|---|
| 15224 | #define regBIF0_PCIE_RXMARGIN_2_SETTINGS 0x420137 |
|---|
| 15225 | #define regBIF0_PCIE_RXMARGIN_2_SETTINGS_BASE_IDX 5 |
|---|
| 15226 | #define regBIF0_PCIE_PRESENCE_DETECT_SELECT 0x420138 |
|---|
| 15227 | #define regBIF0_PCIE_PRESENCE_DETECT_SELECT_BASE_IDX 5 |
|---|
| 15228 | #define regBIF0_PCIE_LC_DEBUG_CNTL 0x420139 |
|---|
| 15229 | #define regBIF0_PCIE_LC_DEBUG_CNTL_BASE_IDX 5 |
|---|
| 15230 | #define regBIF0_SMU_INT_PIN_SHARING_PORT_INDICATOR_TWO 0x42013a |
|---|
| 15231 | #define regBIF0_SMU_INT_PIN_SHARING_PORT_INDICATOR_TWO_BASE_IDX 5 |
|---|
| 15232 | #define regBIF0_PCIE_TX_LAST_TLP0 0x420180 |
|---|
| 15233 | #define regBIF0_PCIE_TX_LAST_TLP0_BASE_IDX 5 |
|---|
| 15234 | #define regBIF0_PCIE_TX_LAST_TLP1 0x420181 |
|---|
| 15235 | #define regBIF0_PCIE_TX_LAST_TLP1_BASE_IDX 5 |
|---|
| 15236 | #define regBIF0_PCIE_TX_LAST_TLP2 0x420182 |
|---|
| 15237 | #define regBIF0_PCIE_TX_LAST_TLP2_BASE_IDX 5 |
|---|
| 15238 | #define regBIF0_PCIE_TX_LAST_TLP3 0x420183 |
|---|
| 15239 | #define regBIF0_PCIE_TX_LAST_TLP3_BASE_IDX 5 |
|---|
| 15240 | #define regBIF0_PCIE_TX_TRACKING_ADDR_LO 0x420184 |
|---|
| 15241 | #define regBIF0_PCIE_TX_TRACKING_ADDR_LO_BASE_IDX 5 |
|---|
| 15242 | #define regBIF0_PCIE_TX_TRACKING_ADDR_HI 0x420185 |
|---|
| 15243 | #define regBIF0_PCIE_TX_TRACKING_ADDR_HI_BASE_IDX 5 |
|---|
| 15244 | #define regBIF0_PCIE_TX_TRACKING_CTRL_STATUS 0x420186 |
|---|
| 15245 | #define regBIF0_PCIE_TX_TRACKING_CTRL_STATUS_BASE_IDX 5 |
|---|
| 15246 | #define regBIF0_PCIE_TX_POWER_CTRL_1 0x420187 |
|---|
| 15247 | #define regBIF0_PCIE_TX_POWER_CTRL_1_BASE_IDX 5 |
|---|
| 15248 | #define regBIF0_PCIE_TX_CTRL_4 0x42018b |
|---|
| 15249 | #define regBIF0_PCIE_TX_CTRL_4_BASE_IDX 5 |
|---|
| 15250 | #define regBIF0_PCIE_TX_STATUS 0x420194 |
|---|
| 15251 | #define regBIF0_PCIE_TX_STATUS_BASE_IDX 5 |
|---|
| 15252 | #define regBIF0_PCIE_TX_F0_ATTR_CNTL 0x42019c |
|---|
| 15253 | #define regBIF0_PCIE_TX_F0_ATTR_CNTL_BASE_IDX 5 |
|---|
| 15254 | #define regBIF0_PCIE_TX_SWUS_ATTR_CNTL 0x42019d |
|---|
| 15255 | #define regBIF0_PCIE_TX_SWUS_ATTR_CNTL_BASE_IDX 5 |
|---|
| 15256 | #define regBIF0_PCIE_BW_BY_UNITID 0x4201c0 |
|---|
| 15257 | #define regBIF0_PCIE_BW_BY_UNITID_BASE_IDX 5 |
|---|
| 15258 | #define regBIF0_PCIE_MST_CTRL_1 0x4201c4 |
|---|
| 15259 | #define regBIF0_PCIE_MST_CTRL_1_BASE_IDX 5 |
|---|
| 15260 | #define regBIF0_PCIE_MST_CTRL_2 0x4201c5 |
|---|
| 15261 | #define regBIF0_PCIE_MST_CTRL_2_BASE_IDX 5 |
|---|
| 15262 | #define regBIF0_PCIE_MST_CTRL_3 0x4201c6 |
|---|
| 15263 | #define regBIF0_PCIE_MST_CTRL_3_BASE_IDX 5 |
|---|
| 15264 | #define regBIF0_PCIE_MST_CTRL_4 0x4201c7 |
|---|
| 15265 | #define regBIF0_PCIE_MST_CTRL_4_BASE_IDX 5 |
|---|
| 15266 | #define regBIF0_PCIE_MST_ERR_CTRL_1 0x4201d8 |
|---|
| 15267 | #define regBIF0_PCIE_MST_ERR_CTRL_1_BASE_IDX 5 |
|---|
| 15268 | #define regBIF0_PCIE_HIP_REG0 0x4201e0 |
|---|
| 15269 | #define regBIF0_PCIE_HIP_REG0_BASE_IDX 5 |
|---|
| 15270 | #define regBIF0_PCIE_HIP_REG1 0x4201e1 |
|---|
| 15271 | #define regBIF0_PCIE_HIP_REG1_BASE_IDX 5 |
|---|
| 15272 | #define regBIF0_PCIE_HIP_REG2 0x4201e2 |
|---|
| 15273 | #define regBIF0_PCIE_HIP_REG2_BASE_IDX 5 |
|---|
| 15274 | #define regBIF0_PCIE_HIP_REG3 0x4201e3 |
|---|
| 15275 | #define regBIF0_PCIE_HIP_REG3_BASE_IDX 5 |
|---|
| 15276 | #define regBIF0_PCIE_HIP_REG4 0x4201e4 |
|---|
| 15277 | #define regBIF0_PCIE_HIP_REG4_BASE_IDX 5 |
|---|
| 15278 | #define regBIF0_PCIE_HIP_REG5 0x4201e5 |
|---|
| 15279 | #define regBIF0_PCIE_HIP_REG5_BASE_IDX 5 |
|---|
| 15280 | #define regBIF0_PCIE_HIP_REG6 0x4201e6 |
|---|
| 15281 | #define regBIF0_PCIE_HIP_REG6_BASE_IDX 5 |
|---|
| 15282 | #define regBIF0_PCIE_HIP_REG7 0x4201e7 |
|---|
| 15283 | #define regBIF0_PCIE_HIP_REG7_BASE_IDX 5 |
|---|
| 15284 | #define regBIF0_PCIE_HIP_REG8 0x4201e8 |
|---|
| 15285 | #define regBIF0_PCIE_HIP_REG8_BASE_IDX 5 |
|---|
| 15286 | #define regBIF0_PCIE_MST_STATUS 0x4201fc |
|---|
| 15287 | #define regBIF0_PCIE_MST_STATUS_BASE_IDX 5 |
|---|
| 15288 | #define regBIF0_SMU_PCIE_FENCED1_REG 0x420200 |
|---|
| 15289 | #define regBIF0_SMU_PCIE_FENCED1_REG_BASE_IDX 5 |
|---|
| 15290 | #define regBIF0_SMU_PCIE_FENCED2_REG 0x420201 |
|---|
| 15291 | #define regBIF0_SMU_PCIE_FENCED2_REG_BASE_IDX 5 |
|---|
| 15292 | #define regBIF0_PCIE_PERF_CNTL_TXCLK7 0x420222 |
|---|
| 15293 | #define regBIF0_PCIE_PERF_CNTL_TXCLK7_BASE_IDX 5 |
|---|
| 15294 | #define regBIF0_PCIE_PERF_COUNT0_TXCLK7 0x420223 |
|---|
| 15295 | #define regBIF0_PCIE_PERF_COUNT0_TXCLK7_BASE_IDX 5 |
|---|
| 15296 | #define regBIF0_PCIE_PERF_COUNT1_TXCLK7 0x420224 |
|---|
| 15297 | #define regBIF0_PCIE_PERF_COUNT1_TXCLK7_BASE_IDX 5 |
|---|
| 15298 | #define regBIF0_PCIE_PERF_CNTL_TXCLK8 0x420225 |
|---|
| 15299 | #define regBIF0_PCIE_PERF_CNTL_TXCLK8_BASE_IDX 5 |
|---|
| 15300 | #define regBIF0_PCIE_PERF_COUNT0_TXCLK8 0x420226 |
|---|
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|---|
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| 15615 | #define regBIFPLR0_1_PCIE_RP_PIO_EXCEPTION_BASE_IDX 5 |
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| 15628 | #define regBIFPLR0_1_PCIE_RP_PIO_PREFIX_LOG2 0x4400ef |
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| 15629 | #define regBIFPLR0_1_PCIE_RP_PIO_PREFIX_LOG2_BASE_IDX 5 |
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| 15631 | #define regBIFPLR0_1_PCIE_RP_PIO_PREFIX_LOG3_BASE_IDX 5 |
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|---|
| 15633 | #define regBIFPLR0_1_PCIE_ESM_CAP_LIST_BASE_IDX 5 |
|---|
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|---|
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|---|
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|---|
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|---|
| 15638 | #define regBIFPLR0_1_PCIE_ESM_STATUS 0x4400f3 |
|---|
| 15639 | #define regBIFPLR0_1_PCIE_ESM_STATUS_BASE_IDX 5 |
|---|
| 15640 | #define regBIFPLR0_1_PCIE_ESM_CTRL 0x4400f4 |
|---|
| 15641 | #define regBIFPLR0_1_PCIE_ESM_CTRL_BASE_IDX 5 |
|---|
| 15642 | #define regBIFPLR0_1_PCIE_ESM_CAP_1 0x4400f5 |
|---|
| 15643 | #define regBIFPLR0_1_PCIE_ESM_CAP_1_BASE_IDX 5 |
|---|
| 15644 | #define regBIFPLR0_1_PCIE_ESM_CAP_2 0x4400f6 |
|---|
| 15645 | #define regBIFPLR0_1_PCIE_ESM_CAP_2_BASE_IDX 5 |
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| 15646 | #define regBIFPLR0_1_PCIE_ESM_CAP_3 0x4400f7 |
|---|
| 15647 | #define regBIFPLR0_1_PCIE_ESM_CAP_3_BASE_IDX 5 |
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|---|
| 15649 | #define regBIFPLR0_1_PCIE_ESM_CAP_4_BASE_IDX 5 |
|---|
| 15650 | #define regBIFPLR0_1_PCIE_ESM_CAP_5 0x4400f9 |
|---|
| 15651 | #define regBIFPLR0_1_PCIE_ESM_CAP_5_BASE_IDX 5 |
|---|
| 15652 | #define regBIFPLR0_1_PCIE_ESM_CAP_6 0x4400fa |
|---|
| 15653 | #define regBIFPLR0_1_PCIE_ESM_CAP_6_BASE_IDX 5 |
|---|
| 15654 | #define regBIFPLR0_1_PCIE_ESM_CAP_7 0x4400fb |
|---|
| 15655 | #define regBIFPLR0_1_PCIE_ESM_CAP_7_BASE_IDX 5 |
|---|
| 15656 | #define regBIFPLR0_1_PCIE_DLF_ENH_CAP_LIST 0x440100 |
|---|
| 15657 | #define regBIFPLR0_1_PCIE_DLF_ENH_CAP_LIST_BASE_IDX 5 |
|---|
| 15658 | #define regBIFPLR0_1_DATA_LINK_FEATURE_CAP 0x440101 |
|---|
| 15659 | #define regBIFPLR0_1_DATA_LINK_FEATURE_CAP_BASE_IDX 5 |
|---|
| 15660 | #define regBIFPLR0_1_DATA_LINK_FEATURE_STATUS 0x440102 |
|---|
| 15661 | #define regBIFPLR0_1_DATA_LINK_FEATURE_STATUS_BASE_IDX 5 |
|---|
| 15662 | #define regBIFPLR0_1_PCIE_PHY_16GT_ENH_CAP_LIST 0x440104 |
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| 15663 | #define regBIFPLR0_1_PCIE_PHY_16GT_ENH_CAP_LIST_BASE_IDX 5 |
|---|
| 15664 | #define regBIFPLR0_1_LINK_CAP_16GT 0x440105 |
|---|
| 15665 | #define regBIFPLR0_1_LINK_CAP_16GT_BASE_IDX 5 |
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| 15666 | #define regBIFPLR0_1_LINK_CNTL_16GT 0x440106 |
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| 15667 | #define regBIFPLR0_1_LINK_CNTL_16GT_BASE_IDX 5 |
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| 15668 | #define regBIFPLR0_1_LINK_STATUS_16GT 0x440107 |
|---|
| 15669 | #define regBIFPLR0_1_LINK_STATUS_16GT_BASE_IDX 5 |
|---|
| 15670 | #define regBIFPLR0_1_LOCAL_PARITY_MISMATCH_STATUS_16GT 0x440108 |
|---|
| 15671 | #define regBIFPLR0_1_LOCAL_PARITY_MISMATCH_STATUS_16GT_BASE_IDX 5 |
|---|
| 15672 | #define regBIFPLR0_1_RTM1_PARITY_MISMATCH_STATUS_16GT 0x440109 |
|---|
| 15673 | #define regBIFPLR0_1_RTM1_PARITY_MISMATCH_STATUS_16GT_BASE_IDX 5 |
|---|
| 15674 | #define regBIFPLR0_1_RTM2_PARITY_MISMATCH_STATUS_16GT 0x44010a |
|---|
| 15675 | #define regBIFPLR0_1_RTM2_PARITY_MISMATCH_STATUS_16GT_BASE_IDX 5 |
|---|
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|---|
| 15677 | #define regBIFPLR0_1_LANE_0_EQUALIZATION_CNTL_16GT_BASE_IDX 5 |
|---|
| 15678 | #define regBIFPLR0_1_LANE_1_EQUALIZATION_CNTL_16GT 0x44010c |
|---|
| 15679 | #define regBIFPLR0_1_LANE_1_EQUALIZATION_CNTL_16GT_BASE_IDX 5 |
|---|
| 15680 | #define regBIFPLR0_1_LANE_2_EQUALIZATION_CNTL_16GT 0x44010c |
|---|
| 15681 | #define regBIFPLR0_1_LANE_2_EQUALIZATION_CNTL_16GT_BASE_IDX 5 |
|---|
| 15682 | #define regBIFPLR0_1_LANE_3_EQUALIZATION_CNTL_16GT 0x44010c |
|---|
| 15683 | #define regBIFPLR0_1_LANE_3_EQUALIZATION_CNTL_16GT_BASE_IDX 5 |
|---|
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|---|
| 15685 | #define regBIFPLR0_1_LANE_4_EQUALIZATION_CNTL_16GT_BASE_IDX 5 |
|---|
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|---|
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|---|
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|---|
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|---|
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| 15693 | #define regBIFPLR0_1_LANE_8_EQUALIZATION_CNTL_16GT_BASE_IDX 5 |
|---|
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|---|
| 15695 | #define regBIFPLR0_1_LANE_9_EQUALIZATION_CNTL_16GT_BASE_IDX 5 |
|---|
| 15696 | #define regBIFPLR0_1_LANE_10_EQUALIZATION_CNTL_16GT 0x44010e |
|---|
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| 16081 | #define regBIFPLR1_1_PCIE_LANE_2_EQUALIZATION_CNTL_BASE_IDX 5 |
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| 16083 | #define regBIFPLR1_1_PCIE_LANE_3_EQUALIZATION_CNTL_BASE_IDX 5 |
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| 17037 | #define regBIFPLR3_1_PCIE_CAP_LIST_BASE_IDX 5 |
|---|
| 17038 | #define regBIFPLR3_1_PCIE_CAP 0x440c16 |
|---|
| 17039 | #define regBIFPLR3_1_PCIE_CAP_BASE_IDX 5 |
|---|
| 17040 | #define regBIFPLR3_1_DEVICE_CAP 0x440c17 |
|---|
| 17041 | #define regBIFPLR3_1_DEVICE_CAP_BASE_IDX 5 |
|---|
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|---|
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|---|
| 17044 | #define regBIFPLR3_1_DEVICE_STATUS 0x440c18 |
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|---|
| 17046 | #define regBIFPLR3_1_LINK_CAP 0x440c19 |
|---|
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|---|
| 17048 | #define regBIFPLR3_1_LINK_CNTL 0x440c1a |
|---|
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|---|
| 17050 | #define regBIFPLR3_1_LINK_STATUS 0x440c1a |
|---|
| 17051 | #define regBIFPLR3_1_LINK_STATUS_BASE_IDX 5 |
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|---|
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|---|
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| 17067 | #define regBIFPLR3_1_DEVICE_CNTL2_BASE_IDX 5 |
|---|
| 17068 | #define regBIFPLR3_1_DEVICE_STATUS2 0x440c20 |
|---|
| 17069 | #define regBIFPLR3_1_DEVICE_STATUS2_BASE_IDX 5 |
|---|
| 17070 | #define regBIFPLR3_1_LINK_CAP2 0x440c21 |
|---|
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|---|
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|---|
| 17074 | #define regBIFPLR3_1_LINK_STATUS2 0x440c22 |
|---|
| 17075 | #define regBIFPLR3_1_LINK_STATUS2_BASE_IDX 5 |
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|---|
| 17077 | #define regBIFPLR3_1_SLOT_CAP2_BASE_IDX 5 |
|---|
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| 17079 | #define regBIFPLR3_1_SLOT_CNTL2_BASE_IDX 5 |
|---|
| 17080 | #define regBIFPLR3_1_SLOT_STATUS2 0x440c24 |
|---|
| 17081 | #define regBIFPLR3_1_SLOT_STATUS2_BASE_IDX 5 |
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| 17082 | #define regBIFPLR3_1_MSI_CAP_LIST 0x440c28 |
|---|
| 17083 | #define regBIFPLR3_1_MSI_CAP_LIST_BASE_IDX 5 |
|---|
| 17084 | #define regBIFPLR3_1_MSI_MSG_CNTL 0x440c28 |
|---|
| 17085 | #define regBIFPLR3_1_MSI_MSG_CNTL_BASE_IDX 5 |
|---|
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|---|
| 17087 | #define regBIFPLR3_1_MSI_MSG_ADDR_LO_BASE_IDX 5 |
|---|
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|---|
| 17089 | #define regBIFPLR3_1_MSI_MSG_ADDR_HI_BASE_IDX 5 |
|---|
| 17090 | #define regBIFPLR3_1_MSI_MSG_DATA 0x440c2a |
|---|
| 17091 | #define regBIFPLR3_1_MSI_MSG_DATA_BASE_IDX 5 |
|---|
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|---|
| 17093 | #define regBIFPLR3_1_MSI_MSG_DATA_64_BASE_IDX 5 |
|---|
| 17094 | #define regBIFPLR3_1_SSID_CAP_LIST 0x440c30 |
|---|
| 17095 | #define regBIFPLR3_1_SSID_CAP_LIST_BASE_IDX 5 |
|---|
| 17096 | #define regBIFPLR3_1_SSID_CAP 0x440c31 |
|---|
| 17097 | #define regBIFPLR3_1_SSID_CAP_BASE_IDX 5 |
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| 17098 | #define regBIFPLR3_1_MSI_MAP_CAP_LIST 0x440c32 |
|---|
| 17099 | #define regBIFPLR3_1_MSI_MAP_CAP_LIST_BASE_IDX 5 |
|---|
| 17100 | #define regBIFPLR3_1_MSI_MAP_CAP 0x440c32 |
|---|
| 17101 | #define regBIFPLR3_1_MSI_MAP_CAP_BASE_IDX 5 |
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| 17102 | #define regBIFPLR3_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST 0x440c40 |
|---|
| 17103 | #define regBIFPLR3_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_BASE_IDX 5 |
|---|
| 17104 | #define regBIFPLR3_1_PCIE_VENDOR_SPECIFIC_HDR 0x440c41 |
|---|
| 17105 | #define regBIFPLR3_1_PCIE_VENDOR_SPECIFIC_HDR_BASE_IDX 5 |
|---|
| 17106 | #define regBIFPLR3_1_PCIE_VENDOR_SPECIFIC1 0x440c42 |
|---|
| 17107 | #define regBIFPLR3_1_PCIE_VENDOR_SPECIFIC1_BASE_IDX 5 |
|---|
| 17108 | #define regBIFPLR3_1_PCIE_VENDOR_SPECIFIC2 0x440c43 |
|---|
| 17109 | #define regBIFPLR3_1_PCIE_VENDOR_SPECIFIC2_BASE_IDX 5 |
|---|
| 17110 | #define regBIFPLR3_1_PCIE_VC_ENH_CAP_LIST 0x440c44 |
|---|
| 17111 | #define regBIFPLR3_1_PCIE_VC_ENH_CAP_LIST_BASE_IDX 5 |
|---|
| 17112 | #define regBIFPLR3_1_PCIE_PORT_VC_CAP_REG1 0x440c45 |
|---|
| 17113 | #define regBIFPLR3_1_PCIE_PORT_VC_CAP_REG1_BASE_IDX 5 |
|---|
| 17114 | #define regBIFPLR3_1_PCIE_PORT_VC_CAP_REG2 0x440c46 |
|---|
| 17115 | #define regBIFPLR3_1_PCIE_PORT_VC_CAP_REG2_BASE_IDX 5 |
|---|
| 17116 | #define regBIFPLR3_1_PCIE_PORT_VC_CNTL 0x440c47 |
|---|
| 17117 | #define regBIFPLR3_1_PCIE_PORT_VC_CNTL_BASE_IDX 5 |
|---|
| 17118 | #define regBIFPLR3_1_PCIE_PORT_VC_STATUS 0x440c47 |
|---|
| 17119 | #define regBIFPLR3_1_PCIE_PORT_VC_STATUS_BASE_IDX 5 |
|---|
| 17120 | #define regBIFPLR3_1_PCIE_VC0_RESOURCE_CAP 0x440c48 |
|---|
| 17121 | #define regBIFPLR3_1_PCIE_VC0_RESOURCE_CAP_BASE_IDX 5 |
|---|
| 17122 | #define regBIFPLR3_1_PCIE_VC0_RESOURCE_CNTL 0x440c49 |
|---|
| 17123 | #define regBIFPLR3_1_PCIE_VC0_RESOURCE_CNTL_BASE_IDX 5 |
|---|
| 17124 | #define regBIFPLR3_1_PCIE_VC0_RESOURCE_STATUS 0x440c4a |
|---|
| 17125 | #define regBIFPLR3_1_PCIE_VC0_RESOURCE_STATUS_BASE_IDX 5 |
|---|
| 17126 | #define regBIFPLR3_1_PCIE_VC1_RESOURCE_CAP 0x440c4b |
|---|
| 17127 | #define regBIFPLR3_1_PCIE_VC1_RESOURCE_CAP_BASE_IDX 5 |
|---|
| 17128 | #define regBIFPLR3_1_PCIE_VC1_RESOURCE_CNTL 0x440c4c |
|---|
| 17129 | #define regBIFPLR3_1_PCIE_VC1_RESOURCE_CNTL_BASE_IDX 5 |
|---|
| 17130 | #define regBIFPLR3_1_PCIE_VC1_RESOURCE_STATUS 0x440c4d |
|---|
| 17131 | #define regBIFPLR3_1_PCIE_VC1_RESOURCE_STATUS_BASE_IDX 5 |
|---|
| 17132 | #define regBIFPLR3_1_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST 0x440c50 |
|---|
| 17133 | #define regBIFPLR3_1_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST_BASE_IDX 5 |
|---|
| 17134 | #define regBIFPLR3_1_PCIE_DEV_SERIAL_NUM_DW1 0x440c51 |
|---|
| 17135 | #define regBIFPLR3_1_PCIE_DEV_SERIAL_NUM_DW1_BASE_IDX 5 |
|---|
| 17136 | #define regBIFPLR3_1_PCIE_DEV_SERIAL_NUM_DW2 0x440c52 |
|---|
| 17137 | #define regBIFPLR3_1_PCIE_DEV_SERIAL_NUM_DW2_BASE_IDX 5 |
|---|
| 17138 | #define regBIFPLR3_1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST 0x440c54 |
|---|
| 17139 | #define regBIFPLR3_1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_BASE_IDX 5 |
|---|
| 17140 | #define regBIFPLR3_1_PCIE_UNCORR_ERR_STATUS 0x440c55 |
|---|
| 17141 | #define regBIFPLR3_1_PCIE_UNCORR_ERR_STATUS_BASE_IDX 5 |
|---|
| 17142 | #define regBIFPLR3_1_PCIE_UNCORR_ERR_MASK 0x440c56 |
|---|
| 17143 | #define regBIFPLR3_1_PCIE_UNCORR_ERR_MASK_BASE_IDX 5 |
|---|
| 17144 | #define regBIFPLR3_1_PCIE_UNCORR_ERR_SEVERITY 0x440c57 |
|---|
| 17145 | #define regBIFPLR3_1_PCIE_UNCORR_ERR_SEVERITY_BASE_IDX 5 |
|---|
| 17146 | #define regBIFPLR3_1_PCIE_CORR_ERR_STATUS 0x440c58 |
|---|
| 17147 | #define regBIFPLR3_1_PCIE_CORR_ERR_STATUS_BASE_IDX 5 |
|---|
| 17148 | #define regBIFPLR3_1_PCIE_CORR_ERR_MASK 0x440c59 |
|---|
| 17149 | #define regBIFPLR3_1_PCIE_CORR_ERR_MASK_BASE_IDX 5 |
|---|
| 17150 | #define regBIFPLR3_1_PCIE_ADV_ERR_CAP_CNTL 0x440c5a |
|---|
| 17151 | #define regBIFPLR3_1_PCIE_ADV_ERR_CAP_CNTL_BASE_IDX 5 |
|---|
| 17152 | #define regBIFPLR3_1_PCIE_HDR_LOG0 0x440c5b |
|---|
| 17153 | #define regBIFPLR3_1_PCIE_HDR_LOG0_BASE_IDX 5 |
|---|
| 17154 | #define regBIFPLR3_1_PCIE_HDR_LOG1 0x440c5c |
|---|
| 17155 | #define regBIFPLR3_1_PCIE_HDR_LOG1_BASE_IDX 5 |
|---|
| 17156 | #define regBIFPLR3_1_PCIE_HDR_LOG2 0x440c5d |
|---|
| 17157 | #define regBIFPLR3_1_PCIE_HDR_LOG2_BASE_IDX 5 |
|---|
| 17158 | #define regBIFPLR3_1_PCIE_HDR_LOG3 0x440c5e |
|---|
| 17159 | #define regBIFPLR3_1_PCIE_HDR_LOG3_BASE_IDX 5 |
|---|
| 17160 | #define regBIFPLR3_1_PCIE_ROOT_ERR_CMD 0x440c5f |
|---|
| 17161 | #define regBIFPLR3_1_PCIE_ROOT_ERR_CMD_BASE_IDX 5 |
|---|
| 17162 | #define regBIFPLR3_1_PCIE_ROOT_ERR_STATUS 0x440c60 |
|---|
| 17163 | #define regBIFPLR3_1_PCIE_ROOT_ERR_STATUS_BASE_IDX 5 |
|---|
| 17164 | #define regBIFPLR3_1_PCIE_ERR_SRC_ID 0x440c61 |
|---|
| 17165 | #define regBIFPLR3_1_PCIE_ERR_SRC_ID_BASE_IDX 5 |
|---|
| 17166 | #define regBIFPLR3_1_PCIE_TLP_PREFIX_LOG0 0x440c62 |
|---|
| 17167 | #define regBIFPLR3_1_PCIE_TLP_PREFIX_LOG0_BASE_IDX 5 |
|---|
| 17168 | #define regBIFPLR3_1_PCIE_TLP_PREFIX_LOG1 0x440c63 |
|---|
| 17169 | #define regBIFPLR3_1_PCIE_TLP_PREFIX_LOG1_BASE_IDX 5 |
|---|
| 17170 | #define regBIFPLR3_1_PCIE_TLP_PREFIX_LOG2 0x440c64 |
|---|
| 17171 | #define regBIFPLR3_1_PCIE_TLP_PREFIX_LOG2_BASE_IDX 5 |
|---|
| 17172 | #define regBIFPLR3_1_PCIE_TLP_PREFIX_LOG3 0x440c65 |
|---|
| 17173 | #define regBIFPLR3_1_PCIE_TLP_PREFIX_LOG3_BASE_IDX 5 |
|---|
| 17174 | #define regBIFPLR3_1_PCIE_SECONDARY_ENH_CAP_LIST 0x440c9c |
|---|
| 17175 | #define regBIFPLR3_1_PCIE_SECONDARY_ENH_CAP_LIST_BASE_IDX 5 |
|---|
| 17176 | #define regBIFPLR3_1_PCIE_LINK_CNTL3 0x440c9d |
|---|
| 17177 | #define regBIFPLR3_1_PCIE_LINK_CNTL3_BASE_IDX 5 |
|---|
| 17178 | #define regBIFPLR3_1_PCIE_LANE_ERROR_STATUS 0x440c9e |
|---|
| 17179 | #define regBIFPLR3_1_PCIE_LANE_ERROR_STATUS_BASE_IDX 5 |
|---|
| 17180 | #define regBIFPLR3_1_PCIE_LANE_0_EQUALIZATION_CNTL 0x440c9f |
|---|
| 17181 | #define regBIFPLR3_1_PCIE_LANE_0_EQUALIZATION_CNTL_BASE_IDX 5 |
|---|
| 17182 | #define regBIFPLR3_1_PCIE_LANE_1_EQUALIZATION_CNTL 0x440c9f |
|---|
| 17183 | #define regBIFPLR3_1_PCIE_LANE_1_EQUALIZATION_CNTL_BASE_IDX 5 |
|---|
| 17184 | #define regBIFPLR3_1_PCIE_LANE_2_EQUALIZATION_CNTL 0x440ca0 |
|---|
| 17185 | #define regBIFPLR3_1_PCIE_LANE_2_EQUALIZATION_CNTL_BASE_IDX 5 |
|---|
| 17186 | #define regBIFPLR3_1_PCIE_LANE_3_EQUALIZATION_CNTL 0x440ca0 |
|---|
| 17187 | #define regBIFPLR3_1_PCIE_LANE_3_EQUALIZATION_CNTL_BASE_IDX 5 |
|---|
| 17188 | #define regBIFPLR3_1_PCIE_LANE_4_EQUALIZATION_CNTL 0x440ca1 |
|---|
| 17189 | #define regBIFPLR3_1_PCIE_LANE_4_EQUALIZATION_CNTL_BASE_IDX 5 |
|---|
| 17190 | #define regBIFPLR3_1_PCIE_LANE_5_EQUALIZATION_CNTL 0x440ca1 |
|---|
| 17191 | #define regBIFPLR3_1_PCIE_LANE_5_EQUALIZATION_CNTL_BASE_IDX 5 |
|---|
| 17192 | #define regBIFPLR3_1_PCIE_LANE_6_EQUALIZATION_CNTL 0x440ca2 |
|---|
| 17193 | #define regBIFPLR3_1_PCIE_LANE_6_EQUALIZATION_CNTL_BASE_IDX 5 |
|---|
| 17194 | #define regBIFPLR3_1_PCIE_LANE_7_EQUALIZATION_CNTL 0x440ca2 |
|---|
| 17195 | #define regBIFPLR3_1_PCIE_LANE_7_EQUALIZATION_CNTL_BASE_IDX 5 |
|---|
| 17196 | #define regBIFPLR3_1_PCIE_LANE_8_EQUALIZATION_CNTL 0x440ca3 |
|---|
| 17197 | #define regBIFPLR3_1_PCIE_LANE_8_EQUALIZATION_CNTL_BASE_IDX 5 |
|---|
| 17198 | #define regBIFPLR3_1_PCIE_LANE_9_EQUALIZATION_CNTL 0x440ca3 |
|---|
| 17199 | #define regBIFPLR3_1_PCIE_LANE_9_EQUALIZATION_CNTL_BASE_IDX 5 |
|---|
| 17200 | #define regBIFPLR3_1_PCIE_LANE_10_EQUALIZATION_CNTL 0x440ca4 |
|---|
| 17201 | #define regBIFPLR3_1_PCIE_LANE_10_EQUALIZATION_CNTL_BASE_IDX 5 |
|---|
| 17202 | #define regBIFPLR3_1_PCIE_LANE_11_EQUALIZATION_CNTL 0x440ca4 |
|---|
| 17203 | #define regBIFPLR3_1_PCIE_LANE_11_EQUALIZATION_CNTL_BASE_IDX 5 |
|---|
| 17204 | #define regBIFPLR3_1_PCIE_LANE_12_EQUALIZATION_CNTL 0x440ca5 |
|---|
| 17205 | #define regBIFPLR3_1_PCIE_LANE_12_EQUALIZATION_CNTL_BASE_IDX 5 |
|---|
| 17206 | #define regBIFPLR3_1_PCIE_LANE_13_EQUALIZATION_CNTL 0x440ca5 |
|---|
| 17207 | #define regBIFPLR3_1_PCIE_LANE_13_EQUALIZATION_CNTL_BASE_IDX 5 |
|---|
| 17208 | #define regBIFPLR3_1_PCIE_LANE_14_EQUALIZATION_CNTL 0x440ca6 |
|---|
| 17209 | #define regBIFPLR3_1_PCIE_LANE_14_EQUALIZATION_CNTL_BASE_IDX 5 |
|---|
| 17210 | #define regBIFPLR3_1_PCIE_LANE_15_EQUALIZATION_CNTL 0x440ca6 |
|---|
| 17211 | #define regBIFPLR3_1_PCIE_LANE_15_EQUALIZATION_CNTL_BASE_IDX 5 |
|---|
| 17212 | #define regBIFPLR3_1_PCIE_ACS_ENH_CAP_LIST 0x440ca8 |
|---|
| 17213 | #define regBIFPLR3_1_PCIE_ACS_ENH_CAP_LIST_BASE_IDX 5 |
|---|
| 17214 | #define regBIFPLR3_1_PCIE_ACS_CAP 0x440ca9 |
|---|
| 17215 | #define regBIFPLR3_1_PCIE_ACS_CAP_BASE_IDX 5 |
|---|
| 17216 | #define regBIFPLR3_1_PCIE_ACS_CNTL 0x440ca9 |
|---|
| 17217 | #define regBIFPLR3_1_PCIE_ACS_CNTL_BASE_IDX 5 |
|---|
| 17218 | #define regBIFPLR3_1_PCIE_MC_ENH_CAP_LIST 0x440cbc |
|---|
| 17219 | #define regBIFPLR3_1_PCIE_MC_ENH_CAP_LIST_BASE_IDX 5 |
|---|
| 17220 | #define regBIFPLR3_1_PCIE_MC_CAP 0x440cbd |
|---|
| 17221 | #define regBIFPLR3_1_PCIE_MC_CAP_BASE_IDX 5 |
|---|
| 17222 | #define regBIFPLR3_1_PCIE_MC_CNTL 0x440cbd |
|---|
| 17223 | #define regBIFPLR3_1_PCIE_MC_CNTL_BASE_IDX 5 |
|---|
| 17224 | #define regBIFPLR3_1_PCIE_MC_ADDR0 0x440cbe |
|---|
| 17225 | #define regBIFPLR3_1_PCIE_MC_ADDR0_BASE_IDX 5 |
|---|
| 17226 | #define regBIFPLR3_1_PCIE_MC_ADDR1 0x440cbf |
|---|
| 17227 | #define regBIFPLR3_1_PCIE_MC_ADDR1_BASE_IDX 5 |
|---|
| 17228 | #define regBIFPLR3_1_PCIE_MC_RCV0 0x440cc0 |
|---|
| 17229 | #define regBIFPLR3_1_PCIE_MC_RCV0_BASE_IDX 5 |
|---|
| 17230 | #define regBIFPLR3_1_PCIE_MC_RCV1 0x440cc1 |
|---|
| 17231 | #define regBIFPLR3_1_PCIE_MC_RCV1_BASE_IDX 5 |
|---|
| 17232 | #define regBIFPLR3_1_PCIE_MC_BLOCK_ALL0 0x440cc2 |
|---|
| 17233 | #define regBIFPLR3_1_PCIE_MC_BLOCK_ALL0_BASE_IDX 5 |
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| 17683 | #define regBIFPLR4_1_PCIE_VC1_RESOURCE_STATUS_BASE_IDX 5 |
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| 17693 | #define regBIFPLR4_1_PCIE_UNCORR_ERR_STATUS_BASE_IDX 5 |
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|---|
| 17699 | #define regBIFPLR4_1_PCIE_CORR_ERR_STATUS_BASE_IDX 5 |
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| 17700 | #define regBIFPLR4_1_PCIE_CORR_ERR_MASK 0x441059 |
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| 17701 | #define regBIFPLR4_1_PCIE_CORR_ERR_MASK_BASE_IDX 5 |
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| 17702 | #define regBIFPLR4_1_PCIE_ADV_ERR_CAP_CNTL 0x44105a |
|---|
| 17703 | #define regBIFPLR4_1_PCIE_ADV_ERR_CAP_CNTL_BASE_IDX 5 |
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| 17705 | #define regBIFPLR4_1_PCIE_HDR_LOG0_BASE_IDX 5 |
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| 17707 | #define regBIFPLR4_1_PCIE_HDR_LOG1_BASE_IDX 5 |
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| 17709 | #define regBIFPLR4_1_PCIE_HDR_LOG2_BASE_IDX 5 |
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| 17710 | #define regBIFPLR4_1_PCIE_HDR_LOG3 0x44105e |
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| 17711 | #define regBIFPLR4_1_PCIE_HDR_LOG3_BASE_IDX 5 |
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| 17712 | #define regBIFPLR4_1_PCIE_ROOT_ERR_CMD 0x44105f |
|---|
| 17713 | #define regBIFPLR4_1_PCIE_ROOT_ERR_CMD_BASE_IDX 5 |
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| 17715 | #define regBIFPLR4_1_PCIE_ROOT_ERR_STATUS_BASE_IDX 5 |
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|---|
| 17717 | #define regBIFPLR4_1_PCIE_ERR_SRC_ID_BASE_IDX 5 |
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|---|
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|---|
| 17721 | #define regBIFPLR4_1_PCIE_TLP_PREFIX_LOG1_BASE_IDX 5 |
|---|
| 17722 | #define regBIFPLR4_1_PCIE_TLP_PREFIX_LOG2 0x441064 |
|---|
| 17723 | #define regBIFPLR4_1_PCIE_TLP_PREFIX_LOG2_BASE_IDX 5 |
|---|
| 17724 | #define regBIFPLR4_1_PCIE_TLP_PREFIX_LOG3 0x441065 |
|---|
| 17725 | #define regBIFPLR4_1_PCIE_TLP_PREFIX_LOG3_BASE_IDX 5 |
|---|
| 17726 | #define regBIFPLR4_1_PCIE_SECONDARY_ENH_CAP_LIST 0x44109c |
|---|
| 17727 | #define regBIFPLR4_1_PCIE_SECONDARY_ENH_CAP_LIST_BASE_IDX 5 |
|---|
| 17728 | #define regBIFPLR4_1_PCIE_LINK_CNTL3 0x44109d |
|---|
| 17729 | #define regBIFPLR4_1_PCIE_LINK_CNTL3_BASE_IDX 5 |
|---|
| 17730 | #define regBIFPLR4_1_PCIE_LANE_ERROR_STATUS 0x44109e |
|---|
| 17731 | #define regBIFPLR4_1_PCIE_LANE_ERROR_STATUS_BASE_IDX 5 |
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|---|
| 17733 | #define regBIFPLR4_1_PCIE_LANE_0_EQUALIZATION_CNTL_BASE_IDX 5 |
|---|
| 17734 | #define regBIFPLR4_1_PCIE_LANE_1_EQUALIZATION_CNTL 0x44109f |
|---|
| 17735 | #define regBIFPLR4_1_PCIE_LANE_1_EQUALIZATION_CNTL_BASE_IDX 5 |
|---|
| 17736 | #define regBIFPLR4_1_PCIE_LANE_2_EQUALIZATION_CNTL 0x4410a0 |
|---|
| 17737 | #define regBIFPLR4_1_PCIE_LANE_2_EQUALIZATION_CNTL_BASE_IDX 5 |
|---|
| 17738 | #define regBIFPLR4_1_PCIE_LANE_3_EQUALIZATION_CNTL 0x4410a0 |
|---|
| 17739 | #define regBIFPLR4_1_PCIE_LANE_3_EQUALIZATION_CNTL_BASE_IDX 5 |
|---|
| 17740 | #define regBIFPLR4_1_PCIE_LANE_4_EQUALIZATION_CNTL 0x4410a1 |
|---|
| 17741 | #define regBIFPLR4_1_PCIE_LANE_4_EQUALIZATION_CNTL_BASE_IDX 5 |
|---|
| 17742 | #define regBIFPLR4_1_PCIE_LANE_5_EQUALIZATION_CNTL 0x4410a1 |
|---|
| 17743 | #define regBIFPLR4_1_PCIE_LANE_5_EQUALIZATION_CNTL_BASE_IDX 5 |
|---|
| 17744 | #define regBIFPLR4_1_PCIE_LANE_6_EQUALIZATION_CNTL 0x4410a2 |
|---|
| 17745 | #define regBIFPLR4_1_PCIE_LANE_6_EQUALIZATION_CNTL_BASE_IDX 5 |
|---|
| 17746 | #define regBIFPLR4_1_PCIE_LANE_7_EQUALIZATION_CNTL 0x4410a2 |
|---|
| 17747 | #define regBIFPLR4_1_PCIE_LANE_7_EQUALIZATION_CNTL_BASE_IDX 5 |
|---|
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|---|
| 17749 | #define regBIFPLR4_1_PCIE_LANE_8_EQUALIZATION_CNTL_BASE_IDX 5 |
|---|
| 17750 | #define regBIFPLR4_1_PCIE_LANE_9_EQUALIZATION_CNTL 0x4410a3 |
|---|
| 17751 | #define regBIFPLR4_1_PCIE_LANE_9_EQUALIZATION_CNTL_BASE_IDX 5 |
|---|
| 17752 | #define regBIFPLR4_1_PCIE_LANE_10_EQUALIZATION_CNTL 0x4410a4 |
|---|
| 17753 | #define regBIFPLR4_1_PCIE_LANE_10_EQUALIZATION_CNTL_BASE_IDX 5 |
|---|
| 17754 | #define regBIFPLR4_1_PCIE_LANE_11_EQUALIZATION_CNTL 0x4410a4 |
|---|
| 17755 | #define regBIFPLR4_1_PCIE_LANE_11_EQUALIZATION_CNTL_BASE_IDX 5 |
|---|
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|---|
| 17757 | #define regBIFPLR4_1_PCIE_LANE_12_EQUALIZATION_CNTL_BASE_IDX 5 |
|---|
| 17758 | #define regBIFPLR4_1_PCIE_LANE_13_EQUALIZATION_CNTL 0x4410a5 |
|---|
| 17759 | #define regBIFPLR4_1_PCIE_LANE_13_EQUALIZATION_CNTL_BASE_IDX 5 |
|---|
| 17760 | #define regBIFPLR4_1_PCIE_LANE_14_EQUALIZATION_CNTL 0x4410a6 |
|---|
| 17761 | #define regBIFPLR4_1_PCIE_LANE_14_EQUALIZATION_CNTL_BASE_IDX 5 |
|---|
| 17762 | #define regBIFPLR4_1_PCIE_LANE_15_EQUALIZATION_CNTL 0x4410a6 |
|---|
| 17763 | #define regBIFPLR4_1_PCIE_LANE_15_EQUALIZATION_CNTL_BASE_IDX 5 |
|---|
| 17764 | #define regBIFPLR4_1_PCIE_ACS_ENH_CAP_LIST 0x4410a8 |
|---|
| 17765 | #define regBIFPLR4_1_PCIE_ACS_ENH_CAP_LIST_BASE_IDX 5 |
|---|
| 17766 | #define regBIFPLR4_1_PCIE_ACS_CAP 0x4410a9 |
|---|
| 17767 | #define regBIFPLR4_1_PCIE_ACS_CAP_BASE_IDX 5 |
|---|
| 17768 | #define regBIFPLR4_1_PCIE_ACS_CNTL 0x4410a9 |
|---|
| 17769 | #define regBIFPLR4_1_PCIE_ACS_CNTL_BASE_IDX 5 |
|---|
| 17770 | #define regBIFPLR4_1_PCIE_MC_ENH_CAP_LIST 0x4410bc |
|---|
| 17771 | #define regBIFPLR4_1_PCIE_MC_ENH_CAP_LIST_BASE_IDX 5 |
|---|
| 17772 | #define regBIFPLR4_1_PCIE_MC_CAP 0x4410bd |
|---|
| 17773 | #define regBIFPLR4_1_PCIE_MC_CAP_BASE_IDX 5 |
|---|
| 17774 | #define regBIFPLR4_1_PCIE_MC_CNTL 0x4410bd |
|---|
| 17775 | #define regBIFPLR4_1_PCIE_MC_CNTL_BASE_IDX 5 |
|---|
| 17776 | #define regBIFPLR4_1_PCIE_MC_ADDR0 0x4410be |
|---|
| 17777 | #define regBIFPLR4_1_PCIE_MC_ADDR0_BASE_IDX 5 |
|---|
| 17778 | #define regBIFPLR4_1_PCIE_MC_ADDR1 0x4410bf |
|---|
| 17779 | #define regBIFPLR4_1_PCIE_MC_ADDR1_BASE_IDX 5 |
|---|
| 17780 | #define regBIFPLR4_1_PCIE_MC_RCV0 0x4410c0 |
|---|
| 17781 | #define regBIFPLR4_1_PCIE_MC_RCV0_BASE_IDX 5 |
|---|
| 17782 | #define regBIFPLR4_1_PCIE_MC_RCV1 0x4410c1 |
|---|
| 17783 | #define regBIFPLR4_1_PCIE_MC_RCV1_BASE_IDX 5 |
|---|
| 17784 | #define regBIFPLR4_1_PCIE_MC_BLOCK_ALL0 0x4410c2 |
|---|
| 17785 | #define regBIFPLR4_1_PCIE_MC_BLOCK_ALL0_BASE_IDX 5 |
|---|
| 17786 | #define regBIFPLR4_1_PCIE_MC_BLOCK_ALL1 0x4410c3 |
|---|
| 17787 | #define regBIFPLR4_1_PCIE_MC_BLOCK_ALL1_BASE_IDX 5 |
|---|
| 17788 | #define regBIFPLR4_1_PCIE_MC_BLOCK_UNTRANSLATED_0 0x4410c4 |
|---|
| 17789 | #define regBIFPLR4_1_PCIE_MC_BLOCK_UNTRANSLATED_0_BASE_IDX 5 |
|---|
| 17790 | #define regBIFPLR4_1_PCIE_MC_BLOCK_UNTRANSLATED_1 0x4410c5 |
|---|
| 17791 | #define regBIFPLR4_1_PCIE_MC_BLOCK_UNTRANSLATED_1_BASE_IDX 5 |
|---|
| 17792 | #define regBIFPLR4_1_PCIE_MC_OVERLAY_BAR0 0x4410c6 |
|---|
| 17793 | #define regBIFPLR4_1_PCIE_MC_OVERLAY_BAR0_BASE_IDX 5 |
|---|
| 17794 | #define regBIFPLR4_1_PCIE_MC_OVERLAY_BAR1 0x4410c7 |
|---|
| 17795 | #define regBIFPLR4_1_PCIE_MC_OVERLAY_BAR1_BASE_IDX 5 |
|---|
| 17796 | #define regBIFPLR4_1_PCIE_L1_PM_SUB_CAP_LIST 0x4410dc |
|---|
| 17797 | #define regBIFPLR4_1_PCIE_L1_PM_SUB_CAP_LIST_BASE_IDX 5 |
|---|
| 17798 | #define regBIFPLR4_1_PCIE_L1_PM_SUB_CAP 0x4410dd |
|---|
| 17799 | #define regBIFPLR4_1_PCIE_L1_PM_SUB_CAP_BASE_IDX 5 |
|---|
| 17800 | #define regBIFPLR4_1_PCIE_L1_PM_SUB_CNTL 0x4410de |
|---|
| 17801 | #define regBIFPLR4_1_PCIE_L1_PM_SUB_CNTL_BASE_IDX 5 |
|---|
| 17802 | #define regBIFPLR4_1_PCIE_L1_PM_SUB_CNTL2 0x4410df |
|---|
| 17803 | #define regBIFPLR4_1_PCIE_L1_PM_SUB_CNTL2_BASE_IDX 5 |
|---|
| 17804 | #define regBIFPLR4_1_PCIE_DPC_ENH_CAP_LIST 0x4410e0 |
|---|
| 17805 | #define regBIFPLR4_1_PCIE_DPC_ENH_CAP_LIST_BASE_IDX 5 |
|---|
| 17806 | #define regBIFPLR4_1_PCIE_DPC_CAP_LIST 0x4410e1 |
|---|
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|---|
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| 18311 | #define regBIFPLR5_0_PCIE_LANE_13_EQUALIZATION_CNTL_BASE_IDX 5 |
|---|
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| 18321 | #define regBIFPLR5_0_PCIE_ACS_CNTL_BASE_IDX 5 |
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| 18331 | #define regBIFPLR5_0_PCIE_MC_ADDR1_BASE_IDX 5 |
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| 18333 | #define regBIFPLR5_0_PCIE_MC_RCV0_BASE_IDX 5 |
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| 18334 | #define regBIFPLR5_0_PCIE_MC_RCV1 0x4414c1 |
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| 18335 | #define regBIFPLR5_0_PCIE_MC_RCV1_BASE_IDX 5 |
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| 18336 | #define regBIFPLR5_0_PCIE_MC_BLOCK_ALL0 0x4414c2 |
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| 18339 | #define regBIFPLR5_0_PCIE_MC_BLOCK_ALL1_BASE_IDX 5 |
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| 18343 | #define regBIFPLR5_0_PCIE_MC_BLOCK_UNTRANSLATED_1_BASE_IDX 5 |
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| 18347 | #define regBIFPLR5_0_PCIE_MC_OVERLAY_BAR1_BASE_IDX 5 |
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| 18348 | #define regBIFPLR5_0_PCIE_L1_PM_SUB_CAP_LIST 0x4414dc |
|---|
| 18349 | #define regBIFPLR5_0_PCIE_L1_PM_SUB_CAP_LIST_BASE_IDX 5 |
|---|
| 18350 | #define regBIFPLR5_0_PCIE_L1_PM_SUB_CAP 0x4414dd |
|---|
| 18351 | #define regBIFPLR5_0_PCIE_L1_PM_SUB_CAP_BASE_IDX 5 |
|---|
| 18352 | #define regBIFPLR5_0_PCIE_L1_PM_SUB_CNTL 0x4414de |
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| 18353 | #define regBIFPLR5_0_PCIE_L1_PM_SUB_CNTL_BASE_IDX 5 |
|---|
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| 18355 | #define regBIFPLR5_0_PCIE_L1_PM_SUB_CNTL2_BASE_IDX 5 |
|---|
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| 18357 | #define regBIFPLR5_0_PCIE_DPC_ENH_CAP_LIST_BASE_IDX 5 |
|---|
| 18358 | #define regBIFPLR5_0_PCIE_DPC_CAP_LIST 0x4414e1 |
|---|
| 18359 | #define regBIFPLR5_0_PCIE_DPC_CAP_LIST_BASE_IDX 5 |
|---|
| 18360 | #define regBIFPLR5_0_PCIE_DPC_CNTL 0x4414e1 |
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| 18361 | #define regBIFPLR5_0_PCIE_DPC_CNTL_BASE_IDX 5 |
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| 18362 | #define regBIFPLR5_0_PCIE_DPC_STATUS 0x4414e2 |
|---|
| 18363 | #define regBIFPLR5_0_PCIE_DPC_STATUS_BASE_IDX 5 |
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| 18364 | #define regBIFPLR5_0_PCIE_DPC_ERROR_SOURCE_ID 0x4414e2 |
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| 18365 | #define regBIFPLR5_0_PCIE_DPC_ERROR_SOURCE_ID_BASE_IDX 5 |
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| 18367 | #define regBIFPLR5_0_PCIE_RP_PIO_STATUS_BASE_IDX 5 |
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| 18369 | #define regBIFPLR5_0_PCIE_RP_PIO_MASK_BASE_IDX 5 |
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| 18373 | #define regBIFPLR5_0_PCIE_RP_PIO_SYSERROR_BASE_IDX 5 |
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| 18375 | #define regBIFPLR5_0_PCIE_RP_PIO_EXCEPTION_BASE_IDX 5 |
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| 18381 | #define regBIFPLR5_0_PCIE_RP_PIO_HDR_LOG2_BASE_IDX 5 |
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| 18550 | #define regBIFPLR5_0_PCIE_CCIX_ESM_STATUS 0x441527 |
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| 18857 | #define regBIFP1_1_PCIE_LC_BW_CHANGE_CNTL_BASE_IDX 5 |
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| 18871 | #define regBIFP1_1_PCIE_LC_BEST_EQ_SETTINGS_BASE_IDX 5 |
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| 18875 | #define regBIFP1_1_PCIE_LC_CNTL6_BASE_IDX 5 |
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| 18877 | #define regBIFP1_1_PCIE_LC_CNTL7_BASE_IDX 5 |
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| 18878 | #define regBIFP1_1_PCIE_LC_LINK_MANAGEMENT_MASK 0x4504be |
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| 18879 | #define regBIFP1_1_PCIE_LC_LINK_MANAGEMENT_MASK_BASE_IDX 5 |
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|---|
| 18881 | #define regBIFP1_1_PCIEP_STRAP_LC_BASE_IDX 5 |
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| 18882 | #define regBIFP1_1_PCIEP_STRAP_MISC 0x4504c1 |
|---|
| 18883 | #define regBIFP1_1_PCIEP_STRAP_MISC_BASE_IDX 5 |
|---|
| 18884 | #define regBIFP1_1_PCIEP_STRAP_LC2 0x4504c2 |
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| 18885 | #define regBIFP1_1_PCIEP_STRAP_LC2_BASE_IDX 5 |
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|---|
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|---|
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|---|
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| 18895 | #define regBIFP1_1_PCIE_LC_L1_PM_SUBSTATE5_BASE_IDX 5 |
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| 18896 | #define regBIFP1_1_PCIEP_BCH_ECC_CNTL 0x4504d0 |
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| 18897 | #define regBIFP1_1_PCIEP_BCH_ECC_CNTL_BASE_IDX 5 |
|---|
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| 18899 | #define regBIFP1_1_PCIE_LC_CNTL8_BASE_IDX 5 |
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| 18901 | #define regBIFP1_1_PCIE_LC_CNTL9_BASE_IDX 5 |
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| 18903 | #define regBIFP1_1_PCIE_LC_FORCE_COEFF2_BASE_IDX 5 |
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| 18905 | #define regBIFP1_1_PCIE_LC_FORCE_EQ_REQ_COEFF2_BASE_IDX 5 |
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| 18907 | #define regBIFP1_1_PCIE_LC_FINE_GRAIN_CLK_GATE_OVERRIDES_BASE_IDX 5 |
|---|
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| 18909 | #define regBIFP1_1_PCIE_LC_CNTL10_BASE_IDX 5 |
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| 18913 | #define regBIFP1_1_PCIE_LC_SAVE_RESTORE_2_BASE_IDX 5 |
|---|
| 18914 | #define regBIFP1_1_PCIE_LC_CNTL11 0x450503 |
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| 18915 | #define regBIFP1_1_PCIE_LC_CNTL11_BASE_IDX 5 |
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| 18919 | #define regBIFP1_1_PCIE_LC_SPEED_CNTL2_BASE_IDX 5 |
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| 18921 | #define regBIFP1_1_PCIE_LC_FORCE_COEFF3_BASE_IDX 5 |
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| 18927 | #define regBIFP1_1_PCIE_TX_REPLAY_BASE_IDX 5 |
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| 18929 | #define regBIFP1_1_PCIE_TX_ACK_LATENCY_LIMIT_BASE_IDX 5 |
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| 18930 | #define regBIFP1_1_PCIE_TX_CREDITS_FCU_THRESHOLD 0x450590 |
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| 18931 | #define regBIFP1_1_PCIE_TX_CREDITS_FCU_THRESHOLD_BASE_IDX 5 |
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| 18932 | #define regBIFP1_1_PCIE_TX_VENDOR_SPECIFIC 0x450594 |
|---|
| 18933 | #define regBIFP1_1_PCIE_TX_VENDOR_SPECIFIC_BASE_IDX 5 |
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| 18935 | #define regBIFP1_1_PCIE_TX_NOP_DLLP_BASE_IDX 5 |
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| 18937 | #define regBIFP1_1_PCIE_TX_REQUEST_NUM_CNTL_BASE_IDX 5 |
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| 18938 | #define regBIFP1_1_PCIE_TX_CREDITS_ADVT_P 0x4505a0 |
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| 18939 | #define regBIFP1_1_PCIE_TX_CREDITS_ADVT_P_BASE_IDX 5 |
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| 18940 | #define regBIFP1_1_PCIE_TX_CREDITS_ADVT_NP 0x4505a1 |
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| 18941 | #define regBIFP1_1_PCIE_TX_CREDITS_ADVT_NP_BASE_IDX 5 |
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| 18943 | #define regBIFP1_1_PCIE_TX_CREDITS_ADVT_CPL_BASE_IDX 5 |
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| 18945 | #define regBIFP1_1_PCIE_TX_CREDITS_INIT_P_BASE_IDX 5 |
|---|
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| 18950 | #define regBIFP1_1_PCIE_TX_CREDITS_STATUS 0x4505a6 |
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| 18951 | #define regBIFP1_1_PCIE_TX_CREDITS_STATUS_BASE_IDX 5 |
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| 18952 | #define regBIFP1_1_PCIE_FC_P 0x4505a8 |
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| 19051 | #define regBIFP2_1_PCIEP_STRAP_MISC_BASE_IDX 5 |
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| 19077 | #define regBIFP2_1_PCIE_LC_CNTL10_BASE_IDX 5 |
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| 19087 | #define regBIFP2_1_PCIE_LC_SPEED_CNTL2_BASE_IDX 5 |
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| 19101 | #define regBIFP2_1_PCIE_TX_VENDOR_SPECIFIC_BASE_IDX 5 |
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| 19103 | #define regBIFP2_1_PCIE_TX_NOP_DLLP_BASE_IDX 5 |
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| 19105 | #define regBIFP2_1_PCIE_TX_REQUEST_NUM_CNTL_BASE_IDX 5 |
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| 19107 | #define regBIFP2_1_PCIE_TX_CREDITS_ADVT_P_BASE_IDX 5 |
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| 19111 | #define regBIFP2_1_PCIE_TX_CREDITS_ADVT_CPL_BASE_IDX 5 |
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| 19123 | #define regBIFP2_1_PCIE_FC_NP_BASE_IDX 5 |
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| 19125 | #define regBIFP2_1_PCIE_FC_CPL_BASE_IDX 5 |
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| 19129 | #define regBIFP2_1_PCIE_FC_NP_VC1_BASE_IDX 5 |
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| 19131 | #define regBIFP2_1_PCIE_FC_CPL_VC1_BASE_IDX 5 |
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| 19132 | |
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| 19133 | |
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| 19134 | // addressBlock: nbio_pcie1_bifp3_pciedir_p |
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| 19135 | // base address: 0x11243000 |
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| 19136 | #define regBIFP3_1_PCIEP_RESERVED 0x450c00 |
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| 19139 | #define regBIFP3_1_PCIEP_SCRATCH_BASE_IDX 5 |
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| 19151 | #define regBIFP3_1_PCIE_RX_EXPECTED_SEQNUM_BASE_IDX 5 |
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| 19152 | #define regBIFP3_1_PCIE_RX_VENDOR_SPECIFIC 0x450c72 |
|---|
| 19153 | #define regBIFP3_1_PCIE_RX_VENDOR_SPECIFIC_BASE_IDX 5 |
|---|
| 19154 | #define regBIFP3_1_PCIE_RX_CNTL3 0x450c74 |
|---|
| 19155 | #define regBIFP3_1_PCIE_RX_CNTL3_BASE_IDX 5 |
|---|
| 19156 | #define regBIFP3_1_PCIE_RX_CREDITS_ALLOCATED_P 0x450c80 |
|---|
| 19157 | #define regBIFP3_1_PCIE_RX_CREDITS_ALLOCATED_P_BASE_IDX 5 |
|---|
| 19158 | #define regBIFP3_1_PCIE_RX_CREDITS_ALLOCATED_NP 0x450c81 |
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| 19159 | #define regBIFP3_1_PCIE_RX_CREDITS_ALLOCATED_NP_BASE_IDX 5 |
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| 19160 | #define regBIFP3_1_PCIE_RX_CREDITS_ALLOCATED_CPL 0x450c82 |
|---|
| 19161 | #define regBIFP3_1_PCIE_RX_CREDITS_ALLOCATED_CPL_BASE_IDX 5 |
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| 19162 | #define regBIFP3_1_PCIEP_ERROR_INJECT_PHYSICAL 0x450c83 |
|---|
| 19163 | #define regBIFP3_1_PCIEP_ERROR_INJECT_PHYSICAL_BASE_IDX 5 |
|---|
| 19164 | #define regBIFP3_1_PCIEP_ERROR_INJECT_TRANSACTION 0x450c84 |
|---|
| 19165 | #define regBIFP3_1_PCIEP_ERROR_INJECT_TRANSACTION_BASE_IDX 5 |
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| 19166 | #define regBIFP3_1_PCIEP_NAK_COUNTER 0x450c86 |
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| 19167 | #define regBIFP3_1_PCIEP_NAK_COUNTER_BASE_IDX 5 |
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| 19168 | #define regBIFP3_1_PCIE_LC_CNTL 0x450ca0 |
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| 19171 | #define regBIFP3_1_PCIE_LC_TRAINING_CNTL_BASE_IDX 5 |
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| 19173 | #define regBIFP3_1_PCIE_LC_LINK_WIDTH_CNTL_BASE_IDX 5 |
|---|
| 19174 | #define regBIFP3_1_PCIE_LC_N_FTS_CNTL 0x450ca3 |
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| 19175 | #define regBIFP3_1_PCIE_LC_N_FTS_CNTL_BASE_IDX 5 |
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| 19177 | #define regBIFP3_1_PCIE_LC_SPEED_CNTL_BASE_IDX 5 |
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| 19178 | #define regBIFP3_1_PCIE_LC_STATE0 0x450ca5 |
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| 19181 | #define regBIFP3_1_PCIE_LC_STATE1_BASE_IDX 5 |
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| 19185 | #define regBIFP3_1_PCIE_LC_STATE3_BASE_IDX 5 |
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| 19187 | #define regBIFP3_1_PCIE_LC_STATE4_BASE_IDX 5 |
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| 19191 | #define regBIFP3_1_PCIE_LC_CNTL2_BASE_IDX 5 |
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| 19192 | #define regBIFP3_1_PCIE_LC_BW_CHANGE_CNTL 0x450cb2 |
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| 19193 | #define regBIFP3_1_PCIE_LC_BW_CHANGE_CNTL_BASE_IDX 5 |
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| 19194 | #define regBIFP3_1_PCIE_LC_CDR_CNTL 0x450cb3 |
|---|
| 19195 | #define regBIFP3_1_PCIE_LC_CDR_CNTL_BASE_IDX 5 |
|---|
| 19196 | #define regBIFP3_1_PCIE_LC_LANE_CNTL 0x450cb4 |
|---|
| 19197 | #define regBIFP3_1_PCIE_LC_LANE_CNTL_BASE_IDX 5 |
|---|
| 19198 | #define regBIFP3_1_PCIE_LC_CNTL3 0x450cb5 |
|---|
| 19199 | #define regBIFP3_1_PCIE_LC_CNTL3_BASE_IDX 5 |
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| 19200 | #define regBIFP3_1_PCIE_LC_CNTL4 0x450cb6 |
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| 19201 | #define regBIFP3_1_PCIE_LC_CNTL4_BASE_IDX 5 |
|---|
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| 19203 | #define regBIFP3_1_PCIE_LC_CNTL5_BASE_IDX 5 |
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| 19205 | #define regBIFP3_1_PCIE_LC_FORCE_COEFF_BASE_IDX 5 |
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| 19206 | #define regBIFP3_1_PCIE_LC_BEST_EQ_SETTINGS 0x450cb9 |
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| 19207 | #define regBIFP3_1_PCIE_LC_BEST_EQ_SETTINGS_BASE_IDX 5 |
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| 19208 | #define regBIFP3_1_PCIE_LC_FORCE_EQ_REQ_COEFF 0x450cba |
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| 19209 | #define regBIFP3_1_PCIE_LC_FORCE_EQ_REQ_COEFF_BASE_IDX 5 |
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| 19210 | #define regBIFP3_1_PCIE_LC_CNTL6 0x450cbb |
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| 19211 | #define regBIFP3_1_PCIE_LC_CNTL6_BASE_IDX 5 |
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| 19212 | #define regBIFP3_1_PCIE_LC_CNTL7 0x450cbc |
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| 19213 | #define regBIFP3_1_PCIE_LC_CNTL7_BASE_IDX 5 |
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| 19214 | #define regBIFP3_1_PCIE_LC_LINK_MANAGEMENT_MASK 0x450cbe |
|---|
| 19215 | #define regBIFP3_1_PCIE_LC_LINK_MANAGEMENT_MASK_BASE_IDX 5 |
|---|
| 19216 | #define regBIFP3_1_PCIEP_STRAP_LC 0x450cc0 |
|---|
| 19217 | #define regBIFP3_1_PCIEP_STRAP_LC_BASE_IDX 5 |
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| 19218 | #define regBIFP3_1_PCIEP_STRAP_MISC 0x450cc1 |
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| 19219 | #define regBIFP3_1_PCIEP_STRAP_MISC_BASE_IDX 5 |
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| 19220 | #define regBIFP3_1_PCIEP_STRAP_LC2 0x450cc2 |
|---|
| 19221 | #define regBIFP3_1_PCIEP_STRAP_LC2_BASE_IDX 5 |
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| 19222 | #define regBIFP3_1_PCIE_LC_L1_PM_SUBSTATE 0x450cc6 |
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| 19223 | #define regBIFP3_1_PCIE_LC_L1_PM_SUBSTATE_BASE_IDX 5 |
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| 19224 | #define regBIFP3_1_PCIE_LC_L1_PM_SUBSTATE2 0x450cc7 |
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| 19225 | #define regBIFP3_1_PCIE_LC_L1_PM_SUBSTATE2_BASE_IDX 5 |
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| 19227 | #define regBIFP3_1_PCIE_LC_L1_PM_SUBSTATE3_BASE_IDX 5 |
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| 19229 | #define regBIFP3_1_PCIE_LC_L1_PM_SUBSTATE4_BASE_IDX 5 |
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| 19230 | #define regBIFP3_1_PCIE_LC_L1_PM_SUBSTATE5 0x450cca |
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| 19231 | #define regBIFP3_1_PCIE_LC_L1_PM_SUBSTATE5_BASE_IDX 5 |
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| 19232 | #define regBIFP3_1_PCIEP_BCH_ECC_CNTL 0x450cd0 |
|---|
| 19233 | #define regBIFP3_1_PCIEP_BCH_ECC_CNTL_BASE_IDX 5 |
|---|
| 19234 | #define regBIFP3_1_PCIE_LC_CNTL8 0x450cdd |
|---|
| 19235 | #define regBIFP3_1_PCIE_LC_CNTL8_BASE_IDX 5 |
|---|
| 19236 | #define regBIFP3_1_PCIE_LC_CNTL9 0x450cde |
|---|
| 19237 | #define regBIFP3_1_PCIE_LC_CNTL9_BASE_IDX 5 |
|---|
| 19238 | #define regBIFP3_1_PCIE_LC_FORCE_COEFF2 0x450cdf |
|---|
| 19239 | #define regBIFP3_1_PCIE_LC_FORCE_COEFF2_BASE_IDX 5 |
|---|
| 19240 | #define regBIFP3_1_PCIE_LC_FORCE_EQ_REQ_COEFF2 0x450ce0 |
|---|
| 19241 | #define regBIFP3_1_PCIE_LC_FORCE_EQ_REQ_COEFF2_BASE_IDX 5 |
|---|
| 19242 | #define regBIFP3_1_PCIE_LC_FINE_GRAIN_CLK_GATE_OVERRIDES 0x450ce2 |
|---|
| 19243 | #define regBIFP3_1_PCIE_LC_FINE_GRAIN_CLK_GATE_OVERRIDES_BASE_IDX 5 |
|---|
| 19244 | #define regBIFP3_1_PCIE_LC_CNTL10 0x450ce3 |
|---|
| 19245 | #define regBIFP3_1_PCIE_LC_CNTL10_BASE_IDX 5 |
|---|
| 19246 | #define regBIFP3_1_PCIE_LC_SAVE_RESTORE_1 0x450ce6 |
|---|
| 19247 | #define regBIFP3_1_PCIE_LC_SAVE_RESTORE_1_BASE_IDX 5 |
|---|
| 19248 | #define regBIFP3_1_PCIE_LC_SAVE_RESTORE_2 0x450ce7 |
|---|
| 19249 | #define regBIFP3_1_PCIE_LC_SAVE_RESTORE_2_BASE_IDX 5 |
|---|
| 19250 | #define regBIFP3_1_PCIE_LC_CNTL11 0x450d03 |
|---|
| 19251 | #define regBIFP3_1_PCIE_LC_CNTL11_BASE_IDX 5 |
|---|
| 19252 | #define regBIFP3_1_PCIE_LC_CNTL12 0x450d04 |
|---|
| 19253 | #define regBIFP3_1_PCIE_LC_CNTL12_BASE_IDX 5 |
|---|
| 19254 | #define regBIFP3_1_PCIE_LC_SPEED_CNTL2 0x450d05 |
|---|
| 19255 | #define regBIFP3_1_PCIE_LC_SPEED_CNTL2_BASE_IDX 5 |
|---|
| 19256 | #define regBIFP3_1_PCIE_LC_FORCE_COEFF3 0x450d06 |
|---|
| 19257 | #define regBIFP3_1_PCIE_LC_FORCE_COEFF3_BASE_IDX 5 |
|---|
| 19258 | #define regBIFP3_1_PCIE_LC_FORCE_EQ_REQ_COEFF3 0x450d07 |
|---|
| 19259 | #define regBIFP3_1_PCIE_LC_FORCE_EQ_REQ_COEFF3_BASE_IDX 5 |
|---|
| 19260 | #define regBIFP3_1_PCIE_TX_SEQ 0x450d88 |
|---|
| 19261 | #define regBIFP3_1_PCIE_TX_SEQ_BASE_IDX 5 |
|---|
| 19262 | #define regBIFP3_1_PCIE_TX_REPLAY 0x450d89 |
|---|
| 19263 | #define regBIFP3_1_PCIE_TX_REPLAY_BASE_IDX 5 |
|---|
| 19264 | #define regBIFP3_1_PCIE_TX_ACK_LATENCY_LIMIT 0x450d8c |
|---|
| 19265 | #define regBIFP3_1_PCIE_TX_ACK_LATENCY_LIMIT_BASE_IDX 5 |
|---|
| 19266 | #define regBIFP3_1_PCIE_TX_CREDITS_FCU_THRESHOLD 0x450d90 |
|---|
| 19267 | #define regBIFP3_1_PCIE_TX_CREDITS_FCU_THRESHOLD_BASE_IDX 5 |
|---|
| 19268 | #define regBIFP3_1_PCIE_TX_VENDOR_SPECIFIC 0x450d94 |
|---|
| 19269 | #define regBIFP3_1_PCIE_TX_VENDOR_SPECIFIC_BASE_IDX 5 |
|---|
| 19270 | #define regBIFP3_1_PCIE_TX_NOP_DLLP 0x450d95 |
|---|
| 19271 | #define regBIFP3_1_PCIE_TX_NOP_DLLP_BASE_IDX 5 |
|---|
| 19272 | #define regBIFP3_1_PCIE_TX_REQUEST_NUM_CNTL 0x450d98 |
|---|
| 19273 | #define regBIFP3_1_PCIE_TX_REQUEST_NUM_CNTL_BASE_IDX 5 |
|---|
| 19274 | #define regBIFP3_1_PCIE_TX_CREDITS_ADVT_P 0x450da0 |
|---|
| 19275 | #define regBIFP3_1_PCIE_TX_CREDITS_ADVT_P_BASE_IDX 5 |
|---|
| 19276 | #define regBIFP3_1_PCIE_TX_CREDITS_ADVT_NP 0x450da1 |
|---|
| 19277 | #define regBIFP3_1_PCIE_TX_CREDITS_ADVT_NP_BASE_IDX 5 |
|---|
| 19278 | #define regBIFP3_1_PCIE_TX_CREDITS_ADVT_CPL 0x450da2 |
|---|
| 19279 | #define regBIFP3_1_PCIE_TX_CREDITS_ADVT_CPL_BASE_IDX 5 |
|---|
| 19280 | #define regBIFP3_1_PCIE_TX_CREDITS_INIT_P 0x450da3 |
|---|
| 19281 | #define regBIFP3_1_PCIE_TX_CREDITS_INIT_P_BASE_IDX 5 |
|---|
| 19282 | #define regBIFP3_1_PCIE_TX_CREDITS_INIT_NP 0x450da4 |
|---|
| 19283 | #define regBIFP3_1_PCIE_TX_CREDITS_INIT_NP_BASE_IDX 5 |
|---|
| 19284 | #define regBIFP3_1_PCIE_TX_CREDITS_INIT_CPL 0x450da5 |
|---|
| 19285 | #define regBIFP3_1_PCIE_TX_CREDITS_INIT_CPL_BASE_IDX 5 |
|---|
| 19286 | #define regBIFP3_1_PCIE_TX_CREDITS_STATUS 0x450da6 |
|---|
| 19287 | #define regBIFP3_1_PCIE_TX_CREDITS_STATUS_BASE_IDX 5 |
|---|
| 19288 | #define regBIFP3_1_PCIE_FC_P 0x450da8 |
|---|
| 19289 | #define regBIFP3_1_PCIE_FC_P_BASE_IDX 5 |
|---|
| 19290 | #define regBIFP3_1_PCIE_FC_NP 0x450da9 |
|---|
| 19291 | #define regBIFP3_1_PCIE_FC_NP_BASE_IDX 5 |
|---|
| 19292 | #define regBIFP3_1_PCIE_FC_CPL 0x450daa |
|---|
| 19293 | #define regBIFP3_1_PCIE_FC_CPL_BASE_IDX 5 |
|---|
| 19294 | #define regBIFP3_1_PCIE_FC_P_VC1 0x450dab |
|---|
| 19295 | #define regBIFP3_1_PCIE_FC_P_VC1_BASE_IDX 5 |
|---|
| 19296 | #define regBIFP3_1_PCIE_FC_NP_VC1 0x450dac |
|---|
| 19297 | #define regBIFP3_1_PCIE_FC_NP_VC1_BASE_IDX 5 |
|---|
| 19298 | #define regBIFP3_1_PCIE_FC_CPL_VC1 0x450dad |
|---|
| 19299 | #define regBIFP3_1_PCIE_FC_CPL_VC1_BASE_IDX 5 |
|---|
| 19300 | |
|---|
| 19301 | |
|---|
| 19302 | // addressBlock: nbio_pcie1_bifp4_pciedir_p |
|---|
| 19303 | // base address: 0x11244000 |
|---|
| 19304 | #define regBIFP4_1_PCIEP_RESERVED 0x451000 |
|---|
| 19305 | #define regBIFP4_1_PCIEP_RESERVED_BASE_IDX 5 |
|---|
| 19306 | #define regBIFP4_1_PCIEP_SCRATCH 0x451001 |
|---|
| 19307 | #define regBIFP4_1_PCIEP_SCRATCH_BASE_IDX 5 |
|---|
| 19308 | #define regBIFP4_1_PCIEP_PORT_CNTL 0x451010 |
|---|
| 19309 | #define regBIFP4_1_PCIEP_PORT_CNTL_BASE_IDX 5 |
|---|
| 19310 | #define regBIFP4_1_PCIE_TX_REQUESTER_ID 0x451021 |
|---|
| 19311 | #define regBIFP4_1_PCIE_TX_REQUESTER_ID_BASE_IDX 5 |
|---|
| 19312 | #define regBIFP4_1_PCIE_P_PORT_LANE_STATUS 0x451050 |
|---|
| 19313 | #define regBIFP4_1_PCIE_P_PORT_LANE_STATUS_BASE_IDX 5 |
|---|
| 19314 | #define regBIFP4_1_PCIE_ERR_CNTL 0x45106a |
|---|
| 19315 | #define regBIFP4_1_PCIE_ERR_CNTL_BASE_IDX 5 |
|---|
| 19316 | #define regBIFP4_1_PCIE_RX_CNTL 0x451070 |
|---|
| 19317 | #define regBIFP4_1_PCIE_RX_CNTL_BASE_IDX 5 |
|---|
| 19318 | #define regBIFP4_1_PCIE_RX_EXPECTED_SEQNUM 0x451071 |
|---|
| 19319 | #define regBIFP4_1_PCIE_RX_EXPECTED_SEQNUM_BASE_IDX 5 |
|---|
| 19320 | #define regBIFP4_1_PCIE_RX_VENDOR_SPECIFIC 0x451072 |
|---|
| 19321 | #define regBIFP4_1_PCIE_RX_VENDOR_SPECIFIC_BASE_IDX 5 |
|---|
| 19322 | #define regBIFP4_1_PCIE_RX_CNTL3 0x451074 |
|---|
| 19323 | #define regBIFP4_1_PCIE_RX_CNTL3_BASE_IDX 5 |
|---|
| 19324 | #define regBIFP4_1_PCIE_RX_CREDITS_ALLOCATED_P 0x451080 |
|---|
| 19325 | #define regBIFP4_1_PCIE_RX_CREDITS_ALLOCATED_P_BASE_IDX 5 |
|---|
| 19326 | #define regBIFP4_1_PCIE_RX_CREDITS_ALLOCATED_NP 0x451081 |
|---|
| 19327 | #define regBIFP4_1_PCIE_RX_CREDITS_ALLOCATED_NP_BASE_IDX 5 |
|---|
| 19328 | #define regBIFP4_1_PCIE_RX_CREDITS_ALLOCATED_CPL 0x451082 |
|---|
| 19329 | #define regBIFP4_1_PCIE_RX_CREDITS_ALLOCATED_CPL_BASE_IDX 5 |
|---|
| 19330 | #define regBIFP4_1_PCIEP_ERROR_INJECT_PHYSICAL 0x451083 |
|---|
| 19331 | #define regBIFP4_1_PCIEP_ERROR_INJECT_PHYSICAL_BASE_IDX 5 |
|---|
| 19332 | #define regBIFP4_1_PCIEP_ERROR_INJECT_TRANSACTION 0x451084 |
|---|
| 19333 | #define regBIFP4_1_PCIEP_ERROR_INJECT_TRANSACTION_BASE_IDX 5 |
|---|
| 19334 | #define regBIFP4_1_PCIEP_NAK_COUNTER 0x451086 |
|---|
| 19335 | #define regBIFP4_1_PCIEP_NAK_COUNTER_BASE_IDX 5 |
|---|
| 19336 | #define regBIFP4_1_PCIE_LC_CNTL 0x4510a0 |
|---|
| 19337 | #define regBIFP4_1_PCIE_LC_CNTL_BASE_IDX 5 |
|---|
| 19338 | #define regBIFP4_1_PCIE_LC_TRAINING_CNTL 0x4510a1 |
|---|
| 19339 | #define regBIFP4_1_PCIE_LC_TRAINING_CNTL_BASE_IDX 5 |
|---|
| 19340 | #define regBIFP4_1_PCIE_LC_LINK_WIDTH_CNTL 0x4510a2 |
|---|
| 19341 | #define regBIFP4_1_PCIE_LC_LINK_WIDTH_CNTL_BASE_IDX 5 |
|---|
| 19342 | #define regBIFP4_1_PCIE_LC_N_FTS_CNTL 0x4510a3 |
|---|
| 19343 | #define regBIFP4_1_PCIE_LC_N_FTS_CNTL_BASE_IDX 5 |
|---|
| 19344 | #define regBIFP4_1_PCIE_LC_SPEED_CNTL 0x4510a4 |
|---|
| 19345 | #define regBIFP4_1_PCIE_LC_SPEED_CNTL_BASE_IDX 5 |
|---|
| 19346 | #define regBIFP4_1_PCIE_LC_STATE0 0x4510a5 |
|---|
| 19347 | #define regBIFP4_1_PCIE_LC_STATE0_BASE_IDX 5 |
|---|
| 19348 | #define regBIFP4_1_PCIE_LC_STATE1 0x4510a6 |
|---|
| 19349 | #define regBIFP4_1_PCIE_LC_STATE1_BASE_IDX 5 |
|---|
| 19350 | #define regBIFP4_1_PCIE_LC_STATE2 0x4510a7 |
|---|
| 19351 | #define regBIFP4_1_PCIE_LC_STATE2_BASE_IDX 5 |
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| 19352 | #define regBIFP4_1_PCIE_LC_STATE3 0x4510a8 |
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| 19353 | #define regBIFP4_1_PCIE_LC_STATE3_BASE_IDX 5 |
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| 19354 | #define regBIFP4_1_PCIE_LC_STATE4 0x4510a9 |
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| 19355 | #define regBIFP4_1_PCIE_LC_STATE4_BASE_IDX 5 |
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| 19357 | #define regBIFP4_1_PCIE_LC_STATE5_BASE_IDX 5 |
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| 19401 | #define regBIFP4_1_PCIEP_BCH_ECC_CNTL_BASE_IDX 5 |
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| 19421 | #define regBIFP4_1_PCIE_LC_CNTL12_BASE_IDX 5 |
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|---|
| 19431 | #define regBIFP4_1_PCIE_TX_REPLAY_BASE_IDX 5 |
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| 19432 | #define regBIFP4_1_PCIE_TX_ACK_LATENCY_LIMIT 0x45118c |
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| 19433 | #define regBIFP4_1_PCIE_TX_ACK_LATENCY_LIMIT_BASE_IDX 5 |
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| 19434 | #define regBIFP4_1_PCIE_TX_CREDITS_FCU_THRESHOLD 0x451190 |
|---|
| 19435 | #define regBIFP4_1_PCIE_TX_CREDITS_FCU_THRESHOLD_BASE_IDX 5 |
|---|
| 19436 | #define regBIFP4_1_PCIE_TX_VENDOR_SPECIFIC 0x451194 |
|---|
| 19437 | #define regBIFP4_1_PCIE_TX_VENDOR_SPECIFIC_BASE_IDX 5 |
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| 19438 | #define regBIFP4_1_PCIE_TX_NOP_DLLP 0x451195 |
|---|
| 19439 | #define regBIFP4_1_PCIE_TX_NOP_DLLP_BASE_IDX 5 |
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| 19440 | #define regBIFP4_1_PCIE_TX_REQUEST_NUM_CNTL 0x451198 |
|---|
| 19441 | #define regBIFP4_1_PCIE_TX_REQUEST_NUM_CNTL_BASE_IDX 5 |
|---|
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|---|
| 19443 | #define regBIFP4_1_PCIE_TX_CREDITS_ADVT_P_BASE_IDX 5 |
|---|
| 19444 | #define regBIFP4_1_PCIE_TX_CREDITS_ADVT_NP 0x4511a1 |
|---|
| 19445 | #define regBIFP4_1_PCIE_TX_CREDITS_ADVT_NP_BASE_IDX 5 |
|---|
| 19446 | #define regBIFP4_1_PCIE_TX_CREDITS_ADVT_CPL 0x4511a2 |
|---|
| 19447 | #define regBIFP4_1_PCIE_TX_CREDITS_ADVT_CPL_BASE_IDX 5 |
|---|
| 19448 | #define regBIFP4_1_PCIE_TX_CREDITS_INIT_P 0x4511a3 |
|---|
| 19449 | #define regBIFP4_1_PCIE_TX_CREDITS_INIT_P_BASE_IDX 5 |
|---|
| 19450 | #define regBIFP4_1_PCIE_TX_CREDITS_INIT_NP 0x4511a4 |
|---|
| 19451 | #define regBIFP4_1_PCIE_TX_CREDITS_INIT_NP_BASE_IDX 5 |
|---|
| 19452 | #define regBIFP4_1_PCIE_TX_CREDITS_INIT_CPL 0x4511a5 |
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| 19453 | #define regBIFP4_1_PCIE_TX_CREDITS_INIT_CPL_BASE_IDX 5 |
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| 19454 | #define regBIFP4_1_PCIE_TX_CREDITS_STATUS 0x4511a6 |
|---|
| 19455 | #define regBIFP4_1_PCIE_TX_CREDITS_STATUS_BASE_IDX 5 |
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| 19456 | #define regBIFP4_1_PCIE_FC_P 0x4511a8 |
|---|
| 19457 | #define regBIFP4_1_PCIE_FC_P_BASE_IDX 5 |
|---|
| 19458 | #define regBIFP4_1_PCIE_FC_NP 0x4511a9 |
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| 19459 | #define regBIFP4_1_PCIE_FC_NP_BASE_IDX 5 |
|---|
| 19460 | #define regBIFP4_1_PCIE_FC_CPL 0x4511aa |
|---|
| 19461 | #define regBIFP4_1_PCIE_FC_CPL_BASE_IDX 5 |
|---|
| 19462 | #define regBIFP4_1_PCIE_FC_P_VC1 0x4511ab |
|---|
| 19463 | #define regBIFP4_1_PCIE_FC_P_VC1_BASE_IDX 5 |
|---|
| 19464 | #define regBIFP4_1_PCIE_FC_NP_VC1 0x4511ac |
|---|
| 19465 | #define regBIFP4_1_PCIE_FC_NP_VC1_BASE_IDX 5 |
|---|
| 19466 | #define regBIFP4_1_PCIE_FC_CPL_VC1 0x4511ad |
|---|
| 19467 | #define regBIFP4_1_PCIE_FC_CPL_VC1_BASE_IDX 5 |
|---|
| 19468 | |
|---|
| 19469 | |
|---|
| 19470 | // addressBlock: nbio_pcie1_bifp5_pciedir_p |
|---|
| 19471 | // base address: 0x11245000 |
|---|
| 19472 | #define regBIFP5_PCIEP_RESERVED 0x451400 |
|---|
| 19473 | #define regBIFP5_PCIEP_RESERVED_BASE_IDX 5 |
|---|
| 19474 | #define regBIFP5_PCIEP_SCRATCH 0x451401 |
|---|
| 19475 | #define regBIFP5_PCIEP_SCRATCH_BASE_IDX 5 |
|---|
| 19476 | #define regBIFP5_PCIEP_PORT_CNTL 0x451410 |
|---|
| 19477 | #define regBIFP5_PCIEP_PORT_CNTL_BASE_IDX 5 |
|---|
| 19478 | #define regBIFP5_PCIE_TX_REQUESTER_ID 0x451421 |
|---|
| 19479 | #define regBIFP5_PCIE_TX_REQUESTER_ID_BASE_IDX 5 |
|---|
| 19480 | #define regBIFP5_PCIE_TX_SKID_CTRL 0x45142f |
|---|
| 19481 | #define regBIFP5_PCIE_TX_SKID_CTRL_BASE_IDX 5 |
|---|
| 19482 | #define regBIFP5_PCIE_P_PORT_LANE_STATUS 0x451450 |
|---|
| 19483 | #define regBIFP5_PCIE_P_PORT_LANE_STATUS_BASE_IDX 5 |
|---|
| 19484 | #define regBIFP5_PCIE_ERR_CNTL 0x45146a |
|---|
| 19485 | #define regBIFP5_PCIE_ERR_CNTL_BASE_IDX 5 |
|---|
| 19486 | #define regBIFP5_PCIE_RX_CNTL 0x451470 |
|---|
| 19487 | #define regBIFP5_PCIE_RX_CNTL_BASE_IDX 5 |
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| 19488 | #define regBIFP5_PCIE_RX_EXPECTED_SEQNUM 0x451471 |
|---|
| 19489 | #define regBIFP5_PCIE_RX_EXPECTED_SEQNUM_BASE_IDX 5 |
|---|
| 19490 | #define regBIFP5_PCIE_RX_VENDOR_SPECIFIC 0x451472 |
|---|
| 19491 | #define regBIFP5_PCIE_RX_VENDOR_SPECIFIC_BASE_IDX 5 |
|---|
| 19492 | #define regBIFP5_PCIE_RX_CNTL3 0x451474 |
|---|
| 19493 | #define regBIFP5_PCIE_RX_CNTL3_BASE_IDX 5 |
|---|
| 19494 | #define regBIFP5_PCIE_RX_CREDITS_ALLOCATED_P 0x451480 |
|---|
| 19495 | #define regBIFP5_PCIE_RX_CREDITS_ALLOCATED_P_BASE_IDX 5 |
|---|
| 19496 | #define regBIFP5_PCIE_RX_CREDITS_ALLOCATED_NP 0x451481 |
|---|
| 19497 | #define regBIFP5_PCIE_RX_CREDITS_ALLOCATED_NP_BASE_IDX 5 |
|---|
| 19498 | #define regBIFP5_PCIE_RX_CREDITS_ALLOCATED_CPL 0x451482 |
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| 19499 | #define regBIFP5_PCIE_RX_CREDITS_ALLOCATED_CPL_BASE_IDX 5 |
|---|
| 19500 | #define regBIFP5_PCIEP_ERROR_INJECT_PHYSICAL 0x451483 |
|---|
| 19501 | #define regBIFP5_PCIEP_ERROR_INJECT_PHYSICAL_BASE_IDX 5 |
|---|
| 19502 | #define regBIFP5_PCIEP_ERROR_INJECT_TRANSACTION 0x451484 |
|---|
| 19503 | #define regBIFP5_PCIEP_ERROR_INJECT_TRANSACTION_BASE_IDX 5 |
|---|
| 19504 | #define regBIFP5_PCIEP_NAK_COUNTER 0x451486 |
|---|
| 19505 | #define regBIFP5_PCIEP_NAK_COUNTER_BASE_IDX 5 |
|---|
| 19506 | #define regBIFP5_PCIEP_RX_CAPTURED_LTR_CTRL_STATUS 0x451488 |
|---|
| 19507 | #define regBIFP5_PCIEP_RX_CAPTURED_LTR_CTRL_STATUS_BASE_IDX 5 |
|---|
| 19508 | #define regBIFP5_PCIEP_RX_CAPTURED_LTR_THRESHOLD_VALUES 0x451489 |
|---|
| 19509 | #define regBIFP5_PCIEP_RX_CAPTURED_LTR_THRESHOLD_VALUES_BASE_IDX 5 |
|---|
| 19510 | #define regBIFP5_PCIE_AER_PRIV_UNCORRECTABLE_MASK 0x45148c |
|---|
| 19511 | #define regBIFP5_PCIE_AER_PRIV_UNCORRECTABLE_MASK_BASE_IDX 5 |
|---|
| 19512 | #define regBIFP5_PCIE_AER_PRIV_TRIGGER 0x45148d |
|---|
| 19513 | #define regBIFP5_PCIE_AER_PRIV_TRIGGER_BASE_IDX 5 |
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| 19514 | #define regBIFP5_PCIE_LC_CNTL 0x4514a0 |
|---|
| 19515 | #define regBIFP5_PCIE_LC_CNTL_BASE_IDX 5 |
|---|
| 19516 | #define regBIFP5_PCIE_LC_TRAINING_CNTL 0x4514a1 |
|---|
| 19517 | #define regBIFP5_PCIE_LC_TRAINING_CNTL_BASE_IDX 5 |
|---|
| 19518 | #define regBIFP5_PCIE_LC_LINK_WIDTH_CNTL 0x4514a2 |
|---|
| 19519 | #define regBIFP5_PCIE_LC_LINK_WIDTH_CNTL_BASE_IDX 5 |
|---|
| 19520 | #define regBIFP5_PCIE_LC_N_FTS_CNTL 0x4514a3 |
|---|
| 19521 | #define regBIFP5_PCIE_LC_N_FTS_CNTL_BASE_IDX 5 |
|---|
| 19522 | #define regBIFP5_PCIE_LC_SPEED_CNTL 0x4514a4 |
|---|
| 19523 | #define regBIFP5_PCIE_LC_SPEED_CNTL_BASE_IDX 5 |
|---|
| 19524 | #define regBIFP5_PCIE_LC_STATE0 0x4514a5 |
|---|
| 19525 | #define regBIFP5_PCIE_LC_STATE0_BASE_IDX 5 |
|---|
| 19526 | #define regBIFP5_PCIE_LC_STATE1 0x4514a6 |
|---|
| 19527 | #define regBIFP5_PCIE_LC_STATE1_BASE_IDX 5 |
|---|
| 19528 | #define regBIFP5_PCIE_LC_STATE2 0x4514a7 |
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| 19529 | #define regBIFP5_PCIE_LC_STATE2_BASE_IDX 5 |
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| 19530 | #define regBIFP5_PCIE_LC_STATE3 0x4514a8 |
|---|
| 19531 | #define regBIFP5_PCIE_LC_STATE3_BASE_IDX 5 |
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|---|
| 19533 | #define regBIFP5_PCIE_LC_STATE4_BASE_IDX 5 |
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| 19536 | #define regBIFP5_PCIE_LC_CNTL2 0x4514b1 |
|---|
| 19537 | #define regBIFP5_PCIE_LC_CNTL2_BASE_IDX 5 |
|---|
| 19538 | #define regBIFP5_PCIE_LC_BW_CHANGE_CNTL 0x4514b2 |
|---|
| 19539 | #define regBIFP5_PCIE_LC_BW_CHANGE_CNTL_BASE_IDX 5 |
|---|
| 19540 | #define regBIFP5_PCIE_LC_CDR_CNTL 0x4514b3 |
|---|
| 19541 | #define regBIFP5_PCIE_LC_CDR_CNTL_BASE_IDX 5 |
|---|
| 19542 | #define regBIFP5_PCIE_LC_LANE_CNTL 0x4514b4 |
|---|
| 19543 | #define regBIFP5_PCIE_LC_LANE_CNTL_BASE_IDX 5 |
|---|
| 19544 | #define regBIFP5_PCIE_LC_CNTL3 0x4514b5 |
|---|
| 19545 | #define regBIFP5_PCIE_LC_CNTL3_BASE_IDX 5 |
|---|
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| 19547 | #define regBIFP5_PCIE_LC_CNTL4_BASE_IDX 5 |
|---|
| 19548 | #define regBIFP5_PCIE_LC_CNTL5 0x4514b7 |
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| 19549 | #define regBIFP5_PCIE_LC_CNTL5_BASE_IDX 5 |
|---|
| 19550 | #define regBIFP5_PCIE_LC_FORCE_COEFF 0x4514b8 |
|---|
| 19551 | #define regBIFP5_PCIE_LC_FORCE_COEFF_BASE_IDX 5 |
|---|
| 19552 | #define regBIFP5_PCIE_LC_BEST_EQ_SETTINGS 0x4514b9 |
|---|
| 19553 | #define regBIFP5_PCIE_LC_BEST_EQ_SETTINGS_BASE_IDX 5 |
|---|
| 19554 | #define regBIFP5_PCIE_LC_FORCE_EQ_REQ_COEFF 0x4514ba |
|---|
| 19555 | #define regBIFP5_PCIE_LC_FORCE_EQ_REQ_COEFF_BASE_IDX 5 |
|---|
| 19556 | #define regBIFP5_PCIE_LC_CNTL6 0x4514bb |
|---|
| 19557 | #define regBIFP5_PCIE_LC_CNTL6_BASE_IDX 5 |
|---|
| 19558 | #define regBIFP5_PCIE_LC_CNTL7 0x4514bc |
|---|
| 19559 | #define regBIFP5_PCIE_LC_CNTL7_BASE_IDX 5 |
|---|
| 19560 | #define regBIFP5_PCIE_LC_LINK_MANAGEMENT_MASK 0x4514be |
|---|
| 19561 | #define regBIFP5_PCIE_LC_LINK_MANAGEMENT_MASK_BASE_IDX 5 |
|---|
| 19562 | #define regBIFP5_PCIEP_STRAP_LC 0x4514c0 |
|---|
| 19563 | #define regBIFP5_PCIEP_STRAP_LC_BASE_IDX 5 |
|---|
| 19564 | #define regBIFP5_PCIEP_STRAP_MISC 0x4514c1 |
|---|
| 19565 | #define regBIFP5_PCIEP_STRAP_MISC_BASE_IDX 5 |
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| 19566 | #define regBIFP5_PCIEP_STRAP_LC2 0x4514c2 |
|---|
| 19567 | #define regBIFP5_PCIEP_STRAP_LC2_BASE_IDX 5 |
|---|
| 19568 | #define regBIFP5_PCIE_LC_L1_PM_SUBSTATE 0x4514c6 |
|---|
| 19569 | #define regBIFP5_PCIE_LC_L1_PM_SUBSTATE_BASE_IDX 5 |
|---|
| 19570 | #define regBIFP5_PCIE_LC_L1_PM_SUBSTATE2 0x4514c7 |
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| 19571 | #define regBIFP5_PCIE_LC_L1_PM_SUBSTATE2_BASE_IDX 5 |
|---|
| 19572 | #define regBIFP5_PCIE_LC_L1_PM_SUBSTATE3 0x4514c8 |
|---|
| 19573 | #define regBIFP5_PCIE_LC_L1_PM_SUBSTATE3_BASE_IDX 5 |
|---|
| 19574 | #define regBIFP5_PCIE_LC_L1_PM_SUBSTATE4 0x4514c9 |
|---|
| 19575 | #define regBIFP5_PCIE_LC_L1_PM_SUBSTATE4_BASE_IDX 5 |
|---|
| 19576 | #define regBIFP5_PCIE_LC_L1_PM_SUBSTATE5 0x4514ca |
|---|
| 19577 | #define regBIFP5_PCIE_LC_L1_PM_SUBSTATE5_BASE_IDX 5 |
|---|
| 19578 | #define regBIFP5_PCIEP_BCH_ECC_CNTL 0x4514d0 |
|---|
| 19579 | #define regBIFP5_PCIEP_BCH_ECC_CNTL_BASE_IDX 5 |
|---|
| 19580 | #define regBIFP5_PCIEP_HPGI_PRIVATE 0x4514d2 |
|---|
| 19581 | #define regBIFP5_PCIEP_HPGI_PRIVATE_BASE_IDX 5 |
|---|
| 19582 | #define regBIFP5_PCIEP_HPGI 0x4514da |
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| 19583 | #define regBIFP5_PCIEP_HPGI_BASE_IDX 5 |
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| 19584 | #define regBIFP5_PCIEP_HCNT_DESCRIPTOR 0x4514db |
|---|
| 19585 | #define regBIFP5_PCIEP_HCNT_DESCRIPTOR_BASE_IDX 5 |
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| 19586 | #define regBIFP5_PCIEP_PERF_CNTL_COUNT_TXCLK 0x4514dc |
|---|
| 19587 | #define regBIFP5_PCIEP_PERF_CNTL_COUNT_TXCLK_BASE_IDX 5 |
|---|
| 19588 | #define regBIFP5_PCIE_LC_CNTL8 0x4514dd |
|---|
| 19589 | #define regBIFP5_PCIE_LC_CNTL8_BASE_IDX 5 |
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| 19590 | #define regBIFP5_PCIE_LC_CNTL9 0x4514de |
|---|
| 19591 | #define regBIFP5_PCIE_LC_CNTL9_BASE_IDX 5 |
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| 19592 | #define regBIFP5_PCIE_LC_FORCE_COEFF2 0x4514df |
|---|
| 19593 | #define regBIFP5_PCIE_LC_FORCE_COEFF2_BASE_IDX 5 |
|---|
| 19594 | #define regBIFP5_PCIE_LC_FORCE_EQ_REQ_COEFF2 0x4514e0 |
|---|
| 19595 | #define regBIFP5_PCIE_LC_FORCE_EQ_REQ_COEFF2_BASE_IDX 5 |
|---|
| 19596 | #define regBIFP5_PCIEP_PERF_CNTL_COUNT_TXCLK_LC 0x4514e1 |
|---|
| 19597 | #define regBIFP5_PCIEP_PERF_CNTL_COUNT_TXCLK_LC_BASE_IDX 5 |
|---|
| 19598 | #define regBIFP5_PCIE_LC_FINE_GRAIN_CLK_GATE_OVERRIDES 0x4514e2 |
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| 19599 | #define regBIFP5_PCIE_LC_FINE_GRAIN_CLK_GATE_OVERRIDES_BASE_IDX 5 |
|---|
| 19600 | #define regBIFP5_PCIE_LC_CNTL10 0x4514e3 |
|---|
| 19601 | #define regBIFP5_PCIE_LC_CNTL10_BASE_IDX 5 |
|---|
| 19602 | #define regBIFP5_PCIE_LC_SAVE_RESTORE_1 0x4514e6 |
|---|
| 19603 | #define regBIFP5_PCIE_LC_SAVE_RESTORE_1_BASE_IDX 5 |
|---|
| 19604 | #define regBIFP5_PCIE_LC_SAVE_RESTORE_2 0x4514e7 |
|---|
| 19605 | #define regBIFP5_PCIE_LC_SAVE_RESTORE_2_BASE_IDX 5 |
|---|
| 19606 | #define regBIFP5_PCIE_LC_SAVE_RESTORE_3 0x4514e8 |
|---|
| 19607 | #define regBIFP5_PCIE_LC_SAVE_RESTORE_3_BASE_IDX 5 |
|---|
| 19608 | #define regBIFP5_PCIE_LC_CNTL11 0x451503 |
|---|
| 19609 | #define regBIFP5_PCIE_LC_CNTL11_BASE_IDX 5 |
|---|
| 19610 | #define regBIFP5_PCIE_LC_CNTL12 0x451504 |
|---|
| 19611 | #define regBIFP5_PCIE_LC_CNTL12_BASE_IDX 5 |
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| 19612 | #define regBIFP5_PCIE_LC_SPEED_CNTL2 0x451505 |
|---|
| 19613 | #define regBIFP5_PCIE_LC_SPEED_CNTL2_BASE_IDX 5 |
|---|
| 19614 | #define regBIFP5_PCIE_LC_FORCE_COEFF3 0x451506 |
|---|
| 19615 | #define regBIFP5_PCIE_LC_FORCE_COEFF3_BASE_IDX 5 |
|---|
| 19616 | #define regBIFP5_PCIE_LC_FORCE_EQ_REQ_COEFF3 0x451507 |
|---|
| 19617 | #define regBIFP5_PCIE_LC_FORCE_EQ_REQ_COEFF3_BASE_IDX 5 |
|---|
| 19618 | #define regBIFP5_PCIE_TX_SEQ 0x451588 |
|---|
| 19619 | #define regBIFP5_PCIE_TX_SEQ_BASE_IDX 5 |
|---|
| 19620 | #define regBIFP5_PCIE_TX_REPLAY 0x451589 |
|---|
| 19621 | #define regBIFP5_PCIE_TX_REPLAY_BASE_IDX 5 |
|---|
| 19622 | #define regBIFP5_PCIE_TX_ACK_LATENCY_LIMIT 0x45158c |
|---|
| 19623 | #define regBIFP5_PCIE_TX_ACK_LATENCY_LIMIT_BASE_IDX 5 |
|---|
| 19624 | #define regBIFP5_PCIE_TX_CREDITS_FCU_THRESHOLD 0x451590 |
|---|
| 19625 | #define regBIFP5_PCIE_TX_CREDITS_FCU_THRESHOLD_BASE_IDX 5 |
|---|
| 19626 | #define regBIFP5_PCIE_TX_VENDOR_SPECIFIC 0x451594 |
|---|
| 19627 | #define regBIFP5_PCIE_TX_VENDOR_SPECIFIC_BASE_IDX 5 |
|---|
| 19628 | #define regBIFP5_PCIE_TX_NOP_DLLP 0x451595 |
|---|
| 19629 | #define regBIFP5_PCIE_TX_NOP_DLLP_BASE_IDX 5 |
|---|
| 19630 | #define regBIFP5_PCIE_TX_REQUEST_NUM_CNTL 0x451598 |
|---|
| 19631 | #define regBIFP5_PCIE_TX_REQUEST_NUM_CNTL_BASE_IDX 5 |
|---|
| 19632 | #define regBIFP5_PCIE_TX_CREDITS_ADVT_P 0x4515a0 |
|---|
| 19633 | #define regBIFP5_PCIE_TX_CREDITS_ADVT_P_BASE_IDX 5 |
|---|
| 19634 | #define regBIFP5_PCIE_TX_CREDITS_ADVT_NP 0x4515a1 |
|---|
| 19635 | #define regBIFP5_PCIE_TX_CREDITS_ADVT_NP_BASE_IDX 5 |
|---|
| 19636 | #define regBIFP5_PCIE_TX_CREDITS_ADVT_CPL 0x4515a2 |
|---|
| 19637 | #define regBIFP5_PCIE_TX_CREDITS_ADVT_CPL_BASE_IDX 5 |
|---|
| 19638 | #define regBIFP5_PCIE_TX_CREDITS_INIT_P 0x4515a3 |
|---|
| 19639 | #define regBIFP5_PCIE_TX_CREDITS_INIT_P_BASE_IDX 5 |
|---|
| 19640 | #define regBIFP5_PCIE_TX_CREDITS_INIT_NP 0x4515a4 |
|---|
| 19641 | #define regBIFP5_PCIE_TX_CREDITS_INIT_NP_BASE_IDX 5 |
|---|
| 19642 | #define regBIFP5_PCIE_TX_CREDITS_INIT_CPL 0x4515a5 |
|---|
| 19643 | #define regBIFP5_PCIE_TX_CREDITS_INIT_CPL_BASE_IDX 5 |
|---|
| 19644 | #define regBIFP5_PCIE_TX_CREDITS_STATUS 0x4515a6 |
|---|
| 19645 | #define regBIFP5_PCIE_TX_CREDITS_STATUS_BASE_IDX 5 |
|---|
| 19646 | #define regBIFP5_PCIE_FC_P 0x4515a8 |
|---|
| 19647 | #define regBIFP5_PCIE_FC_P_BASE_IDX 5 |
|---|
| 19648 | #define regBIFP5_PCIE_FC_NP 0x4515a9 |
|---|
| 19649 | #define regBIFP5_PCIE_FC_NP_BASE_IDX 5 |
|---|
| 19650 | #define regBIFP5_PCIE_FC_CPL 0x4515aa |
|---|
| 19651 | #define regBIFP5_PCIE_FC_CPL_BASE_IDX 5 |
|---|
| 19652 | #define regBIFP5_PCIE_FC_P_VC1 0x4515ab |
|---|
| 19653 | #define regBIFP5_PCIE_FC_P_VC1_BASE_IDX 5 |
|---|
| 19654 | #define regBIFP5_PCIE_FC_NP_VC1 0x4515ac |
|---|
| 19655 | #define regBIFP5_PCIE_FC_NP_VC1_BASE_IDX 5 |
|---|
| 19656 | #define regBIFP5_PCIE_FC_CPL_VC1 0x4515ad |
|---|
| 19657 | #define regBIFP5_PCIE_FC_CPL_VC1_BASE_IDX 5 |
|---|
| 19658 | #define regBIFP5_PCIEP_PERF_CNTL_COUNT_TXCLK_TX 0x4515bd |
|---|
| 19659 | #define regBIFP5_PCIEP_PERF_CNTL_COUNT_TXCLK_TX_BASE_IDX 5 |
|---|
| 19660 | |
|---|
| 19661 | |
|---|
| 19662 | // addressBlock: nbio_pcie1_pciedir |
|---|
| 19663 | // base address: 0x11280000 |
|---|
| 19664 | #define regBIF1_PCIE_RESERVED 0x460000 |
|---|
| 19665 | #define regBIF1_PCIE_RESERVED_BASE_IDX 5 |
|---|
| 19666 | #define regBIF1_PCIE_SCRATCH 0x460001 |
|---|
| 19667 | #define regBIF1_PCIE_SCRATCH_BASE_IDX 5 |
|---|
| 19668 | #define regBIF1_PCIE_RX_NUM_NAK 0x46000e |
|---|
| 19669 | #define regBIF1_PCIE_RX_NUM_NAK_BASE_IDX 5 |
|---|
| 19670 | #define regBIF1_PCIE_RX_NUM_NAK_GENERATED 0x46000f |
|---|
| 19671 | #define regBIF1_PCIE_RX_NUM_NAK_GENERATED_BASE_IDX 5 |
|---|
| 19672 | #define regBIF1_PCIE_CNTL 0x460010 |
|---|
| 19673 | #define regBIF1_PCIE_CNTL_BASE_IDX 5 |
|---|
| 19674 | #define regBIF1_PCIE_CONFIG_CNTL 0x460011 |
|---|
| 19675 | #define regBIF1_PCIE_CONFIG_CNTL_BASE_IDX 5 |
|---|
| 19676 | #define regBIF1_PCIE_DEBUG_CNTL 0x460012 |
|---|
| 19677 | #define regBIF1_PCIE_DEBUG_CNTL_BASE_IDX 5 |
|---|
| 19678 | #define regBIF1_PCIE_RX_CNTL5 0x460018 |
|---|
| 19679 | #define regBIF1_PCIE_RX_CNTL5_BASE_IDX 5 |
|---|
| 19680 | #define regBIF1_PCIE_RX_CNTL4 0x460019 |
|---|
| 19681 | #define regBIF1_PCIE_RX_CNTL4_BASE_IDX 5 |
|---|
| 19682 | #define regBIF1_PCIE_COMMON_AER_MASK 0x46001a |
|---|
| 19683 | #define regBIF1_PCIE_COMMON_AER_MASK_BASE_IDX 5 |
|---|
| 19684 | #define regBIF1_PCIE_CNTL2 0x46001c |
|---|
| 19685 | #define regBIF1_PCIE_CNTL2_BASE_IDX 5 |
|---|
| 19686 | #define regBIF1_PCIE_RX_CNTL2 0x46001d |
|---|
| 19687 | #define regBIF1_PCIE_RX_CNTL2_BASE_IDX 5 |
|---|
| 19688 | #define regBIF1_PCIE_CI_CNTL 0x460020 |
|---|
| 19689 | #define regBIF1_PCIE_CI_CNTL_BASE_IDX 5 |
|---|
| 19690 | #define regBIF1_PCIE_BUS_CNTL 0x460021 |
|---|
| 19691 | #define regBIF1_PCIE_BUS_CNTL_BASE_IDX 5 |
|---|
| 19692 | #define regBIF1_PCIE_LC_STATE6 0x460022 |
|---|
| 19693 | #define regBIF1_PCIE_LC_STATE6_BASE_IDX 5 |
|---|
| 19694 | #define regBIF1_PCIE_LC_STATE7 0x460023 |
|---|
| 19695 | #define regBIF1_PCIE_LC_STATE7_BASE_IDX 5 |
|---|
| 19696 | #define regBIF1_PCIE_LC_STATE8 0x460024 |
|---|
| 19697 | #define regBIF1_PCIE_LC_STATE8_BASE_IDX 5 |
|---|
| 19698 | #define regBIF1_PCIE_LC_STATE9 0x460025 |
|---|
| 19699 | #define regBIF1_PCIE_LC_STATE9_BASE_IDX 5 |
|---|
| 19700 | #define regBIF1_PCIE_LC_STATE10 0x460026 |
|---|
| 19701 | #define regBIF1_PCIE_LC_STATE10_BASE_IDX 5 |
|---|
| 19702 | #define regBIF1_PCIE_LC_STATE11 0x460027 |
|---|
| 19703 | #define regBIF1_PCIE_LC_STATE11_BASE_IDX 5 |
|---|
| 19704 | #define regBIF1_PCIE_LC_STATUS1 0x460028 |
|---|
| 19705 | #define regBIF1_PCIE_LC_STATUS1_BASE_IDX 5 |
|---|
| 19706 | #define regBIF1_PCIE_LC_STATUS2 0x460029 |
|---|
| 19707 | #define regBIF1_PCIE_LC_STATUS2_BASE_IDX 5 |
|---|
| 19708 | #define regBIF1_PCIE_WPR_CNTL 0x460030 |
|---|
| 19709 | #define regBIF1_PCIE_WPR_CNTL_BASE_IDX 5 |
|---|
| 19710 | #define regBIF1_PCIE_RX_LAST_TLP0 0x460031 |
|---|
| 19711 | #define regBIF1_PCIE_RX_LAST_TLP0_BASE_IDX 5 |
|---|
| 19712 | #define regBIF1_PCIE_RX_LAST_TLP1 0x460032 |
|---|
| 19713 | #define regBIF1_PCIE_RX_LAST_TLP1_BASE_IDX 5 |
|---|
| 19714 | #define regBIF1_PCIE_RX_LAST_TLP2 0x460033 |
|---|
| 19715 | #define regBIF1_PCIE_RX_LAST_TLP2_BASE_IDX 5 |
|---|
| 19716 | #define regBIF1_PCIE_RX_LAST_TLP3 0x460034 |
|---|
| 19717 | #define regBIF1_PCIE_RX_LAST_TLP3_BASE_IDX 5 |
|---|
| 19718 | #define regBIF1_PCIE_I2C_REG_ADDR_EXPAND 0x46003a |
|---|
| 19719 | #define regBIF1_PCIE_I2C_REG_ADDR_EXPAND_BASE_IDX 5 |
|---|
| 19720 | #define regBIF1_PCIE_I2C_REG_DATA 0x46003b |
|---|
| 19721 | #define regBIF1_PCIE_I2C_REG_DATA_BASE_IDX 5 |
|---|
| 19722 | #define regBIF1_PCIE_CFG_CNTL 0x46003c |
|---|
| 19723 | #define regBIF1_PCIE_CFG_CNTL_BASE_IDX 5 |
|---|
| 19724 | #define regBIF1_PCIE_LC_PM_CNTL 0x46003d |
|---|
| 19725 | #define regBIF1_PCIE_LC_PM_CNTL_BASE_IDX 5 |
|---|
| 19726 | #define regBIF1_PCIE_LC_PM_CNTL2 0x46003e |
|---|
| 19727 | #define regBIF1_PCIE_LC_PM_CNTL2_BASE_IDX 5 |
|---|
| 19728 | #define regBIF1_PCIE_P_CNTL 0x460040 |
|---|
| 19729 | #define regBIF1_PCIE_P_CNTL_BASE_IDX 5 |
|---|
| 19730 | #define regBIF1_PCIE_P_BUF_STATUS 0x460041 |
|---|
| 19731 | #define regBIF1_PCIE_P_BUF_STATUS_BASE_IDX 5 |
|---|
| 19732 | #define regBIF1_PCIE_P_DECODER_STATUS 0x460042 |
|---|
| 19733 | #define regBIF1_PCIE_P_DECODER_STATUS_BASE_IDX 5 |
|---|
| 19734 | #define regBIF1_PCIE_P_MISC_STATUS 0x460043 |
|---|
| 19735 | #define regBIF1_PCIE_P_MISC_STATUS_BASE_IDX 5 |
|---|
| 19736 | #define regBIF1_PCIE_P_RCV_L0S_FTS_DET 0x460050 |
|---|
| 19737 | #define regBIF1_PCIE_P_RCV_L0S_FTS_DET_BASE_IDX 5 |
|---|
| 19738 | #define regBIF1_PCIE_RX_AD 0x460062 |
|---|
| 19739 | #define regBIF1_PCIE_RX_AD_BASE_IDX 5 |
|---|
| 19740 | #define regBIF1_PCIE_SDP_CTRL 0x460063 |
|---|
| 19741 | #define regBIF1_PCIE_SDP_CTRL_BASE_IDX 5 |
|---|
| 19742 | #define regBIF1_NBIO_CLKREQb_MAP_CNTL 0x460064 |
|---|
| 19743 | #define regBIF1_NBIO_CLKREQb_MAP_CNTL_BASE_IDX 5 |
|---|
| 19744 | #define regBIF1_PCIE_SDP_SWUS_SLV_ATTR_CTRL 0x460065 |
|---|
| 19745 | #define regBIF1_PCIE_SDP_SWUS_SLV_ATTR_CTRL_BASE_IDX 5 |
|---|
| 19746 | #define regBIF1_PCIE_SDP_RC_SLV_ATTR_CTRL 0x460066 |
|---|
| 19747 | #define regBIF1_PCIE_SDP_RC_SLV_ATTR_CTRL_BASE_IDX 5 |
|---|
| 19748 | #define regBIF1_NBIO_CLKREQb_MAP_CNTL2 0x460067 |
|---|
| 19749 | #define regBIF1_NBIO_CLKREQb_MAP_CNTL2_BASE_IDX 5 |
|---|
| 19750 | #define regBIF1_PCIE_SDP_CTRL2 0x460068 |
|---|
| 19751 | #define regBIF1_PCIE_SDP_CTRL2_BASE_IDX 5 |
|---|
| 19752 | #define regBIF1_PCIE_PERF_COUNT_CNTL 0x460080 |
|---|
| 19753 | #define regBIF1_PCIE_PERF_COUNT_CNTL_BASE_IDX 5 |
|---|
| 19754 | #define regBIF1_PCIE_PERF_CNTL_TXCLK1 0x460081 |
|---|
| 19755 | #define regBIF1_PCIE_PERF_CNTL_TXCLK1_BASE_IDX 5 |
|---|
| 19756 | #define regBIF1_PCIE_PERF_COUNT0_TXCLK1 0x460082 |
|---|
| 19757 | #define regBIF1_PCIE_PERF_COUNT0_TXCLK1_BASE_IDX 5 |
|---|
| 19758 | #define regBIF1_PCIE_PERF_COUNT1_TXCLK1 0x460083 |
|---|
| 19759 | #define regBIF1_PCIE_PERF_COUNT1_TXCLK1_BASE_IDX 5 |
|---|
| 19760 | #define regBIF1_PCIE_PERF_CNTL_TXCLK2 0x460084 |
|---|
| 19761 | #define regBIF1_PCIE_PERF_CNTL_TXCLK2_BASE_IDX 5 |
|---|
| 19762 | #define regBIF1_PCIE_PERF_COUNT0_TXCLK2 0x460085 |
|---|
| 19763 | #define regBIF1_PCIE_PERF_COUNT0_TXCLK2_BASE_IDX 5 |
|---|
| 19764 | #define regBIF1_PCIE_PERF_COUNT1_TXCLK2 0x460086 |
|---|
| 19765 | #define regBIF1_PCIE_PERF_COUNT1_TXCLK2_BASE_IDX 5 |
|---|
| 19766 | #define regBIF1_PCIE_PERF_CNTL_TXCLK3 0x460087 |
|---|
| 19767 | #define regBIF1_PCIE_PERF_CNTL_TXCLK3_BASE_IDX 5 |
|---|
| 19768 | #define regBIF1_PCIE_PERF_COUNT0_TXCLK3 0x460088 |
|---|
| 19769 | #define regBIF1_PCIE_PERF_COUNT0_TXCLK3_BASE_IDX 5 |
|---|
| 19770 | #define regBIF1_PCIE_PERF_COUNT1_TXCLK3 0x460089 |
|---|
| 19771 | #define regBIF1_PCIE_PERF_COUNT1_TXCLK3_BASE_IDX 5 |
|---|
| 19772 | #define regBIF1_PCIE_PERF_CNTL_TXCLK4 0x46008a |
|---|
| 19773 | #define regBIF1_PCIE_PERF_CNTL_TXCLK4_BASE_IDX 5 |
|---|
| 19774 | #define regBIF1_PCIE_PERF_COUNT0_TXCLK4 0x46008b |
|---|
| 19775 | #define regBIF1_PCIE_PERF_COUNT0_TXCLK4_BASE_IDX 5 |
|---|
| 19776 | #define regBIF1_PCIE_PERF_COUNT1_TXCLK4 0x46008c |
|---|
| 19777 | #define regBIF1_PCIE_PERF_COUNT1_TXCLK4_BASE_IDX 5 |
|---|
| 19778 | #define regBIF1_PCIE_PERF_CNTL_EVENT_LC_PORT_SEL 0x460093 |
|---|
| 19779 | #define regBIF1_PCIE_PERF_CNTL_EVENT_LC_PORT_SEL_BASE_IDX 5 |
|---|
| 19780 | #define regBIF1_PCIE_PERF_CNTL_EVENT_CI_PORT_SEL 0x460094 |
|---|
| 19781 | #define regBIF1_PCIE_PERF_CNTL_EVENT_CI_PORT_SEL_BASE_IDX 5 |
|---|
| 19782 | #define regBIF1_PCIE_PERF_CNTL_TXCLK5 0x460096 |
|---|
| 19783 | #define regBIF1_PCIE_PERF_CNTL_TXCLK5_BASE_IDX 5 |
|---|
| 19784 | #define regBIF1_PCIE_PERF_COUNT0_TXCLK5 0x460097 |
|---|
| 19785 | #define regBIF1_PCIE_PERF_COUNT0_TXCLK5_BASE_IDX 5 |
|---|
| 19786 | #define regBIF1_PCIE_PERF_COUNT1_TXCLK5 0x460098 |
|---|
| 19787 | #define regBIF1_PCIE_PERF_COUNT1_TXCLK5_BASE_IDX 5 |
|---|
| 19788 | #define regBIF1_PCIE_PERF_CNTL_TXCLK6 0x460099 |
|---|
| 19789 | #define regBIF1_PCIE_PERF_CNTL_TXCLK6_BASE_IDX 5 |
|---|
| 19790 | #define regBIF1_PCIE_PERF_COUNT0_TXCLK6 0x46009a |
|---|
| 19791 | #define regBIF1_PCIE_PERF_COUNT0_TXCLK6_BASE_IDX 5 |
|---|
| 19792 | #define regBIF1_PCIE_PERF_COUNT1_TXCLK6 0x46009b |
|---|
| 19793 | #define regBIF1_PCIE_PERF_COUNT1_TXCLK6_BASE_IDX 5 |
|---|
| 19794 | #define regBIF1_PCIE_STRAP_F0 0x4600b0 |
|---|
| 19795 | #define regBIF1_PCIE_STRAP_F0_BASE_IDX 5 |
|---|
| 19796 | #define regBIF1_PCIE_STRAP_NTB 0x4600b1 |
|---|
| 19797 | #define regBIF1_PCIE_STRAP_NTB_BASE_IDX 5 |
|---|
| 19798 | #define regBIF1_PCIE_STRAP_MISC 0x4600c0 |
|---|
| 19799 | #define regBIF1_PCIE_STRAP_MISC_BASE_IDX 5 |
|---|
| 19800 | #define regBIF1_PCIE_STRAP_MISC2 0x4600c1 |
|---|
| 19801 | #define regBIF1_PCIE_STRAP_MISC2_BASE_IDX 5 |
|---|
| 19802 | #define regBIF1_PCIE_STRAP_PI 0x4600c2 |
|---|
| 19803 | #define regBIF1_PCIE_STRAP_PI_BASE_IDX 5 |
|---|
| 19804 | #define regBIF1_PCIE_STRAP_I2C_BD 0x4600c4 |
|---|
| 19805 | #define regBIF1_PCIE_STRAP_I2C_BD_BASE_IDX 5 |
|---|
| 19806 | #define regBIF1_PCIE_PRBS_CLR 0x4600c8 |
|---|
| 19807 | #define regBIF1_PCIE_PRBS_CLR_BASE_IDX 5 |
|---|
| 19808 | #define regBIF1_PCIE_PRBS_STATUS1 0x4600c9 |
|---|
| 19809 | #define regBIF1_PCIE_PRBS_STATUS1_BASE_IDX 5 |
|---|
| 19810 | #define regBIF1_PCIE_PRBS_STATUS2 0x4600ca |
|---|
| 19811 | #define regBIF1_PCIE_PRBS_STATUS2_BASE_IDX 5 |
|---|
| 19812 | #define regBIF1_PCIE_PRBS_FREERUN 0x4600cb |
|---|
| 19813 | #define regBIF1_PCIE_PRBS_FREERUN_BASE_IDX 5 |
|---|
| 19814 | #define regBIF1_PCIE_PRBS_MISC 0x4600cc |
|---|
| 19815 | #define regBIF1_PCIE_PRBS_MISC_BASE_IDX 5 |
|---|
| 19816 | #define regBIF1_PCIE_PRBS_USER_PATTERN 0x4600cd |
|---|
| 19817 | #define regBIF1_PCIE_PRBS_USER_PATTERN_BASE_IDX 5 |
|---|
| 19818 | #define regBIF1_PCIE_PRBS_LO_BITCNT 0x4600ce |
|---|
| 19819 | #define regBIF1_PCIE_PRBS_LO_BITCNT_BASE_IDX 5 |
|---|
| 19820 | #define regBIF1_PCIE_PRBS_HI_BITCNT 0x4600cf |
|---|
| 19821 | #define regBIF1_PCIE_PRBS_HI_BITCNT_BASE_IDX 5 |
|---|
| 19822 | #define regBIF1_PCIE_PRBS_ERRCNT_0 0x4600d0 |
|---|
| 19823 | #define regBIF1_PCIE_PRBS_ERRCNT_0_BASE_IDX 5 |
|---|
| 19824 | #define regBIF1_PCIE_PRBS_ERRCNT_1 0x4600d1 |
|---|
| 19825 | #define regBIF1_PCIE_PRBS_ERRCNT_1_BASE_IDX 5 |
|---|
| 19826 | #define regBIF1_PCIE_PRBS_ERRCNT_2 0x4600d2 |
|---|
| 19827 | #define regBIF1_PCIE_PRBS_ERRCNT_2_BASE_IDX 5 |
|---|
| 19828 | #define regBIF1_PCIE_PRBS_ERRCNT_3 0x4600d3 |
|---|
| 19829 | #define regBIF1_PCIE_PRBS_ERRCNT_3_BASE_IDX 5 |
|---|
| 19830 | #define regBIF1_PCIE_PRBS_ERRCNT_4 0x4600d4 |
|---|
| 19831 | #define regBIF1_PCIE_PRBS_ERRCNT_4_BASE_IDX 5 |
|---|
| 19832 | #define regBIF1_PCIE_PRBS_ERRCNT_5 0x4600d5 |
|---|
| 19833 | #define regBIF1_PCIE_PRBS_ERRCNT_5_BASE_IDX 5 |
|---|
| 19834 | #define regBIF1_PCIE_PRBS_ERRCNT_6 0x4600d6 |
|---|
| 19835 | #define regBIF1_PCIE_PRBS_ERRCNT_6_BASE_IDX 5 |
|---|
| 19836 | #define regBIF1_PCIE_PRBS_ERRCNT_7 0x4600d7 |
|---|
| 19837 | #define regBIF1_PCIE_PRBS_ERRCNT_7_BASE_IDX 5 |
|---|
| 19838 | #define regBIF1_PCIE_PRBS_ERRCNT_8 0x4600d8 |
|---|
| 19839 | #define regBIF1_PCIE_PRBS_ERRCNT_8_BASE_IDX 5 |
|---|
| 19840 | #define regBIF1_PCIE_PRBS_ERRCNT_9 0x4600d9 |
|---|
| 19841 | #define regBIF1_PCIE_PRBS_ERRCNT_9_BASE_IDX 5 |
|---|
| 19842 | #define regBIF1_PCIE_PRBS_ERRCNT_10 0x4600da |
|---|
| 19843 | #define regBIF1_PCIE_PRBS_ERRCNT_10_BASE_IDX 5 |
|---|
| 19844 | #define regBIF1_PCIE_PRBS_ERRCNT_11 0x4600db |
|---|
| 19845 | #define regBIF1_PCIE_PRBS_ERRCNT_11_BASE_IDX 5 |
|---|
| 19846 | #define regBIF1_PCIE_PRBS_ERRCNT_12 0x4600dc |
|---|
| 19847 | #define regBIF1_PCIE_PRBS_ERRCNT_12_BASE_IDX 5 |
|---|
| 19848 | #define regBIF1_PCIE_PRBS_ERRCNT_13 0x4600dd |
|---|
| 19849 | #define regBIF1_PCIE_PRBS_ERRCNT_13_BASE_IDX 5 |
|---|
| 19850 | #define regBIF1_PCIE_PRBS_ERRCNT_14 0x4600de |
|---|
| 19851 | #define regBIF1_PCIE_PRBS_ERRCNT_14_BASE_IDX 5 |
|---|
| 19852 | #define regBIF1_PCIE_PRBS_ERRCNT_15 0x4600df |
|---|
| 19853 | #define regBIF1_PCIE_PRBS_ERRCNT_15_BASE_IDX 5 |
|---|
| 19854 | #define regBIF1_SWRST_COMMAND_STATUS 0x460100 |
|---|
| 19855 | #define regBIF1_SWRST_COMMAND_STATUS_BASE_IDX 5 |
|---|
| 19856 | #define regBIF1_SWRST_GENERAL_CONTROL 0x460101 |
|---|
| 19857 | #define regBIF1_SWRST_GENERAL_CONTROL_BASE_IDX 5 |
|---|
| 19858 | #define regBIF1_SWRST_COMMAND_0 0x460102 |
|---|
| 19859 | #define regBIF1_SWRST_COMMAND_0_BASE_IDX 5 |
|---|
| 19860 | #define regBIF1_SWRST_COMMAND_1 0x460103 |
|---|
| 19861 | #define regBIF1_SWRST_COMMAND_1_BASE_IDX 5 |
|---|
| 19862 | #define regBIF1_SWRST_CONTROL_0 0x460104 |
|---|
| 19863 | #define regBIF1_SWRST_CONTROL_0_BASE_IDX 5 |
|---|
| 19864 | #define regBIF1_SWRST_CONTROL_1 0x460105 |
|---|
| 19865 | #define regBIF1_SWRST_CONTROL_1_BASE_IDX 5 |
|---|
| 19866 | #define regBIF1_SWRST_CONTROL_2 0x460106 |
|---|
| 19867 | #define regBIF1_SWRST_CONTROL_2_BASE_IDX 5 |
|---|
| 19868 | #define regBIF1_SWRST_CONTROL_3 0x460107 |
|---|
| 19869 | #define regBIF1_SWRST_CONTROL_3_BASE_IDX 5 |
|---|
| 19870 | #define regBIF1_SWRST_CONTROL_4 0x460108 |
|---|
| 19871 | #define regBIF1_SWRST_CONTROL_4_BASE_IDX 5 |
|---|
| 19872 | #define regBIF1_SWRST_CONTROL_5 0x460109 |
|---|
| 19873 | #define regBIF1_SWRST_CONTROL_5_BASE_IDX 5 |
|---|
| 19874 | #define regBIF1_SWRST_CONTROL_6 0x46010a |
|---|
| 19875 | #define regBIF1_SWRST_CONTROL_6_BASE_IDX 5 |
|---|
| 19876 | #define regBIF1_SWRST_EP_COMMAND_0 0x46010b |
|---|
| 19877 | #define regBIF1_SWRST_EP_COMMAND_0_BASE_IDX 5 |
|---|
| 19878 | #define regBIF1_SWRST_EP_CONTROL_0 0x46010c |
|---|
| 19879 | #define regBIF1_SWRST_EP_CONTROL_0_BASE_IDX 5 |
|---|
| 19880 | #define regBIF1_CPM_CONTROL 0x460118 |
|---|
| 19881 | #define regBIF1_CPM_CONTROL_BASE_IDX 5 |
|---|
| 19882 | #define regBIF1_CPM_SPLIT_CONTROL 0x460119 |
|---|
| 19883 | #define regBIF1_CPM_SPLIT_CONTROL_BASE_IDX 5 |
|---|
| 19884 | #define regBIF1_CPM_CONTROL_EXT 0x46011a |
|---|
| 19885 | #define regBIF1_CPM_CONTROL_EXT_BASE_IDX 5 |
|---|
| 19886 | #define regBIF1_SMN_APERTURE_ID_A 0x46011d |
|---|
| 19887 | #define regBIF1_SMN_APERTURE_ID_A_BASE_IDX 5 |
|---|
| 19888 | #define regBIF1_SMN_APERTURE_ID_B 0x46011e |
|---|
| 19889 | #define regBIF1_SMN_APERTURE_ID_B_BASE_IDX 5 |
|---|
| 19890 | #define regBIF1_LNCNT_CONTROL 0x460125 |
|---|
| 19891 | #define regBIF1_LNCNT_CONTROL_BASE_IDX 5 |
|---|
| 19892 | #define regBIF1_SMU_HP_STATUS_UPDATE 0x46012c |
|---|
| 19893 | #define regBIF1_SMU_HP_STATUS_UPDATE_BASE_IDX 5 |
|---|
| 19894 | #define regBIF1_HP_SMU_COMMAND_UPDATE 0x46012d |
|---|
| 19895 | #define regBIF1_HP_SMU_COMMAND_UPDATE_BASE_IDX 5 |
|---|
| 19896 | #define regBIF1_SMU_HP_END_OF_INTERRUPT 0x46012e |
|---|
| 19897 | #define regBIF1_SMU_HP_END_OF_INTERRUPT_BASE_IDX 5 |
|---|
| 19898 | #define regBIF1_SMU_INT_PIN_SHARING_PORT_INDICATOR 0x46012f |
|---|
| 19899 | #define regBIF1_SMU_INT_PIN_SHARING_PORT_INDICATOR_BASE_IDX 5 |
|---|
| 19900 | #define regBIF1_PCIE_PGMST_CNTL 0x460130 |
|---|
| 19901 | #define regBIF1_PCIE_PGMST_CNTL_BASE_IDX 5 |
|---|
| 19902 | #define regBIF1_PCIE_PGSLV_CNTL 0x460131 |
|---|
| 19903 | #define regBIF1_PCIE_PGSLV_CNTL_BASE_IDX 5 |
|---|
| 19904 | #define regBIF1_LC_CPM_CONTROL_0 0x460133 |
|---|
| 19905 | #define regBIF1_LC_CPM_CONTROL_0_BASE_IDX 5 |
|---|
| 19906 | #define regBIF1_LC_CPM_CONTROL_1 0x460134 |
|---|
| 19907 | #define regBIF1_LC_CPM_CONTROL_1_BASE_IDX 5 |
|---|
| 19908 | #define regBIF1_PCIE_RXMARGIN_CONTROL_CAPABILITIES 0x460135 |
|---|
| 19909 | #define regBIF1_PCIE_RXMARGIN_CONTROL_CAPABILITIES_BASE_IDX 5 |
|---|
| 19910 | #define regBIF1_PCIE_RXMARGIN_1_SETTINGS 0x460136 |
|---|
| 19911 | #define regBIF1_PCIE_RXMARGIN_1_SETTINGS_BASE_IDX 5 |
|---|
| 19912 | #define regBIF1_PCIE_RXMARGIN_2_SETTINGS 0x460137 |
|---|
| 19913 | #define regBIF1_PCIE_RXMARGIN_2_SETTINGS_BASE_IDX 5 |
|---|
| 19914 | #define regBIF1_PCIE_PRESENCE_DETECT_SELECT 0x460138 |
|---|
| 19915 | #define regBIF1_PCIE_PRESENCE_DETECT_SELECT_BASE_IDX 5 |
|---|
| 19916 | #define regBIF1_PCIE_LC_DEBUG_CNTL 0x460139 |
|---|
| 19917 | #define regBIF1_PCIE_LC_DEBUG_CNTL_BASE_IDX 5 |
|---|
| 19918 | #define regBIF1_SMU_INT_PIN_SHARING_PORT_INDICATOR_TWO 0x46013a |
|---|
| 19919 | #define regBIF1_SMU_INT_PIN_SHARING_PORT_INDICATOR_TWO_BASE_IDX 5 |
|---|
| 19920 | #define regBIF1_PCIE_TX_LAST_TLP0 0x460180 |
|---|
| 19921 | #define regBIF1_PCIE_TX_LAST_TLP0_BASE_IDX 5 |
|---|
| 19922 | #define regBIF1_PCIE_TX_LAST_TLP1 0x460181 |
|---|
| 19923 | #define regBIF1_PCIE_TX_LAST_TLP1_BASE_IDX 5 |
|---|
| 19924 | #define regBIF1_PCIE_TX_LAST_TLP2 0x460182 |
|---|
| 19925 | #define regBIF1_PCIE_TX_LAST_TLP2_BASE_IDX 5 |
|---|
| 19926 | #define regBIF1_PCIE_TX_LAST_TLP3 0x460183 |
|---|
| 19927 | #define regBIF1_PCIE_TX_LAST_TLP3_BASE_IDX 5 |
|---|
| 19928 | #define regBIF1_PCIE_TX_TRACKING_ADDR_LO 0x460184 |
|---|
| 19929 | #define regBIF1_PCIE_TX_TRACKING_ADDR_LO_BASE_IDX 5 |
|---|
| 19930 | #define regBIF1_PCIE_TX_TRACKING_ADDR_HI 0x460185 |
|---|
| 19931 | #define regBIF1_PCIE_TX_TRACKING_ADDR_HI_BASE_IDX 5 |
|---|
| 19932 | #define regBIF1_PCIE_TX_TRACKING_CTRL_STATUS 0x460186 |
|---|
| 19933 | #define regBIF1_PCIE_TX_TRACKING_CTRL_STATUS_BASE_IDX 5 |
|---|
| 19934 | #define regBIF1_PCIE_TX_CTRL_4 0x46018b |
|---|
| 19935 | #define regBIF1_PCIE_TX_CTRL_4_BASE_IDX 5 |
|---|
| 19936 | #define regBIF1_PCIE_TX_STATUS 0x460194 |
|---|
| 19937 | #define regBIF1_PCIE_TX_STATUS_BASE_IDX 5 |
|---|
| 19938 | #define regBIF1_PCIE_TX_F0_ATTR_CNTL 0x46019c |
|---|
| 19939 | #define regBIF1_PCIE_TX_F0_ATTR_CNTL_BASE_IDX 5 |
|---|
| 19940 | #define regBIF1_PCIE_TX_SWUS_ATTR_CNTL 0x46019d |
|---|
| 19941 | #define regBIF1_PCIE_TX_SWUS_ATTR_CNTL_BASE_IDX 5 |
|---|
| 19942 | #define regBIF1_PCIE_BW_BY_UNITID 0x4601c0 |
|---|
| 19943 | #define regBIF1_PCIE_BW_BY_UNITID_BASE_IDX 5 |
|---|
| 19944 | #define regBIF1_PCIE_MST_CTRL_1 0x4601c4 |
|---|
| 19945 | #define regBIF1_PCIE_MST_CTRL_1_BASE_IDX 5 |
|---|
| 19946 | #define regBIF1_PCIE_HIP_REG0 0x4601e0 |
|---|
| 19947 | #define regBIF1_PCIE_HIP_REG0_BASE_IDX 5 |
|---|
| 19948 | #define regBIF1_PCIE_HIP_REG1 0x4601e1 |
|---|
| 19949 | #define regBIF1_PCIE_HIP_REG1_BASE_IDX 5 |
|---|
| 19950 | #define regBIF1_PCIE_HIP_REG2 0x4601e2 |
|---|
| 19951 | #define regBIF1_PCIE_HIP_REG2_BASE_IDX 5 |
|---|
| 19952 | #define regBIF1_PCIE_HIP_REG3 0x4601e3 |
|---|
| 19953 | #define regBIF1_PCIE_HIP_REG3_BASE_IDX 5 |
|---|
| 19954 | #define regBIF1_PCIE_HIP_REG4 0x4601e4 |
|---|
| 19955 | #define regBIF1_PCIE_HIP_REG4_BASE_IDX 5 |
|---|
| 19956 | #define regBIF1_PCIE_HIP_REG5 0x4601e5 |
|---|
| 19957 | #define regBIF1_PCIE_HIP_REG5_BASE_IDX 5 |
|---|
| 19958 | #define regBIF1_PCIE_HIP_REG6 0x4601e6 |
|---|
| 19959 | #define regBIF1_PCIE_HIP_REG6_BASE_IDX 5 |
|---|
| 19960 | #define regBIF1_PCIE_HIP_REG7 0x4601e7 |
|---|
| 19961 | #define regBIF1_PCIE_HIP_REG7_BASE_IDX 5 |
|---|
| 19962 | #define regBIF1_PCIE_HIP_REG8 0x4601e8 |
|---|
| 19963 | #define regBIF1_PCIE_HIP_REG8_BASE_IDX 5 |
|---|
| 19964 | #define regBIF1_SMU_PCIE_FENCED1_REG 0x460200 |
|---|
| 19965 | #define regBIF1_SMU_PCIE_FENCED1_REG_BASE_IDX 5 |
|---|
| 19966 | #define regBIF1_SMU_PCIE_FENCED2_REG 0x460201 |
|---|
| 19967 | #define regBIF1_SMU_PCIE_FENCED2_REG_BASE_IDX 5 |
|---|
| 19968 | #define regBIF1_PCIE_PERF_CNTL_TXCLK7 0x460222 |
|---|
| 19969 | #define regBIF1_PCIE_PERF_CNTL_TXCLK7_BASE_IDX 5 |
|---|
| 19970 | #define regBIF1_PCIE_PERF_COUNT0_TXCLK7 0x460223 |
|---|
| 19971 | #define regBIF1_PCIE_PERF_COUNT0_TXCLK7_BASE_IDX 5 |
|---|
| 19972 | #define regBIF1_PCIE_PERF_COUNT1_TXCLK7 0x460224 |
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| 19973 | #define regBIF1_PCIE_PERF_COUNT1_TXCLK7_BASE_IDX 5 |
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| 19974 | #define regBIF1_PCIE_PERF_CNTL_TXCLK8 0x460225 |
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| 19975 | #define regBIF1_PCIE_PERF_CNTL_TXCLK8_BASE_IDX 5 |
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| 19977 | #define regBIF1_PCIE_PERF_COUNT0_TXCLK8_BASE_IDX 5 |
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| 19979 | #define regBIF1_PCIE_PERF_COUNT1_TXCLK8_BASE_IDX 5 |
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| 19991 | #define regBIF1_PCIE_PERF_COUNT1_TXCLK10_BASE_IDX 5 |
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| 20171 | #define regTRAP_STATUS_BASE_IDX 5 |
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| 20707 | #define regPCIE0PortEExtNonFatal_ACTION_CONTROL_BASE_IDX 5 |
|---|
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|---|
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|---|
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|---|
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|---|
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|---|
| 20857 | #define regL2A_UPDATE_FILTER_CNTL_BASE_IDX 5 |
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| 20859 | #define regL2_ERR_RULE_CONTROL_3_BASE_IDX 5 |
|---|
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|---|
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|---|
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|---|
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|---|
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|---|
| 20865 | #define regL2_L2A_CK_GATE_CONTROL_BASE_IDX 5 |
|---|
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|---|
| 20867 | #define regL2_L2A_PGSIZE_CONTROL_BASE_IDX 5 |
|---|
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|---|
| 20869 | #define regL2_L2A_MEMPWR_GATE_1_BASE_IDX 5 |
|---|
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|---|
| 20871 | #define regL2_L2A_MEMPWR_GATE_2_BASE_IDX 5 |
|---|
| 20872 | #define regL2_L2A_MEMPWR_GATE_3 0x1580037 |
|---|
| 20873 | #define regL2_L2A_MEMPWR_GATE_3_BASE_IDX 5 |
|---|
| 20874 | #define regL2_L2A_MEMPWR_GATE_4 0x1580038 |
|---|
| 20875 | #define regL2_L2A_MEMPWR_GATE_4_BASE_IDX 5 |
|---|
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|---|
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|---|
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|---|
| 20879 | #define regL2_L2A_MEMPWR_GATE_6_BASE_IDX 5 |
|---|
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|---|
| 20881 | #define regL2_L2A_MEMPWR_GATE_7_BASE_IDX 5 |
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| 20885 | #define regL2_L2A_MEMPWR_GATE_9_BASE_IDX 5 |
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|---|
| 20910 | // addressBlock: nbio_nbif0_bif_bx_SYSDEC |
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| 20911 | // base address: 0xd0000000 |
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| 20941 | #define regBIF_BX2_BIOS_SCRATCH_6_BASE_IDX 5 |
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| 21136 | #define regRCC_EP_DEV0_3_EP_PCIE_F0_DPA_LATENCY_INDICATOR 0x2ffc0d66 |
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| 21137 | #define regRCC_EP_DEV0_3_EP_PCIE_F0_DPA_LATENCY_INDICATOR_BASE_IDX 5 |
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| 21193 | #define regRCC_DWN_DEV0_3_DN_PCIE_STRAP_MISC2_BASE_IDX 5 |
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| 21196 | // addressBlock: nbio_nbif0_rcc_dwnp_dev0_BIFDEC1 |
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| 21209 | #define regRCC_DWNP_DEV0_3_LTR_MSG_INFO_FROM_EP_BASE_IDX 5 |
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| 21212 | // addressBlock: nbio_nbif0_rcc_dev0_epf0_BIFPFVFDEC1[13440..14975] |
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| 21217 | #define regRCC_DEV0_EPF0_1_RCC_DOORBELL_APER_EN_BASE_IDX 5 |
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| 21219 | #define regRCC_DEV0_EPF0_1_RCC_CONFIG_MEMSIZE_BASE_IDX 5 |
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| 21221 | #define regRCC_DEV0_EPF0_1_RCC_CONFIG_RESERVED_BASE_IDX 5 |
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| 21222 | #define regRCC_DEV0_EPF0_1_RCC_IOV_FUNC_IDENTIFIER 0x2ffc0de5 |
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| 21223 | #define regRCC_DEV0_EPF0_1_RCC_IOV_FUNC_IDENTIFIER_BASE_IDX 5 |
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| 21226 | // addressBlock: nbio_nbif0_rcc_dev0_BIFDEC1 |
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| 21229 | #define regRCC_DEV0_2_RCC_ERR_INT_CNTL_BASE_IDX 5 |
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| 21231 | #define regRCC_DEV0_2_RCC_BACO_CNTL_MISC_BASE_IDX 5 |
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| 21232 | #define regRCC_DEV0_2_RCC_RESET_EN 0x2ffc0da8 |
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| 21233 | #define regRCC_DEV0_2_RCC_RESET_EN_BASE_IDX 5 |
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| 21235 | #define regRCC_DEV0_3_RCC_VDM_SUPPORT_BASE_IDX 5 |
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| 21237 | #define regRCC_DEV0_3_RCC_MARGIN_PARAM_CNTL0_BASE_IDX 5 |
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| 21238 | #define regRCC_DEV0_3_RCC_MARGIN_PARAM_CNTL1 0x2ffc0dab |
|---|
| 21239 | #define regRCC_DEV0_3_RCC_MARGIN_PARAM_CNTL1_BASE_IDX 5 |
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| 21240 | #define regRCC_DEV0_2_RCC_GPUIOV_REGION 0x2ffc0dac |
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| 21241 | #define regRCC_DEV0_2_RCC_GPUIOV_REGION_BASE_IDX 5 |
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| 21242 | #define regRCC_DEV0_2_RCC_GPU_HOSTVM_EN 0x2ffc0dad |
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| 21243 | #define regRCC_DEV0_2_RCC_GPU_HOSTVM_EN_BASE_IDX 5 |
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| 21244 | #define regRCC_DEV0_2_RCC_CONSOLE_IOV_MODE_CNTL 0x2ffc0dae |
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| 21245 | #define regRCC_DEV0_2_RCC_CONSOLE_IOV_MODE_CNTL_BASE_IDX 5 |
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| 21246 | #define regRCC_DEV0_2_RCC_CONSOLE_IOV_FIRST_VF_OFFSET 0x2ffc0daf |
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| 21247 | #define regRCC_DEV0_2_RCC_CONSOLE_IOV_FIRST_VF_OFFSET_BASE_IDX 5 |
|---|
| 21248 | #define regRCC_DEV0_2_RCC_CONSOLE_IOV_VF_STRIDE 0x2ffc0daf |
|---|
| 21249 | #define regRCC_DEV0_2_RCC_CONSOLE_IOV_VF_STRIDE_BASE_IDX 5 |
|---|
| 21250 | #define regRCC_DEV0_2_RCC_PEER_REG_RANGE0 0x2ffc0dde |
|---|
| 21251 | #define regRCC_DEV0_2_RCC_PEER_REG_RANGE0_BASE_IDX 5 |
|---|
| 21252 | #define regRCC_DEV0_2_RCC_PEER_REG_RANGE1 0x2ffc0ddf |
|---|
| 21253 | #define regRCC_DEV0_2_RCC_PEER_REG_RANGE1_BASE_IDX 5 |
|---|
| 21254 | #define regRCC_DEV0_3_RCC_BUS_CNTL 0x2ffc0de1 |
|---|
| 21255 | #define regRCC_DEV0_3_RCC_BUS_CNTL_BASE_IDX 5 |
|---|
| 21256 | #define regRCC_DEV0_2_RCC_CONFIG_CNTL 0x2ffc0de2 |
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| 21257 | #define regRCC_DEV0_2_RCC_CONFIG_CNTL_BASE_IDX 5 |
|---|
| 21258 | #define regRCC_DEV0_2_RCC_CONFIG_F0_BASE 0x2ffc0de6 |
|---|
| 21259 | #define regRCC_DEV0_2_RCC_CONFIG_F0_BASE_BASE_IDX 5 |
|---|
| 21260 | #define regRCC_DEV0_2_RCC_CONFIG_APER_SIZE 0x2ffc0de7 |
|---|
| 21261 | #define regRCC_DEV0_2_RCC_CONFIG_APER_SIZE_BASE_IDX 5 |
|---|
| 21262 | #define regRCC_DEV0_2_RCC_CONFIG_REG_APER_SIZE 0x2ffc0de8 |
|---|
| 21263 | #define regRCC_DEV0_2_RCC_CONFIG_REG_APER_SIZE_BASE_IDX 5 |
|---|
| 21264 | #define regRCC_DEV0_2_RCC_XDMA_LO 0x2ffc0de9 |
|---|
| 21265 | #define regRCC_DEV0_2_RCC_XDMA_LO_BASE_IDX 5 |
|---|
| 21266 | #define regRCC_DEV0_2_RCC_XDMA_HI 0x2ffc0dea |
|---|
| 21267 | #define regRCC_DEV0_2_RCC_XDMA_HI_BASE_IDX 5 |
|---|
| 21268 | #define regRCC_DEV0_3_RCC_FEATURES_CONTROL_MISC 0x2ffc0deb |
|---|
| 21269 | #define regRCC_DEV0_3_RCC_FEATURES_CONTROL_MISC_BASE_IDX 5 |
|---|
| 21270 | #define regRCC_DEV0_2_RCC_BUSNUM_CNTL1 0x2ffc0dec |
|---|
| 21271 | #define regRCC_DEV0_2_RCC_BUSNUM_CNTL1_BASE_IDX 5 |
|---|
| 21272 | #define regRCC_DEV0_2_RCC_BUSNUM_LIST0 0x2ffc0ded |
|---|
| 21273 | #define regRCC_DEV0_2_RCC_BUSNUM_LIST0_BASE_IDX 5 |
|---|
| 21274 | #define regRCC_DEV0_2_RCC_BUSNUM_LIST1 0x2ffc0dee |
|---|
| 21275 | #define regRCC_DEV0_2_RCC_BUSNUM_LIST1_BASE_IDX 5 |
|---|
| 21276 | #define regRCC_DEV0_2_RCC_BUSNUM_CNTL2 0x2ffc0def |
|---|
| 21277 | #define regRCC_DEV0_2_RCC_BUSNUM_CNTL2_BASE_IDX 5 |
|---|
| 21278 | #define regRCC_DEV0_2_RCC_CAPTURE_HOST_BUSNUM 0x2ffc0df0 |
|---|
| 21279 | #define regRCC_DEV0_2_RCC_CAPTURE_HOST_BUSNUM_BASE_IDX 5 |
|---|
| 21280 | #define regRCC_DEV0_2_RCC_HOST_BUSNUM 0x2ffc0df1 |
|---|
| 21281 | #define regRCC_DEV0_2_RCC_HOST_BUSNUM_BASE_IDX 5 |
|---|
| 21282 | #define regRCC_DEV0_2_RCC_PEER0_FB_OFFSET_HI 0x2ffc0df2 |
|---|
| 21283 | #define regRCC_DEV0_2_RCC_PEER0_FB_OFFSET_HI_BASE_IDX 5 |
|---|
| 21284 | #define regRCC_DEV0_2_RCC_PEER0_FB_OFFSET_LO 0x2ffc0df3 |
|---|
| 21285 | #define regRCC_DEV0_2_RCC_PEER0_FB_OFFSET_LO_BASE_IDX 5 |
|---|
| 21286 | #define regRCC_DEV0_2_RCC_PEER1_FB_OFFSET_HI 0x2ffc0df4 |
|---|
| 21287 | #define regRCC_DEV0_2_RCC_PEER1_FB_OFFSET_HI_BASE_IDX 5 |
|---|
| 21288 | #define regRCC_DEV0_2_RCC_PEER1_FB_OFFSET_LO 0x2ffc0df5 |
|---|
| 21289 | #define regRCC_DEV0_2_RCC_PEER1_FB_OFFSET_LO_BASE_IDX 5 |
|---|
| 21290 | #define regRCC_DEV0_2_RCC_PEER2_FB_OFFSET_HI 0x2ffc0df6 |
|---|
| 21291 | #define regRCC_DEV0_2_RCC_PEER2_FB_OFFSET_HI_BASE_IDX 5 |
|---|
| 21292 | #define regRCC_DEV0_2_RCC_PEER2_FB_OFFSET_LO 0x2ffc0df7 |
|---|
| 21293 | #define regRCC_DEV0_2_RCC_PEER2_FB_OFFSET_LO_BASE_IDX 5 |
|---|
| 21294 | #define regRCC_DEV0_2_RCC_PEER3_FB_OFFSET_HI 0x2ffc0df8 |
|---|
| 21295 | #define regRCC_DEV0_2_RCC_PEER3_FB_OFFSET_HI_BASE_IDX 5 |
|---|
| 21296 | #define regRCC_DEV0_2_RCC_PEER3_FB_OFFSET_LO 0x2ffc0df9 |
|---|
| 21297 | #define regRCC_DEV0_2_RCC_PEER3_FB_OFFSET_LO_BASE_IDX 5 |
|---|
| 21298 | #define regRCC_DEV0_2_RCC_DEVFUNCNUM_LIST0 0x2ffc0dfa |
|---|
| 21299 | #define regRCC_DEV0_2_RCC_DEVFUNCNUM_LIST0_BASE_IDX 5 |
|---|
| 21300 | #define regRCC_DEV0_2_RCC_DEVFUNCNUM_LIST1 0x2ffc0dfb |
|---|
| 21301 | #define regRCC_DEV0_2_RCC_DEVFUNCNUM_LIST1_BASE_IDX 5 |
|---|
| 21302 | #define regRCC_DEV0_3_RCC_DEV0_LINK_CNTL 0x2ffc0dfd |
|---|
| 21303 | #define regRCC_DEV0_3_RCC_DEV0_LINK_CNTL_BASE_IDX 5 |
|---|
| 21304 | #define regRCC_DEV0_3_RCC_CMN_LINK_CNTL 0x2ffc0dfe |
|---|
| 21305 | #define regRCC_DEV0_3_RCC_CMN_LINK_CNTL_BASE_IDX 5 |
|---|
| 21306 | #define regRCC_DEV0_3_RCC_EP_REQUESTERID_RESTORE 0x2ffc0dff |
|---|
| 21307 | #define regRCC_DEV0_3_RCC_EP_REQUESTERID_RESTORE_BASE_IDX 5 |
|---|
| 21308 | #define regRCC_DEV0_3_RCC_LTR_LSWITCH_CNTL 0x2ffc0e00 |
|---|
| 21309 | #define regRCC_DEV0_3_RCC_LTR_LSWITCH_CNTL_BASE_IDX 5 |
|---|
| 21310 | #define regRCC_DEV0_3_RCC_MH_ARB_CNTL 0x2ffc0e01 |
|---|
| 21311 | #define regRCC_DEV0_3_RCC_MH_ARB_CNTL_BASE_IDX 5 |
|---|
| 21312 | |
|---|
| 21313 | |
|---|
| 21314 | // addressBlock: nbio_nbif0_bif_bx_BIFDEC1 |
|---|
| 21315 | // base address: 0xd0000000 |
|---|
| 21316 | #define regBIF_BX2_CC_BIF_BX_STRAP0 0x2ffc0e02 |
|---|
| 21317 | #define regBIF_BX2_CC_BIF_BX_STRAP0_BASE_IDX 5 |
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| 21318 | #define regBIF_BX2_CC_BIF_BX_PINSTRAP0 0x2ffc0e04 |
|---|
| 21319 | #define regBIF_BX2_CC_BIF_BX_PINSTRAP0_BASE_IDX 5 |
|---|
| 21320 | #define regBIF_BX2_BIF_MM_INDACCESS_CNTL 0x2ffc0e06 |
|---|
| 21321 | #define regBIF_BX2_BIF_MM_INDACCESS_CNTL_BASE_IDX 5 |
|---|
| 21322 | #define regBIF_BX2_BUS_CNTL 0x2ffc0e07 |
|---|
| 21323 | #define regBIF_BX2_BUS_CNTL_BASE_IDX 5 |
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| 21324 | #define regBIF_BX2_BIF_SCRATCH0 0x2ffc0e08 |
|---|
| 21325 | #define regBIF_BX2_BIF_SCRATCH0_BASE_IDX 5 |
|---|
| 21326 | #define regBIF_BX2_BIF_SCRATCH1 0x2ffc0e09 |
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| 21327 | #define regBIF_BX2_BIF_SCRATCH1_BASE_IDX 5 |
|---|
| 21328 | #define regBIF_BX2_BX_RESET_EN 0x2ffc0e0d |
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| 21329 | #define regBIF_BX2_BX_RESET_EN_BASE_IDX 5 |
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| 21330 | #define regBIF_BX2_MM_CFGREGS_CNTL 0x2ffc0e0e |
|---|
| 21331 | #define regBIF_BX2_MM_CFGREGS_CNTL_BASE_IDX 5 |
|---|
| 21332 | #define regBIF_BX2_BX_RESET_CNTL 0x2ffc0e10 |
|---|
| 21333 | #define regBIF_BX2_BX_RESET_CNTL_BASE_IDX 5 |
|---|
| 21334 | #define regBIF_BX2_INTERRUPT_CNTL 0x2ffc0e11 |
|---|
| 21335 | #define regBIF_BX2_INTERRUPT_CNTL_BASE_IDX 5 |
|---|
| 21336 | #define regBIF_BX2_INTERRUPT_CNTL2 0x2ffc0e12 |
|---|
| 21337 | #define regBIF_BX2_INTERRUPT_CNTL2_BASE_IDX 5 |
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| 21341 | #define regBIF_BX2_BIF_FEATURES_CONTROL_MISC_BASE_IDX 5 |
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| 21401 | #define regBIF_BX2_NBIF_GFX_ADDR_LUT_15_BASE_IDX 5 |
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| 21423 | #define regBIF_BX2_BIF_RB_RPTR_BASE_IDX 5 |
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|---|
| 21425 | #define regBIF_BX2_BIF_RB_WPTR_BASE_IDX 5 |
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| 21427 | #define regBIF_BX2_BIF_RB_WPTR_ADDR_HI_BASE_IDX 5 |
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| 21429 | #define regBIF_BX2_BIF_RB_WPTR_ADDR_LO_BASE_IDX 5 |
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| 21433 | #define regBIF_BX2_BIF_VCN0_GPUIOV_CFG_SIZE_BASE_IDX 5 |
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| 21435 | #define regBIF_BX2_BIF_VCN1_GPUIOV_CFG_SIZE_BASE_IDX 5 |
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| 21437 | #define regBIF_BX2_BIF_GFX_SDMA_GPUIOV_CFG_SIZE_BASE_IDX 5 |
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| 21439 | #define regBIF_BX2_BIF_PERSTB_PAD_CNTL_BASE_IDX 5 |
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| 21440 | #define regBIF_BX2_BIF_PX_EN_PAD_CNTL 0x2ffc0e69 |
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| 21441 | #define regBIF_BX2_BIF_PX_EN_PAD_CNTL_BASE_IDX 5 |
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| 21443 | #define regBIF_BX2_BIF_REFPADKIN_PAD_CNTL_BASE_IDX 5 |
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| 21447 | #define regBIF_BX2_BIF_PWRBRK_PAD_CNTL_BASE_IDX 5 |
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| 21448 | |
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| 21450 | // addressBlock: nbio_nbif0_bif_bx_pf_BIFPFVFDEC1 |
|---|
| 21451 | // base address: 0xd0000000 |
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| 21452 | #define regBIF_BX_PF2_BIF_BME_STATUS 0x2ffc0e0b |
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| 21453 | #define regBIF_BX_PF2_BIF_BME_STATUS_BASE_IDX 5 |
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| 21455 | #define regBIF_BX_PF2_BIF_ATOMIC_ERR_LOG_BASE_IDX 5 |
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| 21457 | #define regBIF_BX_PF2_DOORBELL_SELFRING_GPA_APER_BASE_HIGH_BASE_IDX 5 |
|---|
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| 21459 | #define regBIF_BX_PF2_DOORBELL_SELFRING_GPA_APER_BASE_LOW_BASE_IDX 5 |
|---|
| 21460 | #define regBIF_BX_PF2_DOORBELL_SELFRING_GPA_APER_CNTL 0x2ffc0e15 |
|---|
| 21461 | #define regBIF_BX_PF2_DOORBELL_SELFRING_GPA_APER_CNTL_BASE_IDX 5 |
|---|
| 21462 | #define regBIF_BX_PF2_HDP_REG_COHERENCY_FLUSH_CNTL 0x2ffc0e16 |
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| 21463 | #define regBIF_BX_PF2_HDP_REG_COHERENCY_FLUSH_CNTL_BASE_IDX 5 |
|---|
| 21464 | #define regBIF_BX_PF2_HDP_MEM_COHERENCY_FLUSH_CNTL 0x2ffc0e17 |
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| 21465 | #define regBIF_BX_PF2_HDP_MEM_COHERENCY_FLUSH_CNTL_BASE_IDX 5 |
|---|
| 21466 | #define regBIF_BX_PF2_HDP_MEM_COHERENCY_FLUSH_ONLY_CNTL 0x2ffc0e19 |
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| 21467 | #define regBIF_BX_PF2_HDP_MEM_COHERENCY_FLUSH_ONLY_CNTL_BASE_IDX 5 |
|---|
| 21468 | #define regBIF_BX_PF2_HDP_MEM_COHERENCY_INVALIDATE_ONLY_CNTL 0x2ffc0e1a |
|---|
| 21469 | #define regBIF_BX_PF2_HDP_MEM_COHERENCY_INVALIDATE_ONLY_CNTL_BASE_IDX 5 |
|---|
| 21470 | #define regBIF_BX_PF2_GPU_HDP_FLUSH_ONLY_REQ 0x2ffc0e24 |
|---|
| 21471 | #define regBIF_BX_PF2_GPU_HDP_FLUSH_ONLY_REQ_BASE_IDX 5 |
|---|
| 21472 | #define regBIF_BX_PF2_GPU_HDP_INVALIDATE_ONLY_REQ 0x2ffc0e25 |
|---|
| 21473 | #define regBIF_BX_PF2_GPU_HDP_INVALIDATE_ONLY_REQ_BASE_IDX 5 |
|---|
| 21474 | #define regBIF_BX_PF2_GPU_HDP_FLUSH_REQ 0x2ffc0e26 |
|---|
| 21475 | #define regBIF_BX_PF2_GPU_HDP_FLUSH_REQ_BASE_IDX 5 |
|---|
| 21476 | #define regBIF_BX_PF2_GPU_HDP_FLUSH_DONE 0x2ffc0e27 |
|---|
| 21477 | #define regBIF_BX_PF2_GPU_HDP_FLUSH_DONE_BASE_IDX 5 |
|---|
| 21478 | #define regBIF_BX_PF2_BIF_TRANS_PENDING 0x2ffc0e28 |
|---|
| 21479 | #define regBIF_BX_PF2_BIF_TRANS_PENDING_BASE_IDX 5 |
|---|
| 21480 | #define regBIF_BX_PF2_NBIF_GFX_ADDR_LUT_BYPASS 0x2ffc0e32 |
|---|
| 21481 | #define regBIF_BX_PF2_NBIF_GFX_ADDR_LUT_BYPASS_BASE_IDX 5 |
|---|
| 21482 | #define regBIF_BX_PF2_MAILBOX_MSGBUF_TRN_DW0 0x2ffc0e56 |
|---|
| 21483 | #define regBIF_BX_PF2_MAILBOX_MSGBUF_TRN_DW0_BASE_IDX 5 |
|---|
| 21484 | #define regBIF_BX_PF2_MAILBOX_MSGBUF_TRN_DW1 0x2ffc0e57 |
|---|
| 21485 | #define regBIF_BX_PF2_MAILBOX_MSGBUF_TRN_DW1_BASE_IDX 5 |
|---|
| 21486 | #define regBIF_BX_PF2_MAILBOX_MSGBUF_TRN_DW2 0x2ffc0e58 |
|---|
| 21487 | #define regBIF_BX_PF2_MAILBOX_MSGBUF_TRN_DW2_BASE_IDX 5 |
|---|
| 21488 | #define regBIF_BX_PF2_MAILBOX_MSGBUF_TRN_DW3 0x2ffc0e59 |
|---|
| 21489 | #define regBIF_BX_PF2_MAILBOX_MSGBUF_TRN_DW3_BASE_IDX 5 |
|---|
| 21490 | #define regBIF_BX_PF2_MAILBOX_MSGBUF_RCV_DW0 0x2ffc0e5a |
|---|
| 21491 | #define regBIF_BX_PF2_MAILBOX_MSGBUF_RCV_DW0_BASE_IDX 5 |
|---|
| 21492 | #define regBIF_BX_PF2_MAILBOX_MSGBUF_RCV_DW1 0x2ffc0e5b |
|---|
| 21493 | #define regBIF_BX_PF2_MAILBOX_MSGBUF_RCV_DW1_BASE_IDX 5 |
|---|
| 21494 | #define regBIF_BX_PF2_MAILBOX_MSGBUF_RCV_DW2 0x2ffc0e5c |
|---|
| 21495 | #define regBIF_BX_PF2_MAILBOX_MSGBUF_RCV_DW2_BASE_IDX 5 |
|---|
| 21496 | #define regBIF_BX_PF2_MAILBOX_MSGBUF_RCV_DW3 0x2ffc0e5d |
|---|
| 21497 | #define regBIF_BX_PF2_MAILBOX_MSGBUF_RCV_DW3_BASE_IDX 5 |
|---|
| 21498 | #define regBIF_BX_PF2_MAILBOX_CONTROL 0x2ffc0e5e |
|---|
| 21499 | #define regBIF_BX_PF2_MAILBOX_CONTROL_BASE_IDX 5 |
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| 21500 | #define regBIF_BX_PF2_MAILBOX_INT_CNTL 0x2ffc0e5f |
|---|
| 21501 | #define regBIF_BX_PF2_MAILBOX_INT_CNTL_BASE_IDX 5 |
|---|
| 21502 | #define regBIF_BX_PF2_BIF_VMHV_MAILBOX 0x2ffc0e60 |
|---|
| 21503 | #define regBIF_BX_PF2_BIF_VMHV_MAILBOX_BASE_IDX 5 |
|---|
| 21504 | |
|---|
| 21505 | |
|---|
| 21506 | // addressBlock: nbio_nbif0_gdc_GDCDEC |
|---|
| 21507 | // base address: 0xd0000000 |
|---|
| 21508 | #define regGDC1_NGDC_SDP_PORT_CTRL 0x2ffc0ee2 |
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| 21509 | #define regGDC1_NGDC_SDP_PORT_CTRL_BASE_IDX 5 |
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| 21510 | #define regGDC1_NGDC_MGCG_CTRL 0x2ffc0eea |
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| 21511 | #define regGDC1_NGDC_MGCG_CTRL_BASE_IDX 5 |
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| 21512 | #define regGDC1_NGDC_RESERVED_0 0x2ffc0eeb |
|---|
| 21513 | #define regGDC1_NGDC_RESERVED_0_BASE_IDX 5 |
|---|
| 21514 | #define regGDC1_NGDC_RESERVED_1 0x2ffc0eec |
|---|
| 21515 | #define regGDC1_NGDC_RESERVED_1_BASE_IDX 5 |
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| 21516 | #define regGDC1_NGDC_SDP_PORT_CTRL_SOCCLK 0x2ffc0eed |
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| 21517 | #define regGDC1_NGDC_SDP_PORT_CTRL_SOCCLK_BASE_IDX 5 |
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| 21518 | #define regGDC1_NGDC_SDP_PORT_CTRL1_SOCCLK 0x2ffc0eee |
|---|
| 21519 | #define regGDC1_NGDC_SDP_PORT_CTRL1_SOCCLK_BASE_IDX 5 |
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| 21520 | #define regGDC1_NBIF_GFX_DOORBELL_STATUS 0x2ffc0eef |
|---|
| 21521 | #define regGDC1_NBIF_GFX_DOORBELL_STATUS_BASE_IDX 5 |
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| 21522 | #define regGDC1_BIF_SDMA0_DOORBELL_RANGE 0x2ffc0ef0 |
|---|
| 21523 | #define regGDC1_BIF_SDMA0_DOORBELL_RANGE_BASE_IDX 5 |
|---|
| 21524 | #define regGDC1_BIF_SDMA1_DOORBELL_RANGE 0x2ffc0ef1 |
|---|
| 21525 | #define regGDC1_BIF_SDMA1_DOORBELL_RANGE_BASE_IDX 5 |
|---|
| 21526 | #define regGDC1_BIF_IH_DOORBELL_RANGE 0x2ffc0ef2 |
|---|
| 21527 | #define regGDC1_BIF_IH_DOORBELL_RANGE_BASE_IDX 5 |
|---|
| 21528 | #define regGDC1_BIF_VCN0_DOORBELL_RANGE 0x2ffc0ef3 |
|---|
| 21529 | #define regGDC1_BIF_VCN0_DOORBELL_RANGE_BASE_IDX 5 |
|---|
| 21530 | #define regGDC1_BIF_RLC_DOORBELL_RANGE 0x2ffc0ef5 |
|---|
| 21531 | #define regGDC1_BIF_RLC_DOORBELL_RANGE_BASE_IDX 5 |
|---|
| 21532 | #define regGDC1_BIF_SDMA2_DOORBELL_RANGE 0x2ffc0ef6 |
|---|
| 21533 | #define regGDC1_BIF_SDMA2_DOORBELL_RANGE_BASE_IDX 5 |
|---|
| 21534 | #define regGDC1_BIF_SDMA3_DOORBELL_RANGE 0x2ffc0ef7 |
|---|
| 21535 | #define regGDC1_BIF_SDMA3_DOORBELL_RANGE_BASE_IDX 5 |
|---|
| 21536 | #define regGDC1_BIF_VCN1_DOORBELL_RANGE 0x2ffc0ef8 |
|---|
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| 22217 | #define regBIFPLR1_2_PCIE_CORR_ERR_MASK_BASE_IDX 5 |
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| 22219 | #define regBIFPLR1_2_PCIE_ADV_ERR_CAP_CNTL_BASE_IDX 5 |
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| 22220 | #define regBIFPLR1_2_PCIE_HDR_LOG0 0x3fff7bfc285b |
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| 22230 | #define regBIFPLR1_2_PCIE_ROOT_ERR_STATUS 0x3fff7bfc2860 |
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| 22231 | #define regBIFPLR1_2_PCIE_ROOT_ERR_STATUS_BASE_IDX 5 |
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|---|
| 22233 | #define regBIFPLR1_2_PCIE_ERR_SRC_ID_BASE_IDX 5 |
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|---|
| 22237 | #define regBIFPLR1_2_PCIE_TLP_PREFIX_LOG1_BASE_IDX 5 |
|---|
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| 22239 | #define regBIFPLR1_2_PCIE_TLP_PREFIX_LOG2_BASE_IDX 5 |
|---|
| 22240 | #define regBIFPLR1_2_PCIE_TLP_PREFIX_LOG3 0x3fff7bfc2865 |
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| 22241 | #define regBIFPLR1_2_PCIE_TLP_PREFIX_LOG3_BASE_IDX 5 |
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| 22243 | #define regBIFPLR1_2_PCIE_SECONDARY_ENH_CAP_LIST_BASE_IDX 5 |
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|---|
| 22245 | #define regBIFPLR1_2_PCIE_LINK_CNTL3_BASE_IDX 5 |
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|---|
| 22247 | #define regBIFPLR1_2_PCIE_LANE_ERROR_STATUS_BASE_IDX 5 |
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| 22249 | #define regBIFPLR1_2_PCIE_LANE_0_EQUALIZATION_CNTL_BASE_IDX 5 |
|---|
| 22250 | #define regBIFPLR1_2_PCIE_LANE_1_EQUALIZATION_CNTL 0x3fff7bfc289f |
|---|
| 22251 | #define regBIFPLR1_2_PCIE_LANE_1_EQUALIZATION_CNTL_BASE_IDX 5 |
|---|
| 22252 | #define regBIFPLR1_2_PCIE_LANE_2_EQUALIZATION_CNTL 0x3fff7bfc28a0 |
|---|
| 22253 | #define regBIFPLR1_2_PCIE_LANE_2_EQUALIZATION_CNTL_BASE_IDX 5 |
|---|
| 22254 | #define regBIFPLR1_2_PCIE_LANE_3_EQUALIZATION_CNTL 0x3fff7bfc28a0 |
|---|
| 22255 | #define regBIFPLR1_2_PCIE_LANE_3_EQUALIZATION_CNTL_BASE_IDX 5 |
|---|
| 22256 | #define regBIFPLR1_2_PCIE_LANE_4_EQUALIZATION_CNTL 0x3fff7bfc28a1 |
|---|
| 22257 | #define regBIFPLR1_2_PCIE_LANE_4_EQUALIZATION_CNTL_BASE_IDX 5 |
|---|
| 22258 | #define regBIFPLR1_2_PCIE_LANE_5_EQUALIZATION_CNTL 0x3fff7bfc28a1 |
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| 22259 | #define regBIFPLR1_2_PCIE_LANE_5_EQUALIZATION_CNTL_BASE_IDX 5 |
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|---|
| 22261 | #define regBIFPLR1_2_PCIE_LANE_6_EQUALIZATION_CNTL_BASE_IDX 5 |
|---|
| 22262 | #define regBIFPLR1_2_PCIE_LANE_7_EQUALIZATION_CNTL 0x3fff7bfc28a2 |
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| 22263 | #define regBIFPLR1_2_PCIE_LANE_7_EQUALIZATION_CNTL_BASE_IDX 5 |
|---|
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| 22265 | #define regBIFPLR1_2_PCIE_LANE_8_EQUALIZATION_CNTL_BASE_IDX 5 |
|---|
| 22266 | #define regBIFPLR1_2_PCIE_LANE_9_EQUALIZATION_CNTL 0x3fff7bfc28a3 |
|---|
| 22267 | #define regBIFPLR1_2_PCIE_LANE_9_EQUALIZATION_CNTL_BASE_IDX 5 |
|---|
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|---|
| 22269 | #define regBIFPLR1_2_PCIE_LANE_10_EQUALIZATION_CNTL_BASE_IDX 5 |
|---|
| 22270 | #define regBIFPLR1_2_PCIE_LANE_11_EQUALIZATION_CNTL 0x3fff7bfc28a4 |
|---|
| 22271 | #define regBIFPLR1_2_PCIE_LANE_11_EQUALIZATION_CNTL_BASE_IDX 5 |
|---|
| 22272 | #define regBIFPLR1_2_PCIE_LANE_12_EQUALIZATION_CNTL 0x3fff7bfc28a5 |
|---|
| 22273 | #define regBIFPLR1_2_PCIE_LANE_12_EQUALIZATION_CNTL_BASE_IDX 5 |
|---|
| 22274 | #define regBIFPLR1_2_PCIE_LANE_13_EQUALIZATION_CNTL 0x3fff7bfc28a5 |
|---|
| 22275 | #define regBIFPLR1_2_PCIE_LANE_13_EQUALIZATION_CNTL_BASE_IDX 5 |
|---|
| 22276 | #define regBIFPLR1_2_PCIE_LANE_14_EQUALIZATION_CNTL 0x3fff7bfc28a6 |
|---|
| 22277 | #define regBIFPLR1_2_PCIE_LANE_14_EQUALIZATION_CNTL_BASE_IDX 5 |
|---|
| 22278 | #define regBIFPLR1_2_PCIE_LANE_15_EQUALIZATION_CNTL 0x3fff7bfc28a6 |
|---|
| 22279 | #define regBIFPLR1_2_PCIE_LANE_15_EQUALIZATION_CNTL_BASE_IDX 5 |
|---|
| 22280 | #define regBIFPLR1_2_PCIE_ACS_ENH_CAP_LIST 0x3fff7bfc28a8 |
|---|
| 22281 | #define regBIFPLR1_2_PCIE_ACS_ENH_CAP_LIST_BASE_IDX 5 |
|---|
| 22282 | #define regBIFPLR1_2_PCIE_ACS_CAP 0x3fff7bfc28a9 |
|---|
| 22283 | #define regBIFPLR1_2_PCIE_ACS_CAP_BASE_IDX 5 |
|---|
| 22284 | #define regBIFPLR1_2_PCIE_ACS_CNTL 0x3fff7bfc28a9 |
|---|
| 22285 | #define regBIFPLR1_2_PCIE_ACS_CNTL_BASE_IDX 5 |
|---|
| 22286 | #define regBIFPLR1_2_PCIE_MC_ENH_CAP_LIST 0x3fff7bfc28bc |
|---|
| 22287 | #define regBIFPLR1_2_PCIE_MC_ENH_CAP_LIST_BASE_IDX 5 |
|---|
| 22288 | #define regBIFPLR1_2_PCIE_MC_CAP 0x3fff7bfc28bd |
|---|
| 22289 | #define regBIFPLR1_2_PCIE_MC_CAP_BASE_IDX 5 |
|---|
| 22290 | #define regBIFPLR1_2_PCIE_MC_CNTL 0x3fff7bfc28bd |
|---|
| 22291 | #define regBIFPLR1_2_PCIE_MC_CNTL_BASE_IDX 5 |
|---|
| 22292 | #define regBIFPLR1_2_PCIE_MC_ADDR0 0x3fff7bfc28be |
|---|
| 22293 | #define regBIFPLR1_2_PCIE_MC_ADDR0_BASE_IDX 5 |
|---|
| 22294 | #define regBIFPLR1_2_PCIE_MC_ADDR1 0x3fff7bfc28bf |
|---|
| 22295 | #define regBIFPLR1_2_PCIE_MC_ADDR1_BASE_IDX 5 |
|---|
| 22296 | #define regBIFPLR1_2_PCIE_MC_RCV0 0x3fff7bfc28c0 |
|---|
| 22297 | #define regBIFPLR1_2_PCIE_MC_RCV0_BASE_IDX 5 |
|---|
| 22298 | #define regBIFPLR1_2_PCIE_MC_RCV1 0x3fff7bfc28c1 |
|---|
| 22299 | #define regBIFPLR1_2_PCIE_MC_RCV1_BASE_IDX 5 |
|---|
| 22300 | #define regBIFPLR1_2_PCIE_MC_BLOCK_ALL0 0x3fff7bfc28c2 |
|---|
| 22301 | #define regBIFPLR1_2_PCIE_MC_BLOCK_ALL0_BASE_IDX 5 |
|---|
| 22302 | #define regBIFPLR1_2_PCIE_MC_BLOCK_ALL1 0x3fff7bfc28c3 |
|---|
| 22303 | #define regBIFPLR1_2_PCIE_MC_BLOCK_ALL1_BASE_IDX 5 |
|---|
| 22304 | #define regBIFPLR1_2_PCIE_MC_BLOCK_UNTRANSLATED_0 0x3fff7bfc28c4 |
|---|
| 22305 | #define regBIFPLR1_2_PCIE_MC_BLOCK_UNTRANSLATED_0_BASE_IDX 5 |
|---|
| 22306 | #define regBIFPLR1_2_PCIE_MC_BLOCK_UNTRANSLATED_1 0x3fff7bfc28c5 |
|---|
| 22307 | #define regBIFPLR1_2_PCIE_MC_BLOCK_UNTRANSLATED_1_BASE_IDX 5 |
|---|
| 22308 | #define regBIFPLR1_2_PCIE_MC_OVERLAY_BAR0 0x3fff7bfc28c6 |
|---|
| 22309 | #define regBIFPLR1_2_PCIE_MC_OVERLAY_BAR0_BASE_IDX 5 |
|---|
| 22310 | #define regBIFPLR1_2_PCIE_MC_OVERLAY_BAR1 0x3fff7bfc28c7 |
|---|
| 22311 | #define regBIFPLR1_2_PCIE_MC_OVERLAY_BAR1_BASE_IDX 5 |
|---|
| 22312 | #define regBIFPLR1_2_PCIE_L1_PM_SUB_CAP_LIST 0x3fff7bfc28dc |
|---|
| 22313 | #define regBIFPLR1_2_PCIE_L1_PM_SUB_CAP_LIST_BASE_IDX 5 |
|---|
| 22314 | #define regBIFPLR1_2_PCIE_L1_PM_SUB_CAP 0x3fff7bfc28dd |
|---|
| 22315 | #define regBIFPLR1_2_PCIE_L1_PM_SUB_CAP_BASE_IDX 5 |
|---|
| 22316 | #define regBIFPLR1_2_PCIE_L1_PM_SUB_CNTL 0x3fff7bfc28de |
|---|
| 22317 | #define regBIFPLR1_2_PCIE_L1_PM_SUB_CNTL_BASE_IDX 5 |
|---|
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|---|
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| 22501 | #define regBIFPLR2_2_MSI_MSG_ADDR_LO_BASE_IDX 5 |
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| 22520 | #define regBIFPLR2_2_PCIE_VENDOR_SPECIFIC1 0x3fff7bfc2c42 |
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| 22521 | #define regBIFPLR2_2_PCIE_VENDOR_SPECIFIC1_BASE_IDX 5 |
|---|
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| 22551 | #define regBIFPLR2_2_PCIE_DEV_SERIAL_NUM_DW2_BASE_IDX 5 |
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| 22591 | #define regBIFPLR2_2_PCIE_LINK_CNTL3_BASE_IDX 5 |
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| 22598 | #define regBIFPLR2_2_PCIE_LANE_2_EQUALIZATION_CNTL 0x3fff7bfc2ca0 |
|---|
| 22599 | #define regBIFPLR2_2_PCIE_LANE_2_EQUALIZATION_CNTL_BASE_IDX 5 |
|---|
| 22600 | #define regBIFPLR2_2_PCIE_LANE_3_EQUALIZATION_CNTL 0x3fff7bfc2ca0 |
|---|
| 22601 | #define regBIFPLR2_2_PCIE_LANE_3_EQUALIZATION_CNTL_BASE_IDX 5 |
|---|
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|---|
| 22603 | #define regBIFPLR2_2_PCIE_LANE_4_EQUALIZATION_CNTL_BASE_IDX 5 |
|---|
| 22604 | #define regBIFPLR2_2_PCIE_LANE_5_EQUALIZATION_CNTL 0x3fff7bfc2ca1 |
|---|
| 22605 | #define regBIFPLR2_2_PCIE_LANE_5_EQUALIZATION_CNTL_BASE_IDX 5 |
|---|
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|---|
| 22607 | #define regBIFPLR2_2_PCIE_LANE_6_EQUALIZATION_CNTL_BASE_IDX 5 |
|---|
| 22608 | #define regBIFPLR2_2_PCIE_LANE_7_EQUALIZATION_CNTL 0x3fff7bfc2ca2 |
|---|
| 22609 | #define regBIFPLR2_2_PCIE_LANE_7_EQUALIZATION_CNTL_BASE_IDX 5 |
|---|
| 22610 | #define regBIFPLR2_2_PCIE_LANE_8_EQUALIZATION_CNTL 0x3fff7bfc2ca3 |
|---|
| 22611 | #define regBIFPLR2_2_PCIE_LANE_8_EQUALIZATION_CNTL_BASE_IDX 5 |
|---|
| 22612 | #define regBIFPLR2_2_PCIE_LANE_9_EQUALIZATION_CNTL 0x3fff7bfc2ca3 |
|---|
| 22613 | #define regBIFPLR2_2_PCIE_LANE_9_EQUALIZATION_CNTL_BASE_IDX 5 |
|---|
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|---|
| 22615 | #define regBIFPLR2_2_PCIE_LANE_10_EQUALIZATION_CNTL_BASE_IDX 5 |
|---|
| 22616 | #define regBIFPLR2_2_PCIE_LANE_11_EQUALIZATION_CNTL 0x3fff7bfc2ca4 |
|---|
| 22617 | #define regBIFPLR2_2_PCIE_LANE_11_EQUALIZATION_CNTL_BASE_IDX 5 |
|---|
| 22618 | #define regBIFPLR2_2_PCIE_LANE_12_EQUALIZATION_CNTL 0x3fff7bfc2ca5 |
|---|
| 22619 | #define regBIFPLR2_2_PCIE_LANE_12_EQUALIZATION_CNTL_BASE_IDX 5 |
|---|
| 22620 | #define regBIFPLR2_2_PCIE_LANE_13_EQUALIZATION_CNTL 0x3fff7bfc2ca5 |
|---|
| 22621 | #define regBIFPLR2_2_PCIE_LANE_13_EQUALIZATION_CNTL_BASE_IDX 5 |
|---|
| 22622 | #define regBIFPLR2_2_PCIE_LANE_14_EQUALIZATION_CNTL 0x3fff7bfc2ca6 |
|---|
| 22623 | #define regBIFPLR2_2_PCIE_LANE_14_EQUALIZATION_CNTL_BASE_IDX 5 |
|---|
| 22624 | #define regBIFPLR2_2_PCIE_LANE_15_EQUALIZATION_CNTL 0x3fff7bfc2ca6 |
|---|
| 22625 | #define regBIFPLR2_2_PCIE_LANE_15_EQUALIZATION_CNTL_BASE_IDX 5 |
|---|
| 22626 | #define regBIFPLR2_2_PCIE_ACS_ENH_CAP_LIST 0x3fff7bfc2ca8 |
|---|
| 22627 | #define regBIFPLR2_2_PCIE_ACS_ENH_CAP_LIST_BASE_IDX 5 |
|---|
| 22628 | #define regBIFPLR2_2_PCIE_ACS_CAP 0x3fff7bfc2ca9 |
|---|
| 22629 | #define regBIFPLR2_2_PCIE_ACS_CAP_BASE_IDX 5 |
|---|
| 22630 | #define regBIFPLR2_2_PCIE_ACS_CNTL 0x3fff7bfc2ca9 |
|---|
| 22631 | #define regBIFPLR2_2_PCIE_ACS_CNTL_BASE_IDX 5 |
|---|
| 22632 | #define regBIFPLR2_2_PCIE_MC_ENH_CAP_LIST 0x3fff7bfc2cbc |
|---|
| 22633 | #define regBIFPLR2_2_PCIE_MC_ENH_CAP_LIST_BASE_IDX 5 |
|---|
| 22634 | #define regBIFPLR2_2_PCIE_MC_CAP 0x3fff7bfc2cbd |
|---|
| 22635 | #define regBIFPLR2_2_PCIE_MC_CAP_BASE_IDX 5 |
|---|
| 22636 | #define regBIFPLR2_2_PCIE_MC_CNTL 0x3fff7bfc2cbd |
|---|
| 22637 | #define regBIFPLR2_2_PCIE_MC_CNTL_BASE_IDX 5 |
|---|
| 22638 | #define regBIFPLR2_2_PCIE_MC_ADDR0 0x3fff7bfc2cbe |
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| 22639 | #define regBIFPLR2_2_PCIE_MC_ADDR0_BASE_IDX 5 |
|---|
| 22640 | #define regBIFPLR2_2_PCIE_MC_ADDR1 0x3fff7bfc2cbf |
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| 22641 | #define regBIFPLR2_2_PCIE_MC_ADDR1_BASE_IDX 5 |
|---|
| 22642 | #define regBIFPLR2_2_PCIE_MC_RCV0 0x3fff7bfc2cc0 |
|---|
| 22643 | #define regBIFPLR2_2_PCIE_MC_RCV0_BASE_IDX 5 |
|---|
| 22644 | #define regBIFPLR2_2_PCIE_MC_RCV1 0x3fff7bfc2cc1 |
|---|
| 22645 | #define regBIFPLR2_2_PCIE_MC_RCV1_BASE_IDX 5 |
|---|
| 22646 | #define regBIFPLR2_2_PCIE_MC_BLOCK_ALL0 0x3fff7bfc2cc2 |
|---|
| 22647 | #define regBIFPLR2_2_PCIE_MC_BLOCK_ALL0_BASE_IDX 5 |
|---|
| 22648 | #define regBIFPLR2_2_PCIE_MC_BLOCK_ALL1 0x3fff7bfc2cc3 |
|---|
| 22649 | #define regBIFPLR2_2_PCIE_MC_BLOCK_ALL1_BASE_IDX 5 |
|---|
| 22650 | #define regBIFPLR2_2_PCIE_MC_BLOCK_UNTRANSLATED_0 0x3fff7bfc2cc4 |
|---|
| 22651 | #define regBIFPLR2_2_PCIE_MC_BLOCK_UNTRANSLATED_0_BASE_IDX 5 |
|---|
| 22652 | #define regBIFPLR2_2_PCIE_MC_BLOCK_UNTRANSLATED_1 0x3fff7bfc2cc5 |
|---|
| 22653 | #define regBIFPLR2_2_PCIE_MC_BLOCK_UNTRANSLATED_1_BASE_IDX 5 |
|---|
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|---|
| 22655 | #define regBIFPLR2_2_PCIE_MC_OVERLAY_BAR0_BASE_IDX 5 |
|---|
| 22656 | #define regBIFPLR2_2_PCIE_MC_OVERLAY_BAR1 0x3fff7bfc2cc7 |
|---|
| 22657 | #define regBIFPLR2_2_PCIE_MC_OVERLAY_BAR1_BASE_IDX 5 |
|---|
| 22658 | #define regBIFPLR2_2_PCIE_L1_PM_SUB_CAP_LIST 0x3fff7bfc2cdc |
|---|
| 22659 | #define regBIFPLR2_2_PCIE_L1_PM_SUB_CAP_LIST_BASE_IDX 5 |
|---|
| 22660 | #define regBIFPLR2_2_PCIE_L1_PM_SUB_CAP 0x3fff7bfc2cdd |
|---|
| 22661 | #define regBIFPLR2_2_PCIE_L1_PM_SUB_CAP_BASE_IDX 5 |
|---|
| 22662 | #define regBIFPLR2_2_PCIE_L1_PM_SUB_CNTL 0x3fff7bfc2cde |
|---|
| 22663 | #define regBIFPLR2_2_PCIE_L1_PM_SUB_CNTL_BASE_IDX 5 |
|---|
| 22664 | #define regBIFPLR2_2_PCIE_L1_PM_SUB_CNTL2 0x3fff7bfc2cdf |
|---|
| 22665 | #define regBIFPLR2_2_PCIE_L1_PM_SUB_CNTL2_BASE_IDX 5 |
|---|
| 22666 | #define regBIFPLR2_2_PCIE_DPC_ENH_CAP_LIST 0x3fff7bfc2ce0 |
|---|
| 22667 | #define regBIFPLR2_2_PCIE_DPC_ENH_CAP_LIST_BASE_IDX 5 |
|---|
| 22668 | #define regBIFPLR2_2_PCIE_DPC_CAP_LIST 0x3fff7bfc2ce1 |
|---|
| 22669 | #define regBIFPLR2_2_PCIE_DPC_CAP_LIST_BASE_IDX 5 |
|---|
| 22670 | #define regBIFPLR2_2_PCIE_DPC_CNTL 0x3fff7bfc2ce1 |
|---|
| 22671 | #define regBIFPLR2_2_PCIE_DPC_CNTL_BASE_IDX 5 |
|---|
| 22672 | #define regBIFPLR2_2_PCIE_DPC_STATUS 0x3fff7bfc2ce2 |
|---|
| 22673 | #define regBIFPLR2_2_PCIE_DPC_STATUS_BASE_IDX 5 |
|---|
| 22674 | #define regBIFPLR2_2_PCIE_DPC_ERROR_SOURCE_ID 0x3fff7bfc2ce2 |
|---|
| 22675 | #define regBIFPLR2_2_PCIE_DPC_ERROR_SOURCE_ID_BASE_IDX 5 |
|---|
| 22676 | #define regBIFPLR2_2_PCIE_RP_PIO_STATUS 0x3fff7bfc2ce3 |
|---|
| 22677 | #define regBIFPLR2_2_PCIE_RP_PIO_STATUS_BASE_IDX 5 |
|---|
| 22678 | #define regBIFPLR2_2_PCIE_RP_PIO_MASK 0x3fff7bfc2ce4 |
|---|
| 22679 | #define regBIFPLR2_2_PCIE_RP_PIO_MASK_BASE_IDX 5 |
|---|
| 22680 | #define regBIFPLR2_2_PCIE_RP_PIO_SEVERITY 0x3fff7bfc2ce5 |
|---|
| 22681 | #define regBIFPLR2_2_PCIE_RP_PIO_SEVERITY_BASE_IDX 5 |
|---|
| 22682 | #define regBIFPLR2_2_PCIE_RP_PIO_SYSERROR 0x3fff7bfc2ce6 |
|---|
| 22683 | #define regBIFPLR2_2_PCIE_RP_PIO_SYSERROR_BASE_IDX 5 |
|---|
| 22684 | #define regBIFPLR2_2_PCIE_RP_PIO_EXCEPTION 0x3fff7bfc2ce7 |
|---|
| 22685 | #define regBIFPLR2_2_PCIE_RP_PIO_EXCEPTION_BASE_IDX 5 |
|---|
| 22686 | #define regBIFPLR2_2_PCIE_RP_PIO_HDR_LOG0 0x3fff7bfc2ce8 |
|---|
| 22687 | #define regBIFPLR2_2_PCIE_RP_PIO_HDR_LOG0_BASE_IDX 5 |
|---|
| 22688 | #define regBIFPLR2_2_PCIE_RP_PIO_HDR_LOG1 0x3fff7bfc2ce9 |
|---|
| 22689 | #define regBIFPLR2_2_PCIE_RP_PIO_HDR_LOG1_BASE_IDX 5 |
|---|
| 22690 | #define regBIFPLR2_2_PCIE_RP_PIO_HDR_LOG2 0x3fff7bfc2cea |
|---|
| 22691 | #define regBIFPLR2_2_PCIE_RP_PIO_HDR_LOG2_BASE_IDX 5 |
|---|
| 22692 | #define regBIFPLR2_2_PCIE_RP_PIO_HDR_LOG3 0x3fff7bfc2ceb |
|---|
| 22693 | #define regBIFPLR2_2_PCIE_RP_PIO_HDR_LOG3_BASE_IDX 5 |
|---|
| 22694 | #define regBIFPLR2_2_PCIE_RP_PIO_PREFIX_LOG0 0x3fff7bfc2ced |
|---|
| 22695 | #define regBIFPLR2_2_PCIE_RP_PIO_PREFIX_LOG0_BASE_IDX 5 |
|---|
| 22696 | #define regBIFPLR2_2_PCIE_RP_PIO_PREFIX_LOG1 0x3fff7bfc2cee |
|---|
| 22697 | #define regBIFPLR2_2_PCIE_RP_PIO_PREFIX_LOG1_BASE_IDX 5 |
|---|
| 22698 | #define regBIFPLR2_2_PCIE_RP_PIO_PREFIX_LOG2 0x3fff7bfc2cef |
|---|
| 22699 | #define regBIFPLR2_2_PCIE_RP_PIO_PREFIX_LOG2_BASE_IDX 5 |
|---|
| 22700 | #define regBIFPLR2_2_PCIE_RP_PIO_PREFIX_LOG3 0x3fff7bfc2cf0 |
|---|
| 22701 | #define regBIFPLR2_2_PCIE_RP_PIO_PREFIX_LOG3_BASE_IDX 5 |
|---|
| 22702 | #define regBIFPLR2_2_PCIE_ESM_CAP_LIST 0x3fff7bfc2cf1 |
|---|
| 22703 | #define regBIFPLR2_2_PCIE_ESM_CAP_LIST_BASE_IDX 5 |
|---|
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| 22958 | #define regBIFPLR3_2_PCIE_LANE_9_EQUALIZATION_CNTL 0x3fff7bfc30a3 |
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| 22969 | #define regBIFPLR3_2_PCIE_LANE_14_EQUALIZATION_CNTL_BASE_IDX 5 |
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| 22971 | #define regBIFPLR3_2_PCIE_LANE_15_EQUALIZATION_CNTL_BASE_IDX 5 |
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| 22977 | #define regBIFPLR3_2_PCIE_ACS_CNTL_BASE_IDX 5 |
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| 22978 | #define regBIFPLR3_2_PCIE_MC_ENH_CAP_LIST 0x3fff7bfc30bc |
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| 22981 | #define regBIFPLR3_2_PCIE_MC_CAP_BASE_IDX 5 |
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|---|
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| 22991 | #define regBIFPLR3_2_PCIE_MC_RCV1_BASE_IDX 5 |
|---|
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|---|
| 22993 | #define regBIFPLR3_2_PCIE_MC_BLOCK_ALL0_BASE_IDX 5 |
|---|
| 22994 | #define regBIFPLR3_2_PCIE_MC_BLOCK_ALL1 0x3fff7bfc30c3 |
|---|
| 22995 | #define regBIFPLR3_2_PCIE_MC_BLOCK_ALL1_BASE_IDX 5 |
|---|
| 22996 | #define regBIFPLR3_2_PCIE_MC_BLOCK_UNTRANSLATED_0 0x3fff7bfc30c4 |
|---|
| 22997 | #define regBIFPLR3_2_PCIE_MC_BLOCK_UNTRANSLATED_0_BASE_IDX 5 |
|---|
| 22998 | #define regBIFPLR3_2_PCIE_MC_BLOCK_UNTRANSLATED_1 0x3fff7bfc30c5 |
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| 22999 | #define regBIFPLR3_2_PCIE_MC_BLOCK_UNTRANSLATED_1_BASE_IDX 5 |
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| 23001 | #define regBIFPLR3_2_PCIE_MC_OVERLAY_BAR0_BASE_IDX 5 |
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| 23003 | #define regBIFPLR3_2_PCIE_MC_OVERLAY_BAR1_BASE_IDX 5 |
|---|
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| 23005 | #define regBIFPLR3_2_PCIE_L1_PM_SUB_CAP_LIST_BASE_IDX 5 |
|---|
| 23006 | #define regBIFPLR3_2_PCIE_L1_PM_SUB_CAP 0x3fff7bfc30dd |
|---|
| 23007 | #define regBIFPLR3_2_PCIE_L1_PM_SUB_CAP_BASE_IDX 5 |
|---|
| 23008 | #define regBIFPLR3_2_PCIE_L1_PM_SUB_CNTL 0x3fff7bfc30de |
|---|
| 23009 | #define regBIFPLR3_2_PCIE_L1_PM_SUB_CNTL_BASE_IDX 5 |
|---|
| 23010 | #define regBIFPLR3_2_PCIE_L1_PM_SUB_CNTL2 0x3fff7bfc30df |
|---|
| 23011 | #define regBIFPLR3_2_PCIE_L1_PM_SUB_CNTL2_BASE_IDX 5 |
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| 23013 | #define regBIFPLR3_2_PCIE_DPC_ENH_CAP_LIST_BASE_IDX 5 |
|---|
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|---|
| 23015 | #define regBIFPLR3_2_PCIE_DPC_CAP_LIST_BASE_IDX 5 |
|---|
| 23016 | #define regBIFPLR3_2_PCIE_DPC_CNTL 0x3fff7bfc30e1 |
|---|
| 23017 | #define regBIFPLR3_2_PCIE_DPC_CNTL_BASE_IDX 5 |
|---|
| 23018 | #define regBIFPLR3_2_PCIE_DPC_STATUS 0x3fff7bfc30e2 |
|---|
| 23019 | #define regBIFPLR3_2_PCIE_DPC_STATUS_BASE_IDX 5 |
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| 23020 | #define regBIFPLR3_2_PCIE_DPC_ERROR_SOURCE_ID 0x3fff7bfc30e2 |
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| 23021 | #define regBIFPLR3_2_PCIE_DPC_ERROR_SOURCE_ID_BASE_IDX 5 |
|---|
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| 23023 | #define regBIFPLR3_2_PCIE_RP_PIO_STATUS_BASE_IDX 5 |
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| 23027 | #define regBIFPLR3_2_PCIE_RP_PIO_SEVERITY_BASE_IDX 5 |
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| 23029 | #define regBIFPLR3_2_PCIE_RP_PIO_SYSERROR_BASE_IDX 5 |
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| 23030 | #define regBIFPLR3_2_PCIE_RP_PIO_EXCEPTION 0x3fff7bfc30e7 |
|---|
| 23031 | #define regBIFPLR3_2_PCIE_RP_PIO_EXCEPTION_BASE_IDX 5 |
|---|
| 23032 | #define regBIFPLR3_2_PCIE_RP_PIO_HDR_LOG0 0x3fff7bfc30e8 |
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| 23033 | #define regBIFPLR3_2_PCIE_RP_PIO_HDR_LOG0_BASE_IDX 5 |
|---|
| 23034 | #define regBIFPLR3_2_PCIE_RP_PIO_HDR_LOG1 0x3fff7bfc30e9 |
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| 23035 | #define regBIFPLR3_2_PCIE_RP_PIO_HDR_LOG1_BASE_IDX 5 |
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| 23037 | #define regBIFPLR3_2_PCIE_RP_PIO_HDR_LOG2_BASE_IDX 5 |
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| 23038 | #define regBIFPLR3_2_PCIE_RP_PIO_HDR_LOG3 0x3fff7bfc30eb |
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| 23039 | #define regBIFPLR3_2_PCIE_RP_PIO_HDR_LOG3_BASE_IDX 5 |
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| 23040 | #define regBIFPLR3_2_PCIE_RP_PIO_PREFIX_LOG0 0x3fff7bfc30ed |
|---|
| 23041 | #define regBIFPLR3_2_PCIE_RP_PIO_PREFIX_LOG0_BASE_IDX 5 |
|---|
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| 23043 | #define regBIFPLR3_2_PCIE_RP_PIO_PREFIX_LOG1_BASE_IDX 5 |
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| 23044 | #define regBIFPLR3_2_PCIE_RP_PIO_PREFIX_LOG2 0x3fff7bfc30ef |
|---|
| 23045 | #define regBIFPLR3_2_PCIE_RP_PIO_PREFIX_LOG2_BASE_IDX 5 |
|---|
| 23046 | #define regBIFPLR3_2_PCIE_RP_PIO_PREFIX_LOG3 0x3fff7bfc30f0 |
|---|
| 23047 | #define regBIFPLR3_2_PCIE_RP_PIO_PREFIX_LOG3_BASE_IDX 5 |
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| 23048 | #define regBIFPLR3_2_PCIE_ESM_CAP_LIST 0x3fff7bfc30f1 |
|---|
| 23049 | #define regBIFPLR3_2_PCIE_ESM_CAP_LIST_BASE_IDX 5 |
|---|
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|---|
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|---|
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| 23053 | #define 5 |
|---|
| 23054 | #define regBIFPLR3_2_PCIE_ESM_STATUS 0x3fff7bfc30f3 |
|---|
| 23055 | #define regBIFPLR3_2_PCIE_ESM_STATUS_BASE_IDX 5 |
|---|
| 23056 | #define regBIFPLR3_2_PCIE_ESM_CTRL 0x3fff7bfc30f4 |
|---|
| 23057 | #define regBIFPLR3_2_PCIE_ESM_CTRL_BASE_IDX 5 |
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| 23058 | #define regBIFPLR3_2_PCIE_ESM_CAP_1 0x3fff7bfc30f5 |
|---|
| 23059 | #define regBIFPLR3_2_PCIE_ESM_CAP_1_BASE_IDX 5 |
|---|
| 23060 | #define regBIFPLR3_2_PCIE_ESM_CAP_2 0x3fff7bfc30f6 |
|---|
| 23061 | #define regBIFPLR3_2_PCIE_ESM_CAP_2_BASE_IDX 5 |
|---|
| 23062 | #define regBIFPLR3_2_PCIE_ESM_CAP_3 0x3fff7bfc30f7 |
|---|
| 23063 | #define regBIFPLR3_2_PCIE_ESM_CAP_3_BASE_IDX 5 |
|---|
| 23064 | #define regBIFPLR3_2_PCIE_ESM_CAP_4 0x3fff7bfc30f8 |
|---|
| 23065 | #define regBIFPLR3_2_PCIE_ESM_CAP_4_BASE_IDX 5 |
|---|
| 23066 | #define regBIFPLR3_2_PCIE_ESM_CAP_5 0x3fff7bfc30f9 |
|---|
| 23067 | #define regBIFPLR3_2_PCIE_ESM_CAP_5_BASE_IDX 5 |
|---|
| 23068 | #define regBIFPLR3_2_PCIE_ESM_CAP_6 0x3fff7bfc30fa |
|---|
| 23069 | #define regBIFPLR3_2_PCIE_ESM_CAP_6_BASE_IDX 5 |
|---|
| 23070 | #define regBIFPLR3_2_PCIE_ESM_CAP_7 0x3fff7bfc30fb |
|---|
| 23071 | #define regBIFPLR3_2_PCIE_ESM_CAP_7_BASE_IDX 5 |
|---|
| 23072 | #define regBIFPLR3_2_LINK_CAP_16GT 0x3fff7bfc3105 |
|---|
| 23073 | #define regBIFPLR3_2_LINK_CAP_16GT_BASE_IDX 5 |
|---|
| 23074 | #define regBIFPLR3_2_LINK_CNTL_16GT 0x3fff7bfc3106 |
|---|
| 23075 | #define regBIFPLR3_2_LINK_CNTL_16GT_BASE_IDX 5 |
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| 23076 | #define regBIFPLR3_2_LINK_STATUS_16GT 0x3fff7bfc3107 |
|---|
| 23077 | #define regBIFPLR3_2_LINK_STATUS_16GT_BASE_IDX 5 |
|---|
| 23078 | #define regBIFPLR3_2_LINK_CAP_32GT 0x3fff7bfc3141 |
|---|
| 23079 | #define regBIFPLR3_2_LINK_CAP_32GT_BASE_IDX 5 |
|---|
| 23080 | #define regBIFPLR3_2_LINK_CNTL_32GT 0x3fff7bfc3142 |
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| 23081 | #define regBIFPLR3_2_LINK_CNTL_32GT_BASE_IDX 5 |
|---|
| 23082 | #define regBIFPLR3_2_LINK_STATUS_32GT 0x3fff7bfc3143 |
|---|
| 23083 | #define regBIFPLR3_2_LINK_STATUS_32GT_BASE_IDX 5 |
|---|
| 23084 | |
|---|
| 23085 | |
|---|
| 23086 | // addressBlock: nbio_pcie0_bifplr4_cfgdecp |
|---|
| 23087 | // base address: 0xfffe0000d000 |
|---|
| 23088 | #define regBIFPLR4_2_VENDOR_ID 0x3fff7bfc3400 |
|---|
| 23089 | #define regBIFPLR4_2_VENDOR_ID_BASE_IDX 5 |
|---|
| 23090 | #define regBIFPLR4_2_DEVICE_ID 0x3fff7bfc3400 |
|---|
| 23091 | #define regBIFPLR4_2_DEVICE_ID_BASE_IDX 5 |
|---|
| 23092 | #define regBIFPLR4_2_COMMAND 0x3fff7bfc3401 |
|---|
| 23093 | #define regBIFPLR4_2_COMMAND_BASE_IDX 5 |
|---|
| 23094 | #define regBIFPLR4_2_STATUS 0x3fff7bfc3401 |
|---|
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| 23393 | #define regBIFPLR4_2_PCIE_RP_PIO_PREFIX_LOG3_BASE_IDX 5 |
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| 23415 | #define regBIFPLR4_2_PCIE_ESM_CAP_6_BASE_IDX 5 |
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| 23429 | #define regBIFPLR4_2_LINK_STATUS_32GT_BASE_IDX 5 |
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| 23445 | #define regBIFPLR0_3_PREF_BASE_UPPER_BASE_IDX 5 |
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| 23446 | #define regBIFPLR0_3_PREF_LIMIT_UPPER 0x3fff7bfc440b |
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| 23449 | #define regBIFPLR0_3_IO_BASE_LIMIT_HI_BASE_IDX 5 |
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| 23453 | #define regBIFPLR0_3_SLOT_CNTL_BASE_IDX 5 |
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| 23455 | #define regBIFPLR0_3_SLOT_STATUS_BASE_IDX 5 |
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| 23460 | #define regBIFPLR0_3_SLOT_STATUS2 0x3fff7bfc4424 |
|---|
| 23461 | #define regBIFPLR0_3_SLOT_STATUS2_BASE_IDX 5 |
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| 23462 | #define regBIFPLR0_3_SSID_CAP_LIST 0x3fff7bfc4430 |
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| 23463 | #define regBIFPLR0_3_SSID_CAP_LIST_BASE_IDX 5 |
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| 23464 | #define regBIFPLR0_3_SSID_CAP 0x3fff7bfc4431 |
|---|
| 23465 | #define regBIFPLR0_3_SSID_CAP_BASE_IDX 5 |
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| 23466 | |
|---|
| 23467 | |
|---|
| 23468 | // addressBlock: nbio_pcie1_bifplr1_cfgdecp |
|---|
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|---|
| 23470 | #define regBIFPLR1_3_SUB_BUS_NUMBER_LATENCY 0x3fff7bfc4806 |
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| 23471 | #define regBIFPLR1_3_SUB_BUS_NUMBER_LATENCY_BASE_IDX 5 |
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| 23473 | #define regBIFPLR1_3_IO_BASE_LIMIT_BASE_IDX 5 |
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|---|
| 23475 | #define regBIFPLR1_3_SECONDARY_STATUS_BASE_IDX 5 |
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| 23476 | #define regBIFPLR1_3_MEM_BASE_LIMIT 0x3fff7bfc4808 |
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| 23477 | #define regBIFPLR1_3_MEM_BASE_LIMIT_BASE_IDX 5 |
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| 23479 | #define regBIFPLR1_3_PREF_BASE_LIMIT_BASE_IDX 5 |
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|---|
| 23481 | #define regBIFPLR1_3_PREF_BASE_UPPER_BASE_IDX 5 |
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| 23482 | #define regBIFPLR1_3_PREF_LIMIT_UPPER 0x3fff7bfc480b |
|---|
| 23483 | #define regBIFPLR1_3_PREF_LIMIT_UPPER_BASE_IDX 5 |
|---|
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| 23663 | #define regBIFPLR5_1_EXT_BRIDGE_CNTL_BASE_IDX 5 |
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| 23665 | #define regBIFPLR5_1_VENDOR_CAP_LIST_BASE_IDX 5 |
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| 23667 | #define regBIFPLR5_1_ADAPTER_ID_W_BASE_IDX 5 |
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| 23669 | #define regBIFPLR5_1_PMI_CAP_LIST_BASE_IDX 5 |
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| 23670 | #define regBIFPLR5_1_PMI_CAP 0x3fff7bfc5814 |
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| 23675 | #define regBIFPLR5_1_PCIE_CAP_LIST_BASE_IDX 5 |
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| 23697 | #define regBIFPLR5_1_ROOT_CNTL_BASE_IDX 5 |
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| 23811 | #define regBIFPLR5_1_PCIE_TLP_PREFIX_LOG3_BASE_IDX 5 |
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| 23813 | #define regBIFPLR5_1_PCIE_SECONDARY_ENH_CAP_LIST_BASE_IDX 5 |
|---|
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|---|
| 23815 | #define regBIFPLR5_1_PCIE_LINK_CNTL3_BASE_IDX 5 |
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|---|
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| 23823 | #define regBIFPLR5_1_PCIE_LANE_2_EQUALIZATION_CNTL_BASE_IDX 5 |
|---|
| 23824 | #define regBIFPLR5_1_PCIE_LANE_3_EQUALIZATION_CNTL 0x3fff7bfc58a0 |
|---|
| 23825 | #define regBIFPLR5_1_PCIE_LANE_3_EQUALIZATION_CNTL_BASE_IDX 5 |
|---|
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|---|
| 23827 | #define regBIFPLR5_1_PCIE_LANE_4_EQUALIZATION_CNTL_BASE_IDX 5 |
|---|
| 23828 | #define regBIFPLR5_1_PCIE_LANE_5_EQUALIZATION_CNTL 0x3fff7bfc58a1 |
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| 23829 | #define regBIFPLR5_1_PCIE_LANE_5_EQUALIZATION_CNTL_BASE_IDX 5 |
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|---|
| 23831 | #define regBIFPLR5_1_PCIE_LANE_6_EQUALIZATION_CNTL_BASE_IDX 5 |
|---|
| 23832 | #define regBIFPLR5_1_PCIE_LANE_7_EQUALIZATION_CNTL 0x3fff7bfc58a2 |
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| 23833 | #define regBIFPLR5_1_PCIE_LANE_7_EQUALIZATION_CNTL_BASE_IDX 5 |
|---|
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| 23835 | #define regBIFPLR5_1_PCIE_LANE_8_EQUALIZATION_CNTL_BASE_IDX 5 |
|---|
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| 23837 | #define regBIFPLR5_1_PCIE_LANE_9_EQUALIZATION_CNTL_BASE_IDX 5 |
|---|
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|---|
| 23839 | #define regBIFPLR5_1_PCIE_LANE_10_EQUALIZATION_CNTL_BASE_IDX 5 |
|---|
| 23840 | #define regBIFPLR5_1_PCIE_LANE_11_EQUALIZATION_CNTL 0x3fff7bfc58a4 |
|---|
| 23841 | #define regBIFPLR5_1_PCIE_LANE_11_EQUALIZATION_CNTL_BASE_IDX 5 |
|---|
| 23842 | #define regBIFPLR5_1_PCIE_LANE_12_EQUALIZATION_CNTL 0x3fff7bfc58a5 |
|---|
| 23843 | #define regBIFPLR5_1_PCIE_LANE_12_EQUALIZATION_CNTL_BASE_IDX 5 |
|---|
| 23844 | #define regBIFPLR5_1_PCIE_LANE_13_EQUALIZATION_CNTL 0x3fff7bfc58a5 |
|---|
| 23845 | #define regBIFPLR5_1_PCIE_LANE_13_EQUALIZATION_CNTL_BASE_IDX 5 |
|---|
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|---|
| 23847 | #define regBIFPLR5_1_PCIE_LANE_14_EQUALIZATION_CNTL_BASE_IDX 5 |
|---|
| 23848 | #define regBIFPLR5_1_PCIE_LANE_15_EQUALIZATION_CNTL 0x3fff7bfc58a6 |
|---|
| 23849 | #define regBIFPLR5_1_PCIE_LANE_15_EQUALIZATION_CNTL_BASE_IDX 5 |
|---|
| 23850 | #define regBIFPLR5_1_PCIE_ACS_ENH_CAP_LIST 0x3fff7bfc58a8 |
|---|
| 23851 | #define regBIFPLR5_1_PCIE_ACS_ENH_CAP_LIST_BASE_IDX 5 |
|---|
| 23852 | #define regBIFPLR5_1_PCIE_ACS_CAP 0x3fff7bfc58a9 |
|---|
| 23853 | #define regBIFPLR5_1_PCIE_ACS_CAP_BASE_IDX 5 |
|---|
| 23854 | #define regBIFPLR5_1_PCIE_ACS_CNTL 0x3fff7bfc58a9 |
|---|
| 23855 | #define regBIFPLR5_1_PCIE_ACS_CNTL_BASE_IDX 5 |
|---|
| 23856 | #define regBIFPLR5_1_PCIE_MC_ENH_CAP_LIST 0x3fff7bfc58bc |
|---|
| 23857 | #define regBIFPLR5_1_PCIE_MC_ENH_CAP_LIST_BASE_IDX 5 |
|---|
| 23858 | #define regBIFPLR5_1_PCIE_MC_CAP 0x3fff7bfc58bd |
|---|
| 23859 | #define regBIFPLR5_1_PCIE_MC_CAP_BASE_IDX 5 |
|---|
| 23860 | #define regBIFPLR5_1_PCIE_MC_CNTL 0x3fff7bfc58bd |
|---|
| 23861 | #define regBIFPLR5_1_PCIE_MC_CNTL_BASE_IDX 5 |
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| 23862 | #define regBIFPLR5_1_PCIE_MC_ADDR0 0x3fff7bfc58be |
|---|
| 23863 | #define regBIFPLR5_1_PCIE_MC_ADDR0_BASE_IDX 5 |
|---|
| 23864 | #define regBIFPLR5_1_PCIE_MC_ADDR1 0x3fff7bfc58bf |
|---|
| 23865 | #define regBIFPLR5_1_PCIE_MC_ADDR1_BASE_IDX 5 |
|---|
| 23866 | #define regBIFPLR5_1_PCIE_MC_RCV0 0x3fff7bfc58c0 |
|---|
| 23867 | #define regBIFPLR5_1_PCIE_MC_RCV0_BASE_IDX 5 |
|---|
| 23868 | #define regBIFPLR5_1_PCIE_MC_RCV1 0x3fff7bfc58c1 |
|---|
| 23869 | #define regBIFPLR5_1_PCIE_MC_RCV1_BASE_IDX 5 |
|---|
| 23870 | #define regBIFPLR5_1_PCIE_MC_BLOCK_ALL0 0x3fff7bfc58c2 |
|---|
| 23871 | #define regBIFPLR5_1_PCIE_MC_BLOCK_ALL0_BASE_IDX 5 |
|---|
| 23872 | #define regBIFPLR5_1_PCIE_MC_BLOCK_ALL1 0x3fff7bfc58c3 |
|---|
| 23873 | #define regBIFPLR5_1_PCIE_MC_BLOCK_ALL1_BASE_IDX 5 |
|---|
| 23874 | #define regBIFPLR5_1_PCIE_MC_BLOCK_UNTRANSLATED_0 0x3fff7bfc58c4 |
|---|
| 23875 | #define regBIFPLR5_1_PCIE_MC_BLOCK_UNTRANSLATED_0_BASE_IDX 5 |
|---|
| 23876 | #define regBIFPLR5_1_PCIE_MC_BLOCK_UNTRANSLATED_1 0x3fff7bfc58c5 |
|---|
| 23877 | #define regBIFPLR5_1_PCIE_MC_BLOCK_UNTRANSLATED_1_BASE_IDX 5 |
|---|
| 23878 | #define regBIFPLR5_1_PCIE_MC_OVERLAY_BAR0 0x3fff7bfc58c6 |
|---|
| 23879 | #define regBIFPLR5_1_PCIE_MC_OVERLAY_BAR0_BASE_IDX 5 |
|---|
| 23880 | #define regBIFPLR5_1_PCIE_MC_OVERLAY_BAR1 0x3fff7bfc58c7 |
|---|
| 23881 | #define regBIFPLR5_1_PCIE_MC_OVERLAY_BAR1_BASE_IDX 5 |
|---|
| 23882 | #define regBIFPLR5_1_PCIE_L1_PM_SUB_CAP_LIST 0x3fff7bfc58dc |
|---|
| 23883 | #define regBIFPLR5_1_PCIE_L1_PM_SUB_CAP_LIST_BASE_IDX 5 |
|---|
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| 24577 | #define regBIF_CFG_DEV1_RC1_PREF_BASE_LIMIT_BASE_IDX 5 |
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| 24749 | #define regBIF_CFG_DEV1_RC1_PCIE_LANE_ERROR_STATUS_BASE_IDX 5 |
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| 24755 | #define regBIF_CFG_DEV1_RC1_PCIE_LANE_2_EQUALIZATION_CNTL_BASE_IDX 5 |
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| 24756 | #define regBIF_CFG_DEV1_RC1_PCIE_LANE_3_EQUALIZATION_CNTL 0x3fff7bfd08a0 |
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| 24757 | #define regBIF_CFG_DEV1_RC1_PCIE_LANE_3_EQUALIZATION_CNTL_BASE_IDX 5 |
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| 25111 | #define regBIF_CFG_DEV2_RC1_PCIE_TLP_PREFIX_LOG0_BASE_IDX 5 |
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| 25113 | #define regBIF_CFG_DEV2_RC1_PCIE_TLP_PREFIX_LOG1_BASE_IDX 5 |
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| 25115 | #define regBIF_CFG_DEV2_RC1_PCIE_TLP_PREFIX_LOG2_BASE_IDX 5 |
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| 25116 | #define regBIF_CFG_DEV2_RC1_PCIE_TLP_PREFIX_LOG3 0x3fff7bfd0c65 |
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| 25117 | #define regBIF_CFG_DEV2_RC1_PCIE_TLP_PREFIX_LOG3_BASE_IDX 5 |
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| 25118 | #define regBIF_CFG_DEV2_RC1_PCIE_SECONDARY_ENH_CAP_LIST 0x3fff7bfd0c9c |
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| 25119 | #define regBIF_CFG_DEV2_RC1_PCIE_SECONDARY_ENH_CAP_LIST_BASE_IDX 5 |
|---|
| 25120 | #define regBIF_CFG_DEV2_RC1_PCIE_LINK_CNTL3 0x3fff7bfd0c9d |
|---|
| 25121 | #define regBIF_CFG_DEV2_RC1_PCIE_LINK_CNTL3_BASE_IDX 5 |
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| 25122 | #define regBIF_CFG_DEV2_RC1_PCIE_LANE_ERROR_STATUS 0x3fff7bfd0c9e |
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| 25123 | #define regBIF_CFG_DEV2_RC1_PCIE_LANE_ERROR_STATUS_BASE_IDX 5 |
|---|
| 25124 | #define regBIF_CFG_DEV2_RC1_PCIE_LANE_0_EQUALIZATION_CNTL 0x3fff7bfd0c9f |
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| 25125 | #define regBIF_CFG_DEV2_RC1_PCIE_LANE_0_EQUALIZATION_CNTL_BASE_IDX 5 |
|---|
| 25126 | #define regBIF_CFG_DEV2_RC1_PCIE_LANE_1_EQUALIZATION_CNTL 0x3fff7bfd0c9f |
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| 25127 | #define regBIF_CFG_DEV2_RC1_PCIE_LANE_1_EQUALIZATION_CNTL_BASE_IDX 5 |
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| 25129 | #define regBIF_CFG_DEV2_RC1_PCIE_LANE_2_EQUALIZATION_CNTL_BASE_IDX 5 |
|---|
| 25130 | #define regBIF_CFG_DEV2_RC1_PCIE_LANE_3_EQUALIZATION_CNTL 0x3fff7bfd0ca0 |
|---|
| 25131 | #define regBIF_CFG_DEV2_RC1_PCIE_LANE_3_EQUALIZATION_CNTL_BASE_IDX 5 |
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| 25133 | #define regBIF_CFG_DEV2_RC1_PCIE_LANE_4_EQUALIZATION_CNTL_BASE_IDX 5 |
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| 25135 | #define regBIF_CFG_DEV2_RC1_PCIE_LANE_5_EQUALIZATION_CNTL_BASE_IDX 5 |
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| 25136 | #define regBIF_CFG_DEV2_RC1_PCIE_LANE_6_EQUALIZATION_CNTL 0x3fff7bfd0ca2 |
|---|
| 25137 | #define regBIF_CFG_DEV2_RC1_PCIE_LANE_6_EQUALIZATION_CNTL_BASE_IDX 5 |
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|---|
| 26023 | #define regBIF_CFG_DEV0_EPF1_1_BASE_ADDR_6_BASE_IDX 5 |
|---|
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|---|
| 26025 | #define regBIF_CFG_DEV0_EPF1_1_CARDBUS_CIS_PTR_BASE_IDX 5 |
|---|
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| 26027 | #define regBIF_CFG_DEV0_EPF1_1_ADAPTER_ID_BASE_IDX 5 |
|---|
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|---|
| 26029 | #define regBIF_CFG_DEV0_EPF1_1_ROM_BASE_ADDR_BASE_IDX 5 |
|---|
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|---|
| 26031 | #define regBIF_CFG_DEV0_EPF1_1_CAP_PTR_BASE_IDX 5 |
|---|
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|---|
| 26033 | #define regBIF_CFG_DEV0_EPF1_1_INTERRUPT_LINE_BASE_IDX 5 |
|---|
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| 26035 | #define regBIF_CFG_DEV0_EPF1_1_INTERRUPT_PIN_BASE_IDX 5 |
|---|
| 26036 | #define regBIF_CFG_DEV0_EPF1_1_MIN_GRANT 0x3fff8080040f |
|---|
| 26037 | #define regBIF_CFG_DEV0_EPF1_1_MIN_GRANT_BASE_IDX 5 |
|---|
| 26038 | #define regBIF_CFG_DEV0_EPF1_1_MAX_LATENCY 0x3fff8080040f |
|---|
| 26039 | #define regBIF_CFG_DEV0_EPF1_1_MAX_LATENCY_BASE_IDX 5 |
|---|
| 26040 | #define regBIF_CFG_DEV0_EPF1_1_VENDOR_CAP_LIST 0x3fff80800412 |
|---|
| 26041 | #define regBIF_CFG_DEV0_EPF1_1_VENDOR_CAP_LIST_BASE_IDX 5 |
|---|
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| 26043 | #define regBIF_CFG_DEV0_EPF1_1_ADAPTER_ID_W_BASE_IDX 5 |
|---|
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|---|
| 26045 | #define regBIF_CFG_DEV0_EPF1_1_PMI_CAP_LIST_BASE_IDX 5 |
|---|
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| 26047 | #define regBIF_CFG_DEV0_EPF1_1_PMI_CAP_BASE_IDX 5 |
|---|
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| 26049 | #define regBIF_CFG_DEV0_EPF1_1_PMI_STATUS_CNTL_BASE_IDX 5 |
|---|
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|---|
| 26051 | #define regBIF_CFG_DEV0_EPF1_1_PCIE_CAP_LIST_BASE_IDX 5 |
|---|
| 26052 | #define regBIF_CFG_DEV0_EPF1_1_PCIE_CAP 0x3fff80800419 |
|---|
| 26053 | #define regBIF_CFG_DEV0_EPF1_1_PCIE_CAP_BASE_IDX 5 |
|---|
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|---|
| 26055 | #define regBIF_CFG_DEV0_EPF1_1_DEVICE_CAP_BASE_IDX 5 |
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| 26056 | #define regBIF_CFG_DEV0_EPF1_1_DEVICE_CNTL 0x3fff8080041b |
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| 26057 | #define regBIF_CFG_DEV0_EPF1_1_DEVICE_CNTL_BASE_IDX 5 |
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| 26058 | #define regBIF_CFG_DEV0_EPF1_1_DEVICE_STATUS 0x3fff8080041b |
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| 26059 | #define regBIF_CFG_DEV0_EPF1_1_DEVICE_STATUS_BASE_IDX 5 |
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| 26060 | #define regBIF_CFG_DEV0_EPF1_1_LINK_CAP 0x3fff8080041c |
|---|
| 26061 | #define regBIF_CFG_DEV0_EPF1_1_LINK_CAP_BASE_IDX 5 |
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| 26063 | #define regBIF_CFG_DEV0_EPF1_1_LINK_CNTL_BASE_IDX 5 |
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| 26064 | #define regBIF_CFG_DEV0_EPF1_1_LINK_STATUS 0x3fff8080041d |
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| 26065 | #define regBIF_CFG_DEV0_EPF1_1_LINK_STATUS_BASE_IDX 5 |
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| 26070 | #define regBIF_CFG_DEV0_EPF1_1_DEVICE_STATUS2 0x3fff80800423 |
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| 26087 | #define regBIF_CFG_DEV0_EPF1_1_MSI_MSG_DATA_BASE_IDX 5 |
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| 26088 | #define regBIF_CFG_DEV0_EPF1_1_MSI_EXT_MSG_DATA 0x3fff8080042a |
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| 26091 | #define regBIF_CFG_DEV0_EPF1_1_MSI_MASK_BASE_IDX 5 |
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| 26092 | #define regBIF_CFG_DEV0_EPF1_1_MSI_MSG_DATA_64 0x3fff8080042b |
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| 26539 | #define regBIF_CFG_DEV0_EPF2_1_BASE_ADDR_6_BASE_IDX 5 |
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| 26540 | #define regBIF_CFG_DEV0_EPF2_1_CARDBUS_CIS_PTR 0x3fff8080080a |
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| 26541 | #define regBIF_CFG_DEV0_EPF2_1_CARDBUS_CIS_PTR_BASE_IDX 5 |
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| 26545 | #define regBIF_CFG_DEV0_EPF2_1_ROM_BASE_ADDR_BASE_IDX 5 |
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|---|
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| 27050 | #define regBIF_CFG_DEV0_EPF4_1_BASE_ADDR_6 0x3fff80801009 |
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| 27051 | #define regBIF_CFG_DEV0_EPF4_1_BASE_ADDR_6_BASE_IDX 5 |
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| 27052 | #define regBIF_CFG_DEV0_EPF4_1_CARDBUS_CIS_PTR 0x3fff8080100a |
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| 27053 | #define regBIF_CFG_DEV0_EPF4_1_CARDBUS_CIS_PTR_BASE_IDX 5 |
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| 27054 | #define regBIF_CFG_DEV0_EPF4_1_ADAPTER_ID 0x3fff8080100b |
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| 27055 | #define regBIF_CFG_DEV0_EPF4_1_ADAPTER_ID_BASE_IDX 5 |
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| 27056 | #define regBIF_CFG_DEV0_EPF4_1_ROM_BASE_ADDR 0x3fff8080100c |
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| 27057 | #define regBIF_CFG_DEV0_EPF4_1_ROM_BASE_ADDR_BASE_IDX 5 |
|---|
| 27058 | #define regBIF_CFG_DEV0_EPF4_1_CAP_PTR 0x3fff8080100d |
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| 27059 | #define regBIF_CFG_DEV0_EPF4_1_CAP_PTR_BASE_IDX 5 |
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| 27061 | #define regBIF_CFG_DEV0_EPF4_1_INTERRUPT_LINE_BASE_IDX 5 |
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| 27065 | #define regBIF_CFG_DEV0_EPF4_1_MIN_GRANT_BASE_IDX 5 |
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| 27066 | #define regBIF_CFG_DEV0_EPF4_1_MAX_LATENCY 0x3fff8080100f |
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|---|
| 27070 | #define regBIF_CFG_DEV0_EPF4_1_ADAPTER_ID_W 0x3fff80801013 |
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| 27071 | #define regBIF_CFG_DEV0_EPF4_1_ADAPTER_ID_W_BASE_IDX 5 |
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| 27075 | #define regBIF_CFG_DEV0_EPF4_1_PMI_CAP_BASE_IDX 5 |
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| 27079 | #define regBIF_CFG_DEV0_EPF4_1_SBRN_BASE_IDX 5 |
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| 27080 | #define regBIF_CFG_DEV0_EPF4_1_FLADJ 0x3fff80801018 |
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| 27081 | #define regBIF_CFG_DEV0_EPF4_1_FLADJ_BASE_IDX 5 |
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| 27082 | #define regBIF_CFG_DEV0_EPF4_1_DBESL_DBESLD 0x3fff80801018 |
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| 27083 | #define regBIF_CFG_DEV0_EPF4_1_DBESL_DBESLD_BASE_IDX 5 |
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| 27086 | #define regBIF_CFG_DEV0_EPF4_1_PCIE_CAP 0x3fff80801019 |
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| 27239 | #define regBIF_CFG_DEV0_EPF4_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_2_BASE_IDX 5 |
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| 27247 | #define regBIF_CFG_DEV0_EPF4_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_6_BASE_IDX 5 |
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| 27249 | #define regBIF_CFG_DEV0_EPF4_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_7_BASE_IDX 5 |
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| 27250 | #define regBIF_CFG_DEV0_EPF4_1_PCIE_ACS_ENH_CAP_LIST 0x3fff808010a8 |
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| 27251 | #define regBIF_CFG_DEV0_EPF4_1_PCIE_ACS_ENH_CAP_LIST_BASE_IDX 5 |
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| 27531 | #define regBIF_CFG_DEV0_EPF6_1_DEVICE_ID_BASE_IDX 5 |
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|---|
| 27533 | #define regBIF_CFG_DEV0_EPF6_1_COMMAND_BASE_IDX 5 |
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| 27563 | #define regBIF_CFG_DEV0_EPF6_1_BASE_ADDR_6_BASE_IDX 5 |
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| 27564 | #define regBIF_CFG_DEV0_EPF6_1_CARDBUS_CIS_PTR 0x3fff8080180a |
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| 27565 | #define regBIF_CFG_DEV0_EPF6_1_CARDBUS_CIS_PTR_BASE_IDX 5 |
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| 27566 | #define regBIF_CFG_DEV0_EPF6_1_ADAPTER_ID 0x3fff8080180b |
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| 27567 | #define regBIF_CFG_DEV0_EPF6_1_ADAPTER_ID_BASE_IDX 5 |
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| 27568 | #define regBIF_CFG_DEV0_EPF6_1_ROM_BASE_ADDR 0x3fff8080180c |
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| 27569 | #define regBIF_CFG_DEV0_EPF6_1_ROM_BASE_ADDR_BASE_IDX 5 |
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| 27570 | #define regBIF_CFG_DEV0_EPF6_1_CAP_PTR 0x3fff8080180d |
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| 27571 | #define regBIF_CFG_DEV0_EPF6_1_CAP_PTR_BASE_IDX 5 |
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| 28077 | #define regBIF_CFG_DEV1_EPF0_1_CARDBUS_CIS_PTR_BASE_IDX 5 |
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| 28078 | #define regBIF_CFG_DEV1_EPF0_1_ADAPTER_ID 0x3fff8088000b |
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| 28081 | #define regBIF_CFG_DEV1_EPF0_1_ROM_BASE_ADDR_BASE_IDX 5 |
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| 28733 | #define regBIF_CFG_DEV1_EPF1_1_PCIE_ARI_CNTL_BASE_IDX 5 |
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| 28739 | #define regBIF_CFG_DEV2_EPF0_1_VENDOR_ID_BASE_IDX 5 |
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| 28740 | #define regBIF_CFG_DEV2_EPF0_1_DEVICE_ID 0x3fff80900000 |
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| 28741 | #define regBIF_CFG_DEV2_EPF0_1_DEVICE_ID_BASE_IDX 5 |
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|---|
| 28743 | #define regBIF_CFG_DEV2_EPF0_1_COMMAND_BASE_IDX 5 |
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| 28744 | #define regBIF_CFG_DEV2_EPF0_1_STATUS 0x3fff80900001 |
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| 28745 | #define regBIF_CFG_DEV2_EPF0_1_STATUS_BASE_IDX 5 |
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| 28748 | #define regBIF_CFG_DEV2_EPF0_1_PROG_INTERFACE 0x3fff80900002 |
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| 28749 | #define regBIF_CFG_DEV2_EPF0_1_PROG_INTERFACE_BASE_IDX 5 |
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| 28751 | #define regBIF_CFG_DEV2_EPF0_1_SUB_CLASS_BASE_IDX 5 |
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| 28753 | #define regBIF_CFG_DEV2_EPF0_1_BASE_CLASS_BASE_IDX 5 |
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| 28755 | #define regBIF_CFG_DEV2_EPF0_1_CACHE_LINE_BASE_IDX 5 |
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| 29183 | #define regBIF_CFG_DEV2_EPF1_1_CACHE_LINE_BASE_IDX 5 |
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| 29185 | #define regBIF_CFG_DEV2_EPF1_1_LATENCY_BASE_IDX 5 |
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| 29195 | #define regBIF_CFG_DEV2_EPF1_1_BASE_ADDR_3_BASE_IDX 5 |
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| 29197 | #define regBIF_CFG_DEV2_EPF1_1_BASE_ADDR_4_BASE_IDX 5 |
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| 29199 | #define regBIF_CFG_DEV2_EPF1_1_BASE_ADDR_5_BASE_IDX 5 |
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|---|
| 29201 | #define regBIF_CFG_DEV2_EPF1_1_BASE_ADDR_6_BASE_IDX 5 |
|---|
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| 29203 | #define regBIF_CFG_DEV2_EPF1_1_CARDBUS_CIS_PTR_BASE_IDX 5 |
|---|
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|---|
| 29205 | #define regBIF_CFG_DEV2_EPF1_1_ADAPTER_ID_BASE_IDX 5 |
|---|
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|---|
| 29207 | #define regBIF_CFG_DEV2_EPF1_1_ROM_BASE_ADDR_BASE_IDX 5 |
|---|
| 29208 | #define regBIF_CFG_DEV2_EPF1_1_CAP_PTR 0x3fff8090040d |
|---|
| 29209 | #define regBIF_CFG_DEV2_EPF1_1_CAP_PTR_BASE_IDX 5 |
|---|
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|---|
| 29211 | #define regBIF_CFG_DEV2_EPF1_1_INTERRUPT_LINE_BASE_IDX 5 |
|---|
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|---|
| 29213 | #define regBIF_CFG_DEV2_EPF1_1_INTERRUPT_PIN_BASE_IDX 5 |
|---|
| 29214 | #define regBIF_CFG_DEV2_EPF1_1_MIN_GRANT 0x3fff8090040f |
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| 29215 | #define regBIF_CFG_DEV2_EPF1_1_MIN_GRANT_BASE_IDX 5 |
|---|
| 29216 | #define regBIF_CFG_DEV2_EPF1_1_MAX_LATENCY 0x3fff8090040f |
|---|
| 29217 | #define regBIF_CFG_DEV2_EPF1_1_MAX_LATENCY_BASE_IDX 5 |
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| 29219 | #define regBIF_CFG_DEV2_EPF1_1_VENDOR_CAP_LIST_BASE_IDX 5 |
|---|
| 29220 | #define regBIF_CFG_DEV2_EPF1_1_ADAPTER_ID_W 0x3fff80900413 |
|---|
| 29221 | #define regBIF_CFG_DEV2_EPF1_1_ADAPTER_ID_W_BASE_IDX 5 |
|---|
| 29222 | #define regBIF_CFG_DEV2_EPF1_1_PMI_CAP_LIST 0x3fff80900414 |
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| 29223 | #define regBIF_CFG_DEV2_EPF1_1_PMI_CAP_LIST_BASE_IDX 5 |
|---|
| 29224 | #define regBIF_CFG_DEV2_EPF1_1_PMI_CAP 0x3fff80900414 |
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| 29225 | #define regBIF_CFG_DEV2_EPF1_1_PMI_CAP_BASE_IDX 5 |
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| 29229 | #define regBIF_CFG_DEV2_EPF1_1_SBRN_BASE_IDX 5 |
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| 29230 | #define regBIF_CFG_DEV2_EPF1_1_FLADJ 0x3fff80900418 |
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| 29231 | #define regBIF_CFG_DEV2_EPF1_1_FLADJ_BASE_IDX 5 |
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| 29232 | #define regBIF_CFG_DEV2_EPF1_1_DBESL_DBESLD 0x3fff80900418 |
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| 29233 | #define regBIF_CFG_DEV2_EPF1_1_DBESL_DBESLD_BASE_IDX 5 |
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| 29234 | #define regBIF_CFG_DEV2_EPF1_1_PCIE_CAP_LIST 0x3fff80900419 |
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| 29235 | #define regBIF_CFG_DEV2_EPF1_1_PCIE_CAP_LIST_BASE_IDX 5 |
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| 29237 | #define regBIF_CFG_DEV2_EPF1_1_PCIE_CAP_BASE_IDX 5 |
|---|
| 29238 | #define regBIF_CFG_DEV2_EPF1_1_DEVICE_CAP 0x3fff8090041a |
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| 29239 | #define regBIF_CFG_DEV2_EPF1_1_DEVICE_CAP_BASE_IDX 5 |
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| 29241 | #define regBIF_CFG_DEV2_EPF1_1_DEVICE_CNTL_BASE_IDX 5 |
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| 29245 | #define regBIF_CFG_DEV2_EPF1_1_LINK_CAP_BASE_IDX 5 |
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| 29266 | #define regBIF_CFG_DEV2_EPF1_1_MSI_MSG_ADDR_LO 0x3fff80900429 |
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|---|
| 29391 | #define regBIF_CFG_DEV2_EPF1_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_7_BASE_IDX 5 |
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| 29392 | #define regBIF_CFG_DEV2_EPF1_1_PCIE_ACS_ENH_CAP_LIST 0x3fff809004a8 |
|---|
| 29393 | #define regBIF_CFG_DEV2_EPF1_1_PCIE_ACS_ENH_CAP_LIST_BASE_IDX 5 |
|---|
| 29394 | #define regBIF_CFG_DEV2_EPF1_1_PCIE_ACS_CAP 0x3fff809004a9 |
|---|
| 29395 | #define regBIF_CFG_DEV2_EPF1_1_PCIE_ACS_CAP_BASE_IDX 5 |
|---|
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|---|
| 29399 | #define regBIF_CFG_DEV2_EPF1_1_PCIE_PASID_ENH_CAP_LIST_BASE_IDX 5 |
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| 29400 | #define regBIF_CFG_DEV2_EPF1_1_PCIE_PASID_CAP 0x3fff809004b5 |
|---|
| 29401 | #define regBIF_CFG_DEV2_EPF1_1_PCIE_PASID_CAP_BASE_IDX 5 |
|---|
| 29402 | #define regBIF_CFG_DEV2_EPF1_1_PCIE_PASID_CNTL 0x3fff809004b5 |
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| 29403 | #define regBIF_CFG_DEV2_EPF1_1_PCIE_PASID_CNTL_BASE_IDX 5 |
|---|
| 29404 | #define regBIF_CFG_DEV2_EPF1_1_PCIE_ARI_ENH_CAP_LIST 0x3fff809004ca |
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| 29405 | #define regBIF_CFG_DEV2_EPF1_1_PCIE_ARI_ENH_CAP_LIST_BASE_IDX 5 |
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| 29407 | #define regBIF_CFG_DEV2_EPF1_1_PCIE_ARI_CAP_BASE_IDX 5 |
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| 29408 | #define regBIF_CFG_DEV2_EPF1_1_PCIE_ARI_CNTL 0x3fff809004cb |
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| 29409 | #define regBIF_CFG_DEV2_EPF1_1_PCIE_ARI_CNTL_BASE_IDX 5 |
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|---|
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|---|
| 29414 | #define regBIF_CFG_DEV2_EPF2_1_VENDOR_ID 0x3fff80900800 |
|---|
| 29415 | #define regBIF_CFG_DEV2_EPF2_1_VENDOR_ID_BASE_IDX 5 |
|---|
| 29416 | #define regBIF_CFG_DEV2_EPF2_1_DEVICE_ID 0x3fff80900800 |
|---|
| 29417 | #define regBIF_CFG_DEV2_EPF2_1_DEVICE_ID_BASE_IDX 5 |
|---|
| 29418 | #define regBIF_CFG_DEV2_EPF2_1_COMMAND 0x3fff80900801 |
|---|
| 29419 | #define regBIF_CFG_DEV2_EPF2_1_COMMAND_BASE_IDX 5 |
|---|
| 29420 | #define regBIF_CFG_DEV2_EPF2_1_STATUS 0x3fff80900801 |
|---|
| 29421 | #define regBIF_CFG_DEV2_EPF2_1_STATUS_BASE_IDX 5 |
|---|
| 29422 | #define regBIF_CFG_DEV2_EPF2_1_REVISION_ID 0x3fff80900802 |
|---|
| 29423 | #define regBIF_CFG_DEV2_EPF2_1_REVISION_ID_BASE_IDX 5 |
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| 29424 | #define regBIF_CFG_DEV2_EPF2_1_PROG_INTERFACE 0x3fff80900802 |
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| 29425 | #define regBIF_CFG_DEV2_EPF2_1_PROG_INTERFACE_BASE_IDX 5 |
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| 29426 | #define regBIF_CFG_DEV2_EPF2_1_SUB_CLASS 0x3fff80900802 |
|---|
| 29427 | #define regBIF_CFG_DEV2_EPF2_1_SUB_CLASS_BASE_IDX 5 |
|---|
| 29428 | #define regBIF_CFG_DEV2_EPF2_1_BASE_CLASS 0x3fff80900802 |
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| 29429 | #define regBIF_CFG_DEV2_EPF2_1_BASE_CLASS_BASE_IDX 5 |
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| 29431 | #define regBIF_CFG_DEV2_EPF2_1_CACHE_LINE_BASE_IDX 5 |
|---|
| 29432 | #define regBIF_CFG_DEV2_EPF2_1_LATENCY 0x3fff80900803 |
|---|
| 29433 | #define regBIF_CFG_DEV2_EPF2_1_LATENCY_BASE_IDX 5 |
|---|
| 29434 | #define 0x3fff80900803 |
|---|
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