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| 21 | * |
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| 22 | */ |
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| 23 | #ifndef _nbio_7_7_0_SH_MASK_HEADER |
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| 24 | #define |
|---|
| 25 | |
|---|
| 26 | |
|---|
| 27 | // addressBlock: nbio_iohub_nb_nbcfg_nb_cfgdec |
|---|
| 28 | //NB_VENDOR_ID |
|---|
| 29 | #define NB_VENDOR_ID__VENDOR_ID__SHIFT 0x0 |
|---|
| 30 | #define NB_VENDOR_ID__VENDOR_ID_MASK 0xFFFFL |
|---|
| 31 | //NB_DEVICE_ID |
|---|
| 32 | #define NB_DEVICE_ID__DEVICE_ID__SHIFT 0x0 |
|---|
| 33 | #define NB_DEVICE_ID__DEVICE_ID_MASK 0xFFFFL |
|---|
| 34 | //NB_COMMAND |
|---|
| 35 | #define NB_COMMAND__IO_ACCESS_EN__SHIFT 0x0 |
|---|
| 36 | #define NB_COMMAND__MEM_ACCESS_EN__SHIFT 0x1 |
|---|
| 37 | #define NB_COMMAND__BUS_MASTER_EN__SHIFT 0x2 |
|---|
| 38 | #define NB_COMMAND__IO_ACCESS_EN_MASK 0x0001L |
|---|
| 39 | #define NB_COMMAND__MEM_ACCESS_EN_MASK 0x0002L |
|---|
| 40 | #define NB_COMMAND__BUS_MASTER_EN_MASK 0x0004L |
|---|
| 41 | //NB_STATUS |
|---|
| 42 | #define NB_STATUS__CAP_LIST__SHIFT 0x4 |
|---|
| 43 | #define NB_STATUS__RECEIVED_TARGET_ABORT__SHIFT 0xc |
|---|
| 44 | #define NB_STATUS__RECEIVED_MASTER_ABORT__SHIFT 0xd |
|---|
| 45 | #define NB_STATUS__CAP_LIST_MASK 0x0010L |
|---|
| 46 | #define NB_STATUS__RECEIVED_TARGET_ABORT_MASK 0x1000L |
|---|
| 47 | #define NB_STATUS__RECEIVED_MASTER_ABORT_MASK 0x2000L |
|---|
| 48 | //NB_REVISION_ID |
|---|
| 49 | #define NB_REVISION_ID__MINOR_REV_ID__SHIFT 0x0 |
|---|
| 50 | #define NB_REVISION_ID__MAJOR_REV_ID__SHIFT 0x4 |
|---|
| 51 | #define NB_REVISION_ID__MINOR_REV_ID_MASK 0x0FL |
|---|
| 52 | #define NB_REVISION_ID__MAJOR_REV_ID_MASK 0xF0L |
|---|
| 53 | //NB_CACHE_LINE |
|---|
| 54 | #define NB_CACHE_LINE__CACHE_LINE_SIZE__SHIFT 0x0 |
|---|
| 55 | #define NB_CACHE_LINE__CACHE_LINE_SIZE_MASK 0xFFL |
|---|
| 56 | //NB_LATENCY |
|---|
| 57 | #define NB_LATENCY__LATENCY_TIMER__SHIFT 0x0 |
|---|
| 58 | #define NB_LATENCY__LATENCY_TIMER_MASK 0xFFL |
|---|
| 59 | //NB_HEADER |
|---|
| 60 | #define 0x0 |
|---|
| 61 | #define 0x7 |
|---|
| 62 | #define 0x7FL |
|---|
| 63 | #define 0x80L |
|---|
| 64 | //NB_ADAPTER_ID |
|---|
| 65 | #define NB_ADAPTER_ID__SUBSYSTEM_VENDOR_ID__SHIFT 0x0 |
|---|
| 66 | #define NB_ADAPTER_ID__SUBSYSTEM_ID__SHIFT 0x10 |
|---|
| 67 | #define NB_ADAPTER_ID__SUBSYSTEM_VENDOR_ID_MASK 0x0000FFFFL |
|---|
| 68 | #define NB_ADAPTER_ID__SUBSYSTEM_ID_MASK 0xFFFF0000L |
|---|
| 69 | //NB_ADAPTER_ID_W |
|---|
| 70 | #define NB_ADAPTER_ID_W__SUBSYSTEM_VENDOR_ID__SHIFT 0x0 |
|---|
| 71 | #define NB_ADAPTER_ID_W__SUBSYSTEM_ID__SHIFT 0x10 |
|---|
| 72 | #define NB_ADAPTER_ID_W__SUBSYSTEM_VENDOR_ID_MASK 0x0000FFFFL |
|---|
| 73 | #define NB_ADAPTER_ID_W__SUBSYSTEM_ID_MASK 0xFFFF0000L |
|---|
| 74 | //NBCFG_SCRATCH_4 |
|---|
| 75 | #define NBCFG_SCRATCH_4__NBCFG_SCRATCH_4__SHIFT 0x0 |
|---|
| 76 | #define NBCFG_SCRATCH_4__NBCFG_SCRATCH_4_MASK 0xFFFFFFFFL |
|---|
| 77 | |
|---|
| 78 | |
|---|
| 79 | // addressBlock: nbio_nbif0_bif_cfg_dev0_rc_bifcfgdecp |
|---|
| 80 | //BIF_CFG_DEV0_RC_VENDOR_ID |
|---|
| 81 | #define BIF_CFG_DEV0_RC_VENDOR_ID__VENDOR_ID__SHIFT 0x0 |
|---|
| 82 | #define BIF_CFG_DEV0_RC_VENDOR_ID__VENDOR_ID_MASK 0xFFFFL |
|---|
| 83 | //BIF_CFG_DEV0_RC_DEVICE_ID |
|---|
| 84 | #define BIF_CFG_DEV0_RC_DEVICE_ID__DEVICE_ID__SHIFT 0x0 |
|---|
| 85 | #define BIF_CFG_DEV0_RC_DEVICE_ID__DEVICE_ID_MASK 0xFFFFL |
|---|
| 86 | //BIF_CFG_DEV0_RC_COMMAND |
|---|
| 87 | #define BIF_CFG_DEV0_RC_COMMAND__IOEN_DN__SHIFT 0x0 |
|---|
| 88 | #define BIF_CFG_DEV0_RC_COMMAND__MEMEN_DN__SHIFT 0x1 |
|---|
| 89 | #define BIF_CFG_DEV0_RC_COMMAND__BUS_MASTER_EN__SHIFT 0x2 |
|---|
| 90 | #define BIF_CFG_DEV0_RC_COMMAND__SPECIAL_CYCLE_EN__SHIFT 0x3 |
|---|
| 91 | #define BIF_CFG_DEV0_RC_COMMAND__MEM_WRITE_INVALIDATE_EN__SHIFT 0x4 |
|---|
| 92 | #define BIF_CFG_DEV0_RC_COMMAND__PAL_SNOOP_EN__SHIFT 0x5 |
|---|
| 93 | #define BIF_CFG_DEV0_RC_COMMAND__PARITY_ERROR_RESPONSE__SHIFT 0x6 |
|---|
| 94 | #define BIF_CFG_DEV0_RC_COMMAND__AD_STEPPING__SHIFT 0x7 |
|---|
| 95 | #define BIF_CFG_DEV0_RC_COMMAND__SERR_EN__SHIFT 0x8 |
|---|
| 96 | #define BIF_CFG_DEV0_RC_COMMAND__FAST_B2B_EN__SHIFT 0x9 |
|---|
| 97 | #define BIF_CFG_DEV0_RC_COMMAND__INT_DIS__SHIFT 0xa |
|---|
| 98 | #define BIF_CFG_DEV0_RC_COMMAND__IOEN_DN_MASK 0x0001L |
|---|
| 99 | #define BIF_CFG_DEV0_RC_COMMAND__MEMEN_DN_MASK 0x0002L |
|---|
| 100 | #define BIF_CFG_DEV0_RC_COMMAND__BUS_MASTER_EN_MASK 0x0004L |
|---|
| 101 | #define BIF_CFG_DEV0_RC_COMMAND__SPECIAL_CYCLE_EN_MASK 0x0008L |
|---|
| 102 | #define BIF_CFG_DEV0_RC_COMMAND__MEM_WRITE_INVALIDATE_EN_MASK 0x0010L |
|---|
| 103 | #define BIF_CFG_DEV0_RC_COMMAND__PAL_SNOOP_EN_MASK 0x0020L |
|---|
| 104 | #define BIF_CFG_DEV0_RC_COMMAND__PARITY_ERROR_RESPONSE_MASK 0x0040L |
|---|
| 105 | #define BIF_CFG_DEV0_RC_COMMAND__AD_STEPPING_MASK 0x0080L |
|---|
| 106 | #define BIF_CFG_DEV0_RC_COMMAND__SERR_EN_MASK 0x0100L |
|---|
| 107 | #define BIF_CFG_DEV0_RC_COMMAND__FAST_B2B_EN_MASK 0x0200L |
|---|
| 108 | #define BIF_CFG_DEV0_RC_COMMAND__INT_DIS_MASK 0x0400L |
|---|
| 109 | //BIF_CFG_DEV0_RC_STATUS |
|---|
| 110 | #define BIF_CFG_DEV0_RC_STATUS__IMMEDIATE_READINESS__SHIFT 0x0 |
|---|
| 111 | #define BIF_CFG_DEV0_RC_STATUS__INT_STATUS__SHIFT 0x3 |
|---|
| 112 | #define BIF_CFG_DEV0_RC_STATUS__CAP_LIST__SHIFT 0x4 |
|---|
| 113 | #define BIF_CFG_DEV0_RC_STATUS__PCI_66_CAP__SHIFT 0x5 |
|---|
| 114 | #define BIF_CFG_DEV0_RC_STATUS__FAST_BACK_CAPABLE__SHIFT 0x7 |
|---|
| 115 | #define BIF_CFG_DEV0_RC_STATUS__MASTER_DATA_PARITY_ERROR__SHIFT 0x8 |
|---|
| 116 | #define BIF_CFG_DEV0_RC_STATUS__DEVSEL_TIMING__SHIFT 0x9 |
|---|
| 117 | #define BIF_CFG_DEV0_RC_STATUS__SIGNAL_TARGET_ABORT__SHIFT 0xb |
|---|
| 118 | #define BIF_CFG_DEV0_RC_STATUS__RECEIVED_TARGET_ABORT__SHIFT 0xc |
|---|
| 119 | #define BIF_CFG_DEV0_RC_STATUS__RECEIVED_MASTER_ABORT__SHIFT 0xd |
|---|
| 120 | #define BIF_CFG_DEV0_RC_STATUS__SIGNALED_SYSTEM_ERROR__SHIFT 0xe |
|---|
| 121 | #define BIF_CFG_DEV0_RC_STATUS__PARITY_ERROR_DETECTED__SHIFT 0xf |
|---|
| 122 | #define BIF_CFG_DEV0_RC_STATUS__IMMEDIATE_READINESS_MASK 0x0001L |
|---|
| 123 | #define BIF_CFG_DEV0_RC_STATUS__INT_STATUS_MASK 0x0008L |
|---|
| 124 | #define BIF_CFG_DEV0_RC_STATUS__CAP_LIST_MASK 0x0010L |
|---|
| 125 | #define BIF_CFG_DEV0_RC_STATUS__PCI_66_CAP_MASK 0x0020L |
|---|
| 126 | #define BIF_CFG_DEV0_RC_STATUS__FAST_BACK_CAPABLE_MASK 0x0080L |
|---|
| 127 | #define BIF_CFG_DEV0_RC_STATUS__MASTER_DATA_PARITY_ERROR_MASK 0x0100L |
|---|
| 128 | #define BIF_CFG_DEV0_RC_STATUS__DEVSEL_TIMING_MASK 0x0600L |
|---|
| 129 | #define BIF_CFG_DEV0_RC_STATUS__SIGNAL_TARGET_ABORT_MASK 0x0800L |
|---|
| 130 | #define BIF_CFG_DEV0_RC_STATUS__RECEIVED_TARGET_ABORT_MASK 0x1000L |
|---|
| 131 | #define BIF_CFG_DEV0_RC_STATUS__RECEIVED_MASTER_ABORT_MASK 0x2000L |
|---|
| 132 | #define BIF_CFG_DEV0_RC_STATUS__SIGNALED_SYSTEM_ERROR_MASK 0x4000L |
|---|
| 133 | #define BIF_CFG_DEV0_RC_STATUS__PARITY_ERROR_DETECTED_MASK 0x8000L |
|---|
| 134 | //BIF_CFG_DEV0_RC_REVISION_ID |
|---|
| 135 | #define BIF_CFG_DEV0_RC_REVISION_ID__MINOR_REV_ID__SHIFT 0x0 |
|---|
| 136 | #define BIF_CFG_DEV0_RC_REVISION_ID__MAJOR_REV_ID__SHIFT 0x4 |
|---|
| 137 | #define BIF_CFG_DEV0_RC_REVISION_ID__MINOR_REV_ID_MASK 0x0FL |
|---|
| 138 | #define BIF_CFG_DEV0_RC_REVISION_ID__MAJOR_REV_ID_MASK 0xF0L |
|---|
| 139 | //BIF_CFG_DEV0_RC_PROG_INTERFACE |
|---|
| 140 | #define BIF_CFG_DEV0_RC_PROG_INTERFACE__PROG_INTERFACE__SHIFT 0x0 |
|---|
| 141 | #define BIF_CFG_DEV0_RC_PROG_INTERFACE__PROG_INTERFACE_MASK 0xFFL |
|---|
| 142 | //BIF_CFG_DEV0_RC_SUB_CLASS |
|---|
| 143 | #define BIF_CFG_DEV0_RC_SUB_CLASS__SUB_CLASS__SHIFT 0x0 |
|---|
| 144 | #define BIF_CFG_DEV0_RC_SUB_CLASS__SUB_CLASS_MASK 0xFFL |
|---|
| 145 | //BIF_CFG_DEV0_RC_BASE_CLASS |
|---|
| 146 | #define BIF_CFG_DEV0_RC_BASE_CLASS__BASE_CLASS__SHIFT 0x0 |
|---|
| 147 | #define BIF_CFG_DEV0_RC_BASE_CLASS__BASE_CLASS_MASK 0xFFL |
|---|
| 148 | //BIF_CFG_DEV0_RC_CACHE_LINE |
|---|
| 149 | #define BIF_CFG_DEV0_RC_CACHE_LINE__CACHE_LINE_SIZE__SHIFT 0x0 |
|---|
| 150 | #define BIF_CFG_DEV0_RC_CACHE_LINE__CACHE_LINE_SIZE_MASK 0xFFL |
|---|
| 151 | //BIF_CFG_DEV0_RC_LATENCY |
|---|
| 152 | #define BIF_CFG_DEV0_RC_LATENCY__LATENCY_TIMER__SHIFT 0x0 |
|---|
| 153 | #define BIF_CFG_DEV0_RC_LATENCY__LATENCY_TIMER_MASK 0xFFL |
|---|
| 154 | //BIF_CFG_DEV0_RC_HEADER |
|---|
| 155 | #define 0x0 |
|---|
| 156 | #define 0x7 |
|---|
| 157 | #define 0x7FL |
|---|
| 158 | #define 0x80L |
|---|
| 159 | //BIF_CFG_DEV0_RC_BIST |
|---|
| 160 | #define BIF_CFG_DEV0_RC_BIST__BIST_COMP__SHIFT 0x0 |
|---|
| 161 | #define BIF_CFG_DEV0_RC_BIST__BIST_STRT__SHIFT 0x6 |
|---|
| 162 | #define BIF_CFG_DEV0_RC_BIST__BIST_CAP__SHIFT 0x7 |
|---|
| 163 | #define BIF_CFG_DEV0_RC_BIST__BIST_COMP_MASK 0x0FL |
|---|
| 164 | #define BIF_CFG_DEV0_RC_BIST__BIST_STRT_MASK 0x40L |
|---|
| 165 | #define BIF_CFG_DEV0_RC_BIST__BIST_CAP_MASK 0x80L |
|---|
| 166 | //BIF_CFG_DEV0_RC_BASE_ADDR_1 |
|---|
| 167 | #define BIF_CFG_DEV0_RC_BASE_ADDR_1__BASE_ADDR__SHIFT 0x0 |
|---|
| 168 | #define BIF_CFG_DEV0_RC_BASE_ADDR_1__BASE_ADDR_MASK 0xFFFFFFFFL |
|---|
| 169 | //BIF_CFG_DEV0_RC_BASE_ADDR_2 |
|---|
| 170 | #define BIF_CFG_DEV0_RC_BASE_ADDR_2__BASE_ADDR__SHIFT 0x0 |
|---|
| 171 | #define BIF_CFG_DEV0_RC_BASE_ADDR_2__BASE_ADDR_MASK 0xFFFFFFFFL |
|---|
| 172 | //BIF_CFG_DEV0_RC_SUB_BUS_NUMBER_LATENCY |
|---|
| 173 | #define BIF_CFG_DEV0_RC_SUB_BUS_NUMBER_LATENCY__PRIMARY_BUS__SHIFT 0x0 |
|---|
| 174 | #define BIF_CFG_DEV0_RC_SUB_BUS_NUMBER_LATENCY__SECONDARY_BUS__SHIFT 0x8 |
|---|
| 175 | #define BIF_CFG_DEV0_RC_SUB_BUS_NUMBER_LATENCY__SUB_BUS_NUM__SHIFT 0x10 |
|---|
| 176 | #define BIF_CFG_DEV0_RC_SUB_BUS_NUMBER_LATENCY__SECONDARY_LATENCY_TIMER__SHIFT 0x18 |
|---|
| 177 | #define BIF_CFG_DEV0_RC_SUB_BUS_NUMBER_LATENCY__PRIMARY_BUS_MASK 0x000000FFL |
|---|
| 178 | #define BIF_CFG_DEV0_RC_SUB_BUS_NUMBER_LATENCY__SECONDARY_BUS_MASK 0x0000FF00L |
|---|
| 179 | #define BIF_CFG_DEV0_RC_SUB_BUS_NUMBER_LATENCY__SUB_BUS_NUM_MASK 0x00FF0000L |
|---|
| 180 | #define BIF_CFG_DEV0_RC_SUB_BUS_NUMBER_LATENCY__SECONDARY_LATENCY_TIMER_MASK 0xFF000000L |
|---|
| 181 | //BIF_CFG_DEV0_RC_IO_BASE_LIMIT |
|---|
| 182 | #define BIF_CFG_DEV0_RC_IO_BASE_LIMIT__IO_BASE_TYPE__SHIFT 0x0 |
|---|
| 183 | #define BIF_CFG_DEV0_RC_IO_BASE_LIMIT__IO_BASE__SHIFT 0x4 |
|---|
| 184 | #define BIF_CFG_DEV0_RC_IO_BASE_LIMIT__IO_LIMIT_TYPE__SHIFT 0x8 |
|---|
| 185 | #define BIF_CFG_DEV0_RC_IO_BASE_LIMIT__IO_LIMIT__SHIFT 0xc |
|---|
| 186 | #define BIF_CFG_DEV0_RC_IO_BASE_LIMIT__IO_BASE_TYPE_MASK 0x000FL |
|---|
| 187 | #define BIF_CFG_DEV0_RC_IO_BASE_LIMIT__IO_BASE_MASK 0x00F0L |
|---|
| 188 | #define BIF_CFG_DEV0_RC_IO_BASE_LIMIT__IO_LIMIT_TYPE_MASK 0x0F00L |
|---|
| 189 | #define BIF_CFG_DEV0_RC_IO_BASE_LIMIT__IO_LIMIT_MASK 0xF000L |
|---|
| 190 | //BIF_CFG_DEV0_RC_SECONDARY_STATUS |
|---|
| 191 | #define BIF_CFG_DEV0_RC_SECONDARY_STATUS__PCI_66_CAP__SHIFT 0x5 |
|---|
| 192 | #define BIF_CFG_DEV0_RC_SECONDARY_STATUS__FAST_BACK_CAPABLE__SHIFT 0x7 |
|---|
| 193 | #define BIF_CFG_DEV0_RC_SECONDARY_STATUS__MASTER_DATA_PARITY_ERROR__SHIFT 0x8 |
|---|
| 194 | #define BIF_CFG_DEV0_RC_SECONDARY_STATUS__DEVSEL_TIMING__SHIFT 0x9 |
|---|
| 195 | #define BIF_CFG_DEV0_RC_SECONDARY_STATUS__SIGNAL_TARGET_ABORT__SHIFT 0xb |
|---|
| 196 | #define BIF_CFG_DEV0_RC_SECONDARY_STATUS__RECEIVED_TARGET_ABORT__SHIFT 0xc |
|---|
| 197 | #define BIF_CFG_DEV0_RC_SECONDARY_STATUS__RECEIVED_MASTER_ABORT__SHIFT 0xd |
|---|
| 198 | #define BIF_CFG_DEV0_RC_SECONDARY_STATUS__RECEIVED_SYSTEM_ERROR__SHIFT 0xe |
|---|
| 199 | #define BIF_CFG_DEV0_RC_SECONDARY_STATUS__PARITY_ERROR_DETECTED__SHIFT 0xf |
|---|
| 200 | #define BIF_CFG_DEV0_RC_SECONDARY_STATUS__PCI_66_CAP_MASK 0x0020L |
|---|
| 201 | #define BIF_CFG_DEV0_RC_SECONDARY_STATUS__FAST_BACK_CAPABLE_MASK 0x0080L |
|---|
| 202 | #define BIF_CFG_DEV0_RC_SECONDARY_STATUS__MASTER_DATA_PARITY_ERROR_MASK 0x0100L |
|---|
| 203 | #define BIF_CFG_DEV0_RC_SECONDARY_STATUS__DEVSEL_TIMING_MASK 0x0600L |
|---|
| 204 | #define BIF_CFG_DEV0_RC_SECONDARY_STATUS__SIGNAL_TARGET_ABORT_MASK 0x0800L |
|---|
| 205 | #define BIF_CFG_DEV0_RC_SECONDARY_STATUS__RECEIVED_TARGET_ABORT_MASK 0x1000L |
|---|
| 206 | #define BIF_CFG_DEV0_RC_SECONDARY_STATUS__RECEIVED_MASTER_ABORT_MASK 0x2000L |
|---|
| 207 | #define BIF_CFG_DEV0_RC_SECONDARY_STATUS__RECEIVED_SYSTEM_ERROR_MASK 0x4000L |
|---|
| 208 | #define BIF_CFG_DEV0_RC_SECONDARY_STATUS__PARITY_ERROR_DETECTED_MASK 0x8000L |
|---|
| 209 | //BIF_CFG_DEV0_RC_MEM_BASE_LIMIT |
|---|
| 210 | #define BIF_CFG_DEV0_RC_MEM_BASE_LIMIT__MEM_BASE_TYPE__SHIFT 0x0 |
|---|
| 211 | #define BIF_CFG_DEV0_RC_MEM_BASE_LIMIT__MEM_BASE_31_20__SHIFT 0x4 |
|---|
| 212 | #define BIF_CFG_DEV0_RC_MEM_BASE_LIMIT__MEM_LIMIT_TYPE__SHIFT 0x10 |
|---|
| 213 | #define BIF_CFG_DEV0_RC_MEM_BASE_LIMIT__MEM_LIMIT_31_20__SHIFT 0x14 |
|---|
| 214 | #define BIF_CFG_DEV0_RC_MEM_BASE_LIMIT__MEM_BASE_TYPE_MASK 0x0000000FL |
|---|
| 215 | #define BIF_CFG_DEV0_RC_MEM_BASE_LIMIT__MEM_BASE_31_20_MASK 0x0000FFF0L |
|---|
| 216 | #define BIF_CFG_DEV0_RC_MEM_BASE_LIMIT__MEM_LIMIT_TYPE_MASK 0x000F0000L |
|---|
| 217 | #define BIF_CFG_DEV0_RC_MEM_BASE_LIMIT__MEM_LIMIT_31_20_MASK 0xFFF00000L |
|---|
| 218 | //BIF_CFG_DEV0_RC_PREF_BASE_LIMIT |
|---|
| 219 | #define BIF_CFG_DEV0_RC_PREF_BASE_LIMIT__PREF_MEM_BASE_TYPE__SHIFT 0x0 |
|---|
| 220 | #define BIF_CFG_DEV0_RC_PREF_BASE_LIMIT__PREF_MEM_BASE_31_20__SHIFT 0x4 |
|---|
| 221 | #define BIF_CFG_DEV0_RC_PREF_BASE_LIMIT__PREF_MEM_LIMIT_TYPE__SHIFT 0x10 |
|---|
| 222 | #define BIF_CFG_DEV0_RC_PREF_BASE_LIMIT__PREF_MEM_LIMIT_31_20__SHIFT 0x14 |
|---|
| 223 | #define BIF_CFG_DEV0_RC_PREF_BASE_LIMIT__PREF_MEM_BASE_TYPE_MASK 0x0000000FL |
|---|
| 224 | #define BIF_CFG_DEV0_RC_PREF_BASE_LIMIT__PREF_MEM_BASE_31_20_MASK 0x0000FFF0L |
|---|
| 225 | #define BIF_CFG_DEV0_RC_PREF_BASE_LIMIT__PREF_MEM_LIMIT_TYPE_MASK 0x000F0000L |
|---|
| 226 | #define BIF_CFG_DEV0_RC_PREF_BASE_LIMIT__PREF_MEM_LIMIT_31_20_MASK 0xFFF00000L |
|---|
| 227 | //BIF_CFG_DEV0_RC_PREF_BASE_UPPER |
|---|
| 228 | #define BIF_CFG_DEV0_RC_PREF_BASE_UPPER__PREF_BASE_UPPER__SHIFT 0x0 |
|---|
| 229 | #define BIF_CFG_DEV0_RC_PREF_BASE_UPPER__PREF_BASE_UPPER_MASK 0xFFFFFFFFL |
|---|
| 230 | //BIF_CFG_DEV0_RC_PREF_LIMIT_UPPER |
|---|
| 231 | #define BIF_CFG_DEV0_RC_PREF_LIMIT_UPPER__PREF_LIMIT_UPPER__SHIFT 0x0 |
|---|
| 232 | #define BIF_CFG_DEV0_RC_PREF_LIMIT_UPPER__PREF_LIMIT_UPPER_MASK 0xFFFFFFFFL |
|---|
| 233 | //BIF_CFG_DEV0_RC_IO_BASE_LIMIT_HI |
|---|
| 234 | #define BIF_CFG_DEV0_RC_IO_BASE_LIMIT_HI__IO_BASE_31_16__SHIFT 0x0 |
|---|
| 235 | #define BIF_CFG_DEV0_RC_IO_BASE_LIMIT_HI__IO_LIMIT_31_16__SHIFT 0x10 |
|---|
| 236 | #define BIF_CFG_DEV0_RC_IO_BASE_LIMIT_HI__IO_BASE_31_16_MASK 0x0000FFFFL |
|---|
| 237 | #define BIF_CFG_DEV0_RC_IO_BASE_LIMIT_HI__IO_LIMIT_31_16_MASK 0xFFFF0000L |
|---|
| 238 | //BIF_CFG_DEV0_RC_CAP_PTR |
|---|
| 239 | #define BIF_CFG_DEV0_RC_CAP_PTR__CAP_PTR__SHIFT 0x0 |
|---|
| 240 | #define BIF_CFG_DEV0_RC_CAP_PTR__CAP_PTR_MASK 0xFFL |
|---|
| 241 | //BIF_CFG_DEV0_RC_ROM_BASE_ADDR |
|---|
| 242 | #define BIF_CFG_DEV0_RC_ROM_BASE_ADDR__BASE_ADDR__SHIFT 0x0 |
|---|
| 243 | #define BIF_CFG_DEV0_RC_ROM_BASE_ADDR__BASE_ADDR_MASK 0xFFFFFFFFL |
|---|
| 244 | //BIF_CFG_DEV0_RC_INTERRUPT_LINE |
|---|
| 245 | #define BIF_CFG_DEV0_RC_INTERRUPT_LINE__INTERRUPT_LINE__SHIFT 0x0 |
|---|
| 246 | #define BIF_CFG_DEV0_RC_INTERRUPT_LINE__INTERRUPT_LINE_MASK 0xFFL |
|---|
| 247 | //BIF_CFG_DEV0_RC_INTERRUPT_PIN |
|---|
| 248 | #define BIF_CFG_DEV0_RC_INTERRUPT_PIN__INTERRUPT_PIN__SHIFT 0x0 |
|---|
| 249 | #define BIF_CFG_DEV0_RC_INTERRUPT_PIN__INTERRUPT_PIN_MASK 0xFFL |
|---|
| 250 | //BIF_CFG_DEV0_RC_IRQ_BRIDGE_CNTL |
|---|
| 251 | #define BIF_CFG_DEV0_RC_IRQ_BRIDGE_CNTL__PARITY_RESPONSE_EN__SHIFT 0x0 |
|---|
| 252 | #define BIF_CFG_DEV0_RC_IRQ_BRIDGE_CNTL__SERR_EN__SHIFT 0x1 |
|---|
| 253 | #define BIF_CFG_DEV0_RC_IRQ_BRIDGE_CNTL__ISA_EN__SHIFT 0x2 |
|---|
| 254 | #define BIF_CFG_DEV0_RC_IRQ_BRIDGE_CNTL__VGA_EN__SHIFT 0x3 |
|---|
| 255 | #define BIF_CFG_DEV0_RC_IRQ_BRIDGE_CNTL__VGA_DEC__SHIFT 0x4 |
|---|
| 256 | #define BIF_CFG_DEV0_RC_IRQ_BRIDGE_CNTL__MASTER_ABORT_MODE__SHIFT 0x5 |
|---|
| 257 | #define BIF_CFG_DEV0_RC_IRQ_BRIDGE_CNTL__SECONDARY_BUS_RESET__SHIFT 0x6 |
|---|
| 258 | #define BIF_CFG_DEV0_RC_IRQ_BRIDGE_CNTL__FAST_B2B_EN__SHIFT 0x7 |
|---|
| 259 | #define BIF_CFG_DEV0_RC_IRQ_BRIDGE_CNTL__PRIMARY_DISCARD_TIMER__SHIFT 0x8 |
|---|
| 260 | #define BIF_CFG_DEV0_RC_IRQ_BRIDGE_CNTL__SECONDARY_DISCARD_TIMER__SHIFT 0x9 |
|---|
| 261 | #define BIF_CFG_DEV0_RC_IRQ_BRIDGE_CNTL__DISCARD_TIMER_STATUS__SHIFT 0xa |
|---|
| 262 | #define BIF_CFG_DEV0_RC_IRQ_BRIDGE_CNTL__DISCARD_TIMER_SERR_ENABLE__SHIFT 0xb |
|---|
| 263 | #define BIF_CFG_DEV0_RC_IRQ_BRIDGE_CNTL__PARITY_RESPONSE_EN_MASK 0x0001L |
|---|
| 264 | #define BIF_CFG_DEV0_RC_IRQ_BRIDGE_CNTL__SERR_EN_MASK 0x0002L |
|---|
| 265 | #define BIF_CFG_DEV0_RC_IRQ_BRIDGE_CNTL__ISA_EN_MASK 0x0004L |
|---|
| 266 | #define BIF_CFG_DEV0_RC_IRQ_BRIDGE_CNTL__VGA_EN_MASK 0x0008L |
|---|
| 267 | #define BIF_CFG_DEV0_RC_IRQ_BRIDGE_CNTL__VGA_DEC_MASK 0x0010L |
|---|
| 268 | #define BIF_CFG_DEV0_RC_IRQ_BRIDGE_CNTL__MASTER_ABORT_MODE_MASK 0x0020L |
|---|
| 269 | #define BIF_CFG_DEV0_RC_IRQ_BRIDGE_CNTL__SECONDARY_BUS_RESET_MASK 0x0040L |
|---|
| 270 | #define BIF_CFG_DEV0_RC_IRQ_BRIDGE_CNTL__FAST_B2B_EN_MASK 0x0080L |
|---|
| 271 | #define BIF_CFG_DEV0_RC_IRQ_BRIDGE_CNTL__PRIMARY_DISCARD_TIMER_MASK 0x0100L |
|---|
| 272 | #define BIF_CFG_DEV0_RC_IRQ_BRIDGE_CNTL__SECONDARY_DISCARD_TIMER_MASK 0x0200L |
|---|
| 273 | #define BIF_CFG_DEV0_RC_IRQ_BRIDGE_CNTL__DISCARD_TIMER_STATUS_MASK 0x0400L |
|---|
| 274 | #define BIF_CFG_DEV0_RC_IRQ_BRIDGE_CNTL__DISCARD_TIMER_SERR_ENABLE_MASK 0x0800L |
|---|
| 275 | //BIF_CFG_DEV0_RC_EXT_BRIDGE_CNTL |
|---|
| 276 | #define BIF_CFG_DEV0_RC_EXT_BRIDGE_CNTL__IO_PORT_80_EN__SHIFT 0x0 |
|---|
| 277 | #define BIF_CFG_DEV0_RC_EXT_BRIDGE_CNTL__IO_PORT_80_EN_MASK 0x01L |
|---|
| 278 | //BIF_CFG_DEV0_RC_PMI_CAP_LIST |
|---|
| 279 | #define BIF_CFG_DEV0_RC_PMI_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 280 | #define BIF_CFG_DEV0_RC_PMI_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
|---|
| 281 | #define BIF_CFG_DEV0_RC_PMI_CAP_LIST__CAP_ID_MASK 0x00FFL |
|---|
| 282 | #define BIF_CFG_DEV0_RC_PMI_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
|---|
| 283 | //BIF_CFG_DEV0_RC_PMI_CAP |
|---|
| 284 | #define BIF_CFG_DEV0_RC_PMI_CAP__VERSION__SHIFT 0x0 |
|---|
| 285 | #define BIF_CFG_DEV0_RC_PMI_CAP__PME_CLOCK__SHIFT 0x3 |
|---|
| 286 | #define BIF_CFG_DEV0_RC_PMI_CAP__IMMEDIATE_READINESS_ON_RETURN_TO_D0__SHIFT 0x4 |
|---|
| 287 | #define BIF_CFG_DEV0_RC_PMI_CAP__DEV_SPECIFIC_INIT__SHIFT 0x5 |
|---|
| 288 | #define BIF_CFG_DEV0_RC_PMI_CAP__AUX_CURRENT__SHIFT 0x6 |
|---|
| 289 | #define BIF_CFG_DEV0_RC_PMI_CAP__D1_SUPPORT__SHIFT 0x9 |
|---|
| 290 | #define BIF_CFG_DEV0_RC_PMI_CAP__D2_SUPPORT__SHIFT 0xa |
|---|
| 291 | #define BIF_CFG_DEV0_RC_PMI_CAP__PME_SUPPORT__SHIFT 0xb |
|---|
| 292 | #define BIF_CFG_DEV0_RC_PMI_CAP__VERSION_MASK 0x0007L |
|---|
| 293 | #define BIF_CFG_DEV0_RC_PMI_CAP__PME_CLOCK_MASK 0x0008L |
|---|
| 294 | #define BIF_CFG_DEV0_RC_PMI_CAP__IMMEDIATE_READINESS_ON_RETURN_TO_D0_MASK 0x0010L |
|---|
| 295 | #define BIF_CFG_DEV0_RC_PMI_CAP__DEV_SPECIFIC_INIT_MASK 0x0020L |
|---|
| 296 | #define BIF_CFG_DEV0_RC_PMI_CAP__AUX_CURRENT_MASK 0x01C0L |
|---|
| 297 | #define BIF_CFG_DEV0_RC_PMI_CAP__D1_SUPPORT_MASK 0x0200L |
|---|
| 298 | #define BIF_CFG_DEV0_RC_PMI_CAP__D2_SUPPORT_MASK 0x0400L |
|---|
| 299 | #define BIF_CFG_DEV0_RC_PMI_CAP__PME_SUPPORT_MASK 0xF800L |
|---|
| 300 | //BIF_CFG_DEV0_RC_PMI_STATUS_CNTL |
|---|
| 301 | #define BIF_CFG_DEV0_RC_PMI_STATUS_CNTL__POWER_STATE__SHIFT 0x0 |
|---|
| 302 | #define BIF_CFG_DEV0_RC_PMI_STATUS_CNTL__NO_SOFT_RESET__SHIFT 0x3 |
|---|
| 303 | #define BIF_CFG_DEV0_RC_PMI_STATUS_CNTL__PME_EN__SHIFT 0x8 |
|---|
| 304 | #define BIF_CFG_DEV0_RC_PMI_STATUS_CNTL__DATA_SELECT__SHIFT 0x9 |
|---|
| 305 | #define BIF_CFG_DEV0_RC_PMI_STATUS_CNTL__DATA_SCALE__SHIFT 0xd |
|---|
| 306 | #define BIF_CFG_DEV0_RC_PMI_STATUS_CNTL__PME_STATUS__SHIFT 0xf |
|---|
| 307 | #define BIF_CFG_DEV0_RC_PMI_STATUS_CNTL__B2_B3_SUPPORT__SHIFT 0x16 |
|---|
| 308 | #define BIF_CFG_DEV0_RC_PMI_STATUS_CNTL__BUS_PWR_EN__SHIFT 0x17 |
|---|
| 309 | #define BIF_CFG_DEV0_RC_PMI_STATUS_CNTL__PMI_DATA__SHIFT 0x18 |
|---|
| 310 | #define BIF_CFG_DEV0_RC_PMI_STATUS_CNTL__POWER_STATE_MASK 0x00000003L |
|---|
| 311 | #define BIF_CFG_DEV0_RC_PMI_STATUS_CNTL__NO_SOFT_RESET_MASK 0x00000008L |
|---|
| 312 | #define BIF_CFG_DEV0_RC_PMI_STATUS_CNTL__PME_EN_MASK 0x00000100L |
|---|
| 313 | #define BIF_CFG_DEV0_RC_PMI_STATUS_CNTL__DATA_SELECT_MASK 0x00001E00L |
|---|
| 314 | #define BIF_CFG_DEV0_RC_PMI_STATUS_CNTL__DATA_SCALE_MASK 0x00006000L |
|---|
| 315 | #define BIF_CFG_DEV0_RC_PMI_STATUS_CNTL__PME_STATUS_MASK 0x00008000L |
|---|
| 316 | #define BIF_CFG_DEV0_RC_PMI_STATUS_CNTL__B2_B3_SUPPORT_MASK 0x00400000L |
|---|
| 317 | #define BIF_CFG_DEV0_RC_PMI_STATUS_CNTL__BUS_PWR_EN_MASK 0x00800000L |
|---|
| 318 | #define BIF_CFG_DEV0_RC_PMI_STATUS_CNTL__PMI_DATA_MASK 0xFF000000L |
|---|
| 319 | //BIF_CFG_DEV0_RC_PCIE_CAP_LIST |
|---|
| 320 | #define BIF_CFG_DEV0_RC_PCIE_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 321 | #define BIF_CFG_DEV0_RC_PCIE_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
|---|
| 322 | #define BIF_CFG_DEV0_RC_PCIE_CAP_LIST__CAP_ID_MASK 0x00FFL |
|---|
| 323 | #define BIF_CFG_DEV0_RC_PCIE_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
|---|
| 324 | //BIF_CFG_DEV0_RC_PCIE_CAP |
|---|
| 325 | #define BIF_CFG_DEV0_RC_PCIE_CAP__VERSION__SHIFT 0x0 |
|---|
| 326 | #define BIF_CFG_DEV0_RC_PCIE_CAP__DEVICE_TYPE__SHIFT 0x4 |
|---|
| 327 | #define BIF_CFG_DEV0_RC_PCIE_CAP__SLOT_IMPLEMENTED__SHIFT 0x8 |
|---|
| 328 | #define BIF_CFG_DEV0_RC_PCIE_CAP__INT_MESSAGE_NUM__SHIFT 0x9 |
|---|
| 329 | #define BIF_CFG_DEV0_RC_PCIE_CAP__VERSION_MASK 0x000FL |
|---|
| 330 | #define BIF_CFG_DEV0_RC_PCIE_CAP__DEVICE_TYPE_MASK 0x00F0L |
|---|
| 331 | #define BIF_CFG_DEV0_RC_PCIE_CAP__SLOT_IMPLEMENTED_MASK 0x0100L |
|---|
| 332 | #define BIF_CFG_DEV0_RC_PCIE_CAP__INT_MESSAGE_NUM_MASK 0x3E00L |
|---|
| 333 | //BIF_CFG_DEV0_RC_DEVICE_CAP |
|---|
| 334 | #define BIF_CFG_DEV0_RC_DEVICE_CAP__MAX_PAYLOAD_SUPPORT__SHIFT 0x0 |
|---|
| 335 | #define BIF_CFG_DEV0_RC_DEVICE_CAP__PHANTOM_FUNC__SHIFT 0x3 |
|---|
| 336 | #define BIF_CFG_DEV0_RC_DEVICE_CAP__EXTENDED_TAG__SHIFT 0x5 |
|---|
| 337 | #define BIF_CFG_DEV0_RC_DEVICE_CAP__L0S_ACCEPTABLE_LATENCY__SHIFT 0x6 |
|---|
| 338 | #define BIF_CFG_DEV0_RC_DEVICE_CAP__L1_ACCEPTABLE_LATENCY__SHIFT 0x9 |
|---|
| 339 | #define BIF_CFG_DEV0_RC_DEVICE_CAP__ROLE_BASED_ERR_REPORTING__SHIFT 0xf |
|---|
| 340 | #define BIF_CFG_DEV0_RC_DEVICE_CAP__FLR_CAPABLE__SHIFT 0x1c |
|---|
| 341 | #define BIF_CFG_DEV0_RC_DEVICE_CAP__MAX_PAYLOAD_SUPPORT_MASK 0x00000007L |
|---|
| 342 | #define BIF_CFG_DEV0_RC_DEVICE_CAP__PHANTOM_FUNC_MASK 0x00000018L |
|---|
| 343 | #define BIF_CFG_DEV0_RC_DEVICE_CAP__EXTENDED_TAG_MASK 0x00000020L |
|---|
| 344 | #define BIF_CFG_DEV0_RC_DEVICE_CAP__L0S_ACCEPTABLE_LATENCY_MASK 0x000001C0L |
|---|
| 345 | #define BIF_CFG_DEV0_RC_DEVICE_CAP__L1_ACCEPTABLE_LATENCY_MASK 0x00000E00L |
|---|
| 346 | #define BIF_CFG_DEV0_RC_DEVICE_CAP__ROLE_BASED_ERR_REPORTING_MASK 0x00008000L |
|---|
| 347 | #define BIF_CFG_DEV0_RC_DEVICE_CAP__FLR_CAPABLE_MASK 0x10000000L |
|---|
| 348 | //BIF_CFG_DEV0_RC_DEVICE_CNTL |
|---|
| 349 | #define BIF_CFG_DEV0_RC_DEVICE_CNTL__CORR_ERR_EN__SHIFT 0x0 |
|---|
| 350 | #define BIF_CFG_DEV0_RC_DEVICE_CNTL__NON_FATAL_ERR_EN__SHIFT 0x1 |
|---|
| 351 | #define BIF_CFG_DEV0_RC_DEVICE_CNTL__FATAL_ERR_EN__SHIFT 0x2 |
|---|
| 352 | #define BIF_CFG_DEV0_RC_DEVICE_CNTL__USR_REPORT_EN__SHIFT 0x3 |
|---|
| 353 | #define BIF_CFG_DEV0_RC_DEVICE_CNTL__RELAXED_ORD_EN__SHIFT 0x4 |
|---|
| 354 | #define BIF_CFG_DEV0_RC_DEVICE_CNTL__MAX_PAYLOAD_SIZE__SHIFT 0x5 |
|---|
| 355 | #define BIF_CFG_DEV0_RC_DEVICE_CNTL__EXTENDED_TAG_EN__SHIFT 0x8 |
|---|
| 356 | #define BIF_CFG_DEV0_RC_DEVICE_CNTL__PHANTOM_FUNC_EN__SHIFT 0x9 |
|---|
| 357 | #define BIF_CFG_DEV0_RC_DEVICE_CNTL__AUX_POWER_PM_EN__SHIFT 0xa |
|---|
| 358 | #define BIF_CFG_DEV0_RC_DEVICE_CNTL__NO_SNOOP_EN__SHIFT 0xb |
|---|
| 359 | #define BIF_CFG_DEV0_RC_DEVICE_CNTL__MAX_READ_REQUEST_SIZE__SHIFT 0xc |
|---|
| 360 | #define BIF_CFG_DEV0_RC_DEVICE_CNTL__BRIDGE_CFG_RETRY_EN__SHIFT 0xf |
|---|
| 361 | #define BIF_CFG_DEV0_RC_DEVICE_CNTL__CORR_ERR_EN_MASK 0x0001L |
|---|
| 362 | #define BIF_CFG_DEV0_RC_DEVICE_CNTL__NON_FATAL_ERR_EN_MASK 0x0002L |
|---|
| 363 | #define BIF_CFG_DEV0_RC_DEVICE_CNTL__FATAL_ERR_EN_MASK 0x0004L |
|---|
| 364 | #define BIF_CFG_DEV0_RC_DEVICE_CNTL__USR_REPORT_EN_MASK 0x0008L |
|---|
| 365 | #define BIF_CFG_DEV0_RC_DEVICE_CNTL__RELAXED_ORD_EN_MASK 0x0010L |
|---|
| 366 | #define BIF_CFG_DEV0_RC_DEVICE_CNTL__MAX_PAYLOAD_SIZE_MASK 0x00E0L |
|---|
| 367 | #define BIF_CFG_DEV0_RC_DEVICE_CNTL__EXTENDED_TAG_EN_MASK 0x0100L |
|---|
| 368 | #define BIF_CFG_DEV0_RC_DEVICE_CNTL__PHANTOM_FUNC_EN_MASK 0x0200L |
|---|
| 369 | #define BIF_CFG_DEV0_RC_DEVICE_CNTL__AUX_POWER_PM_EN_MASK 0x0400L |
|---|
| 370 | #define BIF_CFG_DEV0_RC_DEVICE_CNTL__NO_SNOOP_EN_MASK 0x0800L |
|---|
| 371 | #define BIF_CFG_DEV0_RC_DEVICE_CNTL__MAX_READ_REQUEST_SIZE_MASK 0x7000L |
|---|
| 372 | #define BIF_CFG_DEV0_RC_DEVICE_CNTL__BRIDGE_CFG_RETRY_EN_MASK 0x8000L |
|---|
| 373 | //BIF_CFG_DEV0_RC_DEVICE_STATUS |
|---|
| 374 | #define BIF_CFG_DEV0_RC_DEVICE_STATUS__CORR_ERR__SHIFT 0x0 |
|---|
| 375 | #define BIF_CFG_DEV0_RC_DEVICE_STATUS__NON_FATAL_ERR__SHIFT 0x1 |
|---|
| 376 | #define BIF_CFG_DEV0_RC_DEVICE_STATUS__FATAL_ERR__SHIFT 0x2 |
|---|
| 377 | #define BIF_CFG_DEV0_RC_DEVICE_STATUS__USR_DETECTED__SHIFT 0x3 |
|---|
| 378 | #define BIF_CFG_DEV0_RC_DEVICE_STATUS__AUX_PWR__SHIFT 0x4 |
|---|
| 379 | #define BIF_CFG_DEV0_RC_DEVICE_STATUS__TRANSACTIONS_PEND__SHIFT 0x5 |
|---|
| 380 | #define BIF_CFG_DEV0_RC_DEVICE_STATUS__EMER_POWER_REDUCTION_DETECTED__SHIFT 0x6 |
|---|
| 381 | #define BIF_CFG_DEV0_RC_DEVICE_STATUS__CORR_ERR_MASK 0x0001L |
|---|
| 382 | #define BIF_CFG_DEV0_RC_DEVICE_STATUS__NON_FATAL_ERR_MASK 0x0002L |
|---|
| 383 | #define BIF_CFG_DEV0_RC_DEVICE_STATUS__FATAL_ERR_MASK 0x0004L |
|---|
| 384 | #define BIF_CFG_DEV0_RC_DEVICE_STATUS__USR_DETECTED_MASK 0x0008L |
|---|
| 385 | #define BIF_CFG_DEV0_RC_DEVICE_STATUS__AUX_PWR_MASK 0x0010L |
|---|
| 386 | #define BIF_CFG_DEV0_RC_DEVICE_STATUS__TRANSACTIONS_PEND_MASK 0x0020L |
|---|
| 387 | #define BIF_CFG_DEV0_RC_DEVICE_STATUS__EMER_POWER_REDUCTION_DETECTED_MASK 0x0040L |
|---|
| 388 | //BIF_CFG_DEV0_RC_LINK_CAP |
|---|
| 389 | #define BIF_CFG_DEV0_RC_LINK_CAP__LINK_SPEED__SHIFT 0x0 |
|---|
| 390 | #define BIF_CFG_DEV0_RC_LINK_CAP__LINK_WIDTH__SHIFT 0x4 |
|---|
| 391 | #define BIF_CFG_DEV0_RC_LINK_CAP__PM_SUPPORT__SHIFT 0xa |
|---|
| 392 | #define BIF_CFG_DEV0_RC_LINK_CAP__L0S_EXIT_LATENCY__SHIFT 0xc |
|---|
| 393 | #define BIF_CFG_DEV0_RC_LINK_CAP__L1_EXIT_LATENCY__SHIFT 0xf |
|---|
| 394 | #define BIF_CFG_DEV0_RC_LINK_CAP__CLOCK_POWER_MANAGEMENT__SHIFT 0x12 |
|---|
| 395 | #define BIF_CFG_DEV0_RC_LINK_CAP__SURPRISE_DOWN_ERR_REPORTING__SHIFT 0x13 |
|---|
| 396 | #define BIF_CFG_DEV0_RC_LINK_CAP__DL_ACTIVE_REPORTING_CAPABLE__SHIFT 0x14 |
|---|
| 397 | #define BIF_CFG_DEV0_RC_LINK_CAP__LINK_BW_NOTIFICATION_CAP__SHIFT 0x15 |
|---|
| 398 | #define BIF_CFG_DEV0_RC_LINK_CAP__ASPM_OPTIONALITY_COMPLIANCE__SHIFT 0x16 |
|---|
| 399 | #define BIF_CFG_DEV0_RC_LINK_CAP__PORT_NUMBER__SHIFT 0x18 |
|---|
| 400 | #define BIF_CFG_DEV0_RC_LINK_CAP__LINK_SPEED_MASK 0x0000000FL |
|---|
| 401 | #define BIF_CFG_DEV0_RC_LINK_CAP__LINK_WIDTH_MASK 0x000003F0L |
|---|
| 402 | #define BIF_CFG_DEV0_RC_LINK_CAP__PM_SUPPORT_MASK 0x00000C00L |
|---|
| 403 | #define BIF_CFG_DEV0_RC_LINK_CAP__L0S_EXIT_LATENCY_MASK 0x00007000L |
|---|
| 404 | #define BIF_CFG_DEV0_RC_LINK_CAP__L1_EXIT_LATENCY_MASK 0x00038000L |
|---|
| 405 | #define BIF_CFG_DEV0_RC_LINK_CAP__CLOCK_POWER_MANAGEMENT_MASK 0x00040000L |
|---|
| 406 | #define BIF_CFG_DEV0_RC_LINK_CAP__SURPRISE_DOWN_ERR_REPORTING_MASK 0x00080000L |
|---|
| 407 | #define BIF_CFG_DEV0_RC_LINK_CAP__DL_ACTIVE_REPORTING_CAPABLE_MASK 0x00100000L |
|---|
| 408 | #define BIF_CFG_DEV0_RC_LINK_CAP__LINK_BW_NOTIFICATION_CAP_MASK 0x00200000L |
|---|
| 409 | #define BIF_CFG_DEV0_RC_LINK_CAP__ASPM_OPTIONALITY_COMPLIANCE_MASK 0x00400000L |
|---|
| 410 | #define BIF_CFG_DEV0_RC_LINK_CAP__PORT_NUMBER_MASK 0xFF000000L |
|---|
| 411 | //BIF_CFG_DEV0_RC_LINK_STATUS |
|---|
| 412 | #define BIF_CFG_DEV0_RC_LINK_STATUS__CURRENT_LINK_SPEED__SHIFT 0x0 |
|---|
| 413 | #define BIF_CFG_DEV0_RC_LINK_STATUS__NEGOTIATED_LINK_WIDTH__SHIFT 0x4 |
|---|
| 414 | #define BIF_CFG_DEV0_RC_LINK_STATUS__LINK_TRAINING__SHIFT 0xb |
|---|
| 415 | #define BIF_CFG_DEV0_RC_LINK_STATUS__SLOT_CLOCK_CFG__SHIFT 0xc |
|---|
| 416 | #define BIF_CFG_DEV0_RC_LINK_STATUS__DL_ACTIVE__SHIFT 0xd |
|---|
| 417 | #define BIF_CFG_DEV0_RC_LINK_STATUS__LINK_BW_MANAGEMENT_STATUS__SHIFT 0xe |
|---|
| 418 | #define BIF_CFG_DEV0_RC_LINK_STATUS__LINK_AUTONOMOUS_BW_STATUS__SHIFT 0xf |
|---|
| 419 | #define BIF_CFG_DEV0_RC_LINK_STATUS__CURRENT_LINK_SPEED_MASK 0x000FL |
|---|
| 420 | #define BIF_CFG_DEV0_RC_LINK_STATUS__NEGOTIATED_LINK_WIDTH_MASK 0x03F0L |
|---|
| 421 | #define BIF_CFG_DEV0_RC_LINK_STATUS__LINK_TRAINING_MASK 0x0800L |
|---|
| 422 | #define BIF_CFG_DEV0_RC_LINK_STATUS__SLOT_CLOCK_CFG_MASK 0x1000L |
|---|
| 423 | #define BIF_CFG_DEV0_RC_LINK_STATUS__DL_ACTIVE_MASK 0x2000L |
|---|
| 424 | #define BIF_CFG_DEV0_RC_LINK_STATUS__LINK_BW_MANAGEMENT_STATUS_MASK 0x4000L |
|---|
| 425 | #define BIF_CFG_DEV0_RC_LINK_STATUS__LINK_AUTONOMOUS_BW_STATUS_MASK 0x8000L |
|---|
| 426 | //BIF_CFG_DEV0_RC_SLOT_CAP |
|---|
| 427 | #define BIF_CFG_DEV0_RC_SLOT_CAP__ATTN_BUTTON_PRESENT__SHIFT 0x0 |
|---|
| 428 | #define BIF_CFG_DEV0_RC_SLOT_CAP__PWR_CONTROLLER_PRESENT__SHIFT 0x1 |
|---|
| 429 | #define BIF_CFG_DEV0_RC_SLOT_CAP__MRL_SENSOR_PRESENT__SHIFT 0x2 |
|---|
| 430 | #define BIF_CFG_DEV0_RC_SLOT_CAP__ATTN_INDICATOR_PRESENT__SHIFT 0x3 |
|---|
| 431 | #define BIF_CFG_DEV0_RC_SLOT_CAP__PWR_INDICATOR_PRESENT__SHIFT 0x4 |
|---|
| 432 | #define BIF_CFG_DEV0_RC_SLOT_CAP__HOTPLUG_SURPRISE__SHIFT 0x5 |
|---|
| 433 | #define BIF_CFG_DEV0_RC_SLOT_CAP__HOTPLUG_CAPABLE__SHIFT 0x6 |
|---|
| 434 | #define BIF_CFG_DEV0_RC_SLOT_CAP__SLOT_PWR_LIMIT_VALUE__SHIFT 0x7 |
|---|
| 435 | #define BIF_CFG_DEV0_RC_SLOT_CAP__SLOT_PWR_LIMIT_SCALE__SHIFT 0xf |
|---|
| 436 | #define BIF_CFG_DEV0_RC_SLOT_CAP__ELECTROMECH_INTERLOCK_PRESENT__SHIFT 0x11 |
|---|
| 437 | #define BIF_CFG_DEV0_RC_SLOT_CAP__NO_COMMAND_COMPLETED_SUPPORTED__SHIFT 0x12 |
|---|
| 438 | #define BIF_CFG_DEV0_RC_SLOT_CAP__PHYSICAL_SLOT_NUM__SHIFT 0x13 |
|---|
| 439 | #define BIF_CFG_DEV0_RC_SLOT_CAP__ATTN_BUTTON_PRESENT_MASK 0x00000001L |
|---|
| 440 | #define BIF_CFG_DEV0_RC_SLOT_CAP__PWR_CONTROLLER_PRESENT_MASK 0x00000002L |
|---|
| 441 | #define BIF_CFG_DEV0_RC_SLOT_CAP__MRL_SENSOR_PRESENT_MASK 0x00000004L |
|---|
| 442 | #define BIF_CFG_DEV0_RC_SLOT_CAP__ATTN_INDICATOR_PRESENT_MASK 0x00000008L |
|---|
| 443 | #define BIF_CFG_DEV0_RC_SLOT_CAP__PWR_INDICATOR_PRESENT_MASK 0x00000010L |
|---|
| 444 | #define BIF_CFG_DEV0_RC_SLOT_CAP__HOTPLUG_SURPRISE_MASK 0x00000020L |
|---|
| 445 | #define BIF_CFG_DEV0_RC_SLOT_CAP__HOTPLUG_CAPABLE_MASK 0x00000040L |
|---|
| 446 | #define BIF_CFG_DEV0_RC_SLOT_CAP__SLOT_PWR_LIMIT_VALUE_MASK 0x00007F80L |
|---|
| 447 | #define BIF_CFG_DEV0_RC_SLOT_CAP__SLOT_PWR_LIMIT_SCALE_MASK 0x00018000L |
|---|
| 448 | #define BIF_CFG_DEV0_RC_SLOT_CAP__ELECTROMECH_INTERLOCK_PRESENT_MASK 0x00020000L |
|---|
| 449 | #define BIF_CFG_DEV0_RC_SLOT_CAP__NO_COMMAND_COMPLETED_SUPPORTED_MASK 0x00040000L |
|---|
| 450 | #define BIF_CFG_DEV0_RC_SLOT_CAP__PHYSICAL_SLOT_NUM_MASK 0xFFF80000L |
|---|
| 451 | //BIF_CFG_DEV0_RC_SLOT_CNTL |
|---|
| 452 | #define BIF_CFG_DEV0_RC_SLOT_CNTL__ATTN_BUTTON_PRESSED_EN__SHIFT 0x0 |
|---|
| 453 | #define BIF_CFG_DEV0_RC_SLOT_CNTL__PWR_FAULT_DETECTED_EN__SHIFT 0x1 |
|---|
| 454 | #define BIF_CFG_DEV0_RC_SLOT_CNTL__MRL_SENSOR_CHANGED_EN__SHIFT 0x2 |
|---|
| 455 | #define BIF_CFG_DEV0_RC_SLOT_CNTL__PRESENCE_DETECT_CHANGED_EN__SHIFT 0x3 |
|---|
| 456 | #define BIF_CFG_DEV0_RC_SLOT_CNTL__COMMAND_COMPLETED_INTR_EN__SHIFT 0x4 |
|---|
| 457 | #define BIF_CFG_DEV0_RC_SLOT_CNTL__HOTPLUG_INTR_EN__SHIFT 0x5 |
|---|
| 458 | #define BIF_CFG_DEV0_RC_SLOT_CNTL__ATTN_INDICATOR_CNTL__SHIFT 0x6 |
|---|
| 459 | #define BIF_CFG_DEV0_RC_SLOT_CNTL__PWR_INDICATOR_CNTL__SHIFT 0x8 |
|---|
| 460 | #define BIF_CFG_DEV0_RC_SLOT_CNTL__PWR_CONTROLLER_CNTL__SHIFT 0xa |
|---|
| 461 | #define BIF_CFG_DEV0_RC_SLOT_CNTL__ELECTROMECH_INTERLOCK_CNTL__SHIFT 0xb |
|---|
| 462 | #define BIF_CFG_DEV0_RC_SLOT_CNTL__DL_STATE_CHANGED_EN__SHIFT 0xc |
|---|
| 463 | #define BIF_CFG_DEV0_RC_SLOT_CNTL__AUTO_SLOT_PWR_LIMIT_DISABLE__SHIFT 0xd |
|---|
| 464 | #define BIF_CFG_DEV0_RC_SLOT_CNTL__ATTN_BUTTON_PRESSED_EN_MASK 0x0001L |
|---|
| 465 | #define BIF_CFG_DEV0_RC_SLOT_CNTL__PWR_FAULT_DETECTED_EN_MASK 0x0002L |
|---|
| 466 | #define BIF_CFG_DEV0_RC_SLOT_CNTL__MRL_SENSOR_CHANGED_EN_MASK 0x0004L |
|---|
| 467 | #define BIF_CFG_DEV0_RC_SLOT_CNTL__PRESENCE_DETECT_CHANGED_EN_MASK 0x0008L |
|---|
| 468 | #define BIF_CFG_DEV0_RC_SLOT_CNTL__COMMAND_COMPLETED_INTR_EN_MASK 0x0010L |
|---|
| 469 | #define BIF_CFG_DEV0_RC_SLOT_CNTL__HOTPLUG_INTR_EN_MASK 0x0020L |
|---|
| 470 | #define BIF_CFG_DEV0_RC_SLOT_CNTL__ATTN_INDICATOR_CNTL_MASK 0x00C0L |
|---|
| 471 | #define BIF_CFG_DEV0_RC_SLOT_CNTL__PWR_INDICATOR_CNTL_MASK 0x0300L |
|---|
| 472 | #define BIF_CFG_DEV0_RC_SLOT_CNTL__PWR_CONTROLLER_CNTL_MASK 0x0400L |
|---|
| 473 | #define BIF_CFG_DEV0_RC_SLOT_CNTL__ELECTROMECH_INTERLOCK_CNTL_MASK 0x0800L |
|---|
| 474 | #define BIF_CFG_DEV0_RC_SLOT_CNTL__DL_STATE_CHANGED_EN_MASK 0x1000L |
|---|
| 475 | #define BIF_CFG_DEV0_RC_SLOT_CNTL__AUTO_SLOT_PWR_LIMIT_DISABLE_MASK 0x2000L |
|---|
| 476 | //BIF_CFG_DEV0_RC_SLOT_STATUS |
|---|
| 477 | #define BIF_CFG_DEV0_RC_SLOT_STATUS__ATTN_BUTTON_PRESSED__SHIFT 0x0 |
|---|
| 478 | #define BIF_CFG_DEV0_RC_SLOT_STATUS__PWR_FAULT_DETECTED__SHIFT 0x1 |
|---|
| 479 | #define BIF_CFG_DEV0_RC_SLOT_STATUS__MRL_SENSOR_CHANGED__SHIFT 0x2 |
|---|
| 480 | #define BIF_CFG_DEV0_RC_SLOT_STATUS__PRESENCE_DETECT_CHANGED__SHIFT 0x3 |
|---|
| 481 | #define BIF_CFG_DEV0_RC_SLOT_STATUS__COMMAND_COMPLETED__SHIFT 0x4 |
|---|
| 482 | #define BIF_CFG_DEV0_RC_SLOT_STATUS__MRL_SENSOR_STATE__SHIFT 0x5 |
|---|
| 483 | #define BIF_CFG_DEV0_RC_SLOT_STATUS__PRESENCE_DETECT_STATE__SHIFT 0x6 |
|---|
| 484 | #define BIF_CFG_DEV0_RC_SLOT_STATUS__ELECTROMECH_INTERLOCK_STATUS__SHIFT 0x7 |
|---|
| 485 | #define BIF_CFG_DEV0_RC_SLOT_STATUS__DL_STATE_CHANGED__SHIFT 0x8 |
|---|
| 486 | #define BIF_CFG_DEV0_RC_SLOT_STATUS__ATTN_BUTTON_PRESSED_MASK 0x0001L |
|---|
| 487 | #define BIF_CFG_DEV0_RC_SLOT_STATUS__PWR_FAULT_DETECTED_MASK 0x0002L |
|---|
| 488 | #define BIF_CFG_DEV0_RC_SLOT_STATUS__MRL_SENSOR_CHANGED_MASK 0x0004L |
|---|
| 489 | #define BIF_CFG_DEV0_RC_SLOT_STATUS__PRESENCE_DETECT_CHANGED_MASK 0x0008L |
|---|
| 490 | #define BIF_CFG_DEV0_RC_SLOT_STATUS__COMMAND_COMPLETED_MASK 0x0010L |
|---|
| 491 | #define BIF_CFG_DEV0_RC_SLOT_STATUS__MRL_SENSOR_STATE_MASK 0x0020L |
|---|
| 492 | #define BIF_CFG_DEV0_RC_SLOT_STATUS__PRESENCE_DETECT_STATE_MASK 0x0040L |
|---|
| 493 | #define BIF_CFG_DEV0_RC_SLOT_STATUS__ELECTROMECH_INTERLOCK_STATUS_MASK 0x0080L |
|---|
| 494 | #define BIF_CFG_DEV0_RC_SLOT_STATUS__DL_STATE_CHANGED_MASK 0x0100L |
|---|
| 495 | //BIF_CFG_DEV0_RC_ROOT_CNTL |
|---|
| 496 | #define BIF_CFG_DEV0_RC_ROOT_CNTL__SERR_ON_CORR_ERR_EN__SHIFT 0x0 |
|---|
| 497 | #define BIF_CFG_DEV0_RC_ROOT_CNTL__SERR_ON_NONFATAL_ERR_EN__SHIFT 0x1 |
|---|
| 498 | #define BIF_CFG_DEV0_RC_ROOT_CNTL__SERR_ON_FATAL_ERR_EN__SHIFT 0x2 |
|---|
| 499 | #define BIF_CFG_DEV0_RC_ROOT_CNTL__PM_INTERRUPT_EN__SHIFT 0x3 |
|---|
| 500 | #define BIF_CFG_DEV0_RC_ROOT_CNTL__CRS_SOFTWARE_VISIBILITY_EN__SHIFT 0x4 |
|---|
| 501 | #define BIF_CFG_DEV0_RC_ROOT_CNTL__SERR_ON_CORR_ERR_EN_MASK 0x0001L |
|---|
| 502 | #define BIF_CFG_DEV0_RC_ROOT_CNTL__SERR_ON_NONFATAL_ERR_EN_MASK 0x0002L |
|---|
| 503 | #define BIF_CFG_DEV0_RC_ROOT_CNTL__SERR_ON_FATAL_ERR_EN_MASK 0x0004L |
|---|
| 504 | #define BIF_CFG_DEV0_RC_ROOT_CNTL__PM_INTERRUPT_EN_MASK 0x0008L |
|---|
| 505 | #define BIF_CFG_DEV0_RC_ROOT_CNTL__CRS_SOFTWARE_VISIBILITY_EN_MASK 0x0010L |
|---|
| 506 | //BIF_CFG_DEV0_RC_ROOT_CAP |
|---|
| 507 | #define BIF_CFG_DEV0_RC_ROOT_CAP__CRS_SOFTWARE_VISIBILITY__SHIFT 0x0 |
|---|
| 508 | #define BIF_CFG_DEV0_RC_ROOT_CAP__CRS_SOFTWARE_VISIBILITY_MASK 0x0001L |
|---|
| 509 | //BIF_CFG_DEV0_RC_ROOT_STATUS |
|---|
| 510 | #define BIF_CFG_DEV0_RC_ROOT_STATUS__PME_REQUESTOR_ID__SHIFT 0x0 |
|---|
| 511 | #define BIF_CFG_DEV0_RC_ROOT_STATUS__PME_STATUS__SHIFT 0x10 |
|---|
| 512 | #define BIF_CFG_DEV0_RC_ROOT_STATUS__PME_PENDING__SHIFT 0x11 |
|---|
| 513 | #define BIF_CFG_DEV0_RC_ROOT_STATUS__PME_REQUESTOR_ID_MASK 0x0000FFFFL |
|---|
| 514 | #define BIF_CFG_DEV0_RC_ROOT_STATUS__PME_STATUS_MASK 0x00010000L |
|---|
| 515 | #define BIF_CFG_DEV0_RC_ROOT_STATUS__PME_PENDING_MASK 0x00020000L |
|---|
| 516 | //BIF_CFG_DEV0_RC_DEVICE_CAP2 |
|---|
| 517 | #define BIF_CFG_DEV0_RC_DEVICE_CAP2__CPL_TIMEOUT_RANGE_SUPPORTED__SHIFT 0x0 |
|---|
| 518 | #define BIF_CFG_DEV0_RC_DEVICE_CAP2__CPL_TIMEOUT_DIS_SUPPORTED__SHIFT 0x4 |
|---|
| 519 | #define BIF_CFG_DEV0_RC_DEVICE_CAP2__ARI_FORWARDING_SUPPORTED__SHIFT 0x5 |
|---|
| 520 | #define BIF_CFG_DEV0_RC_DEVICE_CAP2__ATOMICOP_ROUTING_SUPPORTED__SHIFT 0x6 |
|---|
| 521 | #define BIF_CFG_DEV0_RC_DEVICE_CAP2__ATOMICOP_32CMPLT_SUPPORTED__SHIFT 0x7 |
|---|
| 522 | #define BIF_CFG_DEV0_RC_DEVICE_CAP2__ATOMICOP_64CMPLT_SUPPORTED__SHIFT 0x8 |
|---|
| 523 | #define BIF_CFG_DEV0_RC_DEVICE_CAP2__CAS128_CMPLT_SUPPORTED__SHIFT 0x9 |
|---|
| 524 | #define BIF_CFG_DEV0_RC_DEVICE_CAP2__NO_RO_ENABLED_P2P_PASSING__SHIFT 0xa |
|---|
| 525 | #define BIF_CFG_DEV0_RC_DEVICE_CAP2__LTR_SUPPORTED__SHIFT 0xb |
|---|
| 526 | #define BIF_CFG_DEV0_RC_DEVICE_CAP2__TPH_CPLR_SUPPORTED__SHIFT 0xc |
|---|
| 527 | #define BIF_CFG_DEV0_RC_DEVICE_CAP2__LN_SYSTEM_CLS__SHIFT 0xe |
|---|
| 528 | #define BIF_CFG_DEV0_RC_DEVICE_CAP2__TEN_BIT_TAG_COMPLETER_SUPPORTED__SHIFT 0x10 |
|---|
| 529 | #define BIF_CFG_DEV0_RC_DEVICE_CAP2__TEN_BIT_TAG_REQUESTER_SUPPORTED__SHIFT 0x11 |
|---|
| 530 | #define BIF_CFG_DEV0_RC_DEVICE_CAP2__OBFF_SUPPORTED__SHIFT 0x12 |
|---|
| 531 | #define BIF_CFG_DEV0_RC_DEVICE_CAP2__EXTENDED_FMT_FIELD_SUPPORTED__SHIFT 0x14 |
|---|
| 532 | #define BIF_CFG_DEV0_RC_DEVICE_CAP2__END_END_TLP_PREFIX_SUPPORTED__SHIFT 0x15 |
|---|
| 533 | #define BIF_CFG_DEV0_RC_DEVICE_CAP2__MAX_END_END_TLP_PREFIXES__SHIFT 0x16 |
|---|
| 534 | #define BIF_CFG_DEV0_RC_DEVICE_CAP2__EMER_POWER_REDUCTION_SUPPORTED__SHIFT 0x18 |
|---|
| 535 | #define BIF_CFG_DEV0_RC_DEVICE_CAP2__EMER_POWER_REDUCTION_INIT_REQ__SHIFT 0x1a |
|---|
| 536 | #define BIF_CFG_DEV0_RC_DEVICE_CAP2__FRS_SUPPORTED__SHIFT 0x1f |
|---|
| 537 | #define BIF_CFG_DEV0_RC_DEVICE_CAP2__CPL_TIMEOUT_RANGE_SUPPORTED_MASK 0x0000000FL |
|---|
| 538 | #define BIF_CFG_DEV0_RC_DEVICE_CAP2__CPL_TIMEOUT_DIS_SUPPORTED_MASK 0x00000010L |
|---|
| 539 | #define BIF_CFG_DEV0_RC_DEVICE_CAP2__ARI_FORWARDING_SUPPORTED_MASK 0x00000020L |
|---|
| 540 | #define BIF_CFG_DEV0_RC_DEVICE_CAP2__ATOMICOP_ROUTING_SUPPORTED_MASK 0x00000040L |
|---|
| 541 | #define BIF_CFG_DEV0_RC_DEVICE_CAP2__ATOMICOP_32CMPLT_SUPPORTED_MASK 0x00000080L |
|---|
| 542 | #define BIF_CFG_DEV0_RC_DEVICE_CAP2__ATOMICOP_64CMPLT_SUPPORTED_MASK 0x00000100L |
|---|
| 543 | #define BIF_CFG_DEV0_RC_DEVICE_CAP2__CAS128_CMPLT_SUPPORTED_MASK 0x00000200L |
|---|
| 544 | #define BIF_CFG_DEV0_RC_DEVICE_CAP2__NO_RO_ENABLED_P2P_PASSING_MASK 0x00000400L |
|---|
| 545 | #define BIF_CFG_DEV0_RC_DEVICE_CAP2__LTR_SUPPORTED_MASK 0x00000800L |
|---|
| 546 | #define BIF_CFG_DEV0_RC_DEVICE_CAP2__TPH_CPLR_SUPPORTED_MASK 0x00003000L |
|---|
| 547 | #define BIF_CFG_DEV0_RC_DEVICE_CAP2__LN_SYSTEM_CLS_MASK 0x0000C000L |
|---|
| 548 | #define BIF_CFG_DEV0_RC_DEVICE_CAP2__TEN_BIT_TAG_COMPLETER_SUPPORTED_MASK 0x00010000L |
|---|
| 549 | #define BIF_CFG_DEV0_RC_DEVICE_CAP2__TEN_BIT_TAG_REQUESTER_SUPPORTED_MASK 0x00020000L |
|---|
| 550 | #define BIF_CFG_DEV0_RC_DEVICE_CAP2__OBFF_SUPPORTED_MASK 0x000C0000L |
|---|
| 551 | #define BIF_CFG_DEV0_RC_DEVICE_CAP2__EXTENDED_FMT_FIELD_SUPPORTED_MASK 0x00100000L |
|---|
| 552 | #define BIF_CFG_DEV0_RC_DEVICE_CAP2__END_END_TLP_PREFIX_SUPPORTED_MASK 0x00200000L |
|---|
| 553 | #define BIF_CFG_DEV0_RC_DEVICE_CAP2__MAX_END_END_TLP_PREFIXES_MASK 0x00C00000L |
|---|
| 554 | #define BIF_CFG_DEV0_RC_DEVICE_CAP2__EMER_POWER_REDUCTION_SUPPORTED_MASK 0x03000000L |
|---|
| 555 | #define BIF_CFG_DEV0_RC_DEVICE_CAP2__EMER_POWER_REDUCTION_INIT_REQ_MASK 0x04000000L |
|---|
| 556 | #define BIF_CFG_DEV0_RC_DEVICE_CAP2__FRS_SUPPORTED_MASK 0x80000000L |
|---|
| 557 | //BIF_CFG_DEV0_RC_DEVICE_CNTL2 |
|---|
| 558 | #define BIF_CFG_DEV0_RC_DEVICE_CNTL2__CPL_TIMEOUT_VALUE__SHIFT 0x0 |
|---|
| 559 | #define BIF_CFG_DEV0_RC_DEVICE_CNTL2__CPL_TIMEOUT_DIS__SHIFT 0x4 |
|---|
| 560 | #define BIF_CFG_DEV0_RC_DEVICE_CNTL2__ARI_FORWARDING_EN__SHIFT 0x5 |
|---|
| 561 | #define BIF_CFG_DEV0_RC_DEVICE_CNTL2__ATOMICOP_REQUEST_EN__SHIFT 0x6 |
|---|
| 562 | #define BIF_CFG_DEV0_RC_DEVICE_CNTL2__ATOMICOP_EGRESS_BLOCKING__SHIFT 0x7 |
|---|
| 563 | #define BIF_CFG_DEV0_RC_DEVICE_CNTL2__IDO_REQUEST_ENABLE__SHIFT 0x8 |
|---|
| 564 | #define BIF_CFG_DEV0_RC_DEVICE_CNTL2__IDO_COMPLETION_ENABLE__SHIFT 0x9 |
|---|
| 565 | #define BIF_CFG_DEV0_RC_DEVICE_CNTL2__LTR_EN__SHIFT 0xa |
|---|
| 566 | #define BIF_CFG_DEV0_RC_DEVICE_CNTL2__EMER_POWER_REDUCTION_REQUEST__SHIFT 0xb |
|---|
| 567 | #define BIF_CFG_DEV0_RC_DEVICE_CNTL2__TEN_BIT_TAG_REQUESTER_ENABLE__SHIFT 0xc |
|---|
| 568 | #define BIF_CFG_DEV0_RC_DEVICE_CNTL2__OBFF_EN__SHIFT 0xd |
|---|
| 569 | #define BIF_CFG_DEV0_RC_DEVICE_CNTL2__END_END_TLP_PREFIX_BLOCKING__SHIFT 0xf |
|---|
| 570 | #define BIF_CFG_DEV0_RC_DEVICE_CNTL2__CPL_TIMEOUT_VALUE_MASK 0x000FL |
|---|
| 571 | #define BIF_CFG_DEV0_RC_DEVICE_CNTL2__CPL_TIMEOUT_DIS_MASK 0x0010L |
|---|
| 572 | #define BIF_CFG_DEV0_RC_DEVICE_CNTL2__ARI_FORWARDING_EN_MASK 0x0020L |
|---|
| 573 | #define BIF_CFG_DEV0_RC_DEVICE_CNTL2__ATOMICOP_REQUEST_EN_MASK 0x0040L |
|---|
| 574 | #define BIF_CFG_DEV0_RC_DEVICE_CNTL2__ATOMICOP_EGRESS_BLOCKING_MASK 0x0080L |
|---|
| 575 | #define BIF_CFG_DEV0_RC_DEVICE_CNTL2__IDO_REQUEST_ENABLE_MASK 0x0100L |
|---|
| 576 | #define BIF_CFG_DEV0_RC_DEVICE_CNTL2__IDO_COMPLETION_ENABLE_MASK 0x0200L |
|---|
| 577 | #define BIF_CFG_DEV0_RC_DEVICE_CNTL2__LTR_EN_MASK 0x0400L |
|---|
| 578 | #define BIF_CFG_DEV0_RC_DEVICE_CNTL2__EMER_POWER_REDUCTION_REQUEST_MASK 0x0800L |
|---|
| 579 | #define BIF_CFG_DEV0_RC_DEVICE_CNTL2__TEN_BIT_TAG_REQUESTER_ENABLE_MASK 0x1000L |
|---|
| 580 | #define BIF_CFG_DEV0_RC_DEVICE_CNTL2__OBFF_EN_MASK 0x6000L |
|---|
| 581 | #define BIF_CFG_DEV0_RC_DEVICE_CNTL2__END_END_TLP_PREFIX_BLOCKING_MASK 0x8000L |
|---|
| 582 | //BIF_CFG_DEV0_RC_DEVICE_STATUS2 |
|---|
| 583 | #define BIF_CFG_DEV0_RC_DEVICE_STATUS2__RESERVED__SHIFT 0x0 |
|---|
| 584 | #define BIF_CFG_DEV0_RC_DEVICE_STATUS2__RESERVED_MASK 0xFFFFL |
|---|
| 585 | //BIF_CFG_DEV0_RC_LINK_STATUS2 |
|---|
| 586 | #define BIF_CFG_DEV0_RC_LINK_STATUS2__CUR_DEEMPHASIS_LEVEL__SHIFT 0x0 |
|---|
| 587 | #define BIF_CFG_DEV0_RC_LINK_STATUS2__EQUALIZATION_COMPLETE_8GT__SHIFT 0x1 |
|---|
| 588 | #define BIF_CFG_DEV0_RC_LINK_STATUS2__EQUALIZATION_PHASE1_SUCCESS_8GT__SHIFT 0x2 |
|---|
| 589 | #define BIF_CFG_DEV0_RC_LINK_STATUS2__EQUALIZATION_PHASE2_SUCCESS_8GT__SHIFT 0x3 |
|---|
| 590 | #define BIF_CFG_DEV0_RC_LINK_STATUS2__EQUALIZATION_PHASE3_SUCCESS_8GT__SHIFT 0x4 |
|---|
| 591 | #define BIF_CFG_DEV0_RC_LINK_STATUS2__LINK_EQUALIZATION_REQUEST_8GT__SHIFT 0x5 |
|---|
| 592 | #define BIF_CFG_DEV0_RC_LINK_STATUS2__RTM1_PRESENCE_DET__SHIFT 0x6 |
|---|
| 593 | #define BIF_CFG_DEV0_RC_LINK_STATUS2__RTM2_PRESENCE_DET__SHIFT 0x7 |
|---|
| 594 | #define BIF_CFG_DEV0_RC_LINK_STATUS2__CROSSLINK_RESOLUTION__SHIFT 0x8 |
|---|
| 595 | #define BIF_CFG_DEV0_RC_LINK_STATUS2__DOWNSTREAM_COMPONENT_PRESENCE__SHIFT 0xc |
|---|
| 596 | #define BIF_CFG_DEV0_RC_LINK_STATUS2__DRS_MESSAGE_RECEIVED__SHIFT 0xf |
|---|
| 597 | #define BIF_CFG_DEV0_RC_LINK_STATUS2__CUR_DEEMPHASIS_LEVEL_MASK 0x0001L |
|---|
| 598 | #define BIF_CFG_DEV0_RC_LINK_STATUS2__EQUALIZATION_COMPLETE_8GT_MASK 0x0002L |
|---|
| 599 | #define BIF_CFG_DEV0_RC_LINK_STATUS2__EQUALIZATION_PHASE1_SUCCESS_8GT_MASK 0x0004L |
|---|
| 600 | #define BIF_CFG_DEV0_RC_LINK_STATUS2__EQUALIZATION_PHASE2_SUCCESS_8GT_MASK 0x0008L |
|---|
| 601 | #define BIF_CFG_DEV0_RC_LINK_STATUS2__EQUALIZATION_PHASE3_SUCCESS_8GT_MASK 0x0010L |
|---|
| 602 | #define BIF_CFG_DEV0_RC_LINK_STATUS2__LINK_EQUALIZATION_REQUEST_8GT_MASK 0x0020L |
|---|
| 603 | #define BIF_CFG_DEV0_RC_LINK_STATUS2__RTM1_PRESENCE_DET_MASK 0x0040L |
|---|
| 604 | #define BIF_CFG_DEV0_RC_LINK_STATUS2__RTM2_PRESENCE_DET_MASK 0x0080L |
|---|
| 605 | #define BIF_CFG_DEV0_RC_LINK_STATUS2__CROSSLINK_RESOLUTION_MASK 0x0300L |
|---|
| 606 | #define BIF_CFG_DEV0_RC_LINK_STATUS2__DOWNSTREAM_COMPONENT_PRESENCE_MASK 0x7000L |
|---|
| 607 | #define BIF_CFG_DEV0_RC_LINK_STATUS2__DRS_MESSAGE_RECEIVED_MASK 0x8000L |
|---|
| 608 | //BIF_CFG_DEV0_RC_SLOT_CAP2 |
|---|
| 609 | #define BIF_CFG_DEV0_RC_SLOT_CAP2__RESERVED__SHIFT 0x0 |
|---|
| 610 | #define BIF_CFG_DEV0_RC_SLOT_CAP2__RESERVED_MASK 0xFFFFFFFFL |
|---|
| 611 | //BIF_CFG_DEV0_RC_SLOT_CNTL2 |
|---|
| 612 | #define BIF_CFG_DEV0_RC_SLOT_CNTL2__RESERVED__SHIFT 0x0 |
|---|
| 613 | #define BIF_CFG_DEV0_RC_SLOT_CNTL2__RESERVED_MASK 0xFFFFL |
|---|
| 614 | //BIF_CFG_DEV0_RC_SLOT_STATUS2 |
|---|
| 615 | #define BIF_CFG_DEV0_RC_SLOT_STATUS2__RESERVED__SHIFT 0x0 |
|---|
| 616 | #define BIF_CFG_DEV0_RC_SLOT_STATUS2__RESERVED_MASK 0xFFFFL |
|---|
| 617 | //BIF_CFG_DEV0_RC_MSI_CAP_LIST |
|---|
| 618 | #define BIF_CFG_DEV0_RC_MSI_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 619 | #define BIF_CFG_DEV0_RC_MSI_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
|---|
| 620 | #define BIF_CFG_DEV0_RC_MSI_CAP_LIST__CAP_ID_MASK 0x00FFL |
|---|
| 621 | #define BIF_CFG_DEV0_RC_MSI_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
|---|
| 622 | //BIF_CFG_DEV0_RC_MSI_MSG_CNTL |
|---|
| 623 | #define BIF_CFG_DEV0_RC_MSI_MSG_CNTL__MSI_EN__SHIFT 0x0 |
|---|
| 624 | #define BIF_CFG_DEV0_RC_MSI_MSG_CNTL__MSI_MULTI_CAP__SHIFT 0x1 |
|---|
| 625 | #define BIF_CFG_DEV0_RC_MSI_MSG_CNTL__MSI_MULTI_EN__SHIFT 0x4 |
|---|
| 626 | #define BIF_CFG_DEV0_RC_MSI_MSG_CNTL__MSI_64BIT__SHIFT 0x7 |
|---|
| 627 | #define BIF_CFG_DEV0_RC_MSI_MSG_CNTL__MSI_PERVECTOR_MASKING_CAP__SHIFT 0x8 |
|---|
| 628 | #define BIF_CFG_DEV0_RC_MSI_MSG_CNTL__MSI_EXT_MSG_DATA_CAP__SHIFT 0x9 |
|---|
| 629 | #define BIF_CFG_DEV0_RC_MSI_MSG_CNTL__MSI_EXT_MSG_DATA_EN__SHIFT 0xa |
|---|
| 630 | #define BIF_CFG_DEV0_RC_MSI_MSG_CNTL__MSI_EN_MASK 0x0001L |
|---|
| 631 | #define BIF_CFG_DEV0_RC_MSI_MSG_CNTL__MSI_MULTI_CAP_MASK 0x000EL |
|---|
| 632 | #define BIF_CFG_DEV0_RC_MSI_MSG_CNTL__MSI_MULTI_EN_MASK 0x0070L |
|---|
| 633 | #define BIF_CFG_DEV0_RC_MSI_MSG_CNTL__MSI_64BIT_MASK 0x0080L |
|---|
| 634 | #define BIF_CFG_DEV0_RC_MSI_MSG_CNTL__MSI_PERVECTOR_MASKING_CAP_MASK 0x0100L |
|---|
| 635 | #define BIF_CFG_DEV0_RC_MSI_MSG_CNTL__MSI_EXT_MSG_DATA_CAP_MASK 0x0200L |
|---|
| 636 | #define BIF_CFG_DEV0_RC_MSI_MSG_CNTL__MSI_EXT_MSG_DATA_EN_MASK 0x0400L |
|---|
| 637 | //BIF_CFG_DEV0_RC_MSI_MSG_ADDR_LO |
|---|
| 638 | #define BIF_CFG_DEV0_RC_MSI_MSG_ADDR_LO__MSI_MSG_ADDR_LO__SHIFT 0x2 |
|---|
| 639 | #define BIF_CFG_DEV0_RC_MSI_MSG_ADDR_LO__MSI_MSG_ADDR_LO_MASK 0xFFFFFFFCL |
|---|
| 640 | //BIF_CFG_DEV0_RC_MSI_MSG_ADDR_HI |
|---|
| 641 | #define BIF_CFG_DEV0_RC_MSI_MSG_ADDR_HI__MSI_MSG_ADDR_HI__SHIFT 0x0 |
|---|
| 642 | #define BIF_CFG_DEV0_RC_MSI_MSG_ADDR_HI__MSI_MSG_ADDR_HI_MASK 0xFFFFFFFFL |
|---|
| 643 | //BIF_CFG_DEV0_RC_MSI_MSG_DATA |
|---|
| 644 | #define BIF_CFG_DEV0_RC_MSI_MSG_DATA__MSI_DATA__SHIFT 0x0 |
|---|
| 645 | #define BIF_CFG_DEV0_RC_MSI_MSG_DATA__MSI_DATA_MASK 0xFFFFL |
|---|
| 646 | //BIF_CFG_DEV0_RC_MSI_EXT_MSG_DATA |
|---|
| 647 | #define BIF_CFG_DEV0_RC_MSI_EXT_MSG_DATA__MSI_EXT_DATA__SHIFT 0x0 |
|---|
| 648 | #define BIF_CFG_DEV0_RC_MSI_EXT_MSG_DATA__MSI_EXT_DATA_MASK 0xFFFFL |
|---|
| 649 | //BIF_CFG_DEV0_RC_MSI_MSG_DATA_64 |
|---|
| 650 | #define BIF_CFG_DEV0_RC_MSI_MSG_DATA_64__MSI_DATA_64__SHIFT 0x0 |
|---|
| 651 | #define BIF_CFG_DEV0_RC_MSI_MSG_DATA_64__MSI_DATA_64_MASK 0xFFFFL |
|---|
| 652 | //BIF_CFG_DEV0_RC_MSI_EXT_MSG_DATA_64 |
|---|
| 653 | #define BIF_CFG_DEV0_RC_MSI_EXT_MSG_DATA_64__MSI_EXT_DATA_64__SHIFT 0x0 |
|---|
| 654 | #define BIF_CFG_DEV0_RC_MSI_EXT_MSG_DATA_64__MSI_EXT_DATA_64_MASK 0xFFFFL |
|---|
| 655 | //BIF_CFG_DEV0_RC_SSID_CAP_LIST |
|---|
| 656 | #define BIF_CFG_DEV0_RC_SSID_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 657 | #define BIF_CFG_DEV0_RC_SSID_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
|---|
| 658 | #define BIF_CFG_DEV0_RC_SSID_CAP_LIST__CAP_ID_MASK 0x00FFL |
|---|
| 659 | #define BIF_CFG_DEV0_RC_SSID_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
|---|
| 660 | //BIF_CFG_DEV0_RC_SSID_CAP |
|---|
| 661 | #define BIF_CFG_DEV0_RC_SSID_CAP__SUBSYSTEM_VENDOR_ID__SHIFT 0x0 |
|---|
| 662 | #define BIF_CFG_DEV0_RC_SSID_CAP__SUBSYSTEM_ID__SHIFT 0x10 |
|---|
| 663 | #define BIF_CFG_DEV0_RC_SSID_CAP__SUBSYSTEM_VENDOR_ID_MASK 0x0000FFFFL |
|---|
| 664 | #define BIF_CFG_DEV0_RC_SSID_CAP__SUBSYSTEM_ID_MASK 0xFFFF0000L |
|---|
| 665 | //BIF_CFG_DEV0_RC_MSI_MAP_CAP_LIST |
|---|
| 666 | #define BIF_CFG_DEV0_RC_MSI_MAP_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 667 | #define BIF_CFG_DEV0_RC_MSI_MAP_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
|---|
| 668 | #define BIF_CFG_DEV0_RC_MSI_MAP_CAP_LIST__CAP_ID_MASK 0x00FFL |
|---|
| 669 | #define BIF_CFG_DEV0_RC_MSI_MAP_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
|---|
| 670 | //BIF_CFG_DEV0_RC_MSI_MAP_CAP |
|---|
| 671 | #define BIF_CFG_DEV0_RC_MSI_MAP_CAP__EN__SHIFT 0x0 |
|---|
| 672 | #define BIF_CFG_DEV0_RC_MSI_MAP_CAP__FIXD__SHIFT 0x1 |
|---|
| 673 | #define BIF_CFG_DEV0_RC_MSI_MAP_CAP__CAP_TYPE__SHIFT 0xb |
|---|
| 674 | #define BIF_CFG_DEV0_RC_MSI_MAP_CAP__EN_MASK 0x0001L |
|---|
| 675 | #define BIF_CFG_DEV0_RC_MSI_MAP_CAP__FIXD_MASK 0x0002L |
|---|
| 676 | #define BIF_CFG_DEV0_RC_MSI_MAP_CAP__CAP_TYPE_MASK 0xF800L |
|---|
| 677 | //BIF_CFG_DEV0_RC_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST |
|---|
| 678 | #define BIF_CFG_DEV0_RC_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 679 | #define BIF_CFG_DEV0_RC_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 680 | #define BIF_CFG_DEV0_RC_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 681 | #define BIF_CFG_DEV0_RC_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 682 | #define BIF_CFG_DEV0_RC_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 683 | #define BIF_CFG_DEV0_RC_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 684 | //BIF_CFG_DEV0_RC_PCIE_VENDOR_SPECIFIC_HDR |
|---|
| 685 | #define BIF_CFG_DEV0_RC_PCIE_VENDOR_SPECIFIC_HDR__VSEC_ID__SHIFT 0x0 |
|---|
| 686 | #define BIF_CFG_DEV0_RC_PCIE_VENDOR_SPECIFIC_HDR__VSEC_REV__SHIFT 0x10 |
|---|
| 687 | #define BIF_CFG_DEV0_RC_PCIE_VENDOR_SPECIFIC_HDR__VSEC_LENGTH__SHIFT 0x14 |
|---|
| 688 | #define BIF_CFG_DEV0_RC_PCIE_VENDOR_SPECIFIC_HDR__VSEC_ID_MASK 0x0000FFFFL |
|---|
| 689 | #define BIF_CFG_DEV0_RC_PCIE_VENDOR_SPECIFIC_HDR__VSEC_REV_MASK 0x000F0000L |
|---|
| 690 | #define BIF_CFG_DEV0_RC_PCIE_VENDOR_SPECIFIC_HDR__VSEC_LENGTH_MASK 0xFFF00000L |
|---|
| 691 | //BIF_CFG_DEV0_RC_PCIE_VENDOR_SPECIFIC1 |
|---|
| 692 | #define BIF_CFG_DEV0_RC_PCIE_VENDOR_SPECIFIC1__SCRATCH__SHIFT 0x0 |
|---|
| 693 | #define BIF_CFG_DEV0_RC_PCIE_VENDOR_SPECIFIC1__SCRATCH_MASK 0xFFFFFFFFL |
|---|
| 694 | //BIF_CFG_DEV0_RC_PCIE_VENDOR_SPECIFIC2 |
|---|
| 695 | #define BIF_CFG_DEV0_RC_PCIE_VENDOR_SPECIFIC2__SCRATCH__SHIFT 0x0 |
|---|
| 696 | #define BIF_CFG_DEV0_RC_PCIE_VENDOR_SPECIFIC2__SCRATCH_MASK 0xFFFFFFFFL |
|---|
| 697 | //BIF_CFG_DEV0_RC_PCIE_VC_ENH_CAP_LIST |
|---|
| 698 | #define BIF_CFG_DEV0_RC_PCIE_VC_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 699 | #define BIF_CFG_DEV0_RC_PCIE_VC_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 700 | #define BIF_CFG_DEV0_RC_PCIE_VC_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 701 | #define BIF_CFG_DEV0_RC_PCIE_VC_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 702 | #define BIF_CFG_DEV0_RC_PCIE_VC_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 703 | #define BIF_CFG_DEV0_RC_PCIE_VC_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 704 | //BIF_CFG_DEV0_RC_PCIE_PORT_VC_CAP_REG1 |
|---|
| 705 | #define BIF_CFG_DEV0_RC_PCIE_PORT_VC_CAP_REG1__EXT_VC_COUNT__SHIFT 0x0 |
|---|
| 706 | #define BIF_CFG_DEV0_RC_PCIE_PORT_VC_CAP_REG1__LOW_PRIORITY_EXT_VC_COUNT__SHIFT 0x4 |
|---|
| 707 | #define BIF_CFG_DEV0_RC_PCIE_PORT_VC_CAP_REG1__REF_CLK__SHIFT 0x8 |
|---|
| 708 | #define BIF_CFG_DEV0_RC_PCIE_PORT_VC_CAP_REG1__PORT_ARB_TABLE_ENTRY_SIZE__SHIFT 0xa |
|---|
| 709 | #define BIF_CFG_DEV0_RC_PCIE_PORT_VC_CAP_REG1__EXT_VC_COUNT_MASK 0x00000007L |
|---|
| 710 | #define BIF_CFG_DEV0_RC_PCIE_PORT_VC_CAP_REG1__LOW_PRIORITY_EXT_VC_COUNT_MASK 0x00000070L |
|---|
| 711 | #define BIF_CFG_DEV0_RC_PCIE_PORT_VC_CAP_REG1__REF_CLK_MASK 0x00000300L |
|---|
| 712 | #define BIF_CFG_DEV0_RC_PCIE_PORT_VC_CAP_REG1__PORT_ARB_TABLE_ENTRY_SIZE_MASK 0x00000C00L |
|---|
| 713 | //BIF_CFG_DEV0_RC_PCIE_PORT_VC_CAP_REG2 |
|---|
| 714 | #define BIF_CFG_DEV0_RC_PCIE_PORT_VC_CAP_REG2__VC_ARB_CAP__SHIFT 0x0 |
|---|
| 715 | #define BIF_CFG_DEV0_RC_PCIE_PORT_VC_CAP_REG2__VC_ARB_TABLE_OFFSET__SHIFT 0x18 |
|---|
| 716 | #define BIF_CFG_DEV0_RC_PCIE_PORT_VC_CAP_REG2__VC_ARB_CAP_MASK 0x000000FFL |
|---|
| 717 | #define BIF_CFG_DEV0_RC_PCIE_PORT_VC_CAP_REG2__VC_ARB_TABLE_OFFSET_MASK 0xFF000000L |
|---|
| 718 | //BIF_CFG_DEV0_RC_PCIE_PORT_VC_CNTL |
|---|
| 719 | #define BIF_CFG_DEV0_RC_PCIE_PORT_VC_CNTL__LOAD_VC_ARB_TABLE__SHIFT 0x0 |
|---|
| 720 | #define BIF_CFG_DEV0_RC_PCIE_PORT_VC_CNTL__VC_ARB_SELECT__SHIFT 0x1 |
|---|
| 721 | #define BIF_CFG_DEV0_RC_PCIE_PORT_VC_CNTL__LOAD_VC_ARB_TABLE_MASK 0x0001L |
|---|
| 722 | #define BIF_CFG_DEV0_RC_PCIE_PORT_VC_CNTL__VC_ARB_SELECT_MASK 0x000EL |
|---|
| 723 | //BIF_CFG_DEV0_RC_PCIE_PORT_VC_STATUS |
|---|
| 724 | #define BIF_CFG_DEV0_RC_PCIE_PORT_VC_STATUS__VC_ARB_TABLE_STATUS__SHIFT 0x0 |
|---|
| 725 | #define BIF_CFG_DEV0_RC_PCIE_PORT_VC_STATUS__VC_ARB_TABLE_STATUS_MASK 0x0001L |
|---|
| 726 | //BIF_CFG_DEV0_RC_PCIE_VC0_RESOURCE_CAP |
|---|
| 727 | #define BIF_CFG_DEV0_RC_PCIE_VC0_RESOURCE_CAP__PORT_ARB_CAP__SHIFT 0x0 |
|---|
| 728 | #define BIF_CFG_DEV0_RC_PCIE_VC0_RESOURCE_CAP__REJECT_SNOOP_TRANS__SHIFT 0xf |
|---|
| 729 | #define BIF_CFG_DEV0_RC_PCIE_VC0_RESOURCE_CAP__MAX_TIME_SLOTS__SHIFT 0x10 |
|---|
| 730 | #define BIF_CFG_DEV0_RC_PCIE_VC0_RESOURCE_CAP__PORT_ARB_TABLE_OFFSET__SHIFT 0x18 |
|---|
| 731 | #define BIF_CFG_DEV0_RC_PCIE_VC0_RESOURCE_CAP__PORT_ARB_CAP_MASK 0x000000FFL |
|---|
| 732 | #define BIF_CFG_DEV0_RC_PCIE_VC0_RESOURCE_CAP__REJECT_SNOOP_TRANS_MASK 0x00008000L |
|---|
| 733 | #define BIF_CFG_DEV0_RC_PCIE_VC0_RESOURCE_CAP__MAX_TIME_SLOTS_MASK 0x007F0000L |
|---|
| 734 | #define BIF_CFG_DEV0_RC_PCIE_VC0_RESOURCE_CAP__PORT_ARB_TABLE_OFFSET_MASK 0xFF000000L |
|---|
| 735 | //BIF_CFG_DEV0_RC_PCIE_VC0_RESOURCE_CNTL |
|---|
| 736 | #define BIF_CFG_DEV0_RC_PCIE_VC0_RESOURCE_CNTL__TC_VC_MAP_TC0__SHIFT 0x0 |
|---|
| 737 | #define BIF_CFG_DEV0_RC_PCIE_VC0_RESOURCE_CNTL__TC_VC_MAP_TC1_7__SHIFT 0x1 |
|---|
| 738 | #define BIF_CFG_DEV0_RC_PCIE_VC0_RESOURCE_CNTL__LOAD_PORT_ARB_TABLE__SHIFT 0x10 |
|---|
| 739 | #define BIF_CFG_DEV0_RC_PCIE_VC0_RESOURCE_CNTL__PORT_ARB_SELECT__SHIFT 0x11 |
|---|
| 740 | #define BIF_CFG_DEV0_RC_PCIE_VC0_RESOURCE_CNTL__VC_ID__SHIFT 0x18 |
|---|
| 741 | #define BIF_CFG_DEV0_RC_PCIE_VC0_RESOURCE_CNTL__VC_ENABLE__SHIFT 0x1f |
|---|
| 742 | #define BIF_CFG_DEV0_RC_PCIE_VC0_RESOURCE_CNTL__TC_VC_MAP_TC0_MASK 0x00000001L |
|---|
| 743 | #define BIF_CFG_DEV0_RC_PCIE_VC0_RESOURCE_CNTL__TC_VC_MAP_TC1_7_MASK 0x000000FEL |
|---|
| 744 | #define BIF_CFG_DEV0_RC_PCIE_VC0_RESOURCE_CNTL__LOAD_PORT_ARB_TABLE_MASK 0x00010000L |
|---|
| 745 | #define BIF_CFG_DEV0_RC_PCIE_VC0_RESOURCE_CNTL__PORT_ARB_SELECT_MASK 0x000E0000L |
|---|
| 746 | #define BIF_CFG_DEV0_RC_PCIE_VC0_RESOURCE_CNTL__VC_ID_MASK 0x07000000L |
|---|
| 747 | #define BIF_CFG_DEV0_RC_PCIE_VC0_RESOURCE_CNTL__VC_ENABLE_MASK 0x80000000L |
|---|
| 748 | //BIF_CFG_DEV0_RC_PCIE_VC0_RESOURCE_STATUS |
|---|
| 749 | #define BIF_CFG_DEV0_RC_PCIE_VC0_RESOURCE_STATUS__PORT_ARB_TABLE_STATUS__SHIFT 0x0 |
|---|
| 750 | #define BIF_CFG_DEV0_RC_PCIE_VC0_RESOURCE_STATUS__VC_NEGOTIATION_PENDING__SHIFT 0x1 |
|---|
| 751 | #define BIF_CFG_DEV0_RC_PCIE_VC0_RESOURCE_STATUS__PORT_ARB_TABLE_STATUS_MASK 0x0001L |
|---|
| 752 | #define BIF_CFG_DEV0_RC_PCIE_VC0_RESOURCE_STATUS__VC_NEGOTIATION_PENDING_MASK 0x0002L |
|---|
| 753 | //BIF_CFG_DEV0_RC_PCIE_VC1_RESOURCE_CAP |
|---|
| 754 | #define BIF_CFG_DEV0_RC_PCIE_VC1_RESOURCE_CAP__PORT_ARB_CAP__SHIFT 0x0 |
|---|
| 755 | #define BIF_CFG_DEV0_RC_PCIE_VC1_RESOURCE_CAP__REJECT_SNOOP_TRANS__SHIFT 0xf |
|---|
| 756 | #define BIF_CFG_DEV0_RC_PCIE_VC1_RESOURCE_CAP__MAX_TIME_SLOTS__SHIFT 0x10 |
|---|
| 757 | #define BIF_CFG_DEV0_RC_PCIE_VC1_RESOURCE_CAP__PORT_ARB_TABLE_OFFSET__SHIFT 0x18 |
|---|
| 758 | #define BIF_CFG_DEV0_RC_PCIE_VC1_RESOURCE_CAP__PORT_ARB_CAP_MASK 0x000000FFL |
|---|
| 759 | #define BIF_CFG_DEV0_RC_PCIE_VC1_RESOURCE_CAP__REJECT_SNOOP_TRANS_MASK 0x00008000L |
|---|
| 760 | #define BIF_CFG_DEV0_RC_PCIE_VC1_RESOURCE_CAP__MAX_TIME_SLOTS_MASK 0x003F0000L |
|---|
| 761 | #define BIF_CFG_DEV0_RC_PCIE_VC1_RESOURCE_CAP__PORT_ARB_TABLE_OFFSET_MASK 0xFF000000L |
|---|
| 762 | //BIF_CFG_DEV0_RC_PCIE_VC1_RESOURCE_CNTL |
|---|
| 763 | #define BIF_CFG_DEV0_RC_PCIE_VC1_RESOURCE_CNTL__TC_VC_MAP_TC0__SHIFT 0x0 |
|---|
| 764 | #define BIF_CFG_DEV0_RC_PCIE_VC1_RESOURCE_CNTL__TC_VC_MAP_TC1_7__SHIFT 0x1 |
|---|
| 765 | #define BIF_CFG_DEV0_RC_PCIE_VC1_RESOURCE_CNTL__LOAD_PORT_ARB_TABLE__SHIFT 0x10 |
|---|
| 766 | #define BIF_CFG_DEV0_RC_PCIE_VC1_RESOURCE_CNTL__PORT_ARB_SELECT__SHIFT 0x11 |
|---|
| 767 | #define BIF_CFG_DEV0_RC_PCIE_VC1_RESOURCE_CNTL__VC_ID__SHIFT 0x18 |
|---|
| 768 | #define BIF_CFG_DEV0_RC_PCIE_VC1_RESOURCE_CNTL__VC_ENABLE__SHIFT 0x1f |
|---|
| 769 | #define BIF_CFG_DEV0_RC_PCIE_VC1_RESOURCE_CNTL__TC_VC_MAP_TC0_MASK 0x00000001L |
|---|
| 770 | #define BIF_CFG_DEV0_RC_PCIE_VC1_RESOURCE_CNTL__TC_VC_MAP_TC1_7_MASK 0x000000FEL |
|---|
| 771 | #define BIF_CFG_DEV0_RC_PCIE_VC1_RESOURCE_CNTL__LOAD_PORT_ARB_TABLE_MASK 0x00010000L |
|---|
| 772 | #define BIF_CFG_DEV0_RC_PCIE_VC1_RESOURCE_CNTL__PORT_ARB_SELECT_MASK 0x000E0000L |
|---|
| 773 | #define BIF_CFG_DEV0_RC_PCIE_VC1_RESOURCE_CNTL__VC_ID_MASK 0x07000000L |
|---|
| 774 | #define BIF_CFG_DEV0_RC_PCIE_VC1_RESOURCE_CNTL__VC_ENABLE_MASK 0x80000000L |
|---|
| 775 | //BIF_CFG_DEV0_RC_PCIE_VC1_RESOURCE_STATUS |
|---|
| 776 | #define BIF_CFG_DEV0_RC_PCIE_VC1_RESOURCE_STATUS__PORT_ARB_TABLE_STATUS__SHIFT 0x0 |
|---|
| 777 | #define BIF_CFG_DEV0_RC_PCIE_VC1_RESOURCE_STATUS__VC_NEGOTIATION_PENDING__SHIFT 0x1 |
|---|
| 778 | #define BIF_CFG_DEV0_RC_PCIE_VC1_RESOURCE_STATUS__PORT_ARB_TABLE_STATUS_MASK 0x0001L |
|---|
| 779 | #define BIF_CFG_DEV0_RC_PCIE_VC1_RESOURCE_STATUS__VC_NEGOTIATION_PENDING_MASK 0x0002L |
|---|
| 780 | //BIF_CFG_DEV0_RC_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST |
|---|
| 781 | #define BIF_CFG_DEV0_RC_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 782 | #define BIF_CFG_DEV0_RC_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 783 | #define BIF_CFG_DEV0_RC_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 784 | #define BIF_CFG_DEV0_RC_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 785 | #define BIF_CFG_DEV0_RC_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 786 | #define BIF_CFG_DEV0_RC_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 787 | //BIF_CFG_DEV0_RC_PCIE_DEV_SERIAL_NUM_DW1 |
|---|
| 788 | #define BIF_CFG_DEV0_RC_PCIE_DEV_SERIAL_NUM_DW1__SERIAL_NUMBER_LO__SHIFT 0x0 |
|---|
| 789 | #define BIF_CFG_DEV0_RC_PCIE_DEV_SERIAL_NUM_DW1__SERIAL_NUMBER_LO_MASK 0xFFFFFFFFL |
|---|
| 790 | //BIF_CFG_DEV0_RC_PCIE_DEV_SERIAL_NUM_DW2 |
|---|
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| 905 | //BIF_CFG_DEV0_RC_PCIE_CORR_ERR_STATUS |
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| 917 | #define BIF_CFG_DEV0_RC_PCIE_CORR_ERR_STATUS__REPLAY_NUM_ROLLOVER_STATUS_MASK 0x00000100L |
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| 919 | #define BIF_CFG_DEV0_RC_PCIE_CORR_ERR_STATUS__ADVISORY_NONFATAL_ERR_STATUS_MASK 0x00002000L |
|---|
| 920 | #define BIF_CFG_DEV0_RC_PCIE_CORR_ERR_STATUS__CORR_INT_ERR_STATUS_MASK 0x00004000L |
|---|
| 921 | #define BIF_CFG_DEV0_RC_PCIE_CORR_ERR_STATUS__HDR_LOG_OVFL_STATUS_MASK 0x00008000L |
|---|
| 922 | //BIF_CFG_DEV0_RC_PCIE_CORR_ERR_MASK |
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| 923 | #define BIF_CFG_DEV0_RC_PCIE_CORR_ERR_MASK__RCV_ERR_MASK__SHIFT 0x0 |
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| 924 | #define BIF_CFG_DEV0_RC_PCIE_CORR_ERR_MASK__BAD_TLP_MASK__SHIFT 0x6 |
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| 925 | #define BIF_CFG_DEV0_RC_PCIE_CORR_ERR_MASK__BAD_DLLP_MASK__SHIFT 0x7 |
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| 926 | #define BIF_CFG_DEV0_RC_PCIE_CORR_ERR_MASK__REPLAY_NUM_ROLLOVER_MASK__SHIFT 0x8 |
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| 927 | #define BIF_CFG_DEV0_RC_PCIE_CORR_ERR_MASK__REPLAY_TIMER_TIMEOUT_MASK__SHIFT 0xc |
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| 928 | #define BIF_CFG_DEV0_RC_PCIE_CORR_ERR_MASK__ADVISORY_NONFATAL_ERR_MASK__SHIFT 0xd |
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| 929 | #define BIF_CFG_DEV0_RC_PCIE_CORR_ERR_MASK__CORR_INT_ERR_MASK__SHIFT 0xe |
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| 930 | #define BIF_CFG_DEV0_RC_PCIE_CORR_ERR_MASK__HDR_LOG_OVFL_MASK__SHIFT 0xf |
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| 931 | #define BIF_CFG_DEV0_RC_PCIE_CORR_ERR_MASK__RCV_ERR_MASK_MASK 0x00000001L |
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| 932 | #define BIF_CFG_DEV0_RC_PCIE_CORR_ERR_MASK__BAD_TLP_MASK_MASK 0x00000040L |
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| 933 | #define BIF_CFG_DEV0_RC_PCIE_CORR_ERR_MASK__BAD_DLLP_MASK_MASK 0x00000080L |
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| 934 | #define BIF_CFG_DEV0_RC_PCIE_CORR_ERR_MASK__REPLAY_NUM_ROLLOVER_MASK_MASK 0x00000100L |
|---|
| 935 | #define BIF_CFG_DEV0_RC_PCIE_CORR_ERR_MASK__REPLAY_TIMER_TIMEOUT_MASK_MASK 0x00001000L |
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| 936 | #define BIF_CFG_DEV0_RC_PCIE_CORR_ERR_MASK__ADVISORY_NONFATAL_ERR_MASK_MASK 0x00002000L |
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| 937 | #define BIF_CFG_DEV0_RC_PCIE_CORR_ERR_MASK__CORR_INT_ERR_MASK_MASK 0x00004000L |
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| 939 | //BIF_CFG_DEV0_RC_PCIE_ADV_ERR_CAP_CNTL |
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| 940 | #define BIF_CFG_DEV0_RC_PCIE_ADV_ERR_CAP_CNTL__FIRST_ERR_PTR__SHIFT 0x0 |
|---|
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|---|
| 942 | #define BIF_CFG_DEV0_RC_PCIE_ADV_ERR_CAP_CNTL__ECRC_GEN_EN__SHIFT 0x6 |
|---|
| 943 | #define BIF_CFG_DEV0_RC_PCIE_ADV_ERR_CAP_CNTL__ECRC_CHECK_CAP__SHIFT 0x7 |
|---|
| 944 | #define BIF_CFG_DEV0_RC_PCIE_ADV_ERR_CAP_CNTL__ECRC_CHECK_EN__SHIFT 0x8 |
|---|
| 945 | #define BIF_CFG_DEV0_RC_PCIE_ADV_ERR_CAP_CNTL__MULTI_HDR_RECD_CAP__SHIFT 0x9 |
|---|
| 946 | #define BIF_CFG_DEV0_RC_PCIE_ADV_ERR_CAP_CNTL__MULTI_HDR_RECD_EN__SHIFT 0xa |
|---|
| 947 | #define BIF_CFG_DEV0_RC_PCIE_ADV_ERR_CAP_CNTL__TLP_PREFIX_LOG_PRESENT__SHIFT 0xb |
|---|
| 948 | #define BIF_CFG_DEV0_RC_PCIE_ADV_ERR_CAP_CNTL__COMPLETION_TIMEOUT_LOG_CAPABLE__SHIFT 0xc |
|---|
| 949 | #define BIF_CFG_DEV0_RC_PCIE_ADV_ERR_CAP_CNTL__FIRST_ERR_PTR_MASK 0x0000001FL |
|---|
| 950 | #define BIF_CFG_DEV0_RC_PCIE_ADV_ERR_CAP_CNTL__ECRC_GEN_CAP_MASK 0x00000020L |
|---|
| 951 | #define BIF_CFG_DEV0_RC_PCIE_ADV_ERR_CAP_CNTL__ECRC_GEN_EN_MASK 0x00000040L |
|---|
| 952 | #define BIF_CFG_DEV0_RC_PCIE_ADV_ERR_CAP_CNTL__ECRC_CHECK_CAP_MASK 0x00000080L |
|---|
| 953 | #define BIF_CFG_DEV0_RC_PCIE_ADV_ERR_CAP_CNTL__ECRC_CHECK_EN_MASK 0x00000100L |
|---|
| 954 | #define BIF_CFG_DEV0_RC_PCIE_ADV_ERR_CAP_CNTL__MULTI_HDR_RECD_CAP_MASK 0x00000200L |
|---|
| 955 | #define BIF_CFG_DEV0_RC_PCIE_ADV_ERR_CAP_CNTL__MULTI_HDR_RECD_EN_MASK 0x00000400L |
|---|
| 956 | #define BIF_CFG_DEV0_RC_PCIE_ADV_ERR_CAP_CNTL__TLP_PREFIX_LOG_PRESENT_MASK 0x00000800L |
|---|
| 957 | #define BIF_CFG_DEV0_RC_PCIE_ADV_ERR_CAP_CNTL__COMPLETION_TIMEOUT_LOG_CAPABLE_MASK 0x00001000L |
|---|
| 958 | //BIF_CFG_DEV0_RC_PCIE_HDR_LOG0 |
|---|
| 959 | #define BIF_CFG_DEV0_RC_PCIE_HDR_LOG0__TLP_HDR__SHIFT 0x0 |
|---|
| 960 | #define BIF_CFG_DEV0_RC_PCIE_HDR_LOG0__TLP_HDR_MASK 0xFFFFFFFFL |
|---|
| 961 | //BIF_CFG_DEV0_RC_PCIE_HDR_LOG1 |
|---|
| 962 | #define BIF_CFG_DEV0_RC_PCIE_HDR_LOG1__TLP_HDR__SHIFT 0x0 |
|---|
| 963 | #define BIF_CFG_DEV0_RC_PCIE_HDR_LOG1__TLP_HDR_MASK 0xFFFFFFFFL |
|---|
| 964 | //BIF_CFG_DEV0_RC_PCIE_HDR_LOG2 |
|---|
| 965 | #define BIF_CFG_DEV0_RC_PCIE_HDR_LOG2__TLP_HDR__SHIFT 0x0 |
|---|
| 966 | #define BIF_CFG_DEV0_RC_PCIE_HDR_LOG2__TLP_HDR_MASK 0xFFFFFFFFL |
|---|
| 967 | //BIF_CFG_DEV0_RC_PCIE_HDR_LOG3 |
|---|
| 968 | #define BIF_CFG_DEV0_RC_PCIE_HDR_LOG3__TLP_HDR__SHIFT 0x0 |
|---|
| 969 | #define BIF_CFG_DEV0_RC_PCIE_HDR_LOG3__TLP_HDR_MASK 0xFFFFFFFFL |
|---|
| 970 | //BIF_CFG_DEV0_RC_PCIE_ROOT_ERR_CMD |
|---|
| 971 | #define BIF_CFG_DEV0_RC_PCIE_ROOT_ERR_CMD__CORR_ERR_REP_EN__SHIFT 0x0 |
|---|
| 972 | #define BIF_CFG_DEV0_RC_PCIE_ROOT_ERR_CMD__NONFATAL_ERR_REP_EN__SHIFT 0x1 |
|---|
| 973 | #define BIF_CFG_DEV0_RC_PCIE_ROOT_ERR_CMD__FATAL_ERR_REP_EN__SHIFT 0x2 |
|---|
| 974 | #define BIF_CFG_DEV0_RC_PCIE_ROOT_ERR_CMD__CORR_ERR_REP_EN_MASK 0x00000001L |
|---|
| 975 | #define BIF_CFG_DEV0_RC_PCIE_ROOT_ERR_CMD__NONFATAL_ERR_REP_EN_MASK 0x00000002L |
|---|
| 976 | #define BIF_CFG_DEV0_RC_PCIE_ROOT_ERR_CMD__FATAL_ERR_REP_EN_MASK 0x00000004L |
|---|
| 977 | //BIF_CFG_DEV0_RC_PCIE_ROOT_ERR_STATUS |
|---|
| 978 | #define BIF_CFG_DEV0_RC_PCIE_ROOT_ERR_STATUS__ERR_CORR_RCVD__SHIFT 0x0 |
|---|
| 979 | #define BIF_CFG_DEV0_RC_PCIE_ROOT_ERR_STATUS__MULT_ERR_CORR_RCVD__SHIFT 0x1 |
|---|
| 980 | #define BIF_CFG_DEV0_RC_PCIE_ROOT_ERR_STATUS__ERR_FATAL_NONFATAL_RCVD__SHIFT 0x2 |
|---|
| 981 | #define BIF_CFG_DEV0_RC_PCIE_ROOT_ERR_STATUS__MULT_ERR_FATAL_NONFATAL_RCVD__SHIFT 0x3 |
|---|
| 982 | #define BIF_CFG_DEV0_RC_PCIE_ROOT_ERR_STATUS__FIRST_UNCORRECTABLE_FATAL__SHIFT 0x4 |
|---|
| 983 | #define BIF_CFG_DEV0_RC_PCIE_ROOT_ERR_STATUS__NONFATAL_ERROR_MSG_RCVD__SHIFT 0x5 |
|---|
| 984 | #define BIF_CFG_DEV0_RC_PCIE_ROOT_ERR_STATUS__FATAL_ERROR_MSG_RCVD__SHIFT 0x6 |
|---|
| 985 | #define BIF_CFG_DEV0_RC_PCIE_ROOT_ERR_STATUS__ADV_ERR_INT_MSG_NUM__SHIFT 0x1b |
|---|
| 986 | #define BIF_CFG_DEV0_RC_PCIE_ROOT_ERR_STATUS__ERR_CORR_RCVD_MASK 0x00000001L |
|---|
| 987 | #define BIF_CFG_DEV0_RC_PCIE_ROOT_ERR_STATUS__MULT_ERR_CORR_RCVD_MASK 0x00000002L |
|---|
| 988 | #define BIF_CFG_DEV0_RC_PCIE_ROOT_ERR_STATUS__ERR_FATAL_NONFATAL_RCVD_MASK 0x00000004L |
|---|
| 989 | #define BIF_CFG_DEV0_RC_PCIE_ROOT_ERR_STATUS__MULT_ERR_FATAL_NONFATAL_RCVD_MASK 0x00000008L |
|---|
| 990 | #define BIF_CFG_DEV0_RC_PCIE_ROOT_ERR_STATUS__FIRST_UNCORRECTABLE_FATAL_MASK 0x00000010L |
|---|
| 991 | #define BIF_CFG_DEV0_RC_PCIE_ROOT_ERR_STATUS__NONFATAL_ERROR_MSG_RCVD_MASK 0x00000020L |
|---|
| 992 | #define BIF_CFG_DEV0_RC_PCIE_ROOT_ERR_STATUS__FATAL_ERROR_MSG_RCVD_MASK 0x00000040L |
|---|
| 993 | #define BIF_CFG_DEV0_RC_PCIE_ROOT_ERR_STATUS__ADV_ERR_INT_MSG_NUM_MASK 0xF8000000L |
|---|
| 994 | //BIF_CFG_DEV0_RC_PCIE_ERR_SRC_ID |
|---|
| 995 | #define BIF_CFG_DEV0_RC_PCIE_ERR_SRC_ID__ERR_CORR_SRC_ID__SHIFT 0x0 |
|---|
| 996 | #define BIF_CFG_DEV0_RC_PCIE_ERR_SRC_ID__ERR_FATAL_NONFATAL_SRC_ID__SHIFT 0x10 |
|---|
| 997 | #define BIF_CFG_DEV0_RC_PCIE_ERR_SRC_ID__ERR_CORR_SRC_ID_MASK 0x0000FFFFL |
|---|
| 998 | #define BIF_CFG_DEV0_RC_PCIE_ERR_SRC_ID__ERR_FATAL_NONFATAL_SRC_ID_MASK 0xFFFF0000L |
|---|
| 999 | //BIF_CFG_DEV0_RC_PCIE_TLP_PREFIX_LOG0 |
|---|
| 1000 | #define BIF_CFG_DEV0_RC_PCIE_TLP_PREFIX_LOG0__TLP_PREFIX__SHIFT 0x0 |
|---|
| 1001 | #define BIF_CFG_DEV0_RC_PCIE_TLP_PREFIX_LOG0__TLP_PREFIX_MASK 0xFFFFFFFFL |
|---|
| 1002 | //BIF_CFG_DEV0_RC_PCIE_TLP_PREFIX_LOG1 |
|---|
| 1003 | #define BIF_CFG_DEV0_RC_PCIE_TLP_PREFIX_LOG1__TLP_PREFIX__SHIFT 0x0 |
|---|
| 1004 | #define BIF_CFG_DEV0_RC_PCIE_TLP_PREFIX_LOG1__TLP_PREFIX_MASK 0xFFFFFFFFL |
|---|
| 1005 | //BIF_CFG_DEV0_RC_PCIE_TLP_PREFIX_LOG2 |
|---|
| 1006 | #define BIF_CFG_DEV0_RC_PCIE_TLP_PREFIX_LOG2__TLP_PREFIX__SHIFT 0x0 |
|---|
| 1007 | #define BIF_CFG_DEV0_RC_PCIE_TLP_PREFIX_LOG2__TLP_PREFIX_MASK 0xFFFFFFFFL |
|---|
| 1008 | //BIF_CFG_DEV0_RC_PCIE_TLP_PREFIX_LOG3 |
|---|
| 1009 | #define BIF_CFG_DEV0_RC_PCIE_TLP_PREFIX_LOG3__TLP_PREFIX__SHIFT 0x0 |
|---|
| 1010 | #define BIF_CFG_DEV0_RC_PCIE_TLP_PREFIX_LOG3__TLP_PREFIX_MASK 0xFFFFFFFFL |
|---|
| 1011 | //BIF_CFG_DEV0_RC_PCIE_SECONDARY_ENH_CAP_LIST |
|---|
| 1012 | #define BIF_CFG_DEV0_RC_PCIE_SECONDARY_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 1013 | #define BIF_CFG_DEV0_RC_PCIE_SECONDARY_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 1014 | #define BIF_CFG_DEV0_RC_PCIE_SECONDARY_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 1015 | #define BIF_CFG_DEV0_RC_PCIE_SECONDARY_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 1016 | #define BIF_CFG_DEV0_RC_PCIE_SECONDARY_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 1017 | #define BIF_CFG_DEV0_RC_PCIE_SECONDARY_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 1018 | //BIF_CFG_DEV0_RC_PCIE_LANE_ERROR_STATUS |
|---|
| 1019 | #define BIF_CFG_DEV0_RC_PCIE_LANE_ERROR_STATUS__LANE_ERROR_STATUS_BITS__SHIFT 0x0 |
|---|
| 1020 | #define BIF_CFG_DEV0_RC_PCIE_LANE_ERROR_STATUS__LANE_ERROR_STATUS_BITS_MASK 0x0000FFFFL |
|---|
| 1021 | //BIF_CFG_DEV0_RC_PCIE_LANE_0_EQUALIZATION_CNTL |
|---|
| 1022 | #define BIF_CFG_DEV0_RC_PCIE_LANE_0_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_TX_PRESET__SHIFT 0x0 |
|---|
| 1023 | #define BIF_CFG_DEV0_RC_PCIE_LANE_0_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_RX_PRESET_HINT__SHIFT 0x4 |
|---|
| 1024 | #define BIF_CFG_DEV0_RC_PCIE_LANE_0_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_TX_PRESET__SHIFT 0x8 |
|---|
| 1025 | #define BIF_CFG_DEV0_RC_PCIE_LANE_0_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_RX_PRESET_HINT__SHIFT 0xc |
|---|
| 1026 | #define BIF_CFG_DEV0_RC_PCIE_LANE_0_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_TX_PRESET_MASK 0x000FL |
|---|
| 1027 | #define BIF_CFG_DEV0_RC_PCIE_LANE_0_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_RX_PRESET_HINT_MASK 0x0070L |
|---|
| 1028 | #define BIF_CFG_DEV0_RC_PCIE_LANE_0_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_TX_PRESET_MASK 0x0F00L |
|---|
| 1029 | #define BIF_CFG_DEV0_RC_PCIE_LANE_0_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_RX_PRESET_HINT_MASK 0x7000L |
|---|
| 1030 | //BIF_CFG_DEV0_RC_PCIE_LANE_1_EQUALIZATION_CNTL |
|---|
| 1031 | #define BIF_CFG_DEV0_RC_PCIE_LANE_1_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_TX_PRESET__SHIFT 0x0 |
|---|
| 1032 | #define BIF_CFG_DEV0_RC_PCIE_LANE_1_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_RX_PRESET_HINT__SHIFT 0x4 |
|---|
| 1033 | #define BIF_CFG_DEV0_RC_PCIE_LANE_1_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_TX_PRESET__SHIFT 0x8 |
|---|
| 1034 | #define BIF_CFG_DEV0_RC_PCIE_LANE_1_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_RX_PRESET_HINT__SHIFT 0xc |
|---|
| 1035 | #define BIF_CFG_DEV0_RC_PCIE_LANE_1_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_TX_PRESET_MASK 0x000FL |
|---|
| 1036 | #define BIF_CFG_DEV0_RC_PCIE_LANE_1_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_RX_PRESET_HINT_MASK 0x0070L |
|---|
| 1037 | #define BIF_CFG_DEV0_RC_PCIE_LANE_1_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_TX_PRESET_MASK 0x0F00L |
|---|
| 1038 | #define BIF_CFG_DEV0_RC_PCIE_LANE_1_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_RX_PRESET_HINT_MASK 0x7000L |
|---|
| 1039 | //BIF_CFG_DEV0_RC_PCIE_LANE_2_EQUALIZATION_CNTL |
|---|
| 1040 | #define BIF_CFG_DEV0_RC_PCIE_LANE_2_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_TX_PRESET__SHIFT 0x0 |
|---|
| 1041 | #define BIF_CFG_DEV0_RC_PCIE_LANE_2_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_RX_PRESET_HINT__SHIFT 0x4 |
|---|
| 1042 | #define BIF_CFG_DEV0_RC_PCIE_LANE_2_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_TX_PRESET__SHIFT 0x8 |
|---|
| 1043 | #define BIF_CFG_DEV0_RC_PCIE_LANE_2_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_RX_PRESET_HINT__SHIFT 0xc |
|---|
| 1044 | #define BIF_CFG_DEV0_RC_PCIE_LANE_2_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_TX_PRESET_MASK 0x000FL |
|---|
| 1045 | #define BIF_CFG_DEV0_RC_PCIE_LANE_2_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_RX_PRESET_HINT_MASK 0x0070L |
|---|
| 1046 | #define BIF_CFG_DEV0_RC_PCIE_LANE_2_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_TX_PRESET_MASK 0x0F00L |
|---|
| 1047 | #define BIF_CFG_DEV0_RC_PCIE_LANE_2_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_RX_PRESET_HINT_MASK 0x7000L |
|---|
| 1048 | //BIF_CFG_DEV0_RC_PCIE_LANE_3_EQUALIZATION_CNTL |
|---|
| 1049 | #define BIF_CFG_DEV0_RC_PCIE_LANE_3_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_TX_PRESET__SHIFT 0x0 |
|---|
| 1050 | #define BIF_CFG_DEV0_RC_PCIE_LANE_3_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_RX_PRESET_HINT__SHIFT 0x4 |
|---|
| 1051 | #define BIF_CFG_DEV0_RC_PCIE_LANE_3_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_TX_PRESET__SHIFT 0x8 |
|---|
| 1052 | #define BIF_CFG_DEV0_RC_PCIE_LANE_3_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_RX_PRESET_HINT__SHIFT 0xc |
|---|
| 1053 | #define BIF_CFG_DEV0_RC_PCIE_LANE_3_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_TX_PRESET_MASK 0x000FL |
|---|
| 1054 | #define BIF_CFG_DEV0_RC_PCIE_LANE_3_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_RX_PRESET_HINT_MASK 0x0070L |
|---|
| 1055 | #define BIF_CFG_DEV0_RC_PCIE_LANE_3_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_TX_PRESET_MASK 0x0F00L |
|---|
| 1056 | #define BIF_CFG_DEV0_RC_PCIE_LANE_3_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_RX_PRESET_HINT_MASK 0x7000L |
|---|
| 1057 | //BIF_CFG_DEV0_RC_PCIE_LANE_4_EQUALIZATION_CNTL |
|---|
| 1058 | #define BIF_CFG_DEV0_RC_PCIE_LANE_4_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_TX_PRESET__SHIFT 0x0 |
|---|
| 1059 | #define BIF_CFG_DEV0_RC_PCIE_LANE_4_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_RX_PRESET_HINT__SHIFT 0x4 |
|---|
| 1060 | #define BIF_CFG_DEV0_RC_PCIE_LANE_4_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_TX_PRESET__SHIFT 0x8 |
|---|
| 1061 | #define BIF_CFG_DEV0_RC_PCIE_LANE_4_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_RX_PRESET_HINT__SHIFT 0xc |
|---|
| 1062 | #define BIF_CFG_DEV0_RC_PCIE_LANE_4_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_TX_PRESET_MASK 0x000FL |
|---|
| 1063 | #define BIF_CFG_DEV0_RC_PCIE_LANE_4_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_RX_PRESET_HINT_MASK 0x0070L |
|---|
| 1064 | #define BIF_CFG_DEV0_RC_PCIE_LANE_4_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_TX_PRESET_MASK 0x0F00L |
|---|
| 1065 | #define BIF_CFG_DEV0_RC_PCIE_LANE_4_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_RX_PRESET_HINT_MASK 0x7000L |
|---|
| 1066 | //BIF_CFG_DEV0_RC_PCIE_LANE_5_EQUALIZATION_CNTL |
|---|
| 1067 | #define BIF_CFG_DEV0_RC_PCIE_LANE_5_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_TX_PRESET__SHIFT 0x0 |
|---|
| 1068 | #define BIF_CFG_DEV0_RC_PCIE_LANE_5_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_RX_PRESET_HINT__SHIFT 0x4 |
|---|
| 1069 | #define BIF_CFG_DEV0_RC_PCIE_LANE_5_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_TX_PRESET__SHIFT 0x8 |
|---|
| 1070 | #define BIF_CFG_DEV0_RC_PCIE_LANE_5_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_RX_PRESET_HINT__SHIFT 0xc |
|---|
| 1071 | #define BIF_CFG_DEV0_RC_PCIE_LANE_5_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_TX_PRESET_MASK 0x000FL |
|---|
| 1072 | #define BIF_CFG_DEV0_RC_PCIE_LANE_5_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_RX_PRESET_HINT_MASK 0x0070L |
|---|
| 1073 | #define BIF_CFG_DEV0_RC_PCIE_LANE_5_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_TX_PRESET_MASK 0x0F00L |
|---|
| 1074 | #define BIF_CFG_DEV0_RC_PCIE_LANE_5_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_RX_PRESET_HINT_MASK 0x7000L |
|---|
| 1075 | //BIF_CFG_DEV0_RC_PCIE_LANE_6_EQUALIZATION_CNTL |
|---|
| 1076 | #define BIF_CFG_DEV0_RC_PCIE_LANE_6_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_TX_PRESET__SHIFT 0x0 |
|---|
| 1077 | #define BIF_CFG_DEV0_RC_PCIE_LANE_6_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_RX_PRESET_HINT__SHIFT 0x4 |
|---|
| 1078 | #define BIF_CFG_DEV0_RC_PCIE_LANE_6_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_TX_PRESET__SHIFT 0x8 |
|---|
| 1079 | #define BIF_CFG_DEV0_RC_PCIE_LANE_6_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_RX_PRESET_HINT__SHIFT 0xc |
|---|
| 1080 | #define BIF_CFG_DEV0_RC_PCIE_LANE_6_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_TX_PRESET_MASK 0x000FL |
|---|
| 1081 | #define BIF_CFG_DEV0_RC_PCIE_LANE_6_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_RX_PRESET_HINT_MASK 0x0070L |
|---|
| 1082 | #define BIF_CFG_DEV0_RC_PCIE_LANE_6_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_TX_PRESET_MASK 0x0F00L |
|---|
| 1083 | #define BIF_CFG_DEV0_RC_PCIE_LANE_6_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_RX_PRESET_HINT_MASK 0x7000L |
|---|
| 1084 | //BIF_CFG_DEV0_RC_PCIE_LANE_7_EQUALIZATION_CNTL |
|---|
| 1085 | #define BIF_CFG_DEV0_RC_PCIE_LANE_7_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_TX_PRESET__SHIFT 0x0 |
|---|
| 1086 | #define BIF_CFG_DEV0_RC_PCIE_LANE_7_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_RX_PRESET_HINT__SHIFT 0x4 |
|---|
| 1087 | #define BIF_CFG_DEV0_RC_PCIE_LANE_7_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_TX_PRESET__SHIFT 0x8 |
|---|
| 1088 | #define BIF_CFG_DEV0_RC_PCIE_LANE_7_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_RX_PRESET_HINT__SHIFT 0xc |
|---|
| 1089 | #define BIF_CFG_DEV0_RC_PCIE_LANE_7_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_TX_PRESET_MASK 0x000FL |
|---|
| 1090 | #define BIF_CFG_DEV0_RC_PCIE_LANE_7_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_RX_PRESET_HINT_MASK 0x0070L |
|---|
| 1091 | #define BIF_CFG_DEV0_RC_PCIE_LANE_7_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_TX_PRESET_MASK 0x0F00L |
|---|
| 1092 | #define BIF_CFG_DEV0_RC_PCIE_LANE_7_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_RX_PRESET_HINT_MASK 0x7000L |
|---|
| 1093 | //BIF_CFG_DEV0_RC_PCIE_LANE_8_EQUALIZATION_CNTL |
|---|
| 1094 | #define BIF_CFG_DEV0_RC_PCIE_LANE_8_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_TX_PRESET__SHIFT 0x0 |
|---|
| 1095 | #define BIF_CFG_DEV0_RC_PCIE_LANE_8_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_RX_PRESET_HINT__SHIFT 0x4 |
|---|
| 1096 | #define BIF_CFG_DEV0_RC_PCIE_LANE_8_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_TX_PRESET__SHIFT 0x8 |
|---|
| 1097 | #define BIF_CFG_DEV0_RC_PCIE_LANE_8_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_RX_PRESET_HINT__SHIFT 0xc |
|---|
| 1098 | #define BIF_CFG_DEV0_RC_PCIE_LANE_8_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_TX_PRESET_MASK 0x000FL |
|---|
| 1099 | #define BIF_CFG_DEV0_RC_PCIE_LANE_8_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_RX_PRESET_HINT_MASK 0x0070L |
|---|
| 1100 | #define BIF_CFG_DEV0_RC_PCIE_LANE_8_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_TX_PRESET_MASK 0x0F00L |
|---|
| 1101 | #define BIF_CFG_DEV0_RC_PCIE_LANE_8_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_RX_PRESET_HINT_MASK 0x7000L |
|---|
| 1102 | //BIF_CFG_DEV0_RC_PCIE_LANE_9_EQUALIZATION_CNTL |
|---|
| 1103 | #define BIF_CFG_DEV0_RC_PCIE_LANE_9_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_TX_PRESET__SHIFT 0x0 |
|---|
| 1104 | #define BIF_CFG_DEV0_RC_PCIE_LANE_9_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_RX_PRESET_HINT__SHIFT 0x4 |
|---|
| 1105 | #define BIF_CFG_DEV0_RC_PCIE_LANE_9_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_TX_PRESET__SHIFT 0x8 |
|---|
| 1106 | #define BIF_CFG_DEV0_RC_PCIE_LANE_9_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_RX_PRESET_HINT__SHIFT 0xc |
|---|
| 1107 | #define BIF_CFG_DEV0_RC_PCIE_LANE_9_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_TX_PRESET_MASK 0x000FL |
|---|
| 1108 | #define BIF_CFG_DEV0_RC_PCIE_LANE_9_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_RX_PRESET_HINT_MASK 0x0070L |
|---|
| 1109 | #define BIF_CFG_DEV0_RC_PCIE_LANE_9_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_TX_PRESET_MASK 0x0F00L |
|---|
| 1110 | #define BIF_CFG_DEV0_RC_PCIE_LANE_9_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_RX_PRESET_HINT_MASK 0x7000L |
|---|
| 1111 | //BIF_CFG_DEV0_RC_PCIE_LANE_10_EQUALIZATION_CNTL |
|---|
| 1112 | #define BIF_CFG_DEV0_RC_PCIE_LANE_10_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_TX_PRESET__SHIFT 0x0 |
|---|
| 1113 | #define BIF_CFG_DEV0_RC_PCIE_LANE_10_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_RX_PRESET_HINT__SHIFT 0x4 |
|---|
| 1114 | #define BIF_CFG_DEV0_RC_PCIE_LANE_10_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_TX_PRESET__SHIFT 0x8 |
|---|
| 1115 | #define BIF_CFG_DEV0_RC_PCIE_LANE_10_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_RX_PRESET_HINT__SHIFT 0xc |
|---|
| 1116 | #define BIF_CFG_DEV0_RC_PCIE_LANE_10_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_TX_PRESET_MASK 0x000FL |
|---|
| 1117 | #define BIF_CFG_DEV0_RC_PCIE_LANE_10_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_RX_PRESET_HINT_MASK 0x0070L |
|---|
| 1118 | #define BIF_CFG_DEV0_RC_PCIE_LANE_10_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_TX_PRESET_MASK 0x0F00L |
|---|
| 1119 | #define BIF_CFG_DEV0_RC_PCIE_LANE_10_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_RX_PRESET_HINT_MASK 0x7000L |
|---|
| 1120 | //BIF_CFG_DEV0_RC_PCIE_LANE_11_EQUALIZATION_CNTL |
|---|
| 1121 | #define BIF_CFG_DEV0_RC_PCIE_LANE_11_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_TX_PRESET__SHIFT 0x0 |
|---|
| 1122 | #define BIF_CFG_DEV0_RC_PCIE_LANE_11_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_RX_PRESET_HINT__SHIFT 0x4 |
|---|
| 1123 | #define BIF_CFG_DEV0_RC_PCIE_LANE_11_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_TX_PRESET__SHIFT 0x8 |
|---|
| 1124 | #define BIF_CFG_DEV0_RC_PCIE_LANE_11_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_RX_PRESET_HINT__SHIFT 0xc |
|---|
| 1125 | #define BIF_CFG_DEV0_RC_PCIE_LANE_11_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_TX_PRESET_MASK 0x000FL |
|---|
| 1126 | #define BIF_CFG_DEV0_RC_PCIE_LANE_11_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_RX_PRESET_HINT_MASK 0x0070L |
|---|
| 1127 | #define BIF_CFG_DEV0_RC_PCIE_LANE_11_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_TX_PRESET_MASK 0x0F00L |
|---|
| 1128 | #define BIF_CFG_DEV0_RC_PCIE_LANE_11_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_RX_PRESET_HINT_MASK 0x7000L |
|---|
| 1129 | //BIF_CFG_DEV0_RC_PCIE_LANE_12_EQUALIZATION_CNTL |
|---|
| 1130 | #define BIF_CFG_DEV0_RC_PCIE_LANE_12_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_TX_PRESET__SHIFT 0x0 |
|---|
| 1131 | #define BIF_CFG_DEV0_RC_PCIE_LANE_12_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_RX_PRESET_HINT__SHIFT 0x4 |
|---|
| 1132 | #define BIF_CFG_DEV0_RC_PCIE_LANE_12_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_TX_PRESET__SHIFT 0x8 |
|---|
| 1133 | #define BIF_CFG_DEV0_RC_PCIE_LANE_12_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_RX_PRESET_HINT__SHIFT 0xc |
|---|
| 1134 | #define BIF_CFG_DEV0_RC_PCIE_LANE_12_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_TX_PRESET_MASK 0x000FL |
|---|
| 1135 | #define BIF_CFG_DEV0_RC_PCIE_LANE_12_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_RX_PRESET_HINT_MASK 0x0070L |
|---|
| 1136 | #define BIF_CFG_DEV0_RC_PCIE_LANE_12_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_TX_PRESET_MASK 0x0F00L |
|---|
| 1137 | #define BIF_CFG_DEV0_RC_PCIE_LANE_12_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_RX_PRESET_HINT_MASK 0x7000L |
|---|
| 1138 | //BIF_CFG_DEV0_RC_PCIE_LANE_13_EQUALIZATION_CNTL |
|---|
| 1139 | #define BIF_CFG_DEV0_RC_PCIE_LANE_13_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_TX_PRESET__SHIFT 0x0 |
|---|
| 1140 | #define BIF_CFG_DEV0_RC_PCIE_LANE_13_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_RX_PRESET_HINT__SHIFT 0x4 |
|---|
| 1141 | #define BIF_CFG_DEV0_RC_PCIE_LANE_13_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_TX_PRESET__SHIFT 0x8 |
|---|
| 1142 | #define BIF_CFG_DEV0_RC_PCIE_LANE_13_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_RX_PRESET_HINT__SHIFT 0xc |
|---|
| 1143 | #define BIF_CFG_DEV0_RC_PCIE_LANE_13_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_TX_PRESET_MASK 0x000FL |
|---|
| 1144 | #define BIF_CFG_DEV0_RC_PCIE_LANE_13_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_RX_PRESET_HINT_MASK 0x0070L |
|---|
| 1145 | #define BIF_CFG_DEV0_RC_PCIE_LANE_13_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_TX_PRESET_MASK 0x0F00L |
|---|
| 1146 | #define BIF_CFG_DEV0_RC_PCIE_LANE_13_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_RX_PRESET_HINT_MASK 0x7000L |
|---|
| 1147 | //BIF_CFG_DEV0_RC_PCIE_LANE_14_EQUALIZATION_CNTL |
|---|
| 1148 | #define BIF_CFG_DEV0_RC_PCIE_LANE_14_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_TX_PRESET__SHIFT 0x0 |
|---|
| 1149 | #define BIF_CFG_DEV0_RC_PCIE_LANE_14_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_RX_PRESET_HINT__SHIFT 0x4 |
|---|
| 1150 | #define BIF_CFG_DEV0_RC_PCIE_LANE_14_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_TX_PRESET__SHIFT 0x8 |
|---|
| 1151 | #define BIF_CFG_DEV0_RC_PCIE_LANE_14_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_RX_PRESET_HINT__SHIFT 0xc |
|---|
| 1152 | #define BIF_CFG_DEV0_RC_PCIE_LANE_14_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_TX_PRESET_MASK 0x000FL |
|---|
| 1153 | #define BIF_CFG_DEV0_RC_PCIE_LANE_14_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_RX_PRESET_HINT_MASK 0x0070L |
|---|
| 1154 | #define BIF_CFG_DEV0_RC_PCIE_LANE_14_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_TX_PRESET_MASK 0x0F00L |
|---|
| 1155 | #define BIF_CFG_DEV0_RC_PCIE_LANE_14_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_RX_PRESET_HINT_MASK 0x7000L |
|---|
| 1156 | //BIF_CFG_DEV0_RC_PCIE_LANE_15_EQUALIZATION_CNTL |
|---|
| 1157 | #define BIF_CFG_DEV0_RC_PCIE_LANE_15_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_TX_PRESET__SHIFT 0x0 |
|---|
| 1158 | #define BIF_CFG_DEV0_RC_PCIE_LANE_15_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_RX_PRESET_HINT__SHIFT 0x4 |
|---|
| 1159 | #define BIF_CFG_DEV0_RC_PCIE_LANE_15_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_TX_PRESET__SHIFT 0x8 |
|---|
| 1160 | #define BIF_CFG_DEV0_RC_PCIE_LANE_15_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_RX_PRESET_HINT__SHIFT 0xc |
|---|
| 1161 | #define BIF_CFG_DEV0_RC_PCIE_LANE_15_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_TX_PRESET_MASK 0x000FL |
|---|
| 1162 | #define BIF_CFG_DEV0_RC_PCIE_LANE_15_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_RX_PRESET_HINT_MASK 0x0070L |
|---|
| 1163 | #define BIF_CFG_DEV0_RC_PCIE_LANE_15_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_TX_PRESET_MASK 0x0F00L |
|---|
| 1164 | #define BIF_CFG_DEV0_RC_PCIE_LANE_15_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_RX_PRESET_HINT_MASK 0x7000L |
|---|
| 1165 | //BIF_CFG_DEV0_RC_PCIE_ACS_ENH_CAP_LIST |
|---|
| 1166 | #define BIF_CFG_DEV0_RC_PCIE_ACS_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 1167 | #define BIF_CFG_DEV0_RC_PCIE_ACS_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 1168 | #define BIF_CFG_DEV0_RC_PCIE_ACS_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 1169 | #define BIF_CFG_DEV0_RC_PCIE_ACS_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 1170 | #define BIF_CFG_DEV0_RC_PCIE_ACS_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 1171 | #define BIF_CFG_DEV0_RC_PCIE_ACS_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 1172 | //BIF_CFG_DEV0_RC_PCIE_ACS_CAP |
|---|
| 1173 | #define BIF_CFG_DEV0_RC_PCIE_ACS_CAP__SOURCE_VALIDATION__SHIFT 0x0 |
|---|
| 1174 | #define BIF_CFG_DEV0_RC_PCIE_ACS_CAP__TRANSLATION_BLOCKING__SHIFT 0x1 |
|---|
| 1175 | #define BIF_CFG_DEV0_RC_PCIE_ACS_CAP__P2P_REQUEST_REDIRECT__SHIFT 0x2 |
|---|
| 1176 | #define BIF_CFG_DEV0_RC_PCIE_ACS_CAP__P2P_COMPLETION_REDIRECT__SHIFT 0x3 |
|---|
| 1177 | #define BIF_CFG_DEV0_RC_PCIE_ACS_CAP__UPSTREAM_FORWARDING__SHIFT 0x4 |
|---|
| 1178 | #define BIF_CFG_DEV0_RC_PCIE_ACS_CAP__P2P_EGRESS_CONTROL__SHIFT 0x5 |
|---|
| 1179 | #define BIF_CFG_DEV0_RC_PCIE_ACS_CAP__DIRECT_TRANSLATED_P2P__SHIFT 0x6 |
|---|
| 1180 | #define BIF_CFG_DEV0_RC_PCIE_ACS_CAP__EGRESS_CONTROL_VECTOR_SIZE__SHIFT 0x8 |
|---|
| 1181 | #define BIF_CFG_DEV0_RC_PCIE_ACS_CAP__SOURCE_VALIDATION_MASK 0x0001L |
|---|
| 1182 | #define BIF_CFG_DEV0_RC_PCIE_ACS_CAP__TRANSLATION_BLOCKING_MASK 0x0002L |
|---|
| 1183 | #define BIF_CFG_DEV0_RC_PCIE_ACS_CAP__P2P_REQUEST_REDIRECT_MASK 0x0004L |
|---|
| 1184 | #define BIF_CFG_DEV0_RC_PCIE_ACS_CAP__P2P_COMPLETION_REDIRECT_MASK 0x0008L |
|---|
| 1185 | #define BIF_CFG_DEV0_RC_PCIE_ACS_CAP__UPSTREAM_FORWARDING_MASK 0x0010L |
|---|
| 1186 | #define BIF_CFG_DEV0_RC_PCIE_ACS_CAP__P2P_EGRESS_CONTROL_MASK 0x0020L |
|---|
| 1187 | #define BIF_CFG_DEV0_RC_PCIE_ACS_CAP__DIRECT_TRANSLATED_P2P_MASK 0x0040L |
|---|
| 1188 | #define BIF_CFG_DEV0_RC_PCIE_ACS_CAP__EGRESS_CONTROL_VECTOR_SIZE_MASK 0xFF00L |
|---|
| 1189 | //BIF_CFG_DEV0_RC_PCIE_ACS_CNTL |
|---|
| 1190 | #define BIF_CFG_DEV0_RC_PCIE_ACS_CNTL__SOURCE_VALIDATION_EN__SHIFT 0x0 |
|---|
| 1191 | #define BIF_CFG_DEV0_RC_PCIE_ACS_CNTL__TRANSLATION_BLOCKING_EN__SHIFT 0x1 |
|---|
| 1192 | #define BIF_CFG_DEV0_RC_PCIE_ACS_CNTL__P2P_REQUEST_REDIRECT_EN__SHIFT 0x2 |
|---|
| 1193 | #define BIF_CFG_DEV0_RC_PCIE_ACS_CNTL__P2P_COMPLETION_REDIRECT_EN__SHIFT 0x3 |
|---|
| 1194 | #define BIF_CFG_DEV0_RC_PCIE_ACS_CNTL__UPSTREAM_FORWARDING_EN__SHIFT 0x4 |
|---|
| 1195 | #define BIF_CFG_DEV0_RC_PCIE_ACS_CNTL__P2P_EGRESS_CONTROL_EN__SHIFT 0x5 |
|---|
| 1196 | #define BIF_CFG_DEV0_RC_PCIE_ACS_CNTL__DIRECT_TRANSLATED_P2P_EN__SHIFT 0x6 |
|---|
| 1197 | #define BIF_CFG_DEV0_RC_PCIE_ACS_CNTL__SOURCE_VALIDATION_EN_MASK 0x0001L |
|---|
| 1198 | #define BIF_CFG_DEV0_RC_PCIE_ACS_CNTL__TRANSLATION_BLOCKING_EN_MASK 0x0002L |
|---|
| 1199 | #define BIF_CFG_DEV0_RC_PCIE_ACS_CNTL__P2P_REQUEST_REDIRECT_EN_MASK 0x0004L |
|---|
| 1200 | #define BIF_CFG_DEV0_RC_PCIE_ACS_CNTL__P2P_COMPLETION_REDIRECT_EN_MASK 0x0008L |
|---|
| 1201 | #define BIF_CFG_DEV0_RC_PCIE_ACS_CNTL__UPSTREAM_FORWARDING_EN_MASK 0x0010L |
|---|
| 1202 | #define BIF_CFG_DEV0_RC_PCIE_ACS_CNTL__P2P_EGRESS_CONTROL_EN_MASK 0x0020L |
|---|
| 1203 | #define BIF_CFG_DEV0_RC_PCIE_ACS_CNTL__DIRECT_TRANSLATED_P2P_EN_MASK 0x0040L |
|---|
| 1204 | //BIF_CFG_DEV0_RC_PCIE_DLF_ENH_CAP_LIST |
|---|
| 1205 | #define BIF_CFG_DEV0_RC_PCIE_DLF_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 1206 | #define BIF_CFG_DEV0_RC_PCIE_DLF_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 1207 | #define BIF_CFG_DEV0_RC_PCIE_DLF_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 1208 | #define BIF_CFG_DEV0_RC_PCIE_DLF_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 1209 | #define BIF_CFG_DEV0_RC_PCIE_DLF_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 1210 | #define BIF_CFG_DEV0_RC_PCIE_DLF_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 1211 | //BIF_CFG_DEV0_RC_DATA_LINK_FEATURE_CAP |
|---|
| 1212 | #define BIF_CFG_DEV0_RC_DATA_LINK_FEATURE_CAP__LOCAL_DLF_SUPPORTED__SHIFT 0x0 |
|---|
| 1213 | #define BIF_CFG_DEV0_RC_DATA_LINK_FEATURE_CAP__DLF_EXCHANGE_ENABLE__SHIFT 0x1f |
|---|
| 1214 | #define BIF_CFG_DEV0_RC_DATA_LINK_FEATURE_CAP__LOCAL_DLF_SUPPORTED_MASK 0x007FFFFFL |
|---|
| 1215 | #define BIF_CFG_DEV0_RC_DATA_LINK_FEATURE_CAP__DLF_EXCHANGE_ENABLE_MASK 0x80000000L |
|---|
| 1216 | //BIF_CFG_DEV0_RC_DATA_LINK_FEATURE_STATUS |
|---|
| 1217 | #define BIF_CFG_DEV0_RC_DATA_LINK_FEATURE_STATUS__REMOTE_DLF_SUPPORTED__SHIFT 0x0 |
|---|
| 1218 | #define BIF_CFG_DEV0_RC_DATA_LINK_FEATURE_STATUS__REMOTE_DLF_SUPPORTED_VALID__SHIFT 0x1f |
|---|
| 1219 | #define BIF_CFG_DEV0_RC_DATA_LINK_FEATURE_STATUS__REMOTE_DLF_SUPPORTED_MASK 0x007FFFFFL |
|---|
| 1220 | #define BIF_CFG_DEV0_RC_DATA_LINK_FEATURE_STATUS__REMOTE_DLF_SUPPORTED_VALID_MASK 0x80000000L |
|---|
| 1221 | //BIF_CFG_DEV0_RC_PCIE_PHY_16GT_ENH_CAP_LIST |
|---|
| 1222 | #define BIF_CFG_DEV0_RC_PCIE_PHY_16GT_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 1223 | #define BIF_CFG_DEV0_RC_PCIE_PHY_16GT_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 1224 | #define BIF_CFG_DEV0_RC_PCIE_PHY_16GT_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 1225 | #define BIF_CFG_DEV0_RC_PCIE_PHY_16GT_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 1226 | #define BIF_CFG_DEV0_RC_PCIE_PHY_16GT_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 1227 | #define BIF_CFG_DEV0_RC_PCIE_PHY_16GT_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 1228 | //BIF_CFG_DEV0_RC_LINK_CAP_16GT |
|---|
| 1229 | #define BIF_CFG_DEV0_RC_LINK_CAP_16GT__RESERVED__SHIFT 0x0 |
|---|
| 1230 | #define BIF_CFG_DEV0_RC_LINK_CAP_16GT__RESERVED_MASK 0xFFFFFFFFL |
|---|
| 1231 | //BIF_CFG_DEV0_RC_LINK_STATUS_16GT |
|---|
| 1232 | #define BIF_CFG_DEV0_RC_LINK_STATUS_16GT__EQUALIZATION_COMPLETE_16GT__SHIFT 0x0 |
|---|
| 1233 | #define BIF_CFG_DEV0_RC_LINK_STATUS_16GT__EQUALIZATION_PHASE1_SUCCESS_16GT__SHIFT 0x1 |
|---|
| 1234 | #define BIF_CFG_DEV0_RC_LINK_STATUS_16GT__EQUALIZATION_PHASE2_SUCCESS_16GT__SHIFT 0x2 |
|---|
| 1235 | #define BIF_CFG_DEV0_RC_LINK_STATUS_16GT__EQUALIZATION_PHASE3_SUCCESS_16GT__SHIFT 0x3 |
|---|
| 1236 | #define BIF_CFG_DEV0_RC_LINK_STATUS_16GT__LINK_EQUALIZATION_REQUEST_16GT__SHIFT 0x4 |
|---|
| 1237 | #define BIF_CFG_DEV0_RC_LINK_STATUS_16GT__EQUALIZATION_COMPLETE_16GT_MASK 0x00000001L |
|---|
| 1238 | #define BIF_CFG_DEV0_RC_LINK_STATUS_16GT__EQUALIZATION_PHASE1_SUCCESS_16GT_MASK 0x00000002L |
|---|
| 1239 | #define BIF_CFG_DEV0_RC_LINK_STATUS_16GT__EQUALIZATION_PHASE2_SUCCESS_16GT_MASK 0x00000004L |
|---|
| 1240 | #define BIF_CFG_DEV0_RC_LINK_STATUS_16GT__EQUALIZATION_PHASE3_SUCCESS_16GT_MASK 0x00000008L |
|---|
| 1241 | #define BIF_CFG_DEV0_RC_LINK_STATUS_16GT__LINK_EQUALIZATION_REQUEST_16GT_MASK 0x00000010L |
|---|
| 1242 | //BIF_CFG_DEV0_RC_LOCAL_PARITY_MISMATCH_STATUS_16GT |
|---|
| 1243 | #define BIF_CFG_DEV0_RC_LOCAL_PARITY_MISMATCH_STATUS_16GT__LOCAL_PARITY_MISMATCH_STATUS_BITS__SHIFT 0x0 |
|---|
| 1244 | #define BIF_CFG_DEV0_RC_LOCAL_PARITY_MISMATCH_STATUS_16GT__LOCAL_PARITY_MISMATCH_STATUS_BITS_MASK 0x0000FFFFL |
|---|
| 1245 | //BIF_CFG_DEV0_RC_RTM1_PARITY_MISMATCH_STATUS_16GT |
|---|
| 1246 | #define BIF_CFG_DEV0_RC_RTM1_PARITY_MISMATCH_STATUS_16GT__RTM1_PARITY_MISMATCH_STATUS_BITS__SHIFT 0x0 |
|---|
| 1247 | #define BIF_CFG_DEV0_RC_RTM1_PARITY_MISMATCH_STATUS_16GT__RTM1_PARITY_MISMATCH_STATUS_BITS_MASK 0x0000FFFFL |
|---|
| 1248 | //BIF_CFG_DEV0_RC_RTM2_PARITY_MISMATCH_STATUS_16GT |
|---|
| 1249 | #define BIF_CFG_DEV0_RC_RTM2_PARITY_MISMATCH_STATUS_16GT__RTM2_PARITY_MISMATCH_STATUS_BITS__SHIFT 0x0 |
|---|
| 1250 | #define BIF_CFG_DEV0_RC_RTM2_PARITY_MISMATCH_STATUS_16GT__RTM2_PARITY_MISMATCH_STATUS_BITS_MASK 0x0000FFFFL |
|---|
| 1251 | //BIF_CFG_DEV0_RC_LANE_0_EQUALIZATION_CNTL_16GT |
|---|
| 1252 | #define BIF_CFG_DEV0_RC_LANE_0_EQUALIZATION_CNTL_16GT__LANE_0_DSP_16GT_TX_PRESET__SHIFT 0x0 |
|---|
| 1253 | #define BIF_CFG_DEV0_RC_LANE_0_EQUALIZATION_CNTL_16GT__LANE_0_USP_16GT_TX_PRESET__SHIFT 0x4 |
|---|
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| 1560 | #define BIF_CFG_DEV0_RC_LANE_11_MARGINING_LANE_STATUS__LANE_11_USAGE_MODEL_STATUS_MASK 0x0040L |
|---|
| 1561 | #define BIF_CFG_DEV0_RC_LANE_11_MARGINING_LANE_STATUS__LANE_11_MARGIN_PAYLOAD_STATUS_MASK 0xFF00L |
|---|
| 1562 | //BIF_CFG_DEV0_RC_LANE_12_MARGINING_LANE_CNTL |
|---|
| 1563 | #define BIF_CFG_DEV0_RC_LANE_12_MARGINING_LANE_CNTL__LANE_12_RECEIVER_NUMBER__SHIFT 0x0 |
|---|
| 1564 | #define BIF_CFG_DEV0_RC_LANE_12_MARGINING_LANE_CNTL__LANE_12_MARGIN_TYPE__SHIFT 0x3 |
|---|
| 1565 | #define BIF_CFG_DEV0_RC_LANE_12_MARGINING_LANE_CNTL__LANE_12_USAGE_MODEL__SHIFT 0x6 |
|---|
| 1566 | #define BIF_CFG_DEV0_RC_LANE_12_MARGINING_LANE_CNTL__LANE_12_MARGIN_PAYLOAD__SHIFT 0x8 |
|---|
| 1567 | #define BIF_CFG_DEV0_RC_LANE_12_MARGINING_LANE_CNTL__LANE_12_RECEIVER_NUMBER_MASK 0x0007L |
|---|
| 1568 | #define BIF_CFG_DEV0_RC_LANE_12_MARGINING_LANE_CNTL__LANE_12_MARGIN_TYPE_MASK 0x0038L |
|---|
| 1569 | #define BIF_CFG_DEV0_RC_LANE_12_MARGINING_LANE_CNTL__LANE_12_USAGE_MODEL_MASK 0x0040L |
|---|
| 1570 | #define BIF_CFG_DEV0_RC_LANE_12_MARGINING_LANE_CNTL__LANE_12_MARGIN_PAYLOAD_MASK 0xFF00L |
|---|
| 1571 | //BIF_CFG_DEV0_RC_LANE_12_MARGINING_LANE_STATUS |
|---|
| 1572 | #define BIF_CFG_DEV0_RC_LANE_12_MARGINING_LANE_STATUS__LANE_12_RECEIVER_NUMBER_STATUS__SHIFT 0x0 |
|---|
| 1573 | #define BIF_CFG_DEV0_RC_LANE_12_MARGINING_LANE_STATUS__LANE_12_MARGIN_TYPE_STATUS__SHIFT 0x3 |
|---|
| 1574 | #define BIF_CFG_DEV0_RC_LANE_12_MARGINING_LANE_STATUS__LANE_12_USAGE_MODEL_STATUS__SHIFT 0x6 |
|---|
| 1575 | #define BIF_CFG_DEV0_RC_LANE_12_MARGINING_LANE_STATUS__LANE_12_MARGIN_PAYLOAD_STATUS__SHIFT 0x8 |
|---|
| 1576 | #define BIF_CFG_DEV0_RC_LANE_12_MARGINING_LANE_STATUS__LANE_12_RECEIVER_NUMBER_STATUS_MASK 0x0007L |
|---|
| 1577 | #define BIF_CFG_DEV0_RC_LANE_12_MARGINING_LANE_STATUS__LANE_12_MARGIN_TYPE_STATUS_MASK 0x0038L |
|---|
| 1578 | #define BIF_CFG_DEV0_RC_LANE_12_MARGINING_LANE_STATUS__LANE_12_USAGE_MODEL_STATUS_MASK 0x0040L |
|---|
| 1579 | #define BIF_CFG_DEV0_RC_LANE_12_MARGINING_LANE_STATUS__LANE_12_MARGIN_PAYLOAD_STATUS_MASK 0xFF00L |
|---|
| 1580 | //BIF_CFG_DEV0_RC_LANE_13_MARGINING_LANE_CNTL |
|---|
| 1581 | #define BIF_CFG_DEV0_RC_LANE_13_MARGINING_LANE_CNTL__LANE_13_RECEIVER_NUMBER__SHIFT 0x0 |
|---|
| 1582 | #define BIF_CFG_DEV0_RC_LANE_13_MARGINING_LANE_CNTL__LANE_13_MARGIN_TYPE__SHIFT 0x3 |
|---|
| 1583 | #define BIF_CFG_DEV0_RC_LANE_13_MARGINING_LANE_CNTL__LANE_13_USAGE_MODEL__SHIFT 0x6 |
|---|
| 1584 | #define BIF_CFG_DEV0_RC_LANE_13_MARGINING_LANE_CNTL__LANE_13_MARGIN_PAYLOAD__SHIFT 0x8 |
|---|
| 1585 | #define BIF_CFG_DEV0_RC_LANE_13_MARGINING_LANE_CNTL__LANE_13_RECEIVER_NUMBER_MASK 0x0007L |
|---|
| 1586 | #define BIF_CFG_DEV0_RC_LANE_13_MARGINING_LANE_CNTL__LANE_13_MARGIN_TYPE_MASK 0x0038L |
|---|
| 1587 | #define BIF_CFG_DEV0_RC_LANE_13_MARGINING_LANE_CNTL__LANE_13_USAGE_MODEL_MASK 0x0040L |
|---|
| 1588 | #define BIF_CFG_DEV0_RC_LANE_13_MARGINING_LANE_CNTL__LANE_13_MARGIN_PAYLOAD_MASK 0xFF00L |
|---|
| 1589 | //BIF_CFG_DEV0_RC_LANE_13_MARGINING_LANE_STATUS |
|---|
| 1590 | #define BIF_CFG_DEV0_RC_LANE_13_MARGINING_LANE_STATUS__LANE_13_RECEIVER_NUMBER_STATUS__SHIFT 0x0 |
|---|
| 1591 | #define BIF_CFG_DEV0_RC_LANE_13_MARGINING_LANE_STATUS__LANE_13_MARGIN_TYPE_STATUS__SHIFT 0x3 |
|---|
| 1592 | #define BIF_CFG_DEV0_RC_LANE_13_MARGINING_LANE_STATUS__LANE_13_USAGE_MODEL_STATUS__SHIFT 0x6 |
|---|
| 1593 | #define BIF_CFG_DEV0_RC_LANE_13_MARGINING_LANE_STATUS__LANE_13_MARGIN_PAYLOAD_STATUS__SHIFT 0x8 |
|---|
| 1594 | #define BIF_CFG_DEV0_RC_LANE_13_MARGINING_LANE_STATUS__LANE_13_RECEIVER_NUMBER_STATUS_MASK 0x0007L |
|---|
| 1595 | #define BIF_CFG_DEV0_RC_LANE_13_MARGINING_LANE_STATUS__LANE_13_MARGIN_TYPE_STATUS_MASK 0x0038L |
|---|
| 1596 | #define BIF_CFG_DEV0_RC_LANE_13_MARGINING_LANE_STATUS__LANE_13_USAGE_MODEL_STATUS_MASK 0x0040L |
|---|
| 1597 | #define BIF_CFG_DEV0_RC_LANE_13_MARGINING_LANE_STATUS__LANE_13_MARGIN_PAYLOAD_STATUS_MASK 0xFF00L |
|---|
| 1598 | //BIF_CFG_DEV0_RC_LANE_14_MARGINING_LANE_CNTL |
|---|
| 1599 | #define BIF_CFG_DEV0_RC_LANE_14_MARGINING_LANE_CNTL__LANE_14_RECEIVER_NUMBER__SHIFT 0x0 |
|---|
| 1600 | #define BIF_CFG_DEV0_RC_LANE_14_MARGINING_LANE_CNTL__LANE_14_MARGIN_TYPE__SHIFT 0x3 |
|---|
| 1601 | #define BIF_CFG_DEV0_RC_LANE_14_MARGINING_LANE_CNTL__LANE_14_USAGE_MODEL__SHIFT 0x6 |
|---|
| 1602 | #define BIF_CFG_DEV0_RC_LANE_14_MARGINING_LANE_CNTL__LANE_14_MARGIN_PAYLOAD__SHIFT 0x8 |
|---|
| 1603 | #define BIF_CFG_DEV0_RC_LANE_14_MARGINING_LANE_CNTL__LANE_14_RECEIVER_NUMBER_MASK 0x0007L |
|---|
| 1604 | #define BIF_CFG_DEV0_RC_LANE_14_MARGINING_LANE_CNTL__LANE_14_MARGIN_TYPE_MASK 0x0038L |
|---|
| 1605 | #define BIF_CFG_DEV0_RC_LANE_14_MARGINING_LANE_CNTL__LANE_14_USAGE_MODEL_MASK 0x0040L |
|---|
| 1606 | #define BIF_CFG_DEV0_RC_LANE_14_MARGINING_LANE_CNTL__LANE_14_MARGIN_PAYLOAD_MASK 0xFF00L |
|---|
| 1607 | //BIF_CFG_DEV0_RC_LANE_14_MARGINING_LANE_STATUS |
|---|
| 1608 | #define BIF_CFG_DEV0_RC_LANE_14_MARGINING_LANE_STATUS__LANE_14_RECEIVER_NUMBER_STATUS__SHIFT 0x0 |
|---|
| 1609 | #define BIF_CFG_DEV0_RC_LANE_14_MARGINING_LANE_STATUS__LANE_14_MARGIN_TYPE_STATUS__SHIFT 0x3 |
|---|
| 1610 | #define BIF_CFG_DEV0_RC_LANE_14_MARGINING_LANE_STATUS__LANE_14_USAGE_MODEL_STATUS__SHIFT 0x6 |
|---|
| 1611 | #define BIF_CFG_DEV0_RC_LANE_14_MARGINING_LANE_STATUS__LANE_14_MARGIN_PAYLOAD_STATUS__SHIFT 0x8 |
|---|
| 1612 | #define BIF_CFG_DEV0_RC_LANE_14_MARGINING_LANE_STATUS__LANE_14_RECEIVER_NUMBER_STATUS_MASK 0x0007L |
|---|
| 1613 | #define BIF_CFG_DEV0_RC_LANE_14_MARGINING_LANE_STATUS__LANE_14_MARGIN_TYPE_STATUS_MASK 0x0038L |
|---|
| 1614 | #define BIF_CFG_DEV0_RC_LANE_14_MARGINING_LANE_STATUS__LANE_14_USAGE_MODEL_STATUS_MASK 0x0040L |
|---|
| 1615 | #define BIF_CFG_DEV0_RC_LANE_14_MARGINING_LANE_STATUS__LANE_14_MARGIN_PAYLOAD_STATUS_MASK 0xFF00L |
|---|
| 1616 | //BIF_CFG_DEV0_RC_LANE_15_MARGINING_LANE_CNTL |
|---|
| 1617 | #define BIF_CFG_DEV0_RC_LANE_15_MARGINING_LANE_CNTL__LANE_15_RECEIVER_NUMBER__SHIFT 0x0 |
|---|
| 1618 | #define BIF_CFG_DEV0_RC_LANE_15_MARGINING_LANE_CNTL__LANE_15_MARGIN_TYPE__SHIFT 0x3 |
|---|
| 1619 | #define BIF_CFG_DEV0_RC_LANE_15_MARGINING_LANE_CNTL__LANE_15_USAGE_MODEL__SHIFT 0x6 |
|---|
| 1620 | #define BIF_CFG_DEV0_RC_LANE_15_MARGINING_LANE_CNTL__LANE_15_MARGIN_PAYLOAD__SHIFT 0x8 |
|---|
| 1621 | #define BIF_CFG_DEV0_RC_LANE_15_MARGINING_LANE_CNTL__LANE_15_RECEIVER_NUMBER_MASK 0x0007L |
|---|
| 1622 | #define BIF_CFG_DEV0_RC_LANE_15_MARGINING_LANE_CNTL__LANE_15_MARGIN_TYPE_MASK 0x0038L |
|---|
| 1623 | #define BIF_CFG_DEV0_RC_LANE_15_MARGINING_LANE_CNTL__LANE_15_USAGE_MODEL_MASK 0x0040L |
|---|
| 1624 | #define BIF_CFG_DEV0_RC_LANE_15_MARGINING_LANE_CNTL__LANE_15_MARGIN_PAYLOAD_MASK 0xFF00L |
|---|
| 1625 | //BIF_CFG_DEV0_RC_LANE_15_MARGINING_LANE_STATUS |
|---|
| 1626 | #define BIF_CFG_DEV0_RC_LANE_15_MARGINING_LANE_STATUS__LANE_15_RECEIVER_NUMBER_STATUS__SHIFT 0x0 |
|---|
| 1627 | #define BIF_CFG_DEV0_RC_LANE_15_MARGINING_LANE_STATUS__LANE_15_MARGIN_TYPE_STATUS__SHIFT 0x3 |
|---|
| 1628 | #define BIF_CFG_DEV0_RC_LANE_15_MARGINING_LANE_STATUS__LANE_15_USAGE_MODEL_STATUS__SHIFT 0x6 |
|---|
| 1629 | #define BIF_CFG_DEV0_RC_LANE_15_MARGINING_LANE_STATUS__LANE_15_MARGIN_PAYLOAD_STATUS__SHIFT 0x8 |
|---|
| 1630 | #define BIF_CFG_DEV0_RC_LANE_15_MARGINING_LANE_STATUS__LANE_15_RECEIVER_NUMBER_STATUS_MASK 0x0007L |
|---|
| 1631 | #define BIF_CFG_DEV0_RC_LANE_15_MARGINING_LANE_STATUS__LANE_15_MARGIN_TYPE_STATUS_MASK 0x0038L |
|---|
| 1632 | #define BIF_CFG_DEV0_RC_LANE_15_MARGINING_LANE_STATUS__LANE_15_USAGE_MODEL_STATUS_MASK 0x0040L |
|---|
| 1633 | #define BIF_CFG_DEV0_RC_LANE_15_MARGINING_LANE_STATUS__LANE_15_MARGIN_PAYLOAD_STATUS_MASK 0xFF00L |
|---|
| 1634 | |
|---|
| 1635 | |
|---|
| 1636 | // addressBlock: nbio_nbif0_bif_cfg_dev1_rc_bifcfgdecp |
|---|
| 1637 | //BIF_CFG_DEV1_RC_VENDOR_ID |
|---|
| 1638 | #define BIF_CFG_DEV1_RC_VENDOR_ID__VENDOR_ID__SHIFT 0x0 |
|---|
| 1639 | #define BIF_CFG_DEV1_RC_VENDOR_ID__VENDOR_ID_MASK 0xFFFFL |
|---|
| 1640 | //BIF_CFG_DEV1_RC_DEVICE_ID |
|---|
| 1641 | #define BIF_CFG_DEV1_RC_DEVICE_ID__DEVICE_ID__SHIFT 0x0 |
|---|
| 1642 | #define BIF_CFG_DEV1_RC_DEVICE_ID__DEVICE_ID_MASK 0xFFFFL |
|---|
| 1643 | //BIF_CFG_DEV1_RC_COMMAND |
|---|
| 1644 | #define BIF_CFG_DEV1_RC_COMMAND__IOEN_DN__SHIFT 0x0 |
|---|
| 1645 | #define BIF_CFG_DEV1_RC_COMMAND__MEMEN_DN__SHIFT 0x1 |
|---|
| 1646 | #define BIF_CFG_DEV1_RC_COMMAND__BUS_MASTER_EN__SHIFT 0x2 |
|---|
| 1647 | #define BIF_CFG_DEV1_RC_COMMAND__SPECIAL_CYCLE_EN__SHIFT 0x3 |
|---|
| 1648 | #define BIF_CFG_DEV1_RC_COMMAND__MEM_WRITE_INVALIDATE_EN__SHIFT 0x4 |
|---|
| 1649 | #define BIF_CFG_DEV1_RC_COMMAND__PAL_SNOOP_EN__SHIFT 0x5 |
|---|
| 1650 | #define BIF_CFG_DEV1_RC_COMMAND__PARITY_ERROR_RESPONSE__SHIFT 0x6 |
|---|
| 1651 | #define BIF_CFG_DEV1_RC_COMMAND__AD_STEPPING__SHIFT 0x7 |
|---|
| 1652 | #define BIF_CFG_DEV1_RC_COMMAND__SERR_EN__SHIFT 0x8 |
|---|
| 1653 | #define BIF_CFG_DEV1_RC_COMMAND__FAST_B2B_EN__SHIFT 0x9 |
|---|
| 1654 | #define BIF_CFG_DEV1_RC_COMMAND__INT_DIS__SHIFT 0xa |
|---|
| 1655 | #define BIF_CFG_DEV1_RC_COMMAND__IOEN_DN_MASK 0x0001L |
|---|
| 1656 | #define BIF_CFG_DEV1_RC_COMMAND__MEMEN_DN_MASK 0x0002L |
|---|
| 1657 | #define BIF_CFG_DEV1_RC_COMMAND__BUS_MASTER_EN_MASK 0x0004L |
|---|
| 1658 | #define BIF_CFG_DEV1_RC_COMMAND__SPECIAL_CYCLE_EN_MASK 0x0008L |
|---|
| 1659 | #define BIF_CFG_DEV1_RC_COMMAND__MEM_WRITE_INVALIDATE_EN_MASK 0x0010L |
|---|
| 1660 | #define BIF_CFG_DEV1_RC_COMMAND__PAL_SNOOP_EN_MASK 0x0020L |
|---|
| 1661 | #define BIF_CFG_DEV1_RC_COMMAND__PARITY_ERROR_RESPONSE_MASK 0x0040L |
|---|
| 1662 | #define BIF_CFG_DEV1_RC_COMMAND__AD_STEPPING_MASK 0x0080L |
|---|
| 1663 | #define BIF_CFG_DEV1_RC_COMMAND__SERR_EN_MASK 0x0100L |
|---|
| 1664 | #define BIF_CFG_DEV1_RC_COMMAND__FAST_B2B_EN_MASK 0x0200L |
|---|
| 1665 | #define BIF_CFG_DEV1_RC_COMMAND__INT_DIS_MASK 0x0400L |
|---|
| 1666 | //BIF_CFG_DEV1_RC_STATUS |
|---|
| 1667 | #define BIF_CFG_DEV1_RC_STATUS__IMMEDIATE_READINESS__SHIFT 0x0 |
|---|
| 1668 | #define BIF_CFG_DEV1_RC_STATUS__INT_STATUS__SHIFT 0x3 |
|---|
| 1669 | #define BIF_CFG_DEV1_RC_STATUS__CAP_LIST__SHIFT 0x4 |
|---|
| 1670 | #define BIF_CFG_DEV1_RC_STATUS__PCI_66_CAP__SHIFT 0x5 |
|---|
| 1671 | #define BIF_CFG_DEV1_RC_STATUS__FAST_BACK_CAPABLE__SHIFT 0x7 |
|---|
| 1672 | #define BIF_CFG_DEV1_RC_STATUS__MASTER_DATA_PARITY_ERROR__SHIFT 0x8 |
|---|
| 1673 | #define BIF_CFG_DEV1_RC_STATUS__DEVSEL_TIMING__SHIFT 0x9 |
|---|
| 1674 | #define BIF_CFG_DEV1_RC_STATUS__SIGNAL_TARGET_ABORT__SHIFT 0xb |
|---|
| 1675 | #define BIF_CFG_DEV1_RC_STATUS__RECEIVED_TARGET_ABORT__SHIFT 0xc |
|---|
| 1676 | #define BIF_CFG_DEV1_RC_STATUS__RECEIVED_MASTER_ABORT__SHIFT 0xd |
|---|
| 1677 | #define BIF_CFG_DEV1_RC_STATUS__SIGNALED_SYSTEM_ERROR__SHIFT 0xe |
|---|
| 1678 | #define BIF_CFG_DEV1_RC_STATUS__PARITY_ERROR_DETECTED__SHIFT 0xf |
|---|
| 1679 | #define BIF_CFG_DEV1_RC_STATUS__IMMEDIATE_READINESS_MASK 0x0001L |
|---|
| 1680 | #define BIF_CFG_DEV1_RC_STATUS__INT_STATUS_MASK 0x0008L |
|---|
| 1681 | #define BIF_CFG_DEV1_RC_STATUS__CAP_LIST_MASK 0x0010L |
|---|
| 1682 | #define BIF_CFG_DEV1_RC_STATUS__PCI_66_CAP_MASK 0x0020L |
|---|
| 1683 | #define BIF_CFG_DEV1_RC_STATUS__FAST_BACK_CAPABLE_MASK 0x0080L |
|---|
| 1684 | #define BIF_CFG_DEV1_RC_STATUS__MASTER_DATA_PARITY_ERROR_MASK 0x0100L |
|---|
| 1685 | #define BIF_CFG_DEV1_RC_STATUS__DEVSEL_TIMING_MASK 0x0600L |
|---|
| 1686 | #define BIF_CFG_DEV1_RC_STATUS__SIGNAL_TARGET_ABORT_MASK 0x0800L |
|---|
| 1687 | #define BIF_CFG_DEV1_RC_STATUS__RECEIVED_TARGET_ABORT_MASK 0x1000L |
|---|
| 1688 | #define BIF_CFG_DEV1_RC_STATUS__RECEIVED_MASTER_ABORT_MASK 0x2000L |
|---|
| 1689 | #define BIF_CFG_DEV1_RC_STATUS__SIGNALED_SYSTEM_ERROR_MASK 0x4000L |
|---|
| 1690 | #define BIF_CFG_DEV1_RC_STATUS__PARITY_ERROR_DETECTED_MASK 0x8000L |
|---|
| 1691 | //BIF_CFG_DEV1_RC_REVISION_ID |
|---|
| 1692 | #define BIF_CFG_DEV1_RC_REVISION_ID__MINOR_REV_ID__SHIFT 0x0 |
|---|
| 1693 | #define BIF_CFG_DEV1_RC_REVISION_ID__MAJOR_REV_ID__SHIFT 0x4 |
|---|
| 1694 | #define BIF_CFG_DEV1_RC_REVISION_ID__MINOR_REV_ID_MASK 0x0FL |
|---|
| 1695 | #define BIF_CFG_DEV1_RC_REVISION_ID__MAJOR_REV_ID_MASK 0xF0L |
|---|
| 1696 | //BIF_CFG_DEV1_RC_PROG_INTERFACE |
|---|
| 1697 | #define BIF_CFG_DEV1_RC_PROG_INTERFACE__PROG_INTERFACE__SHIFT 0x0 |
|---|
| 1698 | #define BIF_CFG_DEV1_RC_PROG_INTERFACE__PROG_INTERFACE_MASK 0xFFL |
|---|
| 1699 | //BIF_CFG_DEV1_RC_SUB_CLASS |
|---|
| 1700 | #define BIF_CFG_DEV1_RC_SUB_CLASS__SUB_CLASS__SHIFT 0x0 |
|---|
| 1701 | #define BIF_CFG_DEV1_RC_SUB_CLASS__SUB_CLASS_MASK 0xFFL |
|---|
| 1702 | //BIF_CFG_DEV1_RC_BASE_CLASS |
|---|
| 1703 | #define BIF_CFG_DEV1_RC_BASE_CLASS__BASE_CLASS__SHIFT 0x0 |
|---|
| 1704 | #define BIF_CFG_DEV1_RC_BASE_CLASS__BASE_CLASS_MASK 0xFFL |
|---|
| 1705 | //BIF_CFG_DEV1_RC_CACHE_LINE |
|---|
| 1706 | #define BIF_CFG_DEV1_RC_CACHE_LINE__CACHE_LINE_SIZE__SHIFT 0x0 |
|---|
| 1707 | #define BIF_CFG_DEV1_RC_CACHE_LINE__CACHE_LINE_SIZE_MASK 0xFFL |
|---|
| 1708 | //BIF_CFG_DEV1_RC_LATENCY |
|---|
| 1709 | #define BIF_CFG_DEV1_RC_LATENCY__LATENCY_TIMER__SHIFT 0x0 |
|---|
| 1710 | #define BIF_CFG_DEV1_RC_LATENCY__LATENCY_TIMER_MASK 0xFFL |
|---|
| 1711 | //BIF_CFG_DEV1_RC_HEADER |
|---|
| 1712 | #define 0x0 |
|---|
| 1713 | #define 0x7 |
|---|
| 1714 | #define 0x7FL |
|---|
| 1715 | #define 0x80L |
|---|
| 1716 | //BIF_CFG_DEV1_RC_BIST |
|---|
| 1717 | #define BIF_CFG_DEV1_RC_BIST__BIST_COMP__SHIFT 0x0 |
|---|
| 1718 | #define BIF_CFG_DEV1_RC_BIST__BIST_STRT__SHIFT 0x6 |
|---|
| 1719 | #define BIF_CFG_DEV1_RC_BIST__BIST_CAP__SHIFT 0x7 |
|---|
| 1720 | #define BIF_CFG_DEV1_RC_BIST__BIST_COMP_MASK 0x0FL |
|---|
| 1721 | #define BIF_CFG_DEV1_RC_BIST__BIST_STRT_MASK 0x40L |
|---|
| 1722 | #define BIF_CFG_DEV1_RC_BIST__BIST_CAP_MASK 0x80L |
|---|
| 1723 | //BIF_CFG_DEV1_RC_BASE_ADDR_1 |
|---|
| 1724 | #define BIF_CFG_DEV1_RC_BASE_ADDR_1__BASE_ADDR__SHIFT 0x0 |
|---|
| 1725 | #define BIF_CFG_DEV1_RC_BASE_ADDR_1__BASE_ADDR_MASK 0xFFFFFFFFL |
|---|
| 1726 | //BIF_CFG_DEV1_RC_BASE_ADDR_2 |
|---|
| 1727 | #define BIF_CFG_DEV1_RC_BASE_ADDR_2__BASE_ADDR__SHIFT 0x0 |
|---|
| 1728 | #define BIF_CFG_DEV1_RC_BASE_ADDR_2__BASE_ADDR_MASK 0xFFFFFFFFL |
|---|
| 1729 | //BIF_CFG_DEV1_RC_SUB_BUS_NUMBER_LATENCY |
|---|
| 1730 | #define BIF_CFG_DEV1_RC_SUB_BUS_NUMBER_LATENCY__PRIMARY_BUS__SHIFT 0x0 |
|---|
| 1731 | #define BIF_CFG_DEV1_RC_SUB_BUS_NUMBER_LATENCY__SECONDARY_BUS__SHIFT 0x8 |
|---|
| 1732 | #define BIF_CFG_DEV1_RC_SUB_BUS_NUMBER_LATENCY__SUB_BUS_NUM__SHIFT 0x10 |
|---|
| 1733 | #define BIF_CFG_DEV1_RC_SUB_BUS_NUMBER_LATENCY__SECONDARY_LATENCY_TIMER__SHIFT 0x18 |
|---|
| 1734 | #define BIF_CFG_DEV1_RC_SUB_BUS_NUMBER_LATENCY__PRIMARY_BUS_MASK 0x000000FFL |
|---|
| 1735 | #define BIF_CFG_DEV1_RC_SUB_BUS_NUMBER_LATENCY__SECONDARY_BUS_MASK 0x0000FF00L |
|---|
| 1736 | #define BIF_CFG_DEV1_RC_SUB_BUS_NUMBER_LATENCY__SUB_BUS_NUM_MASK 0x00FF0000L |
|---|
| 1737 | #define BIF_CFG_DEV1_RC_SUB_BUS_NUMBER_LATENCY__SECONDARY_LATENCY_TIMER_MASK 0xFF000000L |
|---|
| 1738 | //BIF_CFG_DEV1_RC_IO_BASE_LIMIT |
|---|
| 1739 | #define BIF_CFG_DEV1_RC_IO_BASE_LIMIT__IO_BASE_TYPE__SHIFT 0x0 |
|---|
| 1740 | #define BIF_CFG_DEV1_RC_IO_BASE_LIMIT__IO_BASE__SHIFT 0x4 |
|---|
| 1741 | #define BIF_CFG_DEV1_RC_IO_BASE_LIMIT__IO_LIMIT_TYPE__SHIFT 0x8 |
|---|
| 1742 | #define BIF_CFG_DEV1_RC_IO_BASE_LIMIT__IO_LIMIT__SHIFT 0xc |
|---|
| 1743 | #define BIF_CFG_DEV1_RC_IO_BASE_LIMIT__IO_BASE_TYPE_MASK 0x000FL |
|---|
| 1744 | #define BIF_CFG_DEV1_RC_IO_BASE_LIMIT__IO_BASE_MASK 0x00F0L |
|---|
| 1745 | #define BIF_CFG_DEV1_RC_IO_BASE_LIMIT__IO_LIMIT_TYPE_MASK 0x0F00L |
|---|
| 1746 | #define BIF_CFG_DEV1_RC_IO_BASE_LIMIT__IO_LIMIT_MASK 0xF000L |
|---|
| 1747 | //BIF_CFG_DEV1_RC_SECONDARY_STATUS |
|---|
| 1748 | #define BIF_CFG_DEV1_RC_SECONDARY_STATUS__PCI_66_CAP__SHIFT 0x5 |
|---|
| 1749 | #define BIF_CFG_DEV1_RC_SECONDARY_STATUS__FAST_BACK_CAPABLE__SHIFT 0x7 |
|---|
| 1750 | #define BIF_CFG_DEV1_RC_SECONDARY_STATUS__MASTER_DATA_PARITY_ERROR__SHIFT 0x8 |
|---|
| 1751 | #define BIF_CFG_DEV1_RC_SECONDARY_STATUS__DEVSEL_TIMING__SHIFT 0x9 |
|---|
| 1752 | #define BIF_CFG_DEV1_RC_SECONDARY_STATUS__SIGNAL_TARGET_ABORT__SHIFT 0xb |
|---|
| 1753 | #define BIF_CFG_DEV1_RC_SECONDARY_STATUS__RECEIVED_TARGET_ABORT__SHIFT 0xc |
|---|
| 1754 | #define BIF_CFG_DEV1_RC_SECONDARY_STATUS__RECEIVED_MASTER_ABORT__SHIFT 0xd |
|---|
| 1755 | #define BIF_CFG_DEV1_RC_SECONDARY_STATUS__RECEIVED_SYSTEM_ERROR__SHIFT 0xe |
|---|
| 1756 | #define BIF_CFG_DEV1_RC_SECONDARY_STATUS__PARITY_ERROR_DETECTED__SHIFT 0xf |
|---|
| 1757 | #define BIF_CFG_DEV1_RC_SECONDARY_STATUS__PCI_66_CAP_MASK 0x0020L |
|---|
| 1758 | #define BIF_CFG_DEV1_RC_SECONDARY_STATUS__FAST_BACK_CAPABLE_MASK 0x0080L |
|---|
| 1759 | #define BIF_CFG_DEV1_RC_SECONDARY_STATUS__MASTER_DATA_PARITY_ERROR_MASK 0x0100L |
|---|
| 1760 | #define BIF_CFG_DEV1_RC_SECONDARY_STATUS__DEVSEL_TIMING_MASK 0x0600L |
|---|
| 1761 | #define BIF_CFG_DEV1_RC_SECONDARY_STATUS__SIGNAL_TARGET_ABORT_MASK 0x0800L |
|---|
| 1762 | #define BIF_CFG_DEV1_RC_SECONDARY_STATUS__RECEIVED_TARGET_ABORT_MASK 0x1000L |
|---|
| 1763 | #define BIF_CFG_DEV1_RC_SECONDARY_STATUS__RECEIVED_MASTER_ABORT_MASK 0x2000L |
|---|
| 1764 | #define BIF_CFG_DEV1_RC_SECONDARY_STATUS__RECEIVED_SYSTEM_ERROR_MASK 0x4000L |
|---|
| 1765 | #define BIF_CFG_DEV1_RC_SECONDARY_STATUS__PARITY_ERROR_DETECTED_MASK 0x8000L |
|---|
| 1766 | //BIF_CFG_DEV1_RC_MEM_BASE_LIMIT |
|---|
| 1767 | #define BIF_CFG_DEV1_RC_MEM_BASE_LIMIT__MEM_BASE_TYPE__SHIFT 0x0 |
|---|
| 1768 | #define BIF_CFG_DEV1_RC_MEM_BASE_LIMIT__MEM_BASE_31_20__SHIFT 0x4 |
|---|
| 1769 | #define BIF_CFG_DEV1_RC_MEM_BASE_LIMIT__MEM_LIMIT_TYPE__SHIFT 0x10 |
|---|
| 1770 | #define BIF_CFG_DEV1_RC_MEM_BASE_LIMIT__MEM_LIMIT_31_20__SHIFT 0x14 |
|---|
| 1771 | #define BIF_CFG_DEV1_RC_MEM_BASE_LIMIT__MEM_BASE_TYPE_MASK 0x0000000FL |
|---|
| 1772 | #define BIF_CFG_DEV1_RC_MEM_BASE_LIMIT__MEM_BASE_31_20_MASK 0x0000FFF0L |
|---|
| 1773 | #define BIF_CFG_DEV1_RC_MEM_BASE_LIMIT__MEM_LIMIT_TYPE_MASK 0x000F0000L |
|---|
| 1774 | #define BIF_CFG_DEV1_RC_MEM_BASE_LIMIT__MEM_LIMIT_31_20_MASK 0xFFF00000L |
|---|
| 1775 | //BIF_CFG_DEV1_RC_PREF_BASE_LIMIT |
|---|
| 1776 | #define BIF_CFG_DEV1_RC_PREF_BASE_LIMIT__PREF_MEM_BASE_TYPE__SHIFT 0x0 |
|---|
| 1777 | #define BIF_CFG_DEV1_RC_PREF_BASE_LIMIT__PREF_MEM_BASE_31_20__SHIFT 0x4 |
|---|
| 1778 | #define BIF_CFG_DEV1_RC_PREF_BASE_LIMIT__PREF_MEM_LIMIT_TYPE__SHIFT 0x10 |
|---|
| 1779 | #define BIF_CFG_DEV1_RC_PREF_BASE_LIMIT__PREF_MEM_LIMIT_31_20__SHIFT 0x14 |
|---|
| 1780 | #define BIF_CFG_DEV1_RC_PREF_BASE_LIMIT__PREF_MEM_BASE_TYPE_MASK 0x0000000FL |
|---|
| 1781 | #define BIF_CFG_DEV1_RC_PREF_BASE_LIMIT__PREF_MEM_BASE_31_20_MASK 0x0000FFF0L |
|---|
| 1782 | #define BIF_CFG_DEV1_RC_PREF_BASE_LIMIT__PREF_MEM_LIMIT_TYPE_MASK 0x000F0000L |
|---|
| 1783 | #define BIF_CFG_DEV1_RC_PREF_BASE_LIMIT__PREF_MEM_LIMIT_31_20_MASK 0xFFF00000L |
|---|
| 1784 | //BIF_CFG_DEV1_RC_PREF_BASE_UPPER |
|---|
| 1785 | #define BIF_CFG_DEV1_RC_PREF_BASE_UPPER__PREF_BASE_UPPER__SHIFT 0x0 |
|---|
| 1786 | #define BIF_CFG_DEV1_RC_PREF_BASE_UPPER__PREF_BASE_UPPER_MASK 0xFFFFFFFFL |
|---|
| 1787 | //BIF_CFG_DEV1_RC_PREF_LIMIT_UPPER |
|---|
| 1788 | #define BIF_CFG_DEV1_RC_PREF_LIMIT_UPPER__PREF_LIMIT_UPPER__SHIFT 0x0 |
|---|
| 1789 | #define BIF_CFG_DEV1_RC_PREF_LIMIT_UPPER__PREF_LIMIT_UPPER_MASK 0xFFFFFFFFL |
|---|
| 1790 | //BIF_CFG_DEV1_RC_IO_BASE_LIMIT_HI |
|---|
| 1791 | #define BIF_CFG_DEV1_RC_IO_BASE_LIMIT_HI__IO_BASE_31_16__SHIFT 0x0 |
|---|
| 1792 | #define BIF_CFG_DEV1_RC_IO_BASE_LIMIT_HI__IO_LIMIT_31_16__SHIFT 0x10 |
|---|
| 1793 | #define BIF_CFG_DEV1_RC_IO_BASE_LIMIT_HI__IO_BASE_31_16_MASK 0x0000FFFFL |
|---|
| 1794 | #define BIF_CFG_DEV1_RC_IO_BASE_LIMIT_HI__IO_LIMIT_31_16_MASK 0xFFFF0000L |
|---|
| 1795 | //BIF_CFG_DEV1_RC_CAP_PTR |
|---|
| 1796 | #define BIF_CFG_DEV1_RC_CAP_PTR__CAP_PTR__SHIFT 0x0 |
|---|
| 1797 | #define BIF_CFG_DEV1_RC_CAP_PTR__CAP_PTR_MASK 0xFFL |
|---|
| 1798 | //BIF_CFG_DEV1_RC_ROM_BASE_ADDR |
|---|
| 1799 | #define BIF_CFG_DEV1_RC_ROM_BASE_ADDR__BASE_ADDR__SHIFT 0x0 |
|---|
| 1800 | #define BIF_CFG_DEV1_RC_ROM_BASE_ADDR__BASE_ADDR_MASK 0xFFFFFFFFL |
|---|
| 1801 | //BIF_CFG_DEV1_RC_INTERRUPT_LINE |
|---|
| 1802 | #define BIF_CFG_DEV1_RC_INTERRUPT_LINE__INTERRUPT_LINE__SHIFT 0x0 |
|---|
| 1803 | #define BIF_CFG_DEV1_RC_INTERRUPT_LINE__INTERRUPT_LINE_MASK 0xFFL |
|---|
| 1804 | //BIF_CFG_DEV1_RC_INTERRUPT_PIN |
|---|
| 1805 | #define BIF_CFG_DEV1_RC_INTERRUPT_PIN__INTERRUPT_PIN__SHIFT 0x0 |
|---|
| 1806 | #define BIF_CFG_DEV1_RC_INTERRUPT_PIN__INTERRUPT_PIN_MASK 0xFFL |
|---|
| 1807 | //BIF_CFG_DEV1_RC_IRQ_BRIDGE_CNTL |
|---|
| 1808 | #define BIF_CFG_DEV1_RC_IRQ_BRIDGE_CNTL__PARITY_RESPONSE_EN__SHIFT 0x0 |
|---|
| 1809 | #define BIF_CFG_DEV1_RC_IRQ_BRIDGE_CNTL__SERR_EN__SHIFT 0x1 |
|---|
| 1810 | #define BIF_CFG_DEV1_RC_IRQ_BRIDGE_CNTL__ISA_EN__SHIFT 0x2 |
|---|
| 1811 | #define BIF_CFG_DEV1_RC_IRQ_BRIDGE_CNTL__VGA_EN__SHIFT 0x3 |
|---|
| 1812 | #define BIF_CFG_DEV1_RC_IRQ_BRIDGE_CNTL__VGA_DEC__SHIFT 0x4 |
|---|
| 1813 | #define BIF_CFG_DEV1_RC_IRQ_BRIDGE_CNTL__MASTER_ABORT_MODE__SHIFT 0x5 |
|---|
| 1814 | #define BIF_CFG_DEV1_RC_IRQ_BRIDGE_CNTL__SECONDARY_BUS_RESET__SHIFT 0x6 |
|---|
| 1815 | #define BIF_CFG_DEV1_RC_IRQ_BRIDGE_CNTL__FAST_B2B_EN__SHIFT 0x7 |
|---|
| 1816 | #define BIF_CFG_DEV1_RC_IRQ_BRIDGE_CNTL__PRIMARY_DISCARD_TIMER__SHIFT 0x8 |
|---|
| 1817 | #define BIF_CFG_DEV1_RC_IRQ_BRIDGE_CNTL__SECONDARY_DISCARD_TIMER__SHIFT 0x9 |
|---|
| 1818 | #define BIF_CFG_DEV1_RC_IRQ_BRIDGE_CNTL__DISCARD_TIMER_STATUS__SHIFT 0xa |
|---|
| 1819 | #define BIF_CFG_DEV1_RC_IRQ_BRIDGE_CNTL__DISCARD_TIMER_SERR_ENABLE__SHIFT 0xb |
|---|
| 1820 | #define BIF_CFG_DEV1_RC_IRQ_BRIDGE_CNTL__PARITY_RESPONSE_EN_MASK 0x0001L |
|---|
| 1821 | #define BIF_CFG_DEV1_RC_IRQ_BRIDGE_CNTL__SERR_EN_MASK 0x0002L |
|---|
| 1822 | #define BIF_CFG_DEV1_RC_IRQ_BRIDGE_CNTL__ISA_EN_MASK 0x0004L |
|---|
| 1823 | #define BIF_CFG_DEV1_RC_IRQ_BRIDGE_CNTL__VGA_EN_MASK 0x0008L |
|---|
| 1824 | #define BIF_CFG_DEV1_RC_IRQ_BRIDGE_CNTL__VGA_DEC_MASK 0x0010L |
|---|
| 1825 | #define BIF_CFG_DEV1_RC_IRQ_BRIDGE_CNTL__MASTER_ABORT_MODE_MASK 0x0020L |
|---|
| 1826 | #define BIF_CFG_DEV1_RC_IRQ_BRIDGE_CNTL__SECONDARY_BUS_RESET_MASK 0x0040L |
|---|
| 1827 | #define BIF_CFG_DEV1_RC_IRQ_BRIDGE_CNTL__FAST_B2B_EN_MASK 0x0080L |
|---|
| 1828 | #define BIF_CFG_DEV1_RC_IRQ_BRIDGE_CNTL__PRIMARY_DISCARD_TIMER_MASK 0x0100L |
|---|
| 1829 | #define BIF_CFG_DEV1_RC_IRQ_BRIDGE_CNTL__SECONDARY_DISCARD_TIMER_MASK 0x0200L |
|---|
| 1830 | #define BIF_CFG_DEV1_RC_IRQ_BRIDGE_CNTL__DISCARD_TIMER_STATUS_MASK 0x0400L |
|---|
| 1831 | #define BIF_CFG_DEV1_RC_IRQ_BRIDGE_CNTL__DISCARD_TIMER_SERR_ENABLE_MASK 0x0800L |
|---|
| 1832 | //BIF_CFG_DEV1_RC_EXT_BRIDGE_CNTL |
|---|
| 1833 | #define BIF_CFG_DEV1_RC_EXT_BRIDGE_CNTL__IO_PORT_80_EN__SHIFT 0x0 |
|---|
| 1834 | #define BIF_CFG_DEV1_RC_EXT_BRIDGE_CNTL__IO_PORT_80_EN_MASK 0x01L |
|---|
| 1835 | //BIF_CFG_DEV1_RC_PMI_CAP_LIST |
|---|
| 1836 | #define BIF_CFG_DEV1_RC_PMI_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 1837 | #define BIF_CFG_DEV1_RC_PMI_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
|---|
| 1838 | #define BIF_CFG_DEV1_RC_PMI_CAP_LIST__CAP_ID_MASK 0x00FFL |
|---|
| 1839 | #define BIF_CFG_DEV1_RC_PMI_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
|---|
| 1840 | //BIF_CFG_DEV1_RC_PMI_CAP |
|---|
| 1841 | #define BIF_CFG_DEV1_RC_PMI_CAP__VERSION__SHIFT 0x0 |
|---|
| 1842 | #define BIF_CFG_DEV1_RC_PMI_CAP__PME_CLOCK__SHIFT 0x3 |
|---|
| 1843 | #define BIF_CFG_DEV1_RC_PMI_CAP__IMMEDIATE_READINESS_ON_RETURN_TO_D0__SHIFT 0x4 |
|---|
| 1844 | #define BIF_CFG_DEV1_RC_PMI_CAP__DEV_SPECIFIC_INIT__SHIFT 0x5 |
|---|
| 1845 | #define BIF_CFG_DEV1_RC_PMI_CAP__AUX_CURRENT__SHIFT 0x6 |
|---|
| 1846 | #define BIF_CFG_DEV1_RC_PMI_CAP__D1_SUPPORT__SHIFT 0x9 |
|---|
| 1847 | #define BIF_CFG_DEV1_RC_PMI_CAP__D2_SUPPORT__SHIFT 0xa |
|---|
| 1848 | #define BIF_CFG_DEV1_RC_PMI_CAP__PME_SUPPORT__SHIFT 0xb |
|---|
| 1849 | #define BIF_CFG_DEV1_RC_PMI_CAP__VERSION_MASK 0x0007L |
|---|
| 1850 | #define BIF_CFG_DEV1_RC_PMI_CAP__PME_CLOCK_MASK 0x0008L |
|---|
| 1851 | #define BIF_CFG_DEV1_RC_PMI_CAP__IMMEDIATE_READINESS_ON_RETURN_TO_D0_MASK 0x0010L |
|---|
| 1852 | #define BIF_CFG_DEV1_RC_PMI_CAP__DEV_SPECIFIC_INIT_MASK 0x0020L |
|---|
| 1853 | #define BIF_CFG_DEV1_RC_PMI_CAP__AUX_CURRENT_MASK 0x01C0L |
|---|
| 1854 | #define BIF_CFG_DEV1_RC_PMI_CAP__D1_SUPPORT_MASK 0x0200L |
|---|
| 1855 | #define BIF_CFG_DEV1_RC_PMI_CAP__D2_SUPPORT_MASK 0x0400L |
|---|
| 1856 | #define BIF_CFG_DEV1_RC_PMI_CAP__PME_SUPPORT_MASK 0xF800L |
|---|
| 1857 | //BIF_CFG_DEV1_RC_PMI_STATUS_CNTL |
|---|
| 1858 | #define BIF_CFG_DEV1_RC_PMI_STATUS_CNTL__POWER_STATE__SHIFT 0x0 |
|---|
| 1859 | #define BIF_CFG_DEV1_RC_PMI_STATUS_CNTL__NO_SOFT_RESET__SHIFT 0x3 |
|---|
| 1860 | #define BIF_CFG_DEV1_RC_PMI_STATUS_CNTL__PME_EN__SHIFT 0x8 |
|---|
| 1861 | #define BIF_CFG_DEV1_RC_PMI_STATUS_CNTL__DATA_SELECT__SHIFT 0x9 |
|---|
| 1862 | #define BIF_CFG_DEV1_RC_PMI_STATUS_CNTL__DATA_SCALE__SHIFT 0xd |
|---|
| 1863 | #define BIF_CFG_DEV1_RC_PMI_STATUS_CNTL__PME_STATUS__SHIFT 0xf |
|---|
| 1864 | #define BIF_CFG_DEV1_RC_PMI_STATUS_CNTL__B2_B3_SUPPORT__SHIFT 0x16 |
|---|
| 1865 | #define BIF_CFG_DEV1_RC_PMI_STATUS_CNTL__BUS_PWR_EN__SHIFT 0x17 |
|---|
| 1866 | #define BIF_CFG_DEV1_RC_PMI_STATUS_CNTL__PMI_DATA__SHIFT 0x18 |
|---|
| 1867 | #define BIF_CFG_DEV1_RC_PMI_STATUS_CNTL__POWER_STATE_MASK 0x00000003L |
|---|
| 1868 | #define BIF_CFG_DEV1_RC_PMI_STATUS_CNTL__NO_SOFT_RESET_MASK 0x00000008L |
|---|
| 1869 | #define BIF_CFG_DEV1_RC_PMI_STATUS_CNTL__PME_EN_MASK 0x00000100L |
|---|
| 1870 | #define BIF_CFG_DEV1_RC_PMI_STATUS_CNTL__DATA_SELECT_MASK 0x00001E00L |
|---|
| 1871 | #define BIF_CFG_DEV1_RC_PMI_STATUS_CNTL__DATA_SCALE_MASK 0x00006000L |
|---|
| 1872 | #define BIF_CFG_DEV1_RC_PMI_STATUS_CNTL__PME_STATUS_MASK 0x00008000L |
|---|
| 1873 | #define BIF_CFG_DEV1_RC_PMI_STATUS_CNTL__B2_B3_SUPPORT_MASK 0x00400000L |
|---|
| 1874 | #define BIF_CFG_DEV1_RC_PMI_STATUS_CNTL__BUS_PWR_EN_MASK 0x00800000L |
|---|
| 1875 | #define BIF_CFG_DEV1_RC_PMI_STATUS_CNTL__PMI_DATA_MASK 0xFF000000L |
|---|
| 1876 | //BIF_CFG_DEV1_RC_PCIE_CAP_LIST |
|---|
| 1877 | #define BIF_CFG_DEV1_RC_PCIE_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 1878 | #define BIF_CFG_DEV1_RC_PCIE_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
|---|
| 1879 | #define BIF_CFG_DEV1_RC_PCIE_CAP_LIST__CAP_ID_MASK 0x00FFL |
|---|
| 1880 | #define BIF_CFG_DEV1_RC_PCIE_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
|---|
| 1881 | //BIF_CFG_DEV1_RC_PCIE_CAP |
|---|
| 1882 | #define BIF_CFG_DEV1_RC_PCIE_CAP__VERSION__SHIFT 0x0 |
|---|
| 1883 | #define BIF_CFG_DEV1_RC_PCIE_CAP__DEVICE_TYPE__SHIFT 0x4 |
|---|
| 1884 | #define BIF_CFG_DEV1_RC_PCIE_CAP__SLOT_IMPLEMENTED__SHIFT 0x8 |
|---|
| 1885 | #define BIF_CFG_DEV1_RC_PCIE_CAP__INT_MESSAGE_NUM__SHIFT 0x9 |
|---|
| 1886 | #define BIF_CFG_DEV1_RC_PCIE_CAP__VERSION_MASK 0x000FL |
|---|
| 1887 | #define BIF_CFG_DEV1_RC_PCIE_CAP__DEVICE_TYPE_MASK 0x00F0L |
|---|
| 1888 | #define BIF_CFG_DEV1_RC_PCIE_CAP__SLOT_IMPLEMENTED_MASK 0x0100L |
|---|
| 1889 | #define BIF_CFG_DEV1_RC_PCIE_CAP__INT_MESSAGE_NUM_MASK 0x3E00L |
|---|
| 1890 | //BIF_CFG_DEV1_RC_DEVICE_CAP |
|---|
| 1891 | #define BIF_CFG_DEV1_RC_DEVICE_CAP__MAX_PAYLOAD_SUPPORT__SHIFT 0x0 |
|---|
| 1892 | #define BIF_CFG_DEV1_RC_DEVICE_CAP__PHANTOM_FUNC__SHIFT 0x3 |
|---|
| 1893 | #define BIF_CFG_DEV1_RC_DEVICE_CAP__EXTENDED_TAG__SHIFT 0x5 |
|---|
| 1894 | #define BIF_CFG_DEV1_RC_DEVICE_CAP__L0S_ACCEPTABLE_LATENCY__SHIFT 0x6 |
|---|
| 1895 | #define BIF_CFG_DEV1_RC_DEVICE_CAP__L1_ACCEPTABLE_LATENCY__SHIFT 0x9 |
|---|
| 1896 | #define BIF_CFG_DEV1_RC_DEVICE_CAP__ROLE_BASED_ERR_REPORTING__SHIFT 0xf |
|---|
| 1897 | #define BIF_CFG_DEV1_RC_DEVICE_CAP__FLR_CAPABLE__SHIFT 0x1c |
|---|
| 1898 | #define BIF_CFG_DEV1_RC_DEVICE_CAP__MAX_PAYLOAD_SUPPORT_MASK 0x00000007L |
|---|
| 1899 | #define BIF_CFG_DEV1_RC_DEVICE_CAP__PHANTOM_FUNC_MASK 0x00000018L |
|---|
| 1900 | #define BIF_CFG_DEV1_RC_DEVICE_CAP__EXTENDED_TAG_MASK 0x00000020L |
|---|
| 1901 | #define BIF_CFG_DEV1_RC_DEVICE_CAP__L0S_ACCEPTABLE_LATENCY_MASK 0x000001C0L |
|---|
| 1902 | #define BIF_CFG_DEV1_RC_DEVICE_CAP__L1_ACCEPTABLE_LATENCY_MASK 0x00000E00L |
|---|
| 1903 | #define BIF_CFG_DEV1_RC_DEVICE_CAP__ROLE_BASED_ERR_REPORTING_MASK 0x00008000L |
|---|
| 1904 | #define BIF_CFG_DEV1_RC_DEVICE_CAP__FLR_CAPABLE_MASK 0x10000000L |
|---|
| 1905 | //BIF_CFG_DEV1_RC_DEVICE_CNTL |
|---|
| 1906 | #define BIF_CFG_DEV1_RC_DEVICE_CNTL__CORR_ERR_EN__SHIFT 0x0 |
|---|
| 1907 | #define BIF_CFG_DEV1_RC_DEVICE_CNTL__NON_FATAL_ERR_EN__SHIFT 0x1 |
|---|
| 1908 | #define BIF_CFG_DEV1_RC_DEVICE_CNTL__FATAL_ERR_EN__SHIFT 0x2 |
|---|
| 1909 | #define BIF_CFG_DEV1_RC_DEVICE_CNTL__USR_REPORT_EN__SHIFT 0x3 |
|---|
| 1910 | #define BIF_CFG_DEV1_RC_DEVICE_CNTL__RELAXED_ORD_EN__SHIFT 0x4 |
|---|
| 1911 | #define BIF_CFG_DEV1_RC_DEVICE_CNTL__MAX_PAYLOAD_SIZE__SHIFT 0x5 |
|---|
| 1912 | #define BIF_CFG_DEV1_RC_DEVICE_CNTL__EXTENDED_TAG_EN__SHIFT 0x8 |
|---|
| 1913 | #define BIF_CFG_DEV1_RC_DEVICE_CNTL__PHANTOM_FUNC_EN__SHIFT 0x9 |
|---|
| 1914 | #define BIF_CFG_DEV1_RC_DEVICE_CNTL__AUX_POWER_PM_EN__SHIFT 0xa |
|---|
| 1915 | #define BIF_CFG_DEV1_RC_DEVICE_CNTL__NO_SNOOP_EN__SHIFT 0xb |
|---|
| 1916 | #define BIF_CFG_DEV1_RC_DEVICE_CNTL__MAX_READ_REQUEST_SIZE__SHIFT 0xc |
|---|
| 1917 | #define BIF_CFG_DEV1_RC_DEVICE_CNTL__BRIDGE_CFG_RETRY_EN__SHIFT 0xf |
|---|
| 1918 | #define BIF_CFG_DEV1_RC_DEVICE_CNTL__CORR_ERR_EN_MASK 0x0001L |
|---|
| 1919 | #define BIF_CFG_DEV1_RC_DEVICE_CNTL__NON_FATAL_ERR_EN_MASK 0x0002L |
|---|
| 1920 | #define BIF_CFG_DEV1_RC_DEVICE_CNTL__FATAL_ERR_EN_MASK 0x0004L |
|---|
| 1921 | #define BIF_CFG_DEV1_RC_DEVICE_CNTL__USR_REPORT_EN_MASK 0x0008L |
|---|
| 1922 | #define BIF_CFG_DEV1_RC_DEVICE_CNTL__RELAXED_ORD_EN_MASK 0x0010L |
|---|
| 1923 | #define BIF_CFG_DEV1_RC_DEVICE_CNTL__MAX_PAYLOAD_SIZE_MASK 0x00E0L |
|---|
| 1924 | #define BIF_CFG_DEV1_RC_DEVICE_CNTL__EXTENDED_TAG_EN_MASK 0x0100L |
|---|
| 1925 | #define BIF_CFG_DEV1_RC_DEVICE_CNTL__PHANTOM_FUNC_EN_MASK 0x0200L |
|---|
| 1926 | #define BIF_CFG_DEV1_RC_DEVICE_CNTL__AUX_POWER_PM_EN_MASK 0x0400L |
|---|
| 1927 | #define BIF_CFG_DEV1_RC_DEVICE_CNTL__NO_SNOOP_EN_MASK 0x0800L |
|---|
| 1928 | #define BIF_CFG_DEV1_RC_DEVICE_CNTL__MAX_READ_REQUEST_SIZE_MASK 0x7000L |
|---|
| 1929 | #define BIF_CFG_DEV1_RC_DEVICE_CNTL__BRIDGE_CFG_RETRY_EN_MASK 0x8000L |
|---|
| 1930 | //BIF_CFG_DEV1_RC_DEVICE_STATUS |
|---|
| 1931 | #define BIF_CFG_DEV1_RC_DEVICE_STATUS__CORR_ERR__SHIFT 0x0 |
|---|
| 1932 | #define BIF_CFG_DEV1_RC_DEVICE_STATUS__NON_FATAL_ERR__SHIFT 0x1 |
|---|
| 1933 | #define BIF_CFG_DEV1_RC_DEVICE_STATUS__FATAL_ERR__SHIFT 0x2 |
|---|
| 1934 | #define BIF_CFG_DEV1_RC_DEVICE_STATUS__USR_DETECTED__SHIFT 0x3 |
|---|
| 1935 | #define BIF_CFG_DEV1_RC_DEVICE_STATUS__AUX_PWR__SHIFT 0x4 |
|---|
| 1936 | #define BIF_CFG_DEV1_RC_DEVICE_STATUS__TRANSACTIONS_PEND__SHIFT 0x5 |
|---|
| 1937 | #define BIF_CFG_DEV1_RC_DEVICE_STATUS__EMER_POWER_REDUCTION_DETECTED__SHIFT 0x6 |
|---|
| 1938 | #define BIF_CFG_DEV1_RC_DEVICE_STATUS__CORR_ERR_MASK 0x0001L |
|---|
| 1939 | #define BIF_CFG_DEV1_RC_DEVICE_STATUS__NON_FATAL_ERR_MASK 0x0002L |
|---|
| 1940 | #define BIF_CFG_DEV1_RC_DEVICE_STATUS__FATAL_ERR_MASK 0x0004L |
|---|
| 1941 | #define BIF_CFG_DEV1_RC_DEVICE_STATUS__USR_DETECTED_MASK 0x0008L |
|---|
| 1942 | #define BIF_CFG_DEV1_RC_DEVICE_STATUS__AUX_PWR_MASK 0x0010L |
|---|
| 1943 | #define BIF_CFG_DEV1_RC_DEVICE_STATUS__TRANSACTIONS_PEND_MASK 0x0020L |
|---|
| 1944 | #define BIF_CFG_DEV1_RC_DEVICE_STATUS__EMER_POWER_REDUCTION_DETECTED_MASK 0x0040L |
|---|
| 1945 | //BIF_CFG_DEV1_RC_LINK_CAP |
|---|
| 1946 | #define BIF_CFG_DEV1_RC_LINK_CAP__LINK_SPEED__SHIFT 0x0 |
|---|
| 1947 | #define BIF_CFG_DEV1_RC_LINK_CAP__LINK_WIDTH__SHIFT 0x4 |
|---|
| 1948 | #define BIF_CFG_DEV1_RC_LINK_CAP__PM_SUPPORT__SHIFT 0xa |
|---|
| 1949 | #define BIF_CFG_DEV1_RC_LINK_CAP__L0S_EXIT_LATENCY__SHIFT 0xc |
|---|
| 1950 | #define BIF_CFG_DEV1_RC_LINK_CAP__L1_EXIT_LATENCY__SHIFT 0xf |
|---|
| 1951 | #define BIF_CFG_DEV1_RC_LINK_CAP__CLOCK_POWER_MANAGEMENT__SHIFT 0x12 |
|---|
| 1952 | #define BIF_CFG_DEV1_RC_LINK_CAP__SURPRISE_DOWN_ERR_REPORTING__SHIFT 0x13 |
|---|
| 1953 | #define BIF_CFG_DEV1_RC_LINK_CAP__DL_ACTIVE_REPORTING_CAPABLE__SHIFT 0x14 |
|---|
| 1954 | #define BIF_CFG_DEV1_RC_LINK_CAP__LINK_BW_NOTIFICATION_CAP__SHIFT 0x15 |
|---|
| 1955 | #define BIF_CFG_DEV1_RC_LINK_CAP__ASPM_OPTIONALITY_COMPLIANCE__SHIFT 0x16 |
|---|
| 1956 | #define BIF_CFG_DEV1_RC_LINK_CAP__PORT_NUMBER__SHIFT 0x18 |
|---|
| 1957 | #define BIF_CFG_DEV1_RC_LINK_CAP__LINK_SPEED_MASK 0x0000000FL |
|---|
| 1958 | #define BIF_CFG_DEV1_RC_LINK_CAP__LINK_WIDTH_MASK 0x000003F0L |
|---|
| 1959 | #define BIF_CFG_DEV1_RC_LINK_CAP__PM_SUPPORT_MASK 0x00000C00L |
|---|
| 1960 | #define BIF_CFG_DEV1_RC_LINK_CAP__L0S_EXIT_LATENCY_MASK 0x00007000L |
|---|
| 1961 | #define BIF_CFG_DEV1_RC_LINK_CAP__L1_EXIT_LATENCY_MASK 0x00038000L |
|---|
| 1962 | #define BIF_CFG_DEV1_RC_LINK_CAP__CLOCK_POWER_MANAGEMENT_MASK 0x00040000L |
|---|
| 1963 | #define BIF_CFG_DEV1_RC_LINK_CAP__SURPRISE_DOWN_ERR_REPORTING_MASK 0x00080000L |
|---|
| 1964 | #define BIF_CFG_DEV1_RC_LINK_CAP__DL_ACTIVE_REPORTING_CAPABLE_MASK 0x00100000L |
|---|
| 1965 | #define BIF_CFG_DEV1_RC_LINK_CAP__LINK_BW_NOTIFICATION_CAP_MASK 0x00200000L |
|---|
| 1966 | #define BIF_CFG_DEV1_RC_LINK_CAP__ASPM_OPTIONALITY_COMPLIANCE_MASK 0x00400000L |
|---|
| 1967 | #define BIF_CFG_DEV1_RC_LINK_CAP__PORT_NUMBER_MASK 0xFF000000L |
|---|
| 1968 | //BIF_CFG_DEV1_RC_LINK_STATUS |
|---|
| 1969 | #define BIF_CFG_DEV1_RC_LINK_STATUS__CURRENT_LINK_SPEED__SHIFT 0x0 |
|---|
| 1970 | #define BIF_CFG_DEV1_RC_LINK_STATUS__NEGOTIATED_LINK_WIDTH__SHIFT 0x4 |
|---|
| 1971 | #define BIF_CFG_DEV1_RC_LINK_STATUS__LINK_TRAINING__SHIFT 0xb |
|---|
| 1972 | #define BIF_CFG_DEV1_RC_LINK_STATUS__SLOT_CLOCK_CFG__SHIFT 0xc |
|---|
| 1973 | #define BIF_CFG_DEV1_RC_LINK_STATUS__DL_ACTIVE__SHIFT 0xd |
|---|
| 1974 | #define BIF_CFG_DEV1_RC_LINK_STATUS__LINK_BW_MANAGEMENT_STATUS__SHIFT 0xe |
|---|
| 1975 | #define BIF_CFG_DEV1_RC_LINK_STATUS__LINK_AUTONOMOUS_BW_STATUS__SHIFT 0xf |
|---|
| 1976 | #define BIF_CFG_DEV1_RC_LINK_STATUS__CURRENT_LINK_SPEED_MASK 0x000FL |
|---|
| 1977 | #define BIF_CFG_DEV1_RC_LINK_STATUS__NEGOTIATED_LINK_WIDTH_MASK 0x03F0L |
|---|
| 1978 | #define BIF_CFG_DEV1_RC_LINK_STATUS__LINK_TRAINING_MASK 0x0800L |
|---|
| 1979 | #define BIF_CFG_DEV1_RC_LINK_STATUS__SLOT_CLOCK_CFG_MASK 0x1000L |
|---|
| 1980 | #define BIF_CFG_DEV1_RC_LINK_STATUS__DL_ACTIVE_MASK 0x2000L |
|---|
| 1981 | #define BIF_CFG_DEV1_RC_LINK_STATUS__LINK_BW_MANAGEMENT_STATUS_MASK 0x4000L |
|---|
| 1982 | #define BIF_CFG_DEV1_RC_LINK_STATUS__LINK_AUTONOMOUS_BW_STATUS_MASK 0x8000L |
|---|
| 1983 | //BIF_CFG_DEV1_RC_SLOT_CAP |
|---|
| 1984 | #define BIF_CFG_DEV1_RC_SLOT_CAP__ATTN_BUTTON_PRESENT__SHIFT 0x0 |
|---|
| 1985 | #define BIF_CFG_DEV1_RC_SLOT_CAP__PWR_CONTROLLER_PRESENT__SHIFT 0x1 |
|---|
| 1986 | #define BIF_CFG_DEV1_RC_SLOT_CAP__MRL_SENSOR_PRESENT__SHIFT 0x2 |
|---|
| 1987 | #define BIF_CFG_DEV1_RC_SLOT_CAP__ATTN_INDICATOR_PRESENT__SHIFT 0x3 |
|---|
| 1988 | #define BIF_CFG_DEV1_RC_SLOT_CAP__PWR_INDICATOR_PRESENT__SHIFT 0x4 |
|---|
| 1989 | #define BIF_CFG_DEV1_RC_SLOT_CAP__HOTPLUG_SURPRISE__SHIFT 0x5 |
|---|
| 1990 | #define BIF_CFG_DEV1_RC_SLOT_CAP__HOTPLUG_CAPABLE__SHIFT 0x6 |
|---|
| 1991 | #define BIF_CFG_DEV1_RC_SLOT_CAP__SLOT_PWR_LIMIT_VALUE__SHIFT 0x7 |
|---|
| 1992 | #define BIF_CFG_DEV1_RC_SLOT_CAP__SLOT_PWR_LIMIT_SCALE__SHIFT 0xf |
|---|
| 1993 | #define BIF_CFG_DEV1_RC_SLOT_CAP__ELECTROMECH_INTERLOCK_PRESENT__SHIFT 0x11 |
|---|
| 1994 | #define BIF_CFG_DEV1_RC_SLOT_CAP__NO_COMMAND_COMPLETED_SUPPORTED__SHIFT 0x12 |
|---|
| 1995 | #define BIF_CFG_DEV1_RC_SLOT_CAP__PHYSICAL_SLOT_NUM__SHIFT 0x13 |
|---|
| 1996 | #define BIF_CFG_DEV1_RC_SLOT_CAP__ATTN_BUTTON_PRESENT_MASK 0x00000001L |
|---|
| 1997 | #define BIF_CFG_DEV1_RC_SLOT_CAP__PWR_CONTROLLER_PRESENT_MASK 0x00000002L |
|---|
| 1998 | #define BIF_CFG_DEV1_RC_SLOT_CAP__MRL_SENSOR_PRESENT_MASK 0x00000004L |
|---|
| 1999 | #define BIF_CFG_DEV1_RC_SLOT_CAP__ATTN_INDICATOR_PRESENT_MASK 0x00000008L |
|---|
| 2000 | #define BIF_CFG_DEV1_RC_SLOT_CAP__PWR_INDICATOR_PRESENT_MASK 0x00000010L |
|---|
| 2001 | #define BIF_CFG_DEV1_RC_SLOT_CAP__HOTPLUG_SURPRISE_MASK 0x00000020L |
|---|
| 2002 | #define BIF_CFG_DEV1_RC_SLOT_CAP__HOTPLUG_CAPABLE_MASK 0x00000040L |
|---|
| 2003 | #define BIF_CFG_DEV1_RC_SLOT_CAP__SLOT_PWR_LIMIT_VALUE_MASK 0x00007F80L |
|---|
| 2004 | #define BIF_CFG_DEV1_RC_SLOT_CAP__SLOT_PWR_LIMIT_SCALE_MASK 0x00018000L |
|---|
| 2005 | #define BIF_CFG_DEV1_RC_SLOT_CAP__ELECTROMECH_INTERLOCK_PRESENT_MASK 0x00020000L |
|---|
| 2006 | #define BIF_CFG_DEV1_RC_SLOT_CAP__NO_COMMAND_COMPLETED_SUPPORTED_MASK 0x00040000L |
|---|
| 2007 | #define BIF_CFG_DEV1_RC_SLOT_CAP__PHYSICAL_SLOT_NUM_MASK 0xFFF80000L |
|---|
| 2008 | //BIF_CFG_DEV1_RC_SLOT_CNTL |
|---|
| 2009 | #define BIF_CFG_DEV1_RC_SLOT_CNTL__ATTN_BUTTON_PRESSED_EN__SHIFT 0x0 |
|---|
| 2010 | #define BIF_CFG_DEV1_RC_SLOT_CNTL__PWR_FAULT_DETECTED_EN__SHIFT 0x1 |
|---|
| 2011 | #define BIF_CFG_DEV1_RC_SLOT_CNTL__MRL_SENSOR_CHANGED_EN__SHIFT 0x2 |
|---|
| 2012 | #define BIF_CFG_DEV1_RC_SLOT_CNTL__PRESENCE_DETECT_CHANGED_EN__SHIFT 0x3 |
|---|
| 2013 | #define BIF_CFG_DEV1_RC_SLOT_CNTL__COMMAND_COMPLETED_INTR_EN__SHIFT 0x4 |
|---|
| 2014 | #define BIF_CFG_DEV1_RC_SLOT_CNTL__HOTPLUG_INTR_EN__SHIFT 0x5 |
|---|
| 2015 | #define BIF_CFG_DEV1_RC_SLOT_CNTL__ATTN_INDICATOR_CNTL__SHIFT 0x6 |
|---|
| 2016 | #define BIF_CFG_DEV1_RC_SLOT_CNTL__PWR_INDICATOR_CNTL__SHIFT 0x8 |
|---|
| 2017 | #define BIF_CFG_DEV1_RC_SLOT_CNTL__PWR_CONTROLLER_CNTL__SHIFT 0xa |
|---|
| 2018 | #define BIF_CFG_DEV1_RC_SLOT_CNTL__ELECTROMECH_INTERLOCK_CNTL__SHIFT 0xb |
|---|
| 2019 | #define BIF_CFG_DEV1_RC_SLOT_CNTL__DL_STATE_CHANGED_EN__SHIFT 0xc |
|---|
| 2020 | #define BIF_CFG_DEV1_RC_SLOT_CNTL__AUTO_SLOT_PWR_LIMIT_DISABLE__SHIFT 0xd |
|---|
| 2021 | #define BIF_CFG_DEV1_RC_SLOT_CNTL__ATTN_BUTTON_PRESSED_EN_MASK 0x0001L |
|---|
| 2022 | #define BIF_CFG_DEV1_RC_SLOT_CNTL__PWR_FAULT_DETECTED_EN_MASK 0x0002L |
|---|
| 2023 | #define BIF_CFG_DEV1_RC_SLOT_CNTL__MRL_SENSOR_CHANGED_EN_MASK 0x0004L |
|---|
| 2024 | #define BIF_CFG_DEV1_RC_SLOT_CNTL__PRESENCE_DETECT_CHANGED_EN_MASK 0x0008L |
|---|
| 2025 | #define BIF_CFG_DEV1_RC_SLOT_CNTL__COMMAND_COMPLETED_INTR_EN_MASK 0x0010L |
|---|
| 2026 | #define BIF_CFG_DEV1_RC_SLOT_CNTL__HOTPLUG_INTR_EN_MASK 0x0020L |
|---|
| 2027 | #define BIF_CFG_DEV1_RC_SLOT_CNTL__ATTN_INDICATOR_CNTL_MASK 0x00C0L |
|---|
| 2028 | #define BIF_CFG_DEV1_RC_SLOT_CNTL__PWR_INDICATOR_CNTL_MASK 0x0300L |
|---|
| 2029 | #define BIF_CFG_DEV1_RC_SLOT_CNTL__PWR_CONTROLLER_CNTL_MASK 0x0400L |
|---|
| 2030 | #define BIF_CFG_DEV1_RC_SLOT_CNTL__ELECTROMECH_INTERLOCK_CNTL_MASK 0x0800L |
|---|
| 2031 | #define BIF_CFG_DEV1_RC_SLOT_CNTL__DL_STATE_CHANGED_EN_MASK 0x1000L |
|---|
| 2032 | #define BIF_CFG_DEV1_RC_SLOT_CNTL__AUTO_SLOT_PWR_LIMIT_DISABLE_MASK 0x2000L |
|---|
| 2033 | //BIF_CFG_DEV1_RC_SLOT_STATUS |
|---|
| 2034 | #define BIF_CFG_DEV1_RC_SLOT_STATUS__ATTN_BUTTON_PRESSED__SHIFT 0x0 |
|---|
| 2035 | #define BIF_CFG_DEV1_RC_SLOT_STATUS__PWR_FAULT_DETECTED__SHIFT 0x1 |
|---|
| 2036 | #define BIF_CFG_DEV1_RC_SLOT_STATUS__MRL_SENSOR_CHANGED__SHIFT 0x2 |
|---|
| 2037 | #define BIF_CFG_DEV1_RC_SLOT_STATUS__PRESENCE_DETECT_CHANGED__SHIFT 0x3 |
|---|
| 2038 | #define BIF_CFG_DEV1_RC_SLOT_STATUS__COMMAND_COMPLETED__SHIFT 0x4 |
|---|
| 2039 | #define BIF_CFG_DEV1_RC_SLOT_STATUS__MRL_SENSOR_STATE__SHIFT 0x5 |
|---|
| 2040 | #define BIF_CFG_DEV1_RC_SLOT_STATUS__PRESENCE_DETECT_STATE__SHIFT 0x6 |
|---|
| 2041 | #define BIF_CFG_DEV1_RC_SLOT_STATUS__ELECTROMECH_INTERLOCK_STATUS__SHIFT 0x7 |
|---|
| 2042 | #define BIF_CFG_DEV1_RC_SLOT_STATUS__DL_STATE_CHANGED__SHIFT 0x8 |
|---|
| 2043 | #define BIF_CFG_DEV1_RC_SLOT_STATUS__ATTN_BUTTON_PRESSED_MASK 0x0001L |
|---|
| 2044 | #define BIF_CFG_DEV1_RC_SLOT_STATUS__PWR_FAULT_DETECTED_MASK 0x0002L |
|---|
| 2045 | #define BIF_CFG_DEV1_RC_SLOT_STATUS__MRL_SENSOR_CHANGED_MASK 0x0004L |
|---|
| 2046 | #define BIF_CFG_DEV1_RC_SLOT_STATUS__PRESENCE_DETECT_CHANGED_MASK 0x0008L |
|---|
| 2047 | #define BIF_CFG_DEV1_RC_SLOT_STATUS__COMMAND_COMPLETED_MASK 0x0010L |
|---|
| 2048 | #define BIF_CFG_DEV1_RC_SLOT_STATUS__MRL_SENSOR_STATE_MASK 0x0020L |
|---|
| 2049 | #define BIF_CFG_DEV1_RC_SLOT_STATUS__PRESENCE_DETECT_STATE_MASK 0x0040L |
|---|
| 2050 | #define BIF_CFG_DEV1_RC_SLOT_STATUS__ELECTROMECH_INTERLOCK_STATUS_MASK 0x0080L |
|---|
| 2051 | #define BIF_CFG_DEV1_RC_SLOT_STATUS__DL_STATE_CHANGED_MASK 0x0100L |
|---|
| 2052 | //BIF_CFG_DEV1_RC_ROOT_CNTL |
|---|
| 2053 | #define BIF_CFG_DEV1_RC_ROOT_CNTL__SERR_ON_CORR_ERR_EN__SHIFT 0x0 |
|---|
| 2054 | #define BIF_CFG_DEV1_RC_ROOT_CNTL__SERR_ON_NONFATAL_ERR_EN__SHIFT 0x1 |
|---|
| 2055 | #define BIF_CFG_DEV1_RC_ROOT_CNTL__SERR_ON_FATAL_ERR_EN__SHIFT 0x2 |
|---|
| 2056 | #define BIF_CFG_DEV1_RC_ROOT_CNTL__PM_INTERRUPT_EN__SHIFT 0x3 |
|---|
| 2057 | #define BIF_CFG_DEV1_RC_ROOT_CNTL__CRS_SOFTWARE_VISIBILITY_EN__SHIFT 0x4 |
|---|
| 2058 | #define BIF_CFG_DEV1_RC_ROOT_CNTL__SERR_ON_CORR_ERR_EN_MASK 0x0001L |
|---|
| 2059 | #define BIF_CFG_DEV1_RC_ROOT_CNTL__SERR_ON_NONFATAL_ERR_EN_MASK 0x0002L |
|---|
| 2060 | #define BIF_CFG_DEV1_RC_ROOT_CNTL__SERR_ON_FATAL_ERR_EN_MASK 0x0004L |
|---|
| 2061 | #define BIF_CFG_DEV1_RC_ROOT_CNTL__PM_INTERRUPT_EN_MASK 0x0008L |
|---|
| 2062 | #define BIF_CFG_DEV1_RC_ROOT_CNTL__CRS_SOFTWARE_VISIBILITY_EN_MASK 0x0010L |
|---|
| 2063 | //BIF_CFG_DEV1_RC_ROOT_CAP |
|---|
| 2064 | #define BIF_CFG_DEV1_RC_ROOT_CAP__CRS_SOFTWARE_VISIBILITY__SHIFT 0x0 |
|---|
| 2065 | #define BIF_CFG_DEV1_RC_ROOT_CAP__CRS_SOFTWARE_VISIBILITY_MASK 0x0001L |
|---|
| 2066 | //BIF_CFG_DEV1_RC_ROOT_STATUS |
|---|
| 2067 | #define BIF_CFG_DEV1_RC_ROOT_STATUS__PME_REQUESTOR_ID__SHIFT 0x0 |
|---|
| 2068 | #define BIF_CFG_DEV1_RC_ROOT_STATUS__PME_STATUS__SHIFT 0x10 |
|---|
| 2069 | #define BIF_CFG_DEV1_RC_ROOT_STATUS__PME_PENDING__SHIFT 0x11 |
|---|
| 2070 | #define BIF_CFG_DEV1_RC_ROOT_STATUS__PME_REQUESTOR_ID_MASK 0x0000FFFFL |
|---|
| 2071 | #define BIF_CFG_DEV1_RC_ROOT_STATUS__PME_STATUS_MASK 0x00010000L |
|---|
| 2072 | #define BIF_CFG_DEV1_RC_ROOT_STATUS__PME_PENDING_MASK 0x00020000L |
|---|
| 2073 | //BIF_CFG_DEV1_RC_DEVICE_CAP2 |
|---|
| 2074 | #define BIF_CFG_DEV1_RC_DEVICE_CAP2__CPL_TIMEOUT_RANGE_SUPPORTED__SHIFT 0x0 |
|---|
| 2075 | #define BIF_CFG_DEV1_RC_DEVICE_CAP2__CPL_TIMEOUT_DIS_SUPPORTED__SHIFT 0x4 |
|---|
| 2076 | #define BIF_CFG_DEV1_RC_DEVICE_CAP2__ARI_FORWARDING_SUPPORTED__SHIFT 0x5 |
|---|
| 2077 | #define BIF_CFG_DEV1_RC_DEVICE_CAP2__ATOMICOP_ROUTING_SUPPORTED__SHIFT 0x6 |
|---|
| 2078 | #define BIF_CFG_DEV1_RC_DEVICE_CAP2__ATOMICOP_32CMPLT_SUPPORTED__SHIFT 0x7 |
|---|
| 2079 | #define BIF_CFG_DEV1_RC_DEVICE_CAP2__ATOMICOP_64CMPLT_SUPPORTED__SHIFT 0x8 |
|---|
| 2080 | #define BIF_CFG_DEV1_RC_DEVICE_CAP2__CAS128_CMPLT_SUPPORTED__SHIFT 0x9 |
|---|
| 2081 | #define BIF_CFG_DEV1_RC_DEVICE_CAP2__NO_RO_ENABLED_P2P_PASSING__SHIFT 0xa |
|---|
| 2082 | #define BIF_CFG_DEV1_RC_DEVICE_CAP2__LTR_SUPPORTED__SHIFT 0xb |
|---|
| 2083 | #define BIF_CFG_DEV1_RC_DEVICE_CAP2__TPH_CPLR_SUPPORTED__SHIFT 0xc |
|---|
| 2084 | #define BIF_CFG_DEV1_RC_DEVICE_CAP2__LN_SYSTEM_CLS__SHIFT 0xe |
|---|
| 2085 | #define BIF_CFG_DEV1_RC_DEVICE_CAP2__TEN_BIT_TAG_COMPLETER_SUPPORTED__SHIFT 0x10 |
|---|
| 2086 | #define BIF_CFG_DEV1_RC_DEVICE_CAP2__TEN_BIT_TAG_REQUESTER_SUPPORTED__SHIFT 0x11 |
|---|
| 2087 | #define BIF_CFG_DEV1_RC_DEVICE_CAP2__OBFF_SUPPORTED__SHIFT 0x12 |
|---|
| 2088 | #define BIF_CFG_DEV1_RC_DEVICE_CAP2__EXTENDED_FMT_FIELD_SUPPORTED__SHIFT 0x14 |
|---|
| 2089 | #define BIF_CFG_DEV1_RC_DEVICE_CAP2__END_END_TLP_PREFIX_SUPPORTED__SHIFT 0x15 |
|---|
| 2090 | #define BIF_CFG_DEV1_RC_DEVICE_CAP2__MAX_END_END_TLP_PREFIXES__SHIFT 0x16 |
|---|
| 2091 | #define BIF_CFG_DEV1_RC_DEVICE_CAP2__EMER_POWER_REDUCTION_SUPPORTED__SHIFT 0x18 |
|---|
| 2092 | #define BIF_CFG_DEV1_RC_DEVICE_CAP2__EMER_POWER_REDUCTION_INIT_REQ__SHIFT 0x1a |
|---|
| 2093 | #define BIF_CFG_DEV1_RC_DEVICE_CAP2__FRS_SUPPORTED__SHIFT 0x1f |
|---|
| 2094 | #define BIF_CFG_DEV1_RC_DEVICE_CAP2__CPL_TIMEOUT_RANGE_SUPPORTED_MASK 0x0000000FL |
|---|
| 2095 | #define BIF_CFG_DEV1_RC_DEVICE_CAP2__CPL_TIMEOUT_DIS_SUPPORTED_MASK 0x00000010L |
|---|
| 2096 | #define BIF_CFG_DEV1_RC_DEVICE_CAP2__ARI_FORWARDING_SUPPORTED_MASK 0x00000020L |
|---|
| 2097 | #define BIF_CFG_DEV1_RC_DEVICE_CAP2__ATOMICOP_ROUTING_SUPPORTED_MASK 0x00000040L |
|---|
| 2098 | #define BIF_CFG_DEV1_RC_DEVICE_CAP2__ATOMICOP_32CMPLT_SUPPORTED_MASK 0x00000080L |
|---|
| 2099 | #define BIF_CFG_DEV1_RC_DEVICE_CAP2__ATOMICOP_64CMPLT_SUPPORTED_MASK 0x00000100L |
|---|
| 2100 | #define BIF_CFG_DEV1_RC_DEVICE_CAP2__CAS128_CMPLT_SUPPORTED_MASK 0x00000200L |
|---|
| 2101 | #define BIF_CFG_DEV1_RC_DEVICE_CAP2__NO_RO_ENABLED_P2P_PASSING_MASK 0x00000400L |
|---|
| 2102 | #define BIF_CFG_DEV1_RC_DEVICE_CAP2__LTR_SUPPORTED_MASK 0x00000800L |
|---|
| 2103 | #define BIF_CFG_DEV1_RC_DEVICE_CAP2__TPH_CPLR_SUPPORTED_MASK 0x00003000L |
|---|
| 2104 | #define BIF_CFG_DEV1_RC_DEVICE_CAP2__LN_SYSTEM_CLS_MASK 0x0000C000L |
|---|
| 2105 | #define BIF_CFG_DEV1_RC_DEVICE_CAP2__TEN_BIT_TAG_COMPLETER_SUPPORTED_MASK 0x00010000L |
|---|
| 2106 | #define BIF_CFG_DEV1_RC_DEVICE_CAP2__TEN_BIT_TAG_REQUESTER_SUPPORTED_MASK 0x00020000L |
|---|
| 2107 | #define BIF_CFG_DEV1_RC_DEVICE_CAP2__OBFF_SUPPORTED_MASK 0x000C0000L |
|---|
| 2108 | #define BIF_CFG_DEV1_RC_DEVICE_CAP2__EXTENDED_FMT_FIELD_SUPPORTED_MASK 0x00100000L |
|---|
| 2109 | #define BIF_CFG_DEV1_RC_DEVICE_CAP2__END_END_TLP_PREFIX_SUPPORTED_MASK 0x00200000L |
|---|
| 2110 | #define BIF_CFG_DEV1_RC_DEVICE_CAP2__MAX_END_END_TLP_PREFIXES_MASK 0x00C00000L |
|---|
| 2111 | #define BIF_CFG_DEV1_RC_DEVICE_CAP2__EMER_POWER_REDUCTION_SUPPORTED_MASK 0x03000000L |
|---|
| 2112 | #define BIF_CFG_DEV1_RC_DEVICE_CAP2__EMER_POWER_REDUCTION_INIT_REQ_MASK 0x04000000L |
|---|
| 2113 | #define BIF_CFG_DEV1_RC_DEVICE_CAP2__FRS_SUPPORTED_MASK 0x80000000L |
|---|
| 2114 | //BIF_CFG_DEV1_RC_DEVICE_CNTL2 |
|---|
| 2115 | #define BIF_CFG_DEV1_RC_DEVICE_CNTL2__CPL_TIMEOUT_VALUE__SHIFT 0x0 |
|---|
| 2116 | #define BIF_CFG_DEV1_RC_DEVICE_CNTL2__CPL_TIMEOUT_DIS__SHIFT 0x4 |
|---|
| 2117 | #define BIF_CFG_DEV1_RC_DEVICE_CNTL2__ARI_FORWARDING_EN__SHIFT 0x5 |
|---|
| 2118 | #define BIF_CFG_DEV1_RC_DEVICE_CNTL2__ATOMICOP_REQUEST_EN__SHIFT 0x6 |
|---|
| 2119 | #define BIF_CFG_DEV1_RC_DEVICE_CNTL2__ATOMICOP_EGRESS_BLOCKING__SHIFT 0x7 |
|---|
| 2120 | #define BIF_CFG_DEV1_RC_DEVICE_CNTL2__IDO_REQUEST_ENABLE__SHIFT 0x8 |
|---|
| 2121 | #define BIF_CFG_DEV1_RC_DEVICE_CNTL2__IDO_COMPLETION_ENABLE__SHIFT 0x9 |
|---|
| 2122 | #define BIF_CFG_DEV1_RC_DEVICE_CNTL2__LTR_EN__SHIFT 0xa |
|---|
| 2123 | #define BIF_CFG_DEV1_RC_DEVICE_CNTL2__EMER_POWER_REDUCTION_REQUEST__SHIFT 0xb |
|---|
| 2124 | #define BIF_CFG_DEV1_RC_DEVICE_CNTL2__TEN_BIT_TAG_REQUESTER_ENABLE__SHIFT 0xc |
|---|
| 2125 | #define BIF_CFG_DEV1_RC_DEVICE_CNTL2__OBFF_EN__SHIFT 0xd |
|---|
| 2126 | #define BIF_CFG_DEV1_RC_DEVICE_CNTL2__END_END_TLP_PREFIX_BLOCKING__SHIFT 0xf |
|---|
| 2127 | #define BIF_CFG_DEV1_RC_DEVICE_CNTL2__CPL_TIMEOUT_VALUE_MASK 0x000FL |
|---|
| 2128 | #define BIF_CFG_DEV1_RC_DEVICE_CNTL2__CPL_TIMEOUT_DIS_MASK 0x0010L |
|---|
| 2129 | #define BIF_CFG_DEV1_RC_DEVICE_CNTL2__ARI_FORWARDING_EN_MASK 0x0020L |
|---|
| 2130 | #define BIF_CFG_DEV1_RC_DEVICE_CNTL2__ATOMICOP_REQUEST_EN_MASK 0x0040L |
|---|
| 2131 | #define BIF_CFG_DEV1_RC_DEVICE_CNTL2__ATOMICOP_EGRESS_BLOCKING_MASK 0x0080L |
|---|
| 2132 | #define BIF_CFG_DEV1_RC_DEVICE_CNTL2__IDO_REQUEST_ENABLE_MASK 0x0100L |
|---|
| 2133 | #define BIF_CFG_DEV1_RC_DEVICE_CNTL2__IDO_COMPLETION_ENABLE_MASK 0x0200L |
|---|
| 2134 | #define BIF_CFG_DEV1_RC_DEVICE_CNTL2__LTR_EN_MASK 0x0400L |
|---|
| 2135 | #define BIF_CFG_DEV1_RC_DEVICE_CNTL2__EMER_POWER_REDUCTION_REQUEST_MASK 0x0800L |
|---|
| 2136 | #define BIF_CFG_DEV1_RC_DEVICE_CNTL2__TEN_BIT_TAG_REQUESTER_ENABLE_MASK 0x1000L |
|---|
| 2137 | #define BIF_CFG_DEV1_RC_DEVICE_CNTL2__OBFF_EN_MASK 0x6000L |
|---|
| 2138 | #define BIF_CFG_DEV1_RC_DEVICE_CNTL2__END_END_TLP_PREFIX_BLOCKING_MASK 0x8000L |
|---|
| 2139 | //BIF_CFG_DEV1_RC_DEVICE_STATUS2 |
|---|
| 2140 | #define BIF_CFG_DEV1_RC_DEVICE_STATUS2__RESERVED__SHIFT 0x0 |
|---|
| 2141 | #define BIF_CFG_DEV1_RC_DEVICE_STATUS2__RESERVED_MASK 0xFFFFL |
|---|
| 2142 | //BIF_CFG_DEV1_RC_LINK_STATUS2 |
|---|
| 2143 | #define BIF_CFG_DEV1_RC_LINK_STATUS2__CUR_DEEMPHASIS_LEVEL__SHIFT 0x0 |
|---|
| 2144 | #define BIF_CFG_DEV1_RC_LINK_STATUS2__EQUALIZATION_COMPLETE_8GT__SHIFT 0x1 |
|---|
| 2145 | #define BIF_CFG_DEV1_RC_LINK_STATUS2__EQUALIZATION_PHASE1_SUCCESS_8GT__SHIFT 0x2 |
|---|
| 2146 | #define BIF_CFG_DEV1_RC_LINK_STATUS2__EQUALIZATION_PHASE2_SUCCESS_8GT__SHIFT 0x3 |
|---|
| 2147 | #define BIF_CFG_DEV1_RC_LINK_STATUS2__EQUALIZATION_PHASE3_SUCCESS_8GT__SHIFT 0x4 |
|---|
| 2148 | #define BIF_CFG_DEV1_RC_LINK_STATUS2__LINK_EQUALIZATION_REQUEST_8GT__SHIFT 0x5 |
|---|
| 2149 | #define BIF_CFG_DEV1_RC_LINK_STATUS2__RTM1_PRESENCE_DET__SHIFT 0x6 |
|---|
| 2150 | #define BIF_CFG_DEV1_RC_LINK_STATUS2__RTM2_PRESENCE_DET__SHIFT 0x7 |
|---|
| 2151 | #define BIF_CFG_DEV1_RC_LINK_STATUS2__CROSSLINK_RESOLUTION__SHIFT 0x8 |
|---|
| 2152 | #define BIF_CFG_DEV1_RC_LINK_STATUS2__DOWNSTREAM_COMPONENT_PRESENCE__SHIFT 0xc |
|---|
| 2153 | #define BIF_CFG_DEV1_RC_LINK_STATUS2__DRS_MESSAGE_RECEIVED__SHIFT 0xf |
|---|
| 2154 | #define BIF_CFG_DEV1_RC_LINK_STATUS2__CUR_DEEMPHASIS_LEVEL_MASK 0x0001L |
|---|
| 2155 | #define BIF_CFG_DEV1_RC_LINK_STATUS2__EQUALIZATION_COMPLETE_8GT_MASK 0x0002L |
|---|
| 2156 | #define BIF_CFG_DEV1_RC_LINK_STATUS2__EQUALIZATION_PHASE1_SUCCESS_8GT_MASK 0x0004L |
|---|
| 2157 | #define BIF_CFG_DEV1_RC_LINK_STATUS2__EQUALIZATION_PHASE2_SUCCESS_8GT_MASK 0x0008L |
|---|
| 2158 | #define BIF_CFG_DEV1_RC_LINK_STATUS2__EQUALIZATION_PHASE3_SUCCESS_8GT_MASK 0x0010L |
|---|
| 2159 | #define BIF_CFG_DEV1_RC_LINK_STATUS2__LINK_EQUALIZATION_REQUEST_8GT_MASK 0x0020L |
|---|
| 2160 | #define BIF_CFG_DEV1_RC_LINK_STATUS2__RTM1_PRESENCE_DET_MASK 0x0040L |
|---|
| 2161 | #define BIF_CFG_DEV1_RC_LINK_STATUS2__RTM2_PRESENCE_DET_MASK 0x0080L |
|---|
| 2162 | #define BIF_CFG_DEV1_RC_LINK_STATUS2__CROSSLINK_RESOLUTION_MASK 0x0300L |
|---|
| 2163 | #define BIF_CFG_DEV1_RC_LINK_STATUS2__DOWNSTREAM_COMPONENT_PRESENCE_MASK 0x7000L |
|---|
| 2164 | #define BIF_CFG_DEV1_RC_LINK_STATUS2__DRS_MESSAGE_RECEIVED_MASK 0x8000L |
|---|
| 2165 | //BIF_CFG_DEV1_RC_SLOT_CAP2 |
|---|
| 2166 | #define BIF_CFG_DEV1_RC_SLOT_CAP2__RESERVED__SHIFT 0x0 |
|---|
| 2167 | #define BIF_CFG_DEV1_RC_SLOT_CAP2__RESERVED_MASK 0xFFFFFFFFL |
|---|
| 2168 | //BIF_CFG_DEV1_RC_SLOT_CNTL2 |
|---|
| 2169 | #define BIF_CFG_DEV1_RC_SLOT_CNTL2__RESERVED__SHIFT 0x0 |
|---|
| 2170 | #define BIF_CFG_DEV1_RC_SLOT_CNTL2__RESERVED_MASK 0xFFFFL |
|---|
| 2171 | //BIF_CFG_DEV1_RC_SLOT_STATUS2 |
|---|
| 2172 | #define BIF_CFG_DEV1_RC_SLOT_STATUS2__RESERVED__SHIFT 0x0 |
|---|
| 2173 | #define BIF_CFG_DEV1_RC_SLOT_STATUS2__RESERVED_MASK 0xFFFFL |
|---|
| 2174 | //BIF_CFG_DEV1_RC_MSI_CAP_LIST |
|---|
| 2175 | #define BIF_CFG_DEV1_RC_MSI_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 2176 | #define BIF_CFG_DEV1_RC_MSI_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
|---|
| 2177 | #define BIF_CFG_DEV1_RC_MSI_CAP_LIST__CAP_ID_MASK 0x00FFL |
|---|
| 2178 | #define BIF_CFG_DEV1_RC_MSI_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
|---|
| 2179 | //BIF_CFG_DEV1_RC_MSI_MSG_CNTL |
|---|
| 2180 | #define BIF_CFG_DEV1_RC_MSI_MSG_CNTL__MSI_EN__SHIFT 0x0 |
|---|
| 2181 | #define BIF_CFG_DEV1_RC_MSI_MSG_CNTL__MSI_MULTI_CAP__SHIFT 0x1 |
|---|
| 2182 | #define BIF_CFG_DEV1_RC_MSI_MSG_CNTL__MSI_MULTI_EN__SHIFT 0x4 |
|---|
| 2183 | #define BIF_CFG_DEV1_RC_MSI_MSG_CNTL__MSI_64BIT__SHIFT 0x7 |
|---|
| 2184 | #define BIF_CFG_DEV1_RC_MSI_MSG_CNTL__MSI_PERVECTOR_MASKING_CAP__SHIFT 0x8 |
|---|
| 2185 | #define BIF_CFG_DEV1_RC_MSI_MSG_CNTL__MSI_EXT_MSG_DATA_CAP__SHIFT 0x9 |
|---|
| 2186 | #define BIF_CFG_DEV1_RC_MSI_MSG_CNTL__MSI_EXT_MSG_DATA_EN__SHIFT 0xa |
|---|
| 2187 | #define BIF_CFG_DEV1_RC_MSI_MSG_CNTL__MSI_EN_MASK 0x0001L |
|---|
| 2188 | #define BIF_CFG_DEV1_RC_MSI_MSG_CNTL__MSI_MULTI_CAP_MASK 0x000EL |
|---|
| 2189 | #define BIF_CFG_DEV1_RC_MSI_MSG_CNTL__MSI_MULTI_EN_MASK 0x0070L |
|---|
| 2190 | #define BIF_CFG_DEV1_RC_MSI_MSG_CNTL__MSI_64BIT_MASK 0x0080L |
|---|
| 2191 | #define BIF_CFG_DEV1_RC_MSI_MSG_CNTL__MSI_PERVECTOR_MASKING_CAP_MASK 0x0100L |
|---|
| 2192 | #define BIF_CFG_DEV1_RC_MSI_MSG_CNTL__MSI_EXT_MSG_DATA_CAP_MASK 0x0200L |
|---|
| 2193 | #define BIF_CFG_DEV1_RC_MSI_MSG_CNTL__MSI_EXT_MSG_DATA_EN_MASK 0x0400L |
|---|
| 2194 | //BIF_CFG_DEV1_RC_MSI_MSG_ADDR_LO |
|---|
| 2195 | #define BIF_CFG_DEV1_RC_MSI_MSG_ADDR_LO__MSI_MSG_ADDR_LO__SHIFT 0x2 |
|---|
| 2196 | #define BIF_CFG_DEV1_RC_MSI_MSG_ADDR_LO__MSI_MSG_ADDR_LO_MASK 0xFFFFFFFCL |
|---|
| 2197 | //BIF_CFG_DEV1_RC_MSI_MSG_ADDR_HI |
|---|
| 2198 | #define BIF_CFG_DEV1_RC_MSI_MSG_ADDR_HI__MSI_MSG_ADDR_HI__SHIFT 0x0 |
|---|
| 2199 | #define BIF_CFG_DEV1_RC_MSI_MSG_ADDR_HI__MSI_MSG_ADDR_HI_MASK 0xFFFFFFFFL |
|---|
| 2200 | //BIF_CFG_DEV1_RC_MSI_MSG_DATA |
|---|
| 2201 | #define BIF_CFG_DEV1_RC_MSI_MSG_DATA__MSI_DATA__SHIFT 0x0 |
|---|
| 2202 | #define BIF_CFG_DEV1_RC_MSI_MSG_DATA__MSI_DATA_MASK 0xFFFFL |
|---|
| 2203 | //BIF_CFG_DEV1_RC_MSI_EXT_MSG_DATA |
|---|
| 2204 | #define BIF_CFG_DEV1_RC_MSI_EXT_MSG_DATA__MSI_EXT_DATA__SHIFT 0x0 |
|---|
| 2205 | #define BIF_CFG_DEV1_RC_MSI_EXT_MSG_DATA__MSI_EXT_DATA_MASK 0xFFFFL |
|---|
| 2206 | //BIF_CFG_DEV1_RC_MSI_MSG_DATA_64 |
|---|
| 2207 | #define BIF_CFG_DEV1_RC_MSI_MSG_DATA_64__MSI_DATA_64__SHIFT 0x0 |
|---|
| 2208 | #define BIF_CFG_DEV1_RC_MSI_MSG_DATA_64__MSI_DATA_64_MASK 0xFFFFL |
|---|
| 2209 | //BIF_CFG_DEV1_RC_MSI_EXT_MSG_DATA_64 |
|---|
| 2210 | #define BIF_CFG_DEV1_RC_MSI_EXT_MSG_DATA_64__MSI_EXT_DATA_64__SHIFT 0x0 |
|---|
| 2211 | #define BIF_CFG_DEV1_RC_MSI_EXT_MSG_DATA_64__MSI_EXT_DATA_64_MASK 0xFFFFL |
|---|
| 2212 | //BIF_CFG_DEV1_RC_SSID_CAP_LIST |
|---|
| 2213 | #define BIF_CFG_DEV1_RC_SSID_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 2214 | #define BIF_CFG_DEV1_RC_SSID_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
|---|
| 2215 | #define BIF_CFG_DEV1_RC_SSID_CAP_LIST__CAP_ID_MASK 0x00FFL |
|---|
| 2216 | #define BIF_CFG_DEV1_RC_SSID_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
|---|
| 2217 | //BIF_CFG_DEV1_RC_SSID_CAP |
|---|
| 2218 | #define BIF_CFG_DEV1_RC_SSID_CAP__SUBSYSTEM_VENDOR_ID__SHIFT 0x0 |
|---|
| 2219 | #define BIF_CFG_DEV1_RC_SSID_CAP__SUBSYSTEM_ID__SHIFT 0x10 |
|---|
| 2220 | #define BIF_CFG_DEV1_RC_SSID_CAP__SUBSYSTEM_VENDOR_ID_MASK 0x0000FFFFL |
|---|
| 2221 | #define BIF_CFG_DEV1_RC_SSID_CAP__SUBSYSTEM_ID_MASK 0xFFFF0000L |
|---|
| 2222 | //BIF_CFG_DEV1_RC_MSI_MAP_CAP_LIST |
|---|
| 2223 | #define BIF_CFG_DEV1_RC_MSI_MAP_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 2224 | #define BIF_CFG_DEV1_RC_MSI_MAP_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
|---|
| 2225 | #define BIF_CFG_DEV1_RC_MSI_MAP_CAP_LIST__CAP_ID_MASK 0x00FFL |
|---|
| 2226 | #define BIF_CFG_DEV1_RC_MSI_MAP_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
|---|
| 2227 | //BIF_CFG_DEV1_RC_MSI_MAP_CAP |
|---|
| 2228 | #define BIF_CFG_DEV1_RC_MSI_MAP_CAP__EN__SHIFT 0x0 |
|---|
| 2229 | #define BIF_CFG_DEV1_RC_MSI_MAP_CAP__FIXD__SHIFT 0x1 |
|---|
| 2230 | #define BIF_CFG_DEV1_RC_MSI_MAP_CAP__CAP_TYPE__SHIFT 0xb |
|---|
| 2231 | #define BIF_CFG_DEV1_RC_MSI_MAP_CAP__EN_MASK 0x0001L |
|---|
| 2232 | #define BIF_CFG_DEV1_RC_MSI_MAP_CAP__FIXD_MASK 0x0002L |
|---|
| 2233 | #define BIF_CFG_DEV1_RC_MSI_MAP_CAP__CAP_TYPE_MASK 0xF800L |
|---|
| 2234 | //BIF_CFG_DEV1_RC_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST |
|---|
| 2235 | #define BIF_CFG_DEV1_RC_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 2236 | #define BIF_CFG_DEV1_RC_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 2237 | #define BIF_CFG_DEV1_RC_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 2238 | #define BIF_CFG_DEV1_RC_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 2239 | #define BIF_CFG_DEV1_RC_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 2240 | #define BIF_CFG_DEV1_RC_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 2241 | //BIF_CFG_DEV1_RC_PCIE_VENDOR_SPECIFIC_HDR |
|---|
| 2242 | #define BIF_CFG_DEV1_RC_PCIE_VENDOR_SPECIFIC_HDR__VSEC_ID__SHIFT 0x0 |
|---|
| 2243 | #define BIF_CFG_DEV1_RC_PCIE_VENDOR_SPECIFIC_HDR__VSEC_REV__SHIFT 0x10 |
|---|
| 2244 | #define BIF_CFG_DEV1_RC_PCIE_VENDOR_SPECIFIC_HDR__VSEC_LENGTH__SHIFT 0x14 |
|---|
| 2245 | #define BIF_CFG_DEV1_RC_PCIE_VENDOR_SPECIFIC_HDR__VSEC_ID_MASK 0x0000FFFFL |
|---|
| 2246 | #define BIF_CFG_DEV1_RC_PCIE_VENDOR_SPECIFIC_HDR__VSEC_REV_MASK 0x000F0000L |
|---|
| 2247 | #define BIF_CFG_DEV1_RC_PCIE_VENDOR_SPECIFIC_HDR__VSEC_LENGTH_MASK 0xFFF00000L |
|---|
| 2248 | //BIF_CFG_DEV1_RC_PCIE_VENDOR_SPECIFIC1 |
|---|
| 2249 | #define BIF_CFG_DEV1_RC_PCIE_VENDOR_SPECIFIC1__SCRATCH__SHIFT 0x0 |
|---|
| 2250 | #define BIF_CFG_DEV1_RC_PCIE_VENDOR_SPECIFIC1__SCRATCH_MASK 0xFFFFFFFFL |
|---|
| 2251 | //BIF_CFG_DEV1_RC_PCIE_VENDOR_SPECIFIC2 |
|---|
| 2252 | #define BIF_CFG_DEV1_RC_PCIE_VENDOR_SPECIFIC2__SCRATCH__SHIFT 0x0 |
|---|
| 2253 | #define BIF_CFG_DEV1_RC_PCIE_VENDOR_SPECIFIC2__SCRATCH_MASK 0xFFFFFFFFL |
|---|
| 2254 | //BIF_CFG_DEV1_RC_PCIE_VC_ENH_CAP_LIST |
|---|
| 2255 | #define BIF_CFG_DEV1_RC_PCIE_VC_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 2256 | #define BIF_CFG_DEV1_RC_PCIE_VC_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 2257 | #define BIF_CFG_DEV1_RC_PCIE_VC_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 2258 | #define BIF_CFG_DEV1_RC_PCIE_VC_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 2259 | #define BIF_CFG_DEV1_RC_PCIE_VC_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 2260 | #define BIF_CFG_DEV1_RC_PCIE_VC_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 2261 | //BIF_CFG_DEV1_RC_PCIE_PORT_VC_CAP_REG1 |
|---|
| 2262 | #define BIF_CFG_DEV1_RC_PCIE_PORT_VC_CAP_REG1__EXT_VC_COUNT__SHIFT 0x0 |
|---|
| 2263 | #define BIF_CFG_DEV1_RC_PCIE_PORT_VC_CAP_REG1__LOW_PRIORITY_EXT_VC_COUNT__SHIFT 0x4 |
|---|
| 2264 | #define BIF_CFG_DEV1_RC_PCIE_PORT_VC_CAP_REG1__REF_CLK__SHIFT 0x8 |
|---|
| 2265 | #define BIF_CFG_DEV1_RC_PCIE_PORT_VC_CAP_REG1__PORT_ARB_TABLE_ENTRY_SIZE__SHIFT 0xa |
|---|
| 2266 | #define BIF_CFG_DEV1_RC_PCIE_PORT_VC_CAP_REG1__EXT_VC_COUNT_MASK 0x00000007L |
|---|
| 2267 | #define BIF_CFG_DEV1_RC_PCIE_PORT_VC_CAP_REG1__LOW_PRIORITY_EXT_VC_COUNT_MASK 0x00000070L |
|---|
| 2268 | #define BIF_CFG_DEV1_RC_PCIE_PORT_VC_CAP_REG1__REF_CLK_MASK 0x00000300L |
|---|
| 2269 | #define BIF_CFG_DEV1_RC_PCIE_PORT_VC_CAP_REG1__PORT_ARB_TABLE_ENTRY_SIZE_MASK 0x00000C00L |
|---|
| 2270 | //BIF_CFG_DEV1_RC_PCIE_PORT_VC_CAP_REG2 |
|---|
| 2271 | #define BIF_CFG_DEV1_RC_PCIE_PORT_VC_CAP_REG2__VC_ARB_CAP__SHIFT 0x0 |
|---|
| 2272 | #define BIF_CFG_DEV1_RC_PCIE_PORT_VC_CAP_REG2__VC_ARB_TABLE_OFFSET__SHIFT 0x18 |
|---|
| 2273 | #define BIF_CFG_DEV1_RC_PCIE_PORT_VC_CAP_REG2__VC_ARB_CAP_MASK 0x000000FFL |
|---|
| 2274 | #define BIF_CFG_DEV1_RC_PCIE_PORT_VC_CAP_REG2__VC_ARB_TABLE_OFFSET_MASK 0xFF000000L |
|---|
| 2275 | //BIF_CFG_DEV1_RC_PCIE_PORT_VC_CNTL |
|---|
| 2276 | #define BIF_CFG_DEV1_RC_PCIE_PORT_VC_CNTL__LOAD_VC_ARB_TABLE__SHIFT 0x0 |
|---|
| 2277 | #define BIF_CFG_DEV1_RC_PCIE_PORT_VC_CNTL__VC_ARB_SELECT__SHIFT 0x1 |
|---|
| 2278 | #define BIF_CFG_DEV1_RC_PCIE_PORT_VC_CNTL__LOAD_VC_ARB_TABLE_MASK 0x0001L |
|---|
| 2279 | #define BIF_CFG_DEV1_RC_PCIE_PORT_VC_CNTL__VC_ARB_SELECT_MASK 0x000EL |
|---|
| 2280 | //BIF_CFG_DEV1_RC_PCIE_PORT_VC_STATUS |
|---|
| 2281 | #define BIF_CFG_DEV1_RC_PCIE_PORT_VC_STATUS__VC_ARB_TABLE_STATUS__SHIFT 0x0 |
|---|
| 2282 | #define BIF_CFG_DEV1_RC_PCIE_PORT_VC_STATUS__VC_ARB_TABLE_STATUS_MASK 0x0001L |
|---|
| 2283 | //BIF_CFG_DEV1_RC_PCIE_VC0_RESOURCE_CAP |
|---|
| 2284 | #define BIF_CFG_DEV1_RC_PCIE_VC0_RESOURCE_CAP__PORT_ARB_CAP__SHIFT 0x0 |
|---|
| 2285 | #define BIF_CFG_DEV1_RC_PCIE_VC0_RESOURCE_CAP__REJECT_SNOOP_TRANS__SHIFT 0xf |
|---|
| 2286 | #define BIF_CFG_DEV1_RC_PCIE_VC0_RESOURCE_CAP__MAX_TIME_SLOTS__SHIFT 0x10 |
|---|
| 2287 | #define BIF_CFG_DEV1_RC_PCIE_VC0_RESOURCE_CAP__PORT_ARB_TABLE_OFFSET__SHIFT 0x18 |
|---|
| 2288 | #define BIF_CFG_DEV1_RC_PCIE_VC0_RESOURCE_CAP__PORT_ARB_CAP_MASK 0x000000FFL |
|---|
| 2289 | #define BIF_CFG_DEV1_RC_PCIE_VC0_RESOURCE_CAP__REJECT_SNOOP_TRANS_MASK 0x00008000L |
|---|
| 2290 | #define BIF_CFG_DEV1_RC_PCIE_VC0_RESOURCE_CAP__MAX_TIME_SLOTS_MASK 0x007F0000L |
|---|
| 2291 | #define BIF_CFG_DEV1_RC_PCIE_VC0_RESOURCE_CAP__PORT_ARB_TABLE_OFFSET_MASK 0xFF000000L |
|---|
| 2292 | //BIF_CFG_DEV1_RC_PCIE_VC0_RESOURCE_CNTL |
|---|
| 2293 | #define BIF_CFG_DEV1_RC_PCIE_VC0_RESOURCE_CNTL__TC_VC_MAP_TC0__SHIFT 0x0 |
|---|
| 2294 | #define BIF_CFG_DEV1_RC_PCIE_VC0_RESOURCE_CNTL__TC_VC_MAP_TC1_7__SHIFT 0x1 |
|---|
| 2295 | #define BIF_CFG_DEV1_RC_PCIE_VC0_RESOURCE_CNTL__LOAD_PORT_ARB_TABLE__SHIFT 0x10 |
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| 2296 | #define BIF_CFG_DEV1_RC_PCIE_VC0_RESOURCE_CNTL__PORT_ARB_SELECT__SHIFT 0x11 |
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| 2297 | #define BIF_CFG_DEV1_RC_PCIE_VC0_RESOURCE_CNTL__VC_ID__SHIFT 0x18 |
|---|
| 2298 | #define BIF_CFG_DEV1_RC_PCIE_VC0_RESOURCE_CNTL__VC_ENABLE__SHIFT 0x1f |
|---|
| 2299 | #define BIF_CFG_DEV1_RC_PCIE_VC0_RESOURCE_CNTL__TC_VC_MAP_TC0_MASK 0x00000001L |
|---|
| 2300 | #define BIF_CFG_DEV1_RC_PCIE_VC0_RESOURCE_CNTL__TC_VC_MAP_TC1_7_MASK 0x000000FEL |
|---|
| 2301 | #define BIF_CFG_DEV1_RC_PCIE_VC0_RESOURCE_CNTL__LOAD_PORT_ARB_TABLE_MASK 0x00010000L |
|---|
| 2302 | #define BIF_CFG_DEV1_RC_PCIE_VC0_RESOURCE_CNTL__PORT_ARB_SELECT_MASK 0x000E0000L |
|---|
| 2303 | #define BIF_CFG_DEV1_RC_PCIE_VC0_RESOURCE_CNTL__VC_ID_MASK 0x07000000L |
|---|
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|---|
| 2305 | //BIF_CFG_DEV1_RC_PCIE_VC0_RESOURCE_STATUS |
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|---|
| 2308 | #define BIF_CFG_DEV1_RC_PCIE_VC0_RESOURCE_STATUS__PORT_ARB_TABLE_STATUS_MASK 0x0001L |
|---|
| 2309 | #define BIF_CFG_DEV1_RC_PCIE_VC0_RESOURCE_STATUS__VC_NEGOTIATION_PENDING_MASK 0x0002L |
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| 2310 | //BIF_CFG_DEV1_RC_PCIE_VC1_RESOURCE_CAP |
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| 2317 | #define BIF_CFG_DEV1_RC_PCIE_VC1_RESOURCE_CAP__MAX_TIME_SLOTS_MASK 0x003F0000L |
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| 2318 | #define BIF_CFG_DEV1_RC_PCIE_VC1_RESOURCE_CAP__PORT_ARB_TABLE_OFFSET_MASK 0xFF000000L |
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| 2322 | #define BIF_CFG_DEV1_RC_PCIE_VC1_RESOURCE_CNTL__LOAD_PORT_ARB_TABLE__SHIFT 0x10 |
|---|
| 2323 | #define BIF_CFG_DEV1_RC_PCIE_VC1_RESOURCE_CNTL__PORT_ARB_SELECT__SHIFT 0x11 |
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| 2324 | #define BIF_CFG_DEV1_RC_PCIE_VC1_RESOURCE_CNTL__VC_ID__SHIFT 0x18 |
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| 2325 | #define BIF_CFG_DEV1_RC_PCIE_VC1_RESOURCE_CNTL__VC_ENABLE__SHIFT 0x1f |
|---|
| 2326 | #define BIF_CFG_DEV1_RC_PCIE_VC1_RESOURCE_CNTL__TC_VC_MAP_TC0_MASK 0x00000001L |
|---|
| 2327 | #define BIF_CFG_DEV1_RC_PCIE_VC1_RESOURCE_CNTL__TC_VC_MAP_TC1_7_MASK 0x000000FEL |
|---|
| 2328 | #define BIF_CFG_DEV1_RC_PCIE_VC1_RESOURCE_CNTL__LOAD_PORT_ARB_TABLE_MASK 0x00010000L |
|---|
| 2329 | #define BIF_CFG_DEV1_RC_PCIE_VC1_RESOURCE_CNTL__PORT_ARB_SELECT_MASK 0x000E0000L |
|---|
| 2330 | #define BIF_CFG_DEV1_RC_PCIE_VC1_RESOURCE_CNTL__VC_ID_MASK 0x07000000L |
|---|
| 2331 | #define BIF_CFG_DEV1_RC_PCIE_VC1_RESOURCE_CNTL__VC_ENABLE_MASK 0x80000000L |
|---|
| 2332 | //BIF_CFG_DEV1_RC_PCIE_VC1_RESOURCE_STATUS |
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| 2333 | #define BIF_CFG_DEV1_RC_PCIE_VC1_RESOURCE_STATUS__PORT_ARB_TABLE_STATUS__SHIFT 0x0 |
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| 2334 | #define BIF_CFG_DEV1_RC_PCIE_VC1_RESOURCE_STATUS__VC_NEGOTIATION_PENDING__SHIFT 0x1 |
|---|
| 2335 | #define BIF_CFG_DEV1_RC_PCIE_VC1_RESOURCE_STATUS__PORT_ARB_TABLE_STATUS_MASK 0x0001L |
|---|
| 2336 | #define BIF_CFG_DEV1_RC_PCIE_VC1_RESOURCE_STATUS__VC_NEGOTIATION_PENDING_MASK 0x0002L |
|---|
| 2337 | //BIF_CFG_DEV1_RC_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST |
|---|
| 2338 | #define BIF_CFG_DEV1_RC_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
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|---|
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|---|
| 2344 | //BIF_CFG_DEV1_RC_PCIE_DEV_SERIAL_NUM_DW1 |
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| 2349 | #define BIF_CFG_DEV1_RC_PCIE_DEV_SERIAL_NUM_DW2__SERIAL_NUMBER_HI_MASK 0xFFFFFFFFL |
|---|
| 2350 | //BIF_CFG_DEV1_RC_PCIE_ADV_ERR_RPT_ENH_CAP_LIST |
|---|
| 2351 | #define BIF_CFG_DEV1_RC_PCIE_ADV_ERR_RPT_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
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| 2353 | #define BIF_CFG_DEV1_RC_PCIE_ADV_ERR_RPT_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 2354 | #define BIF_CFG_DEV1_RC_PCIE_ADV_ERR_RPT_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 2355 | #define BIF_CFG_DEV1_RC_PCIE_ADV_ERR_RPT_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 2356 | #define BIF_CFG_DEV1_RC_PCIE_ADV_ERR_RPT_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 2357 | //BIF_CFG_DEV1_RC_PCIE_UNCORR_ERR_STATUS |
|---|
| 2358 | #define BIF_CFG_DEV1_RC_PCIE_UNCORR_ERR_STATUS__DLP_ERR_STATUS__SHIFT 0x4 |
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|---|
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|---|
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|---|
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|---|
| 2370 | #define BIF_CFG_DEV1_RC_PCIE_UNCORR_ERR_STATUS__UNCORR_INT_ERR_STATUS__SHIFT 0x16 |
|---|
| 2371 | #define BIF_CFG_DEV1_RC_PCIE_UNCORR_ERR_STATUS__MC_BLOCKED_TLP_STATUS__SHIFT 0x17 |
|---|
| 2372 | #define BIF_CFG_DEV1_RC_PCIE_UNCORR_ERR_STATUS__ATOMICOP_EGRESS_BLOCKED_STATUS__SHIFT 0x18 |
|---|
| 2373 | #define BIF_CFG_DEV1_RC_PCIE_UNCORR_ERR_STATUS__TLP_PREFIX_BLOCKED_ERR_STATUS__SHIFT 0x19 |
|---|
| 2374 | #define BIF_CFG_DEV1_RC_PCIE_UNCORR_ERR_STATUS__POISONED_TLP_EGRESS_BLOCKED_STATUS__SHIFT 0x1a |
|---|
| 2375 | #define BIF_CFG_DEV1_RC_PCIE_UNCORR_ERR_STATUS__DLP_ERR_STATUS_MASK 0x00000010L |
|---|
| 2376 | #define BIF_CFG_DEV1_RC_PCIE_UNCORR_ERR_STATUS__SURPDN_ERR_STATUS_MASK 0x00000020L |
|---|
| 2377 | #define BIF_CFG_DEV1_RC_PCIE_UNCORR_ERR_STATUS__PSN_ERR_STATUS_MASK 0x00001000L |
|---|
| 2378 | #define BIF_CFG_DEV1_RC_PCIE_UNCORR_ERR_STATUS__FC_ERR_STATUS_MASK 0x00002000L |
|---|
| 2379 | #define BIF_CFG_DEV1_RC_PCIE_UNCORR_ERR_STATUS__CPL_TIMEOUT_STATUS_MASK 0x00004000L |
|---|
| 2380 | #define BIF_CFG_DEV1_RC_PCIE_UNCORR_ERR_STATUS__CPL_ABORT_ERR_STATUS_MASK 0x00008000L |
|---|
| 2381 | #define BIF_CFG_DEV1_RC_PCIE_UNCORR_ERR_STATUS__UNEXP_CPL_STATUS_MASK 0x00010000L |
|---|
| 2382 | #define BIF_CFG_DEV1_RC_PCIE_UNCORR_ERR_STATUS__RCV_OVFL_STATUS_MASK 0x00020000L |
|---|
| 2383 | #define BIF_CFG_DEV1_RC_PCIE_UNCORR_ERR_STATUS__MAL_TLP_STATUS_MASK 0x00040000L |
|---|
| 2384 | #define BIF_CFG_DEV1_RC_PCIE_UNCORR_ERR_STATUS__ECRC_ERR_STATUS_MASK 0x00080000L |
|---|
| 2385 | #define BIF_CFG_DEV1_RC_PCIE_UNCORR_ERR_STATUS__UNSUPP_REQ_ERR_STATUS_MASK 0x00100000L |
|---|
| 2386 | #define BIF_CFG_DEV1_RC_PCIE_UNCORR_ERR_STATUS__ACS_VIOLATION_STATUS_MASK 0x00200000L |
|---|
| 2387 | #define BIF_CFG_DEV1_RC_PCIE_UNCORR_ERR_STATUS__UNCORR_INT_ERR_STATUS_MASK 0x00400000L |
|---|
| 2388 | #define BIF_CFG_DEV1_RC_PCIE_UNCORR_ERR_STATUS__MC_BLOCKED_TLP_STATUS_MASK 0x00800000L |
|---|
| 2389 | #define BIF_CFG_DEV1_RC_PCIE_UNCORR_ERR_STATUS__ATOMICOP_EGRESS_BLOCKED_STATUS_MASK 0x01000000L |
|---|
| 2390 | #define BIF_CFG_DEV1_RC_PCIE_UNCORR_ERR_STATUS__TLP_PREFIX_BLOCKED_ERR_STATUS_MASK 0x02000000L |
|---|
| 2391 | #define BIF_CFG_DEV1_RC_PCIE_UNCORR_ERR_STATUS__POISONED_TLP_EGRESS_BLOCKED_STATUS_MASK 0x04000000L |
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| 2392 | //BIF_CFG_DEV1_RC_PCIE_UNCORR_ERR_MASK |
|---|
| 2393 | #define BIF_CFG_DEV1_RC_PCIE_UNCORR_ERR_MASK__DLP_ERR_MASK__SHIFT 0x4 |
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| 2402 | #define BIF_CFG_DEV1_RC_PCIE_UNCORR_ERR_MASK__ECRC_ERR_MASK__SHIFT 0x13 |
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| 2403 | #define BIF_CFG_DEV1_RC_PCIE_UNCORR_ERR_MASK__UNSUPP_REQ_ERR_MASK__SHIFT 0x14 |
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|---|
| 2406 | #define BIF_CFG_DEV1_RC_PCIE_UNCORR_ERR_MASK__MC_BLOCKED_TLP_MASK__SHIFT 0x17 |
|---|
| 2407 | #define BIF_CFG_DEV1_RC_PCIE_UNCORR_ERR_MASK__ATOMICOP_EGRESS_BLOCKED_MASK__SHIFT 0x18 |
|---|
| 2408 | #define BIF_CFG_DEV1_RC_PCIE_UNCORR_ERR_MASK__TLP_PREFIX_BLOCKED_ERR_MASK__SHIFT 0x19 |
|---|
| 2409 | #define BIF_CFG_DEV1_RC_PCIE_UNCORR_ERR_MASK__POISONED_TLP_EGRESS_BLOCKED_MASK__SHIFT 0x1a |
|---|
| 2410 | #define BIF_CFG_DEV1_RC_PCIE_UNCORR_ERR_MASK__DLP_ERR_MASK_MASK 0x00000010L |
|---|
| 2411 | #define BIF_CFG_DEV1_RC_PCIE_UNCORR_ERR_MASK__SURPDN_ERR_MASK_MASK 0x00000020L |
|---|
| 2412 | #define BIF_CFG_DEV1_RC_PCIE_UNCORR_ERR_MASK__PSN_ERR_MASK_MASK 0x00001000L |
|---|
| 2413 | #define BIF_CFG_DEV1_RC_PCIE_UNCORR_ERR_MASK__FC_ERR_MASK_MASK 0x00002000L |
|---|
| 2414 | #define BIF_CFG_DEV1_RC_PCIE_UNCORR_ERR_MASK__CPL_TIMEOUT_MASK_MASK 0x00004000L |
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| 2415 | #define BIF_CFG_DEV1_RC_PCIE_UNCORR_ERR_MASK__CPL_ABORT_ERR_MASK_MASK 0x00008000L |
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| 2416 | #define BIF_CFG_DEV1_RC_PCIE_UNCORR_ERR_MASK__UNEXP_CPL_MASK_MASK 0x00010000L |
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| 2417 | #define BIF_CFG_DEV1_RC_PCIE_UNCORR_ERR_MASK__RCV_OVFL_MASK_MASK 0x00020000L |
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| 2418 | #define BIF_CFG_DEV1_RC_PCIE_UNCORR_ERR_MASK__MAL_TLP_MASK_MASK 0x00040000L |
|---|
| 2419 | #define BIF_CFG_DEV1_RC_PCIE_UNCORR_ERR_MASK__ECRC_ERR_MASK_MASK 0x00080000L |
|---|
| 2420 | #define BIF_CFG_DEV1_RC_PCIE_UNCORR_ERR_MASK__UNSUPP_REQ_ERR_MASK_MASK 0x00100000L |
|---|
| 2421 | #define BIF_CFG_DEV1_RC_PCIE_UNCORR_ERR_MASK__ACS_VIOLATION_MASK_MASK 0x00200000L |
|---|
| 2422 | #define BIF_CFG_DEV1_RC_PCIE_UNCORR_ERR_MASK__UNCORR_INT_ERR_MASK_MASK 0x00400000L |
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| 2423 | #define BIF_CFG_DEV1_RC_PCIE_UNCORR_ERR_MASK__MC_BLOCKED_TLP_MASK_MASK 0x00800000L |
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| 2424 | #define BIF_CFG_DEV1_RC_PCIE_UNCORR_ERR_MASK__ATOMICOP_EGRESS_BLOCKED_MASK_MASK 0x01000000L |
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| 2425 | #define BIF_CFG_DEV1_RC_PCIE_UNCORR_ERR_MASK__TLP_PREFIX_BLOCKED_ERR_MASK_MASK 0x02000000L |
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| 2426 | #define BIF_CFG_DEV1_RC_PCIE_UNCORR_ERR_MASK__POISONED_TLP_EGRESS_BLOCKED_MASK_MASK 0x04000000L |
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| 2427 | //BIF_CFG_DEV1_RC_PCIE_UNCORR_ERR_SEVERITY |
|---|
| 2428 | #define BIF_CFG_DEV1_RC_PCIE_UNCORR_ERR_SEVERITY__DLP_ERR_SEVERITY__SHIFT 0x4 |
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| 2429 | #define BIF_CFG_DEV1_RC_PCIE_UNCORR_ERR_SEVERITY__SURPDN_ERR_SEVERITY__SHIFT 0x5 |
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| 2430 | #define BIF_CFG_DEV1_RC_PCIE_UNCORR_ERR_SEVERITY__PSN_ERR_SEVERITY__SHIFT 0xc |
|---|
| 2431 | #define BIF_CFG_DEV1_RC_PCIE_UNCORR_ERR_SEVERITY__FC_ERR_SEVERITY__SHIFT 0xd |
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| 2432 | #define BIF_CFG_DEV1_RC_PCIE_UNCORR_ERR_SEVERITY__CPL_TIMEOUT_SEVERITY__SHIFT 0xe |
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| 2433 | #define BIF_CFG_DEV1_RC_PCIE_UNCORR_ERR_SEVERITY__CPL_ABORT_ERR_SEVERITY__SHIFT 0xf |
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| 2434 | #define BIF_CFG_DEV1_RC_PCIE_UNCORR_ERR_SEVERITY__UNEXP_CPL_SEVERITY__SHIFT 0x10 |
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| 2435 | #define BIF_CFG_DEV1_RC_PCIE_UNCORR_ERR_SEVERITY__RCV_OVFL_SEVERITY__SHIFT 0x11 |
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| 2436 | #define BIF_CFG_DEV1_RC_PCIE_UNCORR_ERR_SEVERITY__MAL_TLP_SEVERITY__SHIFT 0x12 |
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| 2437 | #define BIF_CFG_DEV1_RC_PCIE_UNCORR_ERR_SEVERITY__ECRC_ERR_SEVERITY__SHIFT 0x13 |
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| 2438 | #define BIF_CFG_DEV1_RC_PCIE_UNCORR_ERR_SEVERITY__UNSUPP_REQ_ERR_SEVERITY__SHIFT 0x14 |
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| 2439 | #define BIF_CFG_DEV1_RC_PCIE_UNCORR_ERR_SEVERITY__ACS_VIOLATION_SEVERITY__SHIFT 0x15 |
|---|
| 2440 | #define BIF_CFG_DEV1_RC_PCIE_UNCORR_ERR_SEVERITY__UNCORR_INT_ERR_SEVERITY__SHIFT 0x16 |
|---|
| 2441 | #define BIF_CFG_DEV1_RC_PCIE_UNCORR_ERR_SEVERITY__MC_BLOCKED_TLP_SEVERITY__SHIFT 0x17 |
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| 2442 | #define BIF_CFG_DEV1_RC_PCIE_UNCORR_ERR_SEVERITY__ATOMICOP_EGRESS_BLOCKED_SEVERITY__SHIFT 0x18 |
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| 2443 | #define BIF_CFG_DEV1_RC_PCIE_UNCORR_ERR_SEVERITY__TLP_PREFIX_BLOCKED_ERR_SEVERITY__SHIFT 0x19 |
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| 2444 | #define BIF_CFG_DEV1_RC_PCIE_UNCORR_ERR_SEVERITY__POISONED_TLP_EGRESS_BLOCKED_SEVERITY__SHIFT 0x1a |
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| 2445 | #define BIF_CFG_DEV1_RC_PCIE_UNCORR_ERR_SEVERITY__DLP_ERR_SEVERITY_MASK 0x00000010L |
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| 2446 | #define BIF_CFG_DEV1_RC_PCIE_UNCORR_ERR_SEVERITY__SURPDN_ERR_SEVERITY_MASK 0x00000020L |
|---|
| 2447 | #define BIF_CFG_DEV1_RC_PCIE_UNCORR_ERR_SEVERITY__PSN_ERR_SEVERITY_MASK 0x00001000L |
|---|
| 2448 | #define BIF_CFG_DEV1_RC_PCIE_UNCORR_ERR_SEVERITY__FC_ERR_SEVERITY_MASK 0x00002000L |
|---|
| 2449 | #define BIF_CFG_DEV1_RC_PCIE_UNCORR_ERR_SEVERITY__CPL_TIMEOUT_SEVERITY_MASK 0x00004000L |
|---|
| 2450 | #define BIF_CFG_DEV1_RC_PCIE_UNCORR_ERR_SEVERITY__CPL_ABORT_ERR_SEVERITY_MASK 0x00008000L |
|---|
| 2451 | #define BIF_CFG_DEV1_RC_PCIE_UNCORR_ERR_SEVERITY__UNEXP_CPL_SEVERITY_MASK 0x00010000L |
|---|
| 2452 | #define BIF_CFG_DEV1_RC_PCIE_UNCORR_ERR_SEVERITY__RCV_OVFL_SEVERITY_MASK 0x00020000L |
|---|
| 2453 | #define BIF_CFG_DEV1_RC_PCIE_UNCORR_ERR_SEVERITY__MAL_TLP_SEVERITY_MASK 0x00040000L |
|---|
| 2454 | #define BIF_CFG_DEV1_RC_PCIE_UNCORR_ERR_SEVERITY__ECRC_ERR_SEVERITY_MASK 0x00080000L |
|---|
| 2455 | #define BIF_CFG_DEV1_RC_PCIE_UNCORR_ERR_SEVERITY__UNSUPP_REQ_ERR_SEVERITY_MASK 0x00100000L |
|---|
| 2456 | #define BIF_CFG_DEV1_RC_PCIE_UNCORR_ERR_SEVERITY__ACS_VIOLATION_SEVERITY_MASK 0x00200000L |
|---|
| 2457 | #define BIF_CFG_DEV1_RC_PCIE_UNCORR_ERR_SEVERITY__UNCORR_INT_ERR_SEVERITY_MASK 0x00400000L |
|---|
| 2458 | #define BIF_CFG_DEV1_RC_PCIE_UNCORR_ERR_SEVERITY__MC_BLOCKED_TLP_SEVERITY_MASK 0x00800000L |
|---|
| 2459 | #define BIF_CFG_DEV1_RC_PCIE_UNCORR_ERR_SEVERITY__ATOMICOP_EGRESS_BLOCKED_SEVERITY_MASK 0x01000000L |
|---|
| 2460 | #define BIF_CFG_DEV1_RC_PCIE_UNCORR_ERR_SEVERITY__TLP_PREFIX_BLOCKED_ERR_SEVERITY_MASK 0x02000000L |
|---|
| 2461 | #define BIF_CFG_DEV1_RC_PCIE_UNCORR_ERR_SEVERITY__POISONED_TLP_EGRESS_BLOCKED_SEVERITY_MASK 0x04000000L |
|---|
| 2462 | //BIF_CFG_DEV1_RC_PCIE_CORR_ERR_STATUS |
|---|
| 2463 | #define BIF_CFG_DEV1_RC_PCIE_CORR_ERR_STATUS__RCV_ERR_STATUS__SHIFT 0x0 |
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|---|
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|---|
| 2467 | #define BIF_CFG_DEV1_RC_PCIE_CORR_ERR_STATUS__REPLAY_TIMER_TIMEOUT_STATUS__SHIFT 0xc |
|---|
| 2468 | #define BIF_CFG_DEV1_RC_PCIE_CORR_ERR_STATUS__ADVISORY_NONFATAL_ERR_STATUS__SHIFT 0xd |
|---|
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|---|
| 2470 | #define BIF_CFG_DEV1_RC_PCIE_CORR_ERR_STATUS__HDR_LOG_OVFL_STATUS__SHIFT 0xf |
|---|
| 2471 | #define BIF_CFG_DEV1_RC_PCIE_CORR_ERR_STATUS__RCV_ERR_STATUS_MASK 0x00000001L |
|---|
| 2472 | #define BIF_CFG_DEV1_RC_PCIE_CORR_ERR_STATUS__BAD_TLP_STATUS_MASK 0x00000040L |
|---|
| 2473 | #define BIF_CFG_DEV1_RC_PCIE_CORR_ERR_STATUS__BAD_DLLP_STATUS_MASK 0x00000080L |
|---|
| 2474 | #define BIF_CFG_DEV1_RC_PCIE_CORR_ERR_STATUS__REPLAY_NUM_ROLLOVER_STATUS_MASK 0x00000100L |
|---|
| 2475 | #define BIF_CFG_DEV1_RC_PCIE_CORR_ERR_STATUS__REPLAY_TIMER_TIMEOUT_STATUS_MASK 0x00001000L |
|---|
| 2476 | #define BIF_CFG_DEV1_RC_PCIE_CORR_ERR_STATUS__ADVISORY_NONFATAL_ERR_STATUS_MASK 0x00002000L |
|---|
| 2477 | #define BIF_CFG_DEV1_RC_PCIE_CORR_ERR_STATUS__CORR_INT_ERR_STATUS_MASK 0x00004000L |
|---|
| 2478 | #define BIF_CFG_DEV1_RC_PCIE_CORR_ERR_STATUS__HDR_LOG_OVFL_STATUS_MASK 0x00008000L |
|---|
| 2479 | //BIF_CFG_DEV1_RC_PCIE_CORR_ERR_MASK |
|---|
| 2480 | #define BIF_CFG_DEV1_RC_PCIE_CORR_ERR_MASK__RCV_ERR_MASK__SHIFT 0x0 |
|---|
| 2481 | #define BIF_CFG_DEV1_RC_PCIE_CORR_ERR_MASK__BAD_TLP_MASK__SHIFT 0x6 |
|---|
| 2482 | #define BIF_CFG_DEV1_RC_PCIE_CORR_ERR_MASK__BAD_DLLP_MASK__SHIFT 0x7 |
|---|
| 2483 | #define BIF_CFG_DEV1_RC_PCIE_CORR_ERR_MASK__REPLAY_NUM_ROLLOVER_MASK__SHIFT 0x8 |
|---|
| 2484 | #define BIF_CFG_DEV1_RC_PCIE_CORR_ERR_MASK__REPLAY_TIMER_TIMEOUT_MASK__SHIFT 0xc |
|---|
| 2485 | #define BIF_CFG_DEV1_RC_PCIE_CORR_ERR_MASK__ADVISORY_NONFATAL_ERR_MASK__SHIFT 0xd |
|---|
| 2486 | #define BIF_CFG_DEV1_RC_PCIE_CORR_ERR_MASK__CORR_INT_ERR_MASK__SHIFT 0xe |
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| 2487 | #define BIF_CFG_DEV1_RC_PCIE_CORR_ERR_MASK__HDR_LOG_OVFL_MASK__SHIFT 0xf |
|---|
| 2488 | #define BIF_CFG_DEV1_RC_PCIE_CORR_ERR_MASK__RCV_ERR_MASK_MASK 0x00000001L |
|---|
| 2489 | #define BIF_CFG_DEV1_RC_PCIE_CORR_ERR_MASK__BAD_TLP_MASK_MASK 0x00000040L |
|---|
| 2490 | #define BIF_CFG_DEV1_RC_PCIE_CORR_ERR_MASK__BAD_DLLP_MASK_MASK 0x00000080L |
|---|
| 2491 | #define BIF_CFG_DEV1_RC_PCIE_CORR_ERR_MASK__REPLAY_NUM_ROLLOVER_MASK_MASK 0x00000100L |
|---|
| 2492 | #define BIF_CFG_DEV1_RC_PCIE_CORR_ERR_MASK__REPLAY_TIMER_TIMEOUT_MASK_MASK 0x00001000L |
|---|
| 2493 | #define BIF_CFG_DEV1_RC_PCIE_CORR_ERR_MASK__ADVISORY_NONFATAL_ERR_MASK_MASK 0x00002000L |
|---|
| 2494 | #define BIF_CFG_DEV1_RC_PCIE_CORR_ERR_MASK__CORR_INT_ERR_MASK_MASK 0x00004000L |
|---|
| 2495 | #define BIF_CFG_DEV1_RC_PCIE_CORR_ERR_MASK__HDR_LOG_OVFL_MASK_MASK 0x00008000L |
|---|
| 2496 | //BIF_CFG_DEV1_RC_PCIE_ADV_ERR_CAP_CNTL |
|---|
| 2497 | #define BIF_CFG_DEV1_RC_PCIE_ADV_ERR_CAP_CNTL__FIRST_ERR_PTR__SHIFT 0x0 |
|---|
| 2498 | #define BIF_CFG_DEV1_RC_PCIE_ADV_ERR_CAP_CNTL__ECRC_GEN_CAP__SHIFT 0x5 |
|---|
| 2499 | #define BIF_CFG_DEV1_RC_PCIE_ADV_ERR_CAP_CNTL__ECRC_GEN_EN__SHIFT 0x6 |
|---|
| 2500 | #define BIF_CFG_DEV1_RC_PCIE_ADV_ERR_CAP_CNTL__ECRC_CHECK_CAP__SHIFT 0x7 |
|---|
| 2501 | #define BIF_CFG_DEV1_RC_PCIE_ADV_ERR_CAP_CNTL__ECRC_CHECK_EN__SHIFT 0x8 |
|---|
| 2502 | #define BIF_CFG_DEV1_RC_PCIE_ADV_ERR_CAP_CNTL__MULTI_HDR_RECD_CAP__SHIFT 0x9 |
|---|
| 2503 | #define BIF_CFG_DEV1_RC_PCIE_ADV_ERR_CAP_CNTL__MULTI_HDR_RECD_EN__SHIFT 0xa |
|---|
| 2504 | #define BIF_CFG_DEV1_RC_PCIE_ADV_ERR_CAP_CNTL__TLP_PREFIX_LOG_PRESENT__SHIFT 0xb |
|---|
| 2505 | #define BIF_CFG_DEV1_RC_PCIE_ADV_ERR_CAP_CNTL__COMPLETION_TIMEOUT_LOG_CAPABLE__SHIFT 0xc |
|---|
| 2506 | #define BIF_CFG_DEV1_RC_PCIE_ADV_ERR_CAP_CNTL__FIRST_ERR_PTR_MASK 0x0000001FL |
|---|
| 2507 | #define BIF_CFG_DEV1_RC_PCIE_ADV_ERR_CAP_CNTL__ECRC_GEN_CAP_MASK 0x00000020L |
|---|
| 2508 | #define BIF_CFG_DEV1_RC_PCIE_ADV_ERR_CAP_CNTL__ECRC_GEN_EN_MASK 0x00000040L |
|---|
| 2509 | #define BIF_CFG_DEV1_RC_PCIE_ADV_ERR_CAP_CNTL__ECRC_CHECK_CAP_MASK 0x00000080L |
|---|
| 2510 | #define BIF_CFG_DEV1_RC_PCIE_ADV_ERR_CAP_CNTL__ECRC_CHECK_EN_MASK 0x00000100L |
|---|
| 2511 | #define BIF_CFG_DEV1_RC_PCIE_ADV_ERR_CAP_CNTL__MULTI_HDR_RECD_CAP_MASK 0x00000200L |
|---|
| 2512 | #define BIF_CFG_DEV1_RC_PCIE_ADV_ERR_CAP_CNTL__MULTI_HDR_RECD_EN_MASK 0x00000400L |
|---|
| 2513 | #define BIF_CFG_DEV1_RC_PCIE_ADV_ERR_CAP_CNTL__TLP_PREFIX_LOG_PRESENT_MASK 0x00000800L |
|---|
| 2514 | #define BIF_CFG_DEV1_RC_PCIE_ADV_ERR_CAP_CNTL__COMPLETION_TIMEOUT_LOG_CAPABLE_MASK 0x00001000L |
|---|
| 2515 | //BIF_CFG_DEV1_RC_PCIE_HDR_LOG0 |
|---|
| 2516 | #define BIF_CFG_DEV1_RC_PCIE_HDR_LOG0__TLP_HDR__SHIFT 0x0 |
|---|
| 2517 | #define BIF_CFG_DEV1_RC_PCIE_HDR_LOG0__TLP_HDR_MASK 0xFFFFFFFFL |
|---|
| 2518 | //BIF_CFG_DEV1_RC_PCIE_HDR_LOG1 |
|---|
| 2519 | #define BIF_CFG_DEV1_RC_PCIE_HDR_LOG1__TLP_HDR__SHIFT 0x0 |
|---|
| 2520 | #define BIF_CFG_DEV1_RC_PCIE_HDR_LOG1__TLP_HDR_MASK 0xFFFFFFFFL |
|---|
| 2521 | //BIF_CFG_DEV1_RC_PCIE_HDR_LOG2 |
|---|
| 2522 | #define BIF_CFG_DEV1_RC_PCIE_HDR_LOG2__TLP_HDR__SHIFT 0x0 |
|---|
| 2523 | #define BIF_CFG_DEV1_RC_PCIE_HDR_LOG2__TLP_HDR_MASK 0xFFFFFFFFL |
|---|
| 2524 | //BIF_CFG_DEV1_RC_PCIE_HDR_LOG3 |
|---|
| 2525 | #define BIF_CFG_DEV1_RC_PCIE_HDR_LOG3__TLP_HDR__SHIFT 0x0 |
|---|
| 2526 | #define BIF_CFG_DEV1_RC_PCIE_HDR_LOG3__TLP_HDR_MASK 0xFFFFFFFFL |
|---|
| 2527 | //BIF_CFG_DEV1_RC_PCIE_ROOT_ERR_CMD |
|---|
| 2528 | #define BIF_CFG_DEV1_RC_PCIE_ROOT_ERR_CMD__CORR_ERR_REP_EN__SHIFT 0x0 |
|---|
| 2529 | #define BIF_CFG_DEV1_RC_PCIE_ROOT_ERR_CMD__NONFATAL_ERR_REP_EN__SHIFT 0x1 |
|---|
| 2530 | #define BIF_CFG_DEV1_RC_PCIE_ROOT_ERR_CMD__FATAL_ERR_REP_EN__SHIFT 0x2 |
|---|
| 2531 | #define BIF_CFG_DEV1_RC_PCIE_ROOT_ERR_CMD__CORR_ERR_REP_EN_MASK 0x00000001L |
|---|
| 2532 | #define BIF_CFG_DEV1_RC_PCIE_ROOT_ERR_CMD__NONFATAL_ERR_REP_EN_MASK 0x00000002L |
|---|
| 2533 | #define BIF_CFG_DEV1_RC_PCIE_ROOT_ERR_CMD__FATAL_ERR_REP_EN_MASK 0x00000004L |
|---|
| 2534 | //BIF_CFG_DEV1_RC_PCIE_ROOT_ERR_STATUS |
|---|
| 2535 | #define BIF_CFG_DEV1_RC_PCIE_ROOT_ERR_STATUS__ERR_CORR_RCVD__SHIFT 0x0 |
|---|
| 2536 | #define BIF_CFG_DEV1_RC_PCIE_ROOT_ERR_STATUS__MULT_ERR_CORR_RCVD__SHIFT 0x1 |
|---|
| 2537 | #define BIF_CFG_DEV1_RC_PCIE_ROOT_ERR_STATUS__ERR_FATAL_NONFATAL_RCVD__SHIFT 0x2 |
|---|
| 2538 | #define BIF_CFG_DEV1_RC_PCIE_ROOT_ERR_STATUS__MULT_ERR_FATAL_NONFATAL_RCVD__SHIFT 0x3 |
|---|
| 2539 | #define BIF_CFG_DEV1_RC_PCIE_ROOT_ERR_STATUS__FIRST_UNCORRECTABLE_FATAL__SHIFT 0x4 |
|---|
| 2540 | #define BIF_CFG_DEV1_RC_PCIE_ROOT_ERR_STATUS__NONFATAL_ERROR_MSG_RCVD__SHIFT 0x5 |
|---|
| 2541 | #define BIF_CFG_DEV1_RC_PCIE_ROOT_ERR_STATUS__FATAL_ERROR_MSG_RCVD__SHIFT 0x6 |
|---|
| 2542 | #define BIF_CFG_DEV1_RC_PCIE_ROOT_ERR_STATUS__ADV_ERR_INT_MSG_NUM__SHIFT 0x1b |
|---|
| 2543 | #define BIF_CFG_DEV1_RC_PCIE_ROOT_ERR_STATUS__ERR_CORR_RCVD_MASK 0x00000001L |
|---|
| 2544 | #define BIF_CFG_DEV1_RC_PCIE_ROOT_ERR_STATUS__MULT_ERR_CORR_RCVD_MASK 0x00000002L |
|---|
| 2545 | #define BIF_CFG_DEV1_RC_PCIE_ROOT_ERR_STATUS__ERR_FATAL_NONFATAL_RCVD_MASK 0x00000004L |
|---|
| 2546 | #define BIF_CFG_DEV1_RC_PCIE_ROOT_ERR_STATUS__MULT_ERR_FATAL_NONFATAL_RCVD_MASK 0x00000008L |
|---|
| 2547 | #define BIF_CFG_DEV1_RC_PCIE_ROOT_ERR_STATUS__FIRST_UNCORRECTABLE_FATAL_MASK 0x00000010L |
|---|
| 2548 | #define BIF_CFG_DEV1_RC_PCIE_ROOT_ERR_STATUS__NONFATAL_ERROR_MSG_RCVD_MASK 0x00000020L |
|---|
| 2549 | #define BIF_CFG_DEV1_RC_PCIE_ROOT_ERR_STATUS__FATAL_ERROR_MSG_RCVD_MASK 0x00000040L |
|---|
| 2550 | #define BIF_CFG_DEV1_RC_PCIE_ROOT_ERR_STATUS__ADV_ERR_INT_MSG_NUM_MASK 0xF8000000L |
|---|
| 2551 | //BIF_CFG_DEV1_RC_PCIE_ERR_SRC_ID |
|---|
| 2552 | #define BIF_CFG_DEV1_RC_PCIE_ERR_SRC_ID__ERR_CORR_SRC_ID__SHIFT 0x0 |
|---|
| 2553 | #define BIF_CFG_DEV1_RC_PCIE_ERR_SRC_ID__ERR_FATAL_NONFATAL_SRC_ID__SHIFT 0x10 |
|---|
| 2554 | #define BIF_CFG_DEV1_RC_PCIE_ERR_SRC_ID__ERR_CORR_SRC_ID_MASK 0x0000FFFFL |
|---|
| 2555 | #define BIF_CFG_DEV1_RC_PCIE_ERR_SRC_ID__ERR_FATAL_NONFATAL_SRC_ID_MASK 0xFFFF0000L |
|---|
| 2556 | //BIF_CFG_DEV1_RC_PCIE_TLP_PREFIX_LOG0 |
|---|
| 2557 | #define BIF_CFG_DEV1_RC_PCIE_TLP_PREFIX_LOG0__TLP_PREFIX__SHIFT 0x0 |
|---|
| 2558 | #define BIF_CFG_DEV1_RC_PCIE_TLP_PREFIX_LOG0__TLP_PREFIX_MASK 0xFFFFFFFFL |
|---|
| 2559 | //BIF_CFG_DEV1_RC_PCIE_TLP_PREFIX_LOG1 |
|---|
| 2560 | #define BIF_CFG_DEV1_RC_PCIE_TLP_PREFIX_LOG1__TLP_PREFIX__SHIFT 0x0 |
|---|
| 2561 | #define BIF_CFG_DEV1_RC_PCIE_TLP_PREFIX_LOG1__TLP_PREFIX_MASK 0xFFFFFFFFL |
|---|
| 2562 | //BIF_CFG_DEV1_RC_PCIE_TLP_PREFIX_LOG2 |
|---|
| 2563 | #define BIF_CFG_DEV1_RC_PCIE_TLP_PREFIX_LOG2__TLP_PREFIX__SHIFT 0x0 |
|---|
| 2564 | #define BIF_CFG_DEV1_RC_PCIE_TLP_PREFIX_LOG2__TLP_PREFIX_MASK 0xFFFFFFFFL |
|---|
| 2565 | //BIF_CFG_DEV1_RC_PCIE_TLP_PREFIX_LOG3 |
|---|
| 2566 | #define BIF_CFG_DEV1_RC_PCIE_TLP_PREFIX_LOG3__TLP_PREFIX__SHIFT 0x0 |
|---|
| 2567 | #define BIF_CFG_DEV1_RC_PCIE_TLP_PREFIX_LOG3__TLP_PREFIX_MASK 0xFFFFFFFFL |
|---|
| 2568 | //BIF_CFG_DEV1_RC_PCIE_SECONDARY_ENH_CAP_LIST |
|---|
| 2569 | #define BIF_CFG_DEV1_RC_PCIE_SECONDARY_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 2570 | #define BIF_CFG_DEV1_RC_PCIE_SECONDARY_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 2571 | #define BIF_CFG_DEV1_RC_PCIE_SECONDARY_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 2572 | #define BIF_CFG_DEV1_RC_PCIE_SECONDARY_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 2573 | #define BIF_CFG_DEV1_RC_PCIE_SECONDARY_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 2574 | #define BIF_CFG_DEV1_RC_PCIE_SECONDARY_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 2575 | //BIF_CFG_DEV1_RC_PCIE_LANE_ERROR_STATUS |
|---|
| 2576 | #define BIF_CFG_DEV1_RC_PCIE_LANE_ERROR_STATUS__LANE_ERROR_STATUS_BITS__SHIFT 0x0 |
|---|
| 2577 | #define BIF_CFG_DEV1_RC_PCIE_LANE_ERROR_STATUS__LANE_ERROR_STATUS_BITS_MASK 0x0000FFFFL |
|---|
| 2578 | //BIF_CFG_DEV1_RC_PCIE_LANE_0_EQUALIZATION_CNTL |
|---|
| 2579 | #define BIF_CFG_DEV1_RC_PCIE_LANE_0_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_TX_PRESET__SHIFT 0x0 |
|---|
| 2580 | #define BIF_CFG_DEV1_RC_PCIE_LANE_0_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_RX_PRESET_HINT__SHIFT 0x4 |
|---|
| 2581 | #define BIF_CFG_DEV1_RC_PCIE_LANE_0_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_TX_PRESET__SHIFT 0x8 |
|---|
| 2582 | #define BIF_CFG_DEV1_RC_PCIE_LANE_0_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_RX_PRESET_HINT__SHIFT 0xc |
|---|
| 2583 | #define BIF_CFG_DEV1_RC_PCIE_LANE_0_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_TX_PRESET_MASK 0x000FL |
|---|
| 2584 | #define BIF_CFG_DEV1_RC_PCIE_LANE_0_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_RX_PRESET_HINT_MASK 0x0070L |
|---|
| 2585 | #define BIF_CFG_DEV1_RC_PCIE_LANE_0_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_TX_PRESET_MASK 0x0F00L |
|---|
| 2586 | #define BIF_CFG_DEV1_RC_PCIE_LANE_0_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_RX_PRESET_HINT_MASK 0x7000L |
|---|
| 2587 | //BIF_CFG_DEV1_RC_PCIE_LANE_1_EQUALIZATION_CNTL |
|---|
| 2588 | #define BIF_CFG_DEV1_RC_PCIE_LANE_1_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_TX_PRESET__SHIFT 0x0 |
|---|
| 2589 | #define BIF_CFG_DEV1_RC_PCIE_LANE_1_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_RX_PRESET_HINT__SHIFT 0x4 |
|---|
| 2590 | #define BIF_CFG_DEV1_RC_PCIE_LANE_1_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_TX_PRESET__SHIFT 0x8 |
|---|
| 2591 | #define BIF_CFG_DEV1_RC_PCIE_LANE_1_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_RX_PRESET_HINT__SHIFT 0xc |
|---|
| 2592 | #define BIF_CFG_DEV1_RC_PCIE_LANE_1_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_TX_PRESET_MASK 0x000FL |
|---|
| 2593 | #define BIF_CFG_DEV1_RC_PCIE_LANE_1_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_RX_PRESET_HINT_MASK 0x0070L |
|---|
| 2594 | #define BIF_CFG_DEV1_RC_PCIE_LANE_1_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_TX_PRESET_MASK 0x0F00L |
|---|
| 2595 | #define BIF_CFG_DEV1_RC_PCIE_LANE_1_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_RX_PRESET_HINT_MASK 0x7000L |
|---|
| 2596 | //BIF_CFG_DEV1_RC_PCIE_LANE_2_EQUALIZATION_CNTL |
|---|
| 2597 | #define BIF_CFG_DEV1_RC_PCIE_LANE_2_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_TX_PRESET__SHIFT 0x0 |
|---|
| 2598 | #define BIF_CFG_DEV1_RC_PCIE_LANE_2_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_RX_PRESET_HINT__SHIFT 0x4 |
|---|
| 2599 | #define BIF_CFG_DEV1_RC_PCIE_LANE_2_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_TX_PRESET__SHIFT 0x8 |
|---|
| 2600 | #define BIF_CFG_DEV1_RC_PCIE_LANE_2_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_RX_PRESET_HINT__SHIFT 0xc |
|---|
| 2601 | #define BIF_CFG_DEV1_RC_PCIE_LANE_2_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_TX_PRESET_MASK 0x000FL |
|---|
| 2602 | #define BIF_CFG_DEV1_RC_PCIE_LANE_2_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_RX_PRESET_HINT_MASK 0x0070L |
|---|
| 2603 | #define BIF_CFG_DEV1_RC_PCIE_LANE_2_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_TX_PRESET_MASK 0x0F00L |
|---|
| 2604 | #define BIF_CFG_DEV1_RC_PCIE_LANE_2_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_RX_PRESET_HINT_MASK 0x7000L |
|---|
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| 2606 | #define BIF_CFG_DEV1_RC_PCIE_LANE_3_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_TX_PRESET__SHIFT 0x0 |
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| 2607 | #define BIF_CFG_DEV1_RC_PCIE_LANE_3_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_RX_PRESET_HINT__SHIFT 0x4 |
|---|
| 2608 | #define BIF_CFG_DEV1_RC_PCIE_LANE_3_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_TX_PRESET__SHIFT 0x8 |
|---|
| 2609 | #define BIF_CFG_DEV1_RC_PCIE_LANE_3_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_RX_PRESET_HINT__SHIFT 0xc |
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| 2671 | #define BIF_CFG_DEV1_RC_PCIE_LANE_10_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_TX_PRESET__SHIFT 0x8 |
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| 2672 | #define BIF_CFG_DEV1_RC_PCIE_LANE_10_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_RX_PRESET_HINT__SHIFT 0xc |
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| 2676 | #define BIF_CFG_DEV1_RC_PCIE_LANE_10_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_RX_PRESET_HINT_MASK 0x7000L |
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| 2683 | #define BIF_CFG_DEV1_RC_PCIE_LANE_11_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_RX_PRESET_HINT_MASK 0x0070L |
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| 2692 | #define BIF_CFG_DEV1_RC_PCIE_LANE_12_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_RX_PRESET_HINT_MASK 0x0070L |
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| 2693 | #define BIF_CFG_DEV1_RC_PCIE_LANE_12_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_TX_PRESET_MASK 0x0F00L |
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| 2694 | #define BIF_CFG_DEV1_RC_PCIE_LANE_12_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_RX_PRESET_HINT_MASK 0x7000L |
|---|
| 2695 | //BIF_CFG_DEV1_RC_PCIE_LANE_13_EQUALIZATION_CNTL |
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|---|
| 2698 | #define BIF_CFG_DEV1_RC_PCIE_LANE_13_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_TX_PRESET__SHIFT 0x8 |
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| 2699 | #define BIF_CFG_DEV1_RC_PCIE_LANE_13_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_RX_PRESET_HINT__SHIFT 0xc |
|---|
| 2700 | #define BIF_CFG_DEV1_RC_PCIE_LANE_13_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_TX_PRESET_MASK 0x000FL |
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| 2701 | #define BIF_CFG_DEV1_RC_PCIE_LANE_13_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_RX_PRESET_HINT_MASK 0x0070L |
|---|
| 2702 | #define BIF_CFG_DEV1_RC_PCIE_LANE_13_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_TX_PRESET_MASK 0x0F00L |
|---|
| 2703 | #define BIF_CFG_DEV1_RC_PCIE_LANE_13_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_RX_PRESET_HINT_MASK 0x7000L |
|---|
| 2704 | //BIF_CFG_DEV1_RC_PCIE_LANE_14_EQUALIZATION_CNTL |
|---|
| 2705 | #define BIF_CFG_DEV1_RC_PCIE_LANE_14_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_TX_PRESET__SHIFT 0x0 |
|---|
| 2706 | #define BIF_CFG_DEV1_RC_PCIE_LANE_14_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_RX_PRESET_HINT__SHIFT 0x4 |
|---|
| 2707 | #define BIF_CFG_DEV1_RC_PCIE_LANE_14_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_TX_PRESET__SHIFT 0x8 |
|---|
| 2708 | #define BIF_CFG_DEV1_RC_PCIE_LANE_14_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_RX_PRESET_HINT__SHIFT 0xc |
|---|
| 2709 | #define BIF_CFG_DEV1_RC_PCIE_LANE_14_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_TX_PRESET_MASK 0x000FL |
|---|
| 2710 | #define BIF_CFG_DEV1_RC_PCIE_LANE_14_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_RX_PRESET_HINT_MASK 0x0070L |
|---|
| 2711 | #define BIF_CFG_DEV1_RC_PCIE_LANE_14_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_TX_PRESET_MASK 0x0F00L |
|---|
| 2712 | #define BIF_CFG_DEV1_RC_PCIE_LANE_14_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_RX_PRESET_HINT_MASK 0x7000L |
|---|
| 2713 | //BIF_CFG_DEV1_RC_PCIE_LANE_15_EQUALIZATION_CNTL |
|---|
| 2714 | #define BIF_CFG_DEV1_RC_PCIE_LANE_15_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_TX_PRESET__SHIFT 0x0 |
|---|
| 2715 | #define BIF_CFG_DEV1_RC_PCIE_LANE_15_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_RX_PRESET_HINT__SHIFT 0x4 |
|---|
| 2716 | #define BIF_CFG_DEV1_RC_PCIE_LANE_15_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_TX_PRESET__SHIFT 0x8 |
|---|
| 2717 | #define BIF_CFG_DEV1_RC_PCIE_LANE_15_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_RX_PRESET_HINT__SHIFT 0xc |
|---|
| 2718 | #define BIF_CFG_DEV1_RC_PCIE_LANE_15_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_TX_PRESET_MASK 0x000FL |
|---|
| 2719 | #define BIF_CFG_DEV1_RC_PCIE_LANE_15_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_RX_PRESET_HINT_MASK 0x0070L |
|---|
| 2720 | #define BIF_CFG_DEV1_RC_PCIE_LANE_15_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_TX_PRESET_MASK 0x0F00L |
|---|
| 2721 | #define BIF_CFG_DEV1_RC_PCIE_LANE_15_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_RX_PRESET_HINT_MASK 0x7000L |
|---|
| 2722 | //BIF_CFG_DEV1_RC_PCIE_ACS_ENH_CAP_LIST |
|---|
| 2723 | #define BIF_CFG_DEV1_RC_PCIE_ACS_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 2724 | #define BIF_CFG_DEV1_RC_PCIE_ACS_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 2725 | #define BIF_CFG_DEV1_RC_PCIE_ACS_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 2726 | #define BIF_CFG_DEV1_RC_PCIE_ACS_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 2727 | #define BIF_CFG_DEV1_RC_PCIE_ACS_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 2728 | #define BIF_CFG_DEV1_RC_PCIE_ACS_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 2729 | //BIF_CFG_DEV1_RC_PCIE_ACS_CAP |
|---|
| 2730 | #define BIF_CFG_DEV1_RC_PCIE_ACS_CAP__SOURCE_VALIDATION__SHIFT 0x0 |
|---|
| 2731 | #define BIF_CFG_DEV1_RC_PCIE_ACS_CAP__TRANSLATION_BLOCKING__SHIFT 0x1 |
|---|
| 2732 | #define BIF_CFG_DEV1_RC_PCIE_ACS_CAP__P2P_REQUEST_REDIRECT__SHIFT 0x2 |
|---|
| 2733 | #define BIF_CFG_DEV1_RC_PCIE_ACS_CAP__P2P_COMPLETION_REDIRECT__SHIFT 0x3 |
|---|
| 2734 | #define BIF_CFG_DEV1_RC_PCIE_ACS_CAP__UPSTREAM_FORWARDING__SHIFT 0x4 |
|---|
| 2735 | #define BIF_CFG_DEV1_RC_PCIE_ACS_CAP__P2P_EGRESS_CONTROL__SHIFT 0x5 |
|---|
| 2736 | #define BIF_CFG_DEV1_RC_PCIE_ACS_CAP__DIRECT_TRANSLATED_P2P__SHIFT 0x6 |
|---|
| 2737 | #define BIF_CFG_DEV1_RC_PCIE_ACS_CAP__EGRESS_CONTROL_VECTOR_SIZE__SHIFT 0x8 |
|---|
| 2738 | #define BIF_CFG_DEV1_RC_PCIE_ACS_CAP__SOURCE_VALIDATION_MASK 0x0001L |
|---|
| 2739 | #define BIF_CFG_DEV1_RC_PCIE_ACS_CAP__TRANSLATION_BLOCKING_MASK 0x0002L |
|---|
| 2740 | #define BIF_CFG_DEV1_RC_PCIE_ACS_CAP__P2P_REQUEST_REDIRECT_MASK 0x0004L |
|---|
| 2741 | #define BIF_CFG_DEV1_RC_PCIE_ACS_CAP__P2P_COMPLETION_REDIRECT_MASK 0x0008L |
|---|
| 2742 | #define BIF_CFG_DEV1_RC_PCIE_ACS_CAP__UPSTREAM_FORWARDING_MASK 0x0010L |
|---|
| 2743 | #define BIF_CFG_DEV1_RC_PCIE_ACS_CAP__P2P_EGRESS_CONTROL_MASK 0x0020L |
|---|
| 2744 | #define BIF_CFG_DEV1_RC_PCIE_ACS_CAP__DIRECT_TRANSLATED_P2P_MASK 0x0040L |
|---|
| 2745 | #define BIF_CFG_DEV1_RC_PCIE_ACS_CAP__EGRESS_CONTROL_VECTOR_SIZE_MASK 0xFF00L |
|---|
| 2746 | //BIF_CFG_DEV1_RC_PCIE_ACS_CNTL |
|---|
| 2747 | #define BIF_CFG_DEV1_RC_PCIE_ACS_CNTL__SOURCE_VALIDATION_EN__SHIFT 0x0 |
|---|
| 2748 | #define BIF_CFG_DEV1_RC_PCIE_ACS_CNTL__TRANSLATION_BLOCKING_EN__SHIFT 0x1 |
|---|
| 2749 | #define BIF_CFG_DEV1_RC_PCIE_ACS_CNTL__P2P_REQUEST_REDIRECT_EN__SHIFT 0x2 |
|---|
| 2750 | #define BIF_CFG_DEV1_RC_PCIE_ACS_CNTL__P2P_COMPLETION_REDIRECT_EN__SHIFT 0x3 |
|---|
| 2751 | #define BIF_CFG_DEV1_RC_PCIE_ACS_CNTL__UPSTREAM_FORWARDING_EN__SHIFT 0x4 |
|---|
| 2752 | #define BIF_CFG_DEV1_RC_PCIE_ACS_CNTL__P2P_EGRESS_CONTROL_EN__SHIFT 0x5 |
|---|
| 2753 | #define BIF_CFG_DEV1_RC_PCIE_ACS_CNTL__DIRECT_TRANSLATED_P2P_EN__SHIFT 0x6 |
|---|
| 2754 | #define BIF_CFG_DEV1_RC_PCIE_ACS_CNTL__SOURCE_VALIDATION_EN_MASK 0x0001L |
|---|
| 2755 | #define BIF_CFG_DEV1_RC_PCIE_ACS_CNTL__TRANSLATION_BLOCKING_EN_MASK 0x0002L |
|---|
| 2756 | #define BIF_CFG_DEV1_RC_PCIE_ACS_CNTL__P2P_REQUEST_REDIRECT_EN_MASK 0x0004L |
|---|
| 2757 | #define BIF_CFG_DEV1_RC_PCIE_ACS_CNTL__P2P_COMPLETION_REDIRECT_EN_MASK 0x0008L |
|---|
| 2758 | #define BIF_CFG_DEV1_RC_PCIE_ACS_CNTL__UPSTREAM_FORWARDING_EN_MASK 0x0010L |
|---|
| 2759 | #define BIF_CFG_DEV1_RC_PCIE_ACS_CNTL__P2P_EGRESS_CONTROL_EN_MASK 0x0020L |
|---|
| 2760 | #define BIF_CFG_DEV1_RC_PCIE_ACS_CNTL__DIRECT_TRANSLATED_P2P_EN_MASK 0x0040L |
|---|
| 2761 | //BIF_CFG_DEV1_RC_PCIE_DLF_ENH_CAP_LIST |
|---|
| 2762 | #define BIF_CFG_DEV1_RC_PCIE_DLF_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
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|---|
| 2764 | #define BIF_CFG_DEV1_RC_PCIE_DLF_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 2765 | #define BIF_CFG_DEV1_RC_PCIE_DLF_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 2766 | #define BIF_CFG_DEV1_RC_PCIE_DLF_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 2767 | #define BIF_CFG_DEV1_RC_PCIE_DLF_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 2768 | //BIF_CFG_DEV1_RC_DATA_LINK_FEATURE_CAP |
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|---|
| 2771 | #define BIF_CFG_DEV1_RC_DATA_LINK_FEATURE_CAP__LOCAL_DLF_SUPPORTED_MASK 0x007FFFFFL |
|---|
| 2772 | #define BIF_CFG_DEV1_RC_DATA_LINK_FEATURE_CAP__DLF_EXCHANGE_ENABLE_MASK 0x80000000L |
|---|
| 2773 | //BIF_CFG_DEV1_RC_DATA_LINK_FEATURE_STATUS |
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| 2774 | #define BIF_CFG_DEV1_RC_DATA_LINK_FEATURE_STATUS__REMOTE_DLF_SUPPORTED__SHIFT 0x0 |
|---|
| 2775 | #define BIF_CFG_DEV1_RC_DATA_LINK_FEATURE_STATUS__REMOTE_DLF_SUPPORTED_VALID__SHIFT 0x1f |
|---|
| 2776 | #define BIF_CFG_DEV1_RC_DATA_LINK_FEATURE_STATUS__REMOTE_DLF_SUPPORTED_MASK 0x007FFFFFL |
|---|
| 2777 | #define BIF_CFG_DEV1_RC_DATA_LINK_FEATURE_STATUS__REMOTE_DLF_SUPPORTED_VALID_MASK 0x80000000L |
|---|
| 2778 | //BIF_CFG_DEV1_RC_PCIE_PHY_16GT_ENH_CAP_LIST |
|---|
| 2779 | #define BIF_CFG_DEV1_RC_PCIE_PHY_16GT_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 2780 | #define BIF_CFG_DEV1_RC_PCIE_PHY_16GT_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 2781 | #define BIF_CFG_DEV1_RC_PCIE_PHY_16GT_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
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| 2782 | #define BIF_CFG_DEV1_RC_PCIE_PHY_16GT_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 2783 | #define BIF_CFG_DEV1_RC_PCIE_PHY_16GT_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 2784 | #define BIF_CFG_DEV1_RC_PCIE_PHY_16GT_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 2785 | //BIF_CFG_DEV1_RC_LINK_CAP_16GT |
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| 2786 | #define BIF_CFG_DEV1_RC_LINK_CAP_16GT__RESERVED__SHIFT 0x0 |
|---|
| 2787 | #define BIF_CFG_DEV1_RC_LINK_CAP_16GT__RESERVED_MASK 0xFFFFFFFFL |
|---|
| 2788 | //BIF_CFG_DEV1_RC_LINK_STATUS_16GT |
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|---|
| 2794 | #define BIF_CFG_DEV1_RC_LINK_STATUS_16GT__EQUALIZATION_COMPLETE_16GT_MASK 0x00000001L |
|---|
| 2795 | #define BIF_CFG_DEV1_RC_LINK_STATUS_16GT__EQUALIZATION_PHASE1_SUCCESS_16GT_MASK 0x00000002L |
|---|
| 2796 | #define BIF_CFG_DEV1_RC_LINK_STATUS_16GT__EQUALIZATION_PHASE2_SUCCESS_16GT_MASK 0x00000004L |
|---|
| 2797 | #define BIF_CFG_DEV1_RC_LINK_STATUS_16GT__EQUALIZATION_PHASE3_SUCCESS_16GT_MASK 0x00000008L |
|---|
| 2798 | #define BIF_CFG_DEV1_RC_LINK_STATUS_16GT__LINK_EQUALIZATION_REQUEST_16GT_MASK 0x00000010L |
|---|
| 2799 | //BIF_CFG_DEV1_RC_LOCAL_PARITY_MISMATCH_STATUS_16GT |
|---|
| 2800 | #define BIF_CFG_DEV1_RC_LOCAL_PARITY_MISMATCH_STATUS_16GT__LOCAL_PARITY_MISMATCH_STATUS_BITS__SHIFT 0x0 |
|---|
| 2801 | #define BIF_CFG_DEV1_RC_LOCAL_PARITY_MISMATCH_STATUS_16GT__LOCAL_PARITY_MISMATCH_STATUS_BITS_MASK 0x0000FFFFL |
|---|
| 2802 | //BIF_CFG_DEV1_RC_RTM1_PARITY_MISMATCH_STATUS_16GT |
|---|
| 2803 | #define BIF_CFG_DEV1_RC_RTM1_PARITY_MISMATCH_STATUS_16GT__RTM1_PARITY_MISMATCH_STATUS_BITS__SHIFT 0x0 |
|---|
| 2804 | #define BIF_CFG_DEV1_RC_RTM1_PARITY_MISMATCH_STATUS_16GT__RTM1_PARITY_MISMATCH_STATUS_BITS_MASK 0x0000FFFFL |
|---|
| 2805 | //BIF_CFG_DEV1_RC_RTM2_PARITY_MISMATCH_STATUS_16GT |
|---|
| 2806 | #define BIF_CFG_DEV1_RC_RTM2_PARITY_MISMATCH_STATUS_16GT__RTM2_PARITY_MISMATCH_STATUS_BITS__SHIFT 0x0 |
|---|
| 2807 | #define BIF_CFG_DEV1_RC_RTM2_PARITY_MISMATCH_STATUS_16GT__RTM2_PARITY_MISMATCH_STATUS_BITS_MASK 0x0000FFFFL |
|---|
| 2808 | //BIF_CFG_DEV1_RC_LANE_0_EQUALIZATION_CNTL_16GT |
|---|
| 2809 | #define BIF_CFG_DEV1_RC_LANE_0_EQUALIZATION_CNTL_16GT__LANE_0_DSP_16GT_TX_PRESET__SHIFT 0x0 |
|---|
| 2810 | #define BIF_CFG_DEV1_RC_LANE_0_EQUALIZATION_CNTL_16GT__LANE_0_USP_16GT_TX_PRESET__SHIFT 0x4 |
|---|
| 2811 | #define BIF_CFG_DEV1_RC_LANE_0_EQUALIZATION_CNTL_16GT__LANE_0_DSP_16GT_TX_PRESET_MASK 0x0FL |
|---|
| 2812 | #define BIF_CFG_DEV1_RC_LANE_0_EQUALIZATION_CNTL_16GT__LANE_0_USP_16GT_TX_PRESET_MASK 0xF0L |
|---|
| 2813 | //BIF_CFG_DEV1_RC_LANE_1_EQUALIZATION_CNTL_16GT |
|---|
| 2814 | #define BIF_CFG_DEV1_RC_LANE_1_EQUALIZATION_CNTL_16GT__LANE_1_DSP_16GT_TX_PRESET__SHIFT 0x0 |
|---|
| 2815 | #define BIF_CFG_DEV1_RC_LANE_1_EQUALIZATION_CNTL_16GT__LANE_1_USP_16GT_TX_PRESET__SHIFT 0x4 |
|---|
| 2816 | #define BIF_CFG_DEV1_RC_LANE_1_EQUALIZATION_CNTL_16GT__LANE_1_DSP_16GT_TX_PRESET_MASK 0x0FL |
|---|
| 2817 | #define BIF_CFG_DEV1_RC_LANE_1_EQUALIZATION_CNTL_16GT__LANE_1_USP_16GT_TX_PRESET_MASK 0xF0L |
|---|
| 2818 | //BIF_CFG_DEV1_RC_LANE_2_EQUALIZATION_CNTL_16GT |
|---|
| 2819 | #define BIF_CFG_DEV1_RC_LANE_2_EQUALIZATION_CNTL_16GT__LANE_2_DSP_16GT_TX_PRESET__SHIFT 0x0 |
|---|
| 2820 | #define BIF_CFG_DEV1_RC_LANE_2_EQUALIZATION_CNTL_16GT__LANE_2_USP_16GT_TX_PRESET__SHIFT 0x4 |
|---|
| 2821 | #define BIF_CFG_DEV1_RC_LANE_2_EQUALIZATION_CNTL_16GT__LANE_2_DSP_16GT_TX_PRESET_MASK 0x0FL |
|---|
| 2822 | #define BIF_CFG_DEV1_RC_LANE_2_EQUALIZATION_CNTL_16GT__LANE_2_USP_16GT_TX_PRESET_MASK 0xF0L |
|---|
| 2823 | //BIF_CFG_DEV1_RC_LANE_3_EQUALIZATION_CNTL_16GT |
|---|
| 2824 | #define BIF_CFG_DEV1_RC_LANE_3_EQUALIZATION_CNTL_16GT__LANE_3_DSP_16GT_TX_PRESET__SHIFT 0x0 |
|---|
| 2825 | #define BIF_CFG_DEV1_RC_LANE_3_EQUALIZATION_CNTL_16GT__LANE_3_USP_16GT_TX_PRESET__SHIFT 0x4 |
|---|
| 2826 | #define BIF_CFG_DEV1_RC_LANE_3_EQUALIZATION_CNTL_16GT__LANE_3_DSP_16GT_TX_PRESET_MASK 0x0FL |
|---|
| 2827 | #define BIF_CFG_DEV1_RC_LANE_3_EQUALIZATION_CNTL_16GT__LANE_3_USP_16GT_TX_PRESET_MASK 0xF0L |
|---|
| 2828 | //BIF_CFG_DEV1_RC_LANE_4_EQUALIZATION_CNTL_16GT |
|---|
| 2829 | #define BIF_CFG_DEV1_RC_LANE_4_EQUALIZATION_CNTL_16GT__LANE_4_DSP_16GT_TX_PRESET__SHIFT 0x0 |
|---|
| 2830 | #define BIF_CFG_DEV1_RC_LANE_4_EQUALIZATION_CNTL_16GT__LANE_4_USP_16GT_TX_PRESET__SHIFT 0x4 |
|---|
| 2831 | #define BIF_CFG_DEV1_RC_LANE_4_EQUALIZATION_CNTL_16GT__LANE_4_DSP_16GT_TX_PRESET_MASK 0x0FL |
|---|
| 2832 | #define BIF_CFG_DEV1_RC_LANE_4_EQUALIZATION_CNTL_16GT__LANE_4_USP_16GT_TX_PRESET_MASK 0xF0L |
|---|
| 2833 | //BIF_CFG_DEV1_RC_LANE_5_EQUALIZATION_CNTL_16GT |
|---|
| 2834 | #define BIF_CFG_DEV1_RC_LANE_5_EQUALIZATION_CNTL_16GT__LANE_5_DSP_16GT_TX_PRESET__SHIFT 0x0 |
|---|
| 2835 | #define BIF_CFG_DEV1_RC_LANE_5_EQUALIZATION_CNTL_16GT__LANE_5_USP_16GT_TX_PRESET__SHIFT 0x4 |
|---|
| 2836 | #define BIF_CFG_DEV1_RC_LANE_5_EQUALIZATION_CNTL_16GT__LANE_5_DSP_16GT_TX_PRESET_MASK 0x0FL |
|---|
| 2837 | #define BIF_CFG_DEV1_RC_LANE_5_EQUALIZATION_CNTL_16GT__LANE_5_USP_16GT_TX_PRESET_MASK 0xF0L |
|---|
| 2838 | //BIF_CFG_DEV1_RC_LANE_6_EQUALIZATION_CNTL_16GT |
|---|
| 2839 | #define BIF_CFG_DEV1_RC_LANE_6_EQUALIZATION_CNTL_16GT__LANE_6_DSP_16GT_TX_PRESET__SHIFT 0x0 |
|---|
| 2840 | #define BIF_CFG_DEV1_RC_LANE_6_EQUALIZATION_CNTL_16GT__LANE_6_USP_16GT_TX_PRESET__SHIFT 0x4 |
|---|
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|---|
| 2842 | #define BIF_CFG_DEV1_RC_LANE_6_EQUALIZATION_CNTL_16GT__LANE_6_USP_16GT_TX_PRESET_MASK 0xF0L |
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| 2843 | //BIF_CFG_DEV1_RC_LANE_7_EQUALIZATION_CNTL_16GT |
|---|
| 2844 | #define BIF_CFG_DEV1_RC_LANE_7_EQUALIZATION_CNTL_16GT__LANE_7_DSP_16GT_TX_PRESET__SHIFT 0x0 |
|---|
| 2845 | #define BIF_CFG_DEV1_RC_LANE_7_EQUALIZATION_CNTL_16GT__LANE_7_USP_16GT_TX_PRESET__SHIFT 0x4 |
|---|
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|---|
| 2847 | #define BIF_CFG_DEV1_RC_LANE_7_EQUALIZATION_CNTL_16GT__LANE_7_USP_16GT_TX_PRESET_MASK 0xF0L |
|---|
| 2848 | //BIF_CFG_DEV1_RC_LANE_8_EQUALIZATION_CNTL_16GT |
|---|
| 2849 | #define BIF_CFG_DEV1_RC_LANE_8_EQUALIZATION_CNTL_16GT__LANE_8_DSP_16GT_TX_PRESET__SHIFT 0x0 |
|---|
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| 2851 | #define BIF_CFG_DEV1_RC_LANE_8_EQUALIZATION_CNTL_16GT__LANE_8_DSP_16GT_TX_PRESET_MASK 0x0FL |
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| 2853 | //BIF_CFG_DEV1_RC_LANE_9_EQUALIZATION_CNTL_16GT |
|---|
| 2854 | #define BIF_CFG_DEV1_RC_LANE_9_EQUALIZATION_CNTL_16GT__LANE_9_DSP_16GT_TX_PRESET__SHIFT 0x0 |
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|---|
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| 2873 | //BIF_CFG_DEV1_RC_LANE_13_EQUALIZATION_CNTL_16GT |
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| 2874 | #define BIF_CFG_DEV1_RC_LANE_13_EQUALIZATION_CNTL_16GT__LANE_13_DSP_16GT_TX_PRESET__SHIFT 0x0 |
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|---|
| 2877 | #define BIF_CFG_DEV1_RC_LANE_13_EQUALIZATION_CNTL_16GT__LANE_13_USP_16GT_TX_PRESET_MASK 0xF0L |
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| 2882 | #define BIF_CFG_DEV1_RC_LANE_14_EQUALIZATION_CNTL_16GT__LANE_14_USP_16GT_TX_PRESET_MASK 0xF0L |
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| 2883 | //BIF_CFG_DEV1_RC_LANE_15_EQUALIZATION_CNTL_16GT |
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| 2884 | #define BIF_CFG_DEV1_RC_LANE_15_EQUALIZATION_CNTL_16GT__LANE_15_DSP_16GT_TX_PRESET__SHIFT 0x0 |
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| 2885 | #define BIF_CFG_DEV1_RC_LANE_15_EQUALIZATION_CNTL_16GT__LANE_15_USP_16GT_TX_PRESET__SHIFT 0x4 |
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| 2886 | #define BIF_CFG_DEV1_RC_LANE_15_EQUALIZATION_CNTL_16GT__LANE_15_DSP_16GT_TX_PRESET_MASK 0x0FL |
|---|
| 2887 | #define BIF_CFG_DEV1_RC_LANE_15_EQUALIZATION_CNTL_16GT__LANE_15_USP_16GT_TX_PRESET_MASK 0xF0L |
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| 2888 | //BIF_CFG_DEV1_RC_PCIE_MARGINING_ENH_CAP_LIST |
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| 2894 | #define BIF_CFG_DEV1_RC_PCIE_MARGINING_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
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| 2895 | //BIF_CFG_DEV1_RC_MARGINING_PORT_CAP |
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| 2896 | #define BIF_CFG_DEV1_RC_MARGINING_PORT_CAP__MARGINING_USES_SOFTWARE__SHIFT 0x0 |
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| 2897 | #define BIF_CFG_DEV1_RC_MARGINING_PORT_CAP__MARGINING_USES_SOFTWARE_MASK 0x0001L |
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| 2898 | //BIF_CFG_DEV1_RC_MARGINING_PORT_STATUS |
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| 2902 | #define BIF_CFG_DEV1_RC_MARGINING_PORT_STATUS__MARGINING_SOFTWARE_READY_MASK 0x0002L |
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| 3193 | // addressBlock: nbio_nbif0_bif_cfg_dev2_rc_bifcfgdecp |
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| 3226 | #define BIF_CFG_DEV2_RC_BIST__BIST_COMP__SHIFT 0x0 |
|---|
| 3227 | #define BIF_CFG_DEV2_RC_BIST__BIST_STRT__SHIFT 0x6 |
|---|
| 3228 | #define BIF_CFG_DEV2_RC_BIST__BIST_CAP__SHIFT 0x7 |
|---|
| 3229 | #define BIF_CFG_DEV2_RC_BIST__BIST_COMP_MASK 0x0FL |
|---|
| 3230 | #define BIF_CFG_DEV2_RC_BIST__BIST_STRT_MASK 0x40L |
|---|
| 3231 | #define BIF_CFG_DEV2_RC_BIST__BIST_CAP_MASK 0x80L |
|---|
| 3232 | //BIF_CFG_DEV2_RC_BASE_ADDR_1 |
|---|
| 3233 | #define BIF_CFG_DEV2_RC_BASE_ADDR_1__BASE_ADDR__SHIFT 0x0 |
|---|
| 3234 | #define BIF_CFG_DEV2_RC_BASE_ADDR_1__BASE_ADDR_MASK 0xFFFFFFFFL |
|---|
| 3235 | //BIF_CFG_DEV2_RC_BASE_ADDR_2 |
|---|
| 3236 | #define BIF_CFG_DEV2_RC_BASE_ADDR_2__BASE_ADDR__SHIFT 0x0 |
|---|
| 3237 | #define BIF_CFG_DEV2_RC_BASE_ADDR_2__BASE_ADDR_MASK 0xFFFFFFFFL |
|---|
| 3238 | //BIF_CFG_DEV2_RC_SUB_BUS_NUMBER_LATENCY |
|---|
| 3239 | #define BIF_CFG_DEV2_RC_SUB_BUS_NUMBER_LATENCY__PRIMARY_BUS__SHIFT 0x0 |
|---|
| 3240 | #define BIF_CFG_DEV2_RC_SUB_BUS_NUMBER_LATENCY__SECONDARY_BUS__SHIFT 0x8 |
|---|
| 3241 | #define BIF_CFG_DEV2_RC_SUB_BUS_NUMBER_LATENCY__SUB_BUS_NUM__SHIFT 0x10 |
|---|
| 3242 | #define BIF_CFG_DEV2_RC_SUB_BUS_NUMBER_LATENCY__SECONDARY_LATENCY_TIMER__SHIFT 0x18 |
|---|
| 3243 | #define BIF_CFG_DEV2_RC_SUB_BUS_NUMBER_LATENCY__PRIMARY_BUS_MASK 0x000000FFL |
|---|
| 3244 | #define BIF_CFG_DEV2_RC_SUB_BUS_NUMBER_LATENCY__SECONDARY_BUS_MASK 0x0000FF00L |
|---|
| 3245 | #define BIF_CFG_DEV2_RC_SUB_BUS_NUMBER_LATENCY__SUB_BUS_NUM_MASK 0x00FF0000L |
|---|
| 3246 | #define BIF_CFG_DEV2_RC_SUB_BUS_NUMBER_LATENCY__SECONDARY_LATENCY_TIMER_MASK 0xFF000000L |
|---|
| 3247 | //BIF_CFG_DEV2_RC_IO_BASE_LIMIT |
|---|
| 3248 | #define BIF_CFG_DEV2_RC_IO_BASE_LIMIT__IO_BASE_TYPE__SHIFT 0x0 |
|---|
| 3249 | #define BIF_CFG_DEV2_RC_IO_BASE_LIMIT__IO_BASE__SHIFT 0x4 |
|---|
| 3250 | #define BIF_CFG_DEV2_RC_IO_BASE_LIMIT__IO_LIMIT_TYPE__SHIFT 0x8 |
|---|
| 3251 | #define BIF_CFG_DEV2_RC_IO_BASE_LIMIT__IO_LIMIT__SHIFT 0xc |
|---|
| 3252 | #define BIF_CFG_DEV2_RC_IO_BASE_LIMIT__IO_BASE_TYPE_MASK 0x000FL |
|---|
| 3253 | #define BIF_CFG_DEV2_RC_IO_BASE_LIMIT__IO_BASE_MASK 0x00F0L |
|---|
| 3254 | #define BIF_CFG_DEV2_RC_IO_BASE_LIMIT__IO_LIMIT_TYPE_MASK 0x0F00L |
|---|
| 3255 | #define BIF_CFG_DEV2_RC_IO_BASE_LIMIT__IO_LIMIT_MASK 0xF000L |
|---|
| 3256 | //BIF_CFG_DEV2_RC_SECONDARY_STATUS |
|---|
| 3257 | #define BIF_CFG_DEV2_RC_SECONDARY_STATUS__PCI_66_CAP__SHIFT 0x5 |
|---|
| 3258 | #define BIF_CFG_DEV2_RC_SECONDARY_STATUS__FAST_BACK_CAPABLE__SHIFT 0x7 |
|---|
| 3259 | #define BIF_CFG_DEV2_RC_SECONDARY_STATUS__MASTER_DATA_PARITY_ERROR__SHIFT 0x8 |
|---|
| 3260 | #define BIF_CFG_DEV2_RC_SECONDARY_STATUS__DEVSEL_TIMING__SHIFT 0x9 |
|---|
| 3261 | #define BIF_CFG_DEV2_RC_SECONDARY_STATUS__SIGNAL_TARGET_ABORT__SHIFT 0xb |
|---|
| 3262 | #define BIF_CFG_DEV2_RC_SECONDARY_STATUS__RECEIVED_TARGET_ABORT__SHIFT 0xc |
|---|
| 3263 | #define BIF_CFG_DEV2_RC_SECONDARY_STATUS__RECEIVED_MASTER_ABORT__SHIFT 0xd |
|---|
| 3264 | #define BIF_CFG_DEV2_RC_SECONDARY_STATUS__RECEIVED_SYSTEM_ERROR__SHIFT 0xe |
|---|
| 3265 | #define BIF_CFG_DEV2_RC_SECONDARY_STATUS__PARITY_ERROR_DETECTED__SHIFT 0xf |
|---|
| 3266 | #define BIF_CFG_DEV2_RC_SECONDARY_STATUS__PCI_66_CAP_MASK 0x0020L |
|---|
| 3267 | #define BIF_CFG_DEV2_RC_SECONDARY_STATUS__FAST_BACK_CAPABLE_MASK 0x0080L |
|---|
| 3268 | #define BIF_CFG_DEV2_RC_SECONDARY_STATUS__MASTER_DATA_PARITY_ERROR_MASK 0x0100L |
|---|
| 3269 | #define BIF_CFG_DEV2_RC_SECONDARY_STATUS__DEVSEL_TIMING_MASK 0x0600L |
|---|
| 3270 | #define BIF_CFG_DEV2_RC_SECONDARY_STATUS__SIGNAL_TARGET_ABORT_MASK 0x0800L |
|---|
| 3271 | #define BIF_CFG_DEV2_RC_SECONDARY_STATUS__RECEIVED_TARGET_ABORT_MASK 0x1000L |
|---|
| 3272 | #define BIF_CFG_DEV2_RC_SECONDARY_STATUS__RECEIVED_MASTER_ABORT_MASK 0x2000L |
|---|
| 3273 | #define BIF_CFG_DEV2_RC_SECONDARY_STATUS__RECEIVED_SYSTEM_ERROR_MASK 0x4000L |
|---|
| 3274 | #define BIF_CFG_DEV2_RC_SECONDARY_STATUS__PARITY_ERROR_DETECTED_MASK 0x8000L |
|---|
| 3275 | //BIF_CFG_DEV2_RC_MEM_BASE_LIMIT |
|---|
| 3276 | #define BIF_CFG_DEV2_RC_MEM_BASE_LIMIT__MEM_BASE_TYPE__SHIFT 0x0 |
|---|
| 3277 | #define BIF_CFG_DEV2_RC_MEM_BASE_LIMIT__MEM_BASE_31_20__SHIFT 0x4 |
|---|
| 3278 | #define BIF_CFG_DEV2_RC_MEM_BASE_LIMIT__MEM_LIMIT_TYPE__SHIFT 0x10 |
|---|
| 3279 | #define BIF_CFG_DEV2_RC_MEM_BASE_LIMIT__MEM_LIMIT_31_20__SHIFT 0x14 |
|---|
| 3280 | #define BIF_CFG_DEV2_RC_MEM_BASE_LIMIT__MEM_BASE_TYPE_MASK 0x0000000FL |
|---|
| 3281 | #define BIF_CFG_DEV2_RC_MEM_BASE_LIMIT__MEM_BASE_31_20_MASK 0x0000FFF0L |
|---|
| 3282 | #define BIF_CFG_DEV2_RC_MEM_BASE_LIMIT__MEM_LIMIT_TYPE_MASK 0x000F0000L |
|---|
| 3283 | #define BIF_CFG_DEV2_RC_MEM_BASE_LIMIT__MEM_LIMIT_31_20_MASK 0xFFF00000L |
|---|
| 3284 | //BIF_CFG_DEV2_RC_PREF_BASE_LIMIT |
|---|
| 3285 | #define BIF_CFG_DEV2_RC_PREF_BASE_LIMIT__PREF_MEM_BASE_TYPE__SHIFT 0x0 |
|---|
| 3286 | #define BIF_CFG_DEV2_RC_PREF_BASE_LIMIT__PREF_MEM_BASE_31_20__SHIFT 0x4 |
|---|
| 3287 | #define BIF_CFG_DEV2_RC_PREF_BASE_LIMIT__PREF_MEM_LIMIT_TYPE__SHIFT 0x10 |
|---|
| 3288 | #define BIF_CFG_DEV2_RC_PREF_BASE_LIMIT__PREF_MEM_LIMIT_31_20__SHIFT 0x14 |
|---|
| 3289 | #define BIF_CFG_DEV2_RC_PREF_BASE_LIMIT__PREF_MEM_BASE_TYPE_MASK 0x0000000FL |
|---|
| 3290 | #define BIF_CFG_DEV2_RC_PREF_BASE_LIMIT__PREF_MEM_BASE_31_20_MASK 0x0000FFF0L |
|---|
| 3291 | #define BIF_CFG_DEV2_RC_PREF_BASE_LIMIT__PREF_MEM_LIMIT_TYPE_MASK 0x000F0000L |
|---|
| 3292 | #define BIF_CFG_DEV2_RC_PREF_BASE_LIMIT__PREF_MEM_LIMIT_31_20_MASK 0xFFF00000L |
|---|
| 3293 | //BIF_CFG_DEV2_RC_PREF_BASE_UPPER |
|---|
| 3294 | #define BIF_CFG_DEV2_RC_PREF_BASE_UPPER__PREF_BASE_UPPER__SHIFT 0x0 |
|---|
| 3295 | #define BIF_CFG_DEV2_RC_PREF_BASE_UPPER__PREF_BASE_UPPER_MASK 0xFFFFFFFFL |
|---|
| 3296 | //BIF_CFG_DEV2_RC_PREF_LIMIT_UPPER |
|---|
| 3297 | #define BIF_CFG_DEV2_RC_PREF_LIMIT_UPPER__PREF_LIMIT_UPPER__SHIFT 0x0 |
|---|
| 3298 | #define BIF_CFG_DEV2_RC_PREF_LIMIT_UPPER__PREF_LIMIT_UPPER_MASK 0xFFFFFFFFL |
|---|
| 3299 | //BIF_CFG_DEV2_RC_IO_BASE_LIMIT_HI |
|---|
| 3300 | #define BIF_CFG_DEV2_RC_IO_BASE_LIMIT_HI__IO_BASE_31_16__SHIFT 0x0 |
|---|
| 3301 | #define BIF_CFG_DEV2_RC_IO_BASE_LIMIT_HI__IO_LIMIT_31_16__SHIFT 0x10 |
|---|
| 3302 | #define BIF_CFG_DEV2_RC_IO_BASE_LIMIT_HI__IO_BASE_31_16_MASK 0x0000FFFFL |
|---|
| 3303 | #define BIF_CFG_DEV2_RC_IO_BASE_LIMIT_HI__IO_LIMIT_31_16_MASK 0xFFFF0000L |
|---|
| 3304 | //BIF_CFG_DEV2_RC_CAP_PTR |
|---|
| 3305 | #define BIF_CFG_DEV2_RC_CAP_PTR__CAP_PTR__SHIFT 0x0 |
|---|
| 3306 | #define BIF_CFG_DEV2_RC_CAP_PTR__CAP_PTR_MASK 0xFFL |
|---|
| 3307 | //BIF_CFG_DEV2_RC_ROM_BASE_ADDR |
|---|
| 3308 | #define BIF_CFG_DEV2_RC_ROM_BASE_ADDR__BASE_ADDR__SHIFT 0x0 |
|---|
| 3309 | #define BIF_CFG_DEV2_RC_ROM_BASE_ADDR__BASE_ADDR_MASK 0xFFFFFFFFL |
|---|
| 3310 | //BIF_CFG_DEV2_RC_INTERRUPT_LINE |
|---|
| 3311 | #define BIF_CFG_DEV2_RC_INTERRUPT_LINE__INTERRUPT_LINE__SHIFT 0x0 |
|---|
| 3312 | #define BIF_CFG_DEV2_RC_INTERRUPT_LINE__INTERRUPT_LINE_MASK 0xFFL |
|---|
| 3313 | //BIF_CFG_DEV2_RC_INTERRUPT_PIN |
|---|
| 3314 | #define BIF_CFG_DEV2_RC_INTERRUPT_PIN__INTERRUPT_PIN__SHIFT 0x0 |
|---|
| 3315 | #define BIF_CFG_DEV2_RC_INTERRUPT_PIN__INTERRUPT_PIN_MASK 0xFFL |
|---|
| 3316 | //BIF_CFG_DEV2_RC_IRQ_BRIDGE_CNTL |
|---|
| 3317 | #define BIF_CFG_DEV2_RC_IRQ_BRIDGE_CNTL__PARITY_RESPONSE_EN__SHIFT 0x0 |
|---|
| 3318 | #define BIF_CFG_DEV2_RC_IRQ_BRIDGE_CNTL__SERR_EN__SHIFT 0x1 |
|---|
| 3319 | #define BIF_CFG_DEV2_RC_IRQ_BRIDGE_CNTL__ISA_EN__SHIFT 0x2 |
|---|
| 3320 | #define BIF_CFG_DEV2_RC_IRQ_BRIDGE_CNTL__VGA_EN__SHIFT 0x3 |
|---|
| 3321 | #define BIF_CFG_DEV2_RC_IRQ_BRIDGE_CNTL__VGA_DEC__SHIFT 0x4 |
|---|
| 3322 | #define BIF_CFG_DEV2_RC_IRQ_BRIDGE_CNTL__MASTER_ABORT_MODE__SHIFT 0x5 |
|---|
| 3323 | #define BIF_CFG_DEV2_RC_IRQ_BRIDGE_CNTL__SECONDARY_BUS_RESET__SHIFT 0x6 |
|---|
| 3324 | #define BIF_CFG_DEV2_RC_IRQ_BRIDGE_CNTL__FAST_B2B_EN__SHIFT 0x7 |
|---|
| 3325 | #define BIF_CFG_DEV2_RC_IRQ_BRIDGE_CNTL__PRIMARY_DISCARD_TIMER__SHIFT 0x8 |
|---|
| 3326 | #define BIF_CFG_DEV2_RC_IRQ_BRIDGE_CNTL__SECONDARY_DISCARD_TIMER__SHIFT 0x9 |
|---|
| 3327 | #define BIF_CFG_DEV2_RC_IRQ_BRIDGE_CNTL__DISCARD_TIMER_STATUS__SHIFT 0xa |
|---|
| 3328 | #define BIF_CFG_DEV2_RC_IRQ_BRIDGE_CNTL__DISCARD_TIMER_SERR_ENABLE__SHIFT 0xb |
|---|
| 3329 | #define BIF_CFG_DEV2_RC_IRQ_BRIDGE_CNTL__PARITY_RESPONSE_EN_MASK 0x0001L |
|---|
| 3330 | #define BIF_CFG_DEV2_RC_IRQ_BRIDGE_CNTL__SERR_EN_MASK 0x0002L |
|---|
| 3331 | #define BIF_CFG_DEV2_RC_IRQ_BRIDGE_CNTL__ISA_EN_MASK 0x0004L |
|---|
| 3332 | #define BIF_CFG_DEV2_RC_IRQ_BRIDGE_CNTL__VGA_EN_MASK 0x0008L |
|---|
| 3333 | #define BIF_CFG_DEV2_RC_IRQ_BRIDGE_CNTL__VGA_DEC_MASK 0x0010L |
|---|
| 3334 | #define BIF_CFG_DEV2_RC_IRQ_BRIDGE_CNTL__MASTER_ABORT_MODE_MASK 0x0020L |
|---|
| 3335 | #define BIF_CFG_DEV2_RC_IRQ_BRIDGE_CNTL__SECONDARY_BUS_RESET_MASK 0x0040L |
|---|
| 3336 | #define BIF_CFG_DEV2_RC_IRQ_BRIDGE_CNTL__FAST_B2B_EN_MASK 0x0080L |
|---|
| 3337 | #define BIF_CFG_DEV2_RC_IRQ_BRIDGE_CNTL__PRIMARY_DISCARD_TIMER_MASK 0x0100L |
|---|
| 3338 | #define BIF_CFG_DEV2_RC_IRQ_BRIDGE_CNTL__SECONDARY_DISCARD_TIMER_MASK 0x0200L |
|---|
| 3339 | #define BIF_CFG_DEV2_RC_IRQ_BRIDGE_CNTL__DISCARD_TIMER_STATUS_MASK 0x0400L |
|---|
| 3340 | #define BIF_CFG_DEV2_RC_IRQ_BRIDGE_CNTL__DISCARD_TIMER_SERR_ENABLE_MASK 0x0800L |
|---|
| 3341 | //BIF_CFG_DEV2_RC_EXT_BRIDGE_CNTL |
|---|
| 3342 | #define BIF_CFG_DEV2_RC_EXT_BRIDGE_CNTL__IO_PORT_80_EN__SHIFT 0x0 |
|---|
| 3343 | #define BIF_CFG_DEV2_RC_EXT_BRIDGE_CNTL__IO_PORT_80_EN_MASK 0x01L |
|---|
| 3344 | //BIF_CFG_DEV2_RC_PMI_STATUS_CNTL |
|---|
| 3345 | #define BIF_CFG_DEV2_RC_PMI_STATUS_CNTL__POWER_STATE__SHIFT 0x0 |
|---|
| 3346 | #define BIF_CFG_DEV2_RC_PMI_STATUS_CNTL__NO_SOFT_RESET__SHIFT 0x3 |
|---|
| 3347 | #define BIF_CFG_DEV2_RC_PMI_STATUS_CNTL__PME_EN__SHIFT 0x8 |
|---|
| 3348 | #define BIF_CFG_DEV2_RC_PMI_STATUS_CNTL__DATA_SELECT__SHIFT 0x9 |
|---|
| 3349 | #define BIF_CFG_DEV2_RC_PMI_STATUS_CNTL__DATA_SCALE__SHIFT 0xd |
|---|
| 3350 | #define BIF_CFG_DEV2_RC_PMI_STATUS_CNTL__PME_STATUS__SHIFT 0xf |
|---|
| 3351 | #define BIF_CFG_DEV2_RC_PMI_STATUS_CNTL__B2_B3_SUPPORT__SHIFT 0x16 |
|---|
| 3352 | #define BIF_CFG_DEV2_RC_PMI_STATUS_CNTL__BUS_PWR_EN__SHIFT 0x17 |
|---|
| 3353 | #define BIF_CFG_DEV2_RC_PMI_STATUS_CNTL__PMI_DATA__SHIFT 0x18 |
|---|
| 3354 | #define BIF_CFG_DEV2_RC_PMI_STATUS_CNTL__POWER_STATE_MASK 0x00000003L |
|---|
| 3355 | #define BIF_CFG_DEV2_RC_PMI_STATUS_CNTL__NO_SOFT_RESET_MASK 0x00000008L |
|---|
| 3356 | #define BIF_CFG_DEV2_RC_PMI_STATUS_CNTL__PME_EN_MASK 0x00000100L |
|---|
| 3357 | #define BIF_CFG_DEV2_RC_PMI_STATUS_CNTL__DATA_SELECT_MASK 0x00001E00L |
|---|
| 3358 | #define BIF_CFG_DEV2_RC_PMI_STATUS_CNTL__DATA_SCALE_MASK 0x00006000L |
|---|
| 3359 | #define BIF_CFG_DEV2_RC_PMI_STATUS_CNTL__PME_STATUS_MASK 0x00008000L |
|---|
| 3360 | #define BIF_CFG_DEV2_RC_PMI_STATUS_CNTL__B2_B3_SUPPORT_MASK 0x00400000L |
|---|
| 3361 | #define BIF_CFG_DEV2_RC_PMI_STATUS_CNTL__BUS_PWR_EN_MASK 0x00800000L |
|---|
| 3362 | #define BIF_CFG_DEV2_RC_PMI_STATUS_CNTL__PMI_DATA_MASK 0xFF000000L |
|---|
| 3363 | //BIF_CFG_DEV2_RC_PCIE_CAP_LIST |
|---|
| 3364 | #define BIF_CFG_DEV2_RC_PCIE_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 3365 | #define BIF_CFG_DEV2_RC_PCIE_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
|---|
| 3366 | #define BIF_CFG_DEV2_RC_PCIE_CAP_LIST__CAP_ID_MASK 0x00FFL |
|---|
| 3367 | #define BIF_CFG_DEV2_RC_PCIE_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
|---|
| 3368 | //BIF_CFG_DEV2_RC_PCIE_CAP |
|---|
| 3369 | #define BIF_CFG_DEV2_RC_PCIE_CAP__VERSION__SHIFT 0x0 |
|---|
| 3370 | #define BIF_CFG_DEV2_RC_PCIE_CAP__DEVICE_TYPE__SHIFT 0x4 |
|---|
| 3371 | #define BIF_CFG_DEV2_RC_PCIE_CAP__SLOT_IMPLEMENTED__SHIFT 0x8 |
|---|
| 3372 | #define BIF_CFG_DEV2_RC_PCIE_CAP__INT_MESSAGE_NUM__SHIFT 0x9 |
|---|
| 3373 | #define BIF_CFG_DEV2_RC_PCIE_CAP__VERSION_MASK 0x000FL |
|---|
| 3374 | #define BIF_CFG_DEV2_RC_PCIE_CAP__DEVICE_TYPE_MASK 0x00F0L |
|---|
| 3375 | #define BIF_CFG_DEV2_RC_PCIE_CAP__SLOT_IMPLEMENTED_MASK 0x0100L |
|---|
| 3376 | #define BIF_CFG_DEV2_RC_PCIE_CAP__INT_MESSAGE_NUM_MASK 0x3E00L |
|---|
| 3377 | //BIF_CFG_DEV2_RC_DEVICE_CAP |
|---|
| 3378 | #define BIF_CFG_DEV2_RC_DEVICE_CAP__MAX_PAYLOAD_SUPPORT__SHIFT 0x0 |
|---|
| 3379 | #define BIF_CFG_DEV2_RC_DEVICE_CAP__PHANTOM_FUNC__SHIFT 0x3 |
|---|
| 3380 | #define BIF_CFG_DEV2_RC_DEVICE_CAP__EXTENDED_TAG__SHIFT 0x5 |
|---|
| 3381 | #define BIF_CFG_DEV2_RC_DEVICE_CAP__L0S_ACCEPTABLE_LATENCY__SHIFT 0x6 |
|---|
| 3382 | #define BIF_CFG_DEV2_RC_DEVICE_CAP__L1_ACCEPTABLE_LATENCY__SHIFT 0x9 |
|---|
| 3383 | #define BIF_CFG_DEV2_RC_DEVICE_CAP__ROLE_BASED_ERR_REPORTING__SHIFT 0xf |
|---|
| 3384 | #define BIF_CFG_DEV2_RC_DEVICE_CAP__FLR_CAPABLE__SHIFT 0x1c |
|---|
| 3385 | #define BIF_CFG_DEV2_RC_DEVICE_CAP__MAX_PAYLOAD_SUPPORT_MASK 0x00000007L |
|---|
| 3386 | #define BIF_CFG_DEV2_RC_DEVICE_CAP__PHANTOM_FUNC_MASK 0x00000018L |
|---|
| 3387 | #define BIF_CFG_DEV2_RC_DEVICE_CAP__EXTENDED_TAG_MASK 0x00000020L |
|---|
| 3388 | #define BIF_CFG_DEV2_RC_DEVICE_CAP__L0S_ACCEPTABLE_LATENCY_MASK 0x000001C0L |
|---|
| 3389 | #define BIF_CFG_DEV2_RC_DEVICE_CAP__L1_ACCEPTABLE_LATENCY_MASK 0x00000E00L |
|---|
| 3390 | #define BIF_CFG_DEV2_RC_DEVICE_CAP__ROLE_BASED_ERR_REPORTING_MASK 0x00008000L |
|---|
| 3391 | #define BIF_CFG_DEV2_RC_DEVICE_CAP__FLR_CAPABLE_MASK 0x10000000L |
|---|
| 3392 | //BIF_CFG_DEV2_RC_LINK_CAP |
|---|
| 3393 | #define BIF_CFG_DEV2_RC_LINK_CAP__LINK_SPEED__SHIFT 0x0 |
|---|
| 3394 | #define BIF_CFG_DEV2_RC_LINK_CAP__LINK_WIDTH__SHIFT 0x4 |
|---|
| 3395 | #define BIF_CFG_DEV2_RC_LINK_CAP__PM_SUPPORT__SHIFT 0xa |
|---|
| 3396 | #define BIF_CFG_DEV2_RC_LINK_CAP__L0S_EXIT_LATENCY__SHIFT 0xc |
|---|
| 3397 | #define BIF_CFG_DEV2_RC_LINK_CAP__L1_EXIT_LATENCY__SHIFT 0xf |
|---|
| 3398 | #define BIF_CFG_DEV2_RC_LINK_CAP__CLOCK_POWER_MANAGEMENT__SHIFT 0x12 |
|---|
| 3399 | #define BIF_CFG_DEV2_RC_LINK_CAP__SURPRISE_DOWN_ERR_REPORTING__SHIFT 0x13 |
|---|
| 3400 | #define BIF_CFG_DEV2_RC_LINK_CAP__DL_ACTIVE_REPORTING_CAPABLE__SHIFT 0x14 |
|---|
| 3401 | #define BIF_CFG_DEV2_RC_LINK_CAP__LINK_BW_NOTIFICATION_CAP__SHIFT 0x15 |
|---|
| 3402 | #define BIF_CFG_DEV2_RC_LINK_CAP__ASPM_OPTIONALITY_COMPLIANCE__SHIFT 0x16 |
|---|
| 3403 | #define BIF_CFG_DEV2_RC_LINK_CAP__PORT_NUMBER__SHIFT 0x18 |
|---|
| 3404 | #define BIF_CFG_DEV2_RC_LINK_CAP__LINK_SPEED_MASK 0x0000000FL |
|---|
| 3405 | #define BIF_CFG_DEV2_RC_LINK_CAP__LINK_WIDTH_MASK 0x000003F0L |
|---|
| 3406 | #define BIF_CFG_DEV2_RC_LINK_CAP__PM_SUPPORT_MASK 0x00000C00L |
|---|
| 3407 | #define BIF_CFG_DEV2_RC_LINK_CAP__L0S_EXIT_LATENCY_MASK 0x00007000L |
|---|
| 3408 | #define BIF_CFG_DEV2_RC_LINK_CAP__L1_EXIT_LATENCY_MASK 0x00038000L |
|---|
| 3409 | #define BIF_CFG_DEV2_RC_LINK_CAP__CLOCK_POWER_MANAGEMENT_MASK 0x00040000L |
|---|
| 3410 | #define BIF_CFG_DEV2_RC_LINK_CAP__SURPRISE_DOWN_ERR_REPORTING_MASK 0x00080000L |
|---|
| 3411 | #define BIF_CFG_DEV2_RC_LINK_CAP__DL_ACTIVE_REPORTING_CAPABLE_MASK 0x00100000L |
|---|
| 3412 | #define BIF_CFG_DEV2_RC_LINK_CAP__LINK_BW_NOTIFICATION_CAP_MASK 0x00200000L |
|---|
| 3413 | #define BIF_CFG_DEV2_RC_LINK_CAP__ASPM_OPTIONALITY_COMPLIANCE_MASK 0x00400000L |
|---|
| 3414 | #define BIF_CFG_DEV2_RC_LINK_CAP__PORT_NUMBER_MASK 0xFF000000L |
|---|
| 3415 | //BIF_CFG_DEV2_RC_LINK_STATUS |
|---|
| 3416 | #define BIF_CFG_DEV2_RC_LINK_STATUS__CURRENT_LINK_SPEED__SHIFT 0x0 |
|---|
| 3417 | #define BIF_CFG_DEV2_RC_LINK_STATUS__NEGOTIATED_LINK_WIDTH__SHIFT 0x4 |
|---|
| 3418 | #define BIF_CFG_DEV2_RC_LINK_STATUS__LINK_TRAINING__SHIFT 0xb |
|---|
| 3419 | #define BIF_CFG_DEV2_RC_LINK_STATUS__SLOT_CLOCK_CFG__SHIFT 0xc |
|---|
| 3420 | #define BIF_CFG_DEV2_RC_LINK_STATUS__DL_ACTIVE__SHIFT 0xd |
|---|
| 3421 | #define BIF_CFG_DEV2_RC_LINK_STATUS__LINK_BW_MANAGEMENT_STATUS__SHIFT 0xe |
|---|
| 3422 | #define BIF_CFG_DEV2_RC_LINK_STATUS__LINK_AUTONOMOUS_BW_STATUS__SHIFT 0xf |
|---|
| 3423 | #define BIF_CFG_DEV2_RC_LINK_STATUS__CURRENT_LINK_SPEED_MASK 0x000FL |
|---|
| 3424 | #define BIF_CFG_DEV2_RC_LINK_STATUS__NEGOTIATED_LINK_WIDTH_MASK 0x03F0L |
|---|
| 3425 | #define BIF_CFG_DEV2_RC_LINK_STATUS__LINK_TRAINING_MASK 0x0800L |
|---|
| 3426 | #define BIF_CFG_DEV2_RC_LINK_STATUS__SLOT_CLOCK_CFG_MASK 0x1000L |
|---|
| 3427 | #define BIF_CFG_DEV2_RC_LINK_STATUS__DL_ACTIVE_MASK 0x2000L |
|---|
| 3428 | #define BIF_CFG_DEV2_RC_LINK_STATUS__LINK_BW_MANAGEMENT_STATUS_MASK 0x4000L |
|---|
| 3429 | #define BIF_CFG_DEV2_RC_LINK_STATUS__LINK_AUTONOMOUS_BW_STATUS_MASK 0x8000L |
|---|
| 3430 | //BIF_CFG_DEV2_RC_SLOT_CAP |
|---|
| 3431 | #define BIF_CFG_DEV2_RC_SLOT_CAP__ATTN_BUTTON_PRESENT__SHIFT 0x0 |
|---|
| 3432 | #define BIF_CFG_DEV2_RC_SLOT_CAP__PWR_CONTROLLER_PRESENT__SHIFT 0x1 |
|---|
| 3433 | #define BIF_CFG_DEV2_RC_SLOT_CAP__MRL_SENSOR_PRESENT__SHIFT 0x2 |
|---|
| 3434 | #define BIF_CFG_DEV2_RC_SLOT_CAP__ATTN_INDICATOR_PRESENT__SHIFT 0x3 |
|---|
| 3435 | #define BIF_CFG_DEV2_RC_SLOT_CAP__PWR_INDICATOR_PRESENT__SHIFT 0x4 |
|---|
| 3436 | #define BIF_CFG_DEV2_RC_SLOT_CAP__HOTPLUG_SURPRISE__SHIFT 0x5 |
|---|
| 3437 | #define BIF_CFG_DEV2_RC_SLOT_CAP__HOTPLUG_CAPABLE__SHIFT 0x6 |
|---|
| 3438 | #define BIF_CFG_DEV2_RC_SLOT_CAP__SLOT_PWR_LIMIT_VALUE__SHIFT 0x7 |
|---|
| 3439 | #define BIF_CFG_DEV2_RC_SLOT_CAP__SLOT_PWR_LIMIT_SCALE__SHIFT 0xf |
|---|
| 3440 | #define BIF_CFG_DEV2_RC_SLOT_CAP__ELECTROMECH_INTERLOCK_PRESENT__SHIFT 0x11 |
|---|
| 3441 | #define BIF_CFG_DEV2_RC_SLOT_CAP__NO_COMMAND_COMPLETED_SUPPORTED__SHIFT 0x12 |
|---|
| 3442 | #define BIF_CFG_DEV2_RC_SLOT_CAP__PHYSICAL_SLOT_NUM__SHIFT 0x13 |
|---|
| 3443 | #define BIF_CFG_DEV2_RC_SLOT_CAP__ATTN_BUTTON_PRESENT_MASK 0x00000001L |
|---|
| 3444 | #define BIF_CFG_DEV2_RC_SLOT_CAP__PWR_CONTROLLER_PRESENT_MASK 0x00000002L |
|---|
| 3445 | #define BIF_CFG_DEV2_RC_SLOT_CAP__MRL_SENSOR_PRESENT_MASK 0x00000004L |
|---|
| 3446 | #define BIF_CFG_DEV2_RC_SLOT_CAP__ATTN_INDICATOR_PRESENT_MASK 0x00000008L |
|---|
| 3447 | #define BIF_CFG_DEV2_RC_SLOT_CAP__PWR_INDICATOR_PRESENT_MASK 0x00000010L |
|---|
| 3448 | #define BIF_CFG_DEV2_RC_SLOT_CAP__HOTPLUG_SURPRISE_MASK 0x00000020L |
|---|
| 3449 | #define BIF_CFG_DEV2_RC_SLOT_CAP__HOTPLUG_CAPABLE_MASK 0x00000040L |
|---|
| 3450 | #define BIF_CFG_DEV2_RC_SLOT_CAP__SLOT_PWR_LIMIT_VALUE_MASK 0x00007F80L |
|---|
| 3451 | #define BIF_CFG_DEV2_RC_SLOT_CAP__SLOT_PWR_LIMIT_SCALE_MASK 0x00018000L |
|---|
| 3452 | #define BIF_CFG_DEV2_RC_SLOT_CAP__ELECTROMECH_INTERLOCK_PRESENT_MASK 0x00020000L |
|---|
| 3453 | #define BIF_CFG_DEV2_RC_SLOT_CAP__NO_COMMAND_COMPLETED_SUPPORTED_MASK 0x00040000L |
|---|
| 3454 | #define BIF_CFG_DEV2_RC_SLOT_CAP__PHYSICAL_SLOT_NUM_MASK 0xFFF80000L |
|---|
| 3455 | //BIF_CFG_DEV2_RC_SLOT_CNTL |
|---|
| 3456 | #define BIF_CFG_DEV2_RC_SLOT_CNTL__ATTN_BUTTON_PRESSED_EN__SHIFT 0x0 |
|---|
| 3457 | #define BIF_CFG_DEV2_RC_SLOT_CNTL__PWR_FAULT_DETECTED_EN__SHIFT 0x1 |
|---|
| 3458 | #define BIF_CFG_DEV2_RC_SLOT_CNTL__MRL_SENSOR_CHANGED_EN__SHIFT 0x2 |
|---|
| 3459 | #define BIF_CFG_DEV2_RC_SLOT_CNTL__PRESENCE_DETECT_CHANGED_EN__SHIFT 0x3 |
|---|
| 3460 | #define BIF_CFG_DEV2_RC_SLOT_CNTL__COMMAND_COMPLETED_INTR_EN__SHIFT 0x4 |
|---|
| 3461 | #define BIF_CFG_DEV2_RC_SLOT_CNTL__HOTPLUG_INTR_EN__SHIFT 0x5 |
|---|
| 3462 | #define BIF_CFG_DEV2_RC_SLOT_CNTL__ATTN_INDICATOR_CNTL__SHIFT 0x6 |
|---|
| 3463 | #define BIF_CFG_DEV2_RC_SLOT_CNTL__PWR_INDICATOR_CNTL__SHIFT 0x8 |
|---|
| 3464 | #define BIF_CFG_DEV2_RC_SLOT_CNTL__PWR_CONTROLLER_CNTL__SHIFT 0xa |
|---|
| 3465 | #define BIF_CFG_DEV2_RC_SLOT_CNTL__ELECTROMECH_INTERLOCK_CNTL__SHIFT 0xb |
|---|
| 3466 | #define BIF_CFG_DEV2_RC_SLOT_CNTL__DL_STATE_CHANGED_EN__SHIFT 0xc |
|---|
| 3467 | #define BIF_CFG_DEV2_RC_SLOT_CNTL__AUTO_SLOT_PWR_LIMIT_DISABLE__SHIFT 0xd |
|---|
| 3468 | #define BIF_CFG_DEV2_RC_SLOT_CNTL__ATTN_BUTTON_PRESSED_EN_MASK 0x0001L |
|---|
| 3469 | #define BIF_CFG_DEV2_RC_SLOT_CNTL__PWR_FAULT_DETECTED_EN_MASK 0x0002L |
|---|
| 3470 | #define BIF_CFG_DEV2_RC_SLOT_CNTL__MRL_SENSOR_CHANGED_EN_MASK 0x0004L |
|---|
| 3471 | #define BIF_CFG_DEV2_RC_SLOT_CNTL__PRESENCE_DETECT_CHANGED_EN_MASK 0x0008L |
|---|
| 3472 | #define BIF_CFG_DEV2_RC_SLOT_CNTL__COMMAND_COMPLETED_INTR_EN_MASK 0x0010L |
|---|
| 3473 | #define BIF_CFG_DEV2_RC_SLOT_CNTL__HOTPLUG_INTR_EN_MASK 0x0020L |
|---|
| 3474 | #define BIF_CFG_DEV2_RC_SLOT_CNTL__ATTN_INDICATOR_CNTL_MASK 0x00C0L |
|---|
| 3475 | #define BIF_CFG_DEV2_RC_SLOT_CNTL__PWR_INDICATOR_CNTL_MASK 0x0300L |
|---|
| 3476 | #define BIF_CFG_DEV2_RC_SLOT_CNTL__PWR_CONTROLLER_CNTL_MASK 0x0400L |
|---|
| 3477 | #define BIF_CFG_DEV2_RC_SLOT_CNTL__ELECTROMECH_INTERLOCK_CNTL_MASK 0x0800L |
|---|
| 3478 | #define BIF_CFG_DEV2_RC_SLOT_CNTL__DL_STATE_CHANGED_EN_MASK 0x1000L |
|---|
| 3479 | #define BIF_CFG_DEV2_RC_SLOT_CNTL__AUTO_SLOT_PWR_LIMIT_DISABLE_MASK 0x2000L |
|---|
| 3480 | //BIF_CFG_DEV2_RC_SLOT_STATUS |
|---|
| 3481 | #define BIF_CFG_DEV2_RC_SLOT_STATUS__ATTN_BUTTON_PRESSED__SHIFT 0x0 |
|---|
| 3482 | #define BIF_CFG_DEV2_RC_SLOT_STATUS__PWR_FAULT_DETECTED__SHIFT 0x1 |
|---|
| 3483 | #define BIF_CFG_DEV2_RC_SLOT_STATUS__MRL_SENSOR_CHANGED__SHIFT 0x2 |
|---|
| 3484 | #define BIF_CFG_DEV2_RC_SLOT_STATUS__PRESENCE_DETECT_CHANGED__SHIFT 0x3 |
|---|
| 3485 | #define BIF_CFG_DEV2_RC_SLOT_STATUS__COMMAND_COMPLETED__SHIFT 0x4 |
|---|
| 3486 | #define BIF_CFG_DEV2_RC_SLOT_STATUS__MRL_SENSOR_STATE__SHIFT 0x5 |
|---|
| 3487 | #define BIF_CFG_DEV2_RC_SLOT_STATUS__PRESENCE_DETECT_STATE__SHIFT 0x6 |
|---|
| 3488 | #define BIF_CFG_DEV2_RC_SLOT_STATUS__ELECTROMECH_INTERLOCK_STATUS__SHIFT 0x7 |
|---|
| 3489 | #define BIF_CFG_DEV2_RC_SLOT_STATUS__DL_STATE_CHANGED__SHIFT 0x8 |
|---|
| 3490 | #define BIF_CFG_DEV2_RC_SLOT_STATUS__ATTN_BUTTON_PRESSED_MASK 0x0001L |
|---|
| 3491 | #define BIF_CFG_DEV2_RC_SLOT_STATUS__PWR_FAULT_DETECTED_MASK 0x0002L |
|---|
| 3492 | #define BIF_CFG_DEV2_RC_SLOT_STATUS__MRL_SENSOR_CHANGED_MASK 0x0004L |
|---|
| 3493 | #define BIF_CFG_DEV2_RC_SLOT_STATUS__PRESENCE_DETECT_CHANGED_MASK 0x0008L |
|---|
| 3494 | #define BIF_CFG_DEV2_RC_SLOT_STATUS__COMMAND_COMPLETED_MASK 0x0010L |
|---|
| 3495 | #define BIF_CFG_DEV2_RC_SLOT_STATUS__MRL_SENSOR_STATE_MASK 0x0020L |
|---|
| 3496 | #define BIF_CFG_DEV2_RC_SLOT_STATUS__PRESENCE_DETECT_STATE_MASK 0x0040L |
|---|
| 3497 | #define BIF_CFG_DEV2_RC_SLOT_STATUS__ELECTROMECH_INTERLOCK_STATUS_MASK 0x0080L |
|---|
| 3498 | #define BIF_CFG_DEV2_RC_SLOT_STATUS__DL_STATE_CHANGED_MASK 0x0100L |
|---|
| 3499 | //BIF_CFG_DEV2_RC_SLOT_CAP2 |
|---|
| 3500 | #define BIF_CFG_DEV2_RC_SLOT_CAP2__RESERVED__SHIFT 0x0 |
|---|
| 3501 | #define BIF_CFG_DEV2_RC_SLOT_CAP2__RESERVED_MASK 0xFFFFFFFFL |
|---|
| 3502 | //BIF_CFG_DEV2_RC_SLOT_CNTL2 |
|---|
| 3503 | #define BIF_CFG_DEV2_RC_SLOT_CNTL2__RESERVED__SHIFT 0x0 |
|---|
| 3504 | #define BIF_CFG_DEV2_RC_SLOT_CNTL2__RESERVED_MASK 0xFFFFL |
|---|
| 3505 | //BIF_CFG_DEV2_RC_SLOT_STATUS2 |
|---|
| 3506 | #define BIF_CFG_DEV2_RC_SLOT_STATUS2__RESERVED__SHIFT 0x0 |
|---|
| 3507 | #define BIF_CFG_DEV2_RC_SLOT_STATUS2__RESERVED_MASK 0xFFFFL |
|---|
| 3508 | //BIF_CFG_DEV2_RC_MSI_CAP_LIST |
|---|
| 3509 | #define BIF_CFG_DEV2_RC_MSI_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 3510 | #define BIF_CFG_DEV2_RC_MSI_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
|---|
| 3511 | #define BIF_CFG_DEV2_RC_MSI_CAP_LIST__CAP_ID_MASK 0x00FFL |
|---|
| 3512 | #define BIF_CFG_DEV2_RC_MSI_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
|---|
| 3513 | //BIF_CFG_DEV2_RC_MSI_MSG_ADDR_LO |
|---|
| 3514 | #define BIF_CFG_DEV2_RC_MSI_MSG_ADDR_LO__MSI_MSG_ADDR_LO__SHIFT 0x2 |
|---|
| 3515 | #define BIF_CFG_DEV2_RC_MSI_MSG_ADDR_LO__MSI_MSG_ADDR_LO_MASK 0xFFFFFFFCL |
|---|
| 3516 | //BIF_CFG_DEV2_RC_MSI_MSG_ADDR_HI |
|---|
| 3517 | #define BIF_CFG_DEV2_RC_MSI_MSG_ADDR_HI__MSI_MSG_ADDR_HI__SHIFT 0x0 |
|---|
| 3518 | #define BIF_CFG_DEV2_RC_MSI_MSG_ADDR_HI__MSI_MSG_ADDR_HI_MASK 0xFFFFFFFFL |
|---|
| 3519 | //BIF_CFG_DEV2_RC_MSI_MSG_DATA |
|---|
| 3520 | #define BIF_CFG_DEV2_RC_MSI_MSG_DATA__MSI_DATA__SHIFT 0x0 |
|---|
| 3521 | #define BIF_CFG_DEV2_RC_MSI_MSG_DATA__MSI_DATA_MASK 0xFFFFL |
|---|
| 3522 | //BIF_CFG_DEV2_RC_MSI_MSG_DATA_64 |
|---|
| 3523 | #define BIF_CFG_DEV2_RC_MSI_MSG_DATA_64__MSI_DATA_64__SHIFT 0x0 |
|---|
| 3524 | #define BIF_CFG_DEV2_RC_MSI_MSG_DATA_64__MSI_DATA_64_MASK 0xFFFFL |
|---|
| 3525 | //BIF_CFG_DEV2_RC_SSID_CAP_LIST |
|---|
| 3526 | #define BIF_CFG_DEV2_RC_SSID_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 3527 | #define BIF_CFG_DEV2_RC_SSID_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
|---|
| 3528 | #define BIF_CFG_DEV2_RC_SSID_CAP_LIST__CAP_ID_MASK 0x00FFL |
|---|
| 3529 | #define BIF_CFG_DEV2_RC_SSID_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
|---|
| 3530 | //BIF_CFG_DEV2_RC_SSID_CAP |
|---|
| 3531 | #define BIF_CFG_DEV2_RC_SSID_CAP__SUBSYSTEM_VENDOR_ID__SHIFT 0x0 |
|---|
| 3532 | #define BIF_CFG_DEV2_RC_SSID_CAP__SUBSYSTEM_ID__SHIFT 0x10 |
|---|
| 3533 | #define BIF_CFG_DEV2_RC_SSID_CAP__SUBSYSTEM_VENDOR_ID_MASK 0x0000FFFFL |
|---|
| 3534 | #define BIF_CFG_DEV2_RC_SSID_CAP__SUBSYSTEM_ID_MASK 0xFFFF0000L |
|---|
| 3535 | //BIF_CFG_DEV2_RC_MSI_MAP_CAP_LIST |
|---|
| 3536 | #define BIF_CFG_DEV2_RC_MSI_MAP_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 3537 | #define BIF_CFG_DEV2_RC_MSI_MAP_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
|---|
| 3538 | #define BIF_CFG_DEV2_RC_MSI_MAP_CAP_LIST__CAP_ID_MASK 0x00FFL |
|---|
| 3539 | #define BIF_CFG_DEV2_RC_MSI_MAP_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
|---|
| 3540 | //BIF_CFG_DEV2_RC_MSI_MAP_CAP |
|---|
| 3541 | #define BIF_CFG_DEV2_RC_MSI_MAP_CAP__EN__SHIFT 0x0 |
|---|
| 3542 | #define BIF_CFG_DEV2_RC_MSI_MAP_CAP__FIXD__SHIFT 0x1 |
|---|
| 3543 | #define BIF_CFG_DEV2_RC_MSI_MAP_CAP__CAP_TYPE__SHIFT 0xb |
|---|
| 3544 | #define BIF_CFG_DEV2_RC_MSI_MAP_CAP__EN_MASK 0x0001L |
|---|
| 3545 | #define BIF_CFG_DEV2_RC_MSI_MAP_CAP__FIXD_MASK 0x0002L |
|---|
| 3546 | #define BIF_CFG_DEV2_RC_MSI_MAP_CAP__CAP_TYPE_MASK 0xF800L |
|---|
| 3547 | //BIF_CFG_DEV2_RC_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST |
|---|
| 3548 | #define BIF_CFG_DEV2_RC_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 3549 | #define BIF_CFG_DEV2_RC_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 3550 | #define BIF_CFG_DEV2_RC_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 3551 | #define BIF_CFG_DEV2_RC_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 3552 | #define BIF_CFG_DEV2_RC_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 3553 | #define BIF_CFG_DEV2_RC_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 3554 | //BIF_CFG_DEV2_RC_PCIE_VENDOR_SPECIFIC_HDR |
|---|
| 3555 | #define BIF_CFG_DEV2_RC_PCIE_VENDOR_SPECIFIC_HDR__VSEC_ID__SHIFT 0x0 |
|---|
| 3556 | #define BIF_CFG_DEV2_RC_PCIE_VENDOR_SPECIFIC_HDR__VSEC_REV__SHIFT 0x10 |
|---|
| 3557 | #define BIF_CFG_DEV2_RC_PCIE_VENDOR_SPECIFIC_HDR__VSEC_LENGTH__SHIFT 0x14 |
|---|
| 3558 | #define BIF_CFG_DEV2_RC_PCIE_VENDOR_SPECIFIC_HDR__VSEC_ID_MASK 0x0000FFFFL |
|---|
| 3559 | #define BIF_CFG_DEV2_RC_PCIE_VENDOR_SPECIFIC_HDR__VSEC_REV_MASK 0x000F0000L |
|---|
| 3560 | #define BIF_CFG_DEV2_RC_PCIE_VENDOR_SPECIFIC_HDR__VSEC_LENGTH_MASK 0xFFF00000L |
|---|
| 3561 | //BIF_CFG_DEV2_RC_PCIE_VENDOR_SPECIFIC1 |
|---|
| 3562 | #define BIF_CFG_DEV2_RC_PCIE_VENDOR_SPECIFIC1__SCRATCH__SHIFT 0x0 |
|---|
| 3563 | #define BIF_CFG_DEV2_RC_PCIE_VENDOR_SPECIFIC1__SCRATCH_MASK 0xFFFFFFFFL |
|---|
| 3564 | //BIF_CFG_DEV2_RC_PCIE_VENDOR_SPECIFIC2 |
|---|
| 3565 | #define BIF_CFG_DEV2_RC_PCIE_VENDOR_SPECIFIC2__SCRATCH__SHIFT 0x0 |
|---|
| 3566 | #define BIF_CFG_DEV2_RC_PCIE_VENDOR_SPECIFIC2__SCRATCH_MASK 0xFFFFFFFFL |
|---|
| 3567 | //BIF_CFG_DEV2_RC_PCIE_VC_ENH_CAP_LIST |
|---|
| 3568 | #define BIF_CFG_DEV2_RC_PCIE_VC_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 3569 | #define BIF_CFG_DEV2_RC_PCIE_VC_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 3570 | #define BIF_CFG_DEV2_RC_PCIE_VC_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 3571 | #define BIF_CFG_DEV2_RC_PCIE_VC_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 3572 | #define BIF_CFG_DEV2_RC_PCIE_VC_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 3573 | #define BIF_CFG_DEV2_RC_PCIE_VC_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 3574 | //BIF_CFG_DEV2_RC_PCIE_PORT_VC_CAP_REG1 |
|---|
| 3575 | #define BIF_CFG_DEV2_RC_PCIE_PORT_VC_CAP_REG1__EXT_VC_COUNT__SHIFT 0x0 |
|---|
| 3576 | #define BIF_CFG_DEV2_RC_PCIE_PORT_VC_CAP_REG1__LOW_PRIORITY_EXT_VC_COUNT__SHIFT 0x4 |
|---|
| 3577 | #define BIF_CFG_DEV2_RC_PCIE_PORT_VC_CAP_REG1__REF_CLK__SHIFT 0x8 |
|---|
| 3578 | #define BIF_CFG_DEV2_RC_PCIE_PORT_VC_CAP_REG1__PORT_ARB_TABLE_ENTRY_SIZE__SHIFT 0xa |
|---|
| 3579 | #define BIF_CFG_DEV2_RC_PCIE_PORT_VC_CAP_REG1__EXT_VC_COUNT_MASK 0x00000007L |
|---|
| 3580 | #define BIF_CFG_DEV2_RC_PCIE_PORT_VC_CAP_REG1__LOW_PRIORITY_EXT_VC_COUNT_MASK 0x00000070L |
|---|
| 3581 | #define BIF_CFG_DEV2_RC_PCIE_PORT_VC_CAP_REG1__REF_CLK_MASK 0x00000300L |
|---|
| 3582 | #define BIF_CFG_DEV2_RC_PCIE_PORT_VC_CAP_REG1__PORT_ARB_TABLE_ENTRY_SIZE_MASK 0x00000C00L |
|---|
| 3583 | //BIF_CFG_DEV2_RC_PCIE_PORT_VC_CAP_REG2 |
|---|
| 3584 | #define BIF_CFG_DEV2_RC_PCIE_PORT_VC_CAP_REG2__VC_ARB_CAP__SHIFT 0x0 |
|---|
| 3585 | #define BIF_CFG_DEV2_RC_PCIE_PORT_VC_CAP_REG2__VC_ARB_TABLE_OFFSET__SHIFT 0x18 |
|---|
| 3586 | #define BIF_CFG_DEV2_RC_PCIE_PORT_VC_CAP_REG2__VC_ARB_CAP_MASK 0x000000FFL |
|---|
| 3587 | #define BIF_CFG_DEV2_RC_PCIE_PORT_VC_CAP_REG2__VC_ARB_TABLE_OFFSET_MASK 0xFF000000L |
|---|
| 3588 | //BIF_CFG_DEV2_RC_PCIE_PORT_VC_CNTL |
|---|
| 3589 | #define BIF_CFG_DEV2_RC_PCIE_PORT_VC_CNTL__LOAD_VC_ARB_TABLE__SHIFT 0x0 |
|---|
| 3590 | #define BIF_CFG_DEV2_RC_PCIE_PORT_VC_CNTL__VC_ARB_SELECT__SHIFT 0x1 |
|---|
| 3591 | #define BIF_CFG_DEV2_RC_PCIE_PORT_VC_CNTL__LOAD_VC_ARB_TABLE_MASK 0x0001L |
|---|
| 3592 | #define BIF_CFG_DEV2_RC_PCIE_PORT_VC_CNTL__VC_ARB_SELECT_MASK 0x000EL |
|---|
| 3593 | //BIF_CFG_DEV2_RC_PCIE_PORT_VC_STATUS |
|---|
| 3594 | #define BIF_CFG_DEV2_RC_PCIE_PORT_VC_STATUS__VC_ARB_TABLE_STATUS__SHIFT 0x0 |
|---|
| 3595 | #define BIF_CFG_DEV2_RC_PCIE_PORT_VC_STATUS__VC_ARB_TABLE_STATUS_MASK 0x0001L |
|---|
| 3596 | //BIF_CFG_DEV2_RC_PCIE_VC0_RESOURCE_CAP |
|---|
| 3597 | #define BIF_CFG_DEV2_RC_PCIE_VC0_RESOURCE_CAP__PORT_ARB_CAP__SHIFT 0x0 |
|---|
| 3598 | #define BIF_CFG_DEV2_RC_PCIE_VC0_RESOURCE_CAP__REJECT_SNOOP_TRANS__SHIFT 0xf |
|---|
| 3599 | #define BIF_CFG_DEV2_RC_PCIE_VC0_RESOURCE_CAP__MAX_TIME_SLOTS__SHIFT 0x10 |
|---|
| 3600 | #define BIF_CFG_DEV2_RC_PCIE_VC0_RESOURCE_CAP__PORT_ARB_TABLE_OFFSET__SHIFT 0x18 |
|---|
| 3601 | #define BIF_CFG_DEV2_RC_PCIE_VC0_RESOURCE_CAP__PORT_ARB_CAP_MASK 0x000000FFL |
|---|
| 3602 | #define BIF_CFG_DEV2_RC_PCIE_VC0_RESOURCE_CAP__REJECT_SNOOP_TRANS_MASK 0x00008000L |
|---|
| 3603 | #define BIF_CFG_DEV2_RC_PCIE_VC0_RESOURCE_CAP__MAX_TIME_SLOTS_MASK 0x007F0000L |
|---|
| 3604 | #define BIF_CFG_DEV2_RC_PCIE_VC0_RESOURCE_CAP__PORT_ARB_TABLE_OFFSET_MASK 0xFF000000L |
|---|
| 3605 | //BIF_CFG_DEV2_RC_PCIE_VC0_RESOURCE_CNTL |
|---|
| 3606 | #define BIF_CFG_DEV2_RC_PCIE_VC0_RESOURCE_CNTL__TC_VC_MAP_TC0__SHIFT 0x0 |
|---|
| 3607 | #define BIF_CFG_DEV2_RC_PCIE_VC0_RESOURCE_CNTL__TC_VC_MAP_TC1_7__SHIFT 0x1 |
|---|
| 3608 | #define BIF_CFG_DEV2_RC_PCIE_VC0_RESOURCE_CNTL__LOAD_PORT_ARB_TABLE__SHIFT 0x10 |
|---|
| 3609 | #define BIF_CFG_DEV2_RC_PCIE_VC0_RESOURCE_CNTL__PORT_ARB_SELECT__SHIFT 0x11 |
|---|
| 3610 | #define BIF_CFG_DEV2_RC_PCIE_VC0_RESOURCE_CNTL__VC_ID__SHIFT 0x18 |
|---|
| 3611 | #define BIF_CFG_DEV2_RC_PCIE_VC0_RESOURCE_CNTL__VC_ENABLE__SHIFT 0x1f |
|---|
| 3612 | #define BIF_CFG_DEV2_RC_PCIE_VC0_RESOURCE_CNTL__TC_VC_MAP_TC0_MASK 0x00000001L |
|---|
| 3613 | #define BIF_CFG_DEV2_RC_PCIE_VC0_RESOURCE_CNTL__TC_VC_MAP_TC1_7_MASK 0x000000FEL |
|---|
| 3614 | #define BIF_CFG_DEV2_RC_PCIE_VC0_RESOURCE_CNTL__LOAD_PORT_ARB_TABLE_MASK 0x00010000L |
|---|
| 3615 | #define BIF_CFG_DEV2_RC_PCIE_VC0_RESOURCE_CNTL__PORT_ARB_SELECT_MASK 0x000E0000L |
|---|
| 3616 | #define BIF_CFG_DEV2_RC_PCIE_VC0_RESOURCE_CNTL__VC_ID_MASK 0x07000000L |
|---|
| 3617 | #define BIF_CFG_DEV2_RC_PCIE_VC0_RESOURCE_CNTL__VC_ENABLE_MASK 0x80000000L |
|---|
| 3618 | //BIF_CFG_DEV2_RC_PCIE_VC0_RESOURCE_STATUS |
|---|
| 3619 | #define BIF_CFG_DEV2_RC_PCIE_VC0_RESOURCE_STATUS__PORT_ARB_TABLE_STATUS__SHIFT 0x0 |
|---|
| 3620 | #define BIF_CFG_DEV2_RC_PCIE_VC0_RESOURCE_STATUS__VC_NEGOTIATION_PENDING__SHIFT 0x1 |
|---|
| 3621 | #define BIF_CFG_DEV2_RC_PCIE_VC0_RESOURCE_STATUS__PORT_ARB_TABLE_STATUS_MASK 0x0001L |
|---|
| 3622 | #define BIF_CFG_DEV2_RC_PCIE_VC0_RESOURCE_STATUS__VC_NEGOTIATION_PENDING_MASK 0x0002L |
|---|
| 3623 | //BIF_CFG_DEV2_RC_PCIE_VC1_RESOURCE_CAP |
|---|
| 3624 | #define BIF_CFG_DEV2_RC_PCIE_VC1_RESOURCE_CAP__PORT_ARB_CAP__SHIFT 0x0 |
|---|
| 3625 | #define BIF_CFG_DEV2_RC_PCIE_VC1_RESOURCE_CAP__REJECT_SNOOP_TRANS__SHIFT 0xf |
|---|
| 3626 | #define BIF_CFG_DEV2_RC_PCIE_VC1_RESOURCE_CAP__MAX_TIME_SLOTS__SHIFT 0x10 |
|---|
| 3627 | #define BIF_CFG_DEV2_RC_PCIE_VC1_RESOURCE_CAP__PORT_ARB_TABLE_OFFSET__SHIFT 0x18 |
|---|
| 3628 | #define BIF_CFG_DEV2_RC_PCIE_VC1_RESOURCE_CAP__PORT_ARB_CAP_MASK 0x000000FFL |
|---|
| 3629 | #define BIF_CFG_DEV2_RC_PCIE_VC1_RESOURCE_CAP__REJECT_SNOOP_TRANS_MASK 0x00008000L |
|---|
| 3630 | #define BIF_CFG_DEV2_RC_PCIE_VC1_RESOURCE_CAP__MAX_TIME_SLOTS_MASK 0x003F0000L |
|---|
| 3631 | #define BIF_CFG_DEV2_RC_PCIE_VC1_RESOURCE_CAP__PORT_ARB_TABLE_OFFSET_MASK 0xFF000000L |
|---|
| 3632 | //BIF_CFG_DEV2_RC_PCIE_VC1_RESOURCE_CNTL |
|---|
| 3633 | #define BIF_CFG_DEV2_RC_PCIE_VC1_RESOURCE_CNTL__TC_VC_MAP_TC0__SHIFT 0x0 |
|---|
| 3634 | #define BIF_CFG_DEV2_RC_PCIE_VC1_RESOURCE_CNTL__TC_VC_MAP_TC1_7__SHIFT 0x1 |
|---|
| 3635 | #define BIF_CFG_DEV2_RC_PCIE_VC1_RESOURCE_CNTL__LOAD_PORT_ARB_TABLE__SHIFT 0x10 |
|---|
| 3636 | #define BIF_CFG_DEV2_RC_PCIE_VC1_RESOURCE_CNTL__PORT_ARB_SELECT__SHIFT 0x11 |
|---|
| 3637 | #define BIF_CFG_DEV2_RC_PCIE_VC1_RESOURCE_CNTL__VC_ID__SHIFT 0x18 |
|---|
| 3638 | #define BIF_CFG_DEV2_RC_PCIE_VC1_RESOURCE_CNTL__VC_ENABLE__SHIFT 0x1f |
|---|
| 3639 | #define BIF_CFG_DEV2_RC_PCIE_VC1_RESOURCE_CNTL__TC_VC_MAP_TC0_MASK 0x00000001L |
|---|
| 3640 | #define BIF_CFG_DEV2_RC_PCIE_VC1_RESOURCE_CNTL__TC_VC_MAP_TC1_7_MASK 0x000000FEL |
|---|
| 3641 | #define BIF_CFG_DEV2_RC_PCIE_VC1_RESOURCE_CNTL__LOAD_PORT_ARB_TABLE_MASK 0x00010000L |
|---|
| 3642 | #define BIF_CFG_DEV2_RC_PCIE_VC1_RESOURCE_CNTL__PORT_ARB_SELECT_MASK 0x000E0000L |
|---|
| 3643 | #define BIF_CFG_DEV2_RC_PCIE_VC1_RESOURCE_CNTL__VC_ID_MASK 0x07000000L |
|---|
| 3644 | #define BIF_CFG_DEV2_RC_PCIE_VC1_RESOURCE_CNTL__VC_ENABLE_MASK 0x80000000L |
|---|
| 3645 | //BIF_CFG_DEV2_RC_PCIE_VC1_RESOURCE_STATUS |
|---|
| 3646 | #define BIF_CFG_DEV2_RC_PCIE_VC1_RESOURCE_STATUS__PORT_ARB_TABLE_STATUS__SHIFT 0x0 |
|---|
| 3647 | #define BIF_CFG_DEV2_RC_PCIE_VC1_RESOURCE_STATUS__VC_NEGOTIATION_PENDING__SHIFT 0x1 |
|---|
| 3648 | #define BIF_CFG_DEV2_RC_PCIE_VC1_RESOURCE_STATUS__PORT_ARB_TABLE_STATUS_MASK 0x0001L |
|---|
| 3649 | #define BIF_CFG_DEV2_RC_PCIE_VC1_RESOURCE_STATUS__VC_NEGOTIATION_PENDING_MASK 0x0002L |
|---|
| 3650 | //BIF_CFG_DEV2_RC_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST |
|---|
| 3651 | #define BIF_CFG_DEV2_RC_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 3652 | #define BIF_CFG_DEV2_RC_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 3653 | #define BIF_CFG_DEV2_RC_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 3654 | #define BIF_CFG_DEV2_RC_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 3655 | #define BIF_CFG_DEV2_RC_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 3656 | #define BIF_CFG_DEV2_RC_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 3657 | //BIF_CFG_DEV2_RC_PCIE_DEV_SERIAL_NUM_DW1 |
|---|
| 3658 | #define BIF_CFG_DEV2_RC_PCIE_DEV_SERIAL_NUM_DW1__SERIAL_NUMBER_LO__SHIFT 0x0 |
|---|
| 3659 | #define BIF_CFG_DEV2_RC_PCIE_DEV_SERIAL_NUM_DW1__SERIAL_NUMBER_LO_MASK 0xFFFFFFFFL |
|---|
| 3660 | //BIF_CFG_DEV2_RC_PCIE_DEV_SERIAL_NUM_DW2 |
|---|
| 3661 | #define BIF_CFG_DEV2_RC_PCIE_DEV_SERIAL_NUM_DW2__SERIAL_NUMBER_HI__SHIFT 0x0 |
|---|
| 3662 | #define BIF_CFG_DEV2_RC_PCIE_DEV_SERIAL_NUM_DW2__SERIAL_NUMBER_HI_MASK 0xFFFFFFFFL |
|---|
| 3663 | //BIF_CFG_DEV2_RC_PCIE_ADV_ERR_RPT_ENH_CAP_LIST |
|---|
| 3664 | #define BIF_CFG_DEV2_RC_PCIE_ADV_ERR_RPT_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 3665 | #define BIF_CFG_DEV2_RC_PCIE_ADV_ERR_RPT_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 3666 | #define BIF_CFG_DEV2_RC_PCIE_ADV_ERR_RPT_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 3667 | #define BIF_CFG_DEV2_RC_PCIE_ADV_ERR_RPT_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 3668 | #define BIF_CFG_DEV2_RC_PCIE_ADV_ERR_RPT_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 3669 | #define BIF_CFG_DEV2_RC_PCIE_ADV_ERR_RPT_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 3670 | //BIF_CFG_DEV2_RC_PCIE_CORR_ERR_STATUS |
|---|
| 3671 | #define BIF_CFG_DEV2_RC_PCIE_CORR_ERR_STATUS__RCV_ERR_STATUS__SHIFT 0x0 |
|---|
| 3672 | #define BIF_CFG_DEV2_RC_PCIE_CORR_ERR_STATUS__BAD_TLP_STATUS__SHIFT 0x6 |
|---|
| 3673 | #define BIF_CFG_DEV2_RC_PCIE_CORR_ERR_STATUS__BAD_DLLP_STATUS__SHIFT 0x7 |
|---|
| 3674 | #define BIF_CFG_DEV2_RC_PCIE_CORR_ERR_STATUS__REPLAY_NUM_ROLLOVER_STATUS__SHIFT 0x8 |
|---|
| 3675 | #define BIF_CFG_DEV2_RC_PCIE_CORR_ERR_STATUS__REPLAY_TIMER_TIMEOUT_STATUS__SHIFT 0xc |
|---|
| 3676 | #define BIF_CFG_DEV2_RC_PCIE_CORR_ERR_STATUS__ADVISORY_NONFATAL_ERR_STATUS__SHIFT 0xd |
|---|
| 3677 | #define BIF_CFG_DEV2_RC_PCIE_CORR_ERR_STATUS__CORR_INT_ERR_STATUS__SHIFT 0xe |
|---|
| 3678 | #define BIF_CFG_DEV2_RC_PCIE_CORR_ERR_STATUS__HDR_LOG_OVFL_STATUS__SHIFT 0xf |
|---|
| 3679 | #define BIF_CFG_DEV2_RC_PCIE_CORR_ERR_STATUS__RCV_ERR_STATUS_MASK 0x00000001L |
|---|
| 3680 | #define BIF_CFG_DEV2_RC_PCIE_CORR_ERR_STATUS__BAD_TLP_STATUS_MASK 0x00000040L |
|---|
| 3681 | #define BIF_CFG_DEV2_RC_PCIE_CORR_ERR_STATUS__BAD_DLLP_STATUS_MASK 0x00000080L |
|---|
| 3682 | #define BIF_CFG_DEV2_RC_PCIE_CORR_ERR_STATUS__REPLAY_NUM_ROLLOVER_STATUS_MASK 0x00000100L |
|---|
| 3683 | #define BIF_CFG_DEV2_RC_PCIE_CORR_ERR_STATUS__REPLAY_TIMER_TIMEOUT_STATUS_MASK 0x00001000L |
|---|
| 3684 | #define BIF_CFG_DEV2_RC_PCIE_CORR_ERR_STATUS__ADVISORY_NONFATAL_ERR_STATUS_MASK 0x00002000L |
|---|
| 3685 | #define BIF_CFG_DEV2_RC_PCIE_CORR_ERR_STATUS__CORR_INT_ERR_STATUS_MASK 0x00004000L |
|---|
| 3686 | #define BIF_CFG_DEV2_RC_PCIE_CORR_ERR_STATUS__HDR_LOG_OVFL_STATUS_MASK 0x00008000L |
|---|
| 3687 | //BIF_CFG_DEV2_RC_PCIE_CORR_ERR_MASK |
|---|
| 3688 | #define BIF_CFG_DEV2_RC_PCIE_CORR_ERR_MASK__RCV_ERR_MASK__SHIFT 0x0 |
|---|
| 3689 | #define BIF_CFG_DEV2_RC_PCIE_CORR_ERR_MASK__BAD_TLP_MASK__SHIFT 0x6 |
|---|
| 3690 | #define BIF_CFG_DEV2_RC_PCIE_CORR_ERR_MASK__BAD_DLLP_MASK__SHIFT 0x7 |
|---|
| 3691 | #define BIF_CFG_DEV2_RC_PCIE_CORR_ERR_MASK__REPLAY_NUM_ROLLOVER_MASK__SHIFT 0x8 |
|---|
| 3692 | #define BIF_CFG_DEV2_RC_PCIE_CORR_ERR_MASK__REPLAY_TIMER_TIMEOUT_MASK__SHIFT 0xc |
|---|
| 3693 | #define BIF_CFG_DEV2_RC_PCIE_CORR_ERR_MASK__ADVISORY_NONFATAL_ERR_MASK__SHIFT 0xd |
|---|
| 3694 | #define BIF_CFG_DEV2_RC_PCIE_CORR_ERR_MASK__CORR_INT_ERR_MASK__SHIFT 0xe |
|---|
| 3695 | #define BIF_CFG_DEV2_RC_PCIE_CORR_ERR_MASK__HDR_LOG_OVFL_MASK__SHIFT 0xf |
|---|
| 3696 | #define BIF_CFG_DEV2_RC_PCIE_CORR_ERR_MASK__RCV_ERR_MASK_MASK 0x00000001L |
|---|
| 3697 | #define BIF_CFG_DEV2_RC_PCIE_CORR_ERR_MASK__BAD_TLP_MASK_MASK 0x00000040L |
|---|
| 3698 | #define BIF_CFG_DEV2_RC_PCIE_CORR_ERR_MASK__BAD_DLLP_MASK_MASK 0x00000080L |
|---|
| 3699 | #define BIF_CFG_DEV2_RC_PCIE_CORR_ERR_MASK__REPLAY_NUM_ROLLOVER_MASK_MASK 0x00000100L |
|---|
| 3700 | #define BIF_CFG_DEV2_RC_PCIE_CORR_ERR_MASK__REPLAY_TIMER_TIMEOUT_MASK_MASK 0x00001000L |
|---|
| 3701 | #define BIF_CFG_DEV2_RC_PCIE_CORR_ERR_MASK__ADVISORY_NONFATAL_ERR_MASK_MASK 0x00002000L |
|---|
| 3702 | #define BIF_CFG_DEV2_RC_PCIE_CORR_ERR_MASK__CORR_INT_ERR_MASK_MASK 0x00004000L |
|---|
| 3703 | #define BIF_CFG_DEV2_RC_PCIE_CORR_ERR_MASK__HDR_LOG_OVFL_MASK_MASK 0x00008000L |
|---|
| 3704 | //BIF_CFG_DEV2_RC_PCIE_HDR_LOG0 |
|---|
| 3705 | #define BIF_CFG_DEV2_RC_PCIE_HDR_LOG0__TLP_HDR__SHIFT 0x0 |
|---|
| 3706 | #define BIF_CFG_DEV2_RC_PCIE_HDR_LOG0__TLP_HDR_MASK 0xFFFFFFFFL |
|---|
| 3707 | //BIF_CFG_DEV2_RC_PCIE_HDR_LOG1 |
|---|
| 3708 | #define BIF_CFG_DEV2_RC_PCIE_HDR_LOG1__TLP_HDR__SHIFT 0x0 |
|---|
| 3709 | #define BIF_CFG_DEV2_RC_PCIE_HDR_LOG1__TLP_HDR_MASK 0xFFFFFFFFL |
|---|
| 3710 | //BIF_CFG_DEV2_RC_PCIE_HDR_LOG2 |
|---|
| 3711 | #define BIF_CFG_DEV2_RC_PCIE_HDR_LOG2__TLP_HDR__SHIFT 0x0 |
|---|
| 3712 | #define BIF_CFG_DEV2_RC_PCIE_HDR_LOG2__TLP_HDR_MASK 0xFFFFFFFFL |
|---|
| 3713 | //BIF_CFG_DEV2_RC_PCIE_HDR_LOG3 |
|---|
| 3714 | #define BIF_CFG_DEV2_RC_PCIE_HDR_LOG3__TLP_HDR__SHIFT 0x0 |
|---|
| 3715 | #define BIF_CFG_DEV2_RC_PCIE_HDR_LOG3__TLP_HDR_MASK 0xFFFFFFFFL |
|---|
| 3716 | //BIF_CFG_DEV2_RC_PCIE_TLP_PREFIX_LOG0 |
|---|
| 3717 | #define BIF_CFG_DEV2_RC_PCIE_TLP_PREFIX_LOG0__TLP_PREFIX__SHIFT 0x0 |
|---|
| 3718 | #define BIF_CFG_DEV2_RC_PCIE_TLP_PREFIX_LOG0__TLP_PREFIX_MASK 0xFFFFFFFFL |
|---|
| 3719 | //BIF_CFG_DEV2_RC_PCIE_TLP_PREFIX_LOG1 |
|---|
| 3720 | #define BIF_CFG_DEV2_RC_PCIE_TLP_PREFIX_LOG1__TLP_PREFIX__SHIFT 0x0 |
|---|
| 3721 | #define BIF_CFG_DEV2_RC_PCIE_TLP_PREFIX_LOG1__TLP_PREFIX_MASK 0xFFFFFFFFL |
|---|
| 3722 | //BIF_CFG_DEV2_RC_PCIE_TLP_PREFIX_LOG2 |
|---|
| 3723 | #define BIF_CFG_DEV2_RC_PCIE_TLP_PREFIX_LOG2__TLP_PREFIX__SHIFT 0x0 |
|---|
| 3724 | #define BIF_CFG_DEV2_RC_PCIE_TLP_PREFIX_LOG2__TLP_PREFIX_MASK 0xFFFFFFFFL |
|---|
| 3725 | //BIF_CFG_DEV2_RC_PCIE_TLP_PREFIX_LOG3 |
|---|
| 3726 | #define BIF_CFG_DEV2_RC_PCIE_TLP_PREFIX_LOG3__TLP_PREFIX__SHIFT 0x0 |
|---|
| 3727 | #define BIF_CFG_DEV2_RC_PCIE_TLP_PREFIX_LOG3__TLP_PREFIX_MASK 0xFFFFFFFFL |
|---|
| 3728 | //BIF_CFG_DEV2_RC_PCIE_SECONDARY_ENH_CAP_LIST |
|---|
| 3729 | #define BIF_CFG_DEV2_RC_PCIE_SECONDARY_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 3730 | #define BIF_CFG_DEV2_RC_PCIE_SECONDARY_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 3731 | #define BIF_CFG_DEV2_RC_PCIE_SECONDARY_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 3732 | #define BIF_CFG_DEV2_RC_PCIE_SECONDARY_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 3733 | #define BIF_CFG_DEV2_RC_PCIE_SECONDARY_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 3734 | #define BIF_CFG_DEV2_RC_PCIE_SECONDARY_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 3735 | //BIF_CFG_DEV2_RC_PCIE_LANE_ERROR_STATUS |
|---|
| 3736 | #define BIF_CFG_DEV2_RC_PCIE_LANE_ERROR_STATUS__LANE_ERROR_STATUS_BITS__SHIFT 0x0 |
|---|
| 3737 | #define BIF_CFG_DEV2_RC_PCIE_LANE_ERROR_STATUS__LANE_ERROR_STATUS_BITS_MASK 0x0000FFFFL |
|---|
| 3738 | //BIF_CFG_DEV2_RC_PCIE_ACS_ENH_CAP_LIST |
|---|
| 3739 | #define BIF_CFG_DEV2_RC_PCIE_ACS_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 3740 | #define BIF_CFG_DEV2_RC_PCIE_ACS_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 3741 | #define BIF_CFG_DEV2_RC_PCIE_ACS_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 3742 | #define BIF_CFG_DEV2_RC_PCIE_ACS_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 3743 | #define BIF_CFG_DEV2_RC_PCIE_ACS_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 3744 | #define BIF_CFG_DEV2_RC_PCIE_ACS_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 3745 | //BIF_CFG_DEV2_RC_PCIE_ACS_CAP |
|---|
| 3746 | #define BIF_CFG_DEV2_RC_PCIE_ACS_CAP__SOURCE_VALIDATION__SHIFT 0x0 |
|---|
| 3747 | #define BIF_CFG_DEV2_RC_PCIE_ACS_CAP__TRANSLATION_BLOCKING__SHIFT 0x1 |
|---|
| 3748 | #define BIF_CFG_DEV2_RC_PCIE_ACS_CAP__P2P_REQUEST_REDIRECT__SHIFT 0x2 |
|---|
| 3749 | #define BIF_CFG_DEV2_RC_PCIE_ACS_CAP__P2P_COMPLETION_REDIRECT__SHIFT 0x3 |
|---|
| 3750 | #define BIF_CFG_DEV2_RC_PCIE_ACS_CAP__UPSTREAM_FORWARDING__SHIFT 0x4 |
|---|
| 3751 | #define BIF_CFG_DEV2_RC_PCIE_ACS_CAP__P2P_EGRESS_CONTROL__SHIFT 0x5 |
|---|
| 3752 | #define BIF_CFG_DEV2_RC_PCIE_ACS_CAP__DIRECT_TRANSLATED_P2P__SHIFT 0x6 |
|---|
| 3753 | #define BIF_CFG_DEV2_RC_PCIE_ACS_CAP__EGRESS_CONTROL_VECTOR_SIZE__SHIFT 0x8 |
|---|
| 3754 | #define BIF_CFG_DEV2_RC_PCIE_ACS_CAP__SOURCE_VALIDATION_MASK 0x0001L |
|---|
| 3755 | #define BIF_CFG_DEV2_RC_PCIE_ACS_CAP__TRANSLATION_BLOCKING_MASK 0x0002L |
|---|
| 3756 | #define BIF_CFG_DEV2_RC_PCIE_ACS_CAP__P2P_REQUEST_REDIRECT_MASK 0x0004L |
|---|
| 3757 | #define BIF_CFG_DEV2_RC_PCIE_ACS_CAP__P2P_COMPLETION_REDIRECT_MASK 0x0008L |
|---|
| 3758 | #define BIF_CFG_DEV2_RC_PCIE_ACS_CAP__UPSTREAM_FORWARDING_MASK 0x0010L |
|---|
| 3759 | #define BIF_CFG_DEV2_RC_PCIE_ACS_CAP__P2P_EGRESS_CONTROL_MASK 0x0020L |
|---|
| 3760 | #define BIF_CFG_DEV2_RC_PCIE_ACS_CAP__DIRECT_TRANSLATED_P2P_MASK 0x0040L |
|---|
| 3761 | #define BIF_CFG_DEV2_RC_PCIE_ACS_CAP__EGRESS_CONTROL_VECTOR_SIZE_MASK 0xFF00L |
|---|
| 3762 | //BIF_CFG_DEV2_RC_PCIE_ACS_CNTL |
|---|
| 3763 | #define BIF_CFG_DEV2_RC_PCIE_ACS_CNTL__SOURCE_VALIDATION_EN__SHIFT 0x0 |
|---|
| 3764 | #define BIF_CFG_DEV2_RC_PCIE_ACS_CNTL__TRANSLATION_BLOCKING_EN__SHIFT 0x1 |
|---|
| 3765 | #define BIF_CFG_DEV2_RC_PCIE_ACS_CNTL__P2P_REQUEST_REDIRECT_EN__SHIFT 0x2 |
|---|
| 3766 | #define BIF_CFG_DEV2_RC_PCIE_ACS_CNTL__P2P_COMPLETION_REDIRECT_EN__SHIFT 0x3 |
|---|
| 3767 | #define BIF_CFG_DEV2_RC_PCIE_ACS_CNTL__UPSTREAM_FORWARDING_EN__SHIFT 0x4 |
|---|
| 3768 | #define BIF_CFG_DEV2_RC_PCIE_ACS_CNTL__P2P_EGRESS_CONTROL_EN__SHIFT 0x5 |
|---|
| 3769 | #define BIF_CFG_DEV2_RC_PCIE_ACS_CNTL__DIRECT_TRANSLATED_P2P_EN__SHIFT 0x6 |
|---|
| 3770 | #define BIF_CFG_DEV2_RC_PCIE_ACS_CNTL__SOURCE_VALIDATION_EN_MASK 0x0001L |
|---|
| 3771 | #define BIF_CFG_DEV2_RC_PCIE_ACS_CNTL__TRANSLATION_BLOCKING_EN_MASK 0x0002L |
|---|
| 3772 | #define BIF_CFG_DEV2_RC_PCIE_ACS_CNTL__P2P_REQUEST_REDIRECT_EN_MASK 0x0004L |
|---|
| 3773 | #define BIF_CFG_DEV2_RC_PCIE_ACS_CNTL__P2P_COMPLETION_REDIRECT_EN_MASK 0x0008L |
|---|
| 3774 | #define BIF_CFG_DEV2_RC_PCIE_ACS_CNTL__UPSTREAM_FORWARDING_EN_MASK 0x0010L |
|---|
| 3775 | #define BIF_CFG_DEV2_RC_PCIE_ACS_CNTL__P2P_EGRESS_CONTROL_EN_MASK 0x0020L |
|---|
| 3776 | #define BIF_CFG_DEV2_RC_PCIE_ACS_CNTL__DIRECT_TRANSLATED_P2P_EN_MASK 0x0040L |
|---|
| 3777 | //BIF_CFG_DEV2_RC_PCIE_PHY_16GT_ENH_CAP_LIST |
|---|
| 3778 | #define BIF_CFG_DEV2_RC_PCIE_PHY_16GT_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 3779 | #define BIF_CFG_DEV2_RC_PCIE_PHY_16GT_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 3780 | #define BIF_CFG_DEV2_RC_PCIE_PHY_16GT_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 3781 | #define BIF_CFG_DEV2_RC_PCIE_PHY_16GT_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 3782 | #define BIF_CFG_DEV2_RC_PCIE_PHY_16GT_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 3783 | #define BIF_CFG_DEV2_RC_PCIE_PHY_16GT_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 3784 | //BIF_CFG_DEV2_RC_PCIE_MARGINING_ENH_CAP_LIST |
|---|
| 3785 | #define BIF_CFG_DEV2_RC_PCIE_MARGINING_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 3786 | #define BIF_CFG_DEV2_RC_PCIE_MARGINING_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 3787 | #define BIF_CFG_DEV2_RC_PCIE_MARGINING_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 3788 | #define BIF_CFG_DEV2_RC_PCIE_MARGINING_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 3789 | #define BIF_CFG_DEV2_RC_PCIE_MARGINING_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 3790 | #define BIF_CFG_DEV2_RC_PCIE_MARGINING_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 3791 | |
|---|
| 3792 | |
|---|
| 3793 | // addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_bifcfgdecp |
|---|
| 3794 | //BIF_CFG_DEV0_EPF0_VENDOR_ID |
|---|
| 3795 | #define BIF_CFG_DEV0_EPF0_VENDOR_ID__VENDOR_ID__SHIFT 0x0 |
|---|
| 3796 | #define BIF_CFG_DEV0_EPF0_VENDOR_ID__VENDOR_ID_MASK 0xFFFFL |
|---|
| 3797 | //BIF_CFG_DEV0_EPF0_DEVICE_ID |
|---|
| 3798 | #define BIF_CFG_DEV0_EPF0_DEVICE_ID__DEVICE_ID__SHIFT 0x0 |
|---|
| 3799 | #define BIF_CFG_DEV0_EPF0_DEVICE_ID__DEVICE_ID_MASK 0xFFFFL |
|---|
| 3800 | //BIF_CFG_DEV0_EPF0_COMMAND |
|---|
| 3801 | #define BIF_CFG_DEV0_EPF0_COMMAND__IO_ACCESS_EN__SHIFT 0x0 |
|---|
| 3802 | #define BIF_CFG_DEV0_EPF0_COMMAND__MEM_ACCESS_EN__SHIFT 0x1 |
|---|
| 3803 | #define BIF_CFG_DEV0_EPF0_COMMAND__BUS_MASTER_EN__SHIFT 0x2 |
|---|
| 3804 | #define BIF_CFG_DEV0_EPF0_COMMAND__SPECIAL_CYCLE_EN__SHIFT 0x3 |
|---|
| 3805 | #define BIF_CFG_DEV0_EPF0_COMMAND__MEM_WRITE_INVALIDATE_EN__SHIFT 0x4 |
|---|
| 3806 | #define BIF_CFG_DEV0_EPF0_COMMAND__PAL_SNOOP_EN__SHIFT 0x5 |
|---|
| 3807 | #define BIF_CFG_DEV0_EPF0_COMMAND__PARITY_ERROR_RESPONSE__SHIFT 0x6 |
|---|
| 3808 | #define BIF_CFG_DEV0_EPF0_COMMAND__AD_STEPPING__SHIFT 0x7 |
|---|
| 3809 | #define BIF_CFG_DEV0_EPF0_COMMAND__SERR_EN__SHIFT 0x8 |
|---|
| 3810 | #define BIF_CFG_DEV0_EPF0_COMMAND__FAST_B2B_EN__SHIFT 0x9 |
|---|
| 3811 | #define BIF_CFG_DEV0_EPF0_COMMAND__INT_DIS__SHIFT 0xa |
|---|
| 3812 | #define BIF_CFG_DEV0_EPF0_COMMAND__IO_ACCESS_EN_MASK 0x0001L |
|---|
| 3813 | #define BIF_CFG_DEV0_EPF0_COMMAND__MEM_ACCESS_EN_MASK 0x0002L |
|---|
| 3814 | #define BIF_CFG_DEV0_EPF0_COMMAND__BUS_MASTER_EN_MASK 0x0004L |
|---|
| 3815 | #define BIF_CFG_DEV0_EPF0_COMMAND__SPECIAL_CYCLE_EN_MASK 0x0008L |
|---|
| 3816 | #define BIF_CFG_DEV0_EPF0_COMMAND__MEM_WRITE_INVALIDATE_EN_MASK 0x0010L |
|---|
| 3817 | #define BIF_CFG_DEV0_EPF0_COMMAND__PAL_SNOOP_EN_MASK 0x0020L |
|---|
| 3818 | #define BIF_CFG_DEV0_EPF0_COMMAND__PARITY_ERROR_RESPONSE_MASK 0x0040L |
|---|
| 3819 | #define BIF_CFG_DEV0_EPF0_COMMAND__AD_STEPPING_MASK 0x0080L |
|---|
| 3820 | #define BIF_CFG_DEV0_EPF0_COMMAND__SERR_EN_MASK 0x0100L |
|---|
| 3821 | #define BIF_CFG_DEV0_EPF0_COMMAND__FAST_B2B_EN_MASK 0x0200L |
|---|
| 3822 | #define BIF_CFG_DEV0_EPF0_COMMAND__INT_DIS_MASK 0x0400L |
|---|
| 3823 | //BIF_CFG_DEV0_EPF0_STATUS |
|---|
| 3824 | #define BIF_CFG_DEV0_EPF0_STATUS__IMMEDIATE_READINESS__SHIFT 0x0 |
|---|
| 3825 | #define BIF_CFG_DEV0_EPF0_STATUS__INT_STATUS__SHIFT 0x3 |
|---|
| 3826 | #define BIF_CFG_DEV0_EPF0_STATUS__CAP_LIST__SHIFT 0x4 |
|---|
| 3827 | #define BIF_CFG_DEV0_EPF0_STATUS__PCI_66_CAP__SHIFT 0x5 |
|---|
| 3828 | #define BIF_CFG_DEV0_EPF0_STATUS__FAST_BACK_CAPABLE__SHIFT 0x7 |
|---|
| 3829 | #define BIF_CFG_DEV0_EPF0_STATUS__MASTER_DATA_PARITY_ERROR__SHIFT 0x8 |
|---|
| 3830 | #define BIF_CFG_DEV0_EPF0_STATUS__DEVSEL_TIMING__SHIFT 0x9 |
|---|
| 3831 | #define BIF_CFG_DEV0_EPF0_STATUS__SIGNAL_TARGET_ABORT__SHIFT 0xb |
|---|
| 3832 | #define BIF_CFG_DEV0_EPF0_STATUS__RECEIVED_TARGET_ABORT__SHIFT 0xc |
|---|
| 3833 | #define BIF_CFG_DEV0_EPF0_STATUS__RECEIVED_MASTER_ABORT__SHIFT 0xd |
|---|
| 3834 | #define BIF_CFG_DEV0_EPF0_STATUS__SIGNALED_SYSTEM_ERROR__SHIFT 0xe |
|---|
| 3835 | #define BIF_CFG_DEV0_EPF0_STATUS__PARITY_ERROR_DETECTED__SHIFT 0xf |
|---|
| 3836 | #define BIF_CFG_DEV0_EPF0_STATUS__IMMEDIATE_READINESS_MASK 0x0001L |
|---|
| 3837 | #define BIF_CFG_DEV0_EPF0_STATUS__INT_STATUS_MASK 0x0008L |
|---|
| 3838 | #define BIF_CFG_DEV0_EPF0_STATUS__CAP_LIST_MASK 0x0010L |
|---|
| 3839 | #define BIF_CFG_DEV0_EPF0_STATUS__PCI_66_CAP_MASK 0x0020L |
|---|
| 3840 | #define BIF_CFG_DEV0_EPF0_STATUS__FAST_BACK_CAPABLE_MASK 0x0080L |
|---|
| 3841 | #define BIF_CFG_DEV0_EPF0_STATUS__MASTER_DATA_PARITY_ERROR_MASK 0x0100L |
|---|
| 3842 | #define BIF_CFG_DEV0_EPF0_STATUS__DEVSEL_TIMING_MASK 0x0600L |
|---|
| 3843 | #define BIF_CFG_DEV0_EPF0_STATUS__SIGNAL_TARGET_ABORT_MASK 0x0800L |
|---|
| 3844 | #define BIF_CFG_DEV0_EPF0_STATUS__RECEIVED_TARGET_ABORT_MASK 0x1000L |
|---|
| 3845 | #define BIF_CFG_DEV0_EPF0_STATUS__RECEIVED_MASTER_ABORT_MASK 0x2000L |
|---|
| 3846 | #define BIF_CFG_DEV0_EPF0_STATUS__SIGNALED_SYSTEM_ERROR_MASK 0x4000L |
|---|
| 3847 | #define BIF_CFG_DEV0_EPF0_STATUS__PARITY_ERROR_DETECTED_MASK 0x8000L |
|---|
| 3848 | //BIF_CFG_DEV0_EPF0_REVISION_ID |
|---|
| 3849 | #define BIF_CFG_DEV0_EPF0_REVISION_ID__MINOR_REV_ID__SHIFT 0x0 |
|---|
| 3850 | #define BIF_CFG_DEV0_EPF0_REVISION_ID__MAJOR_REV_ID__SHIFT 0x4 |
|---|
| 3851 | #define BIF_CFG_DEV0_EPF0_REVISION_ID__MINOR_REV_ID_MASK 0x0FL |
|---|
| 3852 | #define BIF_CFG_DEV0_EPF0_REVISION_ID__MAJOR_REV_ID_MASK 0xF0L |
|---|
| 3853 | //BIF_CFG_DEV0_EPF0_PROG_INTERFACE |
|---|
| 3854 | #define BIF_CFG_DEV0_EPF0_PROG_INTERFACE__PROG_INTERFACE__SHIFT 0x0 |
|---|
| 3855 | #define BIF_CFG_DEV0_EPF0_PROG_INTERFACE__PROG_INTERFACE_MASK 0xFFL |
|---|
| 3856 | //BIF_CFG_DEV0_EPF0_SUB_CLASS |
|---|
| 3857 | #define BIF_CFG_DEV0_EPF0_SUB_CLASS__SUB_CLASS__SHIFT 0x0 |
|---|
| 3858 | #define BIF_CFG_DEV0_EPF0_SUB_CLASS__SUB_CLASS_MASK 0xFFL |
|---|
| 3859 | //BIF_CFG_DEV0_EPF0_BASE_CLASS |
|---|
| 3860 | #define BIF_CFG_DEV0_EPF0_BASE_CLASS__BASE_CLASS__SHIFT 0x0 |
|---|
| 3861 | #define BIF_CFG_DEV0_EPF0_BASE_CLASS__BASE_CLASS_MASK 0xFFL |
|---|
| 3862 | //BIF_CFG_DEV0_EPF0_CACHE_LINE |
|---|
| 3863 | #define BIF_CFG_DEV0_EPF0_CACHE_LINE__CACHE_LINE_SIZE__SHIFT 0x0 |
|---|
| 3864 | #define BIF_CFG_DEV0_EPF0_CACHE_LINE__CACHE_LINE_SIZE_MASK 0xFFL |
|---|
| 3865 | //BIF_CFG_DEV0_EPF0_LATENCY |
|---|
| 3866 | #define BIF_CFG_DEV0_EPF0_LATENCY__LATENCY_TIMER__SHIFT 0x0 |
|---|
| 3867 | #define BIF_CFG_DEV0_EPF0_LATENCY__LATENCY_TIMER_MASK 0xFFL |
|---|
| 3868 | //BIF_CFG_DEV0_EPF0_HEADER |
|---|
| 3869 | #define 0x0 |
|---|
| 3870 | #define 0x7 |
|---|
| 3871 | #define 0x7FL |
|---|
| 3872 | #define 0x80L |
|---|
| 3873 | //BIF_CFG_DEV0_EPF0_BIST |
|---|
| 3874 | #define BIF_CFG_DEV0_EPF0_BIST__BIST_COMP__SHIFT 0x0 |
|---|
| 3875 | #define BIF_CFG_DEV0_EPF0_BIST__BIST_STRT__SHIFT 0x6 |
|---|
| 3876 | #define BIF_CFG_DEV0_EPF0_BIST__BIST_CAP__SHIFT 0x7 |
|---|
| 3877 | #define BIF_CFG_DEV0_EPF0_BIST__BIST_COMP_MASK 0x0FL |
|---|
| 3878 | #define BIF_CFG_DEV0_EPF0_BIST__BIST_STRT_MASK 0x40L |
|---|
| 3879 | #define BIF_CFG_DEV0_EPF0_BIST__BIST_CAP_MASK 0x80L |
|---|
| 3880 | //BIF_CFG_DEV0_EPF0_BASE_ADDR_1 |
|---|
| 3881 | #define BIF_CFG_DEV0_EPF0_BASE_ADDR_1__BASE_ADDR__SHIFT 0x0 |
|---|
| 3882 | #define BIF_CFG_DEV0_EPF0_BASE_ADDR_1__BASE_ADDR_MASK 0xFFFFFFFFL |
|---|
| 3883 | //BIF_CFG_DEV0_EPF0_BASE_ADDR_2 |
|---|
| 3884 | #define BIF_CFG_DEV0_EPF0_BASE_ADDR_2__BASE_ADDR__SHIFT 0x0 |
|---|
| 3885 | #define BIF_CFG_DEV0_EPF0_BASE_ADDR_2__BASE_ADDR_MASK 0xFFFFFFFFL |
|---|
| 3886 | //BIF_CFG_DEV0_EPF0_BASE_ADDR_3 |
|---|
| 3887 | #define BIF_CFG_DEV0_EPF0_BASE_ADDR_3__BASE_ADDR__SHIFT 0x0 |
|---|
| 3888 | #define BIF_CFG_DEV0_EPF0_BASE_ADDR_3__BASE_ADDR_MASK 0xFFFFFFFFL |
|---|
| 3889 | //BIF_CFG_DEV0_EPF0_BASE_ADDR_4 |
|---|
| 3890 | #define BIF_CFG_DEV0_EPF0_BASE_ADDR_4__BASE_ADDR__SHIFT 0x0 |
|---|
| 3891 | #define BIF_CFG_DEV0_EPF0_BASE_ADDR_4__BASE_ADDR_MASK 0xFFFFFFFFL |
|---|
| 3892 | //BIF_CFG_DEV0_EPF0_BASE_ADDR_5 |
|---|
| 3893 | #define BIF_CFG_DEV0_EPF0_BASE_ADDR_5__BASE_ADDR__SHIFT 0x0 |
|---|
| 3894 | #define BIF_CFG_DEV0_EPF0_BASE_ADDR_5__BASE_ADDR_MASK 0xFFFFFFFFL |
|---|
| 3895 | //BIF_CFG_DEV0_EPF0_BASE_ADDR_6 |
|---|
| 3896 | #define BIF_CFG_DEV0_EPF0_BASE_ADDR_6__BASE_ADDR__SHIFT 0x0 |
|---|
| 3897 | #define BIF_CFG_DEV0_EPF0_BASE_ADDR_6__BASE_ADDR_MASK 0xFFFFFFFFL |
|---|
| 3898 | //BIF_CFG_DEV0_EPF0_CARDBUS_CIS_PTR |
|---|
| 3899 | #define BIF_CFG_DEV0_EPF0_CARDBUS_CIS_PTR__CARDBUS_CIS_PTR__SHIFT 0x0 |
|---|
| 3900 | #define BIF_CFG_DEV0_EPF0_CARDBUS_CIS_PTR__CARDBUS_CIS_PTR_MASK 0xFFFFFFFFL |
|---|
| 3901 | //BIF_CFG_DEV0_EPF0_ADAPTER_ID |
|---|
| 3902 | #define BIF_CFG_DEV0_EPF0_ADAPTER_ID__SUBSYSTEM_VENDOR_ID__SHIFT 0x0 |
|---|
| 3903 | #define BIF_CFG_DEV0_EPF0_ADAPTER_ID__SUBSYSTEM_ID__SHIFT 0x10 |
|---|
| 3904 | #define BIF_CFG_DEV0_EPF0_ADAPTER_ID__SUBSYSTEM_VENDOR_ID_MASK 0x0000FFFFL |
|---|
| 3905 | #define BIF_CFG_DEV0_EPF0_ADAPTER_ID__SUBSYSTEM_ID_MASK 0xFFFF0000L |
|---|
| 3906 | //BIF_CFG_DEV0_EPF0_ROM_BASE_ADDR |
|---|
| 3907 | #define BIF_CFG_DEV0_EPF0_ROM_BASE_ADDR__BASE_ADDR__SHIFT 0x0 |
|---|
| 3908 | #define BIF_CFG_DEV0_EPF0_ROM_BASE_ADDR__BASE_ADDR_MASK 0xFFFFFFFFL |
|---|
| 3909 | //BIF_CFG_DEV0_EPF0_CAP_PTR |
|---|
| 3910 | #define BIF_CFG_DEV0_EPF0_CAP_PTR__CAP_PTR__SHIFT 0x0 |
|---|
| 3911 | #define BIF_CFG_DEV0_EPF0_CAP_PTR__CAP_PTR_MASK 0xFFL |
|---|
| 3912 | //BIF_CFG_DEV0_EPF0_INTERRUPT_LINE |
|---|
| 3913 | #define BIF_CFG_DEV0_EPF0_INTERRUPT_LINE__INTERRUPT_LINE__SHIFT 0x0 |
|---|
| 3914 | #define BIF_CFG_DEV0_EPF0_INTERRUPT_LINE__INTERRUPT_LINE_MASK 0xFFL |
|---|
| 3915 | //BIF_CFG_DEV0_EPF0_INTERRUPT_PIN |
|---|
| 3916 | #define BIF_CFG_DEV0_EPF0_INTERRUPT_PIN__INTERRUPT_PIN__SHIFT 0x0 |
|---|
| 3917 | #define BIF_CFG_DEV0_EPF0_INTERRUPT_PIN__INTERRUPT_PIN_MASK 0xFFL |
|---|
| 3918 | //BIF_CFG_DEV0_EPF0_MIN_GRANT |
|---|
| 3919 | #define BIF_CFG_DEV0_EPF0_MIN_GRANT__MIN_GNT__SHIFT 0x0 |
|---|
| 3920 | #define BIF_CFG_DEV0_EPF0_MIN_GRANT__MIN_GNT_MASK 0xFFL |
|---|
| 3921 | //BIF_CFG_DEV0_EPF0_MAX_LATENCY |
|---|
| 3922 | #define BIF_CFG_DEV0_EPF0_MAX_LATENCY__MAX_LAT__SHIFT 0x0 |
|---|
| 3923 | #define BIF_CFG_DEV0_EPF0_MAX_LATENCY__MAX_LAT_MASK 0xFFL |
|---|
| 3924 | //BIF_CFG_DEV0_EPF0_VENDOR_CAP_LIST |
|---|
| 3925 | #define BIF_CFG_DEV0_EPF0_VENDOR_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 3926 | #define BIF_CFG_DEV0_EPF0_VENDOR_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
|---|
| 3927 | #define BIF_CFG_DEV0_EPF0_VENDOR_CAP_LIST__LENGTH__SHIFT 0x10 |
|---|
| 3928 | #define BIF_CFG_DEV0_EPF0_VENDOR_CAP_LIST__CAP_ID_MASK 0x000000FFL |
|---|
| 3929 | #define BIF_CFG_DEV0_EPF0_VENDOR_CAP_LIST__NEXT_PTR_MASK 0x0000FF00L |
|---|
| 3930 | #define BIF_CFG_DEV0_EPF0_VENDOR_CAP_LIST__LENGTH_MASK 0x00FF0000L |
|---|
| 3931 | //BIF_CFG_DEV0_EPF0_ADAPTER_ID_W |
|---|
| 3932 | #define BIF_CFG_DEV0_EPF0_ADAPTER_ID_W__SUBSYSTEM_VENDOR_ID__SHIFT 0x0 |
|---|
| 3933 | #define BIF_CFG_DEV0_EPF0_ADAPTER_ID_W__SUBSYSTEM_ID__SHIFT 0x10 |
|---|
| 3934 | #define BIF_CFG_DEV0_EPF0_ADAPTER_ID_W__SUBSYSTEM_VENDOR_ID_MASK 0x0000FFFFL |
|---|
| 3935 | #define BIF_CFG_DEV0_EPF0_ADAPTER_ID_W__SUBSYSTEM_ID_MASK 0xFFFF0000L |
|---|
| 3936 | //BIF_CFG_DEV0_EPF0_PMI_CAP_LIST |
|---|
| 3937 | #define BIF_CFG_DEV0_EPF0_PMI_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 3938 | #define BIF_CFG_DEV0_EPF0_PMI_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
|---|
| 3939 | #define BIF_CFG_DEV0_EPF0_PMI_CAP_LIST__CAP_ID_MASK 0x00FFL |
|---|
| 3940 | #define BIF_CFG_DEV0_EPF0_PMI_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
|---|
| 3941 | //BIF_CFG_DEV0_EPF0_PMI_CAP |
|---|
| 3942 | #define BIF_CFG_DEV0_EPF0_PMI_CAP__VERSION__SHIFT 0x0 |
|---|
| 3943 | #define BIF_CFG_DEV0_EPF0_PMI_CAP__PME_CLOCK__SHIFT 0x3 |
|---|
| 3944 | #define BIF_CFG_DEV0_EPF0_PMI_CAP__IMMEDIATE_READINESS_ON_RETURN_TO_D0__SHIFT 0x4 |
|---|
| 3945 | #define BIF_CFG_DEV0_EPF0_PMI_CAP__DEV_SPECIFIC_INIT__SHIFT 0x5 |
|---|
| 3946 | #define BIF_CFG_DEV0_EPF0_PMI_CAP__AUX_CURRENT__SHIFT 0x6 |
|---|
| 3947 | #define BIF_CFG_DEV0_EPF0_PMI_CAP__D1_SUPPORT__SHIFT 0x9 |
|---|
| 3948 | #define BIF_CFG_DEV0_EPF0_PMI_CAP__D2_SUPPORT__SHIFT 0xa |
|---|
| 3949 | #define BIF_CFG_DEV0_EPF0_PMI_CAP__PME_SUPPORT__SHIFT 0xb |
|---|
| 3950 | #define BIF_CFG_DEV0_EPF0_PMI_CAP__VERSION_MASK 0x0007L |
|---|
| 3951 | #define BIF_CFG_DEV0_EPF0_PMI_CAP__PME_CLOCK_MASK 0x0008L |
|---|
| 3952 | #define BIF_CFG_DEV0_EPF0_PMI_CAP__IMMEDIATE_READINESS_ON_RETURN_TO_D0_MASK 0x0010L |
|---|
| 3953 | #define BIF_CFG_DEV0_EPF0_PMI_CAP__DEV_SPECIFIC_INIT_MASK 0x0020L |
|---|
| 3954 | #define BIF_CFG_DEV0_EPF0_PMI_CAP__AUX_CURRENT_MASK 0x01C0L |
|---|
| 3955 | #define BIF_CFG_DEV0_EPF0_PMI_CAP__D1_SUPPORT_MASK 0x0200L |
|---|
| 3956 | #define BIF_CFG_DEV0_EPF0_PMI_CAP__D2_SUPPORT_MASK 0x0400L |
|---|
| 3957 | #define BIF_CFG_DEV0_EPF0_PMI_CAP__PME_SUPPORT_MASK 0xF800L |
|---|
| 3958 | //BIF_CFG_DEV0_EPF0_PMI_STATUS_CNTL |
|---|
| 3959 | #define BIF_CFG_DEV0_EPF0_PMI_STATUS_CNTL__POWER_STATE__SHIFT 0x0 |
|---|
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|---|
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| 4010 | //BIF_CFG_DEV0_EPF0_DEVICE_CNTL |
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| 4027 | #define BIF_CFG_DEV0_EPF0_DEVICE_CNTL__RELAXED_ORD_EN_MASK 0x0010L |
|---|
| 4028 | #define BIF_CFG_DEV0_EPF0_DEVICE_CNTL__MAX_PAYLOAD_SIZE_MASK 0x00E0L |
|---|
| 4029 | #define BIF_CFG_DEV0_EPF0_DEVICE_CNTL__EXTENDED_TAG_EN_MASK 0x0100L |
|---|
| 4030 | #define BIF_CFG_DEV0_EPF0_DEVICE_CNTL__PHANTOM_FUNC_EN_MASK 0x0200L |
|---|
| 4031 | #define BIF_CFG_DEV0_EPF0_DEVICE_CNTL__AUX_POWER_PM_EN_MASK 0x0400L |
|---|
| 4032 | #define BIF_CFG_DEV0_EPF0_DEVICE_CNTL__NO_SNOOP_EN_MASK 0x0800L |
|---|
| 4033 | #define BIF_CFG_DEV0_EPF0_DEVICE_CNTL__MAX_READ_REQUEST_SIZE_MASK 0x7000L |
|---|
| 4034 | #define BIF_CFG_DEV0_EPF0_DEVICE_CNTL__INITIATE_FLR_MASK 0x8000L |
|---|
| 4035 | //BIF_CFG_DEV0_EPF0_DEVICE_STATUS |
|---|
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|---|
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|---|
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|---|
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|---|
| 4041 | #define BIF_CFG_DEV0_EPF0_DEVICE_STATUS__TRANSACTIONS_PEND__SHIFT 0x5 |
|---|
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|---|
| 4043 | #define BIF_CFG_DEV0_EPF0_DEVICE_STATUS__CORR_ERR_MASK 0x0001L |
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|---|
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|---|
| 4046 | #define BIF_CFG_DEV0_EPF0_DEVICE_STATUS__USR_DETECTED_MASK 0x0008L |
|---|
| 4047 | #define BIF_CFG_DEV0_EPF0_DEVICE_STATUS__AUX_PWR_MASK 0x0010L |
|---|
| 4048 | #define BIF_CFG_DEV0_EPF0_DEVICE_STATUS__TRANSACTIONS_PEND_MASK 0x0020L |
|---|
| 4049 | #define BIF_CFG_DEV0_EPF0_DEVICE_STATUS__EMER_POWER_REDUCTION_DETECTED_MASK 0x0040L |
|---|
| 4050 | //BIF_CFG_DEV0_EPF0_LINK_CAP |
|---|
| 4051 | #define BIF_CFG_DEV0_EPF0_LINK_CAP__LINK_SPEED__SHIFT 0x0 |
|---|
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|---|
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|---|
| 4054 | #define BIF_CFG_DEV0_EPF0_LINK_CAP__L0S_EXIT_LATENCY__SHIFT 0xc |
|---|
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|---|
| 4056 | #define BIF_CFG_DEV0_EPF0_LINK_CAP__CLOCK_POWER_MANAGEMENT__SHIFT 0x12 |
|---|
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|---|
| 4058 | #define BIF_CFG_DEV0_EPF0_LINK_CAP__DL_ACTIVE_REPORTING_CAPABLE__SHIFT 0x14 |
|---|
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|---|
| 4060 | #define BIF_CFG_DEV0_EPF0_LINK_CAP__ASPM_OPTIONALITY_COMPLIANCE__SHIFT 0x16 |
|---|
| 4061 | #define BIF_CFG_DEV0_EPF0_LINK_CAP__PORT_NUMBER__SHIFT 0x18 |
|---|
| 4062 | #define BIF_CFG_DEV0_EPF0_LINK_CAP__LINK_SPEED_MASK 0x0000000FL |
|---|
| 4063 | #define BIF_CFG_DEV0_EPF0_LINK_CAP__LINK_WIDTH_MASK 0x000003F0L |
|---|
| 4064 | #define BIF_CFG_DEV0_EPF0_LINK_CAP__PM_SUPPORT_MASK 0x00000C00L |
|---|
| 4065 | #define BIF_CFG_DEV0_EPF0_LINK_CAP__L0S_EXIT_LATENCY_MASK 0x00007000L |
|---|
| 4066 | #define BIF_CFG_DEV0_EPF0_LINK_CAP__L1_EXIT_LATENCY_MASK 0x00038000L |
|---|
| 4067 | #define BIF_CFG_DEV0_EPF0_LINK_CAP__CLOCK_POWER_MANAGEMENT_MASK 0x00040000L |
|---|
| 4068 | #define BIF_CFG_DEV0_EPF0_LINK_CAP__SURPRISE_DOWN_ERR_REPORTING_MASK 0x00080000L |
|---|
| 4069 | #define BIF_CFG_DEV0_EPF0_LINK_CAP__DL_ACTIVE_REPORTING_CAPABLE_MASK 0x00100000L |
|---|
| 4070 | #define BIF_CFG_DEV0_EPF0_LINK_CAP__LINK_BW_NOTIFICATION_CAP_MASK 0x00200000L |
|---|
| 4071 | #define BIF_CFG_DEV0_EPF0_LINK_CAP__ASPM_OPTIONALITY_COMPLIANCE_MASK 0x00400000L |
|---|
| 4072 | #define BIF_CFG_DEV0_EPF0_LINK_CAP__PORT_NUMBER_MASK 0xFF000000L |
|---|
| 4073 | //BIF_CFG_DEV0_EPF0_LINK_CNTL |
|---|
| 4074 | #define BIF_CFG_DEV0_EPF0_LINK_CNTL__PM_CONTROL__SHIFT 0x0 |
|---|
| 4075 | #define BIF_CFG_DEV0_EPF0_LINK_CNTL__PTM_PROP_DELAY_ADAPT_INTER_B__SHIFT 0x2 |
|---|
| 4076 | #define BIF_CFG_DEV0_EPF0_LINK_CNTL__READ_CPL_BOUNDARY__SHIFT 0x3 |
|---|
| 4077 | #define BIF_CFG_DEV0_EPF0_LINK_CNTL__LINK_DIS__SHIFT 0x4 |
|---|
| 4078 | #define BIF_CFG_DEV0_EPF0_LINK_CNTL__RETRAIN_LINK__SHIFT 0x5 |
|---|
| 4079 | #define BIF_CFG_DEV0_EPF0_LINK_CNTL__COMMON_CLOCK_CFG__SHIFT 0x6 |
|---|
| 4080 | #define BIF_CFG_DEV0_EPF0_LINK_CNTL__EXTENDED_SYNC__SHIFT 0x7 |
|---|
| 4081 | #define BIF_CFG_DEV0_EPF0_LINK_CNTL__CLOCK_POWER_MANAGEMENT_EN__SHIFT 0x8 |
|---|
| 4082 | #define BIF_CFG_DEV0_EPF0_LINK_CNTL__HW_AUTONOMOUS_WIDTH_DISABLE__SHIFT 0x9 |
|---|
| 4083 | #define BIF_CFG_DEV0_EPF0_LINK_CNTL__LINK_BW_MANAGEMENT_INT_EN__SHIFT 0xa |
|---|
| 4084 | #define BIF_CFG_DEV0_EPF0_LINK_CNTL__LINK_AUTONOMOUS_BW_INT_EN__SHIFT 0xb |
|---|
| 4085 | #define BIF_CFG_DEV0_EPF0_LINK_CNTL__DRS_SIGNALING_CONTROL__SHIFT 0xe |
|---|
| 4086 | #define BIF_CFG_DEV0_EPF0_LINK_CNTL__PM_CONTROL_MASK 0x0003L |
|---|
| 4087 | #define BIF_CFG_DEV0_EPF0_LINK_CNTL__PTM_PROP_DELAY_ADAPT_INTER_B_MASK 0x0004L |
|---|
| 4088 | #define BIF_CFG_DEV0_EPF0_LINK_CNTL__READ_CPL_BOUNDARY_MASK 0x0008L |
|---|
| 4089 | #define BIF_CFG_DEV0_EPF0_LINK_CNTL__LINK_DIS_MASK 0x0010L |
|---|
| 4090 | #define BIF_CFG_DEV0_EPF0_LINK_CNTL__RETRAIN_LINK_MASK 0x0020L |
|---|
| 4091 | #define BIF_CFG_DEV0_EPF0_LINK_CNTL__COMMON_CLOCK_CFG_MASK 0x0040L |
|---|
| 4092 | #define BIF_CFG_DEV0_EPF0_LINK_CNTL__EXTENDED_SYNC_MASK 0x0080L |
|---|
| 4093 | #define BIF_CFG_DEV0_EPF0_LINK_CNTL__CLOCK_POWER_MANAGEMENT_EN_MASK 0x0100L |
|---|
| 4094 | #define BIF_CFG_DEV0_EPF0_LINK_CNTL__HW_AUTONOMOUS_WIDTH_DISABLE_MASK 0x0200L |
|---|
| 4095 | #define BIF_CFG_DEV0_EPF0_LINK_CNTL__LINK_BW_MANAGEMENT_INT_EN_MASK 0x0400L |
|---|
| 4096 | #define BIF_CFG_DEV0_EPF0_LINK_CNTL__LINK_AUTONOMOUS_BW_INT_EN_MASK 0x0800L |
|---|
| 4097 | #define BIF_CFG_DEV0_EPF0_LINK_CNTL__DRS_SIGNALING_CONTROL_MASK 0xC000L |
|---|
| 4098 | //BIF_CFG_DEV0_EPF0_LINK_STATUS |
|---|
| 4099 | #define BIF_CFG_DEV0_EPF0_LINK_STATUS__CURRENT_LINK_SPEED__SHIFT 0x0 |
|---|
| 4100 | #define BIF_CFG_DEV0_EPF0_LINK_STATUS__NEGOTIATED_LINK_WIDTH__SHIFT 0x4 |
|---|
| 4101 | #define BIF_CFG_DEV0_EPF0_LINK_STATUS__LINK_TRAINING__SHIFT 0xb |
|---|
| 4102 | #define BIF_CFG_DEV0_EPF0_LINK_STATUS__SLOT_CLOCK_CFG__SHIFT 0xc |
|---|
| 4103 | #define BIF_CFG_DEV0_EPF0_LINK_STATUS__DL_ACTIVE__SHIFT 0xd |
|---|
| 4104 | #define BIF_CFG_DEV0_EPF0_LINK_STATUS__LINK_BW_MANAGEMENT_STATUS__SHIFT 0xe |
|---|
| 4105 | #define BIF_CFG_DEV0_EPF0_LINK_STATUS__LINK_AUTONOMOUS_BW_STATUS__SHIFT 0xf |
|---|
| 4106 | #define BIF_CFG_DEV0_EPF0_LINK_STATUS__CURRENT_LINK_SPEED_MASK 0x000FL |
|---|
| 4107 | #define BIF_CFG_DEV0_EPF0_LINK_STATUS__NEGOTIATED_LINK_WIDTH_MASK 0x03F0L |
|---|
| 4108 | #define BIF_CFG_DEV0_EPF0_LINK_STATUS__LINK_TRAINING_MASK 0x0800L |
|---|
| 4109 | #define BIF_CFG_DEV0_EPF0_LINK_STATUS__SLOT_CLOCK_CFG_MASK 0x1000L |
|---|
| 4110 | #define BIF_CFG_DEV0_EPF0_LINK_STATUS__DL_ACTIVE_MASK 0x2000L |
|---|
| 4111 | #define BIF_CFG_DEV0_EPF0_LINK_STATUS__LINK_BW_MANAGEMENT_STATUS_MASK 0x4000L |
|---|
| 4112 | #define BIF_CFG_DEV0_EPF0_LINK_STATUS__LINK_AUTONOMOUS_BW_STATUS_MASK 0x8000L |
|---|
| 4113 | //BIF_CFG_DEV0_EPF0_DEVICE_CAP2 |
|---|
| 4114 | #define BIF_CFG_DEV0_EPF0_DEVICE_CAP2__CPL_TIMEOUT_RANGE_SUPPORTED__SHIFT 0x0 |
|---|
| 4115 | #define BIF_CFG_DEV0_EPF0_DEVICE_CAP2__CPL_TIMEOUT_DIS_SUPPORTED__SHIFT 0x4 |
|---|
| 4116 | #define BIF_CFG_DEV0_EPF0_DEVICE_CAP2__ARI_FORWARDING_SUPPORTED__SHIFT 0x5 |
|---|
| 4117 | #define BIF_CFG_DEV0_EPF0_DEVICE_CAP2__ATOMICOP_ROUTING_SUPPORTED__SHIFT 0x6 |
|---|
| 4118 | #define BIF_CFG_DEV0_EPF0_DEVICE_CAP2__ATOMICOP_32CMPLT_SUPPORTED__SHIFT 0x7 |
|---|
| 4119 | #define BIF_CFG_DEV0_EPF0_DEVICE_CAP2__ATOMICOP_64CMPLT_SUPPORTED__SHIFT 0x8 |
|---|
| 4120 | #define BIF_CFG_DEV0_EPF0_DEVICE_CAP2__CAS128_CMPLT_SUPPORTED__SHIFT 0x9 |
|---|
| 4121 | #define BIF_CFG_DEV0_EPF0_DEVICE_CAP2__NO_RO_ENABLED_P2P_PASSING__SHIFT 0xa |
|---|
| 4122 | #define BIF_CFG_DEV0_EPF0_DEVICE_CAP2__LTR_SUPPORTED__SHIFT 0xb |
|---|
| 4123 | #define BIF_CFG_DEV0_EPF0_DEVICE_CAP2__TPH_CPLR_SUPPORTED__SHIFT 0xc |
|---|
| 4124 | #define BIF_CFG_DEV0_EPF0_DEVICE_CAP2__LN_SYSTEM_CLS__SHIFT 0xe |
|---|
| 4125 | #define BIF_CFG_DEV0_EPF0_DEVICE_CAP2__TEN_BIT_TAG_COMPLETER_SUPPORTED__SHIFT 0x10 |
|---|
| 4126 | #define BIF_CFG_DEV0_EPF0_DEVICE_CAP2__TEN_BIT_TAG_REQUESTER_SUPPORTED__SHIFT 0x11 |
|---|
| 4127 | #define BIF_CFG_DEV0_EPF0_DEVICE_CAP2__OBFF_SUPPORTED__SHIFT 0x12 |
|---|
| 4128 | #define BIF_CFG_DEV0_EPF0_DEVICE_CAP2__EXTENDED_FMT_FIELD_SUPPORTED__SHIFT 0x14 |
|---|
| 4129 | #define BIF_CFG_DEV0_EPF0_DEVICE_CAP2__END_END_TLP_PREFIX_SUPPORTED__SHIFT 0x15 |
|---|
| 4130 | #define BIF_CFG_DEV0_EPF0_DEVICE_CAP2__MAX_END_END_TLP_PREFIXES__SHIFT 0x16 |
|---|
| 4131 | #define BIF_CFG_DEV0_EPF0_DEVICE_CAP2__EMER_POWER_REDUCTION_SUPPORTED__SHIFT 0x18 |
|---|
| 4132 | #define BIF_CFG_DEV0_EPF0_DEVICE_CAP2__EMER_POWER_REDUCTION_INIT_REQ__SHIFT 0x1a |
|---|
| 4133 | #define BIF_CFG_DEV0_EPF0_DEVICE_CAP2__FRS_SUPPORTED__SHIFT 0x1f |
|---|
| 4134 | #define BIF_CFG_DEV0_EPF0_DEVICE_CAP2__CPL_TIMEOUT_RANGE_SUPPORTED_MASK 0x0000000FL |
|---|
| 4135 | #define BIF_CFG_DEV0_EPF0_DEVICE_CAP2__CPL_TIMEOUT_DIS_SUPPORTED_MASK 0x00000010L |
|---|
| 4136 | #define BIF_CFG_DEV0_EPF0_DEVICE_CAP2__ARI_FORWARDING_SUPPORTED_MASK 0x00000020L |
|---|
| 4137 | #define BIF_CFG_DEV0_EPF0_DEVICE_CAP2__ATOMICOP_ROUTING_SUPPORTED_MASK 0x00000040L |
|---|
| 4138 | #define BIF_CFG_DEV0_EPF0_DEVICE_CAP2__ATOMICOP_32CMPLT_SUPPORTED_MASK 0x00000080L |
|---|
| 4139 | #define BIF_CFG_DEV0_EPF0_DEVICE_CAP2__ATOMICOP_64CMPLT_SUPPORTED_MASK 0x00000100L |
|---|
| 4140 | #define BIF_CFG_DEV0_EPF0_DEVICE_CAP2__CAS128_CMPLT_SUPPORTED_MASK 0x00000200L |
|---|
| 4141 | #define BIF_CFG_DEV0_EPF0_DEVICE_CAP2__NO_RO_ENABLED_P2P_PASSING_MASK 0x00000400L |
|---|
| 4142 | #define BIF_CFG_DEV0_EPF0_DEVICE_CAP2__LTR_SUPPORTED_MASK 0x00000800L |
|---|
| 4143 | #define BIF_CFG_DEV0_EPF0_DEVICE_CAP2__TPH_CPLR_SUPPORTED_MASK 0x00003000L |
|---|
| 4144 | #define BIF_CFG_DEV0_EPF0_DEVICE_CAP2__LN_SYSTEM_CLS_MASK 0x0000C000L |
|---|
| 4145 | #define BIF_CFG_DEV0_EPF0_DEVICE_CAP2__TEN_BIT_TAG_COMPLETER_SUPPORTED_MASK 0x00010000L |
|---|
| 4146 | #define BIF_CFG_DEV0_EPF0_DEVICE_CAP2__TEN_BIT_TAG_REQUESTER_SUPPORTED_MASK 0x00020000L |
|---|
| 4147 | #define BIF_CFG_DEV0_EPF0_DEVICE_CAP2__OBFF_SUPPORTED_MASK 0x000C0000L |
|---|
| 4148 | #define BIF_CFG_DEV0_EPF0_DEVICE_CAP2__EXTENDED_FMT_FIELD_SUPPORTED_MASK 0x00100000L |
|---|
| 4149 | #define BIF_CFG_DEV0_EPF0_DEVICE_CAP2__END_END_TLP_PREFIX_SUPPORTED_MASK 0x00200000L |
|---|
| 4150 | #define BIF_CFG_DEV0_EPF0_DEVICE_CAP2__MAX_END_END_TLP_PREFIXES_MASK 0x00C00000L |
|---|
| 4151 | #define BIF_CFG_DEV0_EPF0_DEVICE_CAP2__EMER_POWER_REDUCTION_SUPPORTED_MASK 0x03000000L |
|---|
| 4152 | #define BIF_CFG_DEV0_EPF0_DEVICE_CAP2__EMER_POWER_REDUCTION_INIT_REQ_MASK 0x04000000L |
|---|
| 4153 | #define BIF_CFG_DEV0_EPF0_DEVICE_CAP2__FRS_SUPPORTED_MASK 0x80000000L |
|---|
| 4154 | //BIF_CFG_DEV0_EPF0_DEVICE_CNTL2 |
|---|
| 4155 | #define BIF_CFG_DEV0_EPF0_DEVICE_CNTL2__CPL_TIMEOUT_VALUE__SHIFT 0x0 |
|---|
| 4156 | #define BIF_CFG_DEV0_EPF0_DEVICE_CNTL2__CPL_TIMEOUT_DIS__SHIFT 0x4 |
|---|
| 4157 | #define BIF_CFG_DEV0_EPF0_DEVICE_CNTL2__ARI_FORWARDING_EN__SHIFT 0x5 |
|---|
| 4158 | #define BIF_CFG_DEV0_EPF0_DEVICE_CNTL2__ATOMICOP_REQUEST_EN__SHIFT 0x6 |
|---|
| 4159 | #define BIF_CFG_DEV0_EPF0_DEVICE_CNTL2__ATOMICOP_EGRESS_BLOCKING__SHIFT 0x7 |
|---|
| 4160 | #define BIF_CFG_DEV0_EPF0_DEVICE_CNTL2__IDO_REQUEST_ENABLE__SHIFT 0x8 |
|---|
| 4161 | #define BIF_CFG_DEV0_EPF0_DEVICE_CNTL2__IDO_COMPLETION_ENABLE__SHIFT 0x9 |
|---|
| 4162 | #define BIF_CFG_DEV0_EPF0_DEVICE_CNTL2__LTR_EN__SHIFT 0xa |
|---|
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| 4165 | #define BIF_CFG_DEV0_EPF0_DEVICE_CNTL2__OBFF_EN__SHIFT 0xd |
|---|
| 4166 | #define BIF_CFG_DEV0_EPF0_DEVICE_CNTL2__END_END_TLP_PREFIX_BLOCKING__SHIFT 0xf |
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| 4167 | #define BIF_CFG_DEV0_EPF0_DEVICE_CNTL2__CPL_TIMEOUT_VALUE_MASK 0x000FL |
|---|
| 4168 | #define BIF_CFG_DEV0_EPF0_DEVICE_CNTL2__CPL_TIMEOUT_DIS_MASK 0x0010L |
|---|
| 4169 | #define BIF_CFG_DEV0_EPF0_DEVICE_CNTL2__ARI_FORWARDING_EN_MASK 0x0020L |
|---|
| 4170 | #define BIF_CFG_DEV0_EPF0_DEVICE_CNTL2__ATOMICOP_REQUEST_EN_MASK 0x0040L |
|---|
| 4171 | #define BIF_CFG_DEV0_EPF0_DEVICE_CNTL2__ATOMICOP_EGRESS_BLOCKING_MASK 0x0080L |
|---|
| 4172 | #define BIF_CFG_DEV0_EPF0_DEVICE_CNTL2__IDO_REQUEST_ENABLE_MASK 0x0100L |
|---|
| 4173 | #define BIF_CFG_DEV0_EPF0_DEVICE_CNTL2__IDO_COMPLETION_ENABLE_MASK 0x0200L |
|---|
| 4174 | #define BIF_CFG_DEV0_EPF0_DEVICE_CNTL2__LTR_EN_MASK 0x0400L |
|---|
| 4175 | #define BIF_CFG_DEV0_EPF0_DEVICE_CNTL2__EMER_POWER_REDUCTION_REQUEST_MASK 0x0800L |
|---|
| 4176 | #define BIF_CFG_DEV0_EPF0_DEVICE_CNTL2__TEN_BIT_TAG_REQUESTER_ENABLE_MASK 0x1000L |
|---|
| 4177 | #define BIF_CFG_DEV0_EPF0_DEVICE_CNTL2__OBFF_EN_MASK 0x6000L |
|---|
| 4178 | #define BIF_CFG_DEV0_EPF0_DEVICE_CNTL2__END_END_TLP_PREFIX_BLOCKING_MASK 0x8000L |
|---|
| 4179 | //BIF_CFG_DEV0_EPF0_DEVICE_STATUS2 |
|---|
| 4180 | #define BIF_CFG_DEV0_EPF0_DEVICE_STATUS2__RESERVED__SHIFT 0x0 |
|---|
| 4181 | #define BIF_CFG_DEV0_EPF0_DEVICE_STATUS2__RESERVED_MASK 0xFFFFL |
|---|
| 4182 | //BIF_CFG_DEV0_EPF0_LINK_CAP2 |
|---|
| 4183 | #define BIF_CFG_DEV0_EPF0_LINK_CAP2__SUPPORTED_LINK_SPEED__SHIFT 0x1 |
|---|
| 4184 | #define BIF_CFG_DEV0_EPF0_LINK_CAP2__CROSSLINK_SUPPORTED__SHIFT 0x8 |
|---|
| 4185 | #define BIF_CFG_DEV0_EPF0_LINK_CAP2__LOWER_SKP_OS_GEN_SUPPORT__SHIFT 0x9 |
|---|
| 4186 | #define BIF_CFG_DEV0_EPF0_LINK_CAP2__LOWER_SKP_OS_RCV_SUPPORT__SHIFT 0x10 |
|---|
| 4187 | #define BIF_CFG_DEV0_EPF0_LINK_CAP2__RTM1_PRESENCE_DET_SUPPORT__SHIFT 0x17 |
|---|
| 4188 | #define BIF_CFG_DEV0_EPF0_LINK_CAP2__RTM2_PRESENCE_DET_SUPPORT__SHIFT 0x18 |
|---|
| 4189 | #define BIF_CFG_DEV0_EPF0_LINK_CAP2__DRS_SUPPORTED__SHIFT 0x1f |
|---|
| 4190 | #define BIF_CFG_DEV0_EPF0_LINK_CAP2__SUPPORTED_LINK_SPEED_MASK 0x000000FEL |
|---|
| 4191 | #define BIF_CFG_DEV0_EPF0_LINK_CAP2__CROSSLINK_SUPPORTED_MASK 0x00000100L |
|---|
| 4192 | #define BIF_CFG_DEV0_EPF0_LINK_CAP2__LOWER_SKP_OS_GEN_SUPPORT_MASK 0x0000FE00L |
|---|
| 4193 | #define BIF_CFG_DEV0_EPF0_LINK_CAP2__LOWER_SKP_OS_RCV_SUPPORT_MASK 0x007F0000L |
|---|
| 4194 | #define BIF_CFG_DEV0_EPF0_LINK_CAP2__RTM1_PRESENCE_DET_SUPPORT_MASK 0x00800000L |
|---|
| 4195 | #define BIF_CFG_DEV0_EPF0_LINK_CAP2__RTM2_PRESENCE_DET_SUPPORT_MASK 0x01000000L |
|---|
| 4196 | #define BIF_CFG_DEV0_EPF0_LINK_CAP2__DRS_SUPPORTED_MASK 0x80000000L |
|---|
| 4197 | //BIF_CFG_DEV0_EPF0_LINK_CNTL2 |
|---|
| 4198 | #define BIF_CFG_DEV0_EPF0_LINK_CNTL2__TARGET_LINK_SPEED__SHIFT 0x0 |
|---|
| 4199 | #define BIF_CFG_DEV0_EPF0_LINK_CNTL2__ENTER_COMPLIANCE__SHIFT 0x4 |
|---|
| 4200 | #define BIF_CFG_DEV0_EPF0_LINK_CNTL2__HW_AUTONOMOUS_SPEED_DISABLE__SHIFT 0x5 |
|---|
| 4201 | #define BIF_CFG_DEV0_EPF0_LINK_CNTL2__SELECTABLE_DEEMPHASIS__SHIFT 0x6 |
|---|
| 4202 | #define BIF_CFG_DEV0_EPF0_LINK_CNTL2__XMIT_MARGIN__SHIFT 0x7 |
|---|
| 4203 | #define BIF_CFG_DEV0_EPF0_LINK_CNTL2__ENTER_MOD_COMPLIANCE__SHIFT 0xa |
|---|
| 4204 | #define BIF_CFG_DEV0_EPF0_LINK_CNTL2__COMPLIANCE_SOS__SHIFT 0xb |
|---|
| 4205 | #define BIF_CFG_DEV0_EPF0_LINK_CNTL2__COMPLIANCE_DEEMPHASIS__SHIFT 0xc |
|---|
| 4206 | #define BIF_CFG_DEV0_EPF0_LINK_CNTL2__TARGET_LINK_SPEED_MASK 0x000FL |
|---|
| 4207 | #define BIF_CFG_DEV0_EPF0_LINK_CNTL2__ENTER_COMPLIANCE_MASK 0x0010L |
|---|
| 4208 | #define BIF_CFG_DEV0_EPF0_LINK_CNTL2__HW_AUTONOMOUS_SPEED_DISABLE_MASK 0x0020L |
|---|
| 4209 | #define BIF_CFG_DEV0_EPF0_LINK_CNTL2__SELECTABLE_DEEMPHASIS_MASK 0x0040L |
|---|
| 4210 | #define BIF_CFG_DEV0_EPF0_LINK_CNTL2__XMIT_MARGIN_MASK 0x0380L |
|---|
| 4211 | #define BIF_CFG_DEV0_EPF0_LINK_CNTL2__ENTER_MOD_COMPLIANCE_MASK 0x0400L |
|---|
| 4212 | #define BIF_CFG_DEV0_EPF0_LINK_CNTL2__COMPLIANCE_SOS_MASK 0x0800L |
|---|
| 4213 | #define BIF_CFG_DEV0_EPF0_LINK_CNTL2__COMPLIANCE_DEEMPHASIS_MASK 0xF000L |
|---|
| 4214 | //BIF_CFG_DEV0_EPF0_LINK_STATUS2 |
|---|
| 4215 | #define BIF_CFG_DEV0_EPF0_LINK_STATUS2__CUR_DEEMPHASIS_LEVEL__SHIFT 0x0 |
|---|
| 4216 | #define BIF_CFG_DEV0_EPF0_LINK_STATUS2__EQUALIZATION_COMPLETE_8GT__SHIFT 0x1 |
|---|
| 4217 | #define BIF_CFG_DEV0_EPF0_LINK_STATUS2__EQUALIZATION_PHASE1_SUCCESS_8GT__SHIFT 0x2 |
|---|
| 4218 | #define BIF_CFG_DEV0_EPF0_LINK_STATUS2__EQUALIZATION_PHASE2_SUCCESS_8GT__SHIFT 0x3 |
|---|
| 4219 | #define BIF_CFG_DEV0_EPF0_LINK_STATUS2__EQUALIZATION_PHASE3_SUCCESS_8GT__SHIFT 0x4 |
|---|
| 4220 | #define BIF_CFG_DEV0_EPF0_LINK_STATUS2__LINK_EQUALIZATION_REQUEST_8GT__SHIFT 0x5 |
|---|
| 4221 | #define BIF_CFG_DEV0_EPF0_LINK_STATUS2__RTM1_PRESENCE_DET__SHIFT 0x6 |
|---|
| 4222 | #define BIF_CFG_DEV0_EPF0_LINK_STATUS2__RTM2_PRESENCE_DET__SHIFT 0x7 |
|---|
| 4223 | #define BIF_CFG_DEV0_EPF0_LINK_STATUS2__CROSSLINK_RESOLUTION__SHIFT 0x8 |
|---|
| 4224 | #define BIF_CFG_DEV0_EPF0_LINK_STATUS2__DOWNSTREAM_COMPONENT_PRESENCE__SHIFT 0xc |
|---|
| 4225 | #define BIF_CFG_DEV0_EPF0_LINK_STATUS2__DRS_MESSAGE_RECEIVED__SHIFT 0xf |
|---|
| 4226 | #define BIF_CFG_DEV0_EPF0_LINK_STATUS2__CUR_DEEMPHASIS_LEVEL_MASK 0x0001L |
|---|
| 4227 | #define BIF_CFG_DEV0_EPF0_LINK_STATUS2__EQUALIZATION_COMPLETE_8GT_MASK 0x0002L |
|---|
| 4228 | #define BIF_CFG_DEV0_EPF0_LINK_STATUS2__EQUALIZATION_PHASE1_SUCCESS_8GT_MASK 0x0004L |
|---|
| 4229 | #define BIF_CFG_DEV0_EPF0_LINK_STATUS2__EQUALIZATION_PHASE2_SUCCESS_8GT_MASK 0x0008L |
|---|
| 4230 | #define BIF_CFG_DEV0_EPF0_LINK_STATUS2__EQUALIZATION_PHASE3_SUCCESS_8GT_MASK 0x0010L |
|---|
| 4231 | #define BIF_CFG_DEV0_EPF0_LINK_STATUS2__LINK_EQUALIZATION_REQUEST_8GT_MASK 0x0020L |
|---|
| 4232 | #define BIF_CFG_DEV0_EPF0_LINK_STATUS2__RTM1_PRESENCE_DET_MASK 0x0040L |
|---|
| 4233 | #define BIF_CFG_DEV0_EPF0_LINK_STATUS2__RTM2_PRESENCE_DET_MASK 0x0080L |
|---|
| 4234 | #define BIF_CFG_DEV0_EPF0_LINK_STATUS2__CROSSLINK_RESOLUTION_MASK 0x0300L |
|---|
| 4235 | #define BIF_CFG_DEV0_EPF0_LINK_STATUS2__DOWNSTREAM_COMPONENT_PRESENCE_MASK 0x7000L |
|---|
| 4236 | #define BIF_CFG_DEV0_EPF0_LINK_STATUS2__DRS_MESSAGE_RECEIVED_MASK 0x8000L |
|---|
| 4237 | //BIF_CFG_DEV0_EPF0_MSI_CAP_LIST |
|---|
| 4238 | #define BIF_CFG_DEV0_EPF0_MSI_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 4239 | #define BIF_CFG_DEV0_EPF0_MSI_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
|---|
| 4240 | #define BIF_CFG_DEV0_EPF0_MSI_CAP_LIST__CAP_ID_MASK 0x00FFL |
|---|
| 4241 | #define BIF_CFG_DEV0_EPF0_MSI_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
|---|
| 4242 | //BIF_CFG_DEV0_EPF0_MSI_MSG_CNTL |
|---|
| 4243 | #define BIF_CFG_DEV0_EPF0_MSI_MSG_CNTL__MSI_EN__SHIFT 0x0 |
|---|
| 4244 | #define BIF_CFG_DEV0_EPF0_MSI_MSG_CNTL__MSI_MULTI_CAP__SHIFT 0x1 |
|---|
| 4245 | #define BIF_CFG_DEV0_EPF0_MSI_MSG_CNTL__MSI_MULTI_EN__SHIFT 0x4 |
|---|
| 4246 | #define BIF_CFG_DEV0_EPF0_MSI_MSG_CNTL__MSI_64BIT__SHIFT 0x7 |
|---|
| 4247 | #define BIF_CFG_DEV0_EPF0_MSI_MSG_CNTL__MSI_PERVECTOR_MASKING_CAP__SHIFT 0x8 |
|---|
| 4248 | #define BIF_CFG_DEV0_EPF0_MSI_MSG_CNTL__MSI_EXT_MSG_DATA_CAP__SHIFT 0x9 |
|---|
| 4249 | #define BIF_CFG_DEV0_EPF0_MSI_MSG_CNTL__MSI_EXT_MSG_DATA_EN__SHIFT 0xa |
|---|
| 4250 | #define BIF_CFG_DEV0_EPF0_MSI_MSG_CNTL__MSI_EN_MASK 0x0001L |
|---|
| 4251 | #define BIF_CFG_DEV0_EPF0_MSI_MSG_CNTL__MSI_MULTI_CAP_MASK 0x000EL |
|---|
| 4252 | #define BIF_CFG_DEV0_EPF0_MSI_MSG_CNTL__MSI_MULTI_EN_MASK 0x0070L |
|---|
| 4253 | #define BIF_CFG_DEV0_EPF0_MSI_MSG_CNTL__MSI_64BIT_MASK 0x0080L |
|---|
| 4254 | #define BIF_CFG_DEV0_EPF0_MSI_MSG_CNTL__MSI_PERVECTOR_MASKING_CAP_MASK 0x0100L |
|---|
| 4255 | #define BIF_CFG_DEV0_EPF0_MSI_MSG_CNTL__MSI_EXT_MSG_DATA_CAP_MASK 0x0200L |
|---|
| 4256 | #define BIF_CFG_DEV0_EPF0_MSI_MSG_CNTL__MSI_EXT_MSG_DATA_EN_MASK 0x0400L |
|---|
| 4257 | //BIF_CFG_DEV0_EPF0_MSI_MSG_ADDR_LO |
|---|
| 4258 | #define BIF_CFG_DEV0_EPF0_MSI_MSG_ADDR_LO__MSI_MSG_ADDR_LO__SHIFT 0x2 |
|---|
| 4259 | #define BIF_CFG_DEV0_EPF0_MSI_MSG_ADDR_LO__MSI_MSG_ADDR_LO_MASK 0xFFFFFFFCL |
|---|
| 4260 | //BIF_CFG_DEV0_EPF0_MSI_MSG_ADDR_HI |
|---|
| 4261 | #define BIF_CFG_DEV0_EPF0_MSI_MSG_ADDR_HI__MSI_MSG_ADDR_HI__SHIFT 0x0 |
|---|
| 4262 | #define BIF_CFG_DEV0_EPF0_MSI_MSG_ADDR_HI__MSI_MSG_ADDR_HI_MASK 0xFFFFFFFFL |
|---|
| 4263 | //BIF_CFG_DEV0_EPF0_MSI_MSG_DATA |
|---|
| 4264 | #define BIF_CFG_DEV0_EPF0_MSI_MSG_DATA__MSI_DATA__SHIFT 0x0 |
|---|
| 4265 | #define BIF_CFG_DEV0_EPF0_MSI_MSG_DATA__MSI_DATA_MASK 0xFFFFL |
|---|
| 4266 | //BIF_CFG_DEV0_EPF0_MSI_EXT_MSG_DATA |
|---|
| 4267 | #define BIF_CFG_DEV0_EPF0_MSI_EXT_MSG_DATA__MSI_EXT_DATA__SHIFT 0x0 |
|---|
| 4268 | #define BIF_CFG_DEV0_EPF0_MSI_EXT_MSG_DATA__MSI_EXT_DATA_MASK 0xFFFFL |
|---|
| 4269 | //BIF_CFG_DEV0_EPF0_MSI_MASK |
|---|
| 4270 | #define BIF_CFG_DEV0_EPF0_MSI_MASK__MSI_MASK__SHIFT 0x0 |
|---|
| 4271 | #define BIF_CFG_DEV0_EPF0_MSI_MASK__MSI_MASK_MASK 0xFFFFFFFFL |
|---|
| 4272 | //BIF_CFG_DEV0_EPF0_MSI_MSG_DATA_64 |
|---|
| 4273 | #define BIF_CFG_DEV0_EPF0_MSI_MSG_DATA_64__MSI_DATA_64__SHIFT 0x0 |
|---|
| 4274 | #define BIF_CFG_DEV0_EPF0_MSI_MSG_DATA_64__MSI_DATA_64_MASK 0xFFFFL |
|---|
| 4275 | //BIF_CFG_DEV0_EPF0_MSI_EXT_MSG_DATA_64 |
|---|
| 4276 | #define BIF_CFG_DEV0_EPF0_MSI_EXT_MSG_DATA_64__MSI_EXT_DATA_64__SHIFT 0x0 |
|---|
| 4277 | #define BIF_CFG_DEV0_EPF0_MSI_EXT_MSG_DATA_64__MSI_EXT_DATA_64_MASK 0xFFFFL |
|---|
| 4278 | //BIF_CFG_DEV0_EPF0_MSI_MASK_64 |
|---|
| 4279 | #define BIF_CFG_DEV0_EPF0_MSI_MASK_64__MSI_MASK_64__SHIFT 0x0 |
|---|
| 4280 | #define BIF_CFG_DEV0_EPF0_MSI_MASK_64__MSI_MASK_64_MASK 0xFFFFFFFFL |
|---|
| 4281 | //BIF_CFG_DEV0_EPF0_MSI_PENDING |
|---|
| 4282 | #define BIF_CFG_DEV0_EPF0_MSI_PENDING__MSI_PENDING__SHIFT 0x0 |
|---|
| 4283 | #define BIF_CFG_DEV0_EPF0_MSI_PENDING__MSI_PENDING_MASK 0xFFFFFFFFL |
|---|
| 4284 | //BIF_CFG_DEV0_EPF0_MSI_PENDING_64 |
|---|
| 4285 | #define BIF_CFG_DEV0_EPF0_MSI_PENDING_64__MSI_PENDING_64__SHIFT 0x0 |
|---|
| 4286 | #define BIF_CFG_DEV0_EPF0_MSI_PENDING_64__MSI_PENDING_64_MASK 0xFFFFFFFFL |
|---|
| 4287 | //BIF_CFG_DEV0_EPF0_MSIX_CAP_LIST |
|---|
| 4288 | #define BIF_CFG_DEV0_EPF0_MSIX_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 4289 | #define BIF_CFG_DEV0_EPF0_MSIX_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
|---|
| 4290 | #define BIF_CFG_DEV0_EPF0_MSIX_CAP_LIST__CAP_ID_MASK 0x00FFL |
|---|
| 4291 | #define BIF_CFG_DEV0_EPF0_MSIX_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
|---|
| 4292 | //BIF_CFG_DEV0_EPF0_MSIX_MSG_CNTL |
|---|
| 4293 | #define BIF_CFG_DEV0_EPF0_MSIX_MSG_CNTL__MSIX_TABLE_SIZE__SHIFT 0x0 |
|---|
| 4294 | #define BIF_CFG_DEV0_EPF0_MSIX_MSG_CNTL__MSIX_FUNC_MASK__SHIFT 0xe |
|---|
| 4295 | #define BIF_CFG_DEV0_EPF0_MSIX_MSG_CNTL__MSIX_EN__SHIFT 0xf |
|---|
| 4296 | #define BIF_CFG_DEV0_EPF0_MSIX_MSG_CNTL__MSIX_TABLE_SIZE_MASK 0x07FFL |
|---|
| 4297 | #define BIF_CFG_DEV0_EPF0_MSIX_MSG_CNTL__MSIX_FUNC_MASK_MASK 0x4000L |
|---|
| 4298 | #define BIF_CFG_DEV0_EPF0_MSIX_MSG_CNTL__MSIX_EN_MASK 0x8000L |
|---|
| 4299 | //BIF_CFG_DEV0_EPF0_MSIX_TABLE |
|---|
| 4300 | #define BIF_CFG_DEV0_EPF0_MSIX_TABLE__MSIX_TABLE_BIR__SHIFT 0x0 |
|---|
| 4301 | #define BIF_CFG_DEV0_EPF0_MSIX_TABLE__MSIX_TABLE_OFFSET__SHIFT 0x3 |
|---|
| 4302 | #define BIF_CFG_DEV0_EPF0_MSIX_TABLE__MSIX_TABLE_BIR_MASK 0x00000007L |
|---|
| 4303 | #define BIF_CFG_DEV0_EPF0_MSIX_TABLE__MSIX_TABLE_OFFSET_MASK 0xFFFFFFF8L |
|---|
| 4304 | //BIF_CFG_DEV0_EPF0_MSIX_PBA |
|---|
| 4305 | #define BIF_CFG_DEV0_EPF0_MSIX_PBA__MSIX_PBA_BIR__SHIFT 0x0 |
|---|
| 4306 | #define BIF_CFG_DEV0_EPF0_MSIX_PBA__MSIX_PBA_OFFSET__SHIFT 0x3 |
|---|
| 4307 | #define BIF_CFG_DEV0_EPF0_MSIX_PBA__MSIX_PBA_BIR_MASK 0x00000007L |
|---|
| 4308 | #define BIF_CFG_DEV0_EPF0_MSIX_PBA__MSIX_PBA_OFFSET_MASK 0xFFFFFFF8L |
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| 4342 | #define BIF_CFG_DEV0_EPF0_PCIE_PORT_VC_CAP_REG1__LOW_PRIORITY_EXT_VC_COUNT_MASK 0x00000070L |
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| 4343 | #define BIF_CFG_DEV0_EPF0_PCIE_PORT_VC_CAP_REG1__REF_CLK_MASK 0x00000300L |
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|---|
| 4354 | #define BIF_CFG_DEV0_EPF0_PCIE_PORT_VC_CNTL__VC_ARB_SELECT_MASK 0x000EL |
|---|
| 4355 | //BIF_CFG_DEV0_EPF0_PCIE_PORT_VC_STATUS |
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| 4372 | #define BIF_CFG_DEV0_EPF0_PCIE_VC0_RESOURCE_CNTL__VC_ID__SHIFT 0x18 |
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| 4373 | #define BIF_CFG_DEV0_EPF0_PCIE_VC0_RESOURCE_CNTL__VC_ENABLE__SHIFT 0x1f |
|---|
| 4374 | #define BIF_CFG_DEV0_EPF0_PCIE_VC0_RESOURCE_CNTL__TC_VC_MAP_TC0_MASK 0x00000001L |
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| 4375 | #define BIF_CFG_DEV0_EPF0_PCIE_VC0_RESOURCE_CNTL__TC_VC_MAP_TC1_7_MASK 0x000000FEL |
|---|
| 4376 | #define BIF_CFG_DEV0_EPF0_PCIE_VC0_RESOURCE_CNTL__LOAD_PORT_ARB_TABLE_MASK 0x00010000L |
|---|
| 4377 | #define BIF_CFG_DEV0_EPF0_PCIE_VC0_RESOURCE_CNTL__PORT_ARB_SELECT_MASK 0x000E0000L |
|---|
| 4378 | #define BIF_CFG_DEV0_EPF0_PCIE_VC0_RESOURCE_CNTL__VC_ID_MASK 0x07000000L |
|---|
| 4379 | #define BIF_CFG_DEV0_EPF0_PCIE_VC0_RESOURCE_CNTL__VC_ENABLE_MASK 0x80000000L |
|---|
| 4380 | //BIF_CFG_DEV0_EPF0_PCIE_VC0_RESOURCE_STATUS |
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| 4383 | #define BIF_CFG_DEV0_EPF0_PCIE_VC0_RESOURCE_STATUS__PORT_ARB_TABLE_STATUS_MASK 0x0001L |
|---|
| 4384 | #define BIF_CFG_DEV0_EPF0_PCIE_VC0_RESOURCE_STATUS__VC_NEGOTIATION_PENDING_MASK 0x0002L |
|---|
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| 4391 | #define BIF_CFG_DEV0_EPF0_PCIE_VC1_RESOURCE_CAP__REJECT_SNOOP_TRANS_MASK 0x00008000L |
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| 4392 | #define BIF_CFG_DEV0_EPF0_PCIE_VC1_RESOURCE_CAP__MAX_TIME_SLOTS_MASK 0x003F0000L |
|---|
| 4393 | #define BIF_CFG_DEV0_EPF0_PCIE_VC1_RESOURCE_CAP__PORT_ARB_TABLE_OFFSET_MASK 0xFF000000L |
|---|
| 4394 | //BIF_CFG_DEV0_EPF0_PCIE_VC1_RESOURCE_CNTL |
|---|
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| 4396 | #define BIF_CFG_DEV0_EPF0_PCIE_VC1_RESOURCE_CNTL__TC_VC_MAP_TC1_7__SHIFT 0x1 |
|---|
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|---|
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|---|
| 4399 | #define BIF_CFG_DEV0_EPF0_PCIE_VC1_RESOURCE_CNTL__VC_ID__SHIFT 0x18 |
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| 4400 | #define BIF_CFG_DEV0_EPF0_PCIE_VC1_RESOURCE_CNTL__VC_ENABLE__SHIFT 0x1f |
|---|
| 4401 | #define BIF_CFG_DEV0_EPF0_PCIE_VC1_RESOURCE_CNTL__TC_VC_MAP_TC0_MASK 0x00000001L |
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|---|
| 4403 | #define BIF_CFG_DEV0_EPF0_PCIE_VC1_RESOURCE_CNTL__LOAD_PORT_ARB_TABLE_MASK 0x00010000L |
|---|
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|---|
| 4405 | #define BIF_CFG_DEV0_EPF0_PCIE_VC1_RESOURCE_CNTL__VC_ID_MASK 0x07000000L |
|---|
| 4406 | #define BIF_CFG_DEV0_EPF0_PCIE_VC1_RESOURCE_CNTL__VC_ENABLE_MASK 0x80000000L |
|---|
| 4407 | //BIF_CFG_DEV0_EPF0_PCIE_VC1_RESOURCE_STATUS |
|---|
| 4408 | #define BIF_CFG_DEV0_EPF0_PCIE_VC1_RESOURCE_STATUS__PORT_ARB_TABLE_STATUS__SHIFT 0x0 |
|---|
| 4409 | #define BIF_CFG_DEV0_EPF0_PCIE_VC1_RESOURCE_STATUS__VC_NEGOTIATION_PENDING__SHIFT 0x1 |
|---|
| 4410 | #define BIF_CFG_DEV0_EPF0_PCIE_VC1_RESOURCE_STATUS__PORT_ARB_TABLE_STATUS_MASK 0x0001L |
|---|
| 4411 | #define BIF_CFG_DEV0_EPF0_PCIE_VC1_RESOURCE_STATUS__VC_NEGOTIATION_PENDING_MASK 0x0002L |
|---|
| 4412 | //BIF_CFG_DEV0_EPF0_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST |
|---|
| 4413 | #define BIF_CFG_DEV0_EPF0_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 4414 | #define BIF_CFG_DEV0_EPF0_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 4415 | #define BIF_CFG_DEV0_EPF0_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 4416 | #define BIF_CFG_DEV0_EPF0_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 4417 | #define BIF_CFG_DEV0_EPF0_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 4418 | #define BIF_CFG_DEV0_EPF0_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 4419 | //BIF_CFG_DEV0_EPF0_PCIE_DEV_SERIAL_NUM_DW1 |
|---|
| 4420 | #define BIF_CFG_DEV0_EPF0_PCIE_DEV_SERIAL_NUM_DW1__SERIAL_NUMBER_LO__SHIFT 0x0 |
|---|
| 4421 | #define BIF_CFG_DEV0_EPF0_PCIE_DEV_SERIAL_NUM_DW1__SERIAL_NUMBER_LO_MASK 0xFFFFFFFFL |
|---|
| 4422 | //BIF_CFG_DEV0_EPF0_PCIE_DEV_SERIAL_NUM_DW2 |
|---|
| 4423 | #define BIF_CFG_DEV0_EPF0_PCIE_DEV_SERIAL_NUM_DW2__SERIAL_NUMBER_HI__SHIFT 0x0 |
|---|
| 4424 | #define BIF_CFG_DEV0_EPF0_PCIE_DEV_SERIAL_NUM_DW2__SERIAL_NUMBER_HI_MASK 0xFFFFFFFFL |
|---|
| 4425 | //BIF_CFG_DEV0_EPF0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST |
|---|
| 4426 | #define BIF_CFG_DEV0_EPF0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 4427 | #define BIF_CFG_DEV0_EPF0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 4428 | #define BIF_CFG_DEV0_EPF0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 4429 | #define BIF_CFG_DEV0_EPF0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 4430 | #define BIF_CFG_DEV0_EPF0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 4431 | #define BIF_CFG_DEV0_EPF0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 4432 | //BIF_CFG_DEV0_EPF0_PCIE_UNCORR_ERR_STATUS |
|---|
| 4433 | #define BIF_CFG_DEV0_EPF0_PCIE_UNCORR_ERR_STATUS__DLP_ERR_STATUS__SHIFT 0x4 |
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| 4434 | #define BIF_CFG_DEV0_EPF0_PCIE_UNCORR_ERR_STATUS__SURPDN_ERR_STATUS__SHIFT 0x5 |
|---|
| 4435 | #define BIF_CFG_DEV0_EPF0_PCIE_UNCORR_ERR_STATUS__PSN_ERR_STATUS__SHIFT 0xc |
|---|
| 4436 | #define BIF_CFG_DEV0_EPF0_PCIE_UNCORR_ERR_STATUS__FC_ERR_STATUS__SHIFT 0xd |
|---|
| 4437 | #define BIF_CFG_DEV0_EPF0_PCIE_UNCORR_ERR_STATUS__CPL_TIMEOUT_STATUS__SHIFT 0xe |
|---|
| 4438 | #define BIF_CFG_DEV0_EPF0_PCIE_UNCORR_ERR_STATUS__CPL_ABORT_ERR_STATUS__SHIFT 0xf |
|---|
| 4439 | #define BIF_CFG_DEV0_EPF0_PCIE_UNCORR_ERR_STATUS__UNEXP_CPL_STATUS__SHIFT 0x10 |
|---|
| 4440 | #define BIF_CFG_DEV0_EPF0_PCIE_UNCORR_ERR_STATUS__RCV_OVFL_STATUS__SHIFT 0x11 |
|---|
| 4441 | #define BIF_CFG_DEV0_EPF0_PCIE_UNCORR_ERR_STATUS__MAL_TLP_STATUS__SHIFT 0x12 |
|---|
| 4442 | #define BIF_CFG_DEV0_EPF0_PCIE_UNCORR_ERR_STATUS__ECRC_ERR_STATUS__SHIFT 0x13 |
|---|
| 4443 | #define BIF_CFG_DEV0_EPF0_PCIE_UNCORR_ERR_STATUS__UNSUPP_REQ_ERR_STATUS__SHIFT 0x14 |
|---|
| 4444 | #define BIF_CFG_DEV0_EPF0_PCIE_UNCORR_ERR_STATUS__ACS_VIOLATION_STATUS__SHIFT 0x15 |
|---|
| 4445 | #define BIF_CFG_DEV0_EPF0_PCIE_UNCORR_ERR_STATUS__UNCORR_INT_ERR_STATUS__SHIFT 0x16 |
|---|
| 4446 | #define BIF_CFG_DEV0_EPF0_PCIE_UNCORR_ERR_STATUS__MC_BLOCKED_TLP_STATUS__SHIFT 0x17 |
|---|
| 4447 | #define BIF_CFG_DEV0_EPF0_PCIE_UNCORR_ERR_STATUS__ATOMICOP_EGRESS_BLOCKED_STATUS__SHIFT 0x18 |
|---|
| 4448 | #define BIF_CFG_DEV0_EPF0_PCIE_UNCORR_ERR_STATUS__TLP_PREFIX_BLOCKED_ERR_STATUS__SHIFT 0x19 |
|---|
| 4449 | #define BIF_CFG_DEV0_EPF0_PCIE_UNCORR_ERR_STATUS__POISONED_TLP_EGRESS_BLOCKED_STATUS__SHIFT 0x1a |
|---|
| 4450 | #define BIF_CFG_DEV0_EPF0_PCIE_UNCORR_ERR_STATUS__DLP_ERR_STATUS_MASK 0x00000010L |
|---|
| 4451 | #define BIF_CFG_DEV0_EPF0_PCIE_UNCORR_ERR_STATUS__SURPDN_ERR_STATUS_MASK 0x00000020L |
|---|
| 4452 | #define BIF_CFG_DEV0_EPF0_PCIE_UNCORR_ERR_STATUS__PSN_ERR_STATUS_MASK 0x00001000L |
|---|
| 4453 | #define BIF_CFG_DEV0_EPF0_PCIE_UNCORR_ERR_STATUS__FC_ERR_STATUS_MASK 0x00002000L |
|---|
| 4454 | #define BIF_CFG_DEV0_EPF0_PCIE_UNCORR_ERR_STATUS__CPL_TIMEOUT_STATUS_MASK 0x00004000L |
|---|
| 4455 | #define BIF_CFG_DEV0_EPF0_PCIE_UNCORR_ERR_STATUS__CPL_ABORT_ERR_STATUS_MASK 0x00008000L |
|---|
| 4456 | #define BIF_CFG_DEV0_EPF0_PCIE_UNCORR_ERR_STATUS__UNEXP_CPL_STATUS_MASK 0x00010000L |
|---|
| 4457 | #define BIF_CFG_DEV0_EPF0_PCIE_UNCORR_ERR_STATUS__RCV_OVFL_STATUS_MASK 0x00020000L |
|---|
| 4458 | #define BIF_CFG_DEV0_EPF0_PCIE_UNCORR_ERR_STATUS__MAL_TLP_STATUS_MASK 0x00040000L |
|---|
| 4459 | #define BIF_CFG_DEV0_EPF0_PCIE_UNCORR_ERR_STATUS__ECRC_ERR_STATUS_MASK 0x00080000L |
|---|
| 4460 | #define BIF_CFG_DEV0_EPF0_PCIE_UNCORR_ERR_STATUS__UNSUPP_REQ_ERR_STATUS_MASK 0x00100000L |
|---|
| 4461 | #define BIF_CFG_DEV0_EPF0_PCIE_UNCORR_ERR_STATUS__ACS_VIOLATION_STATUS_MASK 0x00200000L |
|---|
| 4462 | #define BIF_CFG_DEV0_EPF0_PCIE_UNCORR_ERR_STATUS__UNCORR_INT_ERR_STATUS_MASK 0x00400000L |
|---|
| 4463 | #define BIF_CFG_DEV0_EPF0_PCIE_UNCORR_ERR_STATUS__MC_BLOCKED_TLP_STATUS_MASK 0x00800000L |
|---|
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| 4576 | #define BIF_CFG_DEV0_EPF0_PCIE_ADV_ERR_CAP_CNTL__ECRC_CHECK_EN__SHIFT 0x8 |
|---|
| 4577 | #define BIF_CFG_DEV0_EPF0_PCIE_ADV_ERR_CAP_CNTL__MULTI_HDR_RECD_CAP__SHIFT 0x9 |
|---|
| 4578 | #define BIF_CFG_DEV0_EPF0_PCIE_ADV_ERR_CAP_CNTL__MULTI_HDR_RECD_EN__SHIFT 0xa |
|---|
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| 4581 | #define BIF_CFG_DEV0_EPF0_PCIE_ADV_ERR_CAP_CNTL__FIRST_ERR_PTR_MASK 0x0000001FL |
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| 4583 | #define BIF_CFG_DEV0_EPF0_PCIE_ADV_ERR_CAP_CNTL__ECRC_GEN_EN_MASK 0x00000040L |
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| 4584 | #define BIF_CFG_DEV0_EPF0_PCIE_ADV_ERR_CAP_CNTL__ECRC_CHECK_CAP_MASK 0x00000080L |
|---|
| 4585 | #define BIF_CFG_DEV0_EPF0_PCIE_ADV_ERR_CAP_CNTL__ECRC_CHECK_EN_MASK 0x00000100L |
|---|
| 4586 | #define BIF_CFG_DEV0_EPF0_PCIE_ADV_ERR_CAP_CNTL__MULTI_HDR_RECD_CAP_MASK 0x00000200L |
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| 4587 | #define BIF_CFG_DEV0_EPF0_PCIE_ADV_ERR_CAP_CNTL__MULTI_HDR_RECD_EN_MASK 0x00000400L |
|---|
| 4588 | #define BIF_CFG_DEV0_EPF0_PCIE_ADV_ERR_CAP_CNTL__TLP_PREFIX_LOG_PRESENT_MASK 0x00000800L |
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| 4589 | #define BIF_CFG_DEV0_EPF0_PCIE_ADV_ERR_CAP_CNTL__COMPLETION_TIMEOUT_LOG_CAPABLE_MASK 0x00001000L |
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| 4591 | #define BIF_CFG_DEV0_EPF0_PCIE_HDR_LOG0__TLP_HDR__SHIFT 0x0 |
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| 4593 | //BIF_CFG_DEV0_EPF0_PCIE_HDR_LOG1 |
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| 4594 | #define BIF_CFG_DEV0_EPF0_PCIE_HDR_LOG1__TLP_HDR__SHIFT 0x0 |
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| 4595 | #define BIF_CFG_DEV0_EPF0_PCIE_HDR_LOG1__TLP_HDR_MASK 0xFFFFFFFFL |
|---|
| 4596 | //BIF_CFG_DEV0_EPF0_PCIE_HDR_LOG2 |
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| 4597 | #define BIF_CFG_DEV0_EPF0_PCIE_HDR_LOG2__TLP_HDR__SHIFT 0x0 |
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| 4598 | #define BIF_CFG_DEV0_EPF0_PCIE_HDR_LOG2__TLP_HDR_MASK 0xFFFFFFFFL |
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| 4599 | //BIF_CFG_DEV0_EPF0_PCIE_HDR_LOG3 |
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| 4600 | #define BIF_CFG_DEV0_EPF0_PCIE_HDR_LOG3__TLP_HDR__SHIFT 0x0 |
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| 4601 | #define BIF_CFG_DEV0_EPF0_PCIE_HDR_LOG3__TLP_HDR_MASK 0xFFFFFFFFL |
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| 4603 | #define BIF_CFG_DEV0_EPF0_PCIE_TLP_PREFIX_LOG0__TLP_PREFIX__SHIFT 0x0 |
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| 4605 | //BIF_CFG_DEV0_EPF0_PCIE_TLP_PREFIX_LOG1 |
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| 4606 | #define BIF_CFG_DEV0_EPF0_PCIE_TLP_PREFIX_LOG1__TLP_PREFIX__SHIFT 0x0 |
|---|
| 4607 | #define BIF_CFG_DEV0_EPF0_PCIE_TLP_PREFIX_LOG1__TLP_PREFIX_MASK 0xFFFFFFFFL |
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|---|
| 4609 | #define BIF_CFG_DEV0_EPF0_PCIE_TLP_PREFIX_LOG2__TLP_PREFIX__SHIFT 0x0 |
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| 4610 | #define BIF_CFG_DEV0_EPF0_PCIE_TLP_PREFIX_LOG2__TLP_PREFIX_MASK 0xFFFFFFFFL |
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| 4611 | //BIF_CFG_DEV0_EPF0_PCIE_TLP_PREFIX_LOG3 |
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| 4612 | #define BIF_CFG_DEV0_EPF0_PCIE_TLP_PREFIX_LOG3__TLP_PREFIX__SHIFT 0x0 |
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| 4613 | #define BIF_CFG_DEV0_EPF0_PCIE_TLP_PREFIX_LOG3__TLP_PREFIX_MASK 0xFFFFFFFFL |
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| 4614 | //BIF_CFG_DEV0_EPF0_PCIE_BAR_ENH_CAP_LIST |
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| 4615 | #define BIF_CFG_DEV0_EPF0_PCIE_BAR_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
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| 4616 | #define BIF_CFG_DEV0_EPF0_PCIE_BAR_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
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| 4652 | #define BIF_CFG_DEV0_EPF0_PCIE_BAR3_CNTL__BAR_SIZE_SUPPORTED_UPPER__SHIFT 0x10 |
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| 4664 | #define BIF_CFG_DEV0_EPF0_PCIE_BAR4_CNTL__BAR_SIZE_SUPPORTED_UPPER__SHIFT 0x10 |
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| 4670 | #define BIF_CFG_DEV0_EPF0_PCIE_BAR5_CAP__BAR_SIZE_SUPPORTED__SHIFT 0x4 |
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| 4676 | #define BIF_CFG_DEV0_EPF0_PCIE_BAR5_CNTL__BAR_SIZE_SUPPORTED_UPPER__SHIFT 0x10 |
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| 4677 | #define BIF_CFG_DEV0_EPF0_PCIE_BAR5_CNTL__BAR_INDEX_MASK 0x00000007L |
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| 4678 | #define BIF_CFG_DEV0_EPF0_PCIE_BAR5_CNTL__BAR_TOTAL_NUM_MASK 0x000000E0L |
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| 4679 | #define BIF_CFG_DEV0_EPF0_PCIE_BAR5_CNTL__BAR_SIZE_MASK 0x00003F00L |
|---|
| 4680 | #define BIF_CFG_DEV0_EPF0_PCIE_BAR5_CNTL__BAR_SIZE_SUPPORTED_UPPER_MASK 0xFFFF0000L |
|---|
| 4681 | //BIF_CFG_DEV0_EPF0_PCIE_BAR6_CAP |
|---|
| 4682 | #define BIF_CFG_DEV0_EPF0_PCIE_BAR6_CAP__BAR_SIZE_SUPPORTED__SHIFT 0x4 |
|---|
| 4683 | #define BIF_CFG_DEV0_EPF0_PCIE_BAR6_CAP__BAR_SIZE_SUPPORTED_MASK 0xFFFFFFF0L |
|---|
| 4684 | //BIF_CFG_DEV0_EPF0_PCIE_BAR6_CNTL |
|---|
| 4685 | #define BIF_CFG_DEV0_EPF0_PCIE_BAR6_CNTL__BAR_INDEX__SHIFT 0x0 |
|---|
| 4686 | #define BIF_CFG_DEV0_EPF0_PCIE_BAR6_CNTL__BAR_TOTAL_NUM__SHIFT 0x5 |
|---|
| 4687 | #define BIF_CFG_DEV0_EPF0_PCIE_BAR6_CNTL__BAR_SIZE__SHIFT 0x8 |
|---|
| 4688 | #define BIF_CFG_DEV0_EPF0_PCIE_BAR6_CNTL__BAR_SIZE_SUPPORTED_UPPER__SHIFT 0x10 |
|---|
| 4689 | #define BIF_CFG_DEV0_EPF0_PCIE_BAR6_CNTL__BAR_INDEX_MASK 0x00000007L |
|---|
| 4690 | #define BIF_CFG_DEV0_EPF0_PCIE_BAR6_CNTL__BAR_TOTAL_NUM_MASK 0x000000E0L |
|---|
| 4691 | #define BIF_CFG_DEV0_EPF0_PCIE_BAR6_CNTL__BAR_SIZE_MASK 0x00003F00L |
|---|
| 4692 | #define BIF_CFG_DEV0_EPF0_PCIE_BAR6_CNTL__BAR_SIZE_SUPPORTED_UPPER_MASK 0xFFFF0000L |
|---|
| 4693 | //BIF_CFG_DEV0_EPF0_PCIE_PWR_BUDGET_ENH_CAP_LIST |
|---|
| 4694 | #define BIF_CFG_DEV0_EPF0_PCIE_PWR_BUDGET_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 4695 | #define BIF_CFG_DEV0_EPF0_PCIE_PWR_BUDGET_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 4696 | #define BIF_CFG_DEV0_EPF0_PCIE_PWR_BUDGET_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 4697 | #define BIF_CFG_DEV0_EPF0_PCIE_PWR_BUDGET_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 4698 | #define BIF_CFG_DEV0_EPF0_PCIE_PWR_BUDGET_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 4699 | #define BIF_CFG_DEV0_EPF0_PCIE_PWR_BUDGET_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 4700 | //BIF_CFG_DEV0_EPF0_PCIE_PWR_BUDGET_DATA_SELECT |
|---|
| 4701 | #define BIF_CFG_DEV0_EPF0_PCIE_PWR_BUDGET_DATA_SELECT__DATA_SELECT__SHIFT 0x0 |
|---|
| 4702 | #define BIF_CFG_DEV0_EPF0_PCIE_PWR_BUDGET_DATA_SELECT__DATA_SELECT_MASK 0xFFL |
|---|
| 4703 | //BIF_CFG_DEV0_EPF0_PCIE_PWR_BUDGET_DATA |
|---|
| 4704 | #define BIF_CFG_DEV0_EPF0_PCIE_PWR_BUDGET_DATA__BASE_POWER__SHIFT 0x0 |
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|---|
| 4706 | #define BIF_CFG_DEV0_EPF0_PCIE_PWR_BUDGET_DATA__PM_SUB_STATE__SHIFT 0xa |
|---|
| 4707 | #define BIF_CFG_DEV0_EPF0_PCIE_PWR_BUDGET_DATA__PM_STATE__SHIFT 0xd |
|---|
| 4708 | #define BIF_CFG_DEV0_EPF0_PCIE_PWR_BUDGET_DATA__TYPE__SHIFT 0xf |
|---|
| 4709 | #define BIF_CFG_DEV0_EPF0_PCIE_PWR_BUDGET_DATA__POWER_RAIL__SHIFT 0x12 |
|---|
| 4710 | #define BIF_CFG_DEV0_EPF0_PCIE_PWR_BUDGET_DATA__BASE_POWER_MASK 0x000000FFL |
|---|
| 4711 | #define BIF_CFG_DEV0_EPF0_PCIE_PWR_BUDGET_DATA__DATA_SCALE_MASK 0x00000300L |
|---|
| 4712 | #define BIF_CFG_DEV0_EPF0_PCIE_PWR_BUDGET_DATA__PM_SUB_STATE_MASK 0x00001C00L |
|---|
| 4713 | #define BIF_CFG_DEV0_EPF0_PCIE_PWR_BUDGET_DATA__PM_STATE_MASK 0x00006000L |
|---|
| 4714 | #define BIF_CFG_DEV0_EPF0_PCIE_PWR_BUDGET_DATA__TYPE_MASK 0x00038000L |
|---|
| 4715 | #define BIF_CFG_DEV0_EPF0_PCIE_PWR_BUDGET_DATA__POWER_RAIL_MASK 0x001C0000L |
|---|
| 4716 | //BIF_CFG_DEV0_EPF0_PCIE_PWR_BUDGET_CAP |
|---|
| 4717 | #define BIF_CFG_DEV0_EPF0_PCIE_PWR_BUDGET_CAP__SYSTEM_ALLOCATED__SHIFT 0x0 |
|---|
| 4718 | #define BIF_CFG_DEV0_EPF0_PCIE_PWR_BUDGET_CAP__SYSTEM_ALLOCATED_MASK 0x01L |
|---|
| 4719 | //BIF_CFG_DEV0_EPF0_PCIE_DPA_ENH_CAP_LIST |
|---|
| 4720 | #define BIF_CFG_DEV0_EPF0_PCIE_DPA_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 4721 | #define BIF_CFG_DEV0_EPF0_PCIE_DPA_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 4722 | #define BIF_CFG_DEV0_EPF0_PCIE_DPA_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 4723 | #define BIF_CFG_DEV0_EPF0_PCIE_DPA_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 4724 | #define BIF_CFG_DEV0_EPF0_PCIE_DPA_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 4725 | #define BIF_CFG_DEV0_EPF0_PCIE_DPA_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 4726 | //BIF_CFG_DEV0_EPF0_PCIE_DPA_CAP |
|---|
| 4727 | #define BIF_CFG_DEV0_EPF0_PCIE_DPA_CAP__SUBSTATE_MAX__SHIFT 0x0 |
|---|
| 4728 | #define BIF_CFG_DEV0_EPF0_PCIE_DPA_CAP__TRANS_LAT_UNIT__SHIFT 0x8 |
|---|
| 4729 | #define BIF_CFG_DEV0_EPF0_PCIE_DPA_CAP__PWR_ALLOC_SCALE__SHIFT 0xc |
|---|
| 4730 | #define BIF_CFG_DEV0_EPF0_PCIE_DPA_CAP__TRANS_LAT_VAL_0__SHIFT 0x10 |
|---|
| 4731 | #define BIF_CFG_DEV0_EPF0_PCIE_DPA_CAP__TRANS_LAT_VAL_1__SHIFT 0x18 |
|---|
| 4732 | #define BIF_CFG_DEV0_EPF0_PCIE_DPA_CAP__SUBSTATE_MAX_MASK 0x0000001FL |
|---|
| 4733 | #define BIF_CFG_DEV0_EPF0_PCIE_DPA_CAP__TRANS_LAT_UNIT_MASK 0x00000300L |
|---|
| 4734 | #define BIF_CFG_DEV0_EPF0_PCIE_DPA_CAP__PWR_ALLOC_SCALE_MASK 0x00003000L |
|---|
| 4735 | #define BIF_CFG_DEV0_EPF0_PCIE_DPA_CAP__TRANS_LAT_VAL_0_MASK 0x00FF0000L |
|---|
| 4736 | #define BIF_CFG_DEV0_EPF0_PCIE_DPA_CAP__TRANS_LAT_VAL_1_MASK 0xFF000000L |
|---|
| 4737 | //BIF_CFG_DEV0_EPF0_PCIE_DPA_LATENCY_INDICATOR |
|---|
| 4738 | #define BIF_CFG_DEV0_EPF0_PCIE_DPA_LATENCY_INDICATOR__TRANS_LAT_INDICATOR_BITS__SHIFT 0x0 |
|---|
| 4739 | #define BIF_CFG_DEV0_EPF0_PCIE_DPA_LATENCY_INDICATOR__TRANS_LAT_INDICATOR_BITS_MASK 0x000000FFL |
|---|
| 4740 | //BIF_CFG_DEV0_EPF0_PCIE_DPA_STATUS |
|---|
| 4741 | #define BIF_CFG_DEV0_EPF0_PCIE_DPA_STATUS__SUBSTATE_STATUS__SHIFT 0x0 |
|---|
| 4742 | #define BIF_CFG_DEV0_EPF0_PCIE_DPA_STATUS__SUBSTATE_CNTL_ENABLED__SHIFT 0x8 |
|---|
| 4743 | #define BIF_CFG_DEV0_EPF0_PCIE_DPA_STATUS__SUBSTATE_STATUS_MASK 0x001FL |
|---|
| 4744 | #define BIF_CFG_DEV0_EPF0_PCIE_DPA_STATUS__SUBSTATE_CNTL_ENABLED_MASK 0x0100L |
|---|
| 4745 | //BIF_CFG_DEV0_EPF0_PCIE_DPA_CNTL |
|---|
| 4746 | #define BIF_CFG_DEV0_EPF0_PCIE_DPA_CNTL__SUBSTATE_CNTL__SHIFT 0x0 |
|---|
| 4747 | #define BIF_CFG_DEV0_EPF0_PCIE_DPA_CNTL__SUBSTATE_CNTL_MASK 0x001FL |
|---|
| 4748 | //BIF_CFG_DEV0_EPF0_PCIE_DPA_SUBSTATE_PWR_ALLOC_0 |
|---|
| 4749 | #define BIF_CFG_DEV0_EPF0_PCIE_DPA_SUBSTATE_PWR_ALLOC_0__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 4750 | #define BIF_CFG_DEV0_EPF0_PCIE_DPA_SUBSTATE_PWR_ALLOC_0__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 4751 | //BIF_CFG_DEV0_EPF0_PCIE_DPA_SUBSTATE_PWR_ALLOC_1 |
|---|
| 4752 | #define BIF_CFG_DEV0_EPF0_PCIE_DPA_SUBSTATE_PWR_ALLOC_1__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 4753 | #define BIF_CFG_DEV0_EPF0_PCIE_DPA_SUBSTATE_PWR_ALLOC_1__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 4754 | //BIF_CFG_DEV0_EPF0_PCIE_DPA_SUBSTATE_PWR_ALLOC_2 |
|---|
| 4755 | #define BIF_CFG_DEV0_EPF0_PCIE_DPA_SUBSTATE_PWR_ALLOC_2__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 4756 | #define BIF_CFG_DEV0_EPF0_PCIE_DPA_SUBSTATE_PWR_ALLOC_2__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 4757 | //BIF_CFG_DEV0_EPF0_PCIE_DPA_SUBSTATE_PWR_ALLOC_3 |
|---|
| 4758 | #define BIF_CFG_DEV0_EPF0_PCIE_DPA_SUBSTATE_PWR_ALLOC_3__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 4759 | #define BIF_CFG_DEV0_EPF0_PCIE_DPA_SUBSTATE_PWR_ALLOC_3__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 4760 | //BIF_CFG_DEV0_EPF0_PCIE_DPA_SUBSTATE_PWR_ALLOC_4 |
|---|
| 4761 | #define BIF_CFG_DEV0_EPF0_PCIE_DPA_SUBSTATE_PWR_ALLOC_4__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 4762 | #define BIF_CFG_DEV0_EPF0_PCIE_DPA_SUBSTATE_PWR_ALLOC_4__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 4763 | //BIF_CFG_DEV0_EPF0_PCIE_DPA_SUBSTATE_PWR_ALLOC_5 |
|---|
| 4764 | #define BIF_CFG_DEV0_EPF0_PCIE_DPA_SUBSTATE_PWR_ALLOC_5__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 4765 | #define BIF_CFG_DEV0_EPF0_PCIE_DPA_SUBSTATE_PWR_ALLOC_5__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 4766 | //BIF_CFG_DEV0_EPF0_PCIE_DPA_SUBSTATE_PWR_ALLOC_6 |
|---|
| 4767 | #define BIF_CFG_DEV0_EPF0_PCIE_DPA_SUBSTATE_PWR_ALLOC_6__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 4768 | #define BIF_CFG_DEV0_EPF0_PCIE_DPA_SUBSTATE_PWR_ALLOC_6__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 4769 | //BIF_CFG_DEV0_EPF0_PCIE_DPA_SUBSTATE_PWR_ALLOC_7 |
|---|
| 4770 | #define BIF_CFG_DEV0_EPF0_PCIE_DPA_SUBSTATE_PWR_ALLOC_7__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 4771 | #define BIF_CFG_DEV0_EPF0_PCIE_DPA_SUBSTATE_PWR_ALLOC_7__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 4772 | //BIF_CFG_DEV0_EPF0_PCIE_SECONDARY_ENH_CAP_LIST |
|---|
| 4773 | #define BIF_CFG_DEV0_EPF0_PCIE_SECONDARY_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 4774 | #define BIF_CFG_DEV0_EPF0_PCIE_SECONDARY_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 4775 | #define BIF_CFG_DEV0_EPF0_PCIE_SECONDARY_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 4776 | #define BIF_CFG_DEV0_EPF0_PCIE_SECONDARY_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 4777 | #define BIF_CFG_DEV0_EPF0_PCIE_SECONDARY_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 4778 | #define BIF_CFG_DEV0_EPF0_PCIE_SECONDARY_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 4779 | //BIF_CFG_DEV0_EPF0_PCIE_LINK_CNTL3 |
|---|
| 4780 | #define BIF_CFG_DEV0_EPF0_PCIE_LINK_CNTL3__PERFORM_EQUALIZATION__SHIFT 0x0 |
|---|
| 4781 | #define BIF_CFG_DEV0_EPF0_PCIE_LINK_CNTL3__LINK_EQUALIZATION_REQ_INT_EN__SHIFT 0x1 |
|---|
| 4782 | #define BIF_CFG_DEV0_EPF0_PCIE_LINK_CNTL3__ENABLE_LOWER_SKP_OS_GEN__SHIFT 0x9 |
|---|
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| 4921 | #define BIF_CFG_DEV0_EPF0_PCIE_LANE_14_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_RX_PRESET_HINT_MASK 0x0070L |
|---|
| 4922 | #define BIF_CFG_DEV0_EPF0_PCIE_LANE_14_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_TX_PRESET_MASK 0x0F00L |
|---|
| 4923 | #define BIF_CFG_DEV0_EPF0_PCIE_LANE_14_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_RX_PRESET_HINT_MASK 0x7000L |
|---|
| 4924 | //BIF_CFG_DEV0_EPF0_PCIE_LANE_15_EQUALIZATION_CNTL |
|---|
| 4925 | #define BIF_CFG_DEV0_EPF0_PCIE_LANE_15_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_TX_PRESET__SHIFT 0x0 |
|---|
| 4926 | #define BIF_CFG_DEV0_EPF0_PCIE_LANE_15_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_RX_PRESET_HINT__SHIFT 0x4 |
|---|
| 4927 | #define BIF_CFG_DEV0_EPF0_PCIE_LANE_15_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_TX_PRESET__SHIFT 0x8 |
|---|
| 4928 | #define BIF_CFG_DEV0_EPF0_PCIE_LANE_15_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_RX_PRESET_HINT__SHIFT 0xc |
|---|
| 4929 | #define BIF_CFG_DEV0_EPF0_PCIE_LANE_15_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_TX_PRESET_MASK 0x000FL |
|---|
| 4930 | #define BIF_CFG_DEV0_EPF0_PCIE_LANE_15_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_RX_PRESET_HINT_MASK 0x0070L |
|---|
| 4931 | #define BIF_CFG_DEV0_EPF0_PCIE_LANE_15_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_TX_PRESET_MASK 0x0F00L |
|---|
| 4932 | #define BIF_CFG_DEV0_EPF0_PCIE_LANE_15_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_RX_PRESET_HINT_MASK 0x7000L |
|---|
| 4933 | //BIF_CFG_DEV0_EPF0_PCIE_ACS_ENH_CAP_LIST |
|---|
| 4934 | #define BIF_CFG_DEV0_EPF0_PCIE_ACS_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
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|---|
| 4936 | #define BIF_CFG_DEV0_EPF0_PCIE_ACS_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 4937 | #define BIF_CFG_DEV0_EPF0_PCIE_ACS_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 4938 | #define BIF_CFG_DEV0_EPF0_PCIE_ACS_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 4939 | #define BIF_CFG_DEV0_EPF0_PCIE_ACS_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 4940 | //BIF_CFG_DEV0_EPF0_PCIE_ACS_CAP |
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| 4941 | #define BIF_CFG_DEV0_EPF0_PCIE_ACS_CAP__SOURCE_VALIDATION__SHIFT 0x0 |
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|---|
| 4943 | #define BIF_CFG_DEV0_EPF0_PCIE_ACS_CAP__P2P_REQUEST_REDIRECT__SHIFT 0x2 |
|---|
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|---|
| 4945 | #define BIF_CFG_DEV0_EPF0_PCIE_ACS_CAP__UPSTREAM_FORWARDING__SHIFT 0x4 |
|---|
| 4946 | #define BIF_CFG_DEV0_EPF0_PCIE_ACS_CAP__P2P_EGRESS_CONTROL__SHIFT 0x5 |
|---|
| 4947 | #define BIF_CFG_DEV0_EPF0_PCIE_ACS_CAP__DIRECT_TRANSLATED_P2P__SHIFT 0x6 |
|---|
| 4948 | #define BIF_CFG_DEV0_EPF0_PCIE_ACS_CAP__EGRESS_CONTROL_VECTOR_SIZE__SHIFT 0x8 |
|---|
| 4949 | #define BIF_CFG_DEV0_EPF0_PCIE_ACS_CAP__SOURCE_VALIDATION_MASK 0x0001L |
|---|
| 4950 | #define BIF_CFG_DEV0_EPF0_PCIE_ACS_CAP__TRANSLATION_BLOCKING_MASK 0x0002L |
|---|
| 4951 | #define BIF_CFG_DEV0_EPF0_PCIE_ACS_CAP__P2P_REQUEST_REDIRECT_MASK 0x0004L |
|---|
| 4952 | #define BIF_CFG_DEV0_EPF0_PCIE_ACS_CAP__P2P_COMPLETION_REDIRECT_MASK 0x0008L |
|---|
| 4953 | #define BIF_CFG_DEV0_EPF0_PCIE_ACS_CAP__UPSTREAM_FORWARDING_MASK 0x0010L |
|---|
| 4954 | #define BIF_CFG_DEV0_EPF0_PCIE_ACS_CAP__P2P_EGRESS_CONTROL_MASK 0x0020L |
|---|
| 4955 | #define BIF_CFG_DEV0_EPF0_PCIE_ACS_CAP__DIRECT_TRANSLATED_P2P_MASK 0x0040L |
|---|
| 4956 | #define BIF_CFG_DEV0_EPF0_PCIE_ACS_CAP__EGRESS_CONTROL_VECTOR_SIZE_MASK 0xFF00L |
|---|
| 4957 | //BIF_CFG_DEV0_EPF0_PCIE_ACS_CNTL |
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| 4958 | #define BIF_CFG_DEV0_EPF0_PCIE_ACS_CNTL__SOURCE_VALIDATION_EN__SHIFT 0x0 |
|---|
| 4959 | #define BIF_CFG_DEV0_EPF0_PCIE_ACS_CNTL__TRANSLATION_BLOCKING_EN__SHIFT 0x1 |
|---|
| 4960 | #define BIF_CFG_DEV0_EPF0_PCIE_ACS_CNTL__P2P_REQUEST_REDIRECT_EN__SHIFT 0x2 |
|---|
| 4961 | #define BIF_CFG_DEV0_EPF0_PCIE_ACS_CNTL__P2P_COMPLETION_REDIRECT_EN__SHIFT 0x3 |
|---|
| 4962 | #define BIF_CFG_DEV0_EPF0_PCIE_ACS_CNTL__UPSTREAM_FORWARDING_EN__SHIFT 0x4 |
|---|
| 4963 | #define BIF_CFG_DEV0_EPF0_PCIE_ACS_CNTL__P2P_EGRESS_CONTROL_EN__SHIFT 0x5 |
|---|
| 4964 | #define BIF_CFG_DEV0_EPF0_PCIE_ACS_CNTL__DIRECT_TRANSLATED_P2P_EN__SHIFT 0x6 |
|---|
| 4965 | #define BIF_CFG_DEV0_EPF0_PCIE_ACS_CNTL__SOURCE_VALIDATION_EN_MASK 0x0001L |
|---|
| 4966 | #define BIF_CFG_DEV0_EPF0_PCIE_ACS_CNTL__TRANSLATION_BLOCKING_EN_MASK 0x0002L |
|---|
| 4967 | #define BIF_CFG_DEV0_EPF0_PCIE_ACS_CNTL__P2P_REQUEST_REDIRECT_EN_MASK 0x0004L |
|---|
| 4968 | #define BIF_CFG_DEV0_EPF0_PCIE_ACS_CNTL__P2P_COMPLETION_REDIRECT_EN_MASK 0x0008L |
|---|
| 4969 | #define BIF_CFG_DEV0_EPF0_PCIE_ACS_CNTL__UPSTREAM_FORWARDING_EN_MASK 0x0010L |
|---|
| 4970 | #define BIF_CFG_DEV0_EPF0_PCIE_ACS_CNTL__P2P_EGRESS_CONTROL_EN_MASK 0x0020L |
|---|
| 4971 | #define BIF_CFG_DEV0_EPF0_PCIE_ACS_CNTL__DIRECT_TRANSLATED_P2P_EN_MASK 0x0040L |
|---|
| 4972 | //BIF_CFG_DEV0_EPF0_PCIE_ATS_ENH_CAP_LIST |
|---|
| 4973 | #define BIF_CFG_DEV0_EPF0_PCIE_ATS_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 4974 | #define BIF_CFG_DEV0_EPF0_PCIE_ATS_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
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| 4975 | #define BIF_CFG_DEV0_EPF0_PCIE_ATS_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 4976 | #define BIF_CFG_DEV0_EPF0_PCIE_ATS_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 4977 | #define BIF_CFG_DEV0_EPF0_PCIE_ATS_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 4978 | #define BIF_CFG_DEV0_EPF0_PCIE_ATS_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 4979 | //BIF_CFG_DEV0_EPF0_PCIE_ATS_CAP |
|---|
| 4980 | #define BIF_CFG_DEV0_EPF0_PCIE_ATS_CAP__INVALIDATE_Q_DEPTH__SHIFT 0x0 |
|---|
| 4981 | #define BIF_CFG_DEV0_EPF0_PCIE_ATS_CAP__PAGE_ALIGNED_REQUEST__SHIFT 0x5 |
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| 4982 | #define BIF_CFG_DEV0_EPF0_PCIE_ATS_CAP__GLOBAL_INVALIDATE_SUPPORTED__SHIFT 0x6 |
|---|
| 4983 | #define BIF_CFG_DEV0_EPF0_PCIE_ATS_CAP__RELAXED_ORDERING_SUPPORTED__SHIFT 0x7 |
|---|
| 4984 | #define BIF_CFG_DEV0_EPF0_PCIE_ATS_CAP__INVALIDATE_Q_DEPTH_MASK 0x001FL |
|---|
| 4985 | #define BIF_CFG_DEV0_EPF0_PCIE_ATS_CAP__PAGE_ALIGNED_REQUEST_MASK 0x0020L |
|---|
| 4986 | #define BIF_CFG_DEV0_EPF0_PCIE_ATS_CAP__GLOBAL_INVALIDATE_SUPPORTED_MASK 0x0040L |
|---|
| 4987 | #define BIF_CFG_DEV0_EPF0_PCIE_ATS_CAP__RELAXED_ORDERING_SUPPORTED_MASK 0x0080L |
|---|
| 4988 | //BIF_CFG_DEV0_EPF0_PCIE_ATS_CNTL |
|---|
| 4989 | #define BIF_CFG_DEV0_EPF0_PCIE_ATS_CNTL__STU__SHIFT 0x0 |
|---|
| 4990 | #define BIF_CFG_DEV0_EPF0_PCIE_ATS_CNTL__ATC_ENABLE__SHIFT 0xf |
|---|
| 4991 | #define BIF_CFG_DEV0_EPF0_PCIE_ATS_CNTL__STU_MASK 0x001FL |
|---|
| 4992 | #define BIF_CFG_DEV0_EPF0_PCIE_ATS_CNTL__ATC_ENABLE_MASK 0x8000L |
|---|
| 4993 | //BIF_CFG_DEV0_EPF0_PCIE_PAGE_REQ_ENH_CAP_LIST |
|---|
| 4994 | #define BIF_CFG_DEV0_EPF0_PCIE_PAGE_REQ_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 4995 | #define BIF_CFG_DEV0_EPF0_PCIE_PAGE_REQ_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 4996 | #define BIF_CFG_DEV0_EPF0_PCIE_PAGE_REQ_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 4997 | #define BIF_CFG_DEV0_EPF0_PCIE_PAGE_REQ_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 4998 | #define BIF_CFG_DEV0_EPF0_PCIE_PAGE_REQ_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 4999 | #define BIF_CFG_DEV0_EPF0_PCIE_PAGE_REQ_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 5000 | //BIF_CFG_DEV0_EPF0_PCIE_PAGE_REQ_CNTL |
|---|
| 5001 | #define BIF_CFG_DEV0_EPF0_PCIE_PAGE_REQ_CNTL__PRI_ENABLE__SHIFT 0x0 |
|---|
| 5002 | #define BIF_CFG_DEV0_EPF0_PCIE_PAGE_REQ_CNTL__PRI_RESET__SHIFT 0x1 |
|---|
| 5003 | #define BIF_CFG_DEV0_EPF0_PCIE_PAGE_REQ_CNTL__PRI_ENABLE_MASK 0x0001L |
|---|
| 5004 | #define BIF_CFG_DEV0_EPF0_PCIE_PAGE_REQ_CNTL__PRI_RESET_MASK 0x0002L |
|---|
| 5005 | //BIF_CFG_DEV0_EPF0_PCIE_PAGE_REQ_STATUS |
|---|
| 5006 | #define BIF_CFG_DEV0_EPF0_PCIE_PAGE_REQ_STATUS__RESPONSE_FAILURE__SHIFT 0x0 |
|---|
| 5007 | #define BIF_CFG_DEV0_EPF0_PCIE_PAGE_REQ_STATUS__UNEXPECTED_PAGE_REQ_GRP_INDEX__SHIFT 0x1 |
|---|
| 5008 | #define BIF_CFG_DEV0_EPF0_PCIE_PAGE_REQ_STATUS__STOPPED__SHIFT 0x8 |
|---|
| 5009 | #define BIF_CFG_DEV0_EPF0_PCIE_PAGE_REQ_STATUS__PRG_RESPONSE_PASID_REQUIRED__SHIFT 0xf |
|---|
| 5010 | #define BIF_CFG_DEV0_EPF0_PCIE_PAGE_REQ_STATUS__RESPONSE_FAILURE_MASK 0x0001L |
|---|
| 5011 | #define BIF_CFG_DEV0_EPF0_PCIE_PAGE_REQ_STATUS__UNEXPECTED_PAGE_REQ_GRP_INDEX_MASK 0x0002L |
|---|
| 5012 | #define BIF_CFG_DEV0_EPF0_PCIE_PAGE_REQ_STATUS__STOPPED_MASK 0x0100L |
|---|
| 5013 | #define BIF_CFG_DEV0_EPF0_PCIE_PAGE_REQ_STATUS__PRG_RESPONSE_PASID_REQUIRED_MASK 0x8000L |
|---|
| 5014 | //BIF_CFG_DEV0_EPF0_PCIE_OUTSTAND_PAGE_REQ_CAPACITY |
|---|
| 5015 | #define BIF_CFG_DEV0_EPF0_PCIE_OUTSTAND_PAGE_REQ_CAPACITY__OUTSTAND_PAGE_REQ_CAPACITY__SHIFT 0x0 |
|---|
| 5016 | #define BIF_CFG_DEV0_EPF0_PCIE_OUTSTAND_PAGE_REQ_CAPACITY__OUTSTAND_PAGE_REQ_CAPACITY_MASK 0xFFFFFFFFL |
|---|
| 5017 | //BIF_CFG_DEV0_EPF0_PCIE_OUTSTAND_PAGE_REQ_ALLOC |
|---|
| 5018 | #define BIF_CFG_DEV0_EPF0_PCIE_OUTSTAND_PAGE_REQ_ALLOC__OUTSTAND_PAGE_REQ_ALLOC__SHIFT 0x0 |
|---|
| 5019 | #define BIF_CFG_DEV0_EPF0_PCIE_OUTSTAND_PAGE_REQ_ALLOC__OUTSTAND_PAGE_REQ_ALLOC_MASK 0xFFFFFFFFL |
|---|
| 5020 | //BIF_CFG_DEV0_EPF0_PCIE_PASID_ENH_CAP_LIST |
|---|
| 5021 | #define BIF_CFG_DEV0_EPF0_PCIE_PASID_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 5022 | #define BIF_CFG_DEV0_EPF0_PCIE_PASID_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 5023 | #define BIF_CFG_DEV0_EPF0_PCIE_PASID_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 5024 | #define BIF_CFG_DEV0_EPF0_PCIE_PASID_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 5025 | #define BIF_CFG_DEV0_EPF0_PCIE_PASID_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 5026 | #define BIF_CFG_DEV0_EPF0_PCIE_PASID_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 5027 | //BIF_CFG_DEV0_EPF0_PCIE_PASID_CAP |
|---|
| 5028 | #define BIF_CFG_DEV0_EPF0_PCIE_PASID_CAP__PASID_EXE_PERMISSION_SUPPORTED__SHIFT 0x1 |
|---|
| 5029 | #define BIF_CFG_DEV0_EPF0_PCIE_PASID_CAP__PASID_PRIV_MODE_SUPPORTED__SHIFT 0x2 |
|---|
| 5030 | #define BIF_CFG_DEV0_EPF0_PCIE_PASID_CAP__MAX_PASID_WIDTH__SHIFT 0x8 |
|---|
| 5031 | #define BIF_CFG_DEV0_EPF0_PCIE_PASID_CAP__PASID_EXE_PERMISSION_SUPPORTED_MASK 0x0002L |
|---|
| 5032 | #define BIF_CFG_DEV0_EPF0_PCIE_PASID_CAP__PASID_PRIV_MODE_SUPPORTED_MASK 0x0004L |
|---|
| 5033 | #define BIF_CFG_DEV0_EPF0_PCIE_PASID_CAP__MAX_PASID_WIDTH_MASK 0x1F00L |
|---|
| 5034 | //BIF_CFG_DEV0_EPF0_PCIE_PASID_CNTL |
|---|
| 5035 | #define BIF_CFG_DEV0_EPF0_PCIE_PASID_CNTL__PASID_ENABLE__SHIFT 0x0 |
|---|
| 5036 | #define BIF_CFG_DEV0_EPF0_PCIE_PASID_CNTL__PASID_EXE_PERMISSION_ENABLE__SHIFT 0x1 |
|---|
| 5037 | #define BIF_CFG_DEV0_EPF0_PCIE_PASID_CNTL__PASID_PRIV_MODE_SUPPORTED_ENABLE__SHIFT 0x2 |
|---|
| 5038 | #define BIF_CFG_DEV0_EPF0_PCIE_PASID_CNTL__PASID_ENABLE_MASK 0x0001L |
|---|
| 5039 | #define BIF_CFG_DEV0_EPF0_PCIE_PASID_CNTL__PASID_EXE_PERMISSION_ENABLE_MASK 0x0002L |
|---|
| 5040 | #define BIF_CFG_DEV0_EPF0_PCIE_PASID_CNTL__PASID_PRIV_MODE_SUPPORTED_ENABLE_MASK 0x0004L |
|---|
| 5041 | //BIF_CFG_DEV0_EPF0_PCIE_MC_ENH_CAP_LIST |
|---|
| 5042 | #define BIF_CFG_DEV0_EPF0_PCIE_MC_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 5043 | #define BIF_CFG_DEV0_EPF0_PCIE_MC_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 5044 | #define BIF_CFG_DEV0_EPF0_PCIE_MC_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 5045 | #define BIF_CFG_DEV0_EPF0_PCIE_MC_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 5046 | #define BIF_CFG_DEV0_EPF0_PCIE_MC_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 5047 | #define BIF_CFG_DEV0_EPF0_PCIE_MC_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 5048 | //BIF_CFG_DEV0_EPF0_PCIE_MC_CAP |
|---|
| 5049 | #define BIF_CFG_DEV0_EPF0_PCIE_MC_CAP__MC_MAX_GROUP__SHIFT 0x0 |
|---|
| 5050 | #define BIF_CFG_DEV0_EPF0_PCIE_MC_CAP__MC_WIN_SIZE_REQ__SHIFT 0x8 |
|---|
| 5051 | #define BIF_CFG_DEV0_EPF0_PCIE_MC_CAP__MC_ECRC_REGEN_SUPP__SHIFT 0xf |
|---|
| 5052 | #define BIF_CFG_DEV0_EPF0_PCIE_MC_CAP__MC_MAX_GROUP_MASK 0x003FL |
|---|
| 5053 | #define BIF_CFG_DEV0_EPF0_PCIE_MC_CAP__MC_WIN_SIZE_REQ_MASK 0x3F00L |
|---|
| 5054 | #define BIF_CFG_DEV0_EPF0_PCIE_MC_CAP__MC_ECRC_REGEN_SUPP_MASK 0x8000L |
|---|
| 5055 | //BIF_CFG_DEV0_EPF0_PCIE_MC_CNTL |
|---|
| 5056 | #define BIF_CFG_DEV0_EPF0_PCIE_MC_CNTL__MC_NUM_GROUP__SHIFT 0x0 |
|---|
| 5057 | #define BIF_CFG_DEV0_EPF0_PCIE_MC_CNTL__MC_ENABLE__SHIFT 0xf |
|---|
| 5058 | #define BIF_CFG_DEV0_EPF0_PCIE_MC_CNTL__MC_NUM_GROUP_MASK 0x003FL |
|---|
| 5059 | #define BIF_CFG_DEV0_EPF0_PCIE_MC_CNTL__MC_ENABLE_MASK 0x8000L |
|---|
| 5060 | //BIF_CFG_DEV0_EPF0_PCIE_MC_ADDR0 |
|---|
| 5061 | #define BIF_CFG_DEV0_EPF0_PCIE_MC_ADDR0__MC_INDEX_POS__SHIFT 0x0 |
|---|
| 5062 | #define BIF_CFG_DEV0_EPF0_PCIE_MC_ADDR0__MC_BASE_ADDR_0__SHIFT 0xc |
|---|
| 5063 | #define BIF_CFG_DEV0_EPF0_PCIE_MC_ADDR0__MC_INDEX_POS_MASK 0x0000003FL |
|---|
| 5064 | #define BIF_CFG_DEV0_EPF0_PCIE_MC_ADDR0__MC_BASE_ADDR_0_MASK 0xFFFFF000L |
|---|
| 5065 | //BIF_CFG_DEV0_EPF0_PCIE_MC_ADDR1 |
|---|
| 5066 | #define BIF_CFG_DEV0_EPF0_PCIE_MC_ADDR1__MC_BASE_ADDR_1__SHIFT 0x0 |
|---|
| 5067 | #define BIF_CFG_DEV0_EPF0_PCIE_MC_ADDR1__MC_BASE_ADDR_1_MASK 0xFFFFFFFFL |
|---|
| 5068 | //BIF_CFG_DEV0_EPF0_PCIE_MC_RCV0 |
|---|
| 5069 | #define BIF_CFG_DEV0_EPF0_PCIE_MC_RCV0__MC_RECEIVE_0__SHIFT 0x0 |
|---|
| 5070 | #define BIF_CFG_DEV0_EPF0_PCIE_MC_RCV0__MC_RECEIVE_0_MASK 0xFFFFFFFFL |
|---|
| 5071 | //BIF_CFG_DEV0_EPF0_PCIE_MC_RCV1 |
|---|
| 5072 | #define BIF_CFG_DEV0_EPF0_PCIE_MC_RCV1__MC_RECEIVE_1__SHIFT 0x0 |
|---|
| 5073 | #define BIF_CFG_DEV0_EPF0_PCIE_MC_RCV1__MC_RECEIVE_1_MASK 0xFFFFFFFFL |
|---|
| 5074 | //BIF_CFG_DEV0_EPF0_PCIE_MC_BLOCK_ALL0 |
|---|
| 5075 | #define BIF_CFG_DEV0_EPF0_PCIE_MC_BLOCK_ALL0__MC_BLOCK_ALL_0__SHIFT 0x0 |
|---|
| 5076 | #define BIF_CFG_DEV0_EPF0_PCIE_MC_BLOCK_ALL0__MC_BLOCK_ALL_0_MASK 0xFFFFFFFFL |
|---|
| 5077 | //BIF_CFG_DEV0_EPF0_PCIE_MC_BLOCK_ALL1 |
|---|
| 5078 | #define BIF_CFG_DEV0_EPF0_PCIE_MC_BLOCK_ALL1__MC_BLOCK_ALL_1__SHIFT 0x0 |
|---|
| 5079 | #define BIF_CFG_DEV0_EPF0_PCIE_MC_BLOCK_ALL1__MC_BLOCK_ALL_1_MASK 0xFFFFFFFFL |
|---|
| 5080 | //BIF_CFG_DEV0_EPF0_PCIE_MC_BLOCK_UNTRANSLATED_0 |
|---|
| 5081 | #define BIF_CFG_DEV0_EPF0_PCIE_MC_BLOCK_UNTRANSLATED_0__MC_BLOCK_UNTRANSLATED_0__SHIFT 0x0 |
|---|
| 5082 | #define BIF_CFG_DEV0_EPF0_PCIE_MC_BLOCK_UNTRANSLATED_0__MC_BLOCK_UNTRANSLATED_0_MASK 0xFFFFFFFFL |
|---|
| 5083 | //BIF_CFG_DEV0_EPF0_PCIE_MC_BLOCK_UNTRANSLATED_1 |
|---|
| 5084 | #define BIF_CFG_DEV0_EPF0_PCIE_MC_BLOCK_UNTRANSLATED_1__MC_BLOCK_UNTRANSLATED_1__SHIFT 0x0 |
|---|
| 5085 | #define BIF_CFG_DEV0_EPF0_PCIE_MC_BLOCK_UNTRANSLATED_1__MC_BLOCK_UNTRANSLATED_1_MASK 0xFFFFFFFFL |
|---|
| 5086 | //BIF_CFG_DEV0_EPF0_PCIE_LTR_ENH_CAP_LIST |
|---|
| 5087 | #define BIF_CFG_DEV0_EPF0_PCIE_LTR_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 5088 | #define BIF_CFG_DEV0_EPF0_PCIE_LTR_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 5089 | #define BIF_CFG_DEV0_EPF0_PCIE_LTR_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 5090 | #define BIF_CFG_DEV0_EPF0_PCIE_LTR_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 5091 | #define BIF_CFG_DEV0_EPF0_PCIE_LTR_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 5092 | #define BIF_CFG_DEV0_EPF0_PCIE_LTR_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 5093 | //BIF_CFG_DEV0_EPF0_PCIE_LTR_CAP |
|---|
| 5094 | #define BIF_CFG_DEV0_EPF0_PCIE_LTR_CAP__LTR_MAX_S_LATENCY_VALUE__SHIFT 0x0 |
|---|
| 5095 | #define BIF_CFG_DEV0_EPF0_PCIE_LTR_CAP__LTR_MAX_S_LATENCY_SCALE__SHIFT 0xa |
|---|
| 5096 | #define BIF_CFG_DEV0_EPF0_PCIE_LTR_CAP__LTR_MAX_NS_LATENCY_VALUE__SHIFT 0x10 |
|---|
| 5097 | #define BIF_CFG_DEV0_EPF0_PCIE_LTR_CAP__LTR_MAX_NS_LATENCY_SCALE__SHIFT 0x1a |
|---|
| 5098 | #define BIF_CFG_DEV0_EPF0_PCIE_LTR_CAP__LTR_MAX_S_LATENCY_VALUE_MASK 0x000003FFL |
|---|
| 5099 | #define BIF_CFG_DEV0_EPF0_PCIE_LTR_CAP__LTR_MAX_S_LATENCY_SCALE_MASK 0x00001C00L |
|---|
| 5100 | #define BIF_CFG_DEV0_EPF0_PCIE_LTR_CAP__LTR_MAX_NS_LATENCY_VALUE_MASK 0x03FF0000L |
|---|
| 5101 | #define BIF_CFG_DEV0_EPF0_PCIE_LTR_CAP__LTR_MAX_NS_LATENCY_SCALE_MASK 0x1C000000L |
|---|
| 5102 | //BIF_CFG_DEV0_EPF0_PCIE_ARI_ENH_CAP_LIST |
|---|
| 5103 | #define BIF_CFG_DEV0_EPF0_PCIE_ARI_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 5104 | #define BIF_CFG_DEV0_EPF0_PCIE_ARI_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 5105 | #define BIF_CFG_DEV0_EPF0_PCIE_ARI_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 5106 | #define BIF_CFG_DEV0_EPF0_PCIE_ARI_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 5107 | #define BIF_CFG_DEV0_EPF0_PCIE_ARI_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 5108 | #define BIF_CFG_DEV0_EPF0_PCIE_ARI_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 5109 | //BIF_CFG_DEV0_EPF0_PCIE_ARI_CAP |
|---|
| 5110 | #define BIF_CFG_DEV0_EPF0_PCIE_ARI_CAP__ARI_MFVC_FUNC_GROUPS_CAP__SHIFT 0x0 |
|---|
| 5111 | #define BIF_CFG_DEV0_EPF0_PCIE_ARI_CAP__ARI_ACS_FUNC_GROUPS_CAP__SHIFT 0x1 |
|---|
| 5112 | #define BIF_CFG_DEV0_EPF0_PCIE_ARI_CAP__ARI_NEXT_FUNC_NUM__SHIFT 0x8 |
|---|
| 5113 | #define BIF_CFG_DEV0_EPF0_PCIE_ARI_CAP__ARI_MFVC_FUNC_GROUPS_CAP_MASK 0x0001L |
|---|
| 5114 | #define BIF_CFG_DEV0_EPF0_PCIE_ARI_CAP__ARI_ACS_FUNC_GROUPS_CAP_MASK 0x0002L |
|---|
| 5115 | #define BIF_CFG_DEV0_EPF0_PCIE_ARI_CAP__ARI_NEXT_FUNC_NUM_MASK 0xFF00L |
|---|
| 5116 | //BIF_CFG_DEV0_EPF0_PCIE_ARI_CNTL |
|---|
| 5117 | #define BIF_CFG_DEV0_EPF0_PCIE_ARI_CNTL__ARI_MFVC_FUNC_GROUPS_EN__SHIFT 0x0 |
|---|
| 5118 | #define BIF_CFG_DEV0_EPF0_PCIE_ARI_CNTL__ARI_ACS_FUNC_GROUPS_EN__SHIFT 0x1 |
|---|
| 5119 | #define BIF_CFG_DEV0_EPF0_PCIE_ARI_CNTL__ARI_FUNCTION_GROUP__SHIFT 0x4 |
|---|
| 5120 | #define BIF_CFG_DEV0_EPF0_PCIE_ARI_CNTL__ARI_MFVC_FUNC_GROUPS_EN_MASK 0x0001L |
|---|
| 5121 | #define BIF_CFG_DEV0_EPF0_PCIE_ARI_CNTL__ARI_ACS_FUNC_GROUPS_EN_MASK 0x0002L |
|---|
| 5122 | #define BIF_CFG_DEV0_EPF0_PCIE_ARI_CNTL__ARI_FUNCTION_GROUP_MASK 0x0070L |
|---|
| 5123 | //BIF_CFG_DEV0_EPF0_PCIE_SRIOV_ENH_CAP_LIST |
|---|
| 5124 | #define BIF_CFG_DEV0_EPF0_PCIE_SRIOV_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 5125 | #define BIF_CFG_DEV0_EPF0_PCIE_SRIOV_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 5126 | #define BIF_CFG_DEV0_EPF0_PCIE_SRIOV_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 5127 | #define BIF_CFG_DEV0_EPF0_PCIE_SRIOV_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 5128 | #define BIF_CFG_DEV0_EPF0_PCIE_SRIOV_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 5129 | #define BIF_CFG_DEV0_EPF0_PCIE_SRIOV_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 5130 | //BIF_CFG_DEV0_EPF0_PCIE_SRIOV_CAP |
|---|
| 5131 | #define BIF_CFG_DEV0_EPF0_PCIE_SRIOV_CAP__SRIOV_VF_MIGRATION_CAP__SHIFT 0x0 |
|---|
| 5132 | #define BIF_CFG_DEV0_EPF0_PCIE_SRIOV_CAP__SRIOV_ARI_CAP_HIERARCHY_PRESERVED__SHIFT 0x1 |
|---|
| 5133 | #define BIF_CFG_DEV0_EPF0_PCIE_SRIOV_CAP__SRIOV_VF_TEN_BIT_TAG_REQUESTER_SUPPORTED__SHIFT 0x2 |
|---|
| 5134 | #define BIF_CFG_DEV0_EPF0_PCIE_SRIOV_CAP__SRIOV_VF_MIGRATION_INTR_MSG_NUM__SHIFT 0x15 |
|---|
| 5135 | #define BIF_CFG_DEV0_EPF0_PCIE_SRIOV_CAP__SRIOV_VF_MIGRATION_CAP_MASK 0x00000001L |
|---|
| 5136 | #define BIF_CFG_DEV0_EPF0_PCIE_SRIOV_CAP__SRIOV_ARI_CAP_HIERARCHY_PRESERVED_MASK 0x00000002L |
|---|
| 5137 | #define BIF_CFG_DEV0_EPF0_PCIE_SRIOV_CAP__SRIOV_VF_TEN_BIT_TAG_REQUESTER_SUPPORTED_MASK 0x00000004L |
|---|
| 5138 | #define BIF_CFG_DEV0_EPF0_PCIE_SRIOV_CAP__SRIOV_VF_MIGRATION_INTR_MSG_NUM_MASK 0xFFE00000L |
|---|
| 5139 | //BIF_CFG_DEV0_EPF0_PCIE_SRIOV_CONTROL |
|---|
| 5140 | #define BIF_CFG_DEV0_EPF0_PCIE_SRIOV_CONTROL__SRIOV_VF_ENABLE__SHIFT 0x0 |
|---|
| 5141 | #define BIF_CFG_DEV0_EPF0_PCIE_SRIOV_CONTROL__SRIOV_VF_MIGRATION_ENABLE__SHIFT 0x1 |
|---|
| 5142 | #define BIF_CFG_DEV0_EPF0_PCIE_SRIOV_CONTROL__SRIOV_VF_MIGRATION_INTR_ENABLE__SHIFT 0x2 |
|---|
| 5143 | #define BIF_CFG_DEV0_EPF0_PCIE_SRIOV_CONTROL__SRIOV_VF_MSE__SHIFT 0x3 |
|---|
| 5144 | #define BIF_CFG_DEV0_EPF0_PCIE_SRIOV_CONTROL__SRIOV_ARI_CAP_HIERARCHY__SHIFT 0x4 |
|---|
| 5145 | #define BIF_CFG_DEV0_EPF0_PCIE_SRIOV_CONTROL__SRIOV_VF_TEN_BIT_TAG_REQUESTER_ENABLE__SHIFT 0x5 |
|---|
| 5146 | #define BIF_CFG_DEV0_EPF0_PCIE_SRIOV_CONTROL__SRIOV_VF_ENABLE_MASK 0x0001L |
|---|
| 5147 | #define BIF_CFG_DEV0_EPF0_PCIE_SRIOV_CONTROL__SRIOV_VF_MIGRATION_ENABLE_MASK 0x0002L |
|---|
| 5148 | #define BIF_CFG_DEV0_EPF0_PCIE_SRIOV_CONTROL__SRIOV_VF_MIGRATION_INTR_ENABLE_MASK 0x0004L |
|---|
| 5149 | #define BIF_CFG_DEV0_EPF0_PCIE_SRIOV_CONTROL__SRIOV_VF_MSE_MASK 0x0008L |
|---|
| 5150 | #define BIF_CFG_DEV0_EPF0_PCIE_SRIOV_CONTROL__SRIOV_ARI_CAP_HIERARCHY_MASK 0x0010L |
|---|
| 5151 | #define BIF_CFG_DEV0_EPF0_PCIE_SRIOV_CONTROL__SRIOV_VF_TEN_BIT_TAG_REQUESTER_ENABLE_MASK 0x0020L |
|---|
| 5152 | //BIF_CFG_DEV0_EPF0_PCIE_SRIOV_STATUS |
|---|
| 5153 | #define BIF_CFG_DEV0_EPF0_PCIE_SRIOV_STATUS__SRIOV_VF_MIGRATION_STATUS__SHIFT 0x0 |
|---|
| 5154 | #define BIF_CFG_DEV0_EPF0_PCIE_SRIOV_STATUS__SRIOV_VF_MIGRATION_STATUS_MASK 0x0001L |
|---|
| 5155 | //BIF_CFG_DEV0_EPF0_PCIE_SRIOV_INITIAL_VFS |
|---|
| 5156 | #define BIF_CFG_DEV0_EPF0_PCIE_SRIOV_INITIAL_VFS__SRIOV_INITIAL_VFS__SHIFT 0x0 |
|---|
| 5157 | #define BIF_CFG_DEV0_EPF0_PCIE_SRIOV_INITIAL_VFS__SRIOV_INITIAL_VFS_MASK 0xFFFFL |
|---|
| 5158 | //BIF_CFG_DEV0_EPF0_PCIE_SRIOV_TOTAL_VFS |
|---|
| 5159 | #define BIF_CFG_DEV0_EPF0_PCIE_SRIOV_TOTAL_VFS__SRIOV_TOTAL_VFS__SHIFT 0x0 |
|---|
| 5160 | #define BIF_CFG_DEV0_EPF0_PCIE_SRIOV_TOTAL_VFS__SRIOV_TOTAL_VFS_MASK 0xFFFFL |
|---|
| 5161 | //BIF_CFG_DEV0_EPF0_PCIE_SRIOV_NUM_VFS |
|---|
| 5162 | #define BIF_CFG_DEV0_EPF0_PCIE_SRIOV_NUM_VFS__SRIOV_NUM_VFS__SHIFT 0x0 |
|---|
| 5163 | #define BIF_CFG_DEV0_EPF0_PCIE_SRIOV_NUM_VFS__SRIOV_NUM_VFS_MASK 0xFFFFL |
|---|
| 5164 | //BIF_CFG_DEV0_EPF0_PCIE_SRIOV_FUNC_DEP_LINK |
|---|
| 5165 | #define BIF_CFG_DEV0_EPF0_PCIE_SRIOV_FUNC_DEP_LINK__SRIOV_FUNC_DEP_LINK__SHIFT 0x0 |
|---|
| 5166 | #define BIF_CFG_DEV0_EPF0_PCIE_SRIOV_FUNC_DEP_LINK__SRIOV_FUNC_DEP_LINK_MASK 0xFFL |
|---|
| 5167 | //BIF_CFG_DEV0_EPF0_PCIE_SRIOV_FIRST_VF_OFFSET |
|---|
| 5168 | #define BIF_CFG_DEV0_EPF0_PCIE_SRIOV_FIRST_VF_OFFSET__SRIOV_FIRST_VF_OFFSET__SHIFT 0x0 |
|---|
| 5169 | #define BIF_CFG_DEV0_EPF0_PCIE_SRIOV_FIRST_VF_OFFSET__SRIOV_FIRST_VF_OFFSET_MASK 0xFFFFL |
|---|
| 5170 | //BIF_CFG_DEV0_EPF0_PCIE_SRIOV_VF_STRIDE |
|---|
| 5171 | #define BIF_CFG_DEV0_EPF0_PCIE_SRIOV_VF_STRIDE__SRIOV_VF_STRIDE__SHIFT 0x0 |
|---|
| 5172 | #define BIF_CFG_DEV0_EPF0_PCIE_SRIOV_VF_STRIDE__SRIOV_VF_STRIDE_MASK 0xFFFFL |
|---|
| 5173 | //BIF_CFG_DEV0_EPF0_PCIE_SRIOV_VF_DEVICE_ID |
|---|
| 5174 | #define BIF_CFG_DEV0_EPF0_PCIE_SRIOV_VF_DEVICE_ID__SRIOV_VF_DEVICE_ID__SHIFT 0x0 |
|---|
| 5175 | #define BIF_CFG_DEV0_EPF0_PCIE_SRIOV_VF_DEVICE_ID__SRIOV_VF_DEVICE_ID_MASK 0xFFFFL |
|---|
| 5176 | //BIF_CFG_DEV0_EPF0_PCIE_SRIOV_SUPPORTED_PAGE_SIZE |
|---|
| 5177 | #define BIF_CFG_DEV0_EPF0_PCIE_SRIOV_SUPPORTED_PAGE_SIZE__SRIOV_SUPPORTED_PAGE_SIZE__SHIFT 0x0 |
|---|
| 5178 | #define BIF_CFG_DEV0_EPF0_PCIE_SRIOV_SUPPORTED_PAGE_SIZE__SRIOV_SUPPORTED_PAGE_SIZE_MASK 0xFFFFFFFFL |
|---|
| 5179 | //BIF_CFG_DEV0_EPF0_PCIE_SRIOV_SYSTEM_PAGE_SIZE |
|---|
| 5180 | #define BIF_CFG_DEV0_EPF0_PCIE_SRIOV_SYSTEM_PAGE_SIZE__SRIOV_SYSTEM_PAGE_SIZE__SHIFT 0x0 |
|---|
| 5181 | #define BIF_CFG_DEV0_EPF0_PCIE_SRIOV_SYSTEM_PAGE_SIZE__SRIOV_SYSTEM_PAGE_SIZE_MASK 0xFFFFFFFFL |
|---|
| 5182 | //BIF_CFG_DEV0_EPF0_PCIE_SRIOV_VF_BASE_ADDR_0 |
|---|
| 5183 | #define BIF_CFG_DEV0_EPF0_PCIE_SRIOV_VF_BASE_ADDR_0__VF_BASE_ADDR__SHIFT 0x0 |
|---|
| 5184 | #define BIF_CFG_DEV0_EPF0_PCIE_SRIOV_VF_BASE_ADDR_0__VF_BASE_ADDR_MASK 0xFFFFFFFFL |
|---|
| 5185 | //BIF_CFG_DEV0_EPF0_PCIE_SRIOV_VF_BASE_ADDR_1 |
|---|
| 5186 | #define BIF_CFG_DEV0_EPF0_PCIE_SRIOV_VF_BASE_ADDR_1__VF_BASE_ADDR__SHIFT 0x0 |
|---|
| 5187 | #define BIF_CFG_DEV0_EPF0_PCIE_SRIOV_VF_BASE_ADDR_1__VF_BASE_ADDR_MASK 0xFFFFFFFFL |
|---|
| 5188 | //BIF_CFG_DEV0_EPF0_PCIE_SRIOV_VF_BASE_ADDR_2 |
|---|
| 5189 | #define BIF_CFG_DEV0_EPF0_PCIE_SRIOV_VF_BASE_ADDR_2__VF_BASE_ADDR__SHIFT 0x0 |
|---|
| 5190 | #define BIF_CFG_DEV0_EPF0_PCIE_SRIOV_VF_BASE_ADDR_2__VF_BASE_ADDR_MASK 0xFFFFFFFFL |
|---|
| 5191 | //BIF_CFG_DEV0_EPF0_PCIE_SRIOV_VF_BASE_ADDR_3 |
|---|
| 5192 | #define BIF_CFG_DEV0_EPF0_PCIE_SRIOV_VF_BASE_ADDR_3__VF_BASE_ADDR__SHIFT 0x0 |
|---|
| 5193 | #define BIF_CFG_DEV0_EPF0_PCIE_SRIOV_VF_BASE_ADDR_3__VF_BASE_ADDR_MASK 0xFFFFFFFFL |
|---|
| 5194 | //BIF_CFG_DEV0_EPF0_PCIE_SRIOV_VF_BASE_ADDR_4 |
|---|
| 5195 | #define BIF_CFG_DEV0_EPF0_PCIE_SRIOV_VF_BASE_ADDR_4__VF_BASE_ADDR__SHIFT 0x0 |
|---|
| 5196 | #define BIF_CFG_DEV0_EPF0_PCIE_SRIOV_VF_BASE_ADDR_4__VF_BASE_ADDR_MASK 0xFFFFFFFFL |
|---|
| 5197 | //BIF_CFG_DEV0_EPF0_PCIE_SRIOV_VF_BASE_ADDR_5 |
|---|
| 5198 | #define BIF_CFG_DEV0_EPF0_PCIE_SRIOV_VF_BASE_ADDR_5__VF_BASE_ADDR__SHIFT 0x0 |
|---|
| 5199 | #define BIF_CFG_DEV0_EPF0_PCIE_SRIOV_VF_BASE_ADDR_5__VF_BASE_ADDR_MASK 0xFFFFFFFFL |
|---|
| 5200 | //BIF_CFG_DEV0_EPF0_PCIE_SRIOV_VF_MIGRATION_STATE_ARRAY_OFFSET |
|---|
| 5201 | #define BIF_CFG_DEV0_EPF0_PCIE_SRIOV_VF_MIGRATION_STATE_ARRAY_OFFSET__SRIOV_VF_MIGRATION_STATE_BIR__SHIFT 0x0 |
|---|
| 5202 | #define BIF_CFG_DEV0_EPF0_PCIE_SRIOV_VF_MIGRATION_STATE_ARRAY_OFFSET__SRIOV_VF_MIGRATION_STATE_ARRAY_OFFSET__SHIFT 0x3 |
|---|
| 5203 | #define BIF_CFG_DEV0_EPF0_PCIE_SRIOV_VF_MIGRATION_STATE_ARRAY_OFFSET__SRIOV_VF_MIGRATION_STATE_BIR_MASK 0x00000007L |
|---|
| 5204 | #define BIF_CFG_DEV0_EPF0_PCIE_SRIOV_VF_MIGRATION_STATE_ARRAY_OFFSET__SRIOV_VF_MIGRATION_STATE_ARRAY_OFFSET_MASK 0xFFFFFFF8L |
|---|
| 5205 | //BIF_CFG_DEV0_EPF0_PCIE_DLF_ENH_CAP_LIST |
|---|
| 5206 | #define BIF_CFG_DEV0_EPF0_PCIE_DLF_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 5207 | #define BIF_CFG_DEV0_EPF0_PCIE_DLF_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 5208 | #define BIF_CFG_DEV0_EPF0_PCIE_DLF_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 5209 | #define BIF_CFG_DEV0_EPF0_PCIE_DLF_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 5210 | #define BIF_CFG_DEV0_EPF0_PCIE_DLF_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 5211 | #define BIF_CFG_DEV0_EPF0_PCIE_DLF_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 5212 | //BIF_CFG_DEV0_EPF0_DATA_LINK_FEATURE_CAP |
|---|
| 5213 | #define BIF_CFG_DEV0_EPF0_DATA_LINK_FEATURE_CAP__LOCAL_DLF_SUPPORTED__SHIFT 0x0 |
|---|
| 5214 | #define BIF_CFG_DEV0_EPF0_DATA_LINK_FEATURE_CAP__DLF_EXCHANGE_ENABLE__SHIFT 0x1f |
|---|
| 5215 | #define BIF_CFG_DEV0_EPF0_DATA_LINK_FEATURE_CAP__LOCAL_DLF_SUPPORTED_MASK 0x007FFFFFL |
|---|
| 5216 | #define BIF_CFG_DEV0_EPF0_DATA_LINK_FEATURE_CAP__DLF_EXCHANGE_ENABLE_MASK 0x80000000L |
|---|
| 5217 | //BIF_CFG_DEV0_EPF0_DATA_LINK_FEATURE_STATUS |
|---|
| 5218 | #define BIF_CFG_DEV0_EPF0_DATA_LINK_FEATURE_STATUS__REMOTE_DLF_SUPPORTED__SHIFT 0x0 |
|---|
| 5219 | #define BIF_CFG_DEV0_EPF0_DATA_LINK_FEATURE_STATUS__REMOTE_DLF_SUPPORTED_VALID__SHIFT 0x1f |
|---|
| 5220 | #define BIF_CFG_DEV0_EPF0_DATA_LINK_FEATURE_STATUS__REMOTE_DLF_SUPPORTED_MASK 0x007FFFFFL |
|---|
| 5221 | #define BIF_CFG_DEV0_EPF0_DATA_LINK_FEATURE_STATUS__REMOTE_DLF_SUPPORTED_VALID_MASK 0x80000000L |
|---|
| 5222 | //BIF_CFG_DEV0_EPF0_PCIE_PHY_16GT_ENH_CAP_LIST |
|---|
| 5223 | #define BIF_CFG_DEV0_EPF0_PCIE_PHY_16GT_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 5224 | #define BIF_CFG_DEV0_EPF0_PCIE_PHY_16GT_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 5225 | #define BIF_CFG_DEV0_EPF0_PCIE_PHY_16GT_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 5226 | #define BIF_CFG_DEV0_EPF0_PCIE_PHY_16GT_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 5227 | #define BIF_CFG_DEV0_EPF0_PCIE_PHY_16GT_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 5228 | #define BIF_CFG_DEV0_EPF0_PCIE_PHY_16GT_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 5229 | //BIF_CFG_DEV0_EPF0_LINK_CAP_16GT |
|---|
| 5230 | #define BIF_CFG_DEV0_EPF0_LINK_CAP_16GT__RESERVED__SHIFT 0x0 |
|---|
| 5231 | #define BIF_CFG_DEV0_EPF0_LINK_CAP_16GT__RESERVED_MASK 0xFFFFFFFFL |
|---|
| 5232 | //BIF_CFG_DEV0_EPF0_LINK_CNTL_16GT |
|---|
| 5233 | #define BIF_CFG_DEV0_EPF0_LINK_CNTL_16GT__RESERVED__SHIFT 0x0 |
|---|
| 5234 | #define BIF_CFG_DEV0_EPF0_LINK_CNTL_16GT__RESERVED_MASK 0xFFFFFFFFL |
|---|
| 5235 | //BIF_CFG_DEV0_EPF0_LINK_STATUS_16GT |
|---|
| 5236 | #define BIF_CFG_DEV0_EPF0_LINK_STATUS_16GT__EQUALIZATION_COMPLETE_16GT__SHIFT 0x0 |
|---|
| 5237 | #define BIF_CFG_DEV0_EPF0_LINK_STATUS_16GT__EQUALIZATION_PHASE1_SUCCESS_16GT__SHIFT 0x1 |
|---|
| 5238 | #define BIF_CFG_DEV0_EPF0_LINK_STATUS_16GT__EQUALIZATION_PHASE2_SUCCESS_16GT__SHIFT 0x2 |
|---|
| 5239 | #define BIF_CFG_DEV0_EPF0_LINK_STATUS_16GT__EQUALIZATION_PHASE3_SUCCESS_16GT__SHIFT 0x3 |
|---|
| 5240 | #define BIF_CFG_DEV0_EPF0_LINK_STATUS_16GT__LINK_EQUALIZATION_REQUEST_16GT__SHIFT 0x4 |
|---|
| 5241 | #define BIF_CFG_DEV0_EPF0_LINK_STATUS_16GT__EQUALIZATION_COMPLETE_16GT_MASK 0x00000001L |
|---|
| 5242 | #define BIF_CFG_DEV0_EPF0_LINK_STATUS_16GT__EQUALIZATION_PHASE1_SUCCESS_16GT_MASK 0x00000002L |
|---|
| 5243 | #define BIF_CFG_DEV0_EPF0_LINK_STATUS_16GT__EQUALIZATION_PHASE2_SUCCESS_16GT_MASK 0x00000004L |
|---|
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| 5847 | //PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF4_FB |
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| 5848 | #define PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF4_FB__VF4_FB_SIZE__SHIFT 0x0 |
|---|
| 5849 | #define PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF4_FB__VF4_FB_OFFSET__SHIFT 0x10 |
|---|
| 5850 | #define PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF4_FB__VF4_FB_SIZE_MASK 0x0000FFFFL |
|---|
| 5851 | #define PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF4_FB__VF4_FB_OFFSET_MASK 0xFFFF0000L |
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| 5852 | //PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF5_FB |
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| 5853 | #define PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF5_FB__VF5_FB_SIZE__SHIFT 0x0 |
|---|
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|---|
| 5855 | #define PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF5_FB__VF5_FB_SIZE_MASK 0x0000FFFFL |
|---|
| 5856 | #define PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF5_FB__VF5_FB_OFFSET_MASK 0xFFFF0000L |
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| 5857 | //PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF6_FB |
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| 5858 | #define PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF6_FB__VF6_FB_SIZE__SHIFT 0x0 |
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| 5859 | #define PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF6_FB__VF6_FB_OFFSET__SHIFT 0x10 |
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| 5860 | #define PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF6_FB__VF6_FB_SIZE_MASK 0x0000FFFFL |
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| 5861 | #define PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF6_FB__VF6_FB_OFFSET_MASK 0xFFFF0000L |
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| 5862 | //PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF7_FB |
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| 5863 | #define PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF7_FB__VF7_FB_SIZE__SHIFT 0x0 |
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| 5866 | #define PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF7_FB__VF7_FB_OFFSET_MASK 0xFFFF0000L |
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| 5867 | //PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF8_FB |
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| 5871 | #define PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF8_FB__VF8_FB_OFFSET_MASK 0xFFFF0000L |
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| 5872 | //PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF9_FB |
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| 5876 | #define PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF9_FB__VF9_FB_OFFSET_MASK 0xFFFF0000L |
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| 5877 | //PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF10_FB |
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| 5881 | #define PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF10_FB__VF10_FB_OFFSET_MASK 0xFFFF0000L |
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| 5882 | //PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF11_FB |
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| 5883 | #define PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF11_FB__VF11_FB_SIZE__SHIFT 0x0 |
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| 5885 | #define PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF11_FB__VF11_FB_SIZE_MASK 0x0000FFFFL |
|---|
| 5886 | #define PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF11_FB__VF11_FB_OFFSET_MASK 0xFFFF0000L |
|---|
| 5887 | //PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF12_FB |
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| 5888 | #define PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF12_FB__VF12_FB_SIZE__SHIFT 0x0 |
|---|
| 5889 | #define PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF12_FB__VF12_FB_OFFSET__SHIFT 0x10 |
|---|
| 5890 | #define PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF12_FB__VF12_FB_SIZE_MASK 0x0000FFFFL |
|---|
| 5891 | #define PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF12_FB__VF12_FB_OFFSET_MASK 0xFFFF0000L |
|---|
| 5892 | //PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF13_FB |
|---|
| 5893 | #define PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF13_FB__VF13_FB_SIZE__SHIFT 0x0 |
|---|
| 5894 | #define PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF13_FB__VF13_FB_OFFSET__SHIFT 0x10 |
|---|
| 5895 | #define PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF13_FB__VF13_FB_SIZE_MASK 0x0000FFFFL |
|---|
| 5896 | #define PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF13_FB__VF13_FB_OFFSET_MASK 0xFFFF0000L |
|---|
| 5897 | //PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF14_FB |
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| 5898 | #define PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF14_FB__VF14_FB_SIZE__SHIFT 0x0 |
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| 5899 | #define PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF14_FB__VF14_FB_OFFSET__SHIFT 0x10 |
|---|
| 5900 | #define PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF14_FB__VF14_FB_SIZE_MASK 0x0000FFFFL |
|---|
| 5901 | #define PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF14_FB__VF14_FB_OFFSET_MASK 0xFFFF0000L |
|---|
| 5902 | //PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF15_FB |
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| 5903 | #define PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF15_FB__VF15_FB_SIZE__SHIFT 0x0 |
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| 5904 | #define PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF15_FB__VF15_FB_OFFSET__SHIFT 0x10 |
|---|
| 5905 | #define PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF15_FB__VF15_FB_SIZE_MASK 0x0000FFFFL |
|---|
| 5906 | #define PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF15_FB__VF15_FB_OFFSET_MASK 0xFFFF0000L |
|---|
| 5907 | //PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW0 |
|---|
| 5908 | #define PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW0__DW0__SHIFT 0x0 |
|---|
| 5909 | #define PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW0__DW0_MASK 0xFFFFFFFFL |
|---|
| 5910 | //PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW1 |
|---|
| 5911 | #define PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW1__DW1__SHIFT 0x0 |
|---|
| 5912 | #define PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW1__DW1_MASK 0xFFFFFFFFL |
|---|
| 5913 | //PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW2 |
|---|
| 5914 | #define PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW2__DW2__SHIFT 0x0 |
|---|
| 5915 | #define PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW2__DW2_MASK 0xFFFFFFFFL |
|---|
| 5916 | //PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW3 |
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| 5917 | #define PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW3__DW3__SHIFT 0x0 |
|---|
| 5918 | #define PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW3__DW3_MASK 0xFFFFFFFFL |
|---|
| 5919 | //PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW4 |
|---|
| 5920 | #define PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW4__DW4__SHIFT 0x0 |
|---|
| 5921 | #define PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW4__DW4_MASK 0xFFFFFFFFL |
|---|
| 5922 | //PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW5 |
|---|
| 5923 | #define PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW5__DW5__SHIFT 0x0 |
|---|
| 5924 | #define PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW5__DW5_MASK 0xFFFFFFFFL |
|---|
| 5925 | //PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW6 |
|---|
| 5926 | #define PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW6__DW6__SHIFT 0x0 |
|---|
| 5927 | #define PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW6__DW6_MASK 0xFFFFFFFFL |
|---|
| 5928 | //PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW7 |
|---|
| 5929 | #define PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW7__DW7__SHIFT 0x0 |
|---|
| 5930 | #define PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW7__DW7_MASK 0xFFFFFFFFL |
|---|
| 5931 | //PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW8 |
|---|
| 5932 | #define PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW8__DW8__SHIFT 0x0 |
|---|
| 5933 | #define PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW8__DW8_MASK 0xFFFFFFFFL |
|---|
| 5934 | //PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW0 |
|---|
| 5935 | #define PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW0__DW0__SHIFT 0x0 |
|---|
| 5936 | #define PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW0__DW0_MASK 0xFFFFFFFFL |
|---|
| 5937 | //PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW1 |
|---|
| 5938 | #define PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW1__DW1__SHIFT 0x0 |
|---|
| 5939 | #define PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW1__DW1_MASK 0xFFFFFFFFL |
|---|
| 5940 | //PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW2 |
|---|
| 5941 | #define PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW2__DW2__SHIFT 0x0 |
|---|
| 5942 | #define PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW2__DW2_MASK 0xFFFFFFFFL |
|---|
| 5943 | //PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW3 |
|---|
| 5944 | #define PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW3__DW3__SHIFT 0x0 |
|---|
| 5945 | #define PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW3__DW3_MASK 0xFFFFFFFFL |
|---|
| 5946 | //PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW4 |
|---|
| 5947 | #define PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW4__DW4__SHIFT 0x0 |
|---|
| 5948 | #define PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW4__DW4_MASK 0xFFFFFFFFL |
|---|
| 5949 | //PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW5 |
|---|
| 5950 | #define PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW5__DW5__SHIFT 0x0 |
|---|
| 5951 | #define PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW5__DW5_MASK 0xFFFFFFFFL |
|---|
| 5952 | //PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW6 |
|---|
| 5953 | #define PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW6__DW6__SHIFT 0x0 |
|---|
| 5954 | #define PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW6__DW6_MASK 0xFFFFFFFFL |
|---|
| 5955 | //PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW7 |
|---|
| 5956 | #define PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW7__DW7__SHIFT 0x0 |
|---|
| 5957 | #define PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW7__DW7_MASK 0xFFFFFFFFL |
|---|
| 5958 | //PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW8 |
|---|
| 5959 | #define PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW8__DW8__SHIFT 0x0 |
|---|
| 5960 | #define PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW8__DW8_MASK 0xFFFFFFFFL |
|---|
| 5961 | //PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW0 |
|---|
| 5962 | #define PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW0__DW0__SHIFT 0x0 |
|---|
| 5963 | #define PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW0__DW0_MASK 0xFFFFFFFFL |
|---|
| 5964 | //PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW1 |
|---|
| 5965 | #define PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW1__DW1__SHIFT 0x0 |
|---|
| 5966 | #define PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW1__DW1_MASK 0xFFFFFFFFL |
|---|
| 5967 | //PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW2 |
|---|
| 5968 | #define PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW2__DW2__SHIFT 0x0 |
|---|
| 5969 | #define PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW2__DW2_MASK 0xFFFFFFFFL |
|---|
| 5970 | //PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW3 |
|---|
| 5971 | #define PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW3__DW3__SHIFT 0x0 |
|---|
| 5972 | #define PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW3__DW3_MASK 0xFFFFFFFFL |
|---|
| 5973 | //PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW4 |
|---|
| 5974 | #define PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW4__DW4__SHIFT 0x0 |
|---|
| 5975 | #define PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW4__DW4_MASK 0xFFFFFFFFL |
|---|
| 5976 | //PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW5 |
|---|
| 5977 | #define PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW5__DW5__SHIFT 0x0 |
|---|
| 5978 | #define PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW5__DW5_MASK 0xFFFFFFFFL |
|---|
| 5979 | //PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW6 |
|---|
| 5980 | #define PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW6__DW6__SHIFT 0x0 |
|---|
| 5981 | #define PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW6__DW6_MASK 0xFFFFFFFFL |
|---|
| 5982 | //PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW7 |
|---|
| 5983 | #define PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW7__DW7__SHIFT 0x0 |
|---|
| 5984 | #define PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW7__DW7_MASK 0xFFFFFFFFL |
|---|
| 5985 | //PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW8 |
|---|
| 5986 | #define PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW8__DW8__SHIFT 0x0 |
|---|
| 5987 | #define PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW8__DW8_MASK 0xFFFFFFFFL |
|---|
| 5988 | |
|---|
| 5989 | |
|---|
| 5990 | // addressBlock: nbio_nbif0_bif_cfg_dev0_epf1_bifcfgdecp |
|---|
| 5991 | //BIF_CFG_DEV0_EPF1_VENDOR_ID |
|---|
| 5992 | #define BIF_CFG_DEV0_EPF1_VENDOR_ID__VENDOR_ID__SHIFT 0x0 |
|---|
| 5993 | #define BIF_CFG_DEV0_EPF1_VENDOR_ID__VENDOR_ID_MASK 0xFFFFL |
|---|
| 5994 | //BIF_CFG_DEV0_EPF1_DEVICE_ID |
|---|
| 5995 | #define BIF_CFG_DEV0_EPF1_DEVICE_ID__DEVICE_ID__SHIFT 0x0 |
|---|
| 5996 | #define BIF_CFG_DEV0_EPF1_DEVICE_ID__DEVICE_ID_MASK 0xFFFFL |
|---|
| 5997 | //BIF_CFG_DEV0_EPF1_COMMAND |
|---|
| 5998 | #define BIF_CFG_DEV0_EPF1_COMMAND__IO_ACCESS_EN__SHIFT 0x0 |
|---|
| 5999 | #define BIF_CFG_DEV0_EPF1_COMMAND__MEM_ACCESS_EN__SHIFT 0x1 |
|---|
| 6000 | #define BIF_CFG_DEV0_EPF1_COMMAND__BUS_MASTER_EN__SHIFT 0x2 |
|---|
| 6001 | #define BIF_CFG_DEV0_EPF1_COMMAND__SPECIAL_CYCLE_EN__SHIFT 0x3 |
|---|
| 6002 | #define BIF_CFG_DEV0_EPF1_COMMAND__MEM_WRITE_INVALIDATE_EN__SHIFT 0x4 |
|---|
| 6003 | #define BIF_CFG_DEV0_EPF1_COMMAND__PAL_SNOOP_EN__SHIFT 0x5 |
|---|
| 6004 | #define BIF_CFG_DEV0_EPF1_COMMAND__PARITY_ERROR_RESPONSE__SHIFT 0x6 |
|---|
| 6005 | #define BIF_CFG_DEV0_EPF1_COMMAND__AD_STEPPING__SHIFT 0x7 |
|---|
| 6006 | #define BIF_CFG_DEV0_EPF1_COMMAND__SERR_EN__SHIFT 0x8 |
|---|
| 6007 | #define BIF_CFG_DEV0_EPF1_COMMAND__FAST_B2B_EN__SHIFT 0x9 |
|---|
| 6008 | #define BIF_CFG_DEV0_EPF1_COMMAND__INT_DIS__SHIFT 0xa |
|---|
| 6009 | #define BIF_CFG_DEV0_EPF1_COMMAND__IO_ACCESS_EN_MASK 0x0001L |
|---|
| 6010 | #define BIF_CFG_DEV0_EPF1_COMMAND__MEM_ACCESS_EN_MASK 0x0002L |
|---|
| 6011 | #define BIF_CFG_DEV0_EPF1_COMMAND__BUS_MASTER_EN_MASK 0x0004L |
|---|
| 6012 | #define BIF_CFG_DEV0_EPF1_COMMAND__SPECIAL_CYCLE_EN_MASK 0x0008L |
|---|
| 6013 | #define BIF_CFG_DEV0_EPF1_COMMAND__MEM_WRITE_INVALIDATE_EN_MASK 0x0010L |
|---|
| 6014 | #define BIF_CFG_DEV0_EPF1_COMMAND__PAL_SNOOP_EN_MASK 0x0020L |
|---|
| 6015 | #define BIF_CFG_DEV0_EPF1_COMMAND__PARITY_ERROR_RESPONSE_MASK 0x0040L |
|---|
| 6016 | #define BIF_CFG_DEV0_EPF1_COMMAND__AD_STEPPING_MASK 0x0080L |
|---|
| 6017 | #define BIF_CFG_DEV0_EPF1_COMMAND__SERR_EN_MASK 0x0100L |
|---|
| 6018 | #define BIF_CFG_DEV0_EPF1_COMMAND__FAST_B2B_EN_MASK 0x0200L |
|---|
| 6019 | #define BIF_CFG_DEV0_EPF1_COMMAND__INT_DIS_MASK 0x0400L |
|---|
| 6020 | //BIF_CFG_DEV0_EPF1_STATUS |
|---|
| 6021 | #define BIF_CFG_DEV0_EPF1_STATUS__IMMEDIATE_READINESS__SHIFT 0x0 |
|---|
| 6022 | #define BIF_CFG_DEV0_EPF1_STATUS__INT_STATUS__SHIFT 0x3 |
|---|
| 6023 | #define BIF_CFG_DEV0_EPF1_STATUS__CAP_LIST__SHIFT 0x4 |
|---|
| 6024 | #define BIF_CFG_DEV0_EPF1_STATUS__PCI_66_CAP__SHIFT 0x5 |
|---|
| 6025 | #define BIF_CFG_DEV0_EPF1_STATUS__FAST_BACK_CAPABLE__SHIFT 0x7 |
|---|
| 6026 | #define BIF_CFG_DEV0_EPF1_STATUS__MASTER_DATA_PARITY_ERROR__SHIFT 0x8 |
|---|
| 6027 | #define BIF_CFG_DEV0_EPF1_STATUS__DEVSEL_TIMING__SHIFT 0x9 |
|---|
| 6028 | #define BIF_CFG_DEV0_EPF1_STATUS__SIGNAL_TARGET_ABORT__SHIFT 0xb |
|---|
| 6029 | #define BIF_CFG_DEV0_EPF1_STATUS__RECEIVED_TARGET_ABORT__SHIFT 0xc |
|---|
| 6030 | #define BIF_CFG_DEV0_EPF1_STATUS__RECEIVED_MASTER_ABORT__SHIFT 0xd |
|---|
| 6031 | #define BIF_CFG_DEV0_EPF1_STATUS__SIGNALED_SYSTEM_ERROR__SHIFT 0xe |
|---|
| 6032 | #define BIF_CFG_DEV0_EPF1_STATUS__PARITY_ERROR_DETECTED__SHIFT 0xf |
|---|
| 6033 | #define BIF_CFG_DEV0_EPF1_STATUS__IMMEDIATE_READINESS_MASK 0x0001L |
|---|
| 6034 | #define BIF_CFG_DEV0_EPF1_STATUS__INT_STATUS_MASK 0x0008L |
|---|
| 6035 | #define BIF_CFG_DEV0_EPF1_STATUS__CAP_LIST_MASK 0x0010L |
|---|
| 6036 | #define BIF_CFG_DEV0_EPF1_STATUS__PCI_66_CAP_MASK 0x0020L |
|---|
| 6037 | #define BIF_CFG_DEV0_EPF1_STATUS__FAST_BACK_CAPABLE_MASK 0x0080L |
|---|
| 6038 | #define BIF_CFG_DEV0_EPF1_STATUS__MASTER_DATA_PARITY_ERROR_MASK 0x0100L |
|---|
| 6039 | #define BIF_CFG_DEV0_EPF1_STATUS__DEVSEL_TIMING_MASK 0x0600L |
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| 6040 | #define BIF_CFG_DEV0_EPF1_STATUS__SIGNAL_TARGET_ABORT_MASK 0x0800L |
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| 6094 | #define BIF_CFG_DEV0_EPF1_BASE_ADDR_6__BASE_ADDR_MASK 0xFFFFFFFFL |
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| 6127 | #define BIF_CFG_DEV0_EPF1_VENDOR_CAP_LIST__LENGTH_MASK 0x00FF0000L |
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| 6133 | //BIF_CFG_DEV0_EPF1_PMI_CAP_LIST |
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|---|
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|---|
| 6146 | #define BIF_CFG_DEV0_EPF1_PMI_CAP__PME_SUPPORT__SHIFT 0xb |
|---|
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|---|
| 6148 | #define BIF_CFG_DEV0_EPF1_PMI_CAP__PME_CLOCK_MASK 0x0008L |
|---|
| 6149 | #define BIF_CFG_DEV0_EPF1_PMI_CAP__IMMEDIATE_READINESS_ON_RETURN_TO_D0_MASK 0x0010L |
|---|
| 6150 | #define BIF_CFG_DEV0_EPF1_PMI_CAP__DEV_SPECIFIC_INIT_MASK 0x0020L |
|---|
| 6151 | #define BIF_CFG_DEV0_EPF1_PMI_CAP__AUX_CURRENT_MASK 0x01C0L |
|---|
| 6152 | #define BIF_CFG_DEV0_EPF1_PMI_CAP__D1_SUPPORT_MASK 0x0200L |
|---|
| 6153 | #define BIF_CFG_DEV0_EPF1_PMI_CAP__D2_SUPPORT_MASK 0x0400L |
|---|
| 6154 | #define BIF_CFG_DEV0_EPF1_PMI_CAP__PME_SUPPORT_MASK 0xF800L |
|---|
| 6155 | //BIF_CFG_DEV0_EPF1_PMI_STATUS_CNTL |
|---|
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|---|
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|---|
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|---|
| 6159 | #define BIF_CFG_DEV0_EPF1_PMI_STATUS_CNTL__DATA_SELECT__SHIFT 0x9 |
|---|
| 6160 | #define BIF_CFG_DEV0_EPF1_PMI_STATUS_CNTL__DATA_SCALE__SHIFT 0xd |
|---|
| 6161 | #define BIF_CFG_DEV0_EPF1_PMI_STATUS_CNTL__PME_STATUS__SHIFT 0xf |
|---|
| 6162 | #define BIF_CFG_DEV0_EPF1_PMI_STATUS_CNTL__B2_B3_SUPPORT__SHIFT 0x16 |
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| 6163 | #define BIF_CFG_DEV0_EPF1_PMI_STATUS_CNTL__BUS_PWR_EN__SHIFT 0x17 |
|---|
| 6164 | #define BIF_CFG_DEV0_EPF1_PMI_STATUS_CNTL__PMI_DATA__SHIFT 0x18 |
|---|
| 6165 | #define BIF_CFG_DEV0_EPF1_PMI_STATUS_CNTL__POWER_STATE_MASK 0x00000003L |
|---|
| 6166 | #define BIF_CFG_DEV0_EPF1_PMI_STATUS_CNTL__NO_SOFT_RESET_MASK 0x00000008L |
|---|
| 6167 | #define BIF_CFG_DEV0_EPF1_PMI_STATUS_CNTL__PME_EN_MASK 0x00000100L |
|---|
| 6168 | #define BIF_CFG_DEV0_EPF1_PMI_STATUS_CNTL__DATA_SELECT_MASK 0x00001E00L |
|---|
| 6169 | #define BIF_CFG_DEV0_EPF1_PMI_STATUS_CNTL__DATA_SCALE_MASK 0x00006000L |
|---|
| 6170 | #define BIF_CFG_DEV0_EPF1_PMI_STATUS_CNTL__PME_STATUS_MASK 0x00008000L |
|---|
| 6171 | #define BIF_CFG_DEV0_EPF1_PMI_STATUS_CNTL__B2_B3_SUPPORT_MASK 0x00400000L |
|---|
| 6172 | #define BIF_CFG_DEV0_EPF1_PMI_STATUS_CNTL__BUS_PWR_EN_MASK 0x00800000L |
|---|
| 6173 | #define BIF_CFG_DEV0_EPF1_PMI_STATUS_CNTL__PMI_DATA_MASK 0xFF000000L |
|---|
| 6174 | //BIF_CFG_DEV0_EPF1_PCIE_CAP_LIST |
|---|
| 6175 | #define BIF_CFG_DEV0_EPF1_PCIE_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 6176 | #define BIF_CFG_DEV0_EPF1_PCIE_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
|---|
| 6177 | #define BIF_CFG_DEV0_EPF1_PCIE_CAP_LIST__CAP_ID_MASK 0x00FFL |
|---|
| 6178 | #define BIF_CFG_DEV0_EPF1_PCIE_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
|---|
| 6179 | //BIF_CFG_DEV0_EPF1_PCIE_CAP |
|---|
| 6180 | #define BIF_CFG_DEV0_EPF1_PCIE_CAP__VERSION__SHIFT 0x0 |
|---|
| 6181 | #define BIF_CFG_DEV0_EPF1_PCIE_CAP__DEVICE_TYPE__SHIFT 0x4 |
|---|
| 6182 | #define BIF_CFG_DEV0_EPF1_PCIE_CAP__SLOT_IMPLEMENTED__SHIFT 0x8 |
|---|
| 6183 | #define BIF_CFG_DEV0_EPF1_PCIE_CAP__INT_MESSAGE_NUM__SHIFT 0x9 |
|---|
| 6184 | #define BIF_CFG_DEV0_EPF1_PCIE_CAP__VERSION_MASK 0x000FL |
|---|
| 6185 | #define BIF_CFG_DEV0_EPF1_PCIE_CAP__DEVICE_TYPE_MASK 0x00F0L |
|---|
| 6186 | #define BIF_CFG_DEV0_EPF1_PCIE_CAP__SLOT_IMPLEMENTED_MASK 0x0100L |
|---|
| 6187 | #define BIF_CFG_DEV0_EPF1_PCIE_CAP__INT_MESSAGE_NUM_MASK 0x3E00L |
|---|
| 6188 | //BIF_CFG_DEV0_EPF1_DEVICE_CAP |
|---|
| 6189 | #define BIF_CFG_DEV0_EPF1_DEVICE_CAP__MAX_PAYLOAD_SUPPORT__SHIFT 0x0 |
|---|
| 6190 | #define BIF_CFG_DEV0_EPF1_DEVICE_CAP__PHANTOM_FUNC__SHIFT 0x3 |
|---|
| 6191 | #define BIF_CFG_DEV0_EPF1_DEVICE_CAP__EXTENDED_TAG__SHIFT 0x5 |
|---|
| 6192 | #define BIF_CFG_DEV0_EPF1_DEVICE_CAP__L0S_ACCEPTABLE_LATENCY__SHIFT 0x6 |
|---|
| 6193 | #define BIF_CFG_DEV0_EPF1_DEVICE_CAP__L1_ACCEPTABLE_LATENCY__SHIFT 0x9 |
|---|
| 6194 | #define BIF_CFG_DEV0_EPF1_DEVICE_CAP__ROLE_BASED_ERR_REPORTING__SHIFT 0xf |
|---|
| 6195 | #define BIF_CFG_DEV0_EPF1_DEVICE_CAP__CAPTURED_SLOT_POWER_LIMIT__SHIFT 0x12 |
|---|
| 6196 | #define BIF_CFG_DEV0_EPF1_DEVICE_CAP__CAPTURED_SLOT_POWER_SCALE__SHIFT 0x1a |
|---|
| 6197 | #define BIF_CFG_DEV0_EPF1_DEVICE_CAP__FLR_CAPABLE__SHIFT 0x1c |
|---|
| 6198 | #define BIF_CFG_DEV0_EPF1_DEVICE_CAP__MAX_PAYLOAD_SUPPORT_MASK 0x00000007L |
|---|
| 6199 | #define BIF_CFG_DEV0_EPF1_DEVICE_CAP__PHANTOM_FUNC_MASK 0x00000018L |
|---|
| 6200 | #define BIF_CFG_DEV0_EPF1_DEVICE_CAP__EXTENDED_TAG_MASK 0x00000020L |
|---|
| 6201 | #define BIF_CFG_DEV0_EPF1_DEVICE_CAP__L0S_ACCEPTABLE_LATENCY_MASK 0x000001C0L |
|---|
| 6202 | #define BIF_CFG_DEV0_EPF1_DEVICE_CAP__L1_ACCEPTABLE_LATENCY_MASK 0x00000E00L |
|---|
| 6203 | #define BIF_CFG_DEV0_EPF1_DEVICE_CAP__ROLE_BASED_ERR_REPORTING_MASK 0x00008000L |
|---|
| 6204 | #define BIF_CFG_DEV0_EPF1_DEVICE_CAP__CAPTURED_SLOT_POWER_LIMIT_MASK 0x03FC0000L |
|---|
| 6205 | #define BIF_CFG_DEV0_EPF1_DEVICE_CAP__CAPTURED_SLOT_POWER_SCALE_MASK 0x0C000000L |
|---|
| 6206 | #define BIF_CFG_DEV0_EPF1_DEVICE_CAP__FLR_CAPABLE_MASK 0x10000000L |
|---|
| 6207 | //BIF_CFG_DEV0_EPF1_DEVICE_CNTL |
|---|
| 6208 | #define BIF_CFG_DEV0_EPF1_DEVICE_CNTL__CORR_ERR_EN__SHIFT 0x0 |
|---|
| 6209 | #define BIF_CFG_DEV0_EPF1_DEVICE_CNTL__NON_FATAL_ERR_EN__SHIFT 0x1 |
|---|
| 6210 | #define BIF_CFG_DEV0_EPF1_DEVICE_CNTL__FATAL_ERR_EN__SHIFT 0x2 |
|---|
| 6211 | #define BIF_CFG_DEV0_EPF1_DEVICE_CNTL__USR_REPORT_EN__SHIFT 0x3 |
|---|
| 6212 | #define BIF_CFG_DEV0_EPF1_DEVICE_CNTL__RELAXED_ORD_EN__SHIFT 0x4 |
|---|
| 6213 | #define BIF_CFG_DEV0_EPF1_DEVICE_CNTL__MAX_PAYLOAD_SIZE__SHIFT 0x5 |
|---|
| 6214 | #define BIF_CFG_DEV0_EPF1_DEVICE_CNTL__EXTENDED_TAG_EN__SHIFT 0x8 |
|---|
| 6215 | #define BIF_CFG_DEV0_EPF1_DEVICE_CNTL__PHANTOM_FUNC_EN__SHIFT 0x9 |
|---|
| 6216 | #define BIF_CFG_DEV0_EPF1_DEVICE_CNTL__AUX_POWER_PM_EN__SHIFT 0xa |
|---|
| 6217 | #define BIF_CFG_DEV0_EPF1_DEVICE_CNTL__NO_SNOOP_EN__SHIFT 0xb |
|---|
| 6218 | #define BIF_CFG_DEV0_EPF1_DEVICE_CNTL__MAX_READ_REQUEST_SIZE__SHIFT 0xc |
|---|
| 6219 | #define BIF_CFG_DEV0_EPF1_DEVICE_CNTL__INITIATE_FLR__SHIFT 0xf |
|---|
| 6220 | #define BIF_CFG_DEV0_EPF1_DEVICE_CNTL__CORR_ERR_EN_MASK 0x0001L |
|---|
| 6221 | #define BIF_CFG_DEV0_EPF1_DEVICE_CNTL__NON_FATAL_ERR_EN_MASK 0x0002L |
|---|
| 6222 | #define BIF_CFG_DEV0_EPF1_DEVICE_CNTL__FATAL_ERR_EN_MASK 0x0004L |
|---|
| 6223 | #define BIF_CFG_DEV0_EPF1_DEVICE_CNTL__USR_REPORT_EN_MASK 0x0008L |
|---|
| 6224 | #define BIF_CFG_DEV0_EPF1_DEVICE_CNTL__RELAXED_ORD_EN_MASK 0x0010L |
|---|
| 6225 | #define BIF_CFG_DEV0_EPF1_DEVICE_CNTL__MAX_PAYLOAD_SIZE_MASK 0x00E0L |
|---|
| 6226 | #define BIF_CFG_DEV0_EPF1_DEVICE_CNTL__EXTENDED_TAG_EN_MASK 0x0100L |
|---|
| 6227 | #define BIF_CFG_DEV0_EPF1_DEVICE_CNTL__PHANTOM_FUNC_EN_MASK 0x0200L |
|---|
| 6228 | #define BIF_CFG_DEV0_EPF1_DEVICE_CNTL__AUX_POWER_PM_EN_MASK 0x0400L |
|---|
| 6229 | #define BIF_CFG_DEV0_EPF1_DEVICE_CNTL__NO_SNOOP_EN_MASK 0x0800L |
|---|
| 6230 | #define BIF_CFG_DEV0_EPF1_DEVICE_CNTL__MAX_READ_REQUEST_SIZE_MASK 0x7000L |
|---|
| 6231 | #define BIF_CFG_DEV0_EPF1_DEVICE_CNTL__INITIATE_FLR_MASK 0x8000L |
|---|
| 6232 | //BIF_CFG_DEV0_EPF1_DEVICE_STATUS |
|---|
| 6233 | #define BIF_CFG_DEV0_EPF1_DEVICE_STATUS__CORR_ERR__SHIFT 0x0 |
|---|
| 6234 | #define BIF_CFG_DEV0_EPF1_DEVICE_STATUS__NON_FATAL_ERR__SHIFT 0x1 |
|---|
| 6235 | #define BIF_CFG_DEV0_EPF1_DEVICE_STATUS__FATAL_ERR__SHIFT 0x2 |
|---|
| 6236 | #define BIF_CFG_DEV0_EPF1_DEVICE_STATUS__USR_DETECTED__SHIFT 0x3 |
|---|
| 6237 | #define BIF_CFG_DEV0_EPF1_DEVICE_STATUS__AUX_PWR__SHIFT 0x4 |
|---|
| 6238 | #define BIF_CFG_DEV0_EPF1_DEVICE_STATUS__TRANSACTIONS_PEND__SHIFT 0x5 |
|---|
| 6239 | #define BIF_CFG_DEV0_EPF1_DEVICE_STATUS__EMER_POWER_REDUCTION_DETECTED__SHIFT 0x6 |
|---|
| 6240 | #define BIF_CFG_DEV0_EPF1_DEVICE_STATUS__CORR_ERR_MASK 0x0001L |
|---|
| 6241 | #define BIF_CFG_DEV0_EPF1_DEVICE_STATUS__NON_FATAL_ERR_MASK 0x0002L |
|---|
| 6242 | #define BIF_CFG_DEV0_EPF1_DEVICE_STATUS__FATAL_ERR_MASK 0x0004L |
|---|
| 6243 | #define BIF_CFG_DEV0_EPF1_DEVICE_STATUS__USR_DETECTED_MASK 0x0008L |
|---|
| 6244 | #define BIF_CFG_DEV0_EPF1_DEVICE_STATUS__AUX_PWR_MASK 0x0010L |
|---|
| 6245 | #define BIF_CFG_DEV0_EPF1_DEVICE_STATUS__TRANSACTIONS_PEND_MASK 0x0020L |
|---|
| 6246 | #define BIF_CFG_DEV0_EPF1_DEVICE_STATUS__EMER_POWER_REDUCTION_DETECTED_MASK 0x0040L |
|---|
| 6247 | //BIF_CFG_DEV0_EPF1_LINK_CAP |
|---|
| 6248 | #define BIF_CFG_DEV0_EPF1_LINK_CAP__LINK_SPEED__SHIFT 0x0 |
|---|
| 6249 | #define BIF_CFG_DEV0_EPF1_LINK_CAP__LINK_WIDTH__SHIFT 0x4 |
|---|
| 6250 | #define BIF_CFG_DEV0_EPF1_LINK_CAP__PM_SUPPORT__SHIFT 0xa |
|---|
| 6251 | #define BIF_CFG_DEV0_EPF1_LINK_CAP__L0S_EXIT_LATENCY__SHIFT 0xc |
|---|
| 6252 | #define BIF_CFG_DEV0_EPF1_LINK_CAP__L1_EXIT_LATENCY__SHIFT 0xf |
|---|
| 6253 | #define BIF_CFG_DEV0_EPF1_LINK_CAP__CLOCK_POWER_MANAGEMENT__SHIFT 0x12 |
|---|
| 6254 | #define BIF_CFG_DEV0_EPF1_LINK_CAP__SURPRISE_DOWN_ERR_REPORTING__SHIFT 0x13 |
|---|
| 6255 | #define BIF_CFG_DEV0_EPF1_LINK_CAP__DL_ACTIVE_REPORTING_CAPABLE__SHIFT 0x14 |
|---|
| 6256 | #define BIF_CFG_DEV0_EPF1_LINK_CAP__LINK_BW_NOTIFICATION_CAP__SHIFT 0x15 |
|---|
| 6257 | #define BIF_CFG_DEV0_EPF1_LINK_CAP__ASPM_OPTIONALITY_COMPLIANCE__SHIFT 0x16 |
|---|
| 6258 | #define BIF_CFG_DEV0_EPF1_LINK_CAP__PORT_NUMBER__SHIFT 0x18 |
|---|
| 6259 | #define BIF_CFG_DEV0_EPF1_LINK_CAP__LINK_SPEED_MASK 0x0000000FL |
|---|
| 6260 | #define BIF_CFG_DEV0_EPF1_LINK_CAP__LINK_WIDTH_MASK 0x000003F0L |
|---|
| 6261 | #define BIF_CFG_DEV0_EPF1_LINK_CAP__PM_SUPPORT_MASK 0x00000C00L |
|---|
| 6262 | #define BIF_CFG_DEV0_EPF1_LINK_CAP__L0S_EXIT_LATENCY_MASK 0x00007000L |
|---|
| 6263 | #define BIF_CFG_DEV0_EPF1_LINK_CAP__L1_EXIT_LATENCY_MASK 0x00038000L |
|---|
| 6264 | #define BIF_CFG_DEV0_EPF1_LINK_CAP__CLOCK_POWER_MANAGEMENT_MASK 0x00040000L |
|---|
| 6265 | #define BIF_CFG_DEV0_EPF1_LINK_CAP__SURPRISE_DOWN_ERR_REPORTING_MASK 0x00080000L |
|---|
| 6266 | #define BIF_CFG_DEV0_EPF1_LINK_CAP__DL_ACTIVE_REPORTING_CAPABLE_MASK 0x00100000L |
|---|
| 6267 | #define BIF_CFG_DEV0_EPF1_LINK_CAP__LINK_BW_NOTIFICATION_CAP_MASK 0x00200000L |
|---|
| 6268 | #define BIF_CFG_DEV0_EPF1_LINK_CAP__ASPM_OPTIONALITY_COMPLIANCE_MASK 0x00400000L |
|---|
| 6269 | #define BIF_CFG_DEV0_EPF1_LINK_CAP__PORT_NUMBER_MASK 0xFF000000L |
|---|
| 6270 | //BIF_CFG_DEV0_EPF1_LINK_CNTL |
|---|
| 6271 | #define BIF_CFG_DEV0_EPF1_LINK_CNTL__PM_CONTROL__SHIFT 0x0 |
|---|
| 6272 | #define BIF_CFG_DEV0_EPF1_LINK_CNTL__PTM_PROP_DELAY_ADAPT_INTER_B__SHIFT 0x2 |
|---|
| 6273 | #define BIF_CFG_DEV0_EPF1_LINK_CNTL__READ_CPL_BOUNDARY__SHIFT 0x3 |
|---|
| 6274 | #define BIF_CFG_DEV0_EPF1_LINK_CNTL__LINK_DIS__SHIFT 0x4 |
|---|
| 6275 | #define BIF_CFG_DEV0_EPF1_LINK_CNTL__RETRAIN_LINK__SHIFT 0x5 |
|---|
| 6276 | #define BIF_CFG_DEV0_EPF1_LINK_CNTL__COMMON_CLOCK_CFG__SHIFT 0x6 |
|---|
| 6277 | #define BIF_CFG_DEV0_EPF1_LINK_CNTL__EXTENDED_SYNC__SHIFT 0x7 |
|---|
| 6278 | #define BIF_CFG_DEV0_EPF1_LINK_CNTL__CLOCK_POWER_MANAGEMENT_EN__SHIFT 0x8 |
|---|
| 6279 | #define BIF_CFG_DEV0_EPF1_LINK_CNTL__HW_AUTONOMOUS_WIDTH_DISABLE__SHIFT 0x9 |
|---|
| 6280 | #define BIF_CFG_DEV0_EPF1_LINK_CNTL__LINK_BW_MANAGEMENT_INT_EN__SHIFT 0xa |
|---|
| 6281 | #define BIF_CFG_DEV0_EPF1_LINK_CNTL__LINK_AUTONOMOUS_BW_INT_EN__SHIFT 0xb |
|---|
| 6282 | #define BIF_CFG_DEV0_EPF1_LINK_CNTL__DRS_SIGNALING_CONTROL__SHIFT 0xe |
|---|
| 6283 | #define BIF_CFG_DEV0_EPF1_LINK_CNTL__PM_CONTROL_MASK 0x0003L |
|---|
| 6284 | #define BIF_CFG_DEV0_EPF1_LINK_CNTL__PTM_PROP_DELAY_ADAPT_INTER_B_MASK 0x0004L |
|---|
| 6285 | #define BIF_CFG_DEV0_EPF1_LINK_CNTL__READ_CPL_BOUNDARY_MASK 0x0008L |
|---|
| 6286 | #define BIF_CFG_DEV0_EPF1_LINK_CNTL__LINK_DIS_MASK 0x0010L |
|---|
| 6287 | #define BIF_CFG_DEV0_EPF1_LINK_CNTL__RETRAIN_LINK_MASK 0x0020L |
|---|
| 6288 | #define BIF_CFG_DEV0_EPF1_LINK_CNTL__COMMON_CLOCK_CFG_MASK 0x0040L |
|---|
| 6289 | #define BIF_CFG_DEV0_EPF1_LINK_CNTL__EXTENDED_SYNC_MASK 0x0080L |
|---|
| 6290 | #define BIF_CFG_DEV0_EPF1_LINK_CNTL__CLOCK_POWER_MANAGEMENT_EN_MASK 0x0100L |
|---|
| 6291 | #define BIF_CFG_DEV0_EPF1_LINK_CNTL__HW_AUTONOMOUS_WIDTH_DISABLE_MASK 0x0200L |
|---|
| 6292 | #define BIF_CFG_DEV0_EPF1_LINK_CNTL__LINK_BW_MANAGEMENT_INT_EN_MASK 0x0400L |
|---|
| 6293 | #define BIF_CFG_DEV0_EPF1_LINK_CNTL__LINK_AUTONOMOUS_BW_INT_EN_MASK 0x0800L |
|---|
| 6294 | #define BIF_CFG_DEV0_EPF1_LINK_CNTL__DRS_SIGNALING_CONTROL_MASK 0xC000L |
|---|
| 6295 | //BIF_CFG_DEV0_EPF1_LINK_STATUS |
|---|
| 6296 | #define BIF_CFG_DEV0_EPF1_LINK_STATUS__CURRENT_LINK_SPEED__SHIFT 0x0 |
|---|
| 6297 | #define BIF_CFG_DEV0_EPF1_LINK_STATUS__NEGOTIATED_LINK_WIDTH__SHIFT 0x4 |
|---|
| 6298 | #define BIF_CFG_DEV0_EPF1_LINK_STATUS__LINK_TRAINING__SHIFT 0xb |
|---|
| 6299 | #define BIF_CFG_DEV0_EPF1_LINK_STATUS__SLOT_CLOCK_CFG__SHIFT 0xc |
|---|
| 6300 | #define BIF_CFG_DEV0_EPF1_LINK_STATUS__DL_ACTIVE__SHIFT 0xd |
|---|
| 6301 | #define BIF_CFG_DEV0_EPF1_LINK_STATUS__LINK_BW_MANAGEMENT_STATUS__SHIFT 0xe |
|---|
| 6302 | #define BIF_CFG_DEV0_EPF1_LINK_STATUS__LINK_AUTONOMOUS_BW_STATUS__SHIFT 0xf |
|---|
| 6303 | #define BIF_CFG_DEV0_EPF1_LINK_STATUS__CURRENT_LINK_SPEED_MASK 0x000FL |
|---|
| 6304 | #define BIF_CFG_DEV0_EPF1_LINK_STATUS__NEGOTIATED_LINK_WIDTH_MASK 0x03F0L |
|---|
| 6305 | #define BIF_CFG_DEV0_EPF1_LINK_STATUS__LINK_TRAINING_MASK 0x0800L |
|---|
| 6306 | #define BIF_CFG_DEV0_EPF1_LINK_STATUS__SLOT_CLOCK_CFG_MASK 0x1000L |
|---|
| 6307 | #define BIF_CFG_DEV0_EPF1_LINK_STATUS__DL_ACTIVE_MASK 0x2000L |
|---|
| 6308 | #define BIF_CFG_DEV0_EPF1_LINK_STATUS__LINK_BW_MANAGEMENT_STATUS_MASK 0x4000L |
|---|
| 6309 | #define BIF_CFG_DEV0_EPF1_LINK_STATUS__LINK_AUTONOMOUS_BW_STATUS_MASK 0x8000L |
|---|
| 6310 | //BIF_CFG_DEV0_EPF1_DEVICE_CAP2 |
|---|
| 6311 | #define BIF_CFG_DEV0_EPF1_DEVICE_CAP2__CPL_TIMEOUT_RANGE_SUPPORTED__SHIFT 0x0 |
|---|
| 6312 | #define BIF_CFG_DEV0_EPF1_DEVICE_CAP2__CPL_TIMEOUT_DIS_SUPPORTED__SHIFT 0x4 |
|---|
| 6313 | #define BIF_CFG_DEV0_EPF1_DEVICE_CAP2__ARI_FORWARDING_SUPPORTED__SHIFT 0x5 |
|---|
| 6314 | #define BIF_CFG_DEV0_EPF1_DEVICE_CAP2__ATOMICOP_ROUTING_SUPPORTED__SHIFT 0x6 |
|---|
| 6315 | #define BIF_CFG_DEV0_EPF1_DEVICE_CAP2__ATOMICOP_32CMPLT_SUPPORTED__SHIFT 0x7 |
|---|
| 6316 | #define BIF_CFG_DEV0_EPF1_DEVICE_CAP2__ATOMICOP_64CMPLT_SUPPORTED__SHIFT 0x8 |
|---|
| 6317 | #define BIF_CFG_DEV0_EPF1_DEVICE_CAP2__CAS128_CMPLT_SUPPORTED__SHIFT 0x9 |
|---|
| 6318 | #define BIF_CFG_DEV0_EPF1_DEVICE_CAP2__NO_RO_ENABLED_P2P_PASSING__SHIFT 0xa |
|---|
| 6319 | #define BIF_CFG_DEV0_EPF1_DEVICE_CAP2__LTR_SUPPORTED__SHIFT 0xb |
|---|
| 6320 | #define BIF_CFG_DEV0_EPF1_DEVICE_CAP2__TPH_CPLR_SUPPORTED__SHIFT 0xc |
|---|
| 6321 | #define BIF_CFG_DEV0_EPF1_DEVICE_CAP2__LN_SYSTEM_CLS__SHIFT 0xe |
|---|
| 6322 | #define BIF_CFG_DEV0_EPF1_DEVICE_CAP2__TEN_BIT_TAG_COMPLETER_SUPPORTED__SHIFT 0x10 |
|---|
| 6323 | #define BIF_CFG_DEV0_EPF1_DEVICE_CAP2__TEN_BIT_TAG_REQUESTER_SUPPORTED__SHIFT 0x11 |
|---|
| 6324 | #define BIF_CFG_DEV0_EPF1_DEVICE_CAP2__OBFF_SUPPORTED__SHIFT 0x12 |
|---|
| 6325 | #define BIF_CFG_DEV0_EPF1_DEVICE_CAP2__EXTENDED_FMT_FIELD_SUPPORTED__SHIFT 0x14 |
|---|
| 6326 | #define BIF_CFG_DEV0_EPF1_DEVICE_CAP2__END_END_TLP_PREFIX_SUPPORTED__SHIFT 0x15 |
|---|
| 6327 | #define BIF_CFG_DEV0_EPF1_DEVICE_CAP2__MAX_END_END_TLP_PREFIXES__SHIFT 0x16 |
|---|
| 6328 | #define BIF_CFG_DEV0_EPF1_DEVICE_CAP2__EMER_POWER_REDUCTION_SUPPORTED__SHIFT 0x18 |
|---|
| 6329 | #define BIF_CFG_DEV0_EPF1_DEVICE_CAP2__EMER_POWER_REDUCTION_INIT_REQ__SHIFT 0x1a |
|---|
| 6330 | #define BIF_CFG_DEV0_EPF1_DEVICE_CAP2__FRS_SUPPORTED__SHIFT 0x1f |
|---|
| 6331 | #define BIF_CFG_DEV0_EPF1_DEVICE_CAP2__CPL_TIMEOUT_RANGE_SUPPORTED_MASK 0x0000000FL |
|---|
| 6332 | #define BIF_CFG_DEV0_EPF1_DEVICE_CAP2__CPL_TIMEOUT_DIS_SUPPORTED_MASK 0x00000010L |
|---|
| 6333 | #define BIF_CFG_DEV0_EPF1_DEVICE_CAP2__ARI_FORWARDING_SUPPORTED_MASK 0x00000020L |
|---|
| 6334 | #define BIF_CFG_DEV0_EPF1_DEVICE_CAP2__ATOMICOP_ROUTING_SUPPORTED_MASK 0x00000040L |
|---|
| 6335 | #define BIF_CFG_DEV0_EPF1_DEVICE_CAP2__ATOMICOP_32CMPLT_SUPPORTED_MASK 0x00000080L |
|---|
| 6336 | #define BIF_CFG_DEV0_EPF1_DEVICE_CAP2__ATOMICOP_64CMPLT_SUPPORTED_MASK 0x00000100L |
|---|
| 6337 | #define BIF_CFG_DEV0_EPF1_DEVICE_CAP2__CAS128_CMPLT_SUPPORTED_MASK 0x00000200L |
|---|
| 6338 | #define BIF_CFG_DEV0_EPF1_DEVICE_CAP2__NO_RO_ENABLED_P2P_PASSING_MASK 0x00000400L |
|---|
| 6339 | #define BIF_CFG_DEV0_EPF1_DEVICE_CAP2__LTR_SUPPORTED_MASK 0x00000800L |
|---|
| 6340 | #define BIF_CFG_DEV0_EPF1_DEVICE_CAP2__TPH_CPLR_SUPPORTED_MASK 0x00003000L |
|---|
| 6341 | #define BIF_CFG_DEV0_EPF1_DEVICE_CAP2__LN_SYSTEM_CLS_MASK 0x0000C000L |
|---|
| 6342 | #define BIF_CFG_DEV0_EPF1_DEVICE_CAP2__TEN_BIT_TAG_COMPLETER_SUPPORTED_MASK 0x00010000L |
|---|
| 6343 | #define BIF_CFG_DEV0_EPF1_DEVICE_CAP2__TEN_BIT_TAG_REQUESTER_SUPPORTED_MASK 0x00020000L |
|---|
| 6344 | #define BIF_CFG_DEV0_EPF1_DEVICE_CAP2__OBFF_SUPPORTED_MASK 0x000C0000L |
|---|
| 6345 | #define BIF_CFG_DEV0_EPF1_DEVICE_CAP2__EXTENDED_FMT_FIELD_SUPPORTED_MASK 0x00100000L |
|---|
| 6346 | #define BIF_CFG_DEV0_EPF1_DEVICE_CAP2__END_END_TLP_PREFIX_SUPPORTED_MASK 0x00200000L |
|---|
| 6347 | #define BIF_CFG_DEV0_EPF1_DEVICE_CAP2__MAX_END_END_TLP_PREFIXES_MASK 0x00C00000L |
|---|
| 6348 | #define BIF_CFG_DEV0_EPF1_DEVICE_CAP2__EMER_POWER_REDUCTION_SUPPORTED_MASK 0x03000000L |
|---|
| 6349 | #define BIF_CFG_DEV0_EPF1_DEVICE_CAP2__EMER_POWER_REDUCTION_INIT_REQ_MASK 0x04000000L |
|---|
| 6350 | #define BIF_CFG_DEV0_EPF1_DEVICE_CAP2__FRS_SUPPORTED_MASK 0x80000000L |
|---|
| 6351 | //BIF_CFG_DEV0_EPF1_DEVICE_CNTL2 |
|---|
| 6352 | #define BIF_CFG_DEV0_EPF1_DEVICE_CNTL2__CPL_TIMEOUT_VALUE__SHIFT 0x0 |
|---|
| 6353 | #define BIF_CFG_DEV0_EPF1_DEVICE_CNTL2__CPL_TIMEOUT_DIS__SHIFT 0x4 |
|---|
| 6354 | #define BIF_CFG_DEV0_EPF1_DEVICE_CNTL2__ARI_FORWARDING_EN__SHIFT 0x5 |
|---|
| 6355 | #define BIF_CFG_DEV0_EPF1_DEVICE_CNTL2__ATOMICOP_REQUEST_EN__SHIFT 0x6 |
|---|
| 6356 | #define BIF_CFG_DEV0_EPF1_DEVICE_CNTL2__ATOMICOP_EGRESS_BLOCKING__SHIFT 0x7 |
|---|
| 6357 | #define BIF_CFG_DEV0_EPF1_DEVICE_CNTL2__IDO_REQUEST_ENABLE__SHIFT 0x8 |
|---|
| 6358 | #define BIF_CFG_DEV0_EPF1_DEVICE_CNTL2__IDO_COMPLETION_ENABLE__SHIFT 0x9 |
|---|
| 6359 | #define BIF_CFG_DEV0_EPF1_DEVICE_CNTL2__LTR_EN__SHIFT 0xa |
|---|
| 6360 | #define BIF_CFG_DEV0_EPF1_DEVICE_CNTL2__EMER_POWER_REDUCTION_REQUEST__SHIFT 0xb |
|---|
| 6361 | #define BIF_CFG_DEV0_EPF1_DEVICE_CNTL2__TEN_BIT_TAG_REQUESTER_ENABLE__SHIFT 0xc |
|---|
| 6362 | #define BIF_CFG_DEV0_EPF1_DEVICE_CNTL2__OBFF_EN__SHIFT 0xd |
|---|
| 6363 | #define BIF_CFG_DEV0_EPF1_DEVICE_CNTL2__END_END_TLP_PREFIX_BLOCKING__SHIFT 0xf |
|---|
| 6364 | #define BIF_CFG_DEV0_EPF1_DEVICE_CNTL2__CPL_TIMEOUT_VALUE_MASK 0x000FL |
|---|
| 6365 | #define BIF_CFG_DEV0_EPF1_DEVICE_CNTL2__CPL_TIMEOUT_DIS_MASK 0x0010L |
|---|
| 6366 | #define BIF_CFG_DEV0_EPF1_DEVICE_CNTL2__ARI_FORWARDING_EN_MASK 0x0020L |
|---|
| 6367 | #define BIF_CFG_DEV0_EPF1_DEVICE_CNTL2__ATOMICOP_REQUEST_EN_MASK 0x0040L |
|---|
| 6368 | #define BIF_CFG_DEV0_EPF1_DEVICE_CNTL2__ATOMICOP_EGRESS_BLOCKING_MASK 0x0080L |
|---|
| 6369 | #define BIF_CFG_DEV0_EPF1_DEVICE_CNTL2__IDO_REQUEST_ENABLE_MASK 0x0100L |
|---|
| 6370 | #define BIF_CFG_DEV0_EPF1_DEVICE_CNTL2__IDO_COMPLETION_ENABLE_MASK 0x0200L |
|---|
| 6371 | #define BIF_CFG_DEV0_EPF1_DEVICE_CNTL2__LTR_EN_MASK 0x0400L |
|---|
| 6372 | #define BIF_CFG_DEV0_EPF1_DEVICE_CNTL2__EMER_POWER_REDUCTION_REQUEST_MASK 0x0800L |
|---|
| 6373 | #define BIF_CFG_DEV0_EPF1_DEVICE_CNTL2__TEN_BIT_TAG_REQUESTER_ENABLE_MASK 0x1000L |
|---|
| 6374 | #define BIF_CFG_DEV0_EPF1_DEVICE_CNTL2__OBFF_EN_MASK 0x6000L |
|---|
| 6375 | #define BIF_CFG_DEV0_EPF1_DEVICE_CNTL2__END_END_TLP_PREFIX_BLOCKING_MASK 0x8000L |
|---|
| 6376 | //BIF_CFG_DEV0_EPF1_DEVICE_STATUS2 |
|---|
| 6377 | #define BIF_CFG_DEV0_EPF1_DEVICE_STATUS2__RESERVED__SHIFT 0x0 |
|---|
| 6378 | #define BIF_CFG_DEV0_EPF1_DEVICE_STATUS2__RESERVED_MASK 0xFFFFL |
|---|
| 6379 | //BIF_CFG_DEV0_EPF1_LINK_CAP2 |
|---|
| 6380 | #define BIF_CFG_DEV0_EPF1_LINK_CAP2__SUPPORTED_LINK_SPEED__SHIFT 0x1 |
|---|
| 6381 | #define BIF_CFG_DEV0_EPF1_LINK_CAP2__CROSSLINK_SUPPORTED__SHIFT 0x8 |
|---|
| 6382 | #define BIF_CFG_DEV0_EPF1_LINK_CAP2__LOWER_SKP_OS_GEN_SUPPORT__SHIFT 0x9 |
|---|
| 6383 | #define BIF_CFG_DEV0_EPF1_LINK_CAP2__LOWER_SKP_OS_RCV_SUPPORT__SHIFT 0x10 |
|---|
| 6384 | #define BIF_CFG_DEV0_EPF1_LINK_CAP2__RTM1_PRESENCE_DET_SUPPORT__SHIFT 0x17 |
|---|
| 6385 | #define BIF_CFG_DEV0_EPF1_LINK_CAP2__RTM2_PRESENCE_DET_SUPPORT__SHIFT 0x18 |
|---|
| 6386 | #define BIF_CFG_DEV0_EPF1_LINK_CAP2__DRS_SUPPORTED__SHIFT 0x1f |
|---|
| 6387 | #define BIF_CFG_DEV0_EPF1_LINK_CAP2__SUPPORTED_LINK_SPEED_MASK 0x000000FEL |
|---|
| 6388 | #define BIF_CFG_DEV0_EPF1_LINK_CAP2__CROSSLINK_SUPPORTED_MASK 0x00000100L |
|---|
| 6389 | #define BIF_CFG_DEV0_EPF1_LINK_CAP2__LOWER_SKP_OS_GEN_SUPPORT_MASK 0x0000FE00L |
|---|
| 6390 | #define BIF_CFG_DEV0_EPF1_LINK_CAP2__LOWER_SKP_OS_RCV_SUPPORT_MASK 0x007F0000L |
|---|
| 6391 | #define BIF_CFG_DEV0_EPF1_LINK_CAP2__RTM1_PRESENCE_DET_SUPPORT_MASK 0x00800000L |
|---|
| 6392 | #define BIF_CFG_DEV0_EPF1_LINK_CAP2__RTM2_PRESENCE_DET_SUPPORT_MASK 0x01000000L |
|---|
| 6393 | #define BIF_CFG_DEV0_EPF1_LINK_CAP2__DRS_SUPPORTED_MASK 0x80000000L |
|---|
| 6394 | //BIF_CFG_DEV0_EPF1_LINK_CNTL2 |
|---|
| 6395 | #define BIF_CFG_DEV0_EPF1_LINK_CNTL2__TARGET_LINK_SPEED__SHIFT 0x0 |
|---|
| 6396 | #define BIF_CFG_DEV0_EPF1_LINK_CNTL2__ENTER_COMPLIANCE__SHIFT 0x4 |
|---|
| 6397 | #define BIF_CFG_DEV0_EPF1_LINK_CNTL2__HW_AUTONOMOUS_SPEED_DISABLE__SHIFT 0x5 |
|---|
| 6398 | #define BIF_CFG_DEV0_EPF1_LINK_CNTL2__SELECTABLE_DEEMPHASIS__SHIFT 0x6 |
|---|
| 6399 | #define BIF_CFG_DEV0_EPF1_LINK_CNTL2__XMIT_MARGIN__SHIFT 0x7 |
|---|
| 6400 | #define BIF_CFG_DEV0_EPF1_LINK_CNTL2__ENTER_MOD_COMPLIANCE__SHIFT 0xa |
|---|
| 6401 | #define BIF_CFG_DEV0_EPF1_LINK_CNTL2__COMPLIANCE_SOS__SHIFT 0xb |
|---|
| 6402 | #define BIF_CFG_DEV0_EPF1_LINK_CNTL2__COMPLIANCE_DEEMPHASIS__SHIFT 0xc |
|---|
| 6403 | #define BIF_CFG_DEV0_EPF1_LINK_CNTL2__TARGET_LINK_SPEED_MASK 0x000FL |
|---|
| 6404 | #define BIF_CFG_DEV0_EPF1_LINK_CNTL2__ENTER_COMPLIANCE_MASK 0x0010L |
|---|
| 6405 | #define BIF_CFG_DEV0_EPF1_LINK_CNTL2__HW_AUTONOMOUS_SPEED_DISABLE_MASK 0x0020L |
|---|
| 6406 | #define BIF_CFG_DEV0_EPF1_LINK_CNTL2__SELECTABLE_DEEMPHASIS_MASK 0x0040L |
|---|
| 6407 | #define BIF_CFG_DEV0_EPF1_LINK_CNTL2__XMIT_MARGIN_MASK 0x0380L |
|---|
| 6408 | #define BIF_CFG_DEV0_EPF1_LINK_CNTL2__ENTER_MOD_COMPLIANCE_MASK 0x0400L |
|---|
| 6409 | #define BIF_CFG_DEV0_EPF1_LINK_CNTL2__COMPLIANCE_SOS_MASK 0x0800L |
|---|
| 6410 | #define BIF_CFG_DEV0_EPF1_LINK_CNTL2__COMPLIANCE_DEEMPHASIS_MASK 0xF000L |
|---|
| 6411 | //BIF_CFG_DEV0_EPF1_LINK_STATUS2 |
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| 6412 | #define BIF_CFG_DEV0_EPF1_LINK_STATUS2__CUR_DEEMPHASIS_LEVEL__SHIFT 0x0 |
|---|
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|---|
| 6414 | #define BIF_CFG_DEV0_EPF1_LINK_STATUS2__EQUALIZATION_PHASE1_SUCCESS_8GT__SHIFT 0x2 |
|---|
| 6415 | #define BIF_CFG_DEV0_EPF1_LINK_STATUS2__EQUALIZATION_PHASE2_SUCCESS_8GT__SHIFT 0x3 |
|---|
| 6416 | #define BIF_CFG_DEV0_EPF1_LINK_STATUS2__EQUALIZATION_PHASE3_SUCCESS_8GT__SHIFT 0x4 |
|---|
| 6417 | #define BIF_CFG_DEV0_EPF1_LINK_STATUS2__LINK_EQUALIZATION_REQUEST_8GT__SHIFT 0x5 |
|---|
| 6418 | #define BIF_CFG_DEV0_EPF1_LINK_STATUS2__RTM1_PRESENCE_DET__SHIFT 0x6 |
|---|
| 6419 | #define BIF_CFG_DEV0_EPF1_LINK_STATUS2__RTM2_PRESENCE_DET__SHIFT 0x7 |
|---|
| 6420 | #define BIF_CFG_DEV0_EPF1_LINK_STATUS2__CROSSLINK_RESOLUTION__SHIFT 0x8 |
|---|
| 6421 | #define BIF_CFG_DEV0_EPF1_LINK_STATUS2__DOWNSTREAM_COMPONENT_PRESENCE__SHIFT 0xc |
|---|
| 6422 | #define BIF_CFG_DEV0_EPF1_LINK_STATUS2__DRS_MESSAGE_RECEIVED__SHIFT 0xf |
|---|
| 6423 | #define BIF_CFG_DEV0_EPF1_LINK_STATUS2__CUR_DEEMPHASIS_LEVEL_MASK 0x0001L |
|---|
| 6424 | #define BIF_CFG_DEV0_EPF1_LINK_STATUS2__EQUALIZATION_COMPLETE_8GT_MASK 0x0002L |
|---|
| 6425 | #define BIF_CFG_DEV0_EPF1_LINK_STATUS2__EQUALIZATION_PHASE1_SUCCESS_8GT_MASK 0x0004L |
|---|
| 6426 | #define BIF_CFG_DEV0_EPF1_LINK_STATUS2__EQUALIZATION_PHASE2_SUCCESS_8GT_MASK 0x0008L |
|---|
| 6427 | #define BIF_CFG_DEV0_EPF1_LINK_STATUS2__EQUALIZATION_PHASE3_SUCCESS_8GT_MASK 0x0010L |
|---|
| 6428 | #define BIF_CFG_DEV0_EPF1_LINK_STATUS2__LINK_EQUALIZATION_REQUEST_8GT_MASK 0x0020L |
|---|
| 6429 | #define BIF_CFG_DEV0_EPF1_LINK_STATUS2__RTM1_PRESENCE_DET_MASK 0x0040L |
|---|
| 6430 | #define BIF_CFG_DEV0_EPF1_LINK_STATUS2__RTM2_PRESENCE_DET_MASK 0x0080L |
|---|
| 6431 | #define BIF_CFG_DEV0_EPF1_LINK_STATUS2__CROSSLINK_RESOLUTION_MASK 0x0300L |
|---|
| 6432 | #define BIF_CFG_DEV0_EPF1_LINK_STATUS2__DOWNSTREAM_COMPONENT_PRESENCE_MASK 0x7000L |
|---|
| 6433 | #define BIF_CFG_DEV0_EPF1_LINK_STATUS2__DRS_MESSAGE_RECEIVED_MASK 0x8000L |
|---|
| 6434 | //BIF_CFG_DEV0_EPF1_MSI_CAP_LIST |
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| 6435 | #define BIF_CFG_DEV0_EPF1_MSI_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 6436 | #define BIF_CFG_DEV0_EPF1_MSI_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
|---|
| 6437 | #define BIF_CFG_DEV0_EPF1_MSI_CAP_LIST__CAP_ID_MASK 0x00FFL |
|---|
| 6438 | #define BIF_CFG_DEV0_EPF1_MSI_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
|---|
| 6439 | //BIF_CFG_DEV0_EPF1_MSI_MSG_CNTL |
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| 6440 | #define BIF_CFG_DEV0_EPF1_MSI_MSG_CNTL__MSI_EN__SHIFT 0x0 |
|---|
| 6441 | #define BIF_CFG_DEV0_EPF1_MSI_MSG_CNTL__MSI_MULTI_CAP__SHIFT 0x1 |
|---|
| 6442 | #define BIF_CFG_DEV0_EPF1_MSI_MSG_CNTL__MSI_MULTI_EN__SHIFT 0x4 |
|---|
| 6443 | #define BIF_CFG_DEV0_EPF1_MSI_MSG_CNTL__MSI_64BIT__SHIFT 0x7 |
|---|
| 6444 | #define BIF_CFG_DEV0_EPF1_MSI_MSG_CNTL__MSI_PERVECTOR_MASKING_CAP__SHIFT 0x8 |
|---|
| 6445 | #define BIF_CFG_DEV0_EPF1_MSI_MSG_CNTL__MSI_EXT_MSG_DATA_CAP__SHIFT 0x9 |
|---|
| 6446 | #define BIF_CFG_DEV0_EPF1_MSI_MSG_CNTL__MSI_EXT_MSG_DATA_EN__SHIFT 0xa |
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| 6447 | #define BIF_CFG_DEV0_EPF1_MSI_MSG_CNTL__MSI_EN_MASK 0x0001L |
|---|
| 6448 | #define BIF_CFG_DEV0_EPF1_MSI_MSG_CNTL__MSI_MULTI_CAP_MASK 0x000EL |
|---|
| 6449 | #define BIF_CFG_DEV0_EPF1_MSI_MSG_CNTL__MSI_MULTI_EN_MASK 0x0070L |
|---|
| 6450 | #define BIF_CFG_DEV0_EPF1_MSI_MSG_CNTL__MSI_64BIT_MASK 0x0080L |
|---|
| 6451 | #define BIF_CFG_DEV0_EPF1_MSI_MSG_CNTL__MSI_PERVECTOR_MASKING_CAP_MASK 0x0100L |
|---|
| 6452 | #define BIF_CFG_DEV0_EPF1_MSI_MSG_CNTL__MSI_EXT_MSG_DATA_CAP_MASK 0x0200L |
|---|
| 6453 | #define BIF_CFG_DEV0_EPF1_MSI_MSG_CNTL__MSI_EXT_MSG_DATA_EN_MASK 0x0400L |
|---|
| 6454 | //BIF_CFG_DEV0_EPF1_MSI_MSG_ADDR_LO |
|---|
| 6455 | #define BIF_CFG_DEV0_EPF1_MSI_MSG_ADDR_LO__MSI_MSG_ADDR_LO__SHIFT 0x2 |
|---|
| 6456 | #define BIF_CFG_DEV0_EPF1_MSI_MSG_ADDR_LO__MSI_MSG_ADDR_LO_MASK 0xFFFFFFFCL |
|---|
| 6457 | //BIF_CFG_DEV0_EPF1_MSI_MSG_ADDR_HI |
|---|
| 6458 | #define BIF_CFG_DEV0_EPF1_MSI_MSG_ADDR_HI__MSI_MSG_ADDR_HI__SHIFT 0x0 |
|---|
| 6459 | #define BIF_CFG_DEV0_EPF1_MSI_MSG_ADDR_HI__MSI_MSG_ADDR_HI_MASK 0xFFFFFFFFL |
|---|
| 6460 | //BIF_CFG_DEV0_EPF1_MSI_MSG_DATA |
|---|
| 6461 | #define BIF_CFG_DEV0_EPF1_MSI_MSG_DATA__MSI_DATA__SHIFT 0x0 |
|---|
| 6462 | #define BIF_CFG_DEV0_EPF1_MSI_MSG_DATA__MSI_DATA_MASK 0xFFFFL |
|---|
| 6463 | //BIF_CFG_DEV0_EPF1_MSI_EXT_MSG_DATA |
|---|
| 6464 | #define BIF_CFG_DEV0_EPF1_MSI_EXT_MSG_DATA__MSI_EXT_DATA__SHIFT 0x0 |
|---|
| 6465 | #define BIF_CFG_DEV0_EPF1_MSI_EXT_MSG_DATA__MSI_EXT_DATA_MASK 0xFFFFL |
|---|
| 6466 | //BIF_CFG_DEV0_EPF1_MSI_MASK |
|---|
| 6467 | #define BIF_CFG_DEV0_EPF1_MSI_MASK__MSI_MASK__SHIFT 0x0 |
|---|
| 6468 | #define BIF_CFG_DEV0_EPF1_MSI_MASK__MSI_MASK_MASK 0xFFFFFFFFL |
|---|
| 6469 | //BIF_CFG_DEV0_EPF1_MSI_MSG_DATA_64 |
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| 6470 | #define BIF_CFG_DEV0_EPF1_MSI_MSG_DATA_64__MSI_DATA_64__SHIFT 0x0 |
|---|
| 6471 | #define BIF_CFG_DEV0_EPF1_MSI_MSG_DATA_64__MSI_DATA_64_MASK 0xFFFFL |
|---|
| 6472 | //BIF_CFG_DEV0_EPF1_MSI_EXT_MSG_DATA_64 |
|---|
| 6473 | #define BIF_CFG_DEV0_EPF1_MSI_EXT_MSG_DATA_64__MSI_EXT_DATA_64__SHIFT 0x0 |
|---|
| 6474 | #define BIF_CFG_DEV0_EPF1_MSI_EXT_MSG_DATA_64__MSI_EXT_DATA_64_MASK 0xFFFFL |
|---|
| 6475 | //BIF_CFG_DEV0_EPF1_MSI_MASK_64 |
|---|
| 6476 | #define BIF_CFG_DEV0_EPF1_MSI_MASK_64__MSI_MASK_64__SHIFT 0x0 |
|---|
| 6477 | #define BIF_CFG_DEV0_EPF1_MSI_MASK_64__MSI_MASK_64_MASK 0xFFFFFFFFL |
|---|
| 6478 | //BIF_CFG_DEV0_EPF1_MSI_PENDING |
|---|
| 6479 | #define BIF_CFG_DEV0_EPF1_MSI_PENDING__MSI_PENDING__SHIFT 0x0 |
|---|
| 6480 | #define BIF_CFG_DEV0_EPF1_MSI_PENDING__MSI_PENDING_MASK 0xFFFFFFFFL |
|---|
| 6481 | //BIF_CFG_DEV0_EPF1_MSI_PENDING_64 |
|---|
| 6482 | #define BIF_CFG_DEV0_EPF1_MSI_PENDING_64__MSI_PENDING_64__SHIFT 0x0 |
|---|
| 6483 | #define BIF_CFG_DEV0_EPF1_MSI_PENDING_64__MSI_PENDING_64_MASK 0xFFFFFFFFL |
|---|
| 6484 | //BIF_CFG_DEV0_EPF1_MSIX_CAP_LIST |
|---|
| 6485 | #define BIF_CFG_DEV0_EPF1_MSIX_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 6486 | #define BIF_CFG_DEV0_EPF1_MSIX_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
|---|
| 6487 | #define BIF_CFG_DEV0_EPF1_MSIX_CAP_LIST__CAP_ID_MASK 0x00FFL |
|---|
| 6488 | #define BIF_CFG_DEV0_EPF1_MSIX_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
|---|
| 6489 | //BIF_CFG_DEV0_EPF1_MSIX_MSG_CNTL |
|---|
| 6490 | #define BIF_CFG_DEV0_EPF1_MSIX_MSG_CNTL__MSIX_TABLE_SIZE__SHIFT 0x0 |
|---|
| 6491 | #define BIF_CFG_DEV0_EPF1_MSIX_MSG_CNTL__MSIX_FUNC_MASK__SHIFT 0xe |
|---|
| 6492 | #define BIF_CFG_DEV0_EPF1_MSIX_MSG_CNTL__MSIX_EN__SHIFT 0xf |
|---|
| 6493 | #define BIF_CFG_DEV0_EPF1_MSIX_MSG_CNTL__MSIX_TABLE_SIZE_MASK 0x07FFL |
|---|
| 6494 | #define BIF_CFG_DEV0_EPF1_MSIX_MSG_CNTL__MSIX_FUNC_MASK_MASK 0x4000L |
|---|
| 6495 | #define BIF_CFG_DEV0_EPF1_MSIX_MSG_CNTL__MSIX_EN_MASK 0x8000L |
|---|
| 6496 | //BIF_CFG_DEV0_EPF1_MSIX_TABLE |
|---|
| 6497 | #define BIF_CFG_DEV0_EPF1_MSIX_TABLE__MSIX_TABLE_BIR__SHIFT 0x0 |
|---|
| 6498 | #define BIF_CFG_DEV0_EPF1_MSIX_TABLE__MSIX_TABLE_OFFSET__SHIFT 0x3 |
|---|
| 6499 | #define BIF_CFG_DEV0_EPF1_MSIX_TABLE__MSIX_TABLE_BIR_MASK 0x00000007L |
|---|
| 6500 | #define BIF_CFG_DEV0_EPF1_MSIX_TABLE__MSIX_TABLE_OFFSET_MASK 0xFFFFFFF8L |
|---|
| 6501 | //BIF_CFG_DEV0_EPF1_MSIX_PBA |
|---|
| 6502 | #define BIF_CFG_DEV0_EPF1_MSIX_PBA__MSIX_PBA_BIR__SHIFT 0x0 |
|---|
| 6503 | #define BIF_CFG_DEV0_EPF1_MSIX_PBA__MSIX_PBA_OFFSET__SHIFT 0x3 |
|---|
| 6504 | #define BIF_CFG_DEV0_EPF1_MSIX_PBA__MSIX_PBA_BIR_MASK 0x00000007L |
|---|
| 6505 | #define BIF_CFG_DEV0_EPF1_MSIX_PBA__MSIX_PBA_OFFSET_MASK 0xFFFFFFF8L |
|---|
| 6506 | //BIF_CFG_DEV0_EPF1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST |
|---|
| 6507 | #define BIF_CFG_DEV0_EPF1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 6508 | #define BIF_CFG_DEV0_EPF1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 6509 | #define BIF_CFG_DEV0_EPF1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 6510 | #define BIF_CFG_DEV0_EPF1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 6511 | #define BIF_CFG_DEV0_EPF1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 6512 | #define BIF_CFG_DEV0_EPF1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 6513 | //BIF_CFG_DEV0_EPF1_PCIE_VENDOR_SPECIFIC_HDR |
|---|
| 6514 | #define BIF_CFG_DEV0_EPF1_PCIE_VENDOR_SPECIFIC_HDR__VSEC_ID__SHIFT 0x0 |
|---|
| 6515 | #define BIF_CFG_DEV0_EPF1_PCIE_VENDOR_SPECIFIC_HDR__VSEC_REV__SHIFT 0x10 |
|---|
| 6516 | #define BIF_CFG_DEV0_EPF1_PCIE_VENDOR_SPECIFIC_HDR__VSEC_LENGTH__SHIFT 0x14 |
|---|
| 6517 | #define BIF_CFG_DEV0_EPF1_PCIE_VENDOR_SPECIFIC_HDR__VSEC_ID_MASK 0x0000FFFFL |
|---|
| 6518 | #define BIF_CFG_DEV0_EPF1_PCIE_VENDOR_SPECIFIC_HDR__VSEC_REV_MASK 0x000F0000L |
|---|
| 6519 | #define BIF_CFG_DEV0_EPF1_PCIE_VENDOR_SPECIFIC_HDR__VSEC_LENGTH_MASK 0xFFF00000L |
|---|
| 6520 | //BIF_CFG_DEV0_EPF1_PCIE_VENDOR_SPECIFIC1 |
|---|
| 6521 | #define BIF_CFG_DEV0_EPF1_PCIE_VENDOR_SPECIFIC1__SCRATCH__SHIFT 0x0 |
|---|
| 6522 | #define BIF_CFG_DEV0_EPF1_PCIE_VENDOR_SPECIFIC1__SCRATCH_MASK 0xFFFFFFFFL |
|---|
| 6523 | //BIF_CFG_DEV0_EPF1_PCIE_VENDOR_SPECIFIC2 |
|---|
| 6524 | #define BIF_CFG_DEV0_EPF1_PCIE_VENDOR_SPECIFIC2__SCRATCH__SHIFT 0x0 |
|---|
| 6525 | #define BIF_CFG_DEV0_EPF1_PCIE_VENDOR_SPECIFIC2__SCRATCH_MASK 0xFFFFFFFFL |
|---|
| 6526 | //BIF_CFG_DEV0_EPF1_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST |
|---|
| 6527 | #define BIF_CFG_DEV0_EPF1_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 6528 | #define BIF_CFG_DEV0_EPF1_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 6529 | #define BIF_CFG_DEV0_EPF1_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 6530 | #define BIF_CFG_DEV0_EPF1_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 6531 | #define BIF_CFG_DEV0_EPF1_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 6532 | #define BIF_CFG_DEV0_EPF1_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 6533 | //BIF_CFG_DEV0_EPF1_PCIE_DEV_SERIAL_NUM_DW1 |
|---|
| 6534 | #define BIF_CFG_DEV0_EPF1_PCIE_DEV_SERIAL_NUM_DW1__SERIAL_NUMBER_LO__SHIFT 0x0 |
|---|
| 6535 | #define BIF_CFG_DEV0_EPF1_PCIE_DEV_SERIAL_NUM_DW1__SERIAL_NUMBER_LO_MASK 0xFFFFFFFFL |
|---|
| 6536 | //BIF_CFG_DEV0_EPF1_PCIE_DEV_SERIAL_NUM_DW2 |
|---|
| 6537 | #define BIF_CFG_DEV0_EPF1_PCIE_DEV_SERIAL_NUM_DW2__SERIAL_NUMBER_HI__SHIFT 0x0 |
|---|
| 6538 | #define BIF_CFG_DEV0_EPF1_PCIE_DEV_SERIAL_NUM_DW2__SERIAL_NUMBER_HI_MASK 0xFFFFFFFFL |
|---|
| 6539 | //BIF_CFG_DEV0_EPF1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST |
|---|
| 6540 | #define BIF_CFG_DEV0_EPF1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 6541 | #define BIF_CFG_DEV0_EPF1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 6542 | #define BIF_CFG_DEV0_EPF1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 6543 | #define BIF_CFG_DEV0_EPF1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 6544 | #define BIF_CFG_DEV0_EPF1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 6545 | #define BIF_CFG_DEV0_EPF1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 6546 | //BIF_CFG_DEV0_EPF1_PCIE_UNCORR_ERR_STATUS |
|---|
| 6547 | #define BIF_CFG_DEV0_EPF1_PCIE_UNCORR_ERR_STATUS__DLP_ERR_STATUS__SHIFT 0x4 |
|---|
| 6548 | #define BIF_CFG_DEV0_EPF1_PCIE_UNCORR_ERR_STATUS__SURPDN_ERR_STATUS__SHIFT 0x5 |
|---|
| 6549 | #define BIF_CFG_DEV0_EPF1_PCIE_UNCORR_ERR_STATUS__PSN_ERR_STATUS__SHIFT 0xc |
|---|
| 6550 | #define BIF_CFG_DEV0_EPF1_PCIE_UNCORR_ERR_STATUS__FC_ERR_STATUS__SHIFT 0xd |
|---|
| 6551 | #define BIF_CFG_DEV0_EPF1_PCIE_UNCORR_ERR_STATUS__CPL_TIMEOUT_STATUS__SHIFT 0xe |
|---|
| 6552 | #define BIF_CFG_DEV0_EPF1_PCIE_UNCORR_ERR_STATUS__CPL_ABORT_ERR_STATUS__SHIFT 0xf |
|---|
| 6553 | #define BIF_CFG_DEV0_EPF1_PCIE_UNCORR_ERR_STATUS__UNEXP_CPL_STATUS__SHIFT 0x10 |
|---|
| 6554 | #define BIF_CFG_DEV0_EPF1_PCIE_UNCORR_ERR_STATUS__RCV_OVFL_STATUS__SHIFT 0x11 |
|---|
| 6555 | #define BIF_CFG_DEV0_EPF1_PCIE_UNCORR_ERR_STATUS__MAL_TLP_STATUS__SHIFT 0x12 |
|---|
| 6556 | #define BIF_CFG_DEV0_EPF1_PCIE_UNCORR_ERR_STATUS__ECRC_ERR_STATUS__SHIFT 0x13 |
|---|
| 6557 | #define BIF_CFG_DEV0_EPF1_PCIE_UNCORR_ERR_STATUS__UNSUPP_REQ_ERR_STATUS__SHIFT 0x14 |
|---|
| 6558 | #define BIF_CFG_DEV0_EPF1_PCIE_UNCORR_ERR_STATUS__ACS_VIOLATION_STATUS__SHIFT 0x15 |
|---|
| 6559 | #define BIF_CFG_DEV0_EPF1_PCIE_UNCORR_ERR_STATUS__UNCORR_INT_ERR_STATUS__SHIFT 0x16 |
|---|
| 6560 | #define BIF_CFG_DEV0_EPF1_PCIE_UNCORR_ERR_STATUS__MC_BLOCKED_TLP_STATUS__SHIFT 0x17 |
|---|
| 6561 | #define BIF_CFG_DEV0_EPF1_PCIE_UNCORR_ERR_STATUS__ATOMICOP_EGRESS_BLOCKED_STATUS__SHIFT 0x18 |
|---|
| 6562 | #define BIF_CFG_DEV0_EPF1_PCIE_UNCORR_ERR_STATUS__TLP_PREFIX_BLOCKED_ERR_STATUS__SHIFT 0x19 |
|---|
| 6563 | #define BIF_CFG_DEV0_EPF1_PCIE_UNCORR_ERR_STATUS__POISONED_TLP_EGRESS_BLOCKED_STATUS__SHIFT 0x1a |
|---|
| 6564 | #define BIF_CFG_DEV0_EPF1_PCIE_UNCORR_ERR_STATUS__DLP_ERR_STATUS_MASK 0x00000010L |
|---|
| 6565 | #define BIF_CFG_DEV0_EPF1_PCIE_UNCORR_ERR_STATUS__SURPDN_ERR_STATUS_MASK 0x00000020L |
|---|
| 6566 | #define BIF_CFG_DEV0_EPF1_PCIE_UNCORR_ERR_STATUS__PSN_ERR_STATUS_MASK 0x00001000L |
|---|
| 6567 | #define BIF_CFG_DEV0_EPF1_PCIE_UNCORR_ERR_STATUS__FC_ERR_STATUS_MASK 0x00002000L |
|---|
| 6568 | #define BIF_CFG_DEV0_EPF1_PCIE_UNCORR_ERR_STATUS__CPL_TIMEOUT_STATUS_MASK 0x00004000L |
|---|
| 6569 | #define BIF_CFG_DEV0_EPF1_PCIE_UNCORR_ERR_STATUS__CPL_ABORT_ERR_STATUS_MASK 0x00008000L |
|---|
| 6570 | #define BIF_CFG_DEV0_EPF1_PCIE_UNCORR_ERR_STATUS__UNEXP_CPL_STATUS_MASK 0x00010000L |
|---|
| 6571 | #define BIF_CFG_DEV0_EPF1_PCIE_UNCORR_ERR_STATUS__RCV_OVFL_STATUS_MASK 0x00020000L |
|---|
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| 6692 | #define BIF_CFG_DEV0_EPF1_PCIE_ADV_ERR_CAP_CNTL__MULTI_HDR_RECD_EN__SHIFT 0xa |
|---|
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| 6694 | #define BIF_CFG_DEV0_EPF1_PCIE_ADV_ERR_CAP_CNTL__COMPLETION_TIMEOUT_LOG_CAPABLE__SHIFT 0xc |
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| 6695 | #define BIF_CFG_DEV0_EPF1_PCIE_ADV_ERR_CAP_CNTL__FIRST_ERR_PTR_MASK 0x0000001FL |
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| 6697 | #define BIF_CFG_DEV0_EPF1_PCIE_ADV_ERR_CAP_CNTL__ECRC_GEN_EN_MASK 0x00000040L |
|---|
| 6698 | #define BIF_CFG_DEV0_EPF1_PCIE_ADV_ERR_CAP_CNTL__ECRC_CHECK_CAP_MASK 0x00000080L |
|---|
| 6699 | #define BIF_CFG_DEV0_EPF1_PCIE_ADV_ERR_CAP_CNTL__ECRC_CHECK_EN_MASK 0x00000100L |
|---|
| 6700 | #define BIF_CFG_DEV0_EPF1_PCIE_ADV_ERR_CAP_CNTL__MULTI_HDR_RECD_CAP_MASK 0x00000200L |
|---|
| 6701 | #define BIF_CFG_DEV0_EPF1_PCIE_ADV_ERR_CAP_CNTL__MULTI_HDR_RECD_EN_MASK 0x00000400L |
|---|
| 6702 | #define BIF_CFG_DEV0_EPF1_PCIE_ADV_ERR_CAP_CNTL__TLP_PREFIX_LOG_PRESENT_MASK 0x00000800L |
|---|
| 6703 | #define BIF_CFG_DEV0_EPF1_PCIE_ADV_ERR_CAP_CNTL__COMPLETION_TIMEOUT_LOG_CAPABLE_MASK 0x00001000L |
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| 6704 | //BIF_CFG_DEV0_EPF1_PCIE_HDR_LOG0 |
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| 6705 | #define BIF_CFG_DEV0_EPF1_PCIE_HDR_LOG0__TLP_HDR__SHIFT 0x0 |
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| 6707 | //BIF_CFG_DEV0_EPF1_PCIE_HDR_LOG1 |
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| 6708 | #define BIF_CFG_DEV0_EPF1_PCIE_HDR_LOG1__TLP_HDR__SHIFT 0x0 |
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| 6709 | #define BIF_CFG_DEV0_EPF1_PCIE_HDR_LOG1__TLP_HDR_MASK 0xFFFFFFFFL |
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| 6710 | //BIF_CFG_DEV0_EPF1_PCIE_HDR_LOG2 |
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| 6711 | #define BIF_CFG_DEV0_EPF1_PCIE_HDR_LOG2__TLP_HDR__SHIFT 0x0 |
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|---|
| 6713 | //BIF_CFG_DEV0_EPF1_PCIE_HDR_LOG3 |
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| 6714 | #define BIF_CFG_DEV0_EPF1_PCIE_HDR_LOG3__TLP_HDR__SHIFT 0x0 |
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| 6715 | #define BIF_CFG_DEV0_EPF1_PCIE_HDR_LOG3__TLP_HDR_MASK 0xFFFFFFFFL |
|---|
| 6716 | //BIF_CFG_DEV0_EPF1_PCIE_TLP_PREFIX_LOG0 |
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| 6717 | #define BIF_CFG_DEV0_EPF1_PCIE_TLP_PREFIX_LOG0__TLP_PREFIX__SHIFT 0x0 |
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| 6718 | #define BIF_CFG_DEV0_EPF1_PCIE_TLP_PREFIX_LOG0__TLP_PREFIX_MASK 0xFFFFFFFFL |
|---|
| 6719 | //BIF_CFG_DEV0_EPF1_PCIE_TLP_PREFIX_LOG1 |
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| 6720 | #define BIF_CFG_DEV0_EPF1_PCIE_TLP_PREFIX_LOG1__TLP_PREFIX__SHIFT 0x0 |
|---|
| 6721 | #define BIF_CFG_DEV0_EPF1_PCIE_TLP_PREFIX_LOG1__TLP_PREFIX_MASK 0xFFFFFFFFL |
|---|
| 6722 | //BIF_CFG_DEV0_EPF1_PCIE_TLP_PREFIX_LOG2 |
|---|
| 6723 | #define BIF_CFG_DEV0_EPF1_PCIE_TLP_PREFIX_LOG2__TLP_PREFIX__SHIFT 0x0 |
|---|
| 6724 | #define BIF_CFG_DEV0_EPF1_PCIE_TLP_PREFIX_LOG2__TLP_PREFIX_MASK 0xFFFFFFFFL |
|---|
| 6725 | //BIF_CFG_DEV0_EPF1_PCIE_TLP_PREFIX_LOG3 |
|---|
| 6726 | #define BIF_CFG_DEV0_EPF1_PCIE_TLP_PREFIX_LOG3__TLP_PREFIX__SHIFT 0x0 |
|---|
| 6727 | #define BIF_CFG_DEV0_EPF1_PCIE_TLP_PREFIX_LOG3__TLP_PREFIX_MASK 0xFFFFFFFFL |
|---|
| 6728 | //BIF_CFG_DEV0_EPF1_PCIE_BAR_ENH_CAP_LIST |
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| 6729 | #define BIF_CFG_DEV0_EPF1_PCIE_BAR_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
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|---|
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|---|
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|---|
| 6734 | #define BIF_CFG_DEV0_EPF1_PCIE_BAR_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 6735 | //BIF_CFG_DEV0_EPF1_PCIE_BAR1_CAP |
|---|
| 6736 | #define BIF_CFG_DEV0_EPF1_PCIE_BAR1_CAP__BAR_SIZE_SUPPORTED__SHIFT 0x4 |
|---|
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|---|
| 6738 | //BIF_CFG_DEV0_EPF1_PCIE_BAR1_CNTL |
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|---|
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|---|
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|---|
| 6742 | #define BIF_CFG_DEV0_EPF1_PCIE_BAR1_CNTL__BAR_SIZE_SUPPORTED_UPPER__SHIFT 0x10 |
|---|
| 6743 | #define BIF_CFG_DEV0_EPF1_PCIE_BAR1_CNTL__BAR_INDEX_MASK 0x00000007L |
|---|
| 6744 | #define BIF_CFG_DEV0_EPF1_PCIE_BAR1_CNTL__BAR_TOTAL_NUM_MASK 0x000000E0L |
|---|
| 6745 | #define BIF_CFG_DEV0_EPF1_PCIE_BAR1_CNTL__BAR_SIZE_MASK 0x00003F00L |
|---|
| 6746 | #define BIF_CFG_DEV0_EPF1_PCIE_BAR1_CNTL__BAR_SIZE_SUPPORTED_UPPER_MASK 0xFFFF0000L |
|---|
| 6747 | //BIF_CFG_DEV0_EPF1_PCIE_BAR2_CAP |
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| 6748 | #define BIF_CFG_DEV0_EPF1_PCIE_BAR2_CAP__BAR_SIZE_SUPPORTED__SHIFT 0x4 |
|---|
| 6749 | #define BIF_CFG_DEV0_EPF1_PCIE_BAR2_CAP__BAR_SIZE_SUPPORTED_MASK 0xFFFFFFF0L |
|---|
| 6750 | //BIF_CFG_DEV0_EPF1_PCIE_BAR2_CNTL |
|---|
| 6751 | #define BIF_CFG_DEV0_EPF1_PCIE_BAR2_CNTL__BAR_INDEX__SHIFT 0x0 |
|---|
| 6752 | #define BIF_CFG_DEV0_EPF1_PCIE_BAR2_CNTL__BAR_TOTAL_NUM__SHIFT 0x5 |
|---|
| 6753 | #define BIF_CFG_DEV0_EPF1_PCIE_BAR2_CNTL__BAR_SIZE__SHIFT 0x8 |
|---|
| 6754 | #define BIF_CFG_DEV0_EPF1_PCIE_BAR2_CNTL__BAR_SIZE_SUPPORTED_UPPER__SHIFT 0x10 |
|---|
| 6755 | #define BIF_CFG_DEV0_EPF1_PCIE_BAR2_CNTL__BAR_INDEX_MASK 0x00000007L |
|---|
| 6756 | #define BIF_CFG_DEV0_EPF1_PCIE_BAR2_CNTL__BAR_TOTAL_NUM_MASK 0x000000E0L |
|---|
| 6757 | #define BIF_CFG_DEV0_EPF1_PCIE_BAR2_CNTL__BAR_SIZE_MASK 0x00003F00L |
|---|
| 6758 | #define BIF_CFG_DEV0_EPF1_PCIE_BAR2_CNTL__BAR_SIZE_SUPPORTED_UPPER_MASK 0xFFFF0000L |
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| 6760 | #define BIF_CFG_DEV0_EPF1_PCIE_BAR3_CAP__BAR_SIZE_SUPPORTED__SHIFT 0x4 |
|---|
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| 6762 | //BIF_CFG_DEV0_EPF1_PCIE_BAR3_CNTL |
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|---|
| 6765 | #define BIF_CFG_DEV0_EPF1_PCIE_BAR3_CNTL__BAR_SIZE__SHIFT 0x8 |
|---|
| 6766 | #define BIF_CFG_DEV0_EPF1_PCIE_BAR3_CNTL__BAR_SIZE_SUPPORTED_UPPER__SHIFT 0x10 |
|---|
| 6767 | #define BIF_CFG_DEV0_EPF1_PCIE_BAR3_CNTL__BAR_INDEX_MASK 0x00000007L |
|---|
| 6768 | #define BIF_CFG_DEV0_EPF1_PCIE_BAR3_CNTL__BAR_TOTAL_NUM_MASK 0x000000E0L |
|---|
| 6769 | #define BIF_CFG_DEV0_EPF1_PCIE_BAR3_CNTL__BAR_SIZE_MASK 0x00003F00L |
|---|
| 6770 | #define BIF_CFG_DEV0_EPF1_PCIE_BAR3_CNTL__BAR_SIZE_SUPPORTED_UPPER_MASK 0xFFFF0000L |
|---|
| 6771 | //BIF_CFG_DEV0_EPF1_PCIE_BAR4_CAP |
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| 6772 | #define BIF_CFG_DEV0_EPF1_PCIE_BAR4_CAP__BAR_SIZE_SUPPORTED__SHIFT 0x4 |
|---|
| 6773 | #define BIF_CFG_DEV0_EPF1_PCIE_BAR4_CAP__BAR_SIZE_SUPPORTED_MASK 0xFFFFFFF0L |
|---|
| 6774 | //BIF_CFG_DEV0_EPF1_PCIE_BAR4_CNTL |
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| 6775 | #define BIF_CFG_DEV0_EPF1_PCIE_BAR4_CNTL__BAR_INDEX__SHIFT 0x0 |
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|---|
| 6777 | #define BIF_CFG_DEV0_EPF1_PCIE_BAR4_CNTL__BAR_SIZE__SHIFT 0x8 |
|---|
| 6778 | #define BIF_CFG_DEV0_EPF1_PCIE_BAR4_CNTL__BAR_SIZE_SUPPORTED_UPPER__SHIFT 0x10 |
|---|
| 6779 | #define BIF_CFG_DEV0_EPF1_PCIE_BAR4_CNTL__BAR_INDEX_MASK 0x00000007L |
|---|
| 6780 | #define BIF_CFG_DEV0_EPF1_PCIE_BAR4_CNTL__BAR_TOTAL_NUM_MASK 0x000000E0L |
|---|
| 6781 | #define BIF_CFG_DEV0_EPF1_PCIE_BAR4_CNTL__BAR_SIZE_MASK 0x00003F00L |
|---|
| 6782 | #define BIF_CFG_DEV0_EPF1_PCIE_BAR4_CNTL__BAR_SIZE_SUPPORTED_UPPER_MASK 0xFFFF0000L |
|---|
| 6783 | //BIF_CFG_DEV0_EPF1_PCIE_BAR5_CAP |
|---|
| 6784 | #define BIF_CFG_DEV0_EPF1_PCIE_BAR5_CAP__BAR_SIZE_SUPPORTED__SHIFT 0x4 |
|---|
| 6785 | #define BIF_CFG_DEV0_EPF1_PCIE_BAR5_CAP__BAR_SIZE_SUPPORTED_MASK 0xFFFFFFF0L |
|---|
| 6786 | //BIF_CFG_DEV0_EPF1_PCIE_BAR5_CNTL |
|---|
| 6787 | #define BIF_CFG_DEV0_EPF1_PCIE_BAR5_CNTL__BAR_INDEX__SHIFT 0x0 |
|---|
| 6788 | #define BIF_CFG_DEV0_EPF1_PCIE_BAR5_CNTL__BAR_TOTAL_NUM__SHIFT 0x5 |
|---|
| 6789 | #define BIF_CFG_DEV0_EPF1_PCIE_BAR5_CNTL__BAR_SIZE__SHIFT 0x8 |
|---|
| 6790 | #define BIF_CFG_DEV0_EPF1_PCIE_BAR5_CNTL__BAR_SIZE_SUPPORTED_UPPER__SHIFT 0x10 |
|---|
| 6791 | #define BIF_CFG_DEV0_EPF1_PCIE_BAR5_CNTL__BAR_INDEX_MASK 0x00000007L |
|---|
| 6792 | #define BIF_CFG_DEV0_EPF1_PCIE_BAR5_CNTL__BAR_TOTAL_NUM_MASK 0x000000E0L |
|---|
| 6793 | #define BIF_CFG_DEV0_EPF1_PCIE_BAR5_CNTL__BAR_SIZE_MASK 0x00003F00L |
|---|
| 6794 | #define BIF_CFG_DEV0_EPF1_PCIE_BAR5_CNTL__BAR_SIZE_SUPPORTED_UPPER_MASK 0xFFFF0000L |
|---|
| 6795 | //BIF_CFG_DEV0_EPF1_PCIE_BAR6_CAP |
|---|
| 6796 | #define BIF_CFG_DEV0_EPF1_PCIE_BAR6_CAP__BAR_SIZE_SUPPORTED__SHIFT 0x4 |
|---|
| 6797 | #define BIF_CFG_DEV0_EPF1_PCIE_BAR6_CAP__BAR_SIZE_SUPPORTED_MASK 0xFFFFFFF0L |
|---|
| 6798 | //BIF_CFG_DEV0_EPF1_PCIE_BAR6_CNTL |
|---|
| 6799 | #define BIF_CFG_DEV0_EPF1_PCIE_BAR6_CNTL__BAR_INDEX__SHIFT 0x0 |
|---|
| 6800 | #define BIF_CFG_DEV0_EPF1_PCIE_BAR6_CNTL__BAR_TOTAL_NUM__SHIFT 0x5 |
|---|
| 6801 | #define BIF_CFG_DEV0_EPF1_PCIE_BAR6_CNTL__BAR_SIZE__SHIFT 0x8 |
|---|
| 6802 | #define BIF_CFG_DEV0_EPF1_PCIE_BAR6_CNTL__BAR_SIZE_SUPPORTED_UPPER__SHIFT 0x10 |
|---|
| 6803 | #define BIF_CFG_DEV0_EPF1_PCIE_BAR6_CNTL__BAR_INDEX_MASK 0x00000007L |
|---|
| 6804 | #define BIF_CFG_DEV0_EPF1_PCIE_BAR6_CNTL__BAR_TOTAL_NUM_MASK 0x000000E0L |
|---|
| 6805 | #define BIF_CFG_DEV0_EPF1_PCIE_BAR6_CNTL__BAR_SIZE_MASK 0x00003F00L |
|---|
| 6806 | #define BIF_CFG_DEV0_EPF1_PCIE_BAR6_CNTL__BAR_SIZE_SUPPORTED_UPPER_MASK 0xFFFF0000L |
|---|
| 6807 | //BIF_CFG_DEV0_EPF1_PCIE_PWR_BUDGET_ENH_CAP_LIST |
|---|
| 6808 | #define BIF_CFG_DEV0_EPF1_PCIE_PWR_BUDGET_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 6809 | #define BIF_CFG_DEV0_EPF1_PCIE_PWR_BUDGET_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 6810 | #define BIF_CFG_DEV0_EPF1_PCIE_PWR_BUDGET_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 6811 | #define BIF_CFG_DEV0_EPF1_PCIE_PWR_BUDGET_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 6812 | #define BIF_CFG_DEV0_EPF1_PCIE_PWR_BUDGET_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 6813 | #define BIF_CFG_DEV0_EPF1_PCIE_PWR_BUDGET_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 6814 | //BIF_CFG_DEV0_EPF1_PCIE_PWR_BUDGET_DATA_SELECT |
|---|
| 6815 | #define BIF_CFG_DEV0_EPF1_PCIE_PWR_BUDGET_DATA_SELECT__DATA_SELECT__SHIFT 0x0 |
|---|
| 6816 | #define BIF_CFG_DEV0_EPF1_PCIE_PWR_BUDGET_DATA_SELECT__DATA_SELECT_MASK 0xFFL |
|---|
| 6817 | //BIF_CFG_DEV0_EPF1_PCIE_PWR_BUDGET_DATA |
|---|
| 6818 | #define BIF_CFG_DEV0_EPF1_PCIE_PWR_BUDGET_DATA__BASE_POWER__SHIFT 0x0 |
|---|
| 6819 | #define BIF_CFG_DEV0_EPF1_PCIE_PWR_BUDGET_DATA__DATA_SCALE__SHIFT 0x8 |
|---|
| 6820 | #define BIF_CFG_DEV0_EPF1_PCIE_PWR_BUDGET_DATA__PM_SUB_STATE__SHIFT 0xa |
|---|
| 6821 | #define BIF_CFG_DEV0_EPF1_PCIE_PWR_BUDGET_DATA__PM_STATE__SHIFT 0xd |
|---|
| 6822 | #define BIF_CFG_DEV0_EPF1_PCIE_PWR_BUDGET_DATA__TYPE__SHIFT 0xf |
|---|
| 6823 | #define BIF_CFG_DEV0_EPF1_PCIE_PWR_BUDGET_DATA__POWER_RAIL__SHIFT 0x12 |
|---|
| 6824 | #define BIF_CFG_DEV0_EPF1_PCIE_PWR_BUDGET_DATA__BASE_POWER_MASK 0x000000FFL |
|---|
| 6825 | #define BIF_CFG_DEV0_EPF1_PCIE_PWR_BUDGET_DATA__DATA_SCALE_MASK 0x00000300L |
|---|
| 6826 | #define BIF_CFG_DEV0_EPF1_PCIE_PWR_BUDGET_DATA__PM_SUB_STATE_MASK 0x00001C00L |
|---|
| 6827 | #define BIF_CFG_DEV0_EPF1_PCIE_PWR_BUDGET_DATA__PM_STATE_MASK 0x00006000L |
|---|
| 6828 | #define BIF_CFG_DEV0_EPF1_PCIE_PWR_BUDGET_DATA__TYPE_MASK 0x00038000L |
|---|
| 6829 | #define BIF_CFG_DEV0_EPF1_PCIE_PWR_BUDGET_DATA__POWER_RAIL_MASK 0x001C0000L |
|---|
| 6830 | //BIF_CFG_DEV0_EPF1_PCIE_PWR_BUDGET_CAP |
|---|
| 6831 | #define BIF_CFG_DEV0_EPF1_PCIE_PWR_BUDGET_CAP__SYSTEM_ALLOCATED__SHIFT 0x0 |
|---|
| 6832 | #define BIF_CFG_DEV0_EPF1_PCIE_PWR_BUDGET_CAP__SYSTEM_ALLOCATED_MASK 0x01L |
|---|
| 6833 | //BIF_CFG_DEV0_EPF1_PCIE_DPA_ENH_CAP_LIST |
|---|
| 6834 | #define BIF_CFG_DEV0_EPF1_PCIE_DPA_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 6835 | #define BIF_CFG_DEV0_EPF1_PCIE_DPA_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 6836 | #define BIF_CFG_DEV0_EPF1_PCIE_DPA_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 6837 | #define BIF_CFG_DEV0_EPF1_PCIE_DPA_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 6838 | #define BIF_CFG_DEV0_EPF1_PCIE_DPA_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 6839 | #define BIF_CFG_DEV0_EPF1_PCIE_DPA_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 6840 | //BIF_CFG_DEV0_EPF1_PCIE_DPA_CAP |
|---|
| 6841 | #define BIF_CFG_DEV0_EPF1_PCIE_DPA_CAP__SUBSTATE_MAX__SHIFT 0x0 |
|---|
| 6842 | #define BIF_CFG_DEV0_EPF1_PCIE_DPA_CAP__TRANS_LAT_UNIT__SHIFT 0x8 |
|---|
| 6843 | #define BIF_CFG_DEV0_EPF1_PCIE_DPA_CAP__PWR_ALLOC_SCALE__SHIFT 0xc |
|---|
| 6844 | #define BIF_CFG_DEV0_EPF1_PCIE_DPA_CAP__TRANS_LAT_VAL_0__SHIFT 0x10 |
|---|
| 6845 | #define BIF_CFG_DEV0_EPF1_PCIE_DPA_CAP__TRANS_LAT_VAL_1__SHIFT 0x18 |
|---|
| 6846 | #define BIF_CFG_DEV0_EPF1_PCIE_DPA_CAP__SUBSTATE_MAX_MASK 0x0000001FL |
|---|
| 6847 | #define BIF_CFG_DEV0_EPF1_PCIE_DPA_CAP__TRANS_LAT_UNIT_MASK 0x00000300L |
|---|
| 6848 | #define BIF_CFG_DEV0_EPF1_PCIE_DPA_CAP__PWR_ALLOC_SCALE_MASK 0x00003000L |
|---|
| 6849 | #define BIF_CFG_DEV0_EPF1_PCIE_DPA_CAP__TRANS_LAT_VAL_0_MASK 0x00FF0000L |
|---|
| 6850 | #define BIF_CFG_DEV0_EPF1_PCIE_DPA_CAP__TRANS_LAT_VAL_1_MASK 0xFF000000L |
|---|
| 6851 | //BIF_CFG_DEV0_EPF1_PCIE_DPA_LATENCY_INDICATOR |
|---|
| 6852 | #define BIF_CFG_DEV0_EPF1_PCIE_DPA_LATENCY_INDICATOR__TRANS_LAT_INDICATOR_BITS__SHIFT 0x0 |
|---|
| 6853 | #define BIF_CFG_DEV0_EPF1_PCIE_DPA_LATENCY_INDICATOR__TRANS_LAT_INDICATOR_BITS_MASK 0x000000FFL |
|---|
| 6854 | //BIF_CFG_DEV0_EPF1_PCIE_DPA_STATUS |
|---|
| 6855 | #define BIF_CFG_DEV0_EPF1_PCIE_DPA_STATUS__SUBSTATE_STATUS__SHIFT 0x0 |
|---|
| 6856 | #define BIF_CFG_DEV0_EPF1_PCIE_DPA_STATUS__SUBSTATE_CNTL_ENABLED__SHIFT 0x8 |
|---|
| 6857 | #define BIF_CFG_DEV0_EPF1_PCIE_DPA_STATUS__SUBSTATE_STATUS_MASK 0x001FL |
|---|
| 6858 | #define BIF_CFG_DEV0_EPF1_PCIE_DPA_STATUS__SUBSTATE_CNTL_ENABLED_MASK 0x0100L |
|---|
| 6859 | //BIF_CFG_DEV0_EPF1_PCIE_DPA_CNTL |
|---|
| 6860 | #define BIF_CFG_DEV0_EPF1_PCIE_DPA_CNTL__SUBSTATE_CNTL__SHIFT 0x0 |
|---|
| 6861 | #define BIF_CFG_DEV0_EPF1_PCIE_DPA_CNTL__SUBSTATE_CNTL_MASK 0x001FL |
|---|
| 6862 | //BIF_CFG_DEV0_EPF1_PCIE_DPA_SUBSTATE_PWR_ALLOC_0 |
|---|
| 6863 | #define BIF_CFG_DEV0_EPF1_PCIE_DPA_SUBSTATE_PWR_ALLOC_0__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 6864 | #define BIF_CFG_DEV0_EPF1_PCIE_DPA_SUBSTATE_PWR_ALLOC_0__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 6865 | //BIF_CFG_DEV0_EPF1_PCIE_DPA_SUBSTATE_PWR_ALLOC_1 |
|---|
| 6866 | #define BIF_CFG_DEV0_EPF1_PCIE_DPA_SUBSTATE_PWR_ALLOC_1__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 6867 | #define BIF_CFG_DEV0_EPF1_PCIE_DPA_SUBSTATE_PWR_ALLOC_1__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 6868 | //BIF_CFG_DEV0_EPF1_PCIE_DPA_SUBSTATE_PWR_ALLOC_2 |
|---|
| 6869 | #define BIF_CFG_DEV0_EPF1_PCIE_DPA_SUBSTATE_PWR_ALLOC_2__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 6870 | #define BIF_CFG_DEV0_EPF1_PCIE_DPA_SUBSTATE_PWR_ALLOC_2__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 6871 | //BIF_CFG_DEV0_EPF1_PCIE_DPA_SUBSTATE_PWR_ALLOC_3 |
|---|
| 6872 | #define BIF_CFG_DEV0_EPF1_PCIE_DPA_SUBSTATE_PWR_ALLOC_3__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 6873 | #define BIF_CFG_DEV0_EPF1_PCIE_DPA_SUBSTATE_PWR_ALLOC_3__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 6874 | //BIF_CFG_DEV0_EPF1_PCIE_DPA_SUBSTATE_PWR_ALLOC_4 |
|---|
| 6875 | #define BIF_CFG_DEV0_EPF1_PCIE_DPA_SUBSTATE_PWR_ALLOC_4__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 6876 | #define BIF_CFG_DEV0_EPF1_PCIE_DPA_SUBSTATE_PWR_ALLOC_4__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 6877 | //BIF_CFG_DEV0_EPF1_PCIE_DPA_SUBSTATE_PWR_ALLOC_5 |
|---|
| 6878 | #define BIF_CFG_DEV0_EPF1_PCIE_DPA_SUBSTATE_PWR_ALLOC_5__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 6879 | #define BIF_CFG_DEV0_EPF1_PCIE_DPA_SUBSTATE_PWR_ALLOC_5__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 6880 | //BIF_CFG_DEV0_EPF1_PCIE_DPA_SUBSTATE_PWR_ALLOC_6 |
|---|
| 6881 | #define BIF_CFG_DEV0_EPF1_PCIE_DPA_SUBSTATE_PWR_ALLOC_6__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 6882 | #define BIF_CFG_DEV0_EPF1_PCIE_DPA_SUBSTATE_PWR_ALLOC_6__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 6883 | //BIF_CFG_DEV0_EPF1_PCIE_DPA_SUBSTATE_PWR_ALLOC_7 |
|---|
| 6884 | #define BIF_CFG_DEV0_EPF1_PCIE_DPA_SUBSTATE_PWR_ALLOC_7__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 6885 | #define BIF_CFG_DEV0_EPF1_PCIE_DPA_SUBSTATE_PWR_ALLOC_7__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 6886 | //BIF_CFG_DEV0_EPF1_PCIE_SECONDARY_ENH_CAP_LIST |
|---|
| 6887 | #define BIF_CFG_DEV0_EPF1_PCIE_SECONDARY_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 6888 | #define BIF_CFG_DEV0_EPF1_PCIE_SECONDARY_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
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| 7028 | #define BIF_CFG_DEV0_EPF1_PCIE_LANE_13_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_RX_PRESET_HINT_MASK 0x7000L |
|---|
| 7029 | //BIF_CFG_DEV0_EPF1_PCIE_LANE_14_EQUALIZATION_CNTL |
|---|
| 7030 | #define BIF_CFG_DEV0_EPF1_PCIE_LANE_14_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_TX_PRESET__SHIFT 0x0 |
|---|
| 7031 | #define BIF_CFG_DEV0_EPF1_PCIE_LANE_14_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_RX_PRESET_HINT__SHIFT 0x4 |
|---|
| 7032 | #define BIF_CFG_DEV0_EPF1_PCIE_LANE_14_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_TX_PRESET__SHIFT 0x8 |
|---|
| 7033 | #define BIF_CFG_DEV0_EPF1_PCIE_LANE_14_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_RX_PRESET_HINT__SHIFT 0xc |
|---|
| 7034 | #define BIF_CFG_DEV0_EPF1_PCIE_LANE_14_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_TX_PRESET_MASK 0x000FL |
|---|
| 7035 | #define BIF_CFG_DEV0_EPF1_PCIE_LANE_14_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_RX_PRESET_HINT_MASK 0x0070L |
|---|
| 7036 | #define BIF_CFG_DEV0_EPF1_PCIE_LANE_14_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_TX_PRESET_MASK 0x0F00L |
|---|
| 7037 | #define BIF_CFG_DEV0_EPF1_PCIE_LANE_14_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_RX_PRESET_HINT_MASK 0x7000L |
|---|
| 7038 | //BIF_CFG_DEV0_EPF1_PCIE_LANE_15_EQUALIZATION_CNTL |
|---|
| 7039 | #define BIF_CFG_DEV0_EPF1_PCIE_LANE_15_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_TX_PRESET__SHIFT 0x0 |
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| 7040 | #define BIF_CFG_DEV0_EPF1_PCIE_LANE_15_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_RX_PRESET_HINT__SHIFT 0x4 |
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| 7041 | #define BIF_CFG_DEV0_EPF1_PCIE_LANE_15_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_TX_PRESET__SHIFT 0x8 |
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| 7042 | #define BIF_CFG_DEV0_EPF1_PCIE_LANE_15_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_RX_PRESET_HINT__SHIFT 0xc |
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| 7043 | #define BIF_CFG_DEV0_EPF1_PCIE_LANE_15_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_TX_PRESET_MASK 0x000FL |
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| 7044 | #define BIF_CFG_DEV0_EPF1_PCIE_LANE_15_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_RX_PRESET_HINT_MASK 0x0070L |
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| 7045 | #define BIF_CFG_DEV0_EPF1_PCIE_LANE_15_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_TX_PRESET_MASK 0x0F00L |
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| 7046 | #define BIF_CFG_DEV0_EPF1_PCIE_LANE_15_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_RX_PRESET_HINT_MASK 0x7000L |
|---|
| 7047 | //BIF_CFG_DEV0_EPF1_PCIE_ACS_ENH_CAP_LIST |
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| 7048 | #define BIF_CFG_DEV0_EPF1_PCIE_ACS_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
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|---|
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|---|
| 7052 | #define BIF_CFG_DEV0_EPF1_PCIE_ACS_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 7053 | #define BIF_CFG_DEV0_EPF1_PCIE_ACS_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
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|---|
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|---|
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|---|
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|---|
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|---|
| 7065 | #define BIF_CFG_DEV0_EPF1_PCIE_ACS_CAP__P2P_REQUEST_REDIRECT_MASK 0x0004L |
|---|
| 7066 | #define BIF_CFG_DEV0_EPF1_PCIE_ACS_CAP__P2P_COMPLETION_REDIRECT_MASK 0x0008L |
|---|
| 7067 | #define BIF_CFG_DEV0_EPF1_PCIE_ACS_CAP__UPSTREAM_FORWARDING_MASK 0x0010L |
|---|
| 7068 | #define BIF_CFG_DEV0_EPF1_PCIE_ACS_CAP__P2P_EGRESS_CONTROL_MASK 0x0020L |
|---|
| 7069 | #define BIF_CFG_DEV0_EPF1_PCIE_ACS_CAP__DIRECT_TRANSLATED_P2P_MASK 0x0040L |
|---|
| 7070 | #define BIF_CFG_DEV0_EPF1_PCIE_ACS_CAP__EGRESS_CONTROL_VECTOR_SIZE_MASK 0xFF00L |
|---|
| 7071 | //BIF_CFG_DEV0_EPF1_PCIE_ACS_CNTL |
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| 7072 | #define BIF_CFG_DEV0_EPF1_PCIE_ACS_CNTL__SOURCE_VALIDATION_EN__SHIFT 0x0 |
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| 7073 | #define BIF_CFG_DEV0_EPF1_PCIE_ACS_CNTL__TRANSLATION_BLOCKING_EN__SHIFT 0x1 |
|---|
| 7074 | #define BIF_CFG_DEV0_EPF1_PCIE_ACS_CNTL__P2P_REQUEST_REDIRECT_EN__SHIFT 0x2 |
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| 7075 | #define BIF_CFG_DEV0_EPF1_PCIE_ACS_CNTL__P2P_COMPLETION_REDIRECT_EN__SHIFT 0x3 |
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| 7077 | #define BIF_CFG_DEV0_EPF1_PCIE_ACS_CNTL__P2P_EGRESS_CONTROL_EN__SHIFT 0x5 |
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| 7078 | #define BIF_CFG_DEV0_EPF1_PCIE_ACS_CNTL__DIRECT_TRANSLATED_P2P_EN__SHIFT 0x6 |
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| 7079 | #define BIF_CFG_DEV0_EPF1_PCIE_ACS_CNTL__SOURCE_VALIDATION_EN_MASK 0x0001L |
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| 7080 | #define BIF_CFG_DEV0_EPF1_PCIE_ACS_CNTL__TRANSLATION_BLOCKING_EN_MASK 0x0002L |
|---|
| 7081 | #define BIF_CFG_DEV0_EPF1_PCIE_ACS_CNTL__P2P_REQUEST_REDIRECT_EN_MASK 0x0004L |
|---|
| 7082 | #define BIF_CFG_DEV0_EPF1_PCIE_ACS_CNTL__P2P_COMPLETION_REDIRECT_EN_MASK 0x0008L |
|---|
| 7083 | #define BIF_CFG_DEV0_EPF1_PCIE_ACS_CNTL__UPSTREAM_FORWARDING_EN_MASK 0x0010L |
|---|
| 7084 | #define BIF_CFG_DEV0_EPF1_PCIE_ACS_CNTL__P2P_EGRESS_CONTROL_EN_MASK 0x0020L |
|---|
| 7085 | #define BIF_CFG_DEV0_EPF1_PCIE_ACS_CNTL__DIRECT_TRANSLATED_P2P_EN_MASK 0x0040L |
|---|
| 7086 | //BIF_CFG_DEV0_EPF1_PCIE_ATS_ENH_CAP_LIST |
|---|
| 7087 | #define BIF_CFG_DEV0_EPF1_PCIE_ATS_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
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| 7088 | #define BIF_CFG_DEV0_EPF1_PCIE_ATS_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 7089 | #define BIF_CFG_DEV0_EPF1_PCIE_ATS_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 7090 | #define BIF_CFG_DEV0_EPF1_PCIE_ATS_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 7091 | #define BIF_CFG_DEV0_EPF1_PCIE_ATS_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 7092 | #define BIF_CFG_DEV0_EPF1_PCIE_ATS_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 7093 | //BIF_CFG_DEV0_EPF1_PCIE_ATS_CAP |
|---|
| 7094 | #define BIF_CFG_DEV0_EPF1_PCIE_ATS_CAP__INVALIDATE_Q_DEPTH__SHIFT 0x0 |
|---|
| 7095 | #define BIF_CFG_DEV0_EPF1_PCIE_ATS_CAP__PAGE_ALIGNED_REQUEST__SHIFT 0x5 |
|---|
| 7096 | #define BIF_CFG_DEV0_EPF1_PCIE_ATS_CAP__GLOBAL_INVALIDATE_SUPPORTED__SHIFT 0x6 |
|---|
| 7097 | #define BIF_CFG_DEV0_EPF1_PCIE_ATS_CAP__RELAXED_ORDERING_SUPPORTED__SHIFT 0x7 |
|---|
| 7098 | #define BIF_CFG_DEV0_EPF1_PCIE_ATS_CAP__INVALIDATE_Q_DEPTH_MASK 0x001FL |
|---|
| 7099 | #define BIF_CFG_DEV0_EPF1_PCIE_ATS_CAP__PAGE_ALIGNED_REQUEST_MASK 0x0020L |
|---|
| 7100 | #define BIF_CFG_DEV0_EPF1_PCIE_ATS_CAP__GLOBAL_INVALIDATE_SUPPORTED_MASK 0x0040L |
|---|
| 7101 | #define BIF_CFG_DEV0_EPF1_PCIE_ATS_CAP__RELAXED_ORDERING_SUPPORTED_MASK 0x0080L |
|---|
| 7102 | //BIF_CFG_DEV0_EPF1_PCIE_ATS_CNTL |
|---|
| 7103 | #define BIF_CFG_DEV0_EPF1_PCIE_ATS_CNTL__STU__SHIFT 0x0 |
|---|
| 7104 | #define BIF_CFG_DEV0_EPF1_PCIE_ATS_CNTL__ATC_ENABLE__SHIFT 0xf |
|---|
| 7105 | #define BIF_CFG_DEV0_EPF1_PCIE_ATS_CNTL__STU_MASK 0x001FL |
|---|
| 7106 | #define BIF_CFG_DEV0_EPF1_PCIE_ATS_CNTL__ATC_ENABLE_MASK 0x8000L |
|---|
| 7107 | //BIF_CFG_DEV0_EPF1_PCIE_PAGE_REQ_ENH_CAP_LIST |
|---|
| 7108 | #define BIF_CFG_DEV0_EPF1_PCIE_PAGE_REQ_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 7109 | #define BIF_CFG_DEV0_EPF1_PCIE_PAGE_REQ_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 7110 | #define BIF_CFG_DEV0_EPF1_PCIE_PAGE_REQ_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 7111 | #define BIF_CFG_DEV0_EPF1_PCIE_PAGE_REQ_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 7112 | #define BIF_CFG_DEV0_EPF1_PCIE_PAGE_REQ_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 7113 | #define BIF_CFG_DEV0_EPF1_PCIE_PAGE_REQ_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 7114 | //BIF_CFG_DEV0_EPF1_PCIE_PAGE_REQ_CNTL |
|---|
| 7115 | #define BIF_CFG_DEV0_EPF1_PCIE_PAGE_REQ_CNTL__PRI_ENABLE__SHIFT 0x0 |
|---|
| 7116 | #define BIF_CFG_DEV0_EPF1_PCIE_PAGE_REQ_CNTL__PRI_RESET__SHIFT 0x1 |
|---|
| 7117 | #define BIF_CFG_DEV0_EPF1_PCIE_PAGE_REQ_CNTL__PRI_ENABLE_MASK 0x0001L |
|---|
| 7118 | #define BIF_CFG_DEV0_EPF1_PCIE_PAGE_REQ_CNTL__PRI_RESET_MASK 0x0002L |
|---|
| 7119 | //BIF_CFG_DEV0_EPF1_PCIE_PAGE_REQ_STATUS |
|---|
| 7120 | #define BIF_CFG_DEV0_EPF1_PCIE_PAGE_REQ_STATUS__RESPONSE_FAILURE__SHIFT 0x0 |
|---|
| 7121 | #define BIF_CFG_DEV0_EPF1_PCIE_PAGE_REQ_STATUS__UNEXPECTED_PAGE_REQ_GRP_INDEX__SHIFT 0x1 |
|---|
| 7122 | #define BIF_CFG_DEV0_EPF1_PCIE_PAGE_REQ_STATUS__STOPPED__SHIFT 0x8 |
|---|
| 7123 | #define BIF_CFG_DEV0_EPF1_PCIE_PAGE_REQ_STATUS__PRG_RESPONSE_PASID_REQUIRED__SHIFT 0xf |
|---|
| 7124 | #define BIF_CFG_DEV0_EPF1_PCIE_PAGE_REQ_STATUS__RESPONSE_FAILURE_MASK 0x0001L |
|---|
| 7125 | #define BIF_CFG_DEV0_EPF1_PCIE_PAGE_REQ_STATUS__UNEXPECTED_PAGE_REQ_GRP_INDEX_MASK 0x0002L |
|---|
| 7126 | #define BIF_CFG_DEV0_EPF1_PCIE_PAGE_REQ_STATUS__STOPPED_MASK 0x0100L |
|---|
| 7127 | #define BIF_CFG_DEV0_EPF1_PCIE_PAGE_REQ_STATUS__PRG_RESPONSE_PASID_REQUIRED_MASK 0x8000L |
|---|
| 7128 | //BIF_CFG_DEV0_EPF1_PCIE_OUTSTAND_PAGE_REQ_CAPACITY |
|---|
| 7129 | #define BIF_CFG_DEV0_EPF1_PCIE_OUTSTAND_PAGE_REQ_CAPACITY__OUTSTAND_PAGE_REQ_CAPACITY__SHIFT 0x0 |
|---|
| 7130 | #define BIF_CFG_DEV0_EPF1_PCIE_OUTSTAND_PAGE_REQ_CAPACITY__OUTSTAND_PAGE_REQ_CAPACITY_MASK 0xFFFFFFFFL |
|---|
| 7131 | //BIF_CFG_DEV0_EPF1_PCIE_OUTSTAND_PAGE_REQ_ALLOC |
|---|
| 7132 | #define BIF_CFG_DEV0_EPF1_PCIE_OUTSTAND_PAGE_REQ_ALLOC__OUTSTAND_PAGE_REQ_ALLOC__SHIFT 0x0 |
|---|
| 7133 | #define BIF_CFG_DEV0_EPF1_PCIE_OUTSTAND_PAGE_REQ_ALLOC__OUTSTAND_PAGE_REQ_ALLOC_MASK 0xFFFFFFFFL |
|---|
| 7134 | //BIF_CFG_DEV0_EPF1_PCIE_PASID_ENH_CAP_LIST |
|---|
| 7135 | #define BIF_CFG_DEV0_EPF1_PCIE_PASID_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 7136 | #define BIF_CFG_DEV0_EPF1_PCIE_PASID_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 7137 | #define BIF_CFG_DEV0_EPF1_PCIE_PASID_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 7138 | #define BIF_CFG_DEV0_EPF1_PCIE_PASID_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 7139 | #define BIF_CFG_DEV0_EPF1_PCIE_PASID_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 7140 | #define BIF_CFG_DEV0_EPF1_PCIE_PASID_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 7141 | //BIF_CFG_DEV0_EPF1_PCIE_PASID_CAP |
|---|
| 7142 | #define BIF_CFG_DEV0_EPF1_PCIE_PASID_CAP__PASID_EXE_PERMISSION_SUPPORTED__SHIFT 0x1 |
|---|
| 7143 | #define BIF_CFG_DEV0_EPF1_PCIE_PASID_CAP__PASID_PRIV_MODE_SUPPORTED__SHIFT 0x2 |
|---|
| 7144 | #define BIF_CFG_DEV0_EPF1_PCIE_PASID_CAP__MAX_PASID_WIDTH__SHIFT 0x8 |
|---|
| 7145 | #define BIF_CFG_DEV0_EPF1_PCIE_PASID_CAP__PASID_EXE_PERMISSION_SUPPORTED_MASK 0x0002L |
|---|
| 7146 | #define BIF_CFG_DEV0_EPF1_PCIE_PASID_CAP__PASID_PRIV_MODE_SUPPORTED_MASK 0x0004L |
|---|
| 7147 | #define BIF_CFG_DEV0_EPF1_PCIE_PASID_CAP__MAX_PASID_WIDTH_MASK 0x1F00L |
|---|
| 7148 | //BIF_CFG_DEV0_EPF1_PCIE_PASID_CNTL |
|---|
| 7149 | #define BIF_CFG_DEV0_EPF1_PCIE_PASID_CNTL__PASID_ENABLE__SHIFT 0x0 |
|---|
| 7150 | #define BIF_CFG_DEV0_EPF1_PCIE_PASID_CNTL__PASID_EXE_PERMISSION_ENABLE__SHIFT 0x1 |
|---|
| 7151 | #define BIF_CFG_DEV0_EPF1_PCIE_PASID_CNTL__PASID_PRIV_MODE_SUPPORTED_ENABLE__SHIFT 0x2 |
|---|
| 7152 | #define BIF_CFG_DEV0_EPF1_PCIE_PASID_CNTL__PASID_ENABLE_MASK 0x0001L |
|---|
| 7153 | #define BIF_CFG_DEV0_EPF1_PCIE_PASID_CNTL__PASID_EXE_PERMISSION_ENABLE_MASK 0x0002L |
|---|
| 7154 | #define BIF_CFG_DEV0_EPF1_PCIE_PASID_CNTL__PASID_PRIV_MODE_SUPPORTED_ENABLE_MASK 0x0004L |
|---|
| 7155 | //BIF_CFG_DEV0_EPF1_PCIE_MC_ENH_CAP_LIST |
|---|
| 7156 | #define BIF_CFG_DEV0_EPF1_PCIE_MC_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 7157 | #define BIF_CFG_DEV0_EPF1_PCIE_MC_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 7158 | #define BIF_CFG_DEV0_EPF1_PCIE_MC_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 7159 | #define BIF_CFG_DEV0_EPF1_PCIE_MC_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 7160 | #define BIF_CFG_DEV0_EPF1_PCIE_MC_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 7161 | #define BIF_CFG_DEV0_EPF1_PCIE_MC_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 7162 | //BIF_CFG_DEV0_EPF1_PCIE_MC_CAP |
|---|
| 7163 | #define BIF_CFG_DEV0_EPF1_PCIE_MC_CAP__MC_MAX_GROUP__SHIFT 0x0 |
|---|
| 7164 | #define BIF_CFG_DEV0_EPF1_PCIE_MC_CAP__MC_WIN_SIZE_REQ__SHIFT 0x8 |
|---|
| 7165 | #define BIF_CFG_DEV0_EPF1_PCIE_MC_CAP__MC_ECRC_REGEN_SUPP__SHIFT 0xf |
|---|
| 7166 | #define BIF_CFG_DEV0_EPF1_PCIE_MC_CAP__MC_MAX_GROUP_MASK 0x003FL |
|---|
| 7167 | #define BIF_CFG_DEV0_EPF1_PCIE_MC_CAP__MC_WIN_SIZE_REQ_MASK 0x3F00L |
|---|
| 7168 | #define BIF_CFG_DEV0_EPF1_PCIE_MC_CAP__MC_ECRC_REGEN_SUPP_MASK 0x8000L |
|---|
| 7169 | //BIF_CFG_DEV0_EPF1_PCIE_MC_CNTL |
|---|
| 7170 | #define BIF_CFG_DEV0_EPF1_PCIE_MC_CNTL__MC_NUM_GROUP__SHIFT 0x0 |
|---|
| 7171 | #define BIF_CFG_DEV0_EPF1_PCIE_MC_CNTL__MC_ENABLE__SHIFT 0xf |
|---|
| 7172 | #define BIF_CFG_DEV0_EPF1_PCIE_MC_CNTL__MC_NUM_GROUP_MASK 0x003FL |
|---|
| 7173 | #define BIF_CFG_DEV0_EPF1_PCIE_MC_CNTL__MC_ENABLE_MASK 0x8000L |
|---|
| 7174 | //BIF_CFG_DEV0_EPF1_PCIE_MC_ADDR0 |
|---|
| 7175 | #define BIF_CFG_DEV0_EPF1_PCIE_MC_ADDR0__MC_INDEX_POS__SHIFT 0x0 |
|---|
| 7176 | #define BIF_CFG_DEV0_EPF1_PCIE_MC_ADDR0__MC_BASE_ADDR_0__SHIFT 0xc |
|---|
| 7177 | #define BIF_CFG_DEV0_EPF1_PCIE_MC_ADDR0__MC_INDEX_POS_MASK 0x0000003FL |
|---|
| 7178 | #define BIF_CFG_DEV0_EPF1_PCIE_MC_ADDR0__MC_BASE_ADDR_0_MASK 0xFFFFF000L |
|---|
| 7179 | //BIF_CFG_DEV0_EPF1_PCIE_MC_ADDR1 |
|---|
| 7180 | #define BIF_CFG_DEV0_EPF1_PCIE_MC_ADDR1__MC_BASE_ADDR_1__SHIFT 0x0 |
|---|
| 7181 | #define BIF_CFG_DEV0_EPF1_PCIE_MC_ADDR1__MC_BASE_ADDR_1_MASK 0xFFFFFFFFL |
|---|
| 7182 | //BIF_CFG_DEV0_EPF1_PCIE_MC_RCV0 |
|---|
| 7183 | #define BIF_CFG_DEV0_EPF1_PCIE_MC_RCV0__MC_RECEIVE_0__SHIFT 0x0 |
|---|
| 7184 | #define BIF_CFG_DEV0_EPF1_PCIE_MC_RCV0__MC_RECEIVE_0_MASK 0xFFFFFFFFL |
|---|
| 7185 | //BIF_CFG_DEV0_EPF1_PCIE_MC_RCV1 |
|---|
| 7186 | #define BIF_CFG_DEV0_EPF1_PCIE_MC_RCV1__MC_RECEIVE_1__SHIFT 0x0 |
|---|
| 7187 | #define BIF_CFG_DEV0_EPF1_PCIE_MC_RCV1__MC_RECEIVE_1_MASK 0xFFFFFFFFL |
|---|
| 7188 | //BIF_CFG_DEV0_EPF1_PCIE_MC_BLOCK_ALL0 |
|---|
| 7189 | #define BIF_CFG_DEV0_EPF1_PCIE_MC_BLOCK_ALL0__MC_BLOCK_ALL_0__SHIFT 0x0 |
|---|
| 7190 | #define BIF_CFG_DEV0_EPF1_PCIE_MC_BLOCK_ALL0__MC_BLOCK_ALL_0_MASK 0xFFFFFFFFL |
|---|
| 7191 | //BIF_CFG_DEV0_EPF1_PCIE_MC_BLOCK_ALL1 |
|---|
| 7192 | #define BIF_CFG_DEV0_EPF1_PCIE_MC_BLOCK_ALL1__MC_BLOCK_ALL_1__SHIFT 0x0 |
|---|
| 7193 | #define BIF_CFG_DEV0_EPF1_PCIE_MC_BLOCK_ALL1__MC_BLOCK_ALL_1_MASK 0xFFFFFFFFL |
|---|
| 7194 | //BIF_CFG_DEV0_EPF1_PCIE_MC_BLOCK_UNTRANSLATED_0 |
|---|
| 7195 | #define BIF_CFG_DEV0_EPF1_PCIE_MC_BLOCK_UNTRANSLATED_0__MC_BLOCK_UNTRANSLATED_0__SHIFT 0x0 |
|---|
| 7196 | #define BIF_CFG_DEV0_EPF1_PCIE_MC_BLOCK_UNTRANSLATED_0__MC_BLOCK_UNTRANSLATED_0_MASK 0xFFFFFFFFL |
|---|
| 7197 | //BIF_CFG_DEV0_EPF1_PCIE_MC_BLOCK_UNTRANSLATED_1 |
|---|
| 7198 | #define BIF_CFG_DEV0_EPF1_PCIE_MC_BLOCK_UNTRANSLATED_1__MC_BLOCK_UNTRANSLATED_1__SHIFT 0x0 |
|---|
| 7199 | #define BIF_CFG_DEV0_EPF1_PCIE_MC_BLOCK_UNTRANSLATED_1__MC_BLOCK_UNTRANSLATED_1_MASK 0xFFFFFFFFL |
|---|
| 7200 | //BIF_CFG_DEV0_EPF1_PCIE_LTR_ENH_CAP_LIST |
|---|
| 7201 | #define BIF_CFG_DEV0_EPF1_PCIE_LTR_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 7202 | #define BIF_CFG_DEV0_EPF1_PCIE_LTR_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 7203 | #define BIF_CFG_DEV0_EPF1_PCIE_LTR_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 7204 | #define BIF_CFG_DEV0_EPF1_PCIE_LTR_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 7205 | #define BIF_CFG_DEV0_EPF1_PCIE_LTR_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 7206 | #define BIF_CFG_DEV0_EPF1_PCIE_LTR_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 7207 | //BIF_CFG_DEV0_EPF1_PCIE_LTR_CAP |
|---|
| 7208 | #define BIF_CFG_DEV0_EPF1_PCIE_LTR_CAP__LTR_MAX_S_LATENCY_VALUE__SHIFT 0x0 |
|---|
| 7209 | #define BIF_CFG_DEV0_EPF1_PCIE_LTR_CAP__LTR_MAX_S_LATENCY_SCALE__SHIFT 0xa |
|---|
| 7210 | #define BIF_CFG_DEV0_EPF1_PCIE_LTR_CAP__LTR_MAX_NS_LATENCY_VALUE__SHIFT 0x10 |
|---|
| 7211 | #define BIF_CFG_DEV0_EPF1_PCIE_LTR_CAP__LTR_MAX_NS_LATENCY_SCALE__SHIFT 0x1a |
|---|
| 7212 | #define BIF_CFG_DEV0_EPF1_PCIE_LTR_CAP__LTR_MAX_S_LATENCY_VALUE_MASK 0x000003FFL |
|---|
| 7213 | #define BIF_CFG_DEV0_EPF1_PCIE_LTR_CAP__LTR_MAX_S_LATENCY_SCALE_MASK 0x00001C00L |
|---|
| 7214 | #define BIF_CFG_DEV0_EPF1_PCIE_LTR_CAP__LTR_MAX_NS_LATENCY_VALUE_MASK 0x03FF0000L |
|---|
| 7215 | #define BIF_CFG_DEV0_EPF1_PCIE_LTR_CAP__LTR_MAX_NS_LATENCY_SCALE_MASK 0x1C000000L |
|---|
| 7216 | //BIF_CFG_DEV0_EPF1_PCIE_ARI_ENH_CAP_LIST |
|---|
| 7217 | #define BIF_CFG_DEV0_EPF1_PCIE_ARI_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 7218 | #define BIF_CFG_DEV0_EPF1_PCIE_ARI_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 7219 | #define BIF_CFG_DEV0_EPF1_PCIE_ARI_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 7220 | #define BIF_CFG_DEV0_EPF1_PCIE_ARI_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 7221 | #define BIF_CFG_DEV0_EPF1_PCIE_ARI_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 7222 | #define BIF_CFG_DEV0_EPF1_PCIE_ARI_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 7223 | //BIF_CFG_DEV0_EPF1_PCIE_ARI_CAP |
|---|
| 7224 | #define BIF_CFG_DEV0_EPF1_PCIE_ARI_CAP__ARI_MFVC_FUNC_GROUPS_CAP__SHIFT 0x0 |
|---|
| 7225 | #define BIF_CFG_DEV0_EPF1_PCIE_ARI_CAP__ARI_ACS_FUNC_GROUPS_CAP__SHIFT 0x1 |
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| 7226 | #define BIF_CFG_DEV0_EPF1_PCIE_ARI_CAP__ARI_NEXT_FUNC_NUM__SHIFT 0x8 |
|---|
| 7227 | #define BIF_CFG_DEV0_EPF1_PCIE_ARI_CAP__ARI_MFVC_FUNC_GROUPS_CAP_MASK 0x0001L |
|---|
| 7228 | #define BIF_CFG_DEV0_EPF1_PCIE_ARI_CAP__ARI_ACS_FUNC_GROUPS_CAP_MASK 0x0002L |
|---|
| 7229 | #define BIF_CFG_DEV0_EPF1_PCIE_ARI_CAP__ARI_NEXT_FUNC_NUM_MASK 0xFF00L |
|---|
| 7230 | //BIF_CFG_DEV0_EPF1_PCIE_ARI_CNTL |
|---|
| 7231 | #define BIF_CFG_DEV0_EPF1_PCIE_ARI_CNTL__ARI_MFVC_FUNC_GROUPS_EN__SHIFT 0x0 |
|---|
| 7232 | #define BIF_CFG_DEV0_EPF1_PCIE_ARI_CNTL__ARI_ACS_FUNC_GROUPS_EN__SHIFT 0x1 |
|---|
| 7233 | #define BIF_CFG_DEV0_EPF1_PCIE_ARI_CNTL__ARI_FUNCTION_GROUP__SHIFT 0x4 |
|---|
| 7234 | #define BIF_CFG_DEV0_EPF1_PCIE_ARI_CNTL__ARI_MFVC_FUNC_GROUPS_EN_MASK 0x0001L |
|---|
| 7235 | #define BIF_CFG_DEV0_EPF1_PCIE_ARI_CNTL__ARI_ACS_FUNC_GROUPS_EN_MASK 0x0002L |
|---|
| 7236 | #define BIF_CFG_DEV0_EPF1_PCIE_ARI_CNTL__ARI_FUNCTION_GROUP_MASK 0x0070L |
|---|
| 7237 | //BIF_CFG_DEV0_EPF1_PCIE_SRIOV_ENH_CAP_LIST |
|---|
| 7238 | #define BIF_CFG_DEV0_EPF1_PCIE_SRIOV_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 7239 | #define BIF_CFG_DEV0_EPF1_PCIE_SRIOV_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 7240 | #define BIF_CFG_DEV0_EPF1_PCIE_SRIOV_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 7241 | #define BIF_CFG_DEV0_EPF1_PCIE_SRIOV_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 7242 | #define BIF_CFG_DEV0_EPF1_PCIE_SRIOV_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 7243 | #define BIF_CFG_DEV0_EPF1_PCIE_SRIOV_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 7244 | //BIF_CFG_DEV0_EPF1_PCIE_SRIOV_CAP |
|---|
| 7245 | #define BIF_CFG_DEV0_EPF1_PCIE_SRIOV_CAP__SRIOV_VF_MIGRATION_CAP__SHIFT 0x0 |
|---|
| 7246 | #define BIF_CFG_DEV0_EPF1_PCIE_SRIOV_CAP__SRIOV_ARI_CAP_HIERARCHY_PRESERVED__SHIFT 0x1 |
|---|
| 7247 | #define BIF_CFG_DEV0_EPF1_PCIE_SRIOV_CAP__SRIOV_VF_TEN_BIT_TAG_REQUESTER_SUPPORTED__SHIFT 0x2 |
|---|
| 7248 | #define BIF_CFG_DEV0_EPF1_PCIE_SRIOV_CAP__SRIOV_VF_MIGRATION_INTR_MSG_NUM__SHIFT 0x15 |
|---|
| 7249 | #define BIF_CFG_DEV0_EPF1_PCIE_SRIOV_CAP__SRIOV_VF_MIGRATION_CAP_MASK 0x00000001L |
|---|
| 7250 | #define BIF_CFG_DEV0_EPF1_PCIE_SRIOV_CAP__SRIOV_ARI_CAP_HIERARCHY_PRESERVED_MASK 0x00000002L |
|---|
| 7251 | #define BIF_CFG_DEV0_EPF1_PCIE_SRIOV_CAP__SRIOV_VF_TEN_BIT_TAG_REQUESTER_SUPPORTED_MASK 0x00000004L |
|---|
| 7252 | #define BIF_CFG_DEV0_EPF1_PCIE_SRIOV_CAP__SRIOV_VF_MIGRATION_INTR_MSG_NUM_MASK 0xFFE00000L |
|---|
| 7253 | //BIF_CFG_DEV0_EPF1_PCIE_SRIOV_CONTROL |
|---|
| 7254 | #define BIF_CFG_DEV0_EPF1_PCIE_SRIOV_CONTROL__SRIOV_VF_ENABLE__SHIFT 0x0 |
|---|
| 7255 | #define BIF_CFG_DEV0_EPF1_PCIE_SRIOV_CONTROL__SRIOV_VF_MIGRATION_ENABLE__SHIFT 0x1 |
|---|
| 7256 | #define BIF_CFG_DEV0_EPF1_PCIE_SRIOV_CONTROL__SRIOV_VF_MIGRATION_INTR_ENABLE__SHIFT 0x2 |
|---|
| 7257 | #define BIF_CFG_DEV0_EPF1_PCIE_SRIOV_CONTROL__SRIOV_VF_MSE__SHIFT 0x3 |
|---|
| 7258 | #define BIF_CFG_DEV0_EPF1_PCIE_SRIOV_CONTROL__SRIOV_ARI_CAP_HIERARCHY__SHIFT 0x4 |
|---|
| 7259 | #define BIF_CFG_DEV0_EPF1_PCIE_SRIOV_CONTROL__SRIOV_VF_TEN_BIT_TAG_REQUESTER_ENABLE__SHIFT 0x5 |
|---|
| 7260 | #define BIF_CFG_DEV0_EPF1_PCIE_SRIOV_CONTROL__SRIOV_VF_ENABLE_MASK 0x0001L |
|---|
| 7261 | #define BIF_CFG_DEV0_EPF1_PCIE_SRIOV_CONTROL__SRIOV_VF_MIGRATION_ENABLE_MASK 0x0002L |
|---|
| 7262 | #define BIF_CFG_DEV0_EPF1_PCIE_SRIOV_CONTROL__SRIOV_VF_MIGRATION_INTR_ENABLE_MASK 0x0004L |
|---|
| 7263 | #define BIF_CFG_DEV0_EPF1_PCIE_SRIOV_CONTROL__SRIOV_VF_MSE_MASK 0x0008L |
|---|
| 7264 | #define BIF_CFG_DEV0_EPF1_PCIE_SRIOV_CONTROL__SRIOV_ARI_CAP_HIERARCHY_MASK 0x0010L |
|---|
| 7265 | #define BIF_CFG_DEV0_EPF1_PCIE_SRIOV_CONTROL__SRIOV_VF_TEN_BIT_TAG_REQUESTER_ENABLE_MASK 0x0020L |
|---|
| 7266 | //BIF_CFG_DEV0_EPF1_PCIE_SRIOV_STATUS |
|---|
| 7267 | #define BIF_CFG_DEV0_EPF1_PCIE_SRIOV_STATUS__SRIOV_VF_MIGRATION_STATUS__SHIFT 0x0 |
|---|
| 7268 | #define BIF_CFG_DEV0_EPF1_PCIE_SRIOV_STATUS__SRIOV_VF_MIGRATION_STATUS_MASK 0x0001L |
|---|
| 7269 | //BIF_CFG_DEV0_EPF1_PCIE_SRIOV_INITIAL_VFS |
|---|
| 7270 | #define BIF_CFG_DEV0_EPF1_PCIE_SRIOV_INITIAL_VFS__SRIOV_INITIAL_VFS__SHIFT 0x0 |
|---|
| 7271 | #define BIF_CFG_DEV0_EPF1_PCIE_SRIOV_INITIAL_VFS__SRIOV_INITIAL_VFS_MASK 0xFFFFL |
|---|
| 7272 | //BIF_CFG_DEV0_EPF1_PCIE_SRIOV_TOTAL_VFS |
|---|
| 7273 | #define BIF_CFG_DEV0_EPF1_PCIE_SRIOV_TOTAL_VFS__SRIOV_TOTAL_VFS__SHIFT 0x0 |
|---|
| 7274 | #define BIF_CFG_DEV0_EPF1_PCIE_SRIOV_TOTAL_VFS__SRIOV_TOTAL_VFS_MASK 0xFFFFL |
|---|
| 7275 | //BIF_CFG_DEV0_EPF1_PCIE_SRIOV_NUM_VFS |
|---|
| 7276 | #define BIF_CFG_DEV0_EPF1_PCIE_SRIOV_NUM_VFS__SRIOV_NUM_VFS__SHIFT 0x0 |
|---|
| 7277 | #define BIF_CFG_DEV0_EPF1_PCIE_SRIOV_NUM_VFS__SRIOV_NUM_VFS_MASK 0xFFFFL |
|---|
| 7278 | //BIF_CFG_DEV0_EPF1_PCIE_SRIOV_FUNC_DEP_LINK |
|---|
| 7279 | #define BIF_CFG_DEV0_EPF1_PCIE_SRIOV_FUNC_DEP_LINK__SRIOV_FUNC_DEP_LINK__SHIFT 0x0 |
|---|
| 7280 | #define BIF_CFG_DEV0_EPF1_PCIE_SRIOV_FUNC_DEP_LINK__SRIOV_FUNC_DEP_LINK_MASK 0xFFL |
|---|
| 7281 | //BIF_CFG_DEV0_EPF1_PCIE_SRIOV_FIRST_VF_OFFSET |
|---|
| 7282 | #define BIF_CFG_DEV0_EPF1_PCIE_SRIOV_FIRST_VF_OFFSET__SRIOV_FIRST_VF_OFFSET__SHIFT 0x0 |
|---|
| 7283 | #define BIF_CFG_DEV0_EPF1_PCIE_SRIOV_FIRST_VF_OFFSET__SRIOV_FIRST_VF_OFFSET_MASK 0xFFFFL |
|---|
| 7284 | //BIF_CFG_DEV0_EPF1_PCIE_SRIOV_VF_STRIDE |
|---|
| 7285 | #define BIF_CFG_DEV0_EPF1_PCIE_SRIOV_VF_STRIDE__SRIOV_VF_STRIDE__SHIFT 0x0 |
|---|
| 7286 | #define BIF_CFG_DEV0_EPF1_PCIE_SRIOV_VF_STRIDE__SRIOV_VF_STRIDE_MASK 0xFFFFL |
|---|
| 7287 | //BIF_CFG_DEV0_EPF1_PCIE_SRIOV_VF_DEVICE_ID |
|---|
| 7288 | #define BIF_CFG_DEV0_EPF1_PCIE_SRIOV_VF_DEVICE_ID__SRIOV_VF_DEVICE_ID__SHIFT 0x0 |
|---|
| 7289 | #define BIF_CFG_DEV0_EPF1_PCIE_SRIOV_VF_DEVICE_ID__SRIOV_VF_DEVICE_ID_MASK 0xFFFFL |
|---|
| 7290 | //BIF_CFG_DEV0_EPF1_PCIE_SRIOV_SUPPORTED_PAGE_SIZE |
|---|
| 7291 | #define BIF_CFG_DEV0_EPF1_PCIE_SRIOV_SUPPORTED_PAGE_SIZE__SRIOV_SUPPORTED_PAGE_SIZE__SHIFT 0x0 |
|---|
| 7292 | #define BIF_CFG_DEV0_EPF1_PCIE_SRIOV_SUPPORTED_PAGE_SIZE__SRIOV_SUPPORTED_PAGE_SIZE_MASK 0xFFFFFFFFL |
|---|
| 7293 | //BIF_CFG_DEV0_EPF1_PCIE_SRIOV_SYSTEM_PAGE_SIZE |
|---|
| 7294 | #define BIF_CFG_DEV0_EPF1_PCIE_SRIOV_SYSTEM_PAGE_SIZE__SRIOV_SYSTEM_PAGE_SIZE__SHIFT 0x0 |
|---|
| 7295 | #define BIF_CFG_DEV0_EPF1_PCIE_SRIOV_SYSTEM_PAGE_SIZE__SRIOV_SYSTEM_PAGE_SIZE_MASK 0xFFFFFFFFL |
|---|
| 7296 | //BIF_CFG_DEV0_EPF1_PCIE_SRIOV_VF_BASE_ADDR_0 |
|---|
| 7297 | #define BIF_CFG_DEV0_EPF1_PCIE_SRIOV_VF_BASE_ADDR_0__VF_BASE_ADDR__SHIFT 0x0 |
|---|
| 7298 | #define BIF_CFG_DEV0_EPF1_PCIE_SRIOV_VF_BASE_ADDR_0__VF_BASE_ADDR_MASK 0xFFFFFFFFL |
|---|
| 7299 | //BIF_CFG_DEV0_EPF1_PCIE_SRIOV_VF_BASE_ADDR_1 |
|---|
| 7300 | #define BIF_CFG_DEV0_EPF1_PCIE_SRIOV_VF_BASE_ADDR_1__VF_BASE_ADDR__SHIFT 0x0 |
|---|
| 7301 | #define BIF_CFG_DEV0_EPF1_PCIE_SRIOV_VF_BASE_ADDR_1__VF_BASE_ADDR_MASK 0xFFFFFFFFL |
|---|
| 7302 | //BIF_CFG_DEV0_EPF1_PCIE_SRIOV_VF_BASE_ADDR_2 |
|---|
| 7303 | #define BIF_CFG_DEV0_EPF1_PCIE_SRIOV_VF_BASE_ADDR_2__VF_BASE_ADDR__SHIFT 0x0 |
|---|
| 7304 | #define BIF_CFG_DEV0_EPF1_PCIE_SRIOV_VF_BASE_ADDR_2__VF_BASE_ADDR_MASK 0xFFFFFFFFL |
|---|
| 7305 | //BIF_CFG_DEV0_EPF1_PCIE_SRIOV_VF_BASE_ADDR_3 |
|---|
| 7306 | #define BIF_CFG_DEV0_EPF1_PCIE_SRIOV_VF_BASE_ADDR_3__VF_BASE_ADDR__SHIFT 0x0 |
|---|
| 7307 | #define BIF_CFG_DEV0_EPF1_PCIE_SRIOV_VF_BASE_ADDR_3__VF_BASE_ADDR_MASK 0xFFFFFFFFL |
|---|
| 7308 | //BIF_CFG_DEV0_EPF1_PCIE_SRIOV_VF_BASE_ADDR_4 |
|---|
| 7309 | #define BIF_CFG_DEV0_EPF1_PCIE_SRIOV_VF_BASE_ADDR_4__VF_BASE_ADDR__SHIFT 0x0 |
|---|
| 7310 | #define BIF_CFG_DEV0_EPF1_PCIE_SRIOV_VF_BASE_ADDR_4__VF_BASE_ADDR_MASK 0xFFFFFFFFL |
|---|
| 7311 | //BIF_CFG_DEV0_EPF1_PCIE_SRIOV_VF_BASE_ADDR_5 |
|---|
| 7312 | #define BIF_CFG_DEV0_EPF1_PCIE_SRIOV_VF_BASE_ADDR_5__VF_BASE_ADDR__SHIFT 0x0 |
|---|
| 7313 | #define BIF_CFG_DEV0_EPF1_PCIE_SRIOV_VF_BASE_ADDR_5__VF_BASE_ADDR_MASK 0xFFFFFFFFL |
|---|
| 7314 | //BIF_CFG_DEV0_EPF1_PCIE_SRIOV_VF_MIGRATION_STATE_ARRAY_OFFSET |
|---|
| 7315 | #define BIF_CFG_DEV0_EPF1_PCIE_SRIOV_VF_MIGRATION_STATE_ARRAY_OFFSET__SRIOV_VF_MIGRATION_STATE_BIR__SHIFT 0x0 |
|---|
| 7316 | #define BIF_CFG_DEV0_EPF1_PCIE_SRIOV_VF_MIGRATION_STATE_ARRAY_OFFSET__SRIOV_VF_MIGRATION_STATE_ARRAY_OFFSET__SHIFT 0x3 |
|---|
| 7317 | #define BIF_CFG_DEV0_EPF1_PCIE_SRIOV_VF_MIGRATION_STATE_ARRAY_OFFSET__SRIOV_VF_MIGRATION_STATE_BIR_MASK 0x00000007L |
|---|
| 7318 | #define BIF_CFG_DEV0_EPF1_PCIE_SRIOV_VF_MIGRATION_STATE_ARRAY_OFFSET__SRIOV_VF_MIGRATION_STATE_ARRAY_OFFSET_MASK 0xFFFFFFF8L |
|---|
| 7319 | //BIF_CFG_DEV0_EPF1_PCIE_DLF_ENH_CAP_LIST |
|---|
| 7320 | #define BIF_CFG_DEV0_EPF1_PCIE_DLF_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 7321 | #define BIF_CFG_DEV0_EPF1_PCIE_DLF_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 7322 | #define BIF_CFG_DEV0_EPF1_PCIE_DLF_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 7323 | #define BIF_CFG_DEV0_EPF1_PCIE_DLF_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 7324 | #define BIF_CFG_DEV0_EPF1_PCIE_DLF_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 7325 | #define BIF_CFG_DEV0_EPF1_PCIE_DLF_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 7326 | //BIF_CFG_DEV0_EPF1_DATA_LINK_FEATURE_CAP |
|---|
| 7327 | #define BIF_CFG_DEV0_EPF1_DATA_LINK_FEATURE_CAP__LOCAL_DLF_SUPPORTED__SHIFT 0x0 |
|---|
| 7328 | #define BIF_CFG_DEV0_EPF1_DATA_LINK_FEATURE_CAP__DLF_EXCHANGE_ENABLE__SHIFT 0x1f |
|---|
| 7329 | #define BIF_CFG_DEV0_EPF1_DATA_LINK_FEATURE_CAP__LOCAL_DLF_SUPPORTED_MASK 0x007FFFFFL |
|---|
| 7330 | #define BIF_CFG_DEV0_EPF1_DATA_LINK_FEATURE_CAP__DLF_EXCHANGE_ENABLE_MASK 0x80000000L |
|---|
| 7331 | //BIF_CFG_DEV0_EPF1_DATA_LINK_FEATURE_STATUS |
|---|
| 7332 | #define BIF_CFG_DEV0_EPF1_DATA_LINK_FEATURE_STATUS__REMOTE_DLF_SUPPORTED__SHIFT 0x0 |
|---|
| 7333 | #define BIF_CFG_DEV0_EPF1_DATA_LINK_FEATURE_STATUS__REMOTE_DLF_SUPPORTED_VALID__SHIFT 0x1f |
|---|
| 7334 | #define BIF_CFG_DEV0_EPF1_DATA_LINK_FEATURE_STATUS__REMOTE_DLF_SUPPORTED_MASK 0x007FFFFFL |
|---|
| 7335 | #define BIF_CFG_DEV0_EPF1_DATA_LINK_FEATURE_STATUS__REMOTE_DLF_SUPPORTED_VALID_MASK 0x80000000L |
|---|
| 7336 | //BIF_CFG_DEV0_EPF1_PCIE_PHY_16GT_ENH_CAP_LIST |
|---|
| 7337 | #define BIF_CFG_DEV0_EPF1_PCIE_PHY_16GT_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 7338 | #define BIF_CFG_DEV0_EPF1_PCIE_PHY_16GT_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 7339 | #define BIF_CFG_DEV0_EPF1_PCIE_PHY_16GT_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 7340 | #define BIF_CFG_DEV0_EPF1_PCIE_PHY_16GT_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 7341 | #define BIF_CFG_DEV0_EPF1_PCIE_PHY_16GT_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 7342 | #define BIF_CFG_DEV0_EPF1_PCIE_PHY_16GT_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 7343 | //BIF_CFG_DEV0_EPF1_LINK_CAP_16GT |
|---|
| 7344 | #define BIF_CFG_DEV0_EPF1_LINK_CAP_16GT__RESERVED__SHIFT 0x0 |
|---|
| 7345 | #define BIF_CFG_DEV0_EPF1_LINK_CAP_16GT__RESERVED_MASK 0xFFFFFFFFL |
|---|
| 7346 | //BIF_CFG_DEV0_EPF1_LINK_CNTL_16GT |
|---|
| 7347 | #define BIF_CFG_DEV0_EPF1_LINK_CNTL_16GT__RESERVED__SHIFT 0x0 |
|---|
| 7348 | #define BIF_CFG_DEV0_EPF1_LINK_CNTL_16GT__RESERVED_MASK 0xFFFFFFFFL |
|---|
| 7349 | //BIF_CFG_DEV0_EPF1_LINK_STATUS_16GT |
|---|
| 7350 | #define BIF_CFG_DEV0_EPF1_LINK_STATUS_16GT__EQUALIZATION_COMPLETE_16GT__SHIFT 0x0 |
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|---|
| 7793 | #define BIF_CFG_DEV0_EPF1_PCIE_VF_RESIZE_BAR3_CNTL__VF_BAR_SIZE_MASK 0x00003F00L |
|---|
| 7794 | #define BIF_CFG_DEV0_EPF1_PCIE_VF_RESIZE_BAR3_CNTL__VF_BAR_SIZE_SUPPORTED_UPPER_MASK 0xFFFF0000L |
|---|
| 7795 | //BIF_CFG_DEV0_EPF1_PCIE_VF_RESIZE_BAR4_CAP |
|---|
| 7796 | #define BIF_CFG_DEV0_EPF1_PCIE_VF_RESIZE_BAR4_CAP__VF_BAR_SIZE_SUPPORTED__SHIFT 0x4 |
|---|
| 7797 | #define BIF_CFG_DEV0_EPF1_PCIE_VF_RESIZE_BAR4_CAP__VF_BAR_SIZE_SUPPORTED_MASK 0xFFFFFFF0L |
|---|
| 7798 | //BIF_CFG_DEV0_EPF1_PCIE_VF_RESIZE_BAR4_CNTL |
|---|
| 7799 | #define BIF_CFG_DEV0_EPF1_PCIE_VF_RESIZE_BAR4_CNTL__VF_BAR_INDEX__SHIFT 0x0 |
|---|
| 7800 | #define BIF_CFG_DEV0_EPF1_PCIE_VF_RESIZE_BAR4_CNTL__VF_BAR_TOTAL_NUM__SHIFT 0x5 |
|---|
| 7801 | #define BIF_CFG_DEV0_EPF1_PCIE_VF_RESIZE_BAR4_CNTL__VF_BAR_SIZE__SHIFT 0x8 |
|---|
| 7802 | #define BIF_CFG_DEV0_EPF1_PCIE_VF_RESIZE_BAR4_CNTL__VF_BAR_SIZE_SUPPORTED_UPPER__SHIFT 0x10 |
|---|
| 7803 | #define BIF_CFG_DEV0_EPF1_PCIE_VF_RESIZE_BAR4_CNTL__VF_BAR_INDEX_MASK 0x00000007L |
|---|
| 7804 | #define BIF_CFG_DEV0_EPF1_PCIE_VF_RESIZE_BAR4_CNTL__VF_BAR_TOTAL_NUM_MASK 0x000000E0L |
|---|
| 7805 | #define BIF_CFG_DEV0_EPF1_PCIE_VF_RESIZE_BAR4_CNTL__VF_BAR_SIZE_MASK 0x00003F00L |
|---|
| 7806 | #define BIF_CFG_DEV0_EPF1_PCIE_VF_RESIZE_BAR4_CNTL__VF_BAR_SIZE_SUPPORTED_UPPER_MASK 0xFFFF0000L |
|---|
| 7807 | //BIF_CFG_DEV0_EPF1_PCIE_VF_RESIZE_BAR5_CAP |
|---|
| 7808 | #define BIF_CFG_DEV0_EPF1_PCIE_VF_RESIZE_BAR5_CAP__VF_BAR_SIZE_SUPPORTED__SHIFT 0x4 |
|---|
| 7809 | #define BIF_CFG_DEV0_EPF1_PCIE_VF_RESIZE_BAR5_CAP__VF_BAR_SIZE_SUPPORTED_MASK 0xFFFFFFF0L |
|---|
| 7810 | //BIF_CFG_DEV0_EPF1_PCIE_VF_RESIZE_BAR5_CNTL |
|---|
| 7811 | #define BIF_CFG_DEV0_EPF1_PCIE_VF_RESIZE_BAR5_CNTL__VF_BAR_INDEX__SHIFT 0x0 |
|---|
| 7812 | #define BIF_CFG_DEV0_EPF1_PCIE_VF_RESIZE_BAR5_CNTL__VF_BAR_TOTAL_NUM__SHIFT 0x5 |
|---|
| 7813 | #define BIF_CFG_DEV0_EPF1_PCIE_VF_RESIZE_BAR5_CNTL__VF_BAR_SIZE__SHIFT 0x8 |
|---|
| 7814 | #define BIF_CFG_DEV0_EPF1_PCIE_VF_RESIZE_BAR5_CNTL__VF_BAR_SIZE_SUPPORTED_UPPER__SHIFT 0x10 |
|---|
| 7815 | #define BIF_CFG_DEV0_EPF1_PCIE_VF_RESIZE_BAR5_CNTL__VF_BAR_INDEX_MASK 0x00000007L |
|---|
| 7816 | #define BIF_CFG_DEV0_EPF1_PCIE_VF_RESIZE_BAR5_CNTL__VF_BAR_TOTAL_NUM_MASK 0x000000E0L |
|---|
| 7817 | #define BIF_CFG_DEV0_EPF1_PCIE_VF_RESIZE_BAR5_CNTL__VF_BAR_SIZE_MASK 0x00003F00L |
|---|
| 7818 | #define BIF_CFG_DEV0_EPF1_PCIE_VF_RESIZE_BAR5_CNTL__VF_BAR_SIZE_SUPPORTED_UPPER_MASK 0xFFFF0000L |
|---|
| 7819 | //BIF_CFG_DEV0_EPF1_PCIE_VF_RESIZE_BAR6_CAP |
|---|
| 7820 | #define BIF_CFG_DEV0_EPF1_PCIE_VF_RESIZE_BAR6_CAP__VF_BAR_SIZE_SUPPORTED__SHIFT 0x4 |
|---|
| 7821 | #define BIF_CFG_DEV0_EPF1_PCIE_VF_RESIZE_BAR6_CAP__VF_BAR_SIZE_SUPPORTED_MASK 0xFFFFFFF0L |
|---|
| 7822 | //BIF_CFG_DEV0_EPF1_PCIE_VF_RESIZE_BAR6_CNTL |
|---|
| 7823 | #define BIF_CFG_DEV0_EPF1_PCIE_VF_RESIZE_BAR6_CNTL__VF_BAR_INDEX__SHIFT 0x0 |
|---|
| 7824 | #define BIF_CFG_DEV0_EPF1_PCIE_VF_RESIZE_BAR6_CNTL__VF_BAR_TOTAL_NUM__SHIFT 0x5 |
|---|
| 7825 | #define BIF_CFG_DEV0_EPF1_PCIE_VF_RESIZE_BAR6_CNTL__VF_BAR_SIZE__SHIFT 0x8 |
|---|
| 7826 | #define BIF_CFG_DEV0_EPF1_PCIE_VF_RESIZE_BAR6_CNTL__VF_BAR_SIZE_SUPPORTED_UPPER__SHIFT 0x10 |
|---|
| 7827 | #define BIF_CFG_DEV0_EPF1_PCIE_VF_RESIZE_BAR6_CNTL__VF_BAR_INDEX_MASK 0x00000007L |
|---|
| 7828 | #define BIF_CFG_DEV0_EPF1_PCIE_VF_RESIZE_BAR6_CNTL__VF_BAR_TOTAL_NUM_MASK 0x000000E0L |
|---|
| 7829 | #define BIF_CFG_DEV0_EPF1_PCIE_VF_RESIZE_BAR6_CNTL__VF_BAR_SIZE_MASK 0x00003F00L |
|---|
| 7830 | #define BIF_CFG_DEV0_EPF1_PCIE_VF_RESIZE_BAR6_CNTL__VF_BAR_SIZE_SUPPORTED_UPPER_MASK 0xFFFF0000L |
|---|
| 7831 | |
|---|
| 7832 | |
|---|
| 7833 | // addressBlock: nbio_nbif0_bif_cfg_dev0_epf2_bifcfgdecp |
|---|
| 7834 | //BIF_CFG_DEV0_EPF2_VENDOR_ID |
|---|
| 7835 | #define BIF_CFG_DEV0_EPF2_VENDOR_ID__VENDOR_ID__SHIFT 0x0 |
|---|
| 7836 | #define BIF_CFG_DEV0_EPF2_VENDOR_ID__VENDOR_ID_MASK 0xFFFFL |
|---|
| 7837 | //BIF_CFG_DEV0_EPF2_DEVICE_ID |
|---|
| 7838 | #define BIF_CFG_DEV0_EPF2_DEVICE_ID__DEVICE_ID__SHIFT 0x0 |
|---|
| 7839 | #define BIF_CFG_DEV0_EPF2_DEVICE_ID__DEVICE_ID_MASK 0xFFFFL |
|---|
| 7840 | //BIF_CFG_DEV0_EPF2_COMMAND |
|---|
| 7841 | #define BIF_CFG_DEV0_EPF2_COMMAND__IO_ACCESS_EN__SHIFT 0x0 |
|---|
| 7842 | #define BIF_CFG_DEV0_EPF2_COMMAND__MEM_ACCESS_EN__SHIFT 0x1 |
|---|
| 7843 | #define BIF_CFG_DEV0_EPF2_COMMAND__BUS_MASTER_EN__SHIFT 0x2 |
|---|
| 7844 | #define BIF_CFG_DEV0_EPF2_COMMAND__SPECIAL_CYCLE_EN__SHIFT 0x3 |
|---|
| 7845 | #define BIF_CFG_DEV0_EPF2_COMMAND__MEM_WRITE_INVALIDATE_EN__SHIFT 0x4 |
|---|
| 7846 | #define BIF_CFG_DEV0_EPF2_COMMAND__PAL_SNOOP_EN__SHIFT 0x5 |
|---|
| 7847 | #define BIF_CFG_DEV0_EPF2_COMMAND__PARITY_ERROR_RESPONSE__SHIFT 0x6 |
|---|
| 7848 | #define BIF_CFG_DEV0_EPF2_COMMAND__AD_STEPPING__SHIFT 0x7 |
|---|
| 7849 | #define BIF_CFG_DEV0_EPF2_COMMAND__SERR_EN__SHIFT 0x8 |
|---|
| 7850 | #define BIF_CFG_DEV0_EPF2_COMMAND__FAST_B2B_EN__SHIFT 0x9 |
|---|
| 7851 | #define BIF_CFG_DEV0_EPF2_COMMAND__INT_DIS__SHIFT 0xa |
|---|
| 7852 | #define BIF_CFG_DEV0_EPF2_COMMAND__IO_ACCESS_EN_MASK 0x0001L |
|---|
| 7853 | #define BIF_CFG_DEV0_EPF2_COMMAND__MEM_ACCESS_EN_MASK 0x0002L |
|---|
| 7854 | #define BIF_CFG_DEV0_EPF2_COMMAND__BUS_MASTER_EN_MASK 0x0004L |
|---|
| 7855 | #define BIF_CFG_DEV0_EPF2_COMMAND__SPECIAL_CYCLE_EN_MASK 0x0008L |
|---|
| 7856 | #define BIF_CFG_DEV0_EPF2_COMMAND__MEM_WRITE_INVALIDATE_EN_MASK 0x0010L |
|---|
| 7857 | #define BIF_CFG_DEV0_EPF2_COMMAND__PAL_SNOOP_EN_MASK 0x0020L |
|---|
| 7858 | #define BIF_CFG_DEV0_EPF2_COMMAND__PARITY_ERROR_RESPONSE_MASK 0x0040L |
|---|
| 7859 | #define BIF_CFG_DEV0_EPF2_COMMAND__AD_STEPPING_MASK 0x0080L |
|---|
| 7860 | #define BIF_CFG_DEV0_EPF2_COMMAND__SERR_EN_MASK 0x0100L |
|---|
| 7861 | #define BIF_CFG_DEV0_EPF2_COMMAND__FAST_B2B_EN_MASK 0x0200L |
|---|
| 7862 | #define BIF_CFG_DEV0_EPF2_COMMAND__INT_DIS_MASK 0x0400L |
|---|
| 7863 | //BIF_CFG_DEV0_EPF2_STATUS |
|---|
| 7864 | #define BIF_CFG_DEV0_EPF2_STATUS__IMMEDIATE_READINESS__SHIFT 0x0 |
|---|
| 7865 | #define BIF_CFG_DEV0_EPF2_STATUS__INT_STATUS__SHIFT 0x3 |
|---|
| 7866 | #define BIF_CFG_DEV0_EPF2_STATUS__CAP_LIST__SHIFT 0x4 |
|---|
| 7867 | #define BIF_CFG_DEV0_EPF2_STATUS__PCI_66_CAP__SHIFT 0x5 |
|---|
| 7868 | #define BIF_CFG_DEV0_EPF2_STATUS__FAST_BACK_CAPABLE__SHIFT 0x7 |
|---|
| 7869 | #define BIF_CFG_DEV0_EPF2_STATUS__MASTER_DATA_PARITY_ERROR__SHIFT 0x8 |
|---|
| 7870 | #define BIF_CFG_DEV0_EPF2_STATUS__DEVSEL_TIMING__SHIFT 0x9 |
|---|
| 7871 | #define BIF_CFG_DEV0_EPF2_STATUS__SIGNAL_TARGET_ABORT__SHIFT 0xb |
|---|
| 7872 | #define BIF_CFG_DEV0_EPF2_STATUS__RECEIVED_TARGET_ABORT__SHIFT 0xc |
|---|
| 7873 | #define BIF_CFG_DEV0_EPF2_STATUS__RECEIVED_MASTER_ABORT__SHIFT 0xd |
|---|
| 7874 | #define BIF_CFG_DEV0_EPF2_STATUS__SIGNALED_SYSTEM_ERROR__SHIFT 0xe |
|---|
| 7875 | #define BIF_CFG_DEV0_EPF2_STATUS__PARITY_ERROR_DETECTED__SHIFT 0xf |
|---|
| 7876 | #define BIF_CFG_DEV0_EPF2_STATUS__IMMEDIATE_READINESS_MASK 0x0001L |
|---|
| 7877 | #define BIF_CFG_DEV0_EPF2_STATUS__INT_STATUS_MASK 0x0008L |
|---|
| 7878 | #define BIF_CFG_DEV0_EPF2_STATUS__CAP_LIST_MASK 0x0010L |
|---|
| 7879 | #define BIF_CFG_DEV0_EPF2_STATUS__PCI_66_CAP_MASK 0x0020L |
|---|
| 7880 | #define BIF_CFG_DEV0_EPF2_STATUS__FAST_BACK_CAPABLE_MASK 0x0080L |
|---|
| 7881 | #define BIF_CFG_DEV0_EPF2_STATUS__MASTER_DATA_PARITY_ERROR_MASK 0x0100L |
|---|
| 7882 | #define BIF_CFG_DEV0_EPF2_STATUS__DEVSEL_TIMING_MASK 0x0600L |
|---|
| 7883 | #define BIF_CFG_DEV0_EPF2_STATUS__SIGNAL_TARGET_ABORT_MASK 0x0800L |
|---|
| 7884 | #define BIF_CFG_DEV0_EPF2_STATUS__RECEIVED_TARGET_ABORT_MASK 0x1000L |
|---|
| 7885 | #define BIF_CFG_DEV0_EPF2_STATUS__RECEIVED_MASTER_ABORT_MASK 0x2000L |
|---|
| 7886 | #define BIF_CFG_DEV0_EPF2_STATUS__SIGNALED_SYSTEM_ERROR_MASK 0x4000L |
|---|
| 7887 | #define BIF_CFG_DEV0_EPF2_STATUS__PARITY_ERROR_DETECTED_MASK 0x8000L |
|---|
| 7888 | //BIF_CFG_DEV0_EPF2_REVISION_ID |
|---|
| 7889 | #define BIF_CFG_DEV0_EPF2_REVISION_ID__MINOR_REV_ID__SHIFT 0x0 |
|---|
| 7890 | #define BIF_CFG_DEV0_EPF2_REVISION_ID__MAJOR_REV_ID__SHIFT 0x4 |
|---|
| 7891 | #define BIF_CFG_DEV0_EPF2_REVISION_ID__MINOR_REV_ID_MASK 0x0FL |
|---|
| 7892 | #define BIF_CFG_DEV0_EPF2_REVISION_ID__MAJOR_REV_ID_MASK 0xF0L |
|---|
| 7893 | //BIF_CFG_DEV0_EPF2_PROG_INTERFACE |
|---|
| 7894 | #define BIF_CFG_DEV0_EPF2_PROG_INTERFACE__PROG_INTERFACE__SHIFT 0x0 |
|---|
| 7895 | #define BIF_CFG_DEV0_EPF2_PROG_INTERFACE__PROG_INTERFACE_MASK 0xFFL |
|---|
| 7896 | //BIF_CFG_DEV0_EPF2_SUB_CLASS |
|---|
| 7897 | #define BIF_CFG_DEV0_EPF2_SUB_CLASS__SUB_CLASS__SHIFT 0x0 |
|---|
| 7898 | #define BIF_CFG_DEV0_EPF2_SUB_CLASS__SUB_CLASS_MASK 0xFFL |
|---|
| 7899 | //BIF_CFG_DEV0_EPF2_BASE_CLASS |
|---|
| 7900 | #define BIF_CFG_DEV0_EPF2_BASE_CLASS__BASE_CLASS__SHIFT 0x0 |
|---|
| 7901 | #define BIF_CFG_DEV0_EPF2_BASE_CLASS__BASE_CLASS_MASK 0xFFL |
|---|
| 7902 | //BIF_CFG_DEV0_EPF2_CACHE_LINE |
|---|
| 7903 | #define BIF_CFG_DEV0_EPF2_CACHE_LINE__CACHE_LINE_SIZE__SHIFT 0x0 |
|---|
| 7904 | #define BIF_CFG_DEV0_EPF2_CACHE_LINE__CACHE_LINE_SIZE_MASK 0xFFL |
|---|
| 7905 | //BIF_CFG_DEV0_EPF2_LATENCY |
|---|
| 7906 | #define BIF_CFG_DEV0_EPF2_LATENCY__LATENCY_TIMER__SHIFT 0x0 |
|---|
| 7907 | #define BIF_CFG_DEV0_EPF2_LATENCY__LATENCY_TIMER_MASK 0xFFL |
|---|
| 7908 | //BIF_CFG_DEV0_EPF2_HEADER |
|---|
| 7909 | #define 0x0 |
|---|
| 7910 | #define 0x7 |
|---|
| 7911 | #define 0x7FL |
|---|
| 7912 | #define 0x80L |
|---|
| 7913 | //BIF_CFG_DEV0_EPF2_BIST |
|---|
| 7914 | #define BIF_CFG_DEV0_EPF2_BIST__BIST_COMP__SHIFT 0x0 |
|---|
| 7915 | #define BIF_CFG_DEV0_EPF2_BIST__BIST_STRT__SHIFT 0x6 |
|---|
| 7916 | #define BIF_CFG_DEV0_EPF2_BIST__BIST_CAP__SHIFT 0x7 |
|---|
| 7917 | #define BIF_CFG_DEV0_EPF2_BIST__BIST_COMP_MASK 0x0FL |
|---|
| 7918 | #define BIF_CFG_DEV0_EPF2_BIST__BIST_STRT_MASK 0x40L |
|---|
| 7919 | #define BIF_CFG_DEV0_EPF2_BIST__BIST_CAP_MASK 0x80L |
|---|
| 7920 | //BIF_CFG_DEV0_EPF2_BASE_ADDR_1 |
|---|
| 7921 | #define BIF_CFG_DEV0_EPF2_BASE_ADDR_1__BASE_ADDR__SHIFT 0x0 |
|---|
| 7922 | #define BIF_CFG_DEV0_EPF2_BASE_ADDR_1__BASE_ADDR_MASK 0xFFFFFFFFL |
|---|
| 7923 | //BIF_CFG_DEV0_EPF2_BASE_ADDR_2 |
|---|
| 7924 | #define BIF_CFG_DEV0_EPF2_BASE_ADDR_2__BASE_ADDR__SHIFT 0x0 |
|---|
| 7925 | #define BIF_CFG_DEV0_EPF2_BASE_ADDR_2__BASE_ADDR_MASK 0xFFFFFFFFL |
|---|
| 7926 | //BIF_CFG_DEV0_EPF2_BASE_ADDR_3 |
|---|
| 7927 | #define BIF_CFG_DEV0_EPF2_BASE_ADDR_3__BASE_ADDR__SHIFT 0x0 |
|---|
| 7928 | #define BIF_CFG_DEV0_EPF2_BASE_ADDR_3__BASE_ADDR_MASK 0xFFFFFFFFL |
|---|
| 7929 | //BIF_CFG_DEV0_EPF2_BASE_ADDR_4 |
|---|
| 7930 | #define BIF_CFG_DEV0_EPF2_BASE_ADDR_4__BASE_ADDR__SHIFT 0x0 |
|---|
| 7931 | #define BIF_CFG_DEV0_EPF2_BASE_ADDR_4__BASE_ADDR_MASK 0xFFFFFFFFL |
|---|
| 7932 | //BIF_CFG_DEV0_EPF2_BASE_ADDR_5 |
|---|
| 7933 | #define BIF_CFG_DEV0_EPF2_BASE_ADDR_5__BASE_ADDR__SHIFT 0x0 |
|---|
| 7934 | #define BIF_CFG_DEV0_EPF2_BASE_ADDR_5__BASE_ADDR_MASK 0xFFFFFFFFL |
|---|
| 7935 | //BIF_CFG_DEV0_EPF2_BASE_ADDR_6 |
|---|
| 7936 | #define BIF_CFG_DEV0_EPF2_BASE_ADDR_6__BASE_ADDR__SHIFT 0x0 |
|---|
| 7937 | #define BIF_CFG_DEV0_EPF2_BASE_ADDR_6__BASE_ADDR_MASK 0xFFFFFFFFL |
|---|
| 7938 | //BIF_CFG_DEV0_EPF2_CARDBUS_CIS_PTR |
|---|
| 7939 | #define BIF_CFG_DEV0_EPF2_CARDBUS_CIS_PTR__CARDBUS_CIS_PTR__SHIFT 0x0 |
|---|
| 7940 | #define BIF_CFG_DEV0_EPF2_CARDBUS_CIS_PTR__CARDBUS_CIS_PTR_MASK 0xFFFFFFFFL |
|---|
| 7941 | //BIF_CFG_DEV0_EPF2_ADAPTER_ID |
|---|
| 7942 | #define BIF_CFG_DEV0_EPF2_ADAPTER_ID__SUBSYSTEM_VENDOR_ID__SHIFT 0x0 |
|---|
| 7943 | #define BIF_CFG_DEV0_EPF2_ADAPTER_ID__SUBSYSTEM_ID__SHIFT 0x10 |
|---|
| 7944 | #define BIF_CFG_DEV0_EPF2_ADAPTER_ID__SUBSYSTEM_VENDOR_ID_MASK 0x0000FFFFL |
|---|
| 7945 | #define BIF_CFG_DEV0_EPF2_ADAPTER_ID__SUBSYSTEM_ID_MASK 0xFFFF0000L |
|---|
| 7946 | //BIF_CFG_DEV0_EPF2_ROM_BASE_ADDR |
|---|
| 7947 | #define BIF_CFG_DEV0_EPF2_ROM_BASE_ADDR__BASE_ADDR__SHIFT 0x0 |
|---|
| 7948 | #define BIF_CFG_DEV0_EPF2_ROM_BASE_ADDR__BASE_ADDR_MASK 0xFFFFFFFFL |
|---|
| 7949 | //BIF_CFG_DEV0_EPF2_CAP_PTR |
|---|
| 7950 | #define BIF_CFG_DEV0_EPF2_CAP_PTR__CAP_PTR__SHIFT 0x0 |
|---|
| 7951 | #define BIF_CFG_DEV0_EPF2_CAP_PTR__CAP_PTR_MASK 0xFFL |
|---|
| 7952 | //BIF_CFG_DEV0_EPF2_INTERRUPT_LINE |
|---|
| 7953 | #define BIF_CFG_DEV0_EPF2_INTERRUPT_LINE__INTERRUPT_LINE__SHIFT 0x0 |
|---|
| 7954 | #define BIF_CFG_DEV0_EPF2_INTERRUPT_LINE__INTERRUPT_LINE_MASK 0xFFL |
|---|
| 7955 | //BIF_CFG_DEV0_EPF2_INTERRUPT_PIN |
|---|
| 7956 | #define BIF_CFG_DEV0_EPF2_INTERRUPT_PIN__INTERRUPT_PIN__SHIFT 0x0 |
|---|
| 7957 | #define BIF_CFG_DEV0_EPF2_INTERRUPT_PIN__INTERRUPT_PIN_MASK 0xFFL |
|---|
| 7958 | //BIF_CFG_DEV0_EPF2_MIN_GRANT |
|---|
| 7959 | #define BIF_CFG_DEV0_EPF2_MIN_GRANT__MIN_GNT__SHIFT 0x0 |
|---|
| 7960 | #define BIF_CFG_DEV0_EPF2_MIN_GRANT__MIN_GNT_MASK 0xFFL |
|---|
| 7961 | //BIF_CFG_DEV0_EPF2_MAX_LATENCY |
|---|
| 7962 | #define BIF_CFG_DEV0_EPF2_MAX_LATENCY__MAX_LAT__SHIFT 0x0 |
|---|
| 7963 | #define BIF_CFG_DEV0_EPF2_MAX_LATENCY__MAX_LAT_MASK 0xFFL |
|---|
| 7964 | //BIF_CFG_DEV0_EPF2_VENDOR_CAP_LIST |
|---|
| 7965 | #define BIF_CFG_DEV0_EPF2_VENDOR_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 7966 | #define BIF_CFG_DEV0_EPF2_VENDOR_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
|---|
| 7967 | #define BIF_CFG_DEV0_EPF2_VENDOR_CAP_LIST__LENGTH__SHIFT 0x10 |
|---|
| 7968 | #define BIF_CFG_DEV0_EPF2_VENDOR_CAP_LIST__CAP_ID_MASK 0x000000FFL |
|---|
| 7969 | #define BIF_CFG_DEV0_EPF2_VENDOR_CAP_LIST__NEXT_PTR_MASK 0x0000FF00L |
|---|
| 7970 | #define BIF_CFG_DEV0_EPF2_VENDOR_CAP_LIST__LENGTH_MASK 0x00FF0000L |
|---|
| 7971 | //BIF_CFG_DEV0_EPF2_ADAPTER_ID_W |
|---|
| 7972 | #define BIF_CFG_DEV0_EPF2_ADAPTER_ID_W__SUBSYSTEM_VENDOR_ID__SHIFT 0x0 |
|---|
| 7973 | #define BIF_CFG_DEV0_EPF2_ADAPTER_ID_W__SUBSYSTEM_ID__SHIFT 0x10 |
|---|
| 7974 | #define BIF_CFG_DEV0_EPF2_ADAPTER_ID_W__SUBSYSTEM_VENDOR_ID_MASK 0x0000FFFFL |
|---|
| 7975 | #define BIF_CFG_DEV0_EPF2_ADAPTER_ID_W__SUBSYSTEM_ID_MASK 0xFFFF0000L |
|---|
| 7976 | //BIF_CFG_DEV0_EPF2_PMI_CAP_LIST |
|---|
| 7977 | #define BIF_CFG_DEV0_EPF2_PMI_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 7978 | #define BIF_CFG_DEV0_EPF2_PMI_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
|---|
| 7979 | #define BIF_CFG_DEV0_EPF2_PMI_CAP_LIST__CAP_ID_MASK 0x00FFL |
|---|
| 7980 | #define BIF_CFG_DEV0_EPF2_PMI_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
|---|
| 7981 | //BIF_CFG_DEV0_EPF2_PMI_CAP |
|---|
| 7982 | #define BIF_CFG_DEV0_EPF2_PMI_CAP__VERSION__SHIFT 0x0 |
|---|
| 7983 | #define BIF_CFG_DEV0_EPF2_PMI_CAP__PME_CLOCK__SHIFT 0x3 |
|---|
| 7984 | #define BIF_CFG_DEV0_EPF2_PMI_CAP__IMMEDIATE_READINESS_ON_RETURN_TO_D0__SHIFT 0x4 |
|---|
| 7985 | #define BIF_CFG_DEV0_EPF2_PMI_CAP__DEV_SPECIFIC_INIT__SHIFT 0x5 |
|---|
| 7986 | #define BIF_CFG_DEV0_EPF2_PMI_CAP__AUX_CURRENT__SHIFT 0x6 |
|---|
| 7987 | #define BIF_CFG_DEV0_EPF2_PMI_CAP__D1_SUPPORT__SHIFT 0x9 |
|---|
| 7988 | #define BIF_CFG_DEV0_EPF2_PMI_CAP__D2_SUPPORT__SHIFT 0xa |
|---|
| 7989 | #define BIF_CFG_DEV0_EPF2_PMI_CAP__PME_SUPPORT__SHIFT 0xb |
|---|
| 7990 | #define BIF_CFG_DEV0_EPF2_PMI_CAP__VERSION_MASK 0x0007L |
|---|
| 7991 | #define BIF_CFG_DEV0_EPF2_PMI_CAP__PME_CLOCK_MASK 0x0008L |
|---|
| 7992 | #define BIF_CFG_DEV0_EPF2_PMI_CAP__IMMEDIATE_READINESS_ON_RETURN_TO_D0_MASK 0x0010L |
|---|
| 7993 | #define BIF_CFG_DEV0_EPF2_PMI_CAP__DEV_SPECIFIC_INIT_MASK 0x0020L |
|---|
| 7994 | #define BIF_CFG_DEV0_EPF2_PMI_CAP__AUX_CURRENT_MASK 0x01C0L |
|---|
| 7995 | #define BIF_CFG_DEV0_EPF2_PMI_CAP__D1_SUPPORT_MASK 0x0200L |
|---|
| 7996 | #define BIF_CFG_DEV0_EPF2_PMI_CAP__D2_SUPPORT_MASK 0x0400L |
|---|
| 7997 | #define BIF_CFG_DEV0_EPF2_PMI_CAP__PME_SUPPORT_MASK 0xF800L |
|---|
| 7998 | //BIF_CFG_DEV0_EPF2_PMI_STATUS_CNTL |
|---|
| 7999 | #define BIF_CFG_DEV0_EPF2_PMI_STATUS_CNTL__POWER_STATE__SHIFT 0x0 |
|---|
| 8000 | #define BIF_CFG_DEV0_EPF2_PMI_STATUS_CNTL__NO_SOFT_RESET__SHIFT 0x3 |
|---|
| 8001 | #define BIF_CFG_DEV0_EPF2_PMI_STATUS_CNTL__PME_EN__SHIFT 0x8 |
|---|
| 8002 | #define BIF_CFG_DEV0_EPF2_PMI_STATUS_CNTL__DATA_SELECT__SHIFT 0x9 |
|---|
| 8003 | #define BIF_CFG_DEV0_EPF2_PMI_STATUS_CNTL__DATA_SCALE__SHIFT 0xd |
|---|
| 8004 | #define BIF_CFG_DEV0_EPF2_PMI_STATUS_CNTL__PME_STATUS__SHIFT 0xf |
|---|
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|---|
| 8008 | #define BIF_CFG_DEV0_EPF2_PMI_STATUS_CNTL__POWER_STATE_MASK 0x00000003L |
|---|
| 8009 | #define BIF_CFG_DEV0_EPF2_PMI_STATUS_CNTL__NO_SOFT_RESET_MASK 0x00000008L |
|---|
| 8010 | #define BIF_CFG_DEV0_EPF2_PMI_STATUS_CNTL__PME_EN_MASK 0x00000100L |
|---|
| 8011 | #define BIF_CFG_DEV0_EPF2_PMI_STATUS_CNTL__DATA_SELECT_MASK 0x00001E00L |
|---|
| 8012 | #define BIF_CFG_DEV0_EPF2_PMI_STATUS_CNTL__DATA_SCALE_MASK 0x00006000L |
|---|
| 8013 | #define BIF_CFG_DEV0_EPF2_PMI_STATUS_CNTL__PME_STATUS_MASK 0x00008000L |
|---|
| 8014 | #define BIF_CFG_DEV0_EPF2_PMI_STATUS_CNTL__B2_B3_SUPPORT_MASK 0x00400000L |
|---|
| 8015 | #define BIF_CFG_DEV0_EPF2_PMI_STATUS_CNTL__BUS_PWR_EN_MASK 0x00800000L |
|---|
| 8016 | #define BIF_CFG_DEV0_EPF2_PMI_STATUS_CNTL__PMI_DATA_MASK 0xFF000000L |
|---|
| 8017 | //BIF_CFG_DEV0_EPF2_SBRN |
|---|
| 8018 | #define BIF_CFG_DEV0_EPF2_SBRN__SBRN__SHIFT 0x0 |
|---|
| 8019 | #define BIF_CFG_DEV0_EPF2_SBRN__SBRN_MASK 0xFFL |
|---|
| 8020 | //BIF_CFG_DEV0_EPF2_FLADJ |
|---|
| 8021 | #define BIF_CFG_DEV0_EPF2_FLADJ__FLADJ__SHIFT 0x0 |
|---|
| 8022 | #define BIF_CFG_DEV0_EPF2_FLADJ__NFC__SHIFT 0x6 |
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| 8023 | #define BIF_CFG_DEV0_EPF2_FLADJ__FLADJ_MASK 0x3FL |
|---|
| 8024 | #define BIF_CFG_DEV0_EPF2_FLADJ__NFC_MASK 0x40L |
|---|
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|---|
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|---|
| 8028 | #define BIF_CFG_DEV0_EPF2_DBESL_DBESLD__DBESL_MASK 0x0FL |
|---|
| 8029 | #define BIF_CFG_DEV0_EPF2_DBESL_DBESLD__DBESLD_MASK 0xF0L |
|---|
| 8030 | //BIF_CFG_DEV0_EPF2_PCIE_CAP_LIST |
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| 8031 | #define BIF_CFG_DEV0_EPF2_PCIE_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 8032 | #define BIF_CFG_DEV0_EPF2_PCIE_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
|---|
| 8033 | #define BIF_CFG_DEV0_EPF2_PCIE_CAP_LIST__CAP_ID_MASK 0x00FFL |
|---|
| 8034 | #define BIF_CFG_DEV0_EPF2_PCIE_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
|---|
| 8035 | //BIF_CFG_DEV0_EPF2_PCIE_CAP |
|---|
| 8036 | #define BIF_CFG_DEV0_EPF2_PCIE_CAP__VERSION__SHIFT 0x0 |
|---|
| 8037 | #define BIF_CFG_DEV0_EPF2_PCIE_CAP__DEVICE_TYPE__SHIFT 0x4 |
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| 8038 | #define BIF_CFG_DEV0_EPF2_PCIE_CAP__SLOT_IMPLEMENTED__SHIFT 0x8 |
|---|
| 8039 | #define BIF_CFG_DEV0_EPF2_PCIE_CAP__INT_MESSAGE_NUM__SHIFT 0x9 |
|---|
| 8040 | #define BIF_CFG_DEV0_EPF2_PCIE_CAP__VERSION_MASK 0x000FL |
|---|
| 8041 | #define BIF_CFG_DEV0_EPF2_PCIE_CAP__DEVICE_TYPE_MASK 0x00F0L |
|---|
| 8042 | #define BIF_CFG_DEV0_EPF2_PCIE_CAP__SLOT_IMPLEMENTED_MASK 0x0100L |
|---|
| 8043 | #define BIF_CFG_DEV0_EPF2_PCIE_CAP__INT_MESSAGE_NUM_MASK 0x3E00L |
|---|
| 8044 | //BIF_CFG_DEV0_EPF2_DEVICE_CAP |
|---|
| 8045 | #define BIF_CFG_DEV0_EPF2_DEVICE_CAP__MAX_PAYLOAD_SUPPORT__SHIFT 0x0 |
|---|
| 8046 | #define BIF_CFG_DEV0_EPF2_DEVICE_CAP__PHANTOM_FUNC__SHIFT 0x3 |
|---|
| 8047 | #define BIF_CFG_DEV0_EPF2_DEVICE_CAP__EXTENDED_TAG__SHIFT 0x5 |
|---|
| 8048 | #define BIF_CFG_DEV0_EPF2_DEVICE_CAP__L0S_ACCEPTABLE_LATENCY__SHIFT 0x6 |
|---|
| 8049 | #define BIF_CFG_DEV0_EPF2_DEVICE_CAP__L1_ACCEPTABLE_LATENCY__SHIFT 0x9 |
|---|
| 8050 | #define BIF_CFG_DEV0_EPF2_DEVICE_CAP__ROLE_BASED_ERR_REPORTING__SHIFT 0xf |
|---|
| 8051 | #define BIF_CFG_DEV0_EPF2_DEVICE_CAP__CAPTURED_SLOT_POWER_LIMIT__SHIFT 0x12 |
|---|
| 8052 | #define BIF_CFG_DEV0_EPF2_DEVICE_CAP__CAPTURED_SLOT_POWER_SCALE__SHIFT 0x1a |
|---|
| 8053 | #define BIF_CFG_DEV0_EPF2_DEVICE_CAP__FLR_CAPABLE__SHIFT 0x1c |
|---|
| 8054 | #define BIF_CFG_DEV0_EPF2_DEVICE_CAP__MAX_PAYLOAD_SUPPORT_MASK 0x00000007L |
|---|
| 8055 | #define BIF_CFG_DEV0_EPF2_DEVICE_CAP__PHANTOM_FUNC_MASK 0x00000018L |
|---|
| 8056 | #define BIF_CFG_DEV0_EPF2_DEVICE_CAP__EXTENDED_TAG_MASK 0x00000020L |
|---|
| 8057 | #define BIF_CFG_DEV0_EPF2_DEVICE_CAP__L0S_ACCEPTABLE_LATENCY_MASK 0x000001C0L |
|---|
| 8058 | #define BIF_CFG_DEV0_EPF2_DEVICE_CAP__L1_ACCEPTABLE_LATENCY_MASK 0x00000E00L |
|---|
| 8059 | #define BIF_CFG_DEV0_EPF2_DEVICE_CAP__ROLE_BASED_ERR_REPORTING_MASK 0x00008000L |
|---|
| 8060 | #define BIF_CFG_DEV0_EPF2_DEVICE_CAP__CAPTURED_SLOT_POWER_LIMIT_MASK 0x03FC0000L |
|---|
| 8061 | #define BIF_CFG_DEV0_EPF2_DEVICE_CAP__CAPTURED_SLOT_POWER_SCALE_MASK 0x0C000000L |
|---|
| 8062 | #define BIF_CFG_DEV0_EPF2_DEVICE_CAP__FLR_CAPABLE_MASK 0x10000000L |
|---|
| 8063 | //BIF_CFG_DEV0_EPF2_DEVICE_CNTL |
|---|
| 8064 | #define BIF_CFG_DEV0_EPF2_DEVICE_CNTL__CORR_ERR_EN__SHIFT 0x0 |
|---|
| 8065 | #define BIF_CFG_DEV0_EPF2_DEVICE_CNTL__NON_FATAL_ERR_EN__SHIFT 0x1 |
|---|
| 8066 | #define BIF_CFG_DEV0_EPF2_DEVICE_CNTL__FATAL_ERR_EN__SHIFT 0x2 |
|---|
| 8067 | #define BIF_CFG_DEV0_EPF2_DEVICE_CNTL__USR_REPORT_EN__SHIFT 0x3 |
|---|
| 8068 | #define BIF_CFG_DEV0_EPF2_DEVICE_CNTL__RELAXED_ORD_EN__SHIFT 0x4 |
|---|
| 8069 | #define BIF_CFG_DEV0_EPF2_DEVICE_CNTL__MAX_PAYLOAD_SIZE__SHIFT 0x5 |
|---|
| 8070 | #define BIF_CFG_DEV0_EPF2_DEVICE_CNTL__EXTENDED_TAG_EN__SHIFT 0x8 |
|---|
| 8071 | #define BIF_CFG_DEV0_EPF2_DEVICE_CNTL__PHANTOM_FUNC_EN__SHIFT 0x9 |
|---|
| 8072 | #define BIF_CFG_DEV0_EPF2_DEVICE_CNTL__AUX_POWER_PM_EN__SHIFT 0xa |
|---|
| 8073 | #define BIF_CFG_DEV0_EPF2_DEVICE_CNTL__NO_SNOOP_EN__SHIFT 0xb |
|---|
| 8074 | #define BIF_CFG_DEV0_EPF2_DEVICE_CNTL__MAX_READ_REQUEST_SIZE__SHIFT 0xc |
|---|
| 8075 | #define BIF_CFG_DEV0_EPF2_DEVICE_CNTL__INITIATE_FLR__SHIFT 0xf |
|---|
| 8076 | #define BIF_CFG_DEV0_EPF2_DEVICE_CNTL__CORR_ERR_EN_MASK 0x0001L |
|---|
| 8077 | #define BIF_CFG_DEV0_EPF2_DEVICE_CNTL__NON_FATAL_ERR_EN_MASK 0x0002L |
|---|
| 8078 | #define BIF_CFG_DEV0_EPF2_DEVICE_CNTL__FATAL_ERR_EN_MASK 0x0004L |
|---|
| 8079 | #define BIF_CFG_DEV0_EPF2_DEVICE_CNTL__USR_REPORT_EN_MASK 0x0008L |
|---|
| 8080 | #define BIF_CFG_DEV0_EPF2_DEVICE_CNTL__RELAXED_ORD_EN_MASK 0x0010L |
|---|
| 8081 | #define BIF_CFG_DEV0_EPF2_DEVICE_CNTL__MAX_PAYLOAD_SIZE_MASK 0x00E0L |
|---|
| 8082 | #define BIF_CFG_DEV0_EPF2_DEVICE_CNTL__EXTENDED_TAG_EN_MASK 0x0100L |
|---|
| 8083 | #define BIF_CFG_DEV0_EPF2_DEVICE_CNTL__PHANTOM_FUNC_EN_MASK 0x0200L |
|---|
| 8084 | #define BIF_CFG_DEV0_EPF2_DEVICE_CNTL__AUX_POWER_PM_EN_MASK 0x0400L |
|---|
| 8085 | #define BIF_CFG_DEV0_EPF2_DEVICE_CNTL__NO_SNOOP_EN_MASK 0x0800L |
|---|
| 8086 | #define BIF_CFG_DEV0_EPF2_DEVICE_CNTL__MAX_READ_REQUEST_SIZE_MASK 0x7000L |
|---|
| 8087 | #define BIF_CFG_DEV0_EPF2_DEVICE_CNTL__INITIATE_FLR_MASK 0x8000L |
|---|
| 8088 | //BIF_CFG_DEV0_EPF2_DEVICE_STATUS |
|---|
| 8089 | #define BIF_CFG_DEV0_EPF2_DEVICE_STATUS__CORR_ERR__SHIFT 0x0 |
|---|
| 8090 | #define BIF_CFG_DEV0_EPF2_DEVICE_STATUS__NON_FATAL_ERR__SHIFT 0x1 |
|---|
| 8091 | #define BIF_CFG_DEV0_EPF2_DEVICE_STATUS__FATAL_ERR__SHIFT 0x2 |
|---|
| 8092 | #define BIF_CFG_DEV0_EPF2_DEVICE_STATUS__USR_DETECTED__SHIFT 0x3 |
|---|
| 8093 | #define BIF_CFG_DEV0_EPF2_DEVICE_STATUS__AUX_PWR__SHIFT 0x4 |
|---|
| 8094 | #define BIF_CFG_DEV0_EPF2_DEVICE_STATUS__TRANSACTIONS_PEND__SHIFT 0x5 |
|---|
| 8095 | #define BIF_CFG_DEV0_EPF2_DEVICE_STATUS__EMER_POWER_REDUCTION_DETECTED__SHIFT 0x6 |
|---|
| 8096 | #define BIF_CFG_DEV0_EPF2_DEVICE_STATUS__CORR_ERR_MASK 0x0001L |
|---|
| 8097 | #define BIF_CFG_DEV0_EPF2_DEVICE_STATUS__NON_FATAL_ERR_MASK 0x0002L |
|---|
| 8098 | #define BIF_CFG_DEV0_EPF2_DEVICE_STATUS__FATAL_ERR_MASK 0x0004L |
|---|
| 8099 | #define BIF_CFG_DEV0_EPF2_DEVICE_STATUS__USR_DETECTED_MASK 0x0008L |
|---|
| 8100 | #define BIF_CFG_DEV0_EPF2_DEVICE_STATUS__AUX_PWR_MASK 0x0010L |
|---|
| 8101 | #define BIF_CFG_DEV0_EPF2_DEVICE_STATUS__TRANSACTIONS_PEND_MASK 0x0020L |
|---|
| 8102 | #define BIF_CFG_DEV0_EPF2_DEVICE_STATUS__EMER_POWER_REDUCTION_DETECTED_MASK 0x0040L |
|---|
| 8103 | //BIF_CFG_DEV0_EPF2_LINK_CAP |
|---|
| 8104 | #define BIF_CFG_DEV0_EPF2_LINK_CAP__LINK_SPEED__SHIFT 0x0 |
|---|
| 8105 | #define BIF_CFG_DEV0_EPF2_LINK_CAP__LINK_WIDTH__SHIFT 0x4 |
|---|
| 8106 | #define BIF_CFG_DEV0_EPF2_LINK_CAP__PM_SUPPORT__SHIFT 0xa |
|---|
| 8107 | #define BIF_CFG_DEV0_EPF2_LINK_CAP__L0S_EXIT_LATENCY__SHIFT 0xc |
|---|
| 8108 | #define BIF_CFG_DEV0_EPF2_LINK_CAP__L1_EXIT_LATENCY__SHIFT 0xf |
|---|
| 8109 | #define BIF_CFG_DEV0_EPF2_LINK_CAP__CLOCK_POWER_MANAGEMENT__SHIFT 0x12 |
|---|
| 8110 | #define BIF_CFG_DEV0_EPF2_LINK_CAP__SURPRISE_DOWN_ERR_REPORTING__SHIFT 0x13 |
|---|
| 8111 | #define BIF_CFG_DEV0_EPF2_LINK_CAP__DL_ACTIVE_REPORTING_CAPABLE__SHIFT 0x14 |
|---|
| 8112 | #define BIF_CFG_DEV0_EPF2_LINK_CAP__LINK_BW_NOTIFICATION_CAP__SHIFT 0x15 |
|---|
| 8113 | #define BIF_CFG_DEV0_EPF2_LINK_CAP__ASPM_OPTIONALITY_COMPLIANCE__SHIFT 0x16 |
|---|
| 8114 | #define BIF_CFG_DEV0_EPF2_LINK_CAP__PORT_NUMBER__SHIFT 0x18 |
|---|
| 8115 | #define BIF_CFG_DEV0_EPF2_LINK_CAP__LINK_SPEED_MASK 0x0000000FL |
|---|
| 8116 | #define BIF_CFG_DEV0_EPF2_LINK_CAP__LINK_WIDTH_MASK 0x000003F0L |
|---|
| 8117 | #define BIF_CFG_DEV0_EPF2_LINK_CAP__PM_SUPPORT_MASK 0x00000C00L |
|---|
| 8118 | #define BIF_CFG_DEV0_EPF2_LINK_CAP__L0S_EXIT_LATENCY_MASK 0x00007000L |
|---|
| 8119 | #define BIF_CFG_DEV0_EPF2_LINK_CAP__L1_EXIT_LATENCY_MASK 0x00038000L |
|---|
| 8120 | #define BIF_CFG_DEV0_EPF2_LINK_CAP__CLOCK_POWER_MANAGEMENT_MASK 0x00040000L |
|---|
| 8121 | #define BIF_CFG_DEV0_EPF2_LINK_CAP__SURPRISE_DOWN_ERR_REPORTING_MASK 0x00080000L |
|---|
| 8122 | #define BIF_CFG_DEV0_EPF2_LINK_CAP__DL_ACTIVE_REPORTING_CAPABLE_MASK 0x00100000L |
|---|
| 8123 | #define BIF_CFG_DEV0_EPF2_LINK_CAP__LINK_BW_NOTIFICATION_CAP_MASK 0x00200000L |
|---|
| 8124 | #define BIF_CFG_DEV0_EPF2_LINK_CAP__ASPM_OPTIONALITY_COMPLIANCE_MASK 0x00400000L |
|---|
| 8125 | #define BIF_CFG_DEV0_EPF2_LINK_CAP__PORT_NUMBER_MASK 0xFF000000L |
|---|
| 8126 | //BIF_CFG_DEV0_EPF2_LINK_CNTL |
|---|
| 8127 | #define BIF_CFG_DEV0_EPF2_LINK_CNTL__PM_CONTROL__SHIFT 0x0 |
|---|
| 8128 | #define BIF_CFG_DEV0_EPF2_LINK_CNTL__PTM_PROP_DELAY_ADAPT_INTER_B__SHIFT 0x2 |
|---|
| 8129 | #define BIF_CFG_DEV0_EPF2_LINK_CNTL__READ_CPL_BOUNDARY__SHIFT 0x3 |
|---|
| 8130 | #define BIF_CFG_DEV0_EPF2_LINK_CNTL__LINK_DIS__SHIFT 0x4 |
|---|
| 8131 | #define BIF_CFG_DEV0_EPF2_LINK_CNTL__RETRAIN_LINK__SHIFT 0x5 |
|---|
| 8132 | #define BIF_CFG_DEV0_EPF2_LINK_CNTL__COMMON_CLOCK_CFG__SHIFT 0x6 |
|---|
| 8133 | #define BIF_CFG_DEV0_EPF2_LINK_CNTL__EXTENDED_SYNC__SHIFT 0x7 |
|---|
| 8134 | #define BIF_CFG_DEV0_EPF2_LINK_CNTL__CLOCK_POWER_MANAGEMENT_EN__SHIFT 0x8 |
|---|
| 8135 | #define BIF_CFG_DEV0_EPF2_LINK_CNTL__HW_AUTONOMOUS_WIDTH_DISABLE__SHIFT 0x9 |
|---|
| 8136 | #define BIF_CFG_DEV0_EPF2_LINK_CNTL__LINK_BW_MANAGEMENT_INT_EN__SHIFT 0xa |
|---|
| 8137 | #define BIF_CFG_DEV0_EPF2_LINK_CNTL__LINK_AUTONOMOUS_BW_INT_EN__SHIFT 0xb |
|---|
| 8138 | #define BIF_CFG_DEV0_EPF2_LINK_CNTL__DRS_SIGNALING_CONTROL__SHIFT 0xe |
|---|
| 8139 | #define BIF_CFG_DEV0_EPF2_LINK_CNTL__PM_CONTROL_MASK 0x0003L |
|---|
| 8140 | #define BIF_CFG_DEV0_EPF2_LINK_CNTL__PTM_PROP_DELAY_ADAPT_INTER_B_MASK 0x0004L |
|---|
| 8141 | #define BIF_CFG_DEV0_EPF2_LINK_CNTL__READ_CPL_BOUNDARY_MASK 0x0008L |
|---|
| 8142 | #define BIF_CFG_DEV0_EPF2_LINK_CNTL__LINK_DIS_MASK 0x0010L |
|---|
| 8143 | #define BIF_CFG_DEV0_EPF2_LINK_CNTL__RETRAIN_LINK_MASK 0x0020L |
|---|
| 8144 | #define BIF_CFG_DEV0_EPF2_LINK_CNTL__COMMON_CLOCK_CFG_MASK 0x0040L |
|---|
| 8145 | #define BIF_CFG_DEV0_EPF2_LINK_CNTL__EXTENDED_SYNC_MASK 0x0080L |
|---|
| 8146 | #define BIF_CFG_DEV0_EPF2_LINK_CNTL__CLOCK_POWER_MANAGEMENT_EN_MASK 0x0100L |
|---|
| 8147 | #define BIF_CFG_DEV0_EPF2_LINK_CNTL__HW_AUTONOMOUS_WIDTH_DISABLE_MASK 0x0200L |
|---|
| 8148 | #define BIF_CFG_DEV0_EPF2_LINK_CNTL__LINK_BW_MANAGEMENT_INT_EN_MASK 0x0400L |
|---|
| 8149 | #define BIF_CFG_DEV0_EPF2_LINK_CNTL__LINK_AUTONOMOUS_BW_INT_EN_MASK 0x0800L |
|---|
| 8150 | #define BIF_CFG_DEV0_EPF2_LINK_CNTL__DRS_SIGNALING_CONTROL_MASK 0xC000L |
|---|
| 8151 | //BIF_CFG_DEV0_EPF2_LINK_STATUS |
|---|
| 8152 | #define BIF_CFG_DEV0_EPF2_LINK_STATUS__CURRENT_LINK_SPEED__SHIFT 0x0 |
|---|
| 8153 | #define BIF_CFG_DEV0_EPF2_LINK_STATUS__NEGOTIATED_LINK_WIDTH__SHIFT 0x4 |
|---|
| 8154 | #define BIF_CFG_DEV0_EPF2_LINK_STATUS__LINK_TRAINING__SHIFT 0xb |
|---|
| 8155 | #define BIF_CFG_DEV0_EPF2_LINK_STATUS__SLOT_CLOCK_CFG__SHIFT 0xc |
|---|
| 8156 | #define BIF_CFG_DEV0_EPF2_LINK_STATUS__DL_ACTIVE__SHIFT 0xd |
|---|
| 8157 | #define BIF_CFG_DEV0_EPF2_LINK_STATUS__LINK_BW_MANAGEMENT_STATUS__SHIFT 0xe |
|---|
| 8158 | #define BIF_CFG_DEV0_EPF2_LINK_STATUS__LINK_AUTONOMOUS_BW_STATUS__SHIFT 0xf |
|---|
| 8159 | #define BIF_CFG_DEV0_EPF2_LINK_STATUS__CURRENT_LINK_SPEED_MASK 0x000FL |
|---|
| 8160 | #define BIF_CFG_DEV0_EPF2_LINK_STATUS__NEGOTIATED_LINK_WIDTH_MASK 0x03F0L |
|---|
| 8161 | #define BIF_CFG_DEV0_EPF2_LINK_STATUS__LINK_TRAINING_MASK 0x0800L |
|---|
| 8162 | #define BIF_CFG_DEV0_EPF2_LINK_STATUS__SLOT_CLOCK_CFG_MASK 0x1000L |
|---|
| 8163 | #define BIF_CFG_DEV0_EPF2_LINK_STATUS__DL_ACTIVE_MASK 0x2000L |
|---|
| 8164 | #define BIF_CFG_DEV0_EPF2_LINK_STATUS__LINK_BW_MANAGEMENT_STATUS_MASK 0x4000L |
|---|
| 8165 | #define BIF_CFG_DEV0_EPF2_LINK_STATUS__LINK_AUTONOMOUS_BW_STATUS_MASK 0x8000L |
|---|
| 8166 | //BIF_CFG_DEV0_EPF2_DEVICE_CAP2 |
|---|
| 8167 | #define BIF_CFG_DEV0_EPF2_DEVICE_CAP2__CPL_TIMEOUT_RANGE_SUPPORTED__SHIFT 0x0 |
|---|
| 8168 | #define BIF_CFG_DEV0_EPF2_DEVICE_CAP2__CPL_TIMEOUT_DIS_SUPPORTED__SHIFT 0x4 |
|---|
| 8169 | #define BIF_CFG_DEV0_EPF2_DEVICE_CAP2__ARI_FORWARDING_SUPPORTED__SHIFT 0x5 |
|---|
| 8170 | #define BIF_CFG_DEV0_EPF2_DEVICE_CAP2__ATOMICOP_ROUTING_SUPPORTED__SHIFT 0x6 |
|---|
| 8171 | #define BIF_CFG_DEV0_EPF2_DEVICE_CAP2__ATOMICOP_32CMPLT_SUPPORTED__SHIFT 0x7 |
|---|
| 8172 | #define BIF_CFG_DEV0_EPF2_DEVICE_CAP2__ATOMICOP_64CMPLT_SUPPORTED__SHIFT 0x8 |
|---|
| 8173 | #define BIF_CFG_DEV0_EPF2_DEVICE_CAP2__CAS128_CMPLT_SUPPORTED__SHIFT 0x9 |
|---|
| 8174 | #define BIF_CFG_DEV0_EPF2_DEVICE_CAP2__NO_RO_ENABLED_P2P_PASSING__SHIFT 0xa |
|---|
| 8175 | #define BIF_CFG_DEV0_EPF2_DEVICE_CAP2__LTR_SUPPORTED__SHIFT 0xb |
|---|
| 8176 | #define BIF_CFG_DEV0_EPF2_DEVICE_CAP2__TPH_CPLR_SUPPORTED__SHIFT 0xc |
|---|
| 8177 | #define BIF_CFG_DEV0_EPF2_DEVICE_CAP2__LN_SYSTEM_CLS__SHIFT 0xe |
|---|
| 8178 | #define BIF_CFG_DEV0_EPF2_DEVICE_CAP2__TEN_BIT_TAG_COMPLETER_SUPPORTED__SHIFT 0x10 |
|---|
| 8179 | #define BIF_CFG_DEV0_EPF2_DEVICE_CAP2__TEN_BIT_TAG_REQUESTER_SUPPORTED__SHIFT 0x11 |
|---|
| 8180 | #define BIF_CFG_DEV0_EPF2_DEVICE_CAP2__OBFF_SUPPORTED__SHIFT 0x12 |
|---|
| 8181 | #define BIF_CFG_DEV0_EPF2_DEVICE_CAP2__EXTENDED_FMT_FIELD_SUPPORTED__SHIFT 0x14 |
|---|
| 8182 | #define BIF_CFG_DEV0_EPF2_DEVICE_CAP2__END_END_TLP_PREFIX_SUPPORTED__SHIFT 0x15 |
|---|
| 8183 | #define BIF_CFG_DEV0_EPF2_DEVICE_CAP2__MAX_END_END_TLP_PREFIXES__SHIFT 0x16 |
|---|
| 8184 | #define BIF_CFG_DEV0_EPF2_DEVICE_CAP2__EMER_POWER_REDUCTION_SUPPORTED__SHIFT 0x18 |
|---|
| 8185 | #define BIF_CFG_DEV0_EPF2_DEVICE_CAP2__EMER_POWER_REDUCTION_INIT_REQ__SHIFT 0x1a |
|---|
| 8186 | #define BIF_CFG_DEV0_EPF2_DEVICE_CAP2__FRS_SUPPORTED__SHIFT 0x1f |
|---|
| 8187 | #define BIF_CFG_DEV0_EPF2_DEVICE_CAP2__CPL_TIMEOUT_RANGE_SUPPORTED_MASK 0x0000000FL |
|---|
| 8188 | #define BIF_CFG_DEV0_EPF2_DEVICE_CAP2__CPL_TIMEOUT_DIS_SUPPORTED_MASK 0x00000010L |
|---|
| 8189 | #define BIF_CFG_DEV0_EPF2_DEVICE_CAP2__ARI_FORWARDING_SUPPORTED_MASK 0x00000020L |
|---|
| 8190 | #define BIF_CFG_DEV0_EPF2_DEVICE_CAP2__ATOMICOP_ROUTING_SUPPORTED_MASK 0x00000040L |
|---|
| 8191 | #define BIF_CFG_DEV0_EPF2_DEVICE_CAP2__ATOMICOP_32CMPLT_SUPPORTED_MASK 0x00000080L |
|---|
| 8192 | #define BIF_CFG_DEV0_EPF2_DEVICE_CAP2__ATOMICOP_64CMPLT_SUPPORTED_MASK 0x00000100L |
|---|
| 8193 | #define BIF_CFG_DEV0_EPF2_DEVICE_CAP2__CAS128_CMPLT_SUPPORTED_MASK 0x00000200L |
|---|
| 8194 | #define BIF_CFG_DEV0_EPF2_DEVICE_CAP2__NO_RO_ENABLED_P2P_PASSING_MASK 0x00000400L |
|---|
| 8195 | #define BIF_CFG_DEV0_EPF2_DEVICE_CAP2__LTR_SUPPORTED_MASK 0x00000800L |
|---|
| 8196 | #define BIF_CFG_DEV0_EPF2_DEVICE_CAP2__TPH_CPLR_SUPPORTED_MASK 0x00003000L |
|---|
| 8197 | #define BIF_CFG_DEV0_EPF2_DEVICE_CAP2__LN_SYSTEM_CLS_MASK 0x0000C000L |
|---|
| 8198 | #define BIF_CFG_DEV0_EPF2_DEVICE_CAP2__TEN_BIT_TAG_COMPLETER_SUPPORTED_MASK 0x00010000L |
|---|
| 8199 | #define BIF_CFG_DEV0_EPF2_DEVICE_CAP2__TEN_BIT_TAG_REQUESTER_SUPPORTED_MASK 0x00020000L |
|---|
| 8200 | #define BIF_CFG_DEV0_EPF2_DEVICE_CAP2__OBFF_SUPPORTED_MASK 0x000C0000L |
|---|
| 8201 | #define BIF_CFG_DEV0_EPF2_DEVICE_CAP2__EXTENDED_FMT_FIELD_SUPPORTED_MASK 0x00100000L |
|---|
| 8202 | #define BIF_CFG_DEV0_EPF2_DEVICE_CAP2__END_END_TLP_PREFIX_SUPPORTED_MASK 0x00200000L |
|---|
| 8203 | #define BIF_CFG_DEV0_EPF2_DEVICE_CAP2__MAX_END_END_TLP_PREFIXES_MASK 0x00C00000L |
|---|
| 8204 | #define BIF_CFG_DEV0_EPF2_DEVICE_CAP2__EMER_POWER_REDUCTION_SUPPORTED_MASK 0x03000000L |
|---|
| 8205 | #define BIF_CFG_DEV0_EPF2_DEVICE_CAP2__EMER_POWER_REDUCTION_INIT_REQ_MASK 0x04000000L |
|---|
| 8206 | #define BIF_CFG_DEV0_EPF2_DEVICE_CAP2__FRS_SUPPORTED_MASK 0x80000000L |
|---|
| 8207 | //BIF_CFG_DEV0_EPF2_DEVICE_CNTL2 |
|---|
| 8208 | #define BIF_CFG_DEV0_EPF2_DEVICE_CNTL2__CPL_TIMEOUT_VALUE__SHIFT 0x0 |
|---|
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|---|
| 8210 | #define BIF_CFG_DEV0_EPF2_DEVICE_CNTL2__ARI_FORWARDING_EN__SHIFT 0x5 |
|---|
| 8211 | #define BIF_CFG_DEV0_EPF2_DEVICE_CNTL2__ATOMICOP_REQUEST_EN__SHIFT 0x6 |
|---|
| 8212 | #define BIF_CFG_DEV0_EPF2_DEVICE_CNTL2__ATOMICOP_EGRESS_BLOCKING__SHIFT 0x7 |
|---|
| 8213 | #define BIF_CFG_DEV0_EPF2_DEVICE_CNTL2__IDO_REQUEST_ENABLE__SHIFT 0x8 |
|---|
| 8214 | #define BIF_CFG_DEV0_EPF2_DEVICE_CNTL2__IDO_COMPLETION_ENABLE__SHIFT 0x9 |
|---|
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|---|
| 8216 | #define BIF_CFG_DEV0_EPF2_DEVICE_CNTL2__EMER_POWER_REDUCTION_REQUEST__SHIFT 0xb |
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|---|
| 8218 | #define BIF_CFG_DEV0_EPF2_DEVICE_CNTL2__OBFF_EN__SHIFT 0xd |
|---|
| 8219 | #define BIF_CFG_DEV0_EPF2_DEVICE_CNTL2__END_END_TLP_PREFIX_BLOCKING__SHIFT 0xf |
|---|
| 8220 | #define BIF_CFG_DEV0_EPF2_DEVICE_CNTL2__CPL_TIMEOUT_VALUE_MASK 0x000FL |
|---|
| 8221 | #define BIF_CFG_DEV0_EPF2_DEVICE_CNTL2__CPL_TIMEOUT_DIS_MASK 0x0010L |
|---|
| 8222 | #define BIF_CFG_DEV0_EPF2_DEVICE_CNTL2__ARI_FORWARDING_EN_MASK 0x0020L |
|---|
| 8223 | #define BIF_CFG_DEV0_EPF2_DEVICE_CNTL2__ATOMICOP_REQUEST_EN_MASK 0x0040L |
|---|
| 8224 | #define BIF_CFG_DEV0_EPF2_DEVICE_CNTL2__ATOMICOP_EGRESS_BLOCKING_MASK 0x0080L |
|---|
| 8225 | #define BIF_CFG_DEV0_EPF2_DEVICE_CNTL2__IDO_REQUEST_ENABLE_MASK 0x0100L |
|---|
| 8226 | #define BIF_CFG_DEV0_EPF2_DEVICE_CNTL2__IDO_COMPLETION_ENABLE_MASK 0x0200L |
|---|
| 8227 | #define BIF_CFG_DEV0_EPF2_DEVICE_CNTL2__LTR_EN_MASK 0x0400L |
|---|
| 8228 | #define BIF_CFG_DEV0_EPF2_DEVICE_CNTL2__EMER_POWER_REDUCTION_REQUEST_MASK 0x0800L |
|---|
| 8229 | #define BIF_CFG_DEV0_EPF2_DEVICE_CNTL2__TEN_BIT_TAG_REQUESTER_ENABLE_MASK 0x1000L |
|---|
| 8230 | #define BIF_CFG_DEV0_EPF2_DEVICE_CNTL2__OBFF_EN_MASK 0x6000L |
|---|
| 8231 | #define BIF_CFG_DEV0_EPF2_DEVICE_CNTL2__END_END_TLP_PREFIX_BLOCKING_MASK 0x8000L |
|---|
| 8232 | //BIF_CFG_DEV0_EPF2_DEVICE_STATUS2 |
|---|
| 8233 | #define BIF_CFG_DEV0_EPF2_DEVICE_STATUS2__RESERVED__SHIFT 0x0 |
|---|
| 8234 | #define BIF_CFG_DEV0_EPF2_DEVICE_STATUS2__RESERVED_MASK 0xFFFFL |
|---|
| 8235 | //BIF_CFG_DEV0_EPF2_LINK_CAP2 |
|---|
| 8236 | #define BIF_CFG_DEV0_EPF2_LINK_CAP2__SUPPORTED_LINK_SPEED__SHIFT 0x1 |
|---|
| 8237 | #define BIF_CFG_DEV0_EPF2_LINK_CAP2__CROSSLINK_SUPPORTED__SHIFT 0x8 |
|---|
| 8238 | #define BIF_CFG_DEV0_EPF2_LINK_CAP2__LOWER_SKP_OS_GEN_SUPPORT__SHIFT 0x9 |
|---|
| 8239 | #define BIF_CFG_DEV0_EPF2_LINK_CAP2__LOWER_SKP_OS_RCV_SUPPORT__SHIFT 0x10 |
|---|
| 8240 | #define BIF_CFG_DEV0_EPF2_LINK_CAP2__RTM1_PRESENCE_DET_SUPPORT__SHIFT 0x17 |
|---|
| 8241 | #define BIF_CFG_DEV0_EPF2_LINK_CAP2__RTM2_PRESENCE_DET_SUPPORT__SHIFT 0x18 |
|---|
| 8242 | #define BIF_CFG_DEV0_EPF2_LINK_CAP2__DRS_SUPPORTED__SHIFT 0x1f |
|---|
| 8243 | #define BIF_CFG_DEV0_EPF2_LINK_CAP2__SUPPORTED_LINK_SPEED_MASK 0x000000FEL |
|---|
| 8244 | #define BIF_CFG_DEV0_EPF2_LINK_CAP2__CROSSLINK_SUPPORTED_MASK 0x00000100L |
|---|
| 8245 | #define BIF_CFG_DEV0_EPF2_LINK_CAP2__LOWER_SKP_OS_GEN_SUPPORT_MASK 0x0000FE00L |
|---|
| 8246 | #define BIF_CFG_DEV0_EPF2_LINK_CAP2__LOWER_SKP_OS_RCV_SUPPORT_MASK 0x007F0000L |
|---|
| 8247 | #define BIF_CFG_DEV0_EPF2_LINK_CAP2__RTM1_PRESENCE_DET_SUPPORT_MASK 0x00800000L |
|---|
| 8248 | #define BIF_CFG_DEV0_EPF2_LINK_CAP2__RTM2_PRESENCE_DET_SUPPORT_MASK 0x01000000L |
|---|
| 8249 | #define BIF_CFG_DEV0_EPF2_LINK_CAP2__DRS_SUPPORTED_MASK 0x80000000L |
|---|
| 8250 | //BIF_CFG_DEV0_EPF2_LINK_CNTL2 |
|---|
| 8251 | #define BIF_CFG_DEV0_EPF2_LINK_CNTL2__TARGET_LINK_SPEED__SHIFT 0x0 |
|---|
| 8252 | #define BIF_CFG_DEV0_EPF2_LINK_CNTL2__ENTER_COMPLIANCE__SHIFT 0x4 |
|---|
| 8253 | #define BIF_CFG_DEV0_EPF2_LINK_CNTL2__HW_AUTONOMOUS_SPEED_DISABLE__SHIFT 0x5 |
|---|
| 8254 | #define BIF_CFG_DEV0_EPF2_LINK_CNTL2__SELECTABLE_DEEMPHASIS__SHIFT 0x6 |
|---|
| 8255 | #define BIF_CFG_DEV0_EPF2_LINK_CNTL2__XMIT_MARGIN__SHIFT 0x7 |
|---|
| 8256 | #define BIF_CFG_DEV0_EPF2_LINK_CNTL2__ENTER_MOD_COMPLIANCE__SHIFT 0xa |
|---|
| 8257 | #define BIF_CFG_DEV0_EPF2_LINK_CNTL2__COMPLIANCE_SOS__SHIFT 0xb |
|---|
| 8258 | #define BIF_CFG_DEV0_EPF2_LINK_CNTL2__COMPLIANCE_DEEMPHASIS__SHIFT 0xc |
|---|
| 8259 | #define BIF_CFG_DEV0_EPF2_LINK_CNTL2__TARGET_LINK_SPEED_MASK 0x000FL |
|---|
| 8260 | #define BIF_CFG_DEV0_EPF2_LINK_CNTL2__ENTER_COMPLIANCE_MASK 0x0010L |
|---|
| 8261 | #define BIF_CFG_DEV0_EPF2_LINK_CNTL2__HW_AUTONOMOUS_SPEED_DISABLE_MASK 0x0020L |
|---|
| 8262 | #define BIF_CFG_DEV0_EPF2_LINK_CNTL2__SELECTABLE_DEEMPHASIS_MASK 0x0040L |
|---|
| 8263 | #define BIF_CFG_DEV0_EPF2_LINK_CNTL2__XMIT_MARGIN_MASK 0x0380L |
|---|
| 8264 | #define BIF_CFG_DEV0_EPF2_LINK_CNTL2__ENTER_MOD_COMPLIANCE_MASK 0x0400L |
|---|
| 8265 | #define BIF_CFG_DEV0_EPF2_LINK_CNTL2__COMPLIANCE_SOS_MASK 0x0800L |
|---|
| 8266 | #define BIF_CFG_DEV0_EPF2_LINK_CNTL2__COMPLIANCE_DEEMPHASIS_MASK 0xF000L |
|---|
| 8267 | //BIF_CFG_DEV0_EPF2_LINK_STATUS2 |
|---|
| 8268 | #define BIF_CFG_DEV0_EPF2_LINK_STATUS2__CUR_DEEMPHASIS_LEVEL__SHIFT 0x0 |
|---|
| 8269 | #define BIF_CFG_DEV0_EPF2_LINK_STATUS2__EQUALIZATION_COMPLETE_8GT__SHIFT 0x1 |
|---|
| 8270 | #define BIF_CFG_DEV0_EPF2_LINK_STATUS2__EQUALIZATION_PHASE1_SUCCESS_8GT__SHIFT 0x2 |
|---|
| 8271 | #define BIF_CFG_DEV0_EPF2_LINK_STATUS2__EQUALIZATION_PHASE2_SUCCESS_8GT__SHIFT 0x3 |
|---|
| 8272 | #define BIF_CFG_DEV0_EPF2_LINK_STATUS2__EQUALIZATION_PHASE3_SUCCESS_8GT__SHIFT 0x4 |
|---|
| 8273 | #define BIF_CFG_DEV0_EPF2_LINK_STATUS2__LINK_EQUALIZATION_REQUEST_8GT__SHIFT 0x5 |
|---|
| 8274 | #define BIF_CFG_DEV0_EPF2_LINK_STATUS2__RTM1_PRESENCE_DET__SHIFT 0x6 |
|---|
| 8275 | #define BIF_CFG_DEV0_EPF2_LINK_STATUS2__RTM2_PRESENCE_DET__SHIFT 0x7 |
|---|
| 8276 | #define BIF_CFG_DEV0_EPF2_LINK_STATUS2__CROSSLINK_RESOLUTION__SHIFT 0x8 |
|---|
| 8277 | #define BIF_CFG_DEV0_EPF2_LINK_STATUS2__DOWNSTREAM_COMPONENT_PRESENCE__SHIFT 0xc |
|---|
| 8278 | #define BIF_CFG_DEV0_EPF2_LINK_STATUS2__DRS_MESSAGE_RECEIVED__SHIFT 0xf |
|---|
| 8279 | #define BIF_CFG_DEV0_EPF2_LINK_STATUS2__CUR_DEEMPHASIS_LEVEL_MASK 0x0001L |
|---|
| 8280 | #define BIF_CFG_DEV0_EPF2_LINK_STATUS2__EQUALIZATION_COMPLETE_8GT_MASK 0x0002L |
|---|
| 8281 | #define BIF_CFG_DEV0_EPF2_LINK_STATUS2__EQUALIZATION_PHASE1_SUCCESS_8GT_MASK 0x0004L |
|---|
| 8282 | #define BIF_CFG_DEV0_EPF2_LINK_STATUS2__EQUALIZATION_PHASE2_SUCCESS_8GT_MASK 0x0008L |
|---|
| 8283 | #define BIF_CFG_DEV0_EPF2_LINK_STATUS2__EQUALIZATION_PHASE3_SUCCESS_8GT_MASK 0x0010L |
|---|
| 8284 | #define BIF_CFG_DEV0_EPF2_LINK_STATUS2__LINK_EQUALIZATION_REQUEST_8GT_MASK 0x0020L |
|---|
| 8285 | #define BIF_CFG_DEV0_EPF2_LINK_STATUS2__RTM1_PRESENCE_DET_MASK 0x0040L |
|---|
| 8286 | #define BIF_CFG_DEV0_EPF2_LINK_STATUS2__RTM2_PRESENCE_DET_MASK 0x0080L |
|---|
| 8287 | #define BIF_CFG_DEV0_EPF2_LINK_STATUS2__CROSSLINK_RESOLUTION_MASK 0x0300L |
|---|
| 8288 | #define BIF_CFG_DEV0_EPF2_LINK_STATUS2__DOWNSTREAM_COMPONENT_PRESENCE_MASK 0x7000L |
|---|
| 8289 | #define BIF_CFG_DEV0_EPF2_LINK_STATUS2__DRS_MESSAGE_RECEIVED_MASK 0x8000L |
|---|
| 8290 | //BIF_CFG_DEV0_EPF2_MSI_CAP_LIST |
|---|
| 8291 | #define BIF_CFG_DEV0_EPF2_MSI_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 8292 | #define BIF_CFG_DEV0_EPF2_MSI_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
|---|
| 8293 | #define BIF_CFG_DEV0_EPF2_MSI_CAP_LIST__CAP_ID_MASK 0x00FFL |
|---|
| 8294 | #define BIF_CFG_DEV0_EPF2_MSI_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
|---|
| 8295 | //BIF_CFG_DEV0_EPF2_MSI_MSG_CNTL |
|---|
| 8296 | #define BIF_CFG_DEV0_EPF2_MSI_MSG_CNTL__MSI_EN__SHIFT 0x0 |
|---|
| 8297 | #define BIF_CFG_DEV0_EPF2_MSI_MSG_CNTL__MSI_MULTI_CAP__SHIFT 0x1 |
|---|
| 8298 | #define BIF_CFG_DEV0_EPF2_MSI_MSG_CNTL__MSI_MULTI_EN__SHIFT 0x4 |
|---|
| 8299 | #define BIF_CFG_DEV0_EPF2_MSI_MSG_CNTL__MSI_64BIT__SHIFT 0x7 |
|---|
| 8300 | #define BIF_CFG_DEV0_EPF2_MSI_MSG_CNTL__MSI_PERVECTOR_MASKING_CAP__SHIFT 0x8 |
|---|
| 8301 | #define BIF_CFG_DEV0_EPF2_MSI_MSG_CNTL__MSI_EXT_MSG_DATA_CAP__SHIFT 0x9 |
|---|
| 8302 | #define BIF_CFG_DEV0_EPF2_MSI_MSG_CNTL__MSI_EXT_MSG_DATA_EN__SHIFT 0xa |
|---|
| 8303 | #define BIF_CFG_DEV0_EPF2_MSI_MSG_CNTL__MSI_EN_MASK 0x0001L |
|---|
| 8304 | #define BIF_CFG_DEV0_EPF2_MSI_MSG_CNTL__MSI_MULTI_CAP_MASK 0x000EL |
|---|
| 8305 | #define BIF_CFG_DEV0_EPF2_MSI_MSG_CNTL__MSI_MULTI_EN_MASK 0x0070L |
|---|
| 8306 | #define BIF_CFG_DEV0_EPF2_MSI_MSG_CNTL__MSI_64BIT_MASK 0x0080L |
|---|
| 8307 | #define BIF_CFG_DEV0_EPF2_MSI_MSG_CNTL__MSI_PERVECTOR_MASKING_CAP_MASK 0x0100L |
|---|
| 8308 | #define BIF_CFG_DEV0_EPF2_MSI_MSG_CNTL__MSI_EXT_MSG_DATA_CAP_MASK 0x0200L |
|---|
| 8309 | #define BIF_CFG_DEV0_EPF2_MSI_MSG_CNTL__MSI_EXT_MSG_DATA_EN_MASK 0x0400L |
|---|
| 8310 | //BIF_CFG_DEV0_EPF2_MSI_MSG_ADDR_LO |
|---|
| 8311 | #define BIF_CFG_DEV0_EPF2_MSI_MSG_ADDR_LO__MSI_MSG_ADDR_LO__SHIFT 0x2 |
|---|
| 8312 | #define BIF_CFG_DEV0_EPF2_MSI_MSG_ADDR_LO__MSI_MSG_ADDR_LO_MASK 0xFFFFFFFCL |
|---|
| 8313 | //BIF_CFG_DEV0_EPF2_MSI_MSG_ADDR_HI |
|---|
| 8314 | #define BIF_CFG_DEV0_EPF2_MSI_MSG_ADDR_HI__MSI_MSG_ADDR_HI__SHIFT 0x0 |
|---|
| 8315 | #define BIF_CFG_DEV0_EPF2_MSI_MSG_ADDR_HI__MSI_MSG_ADDR_HI_MASK 0xFFFFFFFFL |
|---|
| 8316 | //BIF_CFG_DEV0_EPF2_MSI_MSG_DATA |
|---|
| 8317 | #define BIF_CFG_DEV0_EPF2_MSI_MSG_DATA__MSI_DATA__SHIFT 0x0 |
|---|
| 8318 | #define BIF_CFG_DEV0_EPF2_MSI_MSG_DATA__MSI_DATA_MASK 0xFFFFL |
|---|
| 8319 | //BIF_CFG_DEV0_EPF2_MSI_EXT_MSG_DATA |
|---|
| 8320 | #define BIF_CFG_DEV0_EPF2_MSI_EXT_MSG_DATA__MSI_EXT_DATA__SHIFT 0x0 |
|---|
| 8321 | #define BIF_CFG_DEV0_EPF2_MSI_EXT_MSG_DATA__MSI_EXT_DATA_MASK 0xFFFFL |
|---|
| 8322 | //BIF_CFG_DEV0_EPF2_MSI_MASK |
|---|
| 8323 | #define BIF_CFG_DEV0_EPF2_MSI_MASK__MSI_MASK__SHIFT 0x0 |
|---|
| 8324 | #define BIF_CFG_DEV0_EPF2_MSI_MASK__MSI_MASK_MASK 0xFFFFFFFFL |
|---|
| 8325 | //BIF_CFG_DEV0_EPF2_MSI_MSG_DATA_64 |
|---|
| 8326 | #define BIF_CFG_DEV0_EPF2_MSI_MSG_DATA_64__MSI_DATA_64__SHIFT 0x0 |
|---|
| 8327 | #define BIF_CFG_DEV0_EPF2_MSI_MSG_DATA_64__MSI_DATA_64_MASK 0xFFFFL |
|---|
| 8328 | //BIF_CFG_DEV0_EPF2_MSI_EXT_MSG_DATA_64 |
|---|
| 8329 | #define BIF_CFG_DEV0_EPF2_MSI_EXT_MSG_DATA_64__MSI_EXT_DATA_64__SHIFT 0x0 |
|---|
| 8330 | #define BIF_CFG_DEV0_EPF2_MSI_EXT_MSG_DATA_64__MSI_EXT_DATA_64_MASK 0xFFFFL |
|---|
| 8331 | //BIF_CFG_DEV0_EPF2_MSI_MASK_64 |
|---|
| 8332 | #define BIF_CFG_DEV0_EPF2_MSI_MASK_64__MSI_MASK_64__SHIFT 0x0 |
|---|
| 8333 | #define BIF_CFG_DEV0_EPF2_MSI_MASK_64__MSI_MASK_64_MASK 0xFFFFFFFFL |
|---|
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|---|
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|---|
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|---|
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|---|
| 8433 | #define BIF_CFG_DEV0_EPF2_PCIE_UNCORR_ERR_STATUS__TLP_PREFIX_BLOCKED_ERR_STATUS__SHIFT 0x19 |
|---|
| 8434 | #define BIF_CFG_DEV0_EPF2_PCIE_UNCORR_ERR_STATUS__POISONED_TLP_EGRESS_BLOCKED_STATUS__SHIFT 0x1a |
|---|
| 8435 | #define BIF_CFG_DEV0_EPF2_PCIE_UNCORR_ERR_STATUS__DLP_ERR_STATUS_MASK 0x00000010L |
|---|
| 8436 | #define BIF_CFG_DEV0_EPF2_PCIE_UNCORR_ERR_STATUS__SURPDN_ERR_STATUS_MASK 0x00000020L |
|---|
| 8437 | #define BIF_CFG_DEV0_EPF2_PCIE_UNCORR_ERR_STATUS__PSN_ERR_STATUS_MASK 0x00001000L |
|---|
| 8438 | #define BIF_CFG_DEV0_EPF2_PCIE_UNCORR_ERR_STATUS__FC_ERR_STATUS_MASK 0x00002000L |
|---|
| 8439 | #define BIF_CFG_DEV0_EPF2_PCIE_UNCORR_ERR_STATUS__CPL_TIMEOUT_STATUS_MASK 0x00004000L |
|---|
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| 8466 | #define BIF_CFG_DEV0_EPF2_PCIE_UNCORR_ERR_MASK__MC_BLOCKED_TLP_MASK__SHIFT 0x17 |
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| 8468 | #define BIF_CFG_DEV0_EPF2_PCIE_UNCORR_ERR_MASK__TLP_PREFIX_BLOCKED_ERR_MASK__SHIFT 0x19 |
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| 8469 | #define BIF_CFG_DEV0_EPF2_PCIE_UNCORR_ERR_MASK__POISONED_TLP_EGRESS_BLOCKED_MASK__SHIFT 0x1a |
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| 8470 | #define BIF_CFG_DEV0_EPF2_PCIE_UNCORR_ERR_MASK__DLP_ERR_MASK_MASK 0x00000010L |
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| 8471 | #define BIF_CFG_DEV0_EPF2_PCIE_UNCORR_ERR_MASK__SURPDN_ERR_MASK_MASK 0x00000020L |
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| 8472 | #define BIF_CFG_DEV0_EPF2_PCIE_UNCORR_ERR_MASK__PSN_ERR_MASK_MASK 0x00001000L |
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| 8473 | #define BIF_CFG_DEV0_EPF2_PCIE_UNCORR_ERR_MASK__FC_ERR_MASK_MASK 0x00002000L |
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| 8477 | #define BIF_CFG_DEV0_EPF2_PCIE_UNCORR_ERR_MASK__RCV_OVFL_MASK_MASK 0x00020000L |
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| 8478 | #define BIF_CFG_DEV0_EPF2_PCIE_UNCORR_ERR_MASK__MAL_TLP_MASK_MASK 0x00040000L |
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| 8479 | #define BIF_CFG_DEV0_EPF2_PCIE_UNCORR_ERR_MASK__ECRC_ERR_MASK_MASK 0x00080000L |
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| 8480 | #define BIF_CFG_DEV0_EPF2_PCIE_UNCORR_ERR_MASK__UNSUPP_REQ_ERR_MASK_MASK 0x00100000L |
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| 8481 | #define BIF_CFG_DEV0_EPF2_PCIE_UNCORR_ERR_MASK__ACS_VIOLATION_MASK_MASK 0x00200000L |
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| 8483 | #define BIF_CFG_DEV0_EPF2_PCIE_UNCORR_ERR_MASK__MC_BLOCKED_TLP_MASK_MASK 0x00800000L |
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| 8484 | #define BIF_CFG_DEV0_EPF2_PCIE_UNCORR_ERR_MASK__ATOMICOP_EGRESS_BLOCKED_MASK_MASK 0x01000000L |
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| 8485 | #define BIF_CFG_DEV0_EPF2_PCIE_UNCORR_ERR_MASK__TLP_PREFIX_BLOCKED_ERR_MASK_MASK 0x02000000L |
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| 8486 | #define BIF_CFG_DEV0_EPF2_PCIE_UNCORR_ERR_MASK__POISONED_TLP_EGRESS_BLOCKED_MASK_MASK 0x04000000L |
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| 8487 | //BIF_CFG_DEV0_EPF2_PCIE_UNCORR_ERR_SEVERITY |
|---|
| 8488 | #define BIF_CFG_DEV0_EPF2_PCIE_UNCORR_ERR_SEVERITY__DLP_ERR_SEVERITY__SHIFT 0x4 |
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| 8490 | #define BIF_CFG_DEV0_EPF2_PCIE_UNCORR_ERR_SEVERITY__PSN_ERR_SEVERITY__SHIFT 0xc |
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| 8493 | #define BIF_CFG_DEV0_EPF2_PCIE_UNCORR_ERR_SEVERITY__CPL_ABORT_ERR_SEVERITY__SHIFT 0xf |
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| 8494 | #define BIF_CFG_DEV0_EPF2_PCIE_UNCORR_ERR_SEVERITY__UNEXP_CPL_SEVERITY__SHIFT 0x10 |
|---|
| 8495 | #define BIF_CFG_DEV0_EPF2_PCIE_UNCORR_ERR_SEVERITY__RCV_OVFL_SEVERITY__SHIFT 0x11 |
|---|
| 8496 | #define BIF_CFG_DEV0_EPF2_PCIE_UNCORR_ERR_SEVERITY__MAL_TLP_SEVERITY__SHIFT 0x12 |
|---|
| 8497 | #define BIF_CFG_DEV0_EPF2_PCIE_UNCORR_ERR_SEVERITY__ECRC_ERR_SEVERITY__SHIFT 0x13 |
|---|
| 8498 | #define BIF_CFG_DEV0_EPF2_PCIE_UNCORR_ERR_SEVERITY__UNSUPP_REQ_ERR_SEVERITY__SHIFT 0x14 |
|---|
| 8499 | #define BIF_CFG_DEV0_EPF2_PCIE_UNCORR_ERR_SEVERITY__ACS_VIOLATION_SEVERITY__SHIFT 0x15 |
|---|
| 8500 | #define BIF_CFG_DEV0_EPF2_PCIE_UNCORR_ERR_SEVERITY__UNCORR_INT_ERR_SEVERITY__SHIFT 0x16 |
|---|
| 8501 | #define BIF_CFG_DEV0_EPF2_PCIE_UNCORR_ERR_SEVERITY__MC_BLOCKED_TLP_SEVERITY__SHIFT 0x17 |
|---|
| 8502 | #define BIF_CFG_DEV0_EPF2_PCIE_UNCORR_ERR_SEVERITY__ATOMICOP_EGRESS_BLOCKED_SEVERITY__SHIFT 0x18 |
|---|
| 8503 | #define BIF_CFG_DEV0_EPF2_PCIE_UNCORR_ERR_SEVERITY__TLP_PREFIX_BLOCKED_ERR_SEVERITY__SHIFT 0x19 |
|---|
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| 8505 | #define BIF_CFG_DEV0_EPF2_PCIE_UNCORR_ERR_SEVERITY__DLP_ERR_SEVERITY_MASK 0x00000010L |
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| 8507 | #define BIF_CFG_DEV0_EPF2_PCIE_UNCORR_ERR_SEVERITY__PSN_ERR_SEVERITY_MASK 0x00001000L |
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| 8508 | #define BIF_CFG_DEV0_EPF2_PCIE_UNCORR_ERR_SEVERITY__FC_ERR_SEVERITY_MASK 0x00002000L |
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| 8511 | #define BIF_CFG_DEV0_EPF2_PCIE_UNCORR_ERR_SEVERITY__UNEXP_CPL_SEVERITY_MASK 0x00010000L |
|---|
| 8512 | #define BIF_CFG_DEV0_EPF2_PCIE_UNCORR_ERR_SEVERITY__RCV_OVFL_SEVERITY_MASK 0x00020000L |
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| 8521 | #define BIF_CFG_DEV0_EPF2_PCIE_UNCORR_ERR_SEVERITY__POISONED_TLP_EGRESS_BLOCKED_SEVERITY_MASK 0x04000000L |
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|---|
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|---|
| 8533 | #define BIF_CFG_DEV0_EPF2_PCIE_CORR_ERR_STATUS__BAD_DLLP_STATUS_MASK 0x00000080L |
|---|
| 8534 | #define BIF_CFG_DEV0_EPF2_PCIE_CORR_ERR_STATUS__REPLAY_NUM_ROLLOVER_STATUS_MASK 0x00000100L |
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| 8535 | #define BIF_CFG_DEV0_EPF2_PCIE_CORR_ERR_STATUS__REPLAY_TIMER_TIMEOUT_STATUS_MASK 0x00001000L |
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| 8536 | #define BIF_CFG_DEV0_EPF2_PCIE_CORR_ERR_STATUS__ADVISORY_NONFATAL_ERR_STATUS_MASK 0x00002000L |
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| 8537 | #define BIF_CFG_DEV0_EPF2_PCIE_CORR_ERR_STATUS__CORR_INT_ERR_STATUS_MASK 0x00004000L |
|---|
| 8538 | #define BIF_CFG_DEV0_EPF2_PCIE_CORR_ERR_STATUS__HDR_LOG_OVFL_STATUS_MASK 0x00008000L |
|---|
| 8539 | //BIF_CFG_DEV0_EPF2_PCIE_CORR_ERR_MASK |
|---|
| 8540 | #define BIF_CFG_DEV0_EPF2_PCIE_CORR_ERR_MASK__RCV_ERR_MASK__SHIFT 0x0 |
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| 8541 | #define BIF_CFG_DEV0_EPF2_PCIE_CORR_ERR_MASK__BAD_TLP_MASK__SHIFT 0x6 |
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| 8542 | #define BIF_CFG_DEV0_EPF2_PCIE_CORR_ERR_MASK__BAD_DLLP_MASK__SHIFT 0x7 |
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| 8543 | #define BIF_CFG_DEV0_EPF2_PCIE_CORR_ERR_MASK__REPLAY_NUM_ROLLOVER_MASK__SHIFT 0x8 |
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| 8544 | #define BIF_CFG_DEV0_EPF2_PCIE_CORR_ERR_MASK__REPLAY_TIMER_TIMEOUT_MASK__SHIFT 0xc |
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| 8545 | #define BIF_CFG_DEV0_EPF2_PCIE_CORR_ERR_MASK__ADVISORY_NONFATAL_ERR_MASK__SHIFT 0xd |
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| 8546 | #define BIF_CFG_DEV0_EPF2_PCIE_CORR_ERR_MASK__CORR_INT_ERR_MASK__SHIFT 0xe |
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|---|
| 8551 | #define BIF_CFG_DEV0_EPF2_PCIE_CORR_ERR_MASK__REPLAY_NUM_ROLLOVER_MASK_MASK 0x00000100L |
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| 8552 | #define BIF_CFG_DEV0_EPF2_PCIE_CORR_ERR_MASK__REPLAY_TIMER_TIMEOUT_MASK_MASK 0x00001000L |
|---|
| 8553 | #define BIF_CFG_DEV0_EPF2_PCIE_CORR_ERR_MASK__ADVISORY_NONFATAL_ERR_MASK_MASK 0x00002000L |
|---|
| 8554 | #define BIF_CFG_DEV0_EPF2_PCIE_CORR_ERR_MASK__CORR_INT_ERR_MASK_MASK 0x00004000L |
|---|
| 8555 | #define BIF_CFG_DEV0_EPF2_PCIE_CORR_ERR_MASK__HDR_LOG_OVFL_MASK_MASK 0x00008000L |
|---|
| 8556 | //BIF_CFG_DEV0_EPF2_PCIE_ADV_ERR_CAP_CNTL |
|---|
| 8557 | #define BIF_CFG_DEV0_EPF2_PCIE_ADV_ERR_CAP_CNTL__FIRST_ERR_PTR__SHIFT 0x0 |
|---|
| 8558 | #define BIF_CFG_DEV0_EPF2_PCIE_ADV_ERR_CAP_CNTL__ECRC_GEN_CAP__SHIFT 0x5 |
|---|
| 8559 | #define BIF_CFG_DEV0_EPF2_PCIE_ADV_ERR_CAP_CNTL__ECRC_GEN_EN__SHIFT 0x6 |
|---|
| 8560 | #define BIF_CFG_DEV0_EPF2_PCIE_ADV_ERR_CAP_CNTL__ECRC_CHECK_CAP__SHIFT 0x7 |
|---|
| 8561 | #define BIF_CFG_DEV0_EPF2_PCIE_ADV_ERR_CAP_CNTL__ECRC_CHECK_EN__SHIFT 0x8 |
|---|
| 8562 | #define BIF_CFG_DEV0_EPF2_PCIE_ADV_ERR_CAP_CNTL__MULTI_HDR_RECD_CAP__SHIFT 0x9 |
|---|
| 8563 | #define BIF_CFG_DEV0_EPF2_PCIE_ADV_ERR_CAP_CNTL__MULTI_HDR_RECD_EN__SHIFT 0xa |
|---|
| 8564 | #define BIF_CFG_DEV0_EPF2_PCIE_ADV_ERR_CAP_CNTL__TLP_PREFIX_LOG_PRESENT__SHIFT 0xb |
|---|
| 8565 | #define BIF_CFG_DEV0_EPF2_PCIE_ADV_ERR_CAP_CNTL__COMPLETION_TIMEOUT_LOG_CAPABLE__SHIFT 0xc |
|---|
| 8566 | #define BIF_CFG_DEV0_EPF2_PCIE_ADV_ERR_CAP_CNTL__FIRST_ERR_PTR_MASK 0x0000001FL |
|---|
| 8567 | #define BIF_CFG_DEV0_EPF2_PCIE_ADV_ERR_CAP_CNTL__ECRC_GEN_CAP_MASK 0x00000020L |
|---|
| 8568 | #define BIF_CFG_DEV0_EPF2_PCIE_ADV_ERR_CAP_CNTL__ECRC_GEN_EN_MASK 0x00000040L |
|---|
| 8569 | #define BIF_CFG_DEV0_EPF2_PCIE_ADV_ERR_CAP_CNTL__ECRC_CHECK_CAP_MASK 0x00000080L |
|---|
| 8570 | #define BIF_CFG_DEV0_EPF2_PCIE_ADV_ERR_CAP_CNTL__ECRC_CHECK_EN_MASK 0x00000100L |
|---|
| 8571 | #define BIF_CFG_DEV0_EPF2_PCIE_ADV_ERR_CAP_CNTL__MULTI_HDR_RECD_CAP_MASK 0x00000200L |
|---|
| 8572 | #define BIF_CFG_DEV0_EPF2_PCIE_ADV_ERR_CAP_CNTL__MULTI_HDR_RECD_EN_MASK 0x00000400L |
|---|
| 8573 | #define BIF_CFG_DEV0_EPF2_PCIE_ADV_ERR_CAP_CNTL__TLP_PREFIX_LOG_PRESENT_MASK 0x00000800L |
|---|
| 8574 | #define BIF_CFG_DEV0_EPF2_PCIE_ADV_ERR_CAP_CNTL__COMPLETION_TIMEOUT_LOG_CAPABLE_MASK 0x00001000L |
|---|
| 8575 | //BIF_CFG_DEV0_EPF2_PCIE_HDR_LOG0 |
|---|
| 8576 | #define BIF_CFG_DEV0_EPF2_PCIE_HDR_LOG0__TLP_HDR__SHIFT 0x0 |
|---|
| 8577 | #define BIF_CFG_DEV0_EPF2_PCIE_HDR_LOG0__TLP_HDR_MASK 0xFFFFFFFFL |
|---|
| 8578 | //BIF_CFG_DEV0_EPF2_PCIE_HDR_LOG1 |
|---|
| 8579 | #define BIF_CFG_DEV0_EPF2_PCIE_HDR_LOG1__TLP_HDR__SHIFT 0x0 |
|---|
| 8580 | #define BIF_CFG_DEV0_EPF2_PCIE_HDR_LOG1__TLP_HDR_MASK 0xFFFFFFFFL |
|---|
| 8581 | //BIF_CFG_DEV0_EPF2_PCIE_HDR_LOG2 |
|---|
| 8582 | #define BIF_CFG_DEV0_EPF2_PCIE_HDR_LOG2__TLP_HDR__SHIFT 0x0 |
|---|
| 8583 | #define BIF_CFG_DEV0_EPF2_PCIE_HDR_LOG2__TLP_HDR_MASK 0xFFFFFFFFL |
|---|
| 8584 | //BIF_CFG_DEV0_EPF2_PCIE_HDR_LOG3 |
|---|
| 8585 | #define BIF_CFG_DEV0_EPF2_PCIE_HDR_LOG3__TLP_HDR__SHIFT 0x0 |
|---|
| 8586 | #define BIF_CFG_DEV0_EPF2_PCIE_HDR_LOG3__TLP_HDR_MASK 0xFFFFFFFFL |
|---|
| 8587 | //BIF_CFG_DEV0_EPF2_PCIE_TLP_PREFIX_LOG0 |
|---|
| 8588 | #define BIF_CFG_DEV0_EPF2_PCIE_TLP_PREFIX_LOG0__TLP_PREFIX__SHIFT 0x0 |
|---|
| 8589 | #define BIF_CFG_DEV0_EPF2_PCIE_TLP_PREFIX_LOG0__TLP_PREFIX_MASK 0xFFFFFFFFL |
|---|
| 8590 | //BIF_CFG_DEV0_EPF2_PCIE_TLP_PREFIX_LOG1 |
|---|
| 8591 | #define BIF_CFG_DEV0_EPF2_PCIE_TLP_PREFIX_LOG1__TLP_PREFIX__SHIFT 0x0 |
|---|
| 8592 | #define BIF_CFG_DEV0_EPF2_PCIE_TLP_PREFIX_LOG1__TLP_PREFIX_MASK 0xFFFFFFFFL |
|---|
| 8593 | //BIF_CFG_DEV0_EPF2_PCIE_TLP_PREFIX_LOG2 |
|---|
| 8594 | #define BIF_CFG_DEV0_EPF2_PCIE_TLP_PREFIX_LOG2__TLP_PREFIX__SHIFT 0x0 |
|---|
| 8595 | #define BIF_CFG_DEV0_EPF2_PCIE_TLP_PREFIX_LOG2__TLP_PREFIX_MASK 0xFFFFFFFFL |
|---|
| 8596 | //BIF_CFG_DEV0_EPF2_PCIE_TLP_PREFIX_LOG3 |
|---|
| 8597 | #define BIF_CFG_DEV0_EPF2_PCIE_TLP_PREFIX_LOG3__TLP_PREFIX__SHIFT 0x0 |
|---|
| 8598 | #define BIF_CFG_DEV0_EPF2_PCIE_TLP_PREFIX_LOG3__TLP_PREFIX_MASK 0xFFFFFFFFL |
|---|
| 8599 | //BIF_CFG_DEV0_EPF2_PCIE_BAR_ENH_CAP_LIST |
|---|
| 8600 | #define BIF_CFG_DEV0_EPF2_PCIE_BAR_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 8601 | #define BIF_CFG_DEV0_EPF2_PCIE_BAR_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 8602 | #define BIF_CFG_DEV0_EPF2_PCIE_BAR_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 8603 | #define BIF_CFG_DEV0_EPF2_PCIE_BAR_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 8604 | #define BIF_CFG_DEV0_EPF2_PCIE_BAR_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 8605 | #define BIF_CFG_DEV0_EPF2_PCIE_BAR_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 8606 | //BIF_CFG_DEV0_EPF2_PCIE_BAR1_CAP |
|---|
| 8607 | #define BIF_CFG_DEV0_EPF2_PCIE_BAR1_CAP__BAR_SIZE_SUPPORTED__SHIFT 0x4 |
|---|
| 8608 | #define BIF_CFG_DEV0_EPF2_PCIE_BAR1_CAP__BAR_SIZE_SUPPORTED_MASK 0xFFFFFFF0L |
|---|
| 8609 | //BIF_CFG_DEV0_EPF2_PCIE_BAR1_CNTL |
|---|
| 8610 | #define BIF_CFG_DEV0_EPF2_PCIE_BAR1_CNTL__BAR_INDEX__SHIFT 0x0 |
|---|
| 8611 | #define BIF_CFG_DEV0_EPF2_PCIE_BAR1_CNTL__BAR_TOTAL_NUM__SHIFT 0x5 |
|---|
| 8612 | #define BIF_CFG_DEV0_EPF2_PCIE_BAR1_CNTL__BAR_SIZE__SHIFT 0x8 |
|---|
| 8613 | #define BIF_CFG_DEV0_EPF2_PCIE_BAR1_CNTL__BAR_SIZE_SUPPORTED_UPPER__SHIFT 0x10 |
|---|
| 8614 | #define BIF_CFG_DEV0_EPF2_PCIE_BAR1_CNTL__BAR_INDEX_MASK 0x00000007L |
|---|
| 8615 | #define BIF_CFG_DEV0_EPF2_PCIE_BAR1_CNTL__BAR_TOTAL_NUM_MASK 0x000000E0L |
|---|
| 8616 | #define BIF_CFG_DEV0_EPF2_PCIE_BAR1_CNTL__BAR_SIZE_MASK 0x00003F00L |
|---|
| 8617 | #define BIF_CFG_DEV0_EPF2_PCIE_BAR1_CNTL__BAR_SIZE_SUPPORTED_UPPER_MASK 0xFFFF0000L |
|---|
| 8618 | //BIF_CFG_DEV0_EPF2_PCIE_BAR2_CAP |
|---|
| 8619 | #define BIF_CFG_DEV0_EPF2_PCIE_BAR2_CAP__BAR_SIZE_SUPPORTED__SHIFT 0x4 |
|---|
| 8620 | #define BIF_CFG_DEV0_EPF2_PCIE_BAR2_CAP__BAR_SIZE_SUPPORTED_MASK 0xFFFFFFF0L |
|---|
| 8621 | //BIF_CFG_DEV0_EPF2_PCIE_BAR2_CNTL |
|---|
| 8622 | #define BIF_CFG_DEV0_EPF2_PCIE_BAR2_CNTL__BAR_INDEX__SHIFT 0x0 |
|---|
| 8623 | #define BIF_CFG_DEV0_EPF2_PCIE_BAR2_CNTL__BAR_TOTAL_NUM__SHIFT 0x5 |
|---|
| 8624 | #define BIF_CFG_DEV0_EPF2_PCIE_BAR2_CNTL__BAR_SIZE__SHIFT 0x8 |
|---|
| 8625 | #define BIF_CFG_DEV0_EPF2_PCIE_BAR2_CNTL__BAR_SIZE_SUPPORTED_UPPER__SHIFT 0x10 |
|---|
| 8626 | #define BIF_CFG_DEV0_EPF2_PCIE_BAR2_CNTL__BAR_INDEX_MASK 0x00000007L |
|---|
| 8627 | #define BIF_CFG_DEV0_EPF2_PCIE_BAR2_CNTL__BAR_TOTAL_NUM_MASK 0x000000E0L |
|---|
| 8628 | #define BIF_CFG_DEV0_EPF2_PCIE_BAR2_CNTL__BAR_SIZE_MASK 0x00003F00L |
|---|
| 8629 | #define BIF_CFG_DEV0_EPF2_PCIE_BAR2_CNTL__BAR_SIZE_SUPPORTED_UPPER_MASK 0xFFFF0000L |
|---|
| 8630 | //BIF_CFG_DEV0_EPF2_PCIE_BAR3_CAP |
|---|
| 8631 | #define BIF_CFG_DEV0_EPF2_PCIE_BAR3_CAP__BAR_SIZE_SUPPORTED__SHIFT 0x4 |
|---|
| 8632 | #define BIF_CFG_DEV0_EPF2_PCIE_BAR3_CAP__BAR_SIZE_SUPPORTED_MASK 0xFFFFFFF0L |
|---|
| 8633 | //BIF_CFG_DEV0_EPF2_PCIE_BAR3_CNTL |
|---|
| 8634 | #define BIF_CFG_DEV0_EPF2_PCIE_BAR3_CNTL__BAR_INDEX__SHIFT 0x0 |
|---|
| 8635 | #define BIF_CFG_DEV0_EPF2_PCIE_BAR3_CNTL__BAR_TOTAL_NUM__SHIFT 0x5 |
|---|
| 8636 | #define BIF_CFG_DEV0_EPF2_PCIE_BAR3_CNTL__BAR_SIZE__SHIFT 0x8 |
|---|
| 8637 | #define BIF_CFG_DEV0_EPF2_PCIE_BAR3_CNTL__BAR_SIZE_SUPPORTED_UPPER__SHIFT 0x10 |
|---|
| 8638 | #define BIF_CFG_DEV0_EPF2_PCIE_BAR3_CNTL__BAR_INDEX_MASK 0x00000007L |
|---|
| 8639 | #define BIF_CFG_DEV0_EPF2_PCIE_BAR3_CNTL__BAR_TOTAL_NUM_MASK 0x000000E0L |
|---|
| 8640 | #define BIF_CFG_DEV0_EPF2_PCIE_BAR3_CNTL__BAR_SIZE_MASK 0x00003F00L |
|---|
| 8641 | #define BIF_CFG_DEV0_EPF2_PCIE_BAR3_CNTL__BAR_SIZE_SUPPORTED_UPPER_MASK 0xFFFF0000L |
|---|
| 8642 | //BIF_CFG_DEV0_EPF2_PCIE_BAR4_CAP |
|---|
| 8643 | #define BIF_CFG_DEV0_EPF2_PCIE_BAR4_CAP__BAR_SIZE_SUPPORTED__SHIFT 0x4 |
|---|
| 8644 | #define BIF_CFG_DEV0_EPF2_PCIE_BAR4_CAP__BAR_SIZE_SUPPORTED_MASK 0xFFFFFFF0L |
|---|
| 8645 | //BIF_CFG_DEV0_EPF2_PCIE_BAR4_CNTL |
|---|
| 8646 | #define BIF_CFG_DEV0_EPF2_PCIE_BAR4_CNTL__BAR_INDEX__SHIFT 0x0 |
|---|
| 8647 | #define BIF_CFG_DEV0_EPF2_PCIE_BAR4_CNTL__BAR_TOTAL_NUM__SHIFT 0x5 |
|---|
| 8648 | #define BIF_CFG_DEV0_EPF2_PCIE_BAR4_CNTL__BAR_SIZE__SHIFT 0x8 |
|---|
| 8649 | #define BIF_CFG_DEV0_EPF2_PCIE_BAR4_CNTL__BAR_SIZE_SUPPORTED_UPPER__SHIFT 0x10 |
|---|
| 8650 | #define BIF_CFG_DEV0_EPF2_PCIE_BAR4_CNTL__BAR_INDEX_MASK 0x00000007L |
|---|
| 8651 | #define BIF_CFG_DEV0_EPF2_PCIE_BAR4_CNTL__BAR_TOTAL_NUM_MASK 0x000000E0L |
|---|
| 8652 | #define BIF_CFG_DEV0_EPF2_PCIE_BAR4_CNTL__BAR_SIZE_MASK 0x00003F00L |
|---|
| 8653 | #define BIF_CFG_DEV0_EPF2_PCIE_BAR4_CNTL__BAR_SIZE_SUPPORTED_UPPER_MASK 0xFFFF0000L |
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| 8654 | //BIF_CFG_DEV0_EPF2_PCIE_BAR5_CAP |
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| 8655 | #define BIF_CFG_DEV0_EPF2_PCIE_BAR5_CAP__BAR_SIZE_SUPPORTED__SHIFT 0x4 |
|---|
| 8656 | #define BIF_CFG_DEV0_EPF2_PCIE_BAR5_CAP__BAR_SIZE_SUPPORTED_MASK 0xFFFFFFF0L |
|---|
| 8657 | //BIF_CFG_DEV0_EPF2_PCIE_BAR5_CNTL |
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| 8658 | #define BIF_CFG_DEV0_EPF2_PCIE_BAR5_CNTL__BAR_INDEX__SHIFT 0x0 |
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| 8662 | #define BIF_CFG_DEV0_EPF2_PCIE_BAR5_CNTL__BAR_INDEX_MASK 0x00000007L |
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|---|
| 8665 | #define BIF_CFG_DEV0_EPF2_PCIE_BAR5_CNTL__BAR_SIZE_SUPPORTED_UPPER_MASK 0xFFFF0000L |
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| 8669 | //BIF_CFG_DEV0_EPF2_PCIE_BAR6_CNTL |
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| 8671 | #define BIF_CFG_DEV0_EPF2_PCIE_BAR6_CNTL__BAR_TOTAL_NUM__SHIFT 0x5 |
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| 8672 | #define BIF_CFG_DEV0_EPF2_PCIE_BAR6_CNTL__BAR_SIZE__SHIFT 0x8 |
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| 8673 | #define BIF_CFG_DEV0_EPF2_PCIE_BAR6_CNTL__BAR_SIZE_SUPPORTED_UPPER__SHIFT 0x10 |
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| 8674 | #define BIF_CFG_DEV0_EPF2_PCIE_BAR6_CNTL__BAR_INDEX_MASK 0x00000007L |
|---|
| 8675 | #define BIF_CFG_DEV0_EPF2_PCIE_BAR6_CNTL__BAR_TOTAL_NUM_MASK 0x000000E0L |
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| 8676 | #define BIF_CFG_DEV0_EPF2_PCIE_BAR6_CNTL__BAR_SIZE_MASK 0x00003F00L |
|---|
| 8677 | #define BIF_CFG_DEV0_EPF2_PCIE_BAR6_CNTL__BAR_SIZE_SUPPORTED_UPPER_MASK 0xFFFF0000L |
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| 8678 | //BIF_CFG_DEV0_EPF2_PCIE_PWR_BUDGET_ENH_CAP_LIST |
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| 8695 | #define BIF_CFG_DEV0_EPF2_PCIE_PWR_BUDGET_DATA__BASE_POWER_MASK 0x000000FFL |
|---|
| 8696 | #define BIF_CFG_DEV0_EPF2_PCIE_PWR_BUDGET_DATA__DATA_SCALE_MASK 0x00000300L |
|---|
| 8697 | #define BIF_CFG_DEV0_EPF2_PCIE_PWR_BUDGET_DATA__PM_SUB_STATE_MASK 0x00001C00L |
|---|
| 8698 | #define BIF_CFG_DEV0_EPF2_PCIE_PWR_BUDGET_DATA__PM_STATE_MASK 0x00006000L |
|---|
| 8699 | #define BIF_CFG_DEV0_EPF2_PCIE_PWR_BUDGET_DATA__TYPE_MASK 0x00038000L |
|---|
| 8700 | #define BIF_CFG_DEV0_EPF2_PCIE_PWR_BUDGET_DATA__POWER_RAIL_MASK 0x001C0000L |
|---|
| 8701 | //BIF_CFG_DEV0_EPF2_PCIE_PWR_BUDGET_CAP |
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| 8702 | #define BIF_CFG_DEV0_EPF2_PCIE_PWR_BUDGET_CAP__SYSTEM_ALLOCATED__SHIFT 0x0 |
|---|
| 8703 | #define BIF_CFG_DEV0_EPF2_PCIE_PWR_BUDGET_CAP__SYSTEM_ALLOCATED_MASK 0x01L |
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| 8704 | //BIF_CFG_DEV0_EPF2_PCIE_DPA_ENH_CAP_LIST |
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| 8705 | #define BIF_CFG_DEV0_EPF2_PCIE_DPA_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
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| 8707 | #define BIF_CFG_DEV0_EPF2_PCIE_DPA_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
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| 8708 | #define BIF_CFG_DEV0_EPF2_PCIE_DPA_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 8709 | #define BIF_CFG_DEV0_EPF2_PCIE_DPA_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 8710 | #define BIF_CFG_DEV0_EPF2_PCIE_DPA_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 8711 | //BIF_CFG_DEV0_EPF2_PCIE_DPA_CAP |
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|---|
| 8715 | #define BIF_CFG_DEV0_EPF2_PCIE_DPA_CAP__TRANS_LAT_VAL_0__SHIFT 0x10 |
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|---|
| 8717 | #define BIF_CFG_DEV0_EPF2_PCIE_DPA_CAP__SUBSTATE_MAX_MASK 0x0000001FL |
|---|
| 8718 | #define BIF_CFG_DEV0_EPF2_PCIE_DPA_CAP__TRANS_LAT_UNIT_MASK 0x00000300L |
|---|
| 8719 | #define BIF_CFG_DEV0_EPF2_PCIE_DPA_CAP__PWR_ALLOC_SCALE_MASK 0x00003000L |
|---|
| 8720 | #define BIF_CFG_DEV0_EPF2_PCIE_DPA_CAP__TRANS_LAT_VAL_0_MASK 0x00FF0000L |
|---|
| 8721 | #define BIF_CFG_DEV0_EPF2_PCIE_DPA_CAP__TRANS_LAT_VAL_1_MASK 0xFF000000L |
|---|
| 8722 | //BIF_CFG_DEV0_EPF2_PCIE_DPA_LATENCY_INDICATOR |
|---|
| 8723 | #define BIF_CFG_DEV0_EPF2_PCIE_DPA_LATENCY_INDICATOR__TRANS_LAT_INDICATOR_BITS__SHIFT 0x0 |
|---|
| 8724 | #define BIF_CFG_DEV0_EPF2_PCIE_DPA_LATENCY_INDICATOR__TRANS_LAT_INDICATOR_BITS_MASK 0x000000FFL |
|---|
| 8725 | //BIF_CFG_DEV0_EPF2_PCIE_DPA_STATUS |
|---|
| 8726 | #define BIF_CFG_DEV0_EPF2_PCIE_DPA_STATUS__SUBSTATE_STATUS__SHIFT 0x0 |
|---|
| 8727 | #define BIF_CFG_DEV0_EPF2_PCIE_DPA_STATUS__SUBSTATE_CNTL_ENABLED__SHIFT 0x8 |
|---|
| 8728 | #define BIF_CFG_DEV0_EPF2_PCIE_DPA_STATUS__SUBSTATE_STATUS_MASK 0x001FL |
|---|
| 8729 | #define BIF_CFG_DEV0_EPF2_PCIE_DPA_STATUS__SUBSTATE_CNTL_ENABLED_MASK 0x0100L |
|---|
| 8730 | //BIF_CFG_DEV0_EPF2_PCIE_DPA_CNTL |
|---|
| 8731 | #define BIF_CFG_DEV0_EPF2_PCIE_DPA_CNTL__SUBSTATE_CNTL__SHIFT 0x0 |
|---|
| 8732 | #define BIF_CFG_DEV0_EPF2_PCIE_DPA_CNTL__SUBSTATE_CNTL_MASK 0x001FL |
|---|
| 8733 | //BIF_CFG_DEV0_EPF2_PCIE_DPA_SUBSTATE_PWR_ALLOC_0 |
|---|
| 8734 | #define BIF_CFG_DEV0_EPF2_PCIE_DPA_SUBSTATE_PWR_ALLOC_0__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 8735 | #define BIF_CFG_DEV0_EPF2_PCIE_DPA_SUBSTATE_PWR_ALLOC_0__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 8736 | //BIF_CFG_DEV0_EPF2_PCIE_DPA_SUBSTATE_PWR_ALLOC_1 |
|---|
| 8737 | #define BIF_CFG_DEV0_EPF2_PCIE_DPA_SUBSTATE_PWR_ALLOC_1__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 8738 | #define BIF_CFG_DEV0_EPF2_PCIE_DPA_SUBSTATE_PWR_ALLOC_1__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 8739 | //BIF_CFG_DEV0_EPF2_PCIE_DPA_SUBSTATE_PWR_ALLOC_2 |
|---|
| 8740 | #define BIF_CFG_DEV0_EPF2_PCIE_DPA_SUBSTATE_PWR_ALLOC_2__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 8741 | #define BIF_CFG_DEV0_EPF2_PCIE_DPA_SUBSTATE_PWR_ALLOC_2__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 8742 | //BIF_CFG_DEV0_EPF2_PCIE_DPA_SUBSTATE_PWR_ALLOC_3 |
|---|
| 8743 | #define BIF_CFG_DEV0_EPF2_PCIE_DPA_SUBSTATE_PWR_ALLOC_3__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 8744 | #define BIF_CFG_DEV0_EPF2_PCIE_DPA_SUBSTATE_PWR_ALLOC_3__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 8745 | //BIF_CFG_DEV0_EPF2_PCIE_DPA_SUBSTATE_PWR_ALLOC_4 |
|---|
| 8746 | #define BIF_CFG_DEV0_EPF2_PCIE_DPA_SUBSTATE_PWR_ALLOC_4__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 8747 | #define BIF_CFG_DEV0_EPF2_PCIE_DPA_SUBSTATE_PWR_ALLOC_4__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 8748 | //BIF_CFG_DEV0_EPF2_PCIE_DPA_SUBSTATE_PWR_ALLOC_5 |
|---|
| 8749 | #define BIF_CFG_DEV0_EPF2_PCIE_DPA_SUBSTATE_PWR_ALLOC_5__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 8750 | #define BIF_CFG_DEV0_EPF2_PCIE_DPA_SUBSTATE_PWR_ALLOC_5__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 8751 | //BIF_CFG_DEV0_EPF2_PCIE_DPA_SUBSTATE_PWR_ALLOC_6 |
|---|
| 8752 | #define BIF_CFG_DEV0_EPF2_PCIE_DPA_SUBSTATE_PWR_ALLOC_6__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 8753 | #define BIF_CFG_DEV0_EPF2_PCIE_DPA_SUBSTATE_PWR_ALLOC_6__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 8754 | //BIF_CFG_DEV0_EPF2_PCIE_DPA_SUBSTATE_PWR_ALLOC_7 |
|---|
| 8755 | #define BIF_CFG_DEV0_EPF2_PCIE_DPA_SUBSTATE_PWR_ALLOC_7__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 8756 | #define BIF_CFG_DEV0_EPF2_PCIE_DPA_SUBSTATE_PWR_ALLOC_7__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 8757 | //BIF_CFG_DEV0_EPF2_PCIE_ACS_ENH_CAP_LIST |
|---|
| 8758 | #define BIF_CFG_DEV0_EPF2_PCIE_ACS_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 8759 | #define BIF_CFG_DEV0_EPF2_PCIE_ACS_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 8760 | #define BIF_CFG_DEV0_EPF2_PCIE_ACS_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 8761 | #define BIF_CFG_DEV0_EPF2_PCIE_ACS_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 8762 | #define BIF_CFG_DEV0_EPF2_PCIE_ACS_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 8763 | #define BIF_CFG_DEV0_EPF2_PCIE_ACS_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 8764 | //BIF_CFG_DEV0_EPF2_PCIE_ACS_CAP |
|---|
| 8765 | #define BIF_CFG_DEV0_EPF2_PCIE_ACS_CAP__SOURCE_VALIDATION__SHIFT 0x0 |
|---|
| 8766 | #define BIF_CFG_DEV0_EPF2_PCIE_ACS_CAP__TRANSLATION_BLOCKING__SHIFT 0x1 |
|---|
| 8767 | #define BIF_CFG_DEV0_EPF2_PCIE_ACS_CAP__P2P_REQUEST_REDIRECT__SHIFT 0x2 |
|---|
| 8768 | #define BIF_CFG_DEV0_EPF2_PCIE_ACS_CAP__P2P_COMPLETION_REDIRECT__SHIFT 0x3 |
|---|
| 8769 | #define BIF_CFG_DEV0_EPF2_PCIE_ACS_CAP__UPSTREAM_FORWARDING__SHIFT 0x4 |
|---|
| 8770 | #define BIF_CFG_DEV0_EPF2_PCIE_ACS_CAP__P2P_EGRESS_CONTROL__SHIFT 0x5 |
|---|
| 8771 | #define BIF_CFG_DEV0_EPF2_PCIE_ACS_CAP__DIRECT_TRANSLATED_P2P__SHIFT 0x6 |
|---|
| 8772 | #define BIF_CFG_DEV0_EPF2_PCIE_ACS_CAP__EGRESS_CONTROL_VECTOR_SIZE__SHIFT 0x8 |
|---|
| 8773 | #define BIF_CFG_DEV0_EPF2_PCIE_ACS_CAP__SOURCE_VALIDATION_MASK 0x0001L |
|---|
| 8774 | #define BIF_CFG_DEV0_EPF2_PCIE_ACS_CAP__TRANSLATION_BLOCKING_MASK 0x0002L |
|---|
| 8775 | #define BIF_CFG_DEV0_EPF2_PCIE_ACS_CAP__P2P_REQUEST_REDIRECT_MASK 0x0004L |
|---|
| 8776 | #define BIF_CFG_DEV0_EPF2_PCIE_ACS_CAP__P2P_COMPLETION_REDIRECT_MASK 0x0008L |
|---|
| 8777 | #define BIF_CFG_DEV0_EPF2_PCIE_ACS_CAP__UPSTREAM_FORWARDING_MASK 0x0010L |
|---|
| 8778 | #define BIF_CFG_DEV0_EPF2_PCIE_ACS_CAP__P2P_EGRESS_CONTROL_MASK 0x0020L |
|---|
| 8779 | #define BIF_CFG_DEV0_EPF2_PCIE_ACS_CAP__DIRECT_TRANSLATED_P2P_MASK 0x0040L |
|---|
| 8780 | #define BIF_CFG_DEV0_EPF2_PCIE_ACS_CAP__EGRESS_CONTROL_VECTOR_SIZE_MASK 0xFF00L |
|---|
| 8781 | //BIF_CFG_DEV0_EPF2_PCIE_ACS_CNTL |
|---|
| 8782 | #define BIF_CFG_DEV0_EPF2_PCIE_ACS_CNTL__SOURCE_VALIDATION_EN__SHIFT 0x0 |
|---|
| 8783 | #define BIF_CFG_DEV0_EPF2_PCIE_ACS_CNTL__TRANSLATION_BLOCKING_EN__SHIFT 0x1 |
|---|
| 8784 | #define BIF_CFG_DEV0_EPF2_PCIE_ACS_CNTL__P2P_REQUEST_REDIRECT_EN__SHIFT 0x2 |
|---|
| 8785 | #define BIF_CFG_DEV0_EPF2_PCIE_ACS_CNTL__P2P_COMPLETION_REDIRECT_EN__SHIFT 0x3 |
|---|
| 8786 | #define BIF_CFG_DEV0_EPF2_PCIE_ACS_CNTL__UPSTREAM_FORWARDING_EN__SHIFT 0x4 |
|---|
| 8787 | #define BIF_CFG_DEV0_EPF2_PCIE_ACS_CNTL__P2P_EGRESS_CONTROL_EN__SHIFT 0x5 |
|---|
| 8788 | #define BIF_CFG_DEV0_EPF2_PCIE_ACS_CNTL__DIRECT_TRANSLATED_P2P_EN__SHIFT 0x6 |
|---|
| 8789 | #define BIF_CFG_DEV0_EPF2_PCIE_ACS_CNTL__SOURCE_VALIDATION_EN_MASK 0x0001L |
|---|
| 8790 | #define BIF_CFG_DEV0_EPF2_PCIE_ACS_CNTL__TRANSLATION_BLOCKING_EN_MASK 0x0002L |
|---|
| 8791 | #define BIF_CFG_DEV0_EPF2_PCIE_ACS_CNTL__P2P_REQUEST_REDIRECT_EN_MASK 0x0004L |
|---|
| 8792 | #define BIF_CFG_DEV0_EPF2_PCIE_ACS_CNTL__P2P_COMPLETION_REDIRECT_EN_MASK 0x0008L |
|---|
| 8793 | #define BIF_CFG_DEV0_EPF2_PCIE_ACS_CNTL__UPSTREAM_FORWARDING_EN_MASK 0x0010L |
|---|
| 8794 | #define BIF_CFG_DEV0_EPF2_PCIE_ACS_CNTL__P2P_EGRESS_CONTROL_EN_MASK 0x0020L |
|---|
| 8795 | #define BIF_CFG_DEV0_EPF2_PCIE_ACS_CNTL__DIRECT_TRANSLATED_P2P_EN_MASK 0x0040L |
|---|
| 8796 | //BIF_CFG_DEV0_EPF2_PCIE_PASID_ENH_CAP_LIST |
|---|
| 8797 | #define BIF_CFG_DEV0_EPF2_PCIE_PASID_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 8798 | #define BIF_CFG_DEV0_EPF2_PCIE_PASID_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 8799 | #define BIF_CFG_DEV0_EPF2_PCIE_PASID_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 8800 | #define BIF_CFG_DEV0_EPF2_PCIE_PASID_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 8801 | #define BIF_CFG_DEV0_EPF2_PCIE_PASID_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 8802 | #define BIF_CFG_DEV0_EPF2_PCIE_PASID_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 8803 | //BIF_CFG_DEV0_EPF2_PCIE_PASID_CAP |
|---|
| 8804 | #define BIF_CFG_DEV0_EPF2_PCIE_PASID_CAP__PASID_EXE_PERMISSION_SUPPORTED__SHIFT 0x1 |
|---|
| 8805 | #define BIF_CFG_DEV0_EPF2_PCIE_PASID_CAP__PASID_PRIV_MODE_SUPPORTED__SHIFT 0x2 |
|---|
| 8806 | #define BIF_CFG_DEV0_EPF2_PCIE_PASID_CAP__MAX_PASID_WIDTH__SHIFT 0x8 |
|---|
| 8807 | #define BIF_CFG_DEV0_EPF2_PCIE_PASID_CAP__PASID_EXE_PERMISSION_SUPPORTED_MASK 0x0002L |
|---|
| 8808 | #define BIF_CFG_DEV0_EPF2_PCIE_PASID_CAP__PASID_PRIV_MODE_SUPPORTED_MASK 0x0004L |
|---|
| 8809 | #define BIF_CFG_DEV0_EPF2_PCIE_PASID_CAP__MAX_PASID_WIDTH_MASK 0x1F00L |
|---|
| 8810 | //BIF_CFG_DEV0_EPF2_PCIE_PASID_CNTL |
|---|
| 8811 | #define BIF_CFG_DEV0_EPF2_PCIE_PASID_CNTL__PASID_ENABLE__SHIFT 0x0 |
|---|
| 8812 | #define BIF_CFG_DEV0_EPF2_PCIE_PASID_CNTL__PASID_EXE_PERMISSION_ENABLE__SHIFT 0x1 |
|---|
| 8813 | #define BIF_CFG_DEV0_EPF2_PCIE_PASID_CNTL__PASID_PRIV_MODE_SUPPORTED_ENABLE__SHIFT 0x2 |
|---|
| 8814 | #define BIF_CFG_DEV0_EPF2_PCIE_PASID_CNTL__PASID_ENABLE_MASK 0x0001L |
|---|
| 8815 | #define BIF_CFG_DEV0_EPF2_PCIE_PASID_CNTL__PASID_EXE_PERMISSION_ENABLE_MASK 0x0002L |
|---|
| 8816 | #define BIF_CFG_DEV0_EPF2_PCIE_PASID_CNTL__PASID_PRIV_MODE_SUPPORTED_ENABLE_MASK 0x0004L |
|---|
| 8817 | //BIF_CFG_DEV0_EPF2_PCIE_ARI_ENH_CAP_LIST |
|---|
| 8818 | #define BIF_CFG_DEV0_EPF2_PCIE_ARI_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 8819 | #define BIF_CFG_DEV0_EPF2_PCIE_ARI_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 8820 | #define BIF_CFG_DEV0_EPF2_PCIE_ARI_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 8821 | #define BIF_CFG_DEV0_EPF2_PCIE_ARI_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 8822 | #define BIF_CFG_DEV0_EPF2_PCIE_ARI_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 8823 | #define BIF_CFG_DEV0_EPF2_PCIE_ARI_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 8824 | //BIF_CFG_DEV0_EPF2_PCIE_ARI_CAP |
|---|
| 8825 | #define BIF_CFG_DEV0_EPF2_PCIE_ARI_CAP__ARI_MFVC_FUNC_GROUPS_CAP__SHIFT 0x0 |
|---|
| 8826 | #define BIF_CFG_DEV0_EPF2_PCIE_ARI_CAP__ARI_ACS_FUNC_GROUPS_CAP__SHIFT 0x1 |
|---|
| 8827 | #define BIF_CFG_DEV0_EPF2_PCIE_ARI_CAP__ARI_NEXT_FUNC_NUM__SHIFT 0x8 |
|---|
| 8828 | #define BIF_CFG_DEV0_EPF2_PCIE_ARI_CAP__ARI_MFVC_FUNC_GROUPS_CAP_MASK 0x0001L |
|---|
| 8829 | #define BIF_CFG_DEV0_EPF2_PCIE_ARI_CAP__ARI_ACS_FUNC_GROUPS_CAP_MASK 0x0002L |
|---|
| 8830 | #define BIF_CFG_DEV0_EPF2_PCIE_ARI_CAP__ARI_NEXT_FUNC_NUM_MASK 0xFF00L |
|---|
| 8831 | //BIF_CFG_DEV0_EPF2_PCIE_ARI_CNTL |
|---|
| 8832 | #define BIF_CFG_DEV0_EPF2_PCIE_ARI_CNTL__ARI_MFVC_FUNC_GROUPS_EN__SHIFT 0x0 |
|---|
| 8833 | #define BIF_CFG_DEV0_EPF2_PCIE_ARI_CNTL__ARI_ACS_FUNC_GROUPS_EN__SHIFT 0x1 |
|---|
| 8834 | #define BIF_CFG_DEV0_EPF2_PCIE_ARI_CNTL__ARI_FUNCTION_GROUP__SHIFT 0x4 |
|---|
| 8835 | #define BIF_CFG_DEV0_EPF2_PCIE_ARI_CNTL__ARI_MFVC_FUNC_GROUPS_EN_MASK 0x0001L |
|---|
| 8836 | #define BIF_CFG_DEV0_EPF2_PCIE_ARI_CNTL__ARI_ACS_FUNC_GROUPS_EN_MASK 0x0002L |
|---|
| 8837 | #define BIF_CFG_DEV0_EPF2_PCIE_ARI_CNTL__ARI_FUNCTION_GROUP_MASK 0x0070L |
|---|
| 8838 | |
|---|
| 8839 | |
|---|
| 8840 | // addressBlock: nbio_nbif0_bif_cfg_dev0_epf3_bifcfgdecp |
|---|
| 8841 | //BIF_CFG_DEV0_EPF3_VENDOR_ID |
|---|
| 8842 | #define BIF_CFG_DEV0_EPF3_VENDOR_ID__VENDOR_ID__SHIFT 0x0 |
|---|
| 8843 | #define BIF_CFG_DEV0_EPF3_VENDOR_ID__VENDOR_ID_MASK 0xFFFFL |
|---|
| 8844 | //BIF_CFG_DEV0_EPF3_DEVICE_ID |
|---|
| 8845 | #define BIF_CFG_DEV0_EPF3_DEVICE_ID__DEVICE_ID__SHIFT 0x0 |
|---|
| 8846 | #define BIF_CFG_DEV0_EPF3_DEVICE_ID__DEVICE_ID_MASK 0xFFFFL |
|---|
| 8847 | //BIF_CFG_DEV0_EPF3_COMMAND |
|---|
| 8848 | #define BIF_CFG_DEV0_EPF3_COMMAND__IO_ACCESS_EN__SHIFT 0x0 |
|---|
| 8849 | #define BIF_CFG_DEV0_EPF3_COMMAND__MEM_ACCESS_EN__SHIFT 0x1 |
|---|
| 8850 | #define BIF_CFG_DEV0_EPF3_COMMAND__BUS_MASTER_EN__SHIFT 0x2 |
|---|
| 8851 | #define BIF_CFG_DEV0_EPF3_COMMAND__SPECIAL_CYCLE_EN__SHIFT 0x3 |
|---|
| 8852 | #define BIF_CFG_DEV0_EPF3_COMMAND__MEM_WRITE_INVALIDATE_EN__SHIFT 0x4 |
|---|
| 8853 | #define BIF_CFG_DEV0_EPF3_COMMAND__PAL_SNOOP_EN__SHIFT 0x5 |
|---|
| 8854 | #define BIF_CFG_DEV0_EPF3_COMMAND__PARITY_ERROR_RESPONSE__SHIFT 0x6 |
|---|
| 8855 | #define BIF_CFG_DEV0_EPF3_COMMAND__AD_STEPPING__SHIFT 0x7 |
|---|
| 8856 | #define BIF_CFG_DEV0_EPF3_COMMAND__SERR_EN__SHIFT 0x8 |
|---|
| 8857 | #define BIF_CFG_DEV0_EPF3_COMMAND__FAST_B2B_EN__SHIFT 0x9 |
|---|
| 8858 | #define BIF_CFG_DEV0_EPF3_COMMAND__INT_DIS__SHIFT 0xa |
|---|
| 8859 | #define BIF_CFG_DEV0_EPF3_COMMAND__IO_ACCESS_EN_MASK 0x0001L |
|---|
| 8860 | #define BIF_CFG_DEV0_EPF3_COMMAND__MEM_ACCESS_EN_MASK 0x0002L |
|---|
| 8861 | #define BIF_CFG_DEV0_EPF3_COMMAND__BUS_MASTER_EN_MASK 0x0004L |
|---|
| 8862 | #define BIF_CFG_DEV0_EPF3_COMMAND__SPECIAL_CYCLE_EN_MASK 0x0008L |
|---|
| 8863 | #define BIF_CFG_DEV0_EPF3_COMMAND__MEM_WRITE_INVALIDATE_EN_MASK 0x0010L |
|---|
| 8864 | #define BIF_CFG_DEV0_EPF3_COMMAND__PAL_SNOOP_EN_MASK 0x0020L |
|---|
| 8865 | #define BIF_CFG_DEV0_EPF3_COMMAND__PARITY_ERROR_RESPONSE_MASK 0x0040L |
|---|
| 8866 | #define BIF_CFG_DEV0_EPF3_COMMAND__AD_STEPPING_MASK 0x0080L |
|---|
| 8867 | #define BIF_CFG_DEV0_EPF3_COMMAND__SERR_EN_MASK 0x0100L |
|---|
| 8868 | #define BIF_CFG_DEV0_EPF3_COMMAND__FAST_B2B_EN_MASK 0x0200L |
|---|
| 8869 | #define BIF_CFG_DEV0_EPF3_COMMAND__INT_DIS_MASK 0x0400L |
|---|
| 8870 | //BIF_CFG_DEV0_EPF3_STATUS |
|---|
| 8871 | #define BIF_CFG_DEV0_EPF3_STATUS__IMMEDIATE_READINESS__SHIFT 0x0 |
|---|
| 8872 | #define BIF_CFG_DEV0_EPF3_STATUS__INT_STATUS__SHIFT 0x3 |
|---|
| 8873 | #define BIF_CFG_DEV0_EPF3_STATUS__CAP_LIST__SHIFT 0x4 |
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| 8874 | #define BIF_CFG_DEV0_EPF3_STATUS__PCI_66_CAP__SHIFT 0x5 |
|---|
| 8875 | #define BIF_CFG_DEV0_EPF3_STATUS__FAST_BACK_CAPABLE__SHIFT 0x7 |
|---|
| 8876 | #define BIF_CFG_DEV0_EPF3_STATUS__MASTER_DATA_PARITY_ERROR__SHIFT 0x8 |
|---|
| 8877 | #define BIF_CFG_DEV0_EPF3_STATUS__DEVSEL_TIMING__SHIFT 0x9 |
|---|
| 8878 | #define BIF_CFG_DEV0_EPF3_STATUS__SIGNAL_TARGET_ABORT__SHIFT 0xb |
|---|
| 8879 | #define BIF_CFG_DEV0_EPF3_STATUS__RECEIVED_TARGET_ABORT__SHIFT 0xc |
|---|
| 8880 | #define BIF_CFG_DEV0_EPF3_STATUS__RECEIVED_MASTER_ABORT__SHIFT 0xd |
|---|
| 8881 | #define BIF_CFG_DEV0_EPF3_STATUS__SIGNALED_SYSTEM_ERROR__SHIFT 0xe |
|---|
| 8882 | #define BIF_CFG_DEV0_EPF3_STATUS__PARITY_ERROR_DETECTED__SHIFT 0xf |
|---|
| 8883 | #define BIF_CFG_DEV0_EPF3_STATUS__IMMEDIATE_READINESS_MASK 0x0001L |
|---|
| 8884 | #define BIF_CFG_DEV0_EPF3_STATUS__INT_STATUS_MASK 0x0008L |
|---|
| 8885 | #define BIF_CFG_DEV0_EPF3_STATUS__CAP_LIST_MASK 0x0010L |
|---|
| 8886 | #define BIF_CFG_DEV0_EPF3_STATUS__PCI_66_CAP_MASK 0x0020L |
|---|
| 8887 | #define BIF_CFG_DEV0_EPF3_STATUS__FAST_BACK_CAPABLE_MASK 0x0080L |
|---|
| 8888 | #define BIF_CFG_DEV0_EPF3_STATUS__MASTER_DATA_PARITY_ERROR_MASK 0x0100L |
|---|
| 8889 | #define BIF_CFG_DEV0_EPF3_STATUS__DEVSEL_TIMING_MASK 0x0600L |
|---|
| 8890 | #define BIF_CFG_DEV0_EPF3_STATUS__SIGNAL_TARGET_ABORT_MASK 0x0800L |
|---|
| 8891 | #define BIF_CFG_DEV0_EPF3_STATUS__RECEIVED_TARGET_ABORT_MASK 0x1000L |
|---|
| 8892 | #define BIF_CFG_DEV0_EPF3_STATUS__RECEIVED_MASTER_ABORT_MASK 0x2000L |
|---|
| 8893 | #define BIF_CFG_DEV0_EPF3_STATUS__SIGNALED_SYSTEM_ERROR_MASK 0x4000L |
|---|
| 8894 | #define BIF_CFG_DEV0_EPF3_STATUS__PARITY_ERROR_DETECTED_MASK 0x8000L |
|---|
| 8895 | //BIF_CFG_DEV0_EPF3_REVISION_ID |
|---|
| 8896 | #define BIF_CFG_DEV0_EPF3_REVISION_ID__MINOR_REV_ID__SHIFT 0x0 |
|---|
| 8897 | #define BIF_CFG_DEV0_EPF3_REVISION_ID__MAJOR_REV_ID__SHIFT 0x4 |
|---|
| 8898 | #define BIF_CFG_DEV0_EPF3_REVISION_ID__MINOR_REV_ID_MASK 0x0FL |
|---|
| 8899 | #define BIF_CFG_DEV0_EPF3_REVISION_ID__MAJOR_REV_ID_MASK 0xF0L |
|---|
| 8900 | //BIF_CFG_DEV0_EPF3_PROG_INTERFACE |
|---|
| 8901 | #define BIF_CFG_DEV0_EPF3_PROG_INTERFACE__PROG_INTERFACE__SHIFT 0x0 |
|---|
| 8902 | #define BIF_CFG_DEV0_EPF3_PROG_INTERFACE__PROG_INTERFACE_MASK 0xFFL |
|---|
| 8903 | //BIF_CFG_DEV0_EPF3_SUB_CLASS |
|---|
| 8904 | #define BIF_CFG_DEV0_EPF3_SUB_CLASS__SUB_CLASS__SHIFT 0x0 |
|---|
| 8905 | #define BIF_CFG_DEV0_EPF3_SUB_CLASS__SUB_CLASS_MASK 0xFFL |
|---|
| 8906 | //BIF_CFG_DEV0_EPF3_BASE_CLASS |
|---|
| 8907 | #define BIF_CFG_DEV0_EPF3_BASE_CLASS__BASE_CLASS__SHIFT 0x0 |
|---|
| 8908 | #define BIF_CFG_DEV0_EPF3_BASE_CLASS__BASE_CLASS_MASK 0xFFL |
|---|
| 8909 | //BIF_CFG_DEV0_EPF3_CACHE_LINE |
|---|
| 8910 | #define BIF_CFG_DEV0_EPF3_CACHE_LINE__CACHE_LINE_SIZE__SHIFT 0x0 |
|---|
| 8911 | #define BIF_CFG_DEV0_EPF3_CACHE_LINE__CACHE_LINE_SIZE_MASK 0xFFL |
|---|
| 8912 | //BIF_CFG_DEV0_EPF3_LATENCY |
|---|
| 8913 | #define BIF_CFG_DEV0_EPF3_LATENCY__LATENCY_TIMER__SHIFT 0x0 |
|---|
| 8914 | #define BIF_CFG_DEV0_EPF3_LATENCY__LATENCY_TIMER_MASK 0xFFL |
|---|
| 8915 | //BIF_CFG_DEV0_EPF3_HEADER |
|---|
| 8916 | #define 0x0 |
|---|
| 8917 | #define 0x7 |
|---|
| 8918 | #define 0x7FL |
|---|
| 8919 | #define 0x80L |
|---|
| 8920 | //BIF_CFG_DEV0_EPF3_BIST |
|---|
| 8921 | #define BIF_CFG_DEV0_EPF3_BIST__BIST_COMP__SHIFT 0x0 |
|---|
| 8922 | #define BIF_CFG_DEV0_EPF3_BIST__BIST_STRT__SHIFT 0x6 |
|---|
| 8923 | #define BIF_CFG_DEV0_EPF3_BIST__BIST_CAP__SHIFT 0x7 |
|---|
| 8924 | #define BIF_CFG_DEV0_EPF3_BIST__BIST_COMP_MASK 0x0FL |
|---|
| 8925 | #define BIF_CFG_DEV0_EPF3_BIST__BIST_STRT_MASK 0x40L |
|---|
| 8926 | #define BIF_CFG_DEV0_EPF3_BIST__BIST_CAP_MASK 0x80L |
|---|
| 8927 | //BIF_CFG_DEV0_EPF3_BASE_ADDR_1 |
|---|
| 8928 | #define BIF_CFG_DEV0_EPF3_BASE_ADDR_1__BASE_ADDR__SHIFT 0x0 |
|---|
| 8929 | #define BIF_CFG_DEV0_EPF3_BASE_ADDR_1__BASE_ADDR_MASK 0xFFFFFFFFL |
|---|
| 8930 | //BIF_CFG_DEV0_EPF3_BASE_ADDR_2 |
|---|
| 8931 | #define BIF_CFG_DEV0_EPF3_BASE_ADDR_2__BASE_ADDR__SHIFT 0x0 |
|---|
| 8932 | #define BIF_CFG_DEV0_EPF3_BASE_ADDR_2__BASE_ADDR_MASK 0xFFFFFFFFL |
|---|
| 8933 | //BIF_CFG_DEV0_EPF3_BASE_ADDR_3 |
|---|
| 8934 | #define BIF_CFG_DEV0_EPF3_BASE_ADDR_3__BASE_ADDR__SHIFT 0x0 |
|---|
| 8935 | #define BIF_CFG_DEV0_EPF3_BASE_ADDR_3__BASE_ADDR_MASK 0xFFFFFFFFL |
|---|
| 8936 | //BIF_CFG_DEV0_EPF3_BASE_ADDR_4 |
|---|
| 8937 | #define BIF_CFG_DEV0_EPF3_BASE_ADDR_4__BASE_ADDR__SHIFT 0x0 |
|---|
| 8938 | #define BIF_CFG_DEV0_EPF3_BASE_ADDR_4__BASE_ADDR_MASK 0xFFFFFFFFL |
|---|
| 8939 | //BIF_CFG_DEV0_EPF3_BASE_ADDR_5 |
|---|
| 8940 | #define BIF_CFG_DEV0_EPF3_BASE_ADDR_5__BASE_ADDR__SHIFT 0x0 |
|---|
| 8941 | #define BIF_CFG_DEV0_EPF3_BASE_ADDR_5__BASE_ADDR_MASK 0xFFFFFFFFL |
|---|
| 8942 | //BIF_CFG_DEV0_EPF3_BASE_ADDR_6 |
|---|
| 8943 | #define BIF_CFG_DEV0_EPF3_BASE_ADDR_6__BASE_ADDR__SHIFT 0x0 |
|---|
| 8944 | #define BIF_CFG_DEV0_EPF3_BASE_ADDR_6__BASE_ADDR_MASK 0xFFFFFFFFL |
|---|
| 8945 | //BIF_CFG_DEV0_EPF3_CARDBUS_CIS_PTR |
|---|
| 8946 | #define BIF_CFG_DEV0_EPF3_CARDBUS_CIS_PTR__CARDBUS_CIS_PTR__SHIFT 0x0 |
|---|
| 8947 | #define BIF_CFG_DEV0_EPF3_CARDBUS_CIS_PTR__CARDBUS_CIS_PTR_MASK 0xFFFFFFFFL |
|---|
| 8948 | //BIF_CFG_DEV0_EPF3_ADAPTER_ID |
|---|
| 8949 | #define BIF_CFG_DEV0_EPF3_ADAPTER_ID__SUBSYSTEM_VENDOR_ID__SHIFT 0x0 |
|---|
| 8950 | #define BIF_CFG_DEV0_EPF3_ADAPTER_ID__SUBSYSTEM_ID__SHIFT 0x10 |
|---|
| 8951 | #define BIF_CFG_DEV0_EPF3_ADAPTER_ID__SUBSYSTEM_VENDOR_ID_MASK 0x0000FFFFL |
|---|
| 8952 | #define BIF_CFG_DEV0_EPF3_ADAPTER_ID__SUBSYSTEM_ID_MASK 0xFFFF0000L |
|---|
| 8953 | //BIF_CFG_DEV0_EPF3_ROM_BASE_ADDR |
|---|
| 8954 | #define BIF_CFG_DEV0_EPF3_ROM_BASE_ADDR__BASE_ADDR__SHIFT 0x0 |
|---|
| 8955 | #define BIF_CFG_DEV0_EPF3_ROM_BASE_ADDR__BASE_ADDR_MASK 0xFFFFFFFFL |
|---|
| 8956 | //BIF_CFG_DEV0_EPF3_CAP_PTR |
|---|
| 8957 | #define BIF_CFG_DEV0_EPF3_CAP_PTR__CAP_PTR__SHIFT 0x0 |
|---|
| 8958 | #define BIF_CFG_DEV0_EPF3_CAP_PTR__CAP_PTR_MASK 0xFFL |
|---|
| 8959 | //BIF_CFG_DEV0_EPF3_INTERRUPT_LINE |
|---|
| 8960 | #define BIF_CFG_DEV0_EPF3_INTERRUPT_LINE__INTERRUPT_LINE__SHIFT 0x0 |
|---|
| 8961 | #define BIF_CFG_DEV0_EPF3_INTERRUPT_LINE__INTERRUPT_LINE_MASK 0xFFL |
|---|
| 8962 | //BIF_CFG_DEV0_EPF3_INTERRUPT_PIN |
|---|
| 8963 | #define BIF_CFG_DEV0_EPF3_INTERRUPT_PIN__INTERRUPT_PIN__SHIFT 0x0 |
|---|
| 8964 | #define BIF_CFG_DEV0_EPF3_INTERRUPT_PIN__INTERRUPT_PIN_MASK 0xFFL |
|---|
| 8965 | //BIF_CFG_DEV0_EPF3_MIN_GRANT |
|---|
| 8966 | #define BIF_CFG_DEV0_EPF3_MIN_GRANT__MIN_GNT__SHIFT 0x0 |
|---|
| 8967 | #define BIF_CFG_DEV0_EPF3_MIN_GRANT__MIN_GNT_MASK 0xFFL |
|---|
| 8968 | //BIF_CFG_DEV0_EPF3_MAX_LATENCY |
|---|
| 8969 | #define BIF_CFG_DEV0_EPF3_MAX_LATENCY__MAX_LAT__SHIFT 0x0 |
|---|
| 8970 | #define BIF_CFG_DEV0_EPF3_MAX_LATENCY__MAX_LAT_MASK 0xFFL |
|---|
| 8971 | //BIF_CFG_DEV0_EPF3_VENDOR_CAP_LIST |
|---|
| 8972 | #define BIF_CFG_DEV0_EPF3_VENDOR_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 8973 | #define BIF_CFG_DEV0_EPF3_VENDOR_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
|---|
| 8974 | #define BIF_CFG_DEV0_EPF3_VENDOR_CAP_LIST__LENGTH__SHIFT 0x10 |
|---|
| 8975 | #define BIF_CFG_DEV0_EPF3_VENDOR_CAP_LIST__CAP_ID_MASK 0x000000FFL |
|---|
| 8976 | #define BIF_CFG_DEV0_EPF3_VENDOR_CAP_LIST__NEXT_PTR_MASK 0x0000FF00L |
|---|
| 8977 | #define BIF_CFG_DEV0_EPF3_VENDOR_CAP_LIST__LENGTH_MASK 0x00FF0000L |
|---|
| 8978 | //BIF_CFG_DEV0_EPF3_ADAPTER_ID_W |
|---|
| 8979 | #define BIF_CFG_DEV0_EPF3_ADAPTER_ID_W__SUBSYSTEM_VENDOR_ID__SHIFT 0x0 |
|---|
| 8980 | #define BIF_CFG_DEV0_EPF3_ADAPTER_ID_W__SUBSYSTEM_ID__SHIFT 0x10 |
|---|
| 8981 | #define BIF_CFG_DEV0_EPF3_ADAPTER_ID_W__SUBSYSTEM_VENDOR_ID_MASK 0x0000FFFFL |
|---|
| 8982 | #define BIF_CFG_DEV0_EPF3_ADAPTER_ID_W__SUBSYSTEM_ID_MASK 0xFFFF0000L |
|---|
| 8983 | //BIF_CFG_DEV0_EPF3_PMI_CAP_LIST |
|---|
| 8984 | #define BIF_CFG_DEV0_EPF3_PMI_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 8985 | #define BIF_CFG_DEV0_EPF3_PMI_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
|---|
| 8986 | #define BIF_CFG_DEV0_EPF3_PMI_CAP_LIST__CAP_ID_MASK 0x00FFL |
|---|
| 8987 | #define BIF_CFG_DEV0_EPF3_PMI_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
|---|
| 8988 | //BIF_CFG_DEV0_EPF3_PMI_CAP |
|---|
| 8989 | #define BIF_CFG_DEV0_EPF3_PMI_CAP__VERSION__SHIFT 0x0 |
|---|
| 8990 | #define BIF_CFG_DEV0_EPF3_PMI_CAP__PME_CLOCK__SHIFT 0x3 |
|---|
| 8991 | #define BIF_CFG_DEV0_EPF3_PMI_CAP__IMMEDIATE_READINESS_ON_RETURN_TO_D0__SHIFT 0x4 |
|---|
| 8992 | #define BIF_CFG_DEV0_EPF3_PMI_CAP__DEV_SPECIFIC_INIT__SHIFT 0x5 |
|---|
| 8993 | #define BIF_CFG_DEV0_EPF3_PMI_CAP__AUX_CURRENT__SHIFT 0x6 |
|---|
| 8994 | #define BIF_CFG_DEV0_EPF3_PMI_CAP__D1_SUPPORT__SHIFT 0x9 |
|---|
| 8995 | #define BIF_CFG_DEV0_EPF3_PMI_CAP__D2_SUPPORT__SHIFT 0xa |
|---|
| 8996 | #define BIF_CFG_DEV0_EPF3_PMI_CAP__PME_SUPPORT__SHIFT 0xb |
|---|
| 8997 | #define BIF_CFG_DEV0_EPF3_PMI_CAP__VERSION_MASK 0x0007L |
|---|
| 8998 | #define BIF_CFG_DEV0_EPF3_PMI_CAP__PME_CLOCK_MASK 0x0008L |
|---|
| 8999 | #define BIF_CFG_DEV0_EPF3_PMI_CAP__IMMEDIATE_READINESS_ON_RETURN_TO_D0_MASK 0x0010L |
|---|
| 9000 | #define BIF_CFG_DEV0_EPF3_PMI_CAP__DEV_SPECIFIC_INIT_MASK 0x0020L |
|---|
| 9001 | #define BIF_CFG_DEV0_EPF3_PMI_CAP__AUX_CURRENT_MASK 0x01C0L |
|---|
| 9002 | #define BIF_CFG_DEV0_EPF3_PMI_CAP__D1_SUPPORT_MASK 0x0200L |
|---|
| 9003 | #define BIF_CFG_DEV0_EPF3_PMI_CAP__D2_SUPPORT_MASK 0x0400L |
|---|
| 9004 | #define BIF_CFG_DEV0_EPF3_PMI_CAP__PME_SUPPORT_MASK 0xF800L |
|---|
| 9005 | //BIF_CFG_DEV0_EPF3_PMI_STATUS_CNTL |
|---|
| 9006 | #define BIF_CFG_DEV0_EPF3_PMI_STATUS_CNTL__POWER_STATE__SHIFT 0x0 |
|---|
| 9007 | #define BIF_CFG_DEV0_EPF3_PMI_STATUS_CNTL__NO_SOFT_RESET__SHIFT 0x3 |
|---|
| 9008 | #define BIF_CFG_DEV0_EPF3_PMI_STATUS_CNTL__PME_EN__SHIFT 0x8 |
|---|
| 9009 | #define BIF_CFG_DEV0_EPF3_PMI_STATUS_CNTL__DATA_SELECT__SHIFT 0x9 |
|---|
| 9010 | #define BIF_CFG_DEV0_EPF3_PMI_STATUS_CNTL__DATA_SCALE__SHIFT 0xd |
|---|
| 9011 | #define BIF_CFG_DEV0_EPF3_PMI_STATUS_CNTL__PME_STATUS__SHIFT 0xf |
|---|
| 9012 | #define BIF_CFG_DEV0_EPF3_PMI_STATUS_CNTL__B2_B3_SUPPORT__SHIFT 0x16 |
|---|
| 9013 | #define BIF_CFG_DEV0_EPF3_PMI_STATUS_CNTL__BUS_PWR_EN__SHIFT 0x17 |
|---|
| 9014 | #define BIF_CFG_DEV0_EPF3_PMI_STATUS_CNTL__PMI_DATA__SHIFT 0x18 |
|---|
| 9015 | #define BIF_CFG_DEV0_EPF3_PMI_STATUS_CNTL__POWER_STATE_MASK 0x00000003L |
|---|
| 9016 | #define BIF_CFG_DEV0_EPF3_PMI_STATUS_CNTL__NO_SOFT_RESET_MASK 0x00000008L |
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|---|
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| 9088 | #define BIF_CFG_DEV0_EPF3_DEVICE_CNTL__MAX_PAYLOAD_SIZE_MASK 0x00E0L |
|---|
| 9089 | #define BIF_CFG_DEV0_EPF3_DEVICE_CNTL__EXTENDED_TAG_EN_MASK 0x0100L |
|---|
| 9090 | #define BIF_CFG_DEV0_EPF3_DEVICE_CNTL__PHANTOM_FUNC_EN_MASK 0x0200L |
|---|
| 9091 | #define BIF_CFG_DEV0_EPF3_DEVICE_CNTL__AUX_POWER_PM_EN_MASK 0x0400L |
|---|
| 9092 | #define BIF_CFG_DEV0_EPF3_DEVICE_CNTL__NO_SNOOP_EN_MASK 0x0800L |
|---|
| 9093 | #define BIF_CFG_DEV0_EPF3_DEVICE_CNTL__MAX_READ_REQUEST_SIZE_MASK 0x7000L |
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| 9094 | #define BIF_CFG_DEV0_EPF3_DEVICE_CNTL__INITIATE_FLR_MASK 0x8000L |
|---|
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|---|
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|---|
| 9101 | #define BIF_CFG_DEV0_EPF3_DEVICE_STATUS__TRANSACTIONS_PEND__SHIFT 0x5 |
|---|
| 9102 | #define BIF_CFG_DEV0_EPF3_DEVICE_STATUS__EMER_POWER_REDUCTION_DETECTED__SHIFT 0x6 |
|---|
| 9103 | #define BIF_CFG_DEV0_EPF3_DEVICE_STATUS__CORR_ERR_MASK 0x0001L |
|---|
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|---|
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|---|
| 9106 | #define BIF_CFG_DEV0_EPF3_DEVICE_STATUS__USR_DETECTED_MASK 0x0008L |
|---|
| 9107 | #define BIF_CFG_DEV0_EPF3_DEVICE_STATUS__AUX_PWR_MASK 0x0010L |
|---|
| 9108 | #define BIF_CFG_DEV0_EPF3_DEVICE_STATUS__TRANSACTIONS_PEND_MASK 0x0020L |
|---|
| 9109 | #define BIF_CFG_DEV0_EPF3_DEVICE_STATUS__EMER_POWER_REDUCTION_DETECTED_MASK 0x0040L |
|---|
| 9110 | //BIF_CFG_DEV0_EPF3_LINK_CAP |
|---|
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|---|
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|---|
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|---|
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|---|
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|---|
| 9116 | #define BIF_CFG_DEV0_EPF3_LINK_CAP__CLOCK_POWER_MANAGEMENT__SHIFT 0x12 |
|---|
| 9117 | #define BIF_CFG_DEV0_EPF3_LINK_CAP__SURPRISE_DOWN_ERR_REPORTING__SHIFT 0x13 |
|---|
| 9118 | #define BIF_CFG_DEV0_EPF3_LINK_CAP__DL_ACTIVE_REPORTING_CAPABLE__SHIFT 0x14 |
|---|
| 9119 | #define BIF_CFG_DEV0_EPF3_LINK_CAP__LINK_BW_NOTIFICATION_CAP__SHIFT 0x15 |
|---|
| 9120 | #define BIF_CFG_DEV0_EPF3_LINK_CAP__ASPM_OPTIONALITY_COMPLIANCE__SHIFT 0x16 |
|---|
| 9121 | #define BIF_CFG_DEV0_EPF3_LINK_CAP__PORT_NUMBER__SHIFT 0x18 |
|---|
| 9122 | #define BIF_CFG_DEV0_EPF3_LINK_CAP__LINK_SPEED_MASK 0x0000000FL |
|---|
| 9123 | #define BIF_CFG_DEV0_EPF3_LINK_CAP__LINK_WIDTH_MASK 0x000003F0L |
|---|
| 9124 | #define BIF_CFG_DEV0_EPF3_LINK_CAP__PM_SUPPORT_MASK 0x00000C00L |
|---|
| 9125 | #define BIF_CFG_DEV0_EPF3_LINK_CAP__L0S_EXIT_LATENCY_MASK 0x00007000L |
|---|
| 9126 | #define BIF_CFG_DEV0_EPF3_LINK_CAP__L1_EXIT_LATENCY_MASK 0x00038000L |
|---|
| 9127 | #define BIF_CFG_DEV0_EPF3_LINK_CAP__CLOCK_POWER_MANAGEMENT_MASK 0x00040000L |
|---|
| 9128 | #define BIF_CFG_DEV0_EPF3_LINK_CAP__SURPRISE_DOWN_ERR_REPORTING_MASK 0x00080000L |
|---|
| 9129 | #define BIF_CFG_DEV0_EPF3_LINK_CAP__DL_ACTIVE_REPORTING_CAPABLE_MASK 0x00100000L |
|---|
| 9130 | #define BIF_CFG_DEV0_EPF3_LINK_CAP__LINK_BW_NOTIFICATION_CAP_MASK 0x00200000L |
|---|
| 9131 | #define BIF_CFG_DEV0_EPF3_LINK_CAP__ASPM_OPTIONALITY_COMPLIANCE_MASK 0x00400000L |
|---|
| 9132 | #define BIF_CFG_DEV0_EPF3_LINK_CAP__PORT_NUMBER_MASK 0xFF000000L |
|---|
| 9133 | //BIF_CFG_DEV0_EPF3_LINK_CNTL |
|---|
| 9134 | #define BIF_CFG_DEV0_EPF3_LINK_CNTL__PM_CONTROL__SHIFT 0x0 |
|---|
| 9135 | #define BIF_CFG_DEV0_EPF3_LINK_CNTL__PTM_PROP_DELAY_ADAPT_INTER_B__SHIFT 0x2 |
|---|
| 9136 | #define BIF_CFG_DEV0_EPF3_LINK_CNTL__READ_CPL_BOUNDARY__SHIFT 0x3 |
|---|
| 9137 | #define BIF_CFG_DEV0_EPF3_LINK_CNTL__LINK_DIS__SHIFT 0x4 |
|---|
| 9138 | #define BIF_CFG_DEV0_EPF3_LINK_CNTL__RETRAIN_LINK__SHIFT 0x5 |
|---|
| 9139 | #define BIF_CFG_DEV0_EPF3_LINK_CNTL__COMMON_CLOCK_CFG__SHIFT 0x6 |
|---|
| 9140 | #define BIF_CFG_DEV0_EPF3_LINK_CNTL__EXTENDED_SYNC__SHIFT 0x7 |
|---|
| 9141 | #define BIF_CFG_DEV0_EPF3_LINK_CNTL__CLOCK_POWER_MANAGEMENT_EN__SHIFT 0x8 |
|---|
| 9142 | #define BIF_CFG_DEV0_EPF3_LINK_CNTL__HW_AUTONOMOUS_WIDTH_DISABLE__SHIFT 0x9 |
|---|
| 9143 | #define BIF_CFG_DEV0_EPF3_LINK_CNTL__LINK_BW_MANAGEMENT_INT_EN__SHIFT 0xa |
|---|
| 9144 | #define BIF_CFG_DEV0_EPF3_LINK_CNTL__LINK_AUTONOMOUS_BW_INT_EN__SHIFT 0xb |
|---|
| 9145 | #define BIF_CFG_DEV0_EPF3_LINK_CNTL__DRS_SIGNALING_CONTROL__SHIFT 0xe |
|---|
| 9146 | #define BIF_CFG_DEV0_EPF3_LINK_CNTL__PM_CONTROL_MASK 0x0003L |
|---|
| 9147 | #define BIF_CFG_DEV0_EPF3_LINK_CNTL__PTM_PROP_DELAY_ADAPT_INTER_B_MASK 0x0004L |
|---|
| 9148 | #define BIF_CFG_DEV0_EPF3_LINK_CNTL__READ_CPL_BOUNDARY_MASK 0x0008L |
|---|
| 9149 | #define BIF_CFG_DEV0_EPF3_LINK_CNTL__LINK_DIS_MASK 0x0010L |
|---|
| 9150 | #define BIF_CFG_DEV0_EPF3_LINK_CNTL__RETRAIN_LINK_MASK 0x0020L |
|---|
| 9151 | #define BIF_CFG_DEV0_EPF3_LINK_CNTL__COMMON_CLOCK_CFG_MASK 0x0040L |
|---|
| 9152 | #define BIF_CFG_DEV0_EPF3_LINK_CNTL__EXTENDED_SYNC_MASK 0x0080L |
|---|
| 9153 | #define BIF_CFG_DEV0_EPF3_LINK_CNTL__CLOCK_POWER_MANAGEMENT_EN_MASK 0x0100L |
|---|
| 9154 | #define BIF_CFG_DEV0_EPF3_LINK_CNTL__HW_AUTONOMOUS_WIDTH_DISABLE_MASK 0x0200L |
|---|
| 9155 | #define BIF_CFG_DEV0_EPF3_LINK_CNTL__LINK_BW_MANAGEMENT_INT_EN_MASK 0x0400L |
|---|
| 9156 | #define BIF_CFG_DEV0_EPF3_LINK_CNTL__LINK_AUTONOMOUS_BW_INT_EN_MASK 0x0800L |
|---|
| 9157 | #define BIF_CFG_DEV0_EPF3_LINK_CNTL__DRS_SIGNALING_CONTROL_MASK 0xC000L |
|---|
| 9158 | //BIF_CFG_DEV0_EPF3_LINK_STATUS |
|---|
| 9159 | #define BIF_CFG_DEV0_EPF3_LINK_STATUS__CURRENT_LINK_SPEED__SHIFT 0x0 |
|---|
| 9160 | #define BIF_CFG_DEV0_EPF3_LINK_STATUS__NEGOTIATED_LINK_WIDTH__SHIFT 0x4 |
|---|
| 9161 | #define BIF_CFG_DEV0_EPF3_LINK_STATUS__LINK_TRAINING__SHIFT 0xb |
|---|
| 9162 | #define BIF_CFG_DEV0_EPF3_LINK_STATUS__SLOT_CLOCK_CFG__SHIFT 0xc |
|---|
| 9163 | #define BIF_CFG_DEV0_EPF3_LINK_STATUS__DL_ACTIVE__SHIFT 0xd |
|---|
| 9164 | #define BIF_CFG_DEV0_EPF3_LINK_STATUS__LINK_BW_MANAGEMENT_STATUS__SHIFT 0xe |
|---|
| 9165 | #define BIF_CFG_DEV0_EPF3_LINK_STATUS__LINK_AUTONOMOUS_BW_STATUS__SHIFT 0xf |
|---|
| 9166 | #define BIF_CFG_DEV0_EPF3_LINK_STATUS__CURRENT_LINK_SPEED_MASK 0x000FL |
|---|
| 9167 | #define BIF_CFG_DEV0_EPF3_LINK_STATUS__NEGOTIATED_LINK_WIDTH_MASK 0x03F0L |
|---|
| 9168 | #define BIF_CFG_DEV0_EPF3_LINK_STATUS__LINK_TRAINING_MASK 0x0800L |
|---|
| 9169 | #define BIF_CFG_DEV0_EPF3_LINK_STATUS__SLOT_CLOCK_CFG_MASK 0x1000L |
|---|
| 9170 | #define BIF_CFG_DEV0_EPF3_LINK_STATUS__DL_ACTIVE_MASK 0x2000L |
|---|
| 9171 | #define BIF_CFG_DEV0_EPF3_LINK_STATUS__LINK_BW_MANAGEMENT_STATUS_MASK 0x4000L |
|---|
| 9172 | #define BIF_CFG_DEV0_EPF3_LINK_STATUS__LINK_AUTONOMOUS_BW_STATUS_MASK 0x8000L |
|---|
| 9173 | //BIF_CFG_DEV0_EPF3_DEVICE_CAP2 |
|---|
| 9174 | #define BIF_CFG_DEV0_EPF3_DEVICE_CAP2__CPL_TIMEOUT_RANGE_SUPPORTED__SHIFT 0x0 |
|---|
| 9175 | #define BIF_CFG_DEV0_EPF3_DEVICE_CAP2__CPL_TIMEOUT_DIS_SUPPORTED__SHIFT 0x4 |
|---|
| 9176 | #define BIF_CFG_DEV0_EPF3_DEVICE_CAP2__ARI_FORWARDING_SUPPORTED__SHIFT 0x5 |
|---|
| 9177 | #define BIF_CFG_DEV0_EPF3_DEVICE_CAP2__ATOMICOP_ROUTING_SUPPORTED__SHIFT 0x6 |
|---|
| 9178 | #define BIF_CFG_DEV0_EPF3_DEVICE_CAP2__ATOMICOP_32CMPLT_SUPPORTED__SHIFT 0x7 |
|---|
| 9179 | #define BIF_CFG_DEV0_EPF3_DEVICE_CAP2__ATOMICOP_64CMPLT_SUPPORTED__SHIFT 0x8 |
|---|
| 9180 | #define BIF_CFG_DEV0_EPF3_DEVICE_CAP2__CAS128_CMPLT_SUPPORTED__SHIFT 0x9 |
|---|
| 9181 | #define BIF_CFG_DEV0_EPF3_DEVICE_CAP2__NO_RO_ENABLED_P2P_PASSING__SHIFT 0xa |
|---|
| 9182 | #define BIF_CFG_DEV0_EPF3_DEVICE_CAP2__LTR_SUPPORTED__SHIFT 0xb |
|---|
| 9183 | #define BIF_CFG_DEV0_EPF3_DEVICE_CAP2__TPH_CPLR_SUPPORTED__SHIFT 0xc |
|---|
| 9184 | #define BIF_CFG_DEV0_EPF3_DEVICE_CAP2__LN_SYSTEM_CLS__SHIFT 0xe |
|---|
| 9185 | #define BIF_CFG_DEV0_EPF3_DEVICE_CAP2__TEN_BIT_TAG_COMPLETER_SUPPORTED__SHIFT 0x10 |
|---|
| 9186 | #define BIF_CFG_DEV0_EPF3_DEVICE_CAP2__TEN_BIT_TAG_REQUESTER_SUPPORTED__SHIFT 0x11 |
|---|
| 9187 | #define BIF_CFG_DEV0_EPF3_DEVICE_CAP2__OBFF_SUPPORTED__SHIFT 0x12 |
|---|
| 9188 | #define BIF_CFG_DEV0_EPF3_DEVICE_CAP2__EXTENDED_FMT_FIELD_SUPPORTED__SHIFT 0x14 |
|---|
| 9189 | #define BIF_CFG_DEV0_EPF3_DEVICE_CAP2__END_END_TLP_PREFIX_SUPPORTED__SHIFT 0x15 |
|---|
| 9190 | #define BIF_CFG_DEV0_EPF3_DEVICE_CAP2__MAX_END_END_TLP_PREFIXES__SHIFT 0x16 |
|---|
| 9191 | #define BIF_CFG_DEV0_EPF3_DEVICE_CAP2__EMER_POWER_REDUCTION_SUPPORTED__SHIFT 0x18 |
|---|
| 9192 | #define BIF_CFG_DEV0_EPF3_DEVICE_CAP2__EMER_POWER_REDUCTION_INIT_REQ__SHIFT 0x1a |
|---|
| 9193 | #define BIF_CFG_DEV0_EPF3_DEVICE_CAP2__FRS_SUPPORTED__SHIFT 0x1f |
|---|
| 9194 | #define BIF_CFG_DEV0_EPF3_DEVICE_CAP2__CPL_TIMEOUT_RANGE_SUPPORTED_MASK 0x0000000FL |
|---|
| 9195 | #define BIF_CFG_DEV0_EPF3_DEVICE_CAP2__CPL_TIMEOUT_DIS_SUPPORTED_MASK 0x00000010L |
|---|
| 9196 | #define BIF_CFG_DEV0_EPF3_DEVICE_CAP2__ARI_FORWARDING_SUPPORTED_MASK 0x00000020L |
|---|
| 9197 | #define BIF_CFG_DEV0_EPF3_DEVICE_CAP2__ATOMICOP_ROUTING_SUPPORTED_MASK 0x00000040L |
|---|
| 9198 | #define BIF_CFG_DEV0_EPF3_DEVICE_CAP2__ATOMICOP_32CMPLT_SUPPORTED_MASK 0x00000080L |
|---|
| 9199 | #define BIF_CFG_DEV0_EPF3_DEVICE_CAP2__ATOMICOP_64CMPLT_SUPPORTED_MASK 0x00000100L |
|---|
| 9200 | #define BIF_CFG_DEV0_EPF3_DEVICE_CAP2__CAS128_CMPLT_SUPPORTED_MASK 0x00000200L |
|---|
| 9201 | #define BIF_CFG_DEV0_EPF3_DEVICE_CAP2__NO_RO_ENABLED_P2P_PASSING_MASK 0x00000400L |
|---|
| 9202 | #define BIF_CFG_DEV0_EPF3_DEVICE_CAP2__LTR_SUPPORTED_MASK 0x00000800L |
|---|
| 9203 | #define BIF_CFG_DEV0_EPF3_DEVICE_CAP2__TPH_CPLR_SUPPORTED_MASK 0x00003000L |
|---|
| 9204 | #define BIF_CFG_DEV0_EPF3_DEVICE_CAP2__LN_SYSTEM_CLS_MASK 0x0000C000L |
|---|
| 9205 | #define BIF_CFG_DEV0_EPF3_DEVICE_CAP2__TEN_BIT_TAG_COMPLETER_SUPPORTED_MASK 0x00010000L |
|---|
| 9206 | #define BIF_CFG_DEV0_EPF3_DEVICE_CAP2__TEN_BIT_TAG_REQUESTER_SUPPORTED_MASK 0x00020000L |
|---|
| 9207 | #define BIF_CFG_DEV0_EPF3_DEVICE_CAP2__OBFF_SUPPORTED_MASK 0x000C0000L |
|---|
| 9208 | #define BIF_CFG_DEV0_EPF3_DEVICE_CAP2__EXTENDED_FMT_FIELD_SUPPORTED_MASK 0x00100000L |
|---|
| 9209 | #define BIF_CFG_DEV0_EPF3_DEVICE_CAP2__END_END_TLP_PREFIX_SUPPORTED_MASK 0x00200000L |
|---|
| 9210 | #define BIF_CFG_DEV0_EPF3_DEVICE_CAP2__MAX_END_END_TLP_PREFIXES_MASK 0x00C00000L |
|---|
| 9211 | #define BIF_CFG_DEV0_EPF3_DEVICE_CAP2__EMER_POWER_REDUCTION_SUPPORTED_MASK 0x03000000L |
|---|
| 9212 | #define BIF_CFG_DEV0_EPF3_DEVICE_CAP2__EMER_POWER_REDUCTION_INIT_REQ_MASK 0x04000000L |
|---|
| 9213 | #define BIF_CFG_DEV0_EPF3_DEVICE_CAP2__FRS_SUPPORTED_MASK 0x80000000L |
|---|
| 9214 | //BIF_CFG_DEV0_EPF3_DEVICE_CNTL2 |
|---|
| 9215 | #define BIF_CFG_DEV0_EPF3_DEVICE_CNTL2__CPL_TIMEOUT_VALUE__SHIFT 0x0 |
|---|
| 9216 | #define BIF_CFG_DEV0_EPF3_DEVICE_CNTL2__CPL_TIMEOUT_DIS__SHIFT 0x4 |
|---|
| 9217 | #define BIF_CFG_DEV0_EPF3_DEVICE_CNTL2__ARI_FORWARDING_EN__SHIFT 0x5 |
|---|
| 9218 | #define BIF_CFG_DEV0_EPF3_DEVICE_CNTL2__ATOMICOP_REQUEST_EN__SHIFT 0x6 |
|---|
| 9219 | #define BIF_CFG_DEV0_EPF3_DEVICE_CNTL2__ATOMICOP_EGRESS_BLOCKING__SHIFT 0x7 |
|---|
| 9220 | #define BIF_CFG_DEV0_EPF3_DEVICE_CNTL2__IDO_REQUEST_ENABLE__SHIFT 0x8 |
|---|
| 9221 | #define BIF_CFG_DEV0_EPF3_DEVICE_CNTL2__IDO_COMPLETION_ENABLE__SHIFT 0x9 |
|---|
| 9222 | #define BIF_CFG_DEV0_EPF3_DEVICE_CNTL2__LTR_EN__SHIFT 0xa |
|---|
| 9223 | #define BIF_CFG_DEV0_EPF3_DEVICE_CNTL2__EMER_POWER_REDUCTION_REQUEST__SHIFT 0xb |
|---|
| 9224 | #define BIF_CFG_DEV0_EPF3_DEVICE_CNTL2__TEN_BIT_TAG_REQUESTER_ENABLE__SHIFT 0xc |
|---|
| 9225 | #define BIF_CFG_DEV0_EPF3_DEVICE_CNTL2__OBFF_EN__SHIFT 0xd |
|---|
| 9226 | #define BIF_CFG_DEV0_EPF3_DEVICE_CNTL2__END_END_TLP_PREFIX_BLOCKING__SHIFT 0xf |
|---|
| 9227 | #define BIF_CFG_DEV0_EPF3_DEVICE_CNTL2__CPL_TIMEOUT_VALUE_MASK 0x000FL |
|---|
| 9228 | #define BIF_CFG_DEV0_EPF3_DEVICE_CNTL2__CPL_TIMEOUT_DIS_MASK 0x0010L |
|---|
| 9229 | #define BIF_CFG_DEV0_EPF3_DEVICE_CNTL2__ARI_FORWARDING_EN_MASK 0x0020L |
|---|
| 9230 | #define BIF_CFG_DEV0_EPF3_DEVICE_CNTL2__ATOMICOP_REQUEST_EN_MASK 0x0040L |
|---|
| 9231 | #define BIF_CFG_DEV0_EPF3_DEVICE_CNTL2__ATOMICOP_EGRESS_BLOCKING_MASK 0x0080L |
|---|
| 9232 | #define BIF_CFG_DEV0_EPF3_DEVICE_CNTL2__IDO_REQUEST_ENABLE_MASK 0x0100L |
|---|
| 9233 | #define BIF_CFG_DEV0_EPF3_DEVICE_CNTL2__IDO_COMPLETION_ENABLE_MASK 0x0200L |
|---|
| 9234 | #define BIF_CFG_DEV0_EPF3_DEVICE_CNTL2__LTR_EN_MASK 0x0400L |
|---|
| 9235 | #define BIF_CFG_DEV0_EPF3_DEVICE_CNTL2__EMER_POWER_REDUCTION_REQUEST_MASK 0x0800L |
|---|
| 9236 | #define BIF_CFG_DEV0_EPF3_DEVICE_CNTL2__TEN_BIT_TAG_REQUESTER_ENABLE_MASK 0x1000L |
|---|
| 9237 | #define BIF_CFG_DEV0_EPF3_DEVICE_CNTL2__OBFF_EN_MASK 0x6000L |
|---|
| 9238 | #define BIF_CFG_DEV0_EPF3_DEVICE_CNTL2__END_END_TLP_PREFIX_BLOCKING_MASK 0x8000L |
|---|
| 9239 | //BIF_CFG_DEV0_EPF3_DEVICE_STATUS2 |
|---|
| 9240 | #define BIF_CFG_DEV0_EPF3_DEVICE_STATUS2__RESERVED__SHIFT 0x0 |
|---|
| 9241 | #define BIF_CFG_DEV0_EPF3_DEVICE_STATUS2__RESERVED_MASK 0xFFFFL |
|---|
| 9242 | //BIF_CFG_DEV0_EPF3_LINK_CAP2 |
|---|
| 9243 | #define BIF_CFG_DEV0_EPF3_LINK_CAP2__SUPPORTED_LINK_SPEED__SHIFT 0x1 |
|---|
| 9244 | #define BIF_CFG_DEV0_EPF3_LINK_CAP2__CROSSLINK_SUPPORTED__SHIFT 0x8 |
|---|
| 9245 | #define BIF_CFG_DEV0_EPF3_LINK_CAP2__LOWER_SKP_OS_GEN_SUPPORT__SHIFT 0x9 |
|---|
| 9246 | #define BIF_CFG_DEV0_EPF3_LINK_CAP2__LOWER_SKP_OS_RCV_SUPPORT__SHIFT 0x10 |
|---|
| 9247 | #define BIF_CFG_DEV0_EPF3_LINK_CAP2__RTM1_PRESENCE_DET_SUPPORT__SHIFT 0x17 |
|---|
| 9248 | #define BIF_CFG_DEV0_EPF3_LINK_CAP2__RTM2_PRESENCE_DET_SUPPORT__SHIFT 0x18 |
|---|
| 9249 | #define BIF_CFG_DEV0_EPF3_LINK_CAP2__DRS_SUPPORTED__SHIFT 0x1f |
|---|
| 9250 | #define BIF_CFG_DEV0_EPF3_LINK_CAP2__SUPPORTED_LINK_SPEED_MASK 0x000000FEL |
|---|
| 9251 | #define BIF_CFG_DEV0_EPF3_LINK_CAP2__CROSSLINK_SUPPORTED_MASK 0x00000100L |
|---|
| 9252 | #define BIF_CFG_DEV0_EPF3_LINK_CAP2__LOWER_SKP_OS_GEN_SUPPORT_MASK 0x0000FE00L |
|---|
| 9253 | #define BIF_CFG_DEV0_EPF3_LINK_CAP2__LOWER_SKP_OS_RCV_SUPPORT_MASK 0x007F0000L |
|---|
| 9254 | #define BIF_CFG_DEV0_EPF3_LINK_CAP2__RTM1_PRESENCE_DET_SUPPORT_MASK 0x00800000L |
|---|
| 9255 | #define BIF_CFG_DEV0_EPF3_LINK_CAP2__RTM2_PRESENCE_DET_SUPPORT_MASK 0x01000000L |
|---|
| 9256 | #define BIF_CFG_DEV0_EPF3_LINK_CAP2__DRS_SUPPORTED_MASK 0x80000000L |
|---|
| 9257 | //BIF_CFG_DEV0_EPF3_LINK_CNTL2 |
|---|
| 9258 | #define BIF_CFG_DEV0_EPF3_LINK_CNTL2__TARGET_LINK_SPEED__SHIFT 0x0 |
|---|
| 9259 | #define BIF_CFG_DEV0_EPF3_LINK_CNTL2__ENTER_COMPLIANCE__SHIFT 0x4 |
|---|
| 9260 | #define BIF_CFG_DEV0_EPF3_LINK_CNTL2__HW_AUTONOMOUS_SPEED_DISABLE__SHIFT 0x5 |
|---|
| 9261 | #define BIF_CFG_DEV0_EPF3_LINK_CNTL2__SELECTABLE_DEEMPHASIS__SHIFT 0x6 |
|---|
| 9262 | #define BIF_CFG_DEV0_EPF3_LINK_CNTL2__XMIT_MARGIN__SHIFT 0x7 |
|---|
| 9263 | #define BIF_CFG_DEV0_EPF3_LINK_CNTL2__ENTER_MOD_COMPLIANCE__SHIFT 0xa |
|---|
| 9264 | #define BIF_CFG_DEV0_EPF3_LINK_CNTL2__COMPLIANCE_SOS__SHIFT 0xb |
|---|
| 9265 | #define BIF_CFG_DEV0_EPF3_LINK_CNTL2__COMPLIANCE_DEEMPHASIS__SHIFT 0xc |
|---|
| 9266 | #define BIF_CFG_DEV0_EPF3_LINK_CNTL2__TARGET_LINK_SPEED_MASK 0x000FL |
|---|
| 9267 | #define BIF_CFG_DEV0_EPF3_LINK_CNTL2__ENTER_COMPLIANCE_MASK 0x0010L |
|---|
| 9268 | #define BIF_CFG_DEV0_EPF3_LINK_CNTL2__HW_AUTONOMOUS_SPEED_DISABLE_MASK 0x0020L |
|---|
| 9269 | #define BIF_CFG_DEV0_EPF3_LINK_CNTL2__SELECTABLE_DEEMPHASIS_MASK 0x0040L |
|---|
| 9270 | #define BIF_CFG_DEV0_EPF3_LINK_CNTL2__XMIT_MARGIN_MASK 0x0380L |
|---|
| 9271 | #define BIF_CFG_DEV0_EPF3_LINK_CNTL2__ENTER_MOD_COMPLIANCE_MASK 0x0400L |
|---|
| 9272 | #define BIF_CFG_DEV0_EPF3_LINK_CNTL2__COMPLIANCE_SOS_MASK 0x0800L |
|---|
| 9273 | #define BIF_CFG_DEV0_EPF3_LINK_CNTL2__COMPLIANCE_DEEMPHASIS_MASK 0xF000L |
|---|
| 9274 | //BIF_CFG_DEV0_EPF3_LINK_STATUS2 |
|---|
| 9275 | #define BIF_CFG_DEV0_EPF3_LINK_STATUS2__CUR_DEEMPHASIS_LEVEL__SHIFT 0x0 |
|---|
| 9276 | #define BIF_CFG_DEV0_EPF3_LINK_STATUS2__EQUALIZATION_COMPLETE_8GT__SHIFT 0x1 |
|---|
| 9277 | #define BIF_CFG_DEV0_EPF3_LINK_STATUS2__EQUALIZATION_PHASE1_SUCCESS_8GT__SHIFT 0x2 |
|---|
| 9278 | #define BIF_CFG_DEV0_EPF3_LINK_STATUS2__EQUALIZATION_PHASE2_SUCCESS_8GT__SHIFT 0x3 |
|---|
| 9279 | #define BIF_CFG_DEV0_EPF3_LINK_STATUS2__EQUALIZATION_PHASE3_SUCCESS_8GT__SHIFT 0x4 |
|---|
| 9280 | #define BIF_CFG_DEV0_EPF3_LINK_STATUS2__LINK_EQUALIZATION_REQUEST_8GT__SHIFT 0x5 |
|---|
| 9281 | #define BIF_CFG_DEV0_EPF3_LINK_STATUS2__RTM1_PRESENCE_DET__SHIFT 0x6 |
|---|
| 9282 | #define BIF_CFG_DEV0_EPF3_LINK_STATUS2__RTM2_PRESENCE_DET__SHIFT 0x7 |
|---|
| 9283 | #define BIF_CFG_DEV0_EPF3_LINK_STATUS2__CROSSLINK_RESOLUTION__SHIFT 0x8 |
|---|
| 9284 | #define BIF_CFG_DEV0_EPF3_LINK_STATUS2__DOWNSTREAM_COMPONENT_PRESENCE__SHIFT 0xc |
|---|
| 9285 | #define BIF_CFG_DEV0_EPF3_LINK_STATUS2__DRS_MESSAGE_RECEIVED__SHIFT 0xf |
|---|
| 9286 | #define BIF_CFG_DEV0_EPF3_LINK_STATUS2__CUR_DEEMPHASIS_LEVEL_MASK 0x0001L |
|---|
| 9287 | #define BIF_CFG_DEV0_EPF3_LINK_STATUS2__EQUALIZATION_COMPLETE_8GT_MASK 0x0002L |
|---|
| 9288 | #define BIF_CFG_DEV0_EPF3_LINK_STATUS2__EQUALIZATION_PHASE1_SUCCESS_8GT_MASK 0x0004L |
|---|
| 9289 | #define BIF_CFG_DEV0_EPF3_LINK_STATUS2__EQUALIZATION_PHASE2_SUCCESS_8GT_MASK 0x0008L |
|---|
| 9290 | #define BIF_CFG_DEV0_EPF3_LINK_STATUS2__EQUALIZATION_PHASE3_SUCCESS_8GT_MASK 0x0010L |
|---|
| 9291 | #define BIF_CFG_DEV0_EPF3_LINK_STATUS2__LINK_EQUALIZATION_REQUEST_8GT_MASK 0x0020L |
|---|
| 9292 | #define BIF_CFG_DEV0_EPF3_LINK_STATUS2__RTM1_PRESENCE_DET_MASK 0x0040L |
|---|
| 9293 | #define BIF_CFG_DEV0_EPF3_LINK_STATUS2__RTM2_PRESENCE_DET_MASK 0x0080L |
|---|
| 9294 | #define BIF_CFG_DEV0_EPF3_LINK_STATUS2__CROSSLINK_RESOLUTION_MASK 0x0300L |
|---|
| 9295 | #define BIF_CFG_DEV0_EPF3_LINK_STATUS2__DOWNSTREAM_COMPONENT_PRESENCE_MASK 0x7000L |
|---|
| 9296 | #define BIF_CFG_DEV0_EPF3_LINK_STATUS2__DRS_MESSAGE_RECEIVED_MASK 0x8000L |
|---|
| 9297 | //BIF_CFG_DEV0_EPF3_MSI_CAP_LIST |
|---|
| 9298 | #define BIF_CFG_DEV0_EPF3_MSI_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 9299 | #define BIF_CFG_DEV0_EPF3_MSI_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
|---|
| 9300 | #define BIF_CFG_DEV0_EPF3_MSI_CAP_LIST__CAP_ID_MASK 0x00FFL |
|---|
| 9301 | #define BIF_CFG_DEV0_EPF3_MSI_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
|---|
| 9302 | //BIF_CFG_DEV0_EPF3_MSI_MSG_CNTL |
|---|
| 9303 | #define BIF_CFG_DEV0_EPF3_MSI_MSG_CNTL__MSI_EN__SHIFT 0x0 |
|---|
| 9304 | #define BIF_CFG_DEV0_EPF3_MSI_MSG_CNTL__MSI_MULTI_CAP__SHIFT 0x1 |
|---|
| 9305 | #define BIF_CFG_DEV0_EPF3_MSI_MSG_CNTL__MSI_MULTI_EN__SHIFT 0x4 |
|---|
| 9306 | #define BIF_CFG_DEV0_EPF3_MSI_MSG_CNTL__MSI_64BIT__SHIFT 0x7 |
|---|
| 9307 | #define BIF_CFG_DEV0_EPF3_MSI_MSG_CNTL__MSI_PERVECTOR_MASKING_CAP__SHIFT 0x8 |
|---|
| 9308 | #define BIF_CFG_DEV0_EPF3_MSI_MSG_CNTL__MSI_EXT_MSG_DATA_CAP__SHIFT 0x9 |
|---|
| 9309 | #define BIF_CFG_DEV0_EPF3_MSI_MSG_CNTL__MSI_EXT_MSG_DATA_EN__SHIFT 0xa |
|---|
| 9310 | #define BIF_CFG_DEV0_EPF3_MSI_MSG_CNTL__MSI_EN_MASK 0x0001L |
|---|
| 9311 | #define BIF_CFG_DEV0_EPF3_MSI_MSG_CNTL__MSI_MULTI_CAP_MASK 0x000EL |
|---|
| 9312 | #define BIF_CFG_DEV0_EPF3_MSI_MSG_CNTL__MSI_MULTI_EN_MASK 0x0070L |
|---|
| 9313 | #define BIF_CFG_DEV0_EPF3_MSI_MSG_CNTL__MSI_64BIT_MASK 0x0080L |
|---|
| 9314 | #define BIF_CFG_DEV0_EPF3_MSI_MSG_CNTL__MSI_PERVECTOR_MASKING_CAP_MASK 0x0100L |
|---|
| 9315 | #define BIF_CFG_DEV0_EPF3_MSI_MSG_CNTL__MSI_EXT_MSG_DATA_CAP_MASK 0x0200L |
|---|
| 9316 | #define BIF_CFG_DEV0_EPF3_MSI_MSG_CNTL__MSI_EXT_MSG_DATA_EN_MASK 0x0400L |
|---|
| 9317 | //BIF_CFG_DEV0_EPF3_MSI_MSG_ADDR_LO |
|---|
| 9318 | #define BIF_CFG_DEV0_EPF3_MSI_MSG_ADDR_LO__MSI_MSG_ADDR_LO__SHIFT 0x2 |
|---|
| 9319 | #define BIF_CFG_DEV0_EPF3_MSI_MSG_ADDR_LO__MSI_MSG_ADDR_LO_MASK 0xFFFFFFFCL |
|---|
| 9320 | //BIF_CFG_DEV0_EPF3_MSI_MSG_ADDR_HI |
|---|
| 9321 | #define BIF_CFG_DEV0_EPF3_MSI_MSG_ADDR_HI__MSI_MSG_ADDR_HI__SHIFT 0x0 |
|---|
| 9322 | #define BIF_CFG_DEV0_EPF3_MSI_MSG_ADDR_HI__MSI_MSG_ADDR_HI_MASK 0xFFFFFFFFL |
|---|
| 9323 | //BIF_CFG_DEV0_EPF3_MSI_MSG_DATA |
|---|
| 9324 | #define BIF_CFG_DEV0_EPF3_MSI_MSG_DATA__MSI_DATA__SHIFT 0x0 |
|---|
| 9325 | #define BIF_CFG_DEV0_EPF3_MSI_MSG_DATA__MSI_DATA_MASK 0xFFFFL |
|---|
| 9326 | //BIF_CFG_DEV0_EPF3_MSI_EXT_MSG_DATA |
|---|
| 9327 | #define BIF_CFG_DEV0_EPF3_MSI_EXT_MSG_DATA__MSI_EXT_DATA__SHIFT 0x0 |
|---|
| 9328 | #define BIF_CFG_DEV0_EPF3_MSI_EXT_MSG_DATA__MSI_EXT_DATA_MASK 0xFFFFL |
|---|
| 9329 | //BIF_CFG_DEV0_EPF3_MSI_MASK |
|---|
| 9330 | #define BIF_CFG_DEV0_EPF3_MSI_MASK__MSI_MASK__SHIFT 0x0 |
|---|
| 9331 | #define BIF_CFG_DEV0_EPF3_MSI_MASK__MSI_MASK_MASK 0xFFFFFFFFL |
|---|
| 9332 | //BIF_CFG_DEV0_EPF3_MSI_MSG_DATA_64 |
|---|
| 9333 | #define BIF_CFG_DEV0_EPF3_MSI_MSG_DATA_64__MSI_DATA_64__SHIFT 0x0 |
|---|
| 9334 | #define BIF_CFG_DEV0_EPF3_MSI_MSG_DATA_64__MSI_DATA_64_MASK 0xFFFFL |
|---|
| 9335 | //BIF_CFG_DEV0_EPF3_MSI_EXT_MSG_DATA_64 |
|---|
| 9336 | #define BIF_CFG_DEV0_EPF3_MSI_EXT_MSG_DATA_64__MSI_EXT_DATA_64__SHIFT 0x0 |
|---|
| 9337 | #define BIF_CFG_DEV0_EPF3_MSI_EXT_MSG_DATA_64__MSI_EXT_DATA_64_MASK 0xFFFFL |
|---|
| 9338 | //BIF_CFG_DEV0_EPF3_MSI_MASK_64 |
|---|
| 9339 | #define BIF_CFG_DEV0_EPF3_MSI_MASK_64__MSI_MASK_64__SHIFT 0x0 |
|---|
| 9340 | #define BIF_CFG_DEV0_EPF3_MSI_MASK_64__MSI_MASK_64_MASK 0xFFFFFFFFL |
|---|
| 9341 | //BIF_CFG_DEV0_EPF3_MSI_PENDING |
|---|
| 9342 | #define BIF_CFG_DEV0_EPF3_MSI_PENDING__MSI_PENDING__SHIFT 0x0 |
|---|
| 9343 | #define BIF_CFG_DEV0_EPF3_MSI_PENDING__MSI_PENDING_MASK 0xFFFFFFFFL |
|---|
| 9344 | //BIF_CFG_DEV0_EPF3_MSI_PENDING_64 |
|---|
| 9345 | #define BIF_CFG_DEV0_EPF3_MSI_PENDING_64__MSI_PENDING_64__SHIFT 0x0 |
|---|
| 9346 | #define BIF_CFG_DEV0_EPF3_MSI_PENDING_64__MSI_PENDING_64_MASK 0xFFFFFFFFL |
|---|
| 9347 | //BIF_CFG_DEV0_EPF3_MSIX_CAP_LIST |
|---|
| 9348 | #define BIF_CFG_DEV0_EPF3_MSIX_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 9349 | #define BIF_CFG_DEV0_EPF3_MSIX_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
|---|
| 9350 | #define BIF_CFG_DEV0_EPF3_MSIX_CAP_LIST__CAP_ID_MASK 0x00FFL |
|---|
| 9351 | #define BIF_CFG_DEV0_EPF3_MSIX_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
|---|
| 9352 | //BIF_CFG_DEV0_EPF3_MSIX_MSG_CNTL |
|---|
| 9353 | #define BIF_CFG_DEV0_EPF3_MSIX_MSG_CNTL__MSIX_TABLE_SIZE__SHIFT 0x0 |
|---|
| 9354 | #define BIF_CFG_DEV0_EPF3_MSIX_MSG_CNTL__MSIX_FUNC_MASK__SHIFT 0xe |
|---|
| 9355 | #define BIF_CFG_DEV0_EPF3_MSIX_MSG_CNTL__MSIX_EN__SHIFT 0xf |
|---|
| 9356 | #define BIF_CFG_DEV0_EPF3_MSIX_MSG_CNTL__MSIX_TABLE_SIZE_MASK 0x07FFL |
|---|
| 9357 | #define BIF_CFG_DEV0_EPF3_MSIX_MSG_CNTL__MSIX_FUNC_MASK_MASK 0x4000L |
|---|
| 9358 | #define BIF_CFG_DEV0_EPF3_MSIX_MSG_CNTL__MSIX_EN_MASK 0x8000L |
|---|
| 9359 | //BIF_CFG_DEV0_EPF3_MSIX_TABLE |
|---|
| 9360 | #define BIF_CFG_DEV0_EPF3_MSIX_TABLE__MSIX_TABLE_BIR__SHIFT 0x0 |
|---|
| 9361 | #define BIF_CFG_DEV0_EPF3_MSIX_TABLE__MSIX_TABLE_OFFSET__SHIFT 0x3 |
|---|
| 9362 | #define BIF_CFG_DEV0_EPF3_MSIX_TABLE__MSIX_TABLE_BIR_MASK 0x00000007L |
|---|
| 9363 | #define BIF_CFG_DEV0_EPF3_MSIX_TABLE__MSIX_TABLE_OFFSET_MASK 0xFFFFFFF8L |
|---|
| 9364 | //BIF_CFG_DEV0_EPF3_MSIX_PBA |
|---|
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| 9521 | #define BIF_CFG_DEV0_EPF3_PCIE_UNCORR_ERR_SEVERITY__ECRC_ERR_SEVERITY_MASK 0x00080000L |
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| 9522 | #define BIF_CFG_DEV0_EPF3_PCIE_UNCORR_ERR_SEVERITY__UNSUPP_REQ_ERR_SEVERITY_MASK 0x00100000L |
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| 9523 | #define BIF_CFG_DEV0_EPF3_PCIE_UNCORR_ERR_SEVERITY__ACS_VIOLATION_SEVERITY_MASK 0x00200000L |
|---|
| 9524 | #define BIF_CFG_DEV0_EPF3_PCIE_UNCORR_ERR_SEVERITY__UNCORR_INT_ERR_SEVERITY_MASK 0x00400000L |
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|---|
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|---|
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| 9552 | #define BIF_CFG_DEV0_EPF3_PCIE_CORR_ERR_MASK__ADVISORY_NONFATAL_ERR_MASK__SHIFT 0xd |
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| 9553 | #define BIF_CFG_DEV0_EPF3_PCIE_CORR_ERR_MASK__CORR_INT_ERR_MASK__SHIFT 0xe |
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| 9561 | #define BIF_CFG_DEV0_EPF3_PCIE_CORR_ERR_MASK__CORR_INT_ERR_MASK_MASK 0x00004000L |
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| 9562 | #define BIF_CFG_DEV0_EPF3_PCIE_CORR_ERR_MASK__HDR_LOG_OVFL_MASK_MASK 0x00008000L |
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| 9566 | #define BIF_CFG_DEV0_EPF3_PCIE_ADV_ERR_CAP_CNTL__ECRC_GEN_EN__SHIFT 0x6 |
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|---|
| 9568 | #define BIF_CFG_DEV0_EPF3_PCIE_ADV_ERR_CAP_CNTL__ECRC_CHECK_EN__SHIFT 0x8 |
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|---|
| 9570 | #define BIF_CFG_DEV0_EPF3_PCIE_ADV_ERR_CAP_CNTL__MULTI_HDR_RECD_EN__SHIFT 0xa |
|---|
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| 9572 | #define BIF_CFG_DEV0_EPF3_PCIE_ADV_ERR_CAP_CNTL__COMPLETION_TIMEOUT_LOG_CAPABLE__SHIFT 0xc |
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| 9573 | #define BIF_CFG_DEV0_EPF3_PCIE_ADV_ERR_CAP_CNTL__FIRST_ERR_PTR_MASK 0x0000001FL |
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|---|
| 9576 | #define BIF_CFG_DEV0_EPF3_PCIE_ADV_ERR_CAP_CNTL__ECRC_CHECK_CAP_MASK 0x00000080L |
|---|
| 9577 | #define BIF_CFG_DEV0_EPF3_PCIE_ADV_ERR_CAP_CNTL__ECRC_CHECK_EN_MASK 0x00000100L |
|---|
| 9578 | #define BIF_CFG_DEV0_EPF3_PCIE_ADV_ERR_CAP_CNTL__MULTI_HDR_RECD_CAP_MASK 0x00000200L |
|---|
| 9579 | #define BIF_CFG_DEV0_EPF3_PCIE_ADV_ERR_CAP_CNTL__MULTI_HDR_RECD_EN_MASK 0x00000400L |
|---|
| 9580 | #define BIF_CFG_DEV0_EPF3_PCIE_ADV_ERR_CAP_CNTL__TLP_PREFIX_LOG_PRESENT_MASK 0x00000800L |
|---|
| 9581 | #define BIF_CFG_DEV0_EPF3_PCIE_ADV_ERR_CAP_CNTL__COMPLETION_TIMEOUT_LOG_CAPABLE_MASK 0x00001000L |
|---|
| 9582 | //BIF_CFG_DEV0_EPF3_PCIE_HDR_LOG0 |
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| 9583 | #define BIF_CFG_DEV0_EPF3_PCIE_HDR_LOG0__TLP_HDR__SHIFT 0x0 |
|---|
| 9584 | #define BIF_CFG_DEV0_EPF3_PCIE_HDR_LOG0__TLP_HDR_MASK 0xFFFFFFFFL |
|---|
| 9585 | //BIF_CFG_DEV0_EPF3_PCIE_HDR_LOG1 |
|---|
| 9586 | #define BIF_CFG_DEV0_EPF3_PCIE_HDR_LOG1__TLP_HDR__SHIFT 0x0 |
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| 9587 | #define BIF_CFG_DEV0_EPF3_PCIE_HDR_LOG1__TLP_HDR_MASK 0xFFFFFFFFL |
|---|
| 9588 | //BIF_CFG_DEV0_EPF3_PCIE_HDR_LOG2 |
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| 9589 | #define BIF_CFG_DEV0_EPF3_PCIE_HDR_LOG2__TLP_HDR__SHIFT 0x0 |
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|---|
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| 9592 | #define BIF_CFG_DEV0_EPF3_PCIE_HDR_LOG3__TLP_HDR__SHIFT 0x0 |
|---|
| 9593 | #define BIF_CFG_DEV0_EPF3_PCIE_HDR_LOG3__TLP_HDR_MASK 0xFFFFFFFFL |
|---|
| 9594 | //BIF_CFG_DEV0_EPF3_PCIE_TLP_PREFIX_LOG0 |
|---|
| 9595 | #define BIF_CFG_DEV0_EPF3_PCIE_TLP_PREFIX_LOG0__TLP_PREFIX__SHIFT 0x0 |
|---|
| 9596 | #define BIF_CFG_DEV0_EPF3_PCIE_TLP_PREFIX_LOG0__TLP_PREFIX_MASK 0xFFFFFFFFL |
|---|
| 9597 | //BIF_CFG_DEV0_EPF3_PCIE_TLP_PREFIX_LOG1 |
|---|
| 9598 | #define BIF_CFG_DEV0_EPF3_PCIE_TLP_PREFIX_LOG1__TLP_PREFIX__SHIFT 0x0 |
|---|
| 9599 | #define BIF_CFG_DEV0_EPF3_PCIE_TLP_PREFIX_LOG1__TLP_PREFIX_MASK 0xFFFFFFFFL |
|---|
| 9600 | //BIF_CFG_DEV0_EPF3_PCIE_TLP_PREFIX_LOG2 |
|---|
| 9601 | #define BIF_CFG_DEV0_EPF3_PCIE_TLP_PREFIX_LOG2__TLP_PREFIX__SHIFT 0x0 |
|---|
| 9602 | #define BIF_CFG_DEV0_EPF3_PCIE_TLP_PREFIX_LOG2__TLP_PREFIX_MASK 0xFFFFFFFFL |
|---|
| 9603 | //BIF_CFG_DEV0_EPF3_PCIE_TLP_PREFIX_LOG3 |
|---|
| 9604 | #define BIF_CFG_DEV0_EPF3_PCIE_TLP_PREFIX_LOG3__TLP_PREFIX__SHIFT 0x0 |
|---|
| 9605 | #define BIF_CFG_DEV0_EPF3_PCIE_TLP_PREFIX_LOG3__TLP_PREFIX_MASK 0xFFFFFFFFL |
|---|
| 9606 | //BIF_CFG_DEV0_EPF3_PCIE_BAR_ENH_CAP_LIST |
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| 9607 | #define BIF_CFG_DEV0_EPF3_PCIE_BAR_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
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|---|
| 9610 | #define BIF_CFG_DEV0_EPF3_PCIE_BAR_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 9611 | #define BIF_CFG_DEV0_EPF3_PCIE_BAR_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 9612 | #define BIF_CFG_DEV0_EPF3_PCIE_BAR_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
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|---|
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|---|
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|---|
| 9616 | //BIF_CFG_DEV0_EPF3_PCIE_BAR1_CNTL |
|---|
| 9617 | #define BIF_CFG_DEV0_EPF3_PCIE_BAR1_CNTL__BAR_INDEX__SHIFT 0x0 |
|---|
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|---|
| 9619 | #define BIF_CFG_DEV0_EPF3_PCIE_BAR1_CNTL__BAR_SIZE__SHIFT 0x8 |
|---|
| 9620 | #define BIF_CFG_DEV0_EPF3_PCIE_BAR1_CNTL__BAR_SIZE_SUPPORTED_UPPER__SHIFT 0x10 |
|---|
| 9621 | #define BIF_CFG_DEV0_EPF3_PCIE_BAR1_CNTL__BAR_INDEX_MASK 0x00000007L |
|---|
| 9622 | #define BIF_CFG_DEV0_EPF3_PCIE_BAR1_CNTL__BAR_TOTAL_NUM_MASK 0x000000E0L |
|---|
| 9623 | #define BIF_CFG_DEV0_EPF3_PCIE_BAR1_CNTL__BAR_SIZE_MASK 0x00003F00L |
|---|
| 9624 | #define BIF_CFG_DEV0_EPF3_PCIE_BAR1_CNTL__BAR_SIZE_SUPPORTED_UPPER_MASK 0xFFFF0000L |
|---|
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| 9626 | #define BIF_CFG_DEV0_EPF3_PCIE_BAR2_CAP__BAR_SIZE_SUPPORTED__SHIFT 0x4 |
|---|
| 9627 | #define BIF_CFG_DEV0_EPF3_PCIE_BAR2_CAP__BAR_SIZE_SUPPORTED_MASK 0xFFFFFFF0L |
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| 9628 | //BIF_CFG_DEV0_EPF3_PCIE_BAR2_CNTL |
|---|
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|---|
| 9630 | #define BIF_CFG_DEV0_EPF3_PCIE_BAR2_CNTL__BAR_TOTAL_NUM__SHIFT 0x5 |
|---|
| 9631 | #define BIF_CFG_DEV0_EPF3_PCIE_BAR2_CNTL__BAR_SIZE__SHIFT 0x8 |
|---|
| 9632 | #define BIF_CFG_DEV0_EPF3_PCIE_BAR2_CNTL__BAR_SIZE_SUPPORTED_UPPER__SHIFT 0x10 |
|---|
| 9633 | #define BIF_CFG_DEV0_EPF3_PCIE_BAR2_CNTL__BAR_INDEX_MASK 0x00000007L |
|---|
| 9634 | #define BIF_CFG_DEV0_EPF3_PCIE_BAR2_CNTL__BAR_TOTAL_NUM_MASK 0x000000E0L |
|---|
| 9635 | #define BIF_CFG_DEV0_EPF3_PCIE_BAR2_CNTL__BAR_SIZE_MASK 0x00003F00L |
|---|
| 9636 | #define BIF_CFG_DEV0_EPF3_PCIE_BAR2_CNTL__BAR_SIZE_SUPPORTED_UPPER_MASK 0xFFFF0000L |
|---|
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| 9638 | #define BIF_CFG_DEV0_EPF3_PCIE_BAR3_CAP__BAR_SIZE_SUPPORTED__SHIFT 0x4 |
|---|
| 9639 | #define BIF_CFG_DEV0_EPF3_PCIE_BAR3_CAP__BAR_SIZE_SUPPORTED_MASK 0xFFFFFFF0L |
|---|
| 9640 | //BIF_CFG_DEV0_EPF3_PCIE_BAR3_CNTL |
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| 9643 | #define BIF_CFG_DEV0_EPF3_PCIE_BAR3_CNTL__BAR_SIZE__SHIFT 0x8 |
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| 9644 | #define BIF_CFG_DEV0_EPF3_PCIE_BAR3_CNTL__BAR_SIZE_SUPPORTED_UPPER__SHIFT 0x10 |
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| 9645 | #define BIF_CFG_DEV0_EPF3_PCIE_BAR3_CNTL__BAR_INDEX_MASK 0x00000007L |
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| 9646 | #define BIF_CFG_DEV0_EPF3_PCIE_BAR3_CNTL__BAR_TOTAL_NUM_MASK 0x000000E0L |
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|---|
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| 9650 | #define BIF_CFG_DEV0_EPF3_PCIE_BAR4_CAP__BAR_SIZE_SUPPORTED__SHIFT 0x4 |
|---|
| 9651 | #define BIF_CFG_DEV0_EPF3_PCIE_BAR4_CAP__BAR_SIZE_SUPPORTED_MASK 0xFFFFFFF0L |
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|---|
| 9653 | #define BIF_CFG_DEV0_EPF3_PCIE_BAR4_CNTL__BAR_INDEX__SHIFT 0x0 |
|---|
| 9654 | #define BIF_CFG_DEV0_EPF3_PCIE_BAR4_CNTL__BAR_TOTAL_NUM__SHIFT 0x5 |
|---|
| 9655 | #define BIF_CFG_DEV0_EPF3_PCIE_BAR4_CNTL__BAR_SIZE__SHIFT 0x8 |
|---|
| 9656 | #define BIF_CFG_DEV0_EPF3_PCIE_BAR4_CNTL__BAR_SIZE_SUPPORTED_UPPER__SHIFT 0x10 |
|---|
| 9657 | #define BIF_CFG_DEV0_EPF3_PCIE_BAR4_CNTL__BAR_INDEX_MASK 0x00000007L |
|---|
| 9658 | #define BIF_CFG_DEV0_EPF3_PCIE_BAR4_CNTL__BAR_TOTAL_NUM_MASK 0x000000E0L |
|---|
| 9659 | #define BIF_CFG_DEV0_EPF3_PCIE_BAR4_CNTL__BAR_SIZE_MASK 0x00003F00L |
|---|
| 9660 | #define BIF_CFG_DEV0_EPF3_PCIE_BAR4_CNTL__BAR_SIZE_SUPPORTED_UPPER_MASK 0xFFFF0000L |
|---|
| 9661 | //BIF_CFG_DEV0_EPF3_PCIE_BAR5_CAP |
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| 9662 | #define BIF_CFG_DEV0_EPF3_PCIE_BAR5_CAP__BAR_SIZE_SUPPORTED__SHIFT 0x4 |
|---|
| 9663 | #define BIF_CFG_DEV0_EPF3_PCIE_BAR5_CAP__BAR_SIZE_SUPPORTED_MASK 0xFFFFFFF0L |
|---|
| 9664 | //BIF_CFG_DEV0_EPF3_PCIE_BAR5_CNTL |
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| 9665 | #define BIF_CFG_DEV0_EPF3_PCIE_BAR5_CNTL__BAR_INDEX__SHIFT 0x0 |
|---|
| 9666 | #define BIF_CFG_DEV0_EPF3_PCIE_BAR5_CNTL__BAR_TOTAL_NUM__SHIFT 0x5 |
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| 9667 | #define BIF_CFG_DEV0_EPF3_PCIE_BAR5_CNTL__BAR_SIZE__SHIFT 0x8 |
|---|
| 9668 | #define BIF_CFG_DEV0_EPF3_PCIE_BAR5_CNTL__BAR_SIZE_SUPPORTED_UPPER__SHIFT 0x10 |
|---|
| 9669 | #define BIF_CFG_DEV0_EPF3_PCIE_BAR5_CNTL__BAR_INDEX_MASK 0x00000007L |
|---|
| 9670 | #define BIF_CFG_DEV0_EPF3_PCIE_BAR5_CNTL__BAR_TOTAL_NUM_MASK 0x000000E0L |
|---|
| 9671 | #define BIF_CFG_DEV0_EPF3_PCIE_BAR5_CNTL__BAR_SIZE_MASK 0x00003F00L |
|---|
| 9672 | #define BIF_CFG_DEV0_EPF3_PCIE_BAR5_CNTL__BAR_SIZE_SUPPORTED_UPPER_MASK 0xFFFF0000L |
|---|
| 9673 | //BIF_CFG_DEV0_EPF3_PCIE_BAR6_CAP |
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| 9674 | #define BIF_CFG_DEV0_EPF3_PCIE_BAR6_CAP__BAR_SIZE_SUPPORTED__SHIFT 0x4 |
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| 9675 | #define BIF_CFG_DEV0_EPF3_PCIE_BAR6_CAP__BAR_SIZE_SUPPORTED_MASK 0xFFFFFFF0L |
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| 9676 | //BIF_CFG_DEV0_EPF3_PCIE_BAR6_CNTL |
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| 9677 | #define BIF_CFG_DEV0_EPF3_PCIE_BAR6_CNTL__BAR_INDEX__SHIFT 0x0 |
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|---|
| 9679 | #define BIF_CFG_DEV0_EPF3_PCIE_BAR6_CNTL__BAR_SIZE__SHIFT 0x8 |
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| 9680 | #define BIF_CFG_DEV0_EPF3_PCIE_BAR6_CNTL__BAR_SIZE_SUPPORTED_UPPER__SHIFT 0x10 |
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| 9681 | #define BIF_CFG_DEV0_EPF3_PCIE_BAR6_CNTL__BAR_INDEX_MASK 0x00000007L |
|---|
| 9682 | #define BIF_CFG_DEV0_EPF3_PCIE_BAR6_CNTL__BAR_TOTAL_NUM_MASK 0x000000E0L |
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| 9683 | #define BIF_CFG_DEV0_EPF3_PCIE_BAR6_CNTL__BAR_SIZE_MASK 0x00003F00L |
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| 9684 | #define BIF_CFG_DEV0_EPF3_PCIE_BAR6_CNTL__BAR_SIZE_SUPPORTED_UPPER_MASK 0xFFFF0000L |
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| 9685 | //BIF_CFG_DEV0_EPF3_PCIE_PWR_BUDGET_ENH_CAP_LIST |
|---|
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|---|
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| 9756 | #define BIF_CFG_DEV0_EPF3_PCIE_DPA_SUBSTATE_PWR_ALLOC_5__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
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| 9759 | #define BIF_CFG_DEV0_EPF3_PCIE_DPA_SUBSTATE_PWR_ALLOC_6__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
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|---|
| 9761 | //BIF_CFG_DEV0_EPF3_PCIE_DPA_SUBSTATE_PWR_ALLOC_7 |
|---|
| 9762 | #define BIF_CFG_DEV0_EPF3_PCIE_DPA_SUBSTATE_PWR_ALLOC_7__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 9763 | #define BIF_CFG_DEV0_EPF3_PCIE_DPA_SUBSTATE_PWR_ALLOC_7__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
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|---|
| 9765 | #define BIF_CFG_DEV0_EPF3_PCIE_ACS_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
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|---|
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|---|
| 9769 | #define BIF_CFG_DEV0_EPF3_PCIE_ACS_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 9770 | #define BIF_CFG_DEV0_EPF3_PCIE_ACS_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 9771 | //BIF_CFG_DEV0_EPF3_PCIE_ACS_CAP |
|---|
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|---|
| 9775 | #define BIF_CFG_DEV0_EPF3_PCIE_ACS_CAP__P2P_COMPLETION_REDIRECT__SHIFT 0x3 |
|---|
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|---|
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|---|
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|---|
| 9779 | #define BIF_CFG_DEV0_EPF3_PCIE_ACS_CAP__EGRESS_CONTROL_VECTOR_SIZE__SHIFT 0x8 |
|---|
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|---|
| 9781 | #define BIF_CFG_DEV0_EPF3_PCIE_ACS_CAP__TRANSLATION_BLOCKING_MASK 0x0002L |
|---|
| 9782 | #define BIF_CFG_DEV0_EPF3_PCIE_ACS_CAP__P2P_REQUEST_REDIRECT_MASK 0x0004L |
|---|
| 9783 | #define BIF_CFG_DEV0_EPF3_PCIE_ACS_CAP__P2P_COMPLETION_REDIRECT_MASK 0x0008L |
|---|
| 9784 | #define BIF_CFG_DEV0_EPF3_PCIE_ACS_CAP__UPSTREAM_FORWARDING_MASK 0x0010L |
|---|
| 9785 | #define BIF_CFG_DEV0_EPF3_PCIE_ACS_CAP__P2P_EGRESS_CONTROL_MASK 0x0020L |
|---|
| 9786 | #define BIF_CFG_DEV0_EPF3_PCIE_ACS_CAP__DIRECT_TRANSLATED_P2P_MASK 0x0040L |
|---|
| 9787 | #define BIF_CFG_DEV0_EPF3_PCIE_ACS_CAP__EGRESS_CONTROL_VECTOR_SIZE_MASK 0xFF00L |
|---|
| 9788 | //BIF_CFG_DEV0_EPF3_PCIE_ACS_CNTL |
|---|
| 9789 | #define BIF_CFG_DEV0_EPF3_PCIE_ACS_CNTL__SOURCE_VALIDATION_EN__SHIFT 0x0 |
|---|
| 9790 | #define BIF_CFG_DEV0_EPF3_PCIE_ACS_CNTL__TRANSLATION_BLOCKING_EN__SHIFT 0x1 |
|---|
| 9791 | #define BIF_CFG_DEV0_EPF3_PCIE_ACS_CNTL__P2P_REQUEST_REDIRECT_EN__SHIFT 0x2 |
|---|
| 9792 | #define BIF_CFG_DEV0_EPF3_PCIE_ACS_CNTL__P2P_COMPLETION_REDIRECT_EN__SHIFT 0x3 |
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| 9793 | #define BIF_CFG_DEV0_EPF3_PCIE_ACS_CNTL__UPSTREAM_FORWARDING_EN__SHIFT 0x4 |
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| 9796 | #define BIF_CFG_DEV0_EPF3_PCIE_ACS_CNTL__SOURCE_VALIDATION_EN_MASK 0x0001L |
|---|
| 9797 | #define BIF_CFG_DEV0_EPF3_PCIE_ACS_CNTL__TRANSLATION_BLOCKING_EN_MASK 0x0002L |
|---|
| 9798 | #define BIF_CFG_DEV0_EPF3_PCIE_ACS_CNTL__P2P_REQUEST_REDIRECT_EN_MASK 0x0004L |
|---|
| 9799 | #define BIF_CFG_DEV0_EPF3_PCIE_ACS_CNTL__P2P_COMPLETION_REDIRECT_EN_MASK 0x0008L |
|---|
| 9800 | #define BIF_CFG_DEV0_EPF3_PCIE_ACS_CNTL__UPSTREAM_FORWARDING_EN_MASK 0x0010L |
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| 9801 | #define BIF_CFG_DEV0_EPF3_PCIE_ACS_CNTL__P2P_EGRESS_CONTROL_EN_MASK 0x0020L |
|---|
| 9802 | #define BIF_CFG_DEV0_EPF3_PCIE_ACS_CNTL__DIRECT_TRANSLATED_P2P_EN_MASK 0x0040L |
|---|
| 9803 | //BIF_CFG_DEV0_EPF3_PCIE_PASID_ENH_CAP_LIST |
|---|
| 9804 | #define BIF_CFG_DEV0_EPF3_PCIE_PASID_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 9805 | #define BIF_CFG_DEV0_EPF3_PCIE_PASID_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
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| 9806 | #define BIF_CFG_DEV0_EPF3_PCIE_PASID_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
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| 9807 | #define BIF_CFG_DEV0_EPF3_PCIE_PASID_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
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| 9808 | #define BIF_CFG_DEV0_EPF3_PCIE_PASID_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 9809 | #define BIF_CFG_DEV0_EPF3_PCIE_PASID_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 9810 | //BIF_CFG_DEV0_EPF3_PCIE_PASID_CAP |
|---|
| 9811 | #define BIF_CFG_DEV0_EPF3_PCIE_PASID_CAP__PASID_EXE_PERMISSION_SUPPORTED__SHIFT 0x1 |
|---|
| 9812 | #define BIF_CFG_DEV0_EPF3_PCIE_PASID_CAP__PASID_PRIV_MODE_SUPPORTED__SHIFT 0x2 |
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| 9814 | #define BIF_CFG_DEV0_EPF3_PCIE_PASID_CAP__PASID_EXE_PERMISSION_SUPPORTED_MASK 0x0002L |
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| 9815 | #define BIF_CFG_DEV0_EPF3_PCIE_PASID_CAP__PASID_PRIV_MODE_SUPPORTED_MASK 0x0004L |
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| 9816 | #define BIF_CFG_DEV0_EPF3_PCIE_PASID_CAP__MAX_PASID_WIDTH_MASK 0x1F00L |
|---|
| 9817 | //BIF_CFG_DEV0_EPF3_PCIE_PASID_CNTL |
|---|
| 9818 | #define BIF_CFG_DEV0_EPF3_PCIE_PASID_CNTL__PASID_ENABLE__SHIFT 0x0 |
|---|
| 9819 | #define BIF_CFG_DEV0_EPF3_PCIE_PASID_CNTL__PASID_EXE_PERMISSION_ENABLE__SHIFT 0x1 |
|---|
| 9820 | #define BIF_CFG_DEV0_EPF3_PCIE_PASID_CNTL__PASID_PRIV_MODE_SUPPORTED_ENABLE__SHIFT 0x2 |
|---|
| 9821 | #define BIF_CFG_DEV0_EPF3_PCIE_PASID_CNTL__PASID_ENABLE_MASK 0x0001L |
|---|
| 9822 | #define BIF_CFG_DEV0_EPF3_PCIE_PASID_CNTL__PASID_EXE_PERMISSION_ENABLE_MASK 0x0002L |
|---|
| 9823 | #define BIF_CFG_DEV0_EPF3_PCIE_PASID_CNTL__PASID_PRIV_MODE_SUPPORTED_ENABLE_MASK 0x0004L |
|---|
| 9824 | //BIF_CFG_DEV0_EPF3_PCIE_ARI_ENH_CAP_LIST |
|---|
| 9825 | #define BIF_CFG_DEV0_EPF3_PCIE_ARI_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 9826 | #define BIF_CFG_DEV0_EPF3_PCIE_ARI_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 9827 | #define BIF_CFG_DEV0_EPF3_PCIE_ARI_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 9828 | #define BIF_CFG_DEV0_EPF3_PCIE_ARI_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 9829 | #define BIF_CFG_DEV0_EPF3_PCIE_ARI_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 9830 | #define BIF_CFG_DEV0_EPF3_PCIE_ARI_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 9831 | //BIF_CFG_DEV0_EPF3_PCIE_ARI_CAP |
|---|
| 9832 | #define BIF_CFG_DEV0_EPF3_PCIE_ARI_CAP__ARI_MFVC_FUNC_GROUPS_CAP__SHIFT 0x0 |
|---|
| 9833 | #define BIF_CFG_DEV0_EPF3_PCIE_ARI_CAP__ARI_ACS_FUNC_GROUPS_CAP__SHIFT 0x1 |
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| 9834 | #define BIF_CFG_DEV0_EPF3_PCIE_ARI_CAP__ARI_NEXT_FUNC_NUM__SHIFT 0x8 |
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| 9835 | #define BIF_CFG_DEV0_EPF3_PCIE_ARI_CAP__ARI_MFVC_FUNC_GROUPS_CAP_MASK 0x0001L |
|---|
| 9836 | #define BIF_CFG_DEV0_EPF3_PCIE_ARI_CAP__ARI_ACS_FUNC_GROUPS_CAP_MASK 0x0002L |
|---|
| 9837 | #define BIF_CFG_DEV0_EPF3_PCIE_ARI_CAP__ARI_NEXT_FUNC_NUM_MASK 0xFF00L |
|---|
| 9838 | //BIF_CFG_DEV0_EPF3_PCIE_ARI_CNTL |
|---|
| 9839 | #define BIF_CFG_DEV0_EPF3_PCIE_ARI_CNTL__ARI_MFVC_FUNC_GROUPS_EN__SHIFT 0x0 |
|---|
| 9840 | #define BIF_CFG_DEV0_EPF3_PCIE_ARI_CNTL__ARI_ACS_FUNC_GROUPS_EN__SHIFT 0x1 |
|---|
| 9841 | #define BIF_CFG_DEV0_EPF3_PCIE_ARI_CNTL__ARI_FUNCTION_GROUP__SHIFT 0x4 |
|---|
| 9842 | #define BIF_CFG_DEV0_EPF3_PCIE_ARI_CNTL__ARI_MFVC_FUNC_GROUPS_EN_MASK 0x0001L |
|---|
| 9843 | #define BIF_CFG_DEV0_EPF3_PCIE_ARI_CNTL__ARI_ACS_FUNC_GROUPS_EN_MASK 0x0002L |
|---|
| 9844 | #define BIF_CFG_DEV0_EPF3_PCIE_ARI_CNTL__ARI_FUNCTION_GROUP_MASK 0x0070L |
|---|
| 9845 | |
|---|
| 9846 | |
|---|
| 9847 | // addressBlock: nbio_nbif0_bif_cfg_dev0_epf4_bifcfgdecp |
|---|
| 9848 | //BIF_CFG_DEV0_EPF4_VENDOR_ID |
|---|
| 9849 | #define BIF_CFG_DEV0_EPF4_VENDOR_ID__VENDOR_ID__SHIFT 0x0 |
|---|
| 9850 | #define BIF_CFG_DEV0_EPF4_VENDOR_ID__VENDOR_ID_MASK 0xFFFFL |
|---|
| 9851 | //BIF_CFG_DEV0_EPF4_DEVICE_ID |
|---|
| 9852 | #define BIF_CFG_DEV0_EPF4_DEVICE_ID__DEVICE_ID__SHIFT 0x0 |
|---|
| 9853 | #define BIF_CFG_DEV0_EPF4_DEVICE_ID__DEVICE_ID_MASK 0xFFFFL |
|---|
| 9854 | //BIF_CFG_DEV0_EPF4_COMMAND |
|---|
| 9855 | #define BIF_CFG_DEV0_EPF4_COMMAND__IO_ACCESS_EN__SHIFT 0x0 |
|---|
| 9856 | #define BIF_CFG_DEV0_EPF4_COMMAND__MEM_ACCESS_EN__SHIFT 0x1 |
|---|
| 9857 | #define BIF_CFG_DEV0_EPF4_COMMAND__BUS_MASTER_EN__SHIFT 0x2 |
|---|
| 9858 | #define BIF_CFG_DEV0_EPF4_COMMAND__SPECIAL_CYCLE_EN__SHIFT 0x3 |
|---|
| 9859 | #define BIF_CFG_DEV0_EPF4_COMMAND__MEM_WRITE_INVALIDATE_EN__SHIFT 0x4 |
|---|
| 9860 | #define BIF_CFG_DEV0_EPF4_COMMAND__PAL_SNOOP_EN__SHIFT 0x5 |
|---|
| 9861 | #define BIF_CFG_DEV0_EPF4_COMMAND__PARITY_ERROR_RESPONSE__SHIFT 0x6 |
|---|
| 9862 | #define BIF_CFG_DEV0_EPF4_COMMAND__AD_STEPPING__SHIFT 0x7 |
|---|
| 9863 | #define BIF_CFG_DEV0_EPF4_COMMAND__SERR_EN__SHIFT 0x8 |
|---|
| 9864 | #define BIF_CFG_DEV0_EPF4_COMMAND__FAST_B2B_EN__SHIFT 0x9 |
|---|
| 9865 | #define BIF_CFG_DEV0_EPF4_COMMAND__INT_DIS__SHIFT 0xa |
|---|
| 9866 | #define BIF_CFG_DEV0_EPF4_COMMAND__IO_ACCESS_EN_MASK 0x0001L |
|---|
| 9867 | #define BIF_CFG_DEV0_EPF4_COMMAND__MEM_ACCESS_EN_MASK 0x0002L |
|---|
| 9868 | #define BIF_CFG_DEV0_EPF4_COMMAND__BUS_MASTER_EN_MASK 0x0004L |
|---|
| 9869 | #define BIF_CFG_DEV0_EPF4_COMMAND__SPECIAL_CYCLE_EN_MASK 0x0008L |
|---|
| 9870 | #define BIF_CFG_DEV0_EPF4_COMMAND__MEM_WRITE_INVALIDATE_EN_MASK 0x0010L |
|---|
| 9871 | #define BIF_CFG_DEV0_EPF4_COMMAND__PAL_SNOOP_EN_MASK 0x0020L |
|---|
| 9872 | #define BIF_CFG_DEV0_EPF4_COMMAND__PARITY_ERROR_RESPONSE_MASK 0x0040L |
|---|
| 9873 | #define BIF_CFG_DEV0_EPF4_COMMAND__AD_STEPPING_MASK 0x0080L |
|---|
| 9874 | #define BIF_CFG_DEV0_EPF4_COMMAND__SERR_EN_MASK 0x0100L |
|---|
| 9875 | #define BIF_CFG_DEV0_EPF4_COMMAND__FAST_B2B_EN_MASK 0x0200L |
|---|
| 9876 | #define BIF_CFG_DEV0_EPF4_COMMAND__INT_DIS_MASK 0x0400L |
|---|
| 9877 | //BIF_CFG_DEV0_EPF4_STATUS |
|---|
| 9878 | #define BIF_CFG_DEV0_EPF4_STATUS__IMMEDIATE_READINESS__SHIFT 0x0 |
|---|
| 9879 | #define BIF_CFG_DEV0_EPF4_STATUS__INT_STATUS__SHIFT 0x3 |
|---|
| 9880 | #define BIF_CFG_DEV0_EPF4_STATUS__CAP_LIST__SHIFT 0x4 |
|---|
| 9881 | #define BIF_CFG_DEV0_EPF4_STATUS__PCI_66_CAP__SHIFT 0x5 |
|---|
| 9882 | #define BIF_CFG_DEV0_EPF4_STATUS__FAST_BACK_CAPABLE__SHIFT 0x7 |
|---|
| 9883 | #define BIF_CFG_DEV0_EPF4_STATUS__MASTER_DATA_PARITY_ERROR__SHIFT 0x8 |
|---|
| 9884 | #define BIF_CFG_DEV0_EPF4_STATUS__DEVSEL_TIMING__SHIFT 0x9 |
|---|
| 9885 | #define BIF_CFG_DEV0_EPF4_STATUS__SIGNAL_TARGET_ABORT__SHIFT 0xb |
|---|
| 9886 | #define BIF_CFG_DEV0_EPF4_STATUS__RECEIVED_TARGET_ABORT__SHIFT 0xc |
|---|
| 9887 | #define BIF_CFG_DEV0_EPF4_STATUS__RECEIVED_MASTER_ABORT__SHIFT 0xd |
|---|
| 9888 | #define BIF_CFG_DEV0_EPF4_STATUS__SIGNALED_SYSTEM_ERROR__SHIFT 0xe |
|---|
| 9889 | #define BIF_CFG_DEV0_EPF4_STATUS__PARITY_ERROR_DETECTED__SHIFT 0xf |
|---|
| 9890 | #define BIF_CFG_DEV0_EPF4_STATUS__IMMEDIATE_READINESS_MASK 0x0001L |
|---|
| 9891 | #define BIF_CFG_DEV0_EPF4_STATUS__INT_STATUS_MASK 0x0008L |
|---|
| 9892 | #define BIF_CFG_DEV0_EPF4_STATUS__CAP_LIST_MASK 0x0010L |
|---|
| 9893 | #define BIF_CFG_DEV0_EPF4_STATUS__PCI_66_CAP_MASK 0x0020L |
|---|
| 9894 | #define BIF_CFG_DEV0_EPF4_STATUS__FAST_BACK_CAPABLE_MASK 0x0080L |
|---|
| 9895 | #define BIF_CFG_DEV0_EPF4_STATUS__MASTER_DATA_PARITY_ERROR_MASK 0x0100L |
|---|
| 9896 | #define BIF_CFG_DEV0_EPF4_STATUS__DEVSEL_TIMING_MASK 0x0600L |
|---|
| 9897 | #define BIF_CFG_DEV0_EPF4_STATUS__SIGNAL_TARGET_ABORT_MASK 0x0800L |
|---|
| 9898 | #define BIF_CFG_DEV0_EPF4_STATUS__RECEIVED_TARGET_ABORT_MASK 0x1000L |
|---|
| 9899 | #define BIF_CFG_DEV0_EPF4_STATUS__RECEIVED_MASTER_ABORT_MASK 0x2000L |
|---|
| 9900 | #define BIF_CFG_DEV0_EPF4_STATUS__SIGNALED_SYSTEM_ERROR_MASK 0x4000L |
|---|
| 9901 | #define BIF_CFG_DEV0_EPF4_STATUS__PARITY_ERROR_DETECTED_MASK 0x8000L |
|---|
| 9902 | //BIF_CFG_DEV0_EPF4_REVISION_ID |
|---|
| 9903 | #define BIF_CFG_DEV0_EPF4_REVISION_ID__MINOR_REV_ID__SHIFT 0x0 |
|---|
| 9904 | #define BIF_CFG_DEV0_EPF4_REVISION_ID__MAJOR_REV_ID__SHIFT 0x4 |
|---|
| 9905 | #define BIF_CFG_DEV0_EPF4_REVISION_ID__MINOR_REV_ID_MASK 0x0FL |
|---|
| 9906 | #define BIF_CFG_DEV0_EPF4_REVISION_ID__MAJOR_REV_ID_MASK 0xF0L |
|---|
| 9907 | //BIF_CFG_DEV0_EPF4_PROG_INTERFACE |
|---|
| 9908 | #define BIF_CFG_DEV0_EPF4_PROG_INTERFACE__PROG_INTERFACE__SHIFT 0x0 |
|---|
| 9909 | #define BIF_CFG_DEV0_EPF4_PROG_INTERFACE__PROG_INTERFACE_MASK 0xFFL |
|---|
| 9910 | //BIF_CFG_DEV0_EPF4_SUB_CLASS |
|---|
| 9911 | #define BIF_CFG_DEV0_EPF4_SUB_CLASS__SUB_CLASS__SHIFT 0x0 |
|---|
| 9912 | #define BIF_CFG_DEV0_EPF4_SUB_CLASS__SUB_CLASS_MASK 0xFFL |
|---|
| 9913 | //BIF_CFG_DEV0_EPF4_BASE_CLASS |
|---|
| 9914 | #define BIF_CFG_DEV0_EPF4_BASE_CLASS__BASE_CLASS__SHIFT 0x0 |
|---|
| 9915 | #define BIF_CFG_DEV0_EPF4_BASE_CLASS__BASE_CLASS_MASK 0xFFL |
|---|
| 9916 | //BIF_CFG_DEV0_EPF4_CACHE_LINE |
|---|
| 9917 | #define BIF_CFG_DEV0_EPF4_CACHE_LINE__CACHE_LINE_SIZE__SHIFT 0x0 |
|---|
| 9918 | #define BIF_CFG_DEV0_EPF4_CACHE_LINE__CACHE_LINE_SIZE_MASK 0xFFL |
|---|
| 9919 | //BIF_CFG_DEV0_EPF4_LATENCY |
|---|
| 9920 | #define BIF_CFG_DEV0_EPF4_LATENCY__LATENCY_TIMER__SHIFT 0x0 |
|---|
| 9921 | #define BIF_CFG_DEV0_EPF4_LATENCY__LATENCY_TIMER_MASK 0xFFL |
|---|
| 9922 | //BIF_CFG_DEV0_EPF4_HEADER |
|---|
| 9923 | #define 0x0 |
|---|
| 9924 | #define 0x7 |
|---|
| 9925 | #define 0x7FL |
|---|
| 9926 | #define 0x80L |
|---|
| 9927 | //BIF_CFG_DEV0_EPF4_BIST |
|---|
| 9928 | #define BIF_CFG_DEV0_EPF4_BIST__BIST_COMP__SHIFT 0x0 |
|---|
| 9929 | #define BIF_CFG_DEV0_EPF4_BIST__BIST_STRT__SHIFT 0x6 |
|---|
| 9930 | #define BIF_CFG_DEV0_EPF4_BIST__BIST_CAP__SHIFT 0x7 |
|---|
| 9931 | #define BIF_CFG_DEV0_EPF4_BIST__BIST_COMP_MASK 0x0FL |
|---|
| 9932 | #define BIF_CFG_DEV0_EPF4_BIST__BIST_STRT_MASK 0x40L |
|---|
| 9933 | #define BIF_CFG_DEV0_EPF4_BIST__BIST_CAP_MASK 0x80L |
|---|
| 9934 | //BIF_CFG_DEV0_EPF4_BASE_ADDR_1 |
|---|
| 9935 | #define BIF_CFG_DEV0_EPF4_BASE_ADDR_1__BASE_ADDR__SHIFT 0x0 |
|---|
| 9936 | #define BIF_CFG_DEV0_EPF4_BASE_ADDR_1__BASE_ADDR_MASK 0xFFFFFFFFL |
|---|
| 9937 | //BIF_CFG_DEV0_EPF4_BASE_ADDR_2 |
|---|
| 9938 | #define BIF_CFG_DEV0_EPF4_BASE_ADDR_2__BASE_ADDR__SHIFT 0x0 |
|---|
| 9939 | #define BIF_CFG_DEV0_EPF4_BASE_ADDR_2__BASE_ADDR_MASK 0xFFFFFFFFL |
|---|
| 9940 | //BIF_CFG_DEV0_EPF4_BASE_ADDR_3 |
|---|
| 9941 | #define BIF_CFG_DEV0_EPF4_BASE_ADDR_3__BASE_ADDR__SHIFT 0x0 |
|---|
| 9942 | #define BIF_CFG_DEV0_EPF4_BASE_ADDR_3__BASE_ADDR_MASK 0xFFFFFFFFL |
|---|
| 9943 | //BIF_CFG_DEV0_EPF4_BASE_ADDR_4 |
|---|
| 9944 | #define BIF_CFG_DEV0_EPF4_BASE_ADDR_4__BASE_ADDR__SHIFT 0x0 |
|---|
| 9945 | #define BIF_CFG_DEV0_EPF4_BASE_ADDR_4__BASE_ADDR_MASK 0xFFFFFFFFL |
|---|
| 9946 | //BIF_CFG_DEV0_EPF4_BASE_ADDR_5 |
|---|
| 9947 | #define BIF_CFG_DEV0_EPF4_BASE_ADDR_5__BASE_ADDR__SHIFT 0x0 |
|---|
| 9948 | #define BIF_CFG_DEV0_EPF4_BASE_ADDR_5__BASE_ADDR_MASK 0xFFFFFFFFL |
|---|
| 9949 | //BIF_CFG_DEV0_EPF4_BASE_ADDR_6 |
|---|
| 9950 | #define BIF_CFG_DEV0_EPF4_BASE_ADDR_6__BASE_ADDR__SHIFT 0x0 |
|---|
| 9951 | #define BIF_CFG_DEV0_EPF4_BASE_ADDR_6__BASE_ADDR_MASK 0xFFFFFFFFL |
|---|
| 9952 | //BIF_CFG_DEV0_EPF4_CARDBUS_CIS_PTR |
|---|
| 9953 | #define BIF_CFG_DEV0_EPF4_CARDBUS_CIS_PTR__CARDBUS_CIS_PTR__SHIFT 0x0 |
|---|
| 9954 | #define BIF_CFG_DEV0_EPF4_CARDBUS_CIS_PTR__CARDBUS_CIS_PTR_MASK 0xFFFFFFFFL |
|---|
| 9955 | //BIF_CFG_DEV0_EPF4_ADAPTER_ID |
|---|
| 9956 | #define BIF_CFG_DEV0_EPF4_ADAPTER_ID__SUBSYSTEM_VENDOR_ID__SHIFT 0x0 |
|---|
| 9957 | #define BIF_CFG_DEV0_EPF4_ADAPTER_ID__SUBSYSTEM_ID__SHIFT 0x10 |
|---|
| 9958 | #define BIF_CFG_DEV0_EPF4_ADAPTER_ID__SUBSYSTEM_VENDOR_ID_MASK 0x0000FFFFL |
|---|
| 9959 | #define BIF_CFG_DEV0_EPF4_ADAPTER_ID__SUBSYSTEM_ID_MASK 0xFFFF0000L |
|---|
| 9960 | //BIF_CFG_DEV0_EPF4_ROM_BASE_ADDR |
|---|
| 9961 | #define BIF_CFG_DEV0_EPF4_ROM_BASE_ADDR__BASE_ADDR__SHIFT 0x0 |
|---|
| 9962 | #define BIF_CFG_DEV0_EPF4_ROM_BASE_ADDR__BASE_ADDR_MASK 0xFFFFFFFFL |
|---|
| 9963 | //BIF_CFG_DEV0_EPF4_CAP_PTR |
|---|
| 9964 | #define BIF_CFG_DEV0_EPF4_CAP_PTR__CAP_PTR__SHIFT 0x0 |
|---|
| 9965 | #define BIF_CFG_DEV0_EPF4_CAP_PTR__CAP_PTR_MASK 0xFFL |
|---|
| 9966 | //BIF_CFG_DEV0_EPF4_INTERRUPT_LINE |
|---|
| 9967 | #define BIF_CFG_DEV0_EPF4_INTERRUPT_LINE__INTERRUPT_LINE__SHIFT 0x0 |
|---|
| 9968 | #define BIF_CFG_DEV0_EPF4_INTERRUPT_LINE__INTERRUPT_LINE_MASK 0xFFL |
|---|
| 9969 | //BIF_CFG_DEV0_EPF4_INTERRUPT_PIN |
|---|
| 9970 | #define BIF_CFG_DEV0_EPF4_INTERRUPT_PIN__INTERRUPT_PIN__SHIFT 0x0 |
|---|
| 9971 | #define BIF_CFG_DEV0_EPF4_INTERRUPT_PIN__INTERRUPT_PIN_MASK 0xFFL |
|---|
| 9972 | //BIF_CFG_DEV0_EPF4_MIN_GRANT |
|---|
| 9973 | #define BIF_CFG_DEV0_EPF4_MIN_GRANT__MIN_GNT__SHIFT 0x0 |
|---|
| 9974 | #define BIF_CFG_DEV0_EPF4_MIN_GRANT__MIN_GNT_MASK 0xFFL |
|---|
| 9975 | //BIF_CFG_DEV0_EPF4_MAX_LATENCY |
|---|
| 9976 | #define BIF_CFG_DEV0_EPF4_MAX_LATENCY__MAX_LAT__SHIFT 0x0 |
|---|
| 9977 | #define BIF_CFG_DEV0_EPF4_MAX_LATENCY__MAX_LAT_MASK 0xFFL |
|---|
| 9978 | //BIF_CFG_DEV0_EPF4_VENDOR_CAP_LIST |
|---|
| 9979 | #define BIF_CFG_DEV0_EPF4_VENDOR_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 9980 | #define BIF_CFG_DEV0_EPF4_VENDOR_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
|---|
| 9981 | #define BIF_CFG_DEV0_EPF4_VENDOR_CAP_LIST__LENGTH__SHIFT 0x10 |
|---|
| 9982 | #define BIF_CFG_DEV0_EPF4_VENDOR_CAP_LIST__CAP_ID_MASK 0x000000FFL |
|---|
| 9983 | #define BIF_CFG_DEV0_EPF4_VENDOR_CAP_LIST__NEXT_PTR_MASK 0x0000FF00L |
|---|
| 9984 | #define BIF_CFG_DEV0_EPF4_VENDOR_CAP_LIST__LENGTH_MASK 0x00FF0000L |
|---|
| 9985 | //BIF_CFG_DEV0_EPF4_ADAPTER_ID_W |
|---|
| 9986 | #define BIF_CFG_DEV0_EPF4_ADAPTER_ID_W__SUBSYSTEM_VENDOR_ID__SHIFT 0x0 |
|---|
| 9987 | #define BIF_CFG_DEV0_EPF4_ADAPTER_ID_W__SUBSYSTEM_ID__SHIFT 0x10 |
|---|
| 9988 | #define BIF_CFG_DEV0_EPF4_ADAPTER_ID_W__SUBSYSTEM_VENDOR_ID_MASK 0x0000FFFFL |
|---|
| 9989 | #define BIF_CFG_DEV0_EPF4_ADAPTER_ID_W__SUBSYSTEM_ID_MASK 0xFFFF0000L |
|---|
| 9990 | //BIF_CFG_DEV0_EPF4_PMI_CAP_LIST |
|---|
| 9991 | #define BIF_CFG_DEV0_EPF4_PMI_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 9992 | #define BIF_CFG_DEV0_EPF4_PMI_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
|---|
| 9993 | #define BIF_CFG_DEV0_EPF4_PMI_CAP_LIST__CAP_ID_MASK 0x00FFL |
|---|
| 9994 | #define BIF_CFG_DEV0_EPF4_PMI_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
|---|
| 9995 | //BIF_CFG_DEV0_EPF4_PMI_CAP |
|---|
| 9996 | #define BIF_CFG_DEV0_EPF4_PMI_CAP__VERSION__SHIFT 0x0 |
|---|
| 9997 | #define BIF_CFG_DEV0_EPF4_PMI_CAP__PME_CLOCK__SHIFT 0x3 |
|---|
| 9998 | #define BIF_CFG_DEV0_EPF4_PMI_CAP__IMMEDIATE_READINESS_ON_RETURN_TO_D0__SHIFT 0x4 |
|---|
| 9999 | #define BIF_CFG_DEV0_EPF4_PMI_CAP__DEV_SPECIFIC_INIT__SHIFT 0x5 |
|---|
| 10000 | #define BIF_CFG_DEV0_EPF4_PMI_CAP__AUX_CURRENT__SHIFT 0x6 |
|---|
| 10001 | #define BIF_CFG_DEV0_EPF4_PMI_CAP__D1_SUPPORT__SHIFT 0x9 |
|---|
| 10002 | #define BIF_CFG_DEV0_EPF4_PMI_CAP__D2_SUPPORT__SHIFT 0xa |
|---|
| 10003 | #define BIF_CFG_DEV0_EPF4_PMI_CAP__PME_SUPPORT__SHIFT 0xb |
|---|
| 10004 | #define BIF_CFG_DEV0_EPF4_PMI_CAP__VERSION_MASK 0x0007L |
|---|
| 10005 | #define BIF_CFG_DEV0_EPF4_PMI_CAP__PME_CLOCK_MASK 0x0008L |
|---|
| 10006 | #define BIF_CFG_DEV0_EPF4_PMI_CAP__IMMEDIATE_READINESS_ON_RETURN_TO_D0_MASK 0x0010L |
|---|
| 10007 | #define BIF_CFG_DEV0_EPF4_PMI_CAP__DEV_SPECIFIC_INIT_MASK 0x0020L |
|---|
| 10008 | #define BIF_CFG_DEV0_EPF4_PMI_CAP__AUX_CURRENT_MASK 0x01C0L |
|---|
| 10009 | #define BIF_CFG_DEV0_EPF4_PMI_CAP__D1_SUPPORT_MASK 0x0200L |
|---|
| 10010 | #define BIF_CFG_DEV0_EPF4_PMI_CAP__D2_SUPPORT_MASK 0x0400L |
|---|
| 10011 | #define BIF_CFG_DEV0_EPF4_PMI_CAP__PME_SUPPORT_MASK 0xF800L |
|---|
| 10012 | //BIF_CFG_DEV0_EPF4_PMI_STATUS_CNTL |
|---|
| 10013 | #define BIF_CFG_DEV0_EPF4_PMI_STATUS_CNTL__POWER_STATE__SHIFT 0x0 |
|---|
| 10014 | #define BIF_CFG_DEV0_EPF4_PMI_STATUS_CNTL__NO_SOFT_RESET__SHIFT 0x3 |
|---|
| 10015 | #define BIF_CFG_DEV0_EPF4_PMI_STATUS_CNTL__PME_EN__SHIFT 0x8 |
|---|
| 10016 | #define BIF_CFG_DEV0_EPF4_PMI_STATUS_CNTL__DATA_SELECT__SHIFT 0x9 |
|---|
| 10017 | #define BIF_CFG_DEV0_EPF4_PMI_STATUS_CNTL__DATA_SCALE__SHIFT 0xd |
|---|
| 10018 | #define BIF_CFG_DEV0_EPF4_PMI_STATUS_CNTL__PME_STATUS__SHIFT 0xf |
|---|
| 10019 | #define BIF_CFG_DEV0_EPF4_PMI_STATUS_CNTL__B2_B3_SUPPORT__SHIFT 0x16 |
|---|
| 10020 | #define BIF_CFG_DEV0_EPF4_PMI_STATUS_CNTL__BUS_PWR_EN__SHIFT 0x17 |
|---|
| 10021 | #define BIF_CFG_DEV0_EPF4_PMI_STATUS_CNTL__PMI_DATA__SHIFT 0x18 |
|---|
| 10022 | #define BIF_CFG_DEV0_EPF4_PMI_STATUS_CNTL__POWER_STATE_MASK 0x00000003L |
|---|
| 10023 | #define BIF_CFG_DEV0_EPF4_PMI_STATUS_CNTL__NO_SOFT_RESET_MASK 0x00000008L |
|---|
| 10024 | #define BIF_CFG_DEV0_EPF4_PMI_STATUS_CNTL__PME_EN_MASK 0x00000100L |
|---|
| 10025 | #define BIF_CFG_DEV0_EPF4_PMI_STATUS_CNTL__DATA_SELECT_MASK 0x00001E00L |
|---|
| 10026 | #define BIF_CFG_DEV0_EPF4_PMI_STATUS_CNTL__DATA_SCALE_MASK 0x00006000L |
|---|
| 10027 | #define BIF_CFG_DEV0_EPF4_PMI_STATUS_CNTL__PME_STATUS_MASK 0x00008000L |
|---|
| 10028 | #define BIF_CFG_DEV0_EPF4_PMI_STATUS_CNTL__B2_B3_SUPPORT_MASK 0x00400000L |
|---|
| 10029 | #define BIF_CFG_DEV0_EPF4_PMI_STATUS_CNTL__BUS_PWR_EN_MASK 0x00800000L |
|---|
| 10030 | #define BIF_CFG_DEV0_EPF4_PMI_STATUS_CNTL__PMI_DATA_MASK 0xFF000000L |
|---|
| 10031 | //BIF_CFG_DEV0_EPF4_SBRN |
|---|
| 10032 | #define BIF_CFG_DEV0_EPF4_SBRN__SBRN__SHIFT 0x0 |
|---|
| 10033 | #define BIF_CFG_DEV0_EPF4_SBRN__SBRN_MASK 0xFFL |
|---|
| 10034 | //BIF_CFG_DEV0_EPF4_FLADJ |
|---|
| 10035 | #define BIF_CFG_DEV0_EPF4_FLADJ__FLADJ__SHIFT 0x0 |
|---|
| 10036 | #define BIF_CFG_DEV0_EPF4_FLADJ__NFC__SHIFT 0x6 |
|---|
| 10037 | #define BIF_CFG_DEV0_EPF4_FLADJ__FLADJ_MASK 0x3FL |
|---|
| 10038 | #define BIF_CFG_DEV0_EPF4_FLADJ__NFC_MASK 0x40L |
|---|
| 10039 | //BIF_CFG_DEV0_EPF4_DBESL_DBESLD |
|---|
| 10040 | #define BIF_CFG_DEV0_EPF4_DBESL_DBESLD__DBESL__SHIFT 0x0 |
|---|
| 10041 | #define BIF_CFG_DEV0_EPF4_DBESL_DBESLD__DBESLD__SHIFT 0x4 |
|---|
| 10042 | #define BIF_CFG_DEV0_EPF4_DBESL_DBESLD__DBESL_MASK 0x0FL |
|---|
| 10043 | #define BIF_CFG_DEV0_EPF4_DBESL_DBESLD__DBESLD_MASK 0xF0L |
|---|
| 10044 | //BIF_CFG_DEV0_EPF4_PCIE_CAP_LIST |
|---|
| 10045 | #define BIF_CFG_DEV0_EPF4_PCIE_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 10046 | #define BIF_CFG_DEV0_EPF4_PCIE_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
|---|
| 10047 | #define BIF_CFG_DEV0_EPF4_PCIE_CAP_LIST__CAP_ID_MASK 0x00FFL |
|---|
| 10048 | #define BIF_CFG_DEV0_EPF4_PCIE_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
|---|
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|---|
| 10050 | #define BIF_CFG_DEV0_EPF4_PCIE_CAP__VERSION__SHIFT 0x0 |
|---|
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| 10052 | #define BIF_CFG_DEV0_EPF4_PCIE_CAP__SLOT_IMPLEMENTED__SHIFT 0x8 |
|---|
| 10053 | #define BIF_CFG_DEV0_EPF4_PCIE_CAP__INT_MESSAGE_NUM__SHIFT 0x9 |
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|---|
| 10057 | #define BIF_CFG_DEV0_EPF4_PCIE_CAP__INT_MESSAGE_NUM_MASK 0x3E00L |
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|---|
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| 10070 | #define BIF_CFG_DEV0_EPF4_DEVICE_CAP__EXTENDED_TAG_MASK 0x00000020L |
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|---|
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|---|
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| 10075 | #define BIF_CFG_DEV0_EPF4_DEVICE_CAP__CAPTURED_SLOT_POWER_SCALE_MASK 0x0C000000L |
|---|
| 10076 | #define BIF_CFG_DEV0_EPF4_DEVICE_CAP__FLR_CAPABLE_MASK 0x10000000L |
|---|
| 10077 | //BIF_CFG_DEV0_EPF4_DEVICE_CNTL |
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|---|
| 10081 | #define BIF_CFG_DEV0_EPF4_DEVICE_CNTL__USR_REPORT_EN__SHIFT 0x3 |
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| 10083 | #define BIF_CFG_DEV0_EPF4_DEVICE_CNTL__MAX_PAYLOAD_SIZE__SHIFT 0x5 |
|---|
| 10084 | #define BIF_CFG_DEV0_EPF4_DEVICE_CNTL__EXTENDED_TAG_EN__SHIFT 0x8 |
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|---|
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| 10092 | #define BIF_CFG_DEV0_EPF4_DEVICE_CNTL__FATAL_ERR_EN_MASK 0x0004L |
|---|
| 10093 | #define BIF_CFG_DEV0_EPF4_DEVICE_CNTL__USR_REPORT_EN_MASK 0x0008L |
|---|
| 10094 | #define BIF_CFG_DEV0_EPF4_DEVICE_CNTL__RELAXED_ORD_EN_MASK 0x0010L |
|---|
| 10095 | #define BIF_CFG_DEV0_EPF4_DEVICE_CNTL__MAX_PAYLOAD_SIZE_MASK 0x00E0L |
|---|
| 10096 | #define BIF_CFG_DEV0_EPF4_DEVICE_CNTL__EXTENDED_TAG_EN_MASK 0x0100L |
|---|
| 10097 | #define BIF_CFG_DEV0_EPF4_DEVICE_CNTL__PHANTOM_FUNC_EN_MASK 0x0200L |
|---|
| 10098 | #define BIF_CFG_DEV0_EPF4_DEVICE_CNTL__AUX_POWER_PM_EN_MASK 0x0400L |
|---|
| 10099 | #define BIF_CFG_DEV0_EPF4_DEVICE_CNTL__NO_SNOOP_EN_MASK 0x0800L |
|---|
| 10100 | #define BIF_CFG_DEV0_EPF4_DEVICE_CNTL__MAX_READ_REQUEST_SIZE_MASK 0x7000L |
|---|
| 10101 | #define BIF_CFG_DEV0_EPF4_DEVICE_CNTL__INITIATE_FLR_MASK 0x8000L |
|---|
| 10102 | //BIF_CFG_DEV0_EPF4_DEVICE_STATUS |
|---|
| 10103 | #define BIF_CFG_DEV0_EPF4_DEVICE_STATUS__CORR_ERR__SHIFT 0x0 |
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| 10104 | #define BIF_CFG_DEV0_EPF4_DEVICE_STATUS__NON_FATAL_ERR__SHIFT 0x1 |
|---|
| 10105 | #define BIF_CFG_DEV0_EPF4_DEVICE_STATUS__FATAL_ERR__SHIFT 0x2 |
|---|
| 10106 | #define BIF_CFG_DEV0_EPF4_DEVICE_STATUS__USR_DETECTED__SHIFT 0x3 |
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| 10107 | #define BIF_CFG_DEV0_EPF4_DEVICE_STATUS__AUX_PWR__SHIFT 0x4 |
|---|
| 10108 | #define BIF_CFG_DEV0_EPF4_DEVICE_STATUS__TRANSACTIONS_PEND__SHIFT 0x5 |
|---|
| 10109 | #define BIF_CFG_DEV0_EPF4_DEVICE_STATUS__EMER_POWER_REDUCTION_DETECTED__SHIFT 0x6 |
|---|
| 10110 | #define BIF_CFG_DEV0_EPF4_DEVICE_STATUS__CORR_ERR_MASK 0x0001L |
|---|
| 10111 | #define BIF_CFG_DEV0_EPF4_DEVICE_STATUS__NON_FATAL_ERR_MASK 0x0002L |
|---|
| 10112 | #define BIF_CFG_DEV0_EPF4_DEVICE_STATUS__FATAL_ERR_MASK 0x0004L |
|---|
| 10113 | #define BIF_CFG_DEV0_EPF4_DEVICE_STATUS__USR_DETECTED_MASK 0x0008L |
|---|
| 10114 | #define BIF_CFG_DEV0_EPF4_DEVICE_STATUS__AUX_PWR_MASK 0x0010L |
|---|
| 10115 | #define BIF_CFG_DEV0_EPF4_DEVICE_STATUS__TRANSACTIONS_PEND_MASK 0x0020L |
|---|
| 10116 | #define BIF_CFG_DEV0_EPF4_DEVICE_STATUS__EMER_POWER_REDUCTION_DETECTED_MASK 0x0040L |
|---|
| 10117 | //BIF_CFG_DEV0_EPF4_LINK_CAP |
|---|
| 10118 | #define BIF_CFG_DEV0_EPF4_LINK_CAP__LINK_SPEED__SHIFT 0x0 |
|---|
| 10119 | #define BIF_CFG_DEV0_EPF4_LINK_CAP__LINK_WIDTH__SHIFT 0x4 |
|---|
| 10120 | #define BIF_CFG_DEV0_EPF4_LINK_CAP__PM_SUPPORT__SHIFT 0xa |
|---|
| 10121 | #define BIF_CFG_DEV0_EPF4_LINK_CAP__L0S_EXIT_LATENCY__SHIFT 0xc |
|---|
| 10122 | #define BIF_CFG_DEV0_EPF4_LINK_CAP__L1_EXIT_LATENCY__SHIFT 0xf |
|---|
| 10123 | #define BIF_CFG_DEV0_EPF4_LINK_CAP__CLOCK_POWER_MANAGEMENT__SHIFT 0x12 |
|---|
| 10124 | #define BIF_CFG_DEV0_EPF4_LINK_CAP__SURPRISE_DOWN_ERR_REPORTING__SHIFT 0x13 |
|---|
| 10125 | #define BIF_CFG_DEV0_EPF4_LINK_CAP__DL_ACTIVE_REPORTING_CAPABLE__SHIFT 0x14 |
|---|
| 10126 | #define BIF_CFG_DEV0_EPF4_LINK_CAP__LINK_BW_NOTIFICATION_CAP__SHIFT 0x15 |
|---|
| 10127 | #define BIF_CFG_DEV0_EPF4_LINK_CAP__ASPM_OPTIONALITY_COMPLIANCE__SHIFT 0x16 |
|---|
| 10128 | #define BIF_CFG_DEV0_EPF4_LINK_CAP__PORT_NUMBER__SHIFT 0x18 |
|---|
| 10129 | #define BIF_CFG_DEV0_EPF4_LINK_CAP__LINK_SPEED_MASK 0x0000000FL |
|---|
| 10130 | #define BIF_CFG_DEV0_EPF4_LINK_CAP__LINK_WIDTH_MASK 0x000003F0L |
|---|
| 10131 | #define BIF_CFG_DEV0_EPF4_LINK_CAP__PM_SUPPORT_MASK 0x00000C00L |
|---|
| 10132 | #define BIF_CFG_DEV0_EPF4_LINK_CAP__L0S_EXIT_LATENCY_MASK 0x00007000L |
|---|
| 10133 | #define BIF_CFG_DEV0_EPF4_LINK_CAP__L1_EXIT_LATENCY_MASK 0x00038000L |
|---|
| 10134 | #define BIF_CFG_DEV0_EPF4_LINK_CAP__CLOCK_POWER_MANAGEMENT_MASK 0x00040000L |
|---|
| 10135 | #define BIF_CFG_DEV0_EPF4_LINK_CAP__SURPRISE_DOWN_ERR_REPORTING_MASK 0x00080000L |
|---|
| 10136 | #define BIF_CFG_DEV0_EPF4_LINK_CAP__DL_ACTIVE_REPORTING_CAPABLE_MASK 0x00100000L |
|---|
| 10137 | #define BIF_CFG_DEV0_EPF4_LINK_CAP__LINK_BW_NOTIFICATION_CAP_MASK 0x00200000L |
|---|
| 10138 | #define BIF_CFG_DEV0_EPF4_LINK_CAP__ASPM_OPTIONALITY_COMPLIANCE_MASK 0x00400000L |
|---|
| 10139 | #define BIF_CFG_DEV0_EPF4_LINK_CAP__PORT_NUMBER_MASK 0xFF000000L |
|---|
| 10140 | //BIF_CFG_DEV0_EPF4_LINK_STATUS |
|---|
| 10141 | #define BIF_CFG_DEV0_EPF4_LINK_STATUS__CURRENT_LINK_SPEED__SHIFT 0x0 |
|---|
| 10142 | #define BIF_CFG_DEV0_EPF4_LINK_STATUS__NEGOTIATED_LINK_WIDTH__SHIFT 0x4 |
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| 10143 | #define BIF_CFG_DEV0_EPF4_LINK_STATUS__LINK_TRAINING__SHIFT 0xb |
|---|
| 10144 | #define BIF_CFG_DEV0_EPF4_LINK_STATUS__SLOT_CLOCK_CFG__SHIFT 0xc |
|---|
| 10145 | #define BIF_CFG_DEV0_EPF4_LINK_STATUS__DL_ACTIVE__SHIFT 0xd |
|---|
| 10146 | #define BIF_CFG_DEV0_EPF4_LINK_STATUS__LINK_BW_MANAGEMENT_STATUS__SHIFT 0xe |
|---|
| 10147 | #define BIF_CFG_DEV0_EPF4_LINK_STATUS__LINK_AUTONOMOUS_BW_STATUS__SHIFT 0xf |
|---|
| 10148 | #define BIF_CFG_DEV0_EPF4_LINK_STATUS__CURRENT_LINK_SPEED_MASK 0x000FL |
|---|
| 10149 | #define BIF_CFG_DEV0_EPF4_LINK_STATUS__NEGOTIATED_LINK_WIDTH_MASK 0x03F0L |
|---|
| 10150 | #define BIF_CFG_DEV0_EPF4_LINK_STATUS__LINK_TRAINING_MASK 0x0800L |
|---|
| 10151 | #define BIF_CFG_DEV0_EPF4_LINK_STATUS__SLOT_CLOCK_CFG_MASK 0x1000L |
|---|
| 10152 | #define BIF_CFG_DEV0_EPF4_LINK_STATUS__DL_ACTIVE_MASK 0x2000L |
|---|
| 10153 | #define BIF_CFG_DEV0_EPF4_LINK_STATUS__LINK_BW_MANAGEMENT_STATUS_MASK 0x4000L |
|---|
| 10154 | #define BIF_CFG_DEV0_EPF4_LINK_STATUS__LINK_AUTONOMOUS_BW_STATUS_MASK 0x8000L |
|---|
| 10155 | //BIF_CFG_DEV0_EPF4_DEVICE_CAP2 |
|---|
| 10156 | #define BIF_CFG_DEV0_EPF4_DEVICE_CAP2__CPL_TIMEOUT_RANGE_SUPPORTED__SHIFT 0x0 |
|---|
| 10157 | #define BIF_CFG_DEV0_EPF4_DEVICE_CAP2__CPL_TIMEOUT_DIS_SUPPORTED__SHIFT 0x4 |
|---|
| 10158 | #define BIF_CFG_DEV0_EPF4_DEVICE_CAP2__ARI_FORWARDING_SUPPORTED__SHIFT 0x5 |
|---|
| 10159 | #define BIF_CFG_DEV0_EPF4_DEVICE_CAP2__ATOMICOP_ROUTING_SUPPORTED__SHIFT 0x6 |
|---|
| 10160 | #define BIF_CFG_DEV0_EPF4_DEVICE_CAP2__ATOMICOP_32CMPLT_SUPPORTED__SHIFT 0x7 |
|---|
| 10161 | #define BIF_CFG_DEV0_EPF4_DEVICE_CAP2__ATOMICOP_64CMPLT_SUPPORTED__SHIFT 0x8 |
|---|
| 10162 | #define BIF_CFG_DEV0_EPF4_DEVICE_CAP2__CAS128_CMPLT_SUPPORTED__SHIFT 0x9 |
|---|
| 10163 | #define BIF_CFG_DEV0_EPF4_DEVICE_CAP2__NO_RO_ENABLED_P2P_PASSING__SHIFT 0xa |
|---|
| 10164 | #define BIF_CFG_DEV0_EPF4_DEVICE_CAP2__LTR_SUPPORTED__SHIFT 0xb |
|---|
| 10165 | #define BIF_CFG_DEV0_EPF4_DEVICE_CAP2__TPH_CPLR_SUPPORTED__SHIFT 0xc |
|---|
| 10166 | #define BIF_CFG_DEV0_EPF4_DEVICE_CAP2__LN_SYSTEM_CLS__SHIFT 0xe |
|---|
| 10167 | #define BIF_CFG_DEV0_EPF4_DEVICE_CAP2__TEN_BIT_TAG_COMPLETER_SUPPORTED__SHIFT 0x10 |
|---|
| 10168 | #define BIF_CFG_DEV0_EPF4_DEVICE_CAP2__TEN_BIT_TAG_REQUESTER_SUPPORTED__SHIFT 0x11 |
|---|
| 10169 | #define BIF_CFG_DEV0_EPF4_DEVICE_CAP2__OBFF_SUPPORTED__SHIFT 0x12 |
|---|
| 10170 | #define BIF_CFG_DEV0_EPF4_DEVICE_CAP2__EXTENDED_FMT_FIELD_SUPPORTED__SHIFT 0x14 |
|---|
| 10171 | #define BIF_CFG_DEV0_EPF4_DEVICE_CAP2__END_END_TLP_PREFIX_SUPPORTED__SHIFT 0x15 |
|---|
| 10172 | #define BIF_CFG_DEV0_EPF4_DEVICE_CAP2__MAX_END_END_TLP_PREFIXES__SHIFT 0x16 |
|---|
| 10173 | #define BIF_CFG_DEV0_EPF4_DEVICE_CAP2__EMER_POWER_REDUCTION_SUPPORTED__SHIFT 0x18 |
|---|
| 10174 | #define BIF_CFG_DEV0_EPF4_DEVICE_CAP2__EMER_POWER_REDUCTION_INIT_REQ__SHIFT 0x1a |
|---|
| 10175 | #define BIF_CFG_DEV0_EPF4_DEVICE_CAP2__FRS_SUPPORTED__SHIFT 0x1f |
|---|
| 10176 | #define BIF_CFG_DEV0_EPF4_DEVICE_CAP2__CPL_TIMEOUT_RANGE_SUPPORTED_MASK 0x0000000FL |
|---|
| 10177 | #define BIF_CFG_DEV0_EPF4_DEVICE_CAP2__CPL_TIMEOUT_DIS_SUPPORTED_MASK 0x00000010L |
|---|
| 10178 | #define BIF_CFG_DEV0_EPF4_DEVICE_CAP2__ARI_FORWARDING_SUPPORTED_MASK 0x00000020L |
|---|
| 10179 | #define BIF_CFG_DEV0_EPF4_DEVICE_CAP2__ATOMICOP_ROUTING_SUPPORTED_MASK 0x00000040L |
|---|
| 10180 | #define BIF_CFG_DEV0_EPF4_DEVICE_CAP2__ATOMICOP_32CMPLT_SUPPORTED_MASK 0x00000080L |
|---|
| 10181 | #define BIF_CFG_DEV0_EPF4_DEVICE_CAP2__ATOMICOP_64CMPLT_SUPPORTED_MASK 0x00000100L |
|---|
| 10182 | #define BIF_CFG_DEV0_EPF4_DEVICE_CAP2__CAS128_CMPLT_SUPPORTED_MASK 0x00000200L |
|---|
| 10183 | #define BIF_CFG_DEV0_EPF4_DEVICE_CAP2__NO_RO_ENABLED_P2P_PASSING_MASK 0x00000400L |
|---|
| 10184 | #define BIF_CFG_DEV0_EPF4_DEVICE_CAP2__LTR_SUPPORTED_MASK 0x00000800L |
|---|
| 10185 | #define BIF_CFG_DEV0_EPF4_DEVICE_CAP2__TPH_CPLR_SUPPORTED_MASK 0x00003000L |
|---|
| 10186 | #define BIF_CFG_DEV0_EPF4_DEVICE_CAP2__LN_SYSTEM_CLS_MASK 0x0000C000L |
|---|
| 10187 | #define BIF_CFG_DEV0_EPF4_DEVICE_CAP2__TEN_BIT_TAG_COMPLETER_SUPPORTED_MASK 0x00010000L |
|---|
| 10188 | #define BIF_CFG_DEV0_EPF4_DEVICE_CAP2__TEN_BIT_TAG_REQUESTER_SUPPORTED_MASK 0x00020000L |
|---|
| 10189 | #define BIF_CFG_DEV0_EPF4_DEVICE_CAP2__OBFF_SUPPORTED_MASK 0x000C0000L |
|---|
| 10190 | #define BIF_CFG_DEV0_EPF4_DEVICE_CAP2__EXTENDED_FMT_FIELD_SUPPORTED_MASK 0x00100000L |
|---|
| 10191 | #define BIF_CFG_DEV0_EPF4_DEVICE_CAP2__END_END_TLP_PREFIX_SUPPORTED_MASK 0x00200000L |
|---|
| 10192 | #define BIF_CFG_DEV0_EPF4_DEVICE_CAP2__MAX_END_END_TLP_PREFIXES_MASK 0x00C00000L |
|---|
| 10193 | #define BIF_CFG_DEV0_EPF4_DEVICE_CAP2__EMER_POWER_REDUCTION_SUPPORTED_MASK 0x03000000L |
|---|
| 10194 | #define BIF_CFG_DEV0_EPF4_DEVICE_CAP2__EMER_POWER_REDUCTION_INIT_REQ_MASK 0x04000000L |
|---|
| 10195 | #define BIF_CFG_DEV0_EPF4_DEVICE_CAP2__FRS_SUPPORTED_MASK 0x80000000L |
|---|
| 10196 | //BIF_CFG_DEV0_EPF4_DEVICE_CNTL2 |
|---|
| 10197 | #define BIF_CFG_DEV0_EPF4_DEVICE_CNTL2__CPL_TIMEOUT_VALUE__SHIFT 0x0 |
|---|
| 10198 | #define BIF_CFG_DEV0_EPF4_DEVICE_CNTL2__CPL_TIMEOUT_DIS__SHIFT 0x4 |
|---|
| 10199 | #define BIF_CFG_DEV0_EPF4_DEVICE_CNTL2__ARI_FORWARDING_EN__SHIFT 0x5 |
|---|
| 10200 | #define BIF_CFG_DEV0_EPF4_DEVICE_CNTL2__ATOMICOP_REQUEST_EN__SHIFT 0x6 |
|---|
| 10201 | #define BIF_CFG_DEV0_EPF4_DEVICE_CNTL2__ATOMICOP_EGRESS_BLOCKING__SHIFT 0x7 |
|---|
| 10202 | #define BIF_CFG_DEV0_EPF4_DEVICE_CNTL2__IDO_REQUEST_ENABLE__SHIFT 0x8 |
|---|
| 10203 | #define BIF_CFG_DEV0_EPF4_DEVICE_CNTL2__IDO_COMPLETION_ENABLE__SHIFT 0x9 |
|---|
| 10204 | #define BIF_CFG_DEV0_EPF4_DEVICE_CNTL2__LTR_EN__SHIFT 0xa |
|---|
| 10205 | #define BIF_CFG_DEV0_EPF4_DEVICE_CNTL2__EMER_POWER_REDUCTION_REQUEST__SHIFT 0xb |
|---|
| 10206 | #define BIF_CFG_DEV0_EPF4_DEVICE_CNTL2__TEN_BIT_TAG_REQUESTER_ENABLE__SHIFT 0xc |
|---|
| 10207 | #define BIF_CFG_DEV0_EPF4_DEVICE_CNTL2__OBFF_EN__SHIFT 0xd |
|---|
| 10208 | #define BIF_CFG_DEV0_EPF4_DEVICE_CNTL2__END_END_TLP_PREFIX_BLOCKING__SHIFT 0xf |
|---|
| 10209 | #define BIF_CFG_DEV0_EPF4_DEVICE_CNTL2__CPL_TIMEOUT_VALUE_MASK 0x000FL |
|---|
| 10210 | #define BIF_CFG_DEV0_EPF4_DEVICE_CNTL2__CPL_TIMEOUT_DIS_MASK 0x0010L |
|---|
| 10211 | #define BIF_CFG_DEV0_EPF4_DEVICE_CNTL2__ARI_FORWARDING_EN_MASK 0x0020L |
|---|
| 10212 | #define BIF_CFG_DEV0_EPF4_DEVICE_CNTL2__ATOMICOP_REQUEST_EN_MASK 0x0040L |
|---|
| 10213 | #define BIF_CFG_DEV0_EPF4_DEVICE_CNTL2__ATOMICOP_EGRESS_BLOCKING_MASK 0x0080L |
|---|
| 10214 | #define BIF_CFG_DEV0_EPF4_DEVICE_CNTL2__IDO_REQUEST_ENABLE_MASK 0x0100L |
|---|
| 10215 | #define BIF_CFG_DEV0_EPF4_DEVICE_CNTL2__IDO_COMPLETION_ENABLE_MASK 0x0200L |
|---|
| 10216 | #define BIF_CFG_DEV0_EPF4_DEVICE_CNTL2__LTR_EN_MASK 0x0400L |
|---|
| 10217 | #define BIF_CFG_DEV0_EPF4_DEVICE_CNTL2__EMER_POWER_REDUCTION_REQUEST_MASK 0x0800L |
|---|
| 10218 | #define BIF_CFG_DEV0_EPF4_DEVICE_CNTL2__TEN_BIT_TAG_REQUESTER_ENABLE_MASK 0x1000L |
|---|
| 10219 | #define BIF_CFG_DEV0_EPF4_DEVICE_CNTL2__OBFF_EN_MASK 0x6000L |
|---|
| 10220 | #define BIF_CFG_DEV0_EPF4_DEVICE_CNTL2__END_END_TLP_PREFIX_BLOCKING_MASK 0x8000L |
|---|
| 10221 | //BIF_CFG_DEV0_EPF4_DEVICE_STATUS2 |
|---|
| 10222 | #define BIF_CFG_DEV0_EPF4_DEVICE_STATUS2__RESERVED__SHIFT 0x0 |
|---|
| 10223 | #define BIF_CFG_DEV0_EPF4_DEVICE_STATUS2__RESERVED_MASK 0xFFFFL |
|---|
| 10224 | //BIF_CFG_DEV0_EPF4_LINK_STATUS2 |
|---|
| 10225 | #define BIF_CFG_DEV0_EPF4_LINK_STATUS2__CUR_DEEMPHASIS_LEVEL__SHIFT 0x0 |
|---|
| 10226 | #define BIF_CFG_DEV0_EPF4_LINK_STATUS2__EQUALIZATION_COMPLETE_8GT__SHIFT 0x1 |
|---|
| 10227 | #define BIF_CFG_DEV0_EPF4_LINK_STATUS2__EQUALIZATION_PHASE1_SUCCESS_8GT__SHIFT 0x2 |
|---|
| 10228 | #define BIF_CFG_DEV0_EPF4_LINK_STATUS2__EQUALIZATION_PHASE2_SUCCESS_8GT__SHIFT 0x3 |
|---|
| 10229 | #define BIF_CFG_DEV0_EPF4_LINK_STATUS2__EQUALIZATION_PHASE3_SUCCESS_8GT__SHIFT 0x4 |
|---|
| 10230 | #define BIF_CFG_DEV0_EPF4_LINK_STATUS2__LINK_EQUALIZATION_REQUEST_8GT__SHIFT 0x5 |
|---|
| 10231 | #define BIF_CFG_DEV0_EPF4_LINK_STATUS2__RTM1_PRESENCE_DET__SHIFT 0x6 |
|---|
| 10232 | #define BIF_CFG_DEV0_EPF4_LINK_STATUS2__RTM2_PRESENCE_DET__SHIFT 0x7 |
|---|
| 10233 | #define BIF_CFG_DEV0_EPF4_LINK_STATUS2__CROSSLINK_RESOLUTION__SHIFT 0x8 |
|---|
| 10234 | #define BIF_CFG_DEV0_EPF4_LINK_STATUS2__DOWNSTREAM_COMPONENT_PRESENCE__SHIFT 0xc |
|---|
| 10235 | #define BIF_CFG_DEV0_EPF4_LINK_STATUS2__DRS_MESSAGE_RECEIVED__SHIFT 0xf |
|---|
| 10236 | #define BIF_CFG_DEV0_EPF4_LINK_STATUS2__CUR_DEEMPHASIS_LEVEL_MASK 0x0001L |
|---|
| 10237 | #define BIF_CFG_DEV0_EPF4_LINK_STATUS2__EQUALIZATION_COMPLETE_8GT_MASK 0x0002L |
|---|
| 10238 | #define BIF_CFG_DEV0_EPF4_LINK_STATUS2__EQUALIZATION_PHASE1_SUCCESS_8GT_MASK 0x0004L |
|---|
| 10239 | #define BIF_CFG_DEV0_EPF4_LINK_STATUS2__EQUALIZATION_PHASE2_SUCCESS_8GT_MASK 0x0008L |
|---|
| 10240 | #define BIF_CFG_DEV0_EPF4_LINK_STATUS2__EQUALIZATION_PHASE3_SUCCESS_8GT_MASK 0x0010L |
|---|
| 10241 | #define BIF_CFG_DEV0_EPF4_LINK_STATUS2__LINK_EQUALIZATION_REQUEST_8GT_MASK 0x0020L |
|---|
| 10242 | #define BIF_CFG_DEV0_EPF4_LINK_STATUS2__RTM1_PRESENCE_DET_MASK 0x0040L |
|---|
| 10243 | #define BIF_CFG_DEV0_EPF4_LINK_STATUS2__RTM2_PRESENCE_DET_MASK 0x0080L |
|---|
| 10244 | #define BIF_CFG_DEV0_EPF4_LINK_STATUS2__CROSSLINK_RESOLUTION_MASK 0x0300L |
|---|
| 10245 | #define BIF_CFG_DEV0_EPF4_LINK_STATUS2__DOWNSTREAM_COMPONENT_PRESENCE_MASK 0x7000L |
|---|
| 10246 | #define BIF_CFG_DEV0_EPF4_LINK_STATUS2__DRS_MESSAGE_RECEIVED_MASK 0x8000L |
|---|
| 10247 | //BIF_CFG_DEV0_EPF4_MSI_CAP_LIST |
|---|
| 10248 | #define BIF_CFG_DEV0_EPF4_MSI_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 10249 | #define BIF_CFG_DEV0_EPF4_MSI_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
|---|
| 10250 | #define BIF_CFG_DEV0_EPF4_MSI_CAP_LIST__CAP_ID_MASK 0x00FFL |
|---|
| 10251 | #define BIF_CFG_DEV0_EPF4_MSI_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
|---|
| 10252 | //BIF_CFG_DEV0_EPF4_MSI_MSG_CNTL |
|---|
| 10253 | #define BIF_CFG_DEV0_EPF4_MSI_MSG_CNTL__MSI_EN__SHIFT 0x0 |
|---|
| 10254 | #define BIF_CFG_DEV0_EPF4_MSI_MSG_CNTL__MSI_MULTI_CAP__SHIFT 0x1 |
|---|
| 10255 | #define BIF_CFG_DEV0_EPF4_MSI_MSG_CNTL__MSI_MULTI_EN__SHIFT 0x4 |
|---|
| 10256 | #define BIF_CFG_DEV0_EPF4_MSI_MSG_CNTL__MSI_64BIT__SHIFT 0x7 |
|---|
| 10257 | #define BIF_CFG_DEV0_EPF4_MSI_MSG_CNTL__MSI_PERVECTOR_MASKING_CAP__SHIFT 0x8 |
|---|
| 10258 | #define BIF_CFG_DEV0_EPF4_MSI_MSG_CNTL__MSI_EXT_MSG_DATA_CAP__SHIFT 0x9 |
|---|
| 10259 | #define BIF_CFG_DEV0_EPF4_MSI_MSG_CNTL__MSI_EXT_MSG_DATA_EN__SHIFT 0xa |
|---|
| 10260 | #define BIF_CFG_DEV0_EPF4_MSI_MSG_CNTL__MSI_EN_MASK 0x0001L |
|---|
| 10261 | #define BIF_CFG_DEV0_EPF4_MSI_MSG_CNTL__MSI_MULTI_CAP_MASK 0x000EL |
|---|
| 10262 | #define BIF_CFG_DEV0_EPF4_MSI_MSG_CNTL__MSI_MULTI_EN_MASK 0x0070L |
|---|
| 10263 | #define BIF_CFG_DEV0_EPF4_MSI_MSG_CNTL__MSI_64BIT_MASK 0x0080L |
|---|
| 10264 | #define BIF_CFG_DEV0_EPF4_MSI_MSG_CNTL__MSI_PERVECTOR_MASKING_CAP_MASK 0x0100L |
|---|
| 10265 | #define BIF_CFG_DEV0_EPF4_MSI_MSG_CNTL__MSI_EXT_MSG_DATA_CAP_MASK 0x0200L |
|---|
| 10266 | #define BIF_CFG_DEV0_EPF4_MSI_MSG_CNTL__MSI_EXT_MSG_DATA_EN_MASK 0x0400L |
|---|
| 10267 | //BIF_CFG_DEV0_EPF4_MSI_MSG_ADDR_LO |
|---|
| 10268 | #define BIF_CFG_DEV0_EPF4_MSI_MSG_ADDR_LO__MSI_MSG_ADDR_LO__SHIFT 0x2 |
|---|
| 10269 | #define BIF_CFG_DEV0_EPF4_MSI_MSG_ADDR_LO__MSI_MSG_ADDR_LO_MASK 0xFFFFFFFCL |
|---|
| 10270 | //BIF_CFG_DEV0_EPF4_MSI_MSG_ADDR_HI |
|---|
| 10271 | #define BIF_CFG_DEV0_EPF4_MSI_MSG_ADDR_HI__MSI_MSG_ADDR_HI__SHIFT 0x0 |
|---|
| 10272 | #define BIF_CFG_DEV0_EPF4_MSI_MSG_ADDR_HI__MSI_MSG_ADDR_HI_MASK 0xFFFFFFFFL |
|---|
| 10273 | //BIF_CFG_DEV0_EPF4_MSI_MSG_DATA |
|---|
| 10274 | #define BIF_CFG_DEV0_EPF4_MSI_MSG_DATA__MSI_DATA__SHIFT 0x0 |
|---|
| 10275 | #define BIF_CFG_DEV0_EPF4_MSI_MSG_DATA__MSI_DATA_MASK 0xFFFFL |
|---|
| 10276 | //BIF_CFG_DEV0_EPF4_MSI_EXT_MSG_DATA |
|---|
| 10277 | #define BIF_CFG_DEV0_EPF4_MSI_EXT_MSG_DATA__MSI_EXT_DATA__SHIFT 0x0 |
|---|
| 10278 | #define BIF_CFG_DEV0_EPF4_MSI_EXT_MSG_DATA__MSI_EXT_DATA_MASK 0xFFFFL |
|---|
| 10279 | //BIF_CFG_DEV0_EPF4_MSI_MASK |
|---|
| 10280 | #define BIF_CFG_DEV0_EPF4_MSI_MASK__MSI_MASK__SHIFT 0x0 |
|---|
| 10281 | #define BIF_CFG_DEV0_EPF4_MSI_MASK__MSI_MASK_MASK 0xFFFFFFFFL |
|---|
| 10282 | //BIF_CFG_DEV0_EPF4_MSI_MSG_DATA_64 |
|---|
| 10283 | #define BIF_CFG_DEV0_EPF4_MSI_MSG_DATA_64__MSI_DATA_64__SHIFT 0x0 |
|---|
| 10284 | #define BIF_CFG_DEV0_EPF4_MSI_MSG_DATA_64__MSI_DATA_64_MASK 0xFFFFL |
|---|
| 10285 | //BIF_CFG_DEV0_EPF4_MSI_EXT_MSG_DATA_64 |
|---|
| 10286 | #define BIF_CFG_DEV0_EPF4_MSI_EXT_MSG_DATA_64__MSI_EXT_DATA_64__SHIFT 0x0 |
|---|
| 10287 | #define BIF_CFG_DEV0_EPF4_MSI_EXT_MSG_DATA_64__MSI_EXT_DATA_64_MASK 0xFFFFL |
|---|
| 10288 | //BIF_CFG_DEV0_EPF4_MSI_MASK_64 |
|---|
| 10289 | #define BIF_CFG_DEV0_EPF4_MSI_MASK_64__MSI_MASK_64__SHIFT 0x0 |
|---|
| 10290 | #define BIF_CFG_DEV0_EPF4_MSI_MASK_64__MSI_MASK_64_MASK 0xFFFFFFFFL |
|---|
| 10291 | //BIF_CFG_DEV0_EPF4_MSI_PENDING |
|---|
| 10292 | #define BIF_CFG_DEV0_EPF4_MSI_PENDING__MSI_PENDING__SHIFT 0x0 |
|---|
| 10293 | #define BIF_CFG_DEV0_EPF4_MSI_PENDING__MSI_PENDING_MASK 0xFFFFFFFFL |
|---|
| 10294 | //BIF_CFG_DEV0_EPF4_MSI_PENDING_64 |
|---|
| 10295 | #define BIF_CFG_DEV0_EPF4_MSI_PENDING_64__MSI_PENDING_64__SHIFT 0x0 |
|---|
| 10296 | #define BIF_CFG_DEV0_EPF4_MSI_PENDING_64__MSI_PENDING_64_MASK 0xFFFFFFFFL |
|---|
| 10297 | //BIF_CFG_DEV0_EPF4_MSIX_CAP_LIST |
|---|
| 10298 | #define BIF_CFG_DEV0_EPF4_MSIX_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 10299 | #define BIF_CFG_DEV0_EPF4_MSIX_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
|---|
| 10300 | #define BIF_CFG_DEV0_EPF4_MSIX_CAP_LIST__CAP_ID_MASK 0x00FFL |
|---|
| 10301 | #define BIF_CFG_DEV0_EPF4_MSIX_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
|---|
| 10302 | //BIF_CFG_DEV0_EPF4_MSIX_MSG_CNTL |
|---|
| 10303 | #define BIF_CFG_DEV0_EPF4_MSIX_MSG_CNTL__MSIX_TABLE_SIZE__SHIFT 0x0 |
|---|
| 10304 | #define BIF_CFG_DEV0_EPF4_MSIX_MSG_CNTL__MSIX_FUNC_MASK__SHIFT 0xe |
|---|
| 10305 | #define BIF_CFG_DEV0_EPF4_MSIX_MSG_CNTL__MSIX_EN__SHIFT 0xf |
|---|
| 10306 | #define BIF_CFG_DEV0_EPF4_MSIX_MSG_CNTL__MSIX_TABLE_SIZE_MASK 0x07FFL |
|---|
| 10307 | #define BIF_CFG_DEV0_EPF4_MSIX_MSG_CNTL__MSIX_FUNC_MASK_MASK 0x4000L |
|---|
| 10308 | #define BIF_CFG_DEV0_EPF4_MSIX_MSG_CNTL__MSIX_EN_MASK 0x8000L |
|---|
| 10309 | //BIF_CFG_DEV0_EPF4_MSIX_TABLE |
|---|
| 10310 | #define BIF_CFG_DEV0_EPF4_MSIX_TABLE__MSIX_TABLE_BIR__SHIFT 0x0 |
|---|
| 10311 | #define BIF_CFG_DEV0_EPF4_MSIX_TABLE__MSIX_TABLE_OFFSET__SHIFT 0x3 |
|---|
| 10312 | #define BIF_CFG_DEV0_EPF4_MSIX_TABLE__MSIX_TABLE_BIR_MASK 0x00000007L |
|---|
| 10313 | #define BIF_CFG_DEV0_EPF4_MSIX_TABLE__MSIX_TABLE_OFFSET_MASK 0xFFFFFFF8L |
|---|
| 10314 | //BIF_CFG_DEV0_EPF4_MSIX_PBA |
|---|
| 10315 | #define BIF_CFG_DEV0_EPF4_MSIX_PBA__MSIX_PBA_BIR__SHIFT 0x0 |
|---|
| 10316 | #define BIF_CFG_DEV0_EPF4_MSIX_PBA__MSIX_PBA_OFFSET__SHIFT 0x3 |
|---|
| 10317 | #define BIF_CFG_DEV0_EPF4_MSIX_PBA__MSIX_PBA_BIR_MASK 0x00000007L |
|---|
| 10318 | #define BIF_CFG_DEV0_EPF4_MSIX_PBA__MSIX_PBA_OFFSET_MASK 0xFFFFFFF8L |
|---|
| 10319 | //BIF_CFG_DEV0_EPF4_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST |
|---|
| 10320 | #define BIF_CFG_DEV0_EPF4_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 10321 | #define BIF_CFG_DEV0_EPF4_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 10322 | #define BIF_CFG_DEV0_EPF4_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 10323 | #define BIF_CFG_DEV0_EPF4_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 10324 | #define BIF_CFG_DEV0_EPF4_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 10325 | #define BIF_CFG_DEV0_EPF4_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 10326 | //BIF_CFG_DEV0_EPF4_PCIE_VENDOR_SPECIFIC_HDR |
|---|
| 10327 | #define BIF_CFG_DEV0_EPF4_PCIE_VENDOR_SPECIFIC_HDR__VSEC_ID__SHIFT 0x0 |
|---|
| 10328 | #define BIF_CFG_DEV0_EPF4_PCIE_VENDOR_SPECIFIC_HDR__VSEC_REV__SHIFT 0x10 |
|---|
| 10329 | #define BIF_CFG_DEV0_EPF4_PCIE_VENDOR_SPECIFIC_HDR__VSEC_LENGTH__SHIFT 0x14 |
|---|
| 10330 | #define BIF_CFG_DEV0_EPF4_PCIE_VENDOR_SPECIFIC_HDR__VSEC_ID_MASK 0x0000FFFFL |
|---|
| 10331 | #define BIF_CFG_DEV0_EPF4_PCIE_VENDOR_SPECIFIC_HDR__VSEC_REV_MASK 0x000F0000L |
|---|
| 10332 | #define BIF_CFG_DEV0_EPF4_PCIE_VENDOR_SPECIFIC_HDR__VSEC_LENGTH_MASK 0xFFF00000L |
|---|
| 10333 | //BIF_CFG_DEV0_EPF4_PCIE_VENDOR_SPECIFIC1 |
|---|
| 10334 | #define BIF_CFG_DEV0_EPF4_PCIE_VENDOR_SPECIFIC1__SCRATCH__SHIFT 0x0 |
|---|
| 10335 | #define BIF_CFG_DEV0_EPF4_PCIE_VENDOR_SPECIFIC1__SCRATCH_MASK 0xFFFFFFFFL |
|---|
| 10336 | //BIF_CFG_DEV0_EPF4_PCIE_VENDOR_SPECIFIC2 |
|---|
| 10337 | #define BIF_CFG_DEV0_EPF4_PCIE_VENDOR_SPECIFIC2__SCRATCH__SHIFT 0x0 |
|---|
| 10338 | #define BIF_CFG_DEV0_EPF4_PCIE_VENDOR_SPECIFIC2__SCRATCH_MASK 0xFFFFFFFFL |
|---|
| 10339 | //BIF_CFG_DEV0_EPF4_PCIE_ADV_ERR_RPT_ENH_CAP_LIST |
|---|
| 10340 | #define BIF_CFG_DEV0_EPF4_PCIE_ADV_ERR_RPT_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 10341 | #define BIF_CFG_DEV0_EPF4_PCIE_ADV_ERR_RPT_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 10342 | #define BIF_CFG_DEV0_EPF4_PCIE_ADV_ERR_RPT_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 10343 | #define BIF_CFG_DEV0_EPF4_PCIE_ADV_ERR_RPT_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 10344 | #define BIF_CFG_DEV0_EPF4_PCIE_ADV_ERR_RPT_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 10345 | #define BIF_CFG_DEV0_EPF4_PCIE_ADV_ERR_RPT_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 10346 | //BIF_CFG_DEV0_EPF4_PCIE_UNCORR_ERR_STATUS |
|---|
| 10347 | #define BIF_CFG_DEV0_EPF4_PCIE_UNCORR_ERR_STATUS__DLP_ERR_STATUS__SHIFT 0x4 |
|---|
| 10348 | #define BIF_CFG_DEV0_EPF4_PCIE_UNCORR_ERR_STATUS__SURPDN_ERR_STATUS__SHIFT 0x5 |
|---|
| 10349 | #define BIF_CFG_DEV0_EPF4_PCIE_UNCORR_ERR_STATUS__PSN_ERR_STATUS__SHIFT 0xc |
|---|
| 10350 | #define BIF_CFG_DEV0_EPF4_PCIE_UNCORR_ERR_STATUS__FC_ERR_STATUS__SHIFT 0xd |
|---|
| 10351 | #define BIF_CFG_DEV0_EPF4_PCIE_UNCORR_ERR_STATUS__CPL_TIMEOUT_STATUS__SHIFT 0xe |
|---|
| 10352 | #define BIF_CFG_DEV0_EPF4_PCIE_UNCORR_ERR_STATUS__CPL_ABORT_ERR_STATUS__SHIFT 0xf |
|---|
| 10353 | #define BIF_CFG_DEV0_EPF4_PCIE_UNCORR_ERR_STATUS__UNEXP_CPL_STATUS__SHIFT 0x10 |
|---|
| 10354 | #define BIF_CFG_DEV0_EPF4_PCIE_UNCORR_ERR_STATUS__RCV_OVFL_STATUS__SHIFT 0x11 |
|---|
| 10355 | #define BIF_CFG_DEV0_EPF4_PCIE_UNCORR_ERR_STATUS__MAL_TLP_STATUS__SHIFT 0x12 |
|---|
| 10356 | #define BIF_CFG_DEV0_EPF4_PCIE_UNCORR_ERR_STATUS__ECRC_ERR_STATUS__SHIFT 0x13 |
|---|
| 10357 | #define BIF_CFG_DEV0_EPF4_PCIE_UNCORR_ERR_STATUS__UNSUPP_REQ_ERR_STATUS__SHIFT 0x14 |
|---|
| 10358 | #define BIF_CFG_DEV0_EPF4_PCIE_UNCORR_ERR_STATUS__ACS_VIOLATION_STATUS__SHIFT 0x15 |
|---|
| 10359 | #define BIF_CFG_DEV0_EPF4_PCIE_UNCORR_ERR_STATUS__UNCORR_INT_ERR_STATUS__SHIFT 0x16 |
|---|
| 10360 | #define BIF_CFG_DEV0_EPF4_PCIE_UNCORR_ERR_STATUS__MC_BLOCKED_TLP_STATUS__SHIFT 0x17 |
|---|
| 10361 | #define BIF_CFG_DEV0_EPF4_PCIE_UNCORR_ERR_STATUS__ATOMICOP_EGRESS_BLOCKED_STATUS__SHIFT 0x18 |
|---|
| 10362 | #define BIF_CFG_DEV0_EPF4_PCIE_UNCORR_ERR_STATUS__TLP_PREFIX_BLOCKED_ERR_STATUS__SHIFT 0x19 |
|---|
| 10363 | #define BIF_CFG_DEV0_EPF4_PCIE_UNCORR_ERR_STATUS__POISONED_TLP_EGRESS_BLOCKED_STATUS__SHIFT 0x1a |
|---|
| 10364 | #define BIF_CFG_DEV0_EPF4_PCIE_UNCORR_ERR_STATUS__DLP_ERR_STATUS_MASK 0x00000010L |
|---|
| 10365 | #define BIF_CFG_DEV0_EPF4_PCIE_UNCORR_ERR_STATUS__SURPDN_ERR_STATUS_MASK 0x00000020L |
|---|
| 10366 | #define BIF_CFG_DEV0_EPF4_PCIE_UNCORR_ERR_STATUS__PSN_ERR_STATUS_MASK 0x00001000L |
|---|
| 10367 | #define BIF_CFG_DEV0_EPF4_PCIE_UNCORR_ERR_STATUS__FC_ERR_STATUS_MASK 0x00002000L |
|---|
| 10368 | #define BIF_CFG_DEV0_EPF4_PCIE_UNCORR_ERR_STATUS__CPL_TIMEOUT_STATUS_MASK 0x00004000L |
|---|
| 10369 | #define BIF_CFG_DEV0_EPF4_PCIE_UNCORR_ERR_STATUS__CPL_ABORT_ERR_STATUS_MASK 0x00008000L |
|---|
| 10370 | #define BIF_CFG_DEV0_EPF4_PCIE_UNCORR_ERR_STATUS__UNEXP_CPL_STATUS_MASK 0x00010000L |
|---|
| 10371 | #define BIF_CFG_DEV0_EPF4_PCIE_UNCORR_ERR_STATUS__RCV_OVFL_STATUS_MASK 0x00020000L |
|---|
| 10372 | #define BIF_CFG_DEV0_EPF4_PCIE_UNCORR_ERR_STATUS__MAL_TLP_STATUS_MASK 0x00040000L |
|---|
| 10373 | #define BIF_CFG_DEV0_EPF4_PCIE_UNCORR_ERR_STATUS__ECRC_ERR_STATUS_MASK 0x00080000L |
|---|
| 10374 | #define BIF_CFG_DEV0_EPF4_PCIE_UNCORR_ERR_STATUS__UNSUPP_REQ_ERR_STATUS_MASK 0x00100000L |
|---|
| 10375 | #define BIF_CFG_DEV0_EPF4_PCIE_UNCORR_ERR_STATUS__ACS_VIOLATION_STATUS_MASK 0x00200000L |
|---|
| 10376 | #define BIF_CFG_DEV0_EPF4_PCIE_UNCORR_ERR_STATUS__UNCORR_INT_ERR_STATUS_MASK 0x00400000L |
|---|
| 10377 | #define BIF_CFG_DEV0_EPF4_PCIE_UNCORR_ERR_STATUS__MC_BLOCKED_TLP_STATUS_MASK 0x00800000L |
|---|
| 10378 | #define BIF_CFG_DEV0_EPF4_PCIE_UNCORR_ERR_STATUS__ATOMICOP_EGRESS_BLOCKED_STATUS_MASK 0x01000000L |
|---|
| 10379 | #define BIF_CFG_DEV0_EPF4_PCIE_UNCORR_ERR_STATUS__TLP_PREFIX_BLOCKED_ERR_STATUS_MASK 0x02000000L |
|---|
| 10380 | #define BIF_CFG_DEV0_EPF4_PCIE_UNCORR_ERR_STATUS__POISONED_TLP_EGRESS_BLOCKED_STATUS_MASK 0x04000000L |
|---|
| 10381 | //BIF_CFG_DEV0_EPF4_PCIE_UNCORR_ERR_MASK |
|---|
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| 10471 | #define BIF_CFG_DEV0_EPF4_PCIE_CORR_ERR_MASK__BAD_DLLP_MASK__SHIFT 0x7 |
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| 10480 | #define BIF_CFG_DEV0_EPF4_PCIE_CORR_ERR_MASK__REPLAY_NUM_ROLLOVER_MASK_MASK 0x00000100L |
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| 10481 | #define BIF_CFG_DEV0_EPF4_PCIE_CORR_ERR_MASK__REPLAY_TIMER_TIMEOUT_MASK_MASK 0x00001000L |
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| 10483 | #define BIF_CFG_DEV0_EPF4_PCIE_CORR_ERR_MASK__CORR_INT_ERR_MASK_MASK 0x00004000L |
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| 10484 | #define BIF_CFG_DEV0_EPF4_PCIE_CORR_ERR_MASK__HDR_LOG_OVFL_MASK_MASK 0x00008000L |
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| 10488 | #define BIF_CFG_DEV0_EPF4_PCIE_ADV_ERR_CAP_CNTL__ECRC_GEN_EN__SHIFT 0x6 |
|---|
| 10489 | #define BIF_CFG_DEV0_EPF4_PCIE_ADV_ERR_CAP_CNTL__ECRC_CHECK_CAP__SHIFT 0x7 |
|---|
| 10490 | #define BIF_CFG_DEV0_EPF4_PCIE_ADV_ERR_CAP_CNTL__ECRC_CHECK_EN__SHIFT 0x8 |
|---|
| 10491 | #define BIF_CFG_DEV0_EPF4_PCIE_ADV_ERR_CAP_CNTL__MULTI_HDR_RECD_CAP__SHIFT 0x9 |
|---|
| 10492 | #define BIF_CFG_DEV0_EPF4_PCIE_ADV_ERR_CAP_CNTL__MULTI_HDR_RECD_EN__SHIFT 0xa |
|---|
| 10493 | #define BIF_CFG_DEV0_EPF4_PCIE_ADV_ERR_CAP_CNTL__TLP_PREFIX_LOG_PRESENT__SHIFT 0xb |
|---|
| 10494 | #define BIF_CFG_DEV0_EPF4_PCIE_ADV_ERR_CAP_CNTL__COMPLETION_TIMEOUT_LOG_CAPABLE__SHIFT 0xc |
|---|
| 10495 | #define BIF_CFG_DEV0_EPF4_PCIE_ADV_ERR_CAP_CNTL__FIRST_ERR_PTR_MASK 0x0000001FL |
|---|
| 10496 | #define BIF_CFG_DEV0_EPF4_PCIE_ADV_ERR_CAP_CNTL__ECRC_GEN_CAP_MASK 0x00000020L |
|---|
| 10497 | #define BIF_CFG_DEV0_EPF4_PCIE_ADV_ERR_CAP_CNTL__ECRC_GEN_EN_MASK 0x00000040L |
|---|
| 10498 | #define BIF_CFG_DEV0_EPF4_PCIE_ADV_ERR_CAP_CNTL__ECRC_CHECK_CAP_MASK 0x00000080L |
|---|
| 10499 | #define BIF_CFG_DEV0_EPF4_PCIE_ADV_ERR_CAP_CNTL__ECRC_CHECK_EN_MASK 0x00000100L |
|---|
| 10500 | #define BIF_CFG_DEV0_EPF4_PCIE_ADV_ERR_CAP_CNTL__MULTI_HDR_RECD_CAP_MASK 0x00000200L |
|---|
| 10501 | #define BIF_CFG_DEV0_EPF4_PCIE_ADV_ERR_CAP_CNTL__MULTI_HDR_RECD_EN_MASK 0x00000400L |
|---|
| 10502 | #define BIF_CFG_DEV0_EPF4_PCIE_ADV_ERR_CAP_CNTL__TLP_PREFIX_LOG_PRESENT_MASK 0x00000800L |
|---|
| 10503 | #define BIF_CFG_DEV0_EPF4_PCIE_ADV_ERR_CAP_CNTL__COMPLETION_TIMEOUT_LOG_CAPABLE_MASK 0x00001000L |
|---|
| 10504 | //BIF_CFG_DEV0_EPF4_PCIE_HDR_LOG0 |
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| 10505 | #define BIF_CFG_DEV0_EPF4_PCIE_HDR_LOG0__TLP_HDR__SHIFT 0x0 |
|---|
| 10506 | #define BIF_CFG_DEV0_EPF4_PCIE_HDR_LOG0__TLP_HDR_MASK 0xFFFFFFFFL |
|---|
| 10507 | //BIF_CFG_DEV0_EPF4_PCIE_HDR_LOG1 |
|---|
| 10508 | #define BIF_CFG_DEV0_EPF4_PCIE_HDR_LOG1__TLP_HDR__SHIFT 0x0 |
|---|
| 10509 | #define BIF_CFG_DEV0_EPF4_PCIE_HDR_LOG1__TLP_HDR_MASK 0xFFFFFFFFL |
|---|
| 10510 | //BIF_CFG_DEV0_EPF4_PCIE_HDR_LOG2 |
|---|
| 10511 | #define BIF_CFG_DEV0_EPF4_PCIE_HDR_LOG2__TLP_HDR__SHIFT 0x0 |
|---|
| 10512 | #define BIF_CFG_DEV0_EPF4_PCIE_HDR_LOG2__TLP_HDR_MASK 0xFFFFFFFFL |
|---|
| 10513 | //BIF_CFG_DEV0_EPF4_PCIE_HDR_LOG3 |
|---|
| 10514 | #define BIF_CFG_DEV0_EPF4_PCIE_HDR_LOG3__TLP_HDR__SHIFT 0x0 |
|---|
| 10515 | #define BIF_CFG_DEV0_EPF4_PCIE_HDR_LOG3__TLP_HDR_MASK 0xFFFFFFFFL |
|---|
| 10516 | //BIF_CFG_DEV0_EPF4_PCIE_TLP_PREFIX_LOG0 |
|---|
| 10517 | #define BIF_CFG_DEV0_EPF4_PCIE_TLP_PREFIX_LOG0__TLP_PREFIX__SHIFT 0x0 |
|---|
| 10518 | #define BIF_CFG_DEV0_EPF4_PCIE_TLP_PREFIX_LOG0__TLP_PREFIX_MASK 0xFFFFFFFFL |
|---|
| 10519 | //BIF_CFG_DEV0_EPF4_PCIE_TLP_PREFIX_LOG1 |
|---|
| 10520 | #define BIF_CFG_DEV0_EPF4_PCIE_TLP_PREFIX_LOG1__TLP_PREFIX__SHIFT 0x0 |
|---|
| 10521 | #define BIF_CFG_DEV0_EPF4_PCIE_TLP_PREFIX_LOG1__TLP_PREFIX_MASK 0xFFFFFFFFL |
|---|
| 10522 | //BIF_CFG_DEV0_EPF4_PCIE_TLP_PREFIX_LOG2 |
|---|
| 10523 | #define BIF_CFG_DEV0_EPF4_PCIE_TLP_PREFIX_LOG2__TLP_PREFIX__SHIFT 0x0 |
|---|
| 10524 | #define BIF_CFG_DEV0_EPF4_PCIE_TLP_PREFIX_LOG2__TLP_PREFIX_MASK 0xFFFFFFFFL |
|---|
| 10525 | //BIF_CFG_DEV0_EPF4_PCIE_TLP_PREFIX_LOG3 |
|---|
| 10526 | #define BIF_CFG_DEV0_EPF4_PCIE_TLP_PREFIX_LOG3__TLP_PREFIX__SHIFT 0x0 |
|---|
| 10527 | #define BIF_CFG_DEV0_EPF4_PCIE_TLP_PREFIX_LOG3__TLP_PREFIX_MASK 0xFFFFFFFFL |
|---|
| 10528 | //BIF_CFG_DEV0_EPF4_PCIE_BAR_ENH_CAP_LIST |
|---|
| 10529 | #define BIF_CFG_DEV0_EPF4_PCIE_BAR_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 10530 | #define BIF_CFG_DEV0_EPF4_PCIE_BAR_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 10531 | #define BIF_CFG_DEV0_EPF4_PCIE_BAR_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 10532 | #define BIF_CFG_DEV0_EPF4_PCIE_BAR_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 10533 | #define BIF_CFG_DEV0_EPF4_PCIE_BAR_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 10534 | #define BIF_CFG_DEV0_EPF4_PCIE_BAR_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 10535 | //BIF_CFG_DEV0_EPF4_PCIE_BAR1_CAP |
|---|
| 10536 | #define BIF_CFG_DEV0_EPF4_PCIE_BAR1_CAP__BAR_SIZE_SUPPORTED__SHIFT 0x4 |
|---|
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|---|
| 10538 | //BIF_CFG_DEV0_EPF4_PCIE_BAR1_CNTL |
|---|
| 10539 | #define BIF_CFG_DEV0_EPF4_PCIE_BAR1_CNTL__BAR_INDEX__SHIFT 0x0 |
|---|
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|---|
| 10541 | #define BIF_CFG_DEV0_EPF4_PCIE_BAR1_CNTL__BAR_SIZE__SHIFT 0x8 |
|---|
| 10542 | #define BIF_CFG_DEV0_EPF4_PCIE_BAR1_CNTL__BAR_SIZE_SUPPORTED_UPPER__SHIFT 0x10 |
|---|
| 10543 | #define BIF_CFG_DEV0_EPF4_PCIE_BAR1_CNTL__BAR_INDEX_MASK 0x00000007L |
|---|
| 10544 | #define BIF_CFG_DEV0_EPF4_PCIE_BAR1_CNTL__BAR_TOTAL_NUM_MASK 0x000000E0L |
|---|
| 10545 | #define BIF_CFG_DEV0_EPF4_PCIE_BAR1_CNTL__BAR_SIZE_MASK 0x00003F00L |
|---|
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|---|
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|---|
| 10548 | #define BIF_CFG_DEV0_EPF4_PCIE_BAR2_CAP__BAR_SIZE_SUPPORTED__SHIFT 0x4 |
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| 10549 | #define BIF_CFG_DEV0_EPF4_PCIE_BAR2_CAP__BAR_SIZE_SUPPORTED_MASK 0xFFFFFFF0L |
|---|
| 10550 | //BIF_CFG_DEV0_EPF4_PCIE_BAR2_CNTL |
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| 10551 | #define BIF_CFG_DEV0_EPF4_PCIE_BAR2_CNTL__BAR_INDEX__SHIFT 0x0 |
|---|
| 10552 | #define BIF_CFG_DEV0_EPF4_PCIE_BAR2_CNTL__BAR_TOTAL_NUM__SHIFT 0x5 |
|---|
| 10553 | #define BIF_CFG_DEV0_EPF4_PCIE_BAR2_CNTL__BAR_SIZE__SHIFT 0x8 |
|---|
| 10554 | #define BIF_CFG_DEV0_EPF4_PCIE_BAR2_CNTL__BAR_SIZE_SUPPORTED_UPPER__SHIFT 0x10 |
|---|
| 10555 | #define BIF_CFG_DEV0_EPF4_PCIE_BAR2_CNTL__BAR_INDEX_MASK 0x00000007L |
|---|
| 10556 | #define BIF_CFG_DEV0_EPF4_PCIE_BAR2_CNTL__BAR_TOTAL_NUM_MASK 0x000000E0L |
|---|
| 10557 | #define BIF_CFG_DEV0_EPF4_PCIE_BAR2_CNTL__BAR_SIZE_MASK 0x00003F00L |
|---|
| 10558 | #define BIF_CFG_DEV0_EPF4_PCIE_BAR2_CNTL__BAR_SIZE_SUPPORTED_UPPER_MASK 0xFFFF0000L |
|---|
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| 10560 | #define BIF_CFG_DEV0_EPF4_PCIE_BAR3_CAP__BAR_SIZE_SUPPORTED__SHIFT 0x4 |
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| 10561 | #define BIF_CFG_DEV0_EPF4_PCIE_BAR3_CAP__BAR_SIZE_SUPPORTED_MASK 0xFFFFFFF0L |
|---|
| 10562 | //BIF_CFG_DEV0_EPF4_PCIE_BAR3_CNTL |
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| 10563 | #define BIF_CFG_DEV0_EPF4_PCIE_BAR3_CNTL__BAR_INDEX__SHIFT 0x0 |
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| 10564 | #define BIF_CFG_DEV0_EPF4_PCIE_BAR3_CNTL__BAR_TOTAL_NUM__SHIFT 0x5 |
|---|
| 10565 | #define BIF_CFG_DEV0_EPF4_PCIE_BAR3_CNTL__BAR_SIZE__SHIFT 0x8 |
|---|
| 10566 | #define BIF_CFG_DEV0_EPF4_PCIE_BAR3_CNTL__BAR_SIZE_SUPPORTED_UPPER__SHIFT 0x10 |
|---|
| 10567 | #define BIF_CFG_DEV0_EPF4_PCIE_BAR3_CNTL__BAR_INDEX_MASK 0x00000007L |
|---|
| 10568 | #define BIF_CFG_DEV0_EPF4_PCIE_BAR3_CNTL__BAR_TOTAL_NUM_MASK 0x000000E0L |
|---|
| 10569 | #define BIF_CFG_DEV0_EPF4_PCIE_BAR3_CNTL__BAR_SIZE_MASK 0x00003F00L |
|---|
| 10570 | #define BIF_CFG_DEV0_EPF4_PCIE_BAR3_CNTL__BAR_SIZE_SUPPORTED_UPPER_MASK 0xFFFF0000L |
|---|
| 10571 | //BIF_CFG_DEV0_EPF4_PCIE_BAR4_CAP |
|---|
| 10572 | #define BIF_CFG_DEV0_EPF4_PCIE_BAR4_CAP__BAR_SIZE_SUPPORTED__SHIFT 0x4 |
|---|
| 10573 | #define BIF_CFG_DEV0_EPF4_PCIE_BAR4_CAP__BAR_SIZE_SUPPORTED_MASK 0xFFFFFFF0L |
|---|
| 10574 | //BIF_CFG_DEV0_EPF4_PCIE_BAR4_CNTL |
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| 10575 | #define BIF_CFG_DEV0_EPF4_PCIE_BAR4_CNTL__BAR_INDEX__SHIFT 0x0 |
|---|
| 10576 | #define BIF_CFG_DEV0_EPF4_PCIE_BAR4_CNTL__BAR_TOTAL_NUM__SHIFT 0x5 |
|---|
| 10577 | #define BIF_CFG_DEV0_EPF4_PCIE_BAR4_CNTL__BAR_SIZE__SHIFT 0x8 |
|---|
| 10578 | #define BIF_CFG_DEV0_EPF4_PCIE_BAR4_CNTL__BAR_SIZE_SUPPORTED_UPPER__SHIFT 0x10 |
|---|
| 10579 | #define BIF_CFG_DEV0_EPF4_PCIE_BAR4_CNTL__BAR_INDEX_MASK 0x00000007L |
|---|
| 10580 | #define BIF_CFG_DEV0_EPF4_PCIE_BAR4_CNTL__BAR_TOTAL_NUM_MASK 0x000000E0L |
|---|
| 10581 | #define BIF_CFG_DEV0_EPF4_PCIE_BAR4_CNTL__BAR_SIZE_MASK 0x00003F00L |
|---|
| 10582 | #define BIF_CFG_DEV0_EPF4_PCIE_BAR4_CNTL__BAR_SIZE_SUPPORTED_UPPER_MASK 0xFFFF0000L |
|---|
| 10583 | //BIF_CFG_DEV0_EPF4_PCIE_BAR5_CAP |
|---|
| 10584 | #define BIF_CFG_DEV0_EPF4_PCIE_BAR5_CAP__BAR_SIZE_SUPPORTED__SHIFT 0x4 |
|---|
| 10585 | #define BIF_CFG_DEV0_EPF4_PCIE_BAR5_CAP__BAR_SIZE_SUPPORTED_MASK 0xFFFFFFF0L |
|---|
| 10586 | //BIF_CFG_DEV0_EPF4_PCIE_BAR5_CNTL |
|---|
| 10587 | #define BIF_CFG_DEV0_EPF4_PCIE_BAR5_CNTL__BAR_INDEX__SHIFT 0x0 |
|---|
| 10588 | #define BIF_CFG_DEV0_EPF4_PCIE_BAR5_CNTL__BAR_TOTAL_NUM__SHIFT 0x5 |
|---|
| 10589 | #define BIF_CFG_DEV0_EPF4_PCIE_BAR5_CNTL__BAR_SIZE__SHIFT 0x8 |
|---|
| 10590 | #define BIF_CFG_DEV0_EPF4_PCIE_BAR5_CNTL__BAR_SIZE_SUPPORTED_UPPER__SHIFT 0x10 |
|---|
| 10591 | #define BIF_CFG_DEV0_EPF4_PCIE_BAR5_CNTL__BAR_INDEX_MASK 0x00000007L |
|---|
| 10592 | #define BIF_CFG_DEV0_EPF4_PCIE_BAR5_CNTL__BAR_TOTAL_NUM_MASK 0x000000E0L |
|---|
| 10593 | #define BIF_CFG_DEV0_EPF4_PCIE_BAR5_CNTL__BAR_SIZE_MASK 0x00003F00L |
|---|
| 10594 | #define BIF_CFG_DEV0_EPF4_PCIE_BAR5_CNTL__BAR_SIZE_SUPPORTED_UPPER_MASK 0xFFFF0000L |
|---|
| 10595 | //BIF_CFG_DEV0_EPF4_PCIE_BAR6_CAP |
|---|
| 10596 | #define BIF_CFG_DEV0_EPF4_PCIE_BAR6_CAP__BAR_SIZE_SUPPORTED__SHIFT 0x4 |
|---|
| 10597 | #define BIF_CFG_DEV0_EPF4_PCIE_BAR6_CAP__BAR_SIZE_SUPPORTED_MASK 0xFFFFFFF0L |
|---|
| 10598 | //BIF_CFG_DEV0_EPF4_PCIE_BAR6_CNTL |
|---|
| 10599 | #define BIF_CFG_DEV0_EPF4_PCIE_BAR6_CNTL__BAR_INDEX__SHIFT 0x0 |
|---|
| 10600 | #define BIF_CFG_DEV0_EPF4_PCIE_BAR6_CNTL__BAR_TOTAL_NUM__SHIFT 0x5 |
|---|
| 10601 | #define BIF_CFG_DEV0_EPF4_PCIE_BAR6_CNTL__BAR_SIZE__SHIFT 0x8 |
|---|
| 10602 | #define BIF_CFG_DEV0_EPF4_PCIE_BAR6_CNTL__BAR_SIZE_SUPPORTED_UPPER__SHIFT 0x10 |
|---|
| 10603 | #define BIF_CFG_DEV0_EPF4_PCIE_BAR6_CNTL__BAR_INDEX_MASK 0x00000007L |
|---|
| 10604 | #define BIF_CFG_DEV0_EPF4_PCIE_BAR6_CNTL__BAR_TOTAL_NUM_MASK 0x000000E0L |
|---|
| 10605 | #define BIF_CFG_DEV0_EPF4_PCIE_BAR6_CNTL__BAR_SIZE_MASK 0x00003F00L |
|---|
| 10606 | #define BIF_CFG_DEV0_EPF4_PCIE_BAR6_CNTL__BAR_SIZE_SUPPORTED_UPPER_MASK 0xFFFF0000L |
|---|
| 10607 | //BIF_CFG_DEV0_EPF4_PCIE_PWR_BUDGET_ENH_CAP_LIST |
|---|
| 10608 | #define BIF_CFG_DEV0_EPF4_PCIE_PWR_BUDGET_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 10609 | #define BIF_CFG_DEV0_EPF4_PCIE_PWR_BUDGET_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 10610 | #define BIF_CFG_DEV0_EPF4_PCIE_PWR_BUDGET_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 10611 | #define BIF_CFG_DEV0_EPF4_PCIE_PWR_BUDGET_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 10612 | #define BIF_CFG_DEV0_EPF4_PCIE_PWR_BUDGET_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 10613 | #define BIF_CFG_DEV0_EPF4_PCIE_PWR_BUDGET_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 10614 | //BIF_CFG_DEV0_EPF4_PCIE_PWR_BUDGET_DATA_SELECT |
|---|
| 10615 | #define BIF_CFG_DEV0_EPF4_PCIE_PWR_BUDGET_DATA_SELECT__DATA_SELECT__SHIFT 0x0 |
|---|
| 10616 | #define BIF_CFG_DEV0_EPF4_PCIE_PWR_BUDGET_DATA_SELECT__DATA_SELECT_MASK 0xFFL |
|---|
| 10617 | //BIF_CFG_DEV0_EPF4_PCIE_PWR_BUDGET_DATA |
|---|
| 10618 | #define BIF_CFG_DEV0_EPF4_PCIE_PWR_BUDGET_DATA__BASE_POWER__SHIFT 0x0 |
|---|
| 10619 | #define BIF_CFG_DEV0_EPF4_PCIE_PWR_BUDGET_DATA__DATA_SCALE__SHIFT 0x8 |
|---|
| 10620 | #define BIF_CFG_DEV0_EPF4_PCIE_PWR_BUDGET_DATA__PM_SUB_STATE__SHIFT 0xa |
|---|
| 10621 | #define BIF_CFG_DEV0_EPF4_PCIE_PWR_BUDGET_DATA__PM_STATE__SHIFT 0xd |
|---|
| 10622 | #define BIF_CFG_DEV0_EPF4_PCIE_PWR_BUDGET_DATA__TYPE__SHIFT 0xf |
|---|
| 10623 | #define BIF_CFG_DEV0_EPF4_PCIE_PWR_BUDGET_DATA__POWER_RAIL__SHIFT 0x12 |
|---|
| 10624 | #define BIF_CFG_DEV0_EPF4_PCIE_PWR_BUDGET_DATA__BASE_POWER_MASK 0x000000FFL |
|---|
| 10625 | #define BIF_CFG_DEV0_EPF4_PCIE_PWR_BUDGET_DATA__DATA_SCALE_MASK 0x00000300L |
|---|
| 10626 | #define BIF_CFG_DEV0_EPF4_PCIE_PWR_BUDGET_DATA__PM_SUB_STATE_MASK 0x00001C00L |
|---|
| 10627 | #define BIF_CFG_DEV0_EPF4_PCIE_PWR_BUDGET_DATA__PM_STATE_MASK 0x00006000L |
|---|
| 10628 | #define BIF_CFG_DEV0_EPF4_PCIE_PWR_BUDGET_DATA__TYPE_MASK 0x00038000L |
|---|
| 10629 | #define BIF_CFG_DEV0_EPF4_PCIE_PWR_BUDGET_DATA__POWER_RAIL_MASK 0x001C0000L |
|---|
| 10630 | //BIF_CFG_DEV0_EPF4_PCIE_PWR_BUDGET_CAP |
|---|
| 10631 | #define BIF_CFG_DEV0_EPF4_PCIE_PWR_BUDGET_CAP__SYSTEM_ALLOCATED__SHIFT 0x0 |
|---|
| 10632 | #define BIF_CFG_DEV0_EPF4_PCIE_PWR_BUDGET_CAP__SYSTEM_ALLOCATED_MASK 0x01L |
|---|
| 10633 | //BIF_CFG_DEV0_EPF4_PCIE_DPA_ENH_CAP_LIST |
|---|
| 10634 | #define BIF_CFG_DEV0_EPF4_PCIE_DPA_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 10635 | #define BIF_CFG_DEV0_EPF4_PCIE_DPA_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 10636 | #define BIF_CFG_DEV0_EPF4_PCIE_DPA_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 10637 | #define BIF_CFG_DEV0_EPF4_PCIE_DPA_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 10638 | #define BIF_CFG_DEV0_EPF4_PCIE_DPA_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 10639 | #define BIF_CFG_DEV0_EPF4_PCIE_DPA_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 10640 | //BIF_CFG_DEV0_EPF4_PCIE_DPA_CAP |
|---|
| 10641 | #define BIF_CFG_DEV0_EPF4_PCIE_DPA_CAP__SUBSTATE_MAX__SHIFT 0x0 |
|---|
| 10642 | #define BIF_CFG_DEV0_EPF4_PCIE_DPA_CAP__TRANS_LAT_UNIT__SHIFT 0x8 |
|---|
| 10643 | #define BIF_CFG_DEV0_EPF4_PCIE_DPA_CAP__PWR_ALLOC_SCALE__SHIFT 0xc |
|---|
| 10644 | #define BIF_CFG_DEV0_EPF4_PCIE_DPA_CAP__TRANS_LAT_VAL_0__SHIFT 0x10 |
|---|
| 10645 | #define BIF_CFG_DEV0_EPF4_PCIE_DPA_CAP__TRANS_LAT_VAL_1__SHIFT 0x18 |
|---|
| 10646 | #define BIF_CFG_DEV0_EPF4_PCIE_DPA_CAP__SUBSTATE_MAX_MASK 0x0000001FL |
|---|
| 10647 | #define BIF_CFG_DEV0_EPF4_PCIE_DPA_CAP__TRANS_LAT_UNIT_MASK 0x00000300L |
|---|
| 10648 | #define BIF_CFG_DEV0_EPF4_PCIE_DPA_CAP__PWR_ALLOC_SCALE_MASK 0x00003000L |
|---|
| 10649 | #define BIF_CFG_DEV0_EPF4_PCIE_DPA_CAP__TRANS_LAT_VAL_0_MASK 0x00FF0000L |
|---|
| 10650 | #define BIF_CFG_DEV0_EPF4_PCIE_DPA_CAP__TRANS_LAT_VAL_1_MASK 0xFF000000L |
|---|
| 10651 | //BIF_CFG_DEV0_EPF4_PCIE_DPA_LATENCY_INDICATOR |
|---|
| 10652 | #define BIF_CFG_DEV0_EPF4_PCIE_DPA_LATENCY_INDICATOR__TRANS_LAT_INDICATOR_BITS__SHIFT 0x0 |
|---|
| 10653 | #define BIF_CFG_DEV0_EPF4_PCIE_DPA_LATENCY_INDICATOR__TRANS_LAT_INDICATOR_BITS_MASK 0x000000FFL |
|---|
| 10654 | //BIF_CFG_DEV0_EPF4_PCIE_DPA_STATUS |
|---|
| 10655 | #define BIF_CFG_DEV0_EPF4_PCIE_DPA_STATUS__SUBSTATE_STATUS__SHIFT 0x0 |
|---|
| 10656 | #define BIF_CFG_DEV0_EPF4_PCIE_DPA_STATUS__SUBSTATE_CNTL_ENABLED__SHIFT 0x8 |
|---|
| 10657 | #define BIF_CFG_DEV0_EPF4_PCIE_DPA_STATUS__SUBSTATE_STATUS_MASK 0x001FL |
|---|
| 10658 | #define BIF_CFG_DEV0_EPF4_PCIE_DPA_STATUS__SUBSTATE_CNTL_ENABLED_MASK 0x0100L |
|---|
| 10659 | //BIF_CFG_DEV0_EPF4_PCIE_DPA_CNTL |
|---|
| 10660 | #define BIF_CFG_DEV0_EPF4_PCIE_DPA_CNTL__SUBSTATE_CNTL__SHIFT 0x0 |
|---|
| 10661 | #define BIF_CFG_DEV0_EPF4_PCIE_DPA_CNTL__SUBSTATE_CNTL_MASK 0x001FL |
|---|
| 10662 | //BIF_CFG_DEV0_EPF4_PCIE_DPA_SUBSTATE_PWR_ALLOC_0 |
|---|
| 10663 | #define BIF_CFG_DEV0_EPF4_PCIE_DPA_SUBSTATE_PWR_ALLOC_0__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 10664 | #define BIF_CFG_DEV0_EPF4_PCIE_DPA_SUBSTATE_PWR_ALLOC_0__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 10665 | //BIF_CFG_DEV0_EPF4_PCIE_DPA_SUBSTATE_PWR_ALLOC_1 |
|---|
| 10666 | #define BIF_CFG_DEV0_EPF4_PCIE_DPA_SUBSTATE_PWR_ALLOC_1__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 10667 | #define BIF_CFG_DEV0_EPF4_PCIE_DPA_SUBSTATE_PWR_ALLOC_1__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 10668 | //BIF_CFG_DEV0_EPF4_PCIE_DPA_SUBSTATE_PWR_ALLOC_2 |
|---|
| 10669 | #define BIF_CFG_DEV0_EPF4_PCIE_DPA_SUBSTATE_PWR_ALLOC_2__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 10670 | #define BIF_CFG_DEV0_EPF4_PCIE_DPA_SUBSTATE_PWR_ALLOC_2__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 10671 | //BIF_CFG_DEV0_EPF4_PCIE_DPA_SUBSTATE_PWR_ALLOC_3 |
|---|
| 10672 | #define BIF_CFG_DEV0_EPF4_PCIE_DPA_SUBSTATE_PWR_ALLOC_3__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 10673 | #define BIF_CFG_DEV0_EPF4_PCIE_DPA_SUBSTATE_PWR_ALLOC_3__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 10674 | //BIF_CFG_DEV0_EPF4_PCIE_DPA_SUBSTATE_PWR_ALLOC_4 |
|---|
| 10675 | #define BIF_CFG_DEV0_EPF4_PCIE_DPA_SUBSTATE_PWR_ALLOC_4__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 10676 | #define BIF_CFG_DEV0_EPF4_PCIE_DPA_SUBSTATE_PWR_ALLOC_4__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 10677 | //BIF_CFG_DEV0_EPF4_PCIE_DPA_SUBSTATE_PWR_ALLOC_5 |
|---|
| 10678 | #define BIF_CFG_DEV0_EPF4_PCIE_DPA_SUBSTATE_PWR_ALLOC_5__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 10679 | #define BIF_CFG_DEV0_EPF4_PCIE_DPA_SUBSTATE_PWR_ALLOC_5__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 10680 | //BIF_CFG_DEV0_EPF4_PCIE_DPA_SUBSTATE_PWR_ALLOC_6 |
|---|
| 10681 | #define BIF_CFG_DEV0_EPF4_PCIE_DPA_SUBSTATE_PWR_ALLOC_6__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 10682 | #define BIF_CFG_DEV0_EPF4_PCIE_DPA_SUBSTATE_PWR_ALLOC_6__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 10683 | //BIF_CFG_DEV0_EPF4_PCIE_DPA_SUBSTATE_PWR_ALLOC_7 |
|---|
| 10684 | #define BIF_CFG_DEV0_EPF4_PCIE_DPA_SUBSTATE_PWR_ALLOC_7__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 10685 | #define BIF_CFG_DEV0_EPF4_PCIE_DPA_SUBSTATE_PWR_ALLOC_7__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 10686 | //BIF_CFG_DEV0_EPF4_PCIE_ACS_ENH_CAP_LIST |
|---|
| 10687 | #define BIF_CFG_DEV0_EPF4_PCIE_ACS_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 10688 | #define BIF_CFG_DEV0_EPF4_PCIE_ACS_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 10689 | #define BIF_CFG_DEV0_EPF4_PCIE_ACS_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 10690 | #define BIF_CFG_DEV0_EPF4_PCIE_ACS_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 10691 | #define BIF_CFG_DEV0_EPF4_PCIE_ACS_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 10692 | #define BIF_CFG_DEV0_EPF4_PCIE_ACS_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 10693 | //BIF_CFG_DEV0_EPF4_PCIE_ACS_CAP |
|---|
| 10694 | #define BIF_CFG_DEV0_EPF4_PCIE_ACS_CAP__SOURCE_VALIDATION__SHIFT 0x0 |
|---|
| 10695 | #define BIF_CFG_DEV0_EPF4_PCIE_ACS_CAP__TRANSLATION_BLOCKING__SHIFT 0x1 |
|---|
| 10696 | #define BIF_CFG_DEV0_EPF4_PCIE_ACS_CAP__P2P_REQUEST_REDIRECT__SHIFT 0x2 |
|---|
| 10697 | #define BIF_CFG_DEV0_EPF4_PCIE_ACS_CAP__P2P_COMPLETION_REDIRECT__SHIFT 0x3 |
|---|
| 10698 | #define BIF_CFG_DEV0_EPF4_PCIE_ACS_CAP__UPSTREAM_FORWARDING__SHIFT 0x4 |
|---|
| 10699 | #define BIF_CFG_DEV0_EPF4_PCIE_ACS_CAP__P2P_EGRESS_CONTROL__SHIFT 0x5 |
|---|
| 10700 | #define BIF_CFG_DEV0_EPF4_PCIE_ACS_CAP__DIRECT_TRANSLATED_P2P__SHIFT 0x6 |
|---|
| 10701 | #define BIF_CFG_DEV0_EPF4_PCIE_ACS_CAP__EGRESS_CONTROL_VECTOR_SIZE__SHIFT 0x8 |
|---|
| 10702 | #define BIF_CFG_DEV0_EPF4_PCIE_ACS_CAP__SOURCE_VALIDATION_MASK 0x0001L |
|---|
| 10703 | #define BIF_CFG_DEV0_EPF4_PCIE_ACS_CAP__TRANSLATION_BLOCKING_MASK 0x0002L |
|---|
| 10704 | #define BIF_CFG_DEV0_EPF4_PCIE_ACS_CAP__P2P_REQUEST_REDIRECT_MASK 0x0004L |
|---|
| 10705 | #define BIF_CFG_DEV0_EPF4_PCIE_ACS_CAP__P2P_COMPLETION_REDIRECT_MASK 0x0008L |
|---|
| 10706 | #define BIF_CFG_DEV0_EPF4_PCIE_ACS_CAP__UPSTREAM_FORWARDING_MASK 0x0010L |
|---|
| 10707 | #define BIF_CFG_DEV0_EPF4_PCIE_ACS_CAP__P2P_EGRESS_CONTROL_MASK 0x0020L |
|---|
| 10708 | #define BIF_CFG_DEV0_EPF4_PCIE_ACS_CAP__DIRECT_TRANSLATED_P2P_MASK 0x0040L |
|---|
| 10709 | #define BIF_CFG_DEV0_EPF4_PCIE_ACS_CAP__EGRESS_CONTROL_VECTOR_SIZE_MASK 0xFF00L |
|---|
| 10710 | //BIF_CFG_DEV0_EPF4_PCIE_ACS_CNTL |
|---|
| 10711 | #define BIF_CFG_DEV0_EPF4_PCIE_ACS_CNTL__SOURCE_VALIDATION_EN__SHIFT 0x0 |
|---|
| 10712 | #define BIF_CFG_DEV0_EPF4_PCIE_ACS_CNTL__TRANSLATION_BLOCKING_EN__SHIFT 0x1 |
|---|
| 10713 | #define BIF_CFG_DEV0_EPF4_PCIE_ACS_CNTL__P2P_REQUEST_REDIRECT_EN__SHIFT 0x2 |
|---|
| 10714 | #define BIF_CFG_DEV0_EPF4_PCIE_ACS_CNTL__P2P_COMPLETION_REDIRECT_EN__SHIFT 0x3 |
|---|
| 10715 | #define BIF_CFG_DEV0_EPF4_PCIE_ACS_CNTL__UPSTREAM_FORWARDING_EN__SHIFT 0x4 |
|---|
| 10716 | #define BIF_CFG_DEV0_EPF4_PCIE_ACS_CNTL__P2P_EGRESS_CONTROL_EN__SHIFT 0x5 |
|---|
| 10717 | #define BIF_CFG_DEV0_EPF4_PCIE_ACS_CNTL__DIRECT_TRANSLATED_P2P_EN__SHIFT 0x6 |
|---|
| 10718 | #define BIF_CFG_DEV0_EPF4_PCIE_ACS_CNTL__SOURCE_VALIDATION_EN_MASK 0x0001L |
|---|
| 10719 | #define BIF_CFG_DEV0_EPF4_PCIE_ACS_CNTL__TRANSLATION_BLOCKING_EN_MASK 0x0002L |
|---|
| 10720 | #define BIF_CFG_DEV0_EPF4_PCIE_ACS_CNTL__P2P_REQUEST_REDIRECT_EN_MASK 0x0004L |
|---|
| 10721 | #define BIF_CFG_DEV0_EPF4_PCIE_ACS_CNTL__P2P_COMPLETION_REDIRECT_EN_MASK 0x0008L |
|---|
| 10722 | #define BIF_CFG_DEV0_EPF4_PCIE_ACS_CNTL__UPSTREAM_FORWARDING_EN_MASK 0x0010L |
|---|
| 10723 | #define BIF_CFG_DEV0_EPF4_PCIE_ACS_CNTL__P2P_EGRESS_CONTROL_EN_MASK 0x0020L |
|---|
| 10724 | #define BIF_CFG_DEV0_EPF4_PCIE_ACS_CNTL__DIRECT_TRANSLATED_P2P_EN_MASK 0x0040L |
|---|
| 10725 | //BIF_CFG_DEV0_EPF4_PCIE_PASID_ENH_CAP_LIST |
|---|
| 10726 | #define BIF_CFG_DEV0_EPF4_PCIE_PASID_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 10727 | #define BIF_CFG_DEV0_EPF4_PCIE_PASID_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 10728 | #define BIF_CFG_DEV0_EPF4_PCIE_PASID_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 10729 | #define BIF_CFG_DEV0_EPF4_PCIE_PASID_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 10730 | #define BIF_CFG_DEV0_EPF4_PCIE_PASID_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 10731 | #define BIF_CFG_DEV0_EPF4_PCIE_PASID_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 10732 | //BIF_CFG_DEV0_EPF4_PCIE_PASID_CAP |
|---|
| 10733 | #define BIF_CFG_DEV0_EPF4_PCIE_PASID_CAP__PASID_EXE_PERMISSION_SUPPORTED__SHIFT 0x1 |
|---|
| 10734 | #define BIF_CFG_DEV0_EPF4_PCIE_PASID_CAP__PASID_PRIV_MODE_SUPPORTED__SHIFT 0x2 |
|---|
| 10735 | #define BIF_CFG_DEV0_EPF4_PCIE_PASID_CAP__MAX_PASID_WIDTH__SHIFT 0x8 |
|---|
| 10736 | #define BIF_CFG_DEV0_EPF4_PCIE_PASID_CAP__PASID_EXE_PERMISSION_SUPPORTED_MASK 0x0002L |
|---|
| 10737 | #define BIF_CFG_DEV0_EPF4_PCIE_PASID_CAP__PASID_PRIV_MODE_SUPPORTED_MASK 0x0004L |
|---|
| 10738 | #define BIF_CFG_DEV0_EPF4_PCIE_PASID_CAP__MAX_PASID_WIDTH_MASK 0x1F00L |
|---|
| 10739 | //BIF_CFG_DEV0_EPF4_PCIE_PASID_CNTL |
|---|
| 10740 | #define BIF_CFG_DEV0_EPF4_PCIE_PASID_CNTL__PASID_ENABLE__SHIFT 0x0 |
|---|
| 10741 | #define BIF_CFG_DEV0_EPF4_PCIE_PASID_CNTL__PASID_EXE_PERMISSION_ENABLE__SHIFT 0x1 |
|---|
| 10742 | #define BIF_CFG_DEV0_EPF4_PCIE_PASID_CNTL__PASID_PRIV_MODE_SUPPORTED_ENABLE__SHIFT 0x2 |
|---|
| 10743 | #define BIF_CFG_DEV0_EPF4_PCIE_PASID_CNTL__PASID_ENABLE_MASK 0x0001L |
|---|
| 10744 | #define BIF_CFG_DEV0_EPF4_PCIE_PASID_CNTL__PASID_EXE_PERMISSION_ENABLE_MASK 0x0002L |
|---|
| 10745 | #define BIF_CFG_DEV0_EPF4_PCIE_PASID_CNTL__PASID_PRIV_MODE_SUPPORTED_ENABLE_MASK 0x0004L |
|---|
| 10746 | //BIF_CFG_DEV0_EPF4_PCIE_ARI_ENH_CAP_LIST |
|---|
| 10747 | #define BIF_CFG_DEV0_EPF4_PCIE_ARI_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 10748 | #define BIF_CFG_DEV0_EPF4_PCIE_ARI_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 10749 | #define BIF_CFG_DEV0_EPF4_PCIE_ARI_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 10750 | #define BIF_CFG_DEV0_EPF4_PCIE_ARI_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 10751 | #define BIF_CFG_DEV0_EPF4_PCIE_ARI_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 10752 | #define BIF_CFG_DEV0_EPF4_PCIE_ARI_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 10753 | //BIF_CFG_DEV0_EPF4_PCIE_ARI_CAP |
|---|
| 10754 | #define BIF_CFG_DEV0_EPF4_PCIE_ARI_CAP__ARI_MFVC_FUNC_GROUPS_CAP__SHIFT 0x0 |
|---|
| 10755 | #define BIF_CFG_DEV0_EPF4_PCIE_ARI_CAP__ARI_ACS_FUNC_GROUPS_CAP__SHIFT 0x1 |
|---|
| 10756 | #define BIF_CFG_DEV0_EPF4_PCIE_ARI_CAP__ARI_NEXT_FUNC_NUM__SHIFT 0x8 |
|---|
| 10757 | #define BIF_CFG_DEV0_EPF4_PCIE_ARI_CAP__ARI_MFVC_FUNC_GROUPS_CAP_MASK 0x0001L |
|---|
| 10758 | #define BIF_CFG_DEV0_EPF4_PCIE_ARI_CAP__ARI_ACS_FUNC_GROUPS_CAP_MASK 0x0002L |
|---|
| 10759 | #define BIF_CFG_DEV0_EPF4_PCIE_ARI_CAP__ARI_NEXT_FUNC_NUM_MASK 0xFF00L |
|---|
| 10760 | //BIF_CFG_DEV0_EPF4_PCIE_ARI_CNTL |
|---|
| 10761 | #define BIF_CFG_DEV0_EPF4_PCIE_ARI_CNTL__ARI_MFVC_FUNC_GROUPS_EN__SHIFT 0x0 |
|---|
| 10762 | #define BIF_CFG_DEV0_EPF4_PCIE_ARI_CNTL__ARI_ACS_FUNC_GROUPS_EN__SHIFT 0x1 |
|---|
| 10763 | #define BIF_CFG_DEV0_EPF4_PCIE_ARI_CNTL__ARI_FUNCTION_GROUP__SHIFT 0x4 |
|---|
| 10764 | #define BIF_CFG_DEV0_EPF4_PCIE_ARI_CNTL__ARI_MFVC_FUNC_GROUPS_EN_MASK 0x0001L |
|---|
| 10765 | #define BIF_CFG_DEV0_EPF4_PCIE_ARI_CNTL__ARI_ACS_FUNC_GROUPS_EN_MASK 0x0002L |
|---|
| 10766 | #define BIF_CFG_DEV0_EPF4_PCIE_ARI_CNTL__ARI_FUNCTION_GROUP_MASK 0x0070L |
|---|
| 10767 | |
|---|
| 10768 | |
|---|
| 10769 | // addressBlock: nbio_nbif0_bif_cfg_dev2_epf3_bifcfgdecp |
|---|
| 10770 | //BIF_CFG_DEV2_EPF3_VENDOR_ID |
|---|
| 10771 | #define BIF_CFG_DEV2_EPF3_VENDOR_ID__VENDOR_ID__SHIFT 0x0 |
|---|
| 10772 | #define BIF_CFG_DEV2_EPF3_VENDOR_ID__VENDOR_ID_MASK 0xFFFFL |
|---|
| 10773 | //BIF_CFG_DEV2_EPF3_DEVICE_ID |
|---|
| 10774 | #define BIF_CFG_DEV2_EPF3_DEVICE_ID__DEVICE_ID__SHIFT 0x0 |
|---|
| 10775 | #define BIF_CFG_DEV2_EPF3_DEVICE_ID__DEVICE_ID_MASK 0xFFFFL |
|---|
| 10776 | //BIF_CFG_DEV2_EPF3_COMMAND |
|---|
| 10777 | #define BIF_CFG_DEV2_EPF3_COMMAND__IO_ACCESS_EN__SHIFT 0x0 |
|---|
| 10778 | #define BIF_CFG_DEV2_EPF3_COMMAND__MEM_ACCESS_EN__SHIFT 0x1 |
|---|
| 10779 | #define BIF_CFG_DEV2_EPF3_COMMAND__BUS_MASTER_EN__SHIFT 0x2 |
|---|
| 10780 | #define BIF_CFG_DEV2_EPF3_COMMAND__SPECIAL_CYCLE_EN__SHIFT 0x3 |
|---|
| 10781 | #define BIF_CFG_DEV2_EPF3_COMMAND__MEM_WRITE_INVALIDATE_EN__SHIFT 0x4 |
|---|
| 10782 | #define BIF_CFG_DEV2_EPF3_COMMAND__PAL_SNOOP_EN__SHIFT 0x5 |
|---|
| 10783 | #define BIF_CFG_DEV2_EPF3_COMMAND__PARITY_ERROR_RESPONSE__SHIFT 0x6 |
|---|
| 10784 | #define BIF_CFG_DEV2_EPF3_COMMAND__AD_STEPPING__SHIFT 0x7 |
|---|
| 10785 | #define BIF_CFG_DEV2_EPF3_COMMAND__SERR_EN__SHIFT 0x8 |
|---|
| 10786 | #define BIF_CFG_DEV2_EPF3_COMMAND__FAST_B2B_EN__SHIFT 0x9 |
|---|
| 10787 | #define BIF_CFG_DEV2_EPF3_COMMAND__INT_DIS__SHIFT 0xa |
|---|
| 10788 | #define BIF_CFG_DEV2_EPF3_COMMAND__IO_ACCESS_EN_MASK 0x0001L |
|---|
| 10789 | #define BIF_CFG_DEV2_EPF3_COMMAND__MEM_ACCESS_EN_MASK 0x0002L |
|---|
| 10790 | #define BIF_CFG_DEV2_EPF3_COMMAND__BUS_MASTER_EN_MASK 0x0004L |
|---|
| 10791 | #define BIF_CFG_DEV2_EPF3_COMMAND__SPECIAL_CYCLE_EN_MASK 0x0008L |
|---|
| 10792 | #define BIF_CFG_DEV2_EPF3_COMMAND__MEM_WRITE_INVALIDATE_EN_MASK 0x0010L |
|---|
| 10793 | #define BIF_CFG_DEV2_EPF3_COMMAND__PAL_SNOOP_EN_MASK 0x0020L |
|---|
| 10794 | #define BIF_CFG_DEV2_EPF3_COMMAND__PARITY_ERROR_RESPONSE_MASK 0x0040L |
|---|
| 10795 | #define BIF_CFG_DEV2_EPF3_COMMAND__AD_STEPPING_MASK 0x0080L |
|---|
| 10796 | #define BIF_CFG_DEV2_EPF3_COMMAND__SERR_EN_MASK 0x0100L |
|---|
| 10797 | #define BIF_CFG_DEV2_EPF3_COMMAND__FAST_B2B_EN_MASK 0x0200L |
|---|
| 10798 | #define BIF_CFG_DEV2_EPF3_COMMAND__INT_DIS_MASK 0x0400L |
|---|
| 10799 | //BIF_CFG_DEV2_EPF3_REVISION_ID |
|---|
| 10800 | #define BIF_CFG_DEV2_EPF3_REVISION_ID__MINOR_REV_ID__SHIFT 0x0 |
|---|
| 10801 | #define BIF_CFG_DEV2_EPF3_REVISION_ID__MAJOR_REV_ID__SHIFT 0x4 |
|---|
| 10802 | #define BIF_CFG_DEV2_EPF3_REVISION_ID__MINOR_REV_ID_MASK 0x0FL |
|---|
| 10803 | #define BIF_CFG_DEV2_EPF3_REVISION_ID__MAJOR_REV_ID_MASK 0xF0L |
|---|
| 10804 | //BIF_CFG_DEV2_EPF3_PROG_INTERFACE |
|---|
| 10805 | #define BIF_CFG_DEV2_EPF3_PROG_INTERFACE__PROG_INTERFACE__SHIFT 0x0 |
|---|
| 10806 | #define BIF_CFG_DEV2_EPF3_PROG_INTERFACE__PROG_INTERFACE_MASK 0xFFL |
|---|
| 10807 | //BIF_CFG_DEV2_EPF3_SUB_CLASS |
|---|
| 10808 | #define BIF_CFG_DEV2_EPF3_SUB_CLASS__SUB_CLASS__SHIFT 0x0 |
|---|
| 10809 | #define BIF_CFG_DEV2_EPF3_SUB_CLASS__SUB_CLASS_MASK 0xFFL |
|---|
| 10810 | //BIF_CFG_DEV2_EPF3_BASE_CLASS |
|---|
| 10811 | #define BIF_CFG_DEV2_EPF3_BASE_CLASS__BASE_CLASS__SHIFT 0x0 |
|---|
| 10812 | #define BIF_CFG_DEV2_EPF3_BASE_CLASS__BASE_CLASS_MASK 0xFFL |
|---|
| 10813 | //BIF_CFG_DEV2_EPF3_CACHE_LINE |
|---|
| 10814 | #define BIF_CFG_DEV2_EPF3_CACHE_LINE__CACHE_LINE_SIZE__SHIFT 0x0 |
|---|
| 10815 | #define BIF_CFG_DEV2_EPF3_CACHE_LINE__CACHE_LINE_SIZE_MASK 0xFFL |
|---|
| 10816 | //BIF_CFG_DEV2_EPF3_LATENCY |
|---|
| 10817 | #define BIF_CFG_DEV2_EPF3_LATENCY__LATENCY_TIMER__SHIFT 0x0 |
|---|
| 10818 | #define BIF_CFG_DEV2_EPF3_LATENCY__LATENCY_TIMER_MASK 0xFFL |
|---|
| 10819 | //BIF_CFG_DEV2_EPF3_HEADER |
|---|
| 10820 | #define 0x0 |
|---|
| 10821 | #define 0x7 |
|---|
| 10822 | #define 0x7FL |
|---|
| 10823 | #define 0x80L |
|---|
| 10824 | //BIF_CFG_DEV2_EPF3_BIST |
|---|
| 10825 | #define BIF_CFG_DEV2_EPF3_BIST__BIST_COMP__SHIFT 0x0 |
|---|
| 10826 | #define BIF_CFG_DEV2_EPF3_BIST__BIST_STRT__SHIFT 0x6 |
|---|
| 10827 | #define BIF_CFG_DEV2_EPF3_BIST__BIST_CAP__SHIFT 0x7 |
|---|
| 10828 | #define BIF_CFG_DEV2_EPF3_BIST__BIST_COMP_MASK 0x0FL |
|---|
| 10829 | #define BIF_CFG_DEV2_EPF3_BIST__BIST_STRT_MASK 0x40L |
|---|
| 10830 | #define BIF_CFG_DEV2_EPF3_BIST__BIST_CAP_MASK 0x80L |
|---|
| 10831 | //BIF_CFG_DEV2_EPF3_BASE_ADDR_1 |
|---|
| 10832 | #define BIF_CFG_DEV2_EPF3_BASE_ADDR_1__BASE_ADDR__SHIFT 0x0 |
|---|
| 10833 | #define BIF_CFG_DEV2_EPF3_BASE_ADDR_1__BASE_ADDR_MASK 0xFFFFFFFFL |
|---|
| 10834 | //BIF_CFG_DEV2_EPF3_BASE_ADDR_2 |
|---|
| 10835 | #define BIF_CFG_DEV2_EPF3_BASE_ADDR_2__BASE_ADDR__SHIFT 0x0 |
|---|
| 10836 | #define BIF_CFG_DEV2_EPF3_BASE_ADDR_2__BASE_ADDR_MASK 0xFFFFFFFFL |
|---|
| 10837 | //BIF_CFG_DEV2_EPF3_BASE_ADDR_3 |
|---|
| 10838 | #define BIF_CFG_DEV2_EPF3_BASE_ADDR_3__BASE_ADDR__SHIFT 0x0 |
|---|
| 10839 | #define BIF_CFG_DEV2_EPF3_BASE_ADDR_3__BASE_ADDR_MASK 0xFFFFFFFFL |
|---|
| 10840 | //BIF_CFG_DEV2_EPF3_BASE_ADDR_4 |
|---|
| 10841 | #define BIF_CFG_DEV2_EPF3_BASE_ADDR_4__BASE_ADDR__SHIFT 0x0 |
|---|
| 10842 | #define BIF_CFG_DEV2_EPF3_BASE_ADDR_4__BASE_ADDR_MASK 0xFFFFFFFFL |
|---|
| 10843 | //BIF_CFG_DEV2_EPF3_BASE_ADDR_5 |
|---|
| 10844 | #define BIF_CFG_DEV2_EPF3_BASE_ADDR_5__BASE_ADDR__SHIFT 0x0 |
|---|
| 10845 | #define BIF_CFG_DEV2_EPF3_BASE_ADDR_5__BASE_ADDR_MASK 0xFFFFFFFFL |
|---|
| 10846 | //BIF_CFG_DEV2_EPF3_BASE_ADDR_6 |
|---|
| 10847 | #define BIF_CFG_DEV2_EPF3_BASE_ADDR_6__BASE_ADDR__SHIFT 0x0 |
|---|
| 10848 | #define BIF_CFG_DEV2_EPF3_BASE_ADDR_6__BASE_ADDR_MASK 0xFFFFFFFFL |
|---|
| 10849 | //BIF_CFG_DEV2_EPF3_ADAPTER_ID |
|---|
| 10850 | #define BIF_CFG_DEV2_EPF3_ADAPTER_ID__SUBSYSTEM_VENDOR_ID__SHIFT 0x0 |
|---|
| 10851 | #define BIF_CFG_DEV2_EPF3_ADAPTER_ID__SUBSYSTEM_ID__SHIFT 0x10 |
|---|
| 10852 | #define BIF_CFG_DEV2_EPF3_ADAPTER_ID__SUBSYSTEM_VENDOR_ID_MASK 0x0000FFFFL |
|---|
| 10853 | #define BIF_CFG_DEV2_EPF3_ADAPTER_ID__SUBSYSTEM_ID_MASK 0xFFFF0000L |
|---|
| 10854 | //BIF_CFG_DEV2_EPF3_ROM_BASE_ADDR |
|---|
| 10855 | #define BIF_CFG_DEV2_EPF3_ROM_BASE_ADDR__BASE_ADDR__SHIFT 0x0 |
|---|
| 10856 | #define BIF_CFG_DEV2_EPF3_ROM_BASE_ADDR__BASE_ADDR_MASK 0xFFFFFFFFL |
|---|
| 10857 | //BIF_CFG_DEV2_EPF3_CAP_PTR |
|---|
| 10858 | #define BIF_CFG_DEV2_EPF3_CAP_PTR__CAP_PTR__SHIFT 0x0 |
|---|
| 10859 | #define BIF_CFG_DEV2_EPF3_CAP_PTR__CAP_PTR_MASK 0xFFL |
|---|
| 10860 | //BIF_CFG_DEV2_EPF3_INTERRUPT_LINE |
|---|
| 10861 | #define BIF_CFG_DEV2_EPF3_INTERRUPT_LINE__INTERRUPT_LINE__SHIFT 0x0 |
|---|
| 10862 | #define BIF_CFG_DEV2_EPF3_INTERRUPT_LINE__INTERRUPT_LINE_MASK 0xFFL |
|---|
| 10863 | //BIF_CFG_DEV2_EPF3_INTERRUPT_PIN |
|---|
| 10864 | #define BIF_CFG_DEV2_EPF3_INTERRUPT_PIN__INTERRUPT_PIN__SHIFT 0x0 |
|---|
| 10865 | #define BIF_CFG_DEV2_EPF3_INTERRUPT_PIN__INTERRUPT_PIN_MASK 0xFFL |
|---|
| 10866 | //BIF_CFG_DEV2_EPF3_MIN_GRANT |
|---|
| 10867 | #define BIF_CFG_DEV2_EPF3_MIN_GRANT__MIN_GNT__SHIFT 0x0 |
|---|
| 10868 | #define BIF_CFG_DEV2_EPF3_MIN_GRANT__MIN_GNT_MASK 0xFFL |
|---|
| 10869 | //BIF_CFG_DEV2_EPF3_MAX_LATENCY |
|---|
| 10870 | #define BIF_CFG_DEV2_EPF3_MAX_LATENCY__MAX_LAT__SHIFT 0x0 |
|---|
| 10871 | #define BIF_CFG_DEV2_EPF3_MAX_LATENCY__MAX_LAT_MASK 0xFFL |
|---|
| 10872 | //BIF_CFG_DEV2_EPF3_VENDOR_CAP_LIST |
|---|
| 10873 | #define BIF_CFG_DEV2_EPF3_VENDOR_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 10874 | #define BIF_CFG_DEV2_EPF3_VENDOR_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
|---|
| 10875 | #define BIF_CFG_DEV2_EPF3_VENDOR_CAP_LIST__LENGTH__SHIFT 0x10 |
|---|
| 10876 | #define BIF_CFG_DEV2_EPF3_VENDOR_CAP_LIST__CAP_ID_MASK 0x000000FFL |
|---|
| 10877 | #define BIF_CFG_DEV2_EPF3_VENDOR_CAP_LIST__NEXT_PTR_MASK 0x0000FF00L |
|---|
| 10878 | #define BIF_CFG_DEV2_EPF3_VENDOR_CAP_LIST__LENGTH_MASK 0x00FF0000L |
|---|
| 10879 | //BIF_CFG_DEV2_EPF3_ADAPTER_ID_W |
|---|
| 10880 | #define BIF_CFG_DEV2_EPF3_ADAPTER_ID_W__SUBSYSTEM_VENDOR_ID__SHIFT 0x0 |
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| 10881 | #define BIF_CFG_DEV2_EPF3_ADAPTER_ID_W__SUBSYSTEM_ID__SHIFT 0x10 |
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| 10882 | #define BIF_CFG_DEV2_EPF3_ADAPTER_ID_W__SUBSYSTEM_VENDOR_ID_MASK 0x0000FFFFL |
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| 10883 | #define BIF_CFG_DEV2_EPF3_ADAPTER_ID_W__SUBSYSTEM_ID_MASK 0xFFFF0000L |
|---|
| 10884 | //BIF_CFG_DEV2_EPF3_PMI_STATUS_CNTL |
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| 10885 | #define BIF_CFG_DEV2_EPF3_PMI_STATUS_CNTL__POWER_STATE__SHIFT 0x0 |
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|---|
| 10894 | #define BIF_CFG_DEV2_EPF3_PMI_STATUS_CNTL__POWER_STATE_MASK 0x00000003L |
|---|
| 10895 | #define BIF_CFG_DEV2_EPF3_PMI_STATUS_CNTL__NO_SOFT_RESET_MASK 0x00000008L |
|---|
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|---|
| 10897 | #define BIF_CFG_DEV2_EPF3_PMI_STATUS_CNTL__DATA_SELECT_MASK 0x00001E00L |
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| 10898 | #define BIF_CFG_DEV2_EPF3_PMI_STATUS_CNTL__DATA_SCALE_MASK 0x00006000L |
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| 10899 | #define BIF_CFG_DEV2_EPF3_PMI_STATUS_CNTL__PME_STATUS_MASK 0x00008000L |
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| 10900 | #define BIF_CFG_DEV2_EPF3_PMI_STATUS_CNTL__B2_B3_SUPPORT_MASK 0x00400000L |
|---|
| 10901 | #define BIF_CFG_DEV2_EPF3_PMI_STATUS_CNTL__BUS_PWR_EN_MASK 0x00800000L |
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| 10902 | #define BIF_CFG_DEV2_EPF3_PMI_STATUS_CNTL__PMI_DATA_MASK 0xFF000000L |
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| 10903 | //BIF_CFG_DEV2_EPF3_PCIE_CAP_LIST |
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| 10906 | #define BIF_CFG_DEV2_EPF3_PCIE_CAP_LIST__CAP_ID_MASK 0x00FFL |
|---|
| 10907 | #define BIF_CFG_DEV2_EPF3_PCIE_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
|---|
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|---|
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| 10912 | #define BIF_CFG_DEV2_EPF3_PCIE_CAP__INT_MESSAGE_NUM__SHIFT 0x9 |
|---|
| 10913 | #define BIF_CFG_DEV2_EPF3_PCIE_CAP__VERSION_MASK 0x000FL |
|---|
| 10914 | #define BIF_CFG_DEV2_EPF3_PCIE_CAP__DEVICE_TYPE_MASK 0x00F0L |
|---|
| 10915 | #define BIF_CFG_DEV2_EPF3_PCIE_CAP__SLOT_IMPLEMENTED_MASK 0x0100L |
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| 10916 | #define BIF_CFG_DEV2_EPF3_PCIE_CAP__INT_MESSAGE_NUM_MASK 0x3E00L |
|---|
| 10917 | //BIF_CFG_DEV2_EPF3_DEVICE_CAP |
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| 10918 | #define BIF_CFG_DEV2_EPF3_DEVICE_CAP__MAX_PAYLOAD_SUPPORT__SHIFT 0x0 |
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| 10920 | #define BIF_CFG_DEV2_EPF3_DEVICE_CAP__EXTENDED_TAG__SHIFT 0x5 |
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| 10921 | #define BIF_CFG_DEV2_EPF3_DEVICE_CAP__L0S_ACCEPTABLE_LATENCY__SHIFT 0x6 |
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| 10922 | #define BIF_CFG_DEV2_EPF3_DEVICE_CAP__L1_ACCEPTABLE_LATENCY__SHIFT 0x9 |
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| 10924 | #define BIF_CFG_DEV2_EPF3_DEVICE_CAP__CAPTURED_SLOT_POWER_LIMIT__SHIFT 0x12 |
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| 10926 | #define BIF_CFG_DEV2_EPF3_DEVICE_CAP__FLR_CAPABLE__SHIFT 0x1c |
|---|
| 10927 | #define BIF_CFG_DEV2_EPF3_DEVICE_CAP__MAX_PAYLOAD_SUPPORT_MASK 0x00000007L |
|---|
| 10928 | #define BIF_CFG_DEV2_EPF3_DEVICE_CAP__PHANTOM_FUNC_MASK 0x00000018L |
|---|
| 10929 | #define BIF_CFG_DEV2_EPF3_DEVICE_CAP__EXTENDED_TAG_MASK 0x00000020L |
|---|
| 10930 | #define BIF_CFG_DEV2_EPF3_DEVICE_CAP__L0S_ACCEPTABLE_LATENCY_MASK 0x000001C0L |
|---|
| 10931 | #define BIF_CFG_DEV2_EPF3_DEVICE_CAP__L1_ACCEPTABLE_LATENCY_MASK 0x00000E00L |
|---|
| 10932 | #define BIF_CFG_DEV2_EPF3_DEVICE_CAP__ROLE_BASED_ERR_REPORTING_MASK 0x00008000L |
|---|
| 10933 | #define BIF_CFG_DEV2_EPF3_DEVICE_CAP__CAPTURED_SLOT_POWER_LIMIT_MASK 0x03FC0000L |
|---|
| 10934 | #define BIF_CFG_DEV2_EPF3_DEVICE_CAP__CAPTURED_SLOT_POWER_SCALE_MASK 0x0C000000L |
|---|
| 10935 | #define BIF_CFG_DEV2_EPF3_DEVICE_CAP__FLR_CAPABLE_MASK 0x10000000L |
|---|
| 10936 | //BIF_CFG_DEV2_EPF3_DEVICE_CNTL |
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| 10937 | #define BIF_CFG_DEV2_EPF3_DEVICE_CNTL__CORR_ERR_EN__SHIFT 0x0 |
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| 10938 | #define BIF_CFG_DEV2_EPF3_DEVICE_CNTL__NON_FATAL_ERR_EN__SHIFT 0x1 |
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| 10939 | #define BIF_CFG_DEV2_EPF3_DEVICE_CNTL__FATAL_ERR_EN__SHIFT 0x2 |
|---|
| 10940 | #define BIF_CFG_DEV2_EPF3_DEVICE_CNTL__USR_REPORT_EN__SHIFT 0x3 |
|---|
| 10941 | #define BIF_CFG_DEV2_EPF3_DEVICE_CNTL__RELAXED_ORD_EN__SHIFT 0x4 |
|---|
| 10942 | #define BIF_CFG_DEV2_EPF3_DEVICE_CNTL__MAX_PAYLOAD_SIZE__SHIFT 0x5 |
|---|
| 10943 | #define BIF_CFG_DEV2_EPF3_DEVICE_CNTL__EXTENDED_TAG_EN__SHIFT 0x8 |
|---|
| 10944 | #define BIF_CFG_DEV2_EPF3_DEVICE_CNTL__PHANTOM_FUNC_EN__SHIFT 0x9 |
|---|
| 10945 | #define BIF_CFG_DEV2_EPF3_DEVICE_CNTL__AUX_POWER_PM_EN__SHIFT 0xa |
|---|
| 10946 | #define BIF_CFG_DEV2_EPF3_DEVICE_CNTL__NO_SNOOP_EN__SHIFT 0xb |
|---|
| 10947 | #define BIF_CFG_DEV2_EPF3_DEVICE_CNTL__MAX_READ_REQUEST_SIZE__SHIFT 0xc |
|---|
| 10948 | #define BIF_CFG_DEV2_EPF3_DEVICE_CNTL__INITIATE_FLR__SHIFT 0xf |
|---|
| 10949 | #define BIF_CFG_DEV2_EPF3_DEVICE_CNTL__CORR_ERR_EN_MASK 0x0001L |
|---|
| 10950 | #define BIF_CFG_DEV2_EPF3_DEVICE_CNTL__NON_FATAL_ERR_EN_MASK 0x0002L |
|---|
| 10951 | #define BIF_CFG_DEV2_EPF3_DEVICE_CNTL__FATAL_ERR_EN_MASK 0x0004L |
|---|
| 10952 | #define BIF_CFG_DEV2_EPF3_DEVICE_CNTL__USR_REPORT_EN_MASK 0x0008L |
|---|
| 10953 | #define BIF_CFG_DEV2_EPF3_DEVICE_CNTL__RELAXED_ORD_EN_MASK 0x0010L |
|---|
| 10954 | #define BIF_CFG_DEV2_EPF3_DEVICE_CNTL__MAX_PAYLOAD_SIZE_MASK 0x00E0L |
|---|
| 10955 | #define BIF_CFG_DEV2_EPF3_DEVICE_CNTL__EXTENDED_TAG_EN_MASK 0x0100L |
|---|
| 10956 | #define BIF_CFG_DEV2_EPF3_DEVICE_CNTL__PHANTOM_FUNC_EN_MASK 0x0200L |
|---|
| 10957 | #define BIF_CFG_DEV2_EPF3_DEVICE_CNTL__AUX_POWER_PM_EN_MASK 0x0400L |
|---|
| 10958 | #define BIF_CFG_DEV2_EPF3_DEVICE_CNTL__NO_SNOOP_EN_MASK 0x0800L |
|---|
| 10959 | #define BIF_CFG_DEV2_EPF3_DEVICE_CNTL__MAX_READ_REQUEST_SIZE_MASK 0x7000L |
|---|
| 10960 | #define BIF_CFG_DEV2_EPF3_DEVICE_CNTL__INITIATE_FLR_MASK 0x8000L |
|---|
| 10961 | //BIF_CFG_DEV2_EPF3_LINK_CAP |
|---|
| 10962 | #define BIF_CFG_DEV2_EPF3_LINK_CAP__LINK_SPEED__SHIFT 0x0 |
|---|
| 10963 | #define BIF_CFG_DEV2_EPF3_LINK_CAP__LINK_WIDTH__SHIFT 0x4 |
|---|
| 10964 | #define BIF_CFG_DEV2_EPF3_LINK_CAP__PM_SUPPORT__SHIFT 0xa |
|---|
| 10965 | #define BIF_CFG_DEV2_EPF3_LINK_CAP__L0S_EXIT_LATENCY__SHIFT 0xc |
|---|
| 10966 | #define BIF_CFG_DEV2_EPF3_LINK_CAP__L1_EXIT_LATENCY__SHIFT 0xf |
|---|
| 10967 | #define BIF_CFG_DEV2_EPF3_LINK_CAP__CLOCK_POWER_MANAGEMENT__SHIFT 0x12 |
|---|
| 10968 | #define BIF_CFG_DEV2_EPF3_LINK_CAP__SURPRISE_DOWN_ERR_REPORTING__SHIFT 0x13 |
|---|
| 10969 | #define BIF_CFG_DEV2_EPF3_LINK_CAP__DL_ACTIVE_REPORTING_CAPABLE__SHIFT 0x14 |
|---|
| 10970 | #define BIF_CFG_DEV2_EPF3_LINK_CAP__LINK_BW_NOTIFICATION_CAP__SHIFT 0x15 |
|---|
| 10971 | #define BIF_CFG_DEV2_EPF3_LINK_CAP__ASPM_OPTIONALITY_COMPLIANCE__SHIFT 0x16 |
|---|
| 10972 | #define BIF_CFG_DEV2_EPF3_LINK_CAP__PORT_NUMBER__SHIFT 0x18 |
|---|
| 10973 | #define BIF_CFG_DEV2_EPF3_LINK_CAP__LINK_SPEED_MASK 0x0000000FL |
|---|
| 10974 | #define BIF_CFG_DEV2_EPF3_LINK_CAP__LINK_WIDTH_MASK 0x000003F0L |
|---|
| 10975 | #define BIF_CFG_DEV2_EPF3_LINK_CAP__PM_SUPPORT_MASK 0x00000C00L |
|---|
| 10976 | #define BIF_CFG_DEV2_EPF3_LINK_CAP__L0S_EXIT_LATENCY_MASK 0x00007000L |
|---|
| 10977 | #define BIF_CFG_DEV2_EPF3_LINK_CAP__L1_EXIT_LATENCY_MASK 0x00038000L |
|---|
| 10978 | #define BIF_CFG_DEV2_EPF3_LINK_CAP__CLOCK_POWER_MANAGEMENT_MASK 0x00040000L |
|---|
| 10979 | #define BIF_CFG_DEV2_EPF3_LINK_CAP__SURPRISE_DOWN_ERR_REPORTING_MASK 0x00080000L |
|---|
| 10980 | #define BIF_CFG_DEV2_EPF3_LINK_CAP__DL_ACTIVE_REPORTING_CAPABLE_MASK 0x00100000L |
|---|
| 10981 | #define BIF_CFG_DEV2_EPF3_LINK_CAP__LINK_BW_NOTIFICATION_CAP_MASK 0x00200000L |
|---|
| 10982 | #define BIF_CFG_DEV2_EPF3_LINK_CAP__ASPM_OPTIONALITY_COMPLIANCE_MASK 0x00400000L |
|---|
| 10983 | #define BIF_CFG_DEV2_EPF3_LINK_CAP__PORT_NUMBER_MASK 0xFF000000L |
|---|
| 10984 | //BIF_CFG_DEV2_EPF3_LINK_STATUS |
|---|
| 10985 | #define BIF_CFG_DEV2_EPF3_LINK_STATUS__CURRENT_LINK_SPEED__SHIFT 0x0 |
|---|
| 10986 | #define BIF_CFG_DEV2_EPF3_LINK_STATUS__NEGOTIATED_LINK_WIDTH__SHIFT 0x4 |
|---|
| 10987 | #define BIF_CFG_DEV2_EPF3_LINK_STATUS__LINK_TRAINING__SHIFT 0xb |
|---|
| 10988 | #define BIF_CFG_DEV2_EPF3_LINK_STATUS__SLOT_CLOCK_CFG__SHIFT 0xc |
|---|
| 10989 | #define BIF_CFG_DEV2_EPF3_LINK_STATUS__DL_ACTIVE__SHIFT 0xd |
|---|
| 10990 | #define BIF_CFG_DEV2_EPF3_LINK_STATUS__LINK_BW_MANAGEMENT_STATUS__SHIFT 0xe |
|---|
| 10991 | #define BIF_CFG_DEV2_EPF3_LINK_STATUS__LINK_AUTONOMOUS_BW_STATUS__SHIFT 0xf |
|---|
| 10992 | #define BIF_CFG_DEV2_EPF3_LINK_STATUS__CURRENT_LINK_SPEED_MASK 0x000FL |
|---|
| 10993 | #define BIF_CFG_DEV2_EPF3_LINK_STATUS__NEGOTIATED_LINK_WIDTH_MASK 0x03F0L |
|---|
| 10994 | #define BIF_CFG_DEV2_EPF3_LINK_STATUS__LINK_TRAINING_MASK 0x0800L |
|---|
| 10995 | #define BIF_CFG_DEV2_EPF3_LINK_STATUS__SLOT_CLOCK_CFG_MASK 0x1000L |
|---|
| 10996 | #define BIF_CFG_DEV2_EPF3_LINK_STATUS__DL_ACTIVE_MASK 0x2000L |
|---|
| 10997 | #define BIF_CFG_DEV2_EPF3_LINK_STATUS__LINK_BW_MANAGEMENT_STATUS_MASK 0x4000L |
|---|
| 10998 | #define BIF_CFG_DEV2_EPF3_LINK_STATUS__LINK_AUTONOMOUS_BW_STATUS_MASK 0x8000L |
|---|
| 10999 | //BIF_CFG_DEV2_EPF3_MSI_CAP_LIST |
|---|
| 11000 | #define BIF_CFG_DEV2_EPF3_MSI_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 11001 | #define BIF_CFG_DEV2_EPF3_MSI_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
|---|
| 11002 | #define BIF_CFG_DEV2_EPF3_MSI_CAP_LIST__CAP_ID_MASK 0x00FFL |
|---|
| 11003 | #define BIF_CFG_DEV2_EPF3_MSI_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
|---|
| 11004 | //BIF_CFG_DEV2_EPF3_MSI_MSG_ADDR_LO |
|---|
| 11005 | #define BIF_CFG_DEV2_EPF3_MSI_MSG_ADDR_LO__MSI_MSG_ADDR_LO__SHIFT 0x2 |
|---|
| 11006 | #define BIF_CFG_DEV2_EPF3_MSI_MSG_ADDR_LO__MSI_MSG_ADDR_LO_MASK 0xFFFFFFFCL |
|---|
| 11007 | //BIF_CFG_DEV2_EPF3_MSI_MSG_ADDR_HI |
|---|
| 11008 | #define BIF_CFG_DEV2_EPF3_MSI_MSG_ADDR_HI__MSI_MSG_ADDR_HI__SHIFT 0x0 |
|---|
| 11009 | #define BIF_CFG_DEV2_EPF3_MSI_MSG_ADDR_HI__MSI_MSG_ADDR_HI_MASK 0xFFFFFFFFL |
|---|
| 11010 | //BIF_CFG_DEV2_EPF3_MSI_MSG_DATA |
|---|
| 11011 | #define BIF_CFG_DEV2_EPF3_MSI_MSG_DATA__MSI_DATA__SHIFT 0x0 |
|---|
| 11012 | #define BIF_CFG_DEV2_EPF3_MSI_MSG_DATA__MSI_DATA_MASK 0xFFFFL |
|---|
| 11013 | //BIF_CFG_DEV2_EPF3_MSI_MSG_DATA_64 |
|---|
| 11014 | #define BIF_CFG_DEV2_EPF3_MSI_MSG_DATA_64__MSI_DATA_64__SHIFT 0x0 |
|---|
| 11015 | #define BIF_CFG_DEV2_EPF3_MSI_MSG_DATA_64__MSI_DATA_64_MASK 0xFFFFL |
|---|
| 11016 | //BIF_CFG_DEV2_EPF3_MSI_PENDING |
|---|
| 11017 | #define BIF_CFG_DEV2_EPF3_MSI_PENDING__MSI_PENDING__SHIFT 0x0 |
|---|
| 11018 | #define BIF_CFG_DEV2_EPF3_MSI_PENDING__MSI_PENDING_MASK 0xFFFFFFFFL |
|---|
| 11019 | //BIF_CFG_DEV2_EPF3_MSI_PENDING_64 |
|---|
| 11020 | #define BIF_CFG_DEV2_EPF3_MSI_PENDING_64__MSI_PENDING_64__SHIFT 0x0 |
|---|
| 11021 | #define BIF_CFG_DEV2_EPF3_MSI_PENDING_64__MSI_PENDING_64_MASK 0xFFFFFFFFL |
|---|
| 11022 | //BIF_CFG_DEV2_EPF3_MSIX_CAP_LIST |
|---|
| 11023 | #define BIF_CFG_DEV2_EPF3_MSIX_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 11024 | #define BIF_CFG_DEV2_EPF3_MSIX_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
|---|
| 11025 | #define BIF_CFG_DEV2_EPF3_MSIX_CAP_LIST__CAP_ID_MASK 0x00FFL |
|---|
| 11026 | #define BIF_CFG_DEV2_EPF3_MSIX_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
|---|
| 11027 | //BIF_CFG_DEV2_EPF3_MSIX_MSG_CNTL |
|---|
| 11028 | #define BIF_CFG_DEV2_EPF3_MSIX_MSG_CNTL__MSIX_TABLE_SIZE__SHIFT 0x0 |
|---|
| 11029 | #define BIF_CFG_DEV2_EPF3_MSIX_MSG_CNTL__MSIX_FUNC_MASK__SHIFT 0xe |
|---|
| 11030 | #define BIF_CFG_DEV2_EPF3_MSIX_MSG_CNTL__MSIX_EN__SHIFT 0xf |
|---|
| 11031 | #define BIF_CFG_DEV2_EPF3_MSIX_MSG_CNTL__MSIX_TABLE_SIZE_MASK 0x07FFL |
|---|
| 11032 | #define BIF_CFG_DEV2_EPF3_MSIX_MSG_CNTL__MSIX_FUNC_MASK_MASK 0x4000L |
|---|
| 11033 | #define BIF_CFG_DEV2_EPF3_MSIX_MSG_CNTL__MSIX_EN_MASK 0x8000L |
|---|
| 11034 | //BIF_CFG_DEV2_EPF3_MSIX_TABLE |
|---|
| 11035 | #define BIF_CFG_DEV2_EPF3_MSIX_TABLE__MSIX_TABLE_BIR__SHIFT 0x0 |
|---|
| 11036 | #define BIF_CFG_DEV2_EPF3_MSIX_TABLE__MSIX_TABLE_OFFSET__SHIFT 0x3 |
|---|
| 11037 | #define BIF_CFG_DEV2_EPF3_MSIX_TABLE__MSIX_TABLE_BIR_MASK 0x00000007L |
|---|
| 11038 | #define BIF_CFG_DEV2_EPF3_MSIX_TABLE__MSIX_TABLE_OFFSET_MASK 0xFFFFFFF8L |
|---|
| 11039 | //BIF_CFG_DEV2_EPF3_MSIX_PBA |
|---|
| 11040 | #define BIF_CFG_DEV2_EPF3_MSIX_PBA__MSIX_PBA_BIR__SHIFT 0x0 |
|---|
| 11041 | #define BIF_CFG_DEV2_EPF3_MSIX_PBA__MSIX_PBA_OFFSET__SHIFT 0x3 |
|---|
| 11042 | #define BIF_CFG_DEV2_EPF3_MSIX_PBA__MSIX_PBA_BIR_MASK 0x00000007L |
|---|
| 11043 | #define BIF_CFG_DEV2_EPF3_MSIX_PBA__MSIX_PBA_OFFSET_MASK 0xFFFFFFF8L |
|---|
| 11044 | //BIF_CFG_DEV2_EPF3_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST |
|---|
| 11045 | #define BIF_CFG_DEV2_EPF3_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 11046 | #define BIF_CFG_DEV2_EPF3_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 11047 | #define BIF_CFG_DEV2_EPF3_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 11048 | #define BIF_CFG_DEV2_EPF3_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 11049 | #define BIF_CFG_DEV2_EPF3_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 11050 | #define BIF_CFG_DEV2_EPF3_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 11051 | //BIF_CFG_DEV2_EPF3_PCIE_VENDOR_SPECIFIC_HDR |
|---|
| 11052 | #define BIF_CFG_DEV2_EPF3_PCIE_VENDOR_SPECIFIC_HDR__VSEC_ID__SHIFT 0x0 |
|---|
| 11053 | #define BIF_CFG_DEV2_EPF3_PCIE_VENDOR_SPECIFIC_HDR__VSEC_REV__SHIFT 0x10 |
|---|
| 11054 | #define BIF_CFG_DEV2_EPF3_PCIE_VENDOR_SPECIFIC_HDR__VSEC_LENGTH__SHIFT 0x14 |
|---|
| 11055 | #define BIF_CFG_DEV2_EPF3_PCIE_VENDOR_SPECIFIC_HDR__VSEC_ID_MASK 0x0000FFFFL |
|---|
| 11056 | #define BIF_CFG_DEV2_EPF3_PCIE_VENDOR_SPECIFIC_HDR__VSEC_REV_MASK 0x000F0000L |
|---|
| 11057 | #define BIF_CFG_DEV2_EPF3_PCIE_VENDOR_SPECIFIC_HDR__VSEC_LENGTH_MASK 0xFFF00000L |
|---|
| 11058 | //BIF_CFG_DEV2_EPF3_PCIE_VENDOR_SPECIFIC1 |
|---|
| 11059 | #define BIF_CFG_DEV2_EPF3_PCIE_VENDOR_SPECIFIC1__SCRATCH__SHIFT 0x0 |
|---|
| 11060 | #define BIF_CFG_DEV2_EPF3_PCIE_VENDOR_SPECIFIC1__SCRATCH_MASK 0xFFFFFFFFL |
|---|
| 11061 | //BIF_CFG_DEV2_EPF3_PCIE_VENDOR_SPECIFIC2 |
|---|
| 11062 | #define BIF_CFG_DEV2_EPF3_PCIE_VENDOR_SPECIFIC2__SCRATCH__SHIFT 0x0 |
|---|
| 11063 | #define BIF_CFG_DEV2_EPF3_PCIE_VENDOR_SPECIFIC2__SCRATCH_MASK 0xFFFFFFFFL |
|---|
| 11064 | //BIF_CFG_DEV2_EPF3_PCIE_ADV_ERR_RPT_ENH_CAP_LIST |
|---|
| 11065 | #define BIF_CFG_DEV2_EPF3_PCIE_ADV_ERR_RPT_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 11066 | #define BIF_CFG_DEV2_EPF3_PCIE_ADV_ERR_RPT_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 11067 | #define BIF_CFG_DEV2_EPF3_PCIE_ADV_ERR_RPT_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 11068 | #define BIF_CFG_DEV2_EPF3_PCIE_ADV_ERR_RPT_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 11069 | #define BIF_CFG_DEV2_EPF3_PCIE_ADV_ERR_RPT_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 11070 | #define BIF_CFG_DEV2_EPF3_PCIE_ADV_ERR_RPT_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 11071 | //BIF_CFG_DEV2_EPF3_PCIE_CORR_ERR_STATUS |
|---|
| 11072 | #define BIF_CFG_DEV2_EPF3_PCIE_CORR_ERR_STATUS__RCV_ERR_STATUS__SHIFT 0x0 |
|---|
| 11073 | #define BIF_CFG_DEV2_EPF3_PCIE_CORR_ERR_STATUS__BAD_TLP_STATUS__SHIFT 0x6 |
|---|
| 11074 | #define BIF_CFG_DEV2_EPF3_PCIE_CORR_ERR_STATUS__BAD_DLLP_STATUS__SHIFT 0x7 |
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| 11075 | #define BIF_CFG_DEV2_EPF3_PCIE_CORR_ERR_STATUS__REPLAY_NUM_ROLLOVER_STATUS__SHIFT 0x8 |
|---|
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|---|
| 11077 | #define BIF_CFG_DEV2_EPF3_PCIE_CORR_ERR_STATUS__ADVISORY_NONFATAL_ERR_STATUS__SHIFT 0xd |
|---|
| 11078 | #define BIF_CFG_DEV2_EPF3_PCIE_CORR_ERR_STATUS__CORR_INT_ERR_STATUS__SHIFT 0xe |
|---|
| 11079 | #define BIF_CFG_DEV2_EPF3_PCIE_CORR_ERR_STATUS__HDR_LOG_OVFL_STATUS__SHIFT 0xf |
|---|
| 11080 | #define BIF_CFG_DEV2_EPF3_PCIE_CORR_ERR_STATUS__RCV_ERR_STATUS_MASK 0x00000001L |
|---|
| 11081 | #define BIF_CFG_DEV2_EPF3_PCIE_CORR_ERR_STATUS__BAD_TLP_STATUS_MASK 0x00000040L |
|---|
| 11082 | #define BIF_CFG_DEV2_EPF3_PCIE_CORR_ERR_STATUS__BAD_DLLP_STATUS_MASK 0x00000080L |
|---|
| 11083 | #define BIF_CFG_DEV2_EPF3_PCIE_CORR_ERR_STATUS__REPLAY_NUM_ROLLOVER_STATUS_MASK 0x00000100L |
|---|
| 11084 | #define BIF_CFG_DEV2_EPF3_PCIE_CORR_ERR_STATUS__REPLAY_TIMER_TIMEOUT_STATUS_MASK 0x00001000L |
|---|
| 11085 | #define BIF_CFG_DEV2_EPF3_PCIE_CORR_ERR_STATUS__ADVISORY_NONFATAL_ERR_STATUS_MASK 0x00002000L |
|---|
| 11086 | #define BIF_CFG_DEV2_EPF3_PCIE_CORR_ERR_STATUS__CORR_INT_ERR_STATUS_MASK 0x00004000L |
|---|
| 11087 | #define BIF_CFG_DEV2_EPF3_PCIE_CORR_ERR_STATUS__HDR_LOG_OVFL_STATUS_MASK 0x00008000L |
|---|
| 11088 | //BIF_CFG_DEV2_EPF3_PCIE_HDR_LOG0 |
|---|
| 11089 | #define BIF_CFG_DEV2_EPF3_PCIE_HDR_LOG0__TLP_HDR__SHIFT 0x0 |
|---|
| 11090 | #define BIF_CFG_DEV2_EPF3_PCIE_HDR_LOG0__TLP_HDR_MASK 0xFFFFFFFFL |
|---|
| 11091 | //BIF_CFG_DEV2_EPF3_PCIE_HDR_LOG1 |
|---|
| 11092 | #define BIF_CFG_DEV2_EPF3_PCIE_HDR_LOG1__TLP_HDR__SHIFT 0x0 |
|---|
| 11093 | #define BIF_CFG_DEV2_EPF3_PCIE_HDR_LOG1__TLP_HDR_MASK 0xFFFFFFFFL |
|---|
| 11094 | //BIF_CFG_DEV2_EPF3_PCIE_HDR_LOG2 |
|---|
| 11095 | #define BIF_CFG_DEV2_EPF3_PCIE_HDR_LOG2__TLP_HDR__SHIFT 0x0 |
|---|
| 11096 | #define BIF_CFG_DEV2_EPF3_PCIE_HDR_LOG2__TLP_HDR_MASK 0xFFFFFFFFL |
|---|
| 11097 | //BIF_CFG_DEV2_EPF3_PCIE_HDR_LOG3 |
|---|
| 11098 | #define BIF_CFG_DEV2_EPF3_PCIE_HDR_LOG3__TLP_HDR__SHIFT 0x0 |
|---|
| 11099 | #define BIF_CFG_DEV2_EPF3_PCIE_HDR_LOG3__TLP_HDR_MASK 0xFFFFFFFFL |
|---|
| 11100 | //BIF_CFG_DEV2_EPF3_PCIE_TLP_PREFIX_LOG0 |
|---|
| 11101 | #define BIF_CFG_DEV2_EPF3_PCIE_TLP_PREFIX_LOG0__TLP_PREFIX__SHIFT 0x0 |
|---|
| 11102 | #define BIF_CFG_DEV2_EPF3_PCIE_TLP_PREFIX_LOG0__TLP_PREFIX_MASK 0xFFFFFFFFL |
|---|
| 11103 | //BIF_CFG_DEV2_EPF3_PCIE_TLP_PREFIX_LOG1 |
|---|
| 11104 | #define BIF_CFG_DEV2_EPF3_PCIE_TLP_PREFIX_LOG1__TLP_PREFIX__SHIFT 0x0 |
|---|
| 11105 | #define BIF_CFG_DEV2_EPF3_PCIE_TLP_PREFIX_LOG1__TLP_PREFIX_MASK 0xFFFFFFFFL |
|---|
| 11106 | //BIF_CFG_DEV2_EPF3_PCIE_TLP_PREFIX_LOG2 |
|---|
| 11107 | #define BIF_CFG_DEV2_EPF3_PCIE_TLP_PREFIX_LOG2__TLP_PREFIX__SHIFT 0x0 |
|---|
| 11108 | #define BIF_CFG_DEV2_EPF3_PCIE_TLP_PREFIX_LOG2__TLP_PREFIX_MASK 0xFFFFFFFFL |
|---|
| 11109 | //BIF_CFG_DEV2_EPF3_PCIE_TLP_PREFIX_LOG3 |
|---|
| 11110 | #define BIF_CFG_DEV2_EPF3_PCIE_TLP_PREFIX_LOG3__TLP_PREFIX__SHIFT 0x0 |
|---|
| 11111 | #define BIF_CFG_DEV2_EPF3_PCIE_TLP_PREFIX_LOG3__TLP_PREFIX_MASK 0xFFFFFFFFL |
|---|
| 11112 | //BIF_CFG_DEV2_EPF3_PCIE_BAR_ENH_CAP_LIST |
|---|
| 11113 | #define BIF_CFG_DEV2_EPF3_PCIE_BAR_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 11114 | #define BIF_CFG_DEV2_EPF3_PCIE_BAR_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 11115 | #define BIF_CFG_DEV2_EPF3_PCIE_BAR_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 11116 | #define BIF_CFG_DEV2_EPF3_PCIE_BAR_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 11117 | #define BIF_CFG_DEV2_EPF3_PCIE_BAR_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 11118 | #define BIF_CFG_DEV2_EPF3_PCIE_BAR_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 11119 | //BIF_CFG_DEV2_EPF3_PCIE_BAR1_CAP |
|---|
| 11120 | #define BIF_CFG_DEV2_EPF3_PCIE_BAR1_CAP__BAR_SIZE_SUPPORTED__SHIFT 0x4 |
|---|
| 11121 | #define BIF_CFG_DEV2_EPF3_PCIE_BAR1_CAP__BAR_SIZE_SUPPORTED_MASK 0xFFFFFFF0L |
|---|
| 11122 | //BIF_CFG_DEV2_EPF3_PCIE_BAR2_CAP |
|---|
| 11123 | #define BIF_CFG_DEV2_EPF3_PCIE_BAR2_CAP__BAR_SIZE_SUPPORTED__SHIFT 0x4 |
|---|
| 11124 | #define BIF_CFG_DEV2_EPF3_PCIE_BAR2_CAP__BAR_SIZE_SUPPORTED_MASK 0xFFFFFFF0L |
|---|
| 11125 | //BIF_CFG_DEV2_EPF3_PCIE_BAR3_CAP |
|---|
| 11126 | #define BIF_CFG_DEV2_EPF3_PCIE_BAR3_CAP__BAR_SIZE_SUPPORTED__SHIFT 0x4 |
|---|
| 11127 | #define BIF_CFG_DEV2_EPF3_PCIE_BAR3_CAP__BAR_SIZE_SUPPORTED_MASK 0xFFFFFFF0L |
|---|
| 11128 | //BIF_CFG_DEV2_EPF3_PCIE_BAR4_CAP |
|---|
| 11129 | #define BIF_CFG_DEV2_EPF3_PCIE_BAR4_CAP__BAR_SIZE_SUPPORTED__SHIFT 0x4 |
|---|
| 11130 | #define BIF_CFG_DEV2_EPF3_PCIE_BAR4_CAP__BAR_SIZE_SUPPORTED_MASK 0xFFFFFFF0L |
|---|
| 11131 | //BIF_CFG_DEV2_EPF3_PCIE_BAR5_CAP |
|---|
| 11132 | #define BIF_CFG_DEV2_EPF3_PCIE_BAR5_CAP__BAR_SIZE_SUPPORTED__SHIFT 0x4 |
|---|
| 11133 | #define BIF_CFG_DEV2_EPF3_PCIE_BAR5_CAP__BAR_SIZE_SUPPORTED_MASK 0xFFFFFFF0L |
|---|
| 11134 | //BIF_CFG_DEV2_EPF3_PCIE_BAR6_CAP |
|---|
| 11135 | #define BIF_CFG_DEV2_EPF3_PCIE_BAR6_CAP__BAR_SIZE_SUPPORTED__SHIFT 0x4 |
|---|
| 11136 | #define BIF_CFG_DEV2_EPF3_PCIE_BAR6_CAP__BAR_SIZE_SUPPORTED_MASK 0xFFFFFFF0L |
|---|
| 11137 | //BIF_CFG_DEV2_EPF3_PCIE_PWR_BUDGET_ENH_CAP_LIST |
|---|
| 11138 | #define BIF_CFG_DEV2_EPF3_PCIE_PWR_BUDGET_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 11139 | #define BIF_CFG_DEV2_EPF3_PCIE_PWR_BUDGET_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 11140 | #define BIF_CFG_DEV2_EPF3_PCIE_PWR_BUDGET_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 11141 | #define BIF_CFG_DEV2_EPF3_PCIE_PWR_BUDGET_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 11142 | #define BIF_CFG_DEV2_EPF3_PCIE_PWR_BUDGET_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 11143 | #define BIF_CFG_DEV2_EPF3_PCIE_PWR_BUDGET_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 11144 | //BIF_CFG_DEV2_EPF3_PCIE_PWR_BUDGET_DATA_SELECT |
|---|
| 11145 | #define BIF_CFG_DEV2_EPF3_PCIE_PWR_BUDGET_DATA_SELECT__DATA_SELECT__SHIFT 0x0 |
|---|
| 11146 | #define BIF_CFG_DEV2_EPF3_PCIE_PWR_BUDGET_DATA_SELECT__DATA_SELECT_MASK 0xFFL |
|---|
| 11147 | //BIF_CFG_DEV2_EPF3_PCIE_PWR_BUDGET_DATA |
|---|
| 11148 | #define BIF_CFG_DEV2_EPF3_PCIE_PWR_BUDGET_DATA__BASE_POWER__SHIFT 0x0 |
|---|
| 11149 | #define BIF_CFG_DEV2_EPF3_PCIE_PWR_BUDGET_DATA__DATA_SCALE__SHIFT 0x8 |
|---|
| 11150 | #define BIF_CFG_DEV2_EPF3_PCIE_PWR_BUDGET_DATA__PM_SUB_STATE__SHIFT 0xa |
|---|
| 11151 | #define BIF_CFG_DEV2_EPF3_PCIE_PWR_BUDGET_DATA__PM_STATE__SHIFT 0xd |
|---|
| 11152 | #define BIF_CFG_DEV2_EPF3_PCIE_PWR_BUDGET_DATA__TYPE__SHIFT 0xf |
|---|
| 11153 | #define BIF_CFG_DEV2_EPF3_PCIE_PWR_BUDGET_DATA__POWER_RAIL__SHIFT 0x12 |
|---|
| 11154 | #define BIF_CFG_DEV2_EPF3_PCIE_PWR_BUDGET_DATA__BASE_POWER_MASK 0x000000FFL |
|---|
| 11155 | #define BIF_CFG_DEV2_EPF3_PCIE_PWR_BUDGET_DATA__DATA_SCALE_MASK 0x00000300L |
|---|
| 11156 | #define BIF_CFG_DEV2_EPF3_PCIE_PWR_BUDGET_DATA__PM_SUB_STATE_MASK 0x00001C00L |
|---|
| 11157 | #define BIF_CFG_DEV2_EPF3_PCIE_PWR_BUDGET_DATA__PM_STATE_MASK 0x00006000L |
|---|
| 11158 | #define BIF_CFG_DEV2_EPF3_PCIE_PWR_BUDGET_DATA__TYPE_MASK 0x00038000L |
|---|
| 11159 | #define BIF_CFG_DEV2_EPF3_PCIE_PWR_BUDGET_DATA__POWER_RAIL_MASK 0x001C0000L |
|---|
| 11160 | //BIF_CFG_DEV2_EPF3_PCIE_PWR_BUDGET_CAP |
|---|
| 11161 | #define BIF_CFG_DEV2_EPF3_PCIE_PWR_BUDGET_CAP__SYSTEM_ALLOCATED__SHIFT 0x0 |
|---|
| 11162 | #define BIF_CFG_DEV2_EPF3_PCIE_PWR_BUDGET_CAP__SYSTEM_ALLOCATED_MASK 0x01L |
|---|
| 11163 | //BIF_CFG_DEV2_EPF3_PCIE_DPA_ENH_CAP_LIST |
|---|
| 11164 | #define BIF_CFG_DEV2_EPF3_PCIE_DPA_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 11165 | #define BIF_CFG_DEV2_EPF3_PCIE_DPA_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 11166 | #define BIF_CFG_DEV2_EPF3_PCIE_DPA_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 11167 | #define BIF_CFG_DEV2_EPF3_PCIE_DPA_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 11168 | #define BIF_CFG_DEV2_EPF3_PCIE_DPA_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 11169 | #define BIF_CFG_DEV2_EPF3_PCIE_DPA_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 11170 | //BIF_CFG_DEV2_EPF3_PCIE_DPA_CAP |
|---|
| 11171 | #define BIF_CFG_DEV2_EPF3_PCIE_DPA_CAP__SUBSTATE_MAX__SHIFT 0x0 |
|---|
| 11172 | #define BIF_CFG_DEV2_EPF3_PCIE_DPA_CAP__TRANS_LAT_UNIT__SHIFT 0x8 |
|---|
| 11173 | #define BIF_CFG_DEV2_EPF3_PCIE_DPA_CAP__PWR_ALLOC_SCALE__SHIFT 0xc |
|---|
| 11174 | #define BIF_CFG_DEV2_EPF3_PCIE_DPA_CAP__TRANS_LAT_VAL_0__SHIFT 0x10 |
|---|
| 11175 | #define BIF_CFG_DEV2_EPF3_PCIE_DPA_CAP__TRANS_LAT_VAL_1__SHIFT 0x18 |
|---|
| 11176 | #define BIF_CFG_DEV2_EPF3_PCIE_DPA_CAP__SUBSTATE_MAX_MASK 0x0000001FL |
|---|
| 11177 | #define BIF_CFG_DEV2_EPF3_PCIE_DPA_CAP__TRANS_LAT_UNIT_MASK 0x00000300L |
|---|
| 11178 | #define BIF_CFG_DEV2_EPF3_PCIE_DPA_CAP__PWR_ALLOC_SCALE_MASK 0x00003000L |
|---|
| 11179 | #define BIF_CFG_DEV2_EPF3_PCIE_DPA_CAP__TRANS_LAT_VAL_0_MASK 0x00FF0000L |
|---|
| 11180 | #define BIF_CFG_DEV2_EPF3_PCIE_DPA_CAP__TRANS_LAT_VAL_1_MASK 0xFF000000L |
|---|
| 11181 | //BIF_CFG_DEV2_EPF3_PCIE_DPA_LATENCY_INDICATOR |
|---|
| 11182 | #define BIF_CFG_DEV2_EPF3_PCIE_DPA_LATENCY_INDICATOR__TRANS_LAT_INDICATOR_BITS__SHIFT 0x0 |
|---|
| 11183 | #define BIF_CFG_DEV2_EPF3_PCIE_DPA_LATENCY_INDICATOR__TRANS_LAT_INDICATOR_BITS_MASK 0x000000FFL |
|---|
| 11184 | //BIF_CFG_DEV2_EPF3_PCIE_DPA_STATUS |
|---|
| 11185 | #define BIF_CFG_DEV2_EPF3_PCIE_DPA_STATUS__SUBSTATE_STATUS__SHIFT 0x0 |
|---|
| 11186 | #define BIF_CFG_DEV2_EPF3_PCIE_DPA_STATUS__SUBSTATE_CNTL_ENABLED__SHIFT 0x8 |
|---|
| 11187 | #define BIF_CFG_DEV2_EPF3_PCIE_DPA_STATUS__SUBSTATE_STATUS_MASK 0x001FL |
|---|
| 11188 | #define BIF_CFG_DEV2_EPF3_PCIE_DPA_STATUS__SUBSTATE_CNTL_ENABLED_MASK 0x0100L |
|---|
| 11189 | //BIF_CFG_DEV2_EPF3_PCIE_DPA_CNTL |
|---|
| 11190 | #define BIF_CFG_DEV2_EPF3_PCIE_DPA_CNTL__SUBSTATE_CNTL__SHIFT 0x0 |
|---|
| 11191 | #define BIF_CFG_DEV2_EPF3_PCIE_DPA_CNTL__SUBSTATE_CNTL_MASK 0x001FL |
|---|
| 11192 | //BIF_CFG_DEV2_EPF3_PCIE_DPA_SUBSTATE_PWR_ALLOC_0 |
|---|
| 11193 | #define BIF_CFG_DEV2_EPF3_PCIE_DPA_SUBSTATE_PWR_ALLOC_0__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 11194 | #define BIF_CFG_DEV2_EPF3_PCIE_DPA_SUBSTATE_PWR_ALLOC_0__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 11195 | //BIF_CFG_DEV2_EPF3_PCIE_DPA_SUBSTATE_PWR_ALLOC_1 |
|---|
| 11196 | #define BIF_CFG_DEV2_EPF3_PCIE_DPA_SUBSTATE_PWR_ALLOC_1__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 11197 | #define BIF_CFG_DEV2_EPF3_PCIE_DPA_SUBSTATE_PWR_ALLOC_1__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 11198 | //BIF_CFG_DEV2_EPF3_PCIE_DPA_SUBSTATE_PWR_ALLOC_2 |
|---|
| 11199 | #define BIF_CFG_DEV2_EPF3_PCIE_DPA_SUBSTATE_PWR_ALLOC_2__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 11200 | #define BIF_CFG_DEV2_EPF3_PCIE_DPA_SUBSTATE_PWR_ALLOC_2__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 11201 | //BIF_CFG_DEV2_EPF3_PCIE_DPA_SUBSTATE_PWR_ALLOC_3 |
|---|
| 11202 | #define BIF_CFG_DEV2_EPF3_PCIE_DPA_SUBSTATE_PWR_ALLOC_3__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 11203 | #define BIF_CFG_DEV2_EPF3_PCIE_DPA_SUBSTATE_PWR_ALLOC_3__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 11204 | //BIF_CFG_DEV2_EPF3_PCIE_DPA_SUBSTATE_PWR_ALLOC_4 |
|---|
| 11205 | #define BIF_CFG_DEV2_EPF3_PCIE_DPA_SUBSTATE_PWR_ALLOC_4__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 11206 | #define BIF_CFG_DEV2_EPF3_PCIE_DPA_SUBSTATE_PWR_ALLOC_4__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 11207 | //BIF_CFG_DEV2_EPF3_PCIE_DPA_SUBSTATE_PWR_ALLOC_5 |
|---|
| 11208 | #define BIF_CFG_DEV2_EPF3_PCIE_DPA_SUBSTATE_PWR_ALLOC_5__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 11209 | #define BIF_CFG_DEV2_EPF3_PCIE_DPA_SUBSTATE_PWR_ALLOC_5__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 11210 | //BIF_CFG_DEV2_EPF3_PCIE_DPA_SUBSTATE_PWR_ALLOC_6 |
|---|
| 11211 | #define BIF_CFG_DEV2_EPF3_PCIE_DPA_SUBSTATE_PWR_ALLOC_6__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 11212 | #define BIF_CFG_DEV2_EPF3_PCIE_DPA_SUBSTATE_PWR_ALLOC_6__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 11213 | //BIF_CFG_DEV2_EPF3_PCIE_DPA_SUBSTATE_PWR_ALLOC_7 |
|---|
| 11214 | #define BIF_CFG_DEV2_EPF3_PCIE_DPA_SUBSTATE_PWR_ALLOC_7__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 11215 | #define BIF_CFG_DEV2_EPF3_PCIE_DPA_SUBSTATE_PWR_ALLOC_7__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 11216 | //BIF_CFG_DEV2_EPF3_PCIE_ACS_ENH_CAP_LIST |
|---|
| 11217 | #define BIF_CFG_DEV2_EPF3_PCIE_ACS_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 11218 | #define BIF_CFG_DEV2_EPF3_PCIE_ACS_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 11219 | #define BIF_CFG_DEV2_EPF3_PCIE_ACS_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 11220 | #define BIF_CFG_DEV2_EPF3_PCIE_ACS_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 11221 | #define BIF_CFG_DEV2_EPF3_PCIE_ACS_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 11222 | #define BIF_CFG_DEV2_EPF3_PCIE_ACS_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 11223 | //BIF_CFG_DEV2_EPF3_PCIE_ACS_CAP |
|---|
| 11224 | #define BIF_CFG_DEV2_EPF3_PCIE_ACS_CAP__SOURCE_VALIDATION__SHIFT 0x0 |
|---|
| 11225 | #define BIF_CFG_DEV2_EPF3_PCIE_ACS_CAP__TRANSLATION_BLOCKING__SHIFT 0x1 |
|---|
| 11226 | #define BIF_CFG_DEV2_EPF3_PCIE_ACS_CAP__P2P_REQUEST_REDIRECT__SHIFT 0x2 |
|---|
| 11227 | #define BIF_CFG_DEV2_EPF3_PCIE_ACS_CAP__P2P_COMPLETION_REDIRECT__SHIFT 0x3 |
|---|
| 11228 | #define BIF_CFG_DEV2_EPF3_PCIE_ACS_CAP__UPSTREAM_FORWARDING__SHIFT 0x4 |
|---|
| 11229 | #define BIF_CFG_DEV2_EPF3_PCIE_ACS_CAP__P2P_EGRESS_CONTROL__SHIFT 0x5 |
|---|
| 11230 | #define BIF_CFG_DEV2_EPF3_PCIE_ACS_CAP__DIRECT_TRANSLATED_P2P__SHIFT 0x6 |
|---|
| 11231 | #define BIF_CFG_DEV2_EPF3_PCIE_ACS_CAP__EGRESS_CONTROL_VECTOR_SIZE__SHIFT 0x8 |
|---|
| 11232 | #define BIF_CFG_DEV2_EPF3_PCIE_ACS_CAP__SOURCE_VALIDATION_MASK 0x0001L |
|---|
| 11233 | #define BIF_CFG_DEV2_EPF3_PCIE_ACS_CAP__TRANSLATION_BLOCKING_MASK 0x0002L |
|---|
| 11234 | #define BIF_CFG_DEV2_EPF3_PCIE_ACS_CAP__P2P_REQUEST_REDIRECT_MASK 0x0004L |
|---|
| 11235 | #define BIF_CFG_DEV2_EPF3_PCIE_ACS_CAP__P2P_COMPLETION_REDIRECT_MASK 0x0008L |
|---|
| 11236 | #define BIF_CFG_DEV2_EPF3_PCIE_ACS_CAP__UPSTREAM_FORWARDING_MASK 0x0010L |
|---|
| 11237 | #define BIF_CFG_DEV2_EPF3_PCIE_ACS_CAP__P2P_EGRESS_CONTROL_MASK 0x0020L |
|---|
| 11238 | #define BIF_CFG_DEV2_EPF3_PCIE_ACS_CAP__DIRECT_TRANSLATED_P2P_MASK 0x0040L |
|---|
| 11239 | #define BIF_CFG_DEV2_EPF3_PCIE_ACS_CAP__EGRESS_CONTROL_VECTOR_SIZE_MASK 0xFF00L |
|---|
| 11240 | //BIF_CFG_DEV2_EPF3_PCIE_ACS_CNTL |
|---|
| 11241 | #define BIF_CFG_DEV2_EPF3_PCIE_ACS_CNTL__SOURCE_VALIDATION_EN__SHIFT 0x0 |
|---|
| 11242 | #define BIF_CFG_DEV2_EPF3_PCIE_ACS_CNTL__TRANSLATION_BLOCKING_EN__SHIFT 0x1 |
|---|
| 11243 | #define BIF_CFG_DEV2_EPF3_PCIE_ACS_CNTL__P2P_REQUEST_REDIRECT_EN__SHIFT 0x2 |
|---|
| 11244 | #define BIF_CFG_DEV2_EPF3_PCIE_ACS_CNTL__P2P_COMPLETION_REDIRECT_EN__SHIFT 0x3 |
|---|
| 11245 | #define BIF_CFG_DEV2_EPF3_PCIE_ACS_CNTL__UPSTREAM_FORWARDING_EN__SHIFT 0x4 |
|---|
| 11246 | #define BIF_CFG_DEV2_EPF3_PCIE_ACS_CNTL__P2P_EGRESS_CONTROL_EN__SHIFT 0x5 |
|---|
| 11247 | #define BIF_CFG_DEV2_EPF3_PCIE_ACS_CNTL__DIRECT_TRANSLATED_P2P_EN__SHIFT 0x6 |
|---|
| 11248 | #define BIF_CFG_DEV2_EPF3_PCIE_ACS_CNTL__SOURCE_VALIDATION_EN_MASK 0x0001L |
|---|
| 11249 | #define BIF_CFG_DEV2_EPF3_PCIE_ACS_CNTL__TRANSLATION_BLOCKING_EN_MASK 0x0002L |
|---|
| 11250 | #define BIF_CFG_DEV2_EPF3_PCIE_ACS_CNTL__P2P_REQUEST_REDIRECT_EN_MASK 0x0004L |
|---|
| 11251 | #define BIF_CFG_DEV2_EPF3_PCIE_ACS_CNTL__P2P_COMPLETION_REDIRECT_EN_MASK 0x0008L |
|---|
| 11252 | #define BIF_CFG_DEV2_EPF3_PCIE_ACS_CNTL__UPSTREAM_FORWARDING_EN_MASK 0x0010L |
|---|
| 11253 | #define BIF_CFG_DEV2_EPF3_PCIE_ACS_CNTL__P2P_EGRESS_CONTROL_EN_MASK 0x0020L |
|---|
| 11254 | #define BIF_CFG_DEV2_EPF3_PCIE_ACS_CNTL__DIRECT_TRANSLATED_P2P_EN_MASK 0x0040L |
|---|
| 11255 | //BIF_CFG_DEV2_EPF3_PCIE_PASID_ENH_CAP_LIST |
|---|
| 11256 | #define BIF_CFG_DEV2_EPF3_PCIE_PASID_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 11257 | #define BIF_CFG_DEV2_EPF3_PCIE_PASID_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 11258 | #define BIF_CFG_DEV2_EPF3_PCIE_PASID_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 11259 | #define BIF_CFG_DEV2_EPF3_PCIE_PASID_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 11260 | #define BIF_CFG_DEV2_EPF3_PCIE_PASID_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 11261 | #define BIF_CFG_DEV2_EPF3_PCIE_PASID_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 11262 | //BIF_CFG_DEV2_EPF3_PCIE_PASID_CAP |
|---|
| 11263 | #define BIF_CFG_DEV2_EPF3_PCIE_PASID_CAP__PASID_EXE_PERMISSION_SUPPORTED__SHIFT 0x1 |
|---|
| 11264 | #define BIF_CFG_DEV2_EPF3_PCIE_PASID_CAP__PASID_PRIV_MODE_SUPPORTED__SHIFT 0x2 |
|---|
| 11265 | #define BIF_CFG_DEV2_EPF3_PCIE_PASID_CAP__MAX_PASID_WIDTH__SHIFT 0x8 |
|---|
| 11266 | #define BIF_CFG_DEV2_EPF3_PCIE_PASID_CAP__PASID_EXE_PERMISSION_SUPPORTED_MASK 0x0002L |
|---|
| 11267 | #define BIF_CFG_DEV2_EPF3_PCIE_PASID_CAP__PASID_PRIV_MODE_SUPPORTED_MASK 0x0004L |
|---|
| 11268 | #define BIF_CFG_DEV2_EPF3_PCIE_PASID_CAP__MAX_PASID_WIDTH_MASK 0x1F00L |
|---|
| 11269 | //BIF_CFG_DEV2_EPF3_PCIE_PASID_CNTL |
|---|
| 11270 | #define BIF_CFG_DEV2_EPF3_PCIE_PASID_CNTL__PASID_ENABLE__SHIFT 0x0 |
|---|
| 11271 | #define BIF_CFG_DEV2_EPF3_PCIE_PASID_CNTL__PASID_EXE_PERMISSION_ENABLE__SHIFT 0x1 |
|---|
| 11272 | #define BIF_CFG_DEV2_EPF3_PCIE_PASID_CNTL__PASID_PRIV_MODE_SUPPORTED_ENABLE__SHIFT 0x2 |
|---|
| 11273 | #define BIF_CFG_DEV2_EPF3_PCIE_PASID_CNTL__PASID_ENABLE_MASK 0x0001L |
|---|
| 11274 | #define BIF_CFG_DEV2_EPF3_PCIE_PASID_CNTL__PASID_EXE_PERMISSION_ENABLE_MASK 0x0002L |
|---|
| 11275 | #define BIF_CFG_DEV2_EPF3_PCIE_PASID_CNTL__PASID_PRIV_MODE_SUPPORTED_ENABLE_MASK 0x0004L |
|---|
| 11276 | //BIF_CFG_DEV2_EPF3_PCIE_ARI_ENH_CAP_LIST |
|---|
| 11277 | #define BIF_CFG_DEV2_EPF3_PCIE_ARI_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 11278 | #define BIF_CFG_DEV2_EPF3_PCIE_ARI_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 11279 | #define BIF_CFG_DEV2_EPF3_PCIE_ARI_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 11280 | #define BIF_CFG_DEV2_EPF3_PCIE_ARI_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 11281 | #define BIF_CFG_DEV2_EPF3_PCIE_ARI_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 11282 | #define BIF_CFG_DEV2_EPF3_PCIE_ARI_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 11283 | //BIF_CFG_DEV2_EPF3_PCIE_ARI_CAP |
|---|
| 11284 | #define BIF_CFG_DEV2_EPF3_PCIE_ARI_CAP__ARI_MFVC_FUNC_GROUPS_CAP__SHIFT 0x0 |
|---|
| 11285 | #define BIF_CFG_DEV2_EPF3_PCIE_ARI_CAP__ARI_ACS_FUNC_GROUPS_CAP__SHIFT 0x1 |
|---|
| 11286 | #define BIF_CFG_DEV2_EPF3_PCIE_ARI_CAP__ARI_NEXT_FUNC_NUM__SHIFT 0x8 |
|---|
| 11287 | #define BIF_CFG_DEV2_EPF3_PCIE_ARI_CAP__ARI_MFVC_FUNC_GROUPS_CAP_MASK 0x0001L |
|---|
| 11288 | #define BIF_CFG_DEV2_EPF3_PCIE_ARI_CAP__ARI_ACS_FUNC_GROUPS_CAP_MASK 0x0002L |
|---|
| 11289 | #define BIF_CFG_DEV2_EPF3_PCIE_ARI_CAP__ARI_NEXT_FUNC_NUM_MASK 0xFF00L |
|---|
| 11290 | //BIF_CFG_DEV2_EPF3_PCIE_ARI_CNTL |
|---|
| 11291 | #define BIF_CFG_DEV2_EPF3_PCIE_ARI_CNTL__ARI_MFVC_FUNC_GROUPS_EN__SHIFT 0x0 |
|---|
| 11292 | #define BIF_CFG_DEV2_EPF3_PCIE_ARI_CNTL__ARI_ACS_FUNC_GROUPS_EN__SHIFT 0x1 |
|---|
| 11293 | #define BIF_CFG_DEV2_EPF3_PCIE_ARI_CNTL__ARI_FUNCTION_GROUP__SHIFT 0x4 |
|---|
| 11294 | #define BIF_CFG_DEV2_EPF3_PCIE_ARI_CNTL__ARI_MFVC_FUNC_GROUPS_EN_MASK 0x0001L |
|---|
| 11295 | #define BIF_CFG_DEV2_EPF3_PCIE_ARI_CNTL__ARI_ACS_FUNC_GROUPS_EN_MASK 0x0002L |
|---|
| 11296 | #define BIF_CFG_DEV2_EPF3_PCIE_ARI_CNTL__ARI_FUNCTION_GROUP_MASK 0x0070L |
|---|
| 11297 | |
|---|
| 11298 | |
|---|
| 11299 | // addressBlock: nbio_nbif0_bif_cfg_dev2_epf4_bifcfgdecp |
|---|
| 11300 | //BIF_CFG_DEV2_EPF4_VENDOR_ID |
|---|
| 11301 | #define BIF_CFG_DEV2_EPF4_VENDOR_ID__VENDOR_ID__SHIFT 0x0 |
|---|
| 11302 | #define BIF_CFG_DEV2_EPF4_VENDOR_ID__VENDOR_ID_MASK 0xFFFFL |
|---|
| 11303 | //BIF_CFG_DEV2_EPF4_DEVICE_ID |
|---|
| 11304 | #define BIF_CFG_DEV2_EPF4_DEVICE_ID__DEVICE_ID__SHIFT 0x0 |
|---|
| 11305 | #define BIF_CFG_DEV2_EPF4_DEVICE_ID__DEVICE_ID_MASK 0xFFFFL |
|---|
| 11306 | //BIF_CFG_DEV2_EPF4_COMMAND |
|---|
| 11307 | #define BIF_CFG_DEV2_EPF4_COMMAND__IO_ACCESS_EN__SHIFT 0x0 |
|---|
| 11308 | #define BIF_CFG_DEV2_EPF4_COMMAND__MEM_ACCESS_EN__SHIFT 0x1 |
|---|
| 11309 | #define BIF_CFG_DEV2_EPF4_COMMAND__BUS_MASTER_EN__SHIFT 0x2 |
|---|
| 11310 | #define BIF_CFG_DEV2_EPF4_COMMAND__SPECIAL_CYCLE_EN__SHIFT 0x3 |
|---|
| 11311 | #define BIF_CFG_DEV2_EPF4_COMMAND__MEM_WRITE_INVALIDATE_EN__SHIFT 0x4 |
|---|
| 11312 | #define BIF_CFG_DEV2_EPF4_COMMAND__PAL_SNOOP_EN__SHIFT 0x5 |
|---|
| 11313 | #define BIF_CFG_DEV2_EPF4_COMMAND__PARITY_ERROR_RESPONSE__SHIFT 0x6 |
|---|
| 11314 | #define BIF_CFG_DEV2_EPF4_COMMAND__AD_STEPPING__SHIFT 0x7 |
|---|
| 11315 | #define BIF_CFG_DEV2_EPF4_COMMAND__SERR_EN__SHIFT 0x8 |
|---|
| 11316 | #define BIF_CFG_DEV2_EPF4_COMMAND__FAST_B2B_EN__SHIFT 0x9 |
|---|
| 11317 | #define BIF_CFG_DEV2_EPF4_COMMAND__INT_DIS__SHIFT 0xa |
|---|
| 11318 | #define BIF_CFG_DEV2_EPF4_COMMAND__IO_ACCESS_EN_MASK 0x0001L |
|---|
| 11319 | #define BIF_CFG_DEV2_EPF4_COMMAND__MEM_ACCESS_EN_MASK 0x0002L |
|---|
| 11320 | #define BIF_CFG_DEV2_EPF4_COMMAND__BUS_MASTER_EN_MASK 0x0004L |
|---|
| 11321 | #define BIF_CFG_DEV2_EPF4_COMMAND__SPECIAL_CYCLE_EN_MASK 0x0008L |
|---|
| 11322 | #define BIF_CFG_DEV2_EPF4_COMMAND__MEM_WRITE_INVALIDATE_EN_MASK 0x0010L |
|---|
| 11323 | #define BIF_CFG_DEV2_EPF4_COMMAND__PAL_SNOOP_EN_MASK 0x0020L |
|---|
| 11324 | #define BIF_CFG_DEV2_EPF4_COMMAND__PARITY_ERROR_RESPONSE_MASK 0x0040L |
|---|
| 11325 | #define BIF_CFG_DEV2_EPF4_COMMAND__AD_STEPPING_MASK 0x0080L |
|---|
| 11326 | #define BIF_CFG_DEV2_EPF4_COMMAND__SERR_EN_MASK 0x0100L |
|---|
| 11327 | #define BIF_CFG_DEV2_EPF4_COMMAND__FAST_B2B_EN_MASK 0x0200L |
|---|
| 11328 | #define BIF_CFG_DEV2_EPF4_COMMAND__INT_DIS_MASK 0x0400L |
|---|
| 11329 | //BIF_CFG_DEV2_EPF4_REVISION_ID |
|---|
| 11330 | #define BIF_CFG_DEV2_EPF4_REVISION_ID__MINOR_REV_ID__SHIFT 0x0 |
|---|
| 11331 | #define BIF_CFG_DEV2_EPF4_REVISION_ID__MAJOR_REV_ID__SHIFT 0x4 |
|---|
| 11332 | #define BIF_CFG_DEV2_EPF4_REVISION_ID__MINOR_REV_ID_MASK 0x0FL |
|---|
| 11333 | #define BIF_CFG_DEV2_EPF4_REVISION_ID__MAJOR_REV_ID_MASK 0xF0L |
|---|
| 11334 | //BIF_CFG_DEV2_EPF4_PROG_INTERFACE |
|---|
| 11335 | #define BIF_CFG_DEV2_EPF4_PROG_INTERFACE__PROG_INTERFACE__SHIFT 0x0 |
|---|
| 11336 | #define BIF_CFG_DEV2_EPF4_PROG_INTERFACE__PROG_INTERFACE_MASK 0xFFL |
|---|
| 11337 | //BIF_CFG_DEV2_EPF4_SUB_CLASS |
|---|
| 11338 | #define BIF_CFG_DEV2_EPF4_SUB_CLASS__SUB_CLASS__SHIFT 0x0 |
|---|
| 11339 | #define BIF_CFG_DEV2_EPF4_SUB_CLASS__SUB_CLASS_MASK 0xFFL |
|---|
| 11340 | //BIF_CFG_DEV2_EPF4_BASE_CLASS |
|---|
| 11341 | #define BIF_CFG_DEV2_EPF4_BASE_CLASS__BASE_CLASS__SHIFT 0x0 |
|---|
| 11342 | #define BIF_CFG_DEV2_EPF4_BASE_CLASS__BASE_CLASS_MASK 0xFFL |
|---|
| 11343 | //BIF_CFG_DEV2_EPF4_CACHE_LINE |
|---|
| 11344 | #define BIF_CFG_DEV2_EPF4_CACHE_LINE__CACHE_LINE_SIZE__SHIFT 0x0 |
|---|
| 11345 | #define BIF_CFG_DEV2_EPF4_CACHE_LINE__CACHE_LINE_SIZE_MASK 0xFFL |
|---|
| 11346 | //BIF_CFG_DEV2_EPF4_LATENCY |
|---|
| 11347 | #define BIF_CFG_DEV2_EPF4_LATENCY__LATENCY_TIMER__SHIFT 0x0 |
|---|
| 11348 | #define BIF_CFG_DEV2_EPF4_LATENCY__LATENCY_TIMER_MASK 0xFFL |
|---|
| 11349 | //BIF_CFG_DEV2_EPF4_HEADER |
|---|
| 11350 | #define 0x0 |
|---|
| 11351 | #define 0x7 |
|---|
| 11352 | #define 0x7FL |
|---|
| 11353 | #define 0x80L |
|---|
| 11354 | //BIF_CFG_DEV2_EPF4_BIST |
|---|
| 11355 | #define BIF_CFG_DEV2_EPF4_BIST__BIST_COMP__SHIFT 0x0 |
|---|
| 11356 | #define BIF_CFG_DEV2_EPF4_BIST__BIST_STRT__SHIFT 0x6 |
|---|
| 11357 | #define BIF_CFG_DEV2_EPF4_BIST__BIST_CAP__SHIFT 0x7 |
|---|
| 11358 | #define BIF_CFG_DEV2_EPF4_BIST__BIST_COMP_MASK 0x0FL |
|---|
| 11359 | #define BIF_CFG_DEV2_EPF4_BIST__BIST_STRT_MASK 0x40L |
|---|
| 11360 | #define BIF_CFG_DEV2_EPF4_BIST__BIST_CAP_MASK 0x80L |
|---|
| 11361 | //BIF_CFG_DEV2_EPF4_BASE_ADDR_1 |
|---|
| 11362 | #define BIF_CFG_DEV2_EPF4_BASE_ADDR_1__BASE_ADDR__SHIFT 0x0 |
|---|
| 11363 | #define BIF_CFG_DEV2_EPF4_BASE_ADDR_1__BASE_ADDR_MASK 0xFFFFFFFFL |
|---|
| 11364 | //BIF_CFG_DEV2_EPF4_BASE_ADDR_2 |
|---|
| 11365 | #define BIF_CFG_DEV2_EPF4_BASE_ADDR_2__BASE_ADDR__SHIFT 0x0 |
|---|
| 11366 | #define BIF_CFG_DEV2_EPF4_BASE_ADDR_2__BASE_ADDR_MASK 0xFFFFFFFFL |
|---|
| 11367 | //BIF_CFG_DEV2_EPF4_BASE_ADDR_3 |
|---|
| 11368 | #define BIF_CFG_DEV2_EPF4_BASE_ADDR_3__BASE_ADDR__SHIFT 0x0 |
|---|
| 11369 | #define BIF_CFG_DEV2_EPF4_BASE_ADDR_3__BASE_ADDR_MASK 0xFFFFFFFFL |
|---|
| 11370 | //BIF_CFG_DEV2_EPF4_BASE_ADDR_4 |
|---|
| 11371 | #define BIF_CFG_DEV2_EPF4_BASE_ADDR_4__BASE_ADDR__SHIFT 0x0 |
|---|
| 11372 | #define BIF_CFG_DEV2_EPF4_BASE_ADDR_4__BASE_ADDR_MASK 0xFFFFFFFFL |
|---|
| 11373 | //BIF_CFG_DEV2_EPF4_BASE_ADDR_5 |
|---|
| 11374 | #define BIF_CFG_DEV2_EPF4_BASE_ADDR_5__BASE_ADDR__SHIFT 0x0 |
|---|
| 11375 | #define BIF_CFG_DEV2_EPF4_BASE_ADDR_5__BASE_ADDR_MASK 0xFFFFFFFFL |
|---|
| 11376 | //BIF_CFG_DEV2_EPF4_BASE_ADDR_6 |
|---|
| 11377 | #define BIF_CFG_DEV2_EPF4_BASE_ADDR_6__BASE_ADDR__SHIFT 0x0 |
|---|
| 11378 | #define BIF_CFG_DEV2_EPF4_BASE_ADDR_6__BASE_ADDR_MASK 0xFFFFFFFFL |
|---|
| 11379 | //BIF_CFG_DEV2_EPF4_ADAPTER_ID |
|---|
| 11380 | #define BIF_CFG_DEV2_EPF4_ADAPTER_ID__SUBSYSTEM_VENDOR_ID__SHIFT 0x0 |
|---|
| 11381 | #define BIF_CFG_DEV2_EPF4_ADAPTER_ID__SUBSYSTEM_ID__SHIFT 0x10 |
|---|
| 11382 | #define BIF_CFG_DEV2_EPF4_ADAPTER_ID__SUBSYSTEM_VENDOR_ID_MASK 0x0000FFFFL |
|---|
| 11383 | #define BIF_CFG_DEV2_EPF4_ADAPTER_ID__SUBSYSTEM_ID_MASK 0xFFFF0000L |
|---|
| 11384 | //BIF_CFG_DEV2_EPF4_ROM_BASE_ADDR |
|---|
| 11385 | #define BIF_CFG_DEV2_EPF4_ROM_BASE_ADDR__BASE_ADDR__SHIFT 0x0 |
|---|
| 11386 | #define BIF_CFG_DEV2_EPF4_ROM_BASE_ADDR__BASE_ADDR_MASK 0xFFFFFFFFL |
|---|
| 11387 | //BIF_CFG_DEV2_EPF4_CAP_PTR |
|---|
| 11388 | #define BIF_CFG_DEV2_EPF4_CAP_PTR__CAP_PTR__SHIFT 0x0 |
|---|
| 11389 | #define BIF_CFG_DEV2_EPF4_CAP_PTR__CAP_PTR_MASK 0xFFL |
|---|
| 11390 | //BIF_CFG_DEV2_EPF4_INTERRUPT_LINE |
|---|
| 11391 | #define BIF_CFG_DEV2_EPF4_INTERRUPT_LINE__INTERRUPT_LINE__SHIFT 0x0 |
|---|
| 11392 | #define BIF_CFG_DEV2_EPF4_INTERRUPT_LINE__INTERRUPT_LINE_MASK 0xFFL |
|---|
| 11393 | //BIF_CFG_DEV2_EPF4_INTERRUPT_PIN |
|---|
| 11394 | #define BIF_CFG_DEV2_EPF4_INTERRUPT_PIN__INTERRUPT_PIN__SHIFT 0x0 |
|---|
| 11395 | #define BIF_CFG_DEV2_EPF4_INTERRUPT_PIN__INTERRUPT_PIN_MASK 0xFFL |
|---|
| 11396 | //BIF_CFG_DEV2_EPF4_MIN_GRANT |
|---|
| 11397 | #define BIF_CFG_DEV2_EPF4_MIN_GRANT__MIN_GNT__SHIFT 0x0 |
|---|
| 11398 | #define BIF_CFG_DEV2_EPF4_MIN_GRANT__MIN_GNT_MASK 0xFFL |
|---|
| 11399 | //BIF_CFG_DEV2_EPF4_MAX_LATENCY |
|---|
| 11400 | #define BIF_CFG_DEV2_EPF4_MAX_LATENCY__MAX_LAT__SHIFT 0x0 |
|---|
| 11401 | #define BIF_CFG_DEV2_EPF4_MAX_LATENCY__MAX_LAT_MASK 0xFFL |
|---|
| 11402 | //BIF_CFG_DEV2_EPF4_VENDOR_CAP_LIST |
|---|
| 11403 | #define BIF_CFG_DEV2_EPF4_VENDOR_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 11404 | #define BIF_CFG_DEV2_EPF4_VENDOR_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
|---|
| 11405 | #define BIF_CFG_DEV2_EPF4_VENDOR_CAP_LIST__LENGTH__SHIFT 0x10 |
|---|
| 11406 | #define BIF_CFG_DEV2_EPF4_VENDOR_CAP_LIST__CAP_ID_MASK 0x000000FFL |
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| 11407 | #define BIF_CFG_DEV2_EPF4_VENDOR_CAP_LIST__NEXT_PTR_MASK 0x0000FF00L |
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| 11408 | #define BIF_CFG_DEV2_EPF4_VENDOR_CAP_LIST__LENGTH_MASK 0x00FF0000L |
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| 11430 | #define BIF_CFG_DEV2_EPF4_PMI_STATUS_CNTL__B2_B3_SUPPORT_MASK 0x00400000L |
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| 11431 | #define BIF_CFG_DEV2_EPF4_PMI_STATUS_CNTL__BUS_PWR_EN_MASK 0x00800000L |
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| 11445 | #define BIF_CFG_DEV2_EPF4_PCIE_CAP__SLOT_IMPLEMENTED_MASK 0x0100L |
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| 11446 | #define BIF_CFG_DEV2_EPF4_PCIE_CAP__INT_MESSAGE_NUM_MASK 0x3E00L |
|---|
| 11447 | //BIF_CFG_DEV2_EPF4_DEVICE_CAP |
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| 11448 | #define BIF_CFG_DEV2_EPF4_DEVICE_CAP__MAX_PAYLOAD_SUPPORT__SHIFT 0x0 |
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|---|
| 11457 | #define BIF_CFG_DEV2_EPF4_DEVICE_CAP__MAX_PAYLOAD_SUPPORT_MASK 0x00000007L |
|---|
| 11458 | #define BIF_CFG_DEV2_EPF4_DEVICE_CAP__PHANTOM_FUNC_MASK 0x00000018L |
|---|
| 11459 | #define BIF_CFG_DEV2_EPF4_DEVICE_CAP__EXTENDED_TAG_MASK 0x00000020L |
|---|
| 11460 | #define BIF_CFG_DEV2_EPF4_DEVICE_CAP__L0S_ACCEPTABLE_LATENCY_MASK 0x000001C0L |
|---|
| 11461 | #define BIF_CFG_DEV2_EPF4_DEVICE_CAP__L1_ACCEPTABLE_LATENCY_MASK 0x00000E00L |
|---|
| 11462 | #define BIF_CFG_DEV2_EPF4_DEVICE_CAP__ROLE_BASED_ERR_REPORTING_MASK 0x00008000L |
|---|
| 11463 | #define BIF_CFG_DEV2_EPF4_DEVICE_CAP__CAPTURED_SLOT_POWER_LIMIT_MASK 0x03FC0000L |
|---|
| 11464 | #define BIF_CFG_DEV2_EPF4_DEVICE_CAP__CAPTURED_SLOT_POWER_SCALE_MASK 0x0C000000L |
|---|
| 11465 | #define BIF_CFG_DEV2_EPF4_DEVICE_CAP__FLR_CAPABLE_MASK 0x10000000L |
|---|
| 11466 | //BIF_CFG_DEV2_EPF4_DEVICE_CNTL |
|---|
| 11467 | #define BIF_CFG_DEV2_EPF4_DEVICE_CNTL__CORR_ERR_EN__SHIFT 0x0 |
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| 11469 | #define BIF_CFG_DEV2_EPF4_DEVICE_CNTL__FATAL_ERR_EN__SHIFT 0x2 |
|---|
| 11470 | #define BIF_CFG_DEV2_EPF4_DEVICE_CNTL__USR_REPORT_EN__SHIFT 0x3 |
|---|
| 11471 | #define BIF_CFG_DEV2_EPF4_DEVICE_CNTL__RELAXED_ORD_EN__SHIFT 0x4 |
|---|
| 11472 | #define BIF_CFG_DEV2_EPF4_DEVICE_CNTL__MAX_PAYLOAD_SIZE__SHIFT 0x5 |
|---|
| 11473 | #define BIF_CFG_DEV2_EPF4_DEVICE_CNTL__EXTENDED_TAG_EN__SHIFT 0x8 |
|---|
| 11474 | #define BIF_CFG_DEV2_EPF4_DEVICE_CNTL__PHANTOM_FUNC_EN__SHIFT 0x9 |
|---|
| 11475 | #define BIF_CFG_DEV2_EPF4_DEVICE_CNTL__AUX_POWER_PM_EN__SHIFT 0xa |
|---|
| 11476 | #define BIF_CFG_DEV2_EPF4_DEVICE_CNTL__NO_SNOOP_EN__SHIFT 0xb |
|---|
| 11477 | #define BIF_CFG_DEV2_EPF4_DEVICE_CNTL__MAX_READ_REQUEST_SIZE__SHIFT 0xc |
|---|
| 11478 | #define BIF_CFG_DEV2_EPF4_DEVICE_CNTL__INITIATE_FLR__SHIFT 0xf |
|---|
| 11479 | #define BIF_CFG_DEV2_EPF4_DEVICE_CNTL__CORR_ERR_EN_MASK 0x0001L |
|---|
| 11480 | #define BIF_CFG_DEV2_EPF4_DEVICE_CNTL__NON_FATAL_ERR_EN_MASK 0x0002L |
|---|
| 11481 | #define BIF_CFG_DEV2_EPF4_DEVICE_CNTL__FATAL_ERR_EN_MASK 0x0004L |
|---|
| 11482 | #define BIF_CFG_DEV2_EPF4_DEVICE_CNTL__USR_REPORT_EN_MASK 0x0008L |
|---|
| 11483 | #define BIF_CFG_DEV2_EPF4_DEVICE_CNTL__RELAXED_ORD_EN_MASK 0x0010L |
|---|
| 11484 | #define BIF_CFG_DEV2_EPF4_DEVICE_CNTL__MAX_PAYLOAD_SIZE_MASK 0x00E0L |
|---|
| 11485 | #define BIF_CFG_DEV2_EPF4_DEVICE_CNTL__EXTENDED_TAG_EN_MASK 0x0100L |
|---|
| 11486 | #define BIF_CFG_DEV2_EPF4_DEVICE_CNTL__PHANTOM_FUNC_EN_MASK 0x0200L |
|---|
| 11487 | #define BIF_CFG_DEV2_EPF4_DEVICE_CNTL__AUX_POWER_PM_EN_MASK 0x0400L |
|---|
| 11488 | #define BIF_CFG_DEV2_EPF4_DEVICE_CNTL__NO_SNOOP_EN_MASK 0x0800L |
|---|
| 11489 | #define BIF_CFG_DEV2_EPF4_DEVICE_CNTL__MAX_READ_REQUEST_SIZE_MASK 0x7000L |
|---|
| 11490 | #define BIF_CFG_DEV2_EPF4_DEVICE_CNTL__INITIATE_FLR_MASK 0x8000L |
|---|
| 11491 | //BIF_CFG_DEV2_EPF4_LINK_CAP |
|---|
| 11492 | #define BIF_CFG_DEV2_EPF4_LINK_CAP__LINK_SPEED__SHIFT 0x0 |
|---|
| 11493 | #define BIF_CFG_DEV2_EPF4_LINK_CAP__LINK_WIDTH__SHIFT 0x4 |
|---|
| 11494 | #define BIF_CFG_DEV2_EPF4_LINK_CAP__PM_SUPPORT__SHIFT 0xa |
|---|
| 11495 | #define BIF_CFG_DEV2_EPF4_LINK_CAP__L0S_EXIT_LATENCY__SHIFT 0xc |
|---|
| 11496 | #define BIF_CFG_DEV2_EPF4_LINK_CAP__L1_EXIT_LATENCY__SHIFT 0xf |
|---|
| 11497 | #define BIF_CFG_DEV2_EPF4_LINK_CAP__CLOCK_POWER_MANAGEMENT__SHIFT 0x12 |
|---|
| 11498 | #define BIF_CFG_DEV2_EPF4_LINK_CAP__SURPRISE_DOWN_ERR_REPORTING__SHIFT 0x13 |
|---|
| 11499 | #define BIF_CFG_DEV2_EPF4_LINK_CAP__DL_ACTIVE_REPORTING_CAPABLE__SHIFT 0x14 |
|---|
| 11500 | #define BIF_CFG_DEV2_EPF4_LINK_CAP__LINK_BW_NOTIFICATION_CAP__SHIFT 0x15 |
|---|
| 11501 | #define BIF_CFG_DEV2_EPF4_LINK_CAP__ASPM_OPTIONALITY_COMPLIANCE__SHIFT 0x16 |
|---|
| 11502 | #define BIF_CFG_DEV2_EPF4_LINK_CAP__PORT_NUMBER__SHIFT 0x18 |
|---|
| 11503 | #define BIF_CFG_DEV2_EPF4_LINK_CAP__LINK_SPEED_MASK 0x0000000FL |
|---|
| 11504 | #define BIF_CFG_DEV2_EPF4_LINK_CAP__LINK_WIDTH_MASK 0x000003F0L |
|---|
| 11505 | #define BIF_CFG_DEV2_EPF4_LINK_CAP__PM_SUPPORT_MASK 0x00000C00L |
|---|
| 11506 | #define BIF_CFG_DEV2_EPF4_LINK_CAP__L0S_EXIT_LATENCY_MASK 0x00007000L |
|---|
| 11507 | #define BIF_CFG_DEV2_EPF4_LINK_CAP__L1_EXIT_LATENCY_MASK 0x00038000L |
|---|
| 11508 | #define BIF_CFG_DEV2_EPF4_LINK_CAP__CLOCK_POWER_MANAGEMENT_MASK 0x00040000L |
|---|
| 11509 | #define BIF_CFG_DEV2_EPF4_LINK_CAP__SURPRISE_DOWN_ERR_REPORTING_MASK 0x00080000L |
|---|
| 11510 | #define BIF_CFG_DEV2_EPF4_LINK_CAP__DL_ACTIVE_REPORTING_CAPABLE_MASK 0x00100000L |
|---|
| 11511 | #define BIF_CFG_DEV2_EPF4_LINK_CAP__LINK_BW_NOTIFICATION_CAP_MASK 0x00200000L |
|---|
| 11512 | #define BIF_CFG_DEV2_EPF4_LINK_CAP__ASPM_OPTIONALITY_COMPLIANCE_MASK 0x00400000L |
|---|
| 11513 | #define BIF_CFG_DEV2_EPF4_LINK_CAP__PORT_NUMBER_MASK 0xFF000000L |
|---|
| 11514 | //BIF_CFG_DEV2_EPF4_LINK_STATUS |
|---|
| 11515 | #define BIF_CFG_DEV2_EPF4_LINK_STATUS__CURRENT_LINK_SPEED__SHIFT 0x0 |
|---|
| 11516 | #define BIF_CFG_DEV2_EPF4_LINK_STATUS__NEGOTIATED_LINK_WIDTH__SHIFT 0x4 |
|---|
| 11517 | #define BIF_CFG_DEV2_EPF4_LINK_STATUS__LINK_TRAINING__SHIFT 0xb |
|---|
| 11518 | #define BIF_CFG_DEV2_EPF4_LINK_STATUS__SLOT_CLOCK_CFG__SHIFT 0xc |
|---|
| 11519 | #define BIF_CFG_DEV2_EPF4_LINK_STATUS__DL_ACTIVE__SHIFT 0xd |
|---|
| 11520 | #define BIF_CFG_DEV2_EPF4_LINK_STATUS__LINK_BW_MANAGEMENT_STATUS__SHIFT 0xe |
|---|
| 11521 | #define BIF_CFG_DEV2_EPF4_LINK_STATUS__LINK_AUTONOMOUS_BW_STATUS__SHIFT 0xf |
|---|
| 11522 | #define BIF_CFG_DEV2_EPF4_LINK_STATUS__CURRENT_LINK_SPEED_MASK 0x000FL |
|---|
| 11523 | #define BIF_CFG_DEV2_EPF4_LINK_STATUS__NEGOTIATED_LINK_WIDTH_MASK 0x03F0L |
|---|
| 11524 | #define BIF_CFG_DEV2_EPF4_LINK_STATUS__LINK_TRAINING_MASK 0x0800L |
|---|
| 11525 | #define BIF_CFG_DEV2_EPF4_LINK_STATUS__SLOT_CLOCK_CFG_MASK 0x1000L |
|---|
| 11526 | #define BIF_CFG_DEV2_EPF4_LINK_STATUS__DL_ACTIVE_MASK 0x2000L |
|---|
| 11527 | #define BIF_CFG_DEV2_EPF4_LINK_STATUS__LINK_BW_MANAGEMENT_STATUS_MASK 0x4000L |
|---|
| 11528 | #define BIF_CFG_DEV2_EPF4_LINK_STATUS__LINK_AUTONOMOUS_BW_STATUS_MASK 0x8000L |
|---|
| 11529 | //BIF_CFG_DEV2_EPF4_MSI_CAP_LIST |
|---|
| 11530 | #define BIF_CFG_DEV2_EPF4_MSI_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 11531 | #define BIF_CFG_DEV2_EPF4_MSI_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
|---|
| 11532 | #define BIF_CFG_DEV2_EPF4_MSI_CAP_LIST__CAP_ID_MASK 0x00FFL |
|---|
| 11533 | #define BIF_CFG_DEV2_EPF4_MSI_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
|---|
| 11534 | //BIF_CFG_DEV2_EPF4_MSI_MSG_ADDR_LO |
|---|
| 11535 | #define BIF_CFG_DEV2_EPF4_MSI_MSG_ADDR_LO__MSI_MSG_ADDR_LO__SHIFT 0x2 |
|---|
| 11536 | #define BIF_CFG_DEV2_EPF4_MSI_MSG_ADDR_LO__MSI_MSG_ADDR_LO_MASK 0xFFFFFFFCL |
|---|
| 11537 | //BIF_CFG_DEV2_EPF4_MSI_MSG_ADDR_HI |
|---|
| 11538 | #define BIF_CFG_DEV2_EPF4_MSI_MSG_ADDR_HI__MSI_MSG_ADDR_HI__SHIFT 0x0 |
|---|
| 11539 | #define BIF_CFG_DEV2_EPF4_MSI_MSG_ADDR_HI__MSI_MSG_ADDR_HI_MASK 0xFFFFFFFFL |
|---|
| 11540 | //BIF_CFG_DEV2_EPF4_MSI_MSG_DATA |
|---|
| 11541 | #define BIF_CFG_DEV2_EPF4_MSI_MSG_DATA__MSI_DATA__SHIFT 0x0 |
|---|
| 11542 | #define BIF_CFG_DEV2_EPF4_MSI_MSG_DATA__MSI_DATA_MASK 0xFFFFL |
|---|
| 11543 | //BIF_CFG_DEV2_EPF4_MSI_MSG_DATA_64 |
|---|
| 11544 | #define BIF_CFG_DEV2_EPF4_MSI_MSG_DATA_64__MSI_DATA_64__SHIFT 0x0 |
|---|
| 11545 | #define BIF_CFG_DEV2_EPF4_MSI_MSG_DATA_64__MSI_DATA_64_MASK 0xFFFFL |
|---|
| 11546 | //BIF_CFG_DEV2_EPF4_MSI_PENDING |
|---|
| 11547 | #define BIF_CFG_DEV2_EPF4_MSI_PENDING__MSI_PENDING__SHIFT 0x0 |
|---|
| 11548 | #define BIF_CFG_DEV2_EPF4_MSI_PENDING__MSI_PENDING_MASK 0xFFFFFFFFL |
|---|
| 11549 | //BIF_CFG_DEV2_EPF4_MSI_PENDING_64 |
|---|
| 11550 | #define BIF_CFG_DEV2_EPF4_MSI_PENDING_64__MSI_PENDING_64__SHIFT 0x0 |
|---|
| 11551 | #define BIF_CFG_DEV2_EPF4_MSI_PENDING_64__MSI_PENDING_64_MASK 0xFFFFFFFFL |
|---|
| 11552 | //BIF_CFG_DEV2_EPF4_MSIX_CAP_LIST |
|---|
| 11553 | #define BIF_CFG_DEV2_EPF4_MSIX_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 11554 | #define BIF_CFG_DEV2_EPF4_MSIX_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
|---|
| 11555 | #define BIF_CFG_DEV2_EPF4_MSIX_CAP_LIST__CAP_ID_MASK 0x00FFL |
|---|
| 11556 | #define BIF_CFG_DEV2_EPF4_MSIX_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
|---|
| 11557 | //BIF_CFG_DEV2_EPF4_MSIX_MSG_CNTL |
|---|
| 11558 | #define BIF_CFG_DEV2_EPF4_MSIX_MSG_CNTL__MSIX_TABLE_SIZE__SHIFT 0x0 |
|---|
| 11559 | #define BIF_CFG_DEV2_EPF4_MSIX_MSG_CNTL__MSIX_FUNC_MASK__SHIFT 0xe |
|---|
| 11560 | #define BIF_CFG_DEV2_EPF4_MSIX_MSG_CNTL__MSIX_EN__SHIFT 0xf |
|---|
| 11561 | #define BIF_CFG_DEV2_EPF4_MSIX_MSG_CNTL__MSIX_TABLE_SIZE_MASK 0x07FFL |
|---|
| 11562 | #define BIF_CFG_DEV2_EPF4_MSIX_MSG_CNTL__MSIX_FUNC_MASK_MASK 0x4000L |
|---|
| 11563 | #define BIF_CFG_DEV2_EPF4_MSIX_MSG_CNTL__MSIX_EN_MASK 0x8000L |
|---|
| 11564 | //BIF_CFG_DEV2_EPF4_MSIX_TABLE |
|---|
| 11565 | #define BIF_CFG_DEV2_EPF4_MSIX_TABLE__MSIX_TABLE_BIR__SHIFT 0x0 |
|---|
| 11566 | #define BIF_CFG_DEV2_EPF4_MSIX_TABLE__MSIX_TABLE_OFFSET__SHIFT 0x3 |
|---|
| 11567 | #define BIF_CFG_DEV2_EPF4_MSIX_TABLE__MSIX_TABLE_BIR_MASK 0x00000007L |
|---|
| 11568 | #define BIF_CFG_DEV2_EPF4_MSIX_TABLE__MSIX_TABLE_OFFSET_MASK 0xFFFFFFF8L |
|---|
| 11569 | //BIF_CFG_DEV2_EPF4_MSIX_PBA |
|---|
| 11570 | #define BIF_CFG_DEV2_EPF4_MSIX_PBA__MSIX_PBA_BIR__SHIFT 0x0 |
|---|
| 11571 | #define BIF_CFG_DEV2_EPF4_MSIX_PBA__MSIX_PBA_OFFSET__SHIFT 0x3 |
|---|
| 11572 | #define BIF_CFG_DEV2_EPF4_MSIX_PBA__MSIX_PBA_BIR_MASK 0x00000007L |
|---|
| 11573 | #define BIF_CFG_DEV2_EPF4_MSIX_PBA__MSIX_PBA_OFFSET_MASK 0xFFFFFFF8L |
|---|
| 11574 | //BIF_CFG_DEV2_EPF4_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST |
|---|
| 11575 | #define BIF_CFG_DEV2_EPF4_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 11576 | #define BIF_CFG_DEV2_EPF4_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 11577 | #define BIF_CFG_DEV2_EPF4_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 11578 | #define BIF_CFG_DEV2_EPF4_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 11579 | #define BIF_CFG_DEV2_EPF4_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 11580 | #define BIF_CFG_DEV2_EPF4_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 11581 | //BIF_CFG_DEV2_EPF4_PCIE_VENDOR_SPECIFIC_HDR |
|---|
| 11582 | #define BIF_CFG_DEV2_EPF4_PCIE_VENDOR_SPECIFIC_HDR__VSEC_ID__SHIFT 0x0 |
|---|
| 11583 | #define BIF_CFG_DEV2_EPF4_PCIE_VENDOR_SPECIFIC_HDR__VSEC_REV__SHIFT 0x10 |
|---|
| 11584 | #define BIF_CFG_DEV2_EPF4_PCIE_VENDOR_SPECIFIC_HDR__VSEC_LENGTH__SHIFT 0x14 |
|---|
| 11585 | #define BIF_CFG_DEV2_EPF4_PCIE_VENDOR_SPECIFIC_HDR__VSEC_ID_MASK 0x0000FFFFL |
|---|
| 11586 | #define BIF_CFG_DEV2_EPF4_PCIE_VENDOR_SPECIFIC_HDR__VSEC_REV_MASK 0x000F0000L |
|---|
| 11587 | #define BIF_CFG_DEV2_EPF4_PCIE_VENDOR_SPECIFIC_HDR__VSEC_LENGTH_MASK 0xFFF00000L |
|---|
| 11588 | //BIF_CFG_DEV2_EPF4_PCIE_VENDOR_SPECIFIC1 |
|---|
| 11589 | #define BIF_CFG_DEV2_EPF4_PCIE_VENDOR_SPECIFIC1__SCRATCH__SHIFT 0x0 |
|---|
| 11590 | #define BIF_CFG_DEV2_EPF4_PCIE_VENDOR_SPECIFIC1__SCRATCH_MASK 0xFFFFFFFFL |
|---|
| 11591 | //BIF_CFG_DEV2_EPF4_PCIE_VENDOR_SPECIFIC2 |
|---|
| 11592 | #define BIF_CFG_DEV2_EPF4_PCIE_VENDOR_SPECIFIC2__SCRATCH__SHIFT 0x0 |
|---|
| 11593 | #define BIF_CFG_DEV2_EPF4_PCIE_VENDOR_SPECIFIC2__SCRATCH_MASK 0xFFFFFFFFL |
|---|
| 11594 | //BIF_CFG_DEV2_EPF4_PCIE_ADV_ERR_RPT_ENH_CAP_LIST |
|---|
| 11595 | #define BIF_CFG_DEV2_EPF4_PCIE_ADV_ERR_RPT_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 11596 | #define BIF_CFG_DEV2_EPF4_PCIE_ADV_ERR_RPT_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 11597 | #define BIF_CFG_DEV2_EPF4_PCIE_ADV_ERR_RPT_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 11598 | #define BIF_CFG_DEV2_EPF4_PCIE_ADV_ERR_RPT_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 11599 | #define BIF_CFG_DEV2_EPF4_PCIE_ADV_ERR_RPT_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 11600 | #define BIF_CFG_DEV2_EPF4_PCIE_ADV_ERR_RPT_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 11601 | //BIF_CFG_DEV2_EPF4_PCIE_CORR_ERR_STATUS |
|---|
| 11602 | #define BIF_CFG_DEV2_EPF4_PCIE_CORR_ERR_STATUS__RCV_ERR_STATUS__SHIFT 0x0 |
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| 11603 | #define BIF_CFG_DEV2_EPF4_PCIE_CORR_ERR_STATUS__BAD_TLP_STATUS__SHIFT 0x6 |
|---|
| 11604 | #define BIF_CFG_DEV2_EPF4_PCIE_CORR_ERR_STATUS__BAD_DLLP_STATUS__SHIFT 0x7 |
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| 11605 | #define BIF_CFG_DEV2_EPF4_PCIE_CORR_ERR_STATUS__REPLAY_NUM_ROLLOVER_STATUS__SHIFT 0x8 |
|---|
| 11606 | #define BIF_CFG_DEV2_EPF4_PCIE_CORR_ERR_STATUS__REPLAY_TIMER_TIMEOUT_STATUS__SHIFT 0xc |
|---|
| 11607 | #define BIF_CFG_DEV2_EPF4_PCIE_CORR_ERR_STATUS__ADVISORY_NONFATAL_ERR_STATUS__SHIFT 0xd |
|---|
| 11608 | #define BIF_CFG_DEV2_EPF4_PCIE_CORR_ERR_STATUS__CORR_INT_ERR_STATUS__SHIFT 0xe |
|---|
| 11609 | #define BIF_CFG_DEV2_EPF4_PCIE_CORR_ERR_STATUS__HDR_LOG_OVFL_STATUS__SHIFT 0xf |
|---|
| 11610 | #define BIF_CFG_DEV2_EPF4_PCIE_CORR_ERR_STATUS__RCV_ERR_STATUS_MASK 0x00000001L |
|---|
| 11611 | #define BIF_CFG_DEV2_EPF4_PCIE_CORR_ERR_STATUS__BAD_TLP_STATUS_MASK 0x00000040L |
|---|
| 11612 | #define BIF_CFG_DEV2_EPF4_PCIE_CORR_ERR_STATUS__BAD_DLLP_STATUS_MASK 0x00000080L |
|---|
| 11613 | #define BIF_CFG_DEV2_EPF4_PCIE_CORR_ERR_STATUS__REPLAY_NUM_ROLLOVER_STATUS_MASK 0x00000100L |
|---|
| 11614 | #define BIF_CFG_DEV2_EPF4_PCIE_CORR_ERR_STATUS__REPLAY_TIMER_TIMEOUT_STATUS_MASK 0x00001000L |
|---|
| 11615 | #define BIF_CFG_DEV2_EPF4_PCIE_CORR_ERR_STATUS__ADVISORY_NONFATAL_ERR_STATUS_MASK 0x00002000L |
|---|
| 11616 | #define BIF_CFG_DEV2_EPF4_PCIE_CORR_ERR_STATUS__CORR_INT_ERR_STATUS_MASK 0x00004000L |
|---|
| 11617 | #define BIF_CFG_DEV2_EPF4_PCIE_CORR_ERR_STATUS__HDR_LOG_OVFL_STATUS_MASK 0x00008000L |
|---|
| 11618 | //BIF_CFG_DEV2_EPF4_PCIE_HDR_LOG0 |
|---|
| 11619 | #define BIF_CFG_DEV2_EPF4_PCIE_HDR_LOG0__TLP_HDR__SHIFT 0x0 |
|---|
| 11620 | #define BIF_CFG_DEV2_EPF4_PCIE_HDR_LOG0__TLP_HDR_MASK 0xFFFFFFFFL |
|---|
| 11621 | //BIF_CFG_DEV2_EPF4_PCIE_HDR_LOG1 |
|---|
| 11622 | #define BIF_CFG_DEV2_EPF4_PCIE_HDR_LOG1__TLP_HDR__SHIFT 0x0 |
|---|
| 11623 | #define BIF_CFG_DEV2_EPF4_PCIE_HDR_LOG1__TLP_HDR_MASK 0xFFFFFFFFL |
|---|
| 11624 | //BIF_CFG_DEV2_EPF4_PCIE_HDR_LOG2 |
|---|
| 11625 | #define BIF_CFG_DEV2_EPF4_PCIE_HDR_LOG2__TLP_HDR__SHIFT 0x0 |
|---|
| 11626 | #define BIF_CFG_DEV2_EPF4_PCIE_HDR_LOG2__TLP_HDR_MASK 0xFFFFFFFFL |
|---|
| 11627 | //BIF_CFG_DEV2_EPF4_PCIE_HDR_LOG3 |
|---|
| 11628 | #define BIF_CFG_DEV2_EPF4_PCIE_HDR_LOG3__TLP_HDR__SHIFT 0x0 |
|---|
| 11629 | #define BIF_CFG_DEV2_EPF4_PCIE_HDR_LOG3__TLP_HDR_MASK 0xFFFFFFFFL |
|---|
| 11630 | //BIF_CFG_DEV2_EPF4_PCIE_TLP_PREFIX_LOG0 |
|---|
| 11631 | #define BIF_CFG_DEV2_EPF4_PCIE_TLP_PREFIX_LOG0__TLP_PREFIX__SHIFT 0x0 |
|---|
| 11632 | #define BIF_CFG_DEV2_EPF4_PCIE_TLP_PREFIX_LOG0__TLP_PREFIX_MASK 0xFFFFFFFFL |
|---|
| 11633 | //BIF_CFG_DEV2_EPF4_PCIE_TLP_PREFIX_LOG1 |
|---|
| 11634 | #define BIF_CFG_DEV2_EPF4_PCIE_TLP_PREFIX_LOG1__TLP_PREFIX__SHIFT 0x0 |
|---|
| 11635 | #define BIF_CFG_DEV2_EPF4_PCIE_TLP_PREFIX_LOG1__TLP_PREFIX_MASK 0xFFFFFFFFL |
|---|
| 11636 | //BIF_CFG_DEV2_EPF4_PCIE_TLP_PREFIX_LOG2 |
|---|
| 11637 | #define BIF_CFG_DEV2_EPF4_PCIE_TLP_PREFIX_LOG2__TLP_PREFIX__SHIFT 0x0 |
|---|
| 11638 | #define BIF_CFG_DEV2_EPF4_PCIE_TLP_PREFIX_LOG2__TLP_PREFIX_MASK 0xFFFFFFFFL |
|---|
| 11639 | //BIF_CFG_DEV2_EPF4_PCIE_TLP_PREFIX_LOG3 |
|---|
| 11640 | #define BIF_CFG_DEV2_EPF4_PCIE_TLP_PREFIX_LOG3__TLP_PREFIX__SHIFT 0x0 |
|---|
| 11641 | #define BIF_CFG_DEV2_EPF4_PCIE_TLP_PREFIX_LOG3__TLP_PREFIX_MASK 0xFFFFFFFFL |
|---|
| 11642 | //BIF_CFG_DEV2_EPF4_PCIE_BAR_ENH_CAP_LIST |
|---|
| 11643 | #define BIF_CFG_DEV2_EPF4_PCIE_BAR_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 11644 | #define BIF_CFG_DEV2_EPF4_PCIE_BAR_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 11645 | #define BIF_CFG_DEV2_EPF4_PCIE_BAR_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 11646 | #define BIF_CFG_DEV2_EPF4_PCIE_BAR_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 11647 | #define BIF_CFG_DEV2_EPF4_PCIE_BAR_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 11648 | #define BIF_CFG_DEV2_EPF4_PCIE_BAR_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 11649 | //BIF_CFG_DEV2_EPF4_PCIE_BAR1_CAP |
|---|
| 11650 | #define BIF_CFG_DEV2_EPF4_PCIE_BAR1_CAP__BAR_SIZE_SUPPORTED__SHIFT 0x4 |
|---|
| 11651 | #define BIF_CFG_DEV2_EPF4_PCIE_BAR1_CAP__BAR_SIZE_SUPPORTED_MASK 0xFFFFFFF0L |
|---|
| 11652 | //BIF_CFG_DEV2_EPF4_PCIE_BAR2_CAP |
|---|
| 11653 | #define BIF_CFG_DEV2_EPF4_PCIE_BAR2_CAP__BAR_SIZE_SUPPORTED__SHIFT 0x4 |
|---|
| 11654 | #define BIF_CFG_DEV2_EPF4_PCIE_BAR2_CAP__BAR_SIZE_SUPPORTED_MASK 0xFFFFFFF0L |
|---|
| 11655 | //BIF_CFG_DEV2_EPF4_PCIE_BAR3_CAP |
|---|
| 11656 | #define BIF_CFG_DEV2_EPF4_PCIE_BAR3_CAP__BAR_SIZE_SUPPORTED__SHIFT 0x4 |
|---|
| 11657 | #define BIF_CFG_DEV2_EPF4_PCIE_BAR3_CAP__BAR_SIZE_SUPPORTED_MASK 0xFFFFFFF0L |
|---|
| 11658 | //BIF_CFG_DEV2_EPF4_PCIE_BAR4_CAP |
|---|
| 11659 | #define BIF_CFG_DEV2_EPF4_PCIE_BAR4_CAP__BAR_SIZE_SUPPORTED__SHIFT 0x4 |
|---|
| 11660 | #define BIF_CFG_DEV2_EPF4_PCIE_BAR4_CAP__BAR_SIZE_SUPPORTED_MASK 0xFFFFFFF0L |
|---|
| 11661 | //BIF_CFG_DEV2_EPF4_PCIE_BAR5_CAP |
|---|
| 11662 | #define BIF_CFG_DEV2_EPF4_PCIE_BAR5_CAP__BAR_SIZE_SUPPORTED__SHIFT 0x4 |
|---|
| 11663 | #define BIF_CFG_DEV2_EPF4_PCIE_BAR5_CAP__BAR_SIZE_SUPPORTED_MASK 0xFFFFFFF0L |
|---|
| 11664 | //BIF_CFG_DEV2_EPF4_PCIE_BAR6_CAP |
|---|
| 11665 | #define BIF_CFG_DEV2_EPF4_PCIE_BAR6_CAP__BAR_SIZE_SUPPORTED__SHIFT 0x4 |
|---|
| 11666 | #define BIF_CFG_DEV2_EPF4_PCIE_BAR6_CAP__BAR_SIZE_SUPPORTED_MASK 0xFFFFFFF0L |
|---|
| 11667 | //BIF_CFG_DEV2_EPF4_PCIE_PWR_BUDGET_ENH_CAP_LIST |
|---|
| 11668 | #define BIF_CFG_DEV2_EPF4_PCIE_PWR_BUDGET_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 11669 | #define BIF_CFG_DEV2_EPF4_PCIE_PWR_BUDGET_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 11670 | #define BIF_CFG_DEV2_EPF4_PCIE_PWR_BUDGET_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 11671 | #define BIF_CFG_DEV2_EPF4_PCIE_PWR_BUDGET_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 11672 | #define BIF_CFG_DEV2_EPF4_PCIE_PWR_BUDGET_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 11673 | #define BIF_CFG_DEV2_EPF4_PCIE_PWR_BUDGET_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 11674 | //BIF_CFG_DEV2_EPF4_PCIE_PWR_BUDGET_DATA_SELECT |
|---|
| 11675 | #define BIF_CFG_DEV2_EPF4_PCIE_PWR_BUDGET_DATA_SELECT__DATA_SELECT__SHIFT 0x0 |
|---|
| 11676 | #define BIF_CFG_DEV2_EPF4_PCIE_PWR_BUDGET_DATA_SELECT__DATA_SELECT_MASK 0xFFL |
|---|
| 11677 | //BIF_CFG_DEV2_EPF4_PCIE_PWR_BUDGET_DATA |
|---|
| 11678 | #define BIF_CFG_DEV2_EPF4_PCIE_PWR_BUDGET_DATA__BASE_POWER__SHIFT 0x0 |
|---|
| 11679 | #define BIF_CFG_DEV2_EPF4_PCIE_PWR_BUDGET_DATA__DATA_SCALE__SHIFT 0x8 |
|---|
| 11680 | #define BIF_CFG_DEV2_EPF4_PCIE_PWR_BUDGET_DATA__PM_SUB_STATE__SHIFT 0xa |
|---|
| 11681 | #define BIF_CFG_DEV2_EPF4_PCIE_PWR_BUDGET_DATA__PM_STATE__SHIFT 0xd |
|---|
| 11682 | #define BIF_CFG_DEV2_EPF4_PCIE_PWR_BUDGET_DATA__TYPE__SHIFT 0xf |
|---|
| 11683 | #define BIF_CFG_DEV2_EPF4_PCIE_PWR_BUDGET_DATA__POWER_RAIL__SHIFT 0x12 |
|---|
| 11684 | #define BIF_CFG_DEV2_EPF4_PCIE_PWR_BUDGET_DATA__BASE_POWER_MASK 0x000000FFL |
|---|
| 11685 | #define BIF_CFG_DEV2_EPF4_PCIE_PWR_BUDGET_DATA__DATA_SCALE_MASK 0x00000300L |
|---|
| 11686 | #define BIF_CFG_DEV2_EPF4_PCIE_PWR_BUDGET_DATA__PM_SUB_STATE_MASK 0x00001C00L |
|---|
| 11687 | #define BIF_CFG_DEV2_EPF4_PCIE_PWR_BUDGET_DATA__PM_STATE_MASK 0x00006000L |
|---|
| 11688 | #define BIF_CFG_DEV2_EPF4_PCIE_PWR_BUDGET_DATA__TYPE_MASK 0x00038000L |
|---|
| 11689 | #define BIF_CFG_DEV2_EPF4_PCIE_PWR_BUDGET_DATA__POWER_RAIL_MASK 0x001C0000L |
|---|
| 11690 | //BIF_CFG_DEV2_EPF4_PCIE_PWR_BUDGET_CAP |
|---|
| 11691 | #define BIF_CFG_DEV2_EPF4_PCIE_PWR_BUDGET_CAP__SYSTEM_ALLOCATED__SHIFT 0x0 |
|---|
| 11692 | #define BIF_CFG_DEV2_EPF4_PCIE_PWR_BUDGET_CAP__SYSTEM_ALLOCATED_MASK 0x01L |
|---|
| 11693 | //BIF_CFG_DEV2_EPF4_PCIE_DPA_ENH_CAP_LIST |
|---|
| 11694 | #define BIF_CFG_DEV2_EPF4_PCIE_DPA_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 11695 | #define BIF_CFG_DEV2_EPF4_PCIE_DPA_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 11696 | #define BIF_CFG_DEV2_EPF4_PCIE_DPA_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 11697 | #define BIF_CFG_DEV2_EPF4_PCIE_DPA_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 11698 | #define BIF_CFG_DEV2_EPF4_PCIE_DPA_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 11699 | #define BIF_CFG_DEV2_EPF4_PCIE_DPA_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 11700 | //BIF_CFG_DEV2_EPF4_PCIE_DPA_CAP |
|---|
| 11701 | #define BIF_CFG_DEV2_EPF4_PCIE_DPA_CAP__SUBSTATE_MAX__SHIFT 0x0 |
|---|
| 11702 | #define BIF_CFG_DEV2_EPF4_PCIE_DPA_CAP__TRANS_LAT_UNIT__SHIFT 0x8 |
|---|
| 11703 | #define BIF_CFG_DEV2_EPF4_PCIE_DPA_CAP__PWR_ALLOC_SCALE__SHIFT 0xc |
|---|
| 11704 | #define BIF_CFG_DEV2_EPF4_PCIE_DPA_CAP__TRANS_LAT_VAL_0__SHIFT 0x10 |
|---|
| 11705 | #define BIF_CFG_DEV2_EPF4_PCIE_DPA_CAP__TRANS_LAT_VAL_1__SHIFT 0x18 |
|---|
| 11706 | #define BIF_CFG_DEV2_EPF4_PCIE_DPA_CAP__SUBSTATE_MAX_MASK 0x0000001FL |
|---|
| 11707 | #define BIF_CFG_DEV2_EPF4_PCIE_DPA_CAP__TRANS_LAT_UNIT_MASK 0x00000300L |
|---|
| 11708 | #define BIF_CFG_DEV2_EPF4_PCIE_DPA_CAP__PWR_ALLOC_SCALE_MASK 0x00003000L |
|---|
| 11709 | #define BIF_CFG_DEV2_EPF4_PCIE_DPA_CAP__TRANS_LAT_VAL_0_MASK 0x00FF0000L |
|---|
| 11710 | #define BIF_CFG_DEV2_EPF4_PCIE_DPA_CAP__TRANS_LAT_VAL_1_MASK 0xFF000000L |
|---|
| 11711 | //BIF_CFG_DEV2_EPF4_PCIE_DPA_LATENCY_INDICATOR |
|---|
| 11712 | #define BIF_CFG_DEV2_EPF4_PCIE_DPA_LATENCY_INDICATOR__TRANS_LAT_INDICATOR_BITS__SHIFT 0x0 |
|---|
| 11713 | #define BIF_CFG_DEV2_EPF4_PCIE_DPA_LATENCY_INDICATOR__TRANS_LAT_INDICATOR_BITS_MASK 0x000000FFL |
|---|
| 11714 | //BIF_CFG_DEV2_EPF4_PCIE_DPA_STATUS |
|---|
| 11715 | #define BIF_CFG_DEV2_EPF4_PCIE_DPA_STATUS__SUBSTATE_STATUS__SHIFT 0x0 |
|---|
| 11716 | #define BIF_CFG_DEV2_EPF4_PCIE_DPA_STATUS__SUBSTATE_CNTL_ENABLED__SHIFT 0x8 |
|---|
| 11717 | #define BIF_CFG_DEV2_EPF4_PCIE_DPA_STATUS__SUBSTATE_STATUS_MASK 0x001FL |
|---|
| 11718 | #define BIF_CFG_DEV2_EPF4_PCIE_DPA_STATUS__SUBSTATE_CNTL_ENABLED_MASK 0x0100L |
|---|
| 11719 | //BIF_CFG_DEV2_EPF4_PCIE_DPA_CNTL |
|---|
| 11720 | #define BIF_CFG_DEV2_EPF4_PCIE_DPA_CNTL__SUBSTATE_CNTL__SHIFT 0x0 |
|---|
| 11721 | #define BIF_CFG_DEV2_EPF4_PCIE_DPA_CNTL__SUBSTATE_CNTL_MASK 0x001FL |
|---|
| 11722 | //BIF_CFG_DEV2_EPF4_PCIE_DPA_SUBSTATE_PWR_ALLOC_0 |
|---|
| 11723 | #define BIF_CFG_DEV2_EPF4_PCIE_DPA_SUBSTATE_PWR_ALLOC_0__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 11724 | #define BIF_CFG_DEV2_EPF4_PCIE_DPA_SUBSTATE_PWR_ALLOC_0__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 11725 | //BIF_CFG_DEV2_EPF4_PCIE_DPA_SUBSTATE_PWR_ALLOC_1 |
|---|
| 11726 | #define BIF_CFG_DEV2_EPF4_PCIE_DPA_SUBSTATE_PWR_ALLOC_1__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 11727 | #define BIF_CFG_DEV2_EPF4_PCIE_DPA_SUBSTATE_PWR_ALLOC_1__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 11728 | //BIF_CFG_DEV2_EPF4_PCIE_DPA_SUBSTATE_PWR_ALLOC_2 |
|---|
| 11729 | #define BIF_CFG_DEV2_EPF4_PCIE_DPA_SUBSTATE_PWR_ALLOC_2__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 11730 | #define BIF_CFG_DEV2_EPF4_PCIE_DPA_SUBSTATE_PWR_ALLOC_2__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 11731 | //BIF_CFG_DEV2_EPF4_PCIE_DPA_SUBSTATE_PWR_ALLOC_3 |
|---|
| 11732 | #define BIF_CFG_DEV2_EPF4_PCIE_DPA_SUBSTATE_PWR_ALLOC_3__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 11733 | #define BIF_CFG_DEV2_EPF4_PCIE_DPA_SUBSTATE_PWR_ALLOC_3__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 11734 | //BIF_CFG_DEV2_EPF4_PCIE_DPA_SUBSTATE_PWR_ALLOC_4 |
|---|
| 11735 | #define BIF_CFG_DEV2_EPF4_PCIE_DPA_SUBSTATE_PWR_ALLOC_4__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 11736 | #define BIF_CFG_DEV2_EPF4_PCIE_DPA_SUBSTATE_PWR_ALLOC_4__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 11737 | //BIF_CFG_DEV2_EPF4_PCIE_DPA_SUBSTATE_PWR_ALLOC_5 |
|---|
| 11738 | #define BIF_CFG_DEV2_EPF4_PCIE_DPA_SUBSTATE_PWR_ALLOC_5__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 11739 | #define BIF_CFG_DEV2_EPF4_PCIE_DPA_SUBSTATE_PWR_ALLOC_5__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 11740 | //BIF_CFG_DEV2_EPF4_PCIE_DPA_SUBSTATE_PWR_ALLOC_6 |
|---|
| 11741 | #define BIF_CFG_DEV2_EPF4_PCIE_DPA_SUBSTATE_PWR_ALLOC_6__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 11742 | #define BIF_CFG_DEV2_EPF4_PCIE_DPA_SUBSTATE_PWR_ALLOC_6__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 11743 | //BIF_CFG_DEV2_EPF4_PCIE_DPA_SUBSTATE_PWR_ALLOC_7 |
|---|
| 11744 | #define BIF_CFG_DEV2_EPF4_PCIE_DPA_SUBSTATE_PWR_ALLOC_7__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 11745 | #define BIF_CFG_DEV2_EPF4_PCIE_DPA_SUBSTATE_PWR_ALLOC_7__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 11746 | //BIF_CFG_DEV2_EPF4_PCIE_ACS_ENH_CAP_LIST |
|---|
| 11747 | #define BIF_CFG_DEV2_EPF4_PCIE_ACS_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 11748 | #define BIF_CFG_DEV2_EPF4_PCIE_ACS_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 11749 | #define BIF_CFG_DEV2_EPF4_PCIE_ACS_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 11750 | #define BIF_CFG_DEV2_EPF4_PCIE_ACS_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 11751 | #define BIF_CFG_DEV2_EPF4_PCIE_ACS_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 11752 | #define BIF_CFG_DEV2_EPF4_PCIE_ACS_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 11753 | //BIF_CFG_DEV2_EPF4_PCIE_ACS_CAP |
|---|
| 11754 | #define BIF_CFG_DEV2_EPF4_PCIE_ACS_CAP__SOURCE_VALIDATION__SHIFT 0x0 |
|---|
| 11755 | #define BIF_CFG_DEV2_EPF4_PCIE_ACS_CAP__TRANSLATION_BLOCKING__SHIFT 0x1 |
|---|
| 11756 | #define BIF_CFG_DEV2_EPF4_PCIE_ACS_CAP__P2P_REQUEST_REDIRECT__SHIFT 0x2 |
|---|
| 11757 | #define BIF_CFG_DEV2_EPF4_PCIE_ACS_CAP__P2P_COMPLETION_REDIRECT__SHIFT 0x3 |
|---|
| 11758 | #define BIF_CFG_DEV2_EPF4_PCIE_ACS_CAP__UPSTREAM_FORWARDING__SHIFT 0x4 |
|---|
| 11759 | #define BIF_CFG_DEV2_EPF4_PCIE_ACS_CAP__P2P_EGRESS_CONTROL__SHIFT 0x5 |
|---|
| 11760 | #define BIF_CFG_DEV2_EPF4_PCIE_ACS_CAP__DIRECT_TRANSLATED_P2P__SHIFT 0x6 |
|---|
| 11761 | #define BIF_CFG_DEV2_EPF4_PCIE_ACS_CAP__EGRESS_CONTROL_VECTOR_SIZE__SHIFT 0x8 |
|---|
| 11762 | #define BIF_CFG_DEV2_EPF4_PCIE_ACS_CAP__SOURCE_VALIDATION_MASK 0x0001L |
|---|
| 11763 | #define BIF_CFG_DEV2_EPF4_PCIE_ACS_CAP__TRANSLATION_BLOCKING_MASK 0x0002L |
|---|
| 11764 | #define BIF_CFG_DEV2_EPF4_PCIE_ACS_CAP__P2P_REQUEST_REDIRECT_MASK 0x0004L |
|---|
| 11765 | #define BIF_CFG_DEV2_EPF4_PCIE_ACS_CAP__P2P_COMPLETION_REDIRECT_MASK 0x0008L |
|---|
| 11766 | #define BIF_CFG_DEV2_EPF4_PCIE_ACS_CAP__UPSTREAM_FORWARDING_MASK 0x0010L |
|---|
| 11767 | #define BIF_CFG_DEV2_EPF4_PCIE_ACS_CAP__P2P_EGRESS_CONTROL_MASK 0x0020L |
|---|
| 11768 | #define BIF_CFG_DEV2_EPF4_PCIE_ACS_CAP__DIRECT_TRANSLATED_P2P_MASK 0x0040L |
|---|
| 11769 | #define BIF_CFG_DEV2_EPF4_PCIE_ACS_CAP__EGRESS_CONTROL_VECTOR_SIZE_MASK 0xFF00L |
|---|
| 11770 | //BIF_CFG_DEV2_EPF4_PCIE_ACS_CNTL |
|---|
| 11771 | #define BIF_CFG_DEV2_EPF4_PCIE_ACS_CNTL__SOURCE_VALIDATION_EN__SHIFT 0x0 |
|---|
| 11772 | #define BIF_CFG_DEV2_EPF4_PCIE_ACS_CNTL__TRANSLATION_BLOCKING_EN__SHIFT 0x1 |
|---|
| 11773 | #define BIF_CFG_DEV2_EPF4_PCIE_ACS_CNTL__P2P_REQUEST_REDIRECT_EN__SHIFT 0x2 |
|---|
| 11774 | #define BIF_CFG_DEV2_EPF4_PCIE_ACS_CNTL__P2P_COMPLETION_REDIRECT_EN__SHIFT 0x3 |
|---|
| 11775 | #define BIF_CFG_DEV2_EPF4_PCIE_ACS_CNTL__UPSTREAM_FORWARDING_EN__SHIFT 0x4 |
|---|
| 11776 | #define BIF_CFG_DEV2_EPF4_PCIE_ACS_CNTL__P2P_EGRESS_CONTROL_EN__SHIFT 0x5 |
|---|
| 11777 | #define BIF_CFG_DEV2_EPF4_PCIE_ACS_CNTL__DIRECT_TRANSLATED_P2P_EN__SHIFT 0x6 |
|---|
| 11778 | #define BIF_CFG_DEV2_EPF4_PCIE_ACS_CNTL__SOURCE_VALIDATION_EN_MASK 0x0001L |
|---|
| 11779 | #define BIF_CFG_DEV2_EPF4_PCIE_ACS_CNTL__TRANSLATION_BLOCKING_EN_MASK 0x0002L |
|---|
| 11780 | #define BIF_CFG_DEV2_EPF4_PCIE_ACS_CNTL__P2P_REQUEST_REDIRECT_EN_MASK 0x0004L |
|---|
| 11781 | #define BIF_CFG_DEV2_EPF4_PCIE_ACS_CNTL__P2P_COMPLETION_REDIRECT_EN_MASK 0x0008L |
|---|
| 11782 | #define BIF_CFG_DEV2_EPF4_PCIE_ACS_CNTL__UPSTREAM_FORWARDING_EN_MASK 0x0010L |
|---|
| 11783 | #define BIF_CFG_DEV2_EPF4_PCIE_ACS_CNTL__P2P_EGRESS_CONTROL_EN_MASK 0x0020L |
|---|
| 11784 | #define BIF_CFG_DEV2_EPF4_PCIE_ACS_CNTL__DIRECT_TRANSLATED_P2P_EN_MASK 0x0040L |
|---|
| 11785 | //BIF_CFG_DEV2_EPF4_PCIE_PASID_ENH_CAP_LIST |
|---|
| 11786 | #define BIF_CFG_DEV2_EPF4_PCIE_PASID_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 11787 | #define BIF_CFG_DEV2_EPF4_PCIE_PASID_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 11788 | #define BIF_CFG_DEV2_EPF4_PCIE_PASID_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 11789 | #define BIF_CFG_DEV2_EPF4_PCIE_PASID_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 11790 | #define BIF_CFG_DEV2_EPF4_PCIE_PASID_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 11791 | #define BIF_CFG_DEV2_EPF4_PCIE_PASID_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 11792 | //BIF_CFG_DEV2_EPF4_PCIE_PASID_CAP |
|---|
| 11793 | #define BIF_CFG_DEV2_EPF4_PCIE_PASID_CAP__PASID_EXE_PERMISSION_SUPPORTED__SHIFT 0x1 |
|---|
| 11794 | #define BIF_CFG_DEV2_EPF4_PCIE_PASID_CAP__PASID_PRIV_MODE_SUPPORTED__SHIFT 0x2 |
|---|
| 11795 | #define BIF_CFG_DEV2_EPF4_PCIE_PASID_CAP__MAX_PASID_WIDTH__SHIFT 0x8 |
|---|
| 11796 | #define BIF_CFG_DEV2_EPF4_PCIE_PASID_CAP__PASID_EXE_PERMISSION_SUPPORTED_MASK 0x0002L |
|---|
| 11797 | #define BIF_CFG_DEV2_EPF4_PCIE_PASID_CAP__PASID_PRIV_MODE_SUPPORTED_MASK 0x0004L |
|---|
| 11798 | #define BIF_CFG_DEV2_EPF4_PCIE_PASID_CAP__MAX_PASID_WIDTH_MASK 0x1F00L |
|---|
| 11799 | //BIF_CFG_DEV2_EPF4_PCIE_PASID_CNTL |
|---|
| 11800 | #define BIF_CFG_DEV2_EPF4_PCIE_PASID_CNTL__PASID_ENABLE__SHIFT 0x0 |
|---|
| 11801 | #define BIF_CFG_DEV2_EPF4_PCIE_PASID_CNTL__PASID_EXE_PERMISSION_ENABLE__SHIFT 0x1 |
|---|
| 11802 | #define BIF_CFG_DEV2_EPF4_PCIE_PASID_CNTL__PASID_PRIV_MODE_SUPPORTED_ENABLE__SHIFT 0x2 |
|---|
| 11803 | #define BIF_CFG_DEV2_EPF4_PCIE_PASID_CNTL__PASID_ENABLE_MASK 0x0001L |
|---|
| 11804 | #define BIF_CFG_DEV2_EPF4_PCIE_PASID_CNTL__PASID_EXE_PERMISSION_ENABLE_MASK 0x0002L |
|---|
| 11805 | #define BIF_CFG_DEV2_EPF4_PCIE_PASID_CNTL__PASID_PRIV_MODE_SUPPORTED_ENABLE_MASK 0x0004L |
|---|
| 11806 | //BIF_CFG_DEV2_EPF4_PCIE_ARI_ENH_CAP_LIST |
|---|
| 11807 | #define BIF_CFG_DEV2_EPF4_PCIE_ARI_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 11808 | #define BIF_CFG_DEV2_EPF4_PCIE_ARI_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 11809 | #define BIF_CFG_DEV2_EPF4_PCIE_ARI_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 11810 | #define BIF_CFG_DEV2_EPF4_PCIE_ARI_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 11811 | #define BIF_CFG_DEV2_EPF4_PCIE_ARI_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 11812 | #define BIF_CFG_DEV2_EPF4_PCIE_ARI_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 11813 | //BIF_CFG_DEV2_EPF4_PCIE_ARI_CAP |
|---|
| 11814 | #define BIF_CFG_DEV2_EPF4_PCIE_ARI_CAP__ARI_MFVC_FUNC_GROUPS_CAP__SHIFT 0x0 |
|---|
| 11815 | #define BIF_CFG_DEV2_EPF4_PCIE_ARI_CAP__ARI_ACS_FUNC_GROUPS_CAP__SHIFT 0x1 |
|---|
| 11816 | #define BIF_CFG_DEV2_EPF4_PCIE_ARI_CAP__ARI_NEXT_FUNC_NUM__SHIFT 0x8 |
|---|
| 11817 | #define BIF_CFG_DEV2_EPF4_PCIE_ARI_CAP__ARI_MFVC_FUNC_GROUPS_CAP_MASK 0x0001L |
|---|
| 11818 | #define BIF_CFG_DEV2_EPF4_PCIE_ARI_CAP__ARI_ACS_FUNC_GROUPS_CAP_MASK 0x0002L |
|---|
| 11819 | #define BIF_CFG_DEV2_EPF4_PCIE_ARI_CAP__ARI_NEXT_FUNC_NUM_MASK 0xFF00L |
|---|
| 11820 | //BIF_CFG_DEV2_EPF4_PCIE_ARI_CNTL |
|---|
| 11821 | #define BIF_CFG_DEV2_EPF4_PCIE_ARI_CNTL__ARI_MFVC_FUNC_GROUPS_EN__SHIFT 0x0 |
|---|
| 11822 | #define BIF_CFG_DEV2_EPF4_PCIE_ARI_CNTL__ARI_ACS_FUNC_GROUPS_EN__SHIFT 0x1 |
|---|
| 11823 | #define BIF_CFG_DEV2_EPF4_PCIE_ARI_CNTL__ARI_FUNCTION_GROUP__SHIFT 0x4 |
|---|
| 11824 | #define BIF_CFG_DEV2_EPF4_PCIE_ARI_CNTL__ARI_MFVC_FUNC_GROUPS_EN_MASK 0x0001L |
|---|
| 11825 | #define BIF_CFG_DEV2_EPF4_PCIE_ARI_CNTL__ARI_ACS_FUNC_GROUPS_EN_MASK 0x0002L |
|---|
| 11826 | #define BIF_CFG_DEV2_EPF4_PCIE_ARI_CNTL__ARI_FUNCTION_GROUP_MASK 0x0070L |
|---|
| 11827 | |
|---|
| 11828 | |
|---|
| 11829 | // addressBlock: nbio_nbif0_bif_cfg_dev0_epf5_bifcfgdecp |
|---|
| 11830 | //BIF_CFG_DEV0_EPF5_VENDOR_ID |
|---|
| 11831 | #define BIF_CFG_DEV0_EPF5_VENDOR_ID__VENDOR_ID__SHIFT 0x0 |
|---|
| 11832 | #define BIF_CFG_DEV0_EPF5_VENDOR_ID__VENDOR_ID_MASK 0xFFFFL |
|---|
| 11833 | //BIF_CFG_DEV0_EPF5_DEVICE_ID |
|---|
| 11834 | #define BIF_CFG_DEV0_EPF5_DEVICE_ID__DEVICE_ID__SHIFT 0x0 |
|---|
| 11835 | #define BIF_CFG_DEV0_EPF5_DEVICE_ID__DEVICE_ID_MASK 0xFFFFL |
|---|
| 11836 | //BIF_CFG_DEV0_EPF5_COMMAND |
|---|
| 11837 | #define BIF_CFG_DEV0_EPF5_COMMAND__IO_ACCESS_EN__SHIFT 0x0 |
|---|
| 11838 | #define BIF_CFG_DEV0_EPF5_COMMAND__MEM_ACCESS_EN__SHIFT 0x1 |
|---|
| 11839 | #define BIF_CFG_DEV0_EPF5_COMMAND__BUS_MASTER_EN__SHIFT 0x2 |
|---|
| 11840 | #define BIF_CFG_DEV0_EPF5_COMMAND__SPECIAL_CYCLE_EN__SHIFT 0x3 |
|---|
| 11841 | #define BIF_CFG_DEV0_EPF5_COMMAND__MEM_WRITE_INVALIDATE_EN__SHIFT 0x4 |
|---|
| 11842 | #define BIF_CFG_DEV0_EPF5_COMMAND__PAL_SNOOP_EN__SHIFT 0x5 |
|---|
| 11843 | #define BIF_CFG_DEV0_EPF5_COMMAND__PARITY_ERROR_RESPONSE__SHIFT 0x6 |
|---|
| 11844 | #define BIF_CFG_DEV0_EPF5_COMMAND__AD_STEPPING__SHIFT 0x7 |
|---|
| 11845 | #define BIF_CFG_DEV0_EPF5_COMMAND__SERR_EN__SHIFT 0x8 |
|---|
| 11846 | #define BIF_CFG_DEV0_EPF5_COMMAND__FAST_B2B_EN__SHIFT 0x9 |
|---|
| 11847 | #define BIF_CFG_DEV0_EPF5_COMMAND__INT_DIS__SHIFT 0xa |
|---|
| 11848 | #define BIF_CFG_DEV0_EPF5_COMMAND__IO_ACCESS_EN_MASK 0x0001L |
|---|
| 11849 | #define BIF_CFG_DEV0_EPF5_COMMAND__MEM_ACCESS_EN_MASK 0x0002L |
|---|
| 11850 | #define BIF_CFG_DEV0_EPF5_COMMAND__BUS_MASTER_EN_MASK 0x0004L |
|---|
| 11851 | #define BIF_CFG_DEV0_EPF5_COMMAND__SPECIAL_CYCLE_EN_MASK 0x0008L |
|---|
| 11852 | #define BIF_CFG_DEV0_EPF5_COMMAND__MEM_WRITE_INVALIDATE_EN_MASK 0x0010L |
|---|
| 11853 | #define BIF_CFG_DEV0_EPF5_COMMAND__PAL_SNOOP_EN_MASK 0x0020L |
|---|
| 11854 | #define BIF_CFG_DEV0_EPF5_COMMAND__PARITY_ERROR_RESPONSE_MASK 0x0040L |
|---|
| 11855 | #define BIF_CFG_DEV0_EPF5_COMMAND__AD_STEPPING_MASK 0x0080L |
|---|
| 11856 | #define BIF_CFG_DEV0_EPF5_COMMAND__SERR_EN_MASK 0x0100L |
|---|
| 11857 | #define BIF_CFG_DEV0_EPF5_COMMAND__FAST_B2B_EN_MASK 0x0200L |
|---|
| 11858 | #define BIF_CFG_DEV0_EPF5_COMMAND__INT_DIS_MASK 0x0400L |
|---|
| 11859 | //BIF_CFG_DEV0_EPF5_STATUS |
|---|
| 11860 | #define BIF_CFG_DEV0_EPF5_STATUS__IMMEDIATE_READINESS__SHIFT 0x0 |
|---|
| 11861 | #define BIF_CFG_DEV0_EPF5_STATUS__INT_STATUS__SHIFT 0x3 |
|---|
| 11862 | #define BIF_CFG_DEV0_EPF5_STATUS__CAP_LIST__SHIFT 0x4 |
|---|
| 11863 | #define BIF_CFG_DEV0_EPF5_STATUS__PCI_66_CAP__SHIFT 0x5 |
|---|
| 11864 | #define BIF_CFG_DEV0_EPF5_STATUS__FAST_BACK_CAPABLE__SHIFT 0x7 |
|---|
| 11865 | #define BIF_CFG_DEV0_EPF5_STATUS__MASTER_DATA_PARITY_ERROR__SHIFT 0x8 |
|---|
| 11866 | #define BIF_CFG_DEV0_EPF5_STATUS__DEVSEL_TIMING__SHIFT 0x9 |
|---|
| 11867 | #define BIF_CFG_DEV0_EPF5_STATUS__SIGNAL_TARGET_ABORT__SHIFT 0xb |
|---|
| 11868 | #define BIF_CFG_DEV0_EPF5_STATUS__RECEIVED_TARGET_ABORT__SHIFT 0xc |
|---|
| 11869 | #define BIF_CFG_DEV0_EPF5_STATUS__RECEIVED_MASTER_ABORT__SHIFT 0xd |
|---|
| 11870 | #define BIF_CFG_DEV0_EPF5_STATUS__SIGNALED_SYSTEM_ERROR__SHIFT 0xe |
|---|
| 11871 | #define BIF_CFG_DEV0_EPF5_STATUS__PARITY_ERROR_DETECTED__SHIFT 0xf |
|---|
| 11872 | #define BIF_CFG_DEV0_EPF5_STATUS__IMMEDIATE_READINESS_MASK 0x0001L |
|---|
| 11873 | #define BIF_CFG_DEV0_EPF5_STATUS__INT_STATUS_MASK 0x0008L |
|---|
| 11874 | #define BIF_CFG_DEV0_EPF5_STATUS__CAP_LIST_MASK 0x0010L |
|---|
| 11875 | #define BIF_CFG_DEV0_EPF5_STATUS__PCI_66_CAP_MASK 0x0020L |
|---|
| 11876 | #define BIF_CFG_DEV0_EPF5_STATUS__FAST_BACK_CAPABLE_MASK 0x0080L |
|---|
| 11877 | #define BIF_CFG_DEV0_EPF5_STATUS__MASTER_DATA_PARITY_ERROR_MASK 0x0100L |
|---|
| 11878 | #define BIF_CFG_DEV0_EPF5_STATUS__DEVSEL_TIMING_MASK 0x0600L |
|---|
| 11879 | #define BIF_CFG_DEV0_EPF5_STATUS__SIGNAL_TARGET_ABORT_MASK 0x0800L |
|---|
| 11880 | #define BIF_CFG_DEV0_EPF5_STATUS__RECEIVED_TARGET_ABORT_MASK 0x1000L |
|---|
| 11881 | #define BIF_CFG_DEV0_EPF5_STATUS__RECEIVED_MASTER_ABORT_MASK 0x2000L |
|---|
| 11882 | #define BIF_CFG_DEV0_EPF5_STATUS__SIGNALED_SYSTEM_ERROR_MASK 0x4000L |
|---|
| 11883 | #define BIF_CFG_DEV0_EPF5_STATUS__PARITY_ERROR_DETECTED_MASK 0x8000L |
|---|
| 11884 | //BIF_CFG_DEV0_EPF5_REVISION_ID |
|---|
| 11885 | #define BIF_CFG_DEV0_EPF5_REVISION_ID__MINOR_REV_ID__SHIFT 0x0 |
|---|
| 11886 | #define BIF_CFG_DEV0_EPF5_REVISION_ID__MAJOR_REV_ID__SHIFT 0x4 |
|---|
| 11887 | #define BIF_CFG_DEV0_EPF5_REVISION_ID__MINOR_REV_ID_MASK 0x0FL |
|---|
| 11888 | #define BIF_CFG_DEV0_EPF5_REVISION_ID__MAJOR_REV_ID_MASK 0xF0L |
|---|
| 11889 | //BIF_CFG_DEV0_EPF5_PROG_INTERFACE |
|---|
| 11890 | #define BIF_CFG_DEV0_EPF5_PROG_INTERFACE__PROG_INTERFACE__SHIFT 0x0 |
|---|
| 11891 | #define BIF_CFG_DEV0_EPF5_PROG_INTERFACE__PROG_INTERFACE_MASK 0xFFL |
|---|
| 11892 | //BIF_CFG_DEV0_EPF5_SUB_CLASS |
|---|
| 11893 | #define BIF_CFG_DEV0_EPF5_SUB_CLASS__SUB_CLASS__SHIFT 0x0 |
|---|
| 11894 | #define BIF_CFG_DEV0_EPF5_SUB_CLASS__SUB_CLASS_MASK 0xFFL |
|---|
| 11895 | //BIF_CFG_DEV0_EPF5_BASE_CLASS |
|---|
| 11896 | #define BIF_CFG_DEV0_EPF5_BASE_CLASS__BASE_CLASS__SHIFT 0x0 |
|---|
| 11897 | #define BIF_CFG_DEV0_EPF5_BASE_CLASS__BASE_CLASS_MASK 0xFFL |
|---|
| 11898 | //BIF_CFG_DEV0_EPF5_CACHE_LINE |
|---|
| 11899 | #define BIF_CFG_DEV0_EPF5_CACHE_LINE__CACHE_LINE_SIZE__SHIFT 0x0 |
|---|
| 11900 | #define BIF_CFG_DEV0_EPF5_CACHE_LINE__CACHE_LINE_SIZE_MASK 0xFFL |
|---|
| 11901 | //BIF_CFG_DEV0_EPF5_LATENCY |
|---|
| 11902 | #define BIF_CFG_DEV0_EPF5_LATENCY__LATENCY_TIMER__SHIFT 0x0 |
|---|
| 11903 | #define BIF_CFG_DEV0_EPF5_LATENCY__LATENCY_TIMER_MASK 0xFFL |
|---|
| 11904 | //BIF_CFG_DEV0_EPF5_HEADER |
|---|
| 11905 | #define 0x0 |
|---|
| 11906 | #define 0x7 |
|---|
| 11907 | #define 0x7FL |
|---|
| 11908 | #define 0x80L |
|---|
| 11909 | //BIF_CFG_DEV0_EPF5_BIST |
|---|
| 11910 | #define BIF_CFG_DEV0_EPF5_BIST__BIST_COMP__SHIFT 0x0 |
|---|
| 11911 | #define BIF_CFG_DEV0_EPF5_BIST__BIST_STRT__SHIFT 0x6 |
|---|
| 11912 | #define BIF_CFG_DEV0_EPF5_BIST__BIST_CAP__SHIFT 0x7 |
|---|
| 11913 | #define BIF_CFG_DEV0_EPF5_BIST__BIST_COMP_MASK 0x0FL |
|---|
| 11914 | #define BIF_CFG_DEV0_EPF5_BIST__BIST_STRT_MASK 0x40L |
|---|
| 11915 | #define BIF_CFG_DEV0_EPF5_BIST__BIST_CAP_MASK 0x80L |
|---|
| 11916 | //BIF_CFG_DEV0_EPF5_BASE_ADDR_1 |
|---|
| 11917 | #define BIF_CFG_DEV0_EPF5_BASE_ADDR_1__BASE_ADDR__SHIFT 0x0 |
|---|
| 11918 | #define BIF_CFG_DEV0_EPF5_BASE_ADDR_1__BASE_ADDR_MASK 0xFFFFFFFFL |
|---|
| 11919 | //BIF_CFG_DEV0_EPF5_BASE_ADDR_2 |
|---|
| 11920 | #define BIF_CFG_DEV0_EPF5_BASE_ADDR_2__BASE_ADDR__SHIFT 0x0 |
|---|
| 11921 | #define BIF_CFG_DEV0_EPF5_BASE_ADDR_2__BASE_ADDR_MASK 0xFFFFFFFFL |
|---|
| 11922 | //BIF_CFG_DEV0_EPF5_BASE_ADDR_3 |
|---|
| 11923 | #define BIF_CFG_DEV0_EPF5_BASE_ADDR_3__BASE_ADDR__SHIFT 0x0 |
|---|
| 11924 | #define BIF_CFG_DEV0_EPF5_BASE_ADDR_3__BASE_ADDR_MASK 0xFFFFFFFFL |
|---|
| 11925 | //BIF_CFG_DEV0_EPF5_BASE_ADDR_4 |
|---|
| 11926 | #define BIF_CFG_DEV0_EPF5_BASE_ADDR_4__BASE_ADDR__SHIFT 0x0 |
|---|
| 11927 | #define BIF_CFG_DEV0_EPF5_BASE_ADDR_4__BASE_ADDR_MASK 0xFFFFFFFFL |
|---|
| 11928 | //BIF_CFG_DEV0_EPF5_BASE_ADDR_5 |
|---|
| 11929 | #define BIF_CFG_DEV0_EPF5_BASE_ADDR_5__BASE_ADDR__SHIFT 0x0 |
|---|
| 11930 | #define BIF_CFG_DEV0_EPF5_BASE_ADDR_5__BASE_ADDR_MASK 0xFFFFFFFFL |
|---|
| 11931 | //BIF_CFG_DEV0_EPF5_BASE_ADDR_6 |
|---|
| 11932 | #define BIF_CFG_DEV0_EPF5_BASE_ADDR_6__BASE_ADDR__SHIFT 0x0 |
|---|
| 11933 | #define BIF_CFG_DEV0_EPF5_BASE_ADDR_6__BASE_ADDR_MASK 0xFFFFFFFFL |
|---|
| 11934 | //BIF_CFG_DEV0_EPF5_CARDBUS_CIS_PTR |
|---|
| 11935 | #define BIF_CFG_DEV0_EPF5_CARDBUS_CIS_PTR__CARDBUS_CIS_PTR__SHIFT 0x0 |
|---|
| 11936 | #define BIF_CFG_DEV0_EPF5_CARDBUS_CIS_PTR__CARDBUS_CIS_PTR_MASK 0xFFFFFFFFL |
|---|
| 11937 | //BIF_CFG_DEV0_EPF5_ADAPTER_ID |
|---|
| 11938 | #define BIF_CFG_DEV0_EPF5_ADAPTER_ID__SUBSYSTEM_VENDOR_ID__SHIFT 0x0 |
|---|
| 11939 | #define BIF_CFG_DEV0_EPF5_ADAPTER_ID__SUBSYSTEM_ID__SHIFT 0x10 |
|---|
| 11940 | #define BIF_CFG_DEV0_EPF5_ADAPTER_ID__SUBSYSTEM_VENDOR_ID_MASK 0x0000FFFFL |
|---|
| 11941 | #define BIF_CFG_DEV0_EPF5_ADAPTER_ID__SUBSYSTEM_ID_MASK 0xFFFF0000L |
|---|
| 11942 | //BIF_CFG_DEV0_EPF5_ROM_BASE_ADDR |
|---|
| 11943 | #define BIF_CFG_DEV0_EPF5_ROM_BASE_ADDR__BASE_ADDR__SHIFT 0x0 |
|---|
| 11944 | #define BIF_CFG_DEV0_EPF5_ROM_BASE_ADDR__BASE_ADDR_MASK 0xFFFFFFFFL |
|---|
| 11945 | //BIF_CFG_DEV0_EPF5_CAP_PTR |
|---|
| 11946 | #define BIF_CFG_DEV0_EPF5_CAP_PTR__CAP_PTR__SHIFT 0x0 |
|---|
| 11947 | #define BIF_CFG_DEV0_EPF5_CAP_PTR__CAP_PTR_MASK 0xFFL |
|---|
| 11948 | //BIF_CFG_DEV0_EPF5_INTERRUPT_LINE |
|---|
| 11949 | #define BIF_CFG_DEV0_EPF5_INTERRUPT_LINE__INTERRUPT_LINE__SHIFT 0x0 |
|---|
| 11950 | #define BIF_CFG_DEV0_EPF5_INTERRUPT_LINE__INTERRUPT_LINE_MASK 0xFFL |
|---|
| 11951 | //BIF_CFG_DEV0_EPF5_INTERRUPT_PIN |
|---|
| 11952 | #define BIF_CFG_DEV0_EPF5_INTERRUPT_PIN__INTERRUPT_PIN__SHIFT 0x0 |
|---|
| 11953 | #define BIF_CFG_DEV0_EPF5_INTERRUPT_PIN__INTERRUPT_PIN_MASK 0xFFL |
|---|
| 11954 | //BIF_CFG_DEV0_EPF5_MIN_GRANT |
|---|
| 11955 | #define BIF_CFG_DEV0_EPF5_MIN_GRANT__MIN_GNT__SHIFT 0x0 |
|---|
| 11956 | #define BIF_CFG_DEV0_EPF5_MIN_GRANT__MIN_GNT_MASK 0xFFL |
|---|
| 11957 | //BIF_CFG_DEV0_EPF5_MAX_LATENCY |
|---|
| 11958 | #define BIF_CFG_DEV0_EPF5_MAX_LATENCY__MAX_LAT__SHIFT 0x0 |
|---|
| 11959 | #define BIF_CFG_DEV0_EPF5_MAX_LATENCY__MAX_LAT_MASK 0xFFL |
|---|
| 11960 | //BIF_CFG_DEV0_EPF5_VENDOR_CAP_LIST |
|---|
| 11961 | #define BIF_CFG_DEV0_EPF5_VENDOR_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 11962 | #define BIF_CFG_DEV0_EPF5_VENDOR_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
|---|
| 11963 | #define BIF_CFG_DEV0_EPF5_VENDOR_CAP_LIST__LENGTH__SHIFT 0x10 |
|---|
| 11964 | #define BIF_CFG_DEV0_EPF5_VENDOR_CAP_LIST__CAP_ID_MASK 0x000000FFL |
|---|
| 11965 | #define BIF_CFG_DEV0_EPF5_VENDOR_CAP_LIST__NEXT_PTR_MASK 0x0000FF00L |
|---|
| 11966 | #define BIF_CFG_DEV0_EPF5_VENDOR_CAP_LIST__LENGTH_MASK 0x00FF0000L |
|---|
| 11967 | //BIF_CFG_DEV0_EPF5_ADAPTER_ID_W |
|---|
| 11968 | #define BIF_CFG_DEV0_EPF5_ADAPTER_ID_W__SUBSYSTEM_VENDOR_ID__SHIFT 0x0 |
|---|
| 11969 | #define BIF_CFG_DEV0_EPF5_ADAPTER_ID_W__SUBSYSTEM_ID__SHIFT 0x10 |
|---|
| 11970 | #define BIF_CFG_DEV0_EPF5_ADAPTER_ID_W__SUBSYSTEM_VENDOR_ID_MASK 0x0000FFFFL |
|---|
| 11971 | #define BIF_CFG_DEV0_EPF5_ADAPTER_ID_W__SUBSYSTEM_ID_MASK 0xFFFF0000L |
|---|
| 11972 | //BIF_CFG_DEV0_EPF5_PMI_CAP_LIST |
|---|
| 11973 | #define BIF_CFG_DEV0_EPF5_PMI_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 11974 | #define BIF_CFG_DEV0_EPF5_PMI_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
|---|
| 11975 | #define BIF_CFG_DEV0_EPF5_PMI_CAP_LIST__CAP_ID_MASK 0x00FFL |
|---|
| 11976 | #define BIF_CFG_DEV0_EPF5_PMI_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
|---|
| 11977 | //BIF_CFG_DEV0_EPF5_PMI_CAP |
|---|
| 11978 | #define BIF_CFG_DEV0_EPF5_PMI_CAP__VERSION__SHIFT 0x0 |
|---|
| 11979 | #define BIF_CFG_DEV0_EPF5_PMI_CAP__PME_CLOCK__SHIFT 0x3 |
|---|
| 11980 | #define BIF_CFG_DEV0_EPF5_PMI_CAP__IMMEDIATE_READINESS_ON_RETURN_TO_D0__SHIFT 0x4 |
|---|
| 11981 | #define BIF_CFG_DEV0_EPF5_PMI_CAP__DEV_SPECIFIC_INIT__SHIFT 0x5 |
|---|
| 11982 | #define BIF_CFG_DEV0_EPF5_PMI_CAP__AUX_CURRENT__SHIFT 0x6 |
|---|
| 11983 | #define BIF_CFG_DEV0_EPF5_PMI_CAP__D1_SUPPORT__SHIFT 0x9 |
|---|
| 11984 | #define BIF_CFG_DEV0_EPF5_PMI_CAP__D2_SUPPORT__SHIFT 0xa |
|---|
| 11985 | #define BIF_CFG_DEV0_EPF5_PMI_CAP__PME_SUPPORT__SHIFT 0xb |
|---|
| 11986 | #define BIF_CFG_DEV0_EPF5_PMI_CAP__VERSION_MASK 0x0007L |
|---|
| 11987 | #define BIF_CFG_DEV0_EPF5_PMI_CAP__PME_CLOCK_MASK 0x0008L |
|---|
| 11988 | #define BIF_CFG_DEV0_EPF5_PMI_CAP__IMMEDIATE_READINESS_ON_RETURN_TO_D0_MASK 0x0010L |
|---|
| 11989 | #define BIF_CFG_DEV0_EPF5_PMI_CAP__DEV_SPECIFIC_INIT_MASK 0x0020L |
|---|
| 11990 | #define BIF_CFG_DEV0_EPF5_PMI_CAP__AUX_CURRENT_MASK 0x01C0L |
|---|
| 11991 | #define BIF_CFG_DEV0_EPF5_PMI_CAP__D1_SUPPORT_MASK 0x0200L |
|---|
| 11992 | #define BIF_CFG_DEV0_EPF5_PMI_CAP__D2_SUPPORT_MASK 0x0400L |
|---|
| 11993 | #define BIF_CFG_DEV0_EPF5_PMI_CAP__PME_SUPPORT_MASK 0xF800L |
|---|
| 11994 | //BIF_CFG_DEV0_EPF5_PMI_STATUS_CNTL |
|---|
| 11995 | #define BIF_CFG_DEV0_EPF5_PMI_STATUS_CNTL__POWER_STATE__SHIFT 0x0 |
|---|
| 11996 | #define BIF_CFG_DEV0_EPF5_PMI_STATUS_CNTL__NO_SOFT_RESET__SHIFT 0x3 |
|---|
| 11997 | #define BIF_CFG_DEV0_EPF5_PMI_STATUS_CNTL__PME_EN__SHIFT 0x8 |
|---|
| 11998 | #define BIF_CFG_DEV0_EPF5_PMI_STATUS_CNTL__DATA_SELECT__SHIFT 0x9 |
|---|
| 11999 | #define BIF_CFG_DEV0_EPF5_PMI_STATUS_CNTL__DATA_SCALE__SHIFT 0xd |
|---|
| 12000 | #define BIF_CFG_DEV0_EPF5_PMI_STATUS_CNTL__PME_STATUS__SHIFT 0xf |
|---|
| 12001 | #define BIF_CFG_DEV0_EPF5_PMI_STATUS_CNTL__B2_B3_SUPPORT__SHIFT 0x16 |
|---|
| 12002 | #define BIF_CFG_DEV0_EPF5_PMI_STATUS_CNTL__BUS_PWR_EN__SHIFT 0x17 |
|---|
| 12003 | #define BIF_CFG_DEV0_EPF5_PMI_STATUS_CNTL__PMI_DATA__SHIFT 0x18 |
|---|
| 12004 | #define BIF_CFG_DEV0_EPF5_PMI_STATUS_CNTL__POWER_STATE_MASK 0x00000003L |
|---|
| 12005 | #define BIF_CFG_DEV0_EPF5_PMI_STATUS_CNTL__NO_SOFT_RESET_MASK 0x00000008L |
|---|
| 12006 | #define BIF_CFG_DEV0_EPF5_PMI_STATUS_CNTL__PME_EN_MASK 0x00000100L |
|---|
| 12007 | #define BIF_CFG_DEV0_EPF5_PMI_STATUS_CNTL__DATA_SELECT_MASK 0x00001E00L |
|---|
| 12008 | #define BIF_CFG_DEV0_EPF5_PMI_STATUS_CNTL__DATA_SCALE_MASK 0x00006000L |
|---|
| 12009 | #define BIF_CFG_DEV0_EPF5_PMI_STATUS_CNTL__PME_STATUS_MASK 0x00008000L |
|---|
| 12010 | #define BIF_CFG_DEV0_EPF5_PMI_STATUS_CNTL__B2_B3_SUPPORT_MASK 0x00400000L |
|---|
| 12011 | #define BIF_CFG_DEV0_EPF5_PMI_STATUS_CNTL__BUS_PWR_EN_MASK 0x00800000L |
|---|
| 12012 | #define BIF_CFG_DEV0_EPF5_PMI_STATUS_CNTL__PMI_DATA_MASK 0xFF000000L |
|---|
| 12013 | //BIF_CFG_DEV0_EPF5_SBRN |
|---|
| 12014 | #define BIF_CFG_DEV0_EPF5_SBRN__SBRN__SHIFT 0x0 |
|---|
| 12015 | #define BIF_CFG_DEV0_EPF5_SBRN__SBRN_MASK 0xFFL |
|---|
| 12016 | //BIF_CFG_DEV0_EPF5_FLADJ |
|---|
| 12017 | #define BIF_CFG_DEV0_EPF5_FLADJ__FLADJ__SHIFT 0x0 |
|---|
| 12018 | #define BIF_CFG_DEV0_EPF5_FLADJ__NFC__SHIFT 0x6 |
|---|
| 12019 | #define BIF_CFG_DEV0_EPF5_FLADJ__FLADJ_MASK 0x3FL |
|---|
| 12020 | #define BIF_CFG_DEV0_EPF5_FLADJ__NFC_MASK 0x40L |
|---|
| 12021 | //BIF_CFG_DEV0_EPF5_DBESL_DBESLD |
|---|
| 12022 | #define BIF_CFG_DEV0_EPF5_DBESL_DBESLD__DBESL__SHIFT 0x0 |
|---|
| 12023 | #define BIF_CFG_DEV0_EPF5_DBESL_DBESLD__DBESLD__SHIFT 0x4 |
|---|
| 12024 | #define BIF_CFG_DEV0_EPF5_DBESL_DBESLD__DBESL_MASK 0x0FL |
|---|
| 12025 | #define BIF_CFG_DEV0_EPF5_DBESL_DBESLD__DBESLD_MASK 0xF0L |
|---|
| 12026 | //BIF_CFG_DEV0_EPF5_PCIE_CAP_LIST |
|---|
| 12027 | #define BIF_CFG_DEV0_EPF5_PCIE_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 12028 | #define BIF_CFG_DEV0_EPF5_PCIE_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
|---|
| 12029 | #define BIF_CFG_DEV0_EPF5_PCIE_CAP_LIST__CAP_ID_MASK 0x00FFL |
|---|
| 12030 | #define BIF_CFG_DEV0_EPF5_PCIE_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
|---|
| 12031 | //BIF_CFG_DEV0_EPF5_PCIE_CAP |
|---|
| 12032 | #define BIF_CFG_DEV0_EPF5_PCIE_CAP__VERSION__SHIFT 0x0 |
|---|
| 12033 | #define BIF_CFG_DEV0_EPF5_PCIE_CAP__DEVICE_TYPE__SHIFT 0x4 |
|---|
| 12034 | #define BIF_CFG_DEV0_EPF5_PCIE_CAP__SLOT_IMPLEMENTED__SHIFT 0x8 |
|---|
| 12035 | #define BIF_CFG_DEV0_EPF5_PCIE_CAP__INT_MESSAGE_NUM__SHIFT 0x9 |
|---|
| 12036 | #define BIF_CFG_DEV0_EPF5_PCIE_CAP__VERSION_MASK 0x000FL |
|---|
| 12037 | #define BIF_CFG_DEV0_EPF5_PCIE_CAP__DEVICE_TYPE_MASK 0x00F0L |
|---|
| 12038 | #define BIF_CFG_DEV0_EPF5_PCIE_CAP__SLOT_IMPLEMENTED_MASK 0x0100L |
|---|
| 12039 | #define BIF_CFG_DEV0_EPF5_PCIE_CAP__INT_MESSAGE_NUM_MASK 0x3E00L |
|---|
| 12040 | //BIF_CFG_DEV0_EPF5_DEVICE_CAP |
|---|
| 12041 | #define BIF_CFG_DEV0_EPF5_DEVICE_CAP__MAX_PAYLOAD_SUPPORT__SHIFT 0x0 |
|---|
| 12042 | #define BIF_CFG_DEV0_EPF5_DEVICE_CAP__PHANTOM_FUNC__SHIFT 0x3 |
|---|
| 12043 | #define BIF_CFG_DEV0_EPF5_DEVICE_CAP__EXTENDED_TAG__SHIFT 0x5 |
|---|
| 12044 | #define BIF_CFG_DEV0_EPF5_DEVICE_CAP__L0S_ACCEPTABLE_LATENCY__SHIFT 0x6 |
|---|
| 12045 | #define BIF_CFG_DEV0_EPF5_DEVICE_CAP__L1_ACCEPTABLE_LATENCY__SHIFT 0x9 |
|---|
| 12046 | #define BIF_CFG_DEV0_EPF5_DEVICE_CAP__ROLE_BASED_ERR_REPORTING__SHIFT 0xf |
|---|
| 12047 | #define BIF_CFG_DEV0_EPF5_DEVICE_CAP__CAPTURED_SLOT_POWER_LIMIT__SHIFT 0x12 |
|---|
| 12048 | #define BIF_CFG_DEV0_EPF5_DEVICE_CAP__CAPTURED_SLOT_POWER_SCALE__SHIFT 0x1a |
|---|
| 12049 | #define BIF_CFG_DEV0_EPF5_DEVICE_CAP__FLR_CAPABLE__SHIFT 0x1c |
|---|
| 12050 | #define BIF_CFG_DEV0_EPF5_DEVICE_CAP__MAX_PAYLOAD_SUPPORT_MASK 0x00000007L |
|---|
| 12051 | #define BIF_CFG_DEV0_EPF5_DEVICE_CAP__PHANTOM_FUNC_MASK 0x00000018L |
|---|
| 12052 | #define BIF_CFG_DEV0_EPF5_DEVICE_CAP__EXTENDED_TAG_MASK 0x00000020L |
|---|
| 12053 | #define BIF_CFG_DEV0_EPF5_DEVICE_CAP__L0S_ACCEPTABLE_LATENCY_MASK 0x000001C0L |
|---|
| 12054 | #define BIF_CFG_DEV0_EPF5_DEVICE_CAP__L1_ACCEPTABLE_LATENCY_MASK 0x00000E00L |
|---|
| 12055 | #define BIF_CFG_DEV0_EPF5_DEVICE_CAP__ROLE_BASED_ERR_REPORTING_MASK 0x00008000L |
|---|
| 12056 | #define BIF_CFG_DEV0_EPF5_DEVICE_CAP__CAPTURED_SLOT_POWER_LIMIT_MASK 0x03FC0000L |
|---|
| 12057 | #define BIF_CFG_DEV0_EPF5_DEVICE_CAP__CAPTURED_SLOT_POWER_SCALE_MASK 0x0C000000L |
|---|
| 12058 | #define BIF_CFG_DEV0_EPF5_DEVICE_CAP__FLR_CAPABLE_MASK 0x10000000L |
|---|
| 12059 | //BIF_CFG_DEV0_EPF5_DEVICE_CNTL |
|---|
| 12060 | #define BIF_CFG_DEV0_EPF5_DEVICE_CNTL__CORR_ERR_EN__SHIFT 0x0 |
|---|
| 12061 | #define BIF_CFG_DEV0_EPF5_DEVICE_CNTL__NON_FATAL_ERR_EN__SHIFT 0x1 |
|---|
| 12062 | #define BIF_CFG_DEV0_EPF5_DEVICE_CNTL__FATAL_ERR_EN__SHIFT 0x2 |
|---|
| 12063 | #define BIF_CFG_DEV0_EPF5_DEVICE_CNTL__USR_REPORT_EN__SHIFT 0x3 |
|---|
| 12064 | #define BIF_CFG_DEV0_EPF5_DEVICE_CNTL__RELAXED_ORD_EN__SHIFT 0x4 |
|---|
| 12065 | #define BIF_CFG_DEV0_EPF5_DEVICE_CNTL__MAX_PAYLOAD_SIZE__SHIFT 0x5 |
|---|
| 12066 | #define BIF_CFG_DEV0_EPF5_DEVICE_CNTL__EXTENDED_TAG_EN__SHIFT 0x8 |
|---|
| 12067 | #define BIF_CFG_DEV0_EPF5_DEVICE_CNTL__PHANTOM_FUNC_EN__SHIFT 0x9 |
|---|
| 12068 | #define BIF_CFG_DEV0_EPF5_DEVICE_CNTL__AUX_POWER_PM_EN__SHIFT 0xa |
|---|
| 12069 | #define BIF_CFG_DEV0_EPF5_DEVICE_CNTL__NO_SNOOP_EN__SHIFT 0xb |
|---|
| 12070 | #define BIF_CFG_DEV0_EPF5_DEVICE_CNTL__MAX_READ_REQUEST_SIZE__SHIFT 0xc |
|---|
| 12071 | #define BIF_CFG_DEV0_EPF5_DEVICE_CNTL__INITIATE_FLR__SHIFT 0xf |
|---|
| 12072 | #define BIF_CFG_DEV0_EPF5_DEVICE_CNTL__CORR_ERR_EN_MASK 0x0001L |
|---|
| 12073 | #define BIF_CFG_DEV0_EPF5_DEVICE_CNTL__NON_FATAL_ERR_EN_MASK 0x0002L |
|---|
| 12074 | #define BIF_CFG_DEV0_EPF5_DEVICE_CNTL__FATAL_ERR_EN_MASK 0x0004L |
|---|
| 12075 | #define BIF_CFG_DEV0_EPF5_DEVICE_CNTL__USR_REPORT_EN_MASK 0x0008L |
|---|
| 12076 | #define BIF_CFG_DEV0_EPF5_DEVICE_CNTL__RELAXED_ORD_EN_MASK 0x0010L |
|---|
| 12077 | #define BIF_CFG_DEV0_EPF5_DEVICE_CNTL__MAX_PAYLOAD_SIZE_MASK 0x00E0L |
|---|
| 12078 | #define BIF_CFG_DEV0_EPF5_DEVICE_CNTL__EXTENDED_TAG_EN_MASK 0x0100L |
|---|
| 12079 | #define BIF_CFG_DEV0_EPF5_DEVICE_CNTL__PHANTOM_FUNC_EN_MASK 0x0200L |
|---|
| 12080 | #define BIF_CFG_DEV0_EPF5_DEVICE_CNTL__AUX_POWER_PM_EN_MASK 0x0400L |
|---|
| 12081 | #define BIF_CFG_DEV0_EPF5_DEVICE_CNTL__NO_SNOOP_EN_MASK 0x0800L |
|---|
| 12082 | #define BIF_CFG_DEV0_EPF5_DEVICE_CNTL__MAX_READ_REQUEST_SIZE_MASK 0x7000L |
|---|
| 12083 | #define BIF_CFG_DEV0_EPF5_DEVICE_CNTL__INITIATE_FLR_MASK 0x8000L |
|---|
| 12084 | //BIF_CFG_DEV0_EPF5_DEVICE_STATUS |
|---|
| 12085 | #define BIF_CFG_DEV0_EPF5_DEVICE_STATUS__CORR_ERR__SHIFT 0x0 |
|---|
| 12086 | #define BIF_CFG_DEV0_EPF5_DEVICE_STATUS__NON_FATAL_ERR__SHIFT 0x1 |
|---|
| 12087 | #define BIF_CFG_DEV0_EPF5_DEVICE_STATUS__FATAL_ERR__SHIFT 0x2 |
|---|
| 12088 | #define BIF_CFG_DEV0_EPF5_DEVICE_STATUS__USR_DETECTED__SHIFT 0x3 |
|---|
| 12089 | #define BIF_CFG_DEV0_EPF5_DEVICE_STATUS__AUX_PWR__SHIFT 0x4 |
|---|
| 12090 | #define BIF_CFG_DEV0_EPF5_DEVICE_STATUS__TRANSACTIONS_PEND__SHIFT 0x5 |
|---|
| 12091 | #define BIF_CFG_DEV0_EPF5_DEVICE_STATUS__EMER_POWER_REDUCTION_DETECTED__SHIFT 0x6 |
|---|
| 12092 | #define BIF_CFG_DEV0_EPF5_DEVICE_STATUS__CORR_ERR_MASK 0x0001L |
|---|
| 12093 | #define BIF_CFG_DEV0_EPF5_DEVICE_STATUS__NON_FATAL_ERR_MASK 0x0002L |
|---|
| 12094 | #define BIF_CFG_DEV0_EPF5_DEVICE_STATUS__FATAL_ERR_MASK 0x0004L |
|---|
| 12095 | #define BIF_CFG_DEV0_EPF5_DEVICE_STATUS__USR_DETECTED_MASK 0x0008L |
|---|
| 12096 | #define BIF_CFG_DEV0_EPF5_DEVICE_STATUS__AUX_PWR_MASK 0x0010L |
|---|
| 12097 | #define BIF_CFG_DEV0_EPF5_DEVICE_STATUS__TRANSACTIONS_PEND_MASK 0x0020L |
|---|
| 12098 | #define BIF_CFG_DEV0_EPF5_DEVICE_STATUS__EMER_POWER_REDUCTION_DETECTED_MASK 0x0040L |
|---|
| 12099 | //BIF_CFG_DEV0_EPF5_LINK_CAP |
|---|
| 12100 | #define BIF_CFG_DEV0_EPF5_LINK_CAP__LINK_SPEED__SHIFT 0x0 |
|---|
| 12101 | #define BIF_CFG_DEV0_EPF5_LINK_CAP__LINK_WIDTH__SHIFT 0x4 |
|---|
| 12102 | #define BIF_CFG_DEV0_EPF5_LINK_CAP__PM_SUPPORT__SHIFT 0xa |
|---|
| 12103 | #define BIF_CFG_DEV0_EPF5_LINK_CAP__L0S_EXIT_LATENCY__SHIFT 0xc |
|---|
| 12104 | #define BIF_CFG_DEV0_EPF5_LINK_CAP__L1_EXIT_LATENCY__SHIFT 0xf |
|---|
| 12105 | #define BIF_CFG_DEV0_EPF5_LINK_CAP__CLOCK_POWER_MANAGEMENT__SHIFT 0x12 |
|---|
| 12106 | #define BIF_CFG_DEV0_EPF5_LINK_CAP__SURPRISE_DOWN_ERR_REPORTING__SHIFT 0x13 |
|---|
| 12107 | #define BIF_CFG_DEV0_EPF5_LINK_CAP__DL_ACTIVE_REPORTING_CAPABLE__SHIFT 0x14 |
|---|
| 12108 | #define BIF_CFG_DEV0_EPF5_LINK_CAP__LINK_BW_NOTIFICATION_CAP__SHIFT 0x15 |
|---|
| 12109 | #define BIF_CFG_DEV0_EPF5_LINK_CAP__ASPM_OPTIONALITY_COMPLIANCE__SHIFT 0x16 |
|---|
| 12110 | #define BIF_CFG_DEV0_EPF5_LINK_CAP__PORT_NUMBER__SHIFT 0x18 |
|---|
| 12111 | #define BIF_CFG_DEV0_EPF5_LINK_CAP__LINK_SPEED_MASK 0x0000000FL |
|---|
| 12112 | #define BIF_CFG_DEV0_EPF5_LINK_CAP__LINK_WIDTH_MASK 0x000003F0L |
|---|
| 12113 | #define BIF_CFG_DEV0_EPF5_LINK_CAP__PM_SUPPORT_MASK 0x00000C00L |
|---|
| 12114 | #define BIF_CFG_DEV0_EPF5_LINK_CAP__L0S_EXIT_LATENCY_MASK 0x00007000L |
|---|
| 12115 | #define BIF_CFG_DEV0_EPF5_LINK_CAP__L1_EXIT_LATENCY_MASK 0x00038000L |
|---|
| 12116 | #define BIF_CFG_DEV0_EPF5_LINK_CAP__CLOCK_POWER_MANAGEMENT_MASK 0x00040000L |
|---|
| 12117 | #define BIF_CFG_DEV0_EPF5_LINK_CAP__SURPRISE_DOWN_ERR_REPORTING_MASK 0x00080000L |
|---|
| 12118 | #define BIF_CFG_DEV0_EPF5_LINK_CAP__DL_ACTIVE_REPORTING_CAPABLE_MASK 0x00100000L |
|---|
| 12119 | #define BIF_CFG_DEV0_EPF5_LINK_CAP__LINK_BW_NOTIFICATION_CAP_MASK 0x00200000L |
|---|
| 12120 | #define BIF_CFG_DEV0_EPF5_LINK_CAP__ASPM_OPTIONALITY_COMPLIANCE_MASK 0x00400000L |
|---|
| 12121 | #define BIF_CFG_DEV0_EPF5_LINK_CAP__PORT_NUMBER_MASK 0xFF000000L |
|---|
| 12122 | //BIF_CFG_DEV0_EPF5_LINK_STATUS |
|---|
| 12123 | #define BIF_CFG_DEV0_EPF5_LINK_STATUS__CURRENT_LINK_SPEED__SHIFT 0x0 |
|---|
| 12124 | #define BIF_CFG_DEV0_EPF5_LINK_STATUS__NEGOTIATED_LINK_WIDTH__SHIFT 0x4 |
|---|
| 12125 | #define BIF_CFG_DEV0_EPF5_LINK_STATUS__LINK_TRAINING__SHIFT 0xb |
|---|
| 12126 | #define BIF_CFG_DEV0_EPF5_LINK_STATUS__SLOT_CLOCK_CFG__SHIFT 0xc |
|---|
| 12127 | #define BIF_CFG_DEV0_EPF5_LINK_STATUS__DL_ACTIVE__SHIFT 0xd |
|---|
| 12128 | #define BIF_CFG_DEV0_EPF5_LINK_STATUS__LINK_BW_MANAGEMENT_STATUS__SHIFT 0xe |
|---|
| 12129 | #define BIF_CFG_DEV0_EPF5_LINK_STATUS__LINK_AUTONOMOUS_BW_STATUS__SHIFT 0xf |
|---|
| 12130 | #define BIF_CFG_DEV0_EPF5_LINK_STATUS__CURRENT_LINK_SPEED_MASK 0x000FL |
|---|
| 12131 | #define BIF_CFG_DEV0_EPF5_LINK_STATUS__NEGOTIATED_LINK_WIDTH_MASK 0x03F0L |
|---|
| 12132 | #define BIF_CFG_DEV0_EPF5_LINK_STATUS__LINK_TRAINING_MASK 0x0800L |
|---|
| 12133 | #define BIF_CFG_DEV0_EPF5_LINK_STATUS__SLOT_CLOCK_CFG_MASK 0x1000L |
|---|
| 12134 | #define BIF_CFG_DEV0_EPF5_LINK_STATUS__DL_ACTIVE_MASK 0x2000L |
|---|
| 12135 | #define BIF_CFG_DEV0_EPF5_LINK_STATUS__LINK_BW_MANAGEMENT_STATUS_MASK 0x4000L |
|---|
| 12136 | #define BIF_CFG_DEV0_EPF5_LINK_STATUS__LINK_AUTONOMOUS_BW_STATUS_MASK 0x8000L |
|---|
| 12137 | //BIF_CFG_DEV0_EPF5_DEVICE_CAP2 |
|---|
| 12138 | #define BIF_CFG_DEV0_EPF5_DEVICE_CAP2__CPL_TIMEOUT_RANGE_SUPPORTED__SHIFT 0x0 |
|---|
| 12139 | #define BIF_CFG_DEV0_EPF5_DEVICE_CAP2__CPL_TIMEOUT_DIS_SUPPORTED__SHIFT 0x4 |
|---|
| 12140 | #define BIF_CFG_DEV0_EPF5_DEVICE_CAP2__ARI_FORWARDING_SUPPORTED__SHIFT 0x5 |
|---|
| 12141 | #define BIF_CFG_DEV0_EPF5_DEVICE_CAP2__ATOMICOP_ROUTING_SUPPORTED__SHIFT 0x6 |
|---|
| 12142 | #define BIF_CFG_DEV0_EPF5_DEVICE_CAP2__ATOMICOP_32CMPLT_SUPPORTED__SHIFT 0x7 |
|---|
| 12143 | #define BIF_CFG_DEV0_EPF5_DEVICE_CAP2__ATOMICOP_64CMPLT_SUPPORTED__SHIFT 0x8 |
|---|
| 12144 | #define BIF_CFG_DEV0_EPF5_DEVICE_CAP2__CAS128_CMPLT_SUPPORTED__SHIFT 0x9 |
|---|
| 12145 | #define BIF_CFG_DEV0_EPF5_DEVICE_CAP2__NO_RO_ENABLED_P2P_PASSING__SHIFT 0xa |
|---|
| 12146 | #define BIF_CFG_DEV0_EPF5_DEVICE_CAP2__LTR_SUPPORTED__SHIFT 0xb |
|---|
| 12147 | #define BIF_CFG_DEV0_EPF5_DEVICE_CAP2__TPH_CPLR_SUPPORTED__SHIFT 0xc |
|---|
| 12148 | #define BIF_CFG_DEV0_EPF5_DEVICE_CAP2__LN_SYSTEM_CLS__SHIFT 0xe |
|---|
| 12149 | #define BIF_CFG_DEV0_EPF5_DEVICE_CAP2__TEN_BIT_TAG_COMPLETER_SUPPORTED__SHIFT 0x10 |
|---|
| 12150 | #define BIF_CFG_DEV0_EPF5_DEVICE_CAP2__TEN_BIT_TAG_REQUESTER_SUPPORTED__SHIFT 0x11 |
|---|
| 12151 | #define BIF_CFG_DEV0_EPF5_DEVICE_CAP2__OBFF_SUPPORTED__SHIFT 0x12 |
|---|
| 12152 | #define BIF_CFG_DEV0_EPF5_DEVICE_CAP2__EXTENDED_FMT_FIELD_SUPPORTED__SHIFT 0x14 |
|---|
| 12153 | #define BIF_CFG_DEV0_EPF5_DEVICE_CAP2__END_END_TLP_PREFIX_SUPPORTED__SHIFT 0x15 |
|---|
| 12154 | #define BIF_CFG_DEV0_EPF5_DEVICE_CAP2__MAX_END_END_TLP_PREFIXES__SHIFT 0x16 |
|---|
| 12155 | #define BIF_CFG_DEV0_EPF5_DEVICE_CAP2__EMER_POWER_REDUCTION_SUPPORTED__SHIFT 0x18 |
|---|
| 12156 | #define BIF_CFG_DEV0_EPF5_DEVICE_CAP2__EMER_POWER_REDUCTION_INIT_REQ__SHIFT 0x1a |
|---|
| 12157 | #define BIF_CFG_DEV0_EPF5_DEVICE_CAP2__FRS_SUPPORTED__SHIFT 0x1f |
|---|
| 12158 | #define BIF_CFG_DEV0_EPF5_DEVICE_CAP2__CPL_TIMEOUT_RANGE_SUPPORTED_MASK 0x0000000FL |
|---|
| 12159 | #define BIF_CFG_DEV0_EPF5_DEVICE_CAP2__CPL_TIMEOUT_DIS_SUPPORTED_MASK 0x00000010L |
|---|
| 12160 | #define BIF_CFG_DEV0_EPF5_DEVICE_CAP2__ARI_FORWARDING_SUPPORTED_MASK 0x00000020L |
|---|
| 12161 | #define BIF_CFG_DEV0_EPF5_DEVICE_CAP2__ATOMICOP_ROUTING_SUPPORTED_MASK 0x00000040L |
|---|
| 12162 | #define BIF_CFG_DEV0_EPF5_DEVICE_CAP2__ATOMICOP_32CMPLT_SUPPORTED_MASK 0x00000080L |
|---|
| 12163 | #define BIF_CFG_DEV0_EPF5_DEVICE_CAP2__ATOMICOP_64CMPLT_SUPPORTED_MASK 0x00000100L |
|---|
| 12164 | #define BIF_CFG_DEV0_EPF5_DEVICE_CAP2__CAS128_CMPLT_SUPPORTED_MASK 0x00000200L |
|---|
| 12165 | #define BIF_CFG_DEV0_EPF5_DEVICE_CAP2__NO_RO_ENABLED_P2P_PASSING_MASK 0x00000400L |
|---|
| 12166 | #define BIF_CFG_DEV0_EPF5_DEVICE_CAP2__LTR_SUPPORTED_MASK 0x00000800L |
|---|
| 12167 | #define BIF_CFG_DEV0_EPF5_DEVICE_CAP2__TPH_CPLR_SUPPORTED_MASK 0x00003000L |
|---|
| 12168 | #define BIF_CFG_DEV0_EPF5_DEVICE_CAP2__LN_SYSTEM_CLS_MASK 0x0000C000L |
|---|
| 12169 | #define BIF_CFG_DEV0_EPF5_DEVICE_CAP2__TEN_BIT_TAG_COMPLETER_SUPPORTED_MASK 0x00010000L |
|---|
| 12170 | #define BIF_CFG_DEV0_EPF5_DEVICE_CAP2__TEN_BIT_TAG_REQUESTER_SUPPORTED_MASK 0x00020000L |
|---|
| 12171 | #define BIF_CFG_DEV0_EPF5_DEVICE_CAP2__OBFF_SUPPORTED_MASK 0x000C0000L |
|---|
| 12172 | #define BIF_CFG_DEV0_EPF5_DEVICE_CAP2__EXTENDED_FMT_FIELD_SUPPORTED_MASK 0x00100000L |
|---|
| 12173 | #define BIF_CFG_DEV0_EPF5_DEVICE_CAP2__END_END_TLP_PREFIX_SUPPORTED_MASK 0x00200000L |
|---|
| 12174 | #define BIF_CFG_DEV0_EPF5_DEVICE_CAP2__MAX_END_END_TLP_PREFIXES_MASK 0x00C00000L |
|---|
| 12175 | #define BIF_CFG_DEV0_EPF5_DEVICE_CAP2__EMER_POWER_REDUCTION_SUPPORTED_MASK 0x03000000L |
|---|
| 12176 | #define BIF_CFG_DEV0_EPF5_DEVICE_CAP2__EMER_POWER_REDUCTION_INIT_REQ_MASK 0x04000000L |
|---|
| 12177 | #define BIF_CFG_DEV0_EPF5_DEVICE_CAP2__FRS_SUPPORTED_MASK 0x80000000L |
|---|
| 12178 | //BIF_CFG_DEV0_EPF5_DEVICE_CNTL2 |
|---|
| 12179 | #define BIF_CFG_DEV0_EPF5_DEVICE_CNTL2__CPL_TIMEOUT_VALUE__SHIFT 0x0 |
|---|
| 12180 | #define BIF_CFG_DEV0_EPF5_DEVICE_CNTL2__CPL_TIMEOUT_DIS__SHIFT 0x4 |
|---|
| 12181 | #define BIF_CFG_DEV0_EPF5_DEVICE_CNTL2__ARI_FORWARDING_EN__SHIFT 0x5 |
|---|
| 12182 | #define BIF_CFG_DEV0_EPF5_DEVICE_CNTL2__ATOMICOP_REQUEST_EN__SHIFT 0x6 |
|---|
| 12183 | #define BIF_CFG_DEV0_EPF5_DEVICE_CNTL2__ATOMICOP_EGRESS_BLOCKING__SHIFT 0x7 |
|---|
| 12184 | #define BIF_CFG_DEV0_EPF5_DEVICE_CNTL2__IDO_REQUEST_ENABLE__SHIFT 0x8 |
|---|
| 12185 | #define BIF_CFG_DEV0_EPF5_DEVICE_CNTL2__IDO_COMPLETION_ENABLE__SHIFT 0x9 |
|---|
| 12186 | #define BIF_CFG_DEV0_EPF5_DEVICE_CNTL2__LTR_EN__SHIFT 0xa |
|---|
| 12187 | #define BIF_CFG_DEV0_EPF5_DEVICE_CNTL2__EMER_POWER_REDUCTION_REQUEST__SHIFT 0xb |
|---|
| 12188 | #define BIF_CFG_DEV0_EPF5_DEVICE_CNTL2__TEN_BIT_TAG_REQUESTER_ENABLE__SHIFT 0xc |
|---|
| 12189 | #define BIF_CFG_DEV0_EPF5_DEVICE_CNTL2__OBFF_EN__SHIFT 0xd |
|---|
| 12190 | #define BIF_CFG_DEV0_EPF5_DEVICE_CNTL2__END_END_TLP_PREFIX_BLOCKING__SHIFT 0xf |
|---|
| 12191 | #define BIF_CFG_DEV0_EPF5_DEVICE_CNTL2__CPL_TIMEOUT_VALUE_MASK 0x000FL |
|---|
| 12192 | #define BIF_CFG_DEV0_EPF5_DEVICE_CNTL2__CPL_TIMEOUT_DIS_MASK 0x0010L |
|---|
| 12193 | #define BIF_CFG_DEV0_EPF5_DEVICE_CNTL2__ARI_FORWARDING_EN_MASK 0x0020L |
|---|
| 12194 | #define BIF_CFG_DEV0_EPF5_DEVICE_CNTL2__ATOMICOP_REQUEST_EN_MASK 0x0040L |
|---|
| 12195 | #define BIF_CFG_DEV0_EPF5_DEVICE_CNTL2__ATOMICOP_EGRESS_BLOCKING_MASK 0x0080L |
|---|
| 12196 | #define BIF_CFG_DEV0_EPF5_DEVICE_CNTL2__IDO_REQUEST_ENABLE_MASK 0x0100L |
|---|
| 12197 | #define BIF_CFG_DEV0_EPF5_DEVICE_CNTL2__IDO_COMPLETION_ENABLE_MASK 0x0200L |
|---|
| 12198 | #define BIF_CFG_DEV0_EPF5_DEVICE_CNTL2__LTR_EN_MASK 0x0400L |
|---|
| 12199 | #define BIF_CFG_DEV0_EPF5_DEVICE_CNTL2__EMER_POWER_REDUCTION_REQUEST_MASK 0x0800L |
|---|
| 12200 | #define BIF_CFG_DEV0_EPF5_DEVICE_CNTL2__TEN_BIT_TAG_REQUESTER_ENABLE_MASK 0x1000L |
|---|
| 12201 | #define BIF_CFG_DEV0_EPF5_DEVICE_CNTL2__OBFF_EN_MASK 0x6000L |
|---|
| 12202 | #define BIF_CFG_DEV0_EPF5_DEVICE_CNTL2__END_END_TLP_PREFIX_BLOCKING_MASK 0x8000L |
|---|
| 12203 | //BIF_CFG_DEV0_EPF5_DEVICE_STATUS2 |
|---|
| 12204 | #define BIF_CFG_DEV0_EPF5_DEVICE_STATUS2__RESERVED__SHIFT 0x0 |
|---|
| 12205 | #define BIF_CFG_DEV0_EPF5_DEVICE_STATUS2__RESERVED_MASK 0xFFFFL |
|---|
| 12206 | //BIF_CFG_DEV0_EPF5_LINK_STATUS2 |
|---|
| 12207 | #define BIF_CFG_DEV0_EPF5_LINK_STATUS2__CUR_DEEMPHASIS_LEVEL__SHIFT 0x0 |
|---|
| 12208 | #define BIF_CFG_DEV0_EPF5_LINK_STATUS2__EQUALIZATION_COMPLETE_8GT__SHIFT 0x1 |
|---|
| 12209 | #define BIF_CFG_DEV0_EPF5_LINK_STATUS2__EQUALIZATION_PHASE1_SUCCESS_8GT__SHIFT 0x2 |
|---|
| 12210 | #define BIF_CFG_DEV0_EPF5_LINK_STATUS2__EQUALIZATION_PHASE2_SUCCESS_8GT__SHIFT 0x3 |
|---|
| 12211 | #define BIF_CFG_DEV0_EPF5_LINK_STATUS2__EQUALIZATION_PHASE3_SUCCESS_8GT__SHIFT 0x4 |
|---|
| 12212 | #define BIF_CFG_DEV0_EPF5_LINK_STATUS2__LINK_EQUALIZATION_REQUEST_8GT__SHIFT 0x5 |
|---|
| 12213 | #define BIF_CFG_DEV0_EPF5_LINK_STATUS2__RTM1_PRESENCE_DET__SHIFT 0x6 |
|---|
| 12214 | #define BIF_CFG_DEV0_EPF5_LINK_STATUS2__RTM2_PRESENCE_DET__SHIFT 0x7 |
|---|
| 12215 | #define BIF_CFG_DEV0_EPF5_LINK_STATUS2__CROSSLINK_RESOLUTION__SHIFT 0x8 |
|---|
| 12216 | #define BIF_CFG_DEV0_EPF5_LINK_STATUS2__DOWNSTREAM_COMPONENT_PRESENCE__SHIFT 0xc |
|---|
| 12217 | #define BIF_CFG_DEV0_EPF5_LINK_STATUS2__DRS_MESSAGE_RECEIVED__SHIFT 0xf |
|---|
| 12218 | #define BIF_CFG_DEV0_EPF5_LINK_STATUS2__CUR_DEEMPHASIS_LEVEL_MASK 0x0001L |
|---|
| 12219 | #define BIF_CFG_DEV0_EPF5_LINK_STATUS2__EQUALIZATION_COMPLETE_8GT_MASK 0x0002L |
|---|
| 12220 | #define BIF_CFG_DEV0_EPF5_LINK_STATUS2__EQUALIZATION_PHASE1_SUCCESS_8GT_MASK 0x0004L |
|---|
| 12221 | #define BIF_CFG_DEV0_EPF5_LINK_STATUS2__EQUALIZATION_PHASE2_SUCCESS_8GT_MASK 0x0008L |
|---|
| 12222 | #define BIF_CFG_DEV0_EPF5_LINK_STATUS2__EQUALIZATION_PHASE3_SUCCESS_8GT_MASK 0x0010L |
|---|
| 12223 | #define BIF_CFG_DEV0_EPF5_LINK_STATUS2__LINK_EQUALIZATION_REQUEST_8GT_MASK 0x0020L |
|---|
| 12224 | #define BIF_CFG_DEV0_EPF5_LINK_STATUS2__RTM1_PRESENCE_DET_MASK 0x0040L |
|---|
| 12225 | #define BIF_CFG_DEV0_EPF5_LINK_STATUS2__RTM2_PRESENCE_DET_MASK 0x0080L |
|---|
| 12226 | #define BIF_CFG_DEV0_EPF5_LINK_STATUS2__CROSSLINK_RESOLUTION_MASK 0x0300L |
|---|
| 12227 | #define BIF_CFG_DEV0_EPF5_LINK_STATUS2__DOWNSTREAM_COMPONENT_PRESENCE_MASK 0x7000L |
|---|
| 12228 | #define BIF_CFG_DEV0_EPF5_LINK_STATUS2__DRS_MESSAGE_RECEIVED_MASK 0x8000L |
|---|
| 12229 | //BIF_CFG_DEV0_EPF5_MSI_CAP_LIST |
|---|
| 12230 | #define BIF_CFG_DEV0_EPF5_MSI_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 12231 | #define BIF_CFG_DEV0_EPF5_MSI_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
|---|
| 12232 | #define BIF_CFG_DEV0_EPF5_MSI_CAP_LIST__CAP_ID_MASK 0x00FFL |
|---|
| 12233 | #define BIF_CFG_DEV0_EPF5_MSI_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
|---|
| 12234 | //BIF_CFG_DEV0_EPF5_MSI_MSG_CNTL |
|---|
| 12235 | #define BIF_CFG_DEV0_EPF5_MSI_MSG_CNTL__MSI_EN__SHIFT 0x0 |
|---|
| 12236 | #define BIF_CFG_DEV0_EPF5_MSI_MSG_CNTL__MSI_MULTI_CAP__SHIFT 0x1 |
|---|
| 12237 | #define BIF_CFG_DEV0_EPF5_MSI_MSG_CNTL__MSI_MULTI_EN__SHIFT 0x4 |
|---|
| 12238 | #define BIF_CFG_DEV0_EPF5_MSI_MSG_CNTL__MSI_64BIT__SHIFT 0x7 |
|---|
| 12239 | #define BIF_CFG_DEV0_EPF5_MSI_MSG_CNTL__MSI_PERVECTOR_MASKING_CAP__SHIFT 0x8 |
|---|
| 12240 | #define BIF_CFG_DEV0_EPF5_MSI_MSG_CNTL__MSI_EXT_MSG_DATA_CAP__SHIFT 0x9 |
|---|
| 12241 | #define BIF_CFG_DEV0_EPF5_MSI_MSG_CNTL__MSI_EXT_MSG_DATA_EN__SHIFT 0xa |
|---|
| 12242 | #define BIF_CFG_DEV0_EPF5_MSI_MSG_CNTL__MSI_EN_MASK 0x0001L |
|---|
| 12243 | #define BIF_CFG_DEV0_EPF5_MSI_MSG_CNTL__MSI_MULTI_CAP_MASK 0x000EL |
|---|
| 12244 | #define BIF_CFG_DEV0_EPF5_MSI_MSG_CNTL__MSI_MULTI_EN_MASK 0x0070L |
|---|
| 12245 | #define BIF_CFG_DEV0_EPF5_MSI_MSG_CNTL__MSI_64BIT_MASK 0x0080L |
|---|
| 12246 | #define BIF_CFG_DEV0_EPF5_MSI_MSG_CNTL__MSI_PERVECTOR_MASKING_CAP_MASK 0x0100L |
|---|
| 12247 | #define BIF_CFG_DEV0_EPF5_MSI_MSG_CNTL__MSI_EXT_MSG_DATA_CAP_MASK 0x0200L |
|---|
| 12248 | #define BIF_CFG_DEV0_EPF5_MSI_MSG_CNTL__MSI_EXT_MSG_DATA_EN_MASK 0x0400L |
|---|
| 12249 | //BIF_CFG_DEV0_EPF5_MSI_MSG_ADDR_LO |
|---|
| 12250 | #define BIF_CFG_DEV0_EPF5_MSI_MSG_ADDR_LO__MSI_MSG_ADDR_LO__SHIFT 0x2 |
|---|
| 12251 | #define BIF_CFG_DEV0_EPF5_MSI_MSG_ADDR_LO__MSI_MSG_ADDR_LO_MASK 0xFFFFFFFCL |
|---|
| 12252 | //BIF_CFG_DEV0_EPF5_MSI_MSG_ADDR_HI |
|---|
| 12253 | #define BIF_CFG_DEV0_EPF5_MSI_MSG_ADDR_HI__MSI_MSG_ADDR_HI__SHIFT 0x0 |
|---|
| 12254 | #define BIF_CFG_DEV0_EPF5_MSI_MSG_ADDR_HI__MSI_MSG_ADDR_HI_MASK 0xFFFFFFFFL |
|---|
| 12255 | //BIF_CFG_DEV0_EPF5_MSI_MSG_DATA |
|---|
| 12256 | #define BIF_CFG_DEV0_EPF5_MSI_MSG_DATA__MSI_DATA__SHIFT 0x0 |
|---|
| 12257 | #define BIF_CFG_DEV0_EPF5_MSI_MSG_DATA__MSI_DATA_MASK 0xFFFFL |
|---|
| 12258 | //BIF_CFG_DEV0_EPF5_MSI_EXT_MSG_DATA |
|---|
| 12259 | #define BIF_CFG_DEV0_EPF5_MSI_EXT_MSG_DATA__MSI_EXT_DATA__SHIFT 0x0 |
|---|
| 12260 | #define BIF_CFG_DEV0_EPF5_MSI_EXT_MSG_DATA__MSI_EXT_DATA_MASK 0xFFFFL |
|---|
| 12261 | //BIF_CFG_DEV0_EPF5_MSI_MASK |
|---|
| 12262 | #define BIF_CFG_DEV0_EPF5_MSI_MASK__MSI_MASK__SHIFT 0x0 |
|---|
| 12263 | #define BIF_CFG_DEV0_EPF5_MSI_MASK__MSI_MASK_MASK 0xFFFFFFFFL |
|---|
| 12264 | //BIF_CFG_DEV0_EPF5_MSI_MSG_DATA_64 |
|---|
| 12265 | #define BIF_CFG_DEV0_EPF5_MSI_MSG_DATA_64__MSI_DATA_64__SHIFT 0x0 |
|---|
| 12266 | #define BIF_CFG_DEV0_EPF5_MSI_MSG_DATA_64__MSI_DATA_64_MASK 0xFFFFL |
|---|
| 12267 | //BIF_CFG_DEV0_EPF5_MSI_EXT_MSG_DATA_64 |
|---|
| 12268 | #define BIF_CFG_DEV0_EPF5_MSI_EXT_MSG_DATA_64__MSI_EXT_DATA_64__SHIFT 0x0 |
|---|
| 12269 | #define BIF_CFG_DEV0_EPF5_MSI_EXT_MSG_DATA_64__MSI_EXT_DATA_64_MASK 0xFFFFL |
|---|
| 12270 | //BIF_CFG_DEV0_EPF5_MSI_MASK_64 |
|---|
| 12271 | #define BIF_CFG_DEV0_EPF5_MSI_MASK_64__MSI_MASK_64__SHIFT 0x0 |
|---|
| 12272 | #define BIF_CFG_DEV0_EPF5_MSI_MASK_64__MSI_MASK_64_MASK 0xFFFFFFFFL |
|---|
| 12273 | //BIF_CFG_DEV0_EPF5_MSI_PENDING |
|---|
| 12274 | #define BIF_CFG_DEV0_EPF5_MSI_PENDING__MSI_PENDING__SHIFT 0x0 |
|---|
| 12275 | #define BIF_CFG_DEV0_EPF5_MSI_PENDING__MSI_PENDING_MASK 0xFFFFFFFFL |
|---|
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| 12428 | #define BIF_CFG_DEV0_EPF5_PCIE_UNCORR_ERR_SEVERITY__UNCORR_INT_ERR_SEVERITY_MASK 0x00400000L |
|---|
| 12429 | #define BIF_CFG_DEV0_EPF5_PCIE_UNCORR_ERR_SEVERITY__MC_BLOCKED_TLP_SEVERITY_MASK 0x00800000L |
|---|
| 12430 | #define BIF_CFG_DEV0_EPF5_PCIE_UNCORR_ERR_SEVERITY__ATOMICOP_EGRESS_BLOCKED_SEVERITY_MASK 0x01000000L |
|---|
| 12431 | #define BIF_CFG_DEV0_EPF5_PCIE_UNCORR_ERR_SEVERITY__TLP_PREFIX_BLOCKED_ERR_SEVERITY_MASK 0x02000000L |
|---|
| 12432 | #define BIF_CFG_DEV0_EPF5_PCIE_UNCORR_ERR_SEVERITY__POISONED_TLP_EGRESS_BLOCKED_SEVERITY_MASK 0x04000000L |
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|---|
| 12434 | #define BIF_CFG_DEV0_EPF5_PCIE_CORR_ERR_STATUS__RCV_ERR_STATUS__SHIFT 0x0 |
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| 12436 | #define BIF_CFG_DEV0_EPF5_PCIE_CORR_ERR_STATUS__BAD_DLLP_STATUS__SHIFT 0x7 |
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|---|
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|---|
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|---|
| 12442 | #define BIF_CFG_DEV0_EPF5_PCIE_CORR_ERR_STATUS__RCV_ERR_STATUS_MASK 0x00000001L |
|---|
| 12443 | #define BIF_CFG_DEV0_EPF5_PCIE_CORR_ERR_STATUS__BAD_TLP_STATUS_MASK 0x00000040L |
|---|
| 12444 | #define BIF_CFG_DEV0_EPF5_PCIE_CORR_ERR_STATUS__BAD_DLLP_STATUS_MASK 0x00000080L |
|---|
| 12445 | #define BIF_CFG_DEV0_EPF5_PCIE_CORR_ERR_STATUS__REPLAY_NUM_ROLLOVER_STATUS_MASK 0x00000100L |
|---|
| 12446 | #define BIF_CFG_DEV0_EPF5_PCIE_CORR_ERR_STATUS__REPLAY_TIMER_TIMEOUT_STATUS_MASK 0x00001000L |
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| 12447 | #define BIF_CFG_DEV0_EPF5_PCIE_CORR_ERR_STATUS__ADVISORY_NONFATAL_ERR_STATUS_MASK 0x00002000L |
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| 12449 | #define BIF_CFG_DEV0_EPF5_PCIE_CORR_ERR_STATUS__HDR_LOG_OVFL_STATUS_MASK 0x00008000L |
|---|
| 12450 | //BIF_CFG_DEV0_EPF5_PCIE_CORR_ERR_MASK |
|---|
| 12451 | #define BIF_CFG_DEV0_EPF5_PCIE_CORR_ERR_MASK__RCV_ERR_MASK__SHIFT 0x0 |
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| 12453 | #define BIF_CFG_DEV0_EPF5_PCIE_CORR_ERR_MASK__BAD_DLLP_MASK__SHIFT 0x7 |
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| 12454 | #define BIF_CFG_DEV0_EPF5_PCIE_CORR_ERR_MASK__REPLAY_NUM_ROLLOVER_MASK__SHIFT 0x8 |
|---|
| 12455 | #define BIF_CFG_DEV0_EPF5_PCIE_CORR_ERR_MASK__REPLAY_TIMER_TIMEOUT_MASK__SHIFT 0xc |
|---|
| 12456 | #define BIF_CFG_DEV0_EPF5_PCIE_CORR_ERR_MASK__ADVISORY_NONFATAL_ERR_MASK__SHIFT 0xd |
|---|
| 12457 | #define BIF_CFG_DEV0_EPF5_PCIE_CORR_ERR_MASK__CORR_INT_ERR_MASK__SHIFT 0xe |
|---|
| 12458 | #define BIF_CFG_DEV0_EPF5_PCIE_CORR_ERR_MASK__HDR_LOG_OVFL_MASK__SHIFT 0xf |
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| 12459 | #define BIF_CFG_DEV0_EPF5_PCIE_CORR_ERR_MASK__RCV_ERR_MASK_MASK 0x00000001L |
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| 12460 | #define BIF_CFG_DEV0_EPF5_PCIE_CORR_ERR_MASK__BAD_TLP_MASK_MASK 0x00000040L |
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| 12461 | #define BIF_CFG_DEV0_EPF5_PCIE_CORR_ERR_MASK__BAD_DLLP_MASK_MASK 0x00000080L |
|---|
| 12462 | #define BIF_CFG_DEV0_EPF5_PCIE_CORR_ERR_MASK__REPLAY_NUM_ROLLOVER_MASK_MASK 0x00000100L |
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| 12463 | #define BIF_CFG_DEV0_EPF5_PCIE_CORR_ERR_MASK__REPLAY_TIMER_TIMEOUT_MASK_MASK 0x00001000L |
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| 12464 | #define BIF_CFG_DEV0_EPF5_PCIE_CORR_ERR_MASK__ADVISORY_NONFATAL_ERR_MASK_MASK 0x00002000L |
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| 12465 | #define BIF_CFG_DEV0_EPF5_PCIE_CORR_ERR_MASK__CORR_INT_ERR_MASK_MASK 0x00004000L |
|---|
| 12466 | #define BIF_CFG_DEV0_EPF5_PCIE_CORR_ERR_MASK__HDR_LOG_OVFL_MASK_MASK 0x00008000L |
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| 12467 | //BIF_CFG_DEV0_EPF5_PCIE_ADV_ERR_CAP_CNTL |
|---|
| 12468 | #define BIF_CFG_DEV0_EPF5_PCIE_ADV_ERR_CAP_CNTL__FIRST_ERR_PTR__SHIFT 0x0 |
|---|
| 12469 | #define BIF_CFG_DEV0_EPF5_PCIE_ADV_ERR_CAP_CNTL__ECRC_GEN_CAP__SHIFT 0x5 |
|---|
| 12470 | #define BIF_CFG_DEV0_EPF5_PCIE_ADV_ERR_CAP_CNTL__ECRC_GEN_EN__SHIFT 0x6 |
|---|
| 12471 | #define BIF_CFG_DEV0_EPF5_PCIE_ADV_ERR_CAP_CNTL__ECRC_CHECK_CAP__SHIFT 0x7 |
|---|
| 12472 | #define BIF_CFG_DEV0_EPF5_PCIE_ADV_ERR_CAP_CNTL__ECRC_CHECK_EN__SHIFT 0x8 |
|---|
| 12473 | #define BIF_CFG_DEV0_EPF5_PCIE_ADV_ERR_CAP_CNTL__MULTI_HDR_RECD_CAP__SHIFT 0x9 |
|---|
| 12474 | #define BIF_CFG_DEV0_EPF5_PCIE_ADV_ERR_CAP_CNTL__MULTI_HDR_RECD_EN__SHIFT 0xa |
|---|
| 12475 | #define BIF_CFG_DEV0_EPF5_PCIE_ADV_ERR_CAP_CNTL__TLP_PREFIX_LOG_PRESENT__SHIFT 0xb |
|---|
| 12476 | #define BIF_CFG_DEV0_EPF5_PCIE_ADV_ERR_CAP_CNTL__COMPLETION_TIMEOUT_LOG_CAPABLE__SHIFT 0xc |
|---|
| 12477 | #define BIF_CFG_DEV0_EPF5_PCIE_ADV_ERR_CAP_CNTL__FIRST_ERR_PTR_MASK 0x0000001FL |
|---|
| 12478 | #define BIF_CFG_DEV0_EPF5_PCIE_ADV_ERR_CAP_CNTL__ECRC_GEN_CAP_MASK 0x00000020L |
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| 12479 | #define BIF_CFG_DEV0_EPF5_PCIE_ADV_ERR_CAP_CNTL__ECRC_GEN_EN_MASK 0x00000040L |
|---|
| 12480 | #define BIF_CFG_DEV0_EPF5_PCIE_ADV_ERR_CAP_CNTL__ECRC_CHECK_CAP_MASK 0x00000080L |
|---|
| 12481 | #define BIF_CFG_DEV0_EPF5_PCIE_ADV_ERR_CAP_CNTL__ECRC_CHECK_EN_MASK 0x00000100L |
|---|
| 12482 | #define BIF_CFG_DEV0_EPF5_PCIE_ADV_ERR_CAP_CNTL__MULTI_HDR_RECD_CAP_MASK 0x00000200L |
|---|
| 12483 | #define BIF_CFG_DEV0_EPF5_PCIE_ADV_ERR_CAP_CNTL__MULTI_HDR_RECD_EN_MASK 0x00000400L |
|---|
| 12484 | #define BIF_CFG_DEV0_EPF5_PCIE_ADV_ERR_CAP_CNTL__TLP_PREFIX_LOG_PRESENT_MASK 0x00000800L |
|---|
| 12485 | #define BIF_CFG_DEV0_EPF5_PCIE_ADV_ERR_CAP_CNTL__COMPLETION_TIMEOUT_LOG_CAPABLE_MASK 0x00001000L |
|---|
| 12486 | //BIF_CFG_DEV0_EPF5_PCIE_HDR_LOG0 |
|---|
| 12487 | #define BIF_CFG_DEV0_EPF5_PCIE_HDR_LOG0__TLP_HDR__SHIFT 0x0 |
|---|
| 12488 | #define BIF_CFG_DEV0_EPF5_PCIE_HDR_LOG0__TLP_HDR_MASK 0xFFFFFFFFL |
|---|
| 12489 | //BIF_CFG_DEV0_EPF5_PCIE_HDR_LOG1 |
|---|
| 12490 | #define BIF_CFG_DEV0_EPF5_PCIE_HDR_LOG1__TLP_HDR__SHIFT 0x0 |
|---|
| 12491 | #define BIF_CFG_DEV0_EPF5_PCIE_HDR_LOG1__TLP_HDR_MASK 0xFFFFFFFFL |
|---|
| 12492 | //BIF_CFG_DEV0_EPF5_PCIE_HDR_LOG2 |
|---|
| 12493 | #define BIF_CFG_DEV0_EPF5_PCIE_HDR_LOG2__TLP_HDR__SHIFT 0x0 |
|---|
| 12494 | #define BIF_CFG_DEV0_EPF5_PCIE_HDR_LOG2__TLP_HDR_MASK 0xFFFFFFFFL |
|---|
| 12495 | //BIF_CFG_DEV0_EPF5_PCIE_HDR_LOG3 |
|---|
| 12496 | #define BIF_CFG_DEV0_EPF5_PCIE_HDR_LOG3__TLP_HDR__SHIFT 0x0 |
|---|
| 12497 | #define BIF_CFG_DEV0_EPF5_PCIE_HDR_LOG3__TLP_HDR_MASK 0xFFFFFFFFL |
|---|
| 12498 | //BIF_CFG_DEV0_EPF5_PCIE_TLP_PREFIX_LOG0 |
|---|
| 12499 | #define BIF_CFG_DEV0_EPF5_PCIE_TLP_PREFIX_LOG0__TLP_PREFIX__SHIFT 0x0 |
|---|
| 12500 | #define BIF_CFG_DEV0_EPF5_PCIE_TLP_PREFIX_LOG0__TLP_PREFIX_MASK 0xFFFFFFFFL |
|---|
| 12501 | //BIF_CFG_DEV0_EPF5_PCIE_TLP_PREFIX_LOG1 |
|---|
| 12502 | #define BIF_CFG_DEV0_EPF5_PCIE_TLP_PREFIX_LOG1__TLP_PREFIX__SHIFT 0x0 |
|---|
| 12503 | #define BIF_CFG_DEV0_EPF5_PCIE_TLP_PREFIX_LOG1__TLP_PREFIX_MASK 0xFFFFFFFFL |
|---|
| 12504 | //BIF_CFG_DEV0_EPF5_PCIE_TLP_PREFIX_LOG2 |
|---|
| 12505 | #define BIF_CFG_DEV0_EPF5_PCIE_TLP_PREFIX_LOG2__TLP_PREFIX__SHIFT 0x0 |
|---|
| 12506 | #define BIF_CFG_DEV0_EPF5_PCIE_TLP_PREFIX_LOG2__TLP_PREFIX_MASK 0xFFFFFFFFL |
|---|
| 12507 | //BIF_CFG_DEV0_EPF5_PCIE_TLP_PREFIX_LOG3 |
|---|
| 12508 | #define BIF_CFG_DEV0_EPF5_PCIE_TLP_PREFIX_LOG3__TLP_PREFIX__SHIFT 0x0 |
|---|
| 12509 | #define BIF_CFG_DEV0_EPF5_PCIE_TLP_PREFIX_LOG3__TLP_PREFIX_MASK 0xFFFFFFFFL |
|---|
| 12510 | //BIF_CFG_DEV0_EPF5_PCIE_BAR_ENH_CAP_LIST |
|---|
| 12511 | #define BIF_CFG_DEV0_EPF5_PCIE_BAR_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 12512 | #define BIF_CFG_DEV0_EPF5_PCIE_BAR_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 12513 | #define BIF_CFG_DEV0_EPF5_PCIE_BAR_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 12514 | #define BIF_CFG_DEV0_EPF5_PCIE_BAR_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 12515 | #define BIF_CFG_DEV0_EPF5_PCIE_BAR_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 12516 | #define BIF_CFG_DEV0_EPF5_PCIE_BAR_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 12517 | //BIF_CFG_DEV0_EPF5_PCIE_BAR1_CAP |
|---|
| 12518 | #define BIF_CFG_DEV0_EPF5_PCIE_BAR1_CAP__BAR_SIZE_SUPPORTED__SHIFT 0x4 |
|---|
| 12519 | #define BIF_CFG_DEV0_EPF5_PCIE_BAR1_CAP__BAR_SIZE_SUPPORTED_MASK 0xFFFFFFF0L |
|---|
| 12520 | //BIF_CFG_DEV0_EPF5_PCIE_BAR1_CNTL |
|---|
| 12521 | #define BIF_CFG_DEV0_EPF5_PCIE_BAR1_CNTL__BAR_INDEX__SHIFT 0x0 |
|---|
| 12522 | #define BIF_CFG_DEV0_EPF5_PCIE_BAR1_CNTL__BAR_TOTAL_NUM__SHIFT 0x5 |
|---|
| 12523 | #define BIF_CFG_DEV0_EPF5_PCIE_BAR1_CNTL__BAR_SIZE__SHIFT 0x8 |
|---|
| 12524 | #define BIF_CFG_DEV0_EPF5_PCIE_BAR1_CNTL__BAR_SIZE_SUPPORTED_UPPER__SHIFT 0x10 |
|---|
| 12525 | #define BIF_CFG_DEV0_EPF5_PCIE_BAR1_CNTL__BAR_INDEX_MASK 0x00000007L |
|---|
| 12526 | #define BIF_CFG_DEV0_EPF5_PCIE_BAR1_CNTL__BAR_TOTAL_NUM_MASK 0x000000E0L |
|---|
| 12527 | #define BIF_CFG_DEV0_EPF5_PCIE_BAR1_CNTL__BAR_SIZE_MASK 0x00003F00L |
|---|
| 12528 | #define BIF_CFG_DEV0_EPF5_PCIE_BAR1_CNTL__BAR_SIZE_SUPPORTED_UPPER_MASK 0xFFFF0000L |
|---|
| 12529 | //BIF_CFG_DEV0_EPF5_PCIE_BAR2_CAP |
|---|
| 12530 | #define BIF_CFG_DEV0_EPF5_PCIE_BAR2_CAP__BAR_SIZE_SUPPORTED__SHIFT 0x4 |
|---|
| 12531 | #define BIF_CFG_DEV0_EPF5_PCIE_BAR2_CAP__BAR_SIZE_SUPPORTED_MASK 0xFFFFFFF0L |
|---|
| 12532 | //BIF_CFG_DEV0_EPF5_PCIE_BAR2_CNTL |
|---|
| 12533 | #define BIF_CFG_DEV0_EPF5_PCIE_BAR2_CNTL__BAR_INDEX__SHIFT 0x0 |
|---|
| 12534 | #define BIF_CFG_DEV0_EPF5_PCIE_BAR2_CNTL__BAR_TOTAL_NUM__SHIFT 0x5 |
|---|
| 12535 | #define BIF_CFG_DEV0_EPF5_PCIE_BAR2_CNTL__BAR_SIZE__SHIFT 0x8 |
|---|
| 12536 | #define BIF_CFG_DEV0_EPF5_PCIE_BAR2_CNTL__BAR_SIZE_SUPPORTED_UPPER__SHIFT 0x10 |
|---|
| 12537 | #define BIF_CFG_DEV0_EPF5_PCIE_BAR2_CNTL__BAR_INDEX_MASK 0x00000007L |
|---|
| 12538 | #define BIF_CFG_DEV0_EPF5_PCIE_BAR2_CNTL__BAR_TOTAL_NUM_MASK 0x000000E0L |
|---|
| 12539 | #define BIF_CFG_DEV0_EPF5_PCIE_BAR2_CNTL__BAR_SIZE_MASK 0x00003F00L |
|---|
| 12540 | #define BIF_CFG_DEV0_EPF5_PCIE_BAR2_CNTL__BAR_SIZE_SUPPORTED_UPPER_MASK 0xFFFF0000L |
|---|
| 12541 | //BIF_CFG_DEV0_EPF5_PCIE_BAR3_CAP |
|---|
| 12542 | #define BIF_CFG_DEV0_EPF5_PCIE_BAR3_CAP__BAR_SIZE_SUPPORTED__SHIFT 0x4 |
|---|
| 12543 | #define BIF_CFG_DEV0_EPF5_PCIE_BAR3_CAP__BAR_SIZE_SUPPORTED_MASK 0xFFFFFFF0L |
|---|
| 12544 | //BIF_CFG_DEV0_EPF5_PCIE_BAR3_CNTL |
|---|
| 12545 | #define BIF_CFG_DEV0_EPF5_PCIE_BAR3_CNTL__BAR_INDEX__SHIFT 0x0 |
|---|
| 12546 | #define BIF_CFG_DEV0_EPF5_PCIE_BAR3_CNTL__BAR_TOTAL_NUM__SHIFT 0x5 |
|---|
| 12547 | #define BIF_CFG_DEV0_EPF5_PCIE_BAR3_CNTL__BAR_SIZE__SHIFT 0x8 |
|---|
| 12548 | #define BIF_CFG_DEV0_EPF5_PCIE_BAR3_CNTL__BAR_SIZE_SUPPORTED_UPPER__SHIFT 0x10 |
|---|
| 12549 | #define BIF_CFG_DEV0_EPF5_PCIE_BAR3_CNTL__BAR_INDEX_MASK 0x00000007L |
|---|
| 12550 | #define BIF_CFG_DEV0_EPF5_PCIE_BAR3_CNTL__BAR_TOTAL_NUM_MASK 0x000000E0L |
|---|
| 12551 | #define BIF_CFG_DEV0_EPF5_PCIE_BAR3_CNTL__BAR_SIZE_MASK 0x00003F00L |
|---|
| 12552 | #define BIF_CFG_DEV0_EPF5_PCIE_BAR3_CNTL__BAR_SIZE_SUPPORTED_UPPER_MASK 0xFFFF0000L |
|---|
| 12553 | //BIF_CFG_DEV0_EPF5_PCIE_BAR4_CAP |
|---|
| 12554 | #define BIF_CFG_DEV0_EPF5_PCIE_BAR4_CAP__BAR_SIZE_SUPPORTED__SHIFT 0x4 |
|---|
| 12555 | #define BIF_CFG_DEV0_EPF5_PCIE_BAR4_CAP__BAR_SIZE_SUPPORTED_MASK 0xFFFFFFF0L |
|---|
| 12556 | //BIF_CFG_DEV0_EPF5_PCIE_BAR4_CNTL |
|---|
| 12557 | #define BIF_CFG_DEV0_EPF5_PCIE_BAR4_CNTL__BAR_INDEX__SHIFT 0x0 |
|---|
| 12558 | #define BIF_CFG_DEV0_EPF5_PCIE_BAR4_CNTL__BAR_TOTAL_NUM__SHIFT 0x5 |
|---|
| 12559 | #define BIF_CFG_DEV0_EPF5_PCIE_BAR4_CNTL__BAR_SIZE__SHIFT 0x8 |
|---|
| 12560 | #define BIF_CFG_DEV0_EPF5_PCIE_BAR4_CNTL__BAR_SIZE_SUPPORTED_UPPER__SHIFT 0x10 |
|---|
| 12561 | #define BIF_CFG_DEV0_EPF5_PCIE_BAR4_CNTL__BAR_INDEX_MASK 0x00000007L |
|---|
| 12562 | #define BIF_CFG_DEV0_EPF5_PCIE_BAR4_CNTL__BAR_TOTAL_NUM_MASK 0x000000E0L |
|---|
| 12563 | #define BIF_CFG_DEV0_EPF5_PCIE_BAR4_CNTL__BAR_SIZE_MASK 0x00003F00L |
|---|
| 12564 | #define BIF_CFG_DEV0_EPF5_PCIE_BAR4_CNTL__BAR_SIZE_SUPPORTED_UPPER_MASK 0xFFFF0000L |
|---|
| 12565 | //BIF_CFG_DEV0_EPF5_PCIE_BAR5_CAP |
|---|
| 12566 | #define BIF_CFG_DEV0_EPF5_PCIE_BAR5_CAP__BAR_SIZE_SUPPORTED__SHIFT 0x4 |
|---|
| 12567 | #define BIF_CFG_DEV0_EPF5_PCIE_BAR5_CAP__BAR_SIZE_SUPPORTED_MASK 0xFFFFFFF0L |
|---|
| 12568 | //BIF_CFG_DEV0_EPF5_PCIE_BAR5_CNTL |
|---|
| 12569 | #define BIF_CFG_DEV0_EPF5_PCIE_BAR5_CNTL__BAR_INDEX__SHIFT 0x0 |
|---|
| 12570 | #define BIF_CFG_DEV0_EPF5_PCIE_BAR5_CNTL__BAR_TOTAL_NUM__SHIFT 0x5 |
|---|
| 12571 | #define BIF_CFG_DEV0_EPF5_PCIE_BAR5_CNTL__BAR_SIZE__SHIFT 0x8 |
|---|
| 12572 | #define BIF_CFG_DEV0_EPF5_PCIE_BAR5_CNTL__BAR_SIZE_SUPPORTED_UPPER__SHIFT 0x10 |
|---|
| 12573 | #define BIF_CFG_DEV0_EPF5_PCIE_BAR5_CNTL__BAR_INDEX_MASK 0x00000007L |
|---|
| 12574 | #define BIF_CFG_DEV0_EPF5_PCIE_BAR5_CNTL__BAR_TOTAL_NUM_MASK 0x000000E0L |
|---|
| 12575 | #define BIF_CFG_DEV0_EPF5_PCIE_BAR5_CNTL__BAR_SIZE_MASK 0x00003F00L |
|---|
| 12576 | #define BIF_CFG_DEV0_EPF5_PCIE_BAR5_CNTL__BAR_SIZE_SUPPORTED_UPPER_MASK 0xFFFF0000L |
|---|
| 12577 | //BIF_CFG_DEV0_EPF5_PCIE_BAR6_CAP |
|---|
| 12578 | #define BIF_CFG_DEV0_EPF5_PCIE_BAR6_CAP__BAR_SIZE_SUPPORTED__SHIFT 0x4 |
|---|
| 12579 | #define BIF_CFG_DEV0_EPF5_PCIE_BAR6_CAP__BAR_SIZE_SUPPORTED_MASK 0xFFFFFFF0L |
|---|
| 12580 | //BIF_CFG_DEV0_EPF5_PCIE_BAR6_CNTL |
|---|
| 12581 | #define BIF_CFG_DEV0_EPF5_PCIE_BAR6_CNTL__BAR_INDEX__SHIFT 0x0 |
|---|
| 12582 | #define BIF_CFG_DEV0_EPF5_PCIE_BAR6_CNTL__BAR_TOTAL_NUM__SHIFT 0x5 |
|---|
| 12583 | #define BIF_CFG_DEV0_EPF5_PCIE_BAR6_CNTL__BAR_SIZE__SHIFT 0x8 |
|---|
| 12584 | #define BIF_CFG_DEV0_EPF5_PCIE_BAR6_CNTL__BAR_SIZE_SUPPORTED_UPPER__SHIFT 0x10 |
|---|
| 12585 | #define BIF_CFG_DEV0_EPF5_PCIE_BAR6_CNTL__BAR_INDEX_MASK 0x00000007L |
|---|
| 12586 | #define BIF_CFG_DEV0_EPF5_PCIE_BAR6_CNTL__BAR_TOTAL_NUM_MASK 0x000000E0L |
|---|
| 12587 | #define BIF_CFG_DEV0_EPF5_PCIE_BAR6_CNTL__BAR_SIZE_MASK 0x00003F00L |
|---|
| 12588 | #define BIF_CFG_DEV0_EPF5_PCIE_BAR6_CNTL__BAR_SIZE_SUPPORTED_UPPER_MASK 0xFFFF0000L |
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| 12589 | //BIF_CFG_DEV0_EPF5_PCIE_PWR_BUDGET_ENH_CAP_LIST |
|---|
| 12590 | #define BIF_CFG_DEV0_EPF5_PCIE_PWR_BUDGET_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
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| 12591 | #define BIF_CFG_DEV0_EPF5_PCIE_PWR_BUDGET_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 12592 | #define BIF_CFG_DEV0_EPF5_PCIE_PWR_BUDGET_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
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| 12593 | #define BIF_CFG_DEV0_EPF5_PCIE_PWR_BUDGET_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
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| 12594 | #define BIF_CFG_DEV0_EPF5_PCIE_PWR_BUDGET_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 12595 | #define BIF_CFG_DEV0_EPF5_PCIE_PWR_BUDGET_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 12596 | //BIF_CFG_DEV0_EPF5_PCIE_PWR_BUDGET_DATA_SELECT |
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| 12597 | #define BIF_CFG_DEV0_EPF5_PCIE_PWR_BUDGET_DATA_SELECT__DATA_SELECT__SHIFT 0x0 |
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| 12598 | #define BIF_CFG_DEV0_EPF5_PCIE_PWR_BUDGET_DATA_SELECT__DATA_SELECT_MASK 0xFFL |
|---|
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| 12606 | #define BIF_CFG_DEV0_EPF5_PCIE_PWR_BUDGET_DATA__BASE_POWER_MASK 0x000000FFL |
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| 12607 | #define BIF_CFG_DEV0_EPF5_PCIE_PWR_BUDGET_DATA__DATA_SCALE_MASK 0x00000300L |
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| 12608 | #define BIF_CFG_DEV0_EPF5_PCIE_PWR_BUDGET_DATA__PM_SUB_STATE_MASK 0x00001C00L |
|---|
| 12609 | #define BIF_CFG_DEV0_EPF5_PCIE_PWR_BUDGET_DATA__PM_STATE_MASK 0x00006000L |
|---|
| 12610 | #define BIF_CFG_DEV0_EPF5_PCIE_PWR_BUDGET_DATA__TYPE_MASK 0x00038000L |
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| 12611 | #define BIF_CFG_DEV0_EPF5_PCIE_PWR_BUDGET_DATA__POWER_RAIL_MASK 0x001C0000L |
|---|
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|---|
| 12613 | #define BIF_CFG_DEV0_EPF5_PCIE_PWR_BUDGET_CAP__SYSTEM_ALLOCATED__SHIFT 0x0 |
|---|
| 12614 | #define BIF_CFG_DEV0_EPF5_PCIE_PWR_BUDGET_CAP__SYSTEM_ALLOCATED_MASK 0x01L |
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| 12615 | //BIF_CFG_DEV0_EPF5_PCIE_DPA_ENH_CAP_LIST |
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| 12616 | #define BIF_CFG_DEV0_EPF5_PCIE_DPA_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
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| 12618 | #define BIF_CFG_DEV0_EPF5_PCIE_DPA_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
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| 12619 | #define BIF_CFG_DEV0_EPF5_PCIE_DPA_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
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| 12620 | #define BIF_CFG_DEV0_EPF5_PCIE_DPA_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 12621 | #define BIF_CFG_DEV0_EPF5_PCIE_DPA_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
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| 12623 | #define BIF_CFG_DEV0_EPF5_PCIE_DPA_CAP__SUBSTATE_MAX__SHIFT 0x0 |
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| 12627 | #define BIF_CFG_DEV0_EPF5_PCIE_DPA_CAP__TRANS_LAT_VAL_1__SHIFT 0x18 |
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| 12628 | #define BIF_CFG_DEV0_EPF5_PCIE_DPA_CAP__SUBSTATE_MAX_MASK 0x0000001FL |
|---|
| 12629 | #define BIF_CFG_DEV0_EPF5_PCIE_DPA_CAP__TRANS_LAT_UNIT_MASK 0x00000300L |
|---|
| 12630 | #define BIF_CFG_DEV0_EPF5_PCIE_DPA_CAP__PWR_ALLOC_SCALE_MASK 0x00003000L |
|---|
| 12631 | #define BIF_CFG_DEV0_EPF5_PCIE_DPA_CAP__TRANS_LAT_VAL_0_MASK 0x00FF0000L |
|---|
| 12632 | #define BIF_CFG_DEV0_EPF5_PCIE_DPA_CAP__TRANS_LAT_VAL_1_MASK 0xFF000000L |
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| 12633 | //BIF_CFG_DEV0_EPF5_PCIE_DPA_LATENCY_INDICATOR |
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| 12634 | #define BIF_CFG_DEV0_EPF5_PCIE_DPA_LATENCY_INDICATOR__TRANS_LAT_INDICATOR_BITS__SHIFT 0x0 |
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| 12635 | #define BIF_CFG_DEV0_EPF5_PCIE_DPA_LATENCY_INDICATOR__TRANS_LAT_INDICATOR_BITS_MASK 0x000000FFL |
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| 12636 | //BIF_CFG_DEV0_EPF5_PCIE_DPA_STATUS |
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| 12637 | #define BIF_CFG_DEV0_EPF5_PCIE_DPA_STATUS__SUBSTATE_STATUS__SHIFT 0x0 |
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| 12638 | #define BIF_CFG_DEV0_EPF5_PCIE_DPA_STATUS__SUBSTATE_CNTL_ENABLED__SHIFT 0x8 |
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|---|
| 12640 | #define BIF_CFG_DEV0_EPF5_PCIE_DPA_STATUS__SUBSTATE_CNTL_ENABLED_MASK 0x0100L |
|---|
| 12641 | //BIF_CFG_DEV0_EPF5_PCIE_DPA_CNTL |
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| 12642 | #define BIF_CFG_DEV0_EPF5_PCIE_DPA_CNTL__SUBSTATE_CNTL__SHIFT 0x0 |
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| 12643 | #define BIF_CFG_DEV0_EPF5_PCIE_DPA_CNTL__SUBSTATE_CNTL_MASK 0x001FL |
|---|
| 12644 | //BIF_CFG_DEV0_EPF5_PCIE_DPA_SUBSTATE_PWR_ALLOC_0 |
|---|
| 12645 | #define BIF_CFG_DEV0_EPF5_PCIE_DPA_SUBSTATE_PWR_ALLOC_0__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
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| 12646 | #define BIF_CFG_DEV0_EPF5_PCIE_DPA_SUBSTATE_PWR_ALLOC_0__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
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| 12647 | //BIF_CFG_DEV0_EPF5_PCIE_DPA_SUBSTATE_PWR_ALLOC_1 |
|---|
| 12648 | #define BIF_CFG_DEV0_EPF5_PCIE_DPA_SUBSTATE_PWR_ALLOC_1__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 12649 | #define BIF_CFG_DEV0_EPF5_PCIE_DPA_SUBSTATE_PWR_ALLOC_1__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 12650 | //BIF_CFG_DEV0_EPF5_PCIE_DPA_SUBSTATE_PWR_ALLOC_2 |
|---|
| 12651 | #define BIF_CFG_DEV0_EPF5_PCIE_DPA_SUBSTATE_PWR_ALLOC_2__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 12652 | #define BIF_CFG_DEV0_EPF5_PCIE_DPA_SUBSTATE_PWR_ALLOC_2__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 12653 | //BIF_CFG_DEV0_EPF5_PCIE_DPA_SUBSTATE_PWR_ALLOC_3 |
|---|
| 12654 | #define BIF_CFG_DEV0_EPF5_PCIE_DPA_SUBSTATE_PWR_ALLOC_3__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
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|---|
| 12656 | //BIF_CFG_DEV0_EPF5_PCIE_DPA_SUBSTATE_PWR_ALLOC_4 |
|---|
| 12657 | #define BIF_CFG_DEV0_EPF5_PCIE_DPA_SUBSTATE_PWR_ALLOC_4__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 12658 | #define BIF_CFG_DEV0_EPF5_PCIE_DPA_SUBSTATE_PWR_ALLOC_4__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 12659 | //BIF_CFG_DEV0_EPF5_PCIE_DPA_SUBSTATE_PWR_ALLOC_5 |
|---|
| 12660 | #define BIF_CFG_DEV0_EPF5_PCIE_DPA_SUBSTATE_PWR_ALLOC_5__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 12661 | #define BIF_CFG_DEV0_EPF5_PCIE_DPA_SUBSTATE_PWR_ALLOC_5__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 12662 | //BIF_CFG_DEV0_EPF5_PCIE_DPA_SUBSTATE_PWR_ALLOC_6 |
|---|
| 12663 | #define BIF_CFG_DEV0_EPF5_PCIE_DPA_SUBSTATE_PWR_ALLOC_6__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 12664 | #define BIF_CFG_DEV0_EPF5_PCIE_DPA_SUBSTATE_PWR_ALLOC_6__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 12665 | //BIF_CFG_DEV0_EPF5_PCIE_DPA_SUBSTATE_PWR_ALLOC_7 |
|---|
| 12666 | #define BIF_CFG_DEV0_EPF5_PCIE_DPA_SUBSTATE_PWR_ALLOC_7__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 12667 | #define BIF_CFG_DEV0_EPF5_PCIE_DPA_SUBSTATE_PWR_ALLOC_7__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 12668 | //BIF_CFG_DEV0_EPF5_PCIE_ACS_ENH_CAP_LIST |
|---|
| 12669 | #define BIF_CFG_DEV0_EPF5_PCIE_ACS_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 12670 | #define BIF_CFG_DEV0_EPF5_PCIE_ACS_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 12671 | #define BIF_CFG_DEV0_EPF5_PCIE_ACS_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 12672 | #define BIF_CFG_DEV0_EPF5_PCIE_ACS_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 12673 | #define BIF_CFG_DEV0_EPF5_PCIE_ACS_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 12674 | #define BIF_CFG_DEV0_EPF5_PCIE_ACS_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 12675 | //BIF_CFG_DEV0_EPF5_PCIE_ACS_CAP |
|---|
| 12676 | #define BIF_CFG_DEV0_EPF5_PCIE_ACS_CAP__SOURCE_VALIDATION__SHIFT 0x0 |
|---|
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|---|
| 12678 | #define BIF_CFG_DEV0_EPF5_PCIE_ACS_CAP__P2P_REQUEST_REDIRECT__SHIFT 0x2 |
|---|
| 12679 | #define BIF_CFG_DEV0_EPF5_PCIE_ACS_CAP__P2P_COMPLETION_REDIRECT__SHIFT 0x3 |
|---|
| 12680 | #define BIF_CFG_DEV0_EPF5_PCIE_ACS_CAP__UPSTREAM_FORWARDING__SHIFT 0x4 |
|---|
| 12681 | #define BIF_CFG_DEV0_EPF5_PCIE_ACS_CAP__P2P_EGRESS_CONTROL__SHIFT 0x5 |
|---|
| 12682 | #define BIF_CFG_DEV0_EPF5_PCIE_ACS_CAP__DIRECT_TRANSLATED_P2P__SHIFT 0x6 |
|---|
| 12683 | #define BIF_CFG_DEV0_EPF5_PCIE_ACS_CAP__EGRESS_CONTROL_VECTOR_SIZE__SHIFT 0x8 |
|---|
| 12684 | #define BIF_CFG_DEV0_EPF5_PCIE_ACS_CAP__SOURCE_VALIDATION_MASK 0x0001L |
|---|
| 12685 | #define BIF_CFG_DEV0_EPF5_PCIE_ACS_CAP__TRANSLATION_BLOCKING_MASK 0x0002L |
|---|
| 12686 | #define BIF_CFG_DEV0_EPF5_PCIE_ACS_CAP__P2P_REQUEST_REDIRECT_MASK 0x0004L |
|---|
| 12687 | #define BIF_CFG_DEV0_EPF5_PCIE_ACS_CAP__P2P_COMPLETION_REDIRECT_MASK 0x0008L |
|---|
| 12688 | #define BIF_CFG_DEV0_EPF5_PCIE_ACS_CAP__UPSTREAM_FORWARDING_MASK 0x0010L |
|---|
| 12689 | #define BIF_CFG_DEV0_EPF5_PCIE_ACS_CAP__P2P_EGRESS_CONTROL_MASK 0x0020L |
|---|
| 12690 | #define BIF_CFG_DEV0_EPF5_PCIE_ACS_CAP__DIRECT_TRANSLATED_P2P_MASK 0x0040L |
|---|
| 12691 | #define BIF_CFG_DEV0_EPF5_PCIE_ACS_CAP__EGRESS_CONTROL_VECTOR_SIZE_MASK 0xFF00L |
|---|
| 12692 | //BIF_CFG_DEV0_EPF5_PCIE_ACS_CNTL |
|---|
| 12693 | #define BIF_CFG_DEV0_EPF5_PCIE_ACS_CNTL__SOURCE_VALIDATION_EN__SHIFT 0x0 |
|---|
| 12694 | #define BIF_CFG_DEV0_EPF5_PCIE_ACS_CNTL__TRANSLATION_BLOCKING_EN__SHIFT 0x1 |
|---|
| 12695 | #define BIF_CFG_DEV0_EPF5_PCIE_ACS_CNTL__P2P_REQUEST_REDIRECT_EN__SHIFT 0x2 |
|---|
| 12696 | #define BIF_CFG_DEV0_EPF5_PCIE_ACS_CNTL__P2P_COMPLETION_REDIRECT_EN__SHIFT 0x3 |
|---|
| 12697 | #define BIF_CFG_DEV0_EPF5_PCIE_ACS_CNTL__UPSTREAM_FORWARDING_EN__SHIFT 0x4 |
|---|
| 12698 | #define BIF_CFG_DEV0_EPF5_PCIE_ACS_CNTL__P2P_EGRESS_CONTROL_EN__SHIFT 0x5 |
|---|
| 12699 | #define BIF_CFG_DEV0_EPF5_PCIE_ACS_CNTL__DIRECT_TRANSLATED_P2P_EN__SHIFT 0x6 |
|---|
| 12700 | #define BIF_CFG_DEV0_EPF5_PCIE_ACS_CNTL__SOURCE_VALIDATION_EN_MASK 0x0001L |
|---|
| 12701 | #define BIF_CFG_DEV0_EPF5_PCIE_ACS_CNTL__TRANSLATION_BLOCKING_EN_MASK 0x0002L |
|---|
| 12702 | #define BIF_CFG_DEV0_EPF5_PCIE_ACS_CNTL__P2P_REQUEST_REDIRECT_EN_MASK 0x0004L |
|---|
| 12703 | #define BIF_CFG_DEV0_EPF5_PCIE_ACS_CNTL__P2P_COMPLETION_REDIRECT_EN_MASK 0x0008L |
|---|
| 12704 | #define BIF_CFG_DEV0_EPF5_PCIE_ACS_CNTL__UPSTREAM_FORWARDING_EN_MASK 0x0010L |
|---|
| 12705 | #define BIF_CFG_DEV0_EPF5_PCIE_ACS_CNTL__P2P_EGRESS_CONTROL_EN_MASK 0x0020L |
|---|
| 12706 | #define BIF_CFG_DEV0_EPF5_PCIE_ACS_CNTL__DIRECT_TRANSLATED_P2P_EN_MASK 0x0040L |
|---|
| 12707 | //BIF_CFG_DEV0_EPF5_PCIE_PASID_ENH_CAP_LIST |
|---|
| 12708 | #define BIF_CFG_DEV0_EPF5_PCIE_PASID_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 12709 | #define BIF_CFG_DEV0_EPF5_PCIE_PASID_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 12710 | #define BIF_CFG_DEV0_EPF5_PCIE_PASID_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 12711 | #define BIF_CFG_DEV0_EPF5_PCIE_PASID_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 12712 | #define BIF_CFG_DEV0_EPF5_PCIE_PASID_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 12713 | #define BIF_CFG_DEV0_EPF5_PCIE_PASID_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 12714 | //BIF_CFG_DEV0_EPF5_PCIE_PASID_CAP |
|---|
| 12715 | #define BIF_CFG_DEV0_EPF5_PCIE_PASID_CAP__PASID_EXE_PERMISSION_SUPPORTED__SHIFT 0x1 |
|---|
| 12716 | #define BIF_CFG_DEV0_EPF5_PCIE_PASID_CAP__PASID_PRIV_MODE_SUPPORTED__SHIFT 0x2 |
|---|
| 12717 | #define BIF_CFG_DEV0_EPF5_PCIE_PASID_CAP__MAX_PASID_WIDTH__SHIFT 0x8 |
|---|
| 12718 | #define BIF_CFG_DEV0_EPF5_PCIE_PASID_CAP__PASID_EXE_PERMISSION_SUPPORTED_MASK 0x0002L |
|---|
| 12719 | #define BIF_CFG_DEV0_EPF5_PCIE_PASID_CAP__PASID_PRIV_MODE_SUPPORTED_MASK 0x0004L |
|---|
| 12720 | #define BIF_CFG_DEV0_EPF5_PCIE_PASID_CAP__MAX_PASID_WIDTH_MASK 0x1F00L |
|---|
| 12721 | //BIF_CFG_DEV0_EPF5_PCIE_PASID_CNTL |
|---|
| 12722 | #define BIF_CFG_DEV0_EPF5_PCIE_PASID_CNTL__PASID_ENABLE__SHIFT 0x0 |
|---|
| 12723 | #define BIF_CFG_DEV0_EPF5_PCIE_PASID_CNTL__PASID_EXE_PERMISSION_ENABLE__SHIFT 0x1 |
|---|
| 12724 | #define BIF_CFG_DEV0_EPF5_PCIE_PASID_CNTL__PASID_PRIV_MODE_SUPPORTED_ENABLE__SHIFT 0x2 |
|---|
| 12725 | #define BIF_CFG_DEV0_EPF5_PCIE_PASID_CNTL__PASID_ENABLE_MASK 0x0001L |
|---|
| 12726 | #define BIF_CFG_DEV0_EPF5_PCIE_PASID_CNTL__PASID_EXE_PERMISSION_ENABLE_MASK 0x0002L |
|---|
| 12727 | #define BIF_CFG_DEV0_EPF5_PCIE_PASID_CNTL__PASID_PRIV_MODE_SUPPORTED_ENABLE_MASK 0x0004L |
|---|
| 12728 | //BIF_CFG_DEV0_EPF5_PCIE_ARI_ENH_CAP_LIST |
|---|
| 12729 | #define BIF_CFG_DEV0_EPF5_PCIE_ARI_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 12730 | #define BIF_CFG_DEV0_EPF5_PCIE_ARI_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 12731 | #define BIF_CFG_DEV0_EPF5_PCIE_ARI_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 12732 | #define BIF_CFG_DEV0_EPF5_PCIE_ARI_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 12733 | #define BIF_CFG_DEV0_EPF5_PCIE_ARI_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 12734 | #define BIF_CFG_DEV0_EPF5_PCIE_ARI_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 12735 | //BIF_CFG_DEV0_EPF5_PCIE_ARI_CAP |
|---|
| 12736 | #define BIF_CFG_DEV0_EPF5_PCIE_ARI_CAP__ARI_MFVC_FUNC_GROUPS_CAP__SHIFT 0x0 |
|---|
| 12737 | #define BIF_CFG_DEV0_EPF5_PCIE_ARI_CAP__ARI_ACS_FUNC_GROUPS_CAP__SHIFT 0x1 |
|---|
| 12738 | #define BIF_CFG_DEV0_EPF5_PCIE_ARI_CAP__ARI_NEXT_FUNC_NUM__SHIFT 0x8 |
|---|
| 12739 | #define BIF_CFG_DEV0_EPF5_PCIE_ARI_CAP__ARI_MFVC_FUNC_GROUPS_CAP_MASK 0x0001L |
|---|
| 12740 | #define BIF_CFG_DEV0_EPF5_PCIE_ARI_CAP__ARI_ACS_FUNC_GROUPS_CAP_MASK 0x0002L |
|---|
| 12741 | #define BIF_CFG_DEV0_EPF5_PCIE_ARI_CAP__ARI_NEXT_FUNC_NUM_MASK 0xFF00L |
|---|
| 12742 | //BIF_CFG_DEV0_EPF5_PCIE_ARI_CNTL |
|---|
| 12743 | #define BIF_CFG_DEV0_EPF5_PCIE_ARI_CNTL__ARI_MFVC_FUNC_GROUPS_EN__SHIFT 0x0 |
|---|
| 12744 | #define BIF_CFG_DEV0_EPF5_PCIE_ARI_CNTL__ARI_ACS_FUNC_GROUPS_EN__SHIFT 0x1 |
|---|
| 12745 | #define BIF_CFG_DEV0_EPF5_PCIE_ARI_CNTL__ARI_FUNCTION_GROUP__SHIFT 0x4 |
|---|
| 12746 | #define BIF_CFG_DEV0_EPF5_PCIE_ARI_CNTL__ARI_MFVC_FUNC_GROUPS_EN_MASK 0x0001L |
|---|
| 12747 | #define BIF_CFG_DEV0_EPF5_PCIE_ARI_CNTL__ARI_ACS_FUNC_GROUPS_EN_MASK 0x0002L |
|---|
| 12748 | #define BIF_CFG_DEV0_EPF5_PCIE_ARI_CNTL__ARI_FUNCTION_GROUP_MASK 0x0070L |
|---|
| 12749 | |
|---|
| 12750 | |
|---|
| 12751 | // addressBlock: nbio_nbif0_bif_cfg_dev2_epf6_bifcfgdecp |
|---|
| 12752 | //BIF_CFG_DEV2_EPF6_VENDOR_ID |
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| 12753 | #define BIF_CFG_DEV2_EPF6_VENDOR_ID__VENDOR_ID__SHIFT 0x0 |
|---|
| 12754 | #define BIF_CFG_DEV2_EPF6_VENDOR_ID__VENDOR_ID_MASK 0xFFFFL |
|---|
| 12755 | //BIF_CFG_DEV2_EPF6_DEVICE_ID |
|---|
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|---|
| 12757 | #define BIF_CFG_DEV2_EPF6_DEVICE_ID__DEVICE_ID_MASK 0xFFFFL |
|---|
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|---|
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| 12775 | #define BIF_CFG_DEV2_EPF6_COMMAND__PAL_SNOOP_EN_MASK 0x0020L |
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|---|
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| 12852 | #define BIF_CFG_DEV2_EPF6_MAX_LATENCY__MAX_LAT__SHIFT 0x0 |
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| 12860 | #define BIF_CFG_DEV2_EPF6_VENDOR_CAP_LIST__LENGTH_MASK 0x00FF0000L |
|---|
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|---|
| 12862 | #define BIF_CFG_DEV2_EPF6_ADAPTER_ID_W__SUBSYSTEM_VENDOR_ID__SHIFT 0x0 |
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| 12865 | #define BIF_CFG_DEV2_EPF6_ADAPTER_ID_W__SUBSYSTEM_ID_MASK 0xFFFF0000L |
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|---|
| 12871 | #define BIF_CFG_DEV2_EPF6_PMI_STATUS_CNTL__DATA_SCALE__SHIFT 0xd |
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| 12872 | #define BIF_CFG_DEV2_EPF6_PMI_STATUS_CNTL__PME_STATUS__SHIFT 0xf |
|---|
| 12873 | #define BIF_CFG_DEV2_EPF6_PMI_STATUS_CNTL__B2_B3_SUPPORT__SHIFT 0x16 |
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| 12877 | #define BIF_CFG_DEV2_EPF6_PMI_STATUS_CNTL__NO_SOFT_RESET_MASK 0x00000008L |
|---|
| 12878 | #define BIF_CFG_DEV2_EPF6_PMI_STATUS_CNTL__PME_EN_MASK 0x00000100L |
|---|
| 12879 | #define BIF_CFG_DEV2_EPF6_PMI_STATUS_CNTL__DATA_SELECT_MASK 0x00001E00L |
|---|
| 12880 | #define BIF_CFG_DEV2_EPF6_PMI_STATUS_CNTL__DATA_SCALE_MASK 0x00006000L |
|---|
| 12881 | #define BIF_CFG_DEV2_EPF6_PMI_STATUS_CNTL__PME_STATUS_MASK 0x00008000L |
|---|
| 12882 | #define BIF_CFG_DEV2_EPF6_PMI_STATUS_CNTL__B2_B3_SUPPORT_MASK 0x00400000L |
|---|
| 12883 | #define BIF_CFG_DEV2_EPF6_PMI_STATUS_CNTL__BUS_PWR_EN_MASK 0x00800000L |
|---|
| 12884 | #define BIF_CFG_DEV2_EPF6_PMI_STATUS_CNTL__PMI_DATA_MASK 0xFF000000L |
|---|
| 12885 | //BIF_CFG_DEV2_EPF6_PCIE_CAP_LIST |
|---|
| 12886 | #define BIF_CFG_DEV2_EPF6_PCIE_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 12887 | #define BIF_CFG_DEV2_EPF6_PCIE_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
|---|
| 12888 | #define BIF_CFG_DEV2_EPF6_PCIE_CAP_LIST__CAP_ID_MASK 0x00FFL |
|---|
| 12889 | #define BIF_CFG_DEV2_EPF6_PCIE_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
|---|
| 12890 | //BIF_CFG_DEV2_EPF6_PCIE_CAP |
|---|
| 12891 | #define BIF_CFG_DEV2_EPF6_PCIE_CAP__VERSION__SHIFT 0x0 |
|---|
| 12892 | #define BIF_CFG_DEV2_EPF6_PCIE_CAP__DEVICE_TYPE__SHIFT 0x4 |
|---|
| 12893 | #define BIF_CFG_DEV2_EPF6_PCIE_CAP__SLOT_IMPLEMENTED__SHIFT 0x8 |
|---|
| 12894 | #define BIF_CFG_DEV2_EPF6_PCIE_CAP__INT_MESSAGE_NUM__SHIFT 0x9 |
|---|
| 12895 | #define BIF_CFG_DEV2_EPF6_PCIE_CAP__VERSION_MASK 0x000FL |
|---|
| 12896 | #define BIF_CFG_DEV2_EPF6_PCIE_CAP__DEVICE_TYPE_MASK 0x00F0L |
|---|
| 12897 | #define BIF_CFG_DEV2_EPF6_PCIE_CAP__SLOT_IMPLEMENTED_MASK 0x0100L |
|---|
| 12898 | #define BIF_CFG_DEV2_EPF6_PCIE_CAP__INT_MESSAGE_NUM_MASK 0x3E00L |
|---|
| 12899 | //BIF_CFG_DEV2_EPF6_DEVICE_CAP |
|---|
| 12900 | #define BIF_CFG_DEV2_EPF6_DEVICE_CAP__MAX_PAYLOAD_SUPPORT__SHIFT 0x0 |
|---|
| 12901 | #define BIF_CFG_DEV2_EPF6_DEVICE_CAP__PHANTOM_FUNC__SHIFT 0x3 |
|---|
| 12902 | #define BIF_CFG_DEV2_EPF6_DEVICE_CAP__EXTENDED_TAG__SHIFT 0x5 |
|---|
| 12903 | #define BIF_CFG_DEV2_EPF6_DEVICE_CAP__L0S_ACCEPTABLE_LATENCY__SHIFT 0x6 |
|---|
| 12904 | #define BIF_CFG_DEV2_EPF6_DEVICE_CAP__L1_ACCEPTABLE_LATENCY__SHIFT 0x9 |
|---|
| 12905 | #define BIF_CFG_DEV2_EPF6_DEVICE_CAP__ROLE_BASED_ERR_REPORTING__SHIFT 0xf |
|---|
| 12906 | #define BIF_CFG_DEV2_EPF6_DEVICE_CAP__CAPTURED_SLOT_POWER_LIMIT__SHIFT 0x12 |
|---|
| 12907 | #define BIF_CFG_DEV2_EPF6_DEVICE_CAP__CAPTURED_SLOT_POWER_SCALE__SHIFT 0x1a |
|---|
| 12908 | #define BIF_CFG_DEV2_EPF6_DEVICE_CAP__FLR_CAPABLE__SHIFT 0x1c |
|---|
| 12909 | #define BIF_CFG_DEV2_EPF6_DEVICE_CAP__MAX_PAYLOAD_SUPPORT_MASK 0x00000007L |
|---|
| 12910 | #define BIF_CFG_DEV2_EPF6_DEVICE_CAP__PHANTOM_FUNC_MASK 0x00000018L |
|---|
| 12911 | #define BIF_CFG_DEV2_EPF6_DEVICE_CAP__EXTENDED_TAG_MASK 0x00000020L |
|---|
| 12912 | #define BIF_CFG_DEV2_EPF6_DEVICE_CAP__L0S_ACCEPTABLE_LATENCY_MASK 0x000001C0L |
|---|
| 12913 | #define BIF_CFG_DEV2_EPF6_DEVICE_CAP__L1_ACCEPTABLE_LATENCY_MASK 0x00000E00L |
|---|
| 12914 | #define BIF_CFG_DEV2_EPF6_DEVICE_CAP__ROLE_BASED_ERR_REPORTING_MASK 0x00008000L |
|---|
| 12915 | #define BIF_CFG_DEV2_EPF6_DEVICE_CAP__CAPTURED_SLOT_POWER_LIMIT_MASK 0x03FC0000L |
|---|
| 12916 | #define BIF_CFG_DEV2_EPF6_DEVICE_CAP__CAPTURED_SLOT_POWER_SCALE_MASK 0x0C000000L |
|---|
| 12917 | #define BIF_CFG_DEV2_EPF6_DEVICE_CAP__FLR_CAPABLE_MASK 0x10000000L |
|---|
| 12918 | //BIF_CFG_DEV2_EPF6_DEVICE_CNTL |
|---|
| 12919 | #define BIF_CFG_DEV2_EPF6_DEVICE_CNTL__CORR_ERR_EN__SHIFT 0x0 |
|---|
| 12920 | #define BIF_CFG_DEV2_EPF6_DEVICE_CNTL__NON_FATAL_ERR_EN__SHIFT 0x1 |
|---|
| 12921 | #define BIF_CFG_DEV2_EPF6_DEVICE_CNTL__FATAL_ERR_EN__SHIFT 0x2 |
|---|
| 12922 | #define BIF_CFG_DEV2_EPF6_DEVICE_CNTL__USR_REPORT_EN__SHIFT 0x3 |
|---|
| 12923 | #define BIF_CFG_DEV2_EPF6_DEVICE_CNTL__RELAXED_ORD_EN__SHIFT 0x4 |
|---|
| 12924 | #define BIF_CFG_DEV2_EPF6_DEVICE_CNTL__MAX_PAYLOAD_SIZE__SHIFT 0x5 |
|---|
| 12925 | #define BIF_CFG_DEV2_EPF6_DEVICE_CNTL__EXTENDED_TAG_EN__SHIFT 0x8 |
|---|
| 12926 | #define BIF_CFG_DEV2_EPF6_DEVICE_CNTL__PHANTOM_FUNC_EN__SHIFT 0x9 |
|---|
| 12927 | #define BIF_CFG_DEV2_EPF6_DEVICE_CNTL__AUX_POWER_PM_EN__SHIFT 0xa |
|---|
| 12928 | #define BIF_CFG_DEV2_EPF6_DEVICE_CNTL__NO_SNOOP_EN__SHIFT 0xb |
|---|
| 12929 | #define BIF_CFG_DEV2_EPF6_DEVICE_CNTL__MAX_READ_REQUEST_SIZE__SHIFT 0xc |
|---|
| 12930 | #define BIF_CFG_DEV2_EPF6_DEVICE_CNTL__INITIATE_FLR__SHIFT 0xf |
|---|
| 12931 | #define BIF_CFG_DEV2_EPF6_DEVICE_CNTL__CORR_ERR_EN_MASK 0x0001L |
|---|
| 12932 | #define BIF_CFG_DEV2_EPF6_DEVICE_CNTL__NON_FATAL_ERR_EN_MASK 0x0002L |
|---|
| 12933 | #define BIF_CFG_DEV2_EPF6_DEVICE_CNTL__FATAL_ERR_EN_MASK 0x0004L |
|---|
| 12934 | #define BIF_CFG_DEV2_EPF6_DEVICE_CNTL__USR_REPORT_EN_MASK 0x0008L |
|---|
| 12935 | #define BIF_CFG_DEV2_EPF6_DEVICE_CNTL__RELAXED_ORD_EN_MASK 0x0010L |
|---|
| 12936 | #define BIF_CFG_DEV2_EPF6_DEVICE_CNTL__MAX_PAYLOAD_SIZE_MASK 0x00E0L |
|---|
| 12937 | #define BIF_CFG_DEV2_EPF6_DEVICE_CNTL__EXTENDED_TAG_EN_MASK 0x0100L |
|---|
| 12938 | #define BIF_CFG_DEV2_EPF6_DEVICE_CNTL__PHANTOM_FUNC_EN_MASK 0x0200L |
|---|
| 12939 | #define BIF_CFG_DEV2_EPF6_DEVICE_CNTL__AUX_POWER_PM_EN_MASK 0x0400L |
|---|
| 12940 | #define BIF_CFG_DEV2_EPF6_DEVICE_CNTL__NO_SNOOP_EN_MASK 0x0800L |
|---|
| 12941 | #define BIF_CFG_DEV2_EPF6_DEVICE_CNTL__MAX_READ_REQUEST_SIZE_MASK 0x7000L |
|---|
| 12942 | #define BIF_CFG_DEV2_EPF6_DEVICE_CNTL__INITIATE_FLR_MASK 0x8000L |
|---|
| 12943 | //BIF_CFG_DEV2_EPF6_LINK_CAP |
|---|
| 12944 | #define BIF_CFG_DEV2_EPF6_LINK_CAP__LINK_SPEED__SHIFT 0x0 |
|---|
| 12945 | #define BIF_CFG_DEV2_EPF6_LINK_CAP__LINK_WIDTH__SHIFT 0x4 |
|---|
| 12946 | #define BIF_CFG_DEV2_EPF6_LINK_CAP__PM_SUPPORT__SHIFT 0xa |
|---|
| 12947 | #define BIF_CFG_DEV2_EPF6_LINK_CAP__L0S_EXIT_LATENCY__SHIFT 0xc |
|---|
| 12948 | #define BIF_CFG_DEV2_EPF6_LINK_CAP__L1_EXIT_LATENCY__SHIFT 0xf |
|---|
| 12949 | #define BIF_CFG_DEV2_EPF6_LINK_CAP__CLOCK_POWER_MANAGEMENT__SHIFT 0x12 |
|---|
| 12950 | #define BIF_CFG_DEV2_EPF6_LINK_CAP__SURPRISE_DOWN_ERR_REPORTING__SHIFT 0x13 |
|---|
| 12951 | #define BIF_CFG_DEV2_EPF6_LINK_CAP__DL_ACTIVE_REPORTING_CAPABLE__SHIFT 0x14 |
|---|
| 12952 | #define BIF_CFG_DEV2_EPF6_LINK_CAP__LINK_BW_NOTIFICATION_CAP__SHIFT 0x15 |
|---|
| 12953 | #define BIF_CFG_DEV2_EPF6_LINK_CAP__ASPM_OPTIONALITY_COMPLIANCE__SHIFT 0x16 |
|---|
| 12954 | #define BIF_CFG_DEV2_EPF6_LINK_CAP__PORT_NUMBER__SHIFT 0x18 |
|---|
| 12955 | #define BIF_CFG_DEV2_EPF6_LINK_CAP__LINK_SPEED_MASK 0x0000000FL |
|---|
| 12956 | #define BIF_CFG_DEV2_EPF6_LINK_CAP__LINK_WIDTH_MASK 0x000003F0L |
|---|
| 12957 | #define BIF_CFG_DEV2_EPF6_LINK_CAP__PM_SUPPORT_MASK 0x00000C00L |
|---|
| 12958 | #define BIF_CFG_DEV2_EPF6_LINK_CAP__L0S_EXIT_LATENCY_MASK 0x00007000L |
|---|
| 12959 | #define BIF_CFG_DEV2_EPF6_LINK_CAP__L1_EXIT_LATENCY_MASK 0x00038000L |
|---|
| 12960 | #define BIF_CFG_DEV2_EPF6_LINK_CAP__CLOCK_POWER_MANAGEMENT_MASK 0x00040000L |
|---|
| 12961 | #define BIF_CFG_DEV2_EPF6_LINK_CAP__SURPRISE_DOWN_ERR_REPORTING_MASK 0x00080000L |
|---|
| 12962 | #define BIF_CFG_DEV2_EPF6_LINK_CAP__DL_ACTIVE_REPORTING_CAPABLE_MASK 0x00100000L |
|---|
| 12963 | #define BIF_CFG_DEV2_EPF6_LINK_CAP__LINK_BW_NOTIFICATION_CAP_MASK 0x00200000L |
|---|
| 12964 | #define BIF_CFG_DEV2_EPF6_LINK_CAP__ASPM_OPTIONALITY_COMPLIANCE_MASK 0x00400000L |
|---|
| 12965 | #define BIF_CFG_DEV2_EPF6_LINK_CAP__PORT_NUMBER_MASK 0xFF000000L |
|---|
| 12966 | //BIF_CFG_DEV2_EPF6_LINK_STATUS |
|---|
| 12967 | #define BIF_CFG_DEV2_EPF6_LINK_STATUS__CURRENT_LINK_SPEED__SHIFT 0x0 |
|---|
| 12968 | #define BIF_CFG_DEV2_EPF6_LINK_STATUS__NEGOTIATED_LINK_WIDTH__SHIFT 0x4 |
|---|
| 12969 | #define BIF_CFG_DEV2_EPF6_LINK_STATUS__LINK_TRAINING__SHIFT 0xb |
|---|
| 12970 | #define BIF_CFG_DEV2_EPF6_LINK_STATUS__SLOT_CLOCK_CFG__SHIFT 0xc |
|---|
| 12971 | #define BIF_CFG_DEV2_EPF6_LINK_STATUS__DL_ACTIVE__SHIFT 0xd |
|---|
| 12972 | #define BIF_CFG_DEV2_EPF6_LINK_STATUS__LINK_BW_MANAGEMENT_STATUS__SHIFT 0xe |
|---|
| 12973 | #define BIF_CFG_DEV2_EPF6_LINK_STATUS__LINK_AUTONOMOUS_BW_STATUS__SHIFT 0xf |
|---|
| 12974 | #define BIF_CFG_DEV2_EPF6_LINK_STATUS__CURRENT_LINK_SPEED_MASK 0x000FL |
|---|
| 12975 | #define BIF_CFG_DEV2_EPF6_LINK_STATUS__NEGOTIATED_LINK_WIDTH_MASK 0x03F0L |
|---|
| 12976 | #define BIF_CFG_DEV2_EPF6_LINK_STATUS__LINK_TRAINING_MASK 0x0800L |
|---|
| 12977 | #define BIF_CFG_DEV2_EPF6_LINK_STATUS__SLOT_CLOCK_CFG_MASK 0x1000L |
|---|
| 12978 | #define BIF_CFG_DEV2_EPF6_LINK_STATUS__DL_ACTIVE_MASK 0x2000L |
|---|
| 12979 | #define BIF_CFG_DEV2_EPF6_LINK_STATUS__LINK_BW_MANAGEMENT_STATUS_MASK 0x4000L |
|---|
| 12980 | #define BIF_CFG_DEV2_EPF6_LINK_STATUS__LINK_AUTONOMOUS_BW_STATUS_MASK 0x8000L |
|---|
| 12981 | //BIF_CFG_DEV2_EPF6_MSI_CAP_LIST |
|---|
| 12982 | #define BIF_CFG_DEV2_EPF6_MSI_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 12983 | #define BIF_CFG_DEV2_EPF6_MSI_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
|---|
| 12984 | #define BIF_CFG_DEV2_EPF6_MSI_CAP_LIST__CAP_ID_MASK 0x00FFL |
|---|
| 12985 | #define BIF_CFG_DEV2_EPF6_MSI_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
|---|
| 12986 | //BIF_CFG_DEV2_EPF6_MSI_MSG_ADDR_LO |
|---|
| 12987 | #define BIF_CFG_DEV2_EPF6_MSI_MSG_ADDR_LO__MSI_MSG_ADDR_LO__SHIFT 0x2 |
|---|
| 12988 | #define BIF_CFG_DEV2_EPF6_MSI_MSG_ADDR_LO__MSI_MSG_ADDR_LO_MASK 0xFFFFFFFCL |
|---|
| 12989 | //BIF_CFG_DEV2_EPF6_MSI_MSG_ADDR_HI |
|---|
| 12990 | #define BIF_CFG_DEV2_EPF6_MSI_MSG_ADDR_HI__MSI_MSG_ADDR_HI__SHIFT 0x0 |
|---|
| 12991 | #define BIF_CFG_DEV2_EPF6_MSI_MSG_ADDR_HI__MSI_MSG_ADDR_HI_MASK 0xFFFFFFFFL |
|---|
| 12992 | //BIF_CFG_DEV2_EPF6_MSI_MSG_DATA |
|---|
| 12993 | #define BIF_CFG_DEV2_EPF6_MSI_MSG_DATA__MSI_DATA__SHIFT 0x0 |
|---|
| 12994 | #define BIF_CFG_DEV2_EPF6_MSI_MSG_DATA__MSI_DATA_MASK 0xFFFFL |
|---|
| 12995 | //BIF_CFG_DEV2_EPF6_MSI_MSG_DATA_64 |
|---|
| 12996 | #define BIF_CFG_DEV2_EPF6_MSI_MSG_DATA_64__MSI_DATA_64__SHIFT 0x0 |
|---|
| 12997 | #define BIF_CFG_DEV2_EPF6_MSI_MSG_DATA_64__MSI_DATA_64_MASK 0xFFFFL |
|---|
| 12998 | //BIF_CFG_DEV2_EPF6_MSI_PENDING |
|---|
| 12999 | #define BIF_CFG_DEV2_EPF6_MSI_PENDING__MSI_PENDING__SHIFT 0x0 |
|---|
| 13000 | #define BIF_CFG_DEV2_EPF6_MSI_PENDING__MSI_PENDING_MASK 0xFFFFFFFFL |
|---|
| 13001 | //BIF_CFG_DEV2_EPF6_MSI_PENDING_64 |
|---|
| 13002 | #define BIF_CFG_DEV2_EPF6_MSI_PENDING_64__MSI_PENDING_64__SHIFT 0x0 |
|---|
| 13003 | #define BIF_CFG_DEV2_EPF6_MSI_PENDING_64__MSI_PENDING_64_MASK 0xFFFFFFFFL |
|---|
| 13004 | //BIF_CFG_DEV2_EPF6_MSIX_CAP_LIST |
|---|
| 13005 | #define BIF_CFG_DEV2_EPF6_MSIX_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 13006 | #define BIF_CFG_DEV2_EPF6_MSIX_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
|---|
| 13007 | #define BIF_CFG_DEV2_EPF6_MSIX_CAP_LIST__CAP_ID_MASK 0x00FFL |
|---|
| 13008 | #define BIF_CFG_DEV2_EPF6_MSIX_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
|---|
| 13009 | //BIF_CFG_DEV2_EPF6_MSIX_MSG_CNTL |
|---|
| 13010 | #define BIF_CFG_DEV2_EPF6_MSIX_MSG_CNTL__MSIX_TABLE_SIZE__SHIFT 0x0 |
|---|
| 13011 | #define BIF_CFG_DEV2_EPF6_MSIX_MSG_CNTL__MSIX_FUNC_MASK__SHIFT 0xe |
|---|
| 13012 | #define BIF_CFG_DEV2_EPF6_MSIX_MSG_CNTL__MSIX_EN__SHIFT 0xf |
|---|
| 13013 | #define BIF_CFG_DEV2_EPF6_MSIX_MSG_CNTL__MSIX_TABLE_SIZE_MASK 0x07FFL |
|---|
| 13014 | #define BIF_CFG_DEV2_EPF6_MSIX_MSG_CNTL__MSIX_FUNC_MASK_MASK 0x4000L |
|---|
| 13015 | #define BIF_CFG_DEV2_EPF6_MSIX_MSG_CNTL__MSIX_EN_MASK 0x8000L |
|---|
| 13016 | //BIF_CFG_DEV2_EPF6_MSIX_TABLE |
|---|
| 13017 | #define BIF_CFG_DEV2_EPF6_MSIX_TABLE__MSIX_TABLE_BIR__SHIFT 0x0 |
|---|
| 13018 | #define BIF_CFG_DEV2_EPF6_MSIX_TABLE__MSIX_TABLE_OFFSET__SHIFT 0x3 |
|---|
| 13019 | #define BIF_CFG_DEV2_EPF6_MSIX_TABLE__MSIX_TABLE_BIR_MASK 0x00000007L |
|---|
| 13020 | #define BIF_CFG_DEV2_EPF6_MSIX_TABLE__MSIX_TABLE_OFFSET_MASK 0xFFFFFFF8L |
|---|
| 13021 | //BIF_CFG_DEV2_EPF6_MSIX_PBA |
|---|
| 13022 | #define BIF_CFG_DEV2_EPF6_MSIX_PBA__MSIX_PBA_BIR__SHIFT 0x0 |
|---|
| 13023 | #define BIF_CFG_DEV2_EPF6_MSIX_PBA__MSIX_PBA_OFFSET__SHIFT 0x3 |
|---|
| 13024 | #define BIF_CFG_DEV2_EPF6_MSIX_PBA__MSIX_PBA_BIR_MASK 0x00000007L |
|---|
| 13025 | #define BIF_CFG_DEV2_EPF6_MSIX_PBA__MSIX_PBA_OFFSET_MASK 0xFFFFFFF8L |
|---|
| 13026 | //BIF_CFG_DEV2_EPF6_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST |
|---|
| 13027 | #define BIF_CFG_DEV2_EPF6_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 13028 | #define BIF_CFG_DEV2_EPF6_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 13029 | #define BIF_CFG_DEV2_EPF6_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 13030 | #define BIF_CFG_DEV2_EPF6_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 13031 | #define BIF_CFG_DEV2_EPF6_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 13032 | #define BIF_CFG_DEV2_EPF6_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 13033 | //BIF_CFG_DEV2_EPF6_PCIE_VENDOR_SPECIFIC_HDR |
|---|
| 13034 | #define BIF_CFG_DEV2_EPF6_PCIE_VENDOR_SPECIFIC_HDR__VSEC_ID__SHIFT 0x0 |
|---|
| 13035 | #define BIF_CFG_DEV2_EPF6_PCIE_VENDOR_SPECIFIC_HDR__VSEC_REV__SHIFT 0x10 |
|---|
| 13036 | #define BIF_CFG_DEV2_EPF6_PCIE_VENDOR_SPECIFIC_HDR__VSEC_LENGTH__SHIFT 0x14 |
|---|
| 13037 | #define BIF_CFG_DEV2_EPF6_PCIE_VENDOR_SPECIFIC_HDR__VSEC_ID_MASK 0x0000FFFFL |
|---|
| 13038 | #define BIF_CFG_DEV2_EPF6_PCIE_VENDOR_SPECIFIC_HDR__VSEC_REV_MASK 0x000F0000L |
|---|
| 13039 | #define BIF_CFG_DEV2_EPF6_PCIE_VENDOR_SPECIFIC_HDR__VSEC_LENGTH_MASK 0xFFF00000L |
|---|
| 13040 | //BIF_CFG_DEV2_EPF6_PCIE_VENDOR_SPECIFIC1 |
|---|
| 13041 | #define BIF_CFG_DEV2_EPF6_PCIE_VENDOR_SPECIFIC1__SCRATCH__SHIFT 0x0 |
|---|
| 13042 | #define BIF_CFG_DEV2_EPF6_PCIE_VENDOR_SPECIFIC1__SCRATCH_MASK 0xFFFFFFFFL |
|---|
| 13043 | //BIF_CFG_DEV2_EPF6_PCIE_VENDOR_SPECIFIC2 |
|---|
| 13044 | #define BIF_CFG_DEV2_EPF6_PCIE_VENDOR_SPECIFIC2__SCRATCH__SHIFT 0x0 |
|---|
| 13045 | #define BIF_CFG_DEV2_EPF6_PCIE_VENDOR_SPECIFIC2__SCRATCH_MASK 0xFFFFFFFFL |
|---|
| 13046 | //BIF_CFG_DEV2_EPF6_PCIE_ADV_ERR_RPT_ENH_CAP_LIST |
|---|
| 13047 | #define BIF_CFG_DEV2_EPF6_PCIE_ADV_ERR_RPT_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 13048 | #define BIF_CFG_DEV2_EPF6_PCIE_ADV_ERR_RPT_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 13049 | #define BIF_CFG_DEV2_EPF6_PCIE_ADV_ERR_RPT_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 13050 | #define BIF_CFG_DEV2_EPF6_PCIE_ADV_ERR_RPT_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 13051 | #define BIF_CFG_DEV2_EPF6_PCIE_ADV_ERR_RPT_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 13052 | #define BIF_CFG_DEV2_EPF6_PCIE_ADV_ERR_RPT_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 13053 | //BIF_CFG_DEV2_EPF6_PCIE_CORR_ERR_STATUS |
|---|
| 13054 | #define BIF_CFG_DEV2_EPF6_PCIE_CORR_ERR_STATUS__RCV_ERR_STATUS__SHIFT 0x0 |
|---|
| 13055 | #define BIF_CFG_DEV2_EPF6_PCIE_CORR_ERR_STATUS__BAD_TLP_STATUS__SHIFT 0x6 |
|---|
| 13056 | #define BIF_CFG_DEV2_EPF6_PCIE_CORR_ERR_STATUS__BAD_DLLP_STATUS__SHIFT 0x7 |
|---|
| 13057 | #define BIF_CFG_DEV2_EPF6_PCIE_CORR_ERR_STATUS__REPLAY_NUM_ROLLOVER_STATUS__SHIFT 0x8 |
|---|
| 13058 | #define BIF_CFG_DEV2_EPF6_PCIE_CORR_ERR_STATUS__REPLAY_TIMER_TIMEOUT_STATUS__SHIFT 0xc |
|---|
| 13059 | #define BIF_CFG_DEV2_EPF6_PCIE_CORR_ERR_STATUS__ADVISORY_NONFATAL_ERR_STATUS__SHIFT 0xd |
|---|
| 13060 | #define BIF_CFG_DEV2_EPF6_PCIE_CORR_ERR_STATUS__CORR_INT_ERR_STATUS__SHIFT 0xe |
|---|
| 13061 | #define BIF_CFG_DEV2_EPF6_PCIE_CORR_ERR_STATUS__HDR_LOG_OVFL_STATUS__SHIFT 0xf |
|---|
| 13062 | #define BIF_CFG_DEV2_EPF6_PCIE_CORR_ERR_STATUS__RCV_ERR_STATUS_MASK 0x00000001L |
|---|
| 13063 | #define BIF_CFG_DEV2_EPF6_PCIE_CORR_ERR_STATUS__BAD_TLP_STATUS_MASK 0x00000040L |
|---|
| 13064 | #define BIF_CFG_DEV2_EPF6_PCIE_CORR_ERR_STATUS__BAD_DLLP_STATUS_MASK 0x00000080L |
|---|
| 13065 | #define BIF_CFG_DEV2_EPF6_PCIE_CORR_ERR_STATUS__REPLAY_NUM_ROLLOVER_STATUS_MASK 0x00000100L |
|---|
| 13066 | #define BIF_CFG_DEV2_EPF6_PCIE_CORR_ERR_STATUS__REPLAY_TIMER_TIMEOUT_STATUS_MASK 0x00001000L |
|---|
| 13067 | #define BIF_CFG_DEV2_EPF6_PCIE_CORR_ERR_STATUS__ADVISORY_NONFATAL_ERR_STATUS_MASK 0x00002000L |
|---|
| 13068 | #define BIF_CFG_DEV2_EPF6_PCIE_CORR_ERR_STATUS__CORR_INT_ERR_STATUS_MASK 0x00004000L |
|---|
| 13069 | #define BIF_CFG_DEV2_EPF6_PCIE_CORR_ERR_STATUS__HDR_LOG_OVFL_STATUS_MASK 0x00008000L |
|---|
| 13070 | //BIF_CFG_DEV2_EPF6_PCIE_HDR_LOG0 |
|---|
| 13071 | #define BIF_CFG_DEV2_EPF6_PCIE_HDR_LOG0__TLP_HDR__SHIFT 0x0 |
|---|
| 13072 | #define BIF_CFG_DEV2_EPF6_PCIE_HDR_LOG0__TLP_HDR_MASK 0xFFFFFFFFL |
|---|
| 13073 | //BIF_CFG_DEV2_EPF6_PCIE_HDR_LOG1 |
|---|
| 13074 | #define BIF_CFG_DEV2_EPF6_PCIE_HDR_LOG1__TLP_HDR__SHIFT 0x0 |
|---|
| 13075 | #define BIF_CFG_DEV2_EPF6_PCIE_HDR_LOG1__TLP_HDR_MASK 0xFFFFFFFFL |
|---|
| 13076 | //BIF_CFG_DEV2_EPF6_PCIE_HDR_LOG2 |
|---|
| 13077 | #define BIF_CFG_DEV2_EPF6_PCIE_HDR_LOG2__TLP_HDR__SHIFT 0x0 |
|---|
| 13078 | #define BIF_CFG_DEV2_EPF6_PCIE_HDR_LOG2__TLP_HDR_MASK 0xFFFFFFFFL |
|---|
| 13079 | //BIF_CFG_DEV2_EPF6_PCIE_HDR_LOG3 |
|---|
| 13080 | #define BIF_CFG_DEV2_EPF6_PCIE_HDR_LOG3__TLP_HDR__SHIFT 0x0 |
|---|
| 13081 | #define BIF_CFG_DEV2_EPF6_PCIE_HDR_LOG3__TLP_HDR_MASK 0xFFFFFFFFL |
|---|
| 13082 | //BIF_CFG_DEV2_EPF6_PCIE_TLP_PREFIX_LOG0 |
|---|
| 13083 | #define BIF_CFG_DEV2_EPF6_PCIE_TLP_PREFIX_LOG0__TLP_PREFIX__SHIFT 0x0 |
|---|
| 13084 | #define BIF_CFG_DEV2_EPF6_PCIE_TLP_PREFIX_LOG0__TLP_PREFIX_MASK 0xFFFFFFFFL |
|---|
| 13085 | //BIF_CFG_DEV2_EPF6_PCIE_TLP_PREFIX_LOG1 |
|---|
| 13086 | #define BIF_CFG_DEV2_EPF6_PCIE_TLP_PREFIX_LOG1__TLP_PREFIX__SHIFT 0x0 |
|---|
| 13087 | #define BIF_CFG_DEV2_EPF6_PCIE_TLP_PREFIX_LOG1__TLP_PREFIX_MASK 0xFFFFFFFFL |
|---|
| 13088 | //BIF_CFG_DEV2_EPF6_PCIE_TLP_PREFIX_LOG2 |
|---|
| 13089 | #define BIF_CFG_DEV2_EPF6_PCIE_TLP_PREFIX_LOG2__TLP_PREFIX__SHIFT 0x0 |
|---|
| 13090 | #define BIF_CFG_DEV2_EPF6_PCIE_TLP_PREFIX_LOG2__TLP_PREFIX_MASK 0xFFFFFFFFL |
|---|
| 13091 | //BIF_CFG_DEV2_EPF6_PCIE_TLP_PREFIX_LOG3 |
|---|
| 13092 | #define BIF_CFG_DEV2_EPF6_PCIE_TLP_PREFIX_LOG3__TLP_PREFIX__SHIFT 0x0 |
|---|
| 13093 | #define BIF_CFG_DEV2_EPF6_PCIE_TLP_PREFIX_LOG3__TLP_PREFIX_MASK 0xFFFFFFFFL |
|---|
| 13094 | //BIF_CFG_DEV2_EPF6_PCIE_BAR_ENH_CAP_LIST |
|---|
| 13095 | #define BIF_CFG_DEV2_EPF6_PCIE_BAR_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 13096 | #define BIF_CFG_DEV2_EPF6_PCIE_BAR_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 13097 | #define BIF_CFG_DEV2_EPF6_PCIE_BAR_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 13098 | #define BIF_CFG_DEV2_EPF6_PCIE_BAR_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 13099 | #define BIF_CFG_DEV2_EPF6_PCIE_BAR_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 13100 | #define BIF_CFG_DEV2_EPF6_PCIE_BAR_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 13101 | //BIF_CFG_DEV2_EPF6_PCIE_BAR1_CAP |
|---|
| 13102 | #define BIF_CFG_DEV2_EPF6_PCIE_BAR1_CAP__BAR_SIZE_SUPPORTED__SHIFT 0x4 |
|---|
| 13103 | #define BIF_CFG_DEV2_EPF6_PCIE_BAR1_CAP__BAR_SIZE_SUPPORTED_MASK 0xFFFFFFF0L |
|---|
| 13104 | //BIF_CFG_DEV2_EPF6_PCIE_BAR2_CAP |
|---|
| 13105 | #define BIF_CFG_DEV2_EPF6_PCIE_BAR2_CAP__BAR_SIZE_SUPPORTED__SHIFT 0x4 |
|---|
| 13106 | #define BIF_CFG_DEV2_EPF6_PCIE_BAR2_CAP__BAR_SIZE_SUPPORTED_MASK 0xFFFFFFF0L |
|---|
| 13107 | //BIF_CFG_DEV2_EPF6_PCIE_BAR3_CAP |
|---|
| 13108 | #define BIF_CFG_DEV2_EPF6_PCIE_BAR3_CAP__BAR_SIZE_SUPPORTED__SHIFT 0x4 |
|---|
| 13109 | #define BIF_CFG_DEV2_EPF6_PCIE_BAR3_CAP__BAR_SIZE_SUPPORTED_MASK 0xFFFFFFF0L |
|---|
| 13110 | //BIF_CFG_DEV2_EPF6_PCIE_BAR4_CAP |
|---|
| 13111 | #define BIF_CFG_DEV2_EPF6_PCIE_BAR4_CAP__BAR_SIZE_SUPPORTED__SHIFT 0x4 |
|---|
| 13112 | #define BIF_CFG_DEV2_EPF6_PCIE_BAR4_CAP__BAR_SIZE_SUPPORTED_MASK 0xFFFFFFF0L |
|---|
| 13113 | //BIF_CFG_DEV2_EPF6_PCIE_BAR5_CAP |
|---|
| 13114 | #define BIF_CFG_DEV2_EPF6_PCIE_BAR5_CAP__BAR_SIZE_SUPPORTED__SHIFT 0x4 |
|---|
| 13115 | #define BIF_CFG_DEV2_EPF6_PCIE_BAR5_CAP__BAR_SIZE_SUPPORTED_MASK 0xFFFFFFF0L |
|---|
| 13116 | //BIF_CFG_DEV2_EPF6_PCIE_BAR6_CAP |
|---|
| 13117 | #define BIF_CFG_DEV2_EPF6_PCIE_BAR6_CAP__BAR_SIZE_SUPPORTED__SHIFT 0x4 |
|---|
| 13118 | #define BIF_CFG_DEV2_EPF6_PCIE_BAR6_CAP__BAR_SIZE_SUPPORTED_MASK 0xFFFFFFF0L |
|---|
| 13119 | //BIF_CFG_DEV2_EPF6_PCIE_PWR_BUDGET_ENH_CAP_LIST |
|---|
| 13120 | #define BIF_CFG_DEV2_EPF6_PCIE_PWR_BUDGET_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 13121 | #define BIF_CFG_DEV2_EPF6_PCIE_PWR_BUDGET_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 13122 | #define BIF_CFG_DEV2_EPF6_PCIE_PWR_BUDGET_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 13123 | #define BIF_CFG_DEV2_EPF6_PCIE_PWR_BUDGET_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 13124 | #define BIF_CFG_DEV2_EPF6_PCIE_PWR_BUDGET_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 13125 | #define BIF_CFG_DEV2_EPF6_PCIE_PWR_BUDGET_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 13126 | //BIF_CFG_DEV2_EPF6_PCIE_PWR_BUDGET_DATA_SELECT |
|---|
| 13127 | #define BIF_CFG_DEV2_EPF6_PCIE_PWR_BUDGET_DATA_SELECT__DATA_SELECT__SHIFT 0x0 |
|---|
| 13128 | #define BIF_CFG_DEV2_EPF6_PCIE_PWR_BUDGET_DATA_SELECT__DATA_SELECT_MASK 0xFFL |
|---|
| 13129 | //BIF_CFG_DEV2_EPF6_PCIE_PWR_BUDGET_DATA |
|---|
| 13130 | #define BIF_CFG_DEV2_EPF6_PCIE_PWR_BUDGET_DATA__BASE_POWER__SHIFT 0x0 |
|---|
| 13131 | #define BIF_CFG_DEV2_EPF6_PCIE_PWR_BUDGET_DATA__DATA_SCALE__SHIFT 0x8 |
|---|
| 13132 | #define BIF_CFG_DEV2_EPF6_PCIE_PWR_BUDGET_DATA__PM_SUB_STATE__SHIFT 0xa |
|---|
| 13133 | #define BIF_CFG_DEV2_EPF6_PCIE_PWR_BUDGET_DATA__PM_STATE__SHIFT 0xd |
|---|
| 13134 | #define BIF_CFG_DEV2_EPF6_PCIE_PWR_BUDGET_DATA__TYPE__SHIFT 0xf |
|---|
| 13135 | #define BIF_CFG_DEV2_EPF6_PCIE_PWR_BUDGET_DATA__POWER_RAIL__SHIFT 0x12 |
|---|
| 13136 | #define BIF_CFG_DEV2_EPF6_PCIE_PWR_BUDGET_DATA__BASE_POWER_MASK 0x000000FFL |
|---|
| 13137 | #define BIF_CFG_DEV2_EPF6_PCIE_PWR_BUDGET_DATA__DATA_SCALE_MASK 0x00000300L |
|---|
| 13138 | #define BIF_CFG_DEV2_EPF6_PCIE_PWR_BUDGET_DATA__PM_SUB_STATE_MASK 0x00001C00L |
|---|
| 13139 | #define BIF_CFG_DEV2_EPF6_PCIE_PWR_BUDGET_DATA__PM_STATE_MASK 0x00006000L |
|---|
| 13140 | #define BIF_CFG_DEV2_EPF6_PCIE_PWR_BUDGET_DATA__TYPE_MASK 0x00038000L |
|---|
| 13141 | #define BIF_CFG_DEV2_EPF6_PCIE_PWR_BUDGET_DATA__POWER_RAIL_MASK 0x001C0000L |
|---|
| 13142 | //BIF_CFG_DEV2_EPF6_PCIE_PWR_BUDGET_CAP |
|---|
| 13143 | #define BIF_CFG_DEV2_EPF6_PCIE_PWR_BUDGET_CAP__SYSTEM_ALLOCATED__SHIFT 0x0 |
|---|
| 13144 | #define BIF_CFG_DEV2_EPF6_PCIE_PWR_BUDGET_CAP__SYSTEM_ALLOCATED_MASK 0x01L |
|---|
| 13145 | //BIF_CFG_DEV2_EPF6_PCIE_DPA_ENH_CAP_LIST |
|---|
| 13146 | #define BIF_CFG_DEV2_EPF6_PCIE_DPA_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 13147 | #define BIF_CFG_DEV2_EPF6_PCIE_DPA_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 13148 | #define BIF_CFG_DEV2_EPF6_PCIE_DPA_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 13149 | #define BIF_CFG_DEV2_EPF6_PCIE_DPA_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 13150 | #define BIF_CFG_DEV2_EPF6_PCIE_DPA_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 13151 | #define BIF_CFG_DEV2_EPF6_PCIE_DPA_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 13152 | //BIF_CFG_DEV2_EPF6_PCIE_DPA_CAP |
|---|
| 13153 | #define BIF_CFG_DEV2_EPF6_PCIE_DPA_CAP__SUBSTATE_MAX__SHIFT 0x0 |
|---|
| 13154 | #define BIF_CFG_DEV2_EPF6_PCIE_DPA_CAP__TRANS_LAT_UNIT__SHIFT 0x8 |
|---|
| 13155 | #define BIF_CFG_DEV2_EPF6_PCIE_DPA_CAP__PWR_ALLOC_SCALE__SHIFT 0xc |
|---|
| 13156 | #define BIF_CFG_DEV2_EPF6_PCIE_DPA_CAP__TRANS_LAT_VAL_0__SHIFT 0x10 |
|---|
| 13157 | #define BIF_CFG_DEV2_EPF6_PCIE_DPA_CAP__TRANS_LAT_VAL_1__SHIFT 0x18 |
|---|
| 13158 | #define BIF_CFG_DEV2_EPF6_PCIE_DPA_CAP__SUBSTATE_MAX_MASK 0x0000001FL |
|---|
| 13159 | #define BIF_CFG_DEV2_EPF6_PCIE_DPA_CAP__TRANS_LAT_UNIT_MASK 0x00000300L |
|---|
| 13160 | #define BIF_CFG_DEV2_EPF6_PCIE_DPA_CAP__PWR_ALLOC_SCALE_MASK 0x00003000L |
|---|
| 13161 | #define BIF_CFG_DEV2_EPF6_PCIE_DPA_CAP__TRANS_LAT_VAL_0_MASK 0x00FF0000L |
|---|
| 13162 | #define BIF_CFG_DEV2_EPF6_PCIE_DPA_CAP__TRANS_LAT_VAL_1_MASK 0xFF000000L |
|---|
| 13163 | //BIF_CFG_DEV2_EPF6_PCIE_DPA_LATENCY_INDICATOR |
|---|
| 13164 | #define BIF_CFG_DEV2_EPF6_PCIE_DPA_LATENCY_INDICATOR__TRANS_LAT_INDICATOR_BITS__SHIFT 0x0 |
|---|
| 13165 | #define BIF_CFG_DEV2_EPF6_PCIE_DPA_LATENCY_INDICATOR__TRANS_LAT_INDICATOR_BITS_MASK 0x000000FFL |
|---|
| 13166 | //BIF_CFG_DEV2_EPF6_PCIE_DPA_STATUS |
|---|
| 13167 | #define BIF_CFG_DEV2_EPF6_PCIE_DPA_STATUS__SUBSTATE_STATUS__SHIFT 0x0 |
|---|
| 13168 | #define BIF_CFG_DEV2_EPF6_PCIE_DPA_STATUS__SUBSTATE_CNTL_ENABLED__SHIFT 0x8 |
|---|
| 13169 | #define BIF_CFG_DEV2_EPF6_PCIE_DPA_STATUS__SUBSTATE_STATUS_MASK 0x001FL |
|---|
| 13170 | #define BIF_CFG_DEV2_EPF6_PCIE_DPA_STATUS__SUBSTATE_CNTL_ENABLED_MASK 0x0100L |
|---|
| 13171 | //BIF_CFG_DEV2_EPF6_PCIE_DPA_CNTL |
|---|
| 13172 | #define BIF_CFG_DEV2_EPF6_PCIE_DPA_CNTL__SUBSTATE_CNTL__SHIFT 0x0 |
|---|
| 13173 | #define BIF_CFG_DEV2_EPF6_PCIE_DPA_CNTL__SUBSTATE_CNTL_MASK 0x001FL |
|---|
| 13174 | //BIF_CFG_DEV2_EPF6_PCIE_DPA_SUBSTATE_PWR_ALLOC_0 |
|---|
| 13175 | #define BIF_CFG_DEV2_EPF6_PCIE_DPA_SUBSTATE_PWR_ALLOC_0__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 13176 | #define BIF_CFG_DEV2_EPF6_PCIE_DPA_SUBSTATE_PWR_ALLOC_0__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 13177 | //BIF_CFG_DEV2_EPF6_PCIE_DPA_SUBSTATE_PWR_ALLOC_1 |
|---|
| 13178 | #define BIF_CFG_DEV2_EPF6_PCIE_DPA_SUBSTATE_PWR_ALLOC_1__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 13179 | #define BIF_CFG_DEV2_EPF6_PCIE_DPA_SUBSTATE_PWR_ALLOC_1__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 13180 | //BIF_CFG_DEV2_EPF6_PCIE_DPA_SUBSTATE_PWR_ALLOC_2 |
|---|
| 13181 | #define BIF_CFG_DEV2_EPF6_PCIE_DPA_SUBSTATE_PWR_ALLOC_2__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 13182 | #define BIF_CFG_DEV2_EPF6_PCIE_DPA_SUBSTATE_PWR_ALLOC_2__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 13183 | //BIF_CFG_DEV2_EPF6_PCIE_DPA_SUBSTATE_PWR_ALLOC_3 |
|---|
| 13184 | #define BIF_CFG_DEV2_EPF6_PCIE_DPA_SUBSTATE_PWR_ALLOC_3__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 13185 | #define BIF_CFG_DEV2_EPF6_PCIE_DPA_SUBSTATE_PWR_ALLOC_3__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 13186 | //BIF_CFG_DEV2_EPF6_PCIE_DPA_SUBSTATE_PWR_ALLOC_4 |
|---|
| 13187 | #define BIF_CFG_DEV2_EPF6_PCIE_DPA_SUBSTATE_PWR_ALLOC_4__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 13188 | #define BIF_CFG_DEV2_EPF6_PCIE_DPA_SUBSTATE_PWR_ALLOC_4__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 13189 | //BIF_CFG_DEV2_EPF6_PCIE_DPA_SUBSTATE_PWR_ALLOC_5 |
|---|
| 13190 | #define BIF_CFG_DEV2_EPF6_PCIE_DPA_SUBSTATE_PWR_ALLOC_5__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 13191 | #define BIF_CFG_DEV2_EPF6_PCIE_DPA_SUBSTATE_PWR_ALLOC_5__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 13192 | //BIF_CFG_DEV2_EPF6_PCIE_DPA_SUBSTATE_PWR_ALLOC_6 |
|---|
| 13193 | #define BIF_CFG_DEV2_EPF6_PCIE_DPA_SUBSTATE_PWR_ALLOC_6__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 13194 | #define BIF_CFG_DEV2_EPF6_PCIE_DPA_SUBSTATE_PWR_ALLOC_6__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 13195 | //BIF_CFG_DEV2_EPF6_PCIE_DPA_SUBSTATE_PWR_ALLOC_7 |
|---|
| 13196 | #define BIF_CFG_DEV2_EPF6_PCIE_DPA_SUBSTATE_PWR_ALLOC_7__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 13197 | #define BIF_CFG_DEV2_EPF6_PCIE_DPA_SUBSTATE_PWR_ALLOC_7__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 13198 | //BIF_CFG_DEV2_EPF6_PCIE_ACS_ENH_CAP_LIST |
|---|
| 13199 | #define BIF_CFG_DEV2_EPF6_PCIE_ACS_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 13200 | #define BIF_CFG_DEV2_EPF6_PCIE_ACS_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 13201 | #define BIF_CFG_DEV2_EPF6_PCIE_ACS_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 13202 | #define BIF_CFG_DEV2_EPF6_PCIE_ACS_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 13203 | #define BIF_CFG_DEV2_EPF6_PCIE_ACS_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 13204 | #define BIF_CFG_DEV2_EPF6_PCIE_ACS_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 13205 | //BIF_CFG_DEV2_EPF6_PCIE_ACS_CAP |
|---|
| 13206 | #define BIF_CFG_DEV2_EPF6_PCIE_ACS_CAP__SOURCE_VALIDATION__SHIFT 0x0 |
|---|
| 13207 | #define BIF_CFG_DEV2_EPF6_PCIE_ACS_CAP__TRANSLATION_BLOCKING__SHIFT 0x1 |
|---|
| 13208 | #define BIF_CFG_DEV2_EPF6_PCIE_ACS_CAP__P2P_REQUEST_REDIRECT__SHIFT 0x2 |
|---|
| 13209 | #define BIF_CFG_DEV2_EPF6_PCIE_ACS_CAP__P2P_COMPLETION_REDIRECT__SHIFT 0x3 |
|---|
| 13210 | #define BIF_CFG_DEV2_EPF6_PCIE_ACS_CAP__UPSTREAM_FORWARDING__SHIFT 0x4 |
|---|
| 13211 | #define BIF_CFG_DEV2_EPF6_PCIE_ACS_CAP__P2P_EGRESS_CONTROL__SHIFT 0x5 |
|---|
| 13212 | #define BIF_CFG_DEV2_EPF6_PCIE_ACS_CAP__DIRECT_TRANSLATED_P2P__SHIFT 0x6 |
|---|
| 13213 | #define BIF_CFG_DEV2_EPF6_PCIE_ACS_CAP__EGRESS_CONTROL_VECTOR_SIZE__SHIFT 0x8 |
|---|
| 13214 | #define BIF_CFG_DEV2_EPF6_PCIE_ACS_CAP__SOURCE_VALIDATION_MASK 0x0001L |
|---|
| 13215 | #define BIF_CFG_DEV2_EPF6_PCIE_ACS_CAP__TRANSLATION_BLOCKING_MASK 0x0002L |
|---|
| 13216 | #define BIF_CFG_DEV2_EPF6_PCIE_ACS_CAP__P2P_REQUEST_REDIRECT_MASK 0x0004L |
|---|
| 13217 | #define BIF_CFG_DEV2_EPF6_PCIE_ACS_CAP__P2P_COMPLETION_REDIRECT_MASK 0x0008L |
|---|
| 13218 | #define BIF_CFG_DEV2_EPF6_PCIE_ACS_CAP__UPSTREAM_FORWARDING_MASK 0x0010L |
|---|
| 13219 | #define BIF_CFG_DEV2_EPF6_PCIE_ACS_CAP__P2P_EGRESS_CONTROL_MASK 0x0020L |
|---|
| 13220 | #define BIF_CFG_DEV2_EPF6_PCIE_ACS_CAP__DIRECT_TRANSLATED_P2P_MASK 0x0040L |
|---|
| 13221 | #define BIF_CFG_DEV2_EPF6_PCIE_ACS_CAP__EGRESS_CONTROL_VECTOR_SIZE_MASK 0xFF00L |
|---|
| 13222 | //BIF_CFG_DEV2_EPF6_PCIE_ACS_CNTL |
|---|
| 13223 | #define BIF_CFG_DEV2_EPF6_PCIE_ACS_CNTL__SOURCE_VALIDATION_EN__SHIFT 0x0 |
|---|
| 13224 | #define BIF_CFG_DEV2_EPF6_PCIE_ACS_CNTL__TRANSLATION_BLOCKING_EN__SHIFT 0x1 |
|---|
| 13225 | #define BIF_CFG_DEV2_EPF6_PCIE_ACS_CNTL__P2P_REQUEST_REDIRECT_EN__SHIFT 0x2 |
|---|
| 13226 | #define BIF_CFG_DEV2_EPF6_PCIE_ACS_CNTL__P2P_COMPLETION_REDIRECT_EN__SHIFT 0x3 |
|---|
| 13227 | #define BIF_CFG_DEV2_EPF6_PCIE_ACS_CNTL__UPSTREAM_FORWARDING_EN__SHIFT 0x4 |
|---|
| 13228 | #define BIF_CFG_DEV2_EPF6_PCIE_ACS_CNTL__P2P_EGRESS_CONTROL_EN__SHIFT 0x5 |
|---|
| 13229 | #define BIF_CFG_DEV2_EPF6_PCIE_ACS_CNTL__DIRECT_TRANSLATED_P2P_EN__SHIFT 0x6 |
|---|
| 13230 | #define BIF_CFG_DEV2_EPF6_PCIE_ACS_CNTL__SOURCE_VALIDATION_EN_MASK 0x0001L |
|---|
| 13231 | #define BIF_CFG_DEV2_EPF6_PCIE_ACS_CNTL__TRANSLATION_BLOCKING_EN_MASK 0x0002L |
|---|
| 13232 | #define BIF_CFG_DEV2_EPF6_PCIE_ACS_CNTL__P2P_REQUEST_REDIRECT_EN_MASK 0x0004L |
|---|
| 13233 | #define BIF_CFG_DEV2_EPF6_PCIE_ACS_CNTL__P2P_COMPLETION_REDIRECT_EN_MASK 0x0008L |
|---|
| 13234 | #define BIF_CFG_DEV2_EPF6_PCIE_ACS_CNTL__UPSTREAM_FORWARDING_EN_MASK 0x0010L |
|---|
| 13235 | #define BIF_CFG_DEV2_EPF6_PCIE_ACS_CNTL__P2P_EGRESS_CONTROL_EN_MASK 0x0020L |
|---|
| 13236 | #define BIF_CFG_DEV2_EPF6_PCIE_ACS_CNTL__DIRECT_TRANSLATED_P2P_EN_MASK 0x0040L |
|---|
| 13237 | //BIF_CFG_DEV2_EPF6_PCIE_PASID_ENH_CAP_LIST |
|---|
| 13238 | #define BIF_CFG_DEV2_EPF6_PCIE_PASID_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 13239 | #define BIF_CFG_DEV2_EPF6_PCIE_PASID_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 13240 | #define BIF_CFG_DEV2_EPF6_PCIE_PASID_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 13241 | #define BIF_CFG_DEV2_EPF6_PCIE_PASID_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 13242 | #define BIF_CFG_DEV2_EPF6_PCIE_PASID_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 13243 | #define BIF_CFG_DEV2_EPF6_PCIE_PASID_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 13244 | //BIF_CFG_DEV2_EPF6_PCIE_PASID_CAP |
|---|
| 13245 | #define BIF_CFG_DEV2_EPF6_PCIE_PASID_CAP__PASID_EXE_PERMISSION_SUPPORTED__SHIFT 0x1 |
|---|
| 13246 | #define BIF_CFG_DEV2_EPF6_PCIE_PASID_CAP__PASID_PRIV_MODE_SUPPORTED__SHIFT 0x2 |
|---|
| 13247 | #define BIF_CFG_DEV2_EPF6_PCIE_PASID_CAP__MAX_PASID_WIDTH__SHIFT 0x8 |
|---|
| 13248 | #define BIF_CFG_DEV2_EPF6_PCIE_PASID_CAP__PASID_EXE_PERMISSION_SUPPORTED_MASK 0x0002L |
|---|
| 13249 | #define BIF_CFG_DEV2_EPF6_PCIE_PASID_CAP__PASID_PRIV_MODE_SUPPORTED_MASK 0x0004L |
|---|
| 13250 | #define BIF_CFG_DEV2_EPF6_PCIE_PASID_CAP__MAX_PASID_WIDTH_MASK 0x1F00L |
|---|
| 13251 | //BIF_CFG_DEV2_EPF6_PCIE_PASID_CNTL |
|---|
| 13252 | #define BIF_CFG_DEV2_EPF6_PCIE_PASID_CNTL__PASID_ENABLE__SHIFT 0x0 |
|---|
| 13253 | #define BIF_CFG_DEV2_EPF6_PCIE_PASID_CNTL__PASID_EXE_PERMISSION_ENABLE__SHIFT 0x1 |
|---|
| 13254 | #define BIF_CFG_DEV2_EPF6_PCIE_PASID_CNTL__PASID_PRIV_MODE_SUPPORTED_ENABLE__SHIFT 0x2 |
|---|
| 13255 | #define BIF_CFG_DEV2_EPF6_PCIE_PASID_CNTL__PASID_ENABLE_MASK 0x0001L |
|---|
| 13256 | #define BIF_CFG_DEV2_EPF6_PCIE_PASID_CNTL__PASID_EXE_PERMISSION_ENABLE_MASK 0x0002L |
|---|
| 13257 | #define BIF_CFG_DEV2_EPF6_PCIE_PASID_CNTL__PASID_PRIV_MODE_SUPPORTED_ENABLE_MASK 0x0004L |
|---|
| 13258 | //BIF_CFG_DEV2_EPF6_PCIE_ARI_ENH_CAP_LIST |
|---|
| 13259 | #define BIF_CFG_DEV2_EPF6_PCIE_ARI_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 13260 | #define BIF_CFG_DEV2_EPF6_PCIE_ARI_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 13261 | #define BIF_CFG_DEV2_EPF6_PCIE_ARI_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 13262 | #define BIF_CFG_DEV2_EPF6_PCIE_ARI_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 13263 | #define BIF_CFG_DEV2_EPF6_PCIE_ARI_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 13264 | #define BIF_CFG_DEV2_EPF6_PCIE_ARI_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 13265 | //BIF_CFG_DEV2_EPF6_PCIE_ARI_CAP |
|---|
| 13266 | #define BIF_CFG_DEV2_EPF6_PCIE_ARI_CAP__ARI_MFVC_FUNC_GROUPS_CAP__SHIFT 0x0 |
|---|
| 13267 | #define BIF_CFG_DEV2_EPF6_PCIE_ARI_CAP__ARI_ACS_FUNC_GROUPS_CAP__SHIFT 0x1 |
|---|
| 13268 | #define BIF_CFG_DEV2_EPF6_PCIE_ARI_CAP__ARI_NEXT_FUNC_NUM__SHIFT 0x8 |
|---|
| 13269 | #define BIF_CFG_DEV2_EPF6_PCIE_ARI_CAP__ARI_MFVC_FUNC_GROUPS_CAP_MASK 0x0001L |
|---|
| 13270 | #define BIF_CFG_DEV2_EPF6_PCIE_ARI_CAP__ARI_ACS_FUNC_GROUPS_CAP_MASK 0x0002L |
|---|
| 13271 | #define BIF_CFG_DEV2_EPF6_PCIE_ARI_CAP__ARI_NEXT_FUNC_NUM_MASK 0xFF00L |
|---|
| 13272 | //BIF_CFG_DEV2_EPF6_PCIE_ARI_CNTL |
|---|
| 13273 | #define BIF_CFG_DEV2_EPF6_PCIE_ARI_CNTL__ARI_MFVC_FUNC_GROUPS_EN__SHIFT 0x0 |
|---|
| 13274 | #define BIF_CFG_DEV2_EPF6_PCIE_ARI_CNTL__ARI_ACS_FUNC_GROUPS_EN__SHIFT 0x1 |
|---|
| 13275 | #define BIF_CFG_DEV2_EPF6_PCIE_ARI_CNTL__ARI_FUNCTION_GROUP__SHIFT 0x4 |
|---|
| 13276 | #define BIF_CFG_DEV2_EPF6_PCIE_ARI_CNTL__ARI_MFVC_FUNC_GROUPS_EN_MASK 0x0001L |
|---|
| 13277 | #define BIF_CFG_DEV2_EPF6_PCIE_ARI_CNTL__ARI_ACS_FUNC_GROUPS_EN_MASK 0x0002L |
|---|
| 13278 | #define BIF_CFG_DEV2_EPF6_PCIE_ARI_CNTL__ARI_FUNCTION_GROUP_MASK 0x0070L |
|---|
| 13279 | |
|---|
| 13280 | |
|---|
| 13281 | // addressBlock: nbio_nbif0_bif_cfg_dev0_epf6_bifcfgdecp |
|---|
| 13282 | //BIF_CFG_DEV0_EPF6_VENDOR_ID |
|---|
| 13283 | #define BIF_CFG_DEV0_EPF6_VENDOR_ID__VENDOR_ID__SHIFT 0x0 |
|---|
| 13284 | #define BIF_CFG_DEV0_EPF6_VENDOR_ID__VENDOR_ID_MASK 0xFFFFL |
|---|
| 13285 | //BIF_CFG_DEV0_EPF6_DEVICE_ID |
|---|
| 13286 | #define BIF_CFG_DEV0_EPF6_DEVICE_ID__DEVICE_ID__SHIFT 0x0 |
|---|
| 13287 | #define BIF_CFG_DEV0_EPF6_DEVICE_ID__DEVICE_ID_MASK 0xFFFFL |
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|---|
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|---|
| 13290 | #define BIF_CFG_DEV0_EPF6_COMMAND__MEM_ACCESS_EN__SHIFT 0x1 |
|---|
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|---|
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| 13300 | #define BIF_CFG_DEV0_EPF6_COMMAND__IO_ACCESS_EN_MASK 0x0001L |
|---|
| 13301 | #define BIF_CFG_DEV0_EPF6_COMMAND__MEM_ACCESS_EN_MASK 0x0002L |
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| 13302 | #define BIF_CFG_DEV0_EPF6_COMMAND__BUS_MASTER_EN_MASK 0x0004L |
|---|
| 13303 | #define BIF_CFG_DEV0_EPF6_COMMAND__SPECIAL_CYCLE_EN_MASK 0x0008L |
|---|
| 13304 | #define BIF_CFG_DEV0_EPF6_COMMAND__MEM_WRITE_INVALIDATE_EN_MASK 0x0010L |
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| 13305 | #define BIF_CFG_DEV0_EPF6_COMMAND__PAL_SNOOP_EN_MASK 0x0020L |
|---|
| 13306 | #define BIF_CFG_DEV0_EPF6_COMMAND__PARITY_ERROR_RESPONSE_MASK 0x0040L |
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| 13307 | #define BIF_CFG_DEV0_EPF6_COMMAND__AD_STEPPING_MASK 0x0080L |
|---|
| 13308 | #define BIF_CFG_DEV0_EPF6_COMMAND__SERR_EN_MASK 0x0100L |
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| 13309 | #define BIF_CFG_DEV0_EPF6_COMMAND__FAST_B2B_EN_MASK 0x0200L |
|---|
| 13310 | #define BIF_CFG_DEV0_EPF6_COMMAND__INT_DIS_MASK 0x0400L |
|---|
| 13311 | //BIF_CFG_DEV0_EPF6_STATUS |
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| 13322 | #define BIF_CFG_DEV0_EPF6_STATUS__SIGNALED_SYSTEM_ERROR__SHIFT 0xe |
|---|
| 13323 | #define BIF_CFG_DEV0_EPF6_STATUS__PARITY_ERROR_DETECTED__SHIFT 0xf |
|---|
| 13324 | #define BIF_CFG_DEV0_EPF6_STATUS__IMMEDIATE_READINESS_MASK 0x0001L |
|---|
| 13325 | #define BIF_CFG_DEV0_EPF6_STATUS__INT_STATUS_MASK 0x0008L |
|---|
| 13326 | #define BIF_CFG_DEV0_EPF6_STATUS__CAP_LIST_MASK 0x0010L |
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| 13327 | #define BIF_CFG_DEV0_EPF6_STATUS__PCI_66_CAP_MASK 0x0020L |
|---|
| 13328 | #define BIF_CFG_DEV0_EPF6_STATUS__FAST_BACK_CAPABLE_MASK 0x0080L |
|---|
| 13329 | #define BIF_CFG_DEV0_EPF6_STATUS__MASTER_DATA_PARITY_ERROR_MASK 0x0100L |
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| 13330 | #define BIF_CFG_DEV0_EPF6_STATUS__DEVSEL_TIMING_MASK 0x0600L |
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| 13331 | #define BIF_CFG_DEV0_EPF6_STATUS__SIGNAL_TARGET_ABORT_MASK 0x0800L |
|---|
| 13332 | #define BIF_CFG_DEV0_EPF6_STATUS__RECEIVED_TARGET_ABORT_MASK 0x1000L |
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| 13333 | #define BIF_CFG_DEV0_EPF6_STATUS__RECEIVED_MASTER_ABORT_MASK 0x2000L |
|---|
| 13334 | #define BIF_CFG_DEV0_EPF6_STATUS__SIGNALED_SYSTEM_ERROR_MASK 0x4000L |
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| 13335 | #define BIF_CFG_DEV0_EPF6_STATUS__PARITY_ERROR_DETECTED_MASK 0x8000L |
|---|
| 13336 | //BIF_CFG_DEV0_EPF6_REVISION_ID |
|---|
| 13337 | #define BIF_CFG_DEV0_EPF6_REVISION_ID__MINOR_REV_ID__SHIFT 0x0 |
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| 13339 | #define BIF_CFG_DEV0_EPF6_REVISION_ID__MINOR_REV_ID_MASK 0x0FL |
|---|
| 13340 | #define BIF_CFG_DEV0_EPF6_REVISION_ID__MAJOR_REV_ID_MASK 0xF0L |
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| 13341 | //BIF_CFG_DEV0_EPF6_PROG_INTERFACE |
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| 13342 | #define BIF_CFG_DEV0_EPF6_PROG_INTERFACE__PROG_INTERFACE__SHIFT 0x0 |
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| 13343 | #define BIF_CFG_DEV0_EPF6_PROG_INTERFACE__PROG_INTERFACE_MASK 0xFFL |
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| 13344 | //BIF_CFG_DEV0_EPF6_SUB_CLASS |
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| 13345 | #define BIF_CFG_DEV0_EPF6_SUB_CLASS__SUB_CLASS__SHIFT 0x0 |
|---|
| 13346 | #define BIF_CFG_DEV0_EPF6_SUB_CLASS__SUB_CLASS_MASK 0xFFL |
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| 13347 | //BIF_CFG_DEV0_EPF6_BASE_CLASS |
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| 13348 | #define BIF_CFG_DEV0_EPF6_BASE_CLASS__BASE_CLASS__SHIFT 0x0 |
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| 13349 | #define BIF_CFG_DEV0_EPF6_BASE_CLASS__BASE_CLASS_MASK 0xFFL |
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| 13350 | //BIF_CFG_DEV0_EPF6_CACHE_LINE |
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| 13351 | #define BIF_CFG_DEV0_EPF6_CACHE_LINE__CACHE_LINE_SIZE__SHIFT 0x0 |
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| 13352 | #define BIF_CFG_DEV0_EPF6_CACHE_LINE__CACHE_LINE_SIZE_MASK 0xFFL |
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| 13354 | #define BIF_CFG_DEV0_EPF6_LATENCY__LATENCY_TIMER__SHIFT 0x0 |
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| 13355 | #define BIF_CFG_DEV0_EPF6_LATENCY__LATENCY_TIMER_MASK 0xFFL |
|---|
| 13356 | //BIF_CFG_DEV0_EPF6_HEADER |
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|---|
| 13358 | #define 0x7 |
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| 13359 | #define 0x7FL |
|---|
| 13360 | #define 0x80L |
|---|
| 13361 | //BIF_CFG_DEV0_EPF6_BIST |
|---|
| 13362 | #define BIF_CFG_DEV0_EPF6_BIST__BIST_COMP__SHIFT 0x0 |
|---|
| 13363 | #define BIF_CFG_DEV0_EPF6_BIST__BIST_STRT__SHIFT 0x6 |
|---|
| 13364 | #define BIF_CFG_DEV0_EPF6_BIST__BIST_CAP__SHIFT 0x7 |
|---|
| 13365 | #define BIF_CFG_DEV0_EPF6_BIST__BIST_COMP_MASK 0x0FL |
|---|
| 13366 | #define BIF_CFG_DEV0_EPF6_BIST__BIST_STRT_MASK 0x40L |
|---|
| 13367 | #define BIF_CFG_DEV0_EPF6_BIST__BIST_CAP_MASK 0x80L |
|---|
| 13368 | //BIF_CFG_DEV0_EPF6_BASE_ADDR_1 |
|---|
| 13369 | #define BIF_CFG_DEV0_EPF6_BASE_ADDR_1__BASE_ADDR__SHIFT 0x0 |
|---|
| 13370 | #define BIF_CFG_DEV0_EPF6_BASE_ADDR_1__BASE_ADDR_MASK 0xFFFFFFFFL |
|---|
| 13371 | //BIF_CFG_DEV0_EPF6_BASE_ADDR_2 |
|---|
| 13372 | #define BIF_CFG_DEV0_EPF6_BASE_ADDR_2__BASE_ADDR__SHIFT 0x0 |
|---|
| 13373 | #define BIF_CFG_DEV0_EPF6_BASE_ADDR_2__BASE_ADDR_MASK 0xFFFFFFFFL |
|---|
| 13374 | //BIF_CFG_DEV0_EPF6_BASE_ADDR_3 |
|---|
| 13375 | #define BIF_CFG_DEV0_EPF6_BASE_ADDR_3__BASE_ADDR__SHIFT 0x0 |
|---|
| 13376 | #define BIF_CFG_DEV0_EPF6_BASE_ADDR_3__BASE_ADDR_MASK 0xFFFFFFFFL |
|---|
| 13377 | //BIF_CFG_DEV0_EPF6_BASE_ADDR_4 |
|---|
| 13378 | #define BIF_CFG_DEV0_EPF6_BASE_ADDR_4__BASE_ADDR__SHIFT 0x0 |
|---|
| 13379 | #define BIF_CFG_DEV0_EPF6_BASE_ADDR_4__BASE_ADDR_MASK 0xFFFFFFFFL |
|---|
| 13380 | //BIF_CFG_DEV0_EPF6_BASE_ADDR_5 |
|---|
| 13381 | #define BIF_CFG_DEV0_EPF6_BASE_ADDR_5__BASE_ADDR__SHIFT 0x0 |
|---|
| 13382 | #define BIF_CFG_DEV0_EPF6_BASE_ADDR_5__BASE_ADDR_MASK 0xFFFFFFFFL |
|---|
| 13383 | //BIF_CFG_DEV0_EPF6_BASE_ADDR_6 |
|---|
| 13384 | #define BIF_CFG_DEV0_EPF6_BASE_ADDR_6__BASE_ADDR__SHIFT 0x0 |
|---|
| 13385 | #define BIF_CFG_DEV0_EPF6_BASE_ADDR_6__BASE_ADDR_MASK 0xFFFFFFFFL |
|---|
| 13386 | //BIF_CFG_DEV0_EPF6_CARDBUS_CIS_PTR |
|---|
| 13387 | #define BIF_CFG_DEV0_EPF6_CARDBUS_CIS_PTR__CARDBUS_CIS_PTR__SHIFT 0x0 |
|---|
| 13388 | #define BIF_CFG_DEV0_EPF6_CARDBUS_CIS_PTR__CARDBUS_CIS_PTR_MASK 0xFFFFFFFFL |
|---|
| 13389 | //BIF_CFG_DEV0_EPF6_ADAPTER_ID |
|---|
| 13390 | #define BIF_CFG_DEV0_EPF6_ADAPTER_ID__SUBSYSTEM_VENDOR_ID__SHIFT 0x0 |
|---|
| 13391 | #define BIF_CFG_DEV0_EPF6_ADAPTER_ID__SUBSYSTEM_ID__SHIFT 0x10 |
|---|
| 13392 | #define BIF_CFG_DEV0_EPF6_ADAPTER_ID__SUBSYSTEM_VENDOR_ID_MASK 0x0000FFFFL |
|---|
| 13393 | #define BIF_CFG_DEV0_EPF6_ADAPTER_ID__SUBSYSTEM_ID_MASK 0xFFFF0000L |
|---|
| 13394 | //BIF_CFG_DEV0_EPF6_ROM_BASE_ADDR |
|---|
| 13395 | #define BIF_CFG_DEV0_EPF6_ROM_BASE_ADDR__BASE_ADDR__SHIFT 0x0 |
|---|
| 13396 | #define BIF_CFG_DEV0_EPF6_ROM_BASE_ADDR__BASE_ADDR_MASK 0xFFFFFFFFL |
|---|
| 13397 | //BIF_CFG_DEV0_EPF6_CAP_PTR |
|---|
| 13398 | #define BIF_CFG_DEV0_EPF6_CAP_PTR__CAP_PTR__SHIFT 0x0 |
|---|
| 13399 | #define BIF_CFG_DEV0_EPF6_CAP_PTR__CAP_PTR_MASK 0xFFL |
|---|
| 13400 | //BIF_CFG_DEV0_EPF6_INTERRUPT_LINE |
|---|
| 13401 | #define BIF_CFG_DEV0_EPF6_INTERRUPT_LINE__INTERRUPT_LINE__SHIFT 0x0 |
|---|
| 13402 | #define BIF_CFG_DEV0_EPF6_INTERRUPT_LINE__INTERRUPT_LINE_MASK 0xFFL |
|---|
| 13403 | //BIF_CFG_DEV0_EPF6_INTERRUPT_PIN |
|---|
| 13404 | #define BIF_CFG_DEV0_EPF6_INTERRUPT_PIN__INTERRUPT_PIN__SHIFT 0x0 |
|---|
| 13405 | #define BIF_CFG_DEV0_EPF6_INTERRUPT_PIN__INTERRUPT_PIN_MASK 0xFFL |
|---|
| 13406 | //BIF_CFG_DEV0_EPF6_MIN_GRANT |
|---|
| 13407 | #define BIF_CFG_DEV0_EPF6_MIN_GRANT__MIN_GNT__SHIFT 0x0 |
|---|
| 13408 | #define BIF_CFG_DEV0_EPF6_MIN_GRANT__MIN_GNT_MASK 0xFFL |
|---|
| 13409 | //BIF_CFG_DEV0_EPF6_MAX_LATENCY |
|---|
| 13410 | #define BIF_CFG_DEV0_EPF6_MAX_LATENCY__MAX_LAT__SHIFT 0x0 |
|---|
| 13411 | #define BIF_CFG_DEV0_EPF6_MAX_LATENCY__MAX_LAT_MASK 0xFFL |
|---|
| 13412 | //BIF_CFG_DEV0_EPF6_VENDOR_CAP_LIST |
|---|
| 13413 | #define BIF_CFG_DEV0_EPF6_VENDOR_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 13414 | #define BIF_CFG_DEV0_EPF6_VENDOR_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
|---|
| 13415 | #define BIF_CFG_DEV0_EPF6_VENDOR_CAP_LIST__LENGTH__SHIFT 0x10 |
|---|
| 13416 | #define BIF_CFG_DEV0_EPF6_VENDOR_CAP_LIST__CAP_ID_MASK 0x000000FFL |
|---|
| 13417 | #define BIF_CFG_DEV0_EPF6_VENDOR_CAP_LIST__NEXT_PTR_MASK 0x0000FF00L |
|---|
| 13418 | #define BIF_CFG_DEV0_EPF6_VENDOR_CAP_LIST__LENGTH_MASK 0x00FF0000L |
|---|
| 13419 | //BIF_CFG_DEV0_EPF6_ADAPTER_ID_W |
|---|
| 13420 | #define BIF_CFG_DEV0_EPF6_ADAPTER_ID_W__SUBSYSTEM_VENDOR_ID__SHIFT 0x0 |
|---|
| 13421 | #define BIF_CFG_DEV0_EPF6_ADAPTER_ID_W__SUBSYSTEM_ID__SHIFT 0x10 |
|---|
| 13422 | #define BIF_CFG_DEV0_EPF6_ADAPTER_ID_W__SUBSYSTEM_VENDOR_ID_MASK 0x0000FFFFL |
|---|
| 13423 | #define BIF_CFG_DEV0_EPF6_ADAPTER_ID_W__SUBSYSTEM_ID_MASK 0xFFFF0000L |
|---|
| 13424 | //BIF_CFG_DEV0_EPF6_PMI_CAP_LIST |
|---|
| 13425 | #define BIF_CFG_DEV0_EPF6_PMI_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 13426 | #define BIF_CFG_DEV0_EPF6_PMI_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
|---|
| 13427 | #define BIF_CFG_DEV0_EPF6_PMI_CAP_LIST__CAP_ID_MASK 0x00FFL |
|---|
| 13428 | #define BIF_CFG_DEV0_EPF6_PMI_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
|---|
| 13429 | //BIF_CFG_DEV0_EPF6_PMI_CAP |
|---|
| 13430 | #define BIF_CFG_DEV0_EPF6_PMI_CAP__VERSION__SHIFT 0x0 |
|---|
| 13431 | #define BIF_CFG_DEV0_EPF6_PMI_CAP__PME_CLOCK__SHIFT 0x3 |
|---|
| 13432 | #define BIF_CFG_DEV0_EPF6_PMI_CAP__IMMEDIATE_READINESS_ON_RETURN_TO_D0__SHIFT 0x4 |
|---|
| 13433 | #define BIF_CFG_DEV0_EPF6_PMI_CAP__DEV_SPECIFIC_INIT__SHIFT 0x5 |
|---|
| 13434 | #define BIF_CFG_DEV0_EPF6_PMI_CAP__AUX_CURRENT__SHIFT 0x6 |
|---|
| 13435 | #define BIF_CFG_DEV0_EPF6_PMI_CAP__D1_SUPPORT__SHIFT 0x9 |
|---|
| 13436 | #define BIF_CFG_DEV0_EPF6_PMI_CAP__D2_SUPPORT__SHIFT 0xa |
|---|
| 13437 | #define BIF_CFG_DEV0_EPF6_PMI_CAP__PME_SUPPORT__SHIFT 0xb |
|---|
| 13438 | #define BIF_CFG_DEV0_EPF6_PMI_CAP__VERSION_MASK 0x0007L |
|---|
| 13439 | #define BIF_CFG_DEV0_EPF6_PMI_CAP__PME_CLOCK_MASK 0x0008L |
|---|
| 13440 | #define BIF_CFG_DEV0_EPF6_PMI_CAP__IMMEDIATE_READINESS_ON_RETURN_TO_D0_MASK 0x0010L |
|---|
| 13441 | #define BIF_CFG_DEV0_EPF6_PMI_CAP__DEV_SPECIFIC_INIT_MASK 0x0020L |
|---|
| 13442 | #define BIF_CFG_DEV0_EPF6_PMI_CAP__AUX_CURRENT_MASK 0x01C0L |
|---|
| 13443 | #define BIF_CFG_DEV0_EPF6_PMI_CAP__D1_SUPPORT_MASK 0x0200L |
|---|
| 13444 | #define BIF_CFG_DEV0_EPF6_PMI_CAP__D2_SUPPORT_MASK 0x0400L |
|---|
| 13445 | #define BIF_CFG_DEV0_EPF6_PMI_CAP__PME_SUPPORT_MASK 0xF800L |
|---|
| 13446 | //BIF_CFG_DEV0_EPF6_PMI_STATUS_CNTL |
|---|
| 13447 | #define BIF_CFG_DEV0_EPF6_PMI_STATUS_CNTL__POWER_STATE__SHIFT 0x0 |
|---|
| 13448 | #define BIF_CFG_DEV0_EPF6_PMI_STATUS_CNTL__NO_SOFT_RESET__SHIFT 0x3 |
|---|
| 13449 | #define BIF_CFG_DEV0_EPF6_PMI_STATUS_CNTL__PME_EN__SHIFT 0x8 |
|---|
| 13450 | #define BIF_CFG_DEV0_EPF6_PMI_STATUS_CNTL__DATA_SELECT__SHIFT 0x9 |
|---|
| 13451 | #define BIF_CFG_DEV0_EPF6_PMI_STATUS_CNTL__DATA_SCALE__SHIFT 0xd |
|---|
| 13452 | #define BIF_CFG_DEV0_EPF6_PMI_STATUS_CNTL__PME_STATUS__SHIFT 0xf |
|---|
| 13453 | #define BIF_CFG_DEV0_EPF6_PMI_STATUS_CNTL__B2_B3_SUPPORT__SHIFT 0x16 |
|---|
| 13454 | #define BIF_CFG_DEV0_EPF6_PMI_STATUS_CNTL__BUS_PWR_EN__SHIFT 0x17 |
|---|
| 13455 | #define BIF_CFG_DEV0_EPF6_PMI_STATUS_CNTL__PMI_DATA__SHIFT 0x18 |
|---|
| 13456 | #define BIF_CFG_DEV0_EPF6_PMI_STATUS_CNTL__POWER_STATE_MASK 0x00000003L |
|---|
| 13457 | #define BIF_CFG_DEV0_EPF6_PMI_STATUS_CNTL__NO_SOFT_RESET_MASK 0x00000008L |
|---|
| 13458 | #define BIF_CFG_DEV0_EPF6_PMI_STATUS_CNTL__PME_EN_MASK 0x00000100L |
|---|
| 13459 | #define BIF_CFG_DEV0_EPF6_PMI_STATUS_CNTL__DATA_SELECT_MASK 0x00001E00L |
|---|
| 13460 | #define BIF_CFG_DEV0_EPF6_PMI_STATUS_CNTL__DATA_SCALE_MASK 0x00006000L |
|---|
| 13461 | #define BIF_CFG_DEV0_EPF6_PMI_STATUS_CNTL__PME_STATUS_MASK 0x00008000L |
|---|
| 13462 | #define BIF_CFG_DEV0_EPF6_PMI_STATUS_CNTL__B2_B3_SUPPORT_MASK 0x00400000L |
|---|
| 13463 | #define BIF_CFG_DEV0_EPF6_PMI_STATUS_CNTL__BUS_PWR_EN_MASK 0x00800000L |
|---|
| 13464 | #define BIF_CFG_DEV0_EPF6_PMI_STATUS_CNTL__PMI_DATA_MASK 0xFF000000L |
|---|
| 13465 | //BIF_CFG_DEV0_EPF6_SBRN |
|---|
| 13466 | #define BIF_CFG_DEV0_EPF6_SBRN__SBRN__SHIFT 0x0 |
|---|
| 13467 | #define BIF_CFG_DEV0_EPF6_SBRN__SBRN_MASK 0xFFL |
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| 13468 | //BIF_CFG_DEV0_EPF6_FLADJ |
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| 13470 | #define BIF_CFG_DEV0_EPF6_FLADJ__NFC__SHIFT 0x6 |
|---|
| 13471 | #define BIF_CFG_DEV0_EPF6_FLADJ__FLADJ_MASK 0x3FL |
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| 13472 | #define BIF_CFG_DEV0_EPF6_FLADJ__NFC_MASK 0x40L |
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|---|
| 13491 | #define BIF_CFG_DEV0_EPF6_PCIE_CAP__INT_MESSAGE_NUM_MASK 0x3E00L |
|---|
| 13492 | //BIF_CFG_DEV0_EPF6_DEVICE_CAP |
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|---|
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| 13502 | #define BIF_CFG_DEV0_EPF6_DEVICE_CAP__MAX_PAYLOAD_SUPPORT_MASK 0x00000007L |
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| 13503 | #define BIF_CFG_DEV0_EPF6_DEVICE_CAP__PHANTOM_FUNC_MASK 0x00000018L |
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| 13504 | #define BIF_CFG_DEV0_EPF6_DEVICE_CAP__EXTENDED_TAG_MASK 0x00000020L |
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| 13505 | #define BIF_CFG_DEV0_EPF6_DEVICE_CAP__L0S_ACCEPTABLE_LATENCY_MASK 0x000001C0L |
|---|
| 13506 | #define BIF_CFG_DEV0_EPF6_DEVICE_CAP__L1_ACCEPTABLE_LATENCY_MASK 0x00000E00L |
|---|
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|---|
| 13508 | #define BIF_CFG_DEV0_EPF6_DEVICE_CAP__CAPTURED_SLOT_POWER_LIMIT_MASK 0x03FC0000L |
|---|
| 13509 | #define BIF_CFG_DEV0_EPF6_DEVICE_CAP__CAPTURED_SLOT_POWER_SCALE_MASK 0x0C000000L |
|---|
| 13510 | #define BIF_CFG_DEV0_EPF6_DEVICE_CAP__FLR_CAPABLE_MASK 0x10000000L |
|---|
| 13511 | //BIF_CFG_DEV0_EPF6_DEVICE_CNTL |
|---|
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|---|
| 13514 | #define BIF_CFG_DEV0_EPF6_DEVICE_CNTL__FATAL_ERR_EN__SHIFT 0x2 |
|---|
| 13515 | #define BIF_CFG_DEV0_EPF6_DEVICE_CNTL__USR_REPORT_EN__SHIFT 0x3 |
|---|
| 13516 | #define BIF_CFG_DEV0_EPF6_DEVICE_CNTL__RELAXED_ORD_EN__SHIFT 0x4 |
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| 13517 | #define BIF_CFG_DEV0_EPF6_DEVICE_CNTL__MAX_PAYLOAD_SIZE__SHIFT 0x5 |
|---|
| 13518 | #define BIF_CFG_DEV0_EPF6_DEVICE_CNTL__EXTENDED_TAG_EN__SHIFT 0x8 |
|---|
| 13519 | #define BIF_CFG_DEV0_EPF6_DEVICE_CNTL__PHANTOM_FUNC_EN__SHIFT 0x9 |
|---|
| 13520 | #define BIF_CFG_DEV0_EPF6_DEVICE_CNTL__AUX_POWER_PM_EN__SHIFT 0xa |
|---|
| 13521 | #define BIF_CFG_DEV0_EPF6_DEVICE_CNTL__NO_SNOOP_EN__SHIFT 0xb |
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|---|
| 13523 | #define BIF_CFG_DEV0_EPF6_DEVICE_CNTL__INITIATE_FLR__SHIFT 0xf |
|---|
| 13524 | #define BIF_CFG_DEV0_EPF6_DEVICE_CNTL__CORR_ERR_EN_MASK 0x0001L |
|---|
| 13525 | #define BIF_CFG_DEV0_EPF6_DEVICE_CNTL__NON_FATAL_ERR_EN_MASK 0x0002L |
|---|
| 13526 | #define BIF_CFG_DEV0_EPF6_DEVICE_CNTL__FATAL_ERR_EN_MASK 0x0004L |
|---|
| 13527 | #define BIF_CFG_DEV0_EPF6_DEVICE_CNTL__USR_REPORT_EN_MASK 0x0008L |
|---|
| 13528 | #define BIF_CFG_DEV0_EPF6_DEVICE_CNTL__RELAXED_ORD_EN_MASK 0x0010L |
|---|
| 13529 | #define BIF_CFG_DEV0_EPF6_DEVICE_CNTL__MAX_PAYLOAD_SIZE_MASK 0x00E0L |
|---|
| 13530 | #define BIF_CFG_DEV0_EPF6_DEVICE_CNTL__EXTENDED_TAG_EN_MASK 0x0100L |
|---|
| 13531 | #define BIF_CFG_DEV0_EPF6_DEVICE_CNTL__PHANTOM_FUNC_EN_MASK 0x0200L |
|---|
| 13532 | #define BIF_CFG_DEV0_EPF6_DEVICE_CNTL__AUX_POWER_PM_EN_MASK 0x0400L |
|---|
| 13533 | #define BIF_CFG_DEV0_EPF6_DEVICE_CNTL__NO_SNOOP_EN_MASK 0x0800L |
|---|
| 13534 | #define BIF_CFG_DEV0_EPF6_DEVICE_CNTL__MAX_READ_REQUEST_SIZE_MASK 0x7000L |
|---|
| 13535 | #define BIF_CFG_DEV0_EPF6_DEVICE_CNTL__INITIATE_FLR_MASK 0x8000L |
|---|
| 13536 | //BIF_CFG_DEV0_EPF6_DEVICE_STATUS |
|---|
| 13537 | #define BIF_CFG_DEV0_EPF6_DEVICE_STATUS__CORR_ERR__SHIFT 0x0 |
|---|
| 13538 | #define BIF_CFG_DEV0_EPF6_DEVICE_STATUS__NON_FATAL_ERR__SHIFT 0x1 |
|---|
| 13539 | #define BIF_CFG_DEV0_EPF6_DEVICE_STATUS__FATAL_ERR__SHIFT 0x2 |
|---|
| 13540 | #define BIF_CFG_DEV0_EPF6_DEVICE_STATUS__USR_DETECTED__SHIFT 0x3 |
|---|
| 13541 | #define BIF_CFG_DEV0_EPF6_DEVICE_STATUS__AUX_PWR__SHIFT 0x4 |
|---|
| 13542 | #define BIF_CFG_DEV0_EPF6_DEVICE_STATUS__TRANSACTIONS_PEND__SHIFT 0x5 |
|---|
| 13543 | #define BIF_CFG_DEV0_EPF6_DEVICE_STATUS__EMER_POWER_REDUCTION_DETECTED__SHIFT 0x6 |
|---|
| 13544 | #define BIF_CFG_DEV0_EPF6_DEVICE_STATUS__CORR_ERR_MASK 0x0001L |
|---|
| 13545 | #define BIF_CFG_DEV0_EPF6_DEVICE_STATUS__NON_FATAL_ERR_MASK 0x0002L |
|---|
| 13546 | #define BIF_CFG_DEV0_EPF6_DEVICE_STATUS__FATAL_ERR_MASK 0x0004L |
|---|
| 13547 | #define BIF_CFG_DEV0_EPF6_DEVICE_STATUS__USR_DETECTED_MASK 0x0008L |
|---|
| 13548 | #define BIF_CFG_DEV0_EPF6_DEVICE_STATUS__AUX_PWR_MASK 0x0010L |
|---|
| 13549 | #define BIF_CFG_DEV0_EPF6_DEVICE_STATUS__TRANSACTIONS_PEND_MASK 0x0020L |
|---|
| 13550 | #define BIF_CFG_DEV0_EPF6_DEVICE_STATUS__EMER_POWER_REDUCTION_DETECTED_MASK 0x0040L |
|---|
| 13551 | //BIF_CFG_DEV0_EPF6_LINK_CAP |
|---|
| 13552 | #define BIF_CFG_DEV0_EPF6_LINK_CAP__LINK_SPEED__SHIFT 0x0 |
|---|
| 13553 | #define BIF_CFG_DEV0_EPF6_LINK_CAP__LINK_WIDTH__SHIFT 0x4 |
|---|
| 13554 | #define BIF_CFG_DEV0_EPF6_LINK_CAP__PM_SUPPORT__SHIFT 0xa |
|---|
| 13555 | #define BIF_CFG_DEV0_EPF6_LINK_CAP__L0S_EXIT_LATENCY__SHIFT 0xc |
|---|
| 13556 | #define BIF_CFG_DEV0_EPF6_LINK_CAP__L1_EXIT_LATENCY__SHIFT 0xf |
|---|
| 13557 | #define BIF_CFG_DEV0_EPF6_LINK_CAP__CLOCK_POWER_MANAGEMENT__SHIFT 0x12 |
|---|
| 13558 | #define BIF_CFG_DEV0_EPF6_LINK_CAP__SURPRISE_DOWN_ERR_REPORTING__SHIFT 0x13 |
|---|
| 13559 | #define BIF_CFG_DEV0_EPF6_LINK_CAP__DL_ACTIVE_REPORTING_CAPABLE__SHIFT 0x14 |
|---|
| 13560 | #define BIF_CFG_DEV0_EPF6_LINK_CAP__LINK_BW_NOTIFICATION_CAP__SHIFT 0x15 |
|---|
| 13561 | #define BIF_CFG_DEV0_EPF6_LINK_CAP__ASPM_OPTIONALITY_COMPLIANCE__SHIFT 0x16 |
|---|
| 13562 | #define BIF_CFG_DEV0_EPF6_LINK_CAP__PORT_NUMBER__SHIFT 0x18 |
|---|
| 13563 | #define BIF_CFG_DEV0_EPF6_LINK_CAP__LINK_SPEED_MASK 0x0000000FL |
|---|
| 13564 | #define BIF_CFG_DEV0_EPF6_LINK_CAP__LINK_WIDTH_MASK 0x000003F0L |
|---|
| 13565 | #define BIF_CFG_DEV0_EPF6_LINK_CAP__PM_SUPPORT_MASK 0x00000C00L |
|---|
| 13566 | #define BIF_CFG_DEV0_EPF6_LINK_CAP__L0S_EXIT_LATENCY_MASK 0x00007000L |
|---|
| 13567 | #define BIF_CFG_DEV0_EPF6_LINK_CAP__L1_EXIT_LATENCY_MASK 0x00038000L |
|---|
| 13568 | #define BIF_CFG_DEV0_EPF6_LINK_CAP__CLOCK_POWER_MANAGEMENT_MASK 0x00040000L |
|---|
| 13569 | #define BIF_CFG_DEV0_EPF6_LINK_CAP__SURPRISE_DOWN_ERR_REPORTING_MASK 0x00080000L |
|---|
| 13570 | #define BIF_CFG_DEV0_EPF6_LINK_CAP__DL_ACTIVE_REPORTING_CAPABLE_MASK 0x00100000L |
|---|
| 13571 | #define BIF_CFG_DEV0_EPF6_LINK_CAP__LINK_BW_NOTIFICATION_CAP_MASK 0x00200000L |
|---|
| 13572 | #define BIF_CFG_DEV0_EPF6_LINK_CAP__ASPM_OPTIONALITY_COMPLIANCE_MASK 0x00400000L |
|---|
| 13573 | #define BIF_CFG_DEV0_EPF6_LINK_CAP__PORT_NUMBER_MASK 0xFF000000L |
|---|
| 13574 | //BIF_CFG_DEV0_EPF6_LINK_STATUS |
|---|
| 13575 | #define BIF_CFG_DEV0_EPF6_LINK_STATUS__CURRENT_LINK_SPEED__SHIFT 0x0 |
|---|
| 13576 | #define BIF_CFG_DEV0_EPF6_LINK_STATUS__NEGOTIATED_LINK_WIDTH__SHIFT 0x4 |
|---|
| 13577 | #define BIF_CFG_DEV0_EPF6_LINK_STATUS__LINK_TRAINING__SHIFT 0xb |
|---|
| 13578 | #define BIF_CFG_DEV0_EPF6_LINK_STATUS__SLOT_CLOCK_CFG__SHIFT 0xc |
|---|
| 13579 | #define BIF_CFG_DEV0_EPF6_LINK_STATUS__DL_ACTIVE__SHIFT 0xd |
|---|
| 13580 | #define BIF_CFG_DEV0_EPF6_LINK_STATUS__LINK_BW_MANAGEMENT_STATUS__SHIFT 0xe |
|---|
| 13581 | #define BIF_CFG_DEV0_EPF6_LINK_STATUS__LINK_AUTONOMOUS_BW_STATUS__SHIFT 0xf |
|---|
| 13582 | #define BIF_CFG_DEV0_EPF6_LINK_STATUS__CURRENT_LINK_SPEED_MASK 0x000FL |
|---|
| 13583 | #define BIF_CFG_DEV0_EPF6_LINK_STATUS__NEGOTIATED_LINK_WIDTH_MASK 0x03F0L |
|---|
| 13584 | #define BIF_CFG_DEV0_EPF6_LINK_STATUS__LINK_TRAINING_MASK 0x0800L |
|---|
| 13585 | #define BIF_CFG_DEV0_EPF6_LINK_STATUS__SLOT_CLOCK_CFG_MASK 0x1000L |
|---|
| 13586 | #define BIF_CFG_DEV0_EPF6_LINK_STATUS__DL_ACTIVE_MASK 0x2000L |
|---|
| 13587 | #define BIF_CFG_DEV0_EPF6_LINK_STATUS__LINK_BW_MANAGEMENT_STATUS_MASK 0x4000L |
|---|
| 13588 | #define BIF_CFG_DEV0_EPF6_LINK_STATUS__LINK_AUTONOMOUS_BW_STATUS_MASK 0x8000L |
|---|
| 13589 | //BIF_CFG_DEV0_EPF6_DEVICE_CAP2 |
|---|
| 13590 | #define BIF_CFG_DEV0_EPF6_DEVICE_CAP2__CPL_TIMEOUT_RANGE_SUPPORTED__SHIFT 0x0 |
|---|
| 13591 | #define BIF_CFG_DEV0_EPF6_DEVICE_CAP2__CPL_TIMEOUT_DIS_SUPPORTED__SHIFT 0x4 |
|---|
| 13592 | #define BIF_CFG_DEV0_EPF6_DEVICE_CAP2__ARI_FORWARDING_SUPPORTED__SHIFT 0x5 |
|---|
| 13593 | #define BIF_CFG_DEV0_EPF6_DEVICE_CAP2__ATOMICOP_ROUTING_SUPPORTED__SHIFT 0x6 |
|---|
| 13594 | #define BIF_CFG_DEV0_EPF6_DEVICE_CAP2__ATOMICOP_32CMPLT_SUPPORTED__SHIFT 0x7 |
|---|
| 13595 | #define BIF_CFG_DEV0_EPF6_DEVICE_CAP2__ATOMICOP_64CMPLT_SUPPORTED__SHIFT 0x8 |
|---|
| 13596 | #define BIF_CFG_DEV0_EPF6_DEVICE_CAP2__CAS128_CMPLT_SUPPORTED__SHIFT 0x9 |
|---|
| 13597 | #define BIF_CFG_DEV0_EPF6_DEVICE_CAP2__NO_RO_ENABLED_P2P_PASSING__SHIFT 0xa |
|---|
| 13598 | #define BIF_CFG_DEV0_EPF6_DEVICE_CAP2__LTR_SUPPORTED__SHIFT 0xb |
|---|
| 13599 | #define BIF_CFG_DEV0_EPF6_DEVICE_CAP2__TPH_CPLR_SUPPORTED__SHIFT 0xc |
|---|
| 13600 | #define BIF_CFG_DEV0_EPF6_DEVICE_CAP2__LN_SYSTEM_CLS__SHIFT 0xe |
|---|
| 13601 | #define BIF_CFG_DEV0_EPF6_DEVICE_CAP2__TEN_BIT_TAG_COMPLETER_SUPPORTED__SHIFT 0x10 |
|---|
| 13602 | #define BIF_CFG_DEV0_EPF6_DEVICE_CAP2__TEN_BIT_TAG_REQUESTER_SUPPORTED__SHIFT 0x11 |
|---|
| 13603 | #define BIF_CFG_DEV0_EPF6_DEVICE_CAP2__OBFF_SUPPORTED__SHIFT 0x12 |
|---|
| 13604 | #define BIF_CFG_DEV0_EPF6_DEVICE_CAP2__EXTENDED_FMT_FIELD_SUPPORTED__SHIFT 0x14 |
|---|
| 13605 | #define BIF_CFG_DEV0_EPF6_DEVICE_CAP2__END_END_TLP_PREFIX_SUPPORTED__SHIFT 0x15 |
|---|
| 13606 | #define BIF_CFG_DEV0_EPF6_DEVICE_CAP2__MAX_END_END_TLP_PREFIXES__SHIFT 0x16 |
|---|
| 13607 | #define BIF_CFG_DEV0_EPF6_DEVICE_CAP2__EMER_POWER_REDUCTION_SUPPORTED__SHIFT 0x18 |
|---|
| 13608 | #define BIF_CFG_DEV0_EPF6_DEVICE_CAP2__EMER_POWER_REDUCTION_INIT_REQ__SHIFT 0x1a |
|---|
| 13609 | #define BIF_CFG_DEV0_EPF6_DEVICE_CAP2__FRS_SUPPORTED__SHIFT 0x1f |
|---|
| 13610 | #define BIF_CFG_DEV0_EPF6_DEVICE_CAP2__CPL_TIMEOUT_RANGE_SUPPORTED_MASK 0x0000000FL |
|---|
| 13611 | #define BIF_CFG_DEV0_EPF6_DEVICE_CAP2__CPL_TIMEOUT_DIS_SUPPORTED_MASK 0x00000010L |
|---|
| 13612 | #define BIF_CFG_DEV0_EPF6_DEVICE_CAP2__ARI_FORWARDING_SUPPORTED_MASK 0x00000020L |
|---|
| 13613 | #define BIF_CFG_DEV0_EPF6_DEVICE_CAP2__ATOMICOP_ROUTING_SUPPORTED_MASK 0x00000040L |
|---|
| 13614 | #define BIF_CFG_DEV0_EPF6_DEVICE_CAP2__ATOMICOP_32CMPLT_SUPPORTED_MASK 0x00000080L |
|---|
| 13615 | #define BIF_CFG_DEV0_EPF6_DEVICE_CAP2__ATOMICOP_64CMPLT_SUPPORTED_MASK 0x00000100L |
|---|
| 13616 | #define BIF_CFG_DEV0_EPF6_DEVICE_CAP2__CAS128_CMPLT_SUPPORTED_MASK 0x00000200L |
|---|
| 13617 | #define BIF_CFG_DEV0_EPF6_DEVICE_CAP2__NO_RO_ENABLED_P2P_PASSING_MASK 0x00000400L |
|---|
| 13618 | #define BIF_CFG_DEV0_EPF6_DEVICE_CAP2__LTR_SUPPORTED_MASK 0x00000800L |
|---|
| 13619 | #define BIF_CFG_DEV0_EPF6_DEVICE_CAP2__TPH_CPLR_SUPPORTED_MASK 0x00003000L |
|---|
| 13620 | #define BIF_CFG_DEV0_EPF6_DEVICE_CAP2__LN_SYSTEM_CLS_MASK 0x0000C000L |
|---|
| 13621 | #define BIF_CFG_DEV0_EPF6_DEVICE_CAP2__TEN_BIT_TAG_COMPLETER_SUPPORTED_MASK 0x00010000L |
|---|
| 13622 | #define BIF_CFG_DEV0_EPF6_DEVICE_CAP2__TEN_BIT_TAG_REQUESTER_SUPPORTED_MASK 0x00020000L |
|---|
| 13623 | #define BIF_CFG_DEV0_EPF6_DEVICE_CAP2__OBFF_SUPPORTED_MASK 0x000C0000L |
|---|
| 13624 | #define BIF_CFG_DEV0_EPF6_DEVICE_CAP2__EXTENDED_FMT_FIELD_SUPPORTED_MASK 0x00100000L |
|---|
| 13625 | #define BIF_CFG_DEV0_EPF6_DEVICE_CAP2__END_END_TLP_PREFIX_SUPPORTED_MASK 0x00200000L |
|---|
| 13626 | #define BIF_CFG_DEV0_EPF6_DEVICE_CAP2__MAX_END_END_TLP_PREFIXES_MASK 0x00C00000L |
|---|
| 13627 | #define BIF_CFG_DEV0_EPF6_DEVICE_CAP2__EMER_POWER_REDUCTION_SUPPORTED_MASK 0x03000000L |
|---|
| 13628 | #define BIF_CFG_DEV0_EPF6_DEVICE_CAP2__EMER_POWER_REDUCTION_INIT_REQ_MASK 0x04000000L |
|---|
| 13629 | #define BIF_CFG_DEV0_EPF6_DEVICE_CAP2__FRS_SUPPORTED_MASK 0x80000000L |
|---|
| 13630 | //BIF_CFG_DEV0_EPF6_DEVICE_CNTL2 |
|---|
| 13631 | #define BIF_CFG_DEV0_EPF6_DEVICE_CNTL2__CPL_TIMEOUT_VALUE__SHIFT 0x0 |
|---|
| 13632 | #define BIF_CFG_DEV0_EPF6_DEVICE_CNTL2__CPL_TIMEOUT_DIS__SHIFT 0x4 |
|---|
| 13633 | #define BIF_CFG_DEV0_EPF6_DEVICE_CNTL2__ARI_FORWARDING_EN__SHIFT 0x5 |
|---|
| 13634 | #define BIF_CFG_DEV0_EPF6_DEVICE_CNTL2__ATOMICOP_REQUEST_EN__SHIFT 0x6 |
|---|
| 13635 | #define BIF_CFG_DEV0_EPF6_DEVICE_CNTL2__ATOMICOP_EGRESS_BLOCKING__SHIFT 0x7 |
|---|
| 13636 | #define BIF_CFG_DEV0_EPF6_DEVICE_CNTL2__IDO_REQUEST_ENABLE__SHIFT 0x8 |
|---|
| 13637 | #define BIF_CFG_DEV0_EPF6_DEVICE_CNTL2__IDO_COMPLETION_ENABLE__SHIFT 0x9 |
|---|
| 13638 | #define BIF_CFG_DEV0_EPF6_DEVICE_CNTL2__LTR_EN__SHIFT 0xa |
|---|
| 13639 | #define BIF_CFG_DEV0_EPF6_DEVICE_CNTL2__EMER_POWER_REDUCTION_REQUEST__SHIFT 0xb |
|---|
| 13640 | #define BIF_CFG_DEV0_EPF6_DEVICE_CNTL2__TEN_BIT_TAG_REQUESTER_ENABLE__SHIFT 0xc |
|---|
| 13641 | #define BIF_CFG_DEV0_EPF6_DEVICE_CNTL2__OBFF_EN__SHIFT 0xd |
|---|
| 13642 | #define BIF_CFG_DEV0_EPF6_DEVICE_CNTL2__END_END_TLP_PREFIX_BLOCKING__SHIFT 0xf |
|---|
| 13643 | #define BIF_CFG_DEV0_EPF6_DEVICE_CNTL2__CPL_TIMEOUT_VALUE_MASK 0x000FL |
|---|
| 13644 | #define BIF_CFG_DEV0_EPF6_DEVICE_CNTL2__CPL_TIMEOUT_DIS_MASK 0x0010L |
|---|
| 13645 | #define BIF_CFG_DEV0_EPF6_DEVICE_CNTL2__ARI_FORWARDING_EN_MASK 0x0020L |
|---|
| 13646 | #define BIF_CFG_DEV0_EPF6_DEVICE_CNTL2__ATOMICOP_REQUEST_EN_MASK 0x0040L |
|---|
| 13647 | #define BIF_CFG_DEV0_EPF6_DEVICE_CNTL2__ATOMICOP_EGRESS_BLOCKING_MASK 0x0080L |
|---|
| 13648 | #define BIF_CFG_DEV0_EPF6_DEVICE_CNTL2__IDO_REQUEST_ENABLE_MASK 0x0100L |
|---|
| 13649 | #define BIF_CFG_DEV0_EPF6_DEVICE_CNTL2__IDO_COMPLETION_ENABLE_MASK 0x0200L |
|---|
| 13650 | #define BIF_CFG_DEV0_EPF6_DEVICE_CNTL2__LTR_EN_MASK 0x0400L |
|---|
| 13651 | #define BIF_CFG_DEV0_EPF6_DEVICE_CNTL2__EMER_POWER_REDUCTION_REQUEST_MASK 0x0800L |
|---|
| 13652 | #define BIF_CFG_DEV0_EPF6_DEVICE_CNTL2__TEN_BIT_TAG_REQUESTER_ENABLE_MASK 0x1000L |
|---|
| 13653 | #define BIF_CFG_DEV0_EPF6_DEVICE_CNTL2__OBFF_EN_MASK 0x6000L |
|---|
| 13654 | #define BIF_CFG_DEV0_EPF6_DEVICE_CNTL2__END_END_TLP_PREFIX_BLOCKING_MASK 0x8000L |
|---|
| 13655 | //BIF_CFG_DEV0_EPF6_DEVICE_STATUS2 |
|---|
| 13656 | #define BIF_CFG_DEV0_EPF6_DEVICE_STATUS2__RESERVED__SHIFT 0x0 |
|---|
| 13657 | #define BIF_CFG_DEV0_EPF6_DEVICE_STATUS2__RESERVED_MASK 0xFFFFL |
|---|
| 13658 | //BIF_CFG_DEV0_EPF6_LINK_STATUS2 |
|---|
| 13659 | #define BIF_CFG_DEV0_EPF6_LINK_STATUS2__CUR_DEEMPHASIS_LEVEL__SHIFT 0x0 |
|---|
| 13660 | #define BIF_CFG_DEV0_EPF6_LINK_STATUS2__EQUALIZATION_COMPLETE_8GT__SHIFT 0x1 |
|---|
| 13661 | #define BIF_CFG_DEV0_EPF6_LINK_STATUS2__EQUALIZATION_PHASE1_SUCCESS_8GT__SHIFT 0x2 |
|---|
| 13662 | #define BIF_CFG_DEV0_EPF6_LINK_STATUS2__EQUALIZATION_PHASE2_SUCCESS_8GT__SHIFT 0x3 |
|---|
| 13663 | #define BIF_CFG_DEV0_EPF6_LINK_STATUS2__EQUALIZATION_PHASE3_SUCCESS_8GT__SHIFT 0x4 |
|---|
| 13664 | #define BIF_CFG_DEV0_EPF6_LINK_STATUS2__LINK_EQUALIZATION_REQUEST_8GT__SHIFT 0x5 |
|---|
| 13665 | #define BIF_CFG_DEV0_EPF6_LINK_STATUS2__RTM1_PRESENCE_DET__SHIFT 0x6 |
|---|
| 13666 | #define BIF_CFG_DEV0_EPF6_LINK_STATUS2__RTM2_PRESENCE_DET__SHIFT 0x7 |
|---|
| 13667 | #define BIF_CFG_DEV0_EPF6_LINK_STATUS2__CROSSLINK_RESOLUTION__SHIFT 0x8 |
|---|
| 13668 | #define BIF_CFG_DEV0_EPF6_LINK_STATUS2__DOWNSTREAM_COMPONENT_PRESENCE__SHIFT 0xc |
|---|
| 13669 | #define BIF_CFG_DEV0_EPF6_LINK_STATUS2__DRS_MESSAGE_RECEIVED__SHIFT 0xf |
|---|
| 13670 | #define BIF_CFG_DEV0_EPF6_LINK_STATUS2__CUR_DEEMPHASIS_LEVEL_MASK 0x0001L |
|---|
| 13671 | #define BIF_CFG_DEV0_EPF6_LINK_STATUS2__EQUALIZATION_COMPLETE_8GT_MASK 0x0002L |
|---|
| 13672 | #define BIF_CFG_DEV0_EPF6_LINK_STATUS2__EQUALIZATION_PHASE1_SUCCESS_8GT_MASK 0x0004L |
|---|
| 13673 | #define BIF_CFG_DEV0_EPF6_LINK_STATUS2__EQUALIZATION_PHASE2_SUCCESS_8GT_MASK 0x0008L |
|---|
| 13674 | #define BIF_CFG_DEV0_EPF6_LINK_STATUS2__EQUALIZATION_PHASE3_SUCCESS_8GT_MASK 0x0010L |
|---|
| 13675 | #define BIF_CFG_DEV0_EPF6_LINK_STATUS2__LINK_EQUALIZATION_REQUEST_8GT_MASK 0x0020L |
|---|
| 13676 | #define BIF_CFG_DEV0_EPF6_LINK_STATUS2__RTM1_PRESENCE_DET_MASK 0x0040L |
|---|
| 13677 | #define BIF_CFG_DEV0_EPF6_LINK_STATUS2__RTM2_PRESENCE_DET_MASK 0x0080L |
|---|
| 13678 | #define BIF_CFG_DEV0_EPF6_LINK_STATUS2__CROSSLINK_RESOLUTION_MASK 0x0300L |
|---|
| 13679 | #define BIF_CFG_DEV0_EPF6_LINK_STATUS2__DOWNSTREAM_COMPONENT_PRESENCE_MASK 0x7000L |
|---|
| 13680 | #define BIF_CFG_DEV0_EPF6_LINK_STATUS2__DRS_MESSAGE_RECEIVED_MASK 0x8000L |
|---|
| 13681 | //BIF_CFG_DEV0_EPF6_MSI_CAP_LIST |
|---|
| 13682 | #define BIF_CFG_DEV0_EPF6_MSI_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 13683 | #define BIF_CFG_DEV0_EPF6_MSI_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
|---|
| 13684 | #define BIF_CFG_DEV0_EPF6_MSI_CAP_LIST__CAP_ID_MASK 0x00FFL |
|---|
| 13685 | #define BIF_CFG_DEV0_EPF6_MSI_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
|---|
| 13686 | //BIF_CFG_DEV0_EPF6_MSI_MSG_CNTL |
|---|
| 13687 | #define BIF_CFG_DEV0_EPF6_MSI_MSG_CNTL__MSI_EN__SHIFT 0x0 |
|---|
| 13688 | #define BIF_CFG_DEV0_EPF6_MSI_MSG_CNTL__MSI_MULTI_CAP__SHIFT 0x1 |
|---|
| 13689 | #define BIF_CFG_DEV0_EPF6_MSI_MSG_CNTL__MSI_MULTI_EN__SHIFT 0x4 |
|---|
| 13690 | #define BIF_CFG_DEV0_EPF6_MSI_MSG_CNTL__MSI_64BIT__SHIFT 0x7 |
|---|
| 13691 | #define BIF_CFG_DEV0_EPF6_MSI_MSG_CNTL__MSI_PERVECTOR_MASKING_CAP__SHIFT 0x8 |
|---|
| 13692 | #define BIF_CFG_DEV0_EPF6_MSI_MSG_CNTL__MSI_EXT_MSG_DATA_CAP__SHIFT 0x9 |
|---|
| 13693 | #define BIF_CFG_DEV0_EPF6_MSI_MSG_CNTL__MSI_EXT_MSG_DATA_EN__SHIFT 0xa |
|---|
| 13694 | #define BIF_CFG_DEV0_EPF6_MSI_MSG_CNTL__MSI_EN_MASK 0x0001L |
|---|
| 13695 | #define BIF_CFG_DEV0_EPF6_MSI_MSG_CNTL__MSI_MULTI_CAP_MASK 0x000EL |
|---|
| 13696 | #define BIF_CFG_DEV0_EPF6_MSI_MSG_CNTL__MSI_MULTI_EN_MASK 0x0070L |
|---|
| 13697 | #define BIF_CFG_DEV0_EPF6_MSI_MSG_CNTL__MSI_64BIT_MASK 0x0080L |
|---|
| 13698 | #define BIF_CFG_DEV0_EPF6_MSI_MSG_CNTL__MSI_PERVECTOR_MASKING_CAP_MASK 0x0100L |
|---|
| 13699 | #define BIF_CFG_DEV0_EPF6_MSI_MSG_CNTL__MSI_EXT_MSG_DATA_CAP_MASK 0x0200L |
|---|
| 13700 | #define BIF_CFG_DEV0_EPF6_MSI_MSG_CNTL__MSI_EXT_MSG_DATA_EN_MASK 0x0400L |
|---|
| 13701 | //BIF_CFG_DEV0_EPF6_MSI_MSG_ADDR_LO |
|---|
| 13702 | #define BIF_CFG_DEV0_EPF6_MSI_MSG_ADDR_LO__MSI_MSG_ADDR_LO__SHIFT 0x2 |
|---|
| 13703 | #define BIF_CFG_DEV0_EPF6_MSI_MSG_ADDR_LO__MSI_MSG_ADDR_LO_MASK 0xFFFFFFFCL |
|---|
| 13704 | //BIF_CFG_DEV0_EPF6_MSI_MSG_ADDR_HI |
|---|
| 13705 | #define BIF_CFG_DEV0_EPF6_MSI_MSG_ADDR_HI__MSI_MSG_ADDR_HI__SHIFT 0x0 |
|---|
| 13706 | #define BIF_CFG_DEV0_EPF6_MSI_MSG_ADDR_HI__MSI_MSG_ADDR_HI_MASK 0xFFFFFFFFL |
|---|
| 13707 | //BIF_CFG_DEV0_EPF6_MSI_MSG_DATA |
|---|
| 13708 | #define BIF_CFG_DEV0_EPF6_MSI_MSG_DATA__MSI_DATA__SHIFT 0x0 |
|---|
| 13709 | #define BIF_CFG_DEV0_EPF6_MSI_MSG_DATA__MSI_DATA_MASK 0xFFFFL |
|---|
| 13710 | //BIF_CFG_DEV0_EPF6_MSI_EXT_MSG_DATA |
|---|
| 13711 | #define BIF_CFG_DEV0_EPF6_MSI_EXT_MSG_DATA__MSI_EXT_DATA__SHIFT 0x0 |
|---|
| 13712 | #define BIF_CFG_DEV0_EPF6_MSI_EXT_MSG_DATA__MSI_EXT_DATA_MASK 0xFFFFL |
|---|
| 13713 | //BIF_CFG_DEV0_EPF6_MSI_MASK |
|---|
| 13714 | #define BIF_CFG_DEV0_EPF6_MSI_MASK__MSI_MASK__SHIFT 0x0 |
|---|
| 13715 | #define BIF_CFG_DEV0_EPF6_MSI_MASK__MSI_MASK_MASK 0xFFFFFFFFL |
|---|
| 13716 | //BIF_CFG_DEV0_EPF6_MSI_MSG_DATA_64 |
|---|
| 13717 | #define BIF_CFG_DEV0_EPF6_MSI_MSG_DATA_64__MSI_DATA_64__SHIFT 0x0 |
|---|
| 13718 | #define BIF_CFG_DEV0_EPF6_MSI_MSG_DATA_64__MSI_DATA_64_MASK 0xFFFFL |
|---|
| 13719 | //BIF_CFG_DEV0_EPF6_MSI_EXT_MSG_DATA_64 |
|---|
| 13720 | #define BIF_CFG_DEV0_EPF6_MSI_EXT_MSG_DATA_64__MSI_EXT_DATA_64__SHIFT 0x0 |
|---|
| 13721 | #define BIF_CFG_DEV0_EPF6_MSI_EXT_MSG_DATA_64__MSI_EXT_DATA_64_MASK 0xFFFFL |
|---|
| 13722 | //BIF_CFG_DEV0_EPF6_MSI_MASK_64 |
|---|
| 13723 | #define BIF_CFG_DEV0_EPF6_MSI_MASK_64__MSI_MASK_64__SHIFT 0x0 |
|---|
| 13724 | #define BIF_CFG_DEV0_EPF6_MSI_MASK_64__MSI_MASK_64_MASK 0xFFFFFFFFL |
|---|
| 13725 | //BIF_CFG_DEV0_EPF6_MSI_PENDING |
|---|
| 13726 | #define BIF_CFG_DEV0_EPF6_MSI_PENDING__MSI_PENDING__SHIFT 0x0 |
|---|
| 13727 | #define BIF_CFG_DEV0_EPF6_MSI_PENDING__MSI_PENDING_MASK 0xFFFFFFFFL |
|---|
| 13728 | //BIF_CFG_DEV0_EPF6_MSI_PENDING_64 |
|---|
| 13729 | #define BIF_CFG_DEV0_EPF6_MSI_PENDING_64__MSI_PENDING_64__SHIFT 0x0 |
|---|
| 13730 | #define BIF_CFG_DEV0_EPF6_MSI_PENDING_64__MSI_PENDING_64_MASK 0xFFFFFFFFL |
|---|
| 13731 | //BIF_CFG_DEV0_EPF6_MSIX_CAP_LIST |
|---|
| 13732 | #define BIF_CFG_DEV0_EPF6_MSIX_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 13733 | #define BIF_CFG_DEV0_EPF6_MSIX_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
|---|
| 13734 | #define BIF_CFG_DEV0_EPF6_MSIX_CAP_LIST__CAP_ID_MASK 0x00FFL |
|---|
| 13735 | #define BIF_CFG_DEV0_EPF6_MSIX_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
|---|
| 13736 | //BIF_CFG_DEV0_EPF6_MSIX_MSG_CNTL |
|---|
| 13737 | #define BIF_CFG_DEV0_EPF6_MSIX_MSG_CNTL__MSIX_TABLE_SIZE__SHIFT 0x0 |
|---|
| 13738 | #define BIF_CFG_DEV0_EPF6_MSIX_MSG_CNTL__MSIX_FUNC_MASK__SHIFT 0xe |
|---|
| 13739 | #define BIF_CFG_DEV0_EPF6_MSIX_MSG_CNTL__MSIX_EN__SHIFT 0xf |
|---|
| 13740 | #define BIF_CFG_DEV0_EPF6_MSIX_MSG_CNTL__MSIX_TABLE_SIZE_MASK 0x07FFL |
|---|
| 13741 | #define BIF_CFG_DEV0_EPF6_MSIX_MSG_CNTL__MSIX_FUNC_MASK_MASK 0x4000L |
|---|
| 13742 | #define BIF_CFG_DEV0_EPF6_MSIX_MSG_CNTL__MSIX_EN_MASK 0x8000L |
|---|
| 13743 | //BIF_CFG_DEV0_EPF6_MSIX_TABLE |
|---|
| 13744 | #define BIF_CFG_DEV0_EPF6_MSIX_TABLE__MSIX_TABLE_BIR__SHIFT 0x0 |
|---|
| 13745 | #define BIF_CFG_DEV0_EPF6_MSIX_TABLE__MSIX_TABLE_OFFSET__SHIFT 0x3 |
|---|
| 13746 | #define BIF_CFG_DEV0_EPF6_MSIX_TABLE__MSIX_TABLE_BIR_MASK 0x00000007L |
|---|
| 13747 | #define BIF_CFG_DEV0_EPF6_MSIX_TABLE__MSIX_TABLE_OFFSET_MASK 0xFFFFFFF8L |
|---|
| 13748 | //BIF_CFG_DEV0_EPF6_MSIX_PBA |
|---|
| 13749 | #define BIF_CFG_DEV0_EPF6_MSIX_PBA__MSIX_PBA_BIR__SHIFT 0x0 |
|---|
| 13750 | #define BIF_CFG_DEV0_EPF6_MSIX_PBA__MSIX_PBA_OFFSET__SHIFT 0x3 |
|---|
| 13751 | #define BIF_CFG_DEV0_EPF6_MSIX_PBA__MSIX_PBA_BIR_MASK 0x00000007L |
|---|
| 13752 | #define BIF_CFG_DEV0_EPF6_MSIX_PBA__MSIX_PBA_OFFSET_MASK 0xFFFFFFF8L |
|---|
| 13753 | //BIF_CFG_DEV0_EPF6_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST |
|---|
| 13754 | #define BIF_CFG_DEV0_EPF6_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 13755 | #define BIF_CFG_DEV0_EPF6_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 13756 | #define BIF_CFG_DEV0_EPF6_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 13757 | #define BIF_CFG_DEV0_EPF6_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 13758 | #define BIF_CFG_DEV0_EPF6_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 13759 | #define BIF_CFG_DEV0_EPF6_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 13760 | //BIF_CFG_DEV0_EPF6_PCIE_VENDOR_SPECIFIC_HDR |
|---|
| 13761 | #define BIF_CFG_DEV0_EPF6_PCIE_VENDOR_SPECIFIC_HDR__VSEC_ID__SHIFT 0x0 |
|---|
| 13762 | #define BIF_CFG_DEV0_EPF6_PCIE_VENDOR_SPECIFIC_HDR__VSEC_REV__SHIFT 0x10 |
|---|
| 13763 | #define BIF_CFG_DEV0_EPF6_PCIE_VENDOR_SPECIFIC_HDR__VSEC_LENGTH__SHIFT 0x14 |
|---|
| 13764 | #define BIF_CFG_DEV0_EPF6_PCIE_VENDOR_SPECIFIC_HDR__VSEC_ID_MASK 0x0000FFFFL |
|---|
| 13765 | #define BIF_CFG_DEV0_EPF6_PCIE_VENDOR_SPECIFIC_HDR__VSEC_REV_MASK 0x000F0000L |
|---|
| 13766 | #define BIF_CFG_DEV0_EPF6_PCIE_VENDOR_SPECIFIC_HDR__VSEC_LENGTH_MASK 0xFFF00000L |
|---|
| 13767 | //BIF_CFG_DEV0_EPF6_PCIE_VENDOR_SPECIFIC1 |
|---|
| 13768 | #define BIF_CFG_DEV0_EPF6_PCIE_VENDOR_SPECIFIC1__SCRATCH__SHIFT 0x0 |
|---|
| 13769 | #define BIF_CFG_DEV0_EPF6_PCIE_VENDOR_SPECIFIC1__SCRATCH_MASK 0xFFFFFFFFL |
|---|
| 13770 | //BIF_CFG_DEV0_EPF6_PCIE_VENDOR_SPECIFIC2 |
|---|
| 13771 | #define BIF_CFG_DEV0_EPF6_PCIE_VENDOR_SPECIFIC2__SCRATCH__SHIFT 0x0 |
|---|
| 13772 | #define BIF_CFG_DEV0_EPF6_PCIE_VENDOR_SPECIFIC2__SCRATCH_MASK 0xFFFFFFFFL |
|---|
| 13773 | //BIF_CFG_DEV0_EPF6_PCIE_ADV_ERR_RPT_ENH_CAP_LIST |
|---|
| 13774 | #define BIF_CFG_DEV0_EPF6_PCIE_ADV_ERR_RPT_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 13775 | #define BIF_CFG_DEV0_EPF6_PCIE_ADV_ERR_RPT_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 13776 | #define BIF_CFG_DEV0_EPF6_PCIE_ADV_ERR_RPT_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 13777 | #define BIF_CFG_DEV0_EPF6_PCIE_ADV_ERR_RPT_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 13778 | #define BIF_CFG_DEV0_EPF6_PCIE_ADV_ERR_RPT_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 13779 | #define BIF_CFG_DEV0_EPF6_PCIE_ADV_ERR_RPT_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 13780 | //BIF_CFG_DEV0_EPF6_PCIE_UNCORR_ERR_STATUS |
|---|
| 13781 | #define BIF_CFG_DEV0_EPF6_PCIE_UNCORR_ERR_STATUS__DLP_ERR_STATUS__SHIFT 0x4 |
|---|
| 13782 | #define BIF_CFG_DEV0_EPF6_PCIE_UNCORR_ERR_STATUS__SURPDN_ERR_STATUS__SHIFT 0x5 |
|---|
| 13783 | #define BIF_CFG_DEV0_EPF6_PCIE_UNCORR_ERR_STATUS__PSN_ERR_STATUS__SHIFT 0xc |
|---|
| 13784 | #define BIF_CFG_DEV0_EPF6_PCIE_UNCORR_ERR_STATUS__FC_ERR_STATUS__SHIFT 0xd |
|---|
| 13785 | #define BIF_CFG_DEV0_EPF6_PCIE_UNCORR_ERR_STATUS__CPL_TIMEOUT_STATUS__SHIFT 0xe |
|---|
| 13786 | #define BIF_CFG_DEV0_EPF6_PCIE_UNCORR_ERR_STATUS__CPL_ABORT_ERR_STATUS__SHIFT 0xf |
|---|
| 13787 | #define BIF_CFG_DEV0_EPF6_PCIE_UNCORR_ERR_STATUS__UNEXP_CPL_STATUS__SHIFT 0x10 |
|---|
| 13788 | #define BIF_CFG_DEV0_EPF6_PCIE_UNCORR_ERR_STATUS__RCV_OVFL_STATUS__SHIFT 0x11 |
|---|
| 13789 | #define BIF_CFG_DEV0_EPF6_PCIE_UNCORR_ERR_STATUS__MAL_TLP_STATUS__SHIFT 0x12 |
|---|
| 13790 | #define BIF_CFG_DEV0_EPF6_PCIE_UNCORR_ERR_STATUS__ECRC_ERR_STATUS__SHIFT 0x13 |
|---|
| 13791 | #define BIF_CFG_DEV0_EPF6_PCIE_UNCORR_ERR_STATUS__UNSUPP_REQ_ERR_STATUS__SHIFT 0x14 |
|---|
| 13792 | #define BIF_CFG_DEV0_EPF6_PCIE_UNCORR_ERR_STATUS__ACS_VIOLATION_STATUS__SHIFT 0x15 |
|---|
| 13793 | #define BIF_CFG_DEV0_EPF6_PCIE_UNCORR_ERR_STATUS__UNCORR_INT_ERR_STATUS__SHIFT 0x16 |
|---|
| 13794 | #define BIF_CFG_DEV0_EPF6_PCIE_UNCORR_ERR_STATUS__MC_BLOCKED_TLP_STATUS__SHIFT 0x17 |
|---|
| 13795 | #define BIF_CFG_DEV0_EPF6_PCIE_UNCORR_ERR_STATUS__ATOMICOP_EGRESS_BLOCKED_STATUS__SHIFT 0x18 |
|---|
| 13796 | #define BIF_CFG_DEV0_EPF6_PCIE_UNCORR_ERR_STATUS__TLP_PREFIX_BLOCKED_ERR_STATUS__SHIFT 0x19 |
|---|
| 13797 | #define BIF_CFG_DEV0_EPF6_PCIE_UNCORR_ERR_STATUS__POISONED_TLP_EGRESS_BLOCKED_STATUS__SHIFT 0x1a |
|---|
| 13798 | #define BIF_CFG_DEV0_EPF6_PCIE_UNCORR_ERR_STATUS__DLP_ERR_STATUS_MASK 0x00000010L |
|---|
| 13799 | #define BIF_CFG_DEV0_EPF6_PCIE_UNCORR_ERR_STATUS__SURPDN_ERR_STATUS_MASK 0x00000020L |
|---|
| 13800 | #define BIF_CFG_DEV0_EPF6_PCIE_UNCORR_ERR_STATUS__PSN_ERR_STATUS_MASK 0x00001000L |
|---|
| 13801 | #define BIF_CFG_DEV0_EPF6_PCIE_UNCORR_ERR_STATUS__FC_ERR_STATUS_MASK 0x00002000L |
|---|
| 13802 | #define BIF_CFG_DEV0_EPF6_PCIE_UNCORR_ERR_STATUS__CPL_TIMEOUT_STATUS_MASK 0x00004000L |
|---|
| 13803 | #define BIF_CFG_DEV0_EPF6_PCIE_UNCORR_ERR_STATUS__CPL_ABORT_ERR_STATUS_MASK 0x00008000L |
|---|
| 13804 | #define BIF_CFG_DEV0_EPF6_PCIE_UNCORR_ERR_STATUS__UNEXP_CPL_STATUS_MASK 0x00010000L |
|---|
| 13805 | #define BIF_CFG_DEV0_EPF6_PCIE_UNCORR_ERR_STATUS__RCV_OVFL_STATUS_MASK 0x00020000L |
|---|
| 13806 | #define BIF_CFG_DEV0_EPF6_PCIE_UNCORR_ERR_STATUS__MAL_TLP_STATUS_MASK 0x00040000L |
|---|
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| 13811 | #define BIF_CFG_DEV0_EPF6_PCIE_UNCORR_ERR_STATUS__MC_BLOCKED_TLP_STATUS_MASK 0x00800000L |
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| 13842 | #define BIF_CFG_DEV0_EPF6_PCIE_UNCORR_ERR_MASK__ECRC_ERR_MASK_MASK 0x00080000L |
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| 13843 | #define BIF_CFG_DEV0_EPF6_PCIE_UNCORR_ERR_MASK__UNSUPP_REQ_ERR_MASK_MASK 0x00100000L |
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| 13846 | #define BIF_CFG_DEV0_EPF6_PCIE_UNCORR_ERR_MASK__MC_BLOCKED_TLP_MASK_MASK 0x00800000L |
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| 13847 | #define BIF_CFG_DEV0_EPF6_PCIE_UNCORR_ERR_MASK__ATOMICOP_EGRESS_BLOCKED_MASK_MASK 0x01000000L |
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| 13848 | #define BIF_CFG_DEV0_EPF6_PCIE_UNCORR_ERR_MASK__TLP_PREFIX_BLOCKED_ERR_MASK_MASK 0x02000000L |
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| 13863 | #define BIF_CFG_DEV0_EPF6_PCIE_UNCORR_ERR_SEVERITY__UNCORR_INT_ERR_SEVERITY__SHIFT 0x16 |
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| 13869 | #define BIF_CFG_DEV0_EPF6_PCIE_UNCORR_ERR_SEVERITY__SURPDN_ERR_SEVERITY_MASK 0x00000020L |
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| 13870 | #define BIF_CFG_DEV0_EPF6_PCIE_UNCORR_ERR_SEVERITY__PSN_ERR_SEVERITY_MASK 0x00001000L |
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| 13872 | #define BIF_CFG_DEV0_EPF6_PCIE_UNCORR_ERR_SEVERITY__CPL_TIMEOUT_SEVERITY_MASK 0x00004000L |
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| 13881 | #define BIF_CFG_DEV0_EPF6_PCIE_UNCORR_ERR_SEVERITY__MC_BLOCKED_TLP_SEVERITY_MASK 0x00800000L |
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| 13882 | #define BIF_CFG_DEV0_EPF6_PCIE_UNCORR_ERR_SEVERITY__ATOMICOP_EGRESS_BLOCKED_SEVERITY_MASK 0x01000000L |
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| 13883 | #define BIF_CFG_DEV0_EPF6_PCIE_UNCORR_ERR_SEVERITY__TLP_PREFIX_BLOCKED_ERR_SEVERITY_MASK 0x02000000L |
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| 13884 | #define BIF_CFG_DEV0_EPF6_PCIE_UNCORR_ERR_SEVERITY__POISONED_TLP_EGRESS_BLOCKED_SEVERITY_MASK 0x04000000L |
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| 13897 | #define BIF_CFG_DEV0_EPF6_PCIE_CORR_ERR_STATUS__REPLAY_NUM_ROLLOVER_STATUS_MASK 0x00000100L |
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| 13898 | #define BIF_CFG_DEV0_EPF6_PCIE_CORR_ERR_STATUS__REPLAY_TIMER_TIMEOUT_STATUS_MASK 0x00001000L |
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| 13901 | #define BIF_CFG_DEV0_EPF6_PCIE_CORR_ERR_STATUS__HDR_LOG_OVFL_STATUS_MASK 0x00008000L |
|---|
| 13902 | //BIF_CFG_DEV0_EPF6_PCIE_CORR_ERR_MASK |
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| 13903 | #define BIF_CFG_DEV0_EPF6_PCIE_CORR_ERR_MASK__RCV_ERR_MASK__SHIFT 0x0 |
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|---|
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| 13906 | #define BIF_CFG_DEV0_EPF6_PCIE_CORR_ERR_MASK__REPLAY_NUM_ROLLOVER_MASK__SHIFT 0x8 |
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| 13907 | #define BIF_CFG_DEV0_EPF6_PCIE_CORR_ERR_MASK__REPLAY_TIMER_TIMEOUT_MASK__SHIFT 0xc |
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| 13908 | #define BIF_CFG_DEV0_EPF6_PCIE_CORR_ERR_MASK__ADVISORY_NONFATAL_ERR_MASK__SHIFT 0xd |
|---|
| 13909 | #define BIF_CFG_DEV0_EPF6_PCIE_CORR_ERR_MASK__CORR_INT_ERR_MASK__SHIFT 0xe |
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| 13910 | #define BIF_CFG_DEV0_EPF6_PCIE_CORR_ERR_MASK__HDR_LOG_OVFL_MASK__SHIFT 0xf |
|---|
| 13911 | #define BIF_CFG_DEV0_EPF6_PCIE_CORR_ERR_MASK__RCV_ERR_MASK_MASK 0x00000001L |
|---|
| 13912 | #define BIF_CFG_DEV0_EPF6_PCIE_CORR_ERR_MASK__BAD_TLP_MASK_MASK 0x00000040L |
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| 13913 | #define BIF_CFG_DEV0_EPF6_PCIE_CORR_ERR_MASK__BAD_DLLP_MASK_MASK 0x00000080L |
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| 13914 | #define BIF_CFG_DEV0_EPF6_PCIE_CORR_ERR_MASK__REPLAY_NUM_ROLLOVER_MASK_MASK 0x00000100L |
|---|
| 13915 | #define BIF_CFG_DEV0_EPF6_PCIE_CORR_ERR_MASK__REPLAY_TIMER_TIMEOUT_MASK_MASK 0x00001000L |
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| 13916 | #define BIF_CFG_DEV0_EPF6_PCIE_CORR_ERR_MASK__ADVISORY_NONFATAL_ERR_MASK_MASK 0x00002000L |
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| 13917 | #define BIF_CFG_DEV0_EPF6_PCIE_CORR_ERR_MASK__CORR_INT_ERR_MASK_MASK 0x00004000L |
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| 13918 | #define BIF_CFG_DEV0_EPF6_PCIE_CORR_ERR_MASK__HDR_LOG_OVFL_MASK_MASK 0x00008000L |
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| 13919 | //BIF_CFG_DEV0_EPF6_PCIE_ADV_ERR_CAP_CNTL |
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|---|
| 13922 | #define BIF_CFG_DEV0_EPF6_PCIE_ADV_ERR_CAP_CNTL__ECRC_GEN_EN__SHIFT 0x6 |
|---|
| 13923 | #define BIF_CFG_DEV0_EPF6_PCIE_ADV_ERR_CAP_CNTL__ECRC_CHECK_CAP__SHIFT 0x7 |
|---|
| 13924 | #define BIF_CFG_DEV0_EPF6_PCIE_ADV_ERR_CAP_CNTL__ECRC_CHECK_EN__SHIFT 0x8 |
|---|
| 13925 | #define BIF_CFG_DEV0_EPF6_PCIE_ADV_ERR_CAP_CNTL__MULTI_HDR_RECD_CAP__SHIFT 0x9 |
|---|
| 13926 | #define BIF_CFG_DEV0_EPF6_PCIE_ADV_ERR_CAP_CNTL__MULTI_HDR_RECD_EN__SHIFT 0xa |
|---|
| 13927 | #define BIF_CFG_DEV0_EPF6_PCIE_ADV_ERR_CAP_CNTL__TLP_PREFIX_LOG_PRESENT__SHIFT 0xb |
|---|
| 13928 | #define BIF_CFG_DEV0_EPF6_PCIE_ADV_ERR_CAP_CNTL__COMPLETION_TIMEOUT_LOG_CAPABLE__SHIFT 0xc |
|---|
| 13929 | #define BIF_CFG_DEV0_EPF6_PCIE_ADV_ERR_CAP_CNTL__FIRST_ERR_PTR_MASK 0x0000001FL |
|---|
| 13930 | #define BIF_CFG_DEV0_EPF6_PCIE_ADV_ERR_CAP_CNTL__ECRC_GEN_CAP_MASK 0x00000020L |
|---|
| 13931 | #define BIF_CFG_DEV0_EPF6_PCIE_ADV_ERR_CAP_CNTL__ECRC_GEN_EN_MASK 0x00000040L |
|---|
| 13932 | #define BIF_CFG_DEV0_EPF6_PCIE_ADV_ERR_CAP_CNTL__ECRC_CHECK_CAP_MASK 0x00000080L |
|---|
| 13933 | #define BIF_CFG_DEV0_EPF6_PCIE_ADV_ERR_CAP_CNTL__ECRC_CHECK_EN_MASK 0x00000100L |
|---|
| 13934 | #define BIF_CFG_DEV0_EPF6_PCIE_ADV_ERR_CAP_CNTL__MULTI_HDR_RECD_CAP_MASK 0x00000200L |
|---|
| 13935 | #define BIF_CFG_DEV0_EPF6_PCIE_ADV_ERR_CAP_CNTL__MULTI_HDR_RECD_EN_MASK 0x00000400L |
|---|
| 13936 | #define BIF_CFG_DEV0_EPF6_PCIE_ADV_ERR_CAP_CNTL__TLP_PREFIX_LOG_PRESENT_MASK 0x00000800L |
|---|
| 13937 | #define BIF_CFG_DEV0_EPF6_PCIE_ADV_ERR_CAP_CNTL__COMPLETION_TIMEOUT_LOG_CAPABLE_MASK 0x00001000L |
|---|
| 13938 | //BIF_CFG_DEV0_EPF6_PCIE_HDR_LOG0 |
|---|
| 13939 | #define BIF_CFG_DEV0_EPF6_PCIE_HDR_LOG0__TLP_HDR__SHIFT 0x0 |
|---|
| 13940 | #define BIF_CFG_DEV0_EPF6_PCIE_HDR_LOG0__TLP_HDR_MASK 0xFFFFFFFFL |
|---|
| 13941 | //BIF_CFG_DEV0_EPF6_PCIE_HDR_LOG1 |
|---|
| 13942 | #define BIF_CFG_DEV0_EPF6_PCIE_HDR_LOG1__TLP_HDR__SHIFT 0x0 |
|---|
| 13943 | #define BIF_CFG_DEV0_EPF6_PCIE_HDR_LOG1__TLP_HDR_MASK 0xFFFFFFFFL |
|---|
| 13944 | //BIF_CFG_DEV0_EPF6_PCIE_HDR_LOG2 |
|---|
| 13945 | #define BIF_CFG_DEV0_EPF6_PCIE_HDR_LOG2__TLP_HDR__SHIFT 0x0 |
|---|
| 13946 | #define BIF_CFG_DEV0_EPF6_PCIE_HDR_LOG2__TLP_HDR_MASK 0xFFFFFFFFL |
|---|
| 13947 | //BIF_CFG_DEV0_EPF6_PCIE_HDR_LOG3 |
|---|
| 13948 | #define BIF_CFG_DEV0_EPF6_PCIE_HDR_LOG3__TLP_HDR__SHIFT 0x0 |
|---|
| 13949 | #define BIF_CFG_DEV0_EPF6_PCIE_HDR_LOG3__TLP_HDR_MASK 0xFFFFFFFFL |
|---|
| 13950 | //BIF_CFG_DEV0_EPF6_PCIE_TLP_PREFIX_LOG0 |
|---|
| 13951 | #define BIF_CFG_DEV0_EPF6_PCIE_TLP_PREFIX_LOG0__TLP_PREFIX__SHIFT 0x0 |
|---|
| 13952 | #define BIF_CFG_DEV0_EPF6_PCIE_TLP_PREFIX_LOG0__TLP_PREFIX_MASK 0xFFFFFFFFL |
|---|
| 13953 | //BIF_CFG_DEV0_EPF6_PCIE_TLP_PREFIX_LOG1 |
|---|
| 13954 | #define BIF_CFG_DEV0_EPF6_PCIE_TLP_PREFIX_LOG1__TLP_PREFIX__SHIFT 0x0 |
|---|
| 13955 | #define BIF_CFG_DEV0_EPF6_PCIE_TLP_PREFIX_LOG1__TLP_PREFIX_MASK 0xFFFFFFFFL |
|---|
| 13956 | //BIF_CFG_DEV0_EPF6_PCIE_TLP_PREFIX_LOG2 |
|---|
| 13957 | #define BIF_CFG_DEV0_EPF6_PCIE_TLP_PREFIX_LOG2__TLP_PREFIX__SHIFT 0x0 |
|---|
| 13958 | #define BIF_CFG_DEV0_EPF6_PCIE_TLP_PREFIX_LOG2__TLP_PREFIX_MASK 0xFFFFFFFFL |
|---|
| 13959 | //BIF_CFG_DEV0_EPF6_PCIE_TLP_PREFIX_LOG3 |
|---|
| 13960 | #define BIF_CFG_DEV0_EPF6_PCIE_TLP_PREFIX_LOG3__TLP_PREFIX__SHIFT 0x0 |
|---|
| 13961 | #define BIF_CFG_DEV0_EPF6_PCIE_TLP_PREFIX_LOG3__TLP_PREFIX_MASK 0xFFFFFFFFL |
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| 13962 | //BIF_CFG_DEV0_EPF6_PCIE_BAR_ENH_CAP_LIST |
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| 13963 | #define BIF_CFG_DEV0_EPF6_PCIE_BAR_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
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| 13965 | #define BIF_CFG_DEV0_EPF6_PCIE_BAR_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
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| 13966 | #define BIF_CFG_DEV0_EPF6_PCIE_BAR_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 13967 | #define BIF_CFG_DEV0_EPF6_PCIE_BAR_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 13968 | #define BIF_CFG_DEV0_EPF6_PCIE_BAR_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
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|---|
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| 13973 | #define BIF_CFG_DEV0_EPF6_PCIE_BAR1_CNTL__BAR_INDEX__SHIFT 0x0 |
|---|
| 13974 | #define BIF_CFG_DEV0_EPF6_PCIE_BAR1_CNTL__BAR_TOTAL_NUM__SHIFT 0x5 |
|---|
| 13975 | #define BIF_CFG_DEV0_EPF6_PCIE_BAR1_CNTL__BAR_SIZE__SHIFT 0x8 |
|---|
| 13976 | #define BIF_CFG_DEV0_EPF6_PCIE_BAR1_CNTL__BAR_SIZE_SUPPORTED_UPPER__SHIFT 0x10 |
|---|
| 13977 | #define BIF_CFG_DEV0_EPF6_PCIE_BAR1_CNTL__BAR_INDEX_MASK 0x00000007L |
|---|
| 13978 | #define BIF_CFG_DEV0_EPF6_PCIE_BAR1_CNTL__BAR_TOTAL_NUM_MASK 0x000000E0L |
|---|
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|---|
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|---|
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|---|
| 13988 | #define BIF_CFG_DEV0_EPF6_PCIE_BAR2_CNTL__BAR_SIZE_SUPPORTED_UPPER__SHIFT 0x10 |
|---|
| 13989 | #define BIF_CFG_DEV0_EPF6_PCIE_BAR2_CNTL__BAR_INDEX_MASK 0x00000007L |
|---|
| 13990 | #define BIF_CFG_DEV0_EPF6_PCIE_BAR2_CNTL__BAR_TOTAL_NUM_MASK 0x000000E0L |
|---|
| 13991 | #define BIF_CFG_DEV0_EPF6_PCIE_BAR2_CNTL__BAR_SIZE_MASK 0x00003F00L |
|---|
| 13992 | #define BIF_CFG_DEV0_EPF6_PCIE_BAR2_CNTL__BAR_SIZE_SUPPORTED_UPPER_MASK 0xFFFF0000L |
|---|
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| 13994 | #define BIF_CFG_DEV0_EPF6_PCIE_BAR3_CAP__BAR_SIZE_SUPPORTED__SHIFT 0x4 |
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| 13999 | #define BIF_CFG_DEV0_EPF6_PCIE_BAR3_CNTL__BAR_SIZE__SHIFT 0x8 |
|---|
| 14000 | #define BIF_CFG_DEV0_EPF6_PCIE_BAR3_CNTL__BAR_SIZE_SUPPORTED_UPPER__SHIFT 0x10 |
|---|
| 14001 | #define BIF_CFG_DEV0_EPF6_PCIE_BAR3_CNTL__BAR_INDEX_MASK 0x00000007L |
|---|
| 14002 | #define BIF_CFG_DEV0_EPF6_PCIE_BAR3_CNTL__BAR_TOTAL_NUM_MASK 0x000000E0L |
|---|
| 14003 | #define BIF_CFG_DEV0_EPF6_PCIE_BAR3_CNTL__BAR_SIZE_MASK 0x00003F00L |
|---|
| 14004 | #define BIF_CFG_DEV0_EPF6_PCIE_BAR3_CNTL__BAR_SIZE_SUPPORTED_UPPER_MASK 0xFFFF0000L |
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| 14006 | #define BIF_CFG_DEV0_EPF6_PCIE_BAR4_CAP__BAR_SIZE_SUPPORTED__SHIFT 0x4 |
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| 14007 | #define BIF_CFG_DEV0_EPF6_PCIE_BAR4_CAP__BAR_SIZE_SUPPORTED_MASK 0xFFFFFFF0L |
|---|
| 14008 | //BIF_CFG_DEV0_EPF6_PCIE_BAR4_CNTL |
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| 14009 | #define BIF_CFG_DEV0_EPF6_PCIE_BAR4_CNTL__BAR_INDEX__SHIFT 0x0 |
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| 14010 | #define BIF_CFG_DEV0_EPF6_PCIE_BAR4_CNTL__BAR_TOTAL_NUM__SHIFT 0x5 |
|---|
| 14011 | #define BIF_CFG_DEV0_EPF6_PCIE_BAR4_CNTL__BAR_SIZE__SHIFT 0x8 |
|---|
| 14012 | #define BIF_CFG_DEV0_EPF6_PCIE_BAR4_CNTL__BAR_SIZE_SUPPORTED_UPPER__SHIFT 0x10 |
|---|
| 14013 | #define BIF_CFG_DEV0_EPF6_PCIE_BAR4_CNTL__BAR_INDEX_MASK 0x00000007L |
|---|
| 14014 | #define BIF_CFG_DEV0_EPF6_PCIE_BAR4_CNTL__BAR_TOTAL_NUM_MASK 0x000000E0L |
|---|
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|---|
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|---|
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|---|
| 14018 | #define BIF_CFG_DEV0_EPF6_PCIE_BAR5_CAP__BAR_SIZE_SUPPORTED__SHIFT 0x4 |
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| 14019 | #define BIF_CFG_DEV0_EPF6_PCIE_BAR5_CAP__BAR_SIZE_SUPPORTED_MASK 0xFFFFFFF0L |
|---|
| 14020 | //BIF_CFG_DEV0_EPF6_PCIE_BAR5_CNTL |
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| 14021 | #define BIF_CFG_DEV0_EPF6_PCIE_BAR5_CNTL__BAR_INDEX__SHIFT 0x0 |
|---|
| 14022 | #define BIF_CFG_DEV0_EPF6_PCIE_BAR5_CNTL__BAR_TOTAL_NUM__SHIFT 0x5 |
|---|
| 14023 | #define BIF_CFG_DEV0_EPF6_PCIE_BAR5_CNTL__BAR_SIZE__SHIFT 0x8 |
|---|
| 14024 | #define BIF_CFG_DEV0_EPF6_PCIE_BAR5_CNTL__BAR_SIZE_SUPPORTED_UPPER__SHIFT 0x10 |
|---|
| 14025 | #define BIF_CFG_DEV0_EPF6_PCIE_BAR5_CNTL__BAR_INDEX_MASK 0x00000007L |
|---|
| 14026 | #define BIF_CFG_DEV0_EPF6_PCIE_BAR5_CNTL__BAR_TOTAL_NUM_MASK 0x000000E0L |
|---|
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|---|
| 14028 | #define BIF_CFG_DEV0_EPF6_PCIE_BAR5_CNTL__BAR_SIZE_SUPPORTED_UPPER_MASK 0xFFFF0000L |
|---|
| 14029 | //BIF_CFG_DEV0_EPF6_PCIE_BAR6_CAP |
|---|
| 14030 | #define BIF_CFG_DEV0_EPF6_PCIE_BAR6_CAP__BAR_SIZE_SUPPORTED__SHIFT 0x4 |
|---|
| 14031 | #define BIF_CFG_DEV0_EPF6_PCIE_BAR6_CAP__BAR_SIZE_SUPPORTED_MASK 0xFFFFFFF0L |
|---|
| 14032 | //BIF_CFG_DEV0_EPF6_PCIE_BAR6_CNTL |
|---|
| 14033 | #define BIF_CFG_DEV0_EPF6_PCIE_BAR6_CNTL__BAR_INDEX__SHIFT 0x0 |
|---|
| 14034 | #define BIF_CFG_DEV0_EPF6_PCIE_BAR6_CNTL__BAR_TOTAL_NUM__SHIFT 0x5 |
|---|
| 14035 | #define BIF_CFG_DEV0_EPF6_PCIE_BAR6_CNTL__BAR_SIZE__SHIFT 0x8 |
|---|
| 14036 | #define BIF_CFG_DEV0_EPF6_PCIE_BAR6_CNTL__BAR_SIZE_SUPPORTED_UPPER__SHIFT 0x10 |
|---|
| 14037 | #define BIF_CFG_DEV0_EPF6_PCIE_BAR6_CNTL__BAR_INDEX_MASK 0x00000007L |
|---|
| 14038 | #define BIF_CFG_DEV0_EPF6_PCIE_BAR6_CNTL__BAR_TOTAL_NUM_MASK 0x000000E0L |
|---|
| 14039 | #define BIF_CFG_DEV0_EPF6_PCIE_BAR6_CNTL__BAR_SIZE_MASK 0x00003F00L |
|---|
| 14040 | #define BIF_CFG_DEV0_EPF6_PCIE_BAR6_CNTL__BAR_SIZE_SUPPORTED_UPPER_MASK 0xFFFF0000L |
|---|
| 14041 | //BIF_CFG_DEV0_EPF6_PCIE_PWR_BUDGET_ENH_CAP_LIST |
|---|
| 14042 | #define BIF_CFG_DEV0_EPF6_PCIE_PWR_BUDGET_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 14043 | #define BIF_CFG_DEV0_EPF6_PCIE_PWR_BUDGET_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 14044 | #define BIF_CFG_DEV0_EPF6_PCIE_PWR_BUDGET_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 14045 | #define BIF_CFG_DEV0_EPF6_PCIE_PWR_BUDGET_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 14046 | #define BIF_CFG_DEV0_EPF6_PCIE_PWR_BUDGET_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 14047 | #define BIF_CFG_DEV0_EPF6_PCIE_PWR_BUDGET_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 14048 | //BIF_CFG_DEV0_EPF6_PCIE_PWR_BUDGET_DATA_SELECT |
|---|
| 14049 | #define BIF_CFG_DEV0_EPF6_PCIE_PWR_BUDGET_DATA_SELECT__DATA_SELECT__SHIFT 0x0 |
|---|
| 14050 | #define BIF_CFG_DEV0_EPF6_PCIE_PWR_BUDGET_DATA_SELECT__DATA_SELECT_MASK 0xFFL |
|---|
| 14051 | //BIF_CFG_DEV0_EPF6_PCIE_PWR_BUDGET_DATA |
|---|
| 14052 | #define BIF_CFG_DEV0_EPF6_PCIE_PWR_BUDGET_DATA__BASE_POWER__SHIFT 0x0 |
|---|
| 14053 | #define BIF_CFG_DEV0_EPF6_PCIE_PWR_BUDGET_DATA__DATA_SCALE__SHIFT 0x8 |
|---|
| 14054 | #define BIF_CFG_DEV0_EPF6_PCIE_PWR_BUDGET_DATA__PM_SUB_STATE__SHIFT 0xa |
|---|
| 14055 | #define BIF_CFG_DEV0_EPF6_PCIE_PWR_BUDGET_DATA__PM_STATE__SHIFT 0xd |
|---|
| 14056 | #define BIF_CFG_DEV0_EPF6_PCIE_PWR_BUDGET_DATA__TYPE__SHIFT 0xf |
|---|
| 14057 | #define BIF_CFG_DEV0_EPF6_PCIE_PWR_BUDGET_DATA__POWER_RAIL__SHIFT 0x12 |
|---|
| 14058 | #define BIF_CFG_DEV0_EPF6_PCIE_PWR_BUDGET_DATA__BASE_POWER_MASK 0x000000FFL |
|---|
| 14059 | #define BIF_CFG_DEV0_EPF6_PCIE_PWR_BUDGET_DATA__DATA_SCALE_MASK 0x00000300L |
|---|
| 14060 | #define BIF_CFG_DEV0_EPF6_PCIE_PWR_BUDGET_DATA__PM_SUB_STATE_MASK 0x00001C00L |
|---|
| 14061 | #define BIF_CFG_DEV0_EPF6_PCIE_PWR_BUDGET_DATA__PM_STATE_MASK 0x00006000L |
|---|
| 14062 | #define BIF_CFG_DEV0_EPF6_PCIE_PWR_BUDGET_DATA__TYPE_MASK 0x00038000L |
|---|
| 14063 | #define BIF_CFG_DEV0_EPF6_PCIE_PWR_BUDGET_DATA__POWER_RAIL_MASK 0x001C0000L |
|---|
| 14064 | //BIF_CFG_DEV0_EPF6_PCIE_PWR_BUDGET_CAP |
|---|
| 14065 | #define BIF_CFG_DEV0_EPF6_PCIE_PWR_BUDGET_CAP__SYSTEM_ALLOCATED__SHIFT 0x0 |
|---|
| 14066 | #define BIF_CFG_DEV0_EPF6_PCIE_PWR_BUDGET_CAP__SYSTEM_ALLOCATED_MASK 0x01L |
|---|
| 14067 | //BIF_CFG_DEV0_EPF6_PCIE_DPA_ENH_CAP_LIST |
|---|
| 14068 | #define BIF_CFG_DEV0_EPF6_PCIE_DPA_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 14069 | #define BIF_CFG_DEV0_EPF6_PCIE_DPA_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 14070 | #define BIF_CFG_DEV0_EPF6_PCIE_DPA_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 14071 | #define BIF_CFG_DEV0_EPF6_PCIE_DPA_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 14072 | #define BIF_CFG_DEV0_EPF6_PCIE_DPA_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 14073 | #define BIF_CFG_DEV0_EPF6_PCIE_DPA_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 14074 | //BIF_CFG_DEV0_EPF6_PCIE_DPA_CAP |
|---|
| 14075 | #define BIF_CFG_DEV0_EPF6_PCIE_DPA_CAP__SUBSTATE_MAX__SHIFT 0x0 |
|---|
| 14076 | #define BIF_CFG_DEV0_EPF6_PCIE_DPA_CAP__TRANS_LAT_UNIT__SHIFT 0x8 |
|---|
| 14077 | #define BIF_CFG_DEV0_EPF6_PCIE_DPA_CAP__PWR_ALLOC_SCALE__SHIFT 0xc |
|---|
| 14078 | #define BIF_CFG_DEV0_EPF6_PCIE_DPA_CAP__TRANS_LAT_VAL_0__SHIFT 0x10 |
|---|
| 14079 | #define BIF_CFG_DEV0_EPF6_PCIE_DPA_CAP__TRANS_LAT_VAL_1__SHIFT 0x18 |
|---|
| 14080 | #define BIF_CFG_DEV0_EPF6_PCIE_DPA_CAP__SUBSTATE_MAX_MASK 0x0000001FL |
|---|
| 14081 | #define BIF_CFG_DEV0_EPF6_PCIE_DPA_CAP__TRANS_LAT_UNIT_MASK 0x00000300L |
|---|
| 14082 | #define BIF_CFG_DEV0_EPF6_PCIE_DPA_CAP__PWR_ALLOC_SCALE_MASK 0x00003000L |
|---|
| 14083 | #define BIF_CFG_DEV0_EPF6_PCIE_DPA_CAP__TRANS_LAT_VAL_0_MASK 0x00FF0000L |
|---|
| 14084 | #define BIF_CFG_DEV0_EPF6_PCIE_DPA_CAP__TRANS_LAT_VAL_1_MASK 0xFF000000L |
|---|
| 14085 | //BIF_CFG_DEV0_EPF6_PCIE_DPA_LATENCY_INDICATOR |
|---|
| 14086 | #define BIF_CFG_DEV0_EPF6_PCIE_DPA_LATENCY_INDICATOR__TRANS_LAT_INDICATOR_BITS__SHIFT 0x0 |
|---|
| 14087 | #define BIF_CFG_DEV0_EPF6_PCIE_DPA_LATENCY_INDICATOR__TRANS_LAT_INDICATOR_BITS_MASK 0x000000FFL |
|---|
| 14088 | //BIF_CFG_DEV0_EPF6_PCIE_DPA_STATUS |
|---|
| 14089 | #define BIF_CFG_DEV0_EPF6_PCIE_DPA_STATUS__SUBSTATE_STATUS__SHIFT 0x0 |
|---|
| 14090 | #define BIF_CFG_DEV0_EPF6_PCIE_DPA_STATUS__SUBSTATE_CNTL_ENABLED__SHIFT 0x8 |
|---|
| 14091 | #define BIF_CFG_DEV0_EPF6_PCIE_DPA_STATUS__SUBSTATE_STATUS_MASK 0x001FL |
|---|
| 14092 | #define BIF_CFG_DEV0_EPF6_PCIE_DPA_STATUS__SUBSTATE_CNTL_ENABLED_MASK 0x0100L |
|---|
| 14093 | //BIF_CFG_DEV0_EPF6_PCIE_DPA_CNTL |
|---|
| 14094 | #define BIF_CFG_DEV0_EPF6_PCIE_DPA_CNTL__SUBSTATE_CNTL__SHIFT 0x0 |
|---|
| 14095 | #define BIF_CFG_DEV0_EPF6_PCIE_DPA_CNTL__SUBSTATE_CNTL_MASK 0x001FL |
|---|
| 14096 | //BIF_CFG_DEV0_EPF6_PCIE_DPA_SUBSTATE_PWR_ALLOC_0 |
|---|
| 14097 | #define BIF_CFG_DEV0_EPF6_PCIE_DPA_SUBSTATE_PWR_ALLOC_0__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 14098 | #define BIF_CFG_DEV0_EPF6_PCIE_DPA_SUBSTATE_PWR_ALLOC_0__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 14099 | //BIF_CFG_DEV0_EPF6_PCIE_DPA_SUBSTATE_PWR_ALLOC_1 |
|---|
| 14100 | #define BIF_CFG_DEV0_EPF6_PCIE_DPA_SUBSTATE_PWR_ALLOC_1__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 14101 | #define BIF_CFG_DEV0_EPF6_PCIE_DPA_SUBSTATE_PWR_ALLOC_1__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 14102 | //BIF_CFG_DEV0_EPF6_PCIE_DPA_SUBSTATE_PWR_ALLOC_2 |
|---|
| 14103 | #define BIF_CFG_DEV0_EPF6_PCIE_DPA_SUBSTATE_PWR_ALLOC_2__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 14104 | #define BIF_CFG_DEV0_EPF6_PCIE_DPA_SUBSTATE_PWR_ALLOC_2__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 14105 | //BIF_CFG_DEV0_EPF6_PCIE_DPA_SUBSTATE_PWR_ALLOC_3 |
|---|
| 14106 | #define BIF_CFG_DEV0_EPF6_PCIE_DPA_SUBSTATE_PWR_ALLOC_3__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 14107 | #define BIF_CFG_DEV0_EPF6_PCIE_DPA_SUBSTATE_PWR_ALLOC_3__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 14108 | //BIF_CFG_DEV0_EPF6_PCIE_DPA_SUBSTATE_PWR_ALLOC_4 |
|---|
| 14109 | #define BIF_CFG_DEV0_EPF6_PCIE_DPA_SUBSTATE_PWR_ALLOC_4__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 14110 | #define BIF_CFG_DEV0_EPF6_PCIE_DPA_SUBSTATE_PWR_ALLOC_4__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 14111 | //BIF_CFG_DEV0_EPF6_PCIE_DPA_SUBSTATE_PWR_ALLOC_5 |
|---|
| 14112 | #define BIF_CFG_DEV0_EPF6_PCIE_DPA_SUBSTATE_PWR_ALLOC_5__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 14113 | #define BIF_CFG_DEV0_EPF6_PCIE_DPA_SUBSTATE_PWR_ALLOC_5__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 14114 | //BIF_CFG_DEV0_EPF6_PCIE_DPA_SUBSTATE_PWR_ALLOC_6 |
|---|
| 14115 | #define BIF_CFG_DEV0_EPF6_PCIE_DPA_SUBSTATE_PWR_ALLOC_6__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 14116 | #define BIF_CFG_DEV0_EPF6_PCIE_DPA_SUBSTATE_PWR_ALLOC_6__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 14117 | //BIF_CFG_DEV0_EPF6_PCIE_DPA_SUBSTATE_PWR_ALLOC_7 |
|---|
| 14118 | #define BIF_CFG_DEV0_EPF6_PCIE_DPA_SUBSTATE_PWR_ALLOC_7__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 14119 | #define BIF_CFG_DEV0_EPF6_PCIE_DPA_SUBSTATE_PWR_ALLOC_7__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 14120 | //BIF_CFG_DEV0_EPF6_PCIE_ACS_ENH_CAP_LIST |
|---|
| 14121 | #define BIF_CFG_DEV0_EPF6_PCIE_ACS_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 14122 | #define BIF_CFG_DEV0_EPF6_PCIE_ACS_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 14123 | #define BIF_CFG_DEV0_EPF6_PCIE_ACS_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 14124 | #define BIF_CFG_DEV0_EPF6_PCIE_ACS_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 14125 | #define BIF_CFG_DEV0_EPF6_PCIE_ACS_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 14126 | #define BIF_CFG_DEV0_EPF6_PCIE_ACS_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 14127 | //BIF_CFG_DEV0_EPF6_PCIE_ACS_CAP |
|---|
| 14128 | #define BIF_CFG_DEV0_EPF6_PCIE_ACS_CAP__SOURCE_VALIDATION__SHIFT 0x0 |
|---|
| 14129 | #define BIF_CFG_DEV0_EPF6_PCIE_ACS_CAP__TRANSLATION_BLOCKING__SHIFT 0x1 |
|---|
| 14130 | #define BIF_CFG_DEV0_EPF6_PCIE_ACS_CAP__P2P_REQUEST_REDIRECT__SHIFT 0x2 |
|---|
| 14131 | #define BIF_CFG_DEV0_EPF6_PCIE_ACS_CAP__P2P_COMPLETION_REDIRECT__SHIFT 0x3 |
|---|
| 14132 | #define BIF_CFG_DEV0_EPF6_PCIE_ACS_CAP__UPSTREAM_FORWARDING__SHIFT 0x4 |
|---|
| 14133 | #define BIF_CFG_DEV0_EPF6_PCIE_ACS_CAP__P2P_EGRESS_CONTROL__SHIFT 0x5 |
|---|
| 14134 | #define BIF_CFG_DEV0_EPF6_PCIE_ACS_CAP__DIRECT_TRANSLATED_P2P__SHIFT 0x6 |
|---|
| 14135 | #define BIF_CFG_DEV0_EPF6_PCIE_ACS_CAP__EGRESS_CONTROL_VECTOR_SIZE__SHIFT 0x8 |
|---|
| 14136 | #define BIF_CFG_DEV0_EPF6_PCIE_ACS_CAP__SOURCE_VALIDATION_MASK 0x0001L |
|---|
| 14137 | #define BIF_CFG_DEV0_EPF6_PCIE_ACS_CAP__TRANSLATION_BLOCKING_MASK 0x0002L |
|---|
| 14138 | #define BIF_CFG_DEV0_EPF6_PCIE_ACS_CAP__P2P_REQUEST_REDIRECT_MASK 0x0004L |
|---|
| 14139 | #define BIF_CFG_DEV0_EPF6_PCIE_ACS_CAP__P2P_COMPLETION_REDIRECT_MASK 0x0008L |
|---|
| 14140 | #define BIF_CFG_DEV0_EPF6_PCIE_ACS_CAP__UPSTREAM_FORWARDING_MASK 0x0010L |
|---|
| 14141 | #define BIF_CFG_DEV0_EPF6_PCIE_ACS_CAP__P2P_EGRESS_CONTROL_MASK 0x0020L |
|---|
| 14142 | #define BIF_CFG_DEV0_EPF6_PCIE_ACS_CAP__DIRECT_TRANSLATED_P2P_MASK 0x0040L |
|---|
| 14143 | #define BIF_CFG_DEV0_EPF6_PCIE_ACS_CAP__EGRESS_CONTROL_VECTOR_SIZE_MASK 0xFF00L |
|---|
| 14144 | //BIF_CFG_DEV0_EPF6_PCIE_ACS_CNTL |
|---|
| 14145 | #define BIF_CFG_DEV0_EPF6_PCIE_ACS_CNTL__SOURCE_VALIDATION_EN__SHIFT 0x0 |
|---|
| 14146 | #define BIF_CFG_DEV0_EPF6_PCIE_ACS_CNTL__TRANSLATION_BLOCKING_EN__SHIFT 0x1 |
|---|
| 14147 | #define BIF_CFG_DEV0_EPF6_PCIE_ACS_CNTL__P2P_REQUEST_REDIRECT_EN__SHIFT 0x2 |
|---|
| 14148 | #define BIF_CFG_DEV0_EPF6_PCIE_ACS_CNTL__P2P_COMPLETION_REDIRECT_EN__SHIFT 0x3 |
|---|
| 14149 | #define BIF_CFG_DEV0_EPF6_PCIE_ACS_CNTL__UPSTREAM_FORWARDING_EN__SHIFT 0x4 |
|---|
| 14150 | #define BIF_CFG_DEV0_EPF6_PCIE_ACS_CNTL__P2P_EGRESS_CONTROL_EN__SHIFT 0x5 |
|---|
| 14151 | #define BIF_CFG_DEV0_EPF6_PCIE_ACS_CNTL__DIRECT_TRANSLATED_P2P_EN__SHIFT 0x6 |
|---|
| 14152 | #define BIF_CFG_DEV0_EPF6_PCIE_ACS_CNTL__SOURCE_VALIDATION_EN_MASK 0x0001L |
|---|
| 14153 | #define BIF_CFG_DEV0_EPF6_PCIE_ACS_CNTL__TRANSLATION_BLOCKING_EN_MASK 0x0002L |
|---|
| 14154 | #define BIF_CFG_DEV0_EPF6_PCIE_ACS_CNTL__P2P_REQUEST_REDIRECT_EN_MASK 0x0004L |
|---|
| 14155 | #define BIF_CFG_DEV0_EPF6_PCIE_ACS_CNTL__P2P_COMPLETION_REDIRECT_EN_MASK 0x0008L |
|---|
| 14156 | #define BIF_CFG_DEV0_EPF6_PCIE_ACS_CNTL__UPSTREAM_FORWARDING_EN_MASK 0x0010L |
|---|
| 14157 | #define BIF_CFG_DEV0_EPF6_PCIE_ACS_CNTL__P2P_EGRESS_CONTROL_EN_MASK 0x0020L |
|---|
| 14158 | #define BIF_CFG_DEV0_EPF6_PCIE_ACS_CNTL__DIRECT_TRANSLATED_P2P_EN_MASK 0x0040L |
|---|
| 14159 | //BIF_CFG_DEV0_EPF6_PCIE_PASID_ENH_CAP_LIST |
|---|
| 14160 | #define BIF_CFG_DEV0_EPF6_PCIE_PASID_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 14161 | #define BIF_CFG_DEV0_EPF6_PCIE_PASID_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 14162 | #define BIF_CFG_DEV0_EPF6_PCIE_PASID_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 14163 | #define BIF_CFG_DEV0_EPF6_PCIE_PASID_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 14164 | #define BIF_CFG_DEV0_EPF6_PCIE_PASID_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 14165 | #define BIF_CFG_DEV0_EPF6_PCIE_PASID_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 14166 | //BIF_CFG_DEV0_EPF6_PCIE_PASID_CAP |
|---|
| 14167 | #define BIF_CFG_DEV0_EPF6_PCIE_PASID_CAP__PASID_EXE_PERMISSION_SUPPORTED__SHIFT 0x1 |
|---|
| 14168 | #define BIF_CFG_DEV0_EPF6_PCIE_PASID_CAP__PASID_PRIV_MODE_SUPPORTED__SHIFT 0x2 |
|---|
| 14169 | #define BIF_CFG_DEV0_EPF6_PCIE_PASID_CAP__MAX_PASID_WIDTH__SHIFT 0x8 |
|---|
| 14170 | #define BIF_CFG_DEV0_EPF6_PCIE_PASID_CAP__PASID_EXE_PERMISSION_SUPPORTED_MASK 0x0002L |
|---|
| 14171 | #define BIF_CFG_DEV0_EPF6_PCIE_PASID_CAP__PASID_PRIV_MODE_SUPPORTED_MASK 0x0004L |
|---|
| 14172 | #define BIF_CFG_DEV0_EPF6_PCIE_PASID_CAP__MAX_PASID_WIDTH_MASK 0x1F00L |
|---|
| 14173 | //BIF_CFG_DEV0_EPF6_PCIE_PASID_CNTL |
|---|
| 14174 | #define BIF_CFG_DEV0_EPF6_PCIE_PASID_CNTL__PASID_ENABLE__SHIFT 0x0 |
|---|
| 14175 | #define BIF_CFG_DEV0_EPF6_PCIE_PASID_CNTL__PASID_EXE_PERMISSION_ENABLE__SHIFT 0x1 |
|---|
| 14176 | #define BIF_CFG_DEV0_EPF6_PCIE_PASID_CNTL__PASID_PRIV_MODE_SUPPORTED_ENABLE__SHIFT 0x2 |
|---|
| 14177 | #define BIF_CFG_DEV0_EPF6_PCIE_PASID_CNTL__PASID_ENABLE_MASK 0x0001L |
|---|
| 14178 | #define BIF_CFG_DEV0_EPF6_PCIE_PASID_CNTL__PASID_EXE_PERMISSION_ENABLE_MASK 0x0002L |
|---|
| 14179 | #define BIF_CFG_DEV0_EPF6_PCIE_PASID_CNTL__PASID_PRIV_MODE_SUPPORTED_ENABLE_MASK 0x0004L |
|---|
| 14180 | //BIF_CFG_DEV0_EPF6_PCIE_ARI_ENH_CAP_LIST |
|---|
| 14181 | #define BIF_CFG_DEV0_EPF6_PCIE_ARI_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 14182 | #define BIF_CFG_DEV0_EPF6_PCIE_ARI_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 14183 | #define BIF_CFG_DEV0_EPF6_PCIE_ARI_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 14184 | #define BIF_CFG_DEV0_EPF6_PCIE_ARI_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 14185 | #define BIF_CFG_DEV0_EPF6_PCIE_ARI_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 14186 | #define BIF_CFG_DEV0_EPF6_PCIE_ARI_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 14187 | //BIF_CFG_DEV0_EPF6_PCIE_ARI_CAP |
|---|
| 14188 | #define BIF_CFG_DEV0_EPF6_PCIE_ARI_CAP__ARI_MFVC_FUNC_GROUPS_CAP__SHIFT 0x0 |
|---|
| 14189 | #define BIF_CFG_DEV0_EPF6_PCIE_ARI_CAP__ARI_ACS_FUNC_GROUPS_CAP__SHIFT 0x1 |
|---|
| 14190 | #define BIF_CFG_DEV0_EPF6_PCIE_ARI_CAP__ARI_NEXT_FUNC_NUM__SHIFT 0x8 |
|---|
| 14191 | #define BIF_CFG_DEV0_EPF6_PCIE_ARI_CAP__ARI_MFVC_FUNC_GROUPS_CAP_MASK 0x0001L |
|---|
| 14192 | #define BIF_CFG_DEV0_EPF6_PCIE_ARI_CAP__ARI_ACS_FUNC_GROUPS_CAP_MASK 0x0002L |
|---|
| 14193 | #define BIF_CFG_DEV0_EPF6_PCIE_ARI_CAP__ARI_NEXT_FUNC_NUM_MASK 0xFF00L |
|---|
| 14194 | //BIF_CFG_DEV0_EPF6_PCIE_ARI_CNTL |
|---|
| 14195 | #define BIF_CFG_DEV0_EPF6_PCIE_ARI_CNTL__ARI_MFVC_FUNC_GROUPS_EN__SHIFT 0x0 |
|---|
| 14196 | #define BIF_CFG_DEV0_EPF6_PCIE_ARI_CNTL__ARI_ACS_FUNC_GROUPS_EN__SHIFT 0x1 |
|---|
| 14197 | #define BIF_CFG_DEV0_EPF6_PCIE_ARI_CNTL__ARI_FUNCTION_GROUP__SHIFT 0x4 |
|---|
| 14198 | #define BIF_CFG_DEV0_EPF6_PCIE_ARI_CNTL__ARI_MFVC_FUNC_GROUPS_EN_MASK 0x0001L |
|---|
| 14199 | #define BIF_CFG_DEV0_EPF6_PCIE_ARI_CNTL__ARI_ACS_FUNC_GROUPS_EN_MASK 0x0002L |
|---|
| 14200 | #define BIF_CFG_DEV0_EPF6_PCIE_ARI_CNTL__ARI_FUNCTION_GROUP_MASK 0x0070L |
|---|
| 14201 | |
|---|
| 14202 | |
|---|
| 14203 | // addressBlock: nbio_nbif0_bif_cfg_dev0_epf7_bifcfgdecp |
|---|
| 14204 | //BIF_CFG_DEV0_EPF7_VENDOR_ID |
|---|
| 14205 | #define BIF_CFG_DEV0_EPF7_VENDOR_ID__VENDOR_ID__SHIFT 0x0 |
|---|
| 14206 | #define BIF_CFG_DEV0_EPF7_VENDOR_ID__VENDOR_ID_MASK 0xFFFFL |
|---|
| 14207 | //BIF_CFG_DEV0_EPF7_DEVICE_ID |
|---|
| 14208 | #define BIF_CFG_DEV0_EPF7_DEVICE_ID__DEVICE_ID__SHIFT 0x0 |
|---|
| 14209 | #define BIF_CFG_DEV0_EPF7_DEVICE_ID__DEVICE_ID_MASK 0xFFFFL |
|---|
| 14210 | //BIF_CFG_DEV0_EPF7_COMMAND |
|---|
| 14211 | #define BIF_CFG_DEV0_EPF7_COMMAND__IO_ACCESS_EN__SHIFT 0x0 |
|---|
| 14212 | #define BIF_CFG_DEV0_EPF7_COMMAND__MEM_ACCESS_EN__SHIFT 0x1 |
|---|
| 14213 | #define BIF_CFG_DEV0_EPF7_COMMAND__BUS_MASTER_EN__SHIFT 0x2 |
|---|
| 14214 | #define BIF_CFG_DEV0_EPF7_COMMAND__SPECIAL_CYCLE_EN__SHIFT 0x3 |
|---|
| 14215 | #define BIF_CFG_DEV0_EPF7_COMMAND__MEM_WRITE_INVALIDATE_EN__SHIFT 0x4 |
|---|
| 14216 | #define BIF_CFG_DEV0_EPF7_COMMAND__PAL_SNOOP_EN__SHIFT 0x5 |
|---|
| 14217 | #define BIF_CFG_DEV0_EPF7_COMMAND__PARITY_ERROR_RESPONSE__SHIFT 0x6 |
|---|
| 14218 | #define BIF_CFG_DEV0_EPF7_COMMAND__AD_STEPPING__SHIFT 0x7 |
|---|
| 14219 | #define BIF_CFG_DEV0_EPF7_COMMAND__SERR_EN__SHIFT 0x8 |
|---|
| 14220 | #define BIF_CFG_DEV0_EPF7_COMMAND__FAST_B2B_EN__SHIFT 0x9 |
|---|
| 14221 | #define BIF_CFG_DEV0_EPF7_COMMAND__INT_DIS__SHIFT 0xa |
|---|
| 14222 | #define BIF_CFG_DEV0_EPF7_COMMAND__IO_ACCESS_EN_MASK 0x0001L |
|---|
| 14223 | #define BIF_CFG_DEV0_EPF7_COMMAND__MEM_ACCESS_EN_MASK 0x0002L |
|---|
| 14224 | #define BIF_CFG_DEV0_EPF7_COMMAND__BUS_MASTER_EN_MASK 0x0004L |
|---|
| 14225 | #define BIF_CFG_DEV0_EPF7_COMMAND__SPECIAL_CYCLE_EN_MASK 0x0008L |
|---|
| 14226 | #define BIF_CFG_DEV0_EPF7_COMMAND__MEM_WRITE_INVALIDATE_EN_MASK 0x0010L |
|---|
| 14227 | #define BIF_CFG_DEV0_EPF7_COMMAND__PAL_SNOOP_EN_MASK 0x0020L |
|---|
| 14228 | #define BIF_CFG_DEV0_EPF7_COMMAND__PARITY_ERROR_RESPONSE_MASK 0x0040L |
|---|
| 14229 | #define BIF_CFG_DEV0_EPF7_COMMAND__AD_STEPPING_MASK 0x0080L |
|---|
| 14230 | #define BIF_CFG_DEV0_EPF7_COMMAND__SERR_EN_MASK 0x0100L |
|---|
| 14231 | #define BIF_CFG_DEV0_EPF7_COMMAND__FAST_B2B_EN_MASK 0x0200L |
|---|
| 14232 | #define BIF_CFG_DEV0_EPF7_COMMAND__INT_DIS_MASK 0x0400L |
|---|
| 14233 | //BIF_CFG_DEV0_EPF7_REVISION_ID |
|---|
| 14234 | #define BIF_CFG_DEV0_EPF7_REVISION_ID__MINOR_REV_ID__SHIFT 0x0 |
|---|
| 14235 | #define BIF_CFG_DEV0_EPF7_REVISION_ID__MAJOR_REV_ID__SHIFT 0x4 |
|---|
| 14236 | #define BIF_CFG_DEV0_EPF7_REVISION_ID__MINOR_REV_ID_MASK 0x0FL |
|---|
| 14237 | #define BIF_CFG_DEV0_EPF7_REVISION_ID__MAJOR_REV_ID_MASK 0xF0L |
|---|
| 14238 | //BIF_CFG_DEV0_EPF7_PROG_INTERFACE |
|---|
| 14239 | #define BIF_CFG_DEV0_EPF7_PROG_INTERFACE__PROG_INTERFACE__SHIFT 0x0 |
|---|
| 14240 | #define BIF_CFG_DEV0_EPF7_PROG_INTERFACE__PROG_INTERFACE_MASK 0xFFL |
|---|
| 14241 | //BIF_CFG_DEV0_EPF7_SUB_CLASS |
|---|
| 14242 | #define BIF_CFG_DEV0_EPF7_SUB_CLASS__SUB_CLASS__SHIFT 0x0 |
|---|
| 14243 | #define BIF_CFG_DEV0_EPF7_SUB_CLASS__SUB_CLASS_MASK 0xFFL |
|---|
| 14244 | //BIF_CFG_DEV0_EPF7_BASE_CLASS |
|---|
| 14245 | #define BIF_CFG_DEV0_EPF7_BASE_CLASS__BASE_CLASS__SHIFT 0x0 |
|---|
| 14246 | #define BIF_CFG_DEV0_EPF7_BASE_CLASS__BASE_CLASS_MASK 0xFFL |
|---|
| 14247 | //BIF_CFG_DEV0_EPF7_CACHE_LINE |
|---|
| 14248 | #define BIF_CFG_DEV0_EPF7_CACHE_LINE__CACHE_LINE_SIZE__SHIFT 0x0 |
|---|
| 14249 | #define BIF_CFG_DEV0_EPF7_CACHE_LINE__CACHE_LINE_SIZE_MASK 0xFFL |
|---|
| 14250 | //BIF_CFG_DEV0_EPF7_LATENCY |
|---|
| 14251 | #define BIF_CFG_DEV0_EPF7_LATENCY__LATENCY_TIMER__SHIFT 0x0 |
|---|
| 14252 | #define BIF_CFG_DEV0_EPF7_LATENCY__LATENCY_TIMER_MASK 0xFFL |
|---|
| 14253 | //BIF_CFG_DEV0_EPF7_HEADER |
|---|
| 14254 | #define 0x0 |
|---|
| 14255 | #define 0x7 |
|---|
| 14256 | #define 0x7FL |
|---|
| 14257 | #define 0x80L |
|---|
| 14258 | //BIF_CFG_DEV0_EPF7_BIST |
|---|
| 14259 | #define BIF_CFG_DEV0_EPF7_BIST__BIST_COMP__SHIFT 0x0 |
|---|
| 14260 | #define BIF_CFG_DEV0_EPF7_BIST__BIST_STRT__SHIFT 0x6 |
|---|
| 14261 | #define BIF_CFG_DEV0_EPF7_BIST__BIST_CAP__SHIFT 0x7 |
|---|
| 14262 | #define BIF_CFG_DEV0_EPF7_BIST__BIST_COMP_MASK 0x0FL |
|---|
| 14263 | #define BIF_CFG_DEV0_EPF7_BIST__BIST_STRT_MASK 0x40L |
|---|
| 14264 | #define BIF_CFG_DEV0_EPF7_BIST__BIST_CAP_MASK 0x80L |
|---|
| 14265 | //BIF_CFG_DEV0_EPF7_BASE_ADDR_1 |
|---|
| 14266 | #define BIF_CFG_DEV0_EPF7_BASE_ADDR_1__BASE_ADDR__SHIFT 0x0 |
|---|
| 14267 | #define BIF_CFG_DEV0_EPF7_BASE_ADDR_1__BASE_ADDR_MASK 0xFFFFFFFFL |
|---|
| 14268 | //BIF_CFG_DEV0_EPF7_BASE_ADDR_2 |
|---|
| 14269 | #define BIF_CFG_DEV0_EPF7_BASE_ADDR_2__BASE_ADDR__SHIFT 0x0 |
|---|
| 14270 | #define BIF_CFG_DEV0_EPF7_BASE_ADDR_2__BASE_ADDR_MASK 0xFFFFFFFFL |
|---|
| 14271 | //BIF_CFG_DEV0_EPF7_BASE_ADDR_3 |
|---|
| 14272 | #define BIF_CFG_DEV0_EPF7_BASE_ADDR_3__BASE_ADDR__SHIFT 0x0 |
|---|
| 14273 | #define BIF_CFG_DEV0_EPF7_BASE_ADDR_3__BASE_ADDR_MASK 0xFFFFFFFFL |
|---|
| 14274 | //BIF_CFG_DEV0_EPF7_BASE_ADDR_4 |
|---|
| 14275 | #define BIF_CFG_DEV0_EPF7_BASE_ADDR_4__BASE_ADDR__SHIFT 0x0 |
|---|
| 14276 | #define BIF_CFG_DEV0_EPF7_BASE_ADDR_4__BASE_ADDR_MASK 0xFFFFFFFFL |
|---|
| 14277 | //BIF_CFG_DEV0_EPF7_BASE_ADDR_5 |
|---|
| 14278 | #define BIF_CFG_DEV0_EPF7_BASE_ADDR_5__BASE_ADDR__SHIFT 0x0 |
|---|
| 14279 | #define BIF_CFG_DEV0_EPF7_BASE_ADDR_5__BASE_ADDR_MASK 0xFFFFFFFFL |
|---|
| 14280 | //BIF_CFG_DEV0_EPF7_BASE_ADDR_6 |
|---|
| 14281 | #define BIF_CFG_DEV0_EPF7_BASE_ADDR_6__BASE_ADDR__SHIFT 0x0 |
|---|
| 14282 | #define BIF_CFG_DEV0_EPF7_BASE_ADDR_6__BASE_ADDR_MASK 0xFFFFFFFFL |
|---|
| 14283 | //BIF_CFG_DEV0_EPF7_ADAPTER_ID |
|---|
| 14284 | #define BIF_CFG_DEV0_EPF7_ADAPTER_ID__SUBSYSTEM_VENDOR_ID__SHIFT 0x0 |
|---|
| 14285 | #define BIF_CFG_DEV0_EPF7_ADAPTER_ID__SUBSYSTEM_ID__SHIFT 0x10 |
|---|
| 14286 | #define BIF_CFG_DEV0_EPF7_ADAPTER_ID__SUBSYSTEM_VENDOR_ID_MASK 0x0000FFFFL |
|---|
| 14287 | #define BIF_CFG_DEV0_EPF7_ADAPTER_ID__SUBSYSTEM_ID_MASK 0xFFFF0000L |
|---|
| 14288 | //BIF_CFG_DEV0_EPF7_ROM_BASE_ADDR |
|---|
| 14289 | #define BIF_CFG_DEV0_EPF7_ROM_BASE_ADDR__BASE_ADDR__SHIFT 0x0 |
|---|
| 14290 | #define BIF_CFG_DEV0_EPF7_ROM_BASE_ADDR__BASE_ADDR_MASK 0xFFFFFFFFL |
|---|
| 14291 | //BIF_CFG_DEV0_EPF7_CAP_PTR |
|---|
| 14292 | #define BIF_CFG_DEV0_EPF7_CAP_PTR__CAP_PTR__SHIFT 0x0 |
|---|
| 14293 | #define BIF_CFG_DEV0_EPF7_CAP_PTR__CAP_PTR_MASK 0xFFL |
|---|
| 14294 | //BIF_CFG_DEV0_EPF7_INTERRUPT_LINE |
|---|
| 14295 | #define BIF_CFG_DEV0_EPF7_INTERRUPT_LINE__INTERRUPT_LINE__SHIFT 0x0 |
|---|
| 14296 | #define BIF_CFG_DEV0_EPF7_INTERRUPT_LINE__INTERRUPT_LINE_MASK 0xFFL |
|---|
| 14297 | //BIF_CFG_DEV0_EPF7_INTERRUPT_PIN |
|---|
| 14298 | #define BIF_CFG_DEV0_EPF7_INTERRUPT_PIN__INTERRUPT_PIN__SHIFT 0x0 |
|---|
| 14299 | #define BIF_CFG_DEV0_EPF7_INTERRUPT_PIN__INTERRUPT_PIN_MASK 0xFFL |
|---|
| 14300 | //BIF_CFG_DEV0_EPF7_MIN_GRANT |
|---|
| 14301 | #define BIF_CFG_DEV0_EPF7_MIN_GRANT__MIN_GNT__SHIFT 0x0 |
|---|
| 14302 | #define BIF_CFG_DEV0_EPF7_MIN_GRANT__MIN_GNT_MASK 0xFFL |
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| 14351 | //BIF_CFG_DEV0_EPF7_DEVICE_CAP |
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| 14361 | #define BIF_CFG_DEV0_EPF7_DEVICE_CAP__MAX_PAYLOAD_SUPPORT_MASK 0x00000007L |
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| 14362 | #define BIF_CFG_DEV0_EPF7_DEVICE_CAP__PHANTOM_FUNC_MASK 0x00000018L |
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| 14363 | #define BIF_CFG_DEV0_EPF7_DEVICE_CAP__EXTENDED_TAG_MASK 0x00000020L |
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| 14364 | #define BIF_CFG_DEV0_EPF7_DEVICE_CAP__L0S_ACCEPTABLE_LATENCY_MASK 0x000001C0L |
|---|
| 14365 | #define BIF_CFG_DEV0_EPF7_DEVICE_CAP__L1_ACCEPTABLE_LATENCY_MASK 0x00000E00L |
|---|
| 14366 | #define BIF_CFG_DEV0_EPF7_DEVICE_CAP__ROLE_BASED_ERR_REPORTING_MASK 0x00008000L |
|---|
| 14367 | #define BIF_CFG_DEV0_EPF7_DEVICE_CAP__CAPTURED_SLOT_POWER_LIMIT_MASK 0x03FC0000L |
|---|
| 14368 | #define BIF_CFG_DEV0_EPF7_DEVICE_CAP__CAPTURED_SLOT_POWER_SCALE_MASK 0x0C000000L |
|---|
| 14369 | #define BIF_CFG_DEV0_EPF7_DEVICE_CAP__FLR_CAPABLE_MASK 0x10000000L |
|---|
| 14370 | //BIF_CFG_DEV0_EPF7_DEVICE_CNTL |
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|---|
| 14374 | #define BIF_CFG_DEV0_EPF7_DEVICE_CNTL__USR_REPORT_EN__SHIFT 0x3 |
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| 14375 | #define BIF_CFG_DEV0_EPF7_DEVICE_CNTL__RELAXED_ORD_EN__SHIFT 0x4 |
|---|
| 14376 | #define BIF_CFG_DEV0_EPF7_DEVICE_CNTL__MAX_PAYLOAD_SIZE__SHIFT 0x5 |
|---|
| 14377 | #define BIF_CFG_DEV0_EPF7_DEVICE_CNTL__EXTENDED_TAG_EN__SHIFT 0x8 |
|---|
| 14378 | #define BIF_CFG_DEV0_EPF7_DEVICE_CNTL__PHANTOM_FUNC_EN__SHIFT 0x9 |
|---|
| 14379 | #define BIF_CFG_DEV0_EPF7_DEVICE_CNTL__AUX_POWER_PM_EN__SHIFT 0xa |
|---|
| 14380 | #define BIF_CFG_DEV0_EPF7_DEVICE_CNTL__NO_SNOOP_EN__SHIFT 0xb |
|---|
| 14381 | #define BIF_CFG_DEV0_EPF7_DEVICE_CNTL__MAX_READ_REQUEST_SIZE__SHIFT 0xc |
|---|
| 14382 | #define BIF_CFG_DEV0_EPF7_DEVICE_CNTL__INITIATE_FLR__SHIFT 0xf |
|---|
| 14383 | #define BIF_CFG_DEV0_EPF7_DEVICE_CNTL__CORR_ERR_EN_MASK 0x0001L |
|---|
| 14384 | #define BIF_CFG_DEV0_EPF7_DEVICE_CNTL__NON_FATAL_ERR_EN_MASK 0x0002L |
|---|
| 14385 | #define BIF_CFG_DEV0_EPF7_DEVICE_CNTL__FATAL_ERR_EN_MASK 0x0004L |
|---|
| 14386 | #define BIF_CFG_DEV0_EPF7_DEVICE_CNTL__USR_REPORT_EN_MASK 0x0008L |
|---|
| 14387 | #define BIF_CFG_DEV0_EPF7_DEVICE_CNTL__RELAXED_ORD_EN_MASK 0x0010L |
|---|
| 14388 | #define BIF_CFG_DEV0_EPF7_DEVICE_CNTL__MAX_PAYLOAD_SIZE_MASK 0x00E0L |
|---|
| 14389 | #define BIF_CFG_DEV0_EPF7_DEVICE_CNTL__EXTENDED_TAG_EN_MASK 0x0100L |
|---|
| 14390 | #define BIF_CFG_DEV0_EPF7_DEVICE_CNTL__PHANTOM_FUNC_EN_MASK 0x0200L |
|---|
| 14391 | #define BIF_CFG_DEV0_EPF7_DEVICE_CNTL__AUX_POWER_PM_EN_MASK 0x0400L |
|---|
| 14392 | #define BIF_CFG_DEV0_EPF7_DEVICE_CNTL__NO_SNOOP_EN_MASK 0x0800L |
|---|
| 14393 | #define BIF_CFG_DEV0_EPF7_DEVICE_CNTL__MAX_READ_REQUEST_SIZE_MASK 0x7000L |
|---|
| 14394 | #define BIF_CFG_DEV0_EPF7_DEVICE_CNTL__INITIATE_FLR_MASK 0x8000L |
|---|
| 14395 | //BIF_CFG_DEV0_EPF7_LINK_CAP |
|---|
| 14396 | #define BIF_CFG_DEV0_EPF7_LINK_CAP__LINK_SPEED__SHIFT 0x0 |
|---|
| 14397 | #define BIF_CFG_DEV0_EPF7_LINK_CAP__LINK_WIDTH__SHIFT 0x4 |
|---|
| 14398 | #define BIF_CFG_DEV0_EPF7_LINK_CAP__PM_SUPPORT__SHIFT 0xa |
|---|
| 14399 | #define BIF_CFG_DEV0_EPF7_LINK_CAP__L0S_EXIT_LATENCY__SHIFT 0xc |
|---|
| 14400 | #define BIF_CFG_DEV0_EPF7_LINK_CAP__L1_EXIT_LATENCY__SHIFT 0xf |
|---|
| 14401 | #define BIF_CFG_DEV0_EPF7_LINK_CAP__CLOCK_POWER_MANAGEMENT__SHIFT 0x12 |
|---|
| 14402 | #define BIF_CFG_DEV0_EPF7_LINK_CAP__SURPRISE_DOWN_ERR_REPORTING__SHIFT 0x13 |
|---|
| 14403 | #define BIF_CFG_DEV0_EPF7_LINK_CAP__DL_ACTIVE_REPORTING_CAPABLE__SHIFT 0x14 |
|---|
| 14404 | #define BIF_CFG_DEV0_EPF7_LINK_CAP__LINK_BW_NOTIFICATION_CAP__SHIFT 0x15 |
|---|
| 14405 | #define BIF_CFG_DEV0_EPF7_LINK_CAP__ASPM_OPTIONALITY_COMPLIANCE__SHIFT 0x16 |
|---|
| 14406 | #define BIF_CFG_DEV0_EPF7_LINK_CAP__PORT_NUMBER__SHIFT 0x18 |
|---|
| 14407 | #define BIF_CFG_DEV0_EPF7_LINK_CAP__LINK_SPEED_MASK 0x0000000FL |
|---|
| 14408 | #define BIF_CFG_DEV0_EPF7_LINK_CAP__LINK_WIDTH_MASK 0x000003F0L |
|---|
| 14409 | #define BIF_CFG_DEV0_EPF7_LINK_CAP__PM_SUPPORT_MASK 0x00000C00L |
|---|
| 14410 | #define BIF_CFG_DEV0_EPF7_LINK_CAP__L0S_EXIT_LATENCY_MASK 0x00007000L |
|---|
| 14411 | #define BIF_CFG_DEV0_EPF7_LINK_CAP__L1_EXIT_LATENCY_MASK 0x00038000L |
|---|
| 14412 | #define BIF_CFG_DEV0_EPF7_LINK_CAP__CLOCK_POWER_MANAGEMENT_MASK 0x00040000L |
|---|
| 14413 | #define BIF_CFG_DEV0_EPF7_LINK_CAP__SURPRISE_DOWN_ERR_REPORTING_MASK 0x00080000L |
|---|
| 14414 | #define BIF_CFG_DEV0_EPF7_LINK_CAP__DL_ACTIVE_REPORTING_CAPABLE_MASK 0x00100000L |
|---|
| 14415 | #define BIF_CFG_DEV0_EPF7_LINK_CAP__LINK_BW_NOTIFICATION_CAP_MASK 0x00200000L |
|---|
| 14416 | #define BIF_CFG_DEV0_EPF7_LINK_CAP__ASPM_OPTIONALITY_COMPLIANCE_MASK 0x00400000L |
|---|
| 14417 | #define BIF_CFG_DEV0_EPF7_LINK_CAP__PORT_NUMBER_MASK 0xFF000000L |
|---|
| 14418 | //BIF_CFG_DEV0_EPF7_LINK_STATUS |
|---|
| 14419 | #define BIF_CFG_DEV0_EPF7_LINK_STATUS__CURRENT_LINK_SPEED__SHIFT 0x0 |
|---|
| 14420 | #define BIF_CFG_DEV0_EPF7_LINK_STATUS__NEGOTIATED_LINK_WIDTH__SHIFT 0x4 |
|---|
| 14421 | #define BIF_CFG_DEV0_EPF7_LINK_STATUS__LINK_TRAINING__SHIFT 0xb |
|---|
| 14422 | #define BIF_CFG_DEV0_EPF7_LINK_STATUS__SLOT_CLOCK_CFG__SHIFT 0xc |
|---|
| 14423 | #define BIF_CFG_DEV0_EPF7_LINK_STATUS__DL_ACTIVE__SHIFT 0xd |
|---|
| 14424 | #define BIF_CFG_DEV0_EPF7_LINK_STATUS__LINK_BW_MANAGEMENT_STATUS__SHIFT 0xe |
|---|
| 14425 | #define BIF_CFG_DEV0_EPF7_LINK_STATUS__LINK_AUTONOMOUS_BW_STATUS__SHIFT 0xf |
|---|
| 14426 | #define BIF_CFG_DEV0_EPF7_LINK_STATUS__CURRENT_LINK_SPEED_MASK 0x000FL |
|---|
| 14427 | #define BIF_CFG_DEV0_EPF7_LINK_STATUS__NEGOTIATED_LINK_WIDTH_MASK 0x03F0L |
|---|
| 14428 | #define BIF_CFG_DEV0_EPF7_LINK_STATUS__LINK_TRAINING_MASK 0x0800L |
|---|
| 14429 | #define BIF_CFG_DEV0_EPF7_LINK_STATUS__SLOT_CLOCK_CFG_MASK 0x1000L |
|---|
| 14430 | #define BIF_CFG_DEV0_EPF7_LINK_STATUS__DL_ACTIVE_MASK 0x2000L |
|---|
| 14431 | #define BIF_CFG_DEV0_EPF7_LINK_STATUS__LINK_BW_MANAGEMENT_STATUS_MASK 0x4000L |
|---|
| 14432 | #define BIF_CFG_DEV0_EPF7_LINK_STATUS__LINK_AUTONOMOUS_BW_STATUS_MASK 0x8000L |
|---|
| 14433 | //BIF_CFG_DEV0_EPF7_MSI_CAP_LIST |
|---|
| 14434 | #define BIF_CFG_DEV0_EPF7_MSI_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 14435 | #define BIF_CFG_DEV0_EPF7_MSI_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
|---|
| 14436 | #define BIF_CFG_DEV0_EPF7_MSI_CAP_LIST__CAP_ID_MASK 0x00FFL |
|---|
| 14437 | #define BIF_CFG_DEV0_EPF7_MSI_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
|---|
| 14438 | //BIF_CFG_DEV0_EPF7_MSI_MSG_ADDR_LO |
|---|
| 14439 | #define BIF_CFG_DEV0_EPF7_MSI_MSG_ADDR_LO__MSI_MSG_ADDR_LO__SHIFT 0x2 |
|---|
| 14440 | #define BIF_CFG_DEV0_EPF7_MSI_MSG_ADDR_LO__MSI_MSG_ADDR_LO_MASK 0xFFFFFFFCL |
|---|
| 14441 | //BIF_CFG_DEV0_EPF7_MSI_MSG_ADDR_HI |
|---|
| 14442 | #define BIF_CFG_DEV0_EPF7_MSI_MSG_ADDR_HI__MSI_MSG_ADDR_HI__SHIFT 0x0 |
|---|
| 14443 | #define BIF_CFG_DEV0_EPF7_MSI_MSG_ADDR_HI__MSI_MSG_ADDR_HI_MASK 0xFFFFFFFFL |
|---|
| 14444 | //BIF_CFG_DEV0_EPF7_MSI_MSG_DATA |
|---|
| 14445 | #define BIF_CFG_DEV0_EPF7_MSI_MSG_DATA__MSI_DATA__SHIFT 0x0 |
|---|
| 14446 | #define BIF_CFG_DEV0_EPF7_MSI_MSG_DATA__MSI_DATA_MASK 0xFFFFL |
|---|
| 14447 | //BIF_CFG_DEV0_EPF7_MSI_MSG_DATA_64 |
|---|
| 14448 | #define BIF_CFG_DEV0_EPF7_MSI_MSG_DATA_64__MSI_DATA_64__SHIFT 0x0 |
|---|
| 14449 | #define BIF_CFG_DEV0_EPF7_MSI_MSG_DATA_64__MSI_DATA_64_MASK 0xFFFFL |
|---|
| 14450 | //BIF_CFG_DEV0_EPF7_MSI_PENDING |
|---|
| 14451 | #define BIF_CFG_DEV0_EPF7_MSI_PENDING__MSI_PENDING__SHIFT 0x0 |
|---|
| 14452 | #define BIF_CFG_DEV0_EPF7_MSI_PENDING__MSI_PENDING_MASK 0xFFFFFFFFL |
|---|
| 14453 | //BIF_CFG_DEV0_EPF7_MSI_PENDING_64 |
|---|
| 14454 | #define BIF_CFG_DEV0_EPF7_MSI_PENDING_64__MSI_PENDING_64__SHIFT 0x0 |
|---|
| 14455 | #define BIF_CFG_DEV0_EPF7_MSI_PENDING_64__MSI_PENDING_64_MASK 0xFFFFFFFFL |
|---|
| 14456 | //BIF_CFG_DEV0_EPF7_MSIX_CAP_LIST |
|---|
| 14457 | #define BIF_CFG_DEV0_EPF7_MSIX_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 14458 | #define BIF_CFG_DEV0_EPF7_MSIX_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
|---|
| 14459 | #define BIF_CFG_DEV0_EPF7_MSIX_CAP_LIST__CAP_ID_MASK 0x00FFL |
|---|
| 14460 | #define BIF_CFG_DEV0_EPF7_MSIX_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
|---|
| 14461 | //BIF_CFG_DEV0_EPF7_MSIX_MSG_CNTL |
|---|
| 14462 | #define BIF_CFG_DEV0_EPF7_MSIX_MSG_CNTL__MSIX_TABLE_SIZE__SHIFT 0x0 |
|---|
| 14463 | #define BIF_CFG_DEV0_EPF7_MSIX_MSG_CNTL__MSIX_FUNC_MASK__SHIFT 0xe |
|---|
| 14464 | #define BIF_CFG_DEV0_EPF7_MSIX_MSG_CNTL__MSIX_EN__SHIFT 0xf |
|---|
| 14465 | #define BIF_CFG_DEV0_EPF7_MSIX_MSG_CNTL__MSIX_TABLE_SIZE_MASK 0x07FFL |
|---|
| 14466 | #define BIF_CFG_DEV0_EPF7_MSIX_MSG_CNTL__MSIX_FUNC_MASK_MASK 0x4000L |
|---|
| 14467 | #define BIF_CFG_DEV0_EPF7_MSIX_MSG_CNTL__MSIX_EN_MASK 0x8000L |
|---|
| 14468 | //BIF_CFG_DEV0_EPF7_MSIX_TABLE |
|---|
| 14469 | #define BIF_CFG_DEV0_EPF7_MSIX_TABLE__MSIX_TABLE_BIR__SHIFT 0x0 |
|---|
| 14470 | #define BIF_CFG_DEV0_EPF7_MSIX_TABLE__MSIX_TABLE_OFFSET__SHIFT 0x3 |
|---|
| 14471 | #define BIF_CFG_DEV0_EPF7_MSIX_TABLE__MSIX_TABLE_BIR_MASK 0x00000007L |
|---|
| 14472 | #define BIF_CFG_DEV0_EPF7_MSIX_TABLE__MSIX_TABLE_OFFSET_MASK 0xFFFFFFF8L |
|---|
| 14473 | //BIF_CFG_DEV0_EPF7_MSIX_PBA |
|---|
| 14474 | #define BIF_CFG_DEV0_EPF7_MSIX_PBA__MSIX_PBA_BIR__SHIFT 0x0 |
|---|
| 14475 | #define BIF_CFG_DEV0_EPF7_MSIX_PBA__MSIX_PBA_OFFSET__SHIFT 0x3 |
|---|
| 14476 | #define BIF_CFG_DEV0_EPF7_MSIX_PBA__MSIX_PBA_BIR_MASK 0x00000007L |
|---|
| 14477 | #define BIF_CFG_DEV0_EPF7_MSIX_PBA__MSIX_PBA_OFFSET_MASK 0xFFFFFFF8L |
|---|
| 14478 | //BIF_CFG_DEV0_EPF7_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST |
|---|
| 14479 | #define BIF_CFG_DEV0_EPF7_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 14480 | #define BIF_CFG_DEV0_EPF7_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 14481 | #define BIF_CFG_DEV0_EPF7_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 14482 | #define BIF_CFG_DEV0_EPF7_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 14483 | #define BIF_CFG_DEV0_EPF7_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 14484 | #define BIF_CFG_DEV0_EPF7_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 14485 | //BIF_CFG_DEV0_EPF7_PCIE_VENDOR_SPECIFIC_HDR |
|---|
| 14486 | #define BIF_CFG_DEV0_EPF7_PCIE_VENDOR_SPECIFIC_HDR__VSEC_ID__SHIFT 0x0 |
|---|
| 14487 | #define BIF_CFG_DEV0_EPF7_PCIE_VENDOR_SPECIFIC_HDR__VSEC_REV__SHIFT 0x10 |
|---|
| 14488 | #define BIF_CFG_DEV0_EPF7_PCIE_VENDOR_SPECIFIC_HDR__VSEC_LENGTH__SHIFT 0x14 |
|---|
| 14489 | #define BIF_CFG_DEV0_EPF7_PCIE_VENDOR_SPECIFIC_HDR__VSEC_ID_MASK 0x0000FFFFL |
|---|
| 14490 | #define BIF_CFG_DEV0_EPF7_PCIE_VENDOR_SPECIFIC_HDR__VSEC_REV_MASK 0x000F0000L |
|---|
| 14491 | #define BIF_CFG_DEV0_EPF7_PCIE_VENDOR_SPECIFIC_HDR__VSEC_LENGTH_MASK 0xFFF00000L |
|---|
| 14492 | //BIF_CFG_DEV0_EPF7_PCIE_VENDOR_SPECIFIC1 |
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| 14493 | #define BIF_CFG_DEV0_EPF7_PCIE_VENDOR_SPECIFIC1__SCRATCH__SHIFT 0x0 |
|---|
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|---|
| 14495 | //BIF_CFG_DEV0_EPF7_PCIE_VENDOR_SPECIFIC2 |
|---|
| 14496 | #define BIF_CFG_DEV0_EPF7_PCIE_VENDOR_SPECIFIC2__SCRATCH__SHIFT 0x0 |
|---|
| 14497 | #define BIF_CFG_DEV0_EPF7_PCIE_VENDOR_SPECIFIC2__SCRATCH_MASK 0xFFFFFFFFL |
|---|
| 14498 | //BIF_CFG_DEV0_EPF7_PCIE_ADV_ERR_RPT_ENH_CAP_LIST |
|---|
| 14499 | #define BIF_CFG_DEV0_EPF7_PCIE_ADV_ERR_RPT_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 14500 | #define BIF_CFG_DEV0_EPF7_PCIE_ADV_ERR_RPT_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 14501 | #define BIF_CFG_DEV0_EPF7_PCIE_ADV_ERR_RPT_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 14502 | #define BIF_CFG_DEV0_EPF7_PCIE_ADV_ERR_RPT_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 14503 | #define BIF_CFG_DEV0_EPF7_PCIE_ADV_ERR_RPT_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 14504 | #define BIF_CFG_DEV0_EPF7_PCIE_ADV_ERR_RPT_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 14505 | //BIF_CFG_DEV0_EPF7_PCIE_CORR_ERR_STATUS |
|---|
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| 14508 | #define BIF_CFG_DEV0_EPF7_PCIE_CORR_ERR_STATUS__BAD_DLLP_STATUS__SHIFT 0x7 |
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|---|
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| 14511 | #define BIF_CFG_DEV0_EPF7_PCIE_CORR_ERR_STATUS__ADVISORY_NONFATAL_ERR_STATUS__SHIFT 0xd |
|---|
| 14512 | #define BIF_CFG_DEV0_EPF7_PCIE_CORR_ERR_STATUS__CORR_INT_ERR_STATUS__SHIFT 0xe |
|---|
| 14513 | #define BIF_CFG_DEV0_EPF7_PCIE_CORR_ERR_STATUS__HDR_LOG_OVFL_STATUS__SHIFT 0xf |
|---|
| 14514 | #define BIF_CFG_DEV0_EPF7_PCIE_CORR_ERR_STATUS__RCV_ERR_STATUS_MASK 0x00000001L |
|---|
| 14515 | #define BIF_CFG_DEV0_EPF7_PCIE_CORR_ERR_STATUS__BAD_TLP_STATUS_MASK 0x00000040L |
|---|
| 14516 | #define BIF_CFG_DEV0_EPF7_PCIE_CORR_ERR_STATUS__BAD_DLLP_STATUS_MASK 0x00000080L |
|---|
| 14517 | #define BIF_CFG_DEV0_EPF7_PCIE_CORR_ERR_STATUS__REPLAY_NUM_ROLLOVER_STATUS_MASK 0x00000100L |
|---|
| 14518 | #define BIF_CFG_DEV0_EPF7_PCIE_CORR_ERR_STATUS__REPLAY_TIMER_TIMEOUT_STATUS_MASK 0x00001000L |
|---|
| 14519 | #define BIF_CFG_DEV0_EPF7_PCIE_CORR_ERR_STATUS__ADVISORY_NONFATAL_ERR_STATUS_MASK 0x00002000L |
|---|
| 14520 | #define BIF_CFG_DEV0_EPF7_PCIE_CORR_ERR_STATUS__CORR_INT_ERR_STATUS_MASK 0x00004000L |
|---|
| 14521 | #define BIF_CFG_DEV0_EPF7_PCIE_CORR_ERR_STATUS__HDR_LOG_OVFL_STATUS_MASK 0x00008000L |
|---|
| 14522 | //BIF_CFG_DEV0_EPF7_PCIE_HDR_LOG0 |
|---|
| 14523 | #define BIF_CFG_DEV0_EPF7_PCIE_HDR_LOG0__TLP_HDR__SHIFT 0x0 |
|---|
| 14524 | #define BIF_CFG_DEV0_EPF7_PCIE_HDR_LOG0__TLP_HDR_MASK 0xFFFFFFFFL |
|---|
| 14525 | //BIF_CFG_DEV0_EPF7_PCIE_HDR_LOG1 |
|---|
| 14526 | #define BIF_CFG_DEV0_EPF7_PCIE_HDR_LOG1__TLP_HDR__SHIFT 0x0 |
|---|
| 14527 | #define BIF_CFG_DEV0_EPF7_PCIE_HDR_LOG1__TLP_HDR_MASK 0xFFFFFFFFL |
|---|
| 14528 | //BIF_CFG_DEV0_EPF7_PCIE_HDR_LOG2 |
|---|
| 14529 | #define BIF_CFG_DEV0_EPF7_PCIE_HDR_LOG2__TLP_HDR__SHIFT 0x0 |
|---|
| 14530 | #define BIF_CFG_DEV0_EPF7_PCIE_HDR_LOG2__TLP_HDR_MASK 0xFFFFFFFFL |
|---|
| 14531 | //BIF_CFG_DEV0_EPF7_PCIE_HDR_LOG3 |
|---|
| 14532 | #define BIF_CFG_DEV0_EPF7_PCIE_HDR_LOG3__TLP_HDR__SHIFT 0x0 |
|---|
| 14533 | #define BIF_CFG_DEV0_EPF7_PCIE_HDR_LOG3__TLP_HDR_MASK 0xFFFFFFFFL |
|---|
| 14534 | //BIF_CFG_DEV0_EPF7_PCIE_TLP_PREFIX_LOG0 |
|---|
| 14535 | #define BIF_CFG_DEV0_EPF7_PCIE_TLP_PREFIX_LOG0__TLP_PREFIX__SHIFT 0x0 |
|---|
| 14536 | #define BIF_CFG_DEV0_EPF7_PCIE_TLP_PREFIX_LOG0__TLP_PREFIX_MASK 0xFFFFFFFFL |
|---|
| 14537 | //BIF_CFG_DEV0_EPF7_PCIE_TLP_PREFIX_LOG1 |
|---|
| 14538 | #define BIF_CFG_DEV0_EPF7_PCIE_TLP_PREFIX_LOG1__TLP_PREFIX__SHIFT 0x0 |
|---|
| 14539 | #define BIF_CFG_DEV0_EPF7_PCIE_TLP_PREFIX_LOG1__TLP_PREFIX_MASK 0xFFFFFFFFL |
|---|
| 14540 | //BIF_CFG_DEV0_EPF7_PCIE_TLP_PREFIX_LOG2 |
|---|
| 14541 | #define BIF_CFG_DEV0_EPF7_PCIE_TLP_PREFIX_LOG2__TLP_PREFIX__SHIFT 0x0 |
|---|
| 14542 | #define BIF_CFG_DEV0_EPF7_PCIE_TLP_PREFIX_LOG2__TLP_PREFIX_MASK 0xFFFFFFFFL |
|---|
| 14543 | //BIF_CFG_DEV0_EPF7_PCIE_TLP_PREFIX_LOG3 |
|---|
| 14544 | #define BIF_CFG_DEV0_EPF7_PCIE_TLP_PREFIX_LOG3__TLP_PREFIX__SHIFT 0x0 |
|---|
| 14545 | #define BIF_CFG_DEV0_EPF7_PCIE_TLP_PREFIX_LOG3__TLP_PREFIX_MASK 0xFFFFFFFFL |
|---|
| 14546 | //BIF_CFG_DEV0_EPF7_PCIE_BAR_ENH_CAP_LIST |
|---|
| 14547 | #define BIF_CFG_DEV0_EPF7_PCIE_BAR_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 14548 | #define BIF_CFG_DEV0_EPF7_PCIE_BAR_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 14549 | #define BIF_CFG_DEV0_EPF7_PCIE_BAR_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 14550 | #define BIF_CFG_DEV0_EPF7_PCIE_BAR_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 14551 | #define BIF_CFG_DEV0_EPF7_PCIE_BAR_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 14552 | #define BIF_CFG_DEV0_EPF7_PCIE_BAR_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 14553 | //BIF_CFG_DEV0_EPF7_PCIE_BAR1_CAP |
|---|
| 14554 | #define BIF_CFG_DEV0_EPF7_PCIE_BAR1_CAP__BAR_SIZE_SUPPORTED__SHIFT 0x4 |
|---|
| 14555 | #define BIF_CFG_DEV0_EPF7_PCIE_BAR1_CAP__BAR_SIZE_SUPPORTED_MASK 0xFFFFFFF0L |
|---|
| 14556 | //BIF_CFG_DEV0_EPF7_PCIE_BAR2_CAP |
|---|
| 14557 | #define BIF_CFG_DEV0_EPF7_PCIE_BAR2_CAP__BAR_SIZE_SUPPORTED__SHIFT 0x4 |
|---|
| 14558 | #define BIF_CFG_DEV0_EPF7_PCIE_BAR2_CAP__BAR_SIZE_SUPPORTED_MASK 0xFFFFFFF0L |
|---|
| 14559 | //BIF_CFG_DEV0_EPF7_PCIE_BAR3_CAP |
|---|
| 14560 | #define BIF_CFG_DEV0_EPF7_PCIE_BAR3_CAP__BAR_SIZE_SUPPORTED__SHIFT 0x4 |
|---|
| 14561 | #define BIF_CFG_DEV0_EPF7_PCIE_BAR3_CAP__BAR_SIZE_SUPPORTED_MASK 0xFFFFFFF0L |
|---|
| 14562 | //BIF_CFG_DEV0_EPF7_PCIE_BAR4_CAP |
|---|
| 14563 | #define BIF_CFG_DEV0_EPF7_PCIE_BAR4_CAP__BAR_SIZE_SUPPORTED__SHIFT 0x4 |
|---|
| 14564 | #define BIF_CFG_DEV0_EPF7_PCIE_BAR4_CAP__BAR_SIZE_SUPPORTED_MASK 0xFFFFFFF0L |
|---|
| 14565 | //BIF_CFG_DEV0_EPF7_PCIE_BAR5_CAP |
|---|
| 14566 | #define BIF_CFG_DEV0_EPF7_PCIE_BAR5_CAP__BAR_SIZE_SUPPORTED__SHIFT 0x4 |
|---|
| 14567 | #define BIF_CFG_DEV0_EPF7_PCIE_BAR5_CAP__BAR_SIZE_SUPPORTED_MASK 0xFFFFFFF0L |
|---|
| 14568 | //BIF_CFG_DEV0_EPF7_PCIE_BAR6_CAP |
|---|
| 14569 | #define BIF_CFG_DEV0_EPF7_PCIE_BAR6_CAP__BAR_SIZE_SUPPORTED__SHIFT 0x4 |
|---|
| 14570 | #define BIF_CFG_DEV0_EPF7_PCIE_BAR6_CAP__BAR_SIZE_SUPPORTED_MASK 0xFFFFFFF0L |
|---|
| 14571 | //BIF_CFG_DEV0_EPF7_PCIE_PWR_BUDGET_ENH_CAP_LIST |
|---|
| 14572 | #define BIF_CFG_DEV0_EPF7_PCIE_PWR_BUDGET_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 14573 | #define BIF_CFG_DEV0_EPF7_PCIE_PWR_BUDGET_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 14574 | #define BIF_CFG_DEV0_EPF7_PCIE_PWR_BUDGET_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 14575 | #define BIF_CFG_DEV0_EPF7_PCIE_PWR_BUDGET_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 14576 | #define BIF_CFG_DEV0_EPF7_PCIE_PWR_BUDGET_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 14577 | #define BIF_CFG_DEV0_EPF7_PCIE_PWR_BUDGET_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 14578 | //BIF_CFG_DEV0_EPF7_PCIE_PWR_BUDGET_DATA_SELECT |
|---|
| 14579 | #define BIF_CFG_DEV0_EPF7_PCIE_PWR_BUDGET_DATA_SELECT__DATA_SELECT__SHIFT 0x0 |
|---|
| 14580 | #define BIF_CFG_DEV0_EPF7_PCIE_PWR_BUDGET_DATA_SELECT__DATA_SELECT_MASK 0xFFL |
|---|
| 14581 | //BIF_CFG_DEV0_EPF7_PCIE_PWR_BUDGET_DATA |
|---|
| 14582 | #define BIF_CFG_DEV0_EPF7_PCIE_PWR_BUDGET_DATA__BASE_POWER__SHIFT 0x0 |
|---|
| 14583 | #define BIF_CFG_DEV0_EPF7_PCIE_PWR_BUDGET_DATA__DATA_SCALE__SHIFT 0x8 |
|---|
| 14584 | #define BIF_CFG_DEV0_EPF7_PCIE_PWR_BUDGET_DATA__PM_SUB_STATE__SHIFT 0xa |
|---|
| 14585 | #define BIF_CFG_DEV0_EPF7_PCIE_PWR_BUDGET_DATA__PM_STATE__SHIFT 0xd |
|---|
| 14586 | #define BIF_CFG_DEV0_EPF7_PCIE_PWR_BUDGET_DATA__TYPE__SHIFT 0xf |
|---|
| 14587 | #define BIF_CFG_DEV0_EPF7_PCIE_PWR_BUDGET_DATA__POWER_RAIL__SHIFT 0x12 |
|---|
| 14588 | #define BIF_CFG_DEV0_EPF7_PCIE_PWR_BUDGET_DATA__BASE_POWER_MASK 0x000000FFL |
|---|
| 14589 | #define BIF_CFG_DEV0_EPF7_PCIE_PWR_BUDGET_DATA__DATA_SCALE_MASK 0x00000300L |
|---|
| 14590 | #define BIF_CFG_DEV0_EPF7_PCIE_PWR_BUDGET_DATA__PM_SUB_STATE_MASK 0x00001C00L |
|---|
| 14591 | #define BIF_CFG_DEV0_EPF7_PCIE_PWR_BUDGET_DATA__PM_STATE_MASK 0x00006000L |
|---|
| 14592 | #define BIF_CFG_DEV0_EPF7_PCIE_PWR_BUDGET_DATA__TYPE_MASK 0x00038000L |
|---|
| 14593 | #define BIF_CFG_DEV0_EPF7_PCIE_PWR_BUDGET_DATA__POWER_RAIL_MASK 0x001C0000L |
|---|
| 14594 | //BIF_CFG_DEV0_EPF7_PCIE_PWR_BUDGET_CAP |
|---|
| 14595 | #define BIF_CFG_DEV0_EPF7_PCIE_PWR_BUDGET_CAP__SYSTEM_ALLOCATED__SHIFT 0x0 |
|---|
| 14596 | #define BIF_CFG_DEV0_EPF7_PCIE_PWR_BUDGET_CAP__SYSTEM_ALLOCATED_MASK 0x01L |
|---|
| 14597 | //BIF_CFG_DEV0_EPF7_PCIE_DPA_ENH_CAP_LIST |
|---|
| 14598 | #define BIF_CFG_DEV0_EPF7_PCIE_DPA_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 14599 | #define BIF_CFG_DEV0_EPF7_PCIE_DPA_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 14600 | #define BIF_CFG_DEV0_EPF7_PCIE_DPA_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 14601 | #define BIF_CFG_DEV0_EPF7_PCIE_DPA_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 14602 | #define BIF_CFG_DEV0_EPF7_PCIE_DPA_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 14603 | #define BIF_CFG_DEV0_EPF7_PCIE_DPA_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 14604 | //BIF_CFG_DEV0_EPF7_PCIE_DPA_CAP |
|---|
| 14605 | #define BIF_CFG_DEV0_EPF7_PCIE_DPA_CAP__SUBSTATE_MAX__SHIFT 0x0 |
|---|
| 14606 | #define BIF_CFG_DEV0_EPF7_PCIE_DPA_CAP__TRANS_LAT_UNIT__SHIFT 0x8 |
|---|
| 14607 | #define BIF_CFG_DEV0_EPF7_PCIE_DPA_CAP__PWR_ALLOC_SCALE__SHIFT 0xc |
|---|
| 14608 | #define BIF_CFG_DEV0_EPF7_PCIE_DPA_CAP__TRANS_LAT_VAL_0__SHIFT 0x10 |
|---|
| 14609 | #define BIF_CFG_DEV0_EPF7_PCIE_DPA_CAP__TRANS_LAT_VAL_1__SHIFT 0x18 |
|---|
| 14610 | #define BIF_CFG_DEV0_EPF7_PCIE_DPA_CAP__SUBSTATE_MAX_MASK 0x0000001FL |
|---|
| 14611 | #define BIF_CFG_DEV0_EPF7_PCIE_DPA_CAP__TRANS_LAT_UNIT_MASK 0x00000300L |
|---|
| 14612 | #define BIF_CFG_DEV0_EPF7_PCIE_DPA_CAP__PWR_ALLOC_SCALE_MASK 0x00003000L |
|---|
| 14613 | #define BIF_CFG_DEV0_EPF7_PCIE_DPA_CAP__TRANS_LAT_VAL_0_MASK 0x00FF0000L |
|---|
| 14614 | #define BIF_CFG_DEV0_EPF7_PCIE_DPA_CAP__TRANS_LAT_VAL_1_MASK 0xFF000000L |
|---|
| 14615 | //BIF_CFG_DEV0_EPF7_PCIE_DPA_LATENCY_INDICATOR |
|---|
| 14616 | #define BIF_CFG_DEV0_EPF7_PCIE_DPA_LATENCY_INDICATOR__TRANS_LAT_INDICATOR_BITS__SHIFT 0x0 |
|---|
| 14617 | #define BIF_CFG_DEV0_EPF7_PCIE_DPA_LATENCY_INDICATOR__TRANS_LAT_INDICATOR_BITS_MASK 0x000000FFL |
|---|
| 14618 | //BIF_CFG_DEV0_EPF7_PCIE_DPA_STATUS |
|---|
| 14619 | #define BIF_CFG_DEV0_EPF7_PCIE_DPA_STATUS__SUBSTATE_STATUS__SHIFT 0x0 |
|---|
| 14620 | #define BIF_CFG_DEV0_EPF7_PCIE_DPA_STATUS__SUBSTATE_CNTL_ENABLED__SHIFT 0x8 |
|---|
| 14621 | #define BIF_CFG_DEV0_EPF7_PCIE_DPA_STATUS__SUBSTATE_STATUS_MASK 0x001FL |
|---|
| 14622 | #define BIF_CFG_DEV0_EPF7_PCIE_DPA_STATUS__SUBSTATE_CNTL_ENABLED_MASK 0x0100L |
|---|
| 14623 | //BIF_CFG_DEV0_EPF7_PCIE_DPA_CNTL |
|---|
| 14624 | #define BIF_CFG_DEV0_EPF7_PCIE_DPA_CNTL__SUBSTATE_CNTL__SHIFT 0x0 |
|---|
| 14625 | #define BIF_CFG_DEV0_EPF7_PCIE_DPA_CNTL__SUBSTATE_CNTL_MASK 0x001FL |
|---|
| 14626 | //BIF_CFG_DEV0_EPF7_PCIE_DPA_SUBSTATE_PWR_ALLOC_0 |
|---|
| 14627 | #define BIF_CFG_DEV0_EPF7_PCIE_DPA_SUBSTATE_PWR_ALLOC_0__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 14628 | #define BIF_CFG_DEV0_EPF7_PCIE_DPA_SUBSTATE_PWR_ALLOC_0__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 14629 | //BIF_CFG_DEV0_EPF7_PCIE_DPA_SUBSTATE_PWR_ALLOC_1 |
|---|
| 14630 | #define BIF_CFG_DEV0_EPF7_PCIE_DPA_SUBSTATE_PWR_ALLOC_1__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 14631 | #define BIF_CFG_DEV0_EPF7_PCIE_DPA_SUBSTATE_PWR_ALLOC_1__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 14632 | //BIF_CFG_DEV0_EPF7_PCIE_DPA_SUBSTATE_PWR_ALLOC_2 |
|---|
| 14633 | #define BIF_CFG_DEV0_EPF7_PCIE_DPA_SUBSTATE_PWR_ALLOC_2__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 14634 | #define BIF_CFG_DEV0_EPF7_PCIE_DPA_SUBSTATE_PWR_ALLOC_2__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 14635 | //BIF_CFG_DEV0_EPF7_PCIE_DPA_SUBSTATE_PWR_ALLOC_3 |
|---|
| 14636 | #define BIF_CFG_DEV0_EPF7_PCIE_DPA_SUBSTATE_PWR_ALLOC_3__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 14637 | #define BIF_CFG_DEV0_EPF7_PCIE_DPA_SUBSTATE_PWR_ALLOC_3__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 14638 | //BIF_CFG_DEV0_EPF7_PCIE_DPA_SUBSTATE_PWR_ALLOC_4 |
|---|
| 14639 | #define BIF_CFG_DEV0_EPF7_PCIE_DPA_SUBSTATE_PWR_ALLOC_4__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 14640 | #define BIF_CFG_DEV0_EPF7_PCIE_DPA_SUBSTATE_PWR_ALLOC_4__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 14641 | //BIF_CFG_DEV0_EPF7_PCIE_DPA_SUBSTATE_PWR_ALLOC_5 |
|---|
| 14642 | #define BIF_CFG_DEV0_EPF7_PCIE_DPA_SUBSTATE_PWR_ALLOC_5__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 14643 | #define BIF_CFG_DEV0_EPF7_PCIE_DPA_SUBSTATE_PWR_ALLOC_5__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 14644 | //BIF_CFG_DEV0_EPF7_PCIE_DPA_SUBSTATE_PWR_ALLOC_6 |
|---|
| 14645 | #define BIF_CFG_DEV0_EPF7_PCIE_DPA_SUBSTATE_PWR_ALLOC_6__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 14646 | #define BIF_CFG_DEV0_EPF7_PCIE_DPA_SUBSTATE_PWR_ALLOC_6__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 14647 | //BIF_CFG_DEV0_EPF7_PCIE_DPA_SUBSTATE_PWR_ALLOC_7 |
|---|
| 14648 | #define BIF_CFG_DEV0_EPF7_PCIE_DPA_SUBSTATE_PWR_ALLOC_7__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 14649 | #define BIF_CFG_DEV0_EPF7_PCIE_DPA_SUBSTATE_PWR_ALLOC_7__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 14650 | //BIF_CFG_DEV0_EPF7_PCIE_ACS_ENH_CAP_LIST |
|---|
| 14651 | #define BIF_CFG_DEV0_EPF7_PCIE_ACS_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 14652 | #define BIF_CFG_DEV0_EPF7_PCIE_ACS_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 14653 | #define BIF_CFG_DEV0_EPF7_PCIE_ACS_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 14654 | #define BIF_CFG_DEV0_EPF7_PCIE_ACS_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 14655 | #define BIF_CFG_DEV0_EPF7_PCIE_ACS_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 14656 | #define BIF_CFG_DEV0_EPF7_PCIE_ACS_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 14657 | //BIF_CFG_DEV0_EPF7_PCIE_ACS_CAP |
|---|
| 14658 | #define BIF_CFG_DEV0_EPF7_PCIE_ACS_CAP__SOURCE_VALIDATION__SHIFT 0x0 |
|---|
| 14659 | #define BIF_CFG_DEV0_EPF7_PCIE_ACS_CAP__TRANSLATION_BLOCKING__SHIFT 0x1 |
|---|
| 14660 | #define BIF_CFG_DEV0_EPF7_PCIE_ACS_CAP__P2P_REQUEST_REDIRECT__SHIFT 0x2 |
|---|
| 14661 | #define BIF_CFG_DEV0_EPF7_PCIE_ACS_CAP__P2P_COMPLETION_REDIRECT__SHIFT 0x3 |
|---|
| 14662 | #define BIF_CFG_DEV0_EPF7_PCIE_ACS_CAP__UPSTREAM_FORWARDING__SHIFT 0x4 |
|---|
| 14663 | #define BIF_CFG_DEV0_EPF7_PCIE_ACS_CAP__P2P_EGRESS_CONTROL__SHIFT 0x5 |
|---|
| 14664 | #define BIF_CFG_DEV0_EPF7_PCIE_ACS_CAP__DIRECT_TRANSLATED_P2P__SHIFT 0x6 |
|---|
| 14665 | #define BIF_CFG_DEV0_EPF7_PCIE_ACS_CAP__EGRESS_CONTROL_VECTOR_SIZE__SHIFT 0x8 |
|---|
| 14666 | #define BIF_CFG_DEV0_EPF7_PCIE_ACS_CAP__SOURCE_VALIDATION_MASK 0x0001L |
|---|
| 14667 | #define BIF_CFG_DEV0_EPF7_PCIE_ACS_CAP__TRANSLATION_BLOCKING_MASK 0x0002L |
|---|
| 14668 | #define BIF_CFG_DEV0_EPF7_PCIE_ACS_CAP__P2P_REQUEST_REDIRECT_MASK 0x0004L |
|---|
| 14669 | #define BIF_CFG_DEV0_EPF7_PCIE_ACS_CAP__P2P_COMPLETION_REDIRECT_MASK 0x0008L |
|---|
| 14670 | #define BIF_CFG_DEV0_EPF7_PCIE_ACS_CAP__UPSTREAM_FORWARDING_MASK 0x0010L |
|---|
| 14671 | #define BIF_CFG_DEV0_EPF7_PCIE_ACS_CAP__P2P_EGRESS_CONTROL_MASK 0x0020L |
|---|
| 14672 | #define BIF_CFG_DEV0_EPF7_PCIE_ACS_CAP__DIRECT_TRANSLATED_P2P_MASK 0x0040L |
|---|
| 14673 | #define BIF_CFG_DEV0_EPF7_PCIE_ACS_CAP__EGRESS_CONTROL_VECTOR_SIZE_MASK 0xFF00L |
|---|
| 14674 | //BIF_CFG_DEV0_EPF7_PCIE_ACS_CNTL |
|---|
| 14675 | #define BIF_CFG_DEV0_EPF7_PCIE_ACS_CNTL__SOURCE_VALIDATION_EN__SHIFT 0x0 |
|---|
| 14676 | #define BIF_CFG_DEV0_EPF7_PCIE_ACS_CNTL__TRANSLATION_BLOCKING_EN__SHIFT 0x1 |
|---|
| 14677 | #define BIF_CFG_DEV0_EPF7_PCIE_ACS_CNTL__P2P_REQUEST_REDIRECT_EN__SHIFT 0x2 |
|---|
| 14678 | #define BIF_CFG_DEV0_EPF7_PCIE_ACS_CNTL__P2P_COMPLETION_REDIRECT_EN__SHIFT 0x3 |
|---|
| 14679 | #define BIF_CFG_DEV0_EPF7_PCIE_ACS_CNTL__UPSTREAM_FORWARDING_EN__SHIFT 0x4 |
|---|
| 14680 | #define BIF_CFG_DEV0_EPF7_PCIE_ACS_CNTL__P2P_EGRESS_CONTROL_EN__SHIFT 0x5 |
|---|
| 14681 | #define BIF_CFG_DEV0_EPF7_PCIE_ACS_CNTL__DIRECT_TRANSLATED_P2P_EN__SHIFT 0x6 |
|---|
| 14682 | #define BIF_CFG_DEV0_EPF7_PCIE_ACS_CNTL__SOURCE_VALIDATION_EN_MASK 0x0001L |
|---|
| 14683 | #define BIF_CFG_DEV0_EPF7_PCIE_ACS_CNTL__TRANSLATION_BLOCKING_EN_MASK 0x0002L |
|---|
| 14684 | #define BIF_CFG_DEV0_EPF7_PCIE_ACS_CNTL__P2P_REQUEST_REDIRECT_EN_MASK 0x0004L |
|---|
| 14685 | #define BIF_CFG_DEV0_EPF7_PCIE_ACS_CNTL__P2P_COMPLETION_REDIRECT_EN_MASK 0x0008L |
|---|
| 14686 | #define BIF_CFG_DEV0_EPF7_PCIE_ACS_CNTL__UPSTREAM_FORWARDING_EN_MASK 0x0010L |
|---|
| 14687 | #define BIF_CFG_DEV0_EPF7_PCIE_ACS_CNTL__P2P_EGRESS_CONTROL_EN_MASK 0x0020L |
|---|
| 14688 | #define BIF_CFG_DEV0_EPF7_PCIE_ACS_CNTL__DIRECT_TRANSLATED_P2P_EN_MASK 0x0040L |
|---|
| 14689 | //BIF_CFG_DEV0_EPF7_PCIE_PASID_ENH_CAP_LIST |
|---|
| 14690 | #define BIF_CFG_DEV0_EPF7_PCIE_PASID_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 14691 | #define BIF_CFG_DEV0_EPF7_PCIE_PASID_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 14692 | #define BIF_CFG_DEV0_EPF7_PCIE_PASID_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 14693 | #define BIF_CFG_DEV0_EPF7_PCIE_PASID_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 14694 | #define BIF_CFG_DEV0_EPF7_PCIE_PASID_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 14695 | #define BIF_CFG_DEV0_EPF7_PCIE_PASID_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 14696 | //BIF_CFG_DEV0_EPF7_PCIE_PASID_CAP |
|---|
| 14697 | #define BIF_CFG_DEV0_EPF7_PCIE_PASID_CAP__PASID_EXE_PERMISSION_SUPPORTED__SHIFT 0x1 |
|---|
| 14698 | #define BIF_CFG_DEV0_EPF7_PCIE_PASID_CAP__PASID_PRIV_MODE_SUPPORTED__SHIFT 0x2 |
|---|
| 14699 | #define BIF_CFG_DEV0_EPF7_PCIE_PASID_CAP__MAX_PASID_WIDTH__SHIFT 0x8 |
|---|
| 14700 | #define BIF_CFG_DEV0_EPF7_PCIE_PASID_CAP__PASID_EXE_PERMISSION_SUPPORTED_MASK 0x0002L |
|---|
| 14701 | #define BIF_CFG_DEV0_EPF7_PCIE_PASID_CAP__PASID_PRIV_MODE_SUPPORTED_MASK 0x0004L |
|---|
| 14702 | #define BIF_CFG_DEV0_EPF7_PCIE_PASID_CAP__MAX_PASID_WIDTH_MASK 0x1F00L |
|---|
| 14703 | //BIF_CFG_DEV0_EPF7_PCIE_PASID_CNTL |
|---|
| 14704 | #define BIF_CFG_DEV0_EPF7_PCIE_PASID_CNTL__PASID_ENABLE__SHIFT 0x0 |
|---|
| 14705 | #define BIF_CFG_DEV0_EPF7_PCIE_PASID_CNTL__PASID_EXE_PERMISSION_ENABLE__SHIFT 0x1 |
|---|
| 14706 | #define BIF_CFG_DEV0_EPF7_PCIE_PASID_CNTL__PASID_PRIV_MODE_SUPPORTED_ENABLE__SHIFT 0x2 |
|---|
| 14707 | #define BIF_CFG_DEV0_EPF7_PCIE_PASID_CNTL__PASID_ENABLE_MASK 0x0001L |
|---|
| 14708 | #define BIF_CFG_DEV0_EPF7_PCIE_PASID_CNTL__PASID_EXE_PERMISSION_ENABLE_MASK 0x0002L |
|---|
| 14709 | #define BIF_CFG_DEV0_EPF7_PCIE_PASID_CNTL__PASID_PRIV_MODE_SUPPORTED_ENABLE_MASK 0x0004L |
|---|
| 14710 | //BIF_CFG_DEV0_EPF7_PCIE_ARI_ENH_CAP_LIST |
|---|
| 14711 | #define BIF_CFG_DEV0_EPF7_PCIE_ARI_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 14712 | #define BIF_CFG_DEV0_EPF7_PCIE_ARI_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 14713 | #define BIF_CFG_DEV0_EPF7_PCIE_ARI_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 14714 | #define BIF_CFG_DEV0_EPF7_PCIE_ARI_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 14715 | #define BIF_CFG_DEV0_EPF7_PCIE_ARI_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 14716 | #define BIF_CFG_DEV0_EPF7_PCIE_ARI_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 14717 | //BIF_CFG_DEV0_EPF7_PCIE_ARI_CAP |
|---|
| 14718 | #define BIF_CFG_DEV0_EPF7_PCIE_ARI_CAP__ARI_MFVC_FUNC_GROUPS_CAP__SHIFT 0x0 |
|---|
| 14719 | #define BIF_CFG_DEV0_EPF7_PCIE_ARI_CAP__ARI_ACS_FUNC_GROUPS_CAP__SHIFT 0x1 |
|---|
| 14720 | #define BIF_CFG_DEV0_EPF7_PCIE_ARI_CAP__ARI_NEXT_FUNC_NUM__SHIFT 0x8 |
|---|
| 14721 | #define BIF_CFG_DEV0_EPF7_PCIE_ARI_CAP__ARI_MFVC_FUNC_GROUPS_CAP_MASK 0x0001L |
|---|
| 14722 | #define BIF_CFG_DEV0_EPF7_PCIE_ARI_CAP__ARI_ACS_FUNC_GROUPS_CAP_MASK 0x0002L |
|---|
| 14723 | #define BIF_CFG_DEV0_EPF7_PCIE_ARI_CAP__ARI_NEXT_FUNC_NUM_MASK 0xFF00L |
|---|
| 14724 | //BIF_CFG_DEV0_EPF7_PCIE_ARI_CNTL |
|---|
| 14725 | #define BIF_CFG_DEV0_EPF7_PCIE_ARI_CNTL__ARI_MFVC_FUNC_GROUPS_EN__SHIFT 0x0 |
|---|
| 14726 | #define BIF_CFG_DEV0_EPF7_PCIE_ARI_CNTL__ARI_ACS_FUNC_GROUPS_EN__SHIFT 0x1 |
|---|
| 14727 | #define BIF_CFG_DEV0_EPF7_PCIE_ARI_CNTL__ARI_FUNCTION_GROUP__SHIFT 0x4 |
|---|
| 14728 | #define BIF_CFG_DEV0_EPF7_PCIE_ARI_CNTL__ARI_MFVC_FUNC_GROUPS_EN_MASK 0x0001L |
|---|
| 14729 | #define BIF_CFG_DEV0_EPF7_PCIE_ARI_CNTL__ARI_ACS_FUNC_GROUPS_EN_MASK 0x0002L |
|---|
| 14730 | #define BIF_CFG_DEV0_EPF7_PCIE_ARI_CNTL__ARI_FUNCTION_GROUP_MASK 0x0070L |
|---|
| 14731 | |
|---|
| 14732 | |
|---|
| 14733 | // addressBlock: nbio_nbif0_bif_cfg_dev1_epf0_bifcfgdecp |
|---|
| 14734 | //BIF_CFG_DEV1_EPF0_VENDOR_ID |
|---|
| 14735 | #define BIF_CFG_DEV1_EPF0_VENDOR_ID__VENDOR_ID__SHIFT 0x0 |
|---|
| 14736 | #define BIF_CFG_DEV1_EPF0_VENDOR_ID__VENDOR_ID_MASK 0xFFFFL |
|---|
| 14737 | //BIF_CFG_DEV1_EPF0_DEVICE_ID |
|---|
| 14738 | #define BIF_CFG_DEV1_EPF0_DEVICE_ID__DEVICE_ID__SHIFT 0x0 |
|---|
| 14739 | #define BIF_CFG_DEV1_EPF0_DEVICE_ID__DEVICE_ID_MASK 0xFFFFL |
|---|
| 14740 | //BIF_CFG_DEV1_EPF0_COMMAND |
|---|
| 14741 | #define BIF_CFG_DEV1_EPF0_COMMAND__IO_ACCESS_EN__SHIFT 0x0 |
|---|
| 14742 | #define BIF_CFG_DEV1_EPF0_COMMAND__MEM_ACCESS_EN__SHIFT 0x1 |
|---|
| 14743 | #define BIF_CFG_DEV1_EPF0_COMMAND__BUS_MASTER_EN__SHIFT 0x2 |
|---|
| 14744 | #define BIF_CFG_DEV1_EPF0_COMMAND__SPECIAL_CYCLE_EN__SHIFT 0x3 |
|---|
| 14745 | #define BIF_CFG_DEV1_EPF0_COMMAND__MEM_WRITE_INVALIDATE_EN__SHIFT 0x4 |
|---|
| 14746 | #define BIF_CFG_DEV1_EPF0_COMMAND__PAL_SNOOP_EN__SHIFT 0x5 |
|---|
| 14747 | #define BIF_CFG_DEV1_EPF0_COMMAND__PARITY_ERROR_RESPONSE__SHIFT 0x6 |
|---|
| 14748 | #define BIF_CFG_DEV1_EPF0_COMMAND__AD_STEPPING__SHIFT 0x7 |
|---|
| 14749 | #define BIF_CFG_DEV1_EPF0_COMMAND__SERR_EN__SHIFT 0x8 |
|---|
| 14750 | #define BIF_CFG_DEV1_EPF0_COMMAND__FAST_B2B_EN__SHIFT 0x9 |
|---|
| 14751 | #define BIF_CFG_DEV1_EPF0_COMMAND__INT_DIS__SHIFT 0xa |
|---|
| 14752 | #define BIF_CFG_DEV1_EPF0_COMMAND__IO_ACCESS_EN_MASK 0x0001L |
|---|
| 14753 | #define BIF_CFG_DEV1_EPF0_COMMAND__MEM_ACCESS_EN_MASK 0x0002L |
|---|
| 14754 | #define BIF_CFG_DEV1_EPF0_COMMAND__BUS_MASTER_EN_MASK 0x0004L |
|---|
| 14755 | #define BIF_CFG_DEV1_EPF0_COMMAND__SPECIAL_CYCLE_EN_MASK 0x0008L |
|---|
| 14756 | #define BIF_CFG_DEV1_EPF0_COMMAND__MEM_WRITE_INVALIDATE_EN_MASK 0x0010L |
|---|
| 14757 | #define BIF_CFG_DEV1_EPF0_COMMAND__PAL_SNOOP_EN_MASK 0x0020L |
|---|
| 14758 | #define BIF_CFG_DEV1_EPF0_COMMAND__PARITY_ERROR_RESPONSE_MASK 0x0040L |
|---|
| 14759 | #define BIF_CFG_DEV1_EPF0_COMMAND__AD_STEPPING_MASK 0x0080L |
|---|
| 14760 | #define BIF_CFG_DEV1_EPF0_COMMAND__SERR_EN_MASK 0x0100L |
|---|
| 14761 | #define BIF_CFG_DEV1_EPF0_COMMAND__FAST_B2B_EN_MASK 0x0200L |
|---|
| 14762 | #define BIF_CFG_DEV1_EPF0_COMMAND__INT_DIS_MASK 0x0400L |
|---|
| 14763 | //BIF_CFG_DEV1_EPF0_REVISION_ID |
|---|
| 14764 | #define BIF_CFG_DEV1_EPF0_REVISION_ID__MINOR_REV_ID__SHIFT 0x0 |
|---|
| 14765 | #define BIF_CFG_DEV1_EPF0_REVISION_ID__MAJOR_REV_ID__SHIFT 0x4 |
|---|
| 14766 | #define BIF_CFG_DEV1_EPF0_REVISION_ID__MINOR_REV_ID_MASK 0x0FL |
|---|
| 14767 | #define BIF_CFG_DEV1_EPF0_REVISION_ID__MAJOR_REV_ID_MASK 0xF0L |
|---|
| 14768 | //BIF_CFG_DEV1_EPF0_PROG_INTERFACE |
|---|
| 14769 | #define BIF_CFG_DEV1_EPF0_PROG_INTERFACE__PROG_INTERFACE__SHIFT 0x0 |
|---|
| 14770 | #define BIF_CFG_DEV1_EPF0_PROG_INTERFACE__PROG_INTERFACE_MASK 0xFFL |
|---|
| 14771 | //BIF_CFG_DEV1_EPF0_SUB_CLASS |
|---|
| 14772 | #define BIF_CFG_DEV1_EPF0_SUB_CLASS__SUB_CLASS__SHIFT 0x0 |
|---|
| 14773 | #define BIF_CFG_DEV1_EPF0_SUB_CLASS__SUB_CLASS_MASK 0xFFL |
|---|
| 14774 | //BIF_CFG_DEV1_EPF0_BASE_CLASS |
|---|
| 14775 | #define BIF_CFG_DEV1_EPF0_BASE_CLASS__BASE_CLASS__SHIFT 0x0 |
|---|
| 14776 | #define BIF_CFG_DEV1_EPF0_BASE_CLASS__BASE_CLASS_MASK 0xFFL |
|---|
| 14777 | //BIF_CFG_DEV1_EPF0_CACHE_LINE |
|---|
| 14778 | #define BIF_CFG_DEV1_EPF0_CACHE_LINE__CACHE_LINE_SIZE__SHIFT 0x0 |
|---|
| 14779 | #define BIF_CFG_DEV1_EPF0_CACHE_LINE__CACHE_LINE_SIZE_MASK 0xFFL |
|---|
| 14780 | //BIF_CFG_DEV1_EPF0_LATENCY |
|---|
| 14781 | #define BIF_CFG_DEV1_EPF0_LATENCY__LATENCY_TIMER__SHIFT 0x0 |
|---|
| 14782 | #define BIF_CFG_DEV1_EPF0_LATENCY__LATENCY_TIMER_MASK 0xFFL |
|---|
| 14783 | //BIF_CFG_DEV1_EPF0_HEADER |
|---|
| 14784 | #define 0x0 |
|---|
| 14785 | #define 0x7 |
|---|
| 14786 | #define 0x7FL |
|---|
| 14787 | #define 0x80L |
|---|
| 14788 | //BIF_CFG_DEV1_EPF0_BIST |
|---|
| 14789 | #define BIF_CFG_DEV1_EPF0_BIST__BIST_COMP__SHIFT 0x0 |
|---|
| 14790 | #define BIF_CFG_DEV1_EPF0_BIST__BIST_STRT__SHIFT 0x6 |
|---|
| 14791 | #define BIF_CFG_DEV1_EPF0_BIST__BIST_CAP__SHIFT 0x7 |
|---|
| 14792 | #define BIF_CFG_DEV1_EPF0_BIST__BIST_COMP_MASK 0x0FL |
|---|
| 14793 | #define BIF_CFG_DEV1_EPF0_BIST__BIST_STRT_MASK 0x40L |
|---|
| 14794 | #define BIF_CFG_DEV1_EPF0_BIST__BIST_CAP_MASK 0x80L |
|---|
| 14795 | //BIF_CFG_DEV1_EPF0_BASE_ADDR_1 |
|---|
| 14796 | #define BIF_CFG_DEV1_EPF0_BASE_ADDR_1__BASE_ADDR__SHIFT 0x0 |
|---|
| 14797 | #define BIF_CFG_DEV1_EPF0_BASE_ADDR_1__BASE_ADDR_MASK 0xFFFFFFFFL |
|---|
| 14798 | //BIF_CFG_DEV1_EPF0_BASE_ADDR_2 |
|---|
| 14799 | #define BIF_CFG_DEV1_EPF0_BASE_ADDR_2__BASE_ADDR__SHIFT 0x0 |
|---|
| 14800 | #define BIF_CFG_DEV1_EPF0_BASE_ADDR_2__BASE_ADDR_MASK 0xFFFFFFFFL |
|---|
| 14801 | //BIF_CFG_DEV1_EPF0_BASE_ADDR_3 |
|---|
| 14802 | #define BIF_CFG_DEV1_EPF0_BASE_ADDR_3__BASE_ADDR__SHIFT 0x0 |
|---|
| 14803 | #define BIF_CFG_DEV1_EPF0_BASE_ADDR_3__BASE_ADDR_MASK 0xFFFFFFFFL |
|---|
| 14804 | //BIF_CFG_DEV1_EPF0_BASE_ADDR_4 |
|---|
| 14805 | #define BIF_CFG_DEV1_EPF0_BASE_ADDR_4__BASE_ADDR__SHIFT 0x0 |
|---|
| 14806 | #define BIF_CFG_DEV1_EPF0_BASE_ADDR_4__BASE_ADDR_MASK 0xFFFFFFFFL |
|---|
| 14807 | //BIF_CFG_DEV1_EPF0_BASE_ADDR_5 |
|---|
| 14808 | #define BIF_CFG_DEV1_EPF0_BASE_ADDR_5__BASE_ADDR__SHIFT 0x0 |
|---|
| 14809 | #define BIF_CFG_DEV1_EPF0_BASE_ADDR_5__BASE_ADDR_MASK 0xFFFFFFFFL |
|---|
| 14810 | //BIF_CFG_DEV1_EPF0_BASE_ADDR_6 |
|---|
| 14811 | #define BIF_CFG_DEV1_EPF0_BASE_ADDR_6__BASE_ADDR__SHIFT 0x0 |
|---|
| 14812 | #define BIF_CFG_DEV1_EPF0_BASE_ADDR_6__BASE_ADDR_MASK 0xFFFFFFFFL |
|---|
| 14813 | //BIF_CFG_DEV1_EPF0_ADAPTER_ID |
|---|
| 14814 | #define BIF_CFG_DEV1_EPF0_ADAPTER_ID__SUBSYSTEM_VENDOR_ID__SHIFT 0x0 |
|---|
| 14815 | #define BIF_CFG_DEV1_EPF0_ADAPTER_ID__SUBSYSTEM_ID__SHIFT 0x10 |
|---|
| 14816 | #define BIF_CFG_DEV1_EPF0_ADAPTER_ID__SUBSYSTEM_VENDOR_ID_MASK 0x0000FFFFL |
|---|
| 14817 | #define BIF_CFG_DEV1_EPF0_ADAPTER_ID__SUBSYSTEM_ID_MASK 0xFFFF0000L |
|---|
| 14818 | //BIF_CFG_DEV1_EPF0_ROM_BASE_ADDR |
|---|
| 14819 | #define BIF_CFG_DEV1_EPF0_ROM_BASE_ADDR__BASE_ADDR__SHIFT 0x0 |
|---|
| 14820 | #define BIF_CFG_DEV1_EPF0_ROM_BASE_ADDR__BASE_ADDR_MASK 0xFFFFFFFFL |
|---|
| 14821 | //BIF_CFG_DEV1_EPF0_CAP_PTR |
|---|
| 14822 | #define BIF_CFG_DEV1_EPF0_CAP_PTR__CAP_PTR__SHIFT 0x0 |
|---|
| 14823 | #define BIF_CFG_DEV1_EPF0_CAP_PTR__CAP_PTR_MASK 0xFFL |
|---|
| 14824 | //BIF_CFG_DEV1_EPF0_INTERRUPT_LINE |
|---|
| 14825 | #define BIF_CFG_DEV1_EPF0_INTERRUPT_LINE__INTERRUPT_LINE__SHIFT 0x0 |
|---|
| 14826 | #define BIF_CFG_DEV1_EPF0_INTERRUPT_LINE__INTERRUPT_LINE_MASK 0xFFL |
|---|
| 14827 | //BIF_CFG_DEV1_EPF0_INTERRUPT_PIN |
|---|
| 14828 | #define BIF_CFG_DEV1_EPF0_INTERRUPT_PIN__INTERRUPT_PIN__SHIFT 0x0 |
|---|
| 14829 | #define BIF_CFG_DEV1_EPF0_INTERRUPT_PIN__INTERRUPT_PIN_MASK 0xFFL |
|---|
| 14830 | //BIF_CFG_DEV1_EPF0_MIN_GRANT |
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| 14831 | #define BIF_CFG_DEV1_EPF0_MIN_GRANT__MIN_GNT__SHIFT 0x0 |
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| 14832 | #define BIF_CFG_DEV1_EPF0_MIN_GRANT__MIN_GNT_MASK 0xFFL |
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| 14833 | //BIF_CFG_DEV1_EPF0_MAX_LATENCY |
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| 14834 | #define BIF_CFG_DEV1_EPF0_MAX_LATENCY__MAX_LAT__SHIFT 0x0 |
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|---|
| 14840 | #define BIF_CFG_DEV1_EPF0_VENDOR_CAP_LIST__CAP_ID_MASK 0x000000FFL |
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| 14841 | #define BIF_CFG_DEV1_EPF0_VENDOR_CAP_LIST__NEXT_PTR_MASK 0x0000FF00L |
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| 14842 | #define BIF_CFG_DEV1_EPF0_VENDOR_CAP_LIST__LENGTH_MASK 0x00FF0000L |
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| 14847 | #define BIF_CFG_DEV1_EPF0_ADAPTER_ID_W__SUBSYSTEM_ID_MASK 0xFFFF0000L |
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| 14859 | #define BIF_CFG_DEV1_EPF0_PMI_STATUS_CNTL__NO_SOFT_RESET_MASK 0x00000008L |
|---|
| 14860 | #define BIF_CFG_DEV1_EPF0_PMI_STATUS_CNTL__PME_EN_MASK 0x00000100L |
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| 14861 | #define BIF_CFG_DEV1_EPF0_PMI_STATUS_CNTL__DATA_SELECT_MASK 0x00001E00L |
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| 14862 | #define BIF_CFG_DEV1_EPF0_PMI_STATUS_CNTL__DATA_SCALE_MASK 0x00006000L |
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| 14863 | #define BIF_CFG_DEV1_EPF0_PMI_STATUS_CNTL__PME_STATUS_MASK 0x00008000L |
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| 14864 | #define BIF_CFG_DEV1_EPF0_PMI_STATUS_CNTL__B2_B3_SUPPORT_MASK 0x00400000L |
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| 14865 | #define BIF_CFG_DEV1_EPF0_PMI_STATUS_CNTL__BUS_PWR_EN_MASK 0x00800000L |
|---|
| 14866 | #define BIF_CFG_DEV1_EPF0_PMI_STATUS_CNTL__PMI_DATA_MASK 0xFF000000L |
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| 14867 | //BIF_CFG_DEV1_EPF0_PCIE_CAP_LIST |
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| 14870 | #define BIF_CFG_DEV1_EPF0_PCIE_CAP_LIST__CAP_ID_MASK 0x00FFL |
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| 14871 | #define BIF_CFG_DEV1_EPF0_PCIE_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
|---|
| 14872 | //BIF_CFG_DEV1_EPF0_PCIE_CAP |
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| 14873 | #define BIF_CFG_DEV1_EPF0_PCIE_CAP__VERSION__SHIFT 0x0 |
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| 14875 | #define BIF_CFG_DEV1_EPF0_PCIE_CAP__SLOT_IMPLEMENTED__SHIFT 0x8 |
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| 14876 | #define BIF_CFG_DEV1_EPF0_PCIE_CAP__INT_MESSAGE_NUM__SHIFT 0x9 |
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| 14877 | #define BIF_CFG_DEV1_EPF0_PCIE_CAP__VERSION_MASK 0x000FL |
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| 14878 | #define BIF_CFG_DEV1_EPF0_PCIE_CAP__DEVICE_TYPE_MASK 0x00F0L |
|---|
| 14879 | #define BIF_CFG_DEV1_EPF0_PCIE_CAP__SLOT_IMPLEMENTED_MASK 0x0100L |
|---|
| 14880 | #define BIF_CFG_DEV1_EPF0_PCIE_CAP__INT_MESSAGE_NUM_MASK 0x3E00L |
|---|
| 14881 | //BIF_CFG_DEV1_EPF0_DEVICE_CAP |
|---|
| 14882 | #define BIF_CFG_DEV1_EPF0_DEVICE_CAP__MAX_PAYLOAD_SUPPORT__SHIFT 0x0 |
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| 14883 | #define BIF_CFG_DEV1_EPF0_DEVICE_CAP__PHANTOM_FUNC__SHIFT 0x3 |
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| 14884 | #define BIF_CFG_DEV1_EPF0_DEVICE_CAP__EXTENDED_TAG__SHIFT 0x5 |
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| 14885 | #define BIF_CFG_DEV1_EPF0_DEVICE_CAP__L0S_ACCEPTABLE_LATENCY__SHIFT 0x6 |
|---|
| 14886 | #define BIF_CFG_DEV1_EPF0_DEVICE_CAP__L1_ACCEPTABLE_LATENCY__SHIFT 0x9 |
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| 14887 | #define BIF_CFG_DEV1_EPF0_DEVICE_CAP__ROLE_BASED_ERR_REPORTING__SHIFT 0xf |
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| 14888 | #define BIF_CFG_DEV1_EPF0_DEVICE_CAP__CAPTURED_SLOT_POWER_LIMIT__SHIFT 0x12 |
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| 14889 | #define BIF_CFG_DEV1_EPF0_DEVICE_CAP__CAPTURED_SLOT_POWER_SCALE__SHIFT 0x1a |
|---|
| 14890 | #define BIF_CFG_DEV1_EPF0_DEVICE_CAP__FLR_CAPABLE__SHIFT 0x1c |
|---|
| 14891 | #define BIF_CFG_DEV1_EPF0_DEVICE_CAP__MAX_PAYLOAD_SUPPORT_MASK 0x00000007L |
|---|
| 14892 | #define BIF_CFG_DEV1_EPF0_DEVICE_CAP__PHANTOM_FUNC_MASK 0x00000018L |
|---|
| 14893 | #define BIF_CFG_DEV1_EPF0_DEVICE_CAP__EXTENDED_TAG_MASK 0x00000020L |
|---|
| 14894 | #define BIF_CFG_DEV1_EPF0_DEVICE_CAP__L0S_ACCEPTABLE_LATENCY_MASK 0x000001C0L |
|---|
| 14895 | #define BIF_CFG_DEV1_EPF0_DEVICE_CAP__L1_ACCEPTABLE_LATENCY_MASK 0x00000E00L |
|---|
| 14896 | #define BIF_CFG_DEV1_EPF0_DEVICE_CAP__ROLE_BASED_ERR_REPORTING_MASK 0x00008000L |
|---|
| 14897 | #define BIF_CFG_DEV1_EPF0_DEVICE_CAP__CAPTURED_SLOT_POWER_LIMIT_MASK 0x03FC0000L |
|---|
| 14898 | #define BIF_CFG_DEV1_EPF0_DEVICE_CAP__CAPTURED_SLOT_POWER_SCALE_MASK 0x0C000000L |
|---|
| 14899 | #define BIF_CFG_DEV1_EPF0_DEVICE_CAP__FLR_CAPABLE_MASK 0x10000000L |
|---|
| 14900 | //BIF_CFG_DEV1_EPF0_DEVICE_CNTL |
|---|
| 14901 | #define BIF_CFG_DEV1_EPF0_DEVICE_CNTL__CORR_ERR_EN__SHIFT 0x0 |
|---|
| 14902 | #define BIF_CFG_DEV1_EPF0_DEVICE_CNTL__NON_FATAL_ERR_EN__SHIFT 0x1 |
|---|
| 14903 | #define BIF_CFG_DEV1_EPF0_DEVICE_CNTL__FATAL_ERR_EN__SHIFT 0x2 |
|---|
| 14904 | #define BIF_CFG_DEV1_EPF0_DEVICE_CNTL__USR_REPORT_EN__SHIFT 0x3 |
|---|
| 14905 | #define BIF_CFG_DEV1_EPF0_DEVICE_CNTL__RELAXED_ORD_EN__SHIFT 0x4 |
|---|
| 14906 | #define BIF_CFG_DEV1_EPF0_DEVICE_CNTL__MAX_PAYLOAD_SIZE__SHIFT 0x5 |
|---|
| 14907 | #define BIF_CFG_DEV1_EPF0_DEVICE_CNTL__EXTENDED_TAG_EN__SHIFT 0x8 |
|---|
| 14908 | #define BIF_CFG_DEV1_EPF0_DEVICE_CNTL__PHANTOM_FUNC_EN__SHIFT 0x9 |
|---|
| 14909 | #define BIF_CFG_DEV1_EPF0_DEVICE_CNTL__AUX_POWER_PM_EN__SHIFT 0xa |
|---|
| 14910 | #define BIF_CFG_DEV1_EPF0_DEVICE_CNTL__NO_SNOOP_EN__SHIFT 0xb |
|---|
| 14911 | #define BIF_CFG_DEV1_EPF0_DEVICE_CNTL__MAX_READ_REQUEST_SIZE__SHIFT 0xc |
|---|
| 14912 | #define BIF_CFG_DEV1_EPF0_DEVICE_CNTL__INITIATE_FLR__SHIFT 0xf |
|---|
| 14913 | #define BIF_CFG_DEV1_EPF0_DEVICE_CNTL__CORR_ERR_EN_MASK 0x0001L |
|---|
| 14914 | #define BIF_CFG_DEV1_EPF0_DEVICE_CNTL__NON_FATAL_ERR_EN_MASK 0x0002L |
|---|
| 14915 | #define BIF_CFG_DEV1_EPF0_DEVICE_CNTL__FATAL_ERR_EN_MASK 0x0004L |
|---|
| 14916 | #define BIF_CFG_DEV1_EPF0_DEVICE_CNTL__USR_REPORT_EN_MASK 0x0008L |
|---|
| 14917 | #define BIF_CFG_DEV1_EPF0_DEVICE_CNTL__RELAXED_ORD_EN_MASK 0x0010L |
|---|
| 14918 | #define BIF_CFG_DEV1_EPF0_DEVICE_CNTL__MAX_PAYLOAD_SIZE_MASK 0x00E0L |
|---|
| 14919 | #define BIF_CFG_DEV1_EPF0_DEVICE_CNTL__EXTENDED_TAG_EN_MASK 0x0100L |
|---|
| 14920 | #define BIF_CFG_DEV1_EPF0_DEVICE_CNTL__PHANTOM_FUNC_EN_MASK 0x0200L |
|---|
| 14921 | #define BIF_CFG_DEV1_EPF0_DEVICE_CNTL__AUX_POWER_PM_EN_MASK 0x0400L |
|---|
| 14922 | #define BIF_CFG_DEV1_EPF0_DEVICE_CNTL__NO_SNOOP_EN_MASK 0x0800L |
|---|
| 14923 | #define BIF_CFG_DEV1_EPF0_DEVICE_CNTL__MAX_READ_REQUEST_SIZE_MASK 0x7000L |
|---|
| 14924 | #define BIF_CFG_DEV1_EPF0_DEVICE_CNTL__INITIATE_FLR_MASK 0x8000L |
|---|
| 14925 | //BIF_CFG_DEV1_EPF0_LINK_CAP |
|---|
| 14926 | #define BIF_CFG_DEV1_EPF0_LINK_CAP__LINK_SPEED__SHIFT 0x0 |
|---|
| 14927 | #define BIF_CFG_DEV1_EPF0_LINK_CAP__LINK_WIDTH__SHIFT 0x4 |
|---|
| 14928 | #define BIF_CFG_DEV1_EPF0_LINK_CAP__PM_SUPPORT__SHIFT 0xa |
|---|
| 14929 | #define BIF_CFG_DEV1_EPF0_LINK_CAP__L0S_EXIT_LATENCY__SHIFT 0xc |
|---|
| 14930 | #define BIF_CFG_DEV1_EPF0_LINK_CAP__L1_EXIT_LATENCY__SHIFT 0xf |
|---|
| 14931 | #define BIF_CFG_DEV1_EPF0_LINK_CAP__CLOCK_POWER_MANAGEMENT__SHIFT 0x12 |
|---|
| 14932 | #define BIF_CFG_DEV1_EPF0_LINK_CAP__SURPRISE_DOWN_ERR_REPORTING__SHIFT 0x13 |
|---|
| 14933 | #define BIF_CFG_DEV1_EPF0_LINK_CAP__DL_ACTIVE_REPORTING_CAPABLE__SHIFT 0x14 |
|---|
| 14934 | #define BIF_CFG_DEV1_EPF0_LINK_CAP__LINK_BW_NOTIFICATION_CAP__SHIFT 0x15 |
|---|
| 14935 | #define BIF_CFG_DEV1_EPF0_LINK_CAP__ASPM_OPTIONALITY_COMPLIANCE__SHIFT 0x16 |
|---|
| 14936 | #define BIF_CFG_DEV1_EPF0_LINK_CAP__PORT_NUMBER__SHIFT 0x18 |
|---|
| 14937 | #define BIF_CFG_DEV1_EPF0_LINK_CAP__LINK_SPEED_MASK 0x0000000FL |
|---|
| 14938 | #define BIF_CFG_DEV1_EPF0_LINK_CAP__LINK_WIDTH_MASK 0x000003F0L |
|---|
| 14939 | #define BIF_CFG_DEV1_EPF0_LINK_CAP__PM_SUPPORT_MASK 0x00000C00L |
|---|
| 14940 | #define BIF_CFG_DEV1_EPF0_LINK_CAP__L0S_EXIT_LATENCY_MASK 0x00007000L |
|---|
| 14941 | #define BIF_CFG_DEV1_EPF0_LINK_CAP__L1_EXIT_LATENCY_MASK 0x00038000L |
|---|
| 14942 | #define BIF_CFG_DEV1_EPF0_LINK_CAP__CLOCK_POWER_MANAGEMENT_MASK 0x00040000L |
|---|
| 14943 | #define BIF_CFG_DEV1_EPF0_LINK_CAP__SURPRISE_DOWN_ERR_REPORTING_MASK 0x00080000L |
|---|
| 14944 | #define BIF_CFG_DEV1_EPF0_LINK_CAP__DL_ACTIVE_REPORTING_CAPABLE_MASK 0x00100000L |
|---|
| 14945 | #define BIF_CFG_DEV1_EPF0_LINK_CAP__LINK_BW_NOTIFICATION_CAP_MASK 0x00200000L |
|---|
| 14946 | #define BIF_CFG_DEV1_EPF0_LINK_CAP__ASPM_OPTIONALITY_COMPLIANCE_MASK 0x00400000L |
|---|
| 14947 | #define BIF_CFG_DEV1_EPF0_LINK_CAP__PORT_NUMBER_MASK 0xFF000000L |
|---|
| 14948 | //BIF_CFG_DEV1_EPF0_LINK_STATUS |
|---|
| 14949 | #define BIF_CFG_DEV1_EPF0_LINK_STATUS__CURRENT_LINK_SPEED__SHIFT 0x0 |
|---|
| 14950 | #define BIF_CFG_DEV1_EPF0_LINK_STATUS__NEGOTIATED_LINK_WIDTH__SHIFT 0x4 |
|---|
| 14951 | #define BIF_CFG_DEV1_EPF0_LINK_STATUS__LINK_TRAINING__SHIFT 0xb |
|---|
| 14952 | #define BIF_CFG_DEV1_EPF0_LINK_STATUS__SLOT_CLOCK_CFG__SHIFT 0xc |
|---|
| 14953 | #define BIF_CFG_DEV1_EPF0_LINK_STATUS__DL_ACTIVE__SHIFT 0xd |
|---|
| 14954 | #define BIF_CFG_DEV1_EPF0_LINK_STATUS__LINK_BW_MANAGEMENT_STATUS__SHIFT 0xe |
|---|
| 14955 | #define BIF_CFG_DEV1_EPF0_LINK_STATUS__LINK_AUTONOMOUS_BW_STATUS__SHIFT 0xf |
|---|
| 14956 | #define BIF_CFG_DEV1_EPF0_LINK_STATUS__CURRENT_LINK_SPEED_MASK 0x000FL |
|---|
| 14957 | #define BIF_CFG_DEV1_EPF0_LINK_STATUS__NEGOTIATED_LINK_WIDTH_MASK 0x03F0L |
|---|
| 14958 | #define BIF_CFG_DEV1_EPF0_LINK_STATUS__LINK_TRAINING_MASK 0x0800L |
|---|
| 14959 | #define BIF_CFG_DEV1_EPF0_LINK_STATUS__SLOT_CLOCK_CFG_MASK 0x1000L |
|---|
| 14960 | #define BIF_CFG_DEV1_EPF0_LINK_STATUS__DL_ACTIVE_MASK 0x2000L |
|---|
| 14961 | #define BIF_CFG_DEV1_EPF0_LINK_STATUS__LINK_BW_MANAGEMENT_STATUS_MASK 0x4000L |
|---|
| 14962 | #define BIF_CFG_DEV1_EPF0_LINK_STATUS__LINK_AUTONOMOUS_BW_STATUS_MASK 0x8000L |
|---|
| 14963 | //BIF_CFG_DEV1_EPF0_MSI_CAP_LIST |
|---|
| 14964 | #define BIF_CFG_DEV1_EPF0_MSI_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 14965 | #define BIF_CFG_DEV1_EPF0_MSI_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
|---|
| 14966 | #define BIF_CFG_DEV1_EPF0_MSI_CAP_LIST__CAP_ID_MASK 0x00FFL |
|---|
| 14967 | #define BIF_CFG_DEV1_EPF0_MSI_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
|---|
| 14968 | //BIF_CFG_DEV1_EPF0_MSI_MSG_ADDR_LO |
|---|
| 14969 | #define BIF_CFG_DEV1_EPF0_MSI_MSG_ADDR_LO__MSI_MSG_ADDR_LO__SHIFT 0x2 |
|---|
| 14970 | #define BIF_CFG_DEV1_EPF0_MSI_MSG_ADDR_LO__MSI_MSG_ADDR_LO_MASK 0xFFFFFFFCL |
|---|
| 14971 | //BIF_CFG_DEV1_EPF0_MSI_MSG_ADDR_HI |
|---|
| 14972 | #define BIF_CFG_DEV1_EPF0_MSI_MSG_ADDR_HI__MSI_MSG_ADDR_HI__SHIFT 0x0 |
|---|
| 14973 | #define BIF_CFG_DEV1_EPF0_MSI_MSG_ADDR_HI__MSI_MSG_ADDR_HI_MASK 0xFFFFFFFFL |
|---|
| 14974 | //BIF_CFG_DEV1_EPF0_MSI_MSG_DATA |
|---|
| 14975 | #define BIF_CFG_DEV1_EPF0_MSI_MSG_DATA__MSI_DATA__SHIFT 0x0 |
|---|
| 14976 | #define BIF_CFG_DEV1_EPF0_MSI_MSG_DATA__MSI_DATA_MASK 0xFFFFL |
|---|
| 14977 | //BIF_CFG_DEV1_EPF0_MSI_MSG_DATA_64 |
|---|
| 14978 | #define BIF_CFG_DEV1_EPF0_MSI_MSG_DATA_64__MSI_DATA_64__SHIFT 0x0 |
|---|
| 14979 | #define BIF_CFG_DEV1_EPF0_MSI_MSG_DATA_64__MSI_DATA_64_MASK 0xFFFFL |
|---|
| 14980 | //BIF_CFG_DEV1_EPF0_MSI_PENDING |
|---|
| 14981 | #define BIF_CFG_DEV1_EPF0_MSI_PENDING__MSI_PENDING__SHIFT 0x0 |
|---|
| 14982 | #define BIF_CFG_DEV1_EPF0_MSI_PENDING__MSI_PENDING_MASK 0xFFFFFFFFL |
|---|
| 14983 | //BIF_CFG_DEV1_EPF0_MSI_PENDING_64 |
|---|
| 14984 | #define BIF_CFG_DEV1_EPF0_MSI_PENDING_64__MSI_PENDING_64__SHIFT 0x0 |
|---|
| 14985 | #define BIF_CFG_DEV1_EPF0_MSI_PENDING_64__MSI_PENDING_64_MASK 0xFFFFFFFFL |
|---|
| 14986 | //BIF_CFG_DEV1_EPF0_MSIX_CAP_LIST |
|---|
| 14987 | #define BIF_CFG_DEV1_EPF0_MSIX_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 14988 | #define BIF_CFG_DEV1_EPF0_MSIX_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
|---|
| 14989 | #define BIF_CFG_DEV1_EPF0_MSIX_CAP_LIST__CAP_ID_MASK 0x00FFL |
|---|
| 14990 | #define BIF_CFG_DEV1_EPF0_MSIX_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
|---|
| 14991 | //BIF_CFG_DEV1_EPF0_MSIX_MSG_CNTL |
|---|
| 14992 | #define BIF_CFG_DEV1_EPF0_MSIX_MSG_CNTL__MSIX_TABLE_SIZE__SHIFT 0x0 |
|---|
| 14993 | #define BIF_CFG_DEV1_EPF0_MSIX_MSG_CNTL__MSIX_FUNC_MASK__SHIFT 0xe |
|---|
| 14994 | #define BIF_CFG_DEV1_EPF0_MSIX_MSG_CNTL__MSIX_EN__SHIFT 0xf |
|---|
| 14995 | #define BIF_CFG_DEV1_EPF0_MSIX_MSG_CNTL__MSIX_TABLE_SIZE_MASK 0x07FFL |
|---|
| 14996 | #define BIF_CFG_DEV1_EPF0_MSIX_MSG_CNTL__MSIX_FUNC_MASK_MASK 0x4000L |
|---|
| 14997 | #define BIF_CFG_DEV1_EPF0_MSIX_MSG_CNTL__MSIX_EN_MASK 0x8000L |
|---|
| 14998 | //BIF_CFG_DEV1_EPF0_MSIX_TABLE |
|---|
| 14999 | #define BIF_CFG_DEV1_EPF0_MSIX_TABLE__MSIX_TABLE_BIR__SHIFT 0x0 |
|---|
| 15000 | #define BIF_CFG_DEV1_EPF0_MSIX_TABLE__MSIX_TABLE_OFFSET__SHIFT 0x3 |
|---|
| 15001 | #define BIF_CFG_DEV1_EPF0_MSIX_TABLE__MSIX_TABLE_BIR_MASK 0x00000007L |
|---|
| 15002 | #define BIF_CFG_DEV1_EPF0_MSIX_TABLE__MSIX_TABLE_OFFSET_MASK 0xFFFFFFF8L |
|---|
| 15003 | //BIF_CFG_DEV1_EPF0_MSIX_PBA |
|---|
| 15004 | #define BIF_CFG_DEV1_EPF0_MSIX_PBA__MSIX_PBA_BIR__SHIFT 0x0 |
|---|
| 15005 | #define BIF_CFG_DEV1_EPF0_MSIX_PBA__MSIX_PBA_OFFSET__SHIFT 0x3 |
|---|
| 15006 | #define BIF_CFG_DEV1_EPF0_MSIX_PBA__MSIX_PBA_BIR_MASK 0x00000007L |
|---|
| 15007 | #define BIF_CFG_DEV1_EPF0_MSIX_PBA__MSIX_PBA_OFFSET_MASK 0xFFFFFFF8L |
|---|
| 15008 | //BIF_CFG_DEV1_EPF0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST |
|---|
| 15009 | #define BIF_CFG_DEV1_EPF0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 15010 | #define BIF_CFG_DEV1_EPF0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 15011 | #define BIF_CFG_DEV1_EPF0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 15012 | #define BIF_CFG_DEV1_EPF0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 15013 | #define BIF_CFG_DEV1_EPF0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 15014 | #define BIF_CFG_DEV1_EPF0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 15015 | //BIF_CFG_DEV1_EPF0_PCIE_VENDOR_SPECIFIC_HDR |
|---|
| 15016 | #define BIF_CFG_DEV1_EPF0_PCIE_VENDOR_SPECIFIC_HDR__VSEC_ID__SHIFT 0x0 |
|---|
| 15017 | #define BIF_CFG_DEV1_EPF0_PCIE_VENDOR_SPECIFIC_HDR__VSEC_REV__SHIFT 0x10 |
|---|
| 15018 | #define BIF_CFG_DEV1_EPF0_PCIE_VENDOR_SPECIFIC_HDR__VSEC_LENGTH__SHIFT 0x14 |
|---|
| 15019 | #define BIF_CFG_DEV1_EPF0_PCIE_VENDOR_SPECIFIC_HDR__VSEC_ID_MASK 0x0000FFFFL |
|---|
| 15020 | #define BIF_CFG_DEV1_EPF0_PCIE_VENDOR_SPECIFIC_HDR__VSEC_REV_MASK 0x000F0000L |
|---|
| 15021 | #define BIF_CFG_DEV1_EPF0_PCIE_VENDOR_SPECIFIC_HDR__VSEC_LENGTH_MASK 0xFFF00000L |
|---|
| 15022 | //BIF_CFG_DEV1_EPF0_PCIE_VENDOR_SPECIFIC1 |
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| 15023 | #define BIF_CFG_DEV1_EPF0_PCIE_VENDOR_SPECIFIC1__SCRATCH__SHIFT 0x0 |
|---|
| 15024 | #define BIF_CFG_DEV1_EPF0_PCIE_VENDOR_SPECIFIC1__SCRATCH_MASK 0xFFFFFFFFL |
|---|
| 15025 | //BIF_CFG_DEV1_EPF0_PCIE_VENDOR_SPECIFIC2 |
|---|
| 15026 | #define BIF_CFG_DEV1_EPF0_PCIE_VENDOR_SPECIFIC2__SCRATCH__SHIFT 0x0 |
|---|
| 15027 | #define BIF_CFG_DEV1_EPF0_PCIE_VENDOR_SPECIFIC2__SCRATCH_MASK 0xFFFFFFFFL |
|---|
| 15028 | //BIF_CFG_DEV1_EPF0_PCIE_VC_ENH_CAP_LIST |
|---|
| 15029 | #define BIF_CFG_DEV1_EPF0_PCIE_VC_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 15030 | #define BIF_CFG_DEV1_EPF0_PCIE_VC_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 15031 | #define BIF_CFG_DEV1_EPF0_PCIE_VC_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 15032 | #define BIF_CFG_DEV1_EPF0_PCIE_VC_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 15033 | #define BIF_CFG_DEV1_EPF0_PCIE_VC_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 15034 | #define BIF_CFG_DEV1_EPF0_PCIE_VC_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 15035 | //BIF_CFG_DEV1_EPF0_PCIE_PORT_VC_CAP_REG1 |
|---|
| 15036 | #define BIF_CFG_DEV1_EPF0_PCIE_PORT_VC_CAP_REG1__EXT_VC_COUNT__SHIFT 0x0 |
|---|
| 15037 | #define BIF_CFG_DEV1_EPF0_PCIE_PORT_VC_CAP_REG1__LOW_PRIORITY_EXT_VC_COUNT__SHIFT 0x4 |
|---|
| 15038 | #define BIF_CFG_DEV1_EPF0_PCIE_PORT_VC_CAP_REG1__REF_CLK__SHIFT 0x8 |
|---|
| 15039 | #define BIF_CFG_DEV1_EPF0_PCIE_PORT_VC_CAP_REG1__PORT_ARB_TABLE_ENTRY_SIZE__SHIFT 0xa |
|---|
| 15040 | #define BIF_CFG_DEV1_EPF0_PCIE_PORT_VC_CAP_REG1__EXT_VC_COUNT_MASK 0x00000007L |
|---|
| 15041 | #define BIF_CFG_DEV1_EPF0_PCIE_PORT_VC_CAP_REG1__LOW_PRIORITY_EXT_VC_COUNT_MASK 0x00000070L |
|---|
| 15042 | #define BIF_CFG_DEV1_EPF0_PCIE_PORT_VC_CAP_REG1__REF_CLK_MASK 0x00000300L |
|---|
| 15043 | #define BIF_CFG_DEV1_EPF0_PCIE_PORT_VC_CAP_REG1__PORT_ARB_TABLE_ENTRY_SIZE_MASK 0x00000C00L |
|---|
| 15044 | //BIF_CFG_DEV1_EPF0_PCIE_PORT_VC_CAP_REG2 |
|---|
| 15045 | #define BIF_CFG_DEV1_EPF0_PCIE_PORT_VC_CAP_REG2__VC_ARB_CAP__SHIFT 0x0 |
|---|
| 15046 | #define BIF_CFG_DEV1_EPF0_PCIE_PORT_VC_CAP_REG2__VC_ARB_TABLE_OFFSET__SHIFT 0x18 |
|---|
| 15047 | #define BIF_CFG_DEV1_EPF0_PCIE_PORT_VC_CAP_REG2__VC_ARB_CAP_MASK 0x000000FFL |
|---|
| 15048 | #define BIF_CFG_DEV1_EPF0_PCIE_PORT_VC_CAP_REG2__VC_ARB_TABLE_OFFSET_MASK 0xFF000000L |
|---|
| 15049 | //BIF_CFG_DEV1_EPF0_PCIE_PORT_VC_CNTL |
|---|
| 15050 | #define BIF_CFG_DEV1_EPF0_PCIE_PORT_VC_CNTL__LOAD_VC_ARB_TABLE__SHIFT 0x0 |
|---|
| 15051 | #define BIF_CFG_DEV1_EPF0_PCIE_PORT_VC_CNTL__VC_ARB_SELECT__SHIFT 0x1 |
|---|
| 15052 | #define BIF_CFG_DEV1_EPF0_PCIE_PORT_VC_CNTL__LOAD_VC_ARB_TABLE_MASK 0x0001L |
|---|
| 15053 | #define BIF_CFG_DEV1_EPF0_PCIE_PORT_VC_CNTL__VC_ARB_SELECT_MASK 0x000EL |
|---|
| 15054 | //BIF_CFG_DEV1_EPF0_PCIE_PORT_VC_STATUS |
|---|
| 15055 | #define BIF_CFG_DEV1_EPF0_PCIE_PORT_VC_STATUS__VC_ARB_TABLE_STATUS__SHIFT 0x0 |
|---|
| 15056 | #define BIF_CFG_DEV1_EPF0_PCIE_PORT_VC_STATUS__VC_ARB_TABLE_STATUS_MASK 0x0001L |
|---|
| 15057 | //BIF_CFG_DEV1_EPF0_PCIE_VC0_RESOURCE_CAP |
|---|
| 15058 | #define BIF_CFG_DEV1_EPF0_PCIE_VC0_RESOURCE_CAP__PORT_ARB_CAP__SHIFT 0x0 |
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| 15059 | #define BIF_CFG_DEV1_EPF0_PCIE_VC0_RESOURCE_CAP__REJECT_SNOOP_TRANS__SHIFT 0xf |
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| 15060 | #define BIF_CFG_DEV1_EPF0_PCIE_VC0_RESOURCE_CAP__MAX_TIME_SLOTS__SHIFT 0x10 |
|---|
| 15061 | #define BIF_CFG_DEV1_EPF0_PCIE_VC0_RESOURCE_CAP__PORT_ARB_TABLE_OFFSET__SHIFT 0x18 |
|---|
| 15062 | #define BIF_CFG_DEV1_EPF0_PCIE_VC0_RESOURCE_CAP__PORT_ARB_CAP_MASK 0x000000FFL |
|---|
| 15063 | #define BIF_CFG_DEV1_EPF0_PCIE_VC0_RESOURCE_CAP__REJECT_SNOOP_TRANS_MASK 0x00008000L |
|---|
| 15064 | #define BIF_CFG_DEV1_EPF0_PCIE_VC0_RESOURCE_CAP__MAX_TIME_SLOTS_MASK 0x007F0000L |
|---|
| 15065 | #define BIF_CFG_DEV1_EPF0_PCIE_VC0_RESOURCE_CAP__PORT_ARB_TABLE_OFFSET_MASK 0xFF000000L |
|---|
| 15066 | //BIF_CFG_DEV1_EPF0_PCIE_VC0_RESOURCE_CNTL |
|---|
| 15067 | #define BIF_CFG_DEV1_EPF0_PCIE_VC0_RESOURCE_CNTL__TC_VC_MAP_TC0__SHIFT 0x0 |
|---|
| 15068 | #define BIF_CFG_DEV1_EPF0_PCIE_VC0_RESOURCE_CNTL__TC_VC_MAP_TC1_7__SHIFT 0x1 |
|---|
| 15069 | #define BIF_CFG_DEV1_EPF0_PCIE_VC0_RESOURCE_CNTL__LOAD_PORT_ARB_TABLE__SHIFT 0x10 |
|---|
| 15070 | #define BIF_CFG_DEV1_EPF0_PCIE_VC0_RESOURCE_CNTL__PORT_ARB_SELECT__SHIFT 0x11 |
|---|
| 15071 | #define BIF_CFG_DEV1_EPF0_PCIE_VC0_RESOURCE_CNTL__VC_ID__SHIFT 0x18 |
|---|
| 15072 | #define BIF_CFG_DEV1_EPF0_PCIE_VC0_RESOURCE_CNTL__VC_ENABLE__SHIFT 0x1f |
|---|
| 15073 | #define BIF_CFG_DEV1_EPF0_PCIE_VC0_RESOURCE_CNTL__TC_VC_MAP_TC0_MASK 0x00000001L |
|---|
| 15074 | #define BIF_CFG_DEV1_EPF0_PCIE_VC0_RESOURCE_CNTL__TC_VC_MAP_TC1_7_MASK 0x000000FEL |
|---|
| 15075 | #define BIF_CFG_DEV1_EPF0_PCIE_VC0_RESOURCE_CNTL__LOAD_PORT_ARB_TABLE_MASK 0x00010000L |
|---|
| 15076 | #define BIF_CFG_DEV1_EPF0_PCIE_VC0_RESOURCE_CNTL__PORT_ARB_SELECT_MASK 0x000E0000L |
|---|
| 15077 | #define BIF_CFG_DEV1_EPF0_PCIE_VC0_RESOURCE_CNTL__VC_ID_MASK 0x07000000L |
|---|
| 15078 | #define BIF_CFG_DEV1_EPF0_PCIE_VC0_RESOURCE_CNTL__VC_ENABLE_MASK 0x80000000L |
|---|
| 15079 | //BIF_CFG_DEV1_EPF0_PCIE_VC0_RESOURCE_STATUS |
|---|
| 15080 | #define BIF_CFG_DEV1_EPF0_PCIE_VC0_RESOURCE_STATUS__PORT_ARB_TABLE_STATUS__SHIFT 0x0 |
|---|
| 15081 | #define BIF_CFG_DEV1_EPF0_PCIE_VC0_RESOURCE_STATUS__VC_NEGOTIATION_PENDING__SHIFT 0x1 |
|---|
| 15082 | #define BIF_CFG_DEV1_EPF0_PCIE_VC0_RESOURCE_STATUS__PORT_ARB_TABLE_STATUS_MASK 0x0001L |
|---|
| 15083 | #define BIF_CFG_DEV1_EPF0_PCIE_VC0_RESOURCE_STATUS__VC_NEGOTIATION_PENDING_MASK 0x0002L |
|---|
| 15084 | //BIF_CFG_DEV1_EPF0_PCIE_VC1_RESOURCE_CAP |
|---|
| 15085 | #define BIF_CFG_DEV1_EPF0_PCIE_VC1_RESOURCE_CAP__PORT_ARB_CAP__SHIFT 0x0 |
|---|
| 15086 | #define BIF_CFG_DEV1_EPF0_PCIE_VC1_RESOURCE_CAP__REJECT_SNOOP_TRANS__SHIFT 0xf |
|---|
| 15087 | #define BIF_CFG_DEV1_EPF0_PCIE_VC1_RESOURCE_CAP__MAX_TIME_SLOTS__SHIFT 0x10 |
|---|
| 15088 | #define BIF_CFG_DEV1_EPF0_PCIE_VC1_RESOURCE_CAP__PORT_ARB_TABLE_OFFSET__SHIFT 0x18 |
|---|
| 15089 | #define BIF_CFG_DEV1_EPF0_PCIE_VC1_RESOURCE_CAP__PORT_ARB_CAP_MASK 0x000000FFL |
|---|
| 15090 | #define BIF_CFG_DEV1_EPF0_PCIE_VC1_RESOURCE_CAP__REJECT_SNOOP_TRANS_MASK 0x00008000L |
|---|
| 15091 | #define BIF_CFG_DEV1_EPF0_PCIE_VC1_RESOURCE_CAP__MAX_TIME_SLOTS_MASK 0x003F0000L |
|---|
| 15092 | #define BIF_CFG_DEV1_EPF0_PCIE_VC1_RESOURCE_CAP__PORT_ARB_TABLE_OFFSET_MASK 0xFF000000L |
|---|
| 15093 | //BIF_CFG_DEV1_EPF0_PCIE_VC1_RESOURCE_CNTL |
|---|
| 15094 | #define BIF_CFG_DEV1_EPF0_PCIE_VC1_RESOURCE_CNTL__TC_VC_MAP_TC0__SHIFT 0x0 |
|---|
| 15095 | #define BIF_CFG_DEV1_EPF0_PCIE_VC1_RESOURCE_CNTL__TC_VC_MAP_TC1_7__SHIFT 0x1 |
|---|
| 15096 | #define BIF_CFG_DEV1_EPF0_PCIE_VC1_RESOURCE_CNTL__LOAD_PORT_ARB_TABLE__SHIFT 0x10 |
|---|
| 15097 | #define BIF_CFG_DEV1_EPF0_PCIE_VC1_RESOURCE_CNTL__PORT_ARB_SELECT__SHIFT 0x11 |
|---|
| 15098 | #define BIF_CFG_DEV1_EPF0_PCIE_VC1_RESOURCE_CNTL__VC_ID__SHIFT 0x18 |
|---|
| 15099 | #define BIF_CFG_DEV1_EPF0_PCIE_VC1_RESOURCE_CNTL__VC_ENABLE__SHIFT 0x1f |
|---|
| 15100 | #define BIF_CFG_DEV1_EPF0_PCIE_VC1_RESOURCE_CNTL__TC_VC_MAP_TC0_MASK 0x00000001L |
|---|
| 15101 | #define BIF_CFG_DEV1_EPF0_PCIE_VC1_RESOURCE_CNTL__TC_VC_MAP_TC1_7_MASK 0x000000FEL |
|---|
| 15102 | #define BIF_CFG_DEV1_EPF0_PCIE_VC1_RESOURCE_CNTL__LOAD_PORT_ARB_TABLE_MASK 0x00010000L |
|---|
| 15103 | #define BIF_CFG_DEV1_EPF0_PCIE_VC1_RESOURCE_CNTL__PORT_ARB_SELECT_MASK 0x000E0000L |
|---|
| 15104 | #define BIF_CFG_DEV1_EPF0_PCIE_VC1_RESOURCE_CNTL__VC_ID_MASK 0x07000000L |
|---|
| 15105 | #define BIF_CFG_DEV1_EPF0_PCIE_VC1_RESOURCE_CNTL__VC_ENABLE_MASK 0x80000000L |
|---|
| 15106 | //BIF_CFG_DEV1_EPF0_PCIE_VC1_RESOURCE_STATUS |
|---|
| 15107 | #define BIF_CFG_DEV1_EPF0_PCIE_VC1_RESOURCE_STATUS__PORT_ARB_TABLE_STATUS__SHIFT 0x0 |
|---|
| 15108 | #define BIF_CFG_DEV1_EPF0_PCIE_VC1_RESOURCE_STATUS__VC_NEGOTIATION_PENDING__SHIFT 0x1 |
|---|
| 15109 | #define BIF_CFG_DEV1_EPF0_PCIE_VC1_RESOURCE_STATUS__PORT_ARB_TABLE_STATUS_MASK 0x0001L |
|---|
| 15110 | #define BIF_CFG_DEV1_EPF0_PCIE_VC1_RESOURCE_STATUS__VC_NEGOTIATION_PENDING_MASK 0x0002L |
|---|
| 15111 | //BIF_CFG_DEV1_EPF0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST |
|---|
| 15112 | #define BIF_CFG_DEV1_EPF0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 15113 | #define BIF_CFG_DEV1_EPF0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 15114 | #define BIF_CFG_DEV1_EPF0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 15115 | #define BIF_CFG_DEV1_EPF0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 15116 | #define BIF_CFG_DEV1_EPF0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 15117 | #define BIF_CFG_DEV1_EPF0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 15118 | //BIF_CFG_DEV1_EPF0_PCIE_CORR_ERR_STATUS |
|---|
| 15119 | #define BIF_CFG_DEV1_EPF0_PCIE_CORR_ERR_STATUS__RCV_ERR_STATUS__SHIFT 0x0 |
|---|
| 15120 | #define BIF_CFG_DEV1_EPF0_PCIE_CORR_ERR_STATUS__BAD_TLP_STATUS__SHIFT 0x6 |
|---|
| 15121 | #define BIF_CFG_DEV1_EPF0_PCIE_CORR_ERR_STATUS__BAD_DLLP_STATUS__SHIFT 0x7 |
|---|
| 15122 | #define BIF_CFG_DEV1_EPF0_PCIE_CORR_ERR_STATUS__REPLAY_NUM_ROLLOVER_STATUS__SHIFT 0x8 |
|---|
| 15123 | #define BIF_CFG_DEV1_EPF0_PCIE_CORR_ERR_STATUS__REPLAY_TIMER_TIMEOUT_STATUS__SHIFT 0xc |
|---|
| 15124 | #define BIF_CFG_DEV1_EPF0_PCIE_CORR_ERR_STATUS__ADVISORY_NONFATAL_ERR_STATUS__SHIFT 0xd |
|---|
| 15125 | #define BIF_CFG_DEV1_EPF0_PCIE_CORR_ERR_STATUS__CORR_INT_ERR_STATUS__SHIFT 0xe |
|---|
| 15126 | #define BIF_CFG_DEV1_EPF0_PCIE_CORR_ERR_STATUS__HDR_LOG_OVFL_STATUS__SHIFT 0xf |
|---|
| 15127 | #define BIF_CFG_DEV1_EPF0_PCIE_CORR_ERR_STATUS__RCV_ERR_STATUS_MASK 0x00000001L |
|---|
| 15128 | #define BIF_CFG_DEV1_EPF0_PCIE_CORR_ERR_STATUS__BAD_TLP_STATUS_MASK 0x00000040L |
|---|
| 15129 | #define BIF_CFG_DEV1_EPF0_PCIE_CORR_ERR_STATUS__BAD_DLLP_STATUS_MASK 0x00000080L |
|---|
| 15130 | #define BIF_CFG_DEV1_EPF0_PCIE_CORR_ERR_STATUS__REPLAY_NUM_ROLLOVER_STATUS_MASK 0x00000100L |
|---|
| 15131 | #define BIF_CFG_DEV1_EPF0_PCIE_CORR_ERR_STATUS__REPLAY_TIMER_TIMEOUT_STATUS_MASK 0x00001000L |
|---|
| 15132 | #define BIF_CFG_DEV1_EPF0_PCIE_CORR_ERR_STATUS__ADVISORY_NONFATAL_ERR_STATUS_MASK 0x00002000L |
|---|
| 15133 | #define BIF_CFG_DEV1_EPF0_PCIE_CORR_ERR_STATUS__CORR_INT_ERR_STATUS_MASK 0x00004000L |
|---|
| 15134 | #define BIF_CFG_DEV1_EPF0_PCIE_CORR_ERR_STATUS__HDR_LOG_OVFL_STATUS_MASK 0x00008000L |
|---|
| 15135 | //BIF_CFG_DEV1_EPF0_PCIE_HDR_LOG0 |
|---|
| 15136 | #define BIF_CFG_DEV1_EPF0_PCIE_HDR_LOG0__TLP_HDR__SHIFT 0x0 |
|---|
| 15137 | #define BIF_CFG_DEV1_EPF0_PCIE_HDR_LOG0__TLP_HDR_MASK 0xFFFFFFFFL |
|---|
| 15138 | //BIF_CFG_DEV1_EPF0_PCIE_HDR_LOG1 |
|---|
| 15139 | #define BIF_CFG_DEV1_EPF0_PCIE_HDR_LOG1__TLP_HDR__SHIFT 0x0 |
|---|
| 15140 | #define BIF_CFG_DEV1_EPF0_PCIE_HDR_LOG1__TLP_HDR_MASK 0xFFFFFFFFL |
|---|
| 15141 | //BIF_CFG_DEV1_EPF0_PCIE_HDR_LOG2 |
|---|
| 15142 | #define BIF_CFG_DEV1_EPF0_PCIE_HDR_LOG2__TLP_HDR__SHIFT 0x0 |
|---|
| 15143 | #define BIF_CFG_DEV1_EPF0_PCIE_HDR_LOG2__TLP_HDR_MASK 0xFFFFFFFFL |
|---|
| 15144 | //BIF_CFG_DEV1_EPF0_PCIE_HDR_LOG3 |
|---|
| 15145 | #define BIF_CFG_DEV1_EPF0_PCIE_HDR_LOG3__TLP_HDR__SHIFT 0x0 |
|---|
| 15146 | #define BIF_CFG_DEV1_EPF0_PCIE_HDR_LOG3__TLP_HDR_MASK 0xFFFFFFFFL |
|---|
| 15147 | //BIF_CFG_DEV1_EPF0_PCIE_TLP_PREFIX_LOG0 |
|---|
| 15148 | #define BIF_CFG_DEV1_EPF0_PCIE_TLP_PREFIX_LOG0__TLP_PREFIX__SHIFT 0x0 |
|---|
| 15149 | #define BIF_CFG_DEV1_EPF0_PCIE_TLP_PREFIX_LOG0__TLP_PREFIX_MASK 0xFFFFFFFFL |
|---|
| 15150 | //BIF_CFG_DEV1_EPF0_PCIE_TLP_PREFIX_LOG1 |
|---|
| 15151 | #define BIF_CFG_DEV1_EPF0_PCIE_TLP_PREFIX_LOG1__TLP_PREFIX__SHIFT 0x0 |
|---|
| 15152 | #define BIF_CFG_DEV1_EPF0_PCIE_TLP_PREFIX_LOG1__TLP_PREFIX_MASK 0xFFFFFFFFL |
|---|
| 15153 | //BIF_CFG_DEV1_EPF0_PCIE_TLP_PREFIX_LOG2 |
|---|
| 15154 | #define BIF_CFG_DEV1_EPF0_PCIE_TLP_PREFIX_LOG2__TLP_PREFIX__SHIFT 0x0 |
|---|
| 15155 | #define BIF_CFG_DEV1_EPF0_PCIE_TLP_PREFIX_LOG2__TLP_PREFIX_MASK 0xFFFFFFFFL |
|---|
| 15156 | //BIF_CFG_DEV1_EPF0_PCIE_TLP_PREFIX_LOG3 |
|---|
| 15157 | #define BIF_CFG_DEV1_EPF0_PCIE_TLP_PREFIX_LOG3__TLP_PREFIX__SHIFT 0x0 |
|---|
| 15158 | #define BIF_CFG_DEV1_EPF0_PCIE_TLP_PREFIX_LOG3__TLP_PREFIX_MASK 0xFFFFFFFFL |
|---|
| 15159 | //BIF_CFG_DEV1_EPF0_PCIE_BAR_ENH_CAP_LIST |
|---|
| 15160 | #define BIF_CFG_DEV1_EPF0_PCIE_BAR_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 15161 | #define BIF_CFG_DEV1_EPF0_PCIE_BAR_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 15162 | #define BIF_CFG_DEV1_EPF0_PCIE_BAR_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 15163 | #define BIF_CFG_DEV1_EPF0_PCIE_BAR_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 15164 | #define BIF_CFG_DEV1_EPF0_PCIE_BAR_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 15165 | #define BIF_CFG_DEV1_EPF0_PCIE_BAR_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 15166 | //BIF_CFG_DEV1_EPF0_PCIE_BAR1_CAP |
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| 15167 | #define BIF_CFG_DEV1_EPF0_PCIE_BAR1_CAP__BAR_SIZE_SUPPORTED__SHIFT 0x4 |
|---|
| 15168 | #define BIF_CFG_DEV1_EPF0_PCIE_BAR1_CAP__BAR_SIZE_SUPPORTED_MASK 0xFFFFFFF0L |
|---|
| 15169 | //BIF_CFG_DEV1_EPF0_PCIE_BAR2_CAP |
|---|
| 15170 | #define BIF_CFG_DEV1_EPF0_PCIE_BAR2_CAP__BAR_SIZE_SUPPORTED__SHIFT 0x4 |
|---|
| 15171 | #define BIF_CFG_DEV1_EPF0_PCIE_BAR2_CAP__BAR_SIZE_SUPPORTED_MASK 0xFFFFFFF0L |
|---|
| 15172 | //BIF_CFG_DEV1_EPF0_PCIE_BAR3_CAP |
|---|
| 15173 | #define BIF_CFG_DEV1_EPF0_PCIE_BAR3_CAP__BAR_SIZE_SUPPORTED__SHIFT 0x4 |
|---|
| 15174 | #define BIF_CFG_DEV1_EPF0_PCIE_BAR3_CAP__BAR_SIZE_SUPPORTED_MASK 0xFFFFFFF0L |
|---|
| 15175 | //BIF_CFG_DEV1_EPF0_PCIE_BAR4_CAP |
|---|
| 15176 | #define BIF_CFG_DEV1_EPF0_PCIE_BAR4_CAP__BAR_SIZE_SUPPORTED__SHIFT 0x4 |
|---|
| 15177 | #define BIF_CFG_DEV1_EPF0_PCIE_BAR4_CAP__BAR_SIZE_SUPPORTED_MASK 0xFFFFFFF0L |
|---|
| 15178 | //BIF_CFG_DEV1_EPF0_PCIE_BAR5_CAP |
|---|
| 15179 | #define BIF_CFG_DEV1_EPF0_PCIE_BAR5_CAP__BAR_SIZE_SUPPORTED__SHIFT 0x4 |
|---|
| 15180 | #define BIF_CFG_DEV1_EPF0_PCIE_BAR5_CAP__BAR_SIZE_SUPPORTED_MASK 0xFFFFFFF0L |
|---|
| 15181 | //BIF_CFG_DEV1_EPF0_PCIE_BAR6_CAP |
|---|
| 15182 | #define BIF_CFG_DEV1_EPF0_PCIE_BAR6_CAP__BAR_SIZE_SUPPORTED__SHIFT 0x4 |
|---|
| 15183 | #define BIF_CFG_DEV1_EPF0_PCIE_BAR6_CAP__BAR_SIZE_SUPPORTED_MASK 0xFFFFFFF0L |
|---|
| 15184 | //BIF_CFG_DEV1_EPF0_PCIE_PWR_BUDGET_ENH_CAP_LIST |
|---|
| 15185 | #define BIF_CFG_DEV1_EPF0_PCIE_PWR_BUDGET_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 15186 | #define BIF_CFG_DEV1_EPF0_PCIE_PWR_BUDGET_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 15187 | #define BIF_CFG_DEV1_EPF0_PCIE_PWR_BUDGET_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 15188 | #define BIF_CFG_DEV1_EPF0_PCIE_PWR_BUDGET_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 15189 | #define BIF_CFG_DEV1_EPF0_PCIE_PWR_BUDGET_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 15190 | #define BIF_CFG_DEV1_EPF0_PCIE_PWR_BUDGET_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 15191 | //BIF_CFG_DEV1_EPF0_PCIE_PWR_BUDGET_DATA_SELECT |
|---|
| 15192 | #define BIF_CFG_DEV1_EPF0_PCIE_PWR_BUDGET_DATA_SELECT__DATA_SELECT__SHIFT 0x0 |
|---|
| 15193 | #define BIF_CFG_DEV1_EPF0_PCIE_PWR_BUDGET_DATA_SELECT__DATA_SELECT_MASK 0xFFL |
|---|
| 15194 | //BIF_CFG_DEV1_EPF0_PCIE_PWR_BUDGET_DATA |
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| 15195 | #define BIF_CFG_DEV1_EPF0_PCIE_PWR_BUDGET_DATA__BASE_POWER__SHIFT 0x0 |
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| 15196 | #define BIF_CFG_DEV1_EPF0_PCIE_PWR_BUDGET_DATA__DATA_SCALE__SHIFT 0x8 |
|---|
| 15197 | #define BIF_CFG_DEV1_EPF0_PCIE_PWR_BUDGET_DATA__PM_SUB_STATE__SHIFT 0xa |
|---|
| 15198 | #define BIF_CFG_DEV1_EPF0_PCIE_PWR_BUDGET_DATA__PM_STATE__SHIFT 0xd |
|---|
| 15199 | #define BIF_CFG_DEV1_EPF0_PCIE_PWR_BUDGET_DATA__TYPE__SHIFT 0xf |
|---|
| 15200 | #define BIF_CFG_DEV1_EPF0_PCIE_PWR_BUDGET_DATA__POWER_RAIL__SHIFT 0x12 |
|---|
| 15201 | #define BIF_CFG_DEV1_EPF0_PCIE_PWR_BUDGET_DATA__BASE_POWER_MASK 0x000000FFL |
|---|
| 15202 | #define BIF_CFG_DEV1_EPF0_PCIE_PWR_BUDGET_DATA__DATA_SCALE_MASK 0x00000300L |
|---|
| 15203 | #define BIF_CFG_DEV1_EPF0_PCIE_PWR_BUDGET_DATA__PM_SUB_STATE_MASK 0x00001C00L |
|---|
| 15204 | #define BIF_CFG_DEV1_EPF0_PCIE_PWR_BUDGET_DATA__PM_STATE_MASK 0x00006000L |
|---|
| 15205 | #define BIF_CFG_DEV1_EPF0_PCIE_PWR_BUDGET_DATA__TYPE_MASK 0x00038000L |
|---|
| 15206 | #define BIF_CFG_DEV1_EPF0_PCIE_PWR_BUDGET_DATA__POWER_RAIL_MASK 0x001C0000L |
|---|
| 15207 | //BIF_CFG_DEV1_EPF0_PCIE_PWR_BUDGET_CAP |
|---|
| 15208 | #define BIF_CFG_DEV1_EPF0_PCIE_PWR_BUDGET_CAP__SYSTEM_ALLOCATED__SHIFT 0x0 |
|---|
| 15209 | #define BIF_CFG_DEV1_EPF0_PCIE_PWR_BUDGET_CAP__SYSTEM_ALLOCATED_MASK 0x01L |
|---|
| 15210 | //BIF_CFG_DEV1_EPF0_PCIE_DPA_ENH_CAP_LIST |
|---|
| 15211 | #define BIF_CFG_DEV1_EPF0_PCIE_DPA_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 15212 | #define BIF_CFG_DEV1_EPF0_PCIE_DPA_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 15213 | #define BIF_CFG_DEV1_EPF0_PCIE_DPA_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 15214 | #define BIF_CFG_DEV1_EPF0_PCIE_DPA_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 15215 | #define BIF_CFG_DEV1_EPF0_PCIE_DPA_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 15216 | #define BIF_CFG_DEV1_EPF0_PCIE_DPA_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 15217 | //BIF_CFG_DEV1_EPF0_PCIE_DPA_CAP |
|---|
| 15218 | #define BIF_CFG_DEV1_EPF0_PCIE_DPA_CAP__SUBSTATE_MAX__SHIFT 0x0 |
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| 15219 | #define BIF_CFG_DEV1_EPF0_PCIE_DPA_CAP__TRANS_LAT_UNIT__SHIFT 0x8 |
|---|
| 15220 | #define BIF_CFG_DEV1_EPF0_PCIE_DPA_CAP__PWR_ALLOC_SCALE__SHIFT 0xc |
|---|
| 15221 | #define BIF_CFG_DEV1_EPF0_PCIE_DPA_CAP__TRANS_LAT_VAL_0__SHIFT 0x10 |
|---|
| 15222 | #define BIF_CFG_DEV1_EPF0_PCIE_DPA_CAP__TRANS_LAT_VAL_1__SHIFT 0x18 |
|---|
| 15223 | #define BIF_CFG_DEV1_EPF0_PCIE_DPA_CAP__SUBSTATE_MAX_MASK 0x0000001FL |
|---|
| 15224 | #define BIF_CFG_DEV1_EPF0_PCIE_DPA_CAP__TRANS_LAT_UNIT_MASK 0x00000300L |
|---|
| 15225 | #define BIF_CFG_DEV1_EPF0_PCIE_DPA_CAP__PWR_ALLOC_SCALE_MASK 0x00003000L |
|---|
| 15226 | #define BIF_CFG_DEV1_EPF0_PCIE_DPA_CAP__TRANS_LAT_VAL_0_MASK 0x00FF0000L |
|---|
| 15227 | #define BIF_CFG_DEV1_EPF0_PCIE_DPA_CAP__TRANS_LAT_VAL_1_MASK 0xFF000000L |
|---|
| 15228 | //BIF_CFG_DEV1_EPF0_PCIE_DPA_LATENCY_INDICATOR |
|---|
| 15229 | #define BIF_CFG_DEV1_EPF0_PCIE_DPA_LATENCY_INDICATOR__TRANS_LAT_INDICATOR_BITS__SHIFT 0x0 |
|---|
| 15230 | #define BIF_CFG_DEV1_EPF0_PCIE_DPA_LATENCY_INDICATOR__TRANS_LAT_INDICATOR_BITS_MASK 0x000000FFL |
|---|
| 15231 | //BIF_CFG_DEV1_EPF0_PCIE_DPA_STATUS |
|---|
| 15232 | #define BIF_CFG_DEV1_EPF0_PCIE_DPA_STATUS__SUBSTATE_STATUS__SHIFT 0x0 |
|---|
| 15233 | #define BIF_CFG_DEV1_EPF0_PCIE_DPA_STATUS__SUBSTATE_CNTL_ENABLED__SHIFT 0x8 |
|---|
| 15234 | #define BIF_CFG_DEV1_EPF0_PCIE_DPA_STATUS__SUBSTATE_STATUS_MASK 0x001FL |
|---|
| 15235 | #define BIF_CFG_DEV1_EPF0_PCIE_DPA_STATUS__SUBSTATE_CNTL_ENABLED_MASK 0x0100L |
|---|
| 15236 | //BIF_CFG_DEV1_EPF0_PCIE_DPA_CNTL |
|---|
| 15237 | #define BIF_CFG_DEV1_EPF0_PCIE_DPA_CNTL__SUBSTATE_CNTL__SHIFT 0x0 |
|---|
| 15238 | #define BIF_CFG_DEV1_EPF0_PCIE_DPA_CNTL__SUBSTATE_CNTL_MASK 0x001FL |
|---|
| 15239 | //BIF_CFG_DEV1_EPF0_PCIE_DPA_SUBSTATE_PWR_ALLOC_0 |
|---|
| 15240 | #define BIF_CFG_DEV1_EPF0_PCIE_DPA_SUBSTATE_PWR_ALLOC_0__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 15241 | #define BIF_CFG_DEV1_EPF0_PCIE_DPA_SUBSTATE_PWR_ALLOC_0__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 15242 | //BIF_CFG_DEV1_EPF0_PCIE_DPA_SUBSTATE_PWR_ALLOC_1 |
|---|
| 15243 | #define BIF_CFG_DEV1_EPF0_PCIE_DPA_SUBSTATE_PWR_ALLOC_1__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 15244 | #define BIF_CFG_DEV1_EPF0_PCIE_DPA_SUBSTATE_PWR_ALLOC_1__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 15245 | //BIF_CFG_DEV1_EPF0_PCIE_DPA_SUBSTATE_PWR_ALLOC_2 |
|---|
| 15246 | #define BIF_CFG_DEV1_EPF0_PCIE_DPA_SUBSTATE_PWR_ALLOC_2__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 15247 | #define BIF_CFG_DEV1_EPF0_PCIE_DPA_SUBSTATE_PWR_ALLOC_2__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 15248 | //BIF_CFG_DEV1_EPF0_PCIE_DPA_SUBSTATE_PWR_ALLOC_3 |
|---|
| 15249 | #define BIF_CFG_DEV1_EPF0_PCIE_DPA_SUBSTATE_PWR_ALLOC_3__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 15250 | #define BIF_CFG_DEV1_EPF0_PCIE_DPA_SUBSTATE_PWR_ALLOC_3__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 15251 | //BIF_CFG_DEV1_EPF0_PCIE_DPA_SUBSTATE_PWR_ALLOC_4 |
|---|
| 15252 | #define BIF_CFG_DEV1_EPF0_PCIE_DPA_SUBSTATE_PWR_ALLOC_4__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 15253 | #define BIF_CFG_DEV1_EPF0_PCIE_DPA_SUBSTATE_PWR_ALLOC_4__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 15254 | //BIF_CFG_DEV1_EPF0_PCIE_DPA_SUBSTATE_PWR_ALLOC_5 |
|---|
| 15255 | #define BIF_CFG_DEV1_EPF0_PCIE_DPA_SUBSTATE_PWR_ALLOC_5__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 15256 | #define BIF_CFG_DEV1_EPF0_PCIE_DPA_SUBSTATE_PWR_ALLOC_5__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 15257 | //BIF_CFG_DEV1_EPF0_PCIE_DPA_SUBSTATE_PWR_ALLOC_6 |
|---|
| 15258 | #define BIF_CFG_DEV1_EPF0_PCIE_DPA_SUBSTATE_PWR_ALLOC_6__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 15259 | #define BIF_CFG_DEV1_EPF0_PCIE_DPA_SUBSTATE_PWR_ALLOC_6__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 15260 | //BIF_CFG_DEV1_EPF0_PCIE_DPA_SUBSTATE_PWR_ALLOC_7 |
|---|
| 15261 | #define BIF_CFG_DEV1_EPF0_PCIE_DPA_SUBSTATE_PWR_ALLOC_7__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 15262 | #define BIF_CFG_DEV1_EPF0_PCIE_DPA_SUBSTATE_PWR_ALLOC_7__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 15263 | //BIF_CFG_DEV1_EPF0_PCIE_SECONDARY_ENH_CAP_LIST |
|---|
| 15264 | #define BIF_CFG_DEV1_EPF0_PCIE_SECONDARY_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 15265 | #define BIF_CFG_DEV1_EPF0_PCIE_SECONDARY_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 15266 | #define BIF_CFG_DEV1_EPF0_PCIE_SECONDARY_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 15267 | #define BIF_CFG_DEV1_EPF0_PCIE_SECONDARY_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 15268 | #define BIF_CFG_DEV1_EPF0_PCIE_SECONDARY_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 15269 | #define BIF_CFG_DEV1_EPF0_PCIE_SECONDARY_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 15270 | //BIF_CFG_DEV1_EPF0_PCIE_LANE_ERROR_STATUS |
|---|
| 15271 | #define BIF_CFG_DEV1_EPF0_PCIE_LANE_ERROR_STATUS__LANE_ERROR_STATUS_BITS__SHIFT 0x0 |
|---|
| 15272 | #define BIF_CFG_DEV1_EPF0_PCIE_LANE_ERROR_STATUS__LANE_ERROR_STATUS_BITS_MASK 0x0000FFFFL |
|---|
| 15273 | //BIF_CFG_DEV1_EPF0_PCIE_ACS_ENH_CAP_LIST |
|---|
| 15274 | #define BIF_CFG_DEV1_EPF0_PCIE_ACS_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 15275 | #define BIF_CFG_DEV1_EPF0_PCIE_ACS_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 15276 | #define BIF_CFG_DEV1_EPF0_PCIE_ACS_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 15277 | #define BIF_CFG_DEV1_EPF0_PCIE_ACS_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 15278 | #define BIF_CFG_DEV1_EPF0_PCIE_ACS_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 15279 | #define BIF_CFG_DEV1_EPF0_PCIE_ACS_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 15280 | //BIF_CFG_DEV1_EPF0_PCIE_ACS_CAP |
|---|
| 15281 | #define BIF_CFG_DEV1_EPF0_PCIE_ACS_CAP__SOURCE_VALIDATION__SHIFT 0x0 |
|---|
| 15282 | #define BIF_CFG_DEV1_EPF0_PCIE_ACS_CAP__TRANSLATION_BLOCKING__SHIFT 0x1 |
|---|
| 15283 | #define BIF_CFG_DEV1_EPF0_PCIE_ACS_CAP__P2P_REQUEST_REDIRECT__SHIFT 0x2 |
|---|
| 15284 | #define BIF_CFG_DEV1_EPF0_PCIE_ACS_CAP__P2P_COMPLETION_REDIRECT__SHIFT 0x3 |
|---|
| 15285 | #define BIF_CFG_DEV1_EPF0_PCIE_ACS_CAP__UPSTREAM_FORWARDING__SHIFT 0x4 |
|---|
| 15286 | #define BIF_CFG_DEV1_EPF0_PCIE_ACS_CAP__P2P_EGRESS_CONTROL__SHIFT 0x5 |
|---|
| 15287 | #define BIF_CFG_DEV1_EPF0_PCIE_ACS_CAP__DIRECT_TRANSLATED_P2P__SHIFT 0x6 |
|---|
| 15288 | #define BIF_CFG_DEV1_EPF0_PCIE_ACS_CAP__EGRESS_CONTROL_VECTOR_SIZE__SHIFT 0x8 |
|---|
| 15289 | #define BIF_CFG_DEV1_EPF0_PCIE_ACS_CAP__SOURCE_VALIDATION_MASK 0x0001L |
|---|
| 15290 | #define BIF_CFG_DEV1_EPF0_PCIE_ACS_CAP__TRANSLATION_BLOCKING_MASK 0x0002L |
|---|
| 15291 | #define BIF_CFG_DEV1_EPF0_PCIE_ACS_CAP__P2P_REQUEST_REDIRECT_MASK 0x0004L |
|---|
| 15292 | #define BIF_CFG_DEV1_EPF0_PCIE_ACS_CAP__P2P_COMPLETION_REDIRECT_MASK 0x0008L |
|---|
| 15293 | #define BIF_CFG_DEV1_EPF0_PCIE_ACS_CAP__UPSTREAM_FORWARDING_MASK 0x0010L |
|---|
| 15294 | #define BIF_CFG_DEV1_EPF0_PCIE_ACS_CAP__P2P_EGRESS_CONTROL_MASK 0x0020L |
|---|
| 15295 | #define BIF_CFG_DEV1_EPF0_PCIE_ACS_CAP__DIRECT_TRANSLATED_P2P_MASK 0x0040L |
|---|
| 15296 | #define BIF_CFG_DEV1_EPF0_PCIE_ACS_CAP__EGRESS_CONTROL_VECTOR_SIZE_MASK 0xFF00L |
|---|
| 15297 | //BIF_CFG_DEV1_EPF0_PCIE_ACS_CNTL |
|---|
| 15298 | #define BIF_CFG_DEV1_EPF0_PCIE_ACS_CNTL__SOURCE_VALIDATION_EN__SHIFT 0x0 |
|---|
| 15299 | #define BIF_CFG_DEV1_EPF0_PCIE_ACS_CNTL__TRANSLATION_BLOCKING_EN__SHIFT 0x1 |
|---|
| 15300 | #define BIF_CFG_DEV1_EPF0_PCIE_ACS_CNTL__P2P_REQUEST_REDIRECT_EN__SHIFT 0x2 |
|---|
| 15301 | #define BIF_CFG_DEV1_EPF0_PCIE_ACS_CNTL__P2P_COMPLETION_REDIRECT_EN__SHIFT 0x3 |
|---|
| 15302 | #define BIF_CFG_DEV1_EPF0_PCIE_ACS_CNTL__UPSTREAM_FORWARDING_EN__SHIFT 0x4 |
|---|
| 15303 | #define BIF_CFG_DEV1_EPF0_PCIE_ACS_CNTL__P2P_EGRESS_CONTROL_EN__SHIFT 0x5 |
|---|
| 15304 | #define BIF_CFG_DEV1_EPF0_PCIE_ACS_CNTL__DIRECT_TRANSLATED_P2P_EN__SHIFT 0x6 |
|---|
| 15305 | #define BIF_CFG_DEV1_EPF0_PCIE_ACS_CNTL__SOURCE_VALIDATION_EN_MASK 0x0001L |
|---|
| 15306 | #define BIF_CFG_DEV1_EPF0_PCIE_ACS_CNTL__TRANSLATION_BLOCKING_EN_MASK 0x0002L |
|---|
| 15307 | #define BIF_CFG_DEV1_EPF0_PCIE_ACS_CNTL__P2P_REQUEST_REDIRECT_EN_MASK 0x0004L |
|---|
| 15308 | #define BIF_CFG_DEV1_EPF0_PCIE_ACS_CNTL__P2P_COMPLETION_REDIRECT_EN_MASK 0x0008L |
|---|
| 15309 | #define BIF_CFG_DEV1_EPF0_PCIE_ACS_CNTL__UPSTREAM_FORWARDING_EN_MASK 0x0010L |
|---|
| 15310 | #define BIF_CFG_DEV1_EPF0_PCIE_ACS_CNTL__P2P_EGRESS_CONTROL_EN_MASK 0x0020L |
|---|
| 15311 | #define BIF_CFG_DEV1_EPF0_PCIE_ACS_CNTL__DIRECT_TRANSLATED_P2P_EN_MASK 0x0040L |
|---|
| 15312 | //BIF_CFG_DEV1_EPF0_PCIE_PASID_ENH_CAP_LIST |
|---|
| 15313 | #define BIF_CFG_DEV1_EPF0_PCIE_PASID_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 15314 | #define BIF_CFG_DEV1_EPF0_PCIE_PASID_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 15315 | #define BIF_CFG_DEV1_EPF0_PCIE_PASID_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 15316 | #define BIF_CFG_DEV1_EPF0_PCIE_PASID_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 15317 | #define BIF_CFG_DEV1_EPF0_PCIE_PASID_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 15318 | #define BIF_CFG_DEV1_EPF0_PCIE_PASID_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 15319 | //BIF_CFG_DEV1_EPF0_PCIE_PASID_CAP |
|---|
| 15320 | #define BIF_CFG_DEV1_EPF0_PCIE_PASID_CAP__PASID_EXE_PERMISSION_SUPPORTED__SHIFT 0x1 |
|---|
| 15321 | #define BIF_CFG_DEV1_EPF0_PCIE_PASID_CAP__PASID_PRIV_MODE_SUPPORTED__SHIFT 0x2 |
|---|
| 15322 | #define BIF_CFG_DEV1_EPF0_PCIE_PASID_CAP__MAX_PASID_WIDTH__SHIFT 0x8 |
|---|
| 15323 | #define BIF_CFG_DEV1_EPF0_PCIE_PASID_CAP__PASID_EXE_PERMISSION_SUPPORTED_MASK 0x0002L |
|---|
| 15324 | #define BIF_CFG_DEV1_EPF0_PCIE_PASID_CAP__PASID_PRIV_MODE_SUPPORTED_MASK 0x0004L |
|---|
| 15325 | #define BIF_CFG_DEV1_EPF0_PCIE_PASID_CAP__MAX_PASID_WIDTH_MASK 0x1F00L |
|---|
| 15326 | //BIF_CFG_DEV1_EPF0_PCIE_PASID_CNTL |
|---|
| 15327 | #define BIF_CFG_DEV1_EPF0_PCIE_PASID_CNTL__PASID_ENABLE__SHIFT 0x0 |
|---|
| 15328 | #define BIF_CFG_DEV1_EPF0_PCIE_PASID_CNTL__PASID_EXE_PERMISSION_ENABLE__SHIFT 0x1 |
|---|
| 15329 | #define BIF_CFG_DEV1_EPF0_PCIE_PASID_CNTL__PASID_PRIV_MODE_SUPPORTED_ENABLE__SHIFT 0x2 |
|---|
| 15330 | #define BIF_CFG_DEV1_EPF0_PCIE_PASID_CNTL__PASID_ENABLE_MASK 0x0001L |
|---|
| 15331 | #define BIF_CFG_DEV1_EPF0_PCIE_PASID_CNTL__PASID_EXE_PERMISSION_ENABLE_MASK 0x0002L |
|---|
| 15332 | #define BIF_CFG_DEV1_EPF0_PCIE_PASID_CNTL__PASID_PRIV_MODE_SUPPORTED_ENABLE_MASK 0x0004L |
|---|
| 15333 | //BIF_CFG_DEV1_EPF0_PCIE_LTR_ENH_CAP_LIST |
|---|
| 15334 | #define BIF_CFG_DEV1_EPF0_PCIE_LTR_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 15335 | #define BIF_CFG_DEV1_EPF0_PCIE_LTR_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 15336 | #define BIF_CFG_DEV1_EPF0_PCIE_LTR_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 15337 | #define BIF_CFG_DEV1_EPF0_PCIE_LTR_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 15338 | #define BIF_CFG_DEV1_EPF0_PCIE_LTR_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 15339 | #define BIF_CFG_DEV1_EPF0_PCIE_LTR_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 15340 | //BIF_CFG_DEV1_EPF0_PCIE_LTR_CAP |
|---|
| 15341 | #define BIF_CFG_DEV1_EPF0_PCIE_LTR_CAP__LTR_MAX_S_LATENCY_VALUE__SHIFT 0x0 |
|---|
| 15342 | #define BIF_CFG_DEV1_EPF0_PCIE_LTR_CAP__LTR_MAX_S_LATENCY_SCALE__SHIFT 0xa |
|---|
| 15343 | #define BIF_CFG_DEV1_EPF0_PCIE_LTR_CAP__LTR_MAX_NS_LATENCY_VALUE__SHIFT 0x10 |
|---|
| 15344 | #define BIF_CFG_DEV1_EPF0_PCIE_LTR_CAP__LTR_MAX_NS_LATENCY_SCALE__SHIFT 0x1a |
|---|
| 15345 | #define BIF_CFG_DEV1_EPF0_PCIE_LTR_CAP__LTR_MAX_S_LATENCY_VALUE_MASK 0x000003FFL |
|---|
| 15346 | #define BIF_CFG_DEV1_EPF0_PCIE_LTR_CAP__LTR_MAX_S_LATENCY_SCALE_MASK 0x00001C00L |
|---|
| 15347 | #define BIF_CFG_DEV1_EPF0_PCIE_LTR_CAP__LTR_MAX_NS_LATENCY_VALUE_MASK 0x03FF0000L |
|---|
| 15348 | #define BIF_CFG_DEV1_EPF0_PCIE_LTR_CAP__LTR_MAX_NS_LATENCY_SCALE_MASK 0x1C000000L |
|---|
| 15349 | //BIF_CFG_DEV1_EPF0_PCIE_ARI_ENH_CAP_LIST |
|---|
| 15350 | #define BIF_CFG_DEV1_EPF0_PCIE_ARI_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 15351 | #define BIF_CFG_DEV1_EPF0_PCIE_ARI_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 15352 | #define BIF_CFG_DEV1_EPF0_PCIE_ARI_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 15353 | #define BIF_CFG_DEV1_EPF0_PCIE_ARI_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 15354 | #define BIF_CFG_DEV1_EPF0_PCIE_ARI_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 15355 | #define BIF_CFG_DEV1_EPF0_PCIE_ARI_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 15356 | //BIF_CFG_DEV1_EPF0_PCIE_ARI_CAP |
|---|
| 15357 | #define BIF_CFG_DEV1_EPF0_PCIE_ARI_CAP__ARI_MFVC_FUNC_GROUPS_CAP__SHIFT 0x0 |
|---|
| 15358 | #define BIF_CFG_DEV1_EPF0_PCIE_ARI_CAP__ARI_ACS_FUNC_GROUPS_CAP__SHIFT 0x1 |
|---|
| 15359 | #define BIF_CFG_DEV1_EPF0_PCIE_ARI_CAP__ARI_NEXT_FUNC_NUM__SHIFT 0x8 |
|---|
| 15360 | #define BIF_CFG_DEV1_EPF0_PCIE_ARI_CAP__ARI_MFVC_FUNC_GROUPS_CAP_MASK 0x0001L |
|---|
| 15361 | #define BIF_CFG_DEV1_EPF0_PCIE_ARI_CAP__ARI_ACS_FUNC_GROUPS_CAP_MASK 0x0002L |
|---|
| 15362 | #define BIF_CFG_DEV1_EPF0_PCIE_ARI_CAP__ARI_NEXT_FUNC_NUM_MASK 0xFF00L |
|---|
| 15363 | //BIF_CFG_DEV1_EPF0_PCIE_ARI_CNTL |
|---|
| 15364 | #define BIF_CFG_DEV1_EPF0_PCIE_ARI_CNTL__ARI_MFVC_FUNC_GROUPS_EN__SHIFT 0x0 |
|---|
| 15365 | #define BIF_CFG_DEV1_EPF0_PCIE_ARI_CNTL__ARI_ACS_FUNC_GROUPS_EN__SHIFT 0x1 |
|---|
| 15366 | #define BIF_CFG_DEV1_EPF0_PCIE_ARI_CNTL__ARI_FUNCTION_GROUP__SHIFT 0x4 |
|---|
| 15367 | #define BIF_CFG_DEV1_EPF0_PCIE_ARI_CNTL__ARI_MFVC_FUNC_GROUPS_EN_MASK 0x0001L |
|---|
| 15368 | #define BIF_CFG_DEV1_EPF0_PCIE_ARI_CNTL__ARI_ACS_FUNC_GROUPS_EN_MASK 0x0002L |
|---|
| 15369 | #define BIF_CFG_DEV1_EPF0_PCIE_ARI_CNTL__ARI_FUNCTION_GROUP_MASK 0x0070L |
|---|
| 15370 | //BIF_CFG_DEV1_EPF0_PCIE_PHY_16GT_ENH_CAP_LIST |
|---|
| 15371 | #define BIF_CFG_DEV1_EPF0_PCIE_PHY_16GT_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 15372 | #define BIF_CFG_DEV1_EPF0_PCIE_PHY_16GT_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 15373 | #define BIF_CFG_DEV1_EPF0_PCIE_PHY_16GT_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 15374 | #define BIF_CFG_DEV1_EPF0_PCIE_PHY_16GT_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 15375 | #define BIF_CFG_DEV1_EPF0_PCIE_PHY_16GT_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 15376 | #define BIF_CFG_DEV1_EPF0_PCIE_PHY_16GT_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 15377 | //BIF_CFG_DEV1_EPF0_PCIE_MARGINING_ENH_CAP_LIST |
|---|
| 15378 | #define BIF_CFG_DEV1_EPF0_PCIE_MARGINING_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 15379 | #define BIF_CFG_DEV1_EPF0_PCIE_MARGINING_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 15380 | #define BIF_CFG_DEV1_EPF0_PCIE_MARGINING_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 15381 | #define BIF_CFG_DEV1_EPF0_PCIE_MARGINING_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 15382 | #define BIF_CFG_DEV1_EPF0_PCIE_MARGINING_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 15383 | #define BIF_CFG_DEV1_EPF0_PCIE_MARGINING_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 15384 | |
|---|
| 15385 | |
|---|
| 15386 | // addressBlock: nbio_pcie0_bifplr0_cfgdecp |
|---|
| 15387 | //BIFPLR0_VENDOR_ID |
|---|
| 15388 | #define BIFPLR0_VENDOR_ID__VENDOR_ID__SHIFT 0x0 |
|---|
| 15389 | #define BIFPLR0_VENDOR_ID__VENDOR_ID_MASK 0xFFFFL |
|---|
| 15390 | //BIFPLR0_DEVICE_ID |
|---|
| 15391 | #define BIFPLR0_DEVICE_ID__DEVICE_ID__SHIFT 0x0 |
|---|
| 15392 | #define BIFPLR0_DEVICE_ID__DEVICE_ID_MASK 0xFFFFL |
|---|
| 15393 | //BIFPLR0_COMMAND |
|---|
| 15394 | #define BIFPLR0_COMMAND__IO_ACCESS_EN__SHIFT 0x0 |
|---|
| 15395 | #define BIFPLR0_COMMAND__MEM_ACCESS_EN__SHIFT 0x1 |
|---|
| 15396 | #define BIFPLR0_COMMAND__BUS_MASTER_EN__SHIFT 0x2 |
|---|
| 15397 | #define BIFPLR0_COMMAND__SPECIAL_CYCLE_EN__SHIFT 0x3 |
|---|
| 15398 | #define BIFPLR0_COMMAND__MEM_WRITE_INVALIDATE_EN__SHIFT 0x4 |
|---|
| 15399 | #define BIFPLR0_COMMAND__PAL_SNOOP_EN__SHIFT 0x5 |
|---|
| 15400 | #define BIFPLR0_COMMAND__PARITY_ERROR_RESPONSE__SHIFT 0x6 |
|---|
| 15401 | #define BIFPLR0_COMMAND__AD_STEPPING__SHIFT 0x7 |
|---|
| 15402 | #define BIFPLR0_COMMAND__SERR_EN__SHIFT 0x8 |
|---|
| 15403 | #define BIFPLR0_COMMAND__FAST_B2B_EN__SHIFT 0x9 |
|---|
| 15404 | #define BIFPLR0_COMMAND__INT_DIS__SHIFT 0xa |
|---|
| 15405 | #define BIFPLR0_COMMAND__IO_ACCESS_EN_MASK 0x0001L |
|---|
| 15406 | #define BIFPLR0_COMMAND__MEM_ACCESS_EN_MASK 0x0002L |
|---|
| 15407 | #define BIFPLR0_COMMAND__BUS_MASTER_EN_MASK 0x0004L |
|---|
| 15408 | #define BIFPLR0_COMMAND__SPECIAL_CYCLE_EN_MASK 0x0008L |
|---|
| 15409 | #define BIFPLR0_COMMAND__MEM_WRITE_INVALIDATE_EN_MASK 0x0010L |
|---|
| 15410 | #define BIFPLR0_COMMAND__PAL_SNOOP_EN_MASK 0x0020L |
|---|
| 15411 | #define BIFPLR0_COMMAND__PARITY_ERROR_RESPONSE_MASK 0x0040L |
|---|
| 15412 | #define BIFPLR0_COMMAND__AD_STEPPING_MASK 0x0080L |
|---|
| 15413 | #define BIFPLR0_COMMAND__SERR_EN_MASK 0x0100L |
|---|
| 15414 | #define BIFPLR0_COMMAND__FAST_B2B_EN_MASK 0x0200L |
|---|
| 15415 | #define BIFPLR0_COMMAND__INT_DIS_MASK 0x0400L |
|---|
| 15416 | //BIFPLR0_STATUS |
|---|
| 15417 | #define BIFPLR0_STATUS__IMMEDIATE_READINESS__SHIFT 0x0 |
|---|
| 15418 | #define BIFPLR0_STATUS__INT_STATUS__SHIFT 0x3 |
|---|
| 15419 | #define BIFPLR0_STATUS__CAP_LIST__SHIFT 0x4 |
|---|
| 15420 | #define BIFPLR0_STATUS__PCI_66_CAP__SHIFT 0x5 |
|---|
| 15421 | #define BIFPLR0_STATUS__FAST_BACK_CAPABLE__SHIFT 0x7 |
|---|
| 15422 | #define BIFPLR0_STATUS__MASTER_DATA_PARITY_ERROR__SHIFT 0x8 |
|---|
| 15423 | #define BIFPLR0_STATUS__DEVSEL_TIMING__SHIFT 0x9 |
|---|
| 15424 | #define BIFPLR0_STATUS__SIGNAL_TARGET_ABORT__SHIFT 0xb |
|---|
| 15425 | #define BIFPLR0_STATUS__RECEIVED_TARGET_ABORT__SHIFT 0xc |
|---|
| 15426 | #define BIFPLR0_STATUS__RECEIVED_MASTER_ABORT__SHIFT 0xd |
|---|
| 15427 | #define BIFPLR0_STATUS__SIGNALED_SYSTEM_ERROR__SHIFT 0xe |
|---|
| 15428 | #define BIFPLR0_STATUS__PARITY_ERROR_DETECTED__SHIFT 0xf |
|---|
| 15429 | #define BIFPLR0_STATUS__IMMEDIATE_READINESS_MASK 0x0001L |
|---|
| 15430 | #define BIFPLR0_STATUS__INT_STATUS_MASK 0x0008L |
|---|
| 15431 | #define BIFPLR0_STATUS__CAP_LIST_MASK 0x0010L |
|---|
| 15432 | #define BIFPLR0_STATUS__PCI_66_CAP_MASK 0x0020L |
|---|
| 15433 | #define BIFPLR0_STATUS__FAST_BACK_CAPABLE_MASK 0x0080L |
|---|
| 15434 | #define BIFPLR0_STATUS__MASTER_DATA_PARITY_ERROR_MASK 0x0100L |
|---|
| 15435 | #define BIFPLR0_STATUS__DEVSEL_TIMING_MASK 0x0600L |
|---|
| 15436 | #define BIFPLR0_STATUS__SIGNAL_TARGET_ABORT_MASK 0x0800L |
|---|
| 15437 | #define BIFPLR0_STATUS__RECEIVED_TARGET_ABORT_MASK 0x1000L |
|---|
| 15438 | #define BIFPLR0_STATUS__RECEIVED_MASTER_ABORT_MASK 0x2000L |
|---|
| 15439 | #define BIFPLR0_STATUS__SIGNALED_SYSTEM_ERROR_MASK 0x4000L |
|---|
| 15440 | #define BIFPLR0_STATUS__PARITY_ERROR_DETECTED_MASK 0x8000L |
|---|
| 15441 | //BIFPLR0_REVISION_ID |
|---|
| 15442 | #define BIFPLR0_REVISION_ID__MINOR_REV_ID__SHIFT 0x0 |
|---|
| 15443 | #define BIFPLR0_REVISION_ID__MAJOR_REV_ID__SHIFT 0x4 |
|---|
| 15444 | #define BIFPLR0_REVISION_ID__MINOR_REV_ID_MASK 0x0FL |
|---|
| 15445 | #define BIFPLR0_REVISION_ID__MAJOR_REV_ID_MASK 0xF0L |
|---|
| 15446 | //BIFPLR0_PROG_INTERFACE |
|---|
| 15447 | #define BIFPLR0_PROG_INTERFACE__PROG_INTERFACE__SHIFT 0x0 |
|---|
| 15448 | #define BIFPLR0_PROG_INTERFACE__PROG_INTERFACE_MASK 0xFFL |
|---|
| 15449 | //BIFPLR0_SUB_CLASS |
|---|
| 15450 | #define BIFPLR0_SUB_CLASS__SUB_CLASS__SHIFT 0x0 |
|---|
| 15451 | #define BIFPLR0_SUB_CLASS__SUB_CLASS_MASK 0xFFL |
|---|
| 15452 | //BIFPLR0_BASE_CLASS |
|---|
| 15453 | #define BIFPLR0_BASE_CLASS__BASE_CLASS__SHIFT 0x0 |
|---|
| 15454 | #define BIFPLR0_BASE_CLASS__BASE_CLASS_MASK 0xFFL |
|---|
| 15455 | //BIFPLR0_CACHE_LINE |
|---|
| 15456 | #define BIFPLR0_CACHE_LINE__CACHE_LINE_SIZE__SHIFT 0x0 |
|---|
| 15457 | #define BIFPLR0_CACHE_LINE__CACHE_LINE_SIZE_MASK 0xFFL |
|---|
| 15458 | //BIFPLR0_LATENCY |
|---|
| 15459 | #define BIFPLR0_LATENCY__LATENCY_TIMER__SHIFT 0x0 |
|---|
| 15460 | #define BIFPLR0_LATENCY__LATENCY_TIMER_MASK 0xFFL |
|---|
| 15461 | //BIFPLR0_HEADER |
|---|
| 15462 | #define 0x0 |
|---|
| 15463 | #define 0x7 |
|---|
| 15464 | #define 0x7FL |
|---|
| 15465 | #define 0x80L |
|---|
| 15466 | //BIFPLR0_BIST |
|---|
| 15467 | #define BIFPLR0_BIST__BIST_COMP__SHIFT 0x0 |
|---|
| 15468 | #define BIFPLR0_BIST__BIST_STRT__SHIFT 0x6 |
|---|
| 15469 | #define BIFPLR0_BIST__BIST_CAP__SHIFT 0x7 |
|---|
| 15470 | #define BIFPLR0_BIST__BIST_COMP_MASK 0x0FL |
|---|
| 15471 | #define BIFPLR0_BIST__BIST_STRT_MASK 0x40L |
|---|
| 15472 | #define BIFPLR0_BIST__BIST_CAP_MASK 0x80L |
|---|
| 15473 | //BIFPLR0_BASE_ADDR_1 |
|---|
| 15474 | #define BIFPLR0_BASE_ADDR_1__BASE_ADDR__SHIFT 0x0 |
|---|
| 15475 | #define BIFPLR0_BASE_ADDR_1__BASE_ADDR_MASK 0xFFFFFFFFL |
|---|
| 15476 | //BIFPLR0_BASE_ADDR_2 |
|---|
| 15477 | #define BIFPLR0_BASE_ADDR_2__BASE_ADDR__SHIFT 0x0 |
|---|
| 15478 | #define BIFPLR0_BASE_ADDR_2__BASE_ADDR_MASK 0xFFFFFFFFL |
|---|
| 15479 | //BIFPLR0_SUB_BUS_NUMBER_LATENCY |
|---|
| 15480 | #define BIFPLR0_SUB_BUS_NUMBER_LATENCY__PRIMARY_BUS__SHIFT 0x0 |
|---|
| 15481 | #define BIFPLR0_SUB_BUS_NUMBER_LATENCY__SECONDARY_BUS__SHIFT 0x8 |
|---|
| 15482 | #define BIFPLR0_SUB_BUS_NUMBER_LATENCY__SUB_BUS_NUM__SHIFT 0x10 |
|---|
| 15483 | #define BIFPLR0_SUB_BUS_NUMBER_LATENCY__SECONDARY_LATENCY_TIMER__SHIFT 0x18 |
|---|
| 15484 | #define BIFPLR0_SUB_BUS_NUMBER_LATENCY__PRIMARY_BUS_MASK 0x000000FFL |
|---|
| 15485 | #define BIFPLR0_SUB_BUS_NUMBER_LATENCY__SECONDARY_BUS_MASK 0x0000FF00L |
|---|
| 15486 | #define BIFPLR0_SUB_BUS_NUMBER_LATENCY__SUB_BUS_NUM_MASK 0x00FF0000L |
|---|
| 15487 | #define BIFPLR0_SUB_BUS_NUMBER_LATENCY__SECONDARY_LATENCY_TIMER_MASK 0xFF000000L |
|---|
| 15488 | //BIFPLR0_IO_BASE_LIMIT |
|---|
| 15489 | #define BIFPLR0_IO_BASE_LIMIT__IO_BASE_TYPE__SHIFT 0x0 |
|---|
| 15490 | #define BIFPLR0_IO_BASE_LIMIT__IO_BASE__SHIFT 0x4 |
|---|
| 15491 | #define BIFPLR0_IO_BASE_LIMIT__IO_LIMIT_TYPE__SHIFT 0x8 |
|---|
| 15492 | #define BIFPLR0_IO_BASE_LIMIT__IO_LIMIT__SHIFT 0xc |
|---|
| 15493 | #define BIFPLR0_IO_BASE_LIMIT__IO_BASE_TYPE_MASK 0x000FL |
|---|
| 15494 | #define BIFPLR0_IO_BASE_LIMIT__IO_BASE_MASK 0x00F0L |
|---|
| 15495 | #define BIFPLR0_IO_BASE_LIMIT__IO_LIMIT_TYPE_MASK 0x0F00L |
|---|
| 15496 | #define BIFPLR0_IO_BASE_LIMIT__IO_LIMIT_MASK 0xF000L |
|---|
| 15497 | //BIFPLR0_SECONDARY_STATUS |
|---|
| 15498 | #define BIFPLR0_SECONDARY_STATUS__PCI_66_CAP__SHIFT 0x5 |
|---|
| 15499 | #define BIFPLR0_SECONDARY_STATUS__FAST_BACK_CAPABLE__SHIFT 0x7 |
|---|
| 15500 | #define BIFPLR0_SECONDARY_STATUS__MASTER_DATA_PARITY_ERROR__SHIFT 0x8 |
|---|
| 15501 | #define BIFPLR0_SECONDARY_STATUS__DEVSEL_TIMING__SHIFT 0x9 |
|---|
| 15502 | #define BIFPLR0_SECONDARY_STATUS__SIGNAL_TARGET_ABORT__SHIFT 0xb |
|---|
| 15503 | #define BIFPLR0_SECONDARY_STATUS__RECEIVED_TARGET_ABORT__SHIFT 0xc |
|---|
| 15504 | #define BIFPLR0_SECONDARY_STATUS__RECEIVED_MASTER_ABORT__SHIFT 0xd |
|---|
| 15505 | #define BIFPLR0_SECONDARY_STATUS__RECEIVED_SYSTEM_ERROR__SHIFT 0xe |
|---|
| 15506 | #define BIFPLR0_SECONDARY_STATUS__PARITY_ERROR_DETECTED__SHIFT 0xf |
|---|
| 15507 | #define BIFPLR0_SECONDARY_STATUS__PCI_66_CAP_MASK 0x0020L |
|---|
| 15508 | #define BIFPLR0_SECONDARY_STATUS__FAST_BACK_CAPABLE_MASK 0x0080L |
|---|
| 15509 | #define BIFPLR0_SECONDARY_STATUS__MASTER_DATA_PARITY_ERROR_MASK 0x0100L |
|---|
| 15510 | #define BIFPLR0_SECONDARY_STATUS__DEVSEL_TIMING_MASK 0x0600L |
|---|
| 15511 | #define BIFPLR0_SECONDARY_STATUS__SIGNAL_TARGET_ABORT_MASK 0x0800L |
|---|
| 15512 | #define BIFPLR0_SECONDARY_STATUS__RECEIVED_TARGET_ABORT_MASK 0x1000L |
|---|
| 15513 | #define BIFPLR0_SECONDARY_STATUS__RECEIVED_MASTER_ABORT_MASK 0x2000L |
|---|
| 15514 | #define BIFPLR0_SECONDARY_STATUS__RECEIVED_SYSTEM_ERROR_MASK 0x4000L |
|---|
| 15515 | #define BIFPLR0_SECONDARY_STATUS__PARITY_ERROR_DETECTED_MASK 0x8000L |
|---|
| 15516 | //BIFPLR0_MEM_BASE_LIMIT |
|---|
| 15517 | #define BIFPLR0_MEM_BASE_LIMIT__MEM_BASE_TYPE__SHIFT 0x0 |
|---|
| 15518 | #define BIFPLR0_MEM_BASE_LIMIT__MEM_BASE_31_20__SHIFT 0x4 |
|---|
| 15519 | #define BIFPLR0_MEM_BASE_LIMIT__MEM_LIMIT_TYPE__SHIFT 0x10 |
|---|
| 15520 | #define BIFPLR0_MEM_BASE_LIMIT__MEM_LIMIT_31_20__SHIFT 0x14 |
|---|
| 15521 | #define BIFPLR0_MEM_BASE_LIMIT__MEM_BASE_TYPE_MASK 0x0000000FL |
|---|
| 15522 | #define BIFPLR0_MEM_BASE_LIMIT__MEM_BASE_31_20_MASK 0x0000FFF0L |
|---|
| 15523 | #define BIFPLR0_MEM_BASE_LIMIT__MEM_LIMIT_TYPE_MASK 0x000F0000L |
|---|
| 15524 | #define BIFPLR0_MEM_BASE_LIMIT__MEM_LIMIT_31_20_MASK 0xFFF00000L |
|---|
| 15525 | //BIFPLR0_PREF_BASE_LIMIT |
|---|
| 15526 | #define BIFPLR0_PREF_BASE_LIMIT__PREF_MEM_BASE_TYPE__SHIFT 0x0 |
|---|
| 15527 | #define BIFPLR0_PREF_BASE_LIMIT__PREF_MEM_BASE_31_20__SHIFT 0x4 |
|---|
| 15528 | #define BIFPLR0_PREF_BASE_LIMIT__PREF_MEM_LIMIT_TYPE__SHIFT 0x10 |
|---|
| 15529 | #define BIFPLR0_PREF_BASE_LIMIT__PREF_MEM_LIMIT_31_20__SHIFT 0x14 |
|---|
| 15530 | #define BIFPLR0_PREF_BASE_LIMIT__PREF_MEM_BASE_TYPE_MASK 0x0000000FL |
|---|
| 15531 | #define BIFPLR0_PREF_BASE_LIMIT__PREF_MEM_BASE_31_20_MASK 0x0000FFF0L |
|---|
| 15532 | #define BIFPLR0_PREF_BASE_LIMIT__PREF_MEM_LIMIT_TYPE_MASK 0x000F0000L |
|---|
| 15533 | #define BIFPLR0_PREF_BASE_LIMIT__PREF_MEM_LIMIT_31_20_MASK 0xFFF00000L |
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| 15534 | //BIFPLR0_PREF_BASE_UPPER |
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| 15535 | #define BIFPLR0_PREF_BASE_UPPER__PREF_BASE_UPPER__SHIFT 0x0 |
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| 15536 | #define BIFPLR0_PREF_BASE_UPPER__PREF_BASE_UPPER_MASK 0xFFFFFFFFL |
|---|
| 15537 | //BIFPLR0_PREF_LIMIT_UPPER |
|---|
| 15538 | #define BIFPLR0_PREF_LIMIT_UPPER__PREF_LIMIT_UPPER__SHIFT 0x0 |
|---|
| 15539 | #define BIFPLR0_PREF_LIMIT_UPPER__PREF_LIMIT_UPPER_MASK 0xFFFFFFFFL |
|---|
| 15540 | //BIFPLR0_IO_BASE_LIMIT_HI |
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| 15541 | #define BIFPLR0_IO_BASE_LIMIT_HI__IO_BASE_31_16__SHIFT 0x0 |
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| 15543 | #define BIFPLR0_IO_BASE_LIMIT_HI__IO_BASE_31_16_MASK 0x0000FFFFL |
|---|
| 15544 | #define BIFPLR0_IO_BASE_LIMIT_HI__IO_LIMIT_31_16_MASK 0xFFFF0000L |
|---|
| 15545 | //BIFPLR0_CAP_PTR |
|---|
| 15546 | #define BIFPLR0_CAP_PTR__CAP_PTR__SHIFT 0x0 |
|---|
| 15547 | #define BIFPLR0_CAP_PTR__CAP_PTR_MASK 0xFFL |
|---|
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|---|
| 15549 | #define BIFPLR0_INTERRUPT_LINE__INTERRUPT_LINE__SHIFT 0x0 |
|---|
| 15550 | #define BIFPLR0_INTERRUPT_LINE__INTERRUPT_LINE_MASK 0xFFL |
|---|
| 15551 | //BIFPLR0_INTERRUPT_PIN |
|---|
| 15552 | #define BIFPLR0_INTERRUPT_PIN__INTERRUPT_PIN__SHIFT 0x0 |
|---|
| 15553 | #define BIFPLR0_INTERRUPT_PIN__INTERRUPT_PIN_MASK 0xFFL |
|---|
| 15554 | //BIFPLR0_EXT_BRIDGE_CNTL |
|---|
| 15555 | #define BIFPLR0_EXT_BRIDGE_CNTL__IO_PORT_80_EN__SHIFT 0x0 |
|---|
| 15556 | #define BIFPLR0_EXT_BRIDGE_CNTL__IO_PORT_80_EN_MASK 0x01L |
|---|
| 15557 | //BIFPLR0_VENDOR_CAP_LIST |
|---|
| 15558 | #define BIFPLR0_VENDOR_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 15559 | #define BIFPLR0_VENDOR_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
|---|
| 15560 | #define BIFPLR0_VENDOR_CAP_LIST__LENGTH__SHIFT 0x10 |
|---|
| 15561 | #define BIFPLR0_VENDOR_CAP_LIST__CAP_ID_MASK 0x000000FFL |
|---|
| 15562 | #define BIFPLR0_VENDOR_CAP_LIST__NEXT_PTR_MASK 0x0000FF00L |
|---|
| 15563 | #define BIFPLR0_VENDOR_CAP_LIST__LENGTH_MASK 0x00FF0000L |
|---|
| 15564 | //BIFPLR0_ADAPTER_ID_W |
|---|
| 15565 | #define BIFPLR0_ADAPTER_ID_W__SUBSYSTEM_VENDOR_ID__SHIFT 0x0 |
|---|
| 15566 | #define BIFPLR0_ADAPTER_ID_W__SUBSYSTEM_ID__SHIFT 0x10 |
|---|
| 15567 | #define BIFPLR0_ADAPTER_ID_W__SUBSYSTEM_VENDOR_ID_MASK 0x0000FFFFL |
|---|
| 15568 | #define BIFPLR0_ADAPTER_ID_W__SUBSYSTEM_ID_MASK 0xFFFF0000L |
|---|
| 15569 | //BIFPLR0_PMI_CAP_LIST |
|---|
| 15570 | #define BIFPLR0_PMI_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 15571 | #define BIFPLR0_PMI_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
|---|
| 15572 | #define BIFPLR0_PMI_CAP_LIST__CAP_ID_MASK 0x00FFL |
|---|
| 15573 | #define BIFPLR0_PMI_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
|---|
| 15574 | //BIFPLR0_PMI_CAP |
|---|
| 15575 | #define BIFPLR0_PMI_CAP__VERSION__SHIFT 0x0 |
|---|
| 15576 | #define BIFPLR0_PMI_CAP__PME_CLOCK__SHIFT 0x3 |
|---|
| 15577 | #define BIFPLR0_PMI_CAP__IMMEDIATE_READINESS_ON_RETURN_TO_D0__SHIFT 0x4 |
|---|
| 15578 | #define BIFPLR0_PMI_CAP__DEV_SPECIFIC_INIT__SHIFT 0x5 |
|---|
| 15579 | #define BIFPLR0_PMI_CAP__AUX_CURRENT__SHIFT 0x6 |
|---|
| 15580 | #define BIFPLR0_PMI_CAP__D1_SUPPORT__SHIFT 0x9 |
|---|
| 15581 | #define BIFPLR0_PMI_CAP__D2_SUPPORT__SHIFT 0xa |
|---|
| 15582 | #define BIFPLR0_PMI_CAP__PME_SUPPORT__SHIFT 0xb |
|---|
| 15583 | #define BIFPLR0_PMI_CAP__VERSION_MASK 0x0007L |
|---|
| 15584 | #define BIFPLR0_PMI_CAP__PME_CLOCK_MASK 0x0008L |
|---|
| 15585 | #define BIFPLR0_PMI_CAP__IMMEDIATE_READINESS_ON_RETURN_TO_D0_MASK 0x0010L |
|---|
| 15586 | #define BIFPLR0_PMI_CAP__DEV_SPECIFIC_INIT_MASK 0x0020L |
|---|
| 15587 | #define BIFPLR0_PMI_CAP__AUX_CURRENT_MASK 0x01C0L |
|---|
| 15588 | #define BIFPLR0_PMI_CAP__D1_SUPPORT_MASK 0x0200L |
|---|
| 15589 | #define BIFPLR0_PMI_CAP__D2_SUPPORT_MASK 0x0400L |
|---|
| 15590 | #define BIFPLR0_PMI_CAP__PME_SUPPORT_MASK 0xF800L |
|---|
| 15591 | //BIFPLR0_PMI_STATUS_CNTL |
|---|
| 15592 | #define BIFPLR0_PMI_STATUS_CNTL__POWER_STATE__SHIFT 0x0 |
|---|
| 15593 | #define BIFPLR0_PMI_STATUS_CNTL__NO_SOFT_RESET__SHIFT 0x3 |
|---|
| 15594 | #define BIFPLR0_PMI_STATUS_CNTL__PME_EN__SHIFT 0x8 |
|---|
| 15595 | #define BIFPLR0_PMI_STATUS_CNTL__DATA_SELECT__SHIFT 0x9 |
|---|
| 15596 | #define BIFPLR0_PMI_STATUS_CNTL__DATA_SCALE__SHIFT 0xd |
|---|
| 15597 | #define BIFPLR0_PMI_STATUS_CNTL__PME_STATUS__SHIFT 0xf |
|---|
| 15598 | #define BIFPLR0_PMI_STATUS_CNTL__B2_B3_SUPPORT__SHIFT 0x16 |
|---|
| 15599 | #define BIFPLR0_PMI_STATUS_CNTL__BUS_PWR_EN__SHIFT 0x17 |
|---|
| 15600 | #define BIFPLR0_PMI_STATUS_CNTL__PMI_DATA__SHIFT 0x18 |
|---|
| 15601 | #define BIFPLR0_PMI_STATUS_CNTL__POWER_STATE_MASK 0x00000003L |
|---|
| 15602 | #define BIFPLR0_PMI_STATUS_CNTL__NO_SOFT_RESET_MASK 0x00000008L |
|---|
| 15603 | #define BIFPLR0_PMI_STATUS_CNTL__PME_EN_MASK 0x00000100L |
|---|
| 15604 | #define BIFPLR0_PMI_STATUS_CNTL__DATA_SELECT_MASK 0x00001E00L |
|---|
| 15605 | #define BIFPLR0_PMI_STATUS_CNTL__DATA_SCALE_MASK 0x00006000L |
|---|
| 15606 | #define BIFPLR0_PMI_STATUS_CNTL__PME_STATUS_MASK 0x00008000L |
|---|
| 15607 | #define BIFPLR0_PMI_STATUS_CNTL__B2_B3_SUPPORT_MASK 0x00400000L |
|---|
| 15608 | #define BIFPLR0_PMI_STATUS_CNTL__BUS_PWR_EN_MASK 0x00800000L |
|---|
| 15609 | #define BIFPLR0_PMI_STATUS_CNTL__PMI_DATA_MASK 0xFF000000L |
|---|
| 15610 | //BIFPLR0_PCIE_CAP_LIST |
|---|
| 15611 | #define BIFPLR0_PCIE_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 15612 | #define BIFPLR0_PCIE_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
|---|
| 15613 | #define BIFPLR0_PCIE_CAP_LIST__CAP_ID_MASK 0x00FFL |
|---|
| 15614 | #define BIFPLR0_PCIE_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
|---|
| 15615 | //BIFPLR0_PCIE_CAP |
|---|
| 15616 | #define BIFPLR0_PCIE_CAP__VERSION__SHIFT 0x0 |
|---|
| 15617 | #define BIFPLR0_PCIE_CAP__DEVICE_TYPE__SHIFT 0x4 |
|---|
| 15618 | #define BIFPLR0_PCIE_CAP__SLOT_IMPLEMENTED__SHIFT 0x8 |
|---|
| 15619 | #define BIFPLR0_PCIE_CAP__INT_MESSAGE_NUM__SHIFT 0x9 |
|---|
| 15620 | #define BIFPLR0_PCIE_CAP__VERSION_MASK 0x000FL |
|---|
| 15621 | #define BIFPLR0_PCIE_CAP__DEVICE_TYPE_MASK 0x00F0L |
|---|
| 15622 | #define BIFPLR0_PCIE_CAP__SLOT_IMPLEMENTED_MASK 0x0100L |
|---|
| 15623 | #define BIFPLR0_PCIE_CAP__INT_MESSAGE_NUM_MASK 0x3E00L |
|---|
| 15624 | //BIFPLR0_DEVICE_CNTL |
|---|
| 15625 | #define BIFPLR0_DEVICE_CNTL__CORR_ERR_EN__SHIFT 0x0 |
|---|
| 15626 | #define BIFPLR0_DEVICE_CNTL__NON_FATAL_ERR_EN__SHIFT 0x1 |
|---|
| 15627 | #define BIFPLR0_DEVICE_CNTL__FATAL_ERR_EN__SHIFT 0x2 |
|---|
| 15628 | #define BIFPLR0_DEVICE_CNTL__USR_REPORT_EN__SHIFT 0x3 |
|---|
| 15629 | #define BIFPLR0_DEVICE_CNTL__RELAXED_ORD_EN__SHIFT 0x4 |
|---|
| 15630 | #define BIFPLR0_DEVICE_CNTL__MAX_PAYLOAD_SIZE__SHIFT 0x5 |
|---|
| 15631 | #define BIFPLR0_DEVICE_CNTL__EXTENDED_TAG_EN__SHIFT 0x8 |
|---|
| 15632 | #define BIFPLR0_DEVICE_CNTL__PHANTOM_FUNC_EN__SHIFT 0x9 |
|---|
| 15633 | #define BIFPLR0_DEVICE_CNTL__AUX_POWER_PM_EN__SHIFT 0xa |
|---|
| 15634 | #define BIFPLR0_DEVICE_CNTL__NO_SNOOP_EN__SHIFT 0xb |
|---|
| 15635 | #define BIFPLR0_DEVICE_CNTL__MAX_READ_REQUEST_SIZE__SHIFT 0xc |
|---|
| 15636 | #define BIFPLR0_DEVICE_CNTL__BRIDGE_CFG_RETRY_EN__SHIFT 0xf |
|---|
| 15637 | #define BIFPLR0_DEVICE_CNTL__CORR_ERR_EN_MASK 0x0001L |
|---|
| 15638 | #define BIFPLR0_DEVICE_CNTL__NON_FATAL_ERR_EN_MASK 0x0002L |
|---|
| 15639 | #define BIFPLR0_DEVICE_CNTL__FATAL_ERR_EN_MASK 0x0004L |
|---|
| 15640 | #define BIFPLR0_DEVICE_CNTL__USR_REPORT_EN_MASK 0x0008L |
|---|
| 15641 | #define BIFPLR0_DEVICE_CNTL__RELAXED_ORD_EN_MASK 0x0010L |
|---|
| 15642 | #define BIFPLR0_DEVICE_CNTL__MAX_PAYLOAD_SIZE_MASK 0x00E0L |
|---|
| 15643 | #define BIFPLR0_DEVICE_CNTL__EXTENDED_TAG_EN_MASK 0x0100L |
|---|
| 15644 | #define BIFPLR0_DEVICE_CNTL__PHANTOM_FUNC_EN_MASK 0x0200L |
|---|
| 15645 | #define BIFPLR0_DEVICE_CNTL__AUX_POWER_PM_EN_MASK 0x0400L |
|---|
| 15646 | #define BIFPLR0_DEVICE_CNTL__NO_SNOOP_EN_MASK 0x0800L |
|---|
| 15647 | #define BIFPLR0_DEVICE_CNTL__MAX_READ_REQUEST_SIZE_MASK 0x7000L |
|---|
| 15648 | #define BIFPLR0_DEVICE_CNTL__BRIDGE_CFG_RETRY_EN_MASK 0x8000L |
|---|
| 15649 | //BIFPLR0_DEVICE_STATUS |
|---|
| 15650 | #define BIFPLR0_DEVICE_STATUS__CORR_ERR__SHIFT 0x0 |
|---|
| 15651 | #define BIFPLR0_DEVICE_STATUS__NON_FATAL_ERR__SHIFT 0x1 |
|---|
| 15652 | #define BIFPLR0_DEVICE_STATUS__FATAL_ERR__SHIFT 0x2 |
|---|
| 15653 | #define BIFPLR0_DEVICE_STATUS__USR_DETECTED__SHIFT 0x3 |
|---|
| 15654 | #define BIFPLR0_DEVICE_STATUS__AUX_PWR__SHIFT 0x4 |
|---|
| 15655 | #define BIFPLR0_DEVICE_STATUS__TRANSACTIONS_PEND__SHIFT 0x5 |
|---|
| 15656 | #define BIFPLR0_DEVICE_STATUS__EMER_POWER_REDUCTION_DETECTED__SHIFT 0x6 |
|---|
| 15657 | #define BIFPLR0_DEVICE_STATUS__CORR_ERR_MASK 0x0001L |
|---|
| 15658 | #define BIFPLR0_DEVICE_STATUS__NON_FATAL_ERR_MASK 0x0002L |
|---|
| 15659 | #define BIFPLR0_DEVICE_STATUS__FATAL_ERR_MASK 0x0004L |
|---|
| 15660 | #define BIFPLR0_DEVICE_STATUS__USR_DETECTED_MASK 0x0008L |
|---|
| 15661 | #define BIFPLR0_DEVICE_STATUS__AUX_PWR_MASK 0x0010L |
|---|
| 15662 | #define BIFPLR0_DEVICE_STATUS__TRANSACTIONS_PEND_MASK 0x0020L |
|---|
| 15663 | #define BIFPLR0_DEVICE_STATUS__EMER_POWER_REDUCTION_DETECTED_MASK 0x0040L |
|---|
| 15664 | //BIFPLR0_LINK_CAP |
|---|
| 15665 | #define BIFPLR0_LINK_CAP__LINK_SPEED__SHIFT 0x0 |
|---|
| 15666 | #define BIFPLR0_LINK_CAP__LINK_WIDTH__SHIFT 0x4 |
|---|
| 15667 | #define BIFPLR0_LINK_CAP__PM_SUPPORT__SHIFT 0xa |
|---|
| 15668 | #define BIFPLR0_LINK_CAP__L0S_EXIT_LATENCY__SHIFT 0xc |
|---|
| 15669 | #define BIFPLR0_LINK_CAP__L1_EXIT_LATENCY__SHIFT 0xf |
|---|
| 15670 | #define BIFPLR0_LINK_CAP__CLOCK_POWER_MANAGEMENT__SHIFT 0x12 |
|---|
| 15671 | #define BIFPLR0_LINK_CAP__SURPRISE_DOWN_ERR_REPORTING__SHIFT 0x13 |
|---|
| 15672 | #define BIFPLR0_LINK_CAP__DL_ACTIVE_REPORTING_CAPABLE__SHIFT 0x14 |
|---|
| 15673 | #define BIFPLR0_LINK_CAP__LINK_BW_NOTIFICATION_CAP__SHIFT 0x15 |
|---|
| 15674 | #define BIFPLR0_LINK_CAP__ASPM_OPTIONALITY_COMPLIANCE__SHIFT 0x16 |
|---|
| 15675 | #define BIFPLR0_LINK_CAP__PORT_NUMBER__SHIFT 0x18 |
|---|
| 15676 | #define BIFPLR0_LINK_CAP__LINK_SPEED_MASK 0x0000000FL |
|---|
| 15677 | #define BIFPLR0_LINK_CAP__LINK_WIDTH_MASK 0x000003F0L |
|---|
| 15678 | #define BIFPLR0_LINK_CAP__PM_SUPPORT_MASK 0x00000C00L |
|---|
| 15679 | #define BIFPLR0_LINK_CAP__L0S_EXIT_LATENCY_MASK 0x00007000L |
|---|
| 15680 | #define BIFPLR0_LINK_CAP__L1_EXIT_LATENCY_MASK 0x00038000L |
|---|
| 15681 | #define BIFPLR0_LINK_CAP__CLOCK_POWER_MANAGEMENT_MASK 0x00040000L |
|---|
| 15682 | #define BIFPLR0_LINK_CAP__SURPRISE_DOWN_ERR_REPORTING_MASK 0x00080000L |
|---|
| 15683 | #define BIFPLR0_LINK_CAP__DL_ACTIVE_REPORTING_CAPABLE_MASK 0x00100000L |
|---|
| 15684 | #define BIFPLR0_LINK_CAP__LINK_BW_NOTIFICATION_CAP_MASK 0x00200000L |
|---|
| 15685 | #define BIFPLR0_LINK_CAP__ASPM_OPTIONALITY_COMPLIANCE_MASK 0x00400000L |
|---|
| 15686 | #define BIFPLR0_LINK_CAP__PORT_NUMBER_MASK 0xFF000000L |
|---|
| 15687 | //BIFPLR0_LINK_STATUS |
|---|
| 15688 | #define BIFPLR0_LINK_STATUS__CURRENT_LINK_SPEED__SHIFT 0x0 |
|---|
| 15689 | #define BIFPLR0_LINK_STATUS__NEGOTIATED_LINK_WIDTH__SHIFT 0x4 |
|---|
| 15690 | #define BIFPLR0_LINK_STATUS__LINK_TRAINING__SHIFT 0xb |
|---|
| 15691 | #define BIFPLR0_LINK_STATUS__SLOT_CLOCK_CFG__SHIFT 0xc |
|---|
| 15692 | #define BIFPLR0_LINK_STATUS__DL_ACTIVE__SHIFT 0xd |
|---|
| 15693 | #define BIFPLR0_LINK_STATUS__LINK_BW_MANAGEMENT_STATUS__SHIFT 0xe |
|---|
| 15694 | #define BIFPLR0_LINK_STATUS__LINK_AUTONOMOUS_BW_STATUS__SHIFT 0xf |
|---|
| 15695 | #define BIFPLR0_LINK_STATUS__CURRENT_LINK_SPEED_MASK 0x000FL |
|---|
| 15696 | #define BIFPLR0_LINK_STATUS__NEGOTIATED_LINK_WIDTH_MASK 0x03F0L |
|---|
| 15697 | #define BIFPLR0_LINK_STATUS__LINK_TRAINING_MASK 0x0800L |
|---|
| 15698 | #define BIFPLR0_LINK_STATUS__SLOT_CLOCK_CFG_MASK 0x1000L |
|---|
| 15699 | #define BIFPLR0_LINK_STATUS__DL_ACTIVE_MASK 0x2000L |
|---|
| 15700 | #define BIFPLR0_LINK_STATUS__LINK_BW_MANAGEMENT_STATUS_MASK 0x4000L |
|---|
| 15701 | #define BIFPLR0_LINK_STATUS__LINK_AUTONOMOUS_BW_STATUS_MASK 0x8000L |
|---|
| 15702 | //BIFPLR0_SLOT_CAP |
|---|
| 15703 | #define BIFPLR0_SLOT_CAP__ATTN_BUTTON_PRESENT__SHIFT 0x0 |
|---|
| 15704 | #define BIFPLR0_SLOT_CAP__PWR_CONTROLLER_PRESENT__SHIFT 0x1 |
|---|
| 15705 | #define BIFPLR0_SLOT_CAP__MRL_SENSOR_PRESENT__SHIFT 0x2 |
|---|
| 15706 | #define BIFPLR0_SLOT_CAP__ATTN_INDICATOR_PRESENT__SHIFT 0x3 |
|---|
| 15707 | #define BIFPLR0_SLOT_CAP__PWR_INDICATOR_PRESENT__SHIFT 0x4 |
|---|
| 15708 | #define BIFPLR0_SLOT_CAP__HOTPLUG_SURPRISE__SHIFT 0x5 |
|---|
| 15709 | #define BIFPLR0_SLOT_CAP__HOTPLUG_CAPABLE__SHIFT 0x6 |
|---|
| 15710 | #define BIFPLR0_SLOT_CAP__SLOT_PWR_LIMIT_VALUE__SHIFT 0x7 |
|---|
| 15711 | #define BIFPLR0_SLOT_CAP__SLOT_PWR_LIMIT_SCALE__SHIFT 0xf |
|---|
| 15712 | #define BIFPLR0_SLOT_CAP__ELECTROMECH_INTERLOCK_PRESENT__SHIFT 0x11 |
|---|
| 15713 | #define BIFPLR0_SLOT_CAP__NO_COMMAND_COMPLETED_SUPPORTED__SHIFT 0x12 |
|---|
| 15714 | #define BIFPLR0_SLOT_CAP__PHYSICAL_SLOT_NUM__SHIFT 0x13 |
|---|
| 15715 | #define BIFPLR0_SLOT_CAP__ATTN_BUTTON_PRESENT_MASK 0x00000001L |
|---|
| 15716 | #define BIFPLR0_SLOT_CAP__PWR_CONTROLLER_PRESENT_MASK 0x00000002L |
|---|
| 15717 | #define BIFPLR0_SLOT_CAP__MRL_SENSOR_PRESENT_MASK 0x00000004L |
|---|
| 15718 | #define BIFPLR0_SLOT_CAP__ATTN_INDICATOR_PRESENT_MASK 0x00000008L |
|---|
| 15719 | #define BIFPLR0_SLOT_CAP__PWR_INDICATOR_PRESENT_MASK 0x00000010L |
|---|
| 15720 | #define BIFPLR0_SLOT_CAP__HOTPLUG_SURPRISE_MASK 0x00000020L |
|---|
| 15721 | #define BIFPLR0_SLOT_CAP__HOTPLUG_CAPABLE_MASK 0x00000040L |
|---|
| 15722 | #define BIFPLR0_SLOT_CAP__SLOT_PWR_LIMIT_VALUE_MASK 0x00007F80L |
|---|
| 15723 | #define BIFPLR0_SLOT_CAP__SLOT_PWR_LIMIT_SCALE_MASK 0x00018000L |
|---|
| 15724 | #define BIFPLR0_SLOT_CAP__ELECTROMECH_INTERLOCK_PRESENT_MASK 0x00020000L |
|---|
| 15725 | #define BIFPLR0_SLOT_CAP__NO_COMMAND_COMPLETED_SUPPORTED_MASK 0x00040000L |
|---|
| 15726 | #define BIFPLR0_SLOT_CAP__PHYSICAL_SLOT_NUM_MASK 0xFFF80000L |
|---|
| 15727 | //BIFPLR0_SLOT_CNTL |
|---|
| 15728 | #define BIFPLR0_SLOT_CNTL__ATTN_BUTTON_PRESSED_EN__SHIFT 0x0 |
|---|
| 15729 | #define BIFPLR0_SLOT_CNTL__PWR_FAULT_DETECTED_EN__SHIFT 0x1 |
|---|
| 15730 | #define BIFPLR0_SLOT_CNTL__MRL_SENSOR_CHANGED_EN__SHIFT 0x2 |
|---|
| 15731 | #define BIFPLR0_SLOT_CNTL__PRESENCE_DETECT_CHANGED_EN__SHIFT 0x3 |
|---|
| 15732 | #define BIFPLR0_SLOT_CNTL__COMMAND_COMPLETED_INTR_EN__SHIFT 0x4 |
|---|
| 15733 | #define BIFPLR0_SLOT_CNTL__HOTPLUG_INTR_EN__SHIFT 0x5 |
|---|
| 15734 | #define BIFPLR0_SLOT_CNTL__ATTN_INDICATOR_CNTL__SHIFT 0x6 |
|---|
| 15735 | #define BIFPLR0_SLOT_CNTL__PWR_INDICATOR_CNTL__SHIFT 0x8 |
|---|
| 15736 | #define BIFPLR0_SLOT_CNTL__PWR_CONTROLLER_CNTL__SHIFT 0xa |
|---|
| 15737 | #define BIFPLR0_SLOT_CNTL__ELECTROMECH_INTERLOCK_CNTL__SHIFT 0xb |
|---|
| 15738 | #define BIFPLR0_SLOT_CNTL__DL_STATE_CHANGED_EN__SHIFT 0xc |
|---|
| 15739 | #define BIFPLR0_SLOT_CNTL__AUTO_SLOT_PWR_LIMIT_DISABLE__SHIFT 0xd |
|---|
| 15740 | #define BIFPLR0_SLOT_CNTL__INBAND_PD_DISABLE__SHIFT 0xe |
|---|
| 15741 | #define BIFPLR0_SLOT_CNTL__ATTN_BUTTON_PRESSED_EN_MASK 0x0001L |
|---|
| 15742 | #define BIFPLR0_SLOT_CNTL__PWR_FAULT_DETECTED_EN_MASK 0x0002L |
|---|
| 15743 | #define BIFPLR0_SLOT_CNTL__MRL_SENSOR_CHANGED_EN_MASK 0x0004L |
|---|
| 15744 | #define BIFPLR0_SLOT_CNTL__PRESENCE_DETECT_CHANGED_EN_MASK 0x0008L |
|---|
| 15745 | #define BIFPLR0_SLOT_CNTL__COMMAND_COMPLETED_INTR_EN_MASK 0x0010L |
|---|
| 15746 | #define BIFPLR0_SLOT_CNTL__HOTPLUG_INTR_EN_MASK 0x0020L |
|---|
| 15747 | #define BIFPLR0_SLOT_CNTL__ATTN_INDICATOR_CNTL_MASK 0x00C0L |
|---|
| 15748 | #define BIFPLR0_SLOT_CNTL__PWR_INDICATOR_CNTL_MASK 0x0300L |
|---|
| 15749 | #define BIFPLR0_SLOT_CNTL__PWR_CONTROLLER_CNTL_MASK 0x0400L |
|---|
| 15750 | #define BIFPLR0_SLOT_CNTL__ELECTROMECH_INTERLOCK_CNTL_MASK 0x0800L |
|---|
| 15751 | #define BIFPLR0_SLOT_CNTL__DL_STATE_CHANGED_EN_MASK 0x1000L |
|---|
| 15752 | #define BIFPLR0_SLOT_CNTL__AUTO_SLOT_PWR_LIMIT_DISABLE_MASK 0x2000L |
|---|
| 15753 | #define BIFPLR0_SLOT_CNTL__INBAND_PD_DISABLE_MASK 0x4000L |
|---|
| 15754 | //BIFPLR0_SLOT_STATUS |
|---|
| 15755 | #define BIFPLR0_SLOT_STATUS__ATTN_BUTTON_PRESSED__SHIFT 0x0 |
|---|
| 15756 | #define BIFPLR0_SLOT_STATUS__PWR_FAULT_DETECTED__SHIFT 0x1 |
|---|
| 15757 | #define BIFPLR0_SLOT_STATUS__MRL_SENSOR_CHANGED__SHIFT 0x2 |
|---|
| 15758 | #define BIFPLR0_SLOT_STATUS__PRESENCE_DETECT_CHANGED__SHIFT 0x3 |
|---|
| 15759 | #define BIFPLR0_SLOT_STATUS__COMMAND_COMPLETED__SHIFT 0x4 |
|---|
| 15760 | #define BIFPLR0_SLOT_STATUS__MRL_SENSOR_STATE__SHIFT 0x5 |
|---|
| 15761 | #define BIFPLR0_SLOT_STATUS__PRESENCE_DETECT_STATE__SHIFT 0x6 |
|---|
| 15762 | #define BIFPLR0_SLOT_STATUS__ELECTROMECH_INTERLOCK_STATUS__SHIFT 0x7 |
|---|
| 15763 | #define BIFPLR0_SLOT_STATUS__DL_STATE_CHANGED__SHIFT 0x8 |
|---|
| 15764 | #define BIFPLR0_SLOT_STATUS__ATTN_BUTTON_PRESSED_MASK 0x0001L |
|---|
| 15765 | #define BIFPLR0_SLOT_STATUS__PWR_FAULT_DETECTED_MASK 0x0002L |
|---|
| 15766 | #define BIFPLR0_SLOT_STATUS__MRL_SENSOR_CHANGED_MASK 0x0004L |
|---|
| 15767 | #define BIFPLR0_SLOT_STATUS__PRESENCE_DETECT_CHANGED_MASK 0x0008L |
|---|
| 15768 | #define BIFPLR0_SLOT_STATUS__COMMAND_COMPLETED_MASK 0x0010L |
|---|
| 15769 | #define BIFPLR0_SLOT_STATUS__MRL_SENSOR_STATE_MASK 0x0020L |
|---|
| 15770 | #define BIFPLR0_SLOT_STATUS__PRESENCE_DETECT_STATE_MASK 0x0040L |
|---|
| 15771 | #define BIFPLR0_SLOT_STATUS__ELECTROMECH_INTERLOCK_STATUS_MASK 0x0080L |
|---|
| 15772 | #define BIFPLR0_SLOT_STATUS__DL_STATE_CHANGED_MASK 0x0100L |
|---|
| 15773 | //BIFPLR0_ROOT_CNTL |
|---|
| 15774 | #define BIFPLR0_ROOT_CNTL__SERR_ON_CORR_ERR_EN__SHIFT 0x0 |
|---|
| 15775 | #define BIFPLR0_ROOT_CNTL__SERR_ON_NONFATAL_ERR_EN__SHIFT 0x1 |
|---|
| 15776 | #define BIFPLR0_ROOT_CNTL__SERR_ON_FATAL_ERR_EN__SHIFT 0x2 |
|---|
| 15777 | #define BIFPLR0_ROOT_CNTL__PM_INTERRUPT_EN__SHIFT 0x3 |
|---|
| 15778 | #define BIFPLR0_ROOT_CNTL__CRS_SOFTWARE_VISIBILITY_EN__SHIFT 0x4 |
|---|
| 15779 | #define BIFPLR0_ROOT_CNTL__SERR_ON_CORR_ERR_EN_MASK 0x0001L |
|---|
| 15780 | #define BIFPLR0_ROOT_CNTL__SERR_ON_NONFATAL_ERR_EN_MASK 0x0002L |
|---|
| 15781 | #define BIFPLR0_ROOT_CNTL__SERR_ON_FATAL_ERR_EN_MASK 0x0004L |
|---|
| 15782 | #define BIFPLR0_ROOT_CNTL__PM_INTERRUPT_EN_MASK 0x0008L |
|---|
| 15783 | #define BIFPLR0_ROOT_CNTL__CRS_SOFTWARE_VISIBILITY_EN_MASK 0x0010L |
|---|
| 15784 | //BIFPLR0_ROOT_CAP |
|---|
| 15785 | #define BIFPLR0_ROOT_CAP__CRS_SOFTWARE_VISIBILITY__SHIFT 0x0 |
|---|
| 15786 | #define BIFPLR0_ROOT_CAP__CRS_SOFTWARE_VISIBILITY_MASK 0x0001L |
|---|
| 15787 | //BIFPLR0_ROOT_STATUS |
|---|
| 15788 | #define BIFPLR0_ROOT_STATUS__PME_REQUESTOR_ID__SHIFT 0x0 |
|---|
| 15789 | #define BIFPLR0_ROOT_STATUS__PME_STATUS__SHIFT 0x10 |
|---|
| 15790 | #define BIFPLR0_ROOT_STATUS__PME_PENDING__SHIFT 0x11 |
|---|
| 15791 | #define BIFPLR0_ROOT_STATUS__PME_REQUESTOR_ID_MASK 0x0000FFFFL |
|---|
| 15792 | #define BIFPLR0_ROOT_STATUS__PME_STATUS_MASK 0x00010000L |
|---|
| 15793 | #define BIFPLR0_ROOT_STATUS__PME_PENDING_MASK 0x00020000L |
|---|
| 15794 | //BIFPLR0_DEVICE_CNTL2 |
|---|
| 15795 | #define BIFPLR0_DEVICE_CNTL2__CPL_TIMEOUT_VALUE__SHIFT 0x0 |
|---|
| 15796 | #define BIFPLR0_DEVICE_CNTL2__CPL_TIMEOUT_DIS__SHIFT 0x4 |
|---|
| 15797 | #define BIFPLR0_DEVICE_CNTL2__ARI_FORWARDING_EN__SHIFT 0x5 |
|---|
| 15798 | #define BIFPLR0_DEVICE_CNTL2__ATOMICOP_REQUEST_EN__SHIFT 0x6 |
|---|
| 15799 | #define BIFPLR0_DEVICE_CNTL2__ATOMICOP_EGRESS_BLOCKING__SHIFT 0x7 |
|---|
| 15800 | #define BIFPLR0_DEVICE_CNTL2__IDO_REQUEST_ENABLE__SHIFT 0x8 |
|---|
| 15801 | #define BIFPLR0_DEVICE_CNTL2__IDO_COMPLETION_ENABLE__SHIFT 0x9 |
|---|
| 15802 | #define BIFPLR0_DEVICE_CNTL2__LTR_EN__SHIFT 0xa |
|---|
| 15803 | #define BIFPLR0_DEVICE_CNTL2__EMER_POWER_REDUCTION_REQUEST__SHIFT 0xb |
|---|
| 15804 | #define BIFPLR0_DEVICE_CNTL2__TEN_BIT_TAG_REQUESTER_ENABLE__SHIFT 0xc |
|---|
| 15805 | #define BIFPLR0_DEVICE_CNTL2__OBFF_EN__SHIFT 0xd |
|---|
| 15806 | #define BIFPLR0_DEVICE_CNTL2__END_END_TLP_PREFIX_BLOCKING__SHIFT 0xf |
|---|
| 15807 | #define BIFPLR0_DEVICE_CNTL2__CPL_TIMEOUT_VALUE_MASK 0x000FL |
|---|
| 15808 | #define BIFPLR0_DEVICE_CNTL2__CPL_TIMEOUT_DIS_MASK 0x0010L |
|---|
| 15809 | #define BIFPLR0_DEVICE_CNTL2__ARI_FORWARDING_EN_MASK 0x0020L |
|---|
| 15810 | #define BIFPLR0_DEVICE_CNTL2__ATOMICOP_REQUEST_EN_MASK 0x0040L |
|---|
| 15811 | #define BIFPLR0_DEVICE_CNTL2__ATOMICOP_EGRESS_BLOCKING_MASK 0x0080L |
|---|
| 15812 | #define BIFPLR0_DEVICE_CNTL2__IDO_REQUEST_ENABLE_MASK 0x0100L |
|---|
| 15813 | #define BIFPLR0_DEVICE_CNTL2__IDO_COMPLETION_ENABLE_MASK 0x0200L |
|---|
| 15814 | #define BIFPLR0_DEVICE_CNTL2__LTR_EN_MASK 0x0400L |
|---|
| 15815 | #define BIFPLR0_DEVICE_CNTL2__EMER_POWER_REDUCTION_REQUEST_MASK 0x0800L |
|---|
| 15816 | #define BIFPLR0_DEVICE_CNTL2__TEN_BIT_TAG_REQUESTER_ENABLE_MASK 0x1000L |
|---|
| 15817 | #define BIFPLR0_DEVICE_CNTL2__OBFF_EN_MASK 0x6000L |
|---|
| 15818 | #define BIFPLR0_DEVICE_CNTL2__END_END_TLP_PREFIX_BLOCKING_MASK 0x8000L |
|---|
| 15819 | //BIFPLR0_DEVICE_STATUS2 |
|---|
| 15820 | #define BIFPLR0_DEVICE_STATUS2__RESERVED__SHIFT 0x0 |
|---|
| 15821 | #define BIFPLR0_DEVICE_STATUS2__RESERVED_MASK 0xFFFFL |
|---|
| 15822 | //BIFPLR0_LINK_STATUS2 |
|---|
| 15823 | #define BIFPLR0_LINK_STATUS2__CUR_DEEMPHASIS_LEVEL__SHIFT 0x0 |
|---|
| 15824 | #define BIFPLR0_LINK_STATUS2__EQUALIZATION_COMPLETE_8GT__SHIFT 0x1 |
|---|
| 15825 | #define BIFPLR0_LINK_STATUS2__EQUALIZATION_PHASE1_SUCCESS_8GT__SHIFT 0x2 |
|---|
| 15826 | #define BIFPLR0_LINK_STATUS2__EQUALIZATION_PHASE2_SUCCESS_8GT__SHIFT 0x3 |
|---|
| 15827 | #define BIFPLR0_LINK_STATUS2__EQUALIZATION_PHASE3_SUCCESS_8GT__SHIFT 0x4 |
|---|
| 15828 | #define BIFPLR0_LINK_STATUS2__LINK_EQUALIZATION_REQUEST_8GT__SHIFT 0x5 |
|---|
| 15829 | #define BIFPLR0_LINK_STATUS2__RTM1_PRESENCE_DET__SHIFT 0x6 |
|---|
| 15830 | #define BIFPLR0_LINK_STATUS2__RTM2_PRESENCE_DET__SHIFT 0x7 |
|---|
| 15831 | #define BIFPLR0_LINK_STATUS2__CROSSLINK_RESOLUTION__SHIFT 0x8 |
|---|
| 15832 | #define BIFPLR0_LINK_STATUS2__DOWNSTREAM_COMPONENT_PRESENCE__SHIFT 0xc |
|---|
| 15833 | #define BIFPLR0_LINK_STATUS2__DRS_MESSAGE_RECEIVED__SHIFT 0xf |
|---|
| 15834 | #define BIFPLR0_LINK_STATUS2__CUR_DEEMPHASIS_LEVEL_MASK 0x0001L |
|---|
| 15835 | #define BIFPLR0_LINK_STATUS2__EQUALIZATION_COMPLETE_8GT_MASK 0x0002L |
|---|
| 15836 | #define BIFPLR0_LINK_STATUS2__EQUALIZATION_PHASE1_SUCCESS_8GT_MASK 0x0004L |
|---|
| 15837 | #define BIFPLR0_LINK_STATUS2__EQUALIZATION_PHASE2_SUCCESS_8GT_MASK 0x0008L |
|---|
| 15838 | #define BIFPLR0_LINK_STATUS2__EQUALIZATION_PHASE3_SUCCESS_8GT_MASK 0x0010L |
|---|
| 15839 | #define BIFPLR0_LINK_STATUS2__LINK_EQUALIZATION_REQUEST_8GT_MASK 0x0020L |
|---|
| 15840 | #define BIFPLR0_LINK_STATUS2__RTM1_PRESENCE_DET_MASK 0x0040L |
|---|
| 15841 | #define BIFPLR0_LINK_STATUS2__RTM2_PRESENCE_DET_MASK 0x0080L |
|---|
| 15842 | #define BIFPLR0_LINK_STATUS2__CROSSLINK_RESOLUTION_MASK 0x0300L |
|---|
| 15843 | #define BIFPLR0_LINK_STATUS2__DOWNSTREAM_COMPONENT_PRESENCE_MASK 0x7000L |
|---|
| 15844 | #define BIFPLR0_LINK_STATUS2__DRS_MESSAGE_RECEIVED_MASK 0x8000L |
|---|
| 15845 | //BIFPLR0_SLOT_CAP2 |
|---|
| 15846 | #define BIFPLR0_SLOT_CAP2__INBAND_PD_DISABLE_SUPPORTED__SHIFT 0x0 |
|---|
| 15847 | #define BIFPLR0_SLOT_CAP2__INBAND_PD_DISABLE_SUPPORTED_MASK 0x00000001L |
|---|
| 15848 | //BIFPLR0_SLOT_CNTL2 |
|---|
| 15849 | #define BIFPLR0_SLOT_CNTL2__RESERVED__SHIFT 0x0 |
|---|
| 15850 | #define BIFPLR0_SLOT_CNTL2__RESERVED_MASK 0xFFFFL |
|---|
| 15851 | //BIFPLR0_SLOT_STATUS2 |
|---|
| 15852 | #define BIFPLR0_SLOT_STATUS2__RESERVED__SHIFT 0x0 |
|---|
| 15853 | #define BIFPLR0_SLOT_STATUS2__RESERVED_MASK 0xFFFFL |
|---|
| 15854 | //BIFPLR0_MSI_CAP_LIST |
|---|
| 15855 | #define BIFPLR0_MSI_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 15856 | #define BIFPLR0_MSI_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
|---|
| 15857 | #define BIFPLR0_MSI_CAP_LIST__CAP_ID_MASK 0x00FFL |
|---|
| 15858 | #define BIFPLR0_MSI_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
|---|
| 15859 | //BIFPLR0_MSI_MSG_ADDR_LO |
|---|
| 15860 | #define BIFPLR0_MSI_MSG_ADDR_LO__MSI_MSG_ADDR_LO__SHIFT 0x2 |
|---|
| 15861 | #define BIFPLR0_MSI_MSG_ADDR_LO__MSI_MSG_ADDR_LO_MASK 0xFFFFFFFCL |
|---|
| 15862 | //BIFPLR0_MSI_MSG_ADDR_HI |
|---|
| 15863 | #define BIFPLR0_MSI_MSG_ADDR_HI__MSI_MSG_ADDR_HI__SHIFT 0x0 |
|---|
| 15864 | #define BIFPLR0_MSI_MSG_ADDR_HI__MSI_MSG_ADDR_HI_MASK 0xFFFFFFFFL |
|---|
| 15865 | //BIFPLR0_SSID_CAP_LIST |
|---|
| 15866 | #define BIFPLR0_SSID_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 15867 | #define BIFPLR0_SSID_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
|---|
| 15868 | #define BIFPLR0_SSID_CAP_LIST__CAP_ID_MASK 0x00FFL |
|---|
| 15869 | #define BIFPLR0_SSID_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
|---|
| 15870 | //BIFPLR0_SSID_CAP |
|---|
| 15871 | #define BIFPLR0_SSID_CAP__SUBSYSTEM_VENDOR_ID__SHIFT 0x0 |
|---|
| 15872 | #define BIFPLR0_SSID_CAP__SUBSYSTEM_ID__SHIFT 0x10 |
|---|
| 15873 | #define BIFPLR0_SSID_CAP__SUBSYSTEM_VENDOR_ID_MASK 0x0000FFFFL |
|---|
| 15874 | #define BIFPLR0_SSID_CAP__SUBSYSTEM_ID_MASK 0xFFFF0000L |
|---|
| 15875 | //BIFPLR0_MSI_MAP_CAP_LIST |
|---|
| 15876 | #define BIFPLR0_MSI_MAP_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 15877 | #define BIFPLR0_MSI_MAP_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
|---|
| 15878 | #define BIFPLR0_MSI_MAP_CAP_LIST__CAP_ID_MASK 0x00FFL |
|---|
| 15879 | #define BIFPLR0_MSI_MAP_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
|---|
| 15880 | //BIFPLR0_MSI_MAP_CAP |
|---|
| 15881 | #define BIFPLR0_MSI_MAP_CAP__EN__SHIFT 0x0 |
|---|
| 15882 | #define BIFPLR0_MSI_MAP_CAP__FIXD__SHIFT 0x1 |
|---|
| 15883 | #define BIFPLR0_MSI_MAP_CAP__CAP_TYPE__SHIFT 0xb |
|---|
| 15884 | #define BIFPLR0_MSI_MAP_CAP__EN_MASK 0x0001L |
|---|
| 15885 | #define BIFPLR0_MSI_MAP_CAP__FIXD_MASK 0x0002L |
|---|
| 15886 | #define BIFPLR0_MSI_MAP_CAP__CAP_TYPE_MASK 0xF800L |
|---|
| 15887 | //BIFPLR0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST |
|---|
| 15888 | #define BIFPLR0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 15889 | #define BIFPLR0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 15890 | #define BIFPLR0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 15891 | #define BIFPLR0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 15892 | #define BIFPLR0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 15893 | #define BIFPLR0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 15894 | //BIFPLR0_PCIE_VENDOR_SPECIFIC_HDR |
|---|
| 15895 | #define BIFPLR0_PCIE_VENDOR_SPECIFIC_HDR__VSEC_ID__SHIFT 0x0 |
|---|
| 15896 | #define BIFPLR0_PCIE_VENDOR_SPECIFIC_HDR__VSEC_REV__SHIFT 0x10 |
|---|
| 15897 | #define BIFPLR0_PCIE_VENDOR_SPECIFIC_HDR__VSEC_LENGTH__SHIFT 0x14 |
|---|
| 15898 | #define BIFPLR0_PCIE_VENDOR_SPECIFIC_HDR__VSEC_ID_MASK 0x0000FFFFL |
|---|
| 15899 | #define BIFPLR0_PCIE_VENDOR_SPECIFIC_HDR__VSEC_REV_MASK 0x000F0000L |
|---|
| 15900 | #define BIFPLR0_PCIE_VENDOR_SPECIFIC_HDR__VSEC_LENGTH_MASK 0xFFF00000L |
|---|
| 15901 | //BIFPLR0_PCIE_VENDOR_SPECIFIC1 |
|---|
| 15902 | #define BIFPLR0_PCIE_VENDOR_SPECIFIC1__SCRATCH__SHIFT 0x0 |
|---|
| 15903 | #define BIFPLR0_PCIE_VENDOR_SPECIFIC1__SCRATCH_MASK 0xFFFFFFFFL |
|---|
| 15904 | //BIFPLR0_PCIE_VENDOR_SPECIFIC2 |
|---|
| 15905 | #define BIFPLR0_PCIE_VENDOR_SPECIFIC2__SCRATCH__SHIFT 0x0 |
|---|
| 15906 | #define BIFPLR0_PCIE_VENDOR_SPECIFIC2__SCRATCH_MASK 0xFFFFFFFFL |
|---|
| 15907 | //BIFPLR0_PCIE_VC_ENH_CAP_LIST |
|---|
| 15908 | #define BIFPLR0_PCIE_VC_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 15909 | #define BIFPLR0_PCIE_VC_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 15910 | #define BIFPLR0_PCIE_VC_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 15911 | #define BIFPLR0_PCIE_VC_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 15912 | #define BIFPLR0_PCIE_VC_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 15913 | #define BIFPLR0_PCIE_VC_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 15914 | //BIFPLR0_PCIE_PORT_VC_CAP_REG1 |
|---|
| 15915 | #define BIFPLR0_PCIE_PORT_VC_CAP_REG1__EXT_VC_COUNT__SHIFT 0x0 |
|---|
| 15916 | #define BIFPLR0_PCIE_PORT_VC_CAP_REG1__LOW_PRIORITY_EXT_VC_COUNT__SHIFT 0x4 |
|---|
| 15917 | #define BIFPLR0_PCIE_PORT_VC_CAP_REG1__REF_CLK__SHIFT 0x8 |
|---|
| 15918 | #define BIFPLR0_PCIE_PORT_VC_CAP_REG1__PORT_ARB_TABLE_ENTRY_SIZE__SHIFT 0xa |
|---|
| 15919 | #define BIFPLR0_PCIE_PORT_VC_CAP_REG1__EXT_VC_COUNT_MASK 0x00000007L |
|---|
| 15920 | #define BIFPLR0_PCIE_PORT_VC_CAP_REG1__LOW_PRIORITY_EXT_VC_COUNT_MASK 0x00000070L |
|---|
| 15921 | #define BIFPLR0_PCIE_PORT_VC_CAP_REG1__REF_CLK_MASK 0x00000300L |
|---|
| 15922 | #define BIFPLR0_PCIE_PORT_VC_CAP_REG1__PORT_ARB_TABLE_ENTRY_SIZE_MASK 0x00000C00L |
|---|
| 15923 | //BIFPLR0_PCIE_PORT_VC_CAP_REG2 |
|---|
| 15924 | #define BIFPLR0_PCIE_PORT_VC_CAP_REG2__VC_ARB_CAP__SHIFT 0x0 |
|---|
| 15925 | #define BIFPLR0_PCIE_PORT_VC_CAP_REG2__VC_ARB_TABLE_OFFSET__SHIFT 0x18 |
|---|
| 15926 | #define BIFPLR0_PCIE_PORT_VC_CAP_REG2__VC_ARB_CAP_MASK 0x000000FFL |
|---|
| 15927 | #define BIFPLR0_PCIE_PORT_VC_CAP_REG2__VC_ARB_TABLE_OFFSET_MASK 0xFF000000L |
|---|
| 15928 | //BIFPLR0_PCIE_PORT_VC_CNTL |
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|---|
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|---|
| 15931 | #define BIFPLR0_PCIE_PORT_VC_CNTL__LOAD_VC_ARB_TABLE_MASK 0x0001L |
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| 15932 | #define BIFPLR0_PCIE_PORT_VC_CNTL__VC_ARB_SELECT_MASK 0x000EL |
|---|
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|---|
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| 15948 | #define BIFPLR0_PCIE_VC0_RESOURCE_CNTL__LOAD_PORT_ARB_TABLE__SHIFT 0x10 |
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| 15949 | #define BIFPLR0_PCIE_VC0_RESOURCE_CNTL__PORT_ARB_SELECT__SHIFT 0x11 |
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|---|
| 15951 | #define BIFPLR0_PCIE_VC0_RESOURCE_CNTL__VC_ENABLE__SHIFT 0x1f |
|---|
| 15952 | #define BIFPLR0_PCIE_VC0_RESOURCE_CNTL__TC_VC_MAP_TC0_MASK 0x00000001L |
|---|
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|---|
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|---|
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| 15956 | #define BIFPLR0_PCIE_VC0_RESOURCE_CNTL__VC_ID_MASK 0x07000000L |
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| 15957 | #define BIFPLR0_PCIE_VC0_RESOURCE_CNTL__VC_ENABLE_MASK 0x80000000L |
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| 15958 | //BIFPLR0_PCIE_VC0_RESOURCE_STATUS |
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|---|
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| 15969 | #define BIFPLR0_PCIE_VC1_RESOURCE_CAP__REJECT_SNOOP_TRANS_MASK 0x00008000L |
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| 15970 | #define BIFPLR0_PCIE_VC1_RESOURCE_CAP__MAX_TIME_SLOTS_MASK 0x007F0000L |
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| 15971 | #define BIFPLR0_PCIE_VC1_RESOURCE_CAP__PORT_ARB_TABLE_OFFSET_MASK 0xFF000000L |
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| 15972 | //BIFPLR0_PCIE_VC1_RESOURCE_CNTL |
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| 15973 | #define BIFPLR0_PCIE_VC1_RESOURCE_CNTL__TC_VC_MAP_TC0__SHIFT 0x0 |
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| 15976 | #define BIFPLR0_PCIE_VC1_RESOURCE_CNTL__PORT_ARB_SELECT__SHIFT 0x11 |
|---|
| 15977 | #define BIFPLR0_PCIE_VC1_RESOURCE_CNTL__VC_ID__SHIFT 0x18 |
|---|
| 15978 | #define BIFPLR0_PCIE_VC1_RESOURCE_CNTL__VC_ENABLE__SHIFT 0x1f |
|---|
| 15979 | #define BIFPLR0_PCIE_VC1_RESOURCE_CNTL__TC_VC_MAP_TC0_MASK 0x00000001L |
|---|
| 15980 | #define BIFPLR0_PCIE_VC1_RESOURCE_CNTL__TC_VC_MAP_TC1_7_MASK 0x000000FEL |
|---|
| 15981 | #define BIFPLR0_PCIE_VC1_RESOURCE_CNTL__LOAD_PORT_ARB_TABLE_MASK 0x00010000L |
|---|
| 15982 | #define BIFPLR0_PCIE_VC1_RESOURCE_CNTL__PORT_ARB_SELECT_MASK 0x000E0000L |
|---|
| 15983 | #define BIFPLR0_PCIE_VC1_RESOURCE_CNTL__VC_ID_MASK 0x07000000L |
|---|
| 15984 | #define BIFPLR0_PCIE_VC1_RESOURCE_CNTL__VC_ENABLE_MASK 0x80000000L |
|---|
| 15985 | //BIFPLR0_PCIE_VC1_RESOURCE_STATUS |
|---|
| 15986 | #define BIFPLR0_PCIE_VC1_RESOURCE_STATUS__PORT_ARB_TABLE_STATUS__SHIFT 0x0 |
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| 15987 | #define BIFPLR0_PCIE_VC1_RESOURCE_STATUS__VC_NEGOTIATION_PENDING__SHIFT 0x1 |
|---|
| 15988 | #define BIFPLR0_PCIE_VC1_RESOURCE_STATUS__PORT_ARB_TABLE_STATUS_MASK 0x0001L |
|---|
| 15989 | #define BIFPLR0_PCIE_VC1_RESOURCE_STATUS__VC_NEGOTIATION_PENDING_MASK 0x0002L |
|---|
| 15990 | //BIFPLR0_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST |
|---|
| 15991 | #define BIFPLR0_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 15992 | #define BIFPLR0_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 15993 | #define BIFPLR0_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 15994 | #define BIFPLR0_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 15995 | #define BIFPLR0_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 15996 | #define BIFPLR0_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 15997 | //BIFPLR0_PCIE_DEV_SERIAL_NUM_DW1 |
|---|
| 15998 | #define BIFPLR0_PCIE_DEV_SERIAL_NUM_DW1__SERIAL_NUMBER_LO__SHIFT 0x0 |
|---|
| 15999 | #define BIFPLR0_PCIE_DEV_SERIAL_NUM_DW1__SERIAL_NUMBER_LO_MASK 0xFFFFFFFFL |
|---|
| 16000 | //BIFPLR0_PCIE_DEV_SERIAL_NUM_DW2 |
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| 16001 | #define BIFPLR0_PCIE_DEV_SERIAL_NUM_DW2__SERIAL_NUMBER_HI__SHIFT 0x0 |
|---|
| 16002 | #define BIFPLR0_PCIE_DEV_SERIAL_NUM_DW2__SERIAL_NUMBER_HI_MASK 0xFFFFFFFFL |
|---|
| 16003 | //BIFPLR0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST |
|---|
| 16004 | #define BIFPLR0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 16005 | #define BIFPLR0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 16006 | #define BIFPLR0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 16007 | #define BIFPLR0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 16008 | #define BIFPLR0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 16009 | #define BIFPLR0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 16010 | //BIFPLR0_PCIE_UNCORR_ERR_STATUS |
|---|
| 16011 | #define BIFPLR0_PCIE_UNCORR_ERR_STATUS__DLP_ERR_STATUS__SHIFT 0x4 |
|---|
| 16012 | #define BIFPLR0_PCIE_UNCORR_ERR_STATUS__SURPDN_ERR_STATUS__SHIFT 0x5 |
|---|
| 16013 | #define BIFPLR0_PCIE_UNCORR_ERR_STATUS__PSN_ERR_STATUS__SHIFT 0xc |
|---|
| 16014 | #define BIFPLR0_PCIE_UNCORR_ERR_STATUS__FC_ERR_STATUS__SHIFT 0xd |
|---|
| 16015 | #define BIFPLR0_PCIE_UNCORR_ERR_STATUS__CPL_TIMEOUT_STATUS__SHIFT 0xe |
|---|
| 16016 | #define BIFPLR0_PCIE_UNCORR_ERR_STATUS__CPL_ABORT_ERR_STATUS__SHIFT 0xf |
|---|
| 16017 | #define BIFPLR0_PCIE_UNCORR_ERR_STATUS__UNEXP_CPL_STATUS__SHIFT 0x10 |
|---|
| 16018 | #define BIFPLR0_PCIE_UNCORR_ERR_STATUS__RCV_OVFL_STATUS__SHIFT 0x11 |
|---|
| 16019 | #define BIFPLR0_PCIE_UNCORR_ERR_STATUS__MAL_TLP_STATUS__SHIFT 0x12 |
|---|
| 16020 | #define BIFPLR0_PCIE_UNCORR_ERR_STATUS__ECRC_ERR_STATUS__SHIFT 0x13 |
|---|
| 16021 | #define BIFPLR0_PCIE_UNCORR_ERR_STATUS__UNSUPP_REQ_ERR_STATUS__SHIFT 0x14 |
|---|
| 16022 | #define BIFPLR0_PCIE_UNCORR_ERR_STATUS__ACS_VIOLATION_STATUS__SHIFT 0x15 |
|---|
| 16023 | #define BIFPLR0_PCIE_UNCORR_ERR_STATUS__UNCORR_INT_ERR_STATUS__SHIFT 0x16 |
|---|
| 16024 | #define BIFPLR0_PCIE_UNCORR_ERR_STATUS__MC_BLOCKED_TLP_STATUS__SHIFT 0x17 |
|---|
| 16025 | #define BIFPLR0_PCIE_UNCORR_ERR_STATUS__ATOMICOP_EGRESS_BLOCKED_STATUS__SHIFT 0x18 |
|---|
| 16026 | #define BIFPLR0_PCIE_UNCORR_ERR_STATUS__TLP_PREFIX_BLOCKED_ERR_STATUS__SHIFT 0x19 |
|---|
| 16027 | #define BIFPLR0_PCIE_UNCORR_ERR_STATUS__POISONED_TLP_EGRESS_BLOCKED_STATUS__SHIFT 0x1a |
|---|
| 16028 | #define BIFPLR0_PCIE_UNCORR_ERR_STATUS__DLP_ERR_STATUS_MASK 0x00000010L |
|---|
| 16029 | #define BIFPLR0_PCIE_UNCORR_ERR_STATUS__SURPDN_ERR_STATUS_MASK 0x00000020L |
|---|
| 16030 | #define BIFPLR0_PCIE_UNCORR_ERR_STATUS__PSN_ERR_STATUS_MASK 0x00001000L |
|---|
| 16031 | #define BIFPLR0_PCIE_UNCORR_ERR_STATUS__FC_ERR_STATUS_MASK 0x00002000L |
|---|
| 16032 | #define BIFPLR0_PCIE_UNCORR_ERR_STATUS__CPL_TIMEOUT_STATUS_MASK 0x00004000L |
|---|
| 16033 | #define BIFPLR0_PCIE_UNCORR_ERR_STATUS__CPL_ABORT_ERR_STATUS_MASK 0x00008000L |
|---|
| 16034 | #define BIFPLR0_PCIE_UNCORR_ERR_STATUS__UNEXP_CPL_STATUS_MASK 0x00010000L |
|---|
| 16035 | #define BIFPLR0_PCIE_UNCORR_ERR_STATUS__RCV_OVFL_STATUS_MASK 0x00020000L |
|---|
| 16036 | #define BIFPLR0_PCIE_UNCORR_ERR_STATUS__MAL_TLP_STATUS_MASK 0x00040000L |
|---|
| 16037 | #define BIFPLR0_PCIE_UNCORR_ERR_STATUS__ECRC_ERR_STATUS_MASK 0x00080000L |
|---|
| 16038 | #define BIFPLR0_PCIE_UNCORR_ERR_STATUS__UNSUPP_REQ_ERR_STATUS_MASK 0x00100000L |
|---|
| 16039 | #define BIFPLR0_PCIE_UNCORR_ERR_STATUS__ACS_VIOLATION_STATUS_MASK 0x00200000L |
|---|
| 16040 | #define BIFPLR0_PCIE_UNCORR_ERR_STATUS__UNCORR_INT_ERR_STATUS_MASK 0x00400000L |
|---|
| 16041 | #define BIFPLR0_PCIE_UNCORR_ERR_STATUS__MC_BLOCKED_TLP_STATUS_MASK 0x00800000L |
|---|
| 16042 | #define BIFPLR0_PCIE_UNCORR_ERR_STATUS__ATOMICOP_EGRESS_BLOCKED_STATUS_MASK 0x01000000L |
|---|
| 16043 | #define BIFPLR0_PCIE_UNCORR_ERR_STATUS__TLP_PREFIX_BLOCKED_ERR_STATUS_MASK 0x02000000L |
|---|
| 16044 | #define BIFPLR0_PCIE_UNCORR_ERR_STATUS__POISONED_TLP_EGRESS_BLOCKED_STATUS_MASK 0x04000000L |
|---|
| 16045 | //BIFPLR0_PCIE_UNCORR_ERR_MASK |
|---|
| 16046 | #define BIFPLR0_PCIE_UNCORR_ERR_MASK__DLP_ERR_MASK__SHIFT 0x4 |
|---|
| 16047 | #define BIFPLR0_PCIE_UNCORR_ERR_MASK__SURPDN_ERR_MASK__SHIFT 0x5 |
|---|
| 16048 | #define BIFPLR0_PCIE_UNCORR_ERR_MASK__PSN_ERR_MASK__SHIFT 0xc |
|---|
| 16049 | #define BIFPLR0_PCIE_UNCORR_ERR_MASK__FC_ERR_MASK__SHIFT 0xd |
|---|
| 16050 | #define BIFPLR0_PCIE_UNCORR_ERR_MASK__CPL_TIMEOUT_MASK__SHIFT 0xe |
|---|
| 16051 | #define BIFPLR0_PCIE_UNCORR_ERR_MASK__CPL_ABORT_ERR_MASK__SHIFT 0xf |
|---|
| 16052 | #define BIFPLR0_PCIE_UNCORR_ERR_MASK__UNEXP_CPL_MASK__SHIFT 0x10 |
|---|
| 16053 | #define BIFPLR0_PCIE_UNCORR_ERR_MASK__RCV_OVFL_MASK__SHIFT 0x11 |
|---|
| 16054 | #define BIFPLR0_PCIE_UNCORR_ERR_MASK__MAL_TLP_MASK__SHIFT 0x12 |
|---|
| 16055 | #define BIFPLR0_PCIE_UNCORR_ERR_MASK__ECRC_ERR_MASK__SHIFT 0x13 |
|---|
| 16056 | #define BIFPLR0_PCIE_UNCORR_ERR_MASK__UNSUPP_REQ_ERR_MASK__SHIFT 0x14 |
|---|
| 16057 | #define BIFPLR0_PCIE_UNCORR_ERR_MASK__ACS_VIOLATION_MASK__SHIFT 0x15 |
|---|
| 16058 | #define BIFPLR0_PCIE_UNCORR_ERR_MASK__UNCORR_INT_ERR_MASK__SHIFT 0x16 |
|---|
| 16059 | #define BIFPLR0_PCIE_UNCORR_ERR_MASK__MC_BLOCKED_TLP_MASK__SHIFT 0x17 |
|---|
| 16060 | #define BIFPLR0_PCIE_UNCORR_ERR_MASK__ATOMICOP_EGRESS_BLOCKED_MASK__SHIFT 0x18 |
|---|
| 16061 | #define BIFPLR0_PCIE_UNCORR_ERR_MASK__TLP_PREFIX_BLOCKED_ERR_MASK__SHIFT 0x19 |
|---|
| 16062 | #define BIFPLR0_PCIE_UNCORR_ERR_MASK__POISONED_TLP_EGRESS_BLOCKED_MASK__SHIFT 0x1a |
|---|
| 16063 | #define BIFPLR0_PCIE_UNCORR_ERR_MASK__DLP_ERR_MASK_MASK 0x00000010L |
|---|
| 16064 | #define BIFPLR0_PCIE_UNCORR_ERR_MASK__SURPDN_ERR_MASK_MASK 0x00000020L |
|---|
| 16065 | #define BIFPLR0_PCIE_UNCORR_ERR_MASK__PSN_ERR_MASK_MASK 0x00001000L |
|---|
| 16066 | #define BIFPLR0_PCIE_UNCORR_ERR_MASK__FC_ERR_MASK_MASK 0x00002000L |
|---|
| 16067 | #define BIFPLR0_PCIE_UNCORR_ERR_MASK__CPL_TIMEOUT_MASK_MASK 0x00004000L |
|---|
| 16068 | #define BIFPLR0_PCIE_UNCORR_ERR_MASK__CPL_ABORT_ERR_MASK_MASK 0x00008000L |
|---|
| 16069 | #define BIFPLR0_PCIE_UNCORR_ERR_MASK__UNEXP_CPL_MASK_MASK 0x00010000L |
|---|
| 16070 | #define BIFPLR0_PCIE_UNCORR_ERR_MASK__RCV_OVFL_MASK_MASK 0x00020000L |
|---|
| 16071 | #define BIFPLR0_PCIE_UNCORR_ERR_MASK__MAL_TLP_MASK_MASK 0x00040000L |
|---|
| 16072 | #define BIFPLR0_PCIE_UNCORR_ERR_MASK__ECRC_ERR_MASK_MASK 0x00080000L |
|---|
| 16073 | #define BIFPLR0_PCIE_UNCORR_ERR_MASK__UNSUPP_REQ_ERR_MASK_MASK 0x00100000L |
|---|
| 16074 | #define BIFPLR0_PCIE_UNCORR_ERR_MASK__ACS_VIOLATION_MASK_MASK 0x00200000L |
|---|
| 16075 | #define BIFPLR0_PCIE_UNCORR_ERR_MASK__UNCORR_INT_ERR_MASK_MASK 0x00400000L |
|---|
| 16076 | #define BIFPLR0_PCIE_UNCORR_ERR_MASK__MC_BLOCKED_TLP_MASK_MASK 0x00800000L |
|---|
| 16077 | #define BIFPLR0_PCIE_UNCORR_ERR_MASK__ATOMICOP_EGRESS_BLOCKED_MASK_MASK 0x01000000L |
|---|
| 16078 | #define BIFPLR0_PCIE_UNCORR_ERR_MASK__TLP_PREFIX_BLOCKED_ERR_MASK_MASK 0x02000000L |
|---|
| 16079 | #define BIFPLR0_PCIE_UNCORR_ERR_MASK__POISONED_TLP_EGRESS_BLOCKED_MASK_MASK 0x04000000L |
|---|
| 16080 | //BIFPLR0_PCIE_UNCORR_ERR_SEVERITY |
|---|
| 16081 | #define BIFPLR0_PCIE_UNCORR_ERR_SEVERITY__DLP_ERR_SEVERITY__SHIFT 0x4 |
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| 16082 | #define BIFPLR0_PCIE_UNCORR_ERR_SEVERITY__SURPDN_ERR_SEVERITY__SHIFT 0x5 |
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| 16083 | #define BIFPLR0_PCIE_UNCORR_ERR_SEVERITY__PSN_ERR_SEVERITY__SHIFT 0xc |
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| 16084 | #define BIFPLR0_PCIE_UNCORR_ERR_SEVERITY__FC_ERR_SEVERITY__SHIFT 0xd |
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| 16085 | #define BIFPLR0_PCIE_UNCORR_ERR_SEVERITY__CPL_TIMEOUT_SEVERITY__SHIFT 0xe |
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| 16086 | #define BIFPLR0_PCIE_UNCORR_ERR_SEVERITY__CPL_ABORT_ERR_SEVERITY__SHIFT 0xf |
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| 16087 | #define BIFPLR0_PCIE_UNCORR_ERR_SEVERITY__UNEXP_CPL_SEVERITY__SHIFT 0x10 |
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| 16088 | #define BIFPLR0_PCIE_UNCORR_ERR_SEVERITY__RCV_OVFL_SEVERITY__SHIFT 0x11 |
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| 16089 | #define BIFPLR0_PCIE_UNCORR_ERR_SEVERITY__MAL_TLP_SEVERITY__SHIFT 0x12 |
|---|
| 16090 | #define BIFPLR0_PCIE_UNCORR_ERR_SEVERITY__ECRC_ERR_SEVERITY__SHIFT 0x13 |
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| 16091 | #define BIFPLR0_PCIE_UNCORR_ERR_SEVERITY__UNSUPP_REQ_ERR_SEVERITY__SHIFT 0x14 |
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| 16092 | #define BIFPLR0_PCIE_UNCORR_ERR_SEVERITY__ACS_VIOLATION_SEVERITY__SHIFT 0x15 |
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| 16093 | #define BIFPLR0_PCIE_UNCORR_ERR_SEVERITY__UNCORR_INT_ERR_SEVERITY__SHIFT 0x16 |
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| 16094 | #define BIFPLR0_PCIE_UNCORR_ERR_SEVERITY__MC_BLOCKED_TLP_SEVERITY__SHIFT 0x17 |
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| 16095 | #define BIFPLR0_PCIE_UNCORR_ERR_SEVERITY__ATOMICOP_EGRESS_BLOCKED_SEVERITY__SHIFT 0x18 |
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| 16097 | #define BIFPLR0_PCIE_UNCORR_ERR_SEVERITY__POISONED_TLP_EGRESS_BLOCKED_SEVERITY__SHIFT 0x1a |
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| 16103 | #define BIFPLR0_PCIE_UNCORR_ERR_SEVERITY__CPL_ABORT_ERR_SEVERITY_MASK 0x00008000L |
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| 16131 | #define BIFPLR0_PCIE_CORR_ERR_STATUS__HDR_LOG_OVFL_STATUS_MASK 0x00008000L |
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| 16132 | //BIFPLR0_PCIE_CORR_ERR_MASK |
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| 16133 | #define BIFPLR0_PCIE_CORR_ERR_MASK__RCV_ERR_MASK__SHIFT 0x0 |
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| 16134 | #define BIFPLR0_PCIE_CORR_ERR_MASK__BAD_TLP_MASK__SHIFT 0x6 |
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| 16135 | #define BIFPLR0_PCIE_CORR_ERR_MASK__BAD_DLLP_MASK__SHIFT 0x7 |
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| 16136 | #define BIFPLR0_PCIE_CORR_ERR_MASK__REPLAY_NUM_ROLLOVER_MASK__SHIFT 0x8 |
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| 16137 | #define BIFPLR0_PCIE_CORR_ERR_MASK__REPLAY_TIMER_TIMEOUT_MASK__SHIFT 0xc |
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| 16141 | #define BIFPLR0_PCIE_CORR_ERR_MASK__RCV_ERR_MASK_MASK 0x00000001L |
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| 16142 | #define BIFPLR0_PCIE_CORR_ERR_MASK__BAD_TLP_MASK_MASK 0x00000040L |
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| 16143 | #define BIFPLR0_PCIE_CORR_ERR_MASK__BAD_DLLP_MASK_MASK 0x00000080L |
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| 16144 | #define BIFPLR0_PCIE_CORR_ERR_MASK__REPLAY_NUM_ROLLOVER_MASK_MASK 0x00000100L |
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| 16145 | #define BIFPLR0_PCIE_CORR_ERR_MASK__REPLAY_TIMER_TIMEOUT_MASK_MASK 0x00001000L |
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| 16146 | #define BIFPLR0_PCIE_CORR_ERR_MASK__ADVISORY_NONFATAL_ERR_MASK_MASK 0x00002000L |
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| 16147 | #define BIFPLR0_PCIE_CORR_ERR_MASK__CORR_INT_ERR_MASK_MASK 0x00004000L |
|---|
| 16148 | #define BIFPLR0_PCIE_CORR_ERR_MASK__HDR_LOG_OVFL_MASK_MASK 0x00008000L |
|---|
| 16149 | //BIFPLR0_PCIE_ADV_ERR_CAP_CNTL |
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| 16150 | #define BIFPLR0_PCIE_ADV_ERR_CAP_CNTL__FIRST_ERR_PTR__SHIFT 0x0 |
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| 16151 | #define BIFPLR0_PCIE_ADV_ERR_CAP_CNTL__ECRC_GEN_CAP__SHIFT 0x5 |
|---|
| 16152 | #define BIFPLR0_PCIE_ADV_ERR_CAP_CNTL__ECRC_GEN_EN__SHIFT 0x6 |
|---|
| 16153 | #define BIFPLR0_PCIE_ADV_ERR_CAP_CNTL__ECRC_CHECK_CAP__SHIFT 0x7 |
|---|
| 16154 | #define BIFPLR0_PCIE_ADV_ERR_CAP_CNTL__ECRC_CHECK_EN__SHIFT 0x8 |
|---|
| 16155 | #define BIFPLR0_PCIE_ADV_ERR_CAP_CNTL__MULTI_HDR_RECD_CAP__SHIFT 0x9 |
|---|
| 16156 | #define BIFPLR0_PCIE_ADV_ERR_CAP_CNTL__MULTI_HDR_RECD_EN__SHIFT 0xa |
|---|
| 16157 | #define BIFPLR0_PCIE_ADV_ERR_CAP_CNTL__TLP_PREFIX_LOG_PRESENT__SHIFT 0xb |
|---|
| 16158 | #define BIFPLR0_PCIE_ADV_ERR_CAP_CNTL__COMPLETION_TIMEOUT_LOG_CAPABLE__SHIFT 0xc |
|---|
| 16159 | #define BIFPLR0_PCIE_ADV_ERR_CAP_CNTL__FIRST_ERR_PTR_MASK 0x0000001FL |
|---|
| 16160 | #define BIFPLR0_PCIE_ADV_ERR_CAP_CNTL__ECRC_GEN_CAP_MASK 0x00000020L |
|---|
| 16161 | #define BIFPLR0_PCIE_ADV_ERR_CAP_CNTL__ECRC_GEN_EN_MASK 0x00000040L |
|---|
| 16162 | #define BIFPLR0_PCIE_ADV_ERR_CAP_CNTL__ECRC_CHECK_CAP_MASK 0x00000080L |
|---|
| 16163 | #define BIFPLR0_PCIE_ADV_ERR_CAP_CNTL__ECRC_CHECK_EN_MASK 0x00000100L |
|---|
| 16164 | #define BIFPLR0_PCIE_ADV_ERR_CAP_CNTL__MULTI_HDR_RECD_CAP_MASK 0x00000200L |
|---|
| 16165 | #define BIFPLR0_PCIE_ADV_ERR_CAP_CNTL__MULTI_HDR_RECD_EN_MASK 0x00000400L |
|---|
| 16166 | #define BIFPLR0_PCIE_ADV_ERR_CAP_CNTL__TLP_PREFIX_LOG_PRESENT_MASK 0x00000800L |
|---|
| 16167 | #define BIFPLR0_PCIE_ADV_ERR_CAP_CNTL__COMPLETION_TIMEOUT_LOG_CAPABLE_MASK 0x00001000L |
|---|
| 16168 | //BIFPLR0_PCIE_HDR_LOG0 |
|---|
| 16169 | #define BIFPLR0_PCIE_HDR_LOG0__TLP_HDR__SHIFT 0x0 |
|---|
| 16170 | #define BIFPLR0_PCIE_HDR_LOG0__TLP_HDR_MASK 0xFFFFFFFFL |
|---|
| 16171 | //BIFPLR0_PCIE_HDR_LOG1 |
|---|
| 16172 | #define BIFPLR0_PCIE_HDR_LOG1__TLP_HDR__SHIFT 0x0 |
|---|
| 16173 | #define BIFPLR0_PCIE_HDR_LOG1__TLP_HDR_MASK 0xFFFFFFFFL |
|---|
| 16174 | //BIFPLR0_PCIE_HDR_LOG2 |
|---|
| 16175 | #define BIFPLR0_PCIE_HDR_LOG2__TLP_HDR__SHIFT 0x0 |
|---|
| 16176 | #define BIFPLR0_PCIE_HDR_LOG2__TLP_HDR_MASK 0xFFFFFFFFL |
|---|
| 16177 | //BIFPLR0_PCIE_HDR_LOG3 |
|---|
| 16178 | #define BIFPLR0_PCIE_HDR_LOG3__TLP_HDR__SHIFT 0x0 |
|---|
| 16179 | #define BIFPLR0_PCIE_HDR_LOG3__TLP_HDR_MASK 0xFFFFFFFFL |
|---|
| 16180 | //BIFPLR0_PCIE_ROOT_ERR_CMD |
|---|
| 16181 | #define BIFPLR0_PCIE_ROOT_ERR_CMD__CORR_ERR_REP_EN__SHIFT 0x0 |
|---|
| 16182 | #define BIFPLR0_PCIE_ROOT_ERR_CMD__NONFATAL_ERR_REP_EN__SHIFT 0x1 |
|---|
| 16183 | #define BIFPLR0_PCIE_ROOT_ERR_CMD__FATAL_ERR_REP_EN__SHIFT 0x2 |
|---|
| 16184 | #define BIFPLR0_PCIE_ROOT_ERR_CMD__CORR_ERR_REP_EN_MASK 0x00000001L |
|---|
| 16185 | #define BIFPLR0_PCIE_ROOT_ERR_CMD__NONFATAL_ERR_REP_EN_MASK 0x00000002L |
|---|
| 16186 | #define BIFPLR0_PCIE_ROOT_ERR_CMD__FATAL_ERR_REP_EN_MASK 0x00000004L |
|---|
| 16187 | //BIFPLR0_PCIE_ERR_SRC_ID |
|---|
| 16188 | #define BIFPLR0_PCIE_ERR_SRC_ID__ERR_CORR_SRC_ID__SHIFT 0x0 |
|---|
| 16189 | #define BIFPLR0_PCIE_ERR_SRC_ID__ERR_FATAL_NONFATAL_SRC_ID__SHIFT 0x10 |
|---|
| 16190 | #define BIFPLR0_PCIE_ERR_SRC_ID__ERR_CORR_SRC_ID_MASK 0x0000FFFFL |
|---|
| 16191 | #define BIFPLR0_PCIE_ERR_SRC_ID__ERR_FATAL_NONFATAL_SRC_ID_MASK 0xFFFF0000L |
|---|
| 16192 | //BIFPLR0_PCIE_TLP_PREFIX_LOG0 |
|---|
| 16193 | #define BIFPLR0_PCIE_TLP_PREFIX_LOG0__TLP_PREFIX__SHIFT 0x0 |
|---|
| 16194 | #define BIFPLR0_PCIE_TLP_PREFIX_LOG0__TLP_PREFIX_MASK 0xFFFFFFFFL |
|---|
| 16195 | //BIFPLR0_PCIE_TLP_PREFIX_LOG1 |
|---|
| 16196 | #define BIFPLR0_PCIE_TLP_PREFIX_LOG1__TLP_PREFIX__SHIFT 0x0 |
|---|
| 16197 | #define BIFPLR0_PCIE_TLP_PREFIX_LOG1__TLP_PREFIX_MASK 0xFFFFFFFFL |
|---|
| 16198 | //BIFPLR0_PCIE_TLP_PREFIX_LOG2 |
|---|
| 16199 | #define BIFPLR0_PCIE_TLP_PREFIX_LOG2__TLP_PREFIX__SHIFT 0x0 |
|---|
| 16200 | #define BIFPLR0_PCIE_TLP_PREFIX_LOG2__TLP_PREFIX_MASK 0xFFFFFFFFL |
|---|
| 16201 | //BIFPLR0_PCIE_TLP_PREFIX_LOG3 |
|---|
| 16202 | #define BIFPLR0_PCIE_TLP_PREFIX_LOG3__TLP_PREFIX__SHIFT 0x0 |
|---|
| 16203 | #define BIFPLR0_PCIE_TLP_PREFIX_LOG3__TLP_PREFIX_MASK 0xFFFFFFFFL |
|---|
| 16204 | //BIFPLR0_PCIE_SECONDARY_ENH_CAP_LIST |
|---|
| 16205 | #define BIFPLR0_PCIE_SECONDARY_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 16206 | #define BIFPLR0_PCIE_SECONDARY_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 16207 | #define BIFPLR0_PCIE_SECONDARY_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 16208 | #define BIFPLR0_PCIE_SECONDARY_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 16209 | #define BIFPLR0_PCIE_SECONDARY_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 16210 | #define BIFPLR0_PCIE_SECONDARY_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 16211 | //BIFPLR0_PCIE_LANE_ERROR_STATUS |
|---|
| 16212 | #define BIFPLR0_PCIE_LANE_ERROR_STATUS__LANE_ERROR_STATUS_BITS__SHIFT 0x0 |
|---|
| 16213 | #define BIFPLR0_PCIE_LANE_ERROR_STATUS__LANE_ERROR_STATUS_BITS_MASK 0x0000FFFFL |
|---|
| 16214 | //BIFPLR0_PCIE_LANE_0_EQUALIZATION_CNTL |
|---|
| 16215 | #define BIFPLR0_PCIE_LANE_0_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET__SHIFT 0x0 |
|---|
| 16216 | #define BIFPLR0_PCIE_LANE_0_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT__SHIFT 0x4 |
|---|
| 16217 | #define BIFPLR0_PCIE_LANE_0_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET__SHIFT 0x8 |
|---|
| 16218 | #define BIFPLR0_PCIE_LANE_0_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT__SHIFT 0xc |
|---|
| 16219 | #define BIFPLR0_PCIE_LANE_0_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET_MASK 0x000FL |
|---|
| 16220 | #define BIFPLR0_PCIE_LANE_0_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT_MASK 0x0070L |
|---|
| 16221 | #define BIFPLR0_PCIE_LANE_0_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET_MASK 0x0F00L |
|---|
| 16222 | #define BIFPLR0_PCIE_LANE_0_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT_MASK 0x7000L |
|---|
| 16223 | //BIFPLR0_PCIE_LANE_1_EQUALIZATION_CNTL |
|---|
| 16224 | #define BIFPLR0_PCIE_LANE_1_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET__SHIFT 0x0 |
|---|
| 16225 | #define BIFPLR0_PCIE_LANE_1_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT__SHIFT 0x4 |
|---|
| 16226 | #define BIFPLR0_PCIE_LANE_1_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET__SHIFT 0x8 |
|---|
| 16227 | #define BIFPLR0_PCIE_LANE_1_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT__SHIFT 0xc |
|---|
| 16228 | #define BIFPLR0_PCIE_LANE_1_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET_MASK 0x000FL |
|---|
| 16229 | #define BIFPLR0_PCIE_LANE_1_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT_MASK 0x0070L |
|---|
| 16230 | #define BIFPLR0_PCIE_LANE_1_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET_MASK 0x0F00L |
|---|
| 16231 | #define BIFPLR0_PCIE_LANE_1_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT_MASK 0x7000L |
|---|
| 16232 | //BIFPLR0_PCIE_LANE_2_EQUALIZATION_CNTL |
|---|
| 16233 | #define BIFPLR0_PCIE_LANE_2_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET__SHIFT 0x0 |
|---|
| 16234 | #define BIFPLR0_PCIE_LANE_2_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT__SHIFT 0x4 |
|---|
| 16235 | #define BIFPLR0_PCIE_LANE_2_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET__SHIFT 0x8 |
|---|
| 16236 | #define BIFPLR0_PCIE_LANE_2_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT__SHIFT 0xc |
|---|
| 16237 | #define BIFPLR0_PCIE_LANE_2_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET_MASK 0x000FL |
|---|
| 16238 | #define BIFPLR0_PCIE_LANE_2_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT_MASK 0x0070L |
|---|
| 16239 | #define BIFPLR0_PCIE_LANE_2_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET_MASK 0x0F00L |
|---|
| 16240 | #define BIFPLR0_PCIE_LANE_2_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT_MASK 0x7000L |
|---|
| 16241 | //BIFPLR0_PCIE_LANE_3_EQUALIZATION_CNTL |
|---|
| 16242 | #define BIFPLR0_PCIE_LANE_3_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET__SHIFT 0x0 |
|---|
| 16243 | #define BIFPLR0_PCIE_LANE_3_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT__SHIFT 0x4 |
|---|
| 16244 | #define BIFPLR0_PCIE_LANE_3_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET__SHIFT 0x8 |
|---|
| 16245 | #define BIFPLR0_PCIE_LANE_3_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT__SHIFT 0xc |
|---|
| 16246 | #define BIFPLR0_PCIE_LANE_3_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET_MASK 0x000FL |
|---|
| 16247 | #define BIFPLR0_PCIE_LANE_3_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT_MASK 0x0070L |
|---|
| 16248 | #define BIFPLR0_PCIE_LANE_3_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET_MASK 0x0F00L |
|---|
| 16249 | #define BIFPLR0_PCIE_LANE_3_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT_MASK 0x7000L |
|---|
| 16250 | //BIFPLR0_PCIE_LANE_4_EQUALIZATION_CNTL |
|---|
| 16251 | #define BIFPLR0_PCIE_LANE_4_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET__SHIFT 0x0 |
|---|
| 16252 | #define BIFPLR0_PCIE_LANE_4_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT__SHIFT 0x4 |
|---|
| 16253 | #define BIFPLR0_PCIE_LANE_4_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET__SHIFT 0x8 |
|---|
| 16254 | #define BIFPLR0_PCIE_LANE_4_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT__SHIFT 0xc |
|---|
| 16255 | #define BIFPLR0_PCIE_LANE_4_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET_MASK 0x000FL |
|---|
| 16256 | #define BIFPLR0_PCIE_LANE_4_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT_MASK 0x0070L |
|---|
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|---|
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| 16345 | #define BIFPLR0_PCIE_LANE_14_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET_MASK 0x000FL |
|---|
| 16346 | #define BIFPLR0_PCIE_LANE_14_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT_MASK 0x0070L |
|---|
| 16347 | #define BIFPLR0_PCIE_LANE_14_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET_MASK 0x0F00L |
|---|
| 16348 | #define BIFPLR0_PCIE_LANE_14_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT_MASK 0x7000L |
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| 16350 | #define BIFPLR0_PCIE_LANE_15_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET__SHIFT 0x0 |
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| 16351 | #define BIFPLR0_PCIE_LANE_15_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT__SHIFT 0x4 |
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| 16352 | #define BIFPLR0_PCIE_LANE_15_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET__SHIFT 0x8 |
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| 16353 | #define BIFPLR0_PCIE_LANE_15_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT__SHIFT 0xc |
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| 16354 | #define BIFPLR0_PCIE_LANE_15_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET_MASK 0x000FL |
|---|
| 16355 | #define BIFPLR0_PCIE_LANE_15_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT_MASK 0x0070L |
|---|
| 16356 | #define BIFPLR0_PCIE_LANE_15_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET_MASK 0x0F00L |
|---|
| 16357 | #define BIFPLR0_PCIE_LANE_15_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT_MASK 0x7000L |
|---|
| 16358 | //BIFPLR0_PCIE_ACS_ENH_CAP_LIST |
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| 16359 | #define BIFPLR0_PCIE_ACS_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
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| 16360 | #define BIFPLR0_PCIE_ACS_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 16361 | #define BIFPLR0_PCIE_ACS_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
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| 16362 | #define BIFPLR0_PCIE_ACS_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 16363 | #define BIFPLR0_PCIE_ACS_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 16364 | #define BIFPLR0_PCIE_ACS_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 16365 | //BIFPLR0_PCIE_MC_ENH_CAP_LIST |
|---|
| 16366 | #define BIFPLR0_PCIE_MC_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 16367 | #define BIFPLR0_PCIE_MC_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 16368 | #define BIFPLR0_PCIE_MC_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 16369 | #define BIFPLR0_PCIE_MC_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 16370 | #define BIFPLR0_PCIE_MC_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 16371 | #define BIFPLR0_PCIE_MC_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 16372 | //BIFPLR0_PCIE_MC_CAP |
|---|
| 16373 | #define BIFPLR0_PCIE_MC_CAP__MC_MAX_GROUP__SHIFT 0x0 |
|---|
| 16374 | #define BIFPLR0_PCIE_MC_CAP__MC_WIN_SIZE_REQ__SHIFT 0x8 |
|---|
| 16375 | #define BIFPLR0_PCIE_MC_CAP__MC_ECRC_REGEN_SUPP__SHIFT 0xf |
|---|
| 16376 | #define BIFPLR0_PCIE_MC_CAP__MC_MAX_GROUP_MASK 0x003FL |
|---|
| 16377 | #define BIFPLR0_PCIE_MC_CAP__MC_WIN_SIZE_REQ_MASK 0x3F00L |
|---|
| 16378 | #define BIFPLR0_PCIE_MC_CAP__MC_ECRC_REGEN_SUPP_MASK 0x8000L |
|---|
| 16379 | //BIFPLR0_PCIE_MC_CNTL |
|---|
| 16380 | #define BIFPLR0_PCIE_MC_CNTL__MC_NUM_GROUP__SHIFT 0x0 |
|---|
| 16381 | #define BIFPLR0_PCIE_MC_CNTL__MC_ENABLE__SHIFT 0xf |
|---|
| 16382 | #define BIFPLR0_PCIE_MC_CNTL__MC_NUM_GROUP_MASK 0x003FL |
|---|
| 16383 | #define BIFPLR0_PCIE_MC_CNTL__MC_ENABLE_MASK 0x8000L |
|---|
| 16384 | //BIFPLR0_PCIE_MC_ADDR0 |
|---|
| 16385 | #define BIFPLR0_PCIE_MC_ADDR0__MC_INDEX_POS__SHIFT 0x0 |
|---|
| 16386 | #define BIFPLR0_PCIE_MC_ADDR0__MC_BASE_ADDR_0__SHIFT 0xc |
|---|
| 16387 | #define BIFPLR0_PCIE_MC_ADDR0__MC_INDEX_POS_MASK 0x0000003FL |
|---|
| 16388 | #define BIFPLR0_PCIE_MC_ADDR0__MC_BASE_ADDR_0_MASK 0xFFFFF000L |
|---|
| 16389 | //BIFPLR0_PCIE_MC_ADDR1 |
|---|
| 16390 | #define BIFPLR0_PCIE_MC_ADDR1__MC_BASE_ADDR_1__SHIFT 0x0 |
|---|
| 16391 | #define BIFPLR0_PCIE_MC_ADDR1__MC_BASE_ADDR_1_MASK 0xFFFFFFFFL |
|---|
| 16392 | //BIFPLR0_PCIE_MC_RCV0 |
|---|
| 16393 | #define BIFPLR0_PCIE_MC_RCV0__MC_RECEIVE_0__SHIFT 0x0 |
|---|
| 16394 | #define BIFPLR0_PCIE_MC_RCV0__MC_RECEIVE_0_MASK 0xFFFFFFFFL |
|---|
| 16395 | //BIFPLR0_PCIE_MC_RCV1 |
|---|
| 16396 | #define BIFPLR0_PCIE_MC_RCV1__MC_RECEIVE_1__SHIFT 0x0 |
|---|
| 16397 | #define BIFPLR0_PCIE_MC_RCV1__MC_RECEIVE_1_MASK 0xFFFFFFFFL |
|---|
| 16398 | //BIFPLR0_PCIE_MC_BLOCK_ALL0 |
|---|
| 16399 | #define BIFPLR0_PCIE_MC_BLOCK_ALL0__MC_BLOCK_ALL_0__SHIFT 0x0 |
|---|
| 16400 | #define BIFPLR0_PCIE_MC_BLOCK_ALL0__MC_BLOCK_ALL_0_MASK 0xFFFFFFFFL |
|---|
| 16401 | //BIFPLR0_PCIE_MC_BLOCK_ALL1 |
|---|
| 16402 | #define BIFPLR0_PCIE_MC_BLOCK_ALL1__MC_BLOCK_ALL_1__SHIFT 0x0 |
|---|
| 16403 | #define BIFPLR0_PCIE_MC_BLOCK_ALL1__MC_BLOCK_ALL_1_MASK 0xFFFFFFFFL |
|---|
| 16404 | //BIFPLR0_PCIE_MC_BLOCK_UNTRANSLATED_0 |
|---|
| 16405 | #define BIFPLR0_PCIE_MC_BLOCK_UNTRANSLATED_0__MC_BLOCK_UNTRANSLATED_0__SHIFT 0x0 |
|---|
| 16406 | #define BIFPLR0_PCIE_MC_BLOCK_UNTRANSLATED_0__MC_BLOCK_UNTRANSLATED_0_MASK 0xFFFFFFFFL |
|---|
| 16407 | //BIFPLR0_PCIE_MC_BLOCK_UNTRANSLATED_1 |
|---|
| 16408 | #define BIFPLR0_PCIE_MC_BLOCK_UNTRANSLATED_1__MC_BLOCK_UNTRANSLATED_1__SHIFT 0x0 |
|---|
| 16409 | #define BIFPLR0_PCIE_MC_BLOCK_UNTRANSLATED_1__MC_BLOCK_UNTRANSLATED_1_MASK 0xFFFFFFFFL |
|---|
| 16410 | //BIFPLR0_PCIE_MC_OVERLAY_BAR0 |
|---|
| 16411 | #define BIFPLR0_PCIE_MC_OVERLAY_BAR0__MC_OVERLAY_SIZE__SHIFT 0x0 |
|---|
| 16412 | #define BIFPLR0_PCIE_MC_OVERLAY_BAR0__MC_OVERLAY_BAR_0__SHIFT 0x6 |
|---|
| 16413 | #define BIFPLR0_PCIE_MC_OVERLAY_BAR0__MC_OVERLAY_SIZE_MASK 0x0000003FL |
|---|
| 16414 | #define BIFPLR0_PCIE_MC_OVERLAY_BAR0__MC_OVERLAY_BAR_0_MASK 0xFFFFFFC0L |
|---|
| 16415 | //BIFPLR0_PCIE_MC_OVERLAY_BAR1 |
|---|
| 16416 | #define BIFPLR0_PCIE_MC_OVERLAY_BAR1__MC_OVERLAY_BAR_1__SHIFT 0x0 |
|---|
| 16417 | #define BIFPLR0_PCIE_MC_OVERLAY_BAR1__MC_OVERLAY_BAR_1_MASK 0xFFFFFFFFL |
|---|
| 16418 | //BIFPLR0_PCIE_LTR_ENH_CAP_LIST |
|---|
| 16419 | #define BIFPLR0_PCIE_LTR_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 16420 | #define BIFPLR0_PCIE_LTR_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 16421 | #define BIFPLR0_PCIE_LTR_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 16422 | #define BIFPLR0_PCIE_LTR_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 16423 | #define BIFPLR0_PCIE_LTR_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 16424 | #define BIFPLR0_PCIE_LTR_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 16425 | //BIFPLR0_PCIE_LTR_CAP |
|---|
| 16426 | #define BIFPLR0_PCIE_LTR_CAP__LTR_MAX_S_LATENCY_VALUE__SHIFT 0x0 |
|---|
| 16427 | #define BIFPLR0_PCIE_LTR_CAP__LTR_MAX_S_LATENCY_SCALE__SHIFT 0xa |
|---|
| 16428 | #define BIFPLR0_PCIE_LTR_CAP__LTR_MAX_NS_LATENCY_VALUE__SHIFT 0x10 |
|---|
| 16429 | #define BIFPLR0_PCIE_LTR_CAP__LTR_MAX_NS_LATENCY_SCALE__SHIFT 0x1a |
|---|
| 16430 | #define BIFPLR0_PCIE_LTR_CAP__LTR_MAX_S_LATENCY_VALUE_MASK 0x000003FFL |
|---|
| 16431 | #define BIFPLR0_PCIE_LTR_CAP__LTR_MAX_S_LATENCY_SCALE_MASK 0x00001C00L |
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| 16432 | #define BIFPLR0_PCIE_LTR_CAP__LTR_MAX_NS_LATENCY_VALUE_MASK 0x03FF0000L |
|---|
| 16433 | #define BIFPLR0_PCIE_LTR_CAP__LTR_MAX_NS_LATENCY_SCALE_MASK 0x1C000000L |
|---|
| 16434 | //BIFPLR0_PCIE_ARI_ENH_CAP_LIST |
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| 16435 | #define BIFPLR0_PCIE_ARI_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
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| 16447 | #define BIFPLR0_PCIE_ARI_CAP__ARI_NEXT_FUNC_NUM_MASK 0xFF00L |
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| 16448 | //BIFPLR0_PCIE_ARI_CNTL |
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| 16452 | #define BIFPLR0_PCIE_ARI_CNTL__ARI_MFVC_FUNC_GROUPS_EN_MASK 0x0001L |
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| 16455 | //BIFPLR0_PCIE_DPC_ENH_CAP_LIST |
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| 16457 | #define BIFPLR0_PCIE_DPC_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
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| 16458 | #define BIFPLR0_PCIE_DPC_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
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| 16459 | #define BIFPLR0_PCIE_DPC_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
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| 16460 | #define BIFPLR0_PCIE_DPC_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
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| 16461 | #define BIFPLR0_PCIE_DPC_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
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| 16462 | //BIFPLR0_PCIE_DPC_CAP_LIST |
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| 16470 | #define BIFPLR0_PCIE_DPC_CAP_LIST__RP_EXTENSIONS_FOR_DPC_MASK 0x0020L |
|---|
| 16471 | #define BIFPLR0_PCIE_DPC_CAP_LIST__POISONED_TLP_EGRESS_BLOCKING_SUPPORTED_MASK 0x0040L |
|---|
| 16472 | #define BIFPLR0_PCIE_DPC_CAP_LIST__DPC_SOFTWARE_TRIGGERING_SUPPORTED_MASK 0x0080L |
|---|
| 16473 | #define BIFPLR0_PCIE_DPC_CAP_LIST__RP_PIO_LOG_SIZE_MASK 0x0F00L |
|---|
| 16474 | #define BIFPLR0_PCIE_DPC_CAP_LIST__DL_ACTIVE_ERR_COR_SIGNALING_SUPPORTED_MASK 0x1000L |
|---|
| 16475 | //BIFPLR0_PCIE_DPC_STATUS |
|---|
| 16476 | #define BIFPLR0_PCIE_DPC_STATUS__DPC_TRIGGER_STATUS__SHIFT 0x0 |
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| 16479 | #define BIFPLR0_PCIE_DPC_STATUS__DPC_RP_BUSY__SHIFT 0x4 |
|---|
| 16480 | #define BIFPLR0_PCIE_DPC_STATUS__DPC_TRIGGER_REASON_EXTENSION__SHIFT 0x5 |
|---|
| 16481 | #define BIFPLR0_PCIE_DPC_STATUS__RP_PIO_FIRST_ERROR_POINTER__SHIFT 0x8 |
|---|
| 16482 | #define BIFPLR0_PCIE_DPC_STATUS__DPC_TRIGGER_STATUS_MASK 0x0001L |
|---|
| 16483 | #define BIFPLR0_PCIE_DPC_STATUS__DPC_TRIGGER_REASON_MASK 0x0006L |
|---|
| 16484 | #define BIFPLR0_PCIE_DPC_STATUS__DPC_INTERRUPT_STATUS_MASK 0x0008L |
|---|
| 16485 | #define BIFPLR0_PCIE_DPC_STATUS__DPC_RP_BUSY_MASK 0x0010L |
|---|
| 16486 | #define BIFPLR0_PCIE_DPC_STATUS__DPC_TRIGGER_REASON_EXTENSION_MASK 0x0060L |
|---|
| 16487 | #define BIFPLR0_PCIE_DPC_STATUS__RP_PIO_FIRST_ERROR_POINTER_MASK 0x1F00L |
|---|
| 16488 | //BIFPLR0_PCIE_DPC_ERROR_SOURCE_ID |
|---|
| 16489 | #define BIFPLR0_PCIE_DPC_ERROR_SOURCE_ID__DPC_ERROR_SOURCE_ID__SHIFT 0x0 |
|---|
| 16490 | #define BIFPLR0_PCIE_DPC_ERROR_SOURCE_ID__DPC_ERROR_SOURCE_ID_MASK 0xFFFFL |
|---|
| 16491 | //BIFPLR0_PCIE_RP_PIO_STATUS |
|---|
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|---|
| 16493 | #define BIFPLR0_PCIE_RP_PIO_STATUS__CFG_CA_CPL__SHIFT 0x1 |
|---|
| 16494 | #define BIFPLR0_PCIE_RP_PIO_STATUS__CFG_CTO__SHIFT 0x2 |
|---|
| 16495 | #define BIFPLR0_PCIE_RP_PIO_STATUS__IO_UR_CPL__SHIFT 0x8 |
|---|
| 16496 | #define BIFPLR0_PCIE_RP_PIO_STATUS__IO_CA_CPL__SHIFT 0x9 |
|---|
| 16497 | #define BIFPLR0_PCIE_RP_PIO_STATUS__IO_CTO__SHIFT 0xa |
|---|
| 16498 | #define BIFPLR0_PCIE_RP_PIO_STATUS__MEM_UR_CPL__SHIFT 0x10 |
|---|
| 16499 | #define BIFPLR0_PCIE_RP_PIO_STATUS__MEM_CA_CPL__SHIFT 0x11 |
|---|
| 16500 | #define BIFPLR0_PCIE_RP_PIO_STATUS__MEM_CTO__SHIFT 0x12 |
|---|
| 16501 | #define BIFPLR0_PCIE_RP_PIO_STATUS__CFG_UR_CPL_MASK 0x00000001L |
|---|
| 16502 | #define BIFPLR0_PCIE_RP_PIO_STATUS__CFG_CA_CPL_MASK 0x00000002L |
|---|
| 16503 | #define BIFPLR0_PCIE_RP_PIO_STATUS__CFG_CTO_MASK 0x00000004L |
|---|
| 16504 | #define BIFPLR0_PCIE_RP_PIO_STATUS__IO_UR_CPL_MASK 0x00000100L |
|---|
| 16505 | #define BIFPLR0_PCIE_RP_PIO_STATUS__IO_CA_CPL_MASK 0x00000200L |
|---|
| 16506 | #define BIFPLR0_PCIE_RP_PIO_STATUS__IO_CTO_MASK 0x00000400L |
|---|
| 16507 | #define BIFPLR0_PCIE_RP_PIO_STATUS__MEM_UR_CPL_MASK 0x00010000L |
|---|
| 16508 | #define BIFPLR0_PCIE_RP_PIO_STATUS__MEM_CA_CPL_MASK 0x00020000L |
|---|
| 16509 | #define BIFPLR0_PCIE_RP_PIO_STATUS__MEM_CTO_MASK 0x00040000L |
|---|
| 16510 | //BIFPLR0_PCIE_RP_PIO_MASK |
|---|
| 16511 | #define BIFPLR0_PCIE_RP_PIO_MASK__CFG_UR_CPL__SHIFT 0x0 |
|---|
| 16512 | #define BIFPLR0_PCIE_RP_PIO_MASK__CFG_CA_CPL__SHIFT 0x1 |
|---|
| 16513 | #define BIFPLR0_PCIE_RP_PIO_MASK__CFG_CTO__SHIFT 0x2 |
|---|
| 16514 | #define BIFPLR0_PCIE_RP_PIO_MASK__IO_UR_CPL__SHIFT 0x8 |
|---|
| 16515 | #define BIFPLR0_PCIE_RP_PIO_MASK__IO_CA_CPL__SHIFT 0x9 |
|---|
| 16516 | #define BIFPLR0_PCIE_RP_PIO_MASK__IO_CTO__SHIFT 0xa |
|---|
| 16517 | #define BIFPLR0_PCIE_RP_PIO_MASK__MEM_UR_CPL__SHIFT 0x10 |
|---|
| 16518 | #define BIFPLR0_PCIE_RP_PIO_MASK__MEM_CA_CPL__SHIFT 0x11 |
|---|
| 16519 | #define BIFPLR0_PCIE_RP_PIO_MASK__MEM_CTO__SHIFT 0x12 |
|---|
| 16520 | #define BIFPLR0_PCIE_RP_PIO_MASK__CFG_UR_CPL_MASK 0x00000001L |
|---|
| 16521 | #define BIFPLR0_PCIE_RP_PIO_MASK__CFG_CA_CPL_MASK 0x00000002L |
|---|
| 16522 | #define BIFPLR0_PCIE_RP_PIO_MASK__CFG_CTO_MASK 0x00000004L |
|---|
| 16523 | #define BIFPLR0_PCIE_RP_PIO_MASK__IO_UR_CPL_MASK 0x00000100L |
|---|
| 16524 | #define BIFPLR0_PCIE_RP_PIO_MASK__IO_CA_CPL_MASK 0x00000200L |
|---|
| 16525 | #define BIFPLR0_PCIE_RP_PIO_MASK__IO_CTO_MASK 0x00000400L |
|---|
| 16526 | #define BIFPLR0_PCIE_RP_PIO_MASK__MEM_UR_CPL_MASK 0x00010000L |
|---|
| 16527 | #define BIFPLR0_PCIE_RP_PIO_MASK__MEM_CA_CPL_MASK 0x00020000L |
|---|
| 16528 | #define BIFPLR0_PCIE_RP_PIO_MASK__MEM_CTO_MASK 0x00040000L |
|---|
| 16529 | //BIFPLR0_PCIE_RP_PIO_SEVERITY |
|---|
| 16530 | #define BIFPLR0_PCIE_RP_PIO_SEVERITY__CFG_UR_CPL__SHIFT 0x0 |
|---|
| 16531 | #define BIFPLR0_PCIE_RP_PIO_SEVERITY__CFG_CA_CPL__SHIFT 0x1 |
|---|
| 16532 | #define BIFPLR0_PCIE_RP_PIO_SEVERITY__CFG_CTO__SHIFT 0x2 |
|---|
| 16533 | #define BIFPLR0_PCIE_RP_PIO_SEVERITY__IO_UR_CPL__SHIFT 0x8 |
|---|
| 16534 | #define BIFPLR0_PCIE_RP_PIO_SEVERITY__IO_CA_CPL__SHIFT 0x9 |
|---|
| 16535 | #define BIFPLR0_PCIE_RP_PIO_SEVERITY__IO_CTO__SHIFT 0xa |
|---|
| 16536 | #define BIFPLR0_PCIE_RP_PIO_SEVERITY__MEM_UR_CPL__SHIFT 0x10 |
|---|
| 16537 | #define BIFPLR0_PCIE_RP_PIO_SEVERITY__MEM_CA_CPL__SHIFT 0x11 |
|---|
| 16538 | #define BIFPLR0_PCIE_RP_PIO_SEVERITY__MEM_CTO__SHIFT 0x12 |
|---|
| 16539 | #define BIFPLR0_PCIE_RP_PIO_SEVERITY__CFG_UR_CPL_MASK 0x00000001L |
|---|
| 16540 | #define BIFPLR0_PCIE_RP_PIO_SEVERITY__CFG_CA_CPL_MASK 0x00000002L |
|---|
| 16541 | #define BIFPLR0_PCIE_RP_PIO_SEVERITY__CFG_CTO_MASK 0x00000004L |
|---|
| 16542 | #define BIFPLR0_PCIE_RP_PIO_SEVERITY__IO_UR_CPL_MASK 0x00000100L |
|---|
| 16543 | #define BIFPLR0_PCIE_RP_PIO_SEVERITY__IO_CA_CPL_MASK 0x00000200L |
|---|
| 16544 | #define BIFPLR0_PCIE_RP_PIO_SEVERITY__IO_CTO_MASK 0x00000400L |
|---|
| 16545 | #define BIFPLR0_PCIE_RP_PIO_SEVERITY__MEM_UR_CPL_MASK 0x00010000L |
|---|
| 16546 | #define BIFPLR0_PCIE_RP_PIO_SEVERITY__MEM_CA_CPL_MASK 0x00020000L |
|---|
| 16547 | #define BIFPLR0_PCIE_RP_PIO_SEVERITY__MEM_CTO_MASK 0x00040000L |
|---|
| 16548 | //BIFPLR0_PCIE_RP_PIO_SYSERROR |
|---|
| 16549 | #define BIFPLR0_PCIE_RP_PIO_SYSERROR__CFG_UR_CPL__SHIFT 0x0 |
|---|
| 16550 | #define BIFPLR0_PCIE_RP_PIO_SYSERROR__CFG_CA_CPL__SHIFT 0x1 |
|---|
| 16551 | #define BIFPLR0_PCIE_RP_PIO_SYSERROR__CFG_CTO__SHIFT 0x2 |
|---|
| 16552 | #define BIFPLR0_PCIE_RP_PIO_SYSERROR__IO_UR_CPL__SHIFT 0x8 |
|---|
| 16553 | #define BIFPLR0_PCIE_RP_PIO_SYSERROR__IO_CA_CPL__SHIFT 0x9 |
|---|
| 16554 | #define BIFPLR0_PCIE_RP_PIO_SYSERROR__IO_CTO__SHIFT 0xa |
|---|
| 16555 | #define BIFPLR0_PCIE_RP_PIO_SYSERROR__MEM_UR_CPL__SHIFT 0x10 |
|---|
| 16556 | #define BIFPLR0_PCIE_RP_PIO_SYSERROR__MEM_CA_CPL__SHIFT 0x11 |
|---|
| 16557 | #define BIFPLR0_PCIE_RP_PIO_SYSERROR__MEM_CTO__SHIFT 0x12 |
|---|
| 16558 | #define BIFPLR0_PCIE_RP_PIO_SYSERROR__CFG_UR_CPL_MASK 0x00000001L |
|---|
| 16559 | #define BIFPLR0_PCIE_RP_PIO_SYSERROR__CFG_CA_CPL_MASK 0x00000002L |
|---|
| 16560 | #define BIFPLR0_PCIE_RP_PIO_SYSERROR__CFG_CTO_MASK 0x00000004L |
|---|
| 16561 | #define BIFPLR0_PCIE_RP_PIO_SYSERROR__IO_UR_CPL_MASK 0x00000100L |
|---|
| 16562 | #define BIFPLR0_PCIE_RP_PIO_SYSERROR__IO_CA_CPL_MASK 0x00000200L |
|---|
| 16563 | #define BIFPLR0_PCIE_RP_PIO_SYSERROR__IO_CTO_MASK 0x00000400L |
|---|
| 16564 | #define BIFPLR0_PCIE_RP_PIO_SYSERROR__MEM_UR_CPL_MASK 0x00010000L |
|---|
| 16565 | #define BIFPLR0_PCIE_RP_PIO_SYSERROR__MEM_CA_CPL_MASK 0x00020000L |
|---|
| 16566 | #define BIFPLR0_PCIE_RP_PIO_SYSERROR__MEM_CTO_MASK 0x00040000L |
|---|
| 16567 | //BIFPLR0_PCIE_RP_PIO_EXCEPTION |
|---|
| 16568 | #define BIFPLR0_PCIE_RP_PIO_EXCEPTION__CFG_UR_CPL__SHIFT 0x0 |
|---|
| 16569 | #define BIFPLR0_PCIE_RP_PIO_EXCEPTION__CFG_CA_CPL__SHIFT 0x1 |
|---|
| 16570 | #define BIFPLR0_PCIE_RP_PIO_EXCEPTION__CFG_CTO__SHIFT 0x2 |
|---|
| 16571 | #define BIFPLR0_PCIE_RP_PIO_EXCEPTION__IO_UR_CPL__SHIFT 0x8 |
|---|
| 16572 | #define BIFPLR0_PCIE_RP_PIO_EXCEPTION__IO_CA_CPL__SHIFT 0x9 |
|---|
| 16573 | #define BIFPLR0_PCIE_RP_PIO_EXCEPTION__IO_CTO__SHIFT 0xa |
|---|
| 16574 | #define BIFPLR0_PCIE_RP_PIO_EXCEPTION__MEM_UR_CPL__SHIFT 0x10 |
|---|
| 16575 | #define BIFPLR0_PCIE_RP_PIO_EXCEPTION__MEM_CA_CPL__SHIFT 0x11 |
|---|
| 16576 | #define BIFPLR0_PCIE_RP_PIO_EXCEPTION__MEM_CTO__SHIFT 0x12 |
|---|
| 16577 | #define BIFPLR0_PCIE_RP_PIO_EXCEPTION__CFG_UR_CPL_MASK 0x00000001L |
|---|
| 16578 | #define BIFPLR0_PCIE_RP_PIO_EXCEPTION__CFG_CA_CPL_MASK 0x00000002L |
|---|
| 16579 | #define BIFPLR0_PCIE_RP_PIO_EXCEPTION__CFG_CTO_MASK 0x00000004L |
|---|
| 16580 | #define BIFPLR0_PCIE_RP_PIO_EXCEPTION__IO_UR_CPL_MASK 0x00000100L |
|---|
| 16581 | #define BIFPLR0_PCIE_RP_PIO_EXCEPTION__IO_CA_CPL_MASK 0x00000200L |
|---|
| 16582 | #define BIFPLR0_PCIE_RP_PIO_EXCEPTION__IO_CTO_MASK 0x00000400L |
|---|
| 16583 | #define BIFPLR0_PCIE_RP_PIO_EXCEPTION__MEM_UR_CPL_MASK 0x00010000L |
|---|
| 16584 | #define BIFPLR0_PCIE_RP_PIO_EXCEPTION__MEM_CA_CPL_MASK 0x00020000L |
|---|
| 16585 | #define BIFPLR0_PCIE_RP_PIO_EXCEPTION__MEM_CTO_MASK 0x00040000L |
|---|
| 16586 | //BIFPLR0_PCIE_RP_PIO_HDR_LOG0 |
|---|
| 16587 | #define BIFPLR0_PCIE_RP_PIO_HDR_LOG0__TLP_HDR__SHIFT 0x0 |
|---|
| 16588 | #define BIFPLR0_PCIE_RP_PIO_HDR_LOG0__TLP_HDR_MASK 0xFFFFFFFFL |
|---|
| 16589 | //BIFPLR0_PCIE_RP_PIO_HDR_LOG1 |
|---|
| 16590 | #define BIFPLR0_PCIE_RP_PIO_HDR_LOG1__TLP_HDR__SHIFT 0x0 |
|---|
| 16591 | #define BIFPLR0_PCIE_RP_PIO_HDR_LOG1__TLP_HDR_MASK 0xFFFFFFFFL |
|---|
| 16592 | //BIFPLR0_PCIE_RP_PIO_HDR_LOG2 |
|---|
| 16593 | #define BIFPLR0_PCIE_RP_PIO_HDR_LOG2__TLP_HDR__SHIFT 0x0 |
|---|
| 16594 | #define BIFPLR0_PCIE_RP_PIO_HDR_LOG2__TLP_HDR_MASK 0xFFFFFFFFL |
|---|
| 16595 | //BIFPLR0_PCIE_RP_PIO_HDR_LOG3 |
|---|
| 16596 | #define BIFPLR0_PCIE_RP_PIO_HDR_LOG3__TLP_HDR__SHIFT 0x0 |
|---|
| 16597 | #define BIFPLR0_PCIE_RP_PIO_HDR_LOG3__TLP_HDR_MASK 0xFFFFFFFFL |
|---|
| 16598 | //BIFPLR0_PCIE_RP_PIO_PREFIX_LOG0 |
|---|
| 16599 | #define BIFPLR0_PCIE_RP_PIO_PREFIX_LOG0__TLP_PREFIX__SHIFT 0x0 |
|---|
| 16600 | #define BIFPLR0_PCIE_RP_PIO_PREFIX_LOG0__TLP_PREFIX_MASK 0xFFFFFFFFL |
|---|
| 16601 | //BIFPLR0_PCIE_RP_PIO_PREFIX_LOG1 |
|---|
| 16602 | #define BIFPLR0_PCIE_RP_PIO_PREFIX_LOG1__TLP_PREFIX__SHIFT 0x0 |
|---|
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|---|
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|---|
| 17688 | #define BIFPLR0_ESM_LANE_15_EQUALIZATION_CNTL_25GT__ESM_LANE_15_USP_25GT_TX_PRESET_MASK 0xF0L |
|---|
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| 17691 | #define BIFPLR0_PCIE_CCIX_TRANS_CAP__CCIX_OPTIMIZED_TLP_FORMAT_SUPPORT_MASK 0x00000001L |
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| 17692 | |
|---|
| 17693 | |
|---|
| 17694 | // addressBlock: nbio_pcie0_bifplr1_cfgdecp |
|---|
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|---|
| 17696 | #define BIFPLR1_VENDOR_ID__VENDOR_ID__SHIFT 0x0 |
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| 17697 | #define BIFPLR1_VENDOR_ID__VENDOR_ID_MASK 0xFFFFL |
|---|
| 17698 | //BIFPLR1_DEVICE_ID |
|---|
| 17699 | #define BIFPLR1_DEVICE_ID__DEVICE_ID__SHIFT 0x0 |
|---|
| 17700 | #define BIFPLR1_DEVICE_ID__DEVICE_ID_MASK 0xFFFFL |
|---|
| 17701 | //BIFPLR1_COMMAND |
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| 17713 | #define BIFPLR1_COMMAND__IO_ACCESS_EN_MASK 0x0001L |
|---|
| 17714 | #define BIFPLR1_COMMAND__MEM_ACCESS_EN_MASK 0x0002L |
|---|
| 17715 | #define BIFPLR1_COMMAND__BUS_MASTER_EN_MASK 0x0004L |
|---|
| 17716 | #define BIFPLR1_COMMAND__SPECIAL_CYCLE_EN_MASK 0x0008L |
|---|
| 17717 | #define BIFPLR1_COMMAND__MEM_WRITE_INVALIDATE_EN_MASK 0x0010L |
|---|
| 17718 | #define BIFPLR1_COMMAND__PAL_SNOOP_EN_MASK 0x0020L |
|---|
| 17719 | #define BIFPLR1_COMMAND__PARITY_ERROR_RESPONSE_MASK 0x0040L |
|---|
| 17720 | #define BIFPLR1_COMMAND__AD_STEPPING_MASK 0x0080L |
|---|
| 17721 | #define BIFPLR1_COMMAND__SERR_EN_MASK 0x0100L |
|---|
| 17722 | #define BIFPLR1_COMMAND__FAST_B2B_EN_MASK 0x0200L |
|---|
| 17723 | #define BIFPLR1_COMMAND__INT_DIS_MASK 0x0400L |
|---|
| 17724 | //BIFPLR1_STATUS |
|---|
| 17725 | #define BIFPLR1_STATUS__IMMEDIATE_READINESS__SHIFT 0x0 |
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| 17726 | #define BIFPLR1_STATUS__INT_STATUS__SHIFT 0x3 |
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| 17727 | #define BIFPLR1_STATUS__CAP_LIST__SHIFT 0x4 |
|---|
| 17728 | #define BIFPLR1_STATUS__PCI_66_CAP__SHIFT 0x5 |
|---|
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|---|
| 17730 | #define BIFPLR1_STATUS__MASTER_DATA_PARITY_ERROR__SHIFT 0x8 |
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| 17731 | #define BIFPLR1_STATUS__DEVSEL_TIMING__SHIFT 0x9 |
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| 17735 | #define BIFPLR1_STATUS__SIGNALED_SYSTEM_ERROR__SHIFT 0xe |
|---|
| 17736 | #define BIFPLR1_STATUS__PARITY_ERROR_DETECTED__SHIFT 0xf |
|---|
| 17737 | #define BIFPLR1_STATUS__IMMEDIATE_READINESS_MASK 0x0001L |
|---|
| 17738 | #define BIFPLR1_STATUS__INT_STATUS_MASK 0x0008L |
|---|
| 17739 | #define BIFPLR1_STATUS__CAP_LIST_MASK 0x0010L |
|---|
| 17740 | #define BIFPLR1_STATUS__PCI_66_CAP_MASK 0x0020L |
|---|
| 17741 | #define BIFPLR1_STATUS__FAST_BACK_CAPABLE_MASK 0x0080L |
|---|
| 17742 | #define BIFPLR1_STATUS__MASTER_DATA_PARITY_ERROR_MASK 0x0100L |
|---|
| 17743 | #define BIFPLR1_STATUS__DEVSEL_TIMING_MASK 0x0600L |
|---|
| 17744 | #define BIFPLR1_STATUS__SIGNAL_TARGET_ABORT_MASK 0x0800L |
|---|
| 17745 | #define BIFPLR1_STATUS__RECEIVED_TARGET_ABORT_MASK 0x1000L |
|---|
| 17746 | #define BIFPLR1_STATUS__RECEIVED_MASTER_ABORT_MASK 0x2000L |
|---|
| 17747 | #define BIFPLR1_STATUS__SIGNALED_SYSTEM_ERROR_MASK 0x4000L |
|---|
| 17748 | #define BIFPLR1_STATUS__PARITY_ERROR_DETECTED_MASK 0x8000L |
|---|
| 17749 | //BIFPLR1_REVISION_ID |
|---|
| 17750 | #define BIFPLR1_REVISION_ID__MINOR_REV_ID__SHIFT 0x0 |
|---|
| 17751 | #define BIFPLR1_REVISION_ID__MAJOR_REV_ID__SHIFT 0x4 |
|---|
| 17752 | #define BIFPLR1_REVISION_ID__MINOR_REV_ID_MASK 0x0FL |
|---|
| 17753 | #define BIFPLR1_REVISION_ID__MAJOR_REV_ID_MASK 0xF0L |
|---|
| 17754 | //BIFPLR1_PROG_INTERFACE |
|---|
| 17755 | #define BIFPLR1_PROG_INTERFACE__PROG_INTERFACE__SHIFT 0x0 |
|---|
| 17756 | #define BIFPLR1_PROG_INTERFACE__PROG_INTERFACE_MASK 0xFFL |
|---|
| 17757 | //BIFPLR1_SUB_CLASS |
|---|
| 17758 | #define BIFPLR1_SUB_CLASS__SUB_CLASS__SHIFT 0x0 |
|---|
| 17759 | #define BIFPLR1_SUB_CLASS__SUB_CLASS_MASK 0xFFL |
|---|
| 17760 | //BIFPLR1_BASE_CLASS |
|---|
| 17761 | #define BIFPLR1_BASE_CLASS__BASE_CLASS__SHIFT 0x0 |
|---|
| 17762 | #define BIFPLR1_BASE_CLASS__BASE_CLASS_MASK 0xFFL |
|---|
| 17763 | //BIFPLR1_CACHE_LINE |
|---|
| 17764 | #define BIFPLR1_CACHE_LINE__CACHE_LINE_SIZE__SHIFT 0x0 |
|---|
| 17765 | #define BIFPLR1_CACHE_LINE__CACHE_LINE_SIZE_MASK 0xFFL |
|---|
| 17766 | //BIFPLR1_LATENCY |
|---|
| 17767 | #define BIFPLR1_LATENCY__LATENCY_TIMER__SHIFT 0x0 |
|---|
| 17768 | #define BIFPLR1_LATENCY__LATENCY_TIMER_MASK 0xFFL |
|---|
| 17769 | //BIFPLR1_HEADER |
|---|
| 17770 | #define 0x0 |
|---|
| 17771 | #define 0x7 |
|---|
| 17772 | #define 0x7FL |
|---|
| 17773 | #define 0x80L |
|---|
| 17774 | //BIFPLR1_BIST |
|---|
| 17775 | #define BIFPLR1_BIST__BIST_COMP__SHIFT 0x0 |
|---|
| 17776 | #define BIFPLR1_BIST__BIST_STRT__SHIFT 0x6 |
|---|
| 17777 | #define BIFPLR1_BIST__BIST_CAP__SHIFT 0x7 |
|---|
| 17778 | #define BIFPLR1_BIST__BIST_COMP_MASK 0x0FL |
|---|
| 17779 | #define BIFPLR1_BIST__BIST_STRT_MASK 0x40L |
|---|
| 17780 | #define BIFPLR1_BIST__BIST_CAP_MASK 0x80L |
|---|
| 17781 | //BIFPLR1_BASE_ADDR_1 |
|---|
| 17782 | #define BIFPLR1_BASE_ADDR_1__BASE_ADDR__SHIFT 0x0 |
|---|
| 17783 | #define BIFPLR1_BASE_ADDR_1__BASE_ADDR_MASK 0xFFFFFFFFL |
|---|
| 17784 | //BIFPLR1_BASE_ADDR_2 |
|---|
| 17785 | #define BIFPLR1_BASE_ADDR_2__BASE_ADDR__SHIFT 0x0 |
|---|
| 17786 | #define BIFPLR1_BASE_ADDR_2__BASE_ADDR_MASK 0xFFFFFFFFL |
|---|
| 17787 | //BIFPLR1_SUB_BUS_NUMBER_LATENCY |
|---|
| 17788 | #define BIFPLR1_SUB_BUS_NUMBER_LATENCY__PRIMARY_BUS__SHIFT 0x0 |
|---|
| 17789 | #define BIFPLR1_SUB_BUS_NUMBER_LATENCY__SECONDARY_BUS__SHIFT 0x8 |
|---|
| 17790 | #define BIFPLR1_SUB_BUS_NUMBER_LATENCY__SUB_BUS_NUM__SHIFT 0x10 |
|---|
| 17791 | #define BIFPLR1_SUB_BUS_NUMBER_LATENCY__SECONDARY_LATENCY_TIMER__SHIFT 0x18 |
|---|
| 17792 | #define BIFPLR1_SUB_BUS_NUMBER_LATENCY__PRIMARY_BUS_MASK 0x000000FFL |
|---|
| 17793 | #define BIFPLR1_SUB_BUS_NUMBER_LATENCY__SECONDARY_BUS_MASK 0x0000FF00L |
|---|
| 17794 | #define BIFPLR1_SUB_BUS_NUMBER_LATENCY__SUB_BUS_NUM_MASK 0x00FF0000L |
|---|
| 17795 | #define BIFPLR1_SUB_BUS_NUMBER_LATENCY__SECONDARY_LATENCY_TIMER_MASK 0xFF000000L |
|---|
| 17796 | //BIFPLR1_IO_BASE_LIMIT |
|---|
| 17797 | #define BIFPLR1_IO_BASE_LIMIT__IO_BASE_TYPE__SHIFT 0x0 |
|---|
| 17798 | #define BIFPLR1_IO_BASE_LIMIT__IO_BASE__SHIFT 0x4 |
|---|
| 17799 | #define BIFPLR1_IO_BASE_LIMIT__IO_LIMIT_TYPE__SHIFT 0x8 |
|---|
| 17800 | #define BIFPLR1_IO_BASE_LIMIT__IO_LIMIT__SHIFT 0xc |
|---|
| 17801 | #define BIFPLR1_IO_BASE_LIMIT__IO_BASE_TYPE_MASK 0x000FL |
|---|
| 17802 | #define BIFPLR1_IO_BASE_LIMIT__IO_BASE_MASK 0x00F0L |
|---|
| 17803 | #define BIFPLR1_IO_BASE_LIMIT__IO_LIMIT_TYPE_MASK 0x0F00L |
|---|
| 17804 | #define BIFPLR1_IO_BASE_LIMIT__IO_LIMIT_MASK 0xF000L |
|---|
| 17805 | //BIFPLR1_SECONDARY_STATUS |
|---|
| 17806 | #define BIFPLR1_SECONDARY_STATUS__PCI_66_CAP__SHIFT 0x5 |
|---|
| 17807 | #define BIFPLR1_SECONDARY_STATUS__FAST_BACK_CAPABLE__SHIFT 0x7 |
|---|
| 17808 | #define BIFPLR1_SECONDARY_STATUS__MASTER_DATA_PARITY_ERROR__SHIFT 0x8 |
|---|
| 17809 | #define BIFPLR1_SECONDARY_STATUS__DEVSEL_TIMING__SHIFT 0x9 |
|---|
| 17810 | #define BIFPLR1_SECONDARY_STATUS__SIGNAL_TARGET_ABORT__SHIFT 0xb |
|---|
| 17811 | #define BIFPLR1_SECONDARY_STATUS__RECEIVED_TARGET_ABORT__SHIFT 0xc |
|---|
| 17812 | #define BIFPLR1_SECONDARY_STATUS__RECEIVED_MASTER_ABORT__SHIFT 0xd |
|---|
| 17813 | #define BIFPLR1_SECONDARY_STATUS__RECEIVED_SYSTEM_ERROR__SHIFT 0xe |
|---|
| 17814 | #define BIFPLR1_SECONDARY_STATUS__PARITY_ERROR_DETECTED__SHIFT 0xf |
|---|
| 17815 | #define BIFPLR1_SECONDARY_STATUS__PCI_66_CAP_MASK 0x0020L |
|---|
| 17816 | #define BIFPLR1_SECONDARY_STATUS__FAST_BACK_CAPABLE_MASK 0x0080L |
|---|
| 17817 | #define BIFPLR1_SECONDARY_STATUS__MASTER_DATA_PARITY_ERROR_MASK 0x0100L |
|---|
| 17818 | #define BIFPLR1_SECONDARY_STATUS__DEVSEL_TIMING_MASK 0x0600L |
|---|
| 17819 | #define BIFPLR1_SECONDARY_STATUS__SIGNAL_TARGET_ABORT_MASK 0x0800L |
|---|
| 17820 | #define BIFPLR1_SECONDARY_STATUS__RECEIVED_TARGET_ABORT_MASK 0x1000L |
|---|
| 17821 | #define BIFPLR1_SECONDARY_STATUS__RECEIVED_MASTER_ABORT_MASK 0x2000L |
|---|
| 17822 | #define BIFPLR1_SECONDARY_STATUS__RECEIVED_SYSTEM_ERROR_MASK 0x4000L |
|---|
| 17823 | #define BIFPLR1_SECONDARY_STATUS__PARITY_ERROR_DETECTED_MASK 0x8000L |
|---|
| 17824 | //BIFPLR1_MEM_BASE_LIMIT |
|---|
| 17825 | #define BIFPLR1_MEM_BASE_LIMIT__MEM_BASE_TYPE__SHIFT 0x0 |
|---|
| 17826 | #define BIFPLR1_MEM_BASE_LIMIT__MEM_BASE_31_20__SHIFT 0x4 |
|---|
| 17827 | #define BIFPLR1_MEM_BASE_LIMIT__MEM_LIMIT_TYPE__SHIFT 0x10 |
|---|
| 17828 | #define BIFPLR1_MEM_BASE_LIMIT__MEM_LIMIT_31_20__SHIFT 0x14 |
|---|
| 17829 | #define BIFPLR1_MEM_BASE_LIMIT__MEM_BASE_TYPE_MASK 0x0000000FL |
|---|
| 17830 | #define BIFPLR1_MEM_BASE_LIMIT__MEM_BASE_31_20_MASK 0x0000FFF0L |
|---|
| 17831 | #define BIFPLR1_MEM_BASE_LIMIT__MEM_LIMIT_TYPE_MASK 0x000F0000L |
|---|
| 17832 | #define BIFPLR1_MEM_BASE_LIMIT__MEM_LIMIT_31_20_MASK 0xFFF00000L |
|---|
| 17833 | //BIFPLR1_PREF_BASE_LIMIT |
|---|
| 17834 | #define BIFPLR1_PREF_BASE_LIMIT__PREF_MEM_BASE_TYPE__SHIFT 0x0 |
|---|
| 17835 | #define BIFPLR1_PREF_BASE_LIMIT__PREF_MEM_BASE_31_20__SHIFT 0x4 |
|---|
| 17836 | #define BIFPLR1_PREF_BASE_LIMIT__PREF_MEM_LIMIT_TYPE__SHIFT 0x10 |
|---|
| 17837 | #define BIFPLR1_PREF_BASE_LIMIT__PREF_MEM_LIMIT_31_20__SHIFT 0x14 |
|---|
| 17838 | #define BIFPLR1_PREF_BASE_LIMIT__PREF_MEM_BASE_TYPE_MASK 0x0000000FL |
|---|
| 17839 | #define BIFPLR1_PREF_BASE_LIMIT__PREF_MEM_BASE_31_20_MASK 0x0000FFF0L |
|---|
| 17840 | #define BIFPLR1_PREF_BASE_LIMIT__PREF_MEM_LIMIT_TYPE_MASK 0x000F0000L |
|---|
| 17841 | #define BIFPLR1_PREF_BASE_LIMIT__PREF_MEM_LIMIT_31_20_MASK 0xFFF00000L |
|---|
| 17842 | //BIFPLR1_PREF_BASE_UPPER |
|---|
| 17843 | #define BIFPLR1_PREF_BASE_UPPER__PREF_BASE_UPPER__SHIFT 0x0 |
|---|
| 17844 | #define BIFPLR1_PREF_BASE_UPPER__PREF_BASE_UPPER_MASK 0xFFFFFFFFL |
|---|
| 17845 | //BIFPLR1_PREF_LIMIT_UPPER |
|---|
| 17846 | #define BIFPLR1_PREF_LIMIT_UPPER__PREF_LIMIT_UPPER__SHIFT 0x0 |
|---|
| 17847 | #define BIFPLR1_PREF_LIMIT_UPPER__PREF_LIMIT_UPPER_MASK 0xFFFFFFFFL |
|---|
| 17848 | //BIFPLR1_IO_BASE_LIMIT_HI |
|---|
| 17849 | #define BIFPLR1_IO_BASE_LIMIT_HI__IO_BASE_31_16__SHIFT 0x0 |
|---|
| 17850 | #define BIFPLR1_IO_BASE_LIMIT_HI__IO_LIMIT_31_16__SHIFT 0x10 |
|---|
| 17851 | #define BIFPLR1_IO_BASE_LIMIT_HI__IO_BASE_31_16_MASK 0x0000FFFFL |
|---|
| 17852 | #define BIFPLR1_IO_BASE_LIMIT_HI__IO_LIMIT_31_16_MASK 0xFFFF0000L |
|---|
| 17853 | //BIFPLR1_CAP_PTR |
|---|
| 17854 | #define BIFPLR1_CAP_PTR__CAP_PTR__SHIFT 0x0 |
|---|
| 17855 | #define BIFPLR1_CAP_PTR__CAP_PTR_MASK 0xFFL |
|---|
| 17856 | //BIFPLR1_INTERRUPT_LINE |
|---|
| 17857 | #define BIFPLR1_INTERRUPT_LINE__INTERRUPT_LINE__SHIFT 0x0 |
|---|
| 17858 | #define BIFPLR1_INTERRUPT_LINE__INTERRUPT_LINE_MASK 0xFFL |
|---|
| 17859 | //BIFPLR1_INTERRUPT_PIN |
|---|
| 17860 | #define BIFPLR1_INTERRUPT_PIN__INTERRUPT_PIN__SHIFT 0x0 |
|---|
| 17861 | #define BIFPLR1_INTERRUPT_PIN__INTERRUPT_PIN_MASK 0xFFL |
|---|
| 17862 | //BIFPLR1_EXT_BRIDGE_CNTL |
|---|
| 17863 | #define BIFPLR1_EXT_BRIDGE_CNTL__IO_PORT_80_EN__SHIFT 0x0 |
|---|
| 17864 | #define BIFPLR1_EXT_BRIDGE_CNTL__IO_PORT_80_EN_MASK 0x01L |
|---|
| 17865 | //BIFPLR1_VENDOR_CAP_LIST |
|---|
| 17866 | #define BIFPLR1_VENDOR_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 17867 | #define BIFPLR1_VENDOR_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
|---|
| 17868 | #define BIFPLR1_VENDOR_CAP_LIST__LENGTH__SHIFT 0x10 |
|---|
| 17869 | #define BIFPLR1_VENDOR_CAP_LIST__CAP_ID_MASK 0x000000FFL |
|---|
| 17870 | #define BIFPLR1_VENDOR_CAP_LIST__NEXT_PTR_MASK 0x0000FF00L |
|---|
| 17871 | #define BIFPLR1_VENDOR_CAP_LIST__LENGTH_MASK 0x00FF0000L |
|---|
| 17872 | //BIFPLR1_ADAPTER_ID_W |
|---|
| 17873 | #define BIFPLR1_ADAPTER_ID_W__SUBSYSTEM_VENDOR_ID__SHIFT 0x0 |
|---|
| 17874 | #define BIFPLR1_ADAPTER_ID_W__SUBSYSTEM_ID__SHIFT 0x10 |
|---|
| 17875 | #define BIFPLR1_ADAPTER_ID_W__SUBSYSTEM_VENDOR_ID_MASK 0x0000FFFFL |
|---|
| 17876 | #define BIFPLR1_ADAPTER_ID_W__SUBSYSTEM_ID_MASK 0xFFFF0000L |
|---|
| 17877 | //BIFPLR1_PMI_CAP_LIST |
|---|
| 17878 | #define BIFPLR1_PMI_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 17879 | #define BIFPLR1_PMI_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
|---|
| 17880 | #define BIFPLR1_PMI_CAP_LIST__CAP_ID_MASK 0x00FFL |
|---|
| 17881 | #define BIFPLR1_PMI_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
|---|
| 17882 | //BIFPLR1_PMI_CAP |
|---|
| 17883 | #define BIFPLR1_PMI_CAP__VERSION__SHIFT 0x0 |
|---|
| 17884 | #define BIFPLR1_PMI_CAP__PME_CLOCK__SHIFT 0x3 |
|---|
| 17885 | #define BIFPLR1_PMI_CAP__IMMEDIATE_READINESS_ON_RETURN_TO_D0__SHIFT 0x4 |
|---|
| 17886 | #define BIFPLR1_PMI_CAP__DEV_SPECIFIC_INIT__SHIFT 0x5 |
|---|
| 17887 | #define BIFPLR1_PMI_CAP__AUX_CURRENT__SHIFT 0x6 |
|---|
| 17888 | #define BIFPLR1_PMI_CAP__D1_SUPPORT__SHIFT 0x9 |
|---|
| 17889 | #define BIFPLR1_PMI_CAP__D2_SUPPORT__SHIFT 0xa |
|---|
| 17890 | #define BIFPLR1_PMI_CAP__PME_SUPPORT__SHIFT 0xb |
|---|
| 17891 | #define BIFPLR1_PMI_CAP__VERSION_MASK 0x0007L |
|---|
| 17892 | #define BIFPLR1_PMI_CAP__PME_CLOCK_MASK 0x0008L |
|---|
| 17893 | #define BIFPLR1_PMI_CAP__IMMEDIATE_READINESS_ON_RETURN_TO_D0_MASK 0x0010L |
|---|
| 17894 | #define BIFPLR1_PMI_CAP__DEV_SPECIFIC_INIT_MASK 0x0020L |
|---|
| 17895 | #define BIFPLR1_PMI_CAP__AUX_CURRENT_MASK 0x01C0L |
|---|
| 17896 | #define BIFPLR1_PMI_CAP__D1_SUPPORT_MASK 0x0200L |
|---|
| 17897 | #define BIFPLR1_PMI_CAP__D2_SUPPORT_MASK 0x0400L |
|---|
| 17898 | #define BIFPLR1_PMI_CAP__PME_SUPPORT_MASK 0xF800L |
|---|
| 17899 | //BIFPLR1_PMI_STATUS_CNTL |
|---|
| 17900 | #define BIFPLR1_PMI_STATUS_CNTL__POWER_STATE__SHIFT 0x0 |
|---|
| 17901 | #define BIFPLR1_PMI_STATUS_CNTL__NO_SOFT_RESET__SHIFT 0x3 |
|---|
| 17902 | #define BIFPLR1_PMI_STATUS_CNTL__PME_EN__SHIFT 0x8 |
|---|
| 17903 | #define BIFPLR1_PMI_STATUS_CNTL__DATA_SELECT__SHIFT 0x9 |
|---|
| 17904 | #define BIFPLR1_PMI_STATUS_CNTL__DATA_SCALE__SHIFT 0xd |
|---|
| 17905 | #define BIFPLR1_PMI_STATUS_CNTL__PME_STATUS__SHIFT 0xf |
|---|
| 17906 | #define BIFPLR1_PMI_STATUS_CNTL__B2_B3_SUPPORT__SHIFT 0x16 |
|---|
| 17907 | #define BIFPLR1_PMI_STATUS_CNTL__BUS_PWR_EN__SHIFT 0x17 |
|---|
| 17908 | #define BIFPLR1_PMI_STATUS_CNTL__PMI_DATA__SHIFT 0x18 |
|---|
| 17909 | #define BIFPLR1_PMI_STATUS_CNTL__POWER_STATE_MASK 0x00000003L |
|---|
| 17910 | #define BIFPLR1_PMI_STATUS_CNTL__NO_SOFT_RESET_MASK 0x00000008L |
|---|
| 17911 | #define BIFPLR1_PMI_STATUS_CNTL__PME_EN_MASK 0x00000100L |
|---|
| 17912 | #define BIFPLR1_PMI_STATUS_CNTL__DATA_SELECT_MASK 0x00001E00L |
|---|
| 17913 | #define BIFPLR1_PMI_STATUS_CNTL__DATA_SCALE_MASK 0x00006000L |
|---|
| 17914 | #define BIFPLR1_PMI_STATUS_CNTL__PME_STATUS_MASK 0x00008000L |
|---|
| 17915 | #define BIFPLR1_PMI_STATUS_CNTL__B2_B3_SUPPORT_MASK 0x00400000L |
|---|
| 17916 | #define BIFPLR1_PMI_STATUS_CNTL__BUS_PWR_EN_MASK 0x00800000L |
|---|
| 17917 | #define BIFPLR1_PMI_STATUS_CNTL__PMI_DATA_MASK 0xFF000000L |
|---|
| 17918 | //BIFPLR1_PCIE_CAP_LIST |
|---|
| 17919 | #define BIFPLR1_PCIE_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 17920 | #define BIFPLR1_PCIE_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
|---|
| 17921 | #define BIFPLR1_PCIE_CAP_LIST__CAP_ID_MASK 0x00FFL |
|---|
| 17922 | #define BIFPLR1_PCIE_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
|---|
| 17923 | //BIFPLR1_PCIE_CAP |
|---|
| 17924 | #define BIFPLR1_PCIE_CAP__VERSION__SHIFT 0x0 |
|---|
| 17925 | #define BIFPLR1_PCIE_CAP__DEVICE_TYPE__SHIFT 0x4 |
|---|
| 17926 | #define BIFPLR1_PCIE_CAP__SLOT_IMPLEMENTED__SHIFT 0x8 |
|---|
| 17927 | #define BIFPLR1_PCIE_CAP__INT_MESSAGE_NUM__SHIFT 0x9 |
|---|
| 17928 | #define BIFPLR1_PCIE_CAP__VERSION_MASK 0x000FL |
|---|
| 17929 | #define BIFPLR1_PCIE_CAP__DEVICE_TYPE_MASK 0x00F0L |
|---|
| 17930 | #define BIFPLR1_PCIE_CAP__SLOT_IMPLEMENTED_MASK 0x0100L |
|---|
| 17931 | #define BIFPLR1_PCIE_CAP__INT_MESSAGE_NUM_MASK 0x3E00L |
|---|
| 17932 | //BIFPLR1_DEVICE_CNTL |
|---|
| 17933 | #define BIFPLR1_DEVICE_CNTL__CORR_ERR_EN__SHIFT 0x0 |
|---|
| 17934 | #define BIFPLR1_DEVICE_CNTL__NON_FATAL_ERR_EN__SHIFT 0x1 |
|---|
| 17935 | #define BIFPLR1_DEVICE_CNTL__FATAL_ERR_EN__SHIFT 0x2 |
|---|
| 17936 | #define BIFPLR1_DEVICE_CNTL__USR_REPORT_EN__SHIFT 0x3 |
|---|
| 17937 | #define BIFPLR1_DEVICE_CNTL__RELAXED_ORD_EN__SHIFT 0x4 |
|---|
| 17938 | #define BIFPLR1_DEVICE_CNTL__MAX_PAYLOAD_SIZE__SHIFT 0x5 |
|---|
| 17939 | #define BIFPLR1_DEVICE_CNTL__EXTENDED_TAG_EN__SHIFT 0x8 |
|---|
| 17940 | #define BIFPLR1_DEVICE_CNTL__PHANTOM_FUNC_EN__SHIFT 0x9 |
|---|
| 17941 | #define BIFPLR1_DEVICE_CNTL__AUX_POWER_PM_EN__SHIFT 0xa |
|---|
| 17942 | #define BIFPLR1_DEVICE_CNTL__NO_SNOOP_EN__SHIFT 0xb |
|---|
| 17943 | #define BIFPLR1_DEVICE_CNTL__MAX_READ_REQUEST_SIZE__SHIFT 0xc |
|---|
| 17944 | #define BIFPLR1_DEVICE_CNTL__BRIDGE_CFG_RETRY_EN__SHIFT 0xf |
|---|
| 17945 | #define BIFPLR1_DEVICE_CNTL__CORR_ERR_EN_MASK 0x0001L |
|---|
| 17946 | #define BIFPLR1_DEVICE_CNTL__NON_FATAL_ERR_EN_MASK 0x0002L |
|---|
| 17947 | #define BIFPLR1_DEVICE_CNTL__FATAL_ERR_EN_MASK 0x0004L |
|---|
| 17948 | #define BIFPLR1_DEVICE_CNTL__USR_REPORT_EN_MASK 0x0008L |
|---|
| 17949 | #define BIFPLR1_DEVICE_CNTL__RELAXED_ORD_EN_MASK 0x0010L |
|---|
| 17950 | #define BIFPLR1_DEVICE_CNTL__MAX_PAYLOAD_SIZE_MASK 0x00E0L |
|---|
| 17951 | #define BIFPLR1_DEVICE_CNTL__EXTENDED_TAG_EN_MASK 0x0100L |
|---|
| 17952 | #define BIFPLR1_DEVICE_CNTL__PHANTOM_FUNC_EN_MASK 0x0200L |
|---|
| 17953 | #define BIFPLR1_DEVICE_CNTL__AUX_POWER_PM_EN_MASK 0x0400L |
|---|
| 17954 | #define BIFPLR1_DEVICE_CNTL__NO_SNOOP_EN_MASK 0x0800L |
|---|
| 17955 | #define BIFPLR1_DEVICE_CNTL__MAX_READ_REQUEST_SIZE_MASK 0x7000L |
|---|
| 17956 | #define BIFPLR1_DEVICE_CNTL__BRIDGE_CFG_RETRY_EN_MASK 0x8000L |
|---|
| 17957 | //BIFPLR1_DEVICE_STATUS |
|---|
| 17958 | #define BIFPLR1_DEVICE_STATUS__CORR_ERR__SHIFT 0x0 |
|---|
| 17959 | #define BIFPLR1_DEVICE_STATUS__NON_FATAL_ERR__SHIFT 0x1 |
|---|
| 17960 | #define BIFPLR1_DEVICE_STATUS__FATAL_ERR__SHIFT 0x2 |
|---|
| 17961 | #define BIFPLR1_DEVICE_STATUS__USR_DETECTED__SHIFT 0x3 |
|---|
| 17962 | #define BIFPLR1_DEVICE_STATUS__AUX_PWR__SHIFT 0x4 |
|---|
| 17963 | #define BIFPLR1_DEVICE_STATUS__TRANSACTIONS_PEND__SHIFT 0x5 |
|---|
| 17964 | #define BIFPLR1_DEVICE_STATUS__EMER_POWER_REDUCTION_DETECTED__SHIFT 0x6 |
|---|
| 17965 | #define BIFPLR1_DEVICE_STATUS__CORR_ERR_MASK 0x0001L |
|---|
| 17966 | #define BIFPLR1_DEVICE_STATUS__NON_FATAL_ERR_MASK 0x0002L |
|---|
| 17967 | #define BIFPLR1_DEVICE_STATUS__FATAL_ERR_MASK 0x0004L |
|---|
| 17968 | #define BIFPLR1_DEVICE_STATUS__USR_DETECTED_MASK 0x0008L |
|---|
| 17969 | #define BIFPLR1_DEVICE_STATUS__AUX_PWR_MASK 0x0010L |
|---|
| 17970 | #define BIFPLR1_DEVICE_STATUS__TRANSACTIONS_PEND_MASK 0x0020L |
|---|
| 17971 | #define BIFPLR1_DEVICE_STATUS__EMER_POWER_REDUCTION_DETECTED_MASK 0x0040L |
|---|
| 17972 | //BIFPLR1_LINK_CAP |
|---|
| 17973 | #define BIFPLR1_LINK_CAP__LINK_SPEED__SHIFT 0x0 |
|---|
| 17974 | #define BIFPLR1_LINK_CAP__LINK_WIDTH__SHIFT 0x4 |
|---|
| 17975 | #define BIFPLR1_LINK_CAP__PM_SUPPORT__SHIFT 0xa |
|---|
| 17976 | #define BIFPLR1_LINK_CAP__L0S_EXIT_LATENCY__SHIFT 0xc |
|---|
| 17977 | #define BIFPLR1_LINK_CAP__L1_EXIT_LATENCY__SHIFT 0xf |
|---|
| 17978 | #define BIFPLR1_LINK_CAP__CLOCK_POWER_MANAGEMENT__SHIFT 0x12 |
|---|
| 17979 | #define BIFPLR1_LINK_CAP__SURPRISE_DOWN_ERR_REPORTING__SHIFT 0x13 |
|---|
| 17980 | #define BIFPLR1_LINK_CAP__DL_ACTIVE_REPORTING_CAPABLE__SHIFT 0x14 |
|---|
| 17981 | #define BIFPLR1_LINK_CAP__LINK_BW_NOTIFICATION_CAP__SHIFT 0x15 |
|---|
| 17982 | #define BIFPLR1_LINK_CAP__ASPM_OPTIONALITY_COMPLIANCE__SHIFT 0x16 |
|---|
| 17983 | #define BIFPLR1_LINK_CAP__PORT_NUMBER__SHIFT 0x18 |
|---|
| 17984 | #define BIFPLR1_LINK_CAP__LINK_SPEED_MASK 0x0000000FL |
|---|
| 17985 | #define BIFPLR1_LINK_CAP__LINK_WIDTH_MASK 0x000003F0L |
|---|
| 17986 | #define BIFPLR1_LINK_CAP__PM_SUPPORT_MASK 0x00000C00L |
|---|
| 17987 | #define BIFPLR1_LINK_CAP__L0S_EXIT_LATENCY_MASK 0x00007000L |
|---|
| 17988 | #define BIFPLR1_LINK_CAP__L1_EXIT_LATENCY_MASK 0x00038000L |
|---|
| 17989 | #define BIFPLR1_LINK_CAP__CLOCK_POWER_MANAGEMENT_MASK 0x00040000L |
|---|
| 17990 | #define BIFPLR1_LINK_CAP__SURPRISE_DOWN_ERR_REPORTING_MASK 0x00080000L |
|---|
| 17991 | #define BIFPLR1_LINK_CAP__DL_ACTIVE_REPORTING_CAPABLE_MASK 0x00100000L |
|---|
| 17992 | #define BIFPLR1_LINK_CAP__LINK_BW_NOTIFICATION_CAP_MASK 0x00200000L |
|---|
| 17993 | #define BIFPLR1_LINK_CAP__ASPM_OPTIONALITY_COMPLIANCE_MASK 0x00400000L |
|---|
| 17994 | #define BIFPLR1_LINK_CAP__PORT_NUMBER_MASK 0xFF000000L |
|---|
| 17995 | //BIFPLR1_LINK_STATUS |
|---|
| 17996 | #define BIFPLR1_LINK_STATUS__CURRENT_LINK_SPEED__SHIFT 0x0 |
|---|
| 17997 | #define BIFPLR1_LINK_STATUS__NEGOTIATED_LINK_WIDTH__SHIFT 0x4 |
|---|
| 17998 | #define BIFPLR1_LINK_STATUS__LINK_TRAINING__SHIFT 0xb |
|---|
| 17999 | #define BIFPLR1_LINK_STATUS__SLOT_CLOCK_CFG__SHIFT 0xc |
|---|
| 18000 | #define BIFPLR1_LINK_STATUS__DL_ACTIVE__SHIFT 0xd |
|---|
| 18001 | #define BIFPLR1_LINK_STATUS__LINK_BW_MANAGEMENT_STATUS__SHIFT 0xe |
|---|
| 18002 | #define BIFPLR1_LINK_STATUS__LINK_AUTONOMOUS_BW_STATUS__SHIFT 0xf |
|---|
| 18003 | #define BIFPLR1_LINK_STATUS__CURRENT_LINK_SPEED_MASK 0x000FL |
|---|
| 18004 | #define BIFPLR1_LINK_STATUS__NEGOTIATED_LINK_WIDTH_MASK 0x03F0L |
|---|
| 18005 | #define BIFPLR1_LINK_STATUS__LINK_TRAINING_MASK 0x0800L |
|---|
| 18006 | #define BIFPLR1_LINK_STATUS__SLOT_CLOCK_CFG_MASK 0x1000L |
|---|
| 18007 | #define BIFPLR1_LINK_STATUS__DL_ACTIVE_MASK 0x2000L |
|---|
| 18008 | #define BIFPLR1_LINK_STATUS__LINK_BW_MANAGEMENT_STATUS_MASK 0x4000L |
|---|
| 18009 | #define BIFPLR1_LINK_STATUS__LINK_AUTONOMOUS_BW_STATUS_MASK 0x8000L |
|---|
| 18010 | //BIFPLR1_SLOT_CAP |
|---|
| 18011 | #define BIFPLR1_SLOT_CAP__ATTN_BUTTON_PRESENT__SHIFT 0x0 |
|---|
| 18012 | #define BIFPLR1_SLOT_CAP__PWR_CONTROLLER_PRESENT__SHIFT 0x1 |
|---|
| 18013 | #define BIFPLR1_SLOT_CAP__MRL_SENSOR_PRESENT__SHIFT 0x2 |
|---|
| 18014 | #define BIFPLR1_SLOT_CAP__ATTN_INDICATOR_PRESENT__SHIFT 0x3 |
|---|
| 18015 | #define BIFPLR1_SLOT_CAP__PWR_INDICATOR_PRESENT__SHIFT 0x4 |
|---|
| 18016 | #define BIFPLR1_SLOT_CAP__HOTPLUG_SURPRISE__SHIFT 0x5 |
|---|
| 18017 | #define BIFPLR1_SLOT_CAP__HOTPLUG_CAPABLE__SHIFT 0x6 |
|---|
| 18018 | #define BIFPLR1_SLOT_CAP__SLOT_PWR_LIMIT_VALUE__SHIFT 0x7 |
|---|
| 18019 | #define BIFPLR1_SLOT_CAP__SLOT_PWR_LIMIT_SCALE__SHIFT 0xf |
|---|
| 18020 | #define BIFPLR1_SLOT_CAP__ELECTROMECH_INTERLOCK_PRESENT__SHIFT 0x11 |
|---|
| 18021 | #define BIFPLR1_SLOT_CAP__NO_COMMAND_COMPLETED_SUPPORTED__SHIFT 0x12 |
|---|
| 18022 | #define BIFPLR1_SLOT_CAP__PHYSICAL_SLOT_NUM__SHIFT 0x13 |
|---|
| 18023 | #define BIFPLR1_SLOT_CAP__ATTN_BUTTON_PRESENT_MASK 0x00000001L |
|---|
| 18024 | #define BIFPLR1_SLOT_CAP__PWR_CONTROLLER_PRESENT_MASK 0x00000002L |
|---|
| 18025 | #define BIFPLR1_SLOT_CAP__MRL_SENSOR_PRESENT_MASK 0x00000004L |
|---|
| 18026 | #define BIFPLR1_SLOT_CAP__ATTN_INDICATOR_PRESENT_MASK 0x00000008L |
|---|
| 18027 | #define BIFPLR1_SLOT_CAP__PWR_INDICATOR_PRESENT_MASK 0x00000010L |
|---|
| 18028 | #define BIFPLR1_SLOT_CAP__HOTPLUG_SURPRISE_MASK 0x00000020L |
|---|
| 18029 | #define BIFPLR1_SLOT_CAP__HOTPLUG_CAPABLE_MASK 0x00000040L |
|---|
| 18030 | #define BIFPLR1_SLOT_CAP__SLOT_PWR_LIMIT_VALUE_MASK 0x00007F80L |
|---|
| 18031 | #define BIFPLR1_SLOT_CAP__SLOT_PWR_LIMIT_SCALE_MASK 0x00018000L |
|---|
| 18032 | #define BIFPLR1_SLOT_CAP__ELECTROMECH_INTERLOCK_PRESENT_MASK 0x00020000L |
|---|
| 18033 | #define BIFPLR1_SLOT_CAP__NO_COMMAND_COMPLETED_SUPPORTED_MASK 0x00040000L |
|---|
| 18034 | #define BIFPLR1_SLOT_CAP__PHYSICAL_SLOT_NUM_MASK 0xFFF80000L |
|---|
| 18035 | //BIFPLR1_SLOT_CNTL |
|---|
| 18036 | #define BIFPLR1_SLOT_CNTL__ATTN_BUTTON_PRESSED_EN__SHIFT 0x0 |
|---|
| 18037 | #define BIFPLR1_SLOT_CNTL__PWR_FAULT_DETECTED_EN__SHIFT 0x1 |
|---|
| 18038 | #define BIFPLR1_SLOT_CNTL__MRL_SENSOR_CHANGED_EN__SHIFT 0x2 |
|---|
| 18039 | #define BIFPLR1_SLOT_CNTL__PRESENCE_DETECT_CHANGED_EN__SHIFT 0x3 |
|---|
| 18040 | #define BIFPLR1_SLOT_CNTL__COMMAND_COMPLETED_INTR_EN__SHIFT 0x4 |
|---|
| 18041 | #define BIFPLR1_SLOT_CNTL__HOTPLUG_INTR_EN__SHIFT 0x5 |
|---|
| 18042 | #define BIFPLR1_SLOT_CNTL__ATTN_INDICATOR_CNTL__SHIFT 0x6 |
|---|
| 18043 | #define BIFPLR1_SLOT_CNTL__PWR_INDICATOR_CNTL__SHIFT 0x8 |
|---|
| 18044 | #define BIFPLR1_SLOT_CNTL__PWR_CONTROLLER_CNTL__SHIFT 0xa |
|---|
| 18045 | #define BIFPLR1_SLOT_CNTL__ELECTROMECH_INTERLOCK_CNTL__SHIFT 0xb |
|---|
| 18046 | #define BIFPLR1_SLOT_CNTL__DL_STATE_CHANGED_EN__SHIFT 0xc |
|---|
| 18047 | #define BIFPLR1_SLOT_CNTL__AUTO_SLOT_PWR_LIMIT_DISABLE__SHIFT 0xd |
|---|
| 18048 | #define BIFPLR1_SLOT_CNTL__INBAND_PD_DISABLE__SHIFT 0xe |
|---|
| 18049 | #define BIFPLR1_SLOT_CNTL__ATTN_BUTTON_PRESSED_EN_MASK 0x0001L |
|---|
| 18050 | #define BIFPLR1_SLOT_CNTL__PWR_FAULT_DETECTED_EN_MASK 0x0002L |
|---|
| 18051 | #define BIFPLR1_SLOT_CNTL__MRL_SENSOR_CHANGED_EN_MASK 0x0004L |
|---|
| 18052 | #define BIFPLR1_SLOT_CNTL__PRESENCE_DETECT_CHANGED_EN_MASK 0x0008L |
|---|
| 18053 | #define BIFPLR1_SLOT_CNTL__COMMAND_COMPLETED_INTR_EN_MASK 0x0010L |
|---|
| 18054 | #define BIFPLR1_SLOT_CNTL__HOTPLUG_INTR_EN_MASK 0x0020L |
|---|
| 18055 | #define BIFPLR1_SLOT_CNTL__ATTN_INDICATOR_CNTL_MASK 0x00C0L |
|---|
| 18056 | #define BIFPLR1_SLOT_CNTL__PWR_INDICATOR_CNTL_MASK 0x0300L |
|---|
| 18057 | #define BIFPLR1_SLOT_CNTL__PWR_CONTROLLER_CNTL_MASK 0x0400L |
|---|
| 18058 | #define BIFPLR1_SLOT_CNTL__ELECTROMECH_INTERLOCK_CNTL_MASK 0x0800L |
|---|
| 18059 | #define BIFPLR1_SLOT_CNTL__DL_STATE_CHANGED_EN_MASK 0x1000L |
|---|
| 18060 | #define BIFPLR1_SLOT_CNTL__AUTO_SLOT_PWR_LIMIT_DISABLE_MASK 0x2000L |
|---|
| 18061 | #define BIFPLR1_SLOT_CNTL__INBAND_PD_DISABLE_MASK 0x4000L |
|---|
| 18062 | //BIFPLR1_SLOT_STATUS |
|---|
| 18063 | #define BIFPLR1_SLOT_STATUS__ATTN_BUTTON_PRESSED__SHIFT 0x0 |
|---|
| 18064 | #define BIFPLR1_SLOT_STATUS__PWR_FAULT_DETECTED__SHIFT 0x1 |
|---|
| 18065 | #define BIFPLR1_SLOT_STATUS__MRL_SENSOR_CHANGED__SHIFT 0x2 |
|---|
| 18066 | #define BIFPLR1_SLOT_STATUS__PRESENCE_DETECT_CHANGED__SHIFT 0x3 |
|---|
| 18067 | #define BIFPLR1_SLOT_STATUS__COMMAND_COMPLETED__SHIFT 0x4 |
|---|
| 18068 | #define BIFPLR1_SLOT_STATUS__MRL_SENSOR_STATE__SHIFT 0x5 |
|---|
| 18069 | #define BIFPLR1_SLOT_STATUS__PRESENCE_DETECT_STATE__SHIFT 0x6 |
|---|
| 18070 | #define BIFPLR1_SLOT_STATUS__ELECTROMECH_INTERLOCK_STATUS__SHIFT 0x7 |
|---|
| 18071 | #define BIFPLR1_SLOT_STATUS__DL_STATE_CHANGED__SHIFT 0x8 |
|---|
| 18072 | #define BIFPLR1_SLOT_STATUS__ATTN_BUTTON_PRESSED_MASK 0x0001L |
|---|
| 18073 | #define BIFPLR1_SLOT_STATUS__PWR_FAULT_DETECTED_MASK 0x0002L |
|---|
| 18074 | #define BIFPLR1_SLOT_STATUS__MRL_SENSOR_CHANGED_MASK 0x0004L |
|---|
| 18075 | #define BIFPLR1_SLOT_STATUS__PRESENCE_DETECT_CHANGED_MASK 0x0008L |
|---|
| 18076 | #define BIFPLR1_SLOT_STATUS__COMMAND_COMPLETED_MASK 0x0010L |
|---|
| 18077 | #define BIFPLR1_SLOT_STATUS__MRL_SENSOR_STATE_MASK 0x0020L |
|---|
| 18078 | #define BIFPLR1_SLOT_STATUS__PRESENCE_DETECT_STATE_MASK 0x0040L |
|---|
| 18079 | #define BIFPLR1_SLOT_STATUS__ELECTROMECH_INTERLOCK_STATUS_MASK 0x0080L |
|---|
| 18080 | #define BIFPLR1_SLOT_STATUS__DL_STATE_CHANGED_MASK 0x0100L |
|---|
| 18081 | //BIFPLR1_ROOT_CNTL |
|---|
| 18082 | #define BIFPLR1_ROOT_CNTL__SERR_ON_CORR_ERR_EN__SHIFT 0x0 |
|---|
| 18083 | #define BIFPLR1_ROOT_CNTL__SERR_ON_NONFATAL_ERR_EN__SHIFT 0x1 |
|---|
| 18084 | #define BIFPLR1_ROOT_CNTL__SERR_ON_FATAL_ERR_EN__SHIFT 0x2 |
|---|
| 18085 | #define BIFPLR1_ROOT_CNTL__PM_INTERRUPT_EN__SHIFT 0x3 |
|---|
| 18086 | #define BIFPLR1_ROOT_CNTL__CRS_SOFTWARE_VISIBILITY_EN__SHIFT 0x4 |
|---|
| 18087 | #define BIFPLR1_ROOT_CNTL__SERR_ON_CORR_ERR_EN_MASK 0x0001L |
|---|
| 18088 | #define BIFPLR1_ROOT_CNTL__SERR_ON_NONFATAL_ERR_EN_MASK 0x0002L |
|---|
| 18089 | #define BIFPLR1_ROOT_CNTL__SERR_ON_FATAL_ERR_EN_MASK 0x0004L |
|---|
| 18090 | #define BIFPLR1_ROOT_CNTL__PM_INTERRUPT_EN_MASK 0x0008L |
|---|
| 18091 | #define BIFPLR1_ROOT_CNTL__CRS_SOFTWARE_VISIBILITY_EN_MASK 0x0010L |
|---|
| 18092 | //BIFPLR1_ROOT_CAP |
|---|
| 18093 | #define BIFPLR1_ROOT_CAP__CRS_SOFTWARE_VISIBILITY__SHIFT 0x0 |
|---|
| 18094 | #define BIFPLR1_ROOT_CAP__CRS_SOFTWARE_VISIBILITY_MASK 0x0001L |
|---|
| 18095 | //BIFPLR1_ROOT_STATUS |
|---|
| 18096 | #define BIFPLR1_ROOT_STATUS__PME_REQUESTOR_ID__SHIFT 0x0 |
|---|
| 18097 | #define BIFPLR1_ROOT_STATUS__PME_STATUS__SHIFT 0x10 |
|---|
| 18098 | #define BIFPLR1_ROOT_STATUS__PME_PENDING__SHIFT 0x11 |
|---|
| 18099 | #define BIFPLR1_ROOT_STATUS__PME_REQUESTOR_ID_MASK 0x0000FFFFL |
|---|
| 18100 | #define BIFPLR1_ROOT_STATUS__PME_STATUS_MASK 0x00010000L |
|---|
| 18101 | #define BIFPLR1_ROOT_STATUS__PME_PENDING_MASK 0x00020000L |
|---|
| 18102 | //BIFPLR1_DEVICE_CNTL2 |
|---|
| 18103 | #define BIFPLR1_DEVICE_CNTL2__CPL_TIMEOUT_VALUE__SHIFT 0x0 |
|---|
| 18104 | #define BIFPLR1_DEVICE_CNTL2__CPL_TIMEOUT_DIS__SHIFT 0x4 |
|---|
| 18105 | #define BIFPLR1_DEVICE_CNTL2__ARI_FORWARDING_EN__SHIFT 0x5 |
|---|
| 18106 | #define BIFPLR1_DEVICE_CNTL2__ATOMICOP_REQUEST_EN__SHIFT 0x6 |
|---|
| 18107 | #define BIFPLR1_DEVICE_CNTL2__ATOMICOP_EGRESS_BLOCKING__SHIFT 0x7 |
|---|
| 18108 | #define BIFPLR1_DEVICE_CNTL2__IDO_REQUEST_ENABLE__SHIFT 0x8 |
|---|
| 18109 | #define BIFPLR1_DEVICE_CNTL2__IDO_COMPLETION_ENABLE__SHIFT 0x9 |
|---|
| 18110 | #define BIFPLR1_DEVICE_CNTL2__LTR_EN__SHIFT 0xa |
|---|
| 18111 | #define BIFPLR1_DEVICE_CNTL2__EMER_POWER_REDUCTION_REQUEST__SHIFT 0xb |
|---|
| 18112 | #define BIFPLR1_DEVICE_CNTL2__TEN_BIT_TAG_REQUESTER_ENABLE__SHIFT 0xc |
|---|
| 18113 | #define BIFPLR1_DEVICE_CNTL2__OBFF_EN__SHIFT 0xd |
|---|
| 18114 | #define BIFPLR1_DEVICE_CNTL2__END_END_TLP_PREFIX_BLOCKING__SHIFT 0xf |
|---|
| 18115 | #define BIFPLR1_DEVICE_CNTL2__CPL_TIMEOUT_VALUE_MASK 0x000FL |
|---|
| 18116 | #define BIFPLR1_DEVICE_CNTL2__CPL_TIMEOUT_DIS_MASK 0x0010L |
|---|
| 18117 | #define BIFPLR1_DEVICE_CNTL2__ARI_FORWARDING_EN_MASK 0x0020L |
|---|
| 18118 | #define BIFPLR1_DEVICE_CNTL2__ATOMICOP_REQUEST_EN_MASK 0x0040L |
|---|
| 18119 | #define BIFPLR1_DEVICE_CNTL2__ATOMICOP_EGRESS_BLOCKING_MASK 0x0080L |
|---|
| 18120 | #define BIFPLR1_DEVICE_CNTL2__IDO_REQUEST_ENABLE_MASK 0x0100L |
|---|
| 18121 | #define BIFPLR1_DEVICE_CNTL2__IDO_COMPLETION_ENABLE_MASK 0x0200L |
|---|
| 18122 | #define BIFPLR1_DEVICE_CNTL2__LTR_EN_MASK 0x0400L |
|---|
| 18123 | #define BIFPLR1_DEVICE_CNTL2__EMER_POWER_REDUCTION_REQUEST_MASK 0x0800L |
|---|
| 18124 | #define BIFPLR1_DEVICE_CNTL2__TEN_BIT_TAG_REQUESTER_ENABLE_MASK 0x1000L |
|---|
| 18125 | #define BIFPLR1_DEVICE_CNTL2__OBFF_EN_MASK 0x6000L |
|---|
| 18126 | #define BIFPLR1_DEVICE_CNTL2__END_END_TLP_PREFIX_BLOCKING_MASK 0x8000L |
|---|
| 18127 | //BIFPLR1_DEVICE_STATUS2 |
|---|
| 18128 | #define BIFPLR1_DEVICE_STATUS2__RESERVED__SHIFT 0x0 |
|---|
| 18129 | #define BIFPLR1_DEVICE_STATUS2__RESERVED_MASK 0xFFFFL |
|---|
| 18130 | //BIFPLR1_LINK_STATUS2 |
|---|
| 18131 | #define BIFPLR1_LINK_STATUS2__CUR_DEEMPHASIS_LEVEL__SHIFT 0x0 |
|---|
| 18132 | #define BIFPLR1_LINK_STATUS2__EQUALIZATION_COMPLETE_8GT__SHIFT 0x1 |
|---|
| 18133 | #define BIFPLR1_LINK_STATUS2__EQUALIZATION_PHASE1_SUCCESS_8GT__SHIFT 0x2 |
|---|
| 18134 | #define BIFPLR1_LINK_STATUS2__EQUALIZATION_PHASE2_SUCCESS_8GT__SHIFT 0x3 |
|---|
| 18135 | #define BIFPLR1_LINK_STATUS2__EQUALIZATION_PHASE3_SUCCESS_8GT__SHIFT 0x4 |
|---|
| 18136 | #define BIFPLR1_LINK_STATUS2__LINK_EQUALIZATION_REQUEST_8GT__SHIFT 0x5 |
|---|
| 18137 | #define BIFPLR1_LINK_STATUS2__RTM1_PRESENCE_DET__SHIFT 0x6 |
|---|
| 18138 | #define BIFPLR1_LINK_STATUS2__RTM2_PRESENCE_DET__SHIFT 0x7 |
|---|
| 18139 | #define BIFPLR1_LINK_STATUS2__CROSSLINK_RESOLUTION__SHIFT 0x8 |
|---|
| 18140 | #define BIFPLR1_LINK_STATUS2__DOWNSTREAM_COMPONENT_PRESENCE__SHIFT 0xc |
|---|
| 18141 | #define BIFPLR1_LINK_STATUS2__DRS_MESSAGE_RECEIVED__SHIFT 0xf |
|---|
| 18142 | #define BIFPLR1_LINK_STATUS2__CUR_DEEMPHASIS_LEVEL_MASK 0x0001L |
|---|
| 18143 | #define BIFPLR1_LINK_STATUS2__EQUALIZATION_COMPLETE_8GT_MASK 0x0002L |
|---|
| 18144 | #define BIFPLR1_LINK_STATUS2__EQUALIZATION_PHASE1_SUCCESS_8GT_MASK 0x0004L |
|---|
| 18145 | #define BIFPLR1_LINK_STATUS2__EQUALIZATION_PHASE2_SUCCESS_8GT_MASK 0x0008L |
|---|
| 18146 | #define BIFPLR1_LINK_STATUS2__EQUALIZATION_PHASE3_SUCCESS_8GT_MASK 0x0010L |
|---|
| 18147 | #define BIFPLR1_LINK_STATUS2__LINK_EQUALIZATION_REQUEST_8GT_MASK 0x0020L |
|---|
| 18148 | #define BIFPLR1_LINK_STATUS2__RTM1_PRESENCE_DET_MASK 0x0040L |
|---|
| 18149 | #define BIFPLR1_LINK_STATUS2__RTM2_PRESENCE_DET_MASK 0x0080L |
|---|
| 18150 | #define BIFPLR1_LINK_STATUS2__CROSSLINK_RESOLUTION_MASK 0x0300L |
|---|
| 18151 | #define BIFPLR1_LINK_STATUS2__DOWNSTREAM_COMPONENT_PRESENCE_MASK 0x7000L |
|---|
| 18152 | #define BIFPLR1_LINK_STATUS2__DRS_MESSAGE_RECEIVED_MASK 0x8000L |
|---|
| 18153 | //BIFPLR1_SLOT_CAP2 |
|---|
| 18154 | #define BIFPLR1_SLOT_CAP2__INBAND_PD_DISABLE_SUPPORTED__SHIFT 0x0 |
|---|
| 18155 | #define BIFPLR1_SLOT_CAP2__INBAND_PD_DISABLE_SUPPORTED_MASK 0x00000001L |
|---|
| 18156 | //BIFPLR1_SLOT_CNTL2 |
|---|
| 18157 | #define BIFPLR1_SLOT_CNTL2__RESERVED__SHIFT 0x0 |
|---|
| 18158 | #define BIFPLR1_SLOT_CNTL2__RESERVED_MASK 0xFFFFL |
|---|
| 18159 | //BIFPLR1_SLOT_STATUS2 |
|---|
| 18160 | #define BIFPLR1_SLOT_STATUS2__RESERVED__SHIFT 0x0 |
|---|
| 18161 | #define BIFPLR1_SLOT_STATUS2__RESERVED_MASK 0xFFFFL |
|---|
| 18162 | //BIFPLR1_MSI_CAP_LIST |
|---|
| 18163 | #define BIFPLR1_MSI_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 18164 | #define BIFPLR1_MSI_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
|---|
| 18165 | #define BIFPLR1_MSI_CAP_LIST__CAP_ID_MASK 0x00FFL |
|---|
| 18166 | #define BIFPLR1_MSI_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
|---|
| 18167 | //BIFPLR1_MSI_MSG_ADDR_LO |
|---|
| 18168 | #define BIFPLR1_MSI_MSG_ADDR_LO__MSI_MSG_ADDR_LO__SHIFT 0x2 |
|---|
| 18169 | #define BIFPLR1_MSI_MSG_ADDR_LO__MSI_MSG_ADDR_LO_MASK 0xFFFFFFFCL |
|---|
| 18170 | //BIFPLR1_MSI_MSG_ADDR_HI |
|---|
| 18171 | #define BIFPLR1_MSI_MSG_ADDR_HI__MSI_MSG_ADDR_HI__SHIFT 0x0 |
|---|
| 18172 | #define BIFPLR1_MSI_MSG_ADDR_HI__MSI_MSG_ADDR_HI_MASK 0xFFFFFFFFL |
|---|
| 18173 | //BIFPLR1_SSID_CAP_LIST |
|---|
| 18174 | #define BIFPLR1_SSID_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 18175 | #define BIFPLR1_SSID_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
|---|
| 18176 | #define BIFPLR1_SSID_CAP_LIST__CAP_ID_MASK 0x00FFL |
|---|
| 18177 | #define BIFPLR1_SSID_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
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| 18178 | //BIFPLR1_SSID_CAP |
|---|
| 18179 | #define BIFPLR1_SSID_CAP__SUBSYSTEM_VENDOR_ID__SHIFT 0x0 |
|---|
| 18180 | #define BIFPLR1_SSID_CAP__SUBSYSTEM_ID__SHIFT 0x10 |
|---|
| 18181 | #define BIFPLR1_SSID_CAP__SUBSYSTEM_VENDOR_ID_MASK 0x0000FFFFL |
|---|
| 18182 | #define BIFPLR1_SSID_CAP__SUBSYSTEM_ID_MASK 0xFFFF0000L |
|---|
| 18183 | //BIFPLR1_MSI_MAP_CAP_LIST |
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| 18184 | #define BIFPLR1_MSI_MAP_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 18185 | #define BIFPLR1_MSI_MAP_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
|---|
| 18186 | #define BIFPLR1_MSI_MAP_CAP_LIST__CAP_ID_MASK 0x00FFL |
|---|
| 18187 | #define BIFPLR1_MSI_MAP_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
|---|
| 18188 | //BIFPLR1_MSI_MAP_CAP |
|---|
| 18189 | #define BIFPLR1_MSI_MAP_CAP__EN__SHIFT 0x0 |
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| 18190 | #define BIFPLR1_MSI_MAP_CAP__FIXD__SHIFT 0x1 |
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| 18191 | #define BIFPLR1_MSI_MAP_CAP__CAP_TYPE__SHIFT 0xb |
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| 18192 | #define BIFPLR1_MSI_MAP_CAP__EN_MASK 0x0001L |
|---|
| 18193 | #define BIFPLR1_MSI_MAP_CAP__FIXD_MASK 0x0002L |
|---|
| 18194 | #define BIFPLR1_MSI_MAP_CAP__CAP_TYPE_MASK 0xF800L |
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| 18195 | //BIFPLR1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST |
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| 18196 | #define BIFPLR1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
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| 18198 | #define BIFPLR1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
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|---|
| 18200 | #define BIFPLR1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 18201 | #define BIFPLR1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
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| 18202 | //BIFPLR1_PCIE_VENDOR_SPECIFIC_HDR |
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| 18204 | #define BIFPLR1_PCIE_VENDOR_SPECIFIC_HDR__VSEC_REV__SHIFT 0x10 |
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| 18205 | #define BIFPLR1_PCIE_VENDOR_SPECIFIC_HDR__VSEC_LENGTH__SHIFT 0x14 |
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| 18206 | #define BIFPLR1_PCIE_VENDOR_SPECIFIC_HDR__VSEC_ID_MASK 0x0000FFFFL |
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| 18207 | #define BIFPLR1_PCIE_VENDOR_SPECIFIC_HDR__VSEC_REV_MASK 0x000F0000L |
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| 18208 | #define BIFPLR1_PCIE_VENDOR_SPECIFIC_HDR__VSEC_LENGTH_MASK 0xFFF00000L |
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| 18209 | //BIFPLR1_PCIE_VENDOR_SPECIFIC1 |
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| 18210 | #define BIFPLR1_PCIE_VENDOR_SPECIFIC1__SCRATCH__SHIFT 0x0 |
|---|
| 18211 | #define BIFPLR1_PCIE_VENDOR_SPECIFIC1__SCRATCH_MASK 0xFFFFFFFFL |
|---|
| 18212 | //BIFPLR1_PCIE_VENDOR_SPECIFIC2 |
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| 18213 | #define BIFPLR1_PCIE_VENDOR_SPECIFIC2__SCRATCH__SHIFT 0x0 |
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| 18214 | #define BIFPLR1_PCIE_VENDOR_SPECIFIC2__SCRATCH_MASK 0xFFFFFFFFL |
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| 18215 | //BIFPLR1_PCIE_VC_ENH_CAP_LIST |
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| 18216 | #define BIFPLR1_PCIE_VC_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
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| 18217 | #define BIFPLR1_PCIE_VC_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
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| 18218 | #define BIFPLR1_PCIE_VC_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
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| 18219 | #define BIFPLR1_PCIE_VC_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 18220 | #define BIFPLR1_PCIE_VC_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 18221 | #define BIFPLR1_PCIE_VC_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 18222 | //BIFPLR1_PCIE_PORT_VC_CAP_REG1 |
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| 18223 | #define BIFPLR1_PCIE_PORT_VC_CAP_REG1__EXT_VC_COUNT__SHIFT 0x0 |
|---|
| 18224 | #define BIFPLR1_PCIE_PORT_VC_CAP_REG1__LOW_PRIORITY_EXT_VC_COUNT__SHIFT 0x4 |
|---|
| 18225 | #define BIFPLR1_PCIE_PORT_VC_CAP_REG1__REF_CLK__SHIFT 0x8 |
|---|
| 18226 | #define BIFPLR1_PCIE_PORT_VC_CAP_REG1__PORT_ARB_TABLE_ENTRY_SIZE__SHIFT 0xa |
|---|
| 18227 | #define BIFPLR1_PCIE_PORT_VC_CAP_REG1__EXT_VC_COUNT_MASK 0x00000007L |
|---|
| 18228 | #define BIFPLR1_PCIE_PORT_VC_CAP_REG1__LOW_PRIORITY_EXT_VC_COUNT_MASK 0x00000070L |
|---|
| 18229 | #define BIFPLR1_PCIE_PORT_VC_CAP_REG1__REF_CLK_MASK 0x00000300L |
|---|
| 18230 | #define BIFPLR1_PCIE_PORT_VC_CAP_REG1__PORT_ARB_TABLE_ENTRY_SIZE_MASK 0x00000C00L |
|---|
| 18231 | //BIFPLR1_PCIE_PORT_VC_CAP_REG2 |
|---|
| 18232 | #define BIFPLR1_PCIE_PORT_VC_CAP_REG2__VC_ARB_CAP__SHIFT 0x0 |
|---|
| 18233 | #define BIFPLR1_PCIE_PORT_VC_CAP_REG2__VC_ARB_TABLE_OFFSET__SHIFT 0x18 |
|---|
| 18234 | #define BIFPLR1_PCIE_PORT_VC_CAP_REG2__VC_ARB_CAP_MASK 0x000000FFL |
|---|
| 18235 | #define BIFPLR1_PCIE_PORT_VC_CAP_REG2__VC_ARB_TABLE_OFFSET_MASK 0xFF000000L |
|---|
| 18236 | //BIFPLR1_PCIE_PORT_VC_CNTL |
|---|
| 18237 | #define BIFPLR1_PCIE_PORT_VC_CNTL__LOAD_VC_ARB_TABLE__SHIFT 0x0 |
|---|
| 18238 | #define BIFPLR1_PCIE_PORT_VC_CNTL__VC_ARB_SELECT__SHIFT 0x1 |
|---|
| 18239 | #define BIFPLR1_PCIE_PORT_VC_CNTL__LOAD_VC_ARB_TABLE_MASK 0x0001L |
|---|
| 18240 | #define BIFPLR1_PCIE_PORT_VC_CNTL__VC_ARB_SELECT_MASK 0x000EL |
|---|
| 18241 | //BIFPLR1_PCIE_PORT_VC_STATUS |
|---|
| 18242 | #define BIFPLR1_PCIE_PORT_VC_STATUS__VC_ARB_TABLE_STATUS__SHIFT 0x0 |
|---|
| 18243 | #define BIFPLR1_PCIE_PORT_VC_STATUS__VC_ARB_TABLE_STATUS_MASK 0x0001L |
|---|
| 18244 | //BIFPLR1_PCIE_VC0_RESOURCE_CAP |
|---|
| 18245 | #define BIFPLR1_PCIE_VC0_RESOURCE_CAP__PORT_ARB_CAP__SHIFT 0x0 |
|---|
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|---|
| 18247 | #define BIFPLR1_PCIE_VC0_RESOURCE_CAP__MAX_TIME_SLOTS__SHIFT 0x10 |
|---|
| 18248 | #define BIFPLR1_PCIE_VC0_RESOURCE_CAP__PORT_ARB_TABLE_OFFSET__SHIFT 0x18 |
|---|
| 18249 | #define BIFPLR1_PCIE_VC0_RESOURCE_CAP__PORT_ARB_CAP_MASK 0x000000FFL |
|---|
| 18250 | #define BIFPLR1_PCIE_VC0_RESOURCE_CAP__REJECT_SNOOP_TRANS_MASK 0x00008000L |
|---|
| 18251 | #define BIFPLR1_PCIE_VC0_RESOURCE_CAP__MAX_TIME_SLOTS_MASK 0x007F0000L |
|---|
| 18252 | #define BIFPLR1_PCIE_VC0_RESOURCE_CAP__PORT_ARB_TABLE_OFFSET_MASK 0xFF000000L |
|---|
| 18253 | //BIFPLR1_PCIE_VC0_RESOURCE_CNTL |
|---|
| 18254 | #define BIFPLR1_PCIE_VC0_RESOURCE_CNTL__TC_VC_MAP_TC0__SHIFT 0x0 |
|---|
| 18255 | #define BIFPLR1_PCIE_VC0_RESOURCE_CNTL__TC_VC_MAP_TC1_7__SHIFT 0x1 |
|---|
| 18256 | #define BIFPLR1_PCIE_VC0_RESOURCE_CNTL__LOAD_PORT_ARB_TABLE__SHIFT 0x10 |
|---|
| 18257 | #define BIFPLR1_PCIE_VC0_RESOURCE_CNTL__PORT_ARB_SELECT__SHIFT 0x11 |
|---|
| 18258 | #define BIFPLR1_PCIE_VC0_RESOURCE_CNTL__VC_ID__SHIFT 0x18 |
|---|
| 18259 | #define BIFPLR1_PCIE_VC0_RESOURCE_CNTL__VC_ENABLE__SHIFT 0x1f |
|---|
| 18260 | #define BIFPLR1_PCIE_VC0_RESOURCE_CNTL__TC_VC_MAP_TC0_MASK 0x00000001L |
|---|
| 18261 | #define BIFPLR1_PCIE_VC0_RESOURCE_CNTL__TC_VC_MAP_TC1_7_MASK 0x000000FEL |
|---|
| 18262 | #define BIFPLR1_PCIE_VC0_RESOURCE_CNTL__LOAD_PORT_ARB_TABLE_MASK 0x00010000L |
|---|
| 18263 | #define BIFPLR1_PCIE_VC0_RESOURCE_CNTL__PORT_ARB_SELECT_MASK 0x000E0000L |
|---|
| 18264 | #define BIFPLR1_PCIE_VC0_RESOURCE_CNTL__VC_ID_MASK 0x07000000L |
|---|
| 18265 | #define BIFPLR1_PCIE_VC0_RESOURCE_CNTL__VC_ENABLE_MASK 0x80000000L |
|---|
| 18266 | //BIFPLR1_PCIE_VC0_RESOURCE_STATUS |
|---|
| 18267 | #define BIFPLR1_PCIE_VC0_RESOURCE_STATUS__PORT_ARB_TABLE_STATUS__SHIFT 0x0 |
|---|
| 18268 | #define BIFPLR1_PCIE_VC0_RESOURCE_STATUS__VC_NEGOTIATION_PENDING__SHIFT 0x1 |
|---|
| 18269 | #define BIFPLR1_PCIE_VC0_RESOURCE_STATUS__PORT_ARB_TABLE_STATUS_MASK 0x0001L |
|---|
| 18270 | #define BIFPLR1_PCIE_VC0_RESOURCE_STATUS__VC_NEGOTIATION_PENDING_MASK 0x0002L |
|---|
| 18271 | //BIFPLR1_PCIE_VC1_RESOURCE_CAP |
|---|
| 18272 | #define BIFPLR1_PCIE_VC1_RESOURCE_CAP__PORT_ARB_CAP__SHIFT 0x0 |
|---|
| 18273 | #define BIFPLR1_PCIE_VC1_RESOURCE_CAP__REJECT_SNOOP_TRANS__SHIFT 0xf |
|---|
| 18274 | #define BIFPLR1_PCIE_VC1_RESOURCE_CAP__MAX_TIME_SLOTS__SHIFT 0x10 |
|---|
| 18275 | #define BIFPLR1_PCIE_VC1_RESOURCE_CAP__PORT_ARB_TABLE_OFFSET__SHIFT 0x18 |
|---|
| 18276 | #define BIFPLR1_PCIE_VC1_RESOURCE_CAP__PORT_ARB_CAP_MASK 0x000000FFL |
|---|
| 18277 | #define BIFPLR1_PCIE_VC1_RESOURCE_CAP__REJECT_SNOOP_TRANS_MASK 0x00008000L |
|---|
| 18278 | #define BIFPLR1_PCIE_VC1_RESOURCE_CAP__MAX_TIME_SLOTS_MASK 0x007F0000L |
|---|
| 18279 | #define BIFPLR1_PCIE_VC1_RESOURCE_CAP__PORT_ARB_TABLE_OFFSET_MASK 0xFF000000L |
|---|
| 18280 | //BIFPLR1_PCIE_VC1_RESOURCE_CNTL |
|---|
| 18281 | #define BIFPLR1_PCIE_VC1_RESOURCE_CNTL__TC_VC_MAP_TC0__SHIFT 0x0 |
|---|
| 18282 | #define BIFPLR1_PCIE_VC1_RESOURCE_CNTL__TC_VC_MAP_TC1_7__SHIFT 0x1 |
|---|
| 18283 | #define BIFPLR1_PCIE_VC1_RESOURCE_CNTL__LOAD_PORT_ARB_TABLE__SHIFT 0x10 |
|---|
| 18284 | #define BIFPLR1_PCIE_VC1_RESOURCE_CNTL__PORT_ARB_SELECT__SHIFT 0x11 |
|---|
| 18285 | #define BIFPLR1_PCIE_VC1_RESOURCE_CNTL__VC_ID__SHIFT 0x18 |
|---|
| 18286 | #define BIFPLR1_PCIE_VC1_RESOURCE_CNTL__VC_ENABLE__SHIFT 0x1f |
|---|
| 18287 | #define BIFPLR1_PCIE_VC1_RESOURCE_CNTL__TC_VC_MAP_TC0_MASK 0x00000001L |
|---|
| 18288 | #define BIFPLR1_PCIE_VC1_RESOURCE_CNTL__TC_VC_MAP_TC1_7_MASK 0x000000FEL |
|---|
| 18289 | #define BIFPLR1_PCIE_VC1_RESOURCE_CNTL__LOAD_PORT_ARB_TABLE_MASK 0x00010000L |
|---|
| 18290 | #define BIFPLR1_PCIE_VC1_RESOURCE_CNTL__PORT_ARB_SELECT_MASK 0x000E0000L |
|---|
| 18291 | #define BIFPLR1_PCIE_VC1_RESOURCE_CNTL__VC_ID_MASK 0x07000000L |
|---|
| 18292 | #define BIFPLR1_PCIE_VC1_RESOURCE_CNTL__VC_ENABLE_MASK 0x80000000L |
|---|
| 18293 | //BIFPLR1_PCIE_VC1_RESOURCE_STATUS |
|---|
| 18294 | #define BIFPLR1_PCIE_VC1_RESOURCE_STATUS__PORT_ARB_TABLE_STATUS__SHIFT 0x0 |
|---|
| 18295 | #define BIFPLR1_PCIE_VC1_RESOURCE_STATUS__VC_NEGOTIATION_PENDING__SHIFT 0x1 |
|---|
| 18296 | #define BIFPLR1_PCIE_VC1_RESOURCE_STATUS__PORT_ARB_TABLE_STATUS_MASK 0x0001L |
|---|
| 18297 | #define BIFPLR1_PCIE_VC1_RESOURCE_STATUS__VC_NEGOTIATION_PENDING_MASK 0x0002L |
|---|
| 18298 | //BIFPLR1_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST |
|---|
| 18299 | #define BIFPLR1_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 18300 | #define BIFPLR1_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 18301 | #define BIFPLR1_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 18302 | #define BIFPLR1_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 18303 | #define BIFPLR1_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 18304 | #define BIFPLR1_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 18305 | //BIFPLR1_PCIE_DEV_SERIAL_NUM_DW1 |
|---|
| 18306 | #define BIFPLR1_PCIE_DEV_SERIAL_NUM_DW1__SERIAL_NUMBER_LO__SHIFT 0x0 |
|---|
| 18307 | #define BIFPLR1_PCIE_DEV_SERIAL_NUM_DW1__SERIAL_NUMBER_LO_MASK 0xFFFFFFFFL |
|---|
| 18308 | //BIFPLR1_PCIE_DEV_SERIAL_NUM_DW2 |
|---|
| 18309 | #define BIFPLR1_PCIE_DEV_SERIAL_NUM_DW2__SERIAL_NUMBER_HI__SHIFT 0x0 |
|---|
| 18310 | #define BIFPLR1_PCIE_DEV_SERIAL_NUM_DW2__SERIAL_NUMBER_HI_MASK 0xFFFFFFFFL |
|---|
| 18311 | //BIFPLR1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST |
|---|
| 18312 | #define BIFPLR1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 18313 | #define BIFPLR1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 18314 | #define BIFPLR1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 18315 | #define BIFPLR1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 18316 | #define BIFPLR1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 18317 | #define BIFPLR1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 18318 | //BIFPLR1_PCIE_UNCORR_ERR_STATUS |
|---|
| 18319 | #define BIFPLR1_PCIE_UNCORR_ERR_STATUS__DLP_ERR_STATUS__SHIFT 0x4 |
|---|
| 18320 | #define BIFPLR1_PCIE_UNCORR_ERR_STATUS__SURPDN_ERR_STATUS__SHIFT 0x5 |
|---|
| 18321 | #define BIFPLR1_PCIE_UNCORR_ERR_STATUS__PSN_ERR_STATUS__SHIFT 0xc |
|---|
| 18322 | #define BIFPLR1_PCIE_UNCORR_ERR_STATUS__FC_ERR_STATUS__SHIFT 0xd |
|---|
| 18323 | #define BIFPLR1_PCIE_UNCORR_ERR_STATUS__CPL_TIMEOUT_STATUS__SHIFT 0xe |
|---|
| 18324 | #define BIFPLR1_PCIE_UNCORR_ERR_STATUS__CPL_ABORT_ERR_STATUS__SHIFT 0xf |
|---|
| 18325 | #define BIFPLR1_PCIE_UNCORR_ERR_STATUS__UNEXP_CPL_STATUS__SHIFT 0x10 |
|---|
| 18326 | #define BIFPLR1_PCIE_UNCORR_ERR_STATUS__RCV_OVFL_STATUS__SHIFT 0x11 |
|---|
| 18327 | #define BIFPLR1_PCIE_UNCORR_ERR_STATUS__MAL_TLP_STATUS__SHIFT 0x12 |
|---|
| 18328 | #define BIFPLR1_PCIE_UNCORR_ERR_STATUS__ECRC_ERR_STATUS__SHIFT 0x13 |
|---|
| 18329 | #define BIFPLR1_PCIE_UNCORR_ERR_STATUS__UNSUPP_REQ_ERR_STATUS__SHIFT 0x14 |
|---|
| 18330 | #define BIFPLR1_PCIE_UNCORR_ERR_STATUS__ACS_VIOLATION_STATUS__SHIFT 0x15 |
|---|
| 18331 | #define BIFPLR1_PCIE_UNCORR_ERR_STATUS__UNCORR_INT_ERR_STATUS__SHIFT 0x16 |
|---|
| 18332 | #define BIFPLR1_PCIE_UNCORR_ERR_STATUS__MC_BLOCKED_TLP_STATUS__SHIFT 0x17 |
|---|
| 18333 | #define BIFPLR1_PCIE_UNCORR_ERR_STATUS__ATOMICOP_EGRESS_BLOCKED_STATUS__SHIFT 0x18 |
|---|
| 18334 | #define BIFPLR1_PCIE_UNCORR_ERR_STATUS__TLP_PREFIX_BLOCKED_ERR_STATUS__SHIFT 0x19 |
|---|
| 18335 | #define BIFPLR1_PCIE_UNCORR_ERR_STATUS__POISONED_TLP_EGRESS_BLOCKED_STATUS__SHIFT 0x1a |
|---|
| 18336 | #define BIFPLR1_PCIE_UNCORR_ERR_STATUS__DLP_ERR_STATUS_MASK 0x00000010L |
|---|
| 18337 | #define BIFPLR1_PCIE_UNCORR_ERR_STATUS__SURPDN_ERR_STATUS_MASK 0x00000020L |
|---|
| 18338 | #define BIFPLR1_PCIE_UNCORR_ERR_STATUS__PSN_ERR_STATUS_MASK 0x00001000L |
|---|
| 18339 | #define BIFPLR1_PCIE_UNCORR_ERR_STATUS__FC_ERR_STATUS_MASK 0x00002000L |
|---|
| 18340 | #define BIFPLR1_PCIE_UNCORR_ERR_STATUS__CPL_TIMEOUT_STATUS_MASK 0x00004000L |
|---|
| 18341 | #define BIFPLR1_PCIE_UNCORR_ERR_STATUS__CPL_ABORT_ERR_STATUS_MASK 0x00008000L |
|---|
| 18342 | #define BIFPLR1_PCIE_UNCORR_ERR_STATUS__UNEXP_CPL_STATUS_MASK 0x00010000L |
|---|
| 18343 | #define BIFPLR1_PCIE_UNCORR_ERR_STATUS__RCV_OVFL_STATUS_MASK 0x00020000L |
|---|
| 18344 | #define BIFPLR1_PCIE_UNCORR_ERR_STATUS__MAL_TLP_STATUS_MASK 0x00040000L |
|---|
| 18345 | #define BIFPLR1_PCIE_UNCORR_ERR_STATUS__ECRC_ERR_STATUS_MASK 0x00080000L |
|---|
| 18346 | #define BIFPLR1_PCIE_UNCORR_ERR_STATUS__UNSUPP_REQ_ERR_STATUS_MASK 0x00100000L |
|---|
| 18347 | #define BIFPLR1_PCIE_UNCORR_ERR_STATUS__ACS_VIOLATION_STATUS_MASK 0x00200000L |
|---|
| 18348 | #define BIFPLR1_PCIE_UNCORR_ERR_STATUS__UNCORR_INT_ERR_STATUS_MASK 0x00400000L |
|---|
| 18349 | #define BIFPLR1_PCIE_UNCORR_ERR_STATUS__MC_BLOCKED_TLP_STATUS_MASK 0x00800000L |
|---|
| 18350 | #define BIFPLR1_PCIE_UNCORR_ERR_STATUS__ATOMICOP_EGRESS_BLOCKED_STATUS_MASK 0x01000000L |
|---|
| 18351 | #define BIFPLR1_PCIE_UNCORR_ERR_STATUS__TLP_PREFIX_BLOCKED_ERR_STATUS_MASK 0x02000000L |
|---|
| 18352 | #define BIFPLR1_PCIE_UNCORR_ERR_STATUS__POISONED_TLP_EGRESS_BLOCKED_STATUS_MASK 0x04000000L |
|---|
| 18353 | //BIFPLR1_PCIE_UNCORR_ERR_MASK |
|---|
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| 18435 | #define BIFPLR1_PCIE_CORR_ERR_STATUS__REPLAY_NUM_ROLLOVER_STATUS_MASK 0x00000100L |
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|---|
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|---|
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|---|
| 18440 | //BIFPLR1_PCIE_CORR_ERR_MASK |
|---|
| 18441 | #define BIFPLR1_PCIE_CORR_ERR_MASK__RCV_ERR_MASK__SHIFT 0x0 |
|---|
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|---|
| 18443 | #define BIFPLR1_PCIE_CORR_ERR_MASK__BAD_DLLP_MASK__SHIFT 0x7 |
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|---|
| 18449 | #define BIFPLR1_PCIE_CORR_ERR_MASK__RCV_ERR_MASK_MASK 0x00000001L |
|---|
| 18450 | #define BIFPLR1_PCIE_CORR_ERR_MASK__BAD_TLP_MASK_MASK 0x00000040L |
|---|
| 18451 | #define BIFPLR1_PCIE_CORR_ERR_MASK__BAD_DLLP_MASK_MASK 0x00000080L |
|---|
| 18452 | #define BIFPLR1_PCIE_CORR_ERR_MASK__REPLAY_NUM_ROLLOVER_MASK_MASK 0x00000100L |
|---|
| 18453 | #define BIFPLR1_PCIE_CORR_ERR_MASK__REPLAY_TIMER_TIMEOUT_MASK_MASK 0x00001000L |
|---|
| 18454 | #define BIFPLR1_PCIE_CORR_ERR_MASK__ADVISORY_NONFATAL_ERR_MASK_MASK 0x00002000L |
|---|
| 18455 | #define BIFPLR1_PCIE_CORR_ERR_MASK__CORR_INT_ERR_MASK_MASK 0x00004000L |
|---|
| 18456 | #define BIFPLR1_PCIE_CORR_ERR_MASK__HDR_LOG_OVFL_MASK_MASK 0x00008000L |
|---|
| 18457 | //BIFPLR1_PCIE_ADV_ERR_CAP_CNTL |
|---|
| 18458 | #define BIFPLR1_PCIE_ADV_ERR_CAP_CNTL__FIRST_ERR_PTR__SHIFT 0x0 |
|---|
| 18459 | #define BIFPLR1_PCIE_ADV_ERR_CAP_CNTL__ECRC_GEN_CAP__SHIFT 0x5 |
|---|
| 18460 | #define BIFPLR1_PCIE_ADV_ERR_CAP_CNTL__ECRC_GEN_EN__SHIFT 0x6 |
|---|
| 18461 | #define BIFPLR1_PCIE_ADV_ERR_CAP_CNTL__ECRC_CHECK_CAP__SHIFT 0x7 |
|---|
| 18462 | #define BIFPLR1_PCIE_ADV_ERR_CAP_CNTL__ECRC_CHECK_EN__SHIFT 0x8 |
|---|
| 18463 | #define BIFPLR1_PCIE_ADV_ERR_CAP_CNTL__MULTI_HDR_RECD_CAP__SHIFT 0x9 |
|---|
| 18464 | #define BIFPLR1_PCIE_ADV_ERR_CAP_CNTL__MULTI_HDR_RECD_EN__SHIFT 0xa |
|---|
| 18465 | #define BIFPLR1_PCIE_ADV_ERR_CAP_CNTL__TLP_PREFIX_LOG_PRESENT__SHIFT 0xb |
|---|
| 18466 | #define BIFPLR1_PCIE_ADV_ERR_CAP_CNTL__COMPLETION_TIMEOUT_LOG_CAPABLE__SHIFT 0xc |
|---|
| 18467 | #define BIFPLR1_PCIE_ADV_ERR_CAP_CNTL__FIRST_ERR_PTR_MASK 0x0000001FL |
|---|
| 18468 | #define BIFPLR1_PCIE_ADV_ERR_CAP_CNTL__ECRC_GEN_CAP_MASK 0x00000020L |
|---|
| 18469 | #define BIFPLR1_PCIE_ADV_ERR_CAP_CNTL__ECRC_GEN_EN_MASK 0x00000040L |
|---|
| 18470 | #define BIFPLR1_PCIE_ADV_ERR_CAP_CNTL__ECRC_CHECK_CAP_MASK 0x00000080L |
|---|
| 18471 | #define BIFPLR1_PCIE_ADV_ERR_CAP_CNTL__ECRC_CHECK_EN_MASK 0x00000100L |
|---|
| 18472 | #define BIFPLR1_PCIE_ADV_ERR_CAP_CNTL__MULTI_HDR_RECD_CAP_MASK 0x00000200L |
|---|
| 18473 | #define BIFPLR1_PCIE_ADV_ERR_CAP_CNTL__MULTI_HDR_RECD_EN_MASK 0x00000400L |
|---|
| 18474 | #define BIFPLR1_PCIE_ADV_ERR_CAP_CNTL__TLP_PREFIX_LOG_PRESENT_MASK 0x00000800L |
|---|
| 18475 | #define BIFPLR1_PCIE_ADV_ERR_CAP_CNTL__COMPLETION_TIMEOUT_LOG_CAPABLE_MASK 0x00001000L |
|---|
| 18476 | //BIFPLR1_PCIE_HDR_LOG0 |
|---|
| 18477 | #define BIFPLR1_PCIE_HDR_LOG0__TLP_HDR__SHIFT 0x0 |
|---|
| 18478 | #define BIFPLR1_PCIE_HDR_LOG0__TLP_HDR_MASK 0xFFFFFFFFL |
|---|
| 18479 | //BIFPLR1_PCIE_HDR_LOG1 |
|---|
| 18480 | #define BIFPLR1_PCIE_HDR_LOG1__TLP_HDR__SHIFT 0x0 |
|---|
| 18481 | #define BIFPLR1_PCIE_HDR_LOG1__TLP_HDR_MASK 0xFFFFFFFFL |
|---|
| 18482 | //BIFPLR1_PCIE_HDR_LOG2 |
|---|
| 18483 | #define BIFPLR1_PCIE_HDR_LOG2__TLP_HDR__SHIFT 0x0 |
|---|
| 18484 | #define BIFPLR1_PCIE_HDR_LOG2__TLP_HDR_MASK 0xFFFFFFFFL |
|---|
| 18485 | //BIFPLR1_PCIE_HDR_LOG3 |
|---|
| 18486 | #define BIFPLR1_PCIE_HDR_LOG3__TLP_HDR__SHIFT 0x0 |
|---|
| 18487 | #define BIFPLR1_PCIE_HDR_LOG3__TLP_HDR_MASK 0xFFFFFFFFL |
|---|
| 18488 | //BIFPLR1_PCIE_ROOT_ERR_CMD |
|---|
| 18489 | #define BIFPLR1_PCIE_ROOT_ERR_CMD__CORR_ERR_REP_EN__SHIFT 0x0 |
|---|
| 18490 | #define BIFPLR1_PCIE_ROOT_ERR_CMD__NONFATAL_ERR_REP_EN__SHIFT 0x1 |
|---|
| 18491 | #define BIFPLR1_PCIE_ROOT_ERR_CMD__FATAL_ERR_REP_EN__SHIFT 0x2 |
|---|
| 18492 | #define BIFPLR1_PCIE_ROOT_ERR_CMD__CORR_ERR_REP_EN_MASK 0x00000001L |
|---|
| 18493 | #define BIFPLR1_PCIE_ROOT_ERR_CMD__NONFATAL_ERR_REP_EN_MASK 0x00000002L |
|---|
| 18494 | #define BIFPLR1_PCIE_ROOT_ERR_CMD__FATAL_ERR_REP_EN_MASK 0x00000004L |
|---|
| 18495 | //BIFPLR1_PCIE_ERR_SRC_ID |
|---|
| 18496 | #define BIFPLR1_PCIE_ERR_SRC_ID__ERR_CORR_SRC_ID__SHIFT 0x0 |
|---|
| 18497 | #define BIFPLR1_PCIE_ERR_SRC_ID__ERR_FATAL_NONFATAL_SRC_ID__SHIFT 0x10 |
|---|
| 18498 | #define BIFPLR1_PCIE_ERR_SRC_ID__ERR_CORR_SRC_ID_MASK 0x0000FFFFL |
|---|
| 18499 | #define BIFPLR1_PCIE_ERR_SRC_ID__ERR_FATAL_NONFATAL_SRC_ID_MASK 0xFFFF0000L |
|---|
| 18500 | //BIFPLR1_PCIE_TLP_PREFIX_LOG0 |
|---|
| 18501 | #define BIFPLR1_PCIE_TLP_PREFIX_LOG0__TLP_PREFIX__SHIFT 0x0 |
|---|
| 18502 | #define BIFPLR1_PCIE_TLP_PREFIX_LOG0__TLP_PREFIX_MASK 0xFFFFFFFFL |
|---|
| 18503 | //BIFPLR1_PCIE_TLP_PREFIX_LOG1 |
|---|
| 18504 | #define BIFPLR1_PCIE_TLP_PREFIX_LOG1__TLP_PREFIX__SHIFT 0x0 |
|---|
| 18505 | #define BIFPLR1_PCIE_TLP_PREFIX_LOG1__TLP_PREFIX_MASK 0xFFFFFFFFL |
|---|
| 18506 | //BIFPLR1_PCIE_TLP_PREFIX_LOG2 |
|---|
| 18507 | #define BIFPLR1_PCIE_TLP_PREFIX_LOG2__TLP_PREFIX__SHIFT 0x0 |
|---|
| 18508 | #define BIFPLR1_PCIE_TLP_PREFIX_LOG2__TLP_PREFIX_MASK 0xFFFFFFFFL |
|---|
| 18509 | //BIFPLR1_PCIE_TLP_PREFIX_LOG3 |
|---|
| 18510 | #define BIFPLR1_PCIE_TLP_PREFIX_LOG3__TLP_PREFIX__SHIFT 0x0 |
|---|
| 18511 | #define BIFPLR1_PCIE_TLP_PREFIX_LOG3__TLP_PREFIX_MASK 0xFFFFFFFFL |
|---|
| 18512 | //BIFPLR1_PCIE_SECONDARY_ENH_CAP_LIST |
|---|
| 18513 | #define BIFPLR1_PCIE_SECONDARY_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 18514 | #define BIFPLR1_PCIE_SECONDARY_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 18515 | #define BIFPLR1_PCIE_SECONDARY_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 18516 | #define BIFPLR1_PCIE_SECONDARY_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 18517 | #define BIFPLR1_PCIE_SECONDARY_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 18518 | #define BIFPLR1_PCIE_SECONDARY_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 18519 | //BIFPLR1_PCIE_LANE_ERROR_STATUS |
|---|
| 18520 | #define BIFPLR1_PCIE_LANE_ERROR_STATUS__LANE_ERROR_STATUS_BITS__SHIFT 0x0 |
|---|
| 18521 | #define BIFPLR1_PCIE_LANE_ERROR_STATUS__LANE_ERROR_STATUS_BITS_MASK 0x0000FFFFL |
|---|
| 18522 | //BIFPLR1_PCIE_LANE_0_EQUALIZATION_CNTL |
|---|
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| 18647 | #define BIFPLR1_PCIE_LANE_13_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT_MASK 0x7000L |
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| 18649 | #define BIFPLR1_PCIE_LANE_14_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET__SHIFT 0x0 |
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| 18650 | #define BIFPLR1_PCIE_LANE_14_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT__SHIFT 0x4 |
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| 18651 | #define BIFPLR1_PCIE_LANE_14_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET__SHIFT 0x8 |
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| 18652 | #define BIFPLR1_PCIE_LANE_14_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT__SHIFT 0xc |
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| 18653 | #define BIFPLR1_PCIE_LANE_14_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET_MASK 0x000FL |
|---|
| 18654 | #define BIFPLR1_PCIE_LANE_14_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT_MASK 0x0070L |
|---|
| 18655 | #define BIFPLR1_PCIE_LANE_14_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET_MASK 0x0F00L |
|---|
| 18656 | #define BIFPLR1_PCIE_LANE_14_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT_MASK 0x7000L |
|---|
| 18657 | //BIFPLR1_PCIE_LANE_15_EQUALIZATION_CNTL |
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| 18658 | #define BIFPLR1_PCIE_LANE_15_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET__SHIFT 0x0 |
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| 18659 | #define BIFPLR1_PCIE_LANE_15_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT__SHIFT 0x4 |
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| 18660 | #define BIFPLR1_PCIE_LANE_15_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET__SHIFT 0x8 |
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| 18661 | #define BIFPLR1_PCIE_LANE_15_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT__SHIFT 0xc |
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| 18662 | #define BIFPLR1_PCIE_LANE_15_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET_MASK 0x000FL |
|---|
| 18663 | #define BIFPLR1_PCIE_LANE_15_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT_MASK 0x0070L |
|---|
| 18664 | #define BIFPLR1_PCIE_LANE_15_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET_MASK 0x0F00L |
|---|
| 18665 | #define BIFPLR1_PCIE_LANE_15_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT_MASK 0x7000L |
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| 18666 | //BIFPLR1_PCIE_ACS_ENH_CAP_LIST |
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| 18672 | #define BIFPLR1_PCIE_ACS_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
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| 18673 | //BIFPLR1_PCIE_MC_ENH_CAP_LIST |
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| 18674 | #define BIFPLR1_PCIE_MC_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
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| 18675 | #define BIFPLR1_PCIE_MC_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
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| 18676 | #define BIFPLR1_PCIE_MC_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 18677 | #define BIFPLR1_PCIE_MC_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 18678 | #define BIFPLR1_PCIE_MC_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
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| 18679 | #define BIFPLR1_PCIE_MC_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
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| 18680 | //BIFPLR1_PCIE_MC_CAP |
|---|
| 18681 | #define BIFPLR1_PCIE_MC_CAP__MC_MAX_GROUP__SHIFT 0x0 |
|---|
| 18682 | #define BIFPLR1_PCIE_MC_CAP__MC_WIN_SIZE_REQ__SHIFT 0x8 |
|---|
| 18683 | #define BIFPLR1_PCIE_MC_CAP__MC_ECRC_REGEN_SUPP__SHIFT 0xf |
|---|
| 18684 | #define BIFPLR1_PCIE_MC_CAP__MC_MAX_GROUP_MASK 0x003FL |
|---|
| 18685 | #define BIFPLR1_PCIE_MC_CAP__MC_WIN_SIZE_REQ_MASK 0x3F00L |
|---|
| 18686 | #define BIFPLR1_PCIE_MC_CAP__MC_ECRC_REGEN_SUPP_MASK 0x8000L |
|---|
| 18687 | //BIFPLR1_PCIE_MC_CNTL |
|---|
| 18688 | #define BIFPLR1_PCIE_MC_CNTL__MC_NUM_GROUP__SHIFT 0x0 |
|---|
| 18689 | #define BIFPLR1_PCIE_MC_CNTL__MC_ENABLE__SHIFT 0xf |
|---|
| 18690 | #define BIFPLR1_PCIE_MC_CNTL__MC_NUM_GROUP_MASK 0x003FL |
|---|
| 18691 | #define BIFPLR1_PCIE_MC_CNTL__MC_ENABLE_MASK 0x8000L |
|---|
| 18692 | //BIFPLR1_PCIE_MC_ADDR0 |
|---|
| 18693 | #define BIFPLR1_PCIE_MC_ADDR0__MC_INDEX_POS__SHIFT 0x0 |
|---|
| 18694 | #define BIFPLR1_PCIE_MC_ADDR0__MC_BASE_ADDR_0__SHIFT 0xc |
|---|
| 18695 | #define BIFPLR1_PCIE_MC_ADDR0__MC_INDEX_POS_MASK 0x0000003FL |
|---|
| 18696 | #define BIFPLR1_PCIE_MC_ADDR0__MC_BASE_ADDR_0_MASK 0xFFFFF000L |
|---|
| 18697 | //BIFPLR1_PCIE_MC_ADDR1 |
|---|
| 18698 | #define BIFPLR1_PCIE_MC_ADDR1__MC_BASE_ADDR_1__SHIFT 0x0 |
|---|
| 18699 | #define BIFPLR1_PCIE_MC_ADDR1__MC_BASE_ADDR_1_MASK 0xFFFFFFFFL |
|---|
| 18700 | //BIFPLR1_PCIE_MC_RCV0 |
|---|
| 18701 | #define BIFPLR1_PCIE_MC_RCV0__MC_RECEIVE_0__SHIFT 0x0 |
|---|
| 18702 | #define BIFPLR1_PCIE_MC_RCV0__MC_RECEIVE_0_MASK 0xFFFFFFFFL |
|---|
| 18703 | //BIFPLR1_PCIE_MC_RCV1 |
|---|
| 18704 | #define BIFPLR1_PCIE_MC_RCV1__MC_RECEIVE_1__SHIFT 0x0 |
|---|
| 18705 | #define BIFPLR1_PCIE_MC_RCV1__MC_RECEIVE_1_MASK 0xFFFFFFFFL |
|---|
| 18706 | //BIFPLR1_PCIE_MC_BLOCK_ALL0 |
|---|
| 18707 | #define BIFPLR1_PCIE_MC_BLOCK_ALL0__MC_BLOCK_ALL_0__SHIFT 0x0 |
|---|
| 18708 | #define BIFPLR1_PCIE_MC_BLOCK_ALL0__MC_BLOCK_ALL_0_MASK 0xFFFFFFFFL |
|---|
| 18709 | //BIFPLR1_PCIE_MC_BLOCK_ALL1 |
|---|
| 18710 | #define BIFPLR1_PCIE_MC_BLOCK_ALL1__MC_BLOCK_ALL_1__SHIFT 0x0 |
|---|
| 18711 | #define BIFPLR1_PCIE_MC_BLOCK_ALL1__MC_BLOCK_ALL_1_MASK 0xFFFFFFFFL |
|---|
| 18712 | //BIFPLR1_PCIE_MC_BLOCK_UNTRANSLATED_0 |
|---|
| 18713 | #define BIFPLR1_PCIE_MC_BLOCK_UNTRANSLATED_0__MC_BLOCK_UNTRANSLATED_0__SHIFT 0x0 |
|---|
| 18714 | #define BIFPLR1_PCIE_MC_BLOCK_UNTRANSLATED_0__MC_BLOCK_UNTRANSLATED_0_MASK 0xFFFFFFFFL |
|---|
| 18715 | //BIFPLR1_PCIE_MC_BLOCK_UNTRANSLATED_1 |
|---|
| 18716 | #define BIFPLR1_PCIE_MC_BLOCK_UNTRANSLATED_1__MC_BLOCK_UNTRANSLATED_1__SHIFT 0x0 |
|---|
| 18717 | #define BIFPLR1_PCIE_MC_BLOCK_UNTRANSLATED_1__MC_BLOCK_UNTRANSLATED_1_MASK 0xFFFFFFFFL |
|---|
| 18718 | //BIFPLR1_PCIE_MC_OVERLAY_BAR0 |
|---|
| 18719 | #define BIFPLR1_PCIE_MC_OVERLAY_BAR0__MC_OVERLAY_SIZE__SHIFT 0x0 |
|---|
| 18720 | #define BIFPLR1_PCIE_MC_OVERLAY_BAR0__MC_OVERLAY_BAR_0__SHIFT 0x6 |
|---|
| 18721 | #define BIFPLR1_PCIE_MC_OVERLAY_BAR0__MC_OVERLAY_SIZE_MASK 0x0000003FL |
|---|
| 18722 | #define BIFPLR1_PCIE_MC_OVERLAY_BAR0__MC_OVERLAY_BAR_0_MASK 0xFFFFFFC0L |
|---|
| 18723 | //BIFPLR1_PCIE_MC_OVERLAY_BAR1 |
|---|
| 18724 | #define BIFPLR1_PCIE_MC_OVERLAY_BAR1__MC_OVERLAY_BAR_1__SHIFT 0x0 |
|---|
| 18725 | #define BIFPLR1_PCIE_MC_OVERLAY_BAR1__MC_OVERLAY_BAR_1_MASK 0xFFFFFFFFL |
|---|
| 18726 | //BIFPLR1_PCIE_LTR_ENH_CAP_LIST |
|---|
| 18727 | #define BIFPLR1_PCIE_LTR_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 18728 | #define BIFPLR1_PCIE_LTR_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 18729 | #define BIFPLR1_PCIE_LTR_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 18730 | #define BIFPLR1_PCIE_LTR_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 18731 | #define BIFPLR1_PCIE_LTR_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 18732 | #define BIFPLR1_PCIE_LTR_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 18733 | //BIFPLR1_PCIE_LTR_CAP |
|---|
| 18734 | #define BIFPLR1_PCIE_LTR_CAP__LTR_MAX_S_LATENCY_VALUE__SHIFT 0x0 |
|---|
| 18735 | #define BIFPLR1_PCIE_LTR_CAP__LTR_MAX_S_LATENCY_SCALE__SHIFT 0xa |
|---|
| 18736 | #define BIFPLR1_PCIE_LTR_CAP__LTR_MAX_NS_LATENCY_VALUE__SHIFT 0x10 |
|---|
| 18737 | #define BIFPLR1_PCIE_LTR_CAP__LTR_MAX_NS_LATENCY_SCALE__SHIFT 0x1a |
|---|
| 18738 | #define BIFPLR1_PCIE_LTR_CAP__LTR_MAX_S_LATENCY_VALUE_MASK 0x000003FFL |
|---|
| 18739 | #define BIFPLR1_PCIE_LTR_CAP__LTR_MAX_S_LATENCY_SCALE_MASK 0x00001C00L |
|---|
| 18740 | #define BIFPLR1_PCIE_LTR_CAP__LTR_MAX_NS_LATENCY_VALUE_MASK 0x03FF0000L |
|---|
| 18741 | #define BIFPLR1_PCIE_LTR_CAP__LTR_MAX_NS_LATENCY_SCALE_MASK 0x1C000000L |
|---|
| 18742 | //BIFPLR1_PCIE_ARI_ENH_CAP_LIST |
|---|
| 18743 | #define BIFPLR1_PCIE_ARI_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 18744 | #define BIFPLR1_PCIE_ARI_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 18745 | #define BIFPLR1_PCIE_ARI_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 18746 | #define BIFPLR1_PCIE_ARI_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 18747 | #define BIFPLR1_PCIE_ARI_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 18748 | #define BIFPLR1_PCIE_ARI_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 18749 | //BIFPLR1_PCIE_ARI_CAP |
|---|
| 18750 | #define BIFPLR1_PCIE_ARI_CAP__ARI_MFVC_FUNC_GROUPS_CAP__SHIFT 0x0 |
|---|
| 18751 | #define BIFPLR1_PCIE_ARI_CAP__ARI_ACS_FUNC_GROUPS_CAP__SHIFT 0x1 |
|---|
| 18752 | #define BIFPLR1_PCIE_ARI_CAP__ARI_NEXT_FUNC_NUM__SHIFT 0x8 |
|---|
| 18753 | #define BIFPLR1_PCIE_ARI_CAP__ARI_MFVC_FUNC_GROUPS_CAP_MASK 0x0001L |
|---|
| 18754 | #define BIFPLR1_PCIE_ARI_CAP__ARI_ACS_FUNC_GROUPS_CAP_MASK 0x0002L |
|---|
| 18755 | #define BIFPLR1_PCIE_ARI_CAP__ARI_NEXT_FUNC_NUM_MASK 0xFF00L |
|---|
| 18756 | //BIFPLR1_PCIE_ARI_CNTL |
|---|
| 18757 | #define BIFPLR1_PCIE_ARI_CNTL__ARI_MFVC_FUNC_GROUPS_EN__SHIFT 0x0 |
|---|
| 18758 | #define BIFPLR1_PCIE_ARI_CNTL__ARI_ACS_FUNC_GROUPS_EN__SHIFT 0x1 |
|---|
| 18759 | #define BIFPLR1_PCIE_ARI_CNTL__ARI_FUNCTION_GROUP__SHIFT 0x4 |
|---|
| 18760 | #define BIFPLR1_PCIE_ARI_CNTL__ARI_MFVC_FUNC_GROUPS_EN_MASK 0x0001L |
|---|
| 18761 | #define BIFPLR1_PCIE_ARI_CNTL__ARI_ACS_FUNC_GROUPS_EN_MASK 0x0002L |
|---|
| 18762 | #define BIFPLR1_PCIE_ARI_CNTL__ARI_FUNCTION_GROUP_MASK 0x0070L |
|---|
| 18763 | //BIFPLR1_PCIE_DPC_ENH_CAP_LIST |
|---|
| 18764 | #define BIFPLR1_PCIE_DPC_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 18765 | #define BIFPLR1_PCIE_DPC_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 18766 | #define BIFPLR1_PCIE_DPC_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 18767 | #define BIFPLR1_PCIE_DPC_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 18768 | #define BIFPLR1_PCIE_DPC_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 18769 | #define BIFPLR1_PCIE_DPC_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 18770 | //BIFPLR1_PCIE_DPC_CAP_LIST |
|---|
| 18771 | #define BIFPLR1_PCIE_DPC_CAP_LIST__DPC_INTR_MSG_NUM__SHIFT 0x0 |
|---|
| 18772 | #define BIFPLR1_PCIE_DPC_CAP_LIST__RP_EXTENSIONS_FOR_DPC__SHIFT 0x5 |
|---|
| 18773 | #define BIFPLR1_PCIE_DPC_CAP_LIST__POISONED_TLP_EGRESS_BLOCKING_SUPPORTED__SHIFT 0x6 |
|---|
| 18774 | #define BIFPLR1_PCIE_DPC_CAP_LIST__DPC_SOFTWARE_TRIGGERING_SUPPORTED__SHIFT 0x7 |
|---|
| 18775 | #define BIFPLR1_PCIE_DPC_CAP_LIST__RP_PIO_LOG_SIZE__SHIFT 0x8 |
|---|
| 18776 | #define BIFPLR1_PCIE_DPC_CAP_LIST__DL_ACTIVE_ERR_COR_SIGNALING_SUPPORTED__SHIFT 0xc |
|---|
| 18777 | #define BIFPLR1_PCIE_DPC_CAP_LIST__DPC_INTR_MSG_NUM_MASK 0x001FL |
|---|
| 18778 | #define BIFPLR1_PCIE_DPC_CAP_LIST__RP_EXTENSIONS_FOR_DPC_MASK 0x0020L |
|---|
| 18779 | #define BIFPLR1_PCIE_DPC_CAP_LIST__POISONED_TLP_EGRESS_BLOCKING_SUPPORTED_MASK 0x0040L |
|---|
| 18780 | #define BIFPLR1_PCIE_DPC_CAP_LIST__DPC_SOFTWARE_TRIGGERING_SUPPORTED_MASK 0x0080L |
|---|
| 18781 | #define BIFPLR1_PCIE_DPC_CAP_LIST__RP_PIO_LOG_SIZE_MASK 0x0F00L |
|---|
| 18782 | #define BIFPLR1_PCIE_DPC_CAP_LIST__DL_ACTIVE_ERR_COR_SIGNALING_SUPPORTED_MASK 0x1000L |
|---|
| 18783 | //BIFPLR1_PCIE_DPC_STATUS |
|---|
| 18784 | #define BIFPLR1_PCIE_DPC_STATUS__DPC_TRIGGER_STATUS__SHIFT 0x0 |
|---|
| 18785 | #define BIFPLR1_PCIE_DPC_STATUS__DPC_TRIGGER_REASON__SHIFT 0x1 |
|---|
| 18786 | #define BIFPLR1_PCIE_DPC_STATUS__DPC_INTERRUPT_STATUS__SHIFT 0x3 |
|---|
| 18787 | #define BIFPLR1_PCIE_DPC_STATUS__DPC_RP_BUSY__SHIFT 0x4 |
|---|
| 18788 | #define BIFPLR1_PCIE_DPC_STATUS__DPC_TRIGGER_REASON_EXTENSION__SHIFT 0x5 |
|---|
| 18789 | #define BIFPLR1_PCIE_DPC_STATUS__RP_PIO_FIRST_ERROR_POINTER__SHIFT 0x8 |
|---|
| 18790 | #define BIFPLR1_PCIE_DPC_STATUS__DPC_TRIGGER_STATUS_MASK 0x0001L |
|---|
| 18791 | #define BIFPLR1_PCIE_DPC_STATUS__DPC_TRIGGER_REASON_MASK 0x0006L |
|---|
| 18792 | #define BIFPLR1_PCIE_DPC_STATUS__DPC_INTERRUPT_STATUS_MASK 0x0008L |
|---|
| 18793 | #define BIFPLR1_PCIE_DPC_STATUS__DPC_RP_BUSY_MASK 0x0010L |
|---|
| 18794 | #define BIFPLR1_PCIE_DPC_STATUS__DPC_TRIGGER_REASON_EXTENSION_MASK 0x0060L |
|---|
| 18795 | #define BIFPLR1_PCIE_DPC_STATUS__RP_PIO_FIRST_ERROR_POINTER_MASK 0x1F00L |
|---|
| 18796 | //BIFPLR1_PCIE_DPC_ERROR_SOURCE_ID |
|---|
| 18797 | #define BIFPLR1_PCIE_DPC_ERROR_SOURCE_ID__DPC_ERROR_SOURCE_ID__SHIFT 0x0 |
|---|
| 18798 | #define BIFPLR1_PCIE_DPC_ERROR_SOURCE_ID__DPC_ERROR_SOURCE_ID_MASK 0xFFFFL |
|---|
| 18799 | //BIFPLR1_PCIE_RP_PIO_STATUS |
|---|
| 18800 | #define BIFPLR1_PCIE_RP_PIO_STATUS__CFG_UR_CPL__SHIFT 0x0 |
|---|
| 18801 | #define BIFPLR1_PCIE_RP_PIO_STATUS__CFG_CA_CPL__SHIFT 0x1 |
|---|
| 18802 | #define BIFPLR1_PCIE_RP_PIO_STATUS__CFG_CTO__SHIFT 0x2 |
|---|
| 18803 | #define BIFPLR1_PCIE_RP_PIO_STATUS__IO_UR_CPL__SHIFT 0x8 |
|---|
| 18804 | #define BIFPLR1_PCIE_RP_PIO_STATUS__IO_CA_CPL__SHIFT 0x9 |
|---|
| 18805 | #define BIFPLR1_PCIE_RP_PIO_STATUS__IO_CTO__SHIFT 0xa |
|---|
| 18806 | #define BIFPLR1_PCIE_RP_PIO_STATUS__MEM_UR_CPL__SHIFT 0x10 |
|---|
| 18807 | #define BIFPLR1_PCIE_RP_PIO_STATUS__MEM_CA_CPL__SHIFT 0x11 |
|---|
| 18808 | #define BIFPLR1_PCIE_RP_PIO_STATUS__MEM_CTO__SHIFT 0x12 |
|---|
| 18809 | #define BIFPLR1_PCIE_RP_PIO_STATUS__CFG_UR_CPL_MASK 0x00000001L |
|---|
| 18810 | #define BIFPLR1_PCIE_RP_PIO_STATUS__CFG_CA_CPL_MASK 0x00000002L |
|---|
| 18811 | #define BIFPLR1_PCIE_RP_PIO_STATUS__CFG_CTO_MASK 0x00000004L |
|---|
| 18812 | #define BIFPLR1_PCIE_RP_PIO_STATUS__IO_UR_CPL_MASK 0x00000100L |
|---|
| 18813 | #define BIFPLR1_PCIE_RP_PIO_STATUS__IO_CA_CPL_MASK 0x00000200L |
|---|
| 18814 | #define BIFPLR1_PCIE_RP_PIO_STATUS__IO_CTO_MASK 0x00000400L |
|---|
| 18815 | #define BIFPLR1_PCIE_RP_PIO_STATUS__MEM_UR_CPL_MASK 0x00010000L |
|---|
| 18816 | #define BIFPLR1_PCIE_RP_PIO_STATUS__MEM_CA_CPL_MASK 0x00020000L |
|---|
| 18817 | #define BIFPLR1_PCIE_RP_PIO_STATUS__MEM_CTO_MASK 0x00040000L |
|---|
| 18818 | //BIFPLR1_PCIE_RP_PIO_MASK |
|---|
| 18819 | #define BIFPLR1_PCIE_RP_PIO_MASK__CFG_UR_CPL__SHIFT 0x0 |
|---|
| 18820 | #define BIFPLR1_PCIE_RP_PIO_MASK__CFG_CA_CPL__SHIFT 0x1 |
|---|
| 18821 | #define BIFPLR1_PCIE_RP_PIO_MASK__CFG_CTO__SHIFT 0x2 |
|---|
| 18822 | #define BIFPLR1_PCIE_RP_PIO_MASK__IO_UR_CPL__SHIFT 0x8 |
|---|
| 18823 | #define BIFPLR1_PCIE_RP_PIO_MASK__IO_CA_CPL__SHIFT 0x9 |
|---|
| 18824 | #define BIFPLR1_PCIE_RP_PIO_MASK__IO_CTO__SHIFT 0xa |
|---|
| 18825 | #define BIFPLR1_PCIE_RP_PIO_MASK__MEM_UR_CPL__SHIFT 0x10 |
|---|
| 18826 | #define BIFPLR1_PCIE_RP_PIO_MASK__MEM_CA_CPL__SHIFT 0x11 |
|---|
| 18827 | #define BIFPLR1_PCIE_RP_PIO_MASK__MEM_CTO__SHIFT 0x12 |
|---|
| 18828 | #define BIFPLR1_PCIE_RP_PIO_MASK__CFG_UR_CPL_MASK 0x00000001L |
|---|
| 18829 | #define BIFPLR1_PCIE_RP_PIO_MASK__CFG_CA_CPL_MASK 0x00000002L |
|---|
| 18830 | #define BIFPLR1_PCIE_RP_PIO_MASK__CFG_CTO_MASK 0x00000004L |
|---|
| 18831 | #define BIFPLR1_PCIE_RP_PIO_MASK__IO_UR_CPL_MASK 0x00000100L |
|---|
| 18832 | #define BIFPLR1_PCIE_RP_PIO_MASK__IO_CA_CPL_MASK 0x00000200L |
|---|
| 18833 | #define BIFPLR1_PCIE_RP_PIO_MASK__IO_CTO_MASK 0x00000400L |
|---|
| 18834 | #define BIFPLR1_PCIE_RP_PIO_MASK__MEM_UR_CPL_MASK 0x00010000L |
|---|
| 18835 | #define BIFPLR1_PCIE_RP_PIO_MASK__MEM_CA_CPL_MASK 0x00020000L |
|---|
| 18836 | #define BIFPLR1_PCIE_RP_PIO_MASK__MEM_CTO_MASK 0x00040000L |
|---|
| 18837 | //BIFPLR1_PCIE_RP_PIO_SEVERITY |
|---|
| 18838 | #define BIFPLR1_PCIE_RP_PIO_SEVERITY__CFG_UR_CPL__SHIFT 0x0 |
|---|
| 18839 | #define BIFPLR1_PCIE_RP_PIO_SEVERITY__CFG_CA_CPL__SHIFT 0x1 |
|---|
| 18840 | #define BIFPLR1_PCIE_RP_PIO_SEVERITY__CFG_CTO__SHIFT 0x2 |
|---|
| 18841 | #define BIFPLR1_PCIE_RP_PIO_SEVERITY__IO_UR_CPL__SHIFT 0x8 |
|---|
| 18842 | #define BIFPLR1_PCIE_RP_PIO_SEVERITY__IO_CA_CPL__SHIFT 0x9 |
|---|
| 18843 | #define BIFPLR1_PCIE_RP_PIO_SEVERITY__IO_CTO__SHIFT 0xa |
|---|
| 18844 | #define BIFPLR1_PCIE_RP_PIO_SEVERITY__MEM_UR_CPL__SHIFT 0x10 |
|---|
| 18845 | #define BIFPLR1_PCIE_RP_PIO_SEVERITY__MEM_CA_CPL__SHIFT 0x11 |
|---|
| 18846 | #define BIFPLR1_PCIE_RP_PIO_SEVERITY__MEM_CTO__SHIFT 0x12 |
|---|
| 18847 | #define BIFPLR1_PCIE_RP_PIO_SEVERITY__CFG_UR_CPL_MASK 0x00000001L |
|---|
| 18848 | #define BIFPLR1_PCIE_RP_PIO_SEVERITY__CFG_CA_CPL_MASK 0x00000002L |
|---|
| 18849 | #define BIFPLR1_PCIE_RP_PIO_SEVERITY__CFG_CTO_MASK 0x00000004L |
|---|
| 18850 | #define BIFPLR1_PCIE_RP_PIO_SEVERITY__IO_UR_CPL_MASK 0x00000100L |
|---|
| 18851 | #define BIFPLR1_PCIE_RP_PIO_SEVERITY__IO_CA_CPL_MASK 0x00000200L |
|---|
| 18852 | #define BIFPLR1_PCIE_RP_PIO_SEVERITY__IO_CTO_MASK 0x00000400L |
|---|
| 18853 | #define BIFPLR1_PCIE_RP_PIO_SEVERITY__MEM_UR_CPL_MASK 0x00010000L |
|---|
| 18854 | #define BIFPLR1_PCIE_RP_PIO_SEVERITY__MEM_CA_CPL_MASK 0x00020000L |
|---|
| 18855 | #define BIFPLR1_PCIE_RP_PIO_SEVERITY__MEM_CTO_MASK 0x00040000L |
|---|
| 18856 | //BIFPLR1_PCIE_RP_PIO_SYSERROR |
|---|
| 18857 | #define BIFPLR1_PCIE_RP_PIO_SYSERROR__CFG_UR_CPL__SHIFT 0x0 |
|---|
| 18858 | #define BIFPLR1_PCIE_RP_PIO_SYSERROR__CFG_CA_CPL__SHIFT 0x1 |
|---|
| 18859 | #define BIFPLR1_PCIE_RP_PIO_SYSERROR__CFG_CTO__SHIFT 0x2 |
|---|
| 18860 | #define BIFPLR1_PCIE_RP_PIO_SYSERROR__IO_UR_CPL__SHIFT 0x8 |
|---|
| 18861 | #define BIFPLR1_PCIE_RP_PIO_SYSERROR__IO_CA_CPL__SHIFT 0x9 |
|---|
| 18862 | #define BIFPLR1_PCIE_RP_PIO_SYSERROR__IO_CTO__SHIFT 0xa |
|---|
| 18863 | #define BIFPLR1_PCIE_RP_PIO_SYSERROR__MEM_UR_CPL__SHIFT 0x10 |
|---|
| 18864 | #define BIFPLR1_PCIE_RP_PIO_SYSERROR__MEM_CA_CPL__SHIFT 0x11 |
|---|
| 18865 | #define BIFPLR1_PCIE_RP_PIO_SYSERROR__MEM_CTO__SHIFT 0x12 |
|---|
| 18866 | #define BIFPLR1_PCIE_RP_PIO_SYSERROR__CFG_UR_CPL_MASK 0x00000001L |
|---|
| 18867 | #define BIFPLR1_PCIE_RP_PIO_SYSERROR__CFG_CA_CPL_MASK 0x00000002L |
|---|
| 18868 | #define BIFPLR1_PCIE_RP_PIO_SYSERROR__CFG_CTO_MASK 0x00000004L |
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| 18869 | #define BIFPLR1_PCIE_RP_PIO_SYSERROR__IO_UR_CPL_MASK 0x00000100L |
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| 18870 | #define BIFPLR1_PCIE_RP_PIO_SYSERROR__IO_CA_CPL_MASK 0x00000200L |
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| 18871 | #define BIFPLR1_PCIE_RP_PIO_SYSERROR__IO_CTO_MASK 0x00000400L |
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| 18872 | #define BIFPLR1_PCIE_RP_PIO_SYSERROR__MEM_UR_CPL_MASK 0x00010000L |
|---|
| 18873 | #define BIFPLR1_PCIE_RP_PIO_SYSERROR__MEM_CA_CPL_MASK 0x00020000L |
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| 18874 | #define BIFPLR1_PCIE_RP_PIO_SYSERROR__MEM_CTO_MASK 0x00040000L |
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| 18875 | //BIFPLR1_PCIE_RP_PIO_EXCEPTION |
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| 18882 | #define BIFPLR1_PCIE_RP_PIO_EXCEPTION__MEM_UR_CPL__SHIFT 0x10 |
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| 18883 | #define BIFPLR1_PCIE_RP_PIO_EXCEPTION__MEM_CA_CPL__SHIFT 0x11 |
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| 18884 | #define BIFPLR1_PCIE_RP_PIO_EXCEPTION__MEM_CTO__SHIFT 0x12 |
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| 18886 | #define BIFPLR1_PCIE_RP_PIO_EXCEPTION__CFG_CA_CPL_MASK 0x00000002L |
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| 18888 | #define BIFPLR1_PCIE_RP_PIO_EXCEPTION__IO_UR_CPL_MASK 0x00000100L |
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| 18889 | #define BIFPLR1_PCIE_RP_PIO_EXCEPTION__IO_CA_CPL_MASK 0x00000200L |
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| 18890 | #define BIFPLR1_PCIE_RP_PIO_EXCEPTION__IO_CTO_MASK 0x00000400L |
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| 18891 | #define BIFPLR1_PCIE_RP_PIO_EXCEPTION__MEM_UR_CPL_MASK 0x00010000L |
|---|
| 18892 | #define BIFPLR1_PCIE_RP_PIO_EXCEPTION__MEM_CA_CPL_MASK 0x00020000L |
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| 18893 | #define BIFPLR1_PCIE_RP_PIO_EXCEPTION__MEM_CTO_MASK 0x00040000L |
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| 18894 | //BIFPLR1_PCIE_RP_PIO_HDR_LOG0 |
|---|
| 18895 | #define BIFPLR1_PCIE_RP_PIO_HDR_LOG0__TLP_HDR__SHIFT 0x0 |
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|---|
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| 18898 | #define BIFPLR1_PCIE_RP_PIO_HDR_LOG1__TLP_HDR__SHIFT 0x0 |
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| 18899 | #define BIFPLR1_PCIE_RP_PIO_HDR_LOG1__TLP_HDR_MASK 0xFFFFFFFFL |
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| 18901 | #define BIFPLR1_PCIE_RP_PIO_HDR_LOG2__TLP_HDR__SHIFT 0x0 |
|---|
| 18902 | #define BIFPLR1_PCIE_RP_PIO_HDR_LOG2__TLP_HDR_MASK 0xFFFFFFFFL |
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| 18904 | #define BIFPLR1_PCIE_RP_PIO_HDR_LOG3__TLP_HDR__SHIFT 0x0 |
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|---|
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| 18907 | #define BIFPLR1_PCIE_RP_PIO_PREFIX_LOG0__TLP_PREFIX__SHIFT 0x0 |
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| 18908 | #define BIFPLR1_PCIE_RP_PIO_PREFIX_LOG0__TLP_PREFIX_MASK 0xFFFFFFFFL |
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| 18909 | //BIFPLR1_PCIE_RP_PIO_PREFIX_LOG1 |
|---|
| 18910 | #define BIFPLR1_PCIE_RP_PIO_PREFIX_LOG1__TLP_PREFIX__SHIFT 0x0 |
|---|
| 18911 | #define BIFPLR1_PCIE_RP_PIO_PREFIX_LOG1__TLP_PREFIX_MASK 0xFFFFFFFFL |
|---|
| 18912 | //BIFPLR1_PCIE_RP_PIO_PREFIX_LOG2 |
|---|
| 18913 | #define BIFPLR1_PCIE_RP_PIO_PREFIX_LOG2__TLP_PREFIX__SHIFT 0x0 |
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| 18914 | #define BIFPLR1_PCIE_RP_PIO_PREFIX_LOG2__TLP_PREFIX_MASK 0xFFFFFFFFL |
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| 18915 | //BIFPLR1_PCIE_RP_PIO_PREFIX_LOG3 |
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| 18916 | #define BIFPLR1_PCIE_RP_PIO_PREFIX_LOG3__TLP_PREFIX__SHIFT 0x0 |
|---|
| 18917 | #define BIFPLR1_PCIE_RP_PIO_PREFIX_LOG3__TLP_PREFIX_MASK 0xFFFFFFFFL |
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| 18918 | //BIFPLR1_PCIE_ESM_CAP_LIST |
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| 18919 | #define BIFPLR1_PCIE_ESM_CAP_LIST__CAP_ID__SHIFT 0x0 |
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| 18920 | #define BIFPLR1_PCIE_ESM_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 18921 | #define BIFPLR1_PCIE_ESM_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 18922 | #define BIFPLR1_PCIE_ESM_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 18923 | #define BIFPLR1_PCIE_ESM_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 18924 | #define BIFPLR1_PCIE_ESM_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 18925 | //BIFPLR1_PCIE_ESM_HEADER_1 |
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| 18930 | #define 0x000F0000L |
|---|
| 18931 | #define 0xFFF00000L |
|---|
| 18932 | //BIFPLR1_PCIE_ESM_HEADER_2 |
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| 18933 | #define 0x0 |
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| 18935 | //BIFPLR1_PCIE_ESM_STATUS |
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| 18936 | #define BIFPLR1_PCIE_ESM_STATUS__MIN_TIME_IN_EI_VAL__SHIFT 0x0 |
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| 18938 | #define BIFPLR1_PCIE_ESM_STATUS__MIN_TIME_IN_EI_VAL_MASK 0x01FFL |
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| 18939 | #define BIFPLR1_PCIE_ESM_STATUS__MIN_TIME_IN_EI_SCALE_MASK 0x0E00L |
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| 18940 | //BIFPLR1_PCIE_ESM_CTRL |
|---|
| 18941 | #define BIFPLR1_PCIE_ESM_CTRL__ESM_GEN_3_DATA_RATE__SHIFT 0x0 |
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| 18942 | #define BIFPLR1_PCIE_ESM_CTRL__ESM_GEN_4_DATA_RATE__SHIFT 0x8 |
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| 18943 | #define BIFPLR1_PCIE_ESM_CTRL__ESM_ENABLED__SHIFT 0xf |
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| 18944 | #define BIFPLR1_PCIE_ESM_CTRL__ESM_GEN_3_DATA_RATE_MASK 0x007FL |
|---|
| 18945 | #define BIFPLR1_PCIE_ESM_CTRL__ESM_GEN_4_DATA_RATE_MASK 0x7F00L |
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| 18946 | #define BIFPLR1_PCIE_ESM_CTRL__ESM_ENABLED_MASK 0x8000L |
|---|
| 18947 | //BIFPLR1_PCIE_ESM_CAP_1 |
|---|
| 18948 | #define BIFPLR1_PCIE_ESM_CAP_1__ESM_8P0G__SHIFT 0x0 |
|---|
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|---|
| 18951 | #define BIFPLR1_PCIE_ESM_CAP_1__ESM_8P3G__SHIFT 0x3 |
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| 18952 | #define BIFPLR1_PCIE_ESM_CAP_1__ESM_8P4G__SHIFT 0x4 |
|---|
| 18953 | #define BIFPLR1_PCIE_ESM_CAP_1__ESM_8P5G__SHIFT 0x5 |
|---|
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|---|
| 18955 | #define BIFPLR1_PCIE_ESM_CAP_1__ESM_8P7G__SHIFT 0x7 |
|---|
| 18956 | #define BIFPLR1_PCIE_ESM_CAP_1__ESM_8P8G__SHIFT 0x8 |
|---|
| 18957 | #define BIFPLR1_PCIE_ESM_CAP_1__ESM_8P9G__SHIFT 0x9 |
|---|
| 18958 | #define BIFPLR1_PCIE_ESM_CAP_1__ESM_9P0G__SHIFT 0xa |
|---|
| 18959 | #define BIFPLR1_PCIE_ESM_CAP_1__ESM_9P1G__SHIFT 0xb |
|---|
| 18960 | #define BIFPLR1_PCIE_ESM_CAP_1__ESM_9P2G__SHIFT 0xc |
|---|
| 18961 | #define BIFPLR1_PCIE_ESM_CAP_1__ESM_9P3G__SHIFT 0xd |
|---|
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|---|
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| 18966 | #define BIFPLR1_PCIE_ESM_CAP_1__ESM_9P8G__SHIFT 0x12 |
|---|
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|---|
| 18968 | #define BIFPLR1_PCIE_ESM_CAP_1__ESM_10P0G__SHIFT 0x14 |
|---|
| 18969 | #define BIFPLR1_PCIE_ESM_CAP_1__ESM_10P1G__SHIFT 0x15 |
|---|
| 18970 | #define BIFPLR1_PCIE_ESM_CAP_1__ESM_10P2G__SHIFT 0x16 |
|---|
| 18971 | #define BIFPLR1_PCIE_ESM_CAP_1__ESM_10P3G__SHIFT 0x17 |
|---|
| 18972 | #define BIFPLR1_PCIE_ESM_CAP_1__ESM_10P4G__SHIFT 0x18 |
|---|
| 18973 | #define BIFPLR1_PCIE_ESM_CAP_1__ESM_10P5G__SHIFT 0x19 |
|---|
| 18974 | #define BIFPLR1_PCIE_ESM_CAP_1__ESM_10P6G__SHIFT 0x1a |
|---|
| 18975 | #define BIFPLR1_PCIE_ESM_CAP_1__ESM_10P7G__SHIFT 0x1b |
|---|
| 18976 | #define BIFPLR1_PCIE_ESM_CAP_1__ESM_10P8G__SHIFT 0x1c |
|---|
| 18977 | #define BIFPLR1_PCIE_ESM_CAP_1__ESM_10P9G__SHIFT 0x1d |
|---|
| 18978 | #define BIFPLR1_PCIE_ESM_CAP_1__ESM_8P0G_MASK 0x00000001L |
|---|
| 18979 | #define BIFPLR1_PCIE_ESM_CAP_1__ESM_8P1G_MASK 0x00000002L |
|---|
| 18980 | #define BIFPLR1_PCIE_ESM_CAP_1__ESM_8P2G_MASK 0x00000004L |
|---|
| 18981 | #define BIFPLR1_PCIE_ESM_CAP_1__ESM_8P3G_MASK 0x00000008L |
|---|
| 18982 | #define BIFPLR1_PCIE_ESM_CAP_1__ESM_8P4G_MASK 0x00000010L |
|---|
| 18983 | #define BIFPLR1_PCIE_ESM_CAP_1__ESM_8P5G_MASK 0x00000020L |
|---|
| 18984 | #define BIFPLR1_PCIE_ESM_CAP_1__ESM_8P6G_MASK 0x00000040L |
|---|
| 18985 | #define BIFPLR1_PCIE_ESM_CAP_1__ESM_8P7G_MASK 0x00000080L |
|---|
| 18986 | #define BIFPLR1_PCIE_ESM_CAP_1__ESM_8P8G_MASK 0x00000100L |
|---|
| 18987 | #define BIFPLR1_PCIE_ESM_CAP_1__ESM_8P9G_MASK 0x00000200L |
|---|
| 18988 | #define BIFPLR1_PCIE_ESM_CAP_1__ESM_9P0G_MASK 0x00000400L |
|---|
| 18989 | #define BIFPLR1_PCIE_ESM_CAP_1__ESM_9P1G_MASK 0x00000800L |
|---|
| 18990 | #define BIFPLR1_PCIE_ESM_CAP_1__ESM_9P2G_MASK 0x00001000L |
|---|
| 18991 | #define BIFPLR1_PCIE_ESM_CAP_1__ESM_9P3G_MASK 0x00002000L |
|---|
| 18992 | #define BIFPLR1_PCIE_ESM_CAP_1__ESM_9P4G_MASK 0x00004000L |
|---|
| 18993 | #define BIFPLR1_PCIE_ESM_CAP_1__ESM_9P5G_MASK 0x00008000L |
|---|
| 18994 | #define BIFPLR1_PCIE_ESM_CAP_1__ESM_9P6G_MASK 0x00010000L |
|---|
| 18995 | #define BIFPLR1_PCIE_ESM_CAP_1__ESM_9P7G_MASK 0x00020000L |
|---|
| 18996 | #define BIFPLR1_PCIE_ESM_CAP_1__ESM_9P8G_MASK 0x00040000L |
|---|
| 18997 | #define BIFPLR1_PCIE_ESM_CAP_1__ESM_9P9G_MASK 0x00080000L |
|---|
| 18998 | #define BIFPLR1_PCIE_ESM_CAP_1__ESM_10P0G_MASK 0x00100000L |
|---|
| 18999 | #define BIFPLR1_PCIE_ESM_CAP_1__ESM_10P1G_MASK 0x00200000L |
|---|
| 19000 | #define BIFPLR1_PCIE_ESM_CAP_1__ESM_10P2G_MASK 0x00400000L |
|---|
| 19001 | #define BIFPLR1_PCIE_ESM_CAP_1__ESM_10P3G_MASK 0x00800000L |
|---|
| 19002 | #define BIFPLR1_PCIE_ESM_CAP_1__ESM_10P4G_MASK 0x01000000L |
|---|
| 19003 | #define BIFPLR1_PCIE_ESM_CAP_1__ESM_10P5G_MASK 0x02000000L |
|---|
| 19004 | #define BIFPLR1_PCIE_ESM_CAP_1__ESM_10P6G_MASK 0x04000000L |
|---|
| 19005 | #define BIFPLR1_PCIE_ESM_CAP_1__ESM_10P7G_MASK 0x08000000L |
|---|
| 19006 | #define BIFPLR1_PCIE_ESM_CAP_1__ESM_10P8G_MASK 0x10000000L |
|---|
| 19007 | #define BIFPLR1_PCIE_ESM_CAP_1__ESM_10P9G_MASK 0x20000000L |
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| 19008 | //BIFPLR1_PCIE_ESM_CAP_2 |
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| 19009 | #define BIFPLR1_PCIE_ESM_CAP_2__ESM_11P0G__SHIFT 0x0 |
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| 19012 | #define BIFPLR1_PCIE_ESM_CAP_2__ESM_11P3G__SHIFT 0x3 |
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|---|
| 19014 | #define BIFPLR1_PCIE_ESM_CAP_2__ESM_11P5G__SHIFT 0x5 |
|---|
| 19015 | #define BIFPLR1_PCIE_ESM_CAP_2__ESM_11P6G__SHIFT 0x6 |
|---|
| 19016 | #define BIFPLR1_PCIE_ESM_CAP_2__ESM_11P7G__SHIFT 0x7 |
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| 19017 | #define BIFPLR1_PCIE_ESM_CAP_2__ESM_11P8G__SHIFT 0x8 |
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| 19018 | #define BIFPLR1_PCIE_ESM_CAP_2__ESM_11P9G__SHIFT 0x9 |
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| 19019 | #define BIFPLR1_PCIE_ESM_CAP_2__ESM_12P0G__SHIFT 0xa |
|---|
| 19020 | #define BIFPLR1_PCIE_ESM_CAP_2__ESM_12P1G__SHIFT 0xb |
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| 19021 | #define BIFPLR1_PCIE_ESM_CAP_2__ESM_12P2G__SHIFT 0xc |
|---|
| 19022 | #define BIFPLR1_PCIE_ESM_CAP_2__ESM_12P3G__SHIFT 0xd |
|---|
| 19023 | #define BIFPLR1_PCIE_ESM_CAP_2__ESM_12P4G__SHIFT 0xe |
|---|
| 19024 | #define BIFPLR1_PCIE_ESM_CAP_2__ESM_12P5G__SHIFT 0xf |
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| 19025 | #define BIFPLR1_PCIE_ESM_CAP_2__ESM_12P6G__SHIFT 0x10 |
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|---|
| 19028 | #define BIFPLR1_PCIE_ESM_CAP_2__ESM_12P9G__SHIFT 0x13 |
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| 19374 | #define BIFPLR1_DATA_LINK_FEATURE_STATUS__REMOTE_DLF_SUPPORTED_VALID_MASK 0x80000000L |
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| 19375 | //BIFPLR1_PCIE_PHY_16GT_ENH_CAP_LIST |
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| 19786 | #define BIFPLR1_LANE_15_MARGINING_LANE_STATUS__LANE_15_USAGE_MODEL_STATUS_MASK 0x0040L |
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| 19787 | #define BIFPLR1_LANE_15_MARGINING_LANE_STATUS__LANE_15_MARGIN_PAYLOAD_STATUS_MASK 0xFF00L |
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| 19793 | #define BIFPLR1_PCIE_CCIX_CAP_LIST__CAP_VER_MASK 0x000F0000L |
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| 19794 | #define BIFPLR1_PCIE_CCIX_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
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| 19806 | #define BIFPLR1_PCIE_CCIX_CAP__ESM_MODE_SUPPORTED__SHIFT 0x0 |
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| 19811 | #define BIFPLR1_PCIE_CCIX_CAP__ESM_MODE_SUPPORTED_MASK 0x0001L |
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| 19812 | #define BIFPLR1_PCIE_CCIX_CAP__ESM_PHY_REACH_LENGTH_CAPABILITY_MASK 0x0006L |
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| 19813 | #define BIFPLR1_PCIE_CCIX_CAP__ESM_RECALIBRATION_NEEDED_ON_ESM_DATA_RATE_UPDATE_MASK 0x0008L |
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| 19814 | #define BIFPLR1_PCIE_CCIX_CAP__ESM_CALIBRATION_TIME_MASK 0x0070L |
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| 19815 | #define BIFPLR1_PCIE_CCIX_CAP__ESM_QUICK_EQUALIZATION_TIMEOUT_MASK 0x0700L |
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| 19816 | //BIFPLR1_PCIE_CCIX_ESM_REQD_CAP |
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| 19817 | #define BIFPLR1_PCIE_CCIX_ESM_REQD_CAP__ESM_SUPPORT_2P5GT__SHIFT 0x0 |
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|---|
| 19819 | #define BIFPLR1_PCIE_CCIX_ESM_REQD_CAP__ESM_SUPPORT_8GT__SHIFT 0x2 |
|---|
| 19820 | #define BIFPLR1_PCIE_CCIX_ESM_REQD_CAP__ESM_SUPPORT_16GT__SHIFT 0x5 |
|---|
| 19821 | #define BIFPLR1_PCIE_CCIX_ESM_REQD_CAP__ESM_SUPPORT_20GT__SHIFT 0x9 |
|---|
| 19822 | #define BIFPLR1_PCIE_CCIX_ESM_REQD_CAP__ESM_SUPPORT_25GT__SHIFT 0xe |
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| 19823 | #define BIFPLR1_PCIE_CCIX_ESM_REQD_CAP__ESM_SUPPORT_2P5GT_MASK 0x00000001L |
|---|
| 19824 | #define BIFPLR1_PCIE_CCIX_ESM_REQD_CAP__ESM_SUPPORT_5GT_MASK 0x00000002L |
|---|
| 19825 | #define BIFPLR1_PCIE_CCIX_ESM_REQD_CAP__ESM_SUPPORT_8GT_MASK 0x00000004L |
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| 19826 | #define BIFPLR1_PCIE_CCIX_ESM_REQD_CAP__ESM_SUPPORT_16GT_MASK 0x00000020L |
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| 19827 | #define BIFPLR1_PCIE_CCIX_ESM_REQD_CAP__ESM_SUPPORT_20GT_MASK 0x00000200L |
|---|
| 19828 | #define BIFPLR1_PCIE_CCIX_ESM_REQD_CAP__ESM_SUPPORT_25GT_MASK 0x00004000L |
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| 19829 | //BIFPLR1_PCIE_CCIX_ESM_OPTL_CAP |
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| 19830 | #define BIFPLR1_PCIE_CCIX_ESM_OPTL_CAP__RESERVED__SHIFT 0x0 |
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| 19831 | #define BIFPLR1_PCIE_CCIX_ESM_OPTL_CAP__RESERVED_MASK 0xFFFFFFFFL |
|---|
| 19832 | //BIFPLR1_PCIE_CCIX_ESM_STATUS |
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| 19833 | #define BIFPLR1_PCIE_CCIX_ESM_STATUS__ESM_CURRENT_DATA_RATE__SHIFT 0x0 |
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| 19834 | #define BIFPLR1_PCIE_CCIX_ESM_STATUS__ESM_CALIBRATION_COMPLETE__SHIFT 0x7 |
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| 19835 | #define BIFPLR1_PCIE_CCIX_ESM_STATUS__ESM_CURRENT_DATA_RATE_MASK 0x0000007FL |
|---|
| 19836 | #define BIFPLR1_PCIE_CCIX_ESM_STATUS__ESM_CALIBRATION_COMPLETE_MASK 0x00000080L |
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| 19837 | //BIFPLR1_ESM_LANE_0_EQUALIZATION_CNTL_20GT |
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| 19838 | #define BIFPLR1_ESM_LANE_0_EQUALIZATION_CNTL_20GT__ESM_LANE_0_DSP_20GT_TX_PRESET__SHIFT 0x0 |
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| 19839 | #define BIFPLR1_ESM_LANE_0_EQUALIZATION_CNTL_20GT__ESM_LANE_0_USP_20GT_TX_PRESET__SHIFT 0x4 |
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| 19840 | #define BIFPLR1_ESM_LANE_0_EQUALIZATION_CNTL_20GT__ESM_LANE_0_DSP_20GT_TX_PRESET_MASK 0x0FL |
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| 19841 | #define BIFPLR1_ESM_LANE_0_EQUALIZATION_CNTL_20GT__ESM_LANE_0_USP_20GT_TX_PRESET_MASK 0xF0L |
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| 19842 | //BIFPLR1_ESM_LANE_1_EQUALIZATION_CNTL_20GT |
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| 19843 | #define BIFPLR1_ESM_LANE_1_EQUALIZATION_CNTL_20GT__ESM_LANE_1_DSP_20GT_TX_PRESET__SHIFT 0x0 |
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| 19844 | #define BIFPLR1_ESM_LANE_1_EQUALIZATION_CNTL_20GT__ESM_LANE_1_USP_20GT_TX_PRESET__SHIFT 0x4 |
|---|
| 19845 | #define BIFPLR1_ESM_LANE_1_EQUALIZATION_CNTL_20GT__ESM_LANE_1_DSP_20GT_TX_PRESET_MASK 0x0FL |
|---|
| 19846 | #define BIFPLR1_ESM_LANE_1_EQUALIZATION_CNTL_20GT__ESM_LANE_1_USP_20GT_TX_PRESET_MASK 0xF0L |
|---|
| 19847 | //BIFPLR1_ESM_LANE_2_EQUALIZATION_CNTL_20GT |
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| 19848 | #define BIFPLR1_ESM_LANE_2_EQUALIZATION_CNTL_20GT__ESM_LANE_2_DSP_20GT_TX_PRESET__SHIFT 0x0 |
|---|
| 19849 | #define BIFPLR1_ESM_LANE_2_EQUALIZATION_CNTL_20GT__ESM_LANE_2_USP_20GT_TX_PRESET__SHIFT 0x4 |
|---|
| 19850 | #define BIFPLR1_ESM_LANE_2_EQUALIZATION_CNTL_20GT__ESM_LANE_2_DSP_20GT_TX_PRESET_MASK 0x0FL |
|---|
| 19851 | #define BIFPLR1_ESM_LANE_2_EQUALIZATION_CNTL_20GT__ESM_LANE_2_USP_20GT_TX_PRESET_MASK 0xF0L |
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| 19852 | //BIFPLR1_ESM_LANE_3_EQUALIZATION_CNTL_20GT |
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| 19853 | #define BIFPLR1_ESM_LANE_3_EQUALIZATION_CNTL_20GT__ESM_LANE_3_DSP_20GT_TX_PRESET__SHIFT 0x0 |
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| 19854 | #define BIFPLR1_ESM_LANE_3_EQUALIZATION_CNTL_20GT__ESM_LANE_3_USP_20GT_TX_PRESET__SHIFT 0x4 |
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| 19855 | #define BIFPLR1_ESM_LANE_3_EQUALIZATION_CNTL_20GT__ESM_LANE_3_DSP_20GT_TX_PRESET_MASK 0x0FL |
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| 19856 | #define BIFPLR1_ESM_LANE_3_EQUALIZATION_CNTL_20GT__ESM_LANE_3_USP_20GT_TX_PRESET_MASK 0xF0L |
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| 19857 | //BIFPLR1_ESM_LANE_4_EQUALIZATION_CNTL_20GT |
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| 19858 | #define BIFPLR1_ESM_LANE_4_EQUALIZATION_CNTL_20GT__ESM_LANE_4_DSP_20GT_TX_PRESET__SHIFT 0x0 |
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| 19859 | #define BIFPLR1_ESM_LANE_4_EQUALIZATION_CNTL_20GT__ESM_LANE_4_USP_20GT_TX_PRESET__SHIFT 0x4 |
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| 19860 | #define BIFPLR1_ESM_LANE_4_EQUALIZATION_CNTL_20GT__ESM_LANE_4_DSP_20GT_TX_PRESET_MASK 0x0FL |
|---|
| 19861 | #define BIFPLR1_ESM_LANE_4_EQUALIZATION_CNTL_20GT__ESM_LANE_4_USP_20GT_TX_PRESET_MASK 0xF0L |
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| 19862 | //BIFPLR1_ESM_LANE_5_EQUALIZATION_CNTL_20GT |
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| 19863 | #define BIFPLR1_ESM_LANE_5_EQUALIZATION_CNTL_20GT__ESM_LANE_5_DSP_20GT_TX_PRESET__SHIFT 0x0 |
|---|
| 19864 | #define BIFPLR1_ESM_LANE_5_EQUALIZATION_CNTL_20GT__ESM_LANE_5_USP_20GT_TX_PRESET__SHIFT 0x4 |
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| 19865 | #define BIFPLR1_ESM_LANE_5_EQUALIZATION_CNTL_20GT__ESM_LANE_5_DSP_20GT_TX_PRESET_MASK 0x0FL |
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| 19866 | #define BIFPLR1_ESM_LANE_5_EQUALIZATION_CNTL_20GT__ESM_LANE_5_USP_20GT_TX_PRESET_MASK 0xF0L |
|---|
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| 20014 | #define BIFPLR2_COMMAND__MEM_WRITE_INVALIDATE_EN__SHIFT 0x4 |
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| 20017 | #define BIFPLR2_COMMAND__AD_STEPPING__SHIFT 0x7 |
|---|
| 20018 | #define BIFPLR2_COMMAND__SERR_EN__SHIFT 0x8 |
|---|
| 20019 | #define BIFPLR2_COMMAND__FAST_B2B_EN__SHIFT 0x9 |
|---|
| 20020 | #define BIFPLR2_COMMAND__INT_DIS__SHIFT 0xa |
|---|
| 20021 | #define BIFPLR2_COMMAND__IO_ACCESS_EN_MASK 0x0001L |
|---|
| 20022 | #define BIFPLR2_COMMAND__MEM_ACCESS_EN_MASK 0x0002L |
|---|
| 20023 | #define BIFPLR2_COMMAND__BUS_MASTER_EN_MASK 0x0004L |
|---|
| 20024 | #define BIFPLR2_COMMAND__SPECIAL_CYCLE_EN_MASK 0x0008L |
|---|
| 20025 | #define BIFPLR2_COMMAND__MEM_WRITE_INVALIDATE_EN_MASK 0x0010L |
|---|
| 20026 | #define BIFPLR2_COMMAND__PAL_SNOOP_EN_MASK 0x0020L |
|---|
| 20027 | #define BIFPLR2_COMMAND__PARITY_ERROR_RESPONSE_MASK 0x0040L |
|---|
| 20028 | #define BIFPLR2_COMMAND__AD_STEPPING_MASK 0x0080L |
|---|
| 20029 | #define BIFPLR2_COMMAND__SERR_EN_MASK 0x0100L |
|---|
| 20030 | #define BIFPLR2_COMMAND__FAST_B2B_EN_MASK 0x0200L |
|---|
| 20031 | #define BIFPLR2_COMMAND__INT_DIS_MASK 0x0400L |
|---|
| 20032 | //BIFPLR2_STATUS |
|---|
| 20033 | #define BIFPLR2_STATUS__IMMEDIATE_READINESS__SHIFT 0x0 |
|---|
| 20034 | #define BIFPLR2_STATUS__INT_STATUS__SHIFT 0x3 |
|---|
| 20035 | #define BIFPLR2_STATUS__CAP_LIST__SHIFT 0x4 |
|---|
| 20036 | #define BIFPLR2_STATUS__PCI_66_CAP__SHIFT 0x5 |
|---|
| 20037 | #define BIFPLR2_STATUS__FAST_BACK_CAPABLE__SHIFT 0x7 |
|---|
| 20038 | #define BIFPLR2_STATUS__MASTER_DATA_PARITY_ERROR__SHIFT 0x8 |
|---|
| 20039 | #define BIFPLR2_STATUS__DEVSEL_TIMING__SHIFT 0x9 |
|---|
| 20040 | #define BIFPLR2_STATUS__SIGNAL_TARGET_ABORT__SHIFT 0xb |
|---|
| 20041 | #define BIFPLR2_STATUS__RECEIVED_TARGET_ABORT__SHIFT 0xc |
|---|
| 20042 | #define BIFPLR2_STATUS__RECEIVED_MASTER_ABORT__SHIFT 0xd |
|---|
| 20043 | #define BIFPLR2_STATUS__SIGNALED_SYSTEM_ERROR__SHIFT 0xe |
|---|
| 20044 | #define BIFPLR2_STATUS__PARITY_ERROR_DETECTED__SHIFT 0xf |
|---|
| 20045 | #define BIFPLR2_STATUS__IMMEDIATE_READINESS_MASK 0x0001L |
|---|
| 20046 | #define BIFPLR2_STATUS__INT_STATUS_MASK 0x0008L |
|---|
| 20047 | #define BIFPLR2_STATUS__CAP_LIST_MASK 0x0010L |
|---|
| 20048 | #define BIFPLR2_STATUS__PCI_66_CAP_MASK 0x0020L |
|---|
| 20049 | #define BIFPLR2_STATUS__FAST_BACK_CAPABLE_MASK 0x0080L |
|---|
| 20050 | #define BIFPLR2_STATUS__MASTER_DATA_PARITY_ERROR_MASK 0x0100L |
|---|
| 20051 | #define BIFPLR2_STATUS__DEVSEL_TIMING_MASK 0x0600L |
|---|
| 20052 | #define BIFPLR2_STATUS__SIGNAL_TARGET_ABORT_MASK 0x0800L |
|---|
| 20053 | #define BIFPLR2_STATUS__RECEIVED_TARGET_ABORT_MASK 0x1000L |
|---|
| 20054 | #define BIFPLR2_STATUS__RECEIVED_MASTER_ABORT_MASK 0x2000L |
|---|
| 20055 | #define BIFPLR2_STATUS__SIGNALED_SYSTEM_ERROR_MASK 0x4000L |
|---|
| 20056 | #define BIFPLR2_STATUS__PARITY_ERROR_DETECTED_MASK 0x8000L |
|---|
| 20057 | //BIFPLR2_REVISION_ID |
|---|
| 20058 | #define BIFPLR2_REVISION_ID__MINOR_REV_ID__SHIFT 0x0 |
|---|
| 20059 | #define BIFPLR2_REVISION_ID__MAJOR_REV_ID__SHIFT 0x4 |
|---|
| 20060 | #define BIFPLR2_REVISION_ID__MINOR_REV_ID_MASK 0x0FL |
|---|
| 20061 | #define BIFPLR2_REVISION_ID__MAJOR_REV_ID_MASK 0xF0L |
|---|
| 20062 | //BIFPLR2_PROG_INTERFACE |
|---|
| 20063 | #define BIFPLR2_PROG_INTERFACE__PROG_INTERFACE__SHIFT 0x0 |
|---|
| 20064 | #define BIFPLR2_PROG_INTERFACE__PROG_INTERFACE_MASK 0xFFL |
|---|
| 20065 | //BIFPLR2_SUB_CLASS |
|---|
| 20066 | #define BIFPLR2_SUB_CLASS__SUB_CLASS__SHIFT 0x0 |
|---|
| 20067 | #define BIFPLR2_SUB_CLASS__SUB_CLASS_MASK 0xFFL |
|---|
| 20068 | //BIFPLR2_BASE_CLASS |
|---|
| 20069 | #define BIFPLR2_BASE_CLASS__BASE_CLASS__SHIFT 0x0 |
|---|
| 20070 | #define BIFPLR2_BASE_CLASS__BASE_CLASS_MASK 0xFFL |
|---|
| 20071 | //BIFPLR2_CACHE_LINE |
|---|
| 20072 | #define BIFPLR2_CACHE_LINE__CACHE_LINE_SIZE__SHIFT 0x0 |
|---|
| 20073 | #define BIFPLR2_CACHE_LINE__CACHE_LINE_SIZE_MASK 0xFFL |
|---|
| 20074 | //BIFPLR2_LATENCY |
|---|
| 20075 | #define BIFPLR2_LATENCY__LATENCY_TIMER__SHIFT 0x0 |
|---|
| 20076 | #define BIFPLR2_LATENCY__LATENCY_TIMER_MASK 0xFFL |
|---|
| 20077 | //BIFPLR2_HEADER |
|---|
| 20078 | #define 0x0 |
|---|
| 20079 | #define 0x7 |
|---|
| 20080 | #define 0x7FL |
|---|
| 20081 | #define 0x80L |
|---|
| 20082 | //BIFPLR2_BIST |
|---|
| 20083 | #define BIFPLR2_BIST__BIST_COMP__SHIFT 0x0 |
|---|
| 20084 | #define BIFPLR2_BIST__BIST_STRT__SHIFT 0x6 |
|---|
| 20085 | #define BIFPLR2_BIST__BIST_CAP__SHIFT 0x7 |
|---|
| 20086 | #define BIFPLR2_BIST__BIST_COMP_MASK 0x0FL |
|---|
| 20087 | #define BIFPLR2_BIST__BIST_STRT_MASK 0x40L |
|---|
| 20088 | #define BIFPLR2_BIST__BIST_CAP_MASK 0x80L |
|---|
| 20089 | //BIFPLR2_BASE_ADDR_1 |
|---|
| 20090 | #define BIFPLR2_BASE_ADDR_1__BASE_ADDR__SHIFT 0x0 |
|---|
| 20091 | #define BIFPLR2_BASE_ADDR_1__BASE_ADDR_MASK 0xFFFFFFFFL |
|---|
| 20092 | //BIFPLR2_BASE_ADDR_2 |
|---|
| 20093 | #define BIFPLR2_BASE_ADDR_2__BASE_ADDR__SHIFT 0x0 |
|---|
| 20094 | #define BIFPLR2_BASE_ADDR_2__BASE_ADDR_MASK 0xFFFFFFFFL |
|---|
| 20095 | //BIFPLR2_SUB_BUS_NUMBER_LATENCY |
|---|
| 20096 | #define BIFPLR2_SUB_BUS_NUMBER_LATENCY__PRIMARY_BUS__SHIFT 0x0 |
|---|
| 20097 | #define BIFPLR2_SUB_BUS_NUMBER_LATENCY__SECONDARY_BUS__SHIFT 0x8 |
|---|
| 20098 | #define BIFPLR2_SUB_BUS_NUMBER_LATENCY__SUB_BUS_NUM__SHIFT 0x10 |
|---|
| 20099 | #define BIFPLR2_SUB_BUS_NUMBER_LATENCY__SECONDARY_LATENCY_TIMER__SHIFT 0x18 |
|---|
| 20100 | #define BIFPLR2_SUB_BUS_NUMBER_LATENCY__PRIMARY_BUS_MASK 0x000000FFL |
|---|
| 20101 | #define BIFPLR2_SUB_BUS_NUMBER_LATENCY__SECONDARY_BUS_MASK 0x0000FF00L |
|---|
| 20102 | #define BIFPLR2_SUB_BUS_NUMBER_LATENCY__SUB_BUS_NUM_MASK 0x00FF0000L |
|---|
| 20103 | #define BIFPLR2_SUB_BUS_NUMBER_LATENCY__SECONDARY_LATENCY_TIMER_MASK 0xFF000000L |
|---|
| 20104 | //BIFPLR2_IO_BASE_LIMIT |
|---|
| 20105 | #define BIFPLR2_IO_BASE_LIMIT__IO_BASE_TYPE__SHIFT 0x0 |
|---|
| 20106 | #define BIFPLR2_IO_BASE_LIMIT__IO_BASE__SHIFT 0x4 |
|---|
| 20107 | #define BIFPLR2_IO_BASE_LIMIT__IO_LIMIT_TYPE__SHIFT 0x8 |
|---|
| 20108 | #define BIFPLR2_IO_BASE_LIMIT__IO_LIMIT__SHIFT 0xc |
|---|
| 20109 | #define BIFPLR2_IO_BASE_LIMIT__IO_BASE_TYPE_MASK 0x000FL |
|---|
| 20110 | #define BIFPLR2_IO_BASE_LIMIT__IO_BASE_MASK 0x00F0L |
|---|
| 20111 | #define BIFPLR2_IO_BASE_LIMIT__IO_LIMIT_TYPE_MASK 0x0F00L |
|---|
| 20112 | #define BIFPLR2_IO_BASE_LIMIT__IO_LIMIT_MASK 0xF000L |
|---|
| 20113 | //BIFPLR2_SECONDARY_STATUS |
|---|
| 20114 | #define BIFPLR2_SECONDARY_STATUS__PCI_66_CAP__SHIFT 0x5 |
|---|
| 20115 | #define BIFPLR2_SECONDARY_STATUS__FAST_BACK_CAPABLE__SHIFT 0x7 |
|---|
| 20116 | #define BIFPLR2_SECONDARY_STATUS__MASTER_DATA_PARITY_ERROR__SHIFT 0x8 |
|---|
| 20117 | #define BIFPLR2_SECONDARY_STATUS__DEVSEL_TIMING__SHIFT 0x9 |
|---|
| 20118 | #define BIFPLR2_SECONDARY_STATUS__SIGNAL_TARGET_ABORT__SHIFT 0xb |
|---|
| 20119 | #define BIFPLR2_SECONDARY_STATUS__RECEIVED_TARGET_ABORT__SHIFT 0xc |
|---|
| 20120 | #define BIFPLR2_SECONDARY_STATUS__RECEIVED_MASTER_ABORT__SHIFT 0xd |
|---|
| 20121 | #define BIFPLR2_SECONDARY_STATUS__RECEIVED_SYSTEM_ERROR__SHIFT 0xe |
|---|
| 20122 | #define BIFPLR2_SECONDARY_STATUS__PARITY_ERROR_DETECTED__SHIFT 0xf |
|---|
| 20123 | #define BIFPLR2_SECONDARY_STATUS__PCI_66_CAP_MASK 0x0020L |
|---|
| 20124 | #define BIFPLR2_SECONDARY_STATUS__FAST_BACK_CAPABLE_MASK 0x0080L |
|---|
| 20125 | #define BIFPLR2_SECONDARY_STATUS__MASTER_DATA_PARITY_ERROR_MASK 0x0100L |
|---|
| 20126 | #define BIFPLR2_SECONDARY_STATUS__DEVSEL_TIMING_MASK 0x0600L |
|---|
| 20127 | #define BIFPLR2_SECONDARY_STATUS__SIGNAL_TARGET_ABORT_MASK 0x0800L |
|---|
| 20128 | #define BIFPLR2_SECONDARY_STATUS__RECEIVED_TARGET_ABORT_MASK 0x1000L |
|---|
| 20129 | #define BIFPLR2_SECONDARY_STATUS__RECEIVED_MASTER_ABORT_MASK 0x2000L |
|---|
| 20130 | #define BIFPLR2_SECONDARY_STATUS__RECEIVED_SYSTEM_ERROR_MASK 0x4000L |
|---|
| 20131 | #define BIFPLR2_SECONDARY_STATUS__PARITY_ERROR_DETECTED_MASK 0x8000L |
|---|
| 20132 | //BIFPLR2_MEM_BASE_LIMIT |
|---|
| 20133 | #define BIFPLR2_MEM_BASE_LIMIT__MEM_BASE_TYPE__SHIFT 0x0 |
|---|
| 20134 | #define BIFPLR2_MEM_BASE_LIMIT__MEM_BASE_31_20__SHIFT 0x4 |
|---|
| 20135 | #define BIFPLR2_MEM_BASE_LIMIT__MEM_LIMIT_TYPE__SHIFT 0x10 |
|---|
| 20136 | #define BIFPLR2_MEM_BASE_LIMIT__MEM_LIMIT_31_20__SHIFT 0x14 |
|---|
| 20137 | #define BIFPLR2_MEM_BASE_LIMIT__MEM_BASE_TYPE_MASK 0x0000000FL |
|---|
| 20138 | #define BIFPLR2_MEM_BASE_LIMIT__MEM_BASE_31_20_MASK 0x0000FFF0L |
|---|
| 20139 | #define BIFPLR2_MEM_BASE_LIMIT__MEM_LIMIT_TYPE_MASK 0x000F0000L |
|---|
| 20140 | #define BIFPLR2_MEM_BASE_LIMIT__MEM_LIMIT_31_20_MASK 0xFFF00000L |
|---|
| 20141 | //BIFPLR2_PREF_BASE_LIMIT |
|---|
| 20142 | #define BIFPLR2_PREF_BASE_LIMIT__PREF_MEM_BASE_TYPE__SHIFT 0x0 |
|---|
| 20143 | #define BIFPLR2_PREF_BASE_LIMIT__PREF_MEM_BASE_31_20__SHIFT 0x4 |
|---|
| 20144 | #define BIFPLR2_PREF_BASE_LIMIT__PREF_MEM_LIMIT_TYPE__SHIFT 0x10 |
|---|
| 20145 | #define BIFPLR2_PREF_BASE_LIMIT__PREF_MEM_LIMIT_31_20__SHIFT 0x14 |
|---|
| 20146 | #define BIFPLR2_PREF_BASE_LIMIT__PREF_MEM_BASE_TYPE_MASK 0x0000000FL |
|---|
| 20147 | #define BIFPLR2_PREF_BASE_LIMIT__PREF_MEM_BASE_31_20_MASK 0x0000FFF0L |
|---|
| 20148 | #define BIFPLR2_PREF_BASE_LIMIT__PREF_MEM_LIMIT_TYPE_MASK 0x000F0000L |
|---|
| 20149 | #define BIFPLR2_PREF_BASE_LIMIT__PREF_MEM_LIMIT_31_20_MASK 0xFFF00000L |
|---|
| 20150 | //BIFPLR2_PREF_BASE_UPPER |
|---|
| 20151 | #define BIFPLR2_PREF_BASE_UPPER__PREF_BASE_UPPER__SHIFT 0x0 |
|---|
| 20152 | #define BIFPLR2_PREF_BASE_UPPER__PREF_BASE_UPPER_MASK 0xFFFFFFFFL |
|---|
| 20153 | //BIFPLR2_PREF_LIMIT_UPPER |
|---|
| 20154 | #define BIFPLR2_PREF_LIMIT_UPPER__PREF_LIMIT_UPPER__SHIFT 0x0 |
|---|
| 20155 | #define BIFPLR2_PREF_LIMIT_UPPER__PREF_LIMIT_UPPER_MASK 0xFFFFFFFFL |
|---|
| 20156 | //BIFPLR2_IO_BASE_LIMIT_HI |
|---|
| 20157 | #define BIFPLR2_IO_BASE_LIMIT_HI__IO_BASE_31_16__SHIFT 0x0 |
|---|
| 20158 | #define BIFPLR2_IO_BASE_LIMIT_HI__IO_LIMIT_31_16__SHIFT 0x10 |
|---|
| 20159 | #define BIFPLR2_IO_BASE_LIMIT_HI__IO_BASE_31_16_MASK 0x0000FFFFL |
|---|
| 20160 | #define BIFPLR2_IO_BASE_LIMIT_HI__IO_LIMIT_31_16_MASK 0xFFFF0000L |
|---|
| 20161 | //BIFPLR2_CAP_PTR |
|---|
| 20162 | #define BIFPLR2_CAP_PTR__CAP_PTR__SHIFT 0x0 |
|---|
| 20163 | #define BIFPLR2_CAP_PTR__CAP_PTR_MASK 0xFFL |
|---|
| 20164 | //BIFPLR2_INTERRUPT_LINE |
|---|
| 20165 | #define BIFPLR2_INTERRUPT_LINE__INTERRUPT_LINE__SHIFT 0x0 |
|---|
| 20166 | #define BIFPLR2_INTERRUPT_LINE__INTERRUPT_LINE_MASK 0xFFL |
|---|
| 20167 | //BIFPLR2_INTERRUPT_PIN |
|---|
| 20168 | #define BIFPLR2_INTERRUPT_PIN__INTERRUPT_PIN__SHIFT 0x0 |
|---|
| 20169 | #define BIFPLR2_INTERRUPT_PIN__INTERRUPT_PIN_MASK 0xFFL |
|---|
| 20170 | //BIFPLR2_EXT_BRIDGE_CNTL |
|---|
| 20171 | #define BIFPLR2_EXT_BRIDGE_CNTL__IO_PORT_80_EN__SHIFT 0x0 |
|---|
| 20172 | #define BIFPLR2_EXT_BRIDGE_CNTL__IO_PORT_80_EN_MASK 0x01L |
|---|
| 20173 | //BIFPLR2_VENDOR_CAP_LIST |
|---|
| 20174 | #define BIFPLR2_VENDOR_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 20175 | #define BIFPLR2_VENDOR_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
|---|
| 20176 | #define BIFPLR2_VENDOR_CAP_LIST__LENGTH__SHIFT 0x10 |
|---|
| 20177 | #define BIFPLR2_VENDOR_CAP_LIST__CAP_ID_MASK 0x000000FFL |
|---|
| 20178 | #define BIFPLR2_VENDOR_CAP_LIST__NEXT_PTR_MASK 0x0000FF00L |
|---|
| 20179 | #define BIFPLR2_VENDOR_CAP_LIST__LENGTH_MASK 0x00FF0000L |
|---|
| 20180 | //BIFPLR2_ADAPTER_ID_W |
|---|
| 20181 | #define BIFPLR2_ADAPTER_ID_W__SUBSYSTEM_VENDOR_ID__SHIFT 0x0 |
|---|
| 20182 | #define BIFPLR2_ADAPTER_ID_W__SUBSYSTEM_ID__SHIFT 0x10 |
|---|
| 20183 | #define BIFPLR2_ADAPTER_ID_W__SUBSYSTEM_VENDOR_ID_MASK 0x0000FFFFL |
|---|
| 20184 | #define BIFPLR2_ADAPTER_ID_W__SUBSYSTEM_ID_MASK 0xFFFF0000L |
|---|
| 20185 | //BIFPLR2_PMI_CAP_LIST |
|---|
| 20186 | #define BIFPLR2_PMI_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 20187 | #define BIFPLR2_PMI_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
|---|
| 20188 | #define BIFPLR2_PMI_CAP_LIST__CAP_ID_MASK 0x00FFL |
|---|
| 20189 | #define BIFPLR2_PMI_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
|---|
| 20190 | //BIFPLR2_PMI_CAP |
|---|
| 20191 | #define BIFPLR2_PMI_CAP__VERSION__SHIFT 0x0 |
|---|
| 20192 | #define BIFPLR2_PMI_CAP__PME_CLOCK__SHIFT 0x3 |
|---|
| 20193 | #define BIFPLR2_PMI_CAP__IMMEDIATE_READINESS_ON_RETURN_TO_D0__SHIFT 0x4 |
|---|
| 20194 | #define BIFPLR2_PMI_CAP__DEV_SPECIFIC_INIT__SHIFT 0x5 |
|---|
| 20195 | #define BIFPLR2_PMI_CAP__AUX_CURRENT__SHIFT 0x6 |
|---|
| 20196 | #define BIFPLR2_PMI_CAP__D1_SUPPORT__SHIFT 0x9 |
|---|
| 20197 | #define BIFPLR2_PMI_CAP__D2_SUPPORT__SHIFT 0xa |
|---|
| 20198 | #define BIFPLR2_PMI_CAP__PME_SUPPORT__SHIFT 0xb |
|---|
| 20199 | #define BIFPLR2_PMI_CAP__VERSION_MASK 0x0007L |
|---|
| 20200 | #define BIFPLR2_PMI_CAP__PME_CLOCK_MASK 0x0008L |
|---|
| 20201 | #define BIFPLR2_PMI_CAP__IMMEDIATE_READINESS_ON_RETURN_TO_D0_MASK 0x0010L |
|---|
| 20202 | #define BIFPLR2_PMI_CAP__DEV_SPECIFIC_INIT_MASK 0x0020L |
|---|
| 20203 | #define BIFPLR2_PMI_CAP__AUX_CURRENT_MASK 0x01C0L |
|---|
| 20204 | #define BIFPLR2_PMI_CAP__D1_SUPPORT_MASK 0x0200L |
|---|
| 20205 | #define BIFPLR2_PMI_CAP__D2_SUPPORT_MASK 0x0400L |
|---|
| 20206 | #define BIFPLR2_PMI_CAP__PME_SUPPORT_MASK 0xF800L |
|---|
| 20207 | //BIFPLR2_PMI_STATUS_CNTL |
|---|
| 20208 | #define BIFPLR2_PMI_STATUS_CNTL__POWER_STATE__SHIFT 0x0 |
|---|
| 20209 | #define BIFPLR2_PMI_STATUS_CNTL__NO_SOFT_RESET__SHIFT 0x3 |
|---|
| 20210 | #define BIFPLR2_PMI_STATUS_CNTL__PME_EN__SHIFT 0x8 |
|---|
| 20211 | #define BIFPLR2_PMI_STATUS_CNTL__DATA_SELECT__SHIFT 0x9 |
|---|
| 20212 | #define BIFPLR2_PMI_STATUS_CNTL__DATA_SCALE__SHIFT 0xd |
|---|
| 20213 | #define BIFPLR2_PMI_STATUS_CNTL__PME_STATUS__SHIFT 0xf |
|---|
| 20214 | #define BIFPLR2_PMI_STATUS_CNTL__B2_B3_SUPPORT__SHIFT 0x16 |
|---|
| 20215 | #define BIFPLR2_PMI_STATUS_CNTL__BUS_PWR_EN__SHIFT 0x17 |
|---|
| 20216 | #define BIFPLR2_PMI_STATUS_CNTL__PMI_DATA__SHIFT 0x18 |
|---|
| 20217 | #define BIFPLR2_PMI_STATUS_CNTL__POWER_STATE_MASK 0x00000003L |
|---|
| 20218 | #define BIFPLR2_PMI_STATUS_CNTL__NO_SOFT_RESET_MASK 0x00000008L |
|---|
| 20219 | #define BIFPLR2_PMI_STATUS_CNTL__PME_EN_MASK 0x00000100L |
|---|
| 20220 | #define BIFPLR2_PMI_STATUS_CNTL__DATA_SELECT_MASK 0x00001E00L |
|---|
| 20221 | #define BIFPLR2_PMI_STATUS_CNTL__DATA_SCALE_MASK 0x00006000L |
|---|
| 20222 | #define BIFPLR2_PMI_STATUS_CNTL__PME_STATUS_MASK 0x00008000L |
|---|
| 20223 | #define BIFPLR2_PMI_STATUS_CNTL__B2_B3_SUPPORT_MASK 0x00400000L |
|---|
| 20224 | #define BIFPLR2_PMI_STATUS_CNTL__BUS_PWR_EN_MASK 0x00800000L |
|---|
| 20225 | #define BIFPLR2_PMI_STATUS_CNTL__PMI_DATA_MASK 0xFF000000L |
|---|
| 20226 | //BIFPLR2_PCIE_CAP_LIST |
|---|
| 20227 | #define BIFPLR2_PCIE_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 20228 | #define BIFPLR2_PCIE_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
|---|
| 20229 | #define BIFPLR2_PCIE_CAP_LIST__CAP_ID_MASK 0x00FFL |
|---|
| 20230 | #define BIFPLR2_PCIE_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
|---|
| 20231 | //BIFPLR2_PCIE_CAP |
|---|
| 20232 | #define BIFPLR2_PCIE_CAP__VERSION__SHIFT 0x0 |
|---|
| 20233 | #define BIFPLR2_PCIE_CAP__DEVICE_TYPE__SHIFT 0x4 |
|---|
| 20234 | #define BIFPLR2_PCIE_CAP__SLOT_IMPLEMENTED__SHIFT 0x8 |
|---|
| 20235 | #define BIFPLR2_PCIE_CAP__INT_MESSAGE_NUM__SHIFT 0x9 |
|---|
| 20236 | #define BIFPLR2_PCIE_CAP__VERSION_MASK 0x000FL |
|---|
| 20237 | #define BIFPLR2_PCIE_CAP__DEVICE_TYPE_MASK 0x00F0L |
|---|
| 20238 | #define BIFPLR2_PCIE_CAP__SLOT_IMPLEMENTED_MASK 0x0100L |
|---|
| 20239 | #define BIFPLR2_PCIE_CAP__INT_MESSAGE_NUM_MASK 0x3E00L |
|---|
| 20240 | //BIFPLR2_DEVICE_CNTL |
|---|
| 20241 | #define BIFPLR2_DEVICE_CNTL__CORR_ERR_EN__SHIFT 0x0 |
|---|
| 20242 | #define BIFPLR2_DEVICE_CNTL__NON_FATAL_ERR_EN__SHIFT 0x1 |
|---|
| 20243 | #define BIFPLR2_DEVICE_CNTL__FATAL_ERR_EN__SHIFT 0x2 |
|---|
| 20244 | #define BIFPLR2_DEVICE_CNTL__USR_REPORT_EN__SHIFT 0x3 |
|---|
| 20245 | #define BIFPLR2_DEVICE_CNTL__RELAXED_ORD_EN__SHIFT 0x4 |
|---|
| 20246 | #define BIFPLR2_DEVICE_CNTL__MAX_PAYLOAD_SIZE__SHIFT 0x5 |
|---|
| 20247 | #define BIFPLR2_DEVICE_CNTL__EXTENDED_TAG_EN__SHIFT 0x8 |
|---|
| 20248 | #define BIFPLR2_DEVICE_CNTL__PHANTOM_FUNC_EN__SHIFT 0x9 |
|---|
| 20249 | #define BIFPLR2_DEVICE_CNTL__AUX_POWER_PM_EN__SHIFT 0xa |
|---|
| 20250 | #define BIFPLR2_DEVICE_CNTL__NO_SNOOP_EN__SHIFT 0xb |
|---|
| 20251 | #define BIFPLR2_DEVICE_CNTL__MAX_READ_REQUEST_SIZE__SHIFT 0xc |
|---|
| 20252 | #define BIFPLR2_DEVICE_CNTL__BRIDGE_CFG_RETRY_EN__SHIFT 0xf |
|---|
| 20253 | #define BIFPLR2_DEVICE_CNTL__CORR_ERR_EN_MASK 0x0001L |
|---|
| 20254 | #define BIFPLR2_DEVICE_CNTL__NON_FATAL_ERR_EN_MASK 0x0002L |
|---|
| 20255 | #define BIFPLR2_DEVICE_CNTL__FATAL_ERR_EN_MASK 0x0004L |
|---|
| 20256 | #define BIFPLR2_DEVICE_CNTL__USR_REPORT_EN_MASK 0x0008L |
|---|
| 20257 | #define BIFPLR2_DEVICE_CNTL__RELAXED_ORD_EN_MASK 0x0010L |
|---|
| 20258 | #define BIFPLR2_DEVICE_CNTL__MAX_PAYLOAD_SIZE_MASK 0x00E0L |
|---|
| 20259 | #define BIFPLR2_DEVICE_CNTL__EXTENDED_TAG_EN_MASK 0x0100L |
|---|
| 20260 | #define BIFPLR2_DEVICE_CNTL__PHANTOM_FUNC_EN_MASK 0x0200L |
|---|
| 20261 | #define BIFPLR2_DEVICE_CNTL__AUX_POWER_PM_EN_MASK 0x0400L |
|---|
| 20262 | #define BIFPLR2_DEVICE_CNTL__NO_SNOOP_EN_MASK 0x0800L |
|---|
| 20263 | #define BIFPLR2_DEVICE_CNTL__MAX_READ_REQUEST_SIZE_MASK 0x7000L |
|---|
| 20264 | #define BIFPLR2_DEVICE_CNTL__BRIDGE_CFG_RETRY_EN_MASK 0x8000L |
|---|
| 20265 | //BIFPLR2_DEVICE_STATUS |
|---|
| 20266 | #define BIFPLR2_DEVICE_STATUS__CORR_ERR__SHIFT 0x0 |
|---|
| 20267 | #define BIFPLR2_DEVICE_STATUS__NON_FATAL_ERR__SHIFT 0x1 |
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| 20268 | #define BIFPLR2_DEVICE_STATUS__FATAL_ERR__SHIFT 0x2 |
|---|
| 20269 | #define BIFPLR2_DEVICE_STATUS__USR_DETECTED__SHIFT 0x3 |
|---|
| 20270 | #define BIFPLR2_DEVICE_STATUS__AUX_PWR__SHIFT 0x4 |
|---|
| 20271 | #define BIFPLR2_DEVICE_STATUS__TRANSACTIONS_PEND__SHIFT 0x5 |
|---|
| 20272 | #define BIFPLR2_DEVICE_STATUS__EMER_POWER_REDUCTION_DETECTED__SHIFT 0x6 |
|---|
| 20273 | #define BIFPLR2_DEVICE_STATUS__CORR_ERR_MASK 0x0001L |
|---|
| 20274 | #define BIFPLR2_DEVICE_STATUS__NON_FATAL_ERR_MASK 0x0002L |
|---|
| 20275 | #define BIFPLR2_DEVICE_STATUS__FATAL_ERR_MASK 0x0004L |
|---|
| 20276 | #define BIFPLR2_DEVICE_STATUS__USR_DETECTED_MASK 0x0008L |
|---|
| 20277 | #define BIFPLR2_DEVICE_STATUS__AUX_PWR_MASK 0x0010L |
|---|
| 20278 | #define BIFPLR2_DEVICE_STATUS__TRANSACTIONS_PEND_MASK 0x0020L |
|---|
| 20279 | #define BIFPLR2_DEVICE_STATUS__EMER_POWER_REDUCTION_DETECTED_MASK 0x0040L |
|---|
| 20280 | //BIFPLR2_LINK_CAP |
|---|
| 20281 | #define BIFPLR2_LINK_CAP__LINK_SPEED__SHIFT 0x0 |
|---|
| 20282 | #define BIFPLR2_LINK_CAP__LINK_WIDTH__SHIFT 0x4 |
|---|
| 20283 | #define BIFPLR2_LINK_CAP__PM_SUPPORT__SHIFT 0xa |
|---|
| 20284 | #define BIFPLR2_LINK_CAP__L0S_EXIT_LATENCY__SHIFT 0xc |
|---|
| 20285 | #define BIFPLR2_LINK_CAP__L1_EXIT_LATENCY__SHIFT 0xf |
|---|
| 20286 | #define BIFPLR2_LINK_CAP__CLOCK_POWER_MANAGEMENT__SHIFT 0x12 |
|---|
| 20287 | #define BIFPLR2_LINK_CAP__SURPRISE_DOWN_ERR_REPORTING__SHIFT 0x13 |
|---|
| 20288 | #define BIFPLR2_LINK_CAP__DL_ACTIVE_REPORTING_CAPABLE__SHIFT 0x14 |
|---|
| 20289 | #define BIFPLR2_LINK_CAP__LINK_BW_NOTIFICATION_CAP__SHIFT 0x15 |
|---|
| 20290 | #define BIFPLR2_LINK_CAP__ASPM_OPTIONALITY_COMPLIANCE__SHIFT 0x16 |
|---|
| 20291 | #define BIFPLR2_LINK_CAP__PORT_NUMBER__SHIFT 0x18 |
|---|
| 20292 | #define BIFPLR2_LINK_CAP__LINK_SPEED_MASK 0x0000000FL |
|---|
| 20293 | #define BIFPLR2_LINK_CAP__LINK_WIDTH_MASK 0x000003F0L |
|---|
| 20294 | #define BIFPLR2_LINK_CAP__PM_SUPPORT_MASK 0x00000C00L |
|---|
| 20295 | #define BIFPLR2_LINK_CAP__L0S_EXIT_LATENCY_MASK 0x00007000L |
|---|
| 20296 | #define BIFPLR2_LINK_CAP__L1_EXIT_LATENCY_MASK 0x00038000L |
|---|
| 20297 | #define BIFPLR2_LINK_CAP__CLOCK_POWER_MANAGEMENT_MASK 0x00040000L |
|---|
| 20298 | #define BIFPLR2_LINK_CAP__SURPRISE_DOWN_ERR_REPORTING_MASK 0x00080000L |
|---|
| 20299 | #define BIFPLR2_LINK_CAP__DL_ACTIVE_REPORTING_CAPABLE_MASK 0x00100000L |
|---|
| 20300 | #define BIFPLR2_LINK_CAP__LINK_BW_NOTIFICATION_CAP_MASK 0x00200000L |
|---|
| 20301 | #define BIFPLR2_LINK_CAP__ASPM_OPTIONALITY_COMPLIANCE_MASK 0x00400000L |
|---|
| 20302 | #define BIFPLR2_LINK_CAP__PORT_NUMBER_MASK 0xFF000000L |
|---|
| 20303 | //BIFPLR2_LINK_STATUS |
|---|
| 20304 | #define BIFPLR2_LINK_STATUS__CURRENT_LINK_SPEED__SHIFT 0x0 |
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| 20305 | #define BIFPLR2_LINK_STATUS__NEGOTIATED_LINK_WIDTH__SHIFT 0x4 |
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| 20307 | #define BIFPLR2_LINK_STATUS__SLOT_CLOCK_CFG__SHIFT 0xc |
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| 20308 | #define BIFPLR2_LINK_STATUS__DL_ACTIVE__SHIFT 0xd |
|---|
| 20309 | #define BIFPLR2_LINK_STATUS__LINK_BW_MANAGEMENT_STATUS__SHIFT 0xe |
|---|
| 20310 | #define BIFPLR2_LINK_STATUS__LINK_AUTONOMOUS_BW_STATUS__SHIFT 0xf |
|---|
| 20311 | #define BIFPLR2_LINK_STATUS__CURRENT_LINK_SPEED_MASK 0x000FL |
|---|
| 20312 | #define BIFPLR2_LINK_STATUS__NEGOTIATED_LINK_WIDTH_MASK 0x03F0L |
|---|
| 20313 | #define BIFPLR2_LINK_STATUS__LINK_TRAINING_MASK 0x0800L |
|---|
| 20314 | #define BIFPLR2_LINK_STATUS__SLOT_CLOCK_CFG_MASK 0x1000L |
|---|
| 20315 | #define BIFPLR2_LINK_STATUS__DL_ACTIVE_MASK 0x2000L |
|---|
| 20316 | #define BIFPLR2_LINK_STATUS__LINK_BW_MANAGEMENT_STATUS_MASK 0x4000L |
|---|
| 20317 | #define BIFPLR2_LINK_STATUS__LINK_AUTONOMOUS_BW_STATUS_MASK 0x8000L |
|---|
| 20318 | //BIFPLR2_SLOT_CAP |
|---|
| 20319 | #define BIFPLR2_SLOT_CAP__ATTN_BUTTON_PRESENT__SHIFT 0x0 |
|---|
| 20320 | #define BIFPLR2_SLOT_CAP__PWR_CONTROLLER_PRESENT__SHIFT 0x1 |
|---|
| 20321 | #define BIFPLR2_SLOT_CAP__MRL_SENSOR_PRESENT__SHIFT 0x2 |
|---|
| 20322 | #define BIFPLR2_SLOT_CAP__ATTN_INDICATOR_PRESENT__SHIFT 0x3 |
|---|
| 20323 | #define BIFPLR2_SLOT_CAP__PWR_INDICATOR_PRESENT__SHIFT 0x4 |
|---|
| 20324 | #define BIFPLR2_SLOT_CAP__HOTPLUG_SURPRISE__SHIFT 0x5 |
|---|
| 20325 | #define BIFPLR2_SLOT_CAP__HOTPLUG_CAPABLE__SHIFT 0x6 |
|---|
| 20326 | #define BIFPLR2_SLOT_CAP__SLOT_PWR_LIMIT_VALUE__SHIFT 0x7 |
|---|
| 20327 | #define BIFPLR2_SLOT_CAP__SLOT_PWR_LIMIT_SCALE__SHIFT 0xf |
|---|
| 20328 | #define BIFPLR2_SLOT_CAP__ELECTROMECH_INTERLOCK_PRESENT__SHIFT 0x11 |
|---|
| 20329 | #define BIFPLR2_SLOT_CAP__NO_COMMAND_COMPLETED_SUPPORTED__SHIFT 0x12 |
|---|
| 20330 | #define BIFPLR2_SLOT_CAP__PHYSICAL_SLOT_NUM__SHIFT 0x13 |
|---|
| 20331 | #define BIFPLR2_SLOT_CAP__ATTN_BUTTON_PRESENT_MASK 0x00000001L |
|---|
| 20332 | #define BIFPLR2_SLOT_CAP__PWR_CONTROLLER_PRESENT_MASK 0x00000002L |
|---|
| 20333 | #define BIFPLR2_SLOT_CAP__MRL_SENSOR_PRESENT_MASK 0x00000004L |
|---|
| 20334 | #define BIFPLR2_SLOT_CAP__ATTN_INDICATOR_PRESENT_MASK 0x00000008L |
|---|
| 20335 | #define BIFPLR2_SLOT_CAP__PWR_INDICATOR_PRESENT_MASK 0x00000010L |
|---|
| 20336 | #define BIFPLR2_SLOT_CAP__HOTPLUG_SURPRISE_MASK 0x00000020L |
|---|
| 20337 | #define BIFPLR2_SLOT_CAP__HOTPLUG_CAPABLE_MASK 0x00000040L |
|---|
| 20338 | #define BIFPLR2_SLOT_CAP__SLOT_PWR_LIMIT_VALUE_MASK 0x00007F80L |
|---|
| 20339 | #define BIFPLR2_SLOT_CAP__SLOT_PWR_LIMIT_SCALE_MASK 0x00018000L |
|---|
| 20340 | #define BIFPLR2_SLOT_CAP__ELECTROMECH_INTERLOCK_PRESENT_MASK 0x00020000L |
|---|
| 20341 | #define BIFPLR2_SLOT_CAP__NO_COMMAND_COMPLETED_SUPPORTED_MASK 0x00040000L |
|---|
| 20342 | #define BIFPLR2_SLOT_CAP__PHYSICAL_SLOT_NUM_MASK 0xFFF80000L |
|---|
| 20343 | //BIFPLR2_SLOT_CNTL |
|---|
| 20344 | #define BIFPLR2_SLOT_CNTL__ATTN_BUTTON_PRESSED_EN__SHIFT 0x0 |
|---|
| 20345 | #define BIFPLR2_SLOT_CNTL__PWR_FAULT_DETECTED_EN__SHIFT 0x1 |
|---|
| 20346 | #define BIFPLR2_SLOT_CNTL__MRL_SENSOR_CHANGED_EN__SHIFT 0x2 |
|---|
| 20347 | #define BIFPLR2_SLOT_CNTL__PRESENCE_DETECT_CHANGED_EN__SHIFT 0x3 |
|---|
| 20348 | #define BIFPLR2_SLOT_CNTL__COMMAND_COMPLETED_INTR_EN__SHIFT 0x4 |
|---|
| 20349 | #define BIFPLR2_SLOT_CNTL__HOTPLUG_INTR_EN__SHIFT 0x5 |
|---|
| 20350 | #define BIFPLR2_SLOT_CNTL__ATTN_INDICATOR_CNTL__SHIFT 0x6 |
|---|
| 20351 | #define BIFPLR2_SLOT_CNTL__PWR_INDICATOR_CNTL__SHIFT 0x8 |
|---|
| 20352 | #define BIFPLR2_SLOT_CNTL__PWR_CONTROLLER_CNTL__SHIFT 0xa |
|---|
| 20353 | #define BIFPLR2_SLOT_CNTL__ELECTROMECH_INTERLOCK_CNTL__SHIFT 0xb |
|---|
| 20354 | #define BIFPLR2_SLOT_CNTL__DL_STATE_CHANGED_EN__SHIFT 0xc |
|---|
| 20355 | #define BIFPLR2_SLOT_CNTL__AUTO_SLOT_PWR_LIMIT_DISABLE__SHIFT 0xd |
|---|
| 20356 | #define BIFPLR2_SLOT_CNTL__INBAND_PD_DISABLE__SHIFT 0xe |
|---|
| 20357 | #define BIFPLR2_SLOT_CNTL__ATTN_BUTTON_PRESSED_EN_MASK 0x0001L |
|---|
| 20358 | #define BIFPLR2_SLOT_CNTL__PWR_FAULT_DETECTED_EN_MASK 0x0002L |
|---|
| 20359 | #define BIFPLR2_SLOT_CNTL__MRL_SENSOR_CHANGED_EN_MASK 0x0004L |
|---|
| 20360 | #define BIFPLR2_SLOT_CNTL__PRESENCE_DETECT_CHANGED_EN_MASK 0x0008L |
|---|
| 20361 | #define BIFPLR2_SLOT_CNTL__COMMAND_COMPLETED_INTR_EN_MASK 0x0010L |
|---|
| 20362 | #define BIFPLR2_SLOT_CNTL__HOTPLUG_INTR_EN_MASK 0x0020L |
|---|
| 20363 | #define BIFPLR2_SLOT_CNTL__ATTN_INDICATOR_CNTL_MASK 0x00C0L |
|---|
| 20364 | #define BIFPLR2_SLOT_CNTL__PWR_INDICATOR_CNTL_MASK 0x0300L |
|---|
| 20365 | #define BIFPLR2_SLOT_CNTL__PWR_CONTROLLER_CNTL_MASK 0x0400L |
|---|
| 20366 | #define BIFPLR2_SLOT_CNTL__ELECTROMECH_INTERLOCK_CNTL_MASK 0x0800L |
|---|
| 20367 | #define BIFPLR2_SLOT_CNTL__DL_STATE_CHANGED_EN_MASK 0x1000L |
|---|
| 20368 | #define BIFPLR2_SLOT_CNTL__AUTO_SLOT_PWR_LIMIT_DISABLE_MASK 0x2000L |
|---|
| 20369 | #define BIFPLR2_SLOT_CNTL__INBAND_PD_DISABLE_MASK 0x4000L |
|---|
| 20370 | //BIFPLR2_SLOT_STATUS |
|---|
| 20371 | #define BIFPLR2_SLOT_STATUS__ATTN_BUTTON_PRESSED__SHIFT 0x0 |
|---|
| 20372 | #define BIFPLR2_SLOT_STATUS__PWR_FAULT_DETECTED__SHIFT 0x1 |
|---|
| 20373 | #define BIFPLR2_SLOT_STATUS__MRL_SENSOR_CHANGED__SHIFT 0x2 |
|---|
| 20374 | #define BIFPLR2_SLOT_STATUS__PRESENCE_DETECT_CHANGED__SHIFT 0x3 |
|---|
| 20375 | #define BIFPLR2_SLOT_STATUS__COMMAND_COMPLETED__SHIFT 0x4 |
|---|
| 20376 | #define BIFPLR2_SLOT_STATUS__MRL_SENSOR_STATE__SHIFT 0x5 |
|---|
| 20377 | #define BIFPLR2_SLOT_STATUS__PRESENCE_DETECT_STATE__SHIFT 0x6 |
|---|
| 20378 | #define BIFPLR2_SLOT_STATUS__ELECTROMECH_INTERLOCK_STATUS__SHIFT 0x7 |
|---|
| 20379 | #define BIFPLR2_SLOT_STATUS__DL_STATE_CHANGED__SHIFT 0x8 |
|---|
| 20380 | #define BIFPLR2_SLOT_STATUS__ATTN_BUTTON_PRESSED_MASK 0x0001L |
|---|
| 20381 | #define BIFPLR2_SLOT_STATUS__PWR_FAULT_DETECTED_MASK 0x0002L |
|---|
| 20382 | #define BIFPLR2_SLOT_STATUS__MRL_SENSOR_CHANGED_MASK 0x0004L |
|---|
| 20383 | #define BIFPLR2_SLOT_STATUS__PRESENCE_DETECT_CHANGED_MASK 0x0008L |
|---|
| 20384 | #define BIFPLR2_SLOT_STATUS__COMMAND_COMPLETED_MASK 0x0010L |
|---|
| 20385 | #define BIFPLR2_SLOT_STATUS__MRL_SENSOR_STATE_MASK 0x0020L |
|---|
| 20386 | #define BIFPLR2_SLOT_STATUS__PRESENCE_DETECT_STATE_MASK 0x0040L |
|---|
| 20387 | #define BIFPLR2_SLOT_STATUS__ELECTROMECH_INTERLOCK_STATUS_MASK 0x0080L |
|---|
| 20388 | #define BIFPLR2_SLOT_STATUS__DL_STATE_CHANGED_MASK 0x0100L |
|---|
| 20389 | //BIFPLR2_ROOT_CNTL |
|---|
| 20390 | #define BIFPLR2_ROOT_CNTL__SERR_ON_CORR_ERR_EN__SHIFT 0x0 |
|---|
| 20391 | #define BIFPLR2_ROOT_CNTL__SERR_ON_NONFATAL_ERR_EN__SHIFT 0x1 |
|---|
| 20392 | #define BIFPLR2_ROOT_CNTL__SERR_ON_FATAL_ERR_EN__SHIFT 0x2 |
|---|
| 20393 | #define BIFPLR2_ROOT_CNTL__PM_INTERRUPT_EN__SHIFT 0x3 |
|---|
| 20394 | #define BIFPLR2_ROOT_CNTL__CRS_SOFTWARE_VISIBILITY_EN__SHIFT 0x4 |
|---|
| 20395 | #define BIFPLR2_ROOT_CNTL__SERR_ON_CORR_ERR_EN_MASK 0x0001L |
|---|
| 20396 | #define BIFPLR2_ROOT_CNTL__SERR_ON_NONFATAL_ERR_EN_MASK 0x0002L |
|---|
| 20397 | #define BIFPLR2_ROOT_CNTL__SERR_ON_FATAL_ERR_EN_MASK 0x0004L |
|---|
| 20398 | #define BIFPLR2_ROOT_CNTL__PM_INTERRUPT_EN_MASK 0x0008L |
|---|
| 20399 | #define BIFPLR2_ROOT_CNTL__CRS_SOFTWARE_VISIBILITY_EN_MASK 0x0010L |
|---|
| 20400 | //BIFPLR2_ROOT_CAP |
|---|
| 20401 | #define BIFPLR2_ROOT_CAP__CRS_SOFTWARE_VISIBILITY__SHIFT 0x0 |
|---|
| 20402 | #define BIFPLR2_ROOT_CAP__CRS_SOFTWARE_VISIBILITY_MASK 0x0001L |
|---|
| 20403 | //BIFPLR2_ROOT_STATUS |
|---|
| 20404 | #define BIFPLR2_ROOT_STATUS__PME_REQUESTOR_ID__SHIFT 0x0 |
|---|
| 20405 | #define BIFPLR2_ROOT_STATUS__PME_STATUS__SHIFT 0x10 |
|---|
| 20406 | #define BIFPLR2_ROOT_STATUS__PME_PENDING__SHIFT 0x11 |
|---|
| 20407 | #define BIFPLR2_ROOT_STATUS__PME_REQUESTOR_ID_MASK 0x0000FFFFL |
|---|
| 20408 | #define BIFPLR2_ROOT_STATUS__PME_STATUS_MASK 0x00010000L |
|---|
| 20409 | #define BIFPLR2_ROOT_STATUS__PME_PENDING_MASK 0x00020000L |
|---|
| 20410 | //BIFPLR2_DEVICE_CNTL2 |
|---|
| 20411 | #define BIFPLR2_DEVICE_CNTL2__CPL_TIMEOUT_VALUE__SHIFT 0x0 |
|---|
| 20412 | #define BIFPLR2_DEVICE_CNTL2__CPL_TIMEOUT_DIS__SHIFT 0x4 |
|---|
| 20413 | #define BIFPLR2_DEVICE_CNTL2__ARI_FORWARDING_EN__SHIFT 0x5 |
|---|
| 20414 | #define BIFPLR2_DEVICE_CNTL2__ATOMICOP_REQUEST_EN__SHIFT 0x6 |
|---|
| 20415 | #define BIFPLR2_DEVICE_CNTL2__ATOMICOP_EGRESS_BLOCKING__SHIFT 0x7 |
|---|
| 20416 | #define BIFPLR2_DEVICE_CNTL2__IDO_REQUEST_ENABLE__SHIFT 0x8 |
|---|
| 20417 | #define BIFPLR2_DEVICE_CNTL2__IDO_COMPLETION_ENABLE__SHIFT 0x9 |
|---|
| 20418 | #define BIFPLR2_DEVICE_CNTL2__LTR_EN__SHIFT 0xa |
|---|
| 20419 | #define BIFPLR2_DEVICE_CNTL2__EMER_POWER_REDUCTION_REQUEST__SHIFT 0xb |
|---|
| 20420 | #define BIFPLR2_DEVICE_CNTL2__TEN_BIT_TAG_REQUESTER_ENABLE__SHIFT 0xc |
|---|
| 20421 | #define BIFPLR2_DEVICE_CNTL2__OBFF_EN__SHIFT 0xd |
|---|
| 20422 | #define BIFPLR2_DEVICE_CNTL2__END_END_TLP_PREFIX_BLOCKING__SHIFT 0xf |
|---|
| 20423 | #define BIFPLR2_DEVICE_CNTL2__CPL_TIMEOUT_VALUE_MASK 0x000FL |
|---|
| 20424 | #define BIFPLR2_DEVICE_CNTL2__CPL_TIMEOUT_DIS_MASK 0x0010L |
|---|
| 20425 | #define BIFPLR2_DEVICE_CNTL2__ARI_FORWARDING_EN_MASK 0x0020L |
|---|
| 20426 | #define BIFPLR2_DEVICE_CNTL2__ATOMICOP_REQUEST_EN_MASK 0x0040L |
|---|
| 20427 | #define BIFPLR2_DEVICE_CNTL2__ATOMICOP_EGRESS_BLOCKING_MASK 0x0080L |
|---|
| 20428 | #define BIFPLR2_DEVICE_CNTL2__IDO_REQUEST_ENABLE_MASK 0x0100L |
|---|
| 20429 | #define BIFPLR2_DEVICE_CNTL2__IDO_COMPLETION_ENABLE_MASK 0x0200L |
|---|
| 20430 | #define BIFPLR2_DEVICE_CNTL2__LTR_EN_MASK 0x0400L |
|---|
| 20431 | #define BIFPLR2_DEVICE_CNTL2__EMER_POWER_REDUCTION_REQUEST_MASK 0x0800L |
|---|
| 20432 | #define BIFPLR2_DEVICE_CNTL2__TEN_BIT_TAG_REQUESTER_ENABLE_MASK 0x1000L |
|---|
| 20433 | #define BIFPLR2_DEVICE_CNTL2__OBFF_EN_MASK 0x6000L |
|---|
| 20434 | #define BIFPLR2_DEVICE_CNTL2__END_END_TLP_PREFIX_BLOCKING_MASK 0x8000L |
|---|
| 20435 | //BIFPLR2_DEVICE_STATUS2 |
|---|
| 20436 | #define BIFPLR2_DEVICE_STATUS2__RESERVED__SHIFT 0x0 |
|---|
| 20437 | #define BIFPLR2_DEVICE_STATUS2__RESERVED_MASK 0xFFFFL |
|---|
| 20438 | //BIFPLR2_LINK_STATUS2 |
|---|
| 20439 | #define BIFPLR2_LINK_STATUS2__CUR_DEEMPHASIS_LEVEL__SHIFT 0x0 |
|---|
| 20440 | #define BIFPLR2_LINK_STATUS2__EQUALIZATION_COMPLETE_8GT__SHIFT 0x1 |
|---|
| 20441 | #define BIFPLR2_LINK_STATUS2__EQUALIZATION_PHASE1_SUCCESS_8GT__SHIFT 0x2 |
|---|
| 20442 | #define BIFPLR2_LINK_STATUS2__EQUALIZATION_PHASE2_SUCCESS_8GT__SHIFT 0x3 |
|---|
| 20443 | #define BIFPLR2_LINK_STATUS2__EQUALIZATION_PHASE3_SUCCESS_8GT__SHIFT 0x4 |
|---|
| 20444 | #define BIFPLR2_LINK_STATUS2__LINK_EQUALIZATION_REQUEST_8GT__SHIFT 0x5 |
|---|
| 20445 | #define BIFPLR2_LINK_STATUS2__RTM1_PRESENCE_DET__SHIFT 0x6 |
|---|
| 20446 | #define BIFPLR2_LINK_STATUS2__RTM2_PRESENCE_DET__SHIFT 0x7 |
|---|
| 20447 | #define BIFPLR2_LINK_STATUS2__CROSSLINK_RESOLUTION__SHIFT 0x8 |
|---|
| 20448 | #define BIFPLR2_LINK_STATUS2__DOWNSTREAM_COMPONENT_PRESENCE__SHIFT 0xc |
|---|
| 20449 | #define BIFPLR2_LINK_STATUS2__DRS_MESSAGE_RECEIVED__SHIFT 0xf |
|---|
| 20450 | #define BIFPLR2_LINK_STATUS2__CUR_DEEMPHASIS_LEVEL_MASK 0x0001L |
|---|
| 20451 | #define BIFPLR2_LINK_STATUS2__EQUALIZATION_COMPLETE_8GT_MASK 0x0002L |
|---|
| 20452 | #define BIFPLR2_LINK_STATUS2__EQUALIZATION_PHASE1_SUCCESS_8GT_MASK 0x0004L |
|---|
| 20453 | #define BIFPLR2_LINK_STATUS2__EQUALIZATION_PHASE2_SUCCESS_8GT_MASK 0x0008L |
|---|
| 20454 | #define BIFPLR2_LINK_STATUS2__EQUALIZATION_PHASE3_SUCCESS_8GT_MASK 0x0010L |
|---|
| 20455 | #define BIFPLR2_LINK_STATUS2__LINK_EQUALIZATION_REQUEST_8GT_MASK 0x0020L |
|---|
| 20456 | #define BIFPLR2_LINK_STATUS2__RTM1_PRESENCE_DET_MASK 0x0040L |
|---|
| 20457 | #define BIFPLR2_LINK_STATUS2__RTM2_PRESENCE_DET_MASK 0x0080L |
|---|
| 20458 | #define BIFPLR2_LINK_STATUS2__CROSSLINK_RESOLUTION_MASK 0x0300L |
|---|
| 20459 | #define BIFPLR2_LINK_STATUS2__DOWNSTREAM_COMPONENT_PRESENCE_MASK 0x7000L |
|---|
| 20460 | #define BIFPLR2_LINK_STATUS2__DRS_MESSAGE_RECEIVED_MASK 0x8000L |
|---|
| 20461 | //BIFPLR2_SLOT_CAP2 |
|---|
| 20462 | #define BIFPLR2_SLOT_CAP2__INBAND_PD_DISABLE_SUPPORTED__SHIFT 0x0 |
|---|
| 20463 | #define BIFPLR2_SLOT_CAP2__INBAND_PD_DISABLE_SUPPORTED_MASK 0x00000001L |
|---|
| 20464 | //BIFPLR2_SLOT_CNTL2 |
|---|
| 20465 | #define BIFPLR2_SLOT_CNTL2__RESERVED__SHIFT 0x0 |
|---|
| 20466 | #define BIFPLR2_SLOT_CNTL2__RESERVED_MASK 0xFFFFL |
|---|
| 20467 | //BIFPLR2_SLOT_STATUS2 |
|---|
| 20468 | #define BIFPLR2_SLOT_STATUS2__RESERVED__SHIFT 0x0 |
|---|
| 20469 | #define BIFPLR2_SLOT_STATUS2__RESERVED_MASK 0xFFFFL |
|---|
| 20470 | //BIFPLR2_MSI_CAP_LIST |
|---|
| 20471 | #define BIFPLR2_MSI_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 20472 | #define BIFPLR2_MSI_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
|---|
| 20473 | #define BIFPLR2_MSI_CAP_LIST__CAP_ID_MASK 0x00FFL |
|---|
| 20474 | #define BIFPLR2_MSI_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
|---|
| 20475 | //BIFPLR2_MSI_MSG_ADDR_LO |
|---|
| 20476 | #define BIFPLR2_MSI_MSG_ADDR_LO__MSI_MSG_ADDR_LO__SHIFT 0x2 |
|---|
| 20477 | #define BIFPLR2_MSI_MSG_ADDR_LO__MSI_MSG_ADDR_LO_MASK 0xFFFFFFFCL |
|---|
| 20478 | //BIFPLR2_MSI_MSG_ADDR_HI |
|---|
| 20479 | #define BIFPLR2_MSI_MSG_ADDR_HI__MSI_MSG_ADDR_HI__SHIFT 0x0 |
|---|
| 20480 | #define BIFPLR2_MSI_MSG_ADDR_HI__MSI_MSG_ADDR_HI_MASK 0xFFFFFFFFL |
|---|
| 20481 | //BIFPLR2_SSID_CAP_LIST |
|---|
| 20482 | #define BIFPLR2_SSID_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 20483 | #define BIFPLR2_SSID_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
|---|
| 20484 | #define BIFPLR2_SSID_CAP_LIST__CAP_ID_MASK 0x00FFL |
|---|
| 20485 | #define BIFPLR2_SSID_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
|---|
| 20486 | //BIFPLR2_SSID_CAP |
|---|
| 20487 | #define BIFPLR2_SSID_CAP__SUBSYSTEM_VENDOR_ID__SHIFT 0x0 |
|---|
| 20488 | #define BIFPLR2_SSID_CAP__SUBSYSTEM_ID__SHIFT 0x10 |
|---|
| 20489 | #define BIFPLR2_SSID_CAP__SUBSYSTEM_VENDOR_ID_MASK 0x0000FFFFL |
|---|
| 20490 | #define BIFPLR2_SSID_CAP__SUBSYSTEM_ID_MASK 0xFFFF0000L |
|---|
| 20491 | //BIFPLR2_MSI_MAP_CAP_LIST |
|---|
| 20492 | #define BIFPLR2_MSI_MAP_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 20493 | #define BIFPLR2_MSI_MAP_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
|---|
| 20494 | #define BIFPLR2_MSI_MAP_CAP_LIST__CAP_ID_MASK 0x00FFL |
|---|
| 20495 | #define BIFPLR2_MSI_MAP_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
|---|
| 20496 | //BIFPLR2_MSI_MAP_CAP |
|---|
| 20497 | #define BIFPLR2_MSI_MAP_CAP__EN__SHIFT 0x0 |
|---|
| 20498 | #define BIFPLR2_MSI_MAP_CAP__FIXD__SHIFT 0x1 |
|---|
| 20499 | #define BIFPLR2_MSI_MAP_CAP__CAP_TYPE__SHIFT 0xb |
|---|
| 20500 | #define BIFPLR2_MSI_MAP_CAP__EN_MASK 0x0001L |
|---|
| 20501 | #define BIFPLR2_MSI_MAP_CAP__FIXD_MASK 0x0002L |
|---|
| 20502 | #define BIFPLR2_MSI_MAP_CAP__CAP_TYPE_MASK 0xF800L |
|---|
| 20503 | //BIFPLR2_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST |
|---|
| 20504 | #define BIFPLR2_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 20505 | #define BIFPLR2_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 20506 | #define BIFPLR2_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 20507 | #define BIFPLR2_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 20508 | #define BIFPLR2_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 20509 | #define BIFPLR2_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 20510 | //BIFPLR2_PCIE_VENDOR_SPECIFIC_HDR |
|---|
| 20511 | #define BIFPLR2_PCIE_VENDOR_SPECIFIC_HDR__VSEC_ID__SHIFT 0x0 |
|---|
| 20512 | #define BIFPLR2_PCIE_VENDOR_SPECIFIC_HDR__VSEC_REV__SHIFT 0x10 |
|---|
| 20513 | #define BIFPLR2_PCIE_VENDOR_SPECIFIC_HDR__VSEC_LENGTH__SHIFT 0x14 |
|---|
| 20514 | #define BIFPLR2_PCIE_VENDOR_SPECIFIC_HDR__VSEC_ID_MASK 0x0000FFFFL |
|---|
| 20515 | #define BIFPLR2_PCIE_VENDOR_SPECIFIC_HDR__VSEC_REV_MASK 0x000F0000L |
|---|
| 20516 | #define BIFPLR2_PCIE_VENDOR_SPECIFIC_HDR__VSEC_LENGTH_MASK 0xFFF00000L |
|---|
| 20517 | //BIFPLR2_PCIE_VENDOR_SPECIFIC1 |
|---|
| 20518 | #define BIFPLR2_PCIE_VENDOR_SPECIFIC1__SCRATCH__SHIFT 0x0 |
|---|
| 20519 | #define BIFPLR2_PCIE_VENDOR_SPECIFIC1__SCRATCH_MASK 0xFFFFFFFFL |
|---|
| 20520 | //BIFPLR2_PCIE_VENDOR_SPECIFIC2 |
|---|
| 20521 | #define BIFPLR2_PCIE_VENDOR_SPECIFIC2__SCRATCH__SHIFT 0x0 |
|---|
| 20522 | #define BIFPLR2_PCIE_VENDOR_SPECIFIC2__SCRATCH_MASK 0xFFFFFFFFL |
|---|
| 20523 | //BIFPLR2_PCIE_VC_ENH_CAP_LIST |
|---|
| 20524 | #define BIFPLR2_PCIE_VC_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 20525 | #define BIFPLR2_PCIE_VC_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 20526 | #define BIFPLR2_PCIE_VC_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 20527 | #define BIFPLR2_PCIE_VC_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 20528 | #define BIFPLR2_PCIE_VC_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 20529 | #define BIFPLR2_PCIE_VC_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 20530 | //BIFPLR2_PCIE_PORT_VC_CAP_REG1 |
|---|
| 20531 | #define BIFPLR2_PCIE_PORT_VC_CAP_REG1__EXT_VC_COUNT__SHIFT 0x0 |
|---|
| 20532 | #define BIFPLR2_PCIE_PORT_VC_CAP_REG1__LOW_PRIORITY_EXT_VC_COUNT__SHIFT 0x4 |
|---|
| 20533 | #define BIFPLR2_PCIE_PORT_VC_CAP_REG1__REF_CLK__SHIFT 0x8 |
|---|
| 20534 | #define BIFPLR2_PCIE_PORT_VC_CAP_REG1__PORT_ARB_TABLE_ENTRY_SIZE__SHIFT 0xa |
|---|
| 20535 | #define BIFPLR2_PCIE_PORT_VC_CAP_REG1__EXT_VC_COUNT_MASK 0x00000007L |
|---|
| 20536 | #define BIFPLR2_PCIE_PORT_VC_CAP_REG1__LOW_PRIORITY_EXT_VC_COUNT_MASK 0x00000070L |
|---|
| 20537 | #define BIFPLR2_PCIE_PORT_VC_CAP_REG1__REF_CLK_MASK 0x00000300L |
|---|
| 20538 | #define BIFPLR2_PCIE_PORT_VC_CAP_REG1__PORT_ARB_TABLE_ENTRY_SIZE_MASK 0x00000C00L |
|---|
| 20539 | //BIFPLR2_PCIE_PORT_VC_CAP_REG2 |
|---|
| 20540 | #define BIFPLR2_PCIE_PORT_VC_CAP_REG2__VC_ARB_CAP__SHIFT 0x0 |
|---|
| 20541 | #define BIFPLR2_PCIE_PORT_VC_CAP_REG2__VC_ARB_TABLE_OFFSET__SHIFT 0x18 |
|---|
| 20542 | #define BIFPLR2_PCIE_PORT_VC_CAP_REG2__VC_ARB_CAP_MASK 0x000000FFL |
|---|
| 20543 | #define BIFPLR2_PCIE_PORT_VC_CAP_REG2__VC_ARB_TABLE_OFFSET_MASK 0xFF000000L |
|---|
| 20544 | //BIFPLR2_PCIE_PORT_VC_CNTL |
|---|
| 20545 | #define BIFPLR2_PCIE_PORT_VC_CNTL__LOAD_VC_ARB_TABLE__SHIFT 0x0 |
|---|
| 20546 | #define BIFPLR2_PCIE_PORT_VC_CNTL__VC_ARB_SELECT__SHIFT 0x1 |
|---|
| 20547 | #define BIFPLR2_PCIE_PORT_VC_CNTL__LOAD_VC_ARB_TABLE_MASK 0x0001L |
|---|
| 20548 | #define BIFPLR2_PCIE_PORT_VC_CNTL__VC_ARB_SELECT_MASK 0x000EL |
|---|
| 20549 | //BIFPLR2_PCIE_PORT_VC_STATUS |
|---|
| 20550 | #define BIFPLR2_PCIE_PORT_VC_STATUS__VC_ARB_TABLE_STATUS__SHIFT 0x0 |
|---|
| 20551 | #define BIFPLR2_PCIE_PORT_VC_STATUS__VC_ARB_TABLE_STATUS_MASK 0x0001L |
|---|
| 20552 | //BIFPLR2_PCIE_VC0_RESOURCE_CAP |
|---|
| 20553 | #define BIFPLR2_PCIE_VC0_RESOURCE_CAP__PORT_ARB_CAP__SHIFT 0x0 |
|---|
| 20554 | #define BIFPLR2_PCIE_VC0_RESOURCE_CAP__REJECT_SNOOP_TRANS__SHIFT 0xf |
|---|
| 20555 | #define BIFPLR2_PCIE_VC0_RESOURCE_CAP__MAX_TIME_SLOTS__SHIFT 0x10 |
|---|
| 20556 | #define BIFPLR2_PCIE_VC0_RESOURCE_CAP__PORT_ARB_TABLE_OFFSET__SHIFT 0x18 |
|---|
| 20557 | #define BIFPLR2_PCIE_VC0_RESOURCE_CAP__PORT_ARB_CAP_MASK 0x000000FFL |
|---|
| 20558 | #define BIFPLR2_PCIE_VC0_RESOURCE_CAP__REJECT_SNOOP_TRANS_MASK 0x00008000L |
|---|
| 20559 | #define BIFPLR2_PCIE_VC0_RESOURCE_CAP__MAX_TIME_SLOTS_MASK 0x007F0000L |
|---|
| 20560 | #define BIFPLR2_PCIE_VC0_RESOURCE_CAP__PORT_ARB_TABLE_OFFSET_MASK 0xFF000000L |
|---|
| 20561 | //BIFPLR2_PCIE_VC0_RESOURCE_CNTL |
|---|
| 20562 | #define BIFPLR2_PCIE_VC0_RESOURCE_CNTL__TC_VC_MAP_TC0__SHIFT 0x0 |
|---|
| 20563 | #define BIFPLR2_PCIE_VC0_RESOURCE_CNTL__TC_VC_MAP_TC1_7__SHIFT 0x1 |
|---|
| 20564 | #define BIFPLR2_PCIE_VC0_RESOURCE_CNTL__LOAD_PORT_ARB_TABLE__SHIFT 0x10 |
|---|
| 20565 | #define BIFPLR2_PCIE_VC0_RESOURCE_CNTL__PORT_ARB_SELECT__SHIFT 0x11 |
|---|
| 20566 | #define BIFPLR2_PCIE_VC0_RESOURCE_CNTL__VC_ID__SHIFT 0x18 |
|---|
| 20567 | #define BIFPLR2_PCIE_VC0_RESOURCE_CNTL__VC_ENABLE__SHIFT 0x1f |
|---|
| 20568 | #define BIFPLR2_PCIE_VC0_RESOURCE_CNTL__TC_VC_MAP_TC0_MASK 0x00000001L |
|---|
| 20569 | #define BIFPLR2_PCIE_VC0_RESOURCE_CNTL__TC_VC_MAP_TC1_7_MASK 0x000000FEL |
|---|
| 20570 | #define BIFPLR2_PCIE_VC0_RESOURCE_CNTL__LOAD_PORT_ARB_TABLE_MASK 0x00010000L |
|---|
| 20571 | #define BIFPLR2_PCIE_VC0_RESOURCE_CNTL__PORT_ARB_SELECT_MASK 0x000E0000L |
|---|
| 20572 | #define BIFPLR2_PCIE_VC0_RESOURCE_CNTL__VC_ID_MASK 0x07000000L |
|---|
| 20573 | #define BIFPLR2_PCIE_VC0_RESOURCE_CNTL__VC_ENABLE_MASK 0x80000000L |
|---|
| 20574 | //BIFPLR2_PCIE_VC0_RESOURCE_STATUS |
|---|
| 20575 | #define BIFPLR2_PCIE_VC0_RESOURCE_STATUS__PORT_ARB_TABLE_STATUS__SHIFT 0x0 |
|---|
| 20576 | #define BIFPLR2_PCIE_VC0_RESOURCE_STATUS__VC_NEGOTIATION_PENDING__SHIFT 0x1 |
|---|
| 20577 | #define BIFPLR2_PCIE_VC0_RESOURCE_STATUS__PORT_ARB_TABLE_STATUS_MASK 0x0001L |
|---|
| 20578 | #define BIFPLR2_PCIE_VC0_RESOURCE_STATUS__VC_NEGOTIATION_PENDING_MASK 0x0002L |
|---|
| 20579 | //BIFPLR2_PCIE_VC1_RESOURCE_CAP |
|---|
| 20580 | #define BIFPLR2_PCIE_VC1_RESOURCE_CAP__PORT_ARB_CAP__SHIFT 0x0 |
|---|
| 20581 | #define BIFPLR2_PCIE_VC1_RESOURCE_CAP__REJECT_SNOOP_TRANS__SHIFT 0xf |
|---|
| 20582 | #define BIFPLR2_PCIE_VC1_RESOURCE_CAP__MAX_TIME_SLOTS__SHIFT 0x10 |
|---|
| 20583 | #define BIFPLR2_PCIE_VC1_RESOURCE_CAP__PORT_ARB_TABLE_OFFSET__SHIFT 0x18 |
|---|
| 20584 | #define BIFPLR2_PCIE_VC1_RESOURCE_CAP__PORT_ARB_CAP_MASK 0x000000FFL |
|---|
| 20585 | #define BIFPLR2_PCIE_VC1_RESOURCE_CAP__REJECT_SNOOP_TRANS_MASK 0x00008000L |
|---|
| 20586 | #define BIFPLR2_PCIE_VC1_RESOURCE_CAP__MAX_TIME_SLOTS_MASK 0x007F0000L |
|---|
| 20587 | #define BIFPLR2_PCIE_VC1_RESOURCE_CAP__PORT_ARB_TABLE_OFFSET_MASK 0xFF000000L |
|---|
| 20588 | //BIFPLR2_PCIE_VC1_RESOURCE_CNTL |
|---|
| 20589 | #define BIFPLR2_PCIE_VC1_RESOURCE_CNTL__TC_VC_MAP_TC0__SHIFT 0x0 |
|---|
| 20590 | #define BIFPLR2_PCIE_VC1_RESOURCE_CNTL__TC_VC_MAP_TC1_7__SHIFT 0x1 |
|---|
| 20591 | #define BIFPLR2_PCIE_VC1_RESOURCE_CNTL__LOAD_PORT_ARB_TABLE__SHIFT 0x10 |
|---|
| 20592 | #define BIFPLR2_PCIE_VC1_RESOURCE_CNTL__PORT_ARB_SELECT__SHIFT 0x11 |
|---|
| 20593 | #define BIFPLR2_PCIE_VC1_RESOURCE_CNTL__VC_ID__SHIFT 0x18 |
|---|
| 20594 | #define BIFPLR2_PCIE_VC1_RESOURCE_CNTL__VC_ENABLE__SHIFT 0x1f |
|---|
| 20595 | #define BIFPLR2_PCIE_VC1_RESOURCE_CNTL__TC_VC_MAP_TC0_MASK 0x00000001L |
|---|
| 20596 | #define BIFPLR2_PCIE_VC1_RESOURCE_CNTL__TC_VC_MAP_TC1_7_MASK 0x000000FEL |
|---|
| 20597 | #define BIFPLR2_PCIE_VC1_RESOURCE_CNTL__LOAD_PORT_ARB_TABLE_MASK 0x00010000L |
|---|
| 20598 | #define BIFPLR2_PCIE_VC1_RESOURCE_CNTL__PORT_ARB_SELECT_MASK 0x000E0000L |
|---|
| 20599 | #define BIFPLR2_PCIE_VC1_RESOURCE_CNTL__VC_ID_MASK 0x07000000L |
|---|
| 20600 | #define BIFPLR2_PCIE_VC1_RESOURCE_CNTL__VC_ENABLE_MASK 0x80000000L |
|---|
| 20601 | //BIFPLR2_PCIE_VC1_RESOURCE_STATUS |
|---|
| 20602 | #define BIFPLR2_PCIE_VC1_RESOURCE_STATUS__PORT_ARB_TABLE_STATUS__SHIFT 0x0 |
|---|
| 20603 | #define BIFPLR2_PCIE_VC1_RESOURCE_STATUS__VC_NEGOTIATION_PENDING__SHIFT 0x1 |
|---|
| 20604 | #define BIFPLR2_PCIE_VC1_RESOURCE_STATUS__PORT_ARB_TABLE_STATUS_MASK 0x0001L |
|---|
| 20605 | #define BIFPLR2_PCIE_VC1_RESOURCE_STATUS__VC_NEGOTIATION_PENDING_MASK 0x0002L |
|---|
| 20606 | //BIFPLR2_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST |
|---|
| 20607 | #define BIFPLR2_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 20608 | #define BIFPLR2_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 20609 | #define BIFPLR2_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 20610 | #define BIFPLR2_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 20611 | #define BIFPLR2_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 20612 | #define BIFPLR2_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 20613 | //BIFPLR2_PCIE_DEV_SERIAL_NUM_DW1 |
|---|
| 20614 | #define BIFPLR2_PCIE_DEV_SERIAL_NUM_DW1__SERIAL_NUMBER_LO__SHIFT 0x0 |
|---|
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| 20742 | #define BIFPLR2_PCIE_CORR_ERR_STATUS__BAD_DLLP_STATUS_MASK 0x00000080L |
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| 20743 | #define BIFPLR2_PCIE_CORR_ERR_STATUS__REPLAY_NUM_ROLLOVER_STATUS_MASK 0x00000100L |
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| 20745 | #define BIFPLR2_PCIE_CORR_ERR_STATUS__ADVISORY_NONFATAL_ERR_STATUS_MASK 0x00002000L |
|---|
| 20746 | #define BIFPLR2_PCIE_CORR_ERR_STATUS__CORR_INT_ERR_STATUS_MASK 0x00004000L |
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| 20747 | #define BIFPLR2_PCIE_CORR_ERR_STATUS__HDR_LOG_OVFL_STATUS_MASK 0x00008000L |
|---|
| 20748 | //BIFPLR2_PCIE_CORR_ERR_MASK |
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| 20749 | #define BIFPLR2_PCIE_CORR_ERR_MASK__RCV_ERR_MASK__SHIFT 0x0 |
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| 20750 | #define BIFPLR2_PCIE_CORR_ERR_MASK__BAD_TLP_MASK__SHIFT 0x6 |
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| 20751 | #define BIFPLR2_PCIE_CORR_ERR_MASK__BAD_DLLP_MASK__SHIFT 0x7 |
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| 20752 | #define BIFPLR2_PCIE_CORR_ERR_MASK__REPLAY_NUM_ROLLOVER_MASK__SHIFT 0x8 |
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| 20753 | #define BIFPLR2_PCIE_CORR_ERR_MASK__REPLAY_TIMER_TIMEOUT_MASK__SHIFT 0xc |
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| 20754 | #define BIFPLR2_PCIE_CORR_ERR_MASK__ADVISORY_NONFATAL_ERR_MASK__SHIFT 0xd |
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| 20756 | #define BIFPLR2_PCIE_CORR_ERR_MASK__HDR_LOG_OVFL_MASK__SHIFT 0xf |
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| 20757 | #define BIFPLR2_PCIE_CORR_ERR_MASK__RCV_ERR_MASK_MASK 0x00000001L |
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| 20758 | #define BIFPLR2_PCIE_CORR_ERR_MASK__BAD_TLP_MASK_MASK 0x00000040L |
|---|
| 20759 | #define BIFPLR2_PCIE_CORR_ERR_MASK__BAD_DLLP_MASK_MASK 0x00000080L |
|---|
| 20760 | #define BIFPLR2_PCIE_CORR_ERR_MASK__REPLAY_NUM_ROLLOVER_MASK_MASK 0x00000100L |
|---|
| 20761 | #define BIFPLR2_PCIE_CORR_ERR_MASK__REPLAY_TIMER_TIMEOUT_MASK_MASK 0x00001000L |
|---|
| 20762 | #define BIFPLR2_PCIE_CORR_ERR_MASK__ADVISORY_NONFATAL_ERR_MASK_MASK 0x00002000L |
|---|
| 20763 | #define BIFPLR2_PCIE_CORR_ERR_MASK__CORR_INT_ERR_MASK_MASK 0x00004000L |
|---|
| 20764 | #define BIFPLR2_PCIE_CORR_ERR_MASK__HDR_LOG_OVFL_MASK_MASK 0x00008000L |
|---|
| 20765 | //BIFPLR2_PCIE_ADV_ERR_CAP_CNTL |
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| 20766 | #define BIFPLR2_PCIE_ADV_ERR_CAP_CNTL__FIRST_ERR_PTR__SHIFT 0x0 |
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| 20768 | #define BIFPLR2_PCIE_ADV_ERR_CAP_CNTL__ECRC_GEN_EN__SHIFT 0x6 |
|---|
| 20769 | #define BIFPLR2_PCIE_ADV_ERR_CAP_CNTL__ECRC_CHECK_CAP__SHIFT 0x7 |
|---|
| 20770 | #define BIFPLR2_PCIE_ADV_ERR_CAP_CNTL__ECRC_CHECK_EN__SHIFT 0x8 |
|---|
| 20771 | #define BIFPLR2_PCIE_ADV_ERR_CAP_CNTL__MULTI_HDR_RECD_CAP__SHIFT 0x9 |
|---|
| 20772 | #define BIFPLR2_PCIE_ADV_ERR_CAP_CNTL__MULTI_HDR_RECD_EN__SHIFT 0xa |
|---|
| 20773 | #define BIFPLR2_PCIE_ADV_ERR_CAP_CNTL__TLP_PREFIX_LOG_PRESENT__SHIFT 0xb |
|---|
| 20774 | #define BIFPLR2_PCIE_ADV_ERR_CAP_CNTL__COMPLETION_TIMEOUT_LOG_CAPABLE__SHIFT 0xc |
|---|
| 20775 | #define BIFPLR2_PCIE_ADV_ERR_CAP_CNTL__FIRST_ERR_PTR_MASK 0x0000001FL |
|---|
| 20776 | #define BIFPLR2_PCIE_ADV_ERR_CAP_CNTL__ECRC_GEN_CAP_MASK 0x00000020L |
|---|
| 20777 | #define BIFPLR2_PCIE_ADV_ERR_CAP_CNTL__ECRC_GEN_EN_MASK 0x00000040L |
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| 20779 | #define BIFPLR2_PCIE_ADV_ERR_CAP_CNTL__ECRC_CHECK_EN_MASK 0x00000100L |
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| 20780 | #define BIFPLR2_PCIE_ADV_ERR_CAP_CNTL__MULTI_HDR_RECD_CAP_MASK 0x00000200L |
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| 20813 | #define BIFPLR2_PCIE_TLP_PREFIX_LOG1__TLP_PREFIX_MASK 0xFFFFFFFFL |
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| 20816 | #define BIFPLR2_PCIE_TLP_PREFIX_LOG2__TLP_PREFIX_MASK 0xFFFFFFFFL |
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| 20837 | #define BIFPLR2_PCIE_LANE_0_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET_MASK 0x0F00L |
|---|
| 20838 | #define BIFPLR2_PCIE_LANE_0_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT_MASK 0x7000L |
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| 20854 | #define BIFPLR2_PCIE_LANE_2_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT_MASK 0x0070L |
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| 20855 | #define BIFPLR2_PCIE_LANE_2_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET_MASK 0x0F00L |
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| 20856 | #define BIFPLR2_PCIE_LANE_2_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT_MASK 0x7000L |
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| 20863 | #define BIFPLR2_PCIE_LANE_3_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT_MASK 0x0070L |
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|---|
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|---|
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| 20917 | #define BIFPLR2_PCIE_LANE_9_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT_MASK 0x0070L |
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| 20925 | #define BIFPLR2_PCIE_LANE_10_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET_MASK 0x000FL |
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| 20926 | #define BIFPLR2_PCIE_LANE_10_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT_MASK 0x0070L |
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| 20927 | #define BIFPLR2_PCIE_LANE_10_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET_MASK 0x0F00L |
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| 20935 | #define BIFPLR2_PCIE_LANE_11_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT_MASK 0x0070L |
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| 20937 | #define BIFPLR2_PCIE_LANE_11_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT_MASK 0x7000L |
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|---|
| 20942 | #define BIFPLR2_PCIE_LANE_12_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT__SHIFT 0xc |
|---|
| 20943 | #define BIFPLR2_PCIE_LANE_12_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET_MASK 0x000FL |
|---|
| 20944 | #define BIFPLR2_PCIE_LANE_12_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT_MASK 0x0070L |
|---|
| 20945 | #define BIFPLR2_PCIE_LANE_12_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET_MASK 0x0F00L |
|---|
| 20946 | #define BIFPLR2_PCIE_LANE_12_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT_MASK 0x7000L |
|---|
| 20947 | //BIFPLR2_PCIE_LANE_13_EQUALIZATION_CNTL |
|---|
| 20948 | #define BIFPLR2_PCIE_LANE_13_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET__SHIFT 0x0 |
|---|
| 20949 | #define BIFPLR2_PCIE_LANE_13_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT__SHIFT 0x4 |
|---|
| 20950 | #define BIFPLR2_PCIE_LANE_13_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET__SHIFT 0x8 |
|---|
| 20951 | #define BIFPLR2_PCIE_LANE_13_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT__SHIFT 0xc |
|---|
| 20952 | #define BIFPLR2_PCIE_LANE_13_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET_MASK 0x000FL |
|---|
| 20953 | #define BIFPLR2_PCIE_LANE_13_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT_MASK 0x0070L |
|---|
| 20954 | #define BIFPLR2_PCIE_LANE_13_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET_MASK 0x0F00L |
|---|
| 20955 | #define BIFPLR2_PCIE_LANE_13_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT_MASK 0x7000L |
|---|
| 20956 | //BIFPLR2_PCIE_LANE_14_EQUALIZATION_CNTL |
|---|
| 20957 | #define BIFPLR2_PCIE_LANE_14_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET__SHIFT 0x0 |
|---|
| 20958 | #define BIFPLR2_PCIE_LANE_14_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT__SHIFT 0x4 |
|---|
| 20959 | #define BIFPLR2_PCIE_LANE_14_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET__SHIFT 0x8 |
|---|
| 20960 | #define BIFPLR2_PCIE_LANE_14_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT__SHIFT 0xc |
|---|
| 20961 | #define BIFPLR2_PCIE_LANE_14_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET_MASK 0x000FL |
|---|
| 20962 | #define BIFPLR2_PCIE_LANE_14_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT_MASK 0x0070L |
|---|
| 20963 | #define BIFPLR2_PCIE_LANE_14_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET_MASK 0x0F00L |
|---|
| 20964 | #define BIFPLR2_PCIE_LANE_14_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT_MASK 0x7000L |
|---|
| 20965 | //BIFPLR2_PCIE_LANE_15_EQUALIZATION_CNTL |
|---|
| 20966 | #define BIFPLR2_PCIE_LANE_15_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET__SHIFT 0x0 |
|---|
| 20967 | #define BIFPLR2_PCIE_LANE_15_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT__SHIFT 0x4 |
|---|
| 20968 | #define BIFPLR2_PCIE_LANE_15_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET__SHIFT 0x8 |
|---|
| 20969 | #define BIFPLR2_PCIE_LANE_15_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT__SHIFT 0xc |
|---|
| 20970 | #define BIFPLR2_PCIE_LANE_15_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET_MASK 0x000FL |
|---|
| 20971 | #define BIFPLR2_PCIE_LANE_15_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT_MASK 0x0070L |
|---|
| 20972 | #define BIFPLR2_PCIE_LANE_15_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET_MASK 0x0F00L |
|---|
| 20973 | #define BIFPLR2_PCIE_LANE_15_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT_MASK 0x7000L |
|---|
| 20974 | //BIFPLR2_PCIE_ACS_ENH_CAP_LIST |
|---|
| 20975 | #define BIFPLR2_PCIE_ACS_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
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| 20976 | #define BIFPLR2_PCIE_ACS_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
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| 20977 | #define BIFPLR2_PCIE_ACS_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
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| 20978 | #define BIFPLR2_PCIE_ACS_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 20979 | #define BIFPLR2_PCIE_ACS_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 20980 | #define BIFPLR2_PCIE_ACS_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 20981 | //BIFPLR2_PCIE_MC_ENH_CAP_LIST |
|---|
| 20982 | #define BIFPLR2_PCIE_MC_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 20983 | #define BIFPLR2_PCIE_MC_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 20984 | #define BIFPLR2_PCIE_MC_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 20985 | #define BIFPLR2_PCIE_MC_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 20986 | #define BIFPLR2_PCIE_MC_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 20987 | #define BIFPLR2_PCIE_MC_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 20988 | //BIFPLR2_PCIE_MC_CAP |
|---|
| 20989 | #define BIFPLR2_PCIE_MC_CAP__MC_MAX_GROUP__SHIFT 0x0 |
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| 20990 | #define BIFPLR2_PCIE_MC_CAP__MC_WIN_SIZE_REQ__SHIFT 0x8 |
|---|
| 20991 | #define BIFPLR2_PCIE_MC_CAP__MC_ECRC_REGEN_SUPP__SHIFT 0xf |
|---|
| 20992 | #define BIFPLR2_PCIE_MC_CAP__MC_MAX_GROUP_MASK 0x003FL |
|---|
| 20993 | #define BIFPLR2_PCIE_MC_CAP__MC_WIN_SIZE_REQ_MASK 0x3F00L |
|---|
| 20994 | #define BIFPLR2_PCIE_MC_CAP__MC_ECRC_REGEN_SUPP_MASK 0x8000L |
|---|
| 20995 | //BIFPLR2_PCIE_MC_CNTL |
|---|
| 20996 | #define BIFPLR2_PCIE_MC_CNTL__MC_NUM_GROUP__SHIFT 0x0 |
|---|
| 20997 | #define BIFPLR2_PCIE_MC_CNTL__MC_ENABLE__SHIFT 0xf |
|---|
| 20998 | #define BIFPLR2_PCIE_MC_CNTL__MC_NUM_GROUP_MASK 0x003FL |
|---|
| 20999 | #define BIFPLR2_PCIE_MC_CNTL__MC_ENABLE_MASK 0x8000L |
|---|
| 21000 | //BIFPLR2_PCIE_MC_ADDR0 |
|---|
| 21001 | #define BIFPLR2_PCIE_MC_ADDR0__MC_INDEX_POS__SHIFT 0x0 |
|---|
| 21002 | #define BIFPLR2_PCIE_MC_ADDR0__MC_BASE_ADDR_0__SHIFT 0xc |
|---|
| 21003 | #define BIFPLR2_PCIE_MC_ADDR0__MC_INDEX_POS_MASK 0x0000003FL |
|---|
| 21004 | #define BIFPLR2_PCIE_MC_ADDR0__MC_BASE_ADDR_0_MASK 0xFFFFF000L |
|---|
| 21005 | //BIFPLR2_PCIE_MC_ADDR1 |
|---|
| 21006 | #define BIFPLR2_PCIE_MC_ADDR1__MC_BASE_ADDR_1__SHIFT 0x0 |
|---|
| 21007 | #define BIFPLR2_PCIE_MC_ADDR1__MC_BASE_ADDR_1_MASK 0xFFFFFFFFL |
|---|
| 21008 | //BIFPLR2_PCIE_MC_RCV0 |
|---|
| 21009 | #define BIFPLR2_PCIE_MC_RCV0__MC_RECEIVE_0__SHIFT 0x0 |
|---|
| 21010 | #define BIFPLR2_PCIE_MC_RCV0__MC_RECEIVE_0_MASK 0xFFFFFFFFL |
|---|
| 21011 | //BIFPLR2_PCIE_MC_RCV1 |
|---|
| 21012 | #define BIFPLR2_PCIE_MC_RCV1__MC_RECEIVE_1__SHIFT 0x0 |
|---|
| 21013 | #define BIFPLR2_PCIE_MC_RCV1__MC_RECEIVE_1_MASK 0xFFFFFFFFL |
|---|
| 21014 | //BIFPLR2_PCIE_MC_BLOCK_ALL0 |
|---|
| 21015 | #define BIFPLR2_PCIE_MC_BLOCK_ALL0__MC_BLOCK_ALL_0__SHIFT 0x0 |
|---|
| 21016 | #define BIFPLR2_PCIE_MC_BLOCK_ALL0__MC_BLOCK_ALL_0_MASK 0xFFFFFFFFL |
|---|
| 21017 | //BIFPLR2_PCIE_MC_BLOCK_ALL1 |
|---|
| 21018 | #define BIFPLR2_PCIE_MC_BLOCK_ALL1__MC_BLOCK_ALL_1__SHIFT 0x0 |
|---|
| 21019 | #define BIFPLR2_PCIE_MC_BLOCK_ALL1__MC_BLOCK_ALL_1_MASK 0xFFFFFFFFL |
|---|
| 21020 | //BIFPLR2_PCIE_MC_BLOCK_UNTRANSLATED_0 |
|---|
| 21021 | #define BIFPLR2_PCIE_MC_BLOCK_UNTRANSLATED_0__MC_BLOCK_UNTRANSLATED_0__SHIFT 0x0 |
|---|
| 21022 | #define BIFPLR2_PCIE_MC_BLOCK_UNTRANSLATED_0__MC_BLOCK_UNTRANSLATED_0_MASK 0xFFFFFFFFL |
|---|
| 21023 | //BIFPLR2_PCIE_MC_BLOCK_UNTRANSLATED_1 |
|---|
| 21024 | #define BIFPLR2_PCIE_MC_BLOCK_UNTRANSLATED_1__MC_BLOCK_UNTRANSLATED_1__SHIFT 0x0 |
|---|
| 21025 | #define BIFPLR2_PCIE_MC_BLOCK_UNTRANSLATED_1__MC_BLOCK_UNTRANSLATED_1_MASK 0xFFFFFFFFL |
|---|
| 21026 | //BIFPLR2_PCIE_MC_OVERLAY_BAR0 |
|---|
| 21027 | #define BIFPLR2_PCIE_MC_OVERLAY_BAR0__MC_OVERLAY_SIZE__SHIFT 0x0 |
|---|
| 21028 | #define BIFPLR2_PCIE_MC_OVERLAY_BAR0__MC_OVERLAY_BAR_0__SHIFT 0x6 |
|---|
| 21029 | #define BIFPLR2_PCIE_MC_OVERLAY_BAR0__MC_OVERLAY_SIZE_MASK 0x0000003FL |
|---|
| 21030 | #define BIFPLR2_PCIE_MC_OVERLAY_BAR0__MC_OVERLAY_BAR_0_MASK 0xFFFFFFC0L |
|---|
| 21031 | //BIFPLR2_PCIE_MC_OVERLAY_BAR1 |
|---|
| 21032 | #define BIFPLR2_PCIE_MC_OVERLAY_BAR1__MC_OVERLAY_BAR_1__SHIFT 0x0 |
|---|
| 21033 | #define BIFPLR2_PCIE_MC_OVERLAY_BAR1__MC_OVERLAY_BAR_1_MASK 0xFFFFFFFFL |
|---|
| 21034 | //BIFPLR2_PCIE_LTR_ENH_CAP_LIST |
|---|
| 21035 | #define BIFPLR2_PCIE_LTR_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 21036 | #define BIFPLR2_PCIE_LTR_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 21037 | #define BIFPLR2_PCIE_LTR_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 21038 | #define BIFPLR2_PCIE_LTR_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 21039 | #define BIFPLR2_PCIE_LTR_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 21040 | #define BIFPLR2_PCIE_LTR_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 21041 | //BIFPLR2_PCIE_LTR_CAP |
|---|
| 21042 | #define BIFPLR2_PCIE_LTR_CAP__LTR_MAX_S_LATENCY_VALUE__SHIFT 0x0 |
|---|
| 21043 | #define BIFPLR2_PCIE_LTR_CAP__LTR_MAX_S_LATENCY_SCALE__SHIFT 0xa |
|---|
| 21044 | #define BIFPLR2_PCIE_LTR_CAP__LTR_MAX_NS_LATENCY_VALUE__SHIFT 0x10 |
|---|
| 21045 | #define BIFPLR2_PCIE_LTR_CAP__LTR_MAX_NS_LATENCY_SCALE__SHIFT 0x1a |
|---|
| 21046 | #define BIFPLR2_PCIE_LTR_CAP__LTR_MAX_S_LATENCY_VALUE_MASK 0x000003FFL |
|---|
| 21047 | #define BIFPLR2_PCIE_LTR_CAP__LTR_MAX_S_LATENCY_SCALE_MASK 0x00001C00L |
|---|
| 21048 | #define BIFPLR2_PCIE_LTR_CAP__LTR_MAX_NS_LATENCY_VALUE_MASK 0x03FF0000L |
|---|
| 21049 | #define BIFPLR2_PCIE_LTR_CAP__LTR_MAX_NS_LATENCY_SCALE_MASK 0x1C000000L |
|---|
| 21050 | //BIFPLR2_PCIE_ARI_ENH_CAP_LIST |
|---|
| 21051 | #define BIFPLR2_PCIE_ARI_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 21052 | #define BIFPLR2_PCIE_ARI_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 21053 | #define BIFPLR2_PCIE_ARI_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 21054 | #define BIFPLR2_PCIE_ARI_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 21055 | #define BIFPLR2_PCIE_ARI_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 21056 | #define BIFPLR2_PCIE_ARI_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 21057 | //BIFPLR2_PCIE_ARI_CAP |
|---|
| 21058 | #define BIFPLR2_PCIE_ARI_CAP__ARI_MFVC_FUNC_GROUPS_CAP__SHIFT 0x0 |
|---|
| 21059 | #define BIFPLR2_PCIE_ARI_CAP__ARI_ACS_FUNC_GROUPS_CAP__SHIFT 0x1 |
|---|
| 21060 | #define BIFPLR2_PCIE_ARI_CAP__ARI_NEXT_FUNC_NUM__SHIFT 0x8 |
|---|
| 21061 | #define BIFPLR2_PCIE_ARI_CAP__ARI_MFVC_FUNC_GROUPS_CAP_MASK 0x0001L |
|---|
| 21062 | #define BIFPLR2_PCIE_ARI_CAP__ARI_ACS_FUNC_GROUPS_CAP_MASK 0x0002L |
|---|
| 21063 | #define BIFPLR2_PCIE_ARI_CAP__ARI_NEXT_FUNC_NUM_MASK 0xFF00L |
|---|
| 21064 | //BIFPLR2_PCIE_ARI_CNTL |
|---|
| 21065 | #define BIFPLR2_PCIE_ARI_CNTL__ARI_MFVC_FUNC_GROUPS_EN__SHIFT 0x0 |
|---|
| 21066 | #define BIFPLR2_PCIE_ARI_CNTL__ARI_ACS_FUNC_GROUPS_EN__SHIFT 0x1 |
|---|
| 21067 | #define BIFPLR2_PCIE_ARI_CNTL__ARI_FUNCTION_GROUP__SHIFT 0x4 |
|---|
| 21068 | #define BIFPLR2_PCIE_ARI_CNTL__ARI_MFVC_FUNC_GROUPS_EN_MASK 0x0001L |
|---|
| 21069 | #define BIFPLR2_PCIE_ARI_CNTL__ARI_ACS_FUNC_GROUPS_EN_MASK 0x0002L |
|---|
| 21070 | #define BIFPLR2_PCIE_ARI_CNTL__ARI_FUNCTION_GROUP_MASK 0x0070L |
|---|
| 21071 | //BIFPLR2_PCIE_DPC_ENH_CAP_LIST |
|---|
| 21072 | #define BIFPLR2_PCIE_DPC_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 21073 | #define BIFPLR2_PCIE_DPC_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 21074 | #define BIFPLR2_PCIE_DPC_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 21075 | #define BIFPLR2_PCIE_DPC_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 21076 | #define BIFPLR2_PCIE_DPC_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 21077 | #define BIFPLR2_PCIE_DPC_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 21078 | //BIFPLR2_PCIE_DPC_CAP_LIST |
|---|
| 21079 | #define BIFPLR2_PCIE_DPC_CAP_LIST__DPC_INTR_MSG_NUM__SHIFT 0x0 |
|---|
| 21080 | #define BIFPLR2_PCIE_DPC_CAP_LIST__RP_EXTENSIONS_FOR_DPC__SHIFT 0x5 |
|---|
| 21081 | #define BIFPLR2_PCIE_DPC_CAP_LIST__POISONED_TLP_EGRESS_BLOCKING_SUPPORTED__SHIFT 0x6 |
|---|
| 21082 | #define BIFPLR2_PCIE_DPC_CAP_LIST__DPC_SOFTWARE_TRIGGERING_SUPPORTED__SHIFT 0x7 |
|---|
| 21083 | #define BIFPLR2_PCIE_DPC_CAP_LIST__RP_PIO_LOG_SIZE__SHIFT 0x8 |
|---|
| 21084 | #define BIFPLR2_PCIE_DPC_CAP_LIST__DL_ACTIVE_ERR_COR_SIGNALING_SUPPORTED__SHIFT 0xc |
|---|
| 21085 | #define BIFPLR2_PCIE_DPC_CAP_LIST__DPC_INTR_MSG_NUM_MASK 0x001FL |
|---|
| 21086 | #define BIFPLR2_PCIE_DPC_CAP_LIST__RP_EXTENSIONS_FOR_DPC_MASK 0x0020L |
|---|
| 21087 | #define BIFPLR2_PCIE_DPC_CAP_LIST__POISONED_TLP_EGRESS_BLOCKING_SUPPORTED_MASK 0x0040L |
|---|
| 21088 | #define BIFPLR2_PCIE_DPC_CAP_LIST__DPC_SOFTWARE_TRIGGERING_SUPPORTED_MASK 0x0080L |
|---|
| 21089 | #define BIFPLR2_PCIE_DPC_CAP_LIST__RP_PIO_LOG_SIZE_MASK 0x0F00L |
|---|
| 21090 | #define BIFPLR2_PCIE_DPC_CAP_LIST__DL_ACTIVE_ERR_COR_SIGNALING_SUPPORTED_MASK 0x1000L |
|---|
| 21091 | //BIFPLR2_PCIE_DPC_STATUS |
|---|
| 21092 | #define BIFPLR2_PCIE_DPC_STATUS__DPC_TRIGGER_STATUS__SHIFT 0x0 |
|---|
| 21093 | #define BIFPLR2_PCIE_DPC_STATUS__DPC_TRIGGER_REASON__SHIFT 0x1 |
|---|
| 21094 | #define BIFPLR2_PCIE_DPC_STATUS__DPC_INTERRUPT_STATUS__SHIFT 0x3 |
|---|
| 21095 | #define BIFPLR2_PCIE_DPC_STATUS__DPC_RP_BUSY__SHIFT 0x4 |
|---|
| 21096 | #define BIFPLR2_PCIE_DPC_STATUS__DPC_TRIGGER_REASON_EXTENSION__SHIFT 0x5 |
|---|
| 21097 | #define BIFPLR2_PCIE_DPC_STATUS__RP_PIO_FIRST_ERROR_POINTER__SHIFT 0x8 |
|---|
| 21098 | #define BIFPLR2_PCIE_DPC_STATUS__DPC_TRIGGER_STATUS_MASK 0x0001L |
|---|
| 21099 | #define BIFPLR2_PCIE_DPC_STATUS__DPC_TRIGGER_REASON_MASK 0x0006L |
|---|
| 21100 | #define BIFPLR2_PCIE_DPC_STATUS__DPC_INTERRUPT_STATUS_MASK 0x0008L |
|---|
| 21101 | #define BIFPLR2_PCIE_DPC_STATUS__DPC_RP_BUSY_MASK 0x0010L |
|---|
| 21102 | #define BIFPLR2_PCIE_DPC_STATUS__DPC_TRIGGER_REASON_EXTENSION_MASK 0x0060L |
|---|
| 21103 | #define BIFPLR2_PCIE_DPC_STATUS__RP_PIO_FIRST_ERROR_POINTER_MASK 0x1F00L |
|---|
| 21104 | //BIFPLR2_PCIE_DPC_ERROR_SOURCE_ID |
|---|
| 21105 | #define BIFPLR2_PCIE_DPC_ERROR_SOURCE_ID__DPC_ERROR_SOURCE_ID__SHIFT 0x0 |
|---|
| 21106 | #define BIFPLR2_PCIE_DPC_ERROR_SOURCE_ID__DPC_ERROR_SOURCE_ID_MASK 0xFFFFL |
|---|
| 21107 | //BIFPLR2_PCIE_RP_PIO_STATUS |
|---|
| 21108 | #define BIFPLR2_PCIE_RP_PIO_STATUS__CFG_UR_CPL__SHIFT 0x0 |
|---|
| 21109 | #define BIFPLR2_PCIE_RP_PIO_STATUS__CFG_CA_CPL__SHIFT 0x1 |
|---|
| 21110 | #define BIFPLR2_PCIE_RP_PIO_STATUS__CFG_CTO__SHIFT 0x2 |
|---|
| 21111 | #define BIFPLR2_PCIE_RP_PIO_STATUS__IO_UR_CPL__SHIFT 0x8 |
|---|
| 21112 | #define BIFPLR2_PCIE_RP_PIO_STATUS__IO_CA_CPL__SHIFT 0x9 |
|---|
| 21113 | #define BIFPLR2_PCIE_RP_PIO_STATUS__IO_CTO__SHIFT 0xa |
|---|
| 21114 | #define BIFPLR2_PCIE_RP_PIO_STATUS__MEM_UR_CPL__SHIFT 0x10 |
|---|
| 21115 | #define BIFPLR2_PCIE_RP_PIO_STATUS__MEM_CA_CPL__SHIFT 0x11 |
|---|
| 21116 | #define BIFPLR2_PCIE_RP_PIO_STATUS__MEM_CTO__SHIFT 0x12 |
|---|
| 21117 | #define BIFPLR2_PCIE_RP_PIO_STATUS__CFG_UR_CPL_MASK 0x00000001L |
|---|
| 21118 | #define BIFPLR2_PCIE_RP_PIO_STATUS__CFG_CA_CPL_MASK 0x00000002L |
|---|
| 21119 | #define BIFPLR2_PCIE_RP_PIO_STATUS__CFG_CTO_MASK 0x00000004L |
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| 21122 | #define BIFPLR2_PCIE_RP_PIO_STATUS__IO_CTO_MASK 0x00000400L |
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| 21123 | #define BIFPLR2_PCIE_RP_PIO_STATUS__MEM_UR_CPL_MASK 0x00010000L |
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| 21124 | #define BIFPLR2_PCIE_RP_PIO_STATUS__MEM_CA_CPL_MASK 0x00020000L |
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| 21195 | #define BIFPLR2_PCIE_RP_PIO_EXCEPTION__CFG_CTO_MASK 0x00000004L |
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| 21196 | #define BIFPLR2_PCIE_RP_PIO_EXCEPTION__IO_UR_CPL_MASK 0x00000100L |
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| 21197 | #define BIFPLR2_PCIE_RP_PIO_EXCEPTION__IO_CA_CPL_MASK 0x00000200L |
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| 21198 | #define BIFPLR2_PCIE_RP_PIO_EXCEPTION__IO_CTO_MASK 0x00000400L |
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| 21199 | #define BIFPLR2_PCIE_RP_PIO_EXCEPTION__MEM_UR_CPL_MASK 0x00010000L |
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| 21200 | #define BIFPLR2_PCIE_RP_PIO_EXCEPTION__MEM_CA_CPL_MASK 0x00020000L |
|---|
| 21201 | #define BIFPLR2_PCIE_RP_PIO_EXCEPTION__MEM_CTO_MASK 0x00040000L |
|---|
| 21202 | //BIFPLR2_PCIE_RP_PIO_HDR_LOG0 |
|---|
| 21203 | #define BIFPLR2_PCIE_RP_PIO_HDR_LOG0__TLP_HDR__SHIFT 0x0 |
|---|
| 21204 | #define BIFPLR2_PCIE_RP_PIO_HDR_LOG0__TLP_HDR_MASK 0xFFFFFFFFL |
|---|
| 21205 | //BIFPLR2_PCIE_RP_PIO_HDR_LOG1 |
|---|
| 21206 | #define BIFPLR2_PCIE_RP_PIO_HDR_LOG1__TLP_HDR__SHIFT 0x0 |
|---|
| 21207 | #define BIFPLR2_PCIE_RP_PIO_HDR_LOG1__TLP_HDR_MASK 0xFFFFFFFFL |
|---|
| 21208 | //BIFPLR2_PCIE_RP_PIO_HDR_LOG2 |
|---|
| 21209 | #define BIFPLR2_PCIE_RP_PIO_HDR_LOG2__TLP_HDR__SHIFT 0x0 |
|---|
| 21210 | #define BIFPLR2_PCIE_RP_PIO_HDR_LOG2__TLP_HDR_MASK 0xFFFFFFFFL |
|---|
| 21211 | //BIFPLR2_PCIE_RP_PIO_HDR_LOG3 |
|---|
| 21212 | #define BIFPLR2_PCIE_RP_PIO_HDR_LOG3__TLP_HDR__SHIFT 0x0 |
|---|
| 21213 | #define BIFPLR2_PCIE_RP_PIO_HDR_LOG3__TLP_HDR_MASK 0xFFFFFFFFL |
|---|
| 21214 | //BIFPLR2_PCIE_RP_PIO_PREFIX_LOG0 |
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| 21215 | #define BIFPLR2_PCIE_RP_PIO_PREFIX_LOG0__TLP_PREFIX__SHIFT 0x0 |
|---|
| 21216 | #define BIFPLR2_PCIE_RP_PIO_PREFIX_LOG0__TLP_PREFIX_MASK 0xFFFFFFFFL |
|---|
| 21217 | //BIFPLR2_PCIE_RP_PIO_PREFIX_LOG1 |
|---|
| 21218 | #define BIFPLR2_PCIE_RP_PIO_PREFIX_LOG1__TLP_PREFIX__SHIFT 0x0 |
|---|
| 21219 | #define BIFPLR2_PCIE_RP_PIO_PREFIX_LOG1__TLP_PREFIX_MASK 0xFFFFFFFFL |
|---|
| 21220 | //BIFPLR2_PCIE_RP_PIO_PREFIX_LOG2 |
|---|
| 21221 | #define BIFPLR2_PCIE_RP_PIO_PREFIX_LOG2__TLP_PREFIX__SHIFT 0x0 |
|---|
| 21222 | #define BIFPLR2_PCIE_RP_PIO_PREFIX_LOG2__TLP_PREFIX_MASK 0xFFFFFFFFL |
|---|
| 21223 | //BIFPLR2_PCIE_RP_PIO_PREFIX_LOG3 |
|---|
| 21224 | #define BIFPLR2_PCIE_RP_PIO_PREFIX_LOG3__TLP_PREFIX__SHIFT 0x0 |
|---|
| 21225 | #define BIFPLR2_PCIE_RP_PIO_PREFIX_LOG3__TLP_PREFIX_MASK 0xFFFFFFFFL |
|---|
| 21226 | //BIFPLR2_PCIE_ESM_CAP_LIST |
|---|
| 21227 | #define BIFPLR2_PCIE_ESM_CAP_LIST__CAP_ID__SHIFT 0x0 |
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| 21228 | #define BIFPLR2_PCIE_ESM_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 21229 | #define BIFPLR2_PCIE_ESM_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 21230 | #define BIFPLR2_PCIE_ESM_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 21231 | #define BIFPLR2_PCIE_ESM_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 21232 | #define BIFPLR2_PCIE_ESM_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 21233 | //BIFPLR2_PCIE_ESM_HEADER_1 |
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| 21234 | #define 0x0 |
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| 21235 | #define 0x10 |
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|---|
| 21238 | #define 0x000F0000L |
|---|
| 21239 | #define 0xFFF00000L |
|---|
| 21240 | //BIFPLR2_PCIE_ESM_HEADER_2 |
|---|
| 21241 | #define 0x0 |
|---|
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|---|
| 21243 | //BIFPLR2_PCIE_ESM_STATUS |
|---|
| 21244 | #define BIFPLR2_PCIE_ESM_STATUS__MIN_TIME_IN_EI_VAL__SHIFT 0x0 |
|---|
| 21245 | #define BIFPLR2_PCIE_ESM_STATUS__MIN_TIME_IN_EI_SCALE__SHIFT 0x9 |
|---|
| 21246 | #define BIFPLR2_PCIE_ESM_STATUS__MIN_TIME_IN_EI_VAL_MASK 0x01FFL |
|---|
| 21247 | #define BIFPLR2_PCIE_ESM_STATUS__MIN_TIME_IN_EI_SCALE_MASK 0x0E00L |
|---|
| 21248 | //BIFPLR2_PCIE_ESM_CTRL |
|---|
| 21249 | #define BIFPLR2_PCIE_ESM_CTRL__ESM_GEN_3_DATA_RATE__SHIFT 0x0 |
|---|
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|---|
| 21251 | #define BIFPLR2_PCIE_ESM_CTRL__ESM_ENABLED__SHIFT 0xf |
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| 21252 | #define BIFPLR2_PCIE_ESM_CTRL__ESM_GEN_3_DATA_RATE_MASK 0x007FL |
|---|
| 21253 | #define BIFPLR2_PCIE_ESM_CTRL__ESM_GEN_4_DATA_RATE_MASK 0x7F00L |
|---|
| 21254 | #define BIFPLR2_PCIE_ESM_CTRL__ESM_ENABLED_MASK 0x8000L |
|---|
| 21255 | //BIFPLR2_PCIE_ESM_CAP_1 |
|---|
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|---|
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| 21258 | #define BIFPLR2_PCIE_ESM_CAP_1__ESM_8P2G__SHIFT 0x2 |
|---|
| 21259 | #define BIFPLR2_PCIE_ESM_CAP_1__ESM_8P3G__SHIFT 0x3 |
|---|
| 21260 | #define BIFPLR2_PCIE_ESM_CAP_1__ESM_8P4G__SHIFT 0x4 |
|---|
| 21261 | #define BIFPLR2_PCIE_ESM_CAP_1__ESM_8P5G__SHIFT 0x5 |
|---|
| 21262 | #define BIFPLR2_PCIE_ESM_CAP_1__ESM_8P6G__SHIFT 0x6 |
|---|
| 21263 | #define BIFPLR2_PCIE_ESM_CAP_1__ESM_8P7G__SHIFT 0x7 |
|---|
| 21264 | #define BIFPLR2_PCIE_ESM_CAP_1__ESM_8P8G__SHIFT 0x8 |
|---|
| 21265 | #define BIFPLR2_PCIE_ESM_CAP_1__ESM_8P9G__SHIFT 0x9 |
|---|
| 21266 | #define BIFPLR2_PCIE_ESM_CAP_1__ESM_9P0G__SHIFT 0xa |
|---|
| 21267 | #define BIFPLR2_PCIE_ESM_CAP_1__ESM_9P1G__SHIFT 0xb |
|---|
| 21268 | #define BIFPLR2_PCIE_ESM_CAP_1__ESM_9P2G__SHIFT 0xc |
|---|
| 21269 | #define BIFPLR2_PCIE_ESM_CAP_1__ESM_9P3G__SHIFT 0xd |
|---|
| 21270 | #define BIFPLR2_PCIE_ESM_CAP_1__ESM_9P4G__SHIFT 0xe |
|---|
| 21271 | #define BIFPLR2_PCIE_ESM_CAP_1__ESM_9P5G__SHIFT 0xf |
|---|
| 21272 | #define BIFPLR2_PCIE_ESM_CAP_1__ESM_9P6G__SHIFT 0x10 |
|---|
| 21273 | #define BIFPLR2_PCIE_ESM_CAP_1__ESM_9P7G__SHIFT 0x11 |
|---|
| 21274 | #define BIFPLR2_PCIE_ESM_CAP_1__ESM_9P8G__SHIFT 0x12 |
|---|
| 21275 | #define BIFPLR2_PCIE_ESM_CAP_1__ESM_9P9G__SHIFT 0x13 |
|---|
| 21276 | #define BIFPLR2_PCIE_ESM_CAP_1__ESM_10P0G__SHIFT 0x14 |
|---|
| 21277 | #define BIFPLR2_PCIE_ESM_CAP_1__ESM_10P1G__SHIFT 0x15 |
|---|
| 21278 | #define BIFPLR2_PCIE_ESM_CAP_1__ESM_10P2G__SHIFT 0x16 |
|---|
| 21279 | #define BIFPLR2_PCIE_ESM_CAP_1__ESM_10P3G__SHIFT 0x17 |
|---|
| 21280 | #define BIFPLR2_PCIE_ESM_CAP_1__ESM_10P4G__SHIFT 0x18 |
|---|
| 21281 | #define BIFPLR2_PCIE_ESM_CAP_1__ESM_10P5G__SHIFT 0x19 |
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| 21282 | #define BIFPLR2_PCIE_ESM_CAP_1__ESM_10P6G__SHIFT 0x1a |
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| 21283 | #define BIFPLR2_PCIE_ESM_CAP_1__ESM_10P7G__SHIFT 0x1b |
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| 21284 | #define BIFPLR2_PCIE_ESM_CAP_1__ESM_10P8G__SHIFT 0x1c |
|---|
| 21285 | #define BIFPLR2_PCIE_ESM_CAP_1__ESM_10P9G__SHIFT 0x1d |
|---|
| 21286 | #define BIFPLR2_PCIE_ESM_CAP_1__ESM_8P0G_MASK 0x00000001L |
|---|
| 21287 | #define BIFPLR2_PCIE_ESM_CAP_1__ESM_8P1G_MASK 0x00000002L |
|---|
| 21288 | #define BIFPLR2_PCIE_ESM_CAP_1__ESM_8P2G_MASK 0x00000004L |
|---|
| 21289 | #define BIFPLR2_PCIE_ESM_CAP_1__ESM_8P3G_MASK 0x00000008L |
|---|
| 21290 | #define BIFPLR2_PCIE_ESM_CAP_1__ESM_8P4G_MASK 0x00000010L |
|---|
| 21291 | #define BIFPLR2_PCIE_ESM_CAP_1__ESM_8P5G_MASK 0x00000020L |
|---|
| 21292 | #define BIFPLR2_PCIE_ESM_CAP_1__ESM_8P6G_MASK 0x00000040L |
|---|
| 21293 | #define BIFPLR2_PCIE_ESM_CAP_1__ESM_8P7G_MASK 0x00000080L |
|---|
| 21294 | #define BIFPLR2_PCIE_ESM_CAP_1__ESM_8P8G_MASK 0x00000100L |
|---|
| 21295 | #define BIFPLR2_PCIE_ESM_CAP_1__ESM_8P9G_MASK 0x00000200L |
|---|
| 21296 | #define BIFPLR2_PCIE_ESM_CAP_1__ESM_9P0G_MASK 0x00000400L |
|---|
| 21297 | #define BIFPLR2_PCIE_ESM_CAP_1__ESM_9P1G_MASK 0x00000800L |
|---|
| 21298 | #define BIFPLR2_PCIE_ESM_CAP_1__ESM_9P2G_MASK 0x00001000L |
|---|
| 21299 | #define BIFPLR2_PCIE_ESM_CAP_1__ESM_9P3G_MASK 0x00002000L |
|---|
| 21300 | #define BIFPLR2_PCIE_ESM_CAP_1__ESM_9P4G_MASK 0x00004000L |
|---|
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| 22113 | //BIFPLR2_PCIE_CCIX_CAP |
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| 22114 | #define BIFPLR2_PCIE_CCIX_CAP__ESM_MODE_SUPPORTED__SHIFT 0x0 |
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| 22119 | #define BIFPLR2_PCIE_CCIX_CAP__ESM_MODE_SUPPORTED_MASK 0x0001L |
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| 22120 | #define BIFPLR2_PCIE_CCIX_CAP__ESM_PHY_REACH_LENGTH_CAPABILITY_MASK 0x0006L |
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| 22121 | #define BIFPLR2_PCIE_CCIX_CAP__ESM_RECALIBRATION_NEEDED_ON_ESM_DATA_RATE_UPDATE_MASK 0x0008L |
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| 22122 | #define BIFPLR2_PCIE_CCIX_CAP__ESM_CALIBRATION_TIME_MASK 0x0070L |
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| 22123 | #define BIFPLR2_PCIE_CCIX_CAP__ESM_QUICK_EQUALIZATION_TIMEOUT_MASK 0x0700L |
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| 22124 | //BIFPLR2_PCIE_CCIX_ESM_REQD_CAP |
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| 22125 | #define BIFPLR2_PCIE_CCIX_ESM_REQD_CAP__ESM_SUPPORT_2P5GT__SHIFT 0x0 |
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| 22127 | #define BIFPLR2_PCIE_CCIX_ESM_REQD_CAP__ESM_SUPPORT_8GT__SHIFT 0x2 |
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| 22128 | #define BIFPLR2_PCIE_CCIX_ESM_REQD_CAP__ESM_SUPPORT_16GT__SHIFT 0x5 |
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| 22129 | #define BIFPLR2_PCIE_CCIX_ESM_REQD_CAP__ESM_SUPPORT_20GT__SHIFT 0x9 |
|---|
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| 22276 | #define BIFPLR2_ESM_LANE_10_EQUALIZATION_CNTL_25GT__ESM_LANE_10_DSP_25GT_TX_PRESET__SHIFT 0x0 |
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| 22277 | #define BIFPLR2_ESM_LANE_10_EQUALIZATION_CNTL_25GT__ESM_LANE_10_USP_25GT_TX_PRESET__SHIFT 0x4 |
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| 22278 | #define BIFPLR2_ESM_LANE_10_EQUALIZATION_CNTL_25GT__ESM_LANE_10_DSP_25GT_TX_PRESET_MASK 0x0FL |
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| 22280 | //BIFPLR2_ESM_LANE_11_EQUALIZATION_CNTL_25GT |
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| 22281 | #define BIFPLR2_ESM_LANE_11_EQUALIZATION_CNTL_25GT__ESM_LANE_11_DSP_25GT_TX_PRESET__SHIFT 0x0 |
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| 22283 | #define BIFPLR2_ESM_LANE_11_EQUALIZATION_CNTL_25GT__ESM_LANE_11_DSP_25GT_TX_PRESET_MASK 0x0FL |
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|---|
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| 22303 | #define BIFPLR2_ESM_LANE_15_EQUALIZATION_CNTL_25GT__ESM_LANE_15_DSP_25GT_TX_PRESET_MASK 0x0FL |
|---|
| 22304 | #define BIFPLR2_ESM_LANE_15_EQUALIZATION_CNTL_25GT__ESM_LANE_15_USP_25GT_TX_PRESET_MASK 0xF0L |
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|---|
| 22308 | |
|---|
| 22309 | |
|---|
| 22310 | // addressBlock: nbio_pcie0_bifplr3_cfgdecp |
|---|
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|---|
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| 22313 | #define BIFPLR3_VENDOR_ID__VENDOR_ID_MASK 0xFFFFL |
|---|
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|---|
| 22315 | #define BIFPLR3_DEVICE_ID__DEVICE_ID__SHIFT 0x0 |
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| 22316 | #define BIFPLR3_DEVICE_ID__DEVICE_ID_MASK 0xFFFFL |
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| 22329 | #define BIFPLR3_COMMAND__IO_ACCESS_EN_MASK 0x0001L |
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| 22330 | #define BIFPLR3_COMMAND__MEM_ACCESS_EN_MASK 0x0002L |
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| 22331 | #define BIFPLR3_COMMAND__BUS_MASTER_EN_MASK 0x0004L |
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| 22332 | #define BIFPLR3_COMMAND__SPECIAL_CYCLE_EN_MASK 0x0008L |
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| 22333 | #define BIFPLR3_COMMAND__MEM_WRITE_INVALIDATE_EN_MASK 0x0010L |
|---|
| 22334 | #define BIFPLR3_COMMAND__PAL_SNOOP_EN_MASK 0x0020L |
|---|
| 22335 | #define BIFPLR3_COMMAND__PARITY_ERROR_RESPONSE_MASK 0x0040L |
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| 22336 | #define BIFPLR3_COMMAND__AD_STEPPING_MASK 0x0080L |
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| 22337 | #define BIFPLR3_COMMAND__SERR_EN_MASK 0x0100L |
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| 22338 | #define BIFPLR3_COMMAND__FAST_B2B_EN_MASK 0x0200L |
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| 22339 | #define BIFPLR3_COMMAND__INT_DIS_MASK 0x0400L |
|---|
| 22340 | //BIFPLR3_STATUS |
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|---|
| 22353 | #define BIFPLR3_STATUS__IMMEDIATE_READINESS_MASK 0x0001L |
|---|
| 22354 | #define BIFPLR3_STATUS__INT_STATUS_MASK 0x0008L |
|---|
| 22355 | #define BIFPLR3_STATUS__CAP_LIST_MASK 0x0010L |
|---|
| 22356 | #define BIFPLR3_STATUS__PCI_66_CAP_MASK 0x0020L |
|---|
| 22357 | #define BIFPLR3_STATUS__FAST_BACK_CAPABLE_MASK 0x0080L |
|---|
| 22358 | #define BIFPLR3_STATUS__MASTER_DATA_PARITY_ERROR_MASK 0x0100L |
|---|
| 22359 | #define BIFPLR3_STATUS__DEVSEL_TIMING_MASK 0x0600L |
|---|
| 22360 | #define BIFPLR3_STATUS__SIGNAL_TARGET_ABORT_MASK 0x0800L |
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| 22361 | #define BIFPLR3_STATUS__RECEIVED_TARGET_ABORT_MASK 0x1000L |
|---|
| 22362 | #define BIFPLR3_STATUS__RECEIVED_MASTER_ABORT_MASK 0x2000L |
|---|
| 22363 | #define BIFPLR3_STATUS__SIGNALED_SYSTEM_ERROR_MASK 0x4000L |
|---|
| 22364 | #define BIFPLR3_STATUS__PARITY_ERROR_DETECTED_MASK 0x8000L |
|---|
| 22365 | //BIFPLR3_REVISION_ID |
|---|
| 22366 | #define BIFPLR3_REVISION_ID__MINOR_REV_ID__SHIFT 0x0 |
|---|
| 22367 | #define BIFPLR3_REVISION_ID__MAJOR_REV_ID__SHIFT 0x4 |
|---|
| 22368 | #define BIFPLR3_REVISION_ID__MINOR_REV_ID_MASK 0x0FL |
|---|
| 22369 | #define BIFPLR3_REVISION_ID__MAJOR_REV_ID_MASK 0xF0L |
|---|
| 22370 | //BIFPLR3_PROG_INTERFACE |
|---|
| 22371 | #define BIFPLR3_PROG_INTERFACE__PROG_INTERFACE__SHIFT 0x0 |
|---|
| 22372 | #define BIFPLR3_PROG_INTERFACE__PROG_INTERFACE_MASK 0xFFL |
|---|
| 22373 | //BIFPLR3_SUB_CLASS |
|---|
| 22374 | #define BIFPLR3_SUB_CLASS__SUB_CLASS__SHIFT 0x0 |
|---|
| 22375 | #define BIFPLR3_SUB_CLASS__SUB_CLASS_MASK 0xFFL |
|---|
| 22376 | //BIFPLR3_BASE_CLASS |
|---|
| 22377 | #define BIFPLR3_BASE_CLASS__BASE_CLASS__SHIFT 0x0 |
|---|
| 22378 | #define BIFPLR3_BASE_CLASS__BASE_CLASS_MASK 0xFFL |
|---|
| 22379 | //BIFPLR3_CACHE_LINE |
|---|
| 22380 | #define BIFPLR3_CACHE_LINE__CACHE_LINE_SIZE__SHIFT 0x0 |
|---|
| 22381 | #define BIFPLR3_CACHE_LINE__CACHE_LINE_SIZE_MASK 0xFFL |
|---|
| 22382 | //BIFPLR3_LATENCY |
|---|
| 22383 | #define BIFPLR3_LATENCY__LATENCY_TIMER__SHIFT 0x0 |
|---|
| 22384 | #define BIFPLR3_LATENCY__LATENCY_TIMER_MASK 0xFFL |
|---|
| 22385 | //BIFPLR3_HEADER |
|---|
| 22386 | #define 0x0 |
|---|
| 22387 | #define 0x7 |
|---|
| 22388 | #define 0x7FL |
|---|
| 22389 | #define 0x80L |
|---|
| 22390 | //BIFPLR3_BIST |
|---|
| 22391 | #define BIFPLR3_BIST__BIST_COMP__SHIFT 0x0 |
|---|
| 22392 | #define BIFPLR3_BIST__BIST_STRT__SHIFT 0x6 |
|---|
| 22393 | #define BIFPLR3_BIST__BIST_CAP__SHIFT 0x7 |
|---|
| 22394 | #define BIFPLR3_BIST__BIST_COMP_MASK 0x0FL |
|---|
| 22395 | #define BIFPLR3_BIST__BIST_STRT_MASK 0x40L |
|---|
| 22396 | #define BIFPLR3_BIST__BIST_CAP_MASK 0x80L |
|---|
| 22397 | //BIFPLR3_BASE_ADDR_1 |
|---|
| 22398 | #define BIFPLR3_BASE_ADDR_1__BASE_ADDR__SHIFT 0x0 |
|---|
| 22399 | #define BIFPLR3_BASE_ADDR_1__BASE_ADDR_MASK 0xFFFFFFFFL |
|---|
| 22400 | //BIFPLR3_BASE_ADDR_2 |
|---|
| 22401 | #define BIFPLR3_BASE_ADDR_2__BASE_ADDR__SHIFT 0x0 |
|---|
| 22402 | #define BIFPLR3_BASE_ADDR_2__BASE_ADDR_MASK 0xFFFFFFFFL |
|---|
| 22403 | //BIFPLR3_SUB_BUS_NUMBER_LATENCY |
|---|
| 22404 | #define BIFPLR3_SUB_BUS_NUMBER_LATENCY__PRIMARY_BUS__SHIFT 0x0 |
|---|
| 22405 | #define BIFPLR3_SUB_BUS_NUMBER_LATENCY__SECONDARY_BUS__SHIFT 0x8 |
|---|
| 22406 | #define BIFPLR3_SUB_BUS_NUMBER_LATENCY__SUB_BUS_NUM__SHIFT 0x10 |
|---|
| 22407 | #define BIFPLR3_SUB_BUS_NUMBER_LATENCY__SECONDARY_LATENCY_TIMER__SHIFT 0x18 |
|---|
| 22408 | #define BIFPLR3_SUB_BUS_NUMBER_LATENCY__PRIMARY_BUS_MASK 0x000000FFL |
|---|
| 22409 | #define BIFPLR3_SUB_BUS_NUMBER_LATENCY__SECONDARY_BUS_MASK 0x0000FF00L |
|---|
| 22410 | #define BIFPLR3_SUB_BUS_NUMBER_LATENCY__SUB_BUS_NUM_MASK 0x00FF0000L |
|---|
| 22411 | #define BIFPLR3_SUB_BUS_NUMBER_LATENCY__SECONDARY_LATENCY_TIMER_MASK 0xFF000000L |
|---|
| 22412 | //BIFPLR3_IO_BASE_LIMIT |
|---|
| 22413 | #define BIFPLR3_IO_BASE_LIMIT__IO_BASE_TYPE__SHIFT 0x0 |
|---|
| 22414 | #define BIFPLR3_IO_BASE_LIMIT__IO_BASE__SHIFT 0x4 |
|---|
| 22415 | #define BIFPLR3_IO_BASE_LIMIT__IO_LIMIT_TYPE__SHIFT 0x8 |
|---|
| 22416 | #define BIFPLR3_IO_BASE_LIMIT__IO_LIMIT__SHIFT 0xc |
|---|
| 22417 | #define BIFPLR3_IO_BASE_LIMIT__IO_BASE_TYPE_MASK 0x000FL |
|---|
| 22418 | #define BIFPLR3_IO_BASE_LIMIT__IO_BASE_MASK 0x00F0L |
|---|
| 22419 | #define BIFPLR3_IO_BASE_LIMIT__IO_LIMIT_TYPE_MASK 0x0F00L |
|---|
| 22420 | #define BIFPLR3_IO_BASE_LIMIT__IO_LIMIT_MASK 0xF000L |
|---|
| 22421 | //BIFPLR3_SECONDARY_STATUS |
|---|
| 22422 | #define BIFPLR3_SECONDARY_STATUS__PCI_66_CAP__SHIFT 0x5 |
|---|
| 22423 | #define BIFPLR3_SECONDARY_STATUS__FAST_BACK_CAPABLE__SHIFT 0x7 |
|---|
| 22424 | #define BIFPLR3_SECONDARY_STATUS__MASTER_DATA_PARITY_ERROR__SHIFT 0x8 |
|---|
| 22425 | #define BIFPLR3_SECONDARY_STATUS__DEVSEL_TIMING__SHIFT 0x9 |
|---|
| 22426 | #define BIFPLR3_SECONDARY_STATUS__SIGNAL_TARGET_ABORT__SHIFT 0xb |
|---|
| 22427 | #define BIFPLR3_SECONDARY_STATUS__RECEIVED_TARGET_ABORT__SHIFT 0xc |
|---|
| 22428 | #define BIFPLR3_SECONDARY_STATUS__RECEIVED_MASTER_ABORT__SHIFT 0xd |
|---|
| 22429 | #define BIFPLR3_SECONDARY_STATUS__RECEIVED_SYSTEM_ERROR__SHIFT 0xe |
|---|
| 22430 | #define BIFPLR3_SECONDARY_STATUS__PARITY_ERROR_DETECTED__SHIFT 0xf |
|---|
| 22431 | #define BIFPLR3_SECONDARY_STATUS__PCI_66_CAP_MASK 0x0020L |
|---|
| 22432 | #define BIFPLR3_SECONDARY_STATUS__FAST_BACK_CAPABLE_MASK 0x0080L |
|---|
| 22433 | #define BIFPLR3_SECONDARY_STATUS__MASTER_DATA_PARITY_ERROR_MASK 0x0100L |
|---|
| 22434 | #define BIFPLR3_SECONDARY_STATUS__DEVSEL_TIMING_MASK 0x0600L |
|---|
| 22435 | #define BIFPLR3_SECONDARY_STATUS__SIGNAL_TARGET_ABORT_MASK 0x0800L |
|---|
| 22436 | #define BIFPLR3_SECONDARY_STATUS__RECEIVED_TARGET_ABORT_MASK 0x1000L |
|---|
| 22437 | #define BIFPLR3_SECONDARY_STATUS__RECEIVED_MASTER_ABORT_MASK 0x2000L |
|---|
| 22438 | #define BIFPLR3_SECONDARY_STATUS__RECEIVED_SYSTEM_ERROR_MASK 0x4000L |
|---|
| 22439 | #define BIFPLR3_SECONDARY_STATUS__PARITY_ERROR_DETECTED_MASK 0x8000L |
|---|
| 22440 | //BIFPLR3_MEM_BASE_LIMIT |
|---|
| 22441 | #define BIFPLR3_MEM_BASE_LIMIT__MEM_BASE_TYPE__SHIFT 0x0 |
|---|
| 22442 | #define BIFPLR3_MEM_BASE_LIMIT__MEM_BASE_31_20__SHIFT 0x4 |
|---|
| 22443 | #define BIFPLR3_MEM_BASE_LIMIT__MEM_LIMIT_TYPE__SHIFT 0x10 |
|---|
| 22444 | #define BIFPLR3_MEM_BASE_LIMIT__MEM_LIMIT_31_20__SHIFT 0x14 |
|---|
| 22445 | #define BIFPLR3_MEM_BASE_LIMIT__MEM_BASE_TYPE_MASK 0x0000000FL |
|---|
| 22446 | #define BIFPLR3_MEM_BASE_LIMIT__MEM_BASE_31_20_MASK 0x0000FFF0L |
|---|
| 22447 | #define BIFPLR3_MEM_BASE_LIMIT__MEM_LIMIT_TYPE_MASK 0x000F0000L |
|---|
| 22448 | #define BIFPLR3_MEM_BASE_LIMIT__MEM_LIMIT_31_20_MASK 0xFFF00000L |
|---|
| 22449 | //BIFPLR3_PREF_BASE_LIMIT |
|---|
| 22450 | #define BIFPLR3_PREF_BASE_LIMIT__PREF_MEM_BASE_TYPE__SHIFT 0x0 |
|---|
| 22451 | #define BIFPLR3_PREF_BASE_LIMIT__PREF_MEM_BASE_31_20__SHIFT 0x4 |
|---|
| 22452 | #define BIFPLR3_PREF_BASE_LIMIT__PREF_MEM_LIMIT_TYPE__SHIFT 0x10 |
|---|
| 22453 | #define BIFPLR3_PREF_BASE_LIMIT__PREF_MEM_LIMIT_31_20__SHIFT 0x14 |
|---|
| 22454 | #define BIFPLR3_PREF_BASE_LIMIT__PREF_MEM_BASE_TYPE_MASK 0x0000000FL |
|---|
| 22455 | #define BIFPLR3_PREF_BASE_LIMIT__PREF_MEM_BASE_31_20_MASK 0x0000FFF0L |
|---|
| 22456 | #define BIFPLR3_PREF_BASE_LIMIT__PREF_MEM_LIMIT_TYPE_MASK 0x000F0000L |
|---|
| 22457 | #define BIFPLR3_PREF_BASE_LIMIT__PREF_MEM_LIMIT_31_20_MASK 0xFFF00000L |
|---|
| 22458 | //BIFPLR3_PREF_BASE_UPPER |
|---|
| 22459 | #define BIFPLR3_PREF_BASE_UPPER__PREF_BASE_UPPER__SHIFT 0x0 |
|---|
| 22460 | #define BIFPLR3_PREF_BASE_UPPER__PREF_BASE_UPPER_MASK 0xFFFFFFFFL |
|---|
| 22461 | //BIFPLR3_PREF_LIMIT_UPPER |
|---|
| 22462 | #define BIFPLR3_PREF_LIMIT_UPPER__PREF_LIMIT_UPPER__SHIFT 0x0 |
|---|
| 22463 | #define BIFPLR3_PREF_LIMIT_UPPER__PREF_LIMIT_UPPER_MASK 0xFFFFFFFFL |
|---|
| 22464 | //BIFPLR3_IO_BASE_LIMIT_HI |
|---|
| 22465 | #define BIFPLR3_IO_BASE_LIMIT_HI__IO_BASE_31_16__SHIFT 0x0 |
|---|
| 22466 | #define BIFPLR3_IO_BASE_LIMIT_HI__IO_LIMIT_31_16__SHIFT 0x10 |
|---|
| 22467 | #define BIFPLR3_IO_BASE_LIMIT_HI__IO_BASE_31_16_MASK 0x0000FFFFL |
|---|
| 22468 | #define BIFPLR3_IO_BASE_LIMIT_HI__IO_LIMIT_31_16_MASK 0xFFFF0000L |
|---|
| 22469 | //BIFPLR3_CAP_PTR |
|---|
| 22470 | #define BIFPLR3_CAP_PTR__CAP_PTR__SHIFT 0x0 |
|---|
| 22471 | #define BIFPLR3_CAP_PTR__CAP_PTR_MASK 0xFFL |
|---|
| 22472 | //BIFPLR3_INTERRUPT_LINE |
|---|
| 22473 | #define BIFPLR3_INTERRUPT_LINE__INTERRUPT_LINE__SHIFT 0x0 |
|---|
| 22474 | #define BIFPLR3_INTERRUPT_LINE__INTERRUPT_LINE_MASK 0xFFL |
|---|
| 22475 | //BIFPLR3_INTERRUPT_PIN |
|---|
| 22476 | #define BIFPLR3_INTERRUPT_PIN__INTERRUPT_PIN__SHIFT 0x0 |
|---|
| 22477 | #define BIFPLR3_INTERRUPT_PIN__INTERRUPT_PIN_MASK 0xFFL |
|---|
| 22478 | //BIFPLR3_EXT_BRIDGE_CNTL |
|---|
| 22479 | #define BIFPLR3_EXT_BRIDGE_CNTL__IO_PORT_80_EN__SHIFT 0x0 |
|---|
| 22480 | #define BIFPLR3_EXT_BRIDGE_CNTL__IO_PORT_80_EN_MASK 0x01L |
|---|
| 22481 | //BIFPLR3_VENDOR_CAP_LIST |
|---|
| 22482 | #define BIFPLR3_VENDOR_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 22483 | #define BIFPLR3_VENDOR_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
|---|
| 22484 | #define BIFPLR3_VENDOR_CAP_LIST__LENGTH__SHIFT 0x10 |
|---|
| 22485 | #define BIFPLR3_VENDOR_CAP_LIST__CAP_ID_MASK 0x000000FFL |
|---|
| 22486 | #define BIFPLR3_VENDOR_CAP_LIST__NEXT_PTR_MASK 0x0000FF00L |
|---|
| 22487 | #define BIFPLR3_VENDOR_CAP_LIST__LENGTH_MASK 0x00FF0000L |
|---|
| 22488 | //BIFPLR3_ADAPTER_ID_W |
|---|
| 22489 | #define BIFPLR3_ADAPTER_ID_W__SUBSYSTEM_VENDOR_ID__SHIFT 0x0 |
|---|
| 22490 | #define BIFPLR3_ADAPTER_ID_W__SUBSYSTEM_ID__SHIFT 0x10 |
|---|
| 22491 | #define BIFPLR3_ADAPTER_ID_W__SUBSYSTEM_VENDOR_ID_MASK 0x0000FFFFL |
|---|
| 22492 | #define BIFPLR3_ADAPTER_ID_W__SUBSYSTEM_ID_MASK 0xFFFF0000L |
|---|
| 22493 | //BIFPLR3_PMI_CAP_LIST |
|---|
| 22494 | #define BIFPLR3_PMI_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 22495 | #define BIFPLR3_PMI_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
|---|
| 22496 | #define BIFPLR3_PMI_CAP_LIST__CAP_ID_MASK 0x00FFL |
|---|
| 22497 | #define BIFPLR3_PMI_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
|---|
| 22498 | //BIFPLR3_PMI_CAP |
|---|
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|---|
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| 22503 | #define BIFPLR3_PMI_CAP__AUX_CURRENT__SHIFT 0x6 |
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|---|
| 22507 | #define BIFPLR3_PMI_CAP__VERSION_MASK 0x0007L |
|---|
| 22508 | #define BIFPLR3_PMI_CAP__PME_CLOCK_MASK 0x0008L |
|---|
| 22509 | #define BIFPLR3_PMI_CAP__IMMEDIATE_READINESS_ON_RETURN_TO_D0_MASK 0x0010L |
|---|
| 22510 | #define BIFPLR3_PMI_CAP__DEV_SPECIFIC_INIT_MASK 0x0020L |
|---|
| 22511 | #define BIFPLR3_PMI_CAP__AUX_CURRENT_MASK 0x01C0L |
|---|
| 22512 | #define BIFPLR3_PMI_CAP__D1_SUPPORT_MASK 0x0200L |
|---|
| 22513 | #define BIFPLR3_PMI_CAP__D2_SUPPORT_MASK 0x0400L |
|---|
| 22514 | #define BIFPLR3_PMI_CAP__PME_SUPPORT_MASK 0xF800L |
|---|
| 22515 | //BIFPLR3_PMI_STATUS_CNTL |
|---|
| 22516 | #define BIFPLR3_PMI_STATUS_CNTL__POWER_STATE__SHIFT 0x0 |
|---|
| 22517 | #define BIFPLR3_PMI_STATUS_CNTL__NO_SOFT_RESET__SHIFT 0x3 |
|---|
| 22518 | #define BIFPLR3_PMI_STATUS_CNTL__PME_EN__SHIFT 0x8 |
|---|
| 22519 | #define BIFPLR3_PMI_STATUS_CNTL__DATA_SELECT__SHIFT 0x9 |
|---|
| 22520 | #define BIFPLR3_PMI_STATUS_CNTL__DATA_SCALE__SHIFT 0xd |
|---|
| 22521 | #define BIFPLR3_PMI_STATUS_CNTL__PME_STATUS__SHIFT 0xf |
|---|
| 22522 | #define BIFPLR3_PMI_STATUS_CNTL__B2_B3_SUPPORT__SHIFT 0x16 |
|---|
| 22523 | #define BIFPLR3_PMI_STATUS_CNTL__BUS_PWR_EN__SHIFT 0x17 |
|---|
| 22524 | #define BIFPLR3_PMI_STATUS_CNTL__PMI_DATA__SHIFT 0x18 |
|---|
| 22525 | #define BIFPLR3_PMI_STATUS_CNTL__POWER_STATE_MASK 0x00000003L |
|---|
| 22526 | #define BIFPLR3_PMI_STATUS_CNTL__NO_SOFT_RESET_MASK 0x00000008L |
|---|
| 22527 | #define BIFPLR3_PMI_STATUS_CNTL__PME_EN_MASK 0x00000100L |
|---|
| 22528 | #define BIFPLR3_PMI_STATUS_CNTL__DATA_SELECT_MASK 0x00001E00L |
|---|
| 22529 | #define BIFPLR3_PMI_STATUS_CNTL__DATA_SCALE_MASK 0x00006000L |
|---|
| 22530 | #define BIFPLR3_PMI_STATUS_CNTL__PME_STATUS_MASK 0x00008000L |
|---|
| 22531 | #define BIFPLR3_PMI_STATUS_CNTL__B2_B3_SUPPORT_MASK 0x00400000L |
|---|
| 22532 | #define BIFPLR3_PMI_STATUS_CNTL__BUS_PWR_EN_MASK 0x00800000L |
|---|
| 22533 | #define BIFPLR3_PMI_STATUS_CNTL__PMI_DATA_MASK 0xFF000000L |
|---|
| 22534 | //BIFPLR3_PCIE_CAP_LIST |
|---|
| 22535 | #define BIFPLR3_PCIE_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 22536 | #define BIFPLR3_PCIE_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
|---|
| 22537 | #define BIFPLR3_PCIE_CAP_LIST__CAP_ID_MASK 0x00FFL |
|---|
| 22538 | #define BIFPLR3_PCIE_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
|---|
| 22539 | //BIFPLR3_PCIE_CAP |
|---|
| 22540 | #define BIFPLR3_PCIE_CAP__VERSION__SHIFT 0x0 |
|---|
| 22541 | #define BIFPLR3_PCIE_CAP__DEVICE_TYPE__SHIFT 0x4 |
|---|
| 22542 | #define BIFPLR3_PCIE_CAP__SLOT_IMPLEMENTED__SHIFT 0x8 |
|---|
| 22543 | #define BIFPLR3_PCIE_CAP__INT_MESSAGE_NUM__SHIFT 0x9 |
|---|
| 22544 | #define BIFPLR3_PCIE_CAP__VERSION_MASK 0x000FL |
|---|
| 22545 | #define BIFPLR3_PCIE_CAP__DEVICE_TYPE_MASK 0x00F0L |
|---|
| 22546 | #define BIFPLR3_PCIE_CAP__SLOT_IMPLEMENTED_MASK 0x0100L |
|---|
| 22547 | #define BIFPLR3_PCIE_CAP__INT_MESSAGE_NUM_MASK 0x3E00L |
|---|
| 22548 | //BIFPLR3_DEVICE_CNTL |
|---|
| 22549 | #define BIFPLR3_DEVICE_CNTL__CORR_ERR_EN__SHIFT 0x0 |
|---|
| 22550 | #define BIFPLR3_DEVICE_CNTL__NON_FATAL_ERR_EN__SHIFT 0x1 |
|---|
| 22551 | #define BIFPLR3_DEVICE_CNTL__FATAL_ERR_EN__SHIFT 0x2 |
|---|
| 22552 | #define BIFPLR3_DEVICE_CNTL__USR_REPORT_EN__SHIFT 0x3 |
|---|
| 22553 | #define BIFPLR3_DEVICE_CNTL__RELAXED_ORD_EN__SHIFT 0x4 |
|---|
| 22554 | #define BIFPLR3_DEVICE_CNTL__MAX_PAYLOAD_SIZE__SHIFT 0x5 |
|---|
| 22555 | #define BIFPLR3_DEVICE_CNTL__EXTENDED_TAG_EN__SHIFT 0x8 |
|---|
| 22556 | #define BIFPLR3_DEVICE_CNTL__PHANTOM_FUNC_EN__SHIFT 0x9 |
|---|
| 22557 | #define BIFPLR3_DEVICE_CNTL__AUX_POWER_PM_EN__SHIFT 0xa |
|---|
| 22558 | #define BIFPLR3_DEVICE_CNTL__NO_SNOOP_EN__SHIFT 0xb |
|---|
| 22559 | #define BIFPLR3_DEVICE_CNTL__MAX_READ_REQUEST_SIZE__SHIFT 0xc |
|---|
| 22560 | #define BIFPLR3_DEVICE_CNTL__BRIDGE_CFG_RETRY_EN__SHIFT 0xf |
|---|
| 22561 | #define BIFPLR3_DEVICE_CNTL__CORR_ERR_EN_MASK 0x0001L |
|---|
| 22562 | #define BIFPLR3_DEVICE_CNTL__NON_FATAL_ERR_EN_MASK 0x0002L |
|---|
| 22563 | #define BIFPLR3_DEVICE_CNTL__FATAL_ERR_EN_MASK 0x0004L |
|---|
| 22564 | #define BIFPLR3_DEVICE_CNTL__USR_REPORT_EN_MASK 0x0008L |
|---|
| 22565 | #define BIFPLR3_DEVICE_CNTL__RELAXED_ORD_EN_MASK 0x0010L |
|---|
| 22566 | #define BIFPLR3_DEVICE_CNTL__MAX_PAYLOAD_SIZE_MASK 0x00E0L |
|---|
| 22567 | #define BIFPLR3_DEVICE_CNTL__EXTENDED_TAG_EN_MASK 0x0100L |
|---|
| 22568 | #define BIFPLR3_DEVICE_CNTL__PHANTOM_FUNC_EN_MASK 0x0200L |
|---|
| 22569 | #define BIFPLR3_DEVICE_CNTL__AUX_POWER_PM_EN_MASK 0x0400L |
|---|
| 22570 | #define BIFPLR3_DEVICE_CNTL__NO_SNOOP_EN_MASK 0x0800L |
|---|
| 22571 | #define BIFPLR3_DEVICE_CNTL__MAX_READ_REQUEST_SIZE_MASK 0x7000L |
|---|
| 22572 | #define BIFPLR3_DEVICE_CNTL__BRIDGE_CFG_RETRY_EN_MASK 0x8000L |
|---|
| 22573 | //BIFPLR3_DEVICE_STATUS |
|---|
| 22574 | #define BIFPLR3_DEVICE_STATUS__CORR_ERR__SHIFT 0x0 |
|---|
| 22575 | #define BIFPLR3_DEVICE_STATUS__NON_FATAL_ERR__SHIFT 0x1 |
|---|
| 22576 | #define BIFPLR3_DEVICE_STATUS__FATAL_ERR__SHIFT 0x2 |
|---|
| 22577 | #define BIFPLR3_DEVICE_STATUS__USR_DETECTED__SHIFT 0x3 |
|---|
| 22578 | #define BIFPLR3_DEVICE_STATUS__AUX_PWR__SHIFT 0x4 |
|---|
| 22579 | #define BIFPLR3_DEVICE_STATUS__TRANSACTIONS_PEND__SHIFT 0x5 |
|---|
| 22580 | #define BIFPLR3_DEVICE_STATUS__EMER_POWER_REDUCTION_DETECTED__SHIFT 0x6 |
|---|
| 22581 | #define BIFPLR3_DEVICE_STATUS__CORR_ERR_MASK 0x0001L |
|---|
| 22582 | #define BIFPLR3_DEVICE_STATUS__NON_FATAL_ERR_MASK 0x0002L |
|---|
| 22583 | #define BIFPLR3_DEVICE_STATUS__FATAL_ERR_MASK 0x0004L |
|---|
| 22584 | #define BIFPLR3_DEVICE_STATUS__USR_DETECTED_MASK 0x0008L |
|---|
| 22585 | #define BIFPLR3_DEVICE_STATUS__AUX_PWR_MASK 0x0010L |
|---|
| 22586 | #define BIFPLR3_DEVICE_STATUS__TRANSACTIONS_PEND_MASK 0x0020L |
|---|
| 22587 | #define BIFPLR3_DEVICE_STATUS__EMER_POWER_REDUCTION_DETECTED_MASK 0x0040L |
|---|
| 22588 | //BIFPLR3_LINK_CAP |
|---|
| 22589 | #define BIFPLR3_LINK_CAP__LINK_SPEED__SHIFT 0x0 |
|---|
| 22590 | #define BIFPLR3_LINK_CAP__LINK_WIDTH__SHIFT 0x4 |
|---|
| 22591 | #define BIFPLR3_LINK_CAP__PM_SUPPORT__SHIFT 0xa |
|---|
| 22592 | #define BIFPLR3_LINK_CAP__L0S_EXIT_LATENCY__SHIFT 0xc |
|---|
| 22593 | #define BIFPLR3_LINK_CAP__L1_EXIT_LATENCY__SHIFT 0xf |
|---|
| 22594 | #define BIFPLR3_LINK_CAP__CLOCK_POWER_MANAGEMENT__SHIFT 0x12 |
|---|
| 22595 | #define BIFPLR3_LINK_CAP__SURPRISE_DOWN_ERR_REPORTING__SHIFT 0x13 |
|---|
| 22596 | #define BIFPLR3_LINK_CAP__DL_ACTIVE_REPORTING_CAPABLE__SHIFT 0x14 |
|---|
| 22597 | #define BIFPLR3_LINK_CAP__LINK_BW_NOTIFICATION_CAP__SHIFT 0x15 |
|---|
| 22598 | #define BIFPLR3_LINK_CAP__ASPM_OPTIONALITY_COMPLIANCE__SHIFT 0x16 |
|---|
| 22599 | #define BIFPLR3_LINK_CAP__PORT_NUMBER__SHIFT 0x18 |
|---|
| 22600 | #define BIFPLR3_LINK_CAP__LINK_SPEED_MASK 0x0000000FL |
|---|
| 22601 | #define BIFPLR3_LINK_CAP__LINK_WIDTH_MASK 0x000003F0L |
|---|
| 22602 | #define BIFPLR3_LINK_CAP__PM_SUPPORT_MASK 0x00000C00L |
|---|
| 22603 | #define BIFPLR3_LINK_CAP__L0S_EXIT_LATENCY_MASK 0x00007000L |
|---|
| 22604 | #define BIFPLR3_LINK_CAP__L1_EXIT_LATENCY_MASK 0x00038000L |
|---|
| 22605 | #define BIFPLR3_LINK_CAP__CLOCK_POWER_MANAGEMENT_MASK 0x00040000L |
|---|
| 22606 | #define BIFPLR3_LINK_CAP__SURPRISE_DOWN_ERR_REPORTING_MASK 0x00080000L |
|---|
| 22607 | #define BIFPLR3_LINK_CAP__DL_ACTIVE_REPORTING_CAPABLE_MASK 0x00100000L |
|---|
| 22608 | #define BIFPLR3_LINK_CAP__LINK_BW_NOTIFICATION_CAP_MASK 0x00200000L |
|---|
| 22609 | #define BIFPLR3_LINK_CAP__ASPM_OPTIONALITY_COMPLIANCE_MASK 0x00400000L |
|---|
| 22610 | #define BIFPLR3_LINK_CAP__PORT_NUMBER_MASK 0xFF000000L |
|---|
| 22611 | //BIFPLR3_LINK_STATUS |
|---|
| 22612 | #define BIFPLR3_LINK_STATUS__CURRENT_LINK_SPEED__SHIFT 0x0 |
|---|
| 22613 | #define BIFPLR3_LINK_STATUS__NEGOTIATED_LINK_WIDTH__SHIFT 0x4 |
|---|
| 22614 | #define BIFPLR3_LINK_STATUS__LINK_TRAINING__SHIFT 0xb |
|---|
| 22615 | #define BIFPLR3_LINK_STATUS__SLOT_CLOCK_CFG__SHIFT 0xc |
|---|
| 22616 | #define BIFPLR3_LINK_STATUS__DL_ACTIVE__SHIFT 0xd |
|---|
| 22617 | #define BIFPLR3_LINK_STATUS__LINK_BW_MANAGEMENT_STATUS__SHIFT 0xe |
|---|
| 22618 | #define BIFPLR3_LINK_STATUS__LINK_AUTONOMOUS_BW_STATUS__SHIFT 0xf |
|---|
| 22619 | #define BIFPLR3_LINK_STATUS__CURRENT_LINK_SPEED_MASK 0x000FL |
|---|
| 22620 | #define BIFPLR3_LINK_STATUS__NEGOTIATED_LINK_WIDTH_MASK 0x03F0L |
|---|
| 22621 | #define BIFPLR3_LINK_STATUS__LINK_TRAINING_MASK 0x0800L |
|---|
| 22622 | #define BIFPLR3_LINK_STATUS__SLOT_CLOCK_CFG_MASK 0x1000L |
|---|
| 22623 | #define BIFPLR3_LINK_STATUS__DL_ACTIVE_MASK 0x2000L |
|---|
| 22624 | #define BIFPLR3_LINK_STATUS__LINK_BW_MANAGEMENT_STATUS_MASK 0x4000L |
|---|
| 22625 | #define BIFPLR3_LINK_STATUS__LINK_AUTONOMOUS_BW_STATUS_MASK 0x8000L |
|---|
| 22626 | //BIFPLR3_SLOT_CAP |
|---|
| 22627 | #define BIFPLR3_SLOT_CAP__ATTN_BUTTON_PRESENT__SHIFT 0x0 |
|---|
| 22628 | #define BIFPLR3_SLOT_CAP__PWR_CONTROLLER_PRESENT__SHIFT 0x1 |
|---|
| 22629 | #define BIFPLR3_SLOT_CAP__MRL_SENSOR_PRESENT__SHIFT 0x2 |
|---|
| 22630 | #define BIFPLR3_SLOT_CAP__ATTN_INDICATOR_PRESENT__SHIFT 0x3 |
|---|
| 22631 | #define BIFPLR3_SLOT_CAP__PWR_INDICATOR_PRESENT__SHIFT 0x4 |
|---|
| 22632 | #define BIFPLR3_SLOT_CAP__HOTPLUG_SURPRISE__SHIFT 0x5 |
|---|
| 22633 | #define BIFPLR3_SLOT_CAP__HOTPLUG_CAPABLE__SHIFT 0x6 |
|---|
| 22634 | #define BIFPLR3_SLOT_CAP__SLOT_PWR_LIMIT_VALUE__SHIFT 0x7 |
|---|
| 22635 | #define BIFPLR3_SLOT_CAP__SLOT_PWR_LIMIT_SCALE__SHIFT 0xf |
|---|
| 22636 | #define BIFPLR3_SLOT_CAP__ELECTROMECH_INTERLOCK_PRESENT__SHIFT 0x11 |
|---|
| 22637 | #define BIFPLR3_SLOT_CAP__NO_COMMAND_COMPLETED_SUPPORTED__SHIFT 0x12 |
|---|
| 22638 | #define BIFPLR3_SLOT_CAP__PHYSICAL_SLOT_NUM__SHIFT 0x13 |
|---|
| 22639 | #define BIFPLR3_SLOT_CAP__ATTN_BUTTON_PRESENT_MASK 0x00000001L |
|---|
| 22640 | #define BIFPLR3_SLOT_CAP__PWR_CONTROLLER_PRESENT_MASK 0x00000002L |
|---|
| 22641 | #define BIFPLR3_SLOT_CAP__MRL_SENSOR_PRESENT_MASK 0x00000004L |
|---|
| 22642 | #define BIFPLR3_SLOT_CAP__ATTN_INDICATOR_PRESENT_MASK 0x00000008L |
|---|
| 22643 | #define BIFPLR3_SLOT_CAP__PWR_INDICATOR_PRESENT_MASK 0x00000010L |
|---|
| 22644 | #define BIFPLR3_SLOT_CAP__HOTPLUG_SURPRISE_MASK 0x00000020L |
|---|
| 22645 | #define BIFPLR3_SLOT_CAP__HOTPLUG_CAPABLE_MASK 0x00000040L |
|---|
| 22646 | #define BIFPLR3_SLOT_CAP__SLOT_PWR_LIMIT_VALUE_MASK 0x00007F80L |
|---|
| 22647 | #define BIFPLR3_SLOT_CAP__SLOT_PWR_LIMIT_SCALE_MASK 0x00018000L |
|---|
| 22648 | #define BIFPLR3_SLOT_CAP__ELECTROMECH_INTERLOCK_PRESENT_MASK 0x00020000L |
|---|
| 22649 | #define BIFPLR3_SLOT_CAP__NO_COMMAND_COMPLETED_SUPPORTED_MASK 0x00040000L |
|---|
| 22650 | #define BIFPLR3_SLOT_CAP__PHYSICAL_SLOT_NUM_MASK 0xFFF80000L |
|---|
| 22651 | //BIFPLR3_SLOT_CNTL |
|---|
| 22652 | #define BIFPLR3_SLOT_CNTL__ATTN_BUTTON_PRESSED_EN__SHIFT 0x0 |
|---|
| 22653 | #define BIFPLR3_SLOT_CNTL__PWR_FAULT_DETECTED_EN__SHIFT 0x1 |
|---|
| 22654 | #define BIFPLR3_SLOT_CNTL__MRL_SENSOR_CHANGED_EN__SHIFT 0x2 |
|---|
| 22655 | #define BIFPLR3_SLOT_CNTL__PRESENCE_DETECT_CHANGED_EN__SHIFT 0x3 |
|---|
| 22656 | #define BIFPLR3_SLOT_CNTL__COMMAND_COMPLETED_INTR_EN__SHIFT 0x4 |
|---|
| 22657 | #define BIFPLR3_SLOT_CNTL__HOTPLUG_INTR_EN__SHIFT 0x5 |
|---|
| 22658 | #define BIFPLR3_SLOT_CNTL__ATTN_INDICATOR_CNTL__SHIFT 0x6 |
|---|
| 22659 | #define BIFPLR3_SLOT_CNTL__PWR_INDICATOR_CNTL__SHIFT 0x8 |
|---|
| 22660 | #define BIFPLR3_SLOT_CNTL__PWR_CONTROLLER_CNTL__SHIFT 0xa |
|---|
| 22661 | #define BIFPLR3_SLOT_CNTL__ELECTROMECH_INTERLOCK_CNTL__SHIFT 0xb |
|---|
| 22662 | #define BIFPLR3_SLOT_CNTL__DL_STATE_CHANGED_EN__SHIFT 0xc |
|---|
| 22663 | #define BIFPLR3_SLOT_CNTL__AUTO_SLOT_PWR_LIMIT_DISABLE__SHIFT 0xd |
|---|
| 22664 | #define BIFPLR3_SLOT_CNTL__INBAND_PD_DISABLE__SHIFT 0xe |
|---|
| 22665 | #define BIFPLR3_SLOT_CNTL__ATTN_BUTTON_PRESSED_EN_MASK 0x0001L |
|---|
| 22666 | #define BIFPLR3_SLOT_CNTL__PWR_FAULT_DETECTED_EN_MASK 0x0002L |
|---|
| 22667 | #define BIFPLR3_SLOT_CNTL__MRL_SENSOR_CHANGED_EN_MASK 0x0004L |
|---|
| 22668 | #define BIFPLR3_SLOT_CNTL__PRESENCE_DETECT_CHANGED_EN_MASK 0x0008L |
|---|
| 22669 | #define BIFPLR3_SLOT_CNTL__COMMAND_COMPLETED_INTR_EN_MASK 0x0010L |
|---|
| 22670 | #define BIFPLR3_SLOT_CNTL__HOTPLUG_INTR_EN_MASK 0x0020L |
|---|
| 22671 | #define BIFPLR3_SLOT_CNTL__ATTN_INDICATOR_CNTL_MASK 0x00C0L |
|---|
| 22672 | #define BIFPLR3_SLOT_CNTL__PWR_INDICATOR_CNTL_MASK 0x0300L |
|---|
| 22673 | #define BIFPLR3_SLOT_CNTL__PWR_CONTROLLER_CNTL_MASK 0x0400L |
|---|
| 22674 | #define BIFPLR3_SLOT_CNTL__ELECTROMECH_INTERLOCK_CNTL_MASK 0x0800L |
|---|
| 22675 | #define BIFPLR3_SLOT_CNTL__DL_STATE_CHANGED_EN_MASK 0x1000L |
|---|
| 22676 | #define BIFPLR3_SLOT_CNTL__AUTO_SLOT_PWR_LIMIT_DISABLE_MASK 0x2000L |
|---|
| 22677 | #define BIFPLR3_SLOT_CNTL__INBAND_PD_DISABLE_MASK 0x4000L |
|---|
| 22678 | //BIFPLR3_SLOT_STATUS |
|---|
| 22679 | #define BIFPLR3_SLOT_STATUS__ATTN_BUTTON_PRESSED__SHIFT 0x0 |
|---|
| 22680 | #define BIFPLR3_SLOT_STATUS__PWR_FAULT_DETECTED__SHIFT 0x1 |
|---|
| 22681 | #define BIFPLR3_SLOT_STATUS__MRL_SENSOR_CHANGED__SHIFT 0x2 |
|---|
| 22682 | #define BIFPLR3_SLOT_STATUS__PRESENCE_DETECT_CHANGED__SHIFT 0x3 |
|---|
| 22683 | #define BIFPLR3_SLOT_STATUS__COMMAND_COMPLETED__SHIFT 0x4 |
|---|
| 22684 | #define BIFPLR3_SLOT_STATUS__MRL_SENSOR_STATE__SHIFT 0x5 |
|---|
| 22685 | #define BIFPLR3_SLOT_STATUS__PRESENCE_DETECT_STATE__SHIFT 0x6 |
|---|
| 22686 | #define BIFPLR3_SLOT_STATUS__ELECTROMECH_INTERLOCK_STATUS__SHIFT 0x7 |
|---|
| 22687 | #define BIFPLR3_SLOT_STATUS__DL_STATE_CHANGED__SHIFT 0x8 |
|---|
| 22688 | #define BIFPLR3_SLOT_STATUS__ATTN_BUTTON_PRESSED_MASK 0x0001L |
|---|
| 22689 | #define BIFPLR3_SLOT_STATUS__PWR_FAULT_DETECTED_MASK 0x0002L |
|---|
| 22690 | #define BIFPLR3_SLOT_STATUS__MRL_SENSOR_CHANGED_MASK 0x0004L |
|---|
| 22691 | #define BIFPLR3_SLOT_STATUS__PRESENCE_DETECT_CHANGED_MASK 0x0008L |
|---|
| 22692 | #define BIFPLR3_SLOT_STATUS__COMMAND_COMPLETED_MASK 0x0010L |
|---|
| 22693 | #define BIFPLR3_SLOT_STATUS__MRL_SENSOR_STATE_MASK 0x0020L |
|---|
| 22694 | #define BIFPLR3_SLOT_STATUS__PRESENCE_DETECT_STATE_MASK 0x0040L |
|---|
| 22695 | #define BIFPLR3_SLOT_STATUS__ELECTROMECH_INTERLOCK_STATUS_MASK 0x0080L |
|---|
| 22696 | #define BIFPLR3_SLOT_STATUS__DL_STATE_CHANGED_MASK 0x0100L |
|---|
| 22697 | //BIFPLR3_ROOT_CNTL |
|---|
| 22698 | #define BIFPLR3_ROOT_CNTL__SERR_ON_CORR_ERR_EN__SHIFT 0x0 |
|---|
| 22699 | #define BIFPLR3_ROOT_CNTL__SERR_ON_NONFATAL_ERR_EN__SHIFT 0x1 |
|---|
| 22700 | #define BIFPLR3_ROOT_CNTL__SERR_ON_FATAL_ERR_EN__SHIFT 0x2 |
|---|
| 22701 | #define BIFPLR3_ROOT_CNTL__PM_INTERRUPT_EN__SHIFT 0x3 |
|---|
| 22702 | #define BIFPLR3_ROOT_CNTL__CRS_SOFTWARE_VISIBILITY_EN__SHIFT 0x4 |
|---|
| 22703 | #define BIFPLR3_ROOT_CNTL__SERR_ON_CORR_ERR_EN_MASK 0x0001L |
|---|
| 22704 | #define BIFPLR3_ROOT_CNTL__SERR_ON_NONFATAL_ERR_EN_MASK 0x0002L |
|---|
| 22705 | #define BIFPLR3_ROOT_CNTL__SERR_ON_FATAL_ERR_EN_MASK 0x0004L |
|---|
| 22706 | #define BIFPLR3_ROOT_CNTL__PM_INTERRUPT_EN_MASK 0x0008L |
|---|
| 22707 | #define BIFPLR3_ROOT_CNTL__CRS_SOFTWARE_VISIBILITY_EN_MASK 0x0010L |
|---|
| 22708 | //BIFPLR3_ROOT_CAP |
|---|
| 22709 | #define BIFPLR3_ROOT_CAP__CRS_SOFTWARE_VISIBILITY__SHIFT 0x0 |
|---|
| 22710 | #define BIFPLR3_ROOT_CAP__CRS_SOFTWARE_VISIBILITY_MASK 0x0001L |
|---|
| 22711 | //BIFPLR3_ROOT_STATUS |
|---|
| 22712 | #define BIFPLR3_ROOT_STATUS__PME_REQUESTOR_ID__SHIFT 0x0 |
|---|
| 22713 | #define BIFPLR3_ROOT_STATUS__PME_STATUS__SHIFT 0x10 |
|---|
| 22714 | #define BIFPLR3_ROOT_STATUS__PME_PENDING__SHIFT 0x11 |
|---|
| 22715 | #define BIFPLR3_ROOT_STATUS__PME_REQUESTOR_ID_MASK 0x0000FFFFL |
|---|
| 22716 | #define BIFPLR3_ROOT_STATUS__PME_STATUS_MASK 0x00010000L |
|---|
| 22717 | #define BIFPLR3_ROOT_STATUS__PME_PENDING_MASK 0x00020000L |
|---|
| 22718 | //BIFPLR3_DEVICE_CNTL2 |
|---|
| 22719 | #define BIFPLR3_DEVICE_CNTL2__CPL_TIMEOUT_VALUE__SHIFT 0x0 |
|---|
| 22720 | #define BIFPLR3_DEVICE_CNTL2__CPL_TIMEOUT_DIS__SHIFT 0x4 |
|---|
| 22721 | #define BIFPLR3_DEVICE_CNTL2__ARI_FORWARDING_EN__SHIFT 0x5 |
|---|
| 22722 | #define BIFPLR3_DEVICE_CNTL2__ATOMICOP_REQUEST_EN__SHIFT 0x6 |
|---|
| 22723 | #define BIFPLR3_DEVICE_CNTL2__ATOMICOP_EGRESS_BLOCKING__SHIFT 0x7 |
|---|
| 22724 | #define BIFPLR3_DEVICE_CNTL2__IDO_REQUEST_ENABLE__SHIFT 0x8 |
|---|
| 22725 | #define BIFPLR3_DEVICE_CNTL2__IDO_COMPLETION_ENABLE__SHIFT 0x9 |
|---|
| 22726 | #define BIFPLR3_DEVICE_CNTL2__LTR_EN__SHIFT 0xa |
|---|
| 22727 | #define BIFPLR3_DEVICE_CNTL2__EMER_POWER_REDUCTION_REQUEST__SHIFT 0xb |
|---|
| 22728 | #define BIFPLR3_DEVICE_CNTL2__TEN_BIT_TAG_REQUESTER_ENABLE__SHIFT 0xc |
|---|
| 22729 | #define BIFPLR3_DEVICE_CNTL2__OBFF_EN__SHIFT 0xd |
|---|
| 22730 | #define BIFPLR3_DEVICE_CNTL2__END_END_TLP_PREFIX_BLOCKING__SHIFT 0xf |
|---|
| 22731 | #define BIFPLR3_DEVICE_CNTL2__CPL_TIMEOUT_VALUE_MASK 0x000FL |
|---|
| 22732 | #define BIFPLR3_DEVICE_CNTL2__CPL_TIMEOUT_DIS_MASK 0x0010L |
|---|
| 22733 | #define BIFPLR3_DEVICE_CNTL2__ARI_FORWARDING_EN_MASK 0x0020L |
|---|
| 22734 | #define BIFPLR3_DEVICE_CNTL2__ATOMICOP_REQUEST_EN_MASK 0x0040L |
|---|
| 22735 | #define BIFPLR3_DEVICE_CNTL2__ATOMICOP_EGRESS_BLOCKING_MASK 0x0080L |
|---|
| 22736 | #define BIFPLR3_DEVICE_CNTL2__IDO_REQUEST_ENABLE_MASK 0x0100L |
|---|
| 22737 | #define BIFPLR3_DEVICE_CNTL2__IDO_COMPLETION_ENABLE_MASK 0x0200L |
|---|
| 22738 | #define BIFPLR3_DEVICE_CNTL2__LTR_EN_MASK 0x0400L |
|---|
| 22739 | #define BIFPLR3_DEVICE_CNTL2__EMER_POWER_REDUCTION_REQUEST_MASK 0x0800L |
|---|
| 22740 | #define BIFPLR3_DEVICE_CNTL2__TEN_BIT_TAG_REQUESTER_ENABLE_MASK 0x1000L |
|---|
| 22741 | #define BIFPLR3_DEVICE_CNTL2__OBFF_EN_MASK 0x6000L |
|---|
| 22742 | #define BIFPLR3_DEVICE_CNTL2__END_END_TLP_PREFIX_BLOCKING_MASK 0x8000L |
|---|
| 22743 | //BIFPLR3_DEVICE_STATUS2 |
|---|
| 22744 | #define BIFPLR3_DEVICE_STATUS2__RESERVED__SHIFT 0x0 |
|---|
| 22745 | #define BIFPLR3_DEVICE_STATUS2__RESERVED_MASK 0xFFFFL |
|---|
| 22746 | //BIFPLR3_LINK_STATUS2 |
|---|
| 22747 | #define BIFPLR3_LINK_STATUS2__CUR_DEEMPHASIS_LEVEL__SHIFT 0x0 |
|---|
| 22748 | #define BIFPLR3_LINK_STATUS2__EQUALIZATION_COMPLETE_8GT__SHIFT 0x1 |
|---|
| 22749 | #define BIFPLR3_LINK_STATUS2__EQUALIZATION_PHASE1_SUCCESS_8GT__SHIFT 0x2 |
|---|
| 22750 | #define BIFPLR3_LINK_STATUS2__EQUALIZATION_PHASE2_SUCCESS_8GT__SHIFT 0x3 |
|---|
| 22751 | #define BIFPLR3_LINK_STATUS2__EQUALIZATION_PHASE3_SUCCESS_8GT__SHIFT 0x4 |
|---|
| 22752 | #define BIFPLR3_LINK_STATUS2__LINK_EQUALIZATION_REQUEST_8GT__SHIFT 0x5 |
|---|
| 22753 | #define BIFPLR3_LINK_STATUS2__RTM1_PRESENCE_DET__SHIFT 0x6 |
|---|
| 22754 | #define BIFPLR3_LINK_STATUS2__RTM2_PRESENCE_DET__SHIFT 0x7 |
|---|
| 22755 | #define BIFPLR3_LINK_STATUS2__CROSSLINK_RESOLUTION__SHIFT 0x8 |
|---|
| 22756 | #define BIFPLR3_LINK_STATUS2__DOWNSTREAM_COMPONENT_PRESENCE__SHIFT 0xc |
|---|
| 22757 | #define BIFPLR3_LINK_STATUS2__DRS_MESSAGE_RECEIVED__SHIFT 0xf |
|---|
| 22758 | #define BIFPLR3_LINK_STATUS2__CUR_DEEMPHASIS_LEVEL_MASK 0x0001L |
|---|
| 22759 | #define BIFPLR3_LINK_STATUS2__EQUALIZATION_COMPLETE_8GT_MASK 0x0002L |
|---|
| 22760 | #define BIFPLR3_LINK_STATUS2__EQUALIZATION_PHASE1_SUCCESS_8GT_MASK 0x0004L |
|---|
| 22761 | #define BIFPLR3_LINK_STATUS2__EQUALIZATION_PHASE2_SUCCESS_8GT_MASK 0x0008L |
|---|
| 22762 | #define BIFPLR3_LINK_STATUS2__EQUALIZATION_PHASE3_SUCCESS_8GT_MASK 0x0010L |
|---|
| 22763 | #define BIFPLR3_LINK_STATUS2__LINK_EQUALIZATION_REQUEST_8GT_MASK 0x0020L |
|---|
| 22764 | #define BIFPLR3_LINK_STATUS2__RTM1_PRESENCE_DET_MASK 0x0040L |
|---|
| 22765 | #define BIFPLR3_LINK_STATUS2__RTM2_PRESENCE_DET_MASK 0x0080L |
|---|
| 22766 | #define BIFPLR3_LINK_STATUS2__CROSSLINK_RESOLUTION_MASK 0x0300L |
|---|
| 22767 | #define BIFPLR3_LINK_STATUS2__DOWNSTREAM_COMPONENT_PRESENCE_MASK 0x7000L |
|---|
| 22768 | #define BIFPLR3_LINK_STATUS2__DRS_MESSAGE_RECEIVED_MASK 0x8000L |
|---|
| 22769 | //BIFPLR3_SLOT_CAP2 |
|---|
| 22770 | #define BIFPLR3_SLOT_CAP2__INBAND_PD_DISABLE_SUPPORTED__SHIFT 0x0 |
|---|
| 22771 | #define BIFPLR3_SLOT_CAP2__INBAND_PD_DISABLE_SUPPORTED_MASK 0x00000001L |
|---|
| 22772 | //BIFPLR3_SLOT_CNTL2 |
|---|
| 22773 | #define BIFPLR3_SLOT_CNTL2__RESERVED__SHIFT 0x0 |
|---|
| 22774 | #define BIFPLR3_SLOT_CNTL2__RESERVED_MASK 0xFFFFL |
|---|
| 22775 | //BIFPLR3_SLOT_STATUS2 |
|---|
| 22776 | #define BIFPLR3_SLOT_STATUS2__RESERVED__SHIFT 0x0 |
|---|
| 22777 | #define BIFPLR3_SLOT_STATUS2__RESERVED_MASK 0xFFFFL |
|---|
| 22778 | //BIFPLR3_MSI_CAP_LIST |
|---|
| 22779 | #define BIFPLR3_MSI_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 22780 | #define BIFPLR3_MSI_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
|---|
| 22781 | #define BIFPLR3_MSI_CAP_LIST__CAP_ID_MASK 0x00FFL |
|---|
| 22782 | #define BIFPLR3_MSI_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
|---|
| 22783 | //BIFPLR3_MSI_MSG_ADDR_LO |
|---|
| 22784 | #define BIFPLR3_MSI_MSG_ADDR_LO__MSI_MSG_ADDR_LO__SHIFT 0x2 |
|---|
| 22785 | #define BIFPLR3_MSI_MSG_ADDR_LO__MSI_MSG_ADDR_LO_MASK 0xFFFFFFFCL |
|---|
| 22786 | //BIFPLR3_MSI_MSG_ADDR_HI |
|---|
| 22787 | #define BIFPLR3_MSI_MSG_ADDR_HI__MSI_MSG_ADDR_HI__SHIFT 0x0 |
|---|
| 22788 | #define BIFPLR3_MSI_MSG_ADDR_HI__MSI_MSG_ADDR_HI_MASK 0xFFFFFFFFL |
|---|
| 22789 | //BIFPLR3_SSID_CAP_LIST |
|---|
| 22790 | #define BIFPLR3_SSID_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 22791 | #define BIFPLR3_SSID_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
|---|
| 22792 | #define BIFPLR3_SSID_CAP_LIST__CAP_ID_MASK 0x00FFL |
|---|
| 22793 | #define BIFPLR3_SSID_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
|---|
| 22794 | //BIFPLR3_SSID_CAP |
|---|
| 22795 | #define BIFPLR3_SSID_CAP__SUBSYSTEM_VENDOR_ID__SHIFT 0x0 |
|---|
| 22796 | #define BIFPLR3_SSID_CAP__SUBSYSTEM_ID__SHIFT 0x10 |
|---|
| 22797 | #define BIFPLR3_SSID_CAP__SUBSYSTEM_VENDOR_ID_MASK 0x0000FFFFL |
|---|
| 22798 | #define BIFPLR3_SSID_CAP__SUBSYSTEM_ID_MASK 0xFFFF0000L |
|---|
| 22799 | //BIFPLR3_MSI_MAP_CAP_LIST |
|---|
| 22800 | #define BIFPLR3_MSI_MAP_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 22801 | #define BIFPLR3_MSI_MAP_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
|---|
| 22802 | #define BIFPLR3_MSI_MAP_CAP_LIST__CAP_ID_MASK 0x00FFL |
|---|
| 22803 | #define BIFPLR3_MSI_MAP_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
|---|
| 22804 | //BIFPLR3_MSI_MAP_CAP |
|---|
| 22805 | #define BIFPLR3_MSI_MAP_CAP__EN__SHIFT 0x0 |
|---|
| 22806 | #define BIFPLR3_MSI_MAP_CAP__FIXD__SHIFT 0x1 |
|---|
| 22807 | #define BIFPLR3_MSI_MAP_CAP__CAP_TYPE__SHIFT 0xb |
|---|
| 22808 | #define BIFPLR3_MSI_MAP_CAP__EN_MASK 0x0001L |
|---|
| 22809 | #define BIFPLR3_MSI_MAP_CAP__FIXD_MASK 0x0002L |
|---|
| 22810 | #define BIFPLR3_MSI_MAP_CAP__CAP_TYPE_MASK 0xF800L |
|---|
| 22811 | //BIFPLR3_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST |
|---|
| 22812 | #define BIFPLR3_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 22813 | #define BIFPLR3_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 22814 | #define BIFPLR3_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 22815 | #define BIFPLR3_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 22816 | #define BIFPLR3_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 22817 | #define BIFPLR3_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 22818 | //BIFPLR3_PCIE_VENDOR_SPECIFIC_HDR |
|---|
| 22819 | #define BIFPLR3_PCIE_VENDOR_SPECIFIC_HDR__VSEC_ID__SHIFT 0x0 |
|---|
| 22820 | #define BIFPLR3_PCIE_VENDOR_SPECIFIC_HDR__VSEC_REV__SHIFT 0x10 |
|---|
| 22821 | #define BIFPLR3_PCIE_VENDOR_SPECIFIC_HDR__VSEC_LENGTH__SHIFT 0x14 |
|---|
| 22822 | #define BIFPLR3_PCIE_VENDOR_SPECIFIC_HDR__VSEC_ID_MASK 0x0000FFFFL |
|---|
| 22823 | #define BIFPLR3_PCIE_VENDOR_SPECIFIC_HDR__VSEC_REV_MASK 0x000F0000L |
|---|
| 22824 | #define BIFPLR3_PCIE_VENDOR_SPECIFIC_HDR__VSEC_LENGTH_MASK 0xFFF00000L |
|---|
| 22825 | //BIFPLR3_PCIE_VENDOR_SPECIFIC1 |
|---|
| 22826 | #define BIFPLR3_PCIE_VENDOR_SPECIFIC1__SCRATCH__SHIFT 0x0 |
|---|
| 22827 | #define BIFPLR3_PCIE_VENDOR_SPECIFIC1__SCRATCH_MASK 0xFFFFFFFFL |
|---|
| 22828 | //BIFPLR3_PCIE_VENDOR_SPECIFIC2 |
|---|
| 22829 | #define BIFPLR3_PCIE_VENDOR_SPECIFIC2__SCRATCH__SHIFT 0x0 |
|---|
| 22830 | #define BIFPLR3_PCIE_VENDOR_SPECIFIC2__SCRATCH_MASK 0xFFFFFFFFL |
|---|
| 22831 | //BIFPLR3_PCIE_VC_ENH_CAP_LIST |
|---|
| 22832 | #define BIFPLR3_PCIE_VC_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 22833 | #define BIFPLR3_PCIE_VC_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 22834 | #define BIFPLR3_PCIE_VC_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 22835 | #define BIFPLR3_PCIE_VC_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 22836 | #define BIFPLR3_PCIE_VC_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 22837 | #define BIFPLR3_PCIE_VC_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 22838 | //BIFPLR3_PCIE_PORT_VC_CAP_REG1 |
|---|
| 22839 | #define BIFPLR3_PCIE_PORT_VC_CAP_REG1__EXT_VC_COUNT__SHIFT 0x0 |
|---|
| 22840 | #define BIFPLR3_PCIE_PORT_VC_CAP_REG1__LOW_PRIORITY_EXT_VC_COUNT__SHIFT 0x4 |
|---|
| 22841 | #define BIFPLR3_PCIE_PORT_VC_CAP_REG1__REF_CLK__SHIFT 0x8 |
|---|
| 22842 | #define BIFPLR3_PCIE_PORT_VC_CAP_REG1__PORT_ARB_TABLE_ENTRY_SIZE__SHIFT 0xa |
|---|
| 22843 | #define BIFPLR3_PCIE_PORT_VC_CAP_REG1__EXT_VC_COUNT_MASK 0x00000007L |
|---|
| 22844 | #define BIFPLR3_PCIE_PORT_VC_CAP_REG1__LOW_PRIORITY_EXT_VC_COUNT_MASK 0x00000070L |
|---|
| 22845 | #define BIFPLR3_PCIE_PORT_VC_CAP_REG1__REF_CLK_MASK 0x00000300L |
|---|
| 22846 | #define BIFPLR3_PCIE_PORT_VC_CAP_REG1__PORT_ARB_TABLE_ENTRY_SIZE_MASK 0x00000C00L |
|---|
| 22847 | //BIFPLR3_PCIE_PORT_VC_CAP_REG2 |
|---|
| 22848 | #define BIFPLR3_PCIE_PORT_VC_CAP_REG2__VC_ARB_CAP__SHIFT 0x0 |
|---|
| 22849 | #define BIFPLR3_PCIE_PORT_VC_CAP_REG2__VC_ARB_TABLE_OFFSET__SHIFT 0x18 |
|---|
| 22850 | #define BIFPLR3_PCIE_PORT_VC_CAP_REG2__VC_ARB_CAP_MASK 0x000000FFL |
|---|
| 22851 | #define BIFPLR3_PCIE_PORT_VC_CAP_REG2__VC_ARB_TABLE_OFFSET_MASK 0xFF000000L |
|---|
| 22852 | //BIFPLR3_PCIE_PORT_VC_CNTL |
|---|
| 22853 | #define BIFPLR3_PCIE_PORT_VC_CNTL__LOAD_VC_ARB_TABLE__SHIFT 0x0 |
|---|
| 22854 | #define BIFPLR3_PCIE_PORT_VC_CNTL__VC_ARB_SELECT__SHIFT 0x1 |
|---|
| 22855 | #define BIFPLR3_PCIE_PORT_VC_CNTL__LOAD_VC_ARB_TABLE_MASK 0x0001L |
|---|
| 22856 | #define BIFPLR3_PCIE_PORT_VC_CNTL__VC_ARB_SELECT_MASK 0x000EL |
|---|
| 22857 | //BIFPLR3_PCIE_PORT_VC_STATUS |
|---|
| 22858 | #define BIFPLR3_PCIE_PORT_VC_STATUS__VC_ARB_TABLE_STATUS__SHIFT 0x0 |
|---|
| 22859 | #define BIFPLR3_PCIE_PORT_VC_STATUS__VC_ARB_TABLE_STATUS_MASK 0x0001L |
|---|
| 22860 | //BIFPLR3_PCIE_VC0_RESOURCE_CAP |
|---|
| 22861 | #define BIFPLR3_PCIE_VC0_RESOURCE_CAP__PORT_ARB_CAP__SHIFT 0x0 |
|---|
| 22862 | #define BIFPLR3_PCIE_VC0_RESOURCE_CAP__REJECT_SNOOP_TRANS__SHIFT 0xf |
|---|
| 22863 | #define BIFPLR3_PCIE_VC0_RESOURCE_CAP__MAX_TIME_SLOTS__SHIFT 0x10 |
|---|
| 22864 | #define BIFPLR3_PCIE_VC0_RESOURCE_CAP__PORT_ARB_TABLE_OFFSET__SHIFT 0x18 |
|---|
| 22865 | #define BIFPLR3_PCIE_VC0_RESOURCE_CAP__PORT_ARB_CAP_MASK 0x000000FFL |
|---|
| 22866 | #define BIFPLR3_PCIE_VC0_RESOURCE_CAP__REJECT_SNOOP_TRANS_MASK 0x00008000L |
|---|
| 22867 | #define BIFPLR3_PCIE_VC0_RESOURCE_CAP__MAX_TIME_SLOTS_MASK 0x007F0000L |
|---|
| 22868 | #define BIFPLR3_PCIE_VC0_RESOURCE_CAP__PORT_ARB_TABLE_OFFSET_MASK 0xFF000000L |
|---|
| 22869 | //BIFPLR3_PCIE_VC0_RESOURCE_CNTL |
|---|
| 22870 | #define BIFPLR3_PCIE_VC0_RESOURCE_CNTL__TC_VC_MAP_TC0__SHIFT 0x0 |
|---|
| 22871 | #define BIFPLR3_PCIE_VC0_RESOURCE_CNTL__TC_VC_MAP_TC1_7__SHIFT 0x1 |
|---|
| 22872 | #define BIFPLR3_PCIE_VC0_RESOURCE_CNTL__LOAD_PORT_ARB_TABLE__SHIFT 0x10 |
|---|
| 22873 | #define BIFPLR3_PCIE_VC0_RESOURCE_CNTL__PORT_ARB_SELECT__SHIFT 0x11 |
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| 22874 | #define BIFPLR3_PCIE_VC0_RESOURCE_CNTL__VC_ID__SHIFT 0x18 |
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| 22875 | #define BIFPLR3_PCIE_VC0_RESOURCE_CNTL__VC_ENABLE__SHIFT 0x1f |
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| 22876 | #define BIFPLR3_PCIE_VC0_RESOURCE_CNTL__TC_VC_MAP_TC0_MASK 0x00000001L |
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|---|
| 22952 | #define BIFPLR3_PCIE_UNCORR_ERR_STATUS__DLP_ERR_STATUS_MASK 0x00000010L |
|---|
| 22953 | #define BIFPLR3_PCIE_UNCORR_ERR_STATUS__SURPDN_ERR_STATUS_MASK 0x00000020L |
|---|
| 22954 | #define BIFPLR3_PCIE_UNCORR_ERR_STATUS__PSN_ERR_STATUS_MASK 0x00001000L |
|---|
| 22955 | #define BIFPLR3_PCIE_UNCORR_ERR_STATUS__FC_ERR_STATUS_MASK 0x00002000L |
|---|
| 22956 | #define BIFPLR3_PCIE_UNCORR_ERR_STATUS__CPL_TIMEOUT_STATUS_MASK 0x00004000L |
|---|
| 22957 | #define BIFPLR3_PCIE_UNCORR_ERR_STATUS__CPL_ABORT_ERR_STATUS_MASK 0x00008000L |
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| 22958 | #define BIFPLR3_PCIE_UNCORR_ERR_STATUS__UNEXP_CPL_STATUS_MASK 0x00010000L |
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| 22986 | #define BIFPLR3_PCIE_UNCORR_ERR_MASK__POISONED_TLP_EGRESS_BLOCKED_MASK__SHIFT 0x1a |
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|---|
| 22988 | #define BIFPLR3_PCIE_UNCORR_ERR_MASK__SURPDN_ERR_MASK_MASK 0x00000020L |
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| 23088 | #define BIFPLR3_PCIE_ADV_ERR_CAP_CNTL__MULTI_HDR_RECD_CAP_MASK 0x00000200L |
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| 23090 | #define BIFPLR3_PCIE_ADV_ERR_CAP_CNTL__TLP_PREFIX_LOG_PRESENT_MASK 0x00000800L |
|---|
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| 23093 | #define BIFPLR3_PCIE_HDR_LOG0__TLP_HDR__SHIFT 0x0 |
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| 23094 | #define BIFPLR3_PCIE_HDR_LOG0__TLP_HDR_MASK 0xFFFFFFFFL |
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| 23096 | #define BIFPLR3_PCIE_HDR_LOG1__TLP_HDR__SHIFT 0x0 |
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| 23097 | #define BIFPLR3_PCIE_HDR_LOG1__TLP_HDR_MASK 0xFFFFFFFFL |
|---|
| 23098 | //BIFPLR3_PCIE_HDR_LOG2 |
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| 23099 | #define BIFPLR3_PCIE_HDR_LOG2__TLP_HDR__SHIFT 0x0 |
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| 23100 | #define BIFPLR3_PCIE_HDR_LOG2__TLP_HDR_MASK 0xFFFFFFFFL |
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| 23102 | #define BIFPLR3_PCIE_HDR_LOG3__TLP_HDR__SHIFT 0x0 |
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| 23103 | #define BIFPLR3_PCIE_HDR_LOG3__TLP_HDR_MASK 0xFFFFFFFFL |
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| 23110 | #define BIFPLR3_PCIE_ROOT_ERR_CMD__FATAL_ERR_REP_EN_MASK 0x00000004L |
|---|
| 23111 | //BIFPLR3_PCIE_ERR_SRC_ID |
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| 23112 | #define BIFPLR3_PCIE_ERR_SRC_ID__ERR_CORR_SRC_ID__SHIFT 0x0 |
|---|
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|---|
| 23114 | #define BIFPLR3_PCIE_ERR_SRC_ID__ERR_CORR_SRC_ID_MASK 0x0000FFFFL |
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| 23115 | #define BIFPLR3_PCIE_ERR_SRC_ID__ERR_FATAL_NONFATAL_SRC_ID_MASK 0xFFFF0000L |
|---|
| 23116 | //BIFPLR3_PCIE_TLP_PREFIX_LOG0 |
|---|
| 23117 | #define BIFPLR3_PCIE_TLP_PREFIX_LOG0__TLP_PREFIX__SHIFT 0x0 |
|---|
| 23118 | #define BIFPLR3_PCIE_TLP_PREFIX_LOG0__TLP_PREFIX_MASK 0xFFFFFFFFL |
|---|
| 23119 | //BIFPLR3_PCIE_TLP_PREFIX_LOG1 |
|---|
| 23120 | #define BIFPLR3_PCIE_TLP_PREFIX_LOG1__TLP_PREFIX__SHIFT 0x0 |
|---|
| 23121 | #define BIFPLR3_PCIE_TLP_PREFIX_LOG1__TLP_PREFIX_MASK 0xFFFFFFFFL |
|---|
| 23122 | //BIFPLR3_PCIE_TLP_PREFIX_LOG2 |
|---|
| 23123 | #define BIFPLR3_PCIE_TLP_PREFIX_LOG2__TLP_PREFIX__SHIFT 0x0 |
|---|
| 23124 | #define BIFPLR3_PCIE_TLP_PREFIX_LOG2__TLP_PREFIX_MASK 0xFFFFFFFFL |
|---|
| 23125 | //BIFPLR3_PCIE_TLP_PREFIX_LOG3 |
|---|
| 23126 | #define BIFPLR3_PCIE_TLP_PREFIX_LOG3__TLP_PREFIX__SHIFT 0x0 |
|---|
| 23127 | #define BIFPLR3_PCIE_TLP_PREFIX_LOG3__TLP_PREFIX_MASK 0xFFFFFFFFL |
|---|
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| 23129 | #define BIFPLR3_PCIE_SECONDARY_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
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| 23130 | #define BIFPLR3_PCIE_SECONDARY_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 23131 | #define BIFPLR3_PCIE_SECONDARY_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 23132 | #define BIFPLR3_PCIE_SECONDARY_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 23133 | #define BIFPLR3_PCIE_SECONDARY_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 23134 | #define BIFPLR3_PCIE_SECONDARY_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 23135 | //BIFPLR3_PCIE_LANE_ERROR_STATUS |
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| 23136 | #define BIFPLR3_PCIE_LANE_ERROR_STATUS__LANE_ERROR_STATUS_BITS__SHIFT 0x0 |
|---|
| 23137 | #define BIFPLR3_PCIE_LANE_ERROR_STATUS__LANE_ERROR_STATUS_BITS_MASK 0x0000FFFFL |
|---|
| 23138 | //BIFPLR3_PCIE_LANE_0_EQUALIZATION_CNTL |
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| 23139 | #define BIFPLR3_PCIE_LANE_0_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET__SHIFT 0x0 |
|---|
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|---|
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| 23142 | #define BIFPLR3_PCIE_LANE_0_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT__SHIFT 0xc |
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| 23143 | #define BIFPLR3_PCIE_LANE_0_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET_MASK 0x000FL |
|---|
| 23144 | #define BIFPLR3_PCIE_LANE_0_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT_MASK 0x0070L |
|---|
| 23145 | #define BIFPLR3_PCIE_LANE_0_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET_MASK 0x0F00L |
|---|
| 23146 | #define BIFPLR3_PCIE_LANE_0_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT_MASK 0x7000L |
|---|
| 23147 | //BIFPLR3_PCIE_LANE_1_EQUALIZATION_CNTL |
|---|
| 23148 | #define BIFPLR3_PCIE_LANE_1_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET__SHIFT 0x0 |
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| 23149 | #define BIFPLR3_PCIE_LANE_1_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT__SHIFT 0x4 |
|---|
| 23150 | #define BIFPLR3_PCIE_LANE_1_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET__SHIFT 0x8 |
|---|
| 23151 | #define BIFPLR3_PCIE_LANE_1_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT__SHIFT 0xc |
|---|
| 23152 | #define BIFPLR3_PCIE_LANE_1_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET_MASK 0x000FL |
|---|
| 23153 | #define BIFPLR3_PCIE_LANE_1_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT_MASK 0x0070L |
|---|
| 23154 | #define BIFPLR3_PCIE_LANE_1_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET_MASK 0x0F00L |
|---|
| 23155 | #define BIFPLR3_PCIE_LANE_1_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT_MASK 0x7000L |
|---|
| 23156 | //BIFPLR3_PCIE_LANE_2_EQUALIZATION_CNTL |
|---|
| 23157 | #define BIFPLR3_PCIE_LANE_2_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET__SHIFT 0x0 |
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| 23158 | #define BIFPLR3_PCIE_LANE_2_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT__SHIFT 0x4 |
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|---|
| 23160 | #define BIFPLR3_PCIE_LANE_2_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT__SHIFT 0xc |
|---|
| 23161 | #define BIFPLR3_PCIE_LANE_2_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET_MASK 0x000FL |
|---|
| 23162 | #define BIFPLR3_PCIE_LANE_2_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT_MASK 0x0070L |
|---|
| 23163 | #define BIFPLR3_PCIE_LANE_2_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET_MASK 0x0F00L |
|---|
| 23164 | #define BIFPLR3_PCIE_LANE_2_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT_MASK 0x7000L |
|---|
| 23165 | //BIFPLR3_PCIE_LANE_3_EQUALIZATION_CNTL |
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| 23166 | #define BIFPLR3_PCIE_LANE_3_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET__SHIFT 0x0 |
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| 23167 | #define BIFPLR3_PCIE_LANE_3_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT__SHIFT 0x4 |
|---|
| 23168 | #define BIFPLR3_PCIE_LANE_3_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET__SHIFT 0x8 |
|---|
| 23169 | #define BIFPLR3_PCIE_LANE_3_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT__SHIFT 0xc |
|---|
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|---|
| 23171 | #define BIFPLR3_PCIE_LANE_3_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT_MASK 0x0070L |
|---|
| 23172 | #define BIFPLR3_PCIE_LANE_3_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET_MASK 0x0F00L |
|---|
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| 23178 | #define BIFPLR3_PCIE_LANE_4_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT__SHIFT 0xc |
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| 23179 | #define BIFPLR3_PCIE_LANE_4_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET_MASK 0x000FL |
|---|
| 23180 | #define BIFPLR3_PCIE_LANE_4_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT_MASK 0x0070L |
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| 23181 | #define BIFPLR3_PCIE_LANE_4_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET_MASK 0x0F00L |
|---|
| 23182 | #define BIFPLR3_PCIE_LANE_4_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT_MASK 0x7000L |
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| 23183 | //BIFPLR3_PCIE_LANE_5_EQUALIZATION_CNTL |
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| 23184 | #define BIFPLR3_PCIE_LANE_5_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET__SHIFT 0x0 |
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| 23187 | #define BIFPLR3_PCIE_LANE_5_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT__SHIFT 0xc |
|---|
| 23188 | #define BIFPLR3_PCIE_LANE_5_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET_MASK 0x000FL |
|---|
| 23189 | #define BIFPLR3_PCIE_LANE_5_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT_MASK 0x0070L |
|---|
| 23190 | #define BIFPLR3_PCIE_LANE_5_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET_MASK 0x0F00L |
|---|
| 23191 | #define BIFPLR3_PCIE_LANE_5_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT_MASK 0x7000L |
|---|
| 23192 | //BIFPLR3_PCIE_LANE_6_EQUALIZATION_CNTL |
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| 23193 | #define BIFPLR3_PCIE_LANE_6_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET__SHIFT 0x0 |
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| 23195 | #define BIFPLR3_PCIE_LANE_6_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET__SHIFT 0x8 |
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| 23196 | #define BIFPLR3_PCIE_LANE_6_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT__SHIFT 0xc |
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| 23197 | #define BIFPLR3_PCIE_LANE_6_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET_MASK 0x000FL |
|---|
| 23198 | #define BIFPLR3_PCIE_LANE_6_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT_MASK 0x0070L |
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| 23199 | #define BIFPLR3_PCIE_LANE_6_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET_MASK 0x0F00L |
|---|
| 23200 | #define BIFPLR3_PCIE_LANE_6_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT_MASK 0x7000L |
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| 23201 | //BIFPLR3_PCIE_LANE_7_EQUALIZATION_CNTL |
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| 23202 | #define BIFPLR3_PCIE_LANE_7_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET__SHIFT 0x0 |
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| 23203 | #define BIFPLR3_PCIE_LANE_7_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT__SHIFT 0x4 |
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|---|
| 23205 | #define BIFPLR3_PCIE_LANE_7_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT__SHIFT 0xc |
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| 23209 | #define BIFPLR3_PCIE_LANE_7_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT_MASK 0x7000L |
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| 23254 | #define BIFPLR3_PCIE_LANE_12_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT_MASK 0x7000L |
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| 23260 | #define BIFPLR3_PCIE_LANE_13_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET_MASK 0x000FL |
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| 23261 | #define BIFPLR3_PCIE_LANE_13_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT_MASK 0x0070L |
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| 23268 | #define BIFPLR3_PCIE_LANE_14_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT__SHIFT 0xc |
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| 23269 | #define BIFPLR3_PCIE_LANE_14_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET_MASK 0x000FL |
|---|
| 23270 | #define BIFPLR3_PCIE_LANE_14_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT_MASK 0x0070L |
|---|
| 23271 | #define BIFPLR3_PCIE_LANE_14_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET_MASK 0x0F00L |
|---|
| 23272 | #define BIFPLR3_PCIE_LANE_14_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT_MASK 0x7000L |
|---|
| 23273 | //BIFPLR3_PCIE_LANE_15_EQUALIZATION_CNTL |
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| 23274 | #define BIFPLR3_PCIE_LANE_15_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET__SHIFT 0x0 |
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| 23275 | #define BIFPLR3_PCIE_LANE_15_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT__SHIFT 0x4 |
|---|
| 23276 | #define BIFPLR3_PCIE_LANE_15_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET__SHIFT 0x8 |
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| 23277 | #define BIFPLR3_PCIE_LANE_15_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT__SHIFT 0xc |
|---|
| 23278 | #define BIFPLR3_PCIE_LANE_15_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET_MASK 0x000FL |
|---|
| 23279 | #define BIFPLR3_PCIE_LANE_15_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT_MASK 0x0070L |
|---|
| 23280 | #define BIFPLR3_PCIE_LANE_15_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET_MASK 0x0F00L |
|---|
| 23281 | #define BIFPLR3_PCIE_LANE_15_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT_MASK 0x7000L |
|---|
| 23282 | //BIFPLR3_PCIE_ACS_ENH_CAP_LIST |
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| 23283 | #define BIFPLR3_PCIE_ACS_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
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| 23287 | #define BIFPLR3_PCIE_ACS_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
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| 23288 | #define BIFPLR3_PCIE_ACS_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 23289 | //BIFPLR3_PCIE_MC_ENH_CAP_LIST |
|---|
| 23290 | #define BIFPLR3_PCIE_MC_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
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| 23291 | #define BIFPLR3_PCIE_MC_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
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| 23292 | #define BIFPLR3_PCIE_MC_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 23293 | #define BIFPLR3_PCIE_MC_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
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| 23294 | #define BIFPLR3_PCIE_MC_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
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| 23295 | #define BIFPLR3_PCIE_MC_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
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| 23296 | //BIFPLR3_PCIE_MC_CAP |
|---|
| 23297 | #define BIFPLR3_PCIE_MC_CAP__MC_MAX_GROUP__SHIFT 0x0 |
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| 23300 | #define BIFPLR3_PCIE_MC_CAP__MC_MAX_GROUP_MASK 0x003FL |
|---|
| 23301 | #define BIFPLR3_PCIE_MC_CAP__MC_WIN_SIZE_REQ_MASK 0x3F00L |
|---|
| 23302 | #define BIFPLR3_PCIE_MC_CAP__MC_ECRC_REGEN_SUPP_MASK 0x8000L |
|---|
| 23303 | //BIFPLR3_PCIE_MC_CNTL |
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| 23304 | #define BIFPLR3_PCIE_MC_CNTL__MC_NUM_GROUP__SHIFT 0x0 |
|---|
| 23305 | #define BIFPLR3_PCIE_MC_CNTL__MC_ENABLE__SHIFT 0xf |
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| 23306 | #define BIFPLR3_PCIE_MC_CNTL__MC_NUM_GROUP_MASK 0x003FL |
|---|
| 23307 | #define BIFPLR3_PCIE_MC_CNTL__MC_ENABLE_MASK 0x8000L |
|---|
| 23308 | //BIFPLR3_PCIE_MC_ADDR0 |
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| 23309 | #define BIFPLR3_PCIE_MC_ADDR0__MC_INDEX_POS__SHIFT 0x0 |
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|---|
| 23311 | #define BIFPLR3_PCIE_MC_ADDR0__MC_INDEX_POS_MASK 0x0000003FL |
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| 23312 | #define BIFPLR3_PCIE_MC_ADDR0__MC_BASE_ADDR_0_MASK 0xFFFFF000L |
|---|
| 23313 | //BIFPLR3_PCIE_MC_ADDR1 |
|---|
| 23314 | #define BIFPLR3_PCIE_MC_ADDR1__MC_BASE_ADDR_1__SHIFT 0x0 |
|---|
| 23315 | #define BIFPLR3_PCIE_MC_ADDR1__MC_BASE_ADDR_1_MASK 0xFFFFFFFFL |
|---|
| 23316 | //BIFPLR3_PCIE_MC_RCV0 |
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| 23317 | #define BIFPLR3_PCIE_MC_RCV0__MC_RECEIVE_0__SHIFT 0x0 |
|---|
| 23318 | #define BIFPLR3_PCIE_MC_RCV0__MC_RECEIVE_0_MASK 0xFFFFFFFFL |
|---|
| 23319 | //BIFPLR3_PCIE_MC_RCV1 |
|---|
| 23320 | #define BIFPLR3_PCIE_MC_RCV1__MC_RECEIVE_1__SHIFT 0x0 |
|---|
| 23321 | #define BIFPLR3_PCIE_MC_RCV1__MC_RECEIVE_1_MASK 0xFFFFFFFFL |
|---|
| 23322 | //BIFPLR3_PCIE_MC_BLOCK_ALL0 |
|---|
| 23323 | #define BIFPLR3_PCIE_MC_BLOCK_ALL0__MC_BLOCK_ALL_0__SHIFT 0x0 |
|---|
| 23324 | #define BIFPLR3_PCIE_MC_BLOCK_ALL0__MC_BLOCK_ALL_0_MASK 0xFFFFFFFFL |
|---|
| 23325 | //BIFPLR3_PCIE_MC_BLOCK_ALL1 |
|---|
| 23326 | #define BIFPLR3_PCIE_MC_BLOCK_ALL1__MC_BLOCK_ALL_1__SHIFT 0x0 |
|---|
| 23327 | #define BIFPLR3_PCIE_MC_BLOCK_ALL1__MC_BLOCK_ALL_1_MASK 0xFFFFFFFFL |
|---|
| 23328 | //BIFPLR3_PCIE_MC_BLOCK_UNTRANSLATED_0 |
|---|
| 23329 | #define BIFPLR3_PCIE_MC_BLOCK_UNTRANSLATED_0__MC_BLOCK_UNTRANSLATED_0__SHIFT 0x0 |
|---|
| 23330 | #define BIFPLR3_PCIE_MC_BLOCK_UNTRANSLATED_0__MC_BLOCK_UNTRANSLATED_0_MASK 0xFFFFFFFFL |
|---|
| 23331 | //BIFPLR3_PCIE_MC_BLOCK_UNTRANSLATED_1 |
|---|
| 23332 | #define BIFPLR3_PCIE_MC_BLOCK_UNTRANSLATED_1__MC_BLOCK_UNTRANSLATED_1__SHIFT 0x0 |
|---|
| 23333 | #define BIFPLR3_PCIE_MC_BLOCK_UNTRANSLATED_1__MC_BLOCK_UNTRANSLATED_1_MASK 0xFFFFFFFFL |
|---|
| 23334 | //BIFPLR3_PCIE_MC_OVERLAY_BAR0 |
|---|
| 23335 | #define BIFPLR3_PCIE_MC_OVERLAY_BAR0__MC_OVERLAY_SIZE__SHIFT 0x0 |
|---|
| 23336 | #define BIFPLR3_PCIE_MC_OVERLAY_BAR0__MC_OVERLAY_BAR_0__SHIFT 0x6 |
|---|
| 23337 | #define BIFPLR3_PCIE_MC_OVERLAY_BAR0__MC_OVERLAY_SIZE_MASK 0x0000003FL |
|---|
| 23338 | #define BIFPLR3_PCIE_MC_OVERLAY_BAR0__MC_OVERLAY_BAR_0_MASK 0xFFFFFFC0L |
|---|
| 23339 | //BIFPLR3_PCIE_MC_OVERLAY_BAR1 |
|---|
| 23340 | #define BIFPLR3_PCIE_MC_OVERLAY_BAR1__MC_OVERLAY_BAR_1__SHIFT 0x0 |
|---|
| 23341 | #define BIFPLR3_PCIE_MC_OVERLAY_BAR1__MC_OVERLAY_BAR_1_MASK 0xFFFFFFFFL |
|---|
| 23342 | //BIFPLR3_PCIE_LTR_ENH_CAP_LIST |
|---|
| 23343 | #define BIFPLR3_PCIE_LTR_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 23344 | #define BIFPLR3_PCIE_LTR_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 23345 | #define BIFPLR3_PCIE_LTR_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 23346 | #define BIFPLR3_PCIE_LTR_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 23347 | #define BIFPLR3_PCIE_LTR_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 23348 | #define BIFPLR3_PCIE_LTR_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 23349 | //BIFPLR3_PCIE_LTR_CAP |
|---|
| 23350 | #define BIFPLR3_PCIE_LTR_CAP__LTR_MAX_S_LATENCY_VALUE__SHIFT 0x0 |
|---|
| 23351 | #define BIFPLR3_PCIE_LTR_CAP__LTR_MAX_S_LATENCY_SCALE__SHIFT 0xa |
|---|
| 23352 | #define BIFPLR3_PCIE_LTR_CAP__LTR_MAX_NS_LATENCY_VALUE__SHIFT 0x10 |
|---|
| 23353 | #define BIFPLR3_PCIE_LTR_CAP__LTR_MAX_NS_LATENCY_SCALE__SHIFT 0x1a |
|---|
| 23354 | #define BIFPLR3_PCIE_LTR_CAP__LTR_MAX_S_LATENCY_VALUE_MASK 0x000003FFL |
|---|
| 23355 | #define BIFPLR3_PCIE_LTR_CAP__LTR_MAX_S_LATENCY_SCALE_MASK 0x00001C00L |
|---|
| 23356 | #define BIFPLR3_PCIE_LTR_CAP__LTR_MAX_NS_LATENCY_VALUE_MASK 0x03FF0000L |
|---|
| 23357 | #define BIFPLR3_PCIE_LTR_CAP__LTR_MAX_NS_LATENCY_SCALE_MASK 0x1C000000L |
|---|
| 23358 | //BIFPLR3_PCIE_ARI_ENH_CAP_LIST |
|---|
| 23359 | #define BIFPLR3_PCIE_ARI_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 23360 | #define BIFPLR3_PCIE_ARI_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 23361 | #define BIFPLR3_PCIE_ARI_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 23362 | #define BIFPLR3_PCIE_ARI_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 23363 | #define BIFPLR3_PCIE_ARI_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 23364 | #define BIFPLR3_PCIE_ARI_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 23365 | //BIFPLR3_PCIE_ARI_CAP |
|---|
| 23366 | #define BIFPLR3_PCIE_ARI_CAP__ARI_MFVC_FUNC_GROUPS_CAP__SHIFT 0x0 |
|---|
| 23367 | #define BIFPLR3_PCIE_ARI_CAP__ARI_ACS_FUNC_GROUPS_CAP__SHIFT 0x1 |
|---|
| 23368 | #define BIFPLR3_PCIE_ARI_CAP__ARI_NEXT_FUNC_NUM__SHIFT 0x8 |
|---|
| 23369 | #define BIFPLR3_PCIE_ARI_CAP__ARI_MFVC_FUNC_GROUPS_CAP_MASK 0x0001L |
|---|
| 23370 | #define BIFPLR3_PCIE_ARI_CAP__ARI_ACS_FUNC_GROUPS_CAP_MASK 0x0002L |
|---|
| 23371 | #define BIFPLR3_PCIE_ARI_CAP__ARI_NEXT_FUNC_NUM_MASK 0xFF00L |
|---|
| 23372 | //BIFPLR3_PCIE_ARI_CNTL |
|---|
| 23373 | #define BIFPLR3_PCIE_ARI_CNTL__ARI_MFVC_FUNC_GROUPS_EN__SHIFT 0x0 |
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| 23374 | #define BIFPLR3_PCIE_ARI_CNTL__ARI_ACS_FUNC_GROUPS_EN__SHIFT 0x1 |
|---|
| 23375 | #define BIFPLR3_PCIE_ARI_CNTL__ARI_FUNCTION_GROUP__SHIFT 0x4 |
|---|
| 23376 | #define BIFPLR3_PCIE_ARI_CNTL__ARI_MFVC_FUNC_GROUPS_EN_MASK 0x0001L |
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| 23377 | #define BIFPLR3_PCIE_ARI_CNTL__ARI_ACS_FUNC_GROUPS_EN_MASK 0x0002L |
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| 23378 | #define BIFPLR3_PCIE_ARI_CNTL__ARI_FUNCTION_GROUP_MASK 0x0070L |
|---|
| 23379 | //BIFPLR3_PCIE_DPC_ENH_CAP_LIST |
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| 23380 | #define BIFPLR3_PCIE_DPC_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 23381 | #define BIFPLR3_PCIE_DPC_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
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| 23382 | #define BIFPLR3_PCIE_DPC_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
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| 23385 | #define BIFPLR3_PCIE_DPC_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
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| 23386 | //BIFPLR3_PCIE_DPC_CAP_LIST |
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| 23394 | #define BIFPLR3_PCIE_DPC_CAP_LIST__RP_EXTENSIONS_FOR_DPC_MASK 0x0020L |
|---|
| 23395 | #define BIFPLR3_PCIE_DPC_CAP_LIST__POISONED_TLP_EGRESS_BLOCKING_SUPPORTED_MASK 0x0040L |
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| 23397 | #define BIFPLR3_PCIE_DPC_CAP_LIST__RP_PIO_LOG_SIZE_MASK 0x0F00L |
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| 23398 | #define BIFPLR3_PCIE_DPC_CAP_LIST__DL_ACTIVE_ERR_COR_SIGNALING_SUPPORTED_MASK 0x1000L |
|---|
| 23399 | //BIFPLR3_PCIE_DPC_STATUS |
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| 23410 | #define BIFPLR3_PCIE_DPC_STATUS__DPC_TRIGGER_REASON_EXTENSION_MASK 0x0060L |
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| 23411 | #define BIFPLR3_PCIE_DPC_STATUS__RP_PIO_FIRST_ERROR_POINTER_MASK 0x1F00L |
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| 23412 | //BIFPLR3_PCIE_DPC_ERROR_SOURCE_ID |
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| 23413 | #define BIFPLR3_PCIE_DPC_ERROR_SOURCE_ID__DPC_ERROR_SOURCE_ID__SHIFT 0x0 |
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| 23414 | #define BIFPLR3_PCIE_DPC_ERROR_SOURCE_ID__DPC_ERROR_SOURCE_ID_MASK 0xFFFFL |
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| 23415 | //BIFPLR3_PCIE_RP_PIO_STATUS |
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| 23432 | #define BIFPLR3_PCIE_RP_PIO_STATUS__MEM_CA_CPL_MASK 0x00020000L |
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| 23433 | #define BIFPLR3_PCIE_RP_PIO_STATUS__MEM_CTO_MASK 0x00040000L |
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| 23434 | //BIFPLR3_PCIE_RP_PIO_MASK |
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| 23443 | #define BIFPLR3_PCIE_RP_PIO_MASK__MEM_CTO__SHIFT 0x12 |
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| 23447 | #define BIFPLR3_PCIE_RP_PIO_MASK__IO_UR_CPL_MASK 0x00000100L |
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| 23448 | #define BIFPLR3_PCIE_RP_PIO_MASK__IO_CA_CPL_MASK 0x00000200L |
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| 23449 | #define BIFPLR3_PCIE_RP_PIO_MASK__IO_CTO_MASK 0x00000400L |
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| 23450 | #define BIFPLR3_PCIE_RP_PIO_MASK__MEM_UR_CPL_MASK 0x00010000L |
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| 23451 | #define BIFPLR3_PCIE_RP_PIO_MASK__MEM_CA_CPL_MASK 0x00020000L |
|---|
| 23452 | #define BIFPLR3_PCIE_RP_PIO_MASK__MEM_CTO_MASK 0x00040000L |
|---|
| 23453 | //BIFPLR3_PCIE_RP_PIO_SEVERITY |
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| 23454 | #define BIFPLR3_PCIE_RP_PIO_SEVERITY__CFG_UR_CPL__SHIFT 0x0 |
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|---|
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|---|
| 23460 | #define BIFPLR3_PCIE_RP_PIO_SEVERITY__MEM_UR_CPL__SHIFT 0x10 |
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|---|
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|---|
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|---|
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| 23466 | #define BIFPLR3_PCIE_RP_PIO_SEVERITY__IO_UR_CPL_MASK 0x00000100L |
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| 23467 | #define BIFPLR3_PCIE_RP_PIO_SEVERITY__IO_CA_CPL_MASK 0x00000200L |
|---|
| 23468 | #define BIFPLR3_PCIE_RP_PIO_SEVERITY__IO_CTO_MASK 0x00000400L |
|---|
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|---|
| 23470 | #define BIFPLR3_PCIE_RP_PIO_SEVERITY__MEM_CA_CPL_MASK 0x00020000L |
|---|
| 23471 | #define BIFPLR3_PCIE_RP_PIO_SEVERITY__MEM_CTO_MASK 0x00040000L |
|---|
| 23472 | //BIFPLR3_PCIE_RP_PIO_SYSERROR |
|---|
| 23473 | #define BIFPLR3_PCIE_RP_PIO_SYSERROR__CFG_UR_CPL__SHIFT 0x0 |
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|---|
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|---|
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|---|
| 23478 | #define BIFPLR3_PCIE_RP_PIO_SYSERROR__IO_CTO__SHIFT 0xa |
|---|
| 23479 | #define BIFPLR3_PCIE_RP_PIO_SYSERROR__MEM_UR_CPL__SHIFT 0x10 |
|---|
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|---|
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|---|
| 23482 | #define BIFPLR3_PCIE_RP_PIO_SYSERROR__CFG_UR_CPL_MASK 0x00000001L |
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| 23483 | #define BIFPLR3_PCIE_RP_PIO_SYSERROR__CFG_CA_CPL_MASK 0x00000002L |
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| 23484 | #define BIFPLR3_PCIE_RP_PIO_SYSERROR__CFG_CTO_MASK 0x00000004L |
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| 23485 | #define BIFPLR3_PCIE_RP_PIO_SYSERROR__IO_UR_CPL_MASK 0x00000100L |
|---|
| 23486 | #define BIFPLR3_PCIE_RP_PIO_SYSERROR__IO_CA_CPL_MASK 0x00000200L |
|---|
| 23487 | #define BIFPLR3_PCIE_RP_PIO_SYSERROR__IO_CTO_MASK 0x00000400L |
|---|
| 23488 | #define BIFPLR3_PCIE_RP_PIO_SYSERROR__MEM_UR_CPL_MASK 0x00010000L |
|---|
| 23489 | #define BIFPLR3_PCIE_RP_PIO_SYSERROR__MEM_CA_CPL_MASK 0x00020000L |
|---|
| 23490 | #define BIFPLR3_PCIE_RP_PIO_SYSERROR__MEM_CTO_MASK 0x00040000L |
|---|
| 23491 | //BIFPLR3_PCIE_RP_PIO_EXCEPTION |
|---|
| 23492 | #define BIFPLR3_PCIE_RP_PIO_EXCEPTION__CFG_UR_CPL__SHIFT 0x0 |
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|---|
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|---|
| 23498 | #define BIFPLR3_PCIE_RP_PIO_EXCEPTION__MEM_UR_CPL__SHIFT 0x10 |
|---|
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|---|
| 23500 | #define BIFPLR3_PCIE_RP_PIO_EXCEPTION__MEM_CTO__SHIFT 0x12 |
|---|
| 23501 | #define BIFPLR3_PCIE_RP_PIO_EXCEPTION__CFG_UR_CPL_MASK 0x00000001L |
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| 23502 | #define BIFPLR3_PCIE_RP_PIO_EXCEPTION__CFG_CA_CPL_MASK 0x00000002L |
|---|
| 23503 | #define BIFPLR3_PCIE_RP_PIO_EXCEPTION__CFG_CTO_MASK 0x00000004L |
|---|
| 23504 | #define BIFPLR3_PCIE_RP_PIO_EXCEPTION__IO_UR_CPL_MASK 0x00000100L |
|---|
| 23505 | #define BIFPLR3_PCIE_RP_PIO_EXCEPTION__IO_CA_CPL_MASK 0x00000200L |
|---|
| 23506 | #define BIFPLR3_PCIE_RP_PIO_EXCEPTION__IO_CTO_MASK 0x00000400L |
|---|
| 23507 | #define BIFPLR3_PCIE_RP_PIO_EXCEPTION__MEM_UR_CPL_MASK 0x00010000L |
|---|
| 23508 | #define BIFPLR3_PCIE_RP_PIO_EXCEPTION__MEM_CA_CPL_MASK 0x00020000L |
|---|
| 23509 | #define BIFPLR3_PCIE_RP_PIO_EXCEPTION__MEM_CTO_MASK 0x00040000L |
|---|
| 23510 | //BIFPLR3_PCIE_RP_PIO_HDR_LOG0 |
|---|
| 23511 | #define BIFPLR3_PCIE_RP_PIO_HDR_LOG0__TLP_HDR__SHIFT 0x0 |
|---|
| 23512 | #define BIFPLR3_PCIE_RP_PIO_HDR_LOG0__TLP_HDR_MASK 0xFFFFFFFFL |
|---|
| 23513 | //BIFPLR3_PCIE_RP_PIO_HDR_LOG1 |
|---|
| 23514 | #define BIFPLR3_PCIE_RP_PIO_HDR_LOG1__TLP_HDR__SHIFT 0x0 |
|---|
| 23515 | #define BIFPLR3_PCIE_RP_PIO_HDR_LOG1__TLP_HDR_MASK 0xFFFFFFFFL |
|---|
| 23516 | //BIFPLR3_PCIE_RP_PIO_HDR_LOG2 |
|---|
| 23517 | #define BIFPLR3_PCIE_RP_PIO_HDR_LOG2__TLP_HDR__SHIFT 0x0 |
|---|
| 23518 | #define BIFPLR3_PCIE_RP_PIO_HDR_LOG2__TLP_HDR_MASK 0xFFFFFFFFL |
|---|
| 23519 | //BIFPLR3_PCIE_RP_PIO_HDR_LOG3 |
|---|
| 23520 | #define BIFPLR3_PCIE_RP_PIO_HDR_LOG3__TLP_HDR__SHIFT 0x0 |
|---|
| 23521 | #define BIFPLR3_PCIE_RP_PIO_HDR_LOG3__TLP_HDR_MASK 0xFFFFFFFFL |
|---|
| 23522 | //BIFPLR3_PCIE_RP_PIO_PREFIX_LOG0 |
|---|
| 23523 | #define BIFPLR3_PCIE_RP_PIO_PREFIX_LOG0__TLP_PREFIX__SHIFT 0x0 |
|---|
| 23524 | #define BIFPLR3_PCIE_RP_PIO_PREFIX_LOG0__TLP_PREFIX_MASK 0xFFFFFFFFL |
|---|
| 23525 | //BIFPLR3_PCIE_RP_PIO_PREFIX_LOG1 |
|---|
| 23526 | #define BIFPLR3_PCIE_RP_PIO_PREFIX_LOG1__TLP_PREFIX__SHIFT 0x0 |
|---|
| 23527 | #define BIFPLR3_PCIE_RP_PIO_PREFIX_LOG1__TLP_PREFIX_MASK 0xFFFFFFFFL |
|---|
| 23528 | //BIFPLR3_PCIE_RP_PIO_PREFIX_LOG2 |
|---|
| 23529 | #define BIFPLR3_PCIE_RP_PIO_PREFIX_LOG2__TLP_PREFIX__SHIFT 0x0 |
|---|
| 23530 | #define BIFPLR3_PCIE_RP_PIO_PREFIX_LOG2__TLP_PREFIX_MASK 0xFFFFFFFFL |
|---|
| 23531 | //BIFPLR3_PCIE_RP_PIO_PREFIX_LOG3 |
|---|
| 23532 | #define BIFPLR3_PCIE_RP_PIO_PREFIX_LOG3__TLP_PREFIX__SHIFT 0x0 |
|---|
| 23533 | #define BIFPLR3_PCIE_RP_PIO_PREFIX_LOG3__TLP_PREFIX_MASK 0xFFFFFFFFL |
|---|
| 23534 | //BIFPLR3_PCIE_ESM_CAP_LIST |
|---|
| 23535 | #define BIFPLR3_PCIE_ESM_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 23536 | #define BIFPLR3_PCIE_ESM_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 23537 | #define BIFPLR3_PCIE_ESM_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 23538 | #define BIFPLR3_PCIE_ESM_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 23539 | #define BIFPLR3_PCIE_ESM_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 23540 | #define BIFPLR3_PCIE_ESM_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 23541 | //BIFPLR3_PCIE_ESM_HEADER_1 |
|---|
| 23542 | #define 0x0 |
|---|
| 23543 | #define 0x10 |
|---|
| 23544 | #define 0x14 |
|---|
| 23545 | #define 0x0000FFFFL |
|---|
| 23546 | #define 0x000F0000L |
|---|
| 23547 | #define 0xFFF00000L |
|---|
| 23548 | //BIFPLR3_PCIE_ESM_HEADER_2 |
|---|
| 23549 | #define 0x0 |
|---|
| 23550 | #define 0xFFFFL |
|---|
| 23551 | //BIFPLR3_PCIE_ESM_STATUS |
|---|
| 23552 | #define BIFPLR3_PCIE_ESM_STATUS__MIN_TIME_IN_EI_VAL__SHIFT 0x0 |
|---|
| 23553 | #define BIFPLR3_PCIE_ESM_STATUS__MIN_TIME_IN_EI_SCALE__SHIFT 0x9 |
|---|
| 23554 | #define BIFPLR3_PCIE_ESM_STATUS__MIN_TIME_IN_EI_VAL_MASK 0x01FFL |
|---|
| 23555 | #define BIFPLR3_PCIE_ESM_STATUS__MIN_TIME_IN_EI_SCALE_MASK 0x0E00L |
|---|
| 23556 | //BIFPLR3_PCIE_ESM_CTRL |
|---|
| 23557 | #define BIFPLR3_PCIE_ESM_CTRL__ESM_GEN_3_DATA_RATE__SHIFT 0x0 |
|---|
| 23558 | #define BIFPLR3_PCIE_ESM_CTRL__ESM_GEN_4_DATA_RATE__SHIFT 0x8 |
|---|
| 23559 | #define BIFPLR3_PCIE_ESM_CTRL__ESM_ENABLED__SHIFT 0xf |
|---|
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|---|
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|---|
| 24618 | // addressBlock: nbio_pcie0_bifplr4_cfgdecp |
|---|
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|---|
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|---|
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| 24624 | #define BIFPLR4_DEVICE_ID__DEVICE_ID_MASK 0xFFFFL |
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| 24638 | #define BIFPLR4_COMMAND__MEM_ACCESS_EN_MASK 0x0002L |
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| 24639 | #define BIFPLR4_COMMAND__BUS_MASTER_EN_MASK 0x0004L |
|---|
| 24640 | #define BIFPLR4_COMMAND__SPECIAL_CYCLE_EN_MASK 0x0008L |
|---|
| 24641 | #define BIFPLR4_COMMAND__MEM_WRITE_INVALIDATE_EN_MASK 0x0010L |
|---|
| 24642 | #define BIFPLR4_COMMAND__PAL_SNOOP_EN_MASK 0x0020L |
|---|
| 24643 | #define BIFPLR4_COMMAND__PARITY_ERROR_RESPONSE_MASK 0x0040L |
|---|
| 24644 | #define BIFPLR4_COMMAND__AD_STEPPING_MASK 0x0080L |
|---|
| 24645 | #define BIFPLR4_COMMAND__SERR_EN_MASK 0x0100L |
|---|
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|---|
| 24647 | #define BIFPLR4_COMMAND__INT_DIS_MASK 0x0400L |
|---|
| 24648 | //BIFPLR4_STATUS |
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| 24649 | #define BIFPLR4_STATUS__IMMEDIATE_READINESS__SHIFT 0x0 |
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|---|
| 24661 | #define BIFPLR4_STATUS__IMMEDIATE_READINESS_MASK 0x0001L |
|---|
| 24662 | #define BIFPLR4_STATUS__INT_STATUS_MASK 0x0008L |
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| 24663 | #define BIFPLR4_STATUS__CAP_LIST_MASK 0x0010L |
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| 24664 | #define BIFPLR4_STATUS__PCI_66_CAP_MASK 0x0020L |
|---|
| 24665 | #define BIFPLR4_STATUS__FAST_BACK_CAPABLE_MASK 0x0080L |
|---|
| 24666 | #define BIFPLR4_STATUS__MASTER_DATA_PARITY_ERROR_MASK 0x0100L |
|---|
| 24667 | #define BIFPLR4_STATUS__DEVSEL_TIMING_MASK 0x0600L |
|---|
| 24668 | #define BIFPLR4_STATUS__SIGNAL_TARGET_ABORT_MASK 0x0800L |
|---|
| 24669 | #define BIFPLR4_STATUS__RECEIVED_TARGET_ABORT_MASK 0x1000L |
|---|
| 24670 | #define BIFPLR4_STATUS__RECEIVED_MASTER_ABORT_MASK 0x2000L |
|---|
| 24671 | #define BIFPLR4_STATUS__SIGNALED_SYSTEM_ERROR_MASK 0x4000L |
|---|
| 24672 | #define BIFPLR4_STATUS__PARITY_ERROR_DETECTED_MASK 0x8000L |
|---|
| 24673 | //BIFPLR4_REVISION_ID |
|---|
| 24674 | #define BIFPLR4_REVISION_ID__MINOR_REV_ID__SHIFT 0x0 |
|---|
| 24675 | #define BIFPLR4_REVISION_ID__MAJOR_REV_ID__SHIFT 0x4 |
|---|
| 24676 | #define BIFPLR4_REVISION_ID__MINOR_REV_ID_MASK 0x0FL |
|---|
| 24677 | #define BIFPLR4_REVISION_ID__MAJOR_REV_ID_MASK 0xF0L |
|---|
| 24678 | //BIFPLR4_PROG_INTERFACE |
|---|
| 24679 | #define BIFPLR4_PROG_INTERFACE__PROG_INTERFACE__SHIFT 0x0 |
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| 24680 | #define BIFPLR4_PROG_INTERFACE__PROG_INTERFACE_MASK 0xFFL |
|---|
| 24681 | //BIFPLR4_SUB_CLASS |
|---|
| 24682 | #define BIFPLR4_SUB_CLASS__SUB_CLASS__SHIFT 0x0 |
|---|
| 24683 | #define BIFPLR4_SUB_CLASS__SUB_CLASS_MASK 0xFFL |
|---|
| 24684 | //BIFPLR4_BASE_CLASS |
|---|
| 24685 | #define BIFPLR4_BASE_CLASS__BASE_CLASS__SHIFT 0x0 |
|---|
| 24686 | #define BIFPLR4_BASE_CLASS__BASE_CLASS_MASK 0xFFL |
|---|
| 24687 | //BIFPLR4_CACHE_LINE |
|---|
| 24688 | #define BIFPLR4_CACHE_LINE__CACHE_LINE_SIZE__SHIFT 0x0 |
|---|
| 24689 | #define BIFPLR4_CACHE_LINE__CACHE_LINE_SIZE_MASK 0xFFL |
|---|
| 24690 | //BIFPLR4_LATENCY |
|---|
| 24691 | #define BIFPLR4_LATENCY__LATENCY_TIMER__SHIFT 0x0 |
|---|
| 24692 | #define BIFPLR4_LATENCY__LATENCY_TIMER_MASK 0xFFL |
|---|
| 24693 | //BIFPLR4_HEADER |
|---|
| 24694 | #define 0x0 |
|---|
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|---|
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|---|
| 24698 | //BIFPLR4_BIST |
|---|
| 24699 | #define BIFPLR4_BIST__BIST_COMP__SHIFT 0x0 |
|---|
| 24700 | #define BIFPLR4_BIST__BIST_STRT__SHIFT 0x6 |
|---|
| 24701 | #define BIFPLR4_BIST__BIST_CAP__SHIFT 0x7 |
|---|
| 24702 | #define BIFPLR4_BIST__BIST_COMP_MASK 0x0FL |
|---|
| 24703 | #define BIFPLR4_BIST__BIST_STRT_MASK 0x40L |
|---|
| 24704 | #define BIFPLR4_BIST__BIST_CAP_MASK 0x80L |
|---|
| 24705 | //BIFPLR4_BASE_ADDR_1 |
|---|
| 24706 | #define BIFPLR4_BASE_ADDR_1__BASE_ADDR__SHIFT 0x0 |
|---|
| 24707 | #define BIFPLR4_BASE_ADDR_1__BASE_ADDR_MASK 0xFFFFFFFFL |
|---|
| 24708 | //BIFPLR4_BASE_ADDR_2 |
|---|
| 24709 | #define BIFPLR4_BASE_ADDR_2__BASE_ADDR__SHIFT 0x0 |
|---|
| 24710 | #define BIFPLR4_BASE_ADDR_2__BASE_ADDR_MASK 0xFFFFFFFFL |
|---|
| 24711 | //BIFPLR4_SUB_BUS_NUMBER_LATENCY |
|---|
| 24712 | #define BIFPLR4_SUB_BUS_NUMBER_LATENCY__PRIMARY_BUS__SHIFT 0x0 |
|---|
| 24713 | #define BIFPLR4_SUB_BUS_NUMBER_LATENCY__SECONDARY_BUS__SHIFT 0x8 |
|---|
| 24714 | #define BIFPLR4_SUB_BUS_NUMBER_LATENCY__SUB_BUS_NUM__SHIFT 0x10 |
|---|
| 24715 | #define BIFPLR4_SUB_BUS_NUMBER_LATENCY__SECONDARY_LATENCY_TIMER__SHIFT 0x18 |
|---|
| 24716 | #define BIFPLR4_SUB_BUS_NUMBER_LATENCY__PRIMARY_BUS_MASK 0x000000FFL |
|---|
| 24717 | #define BIFPLR4_SUB_BUS_NUMBER_LATENCY__SECONDARY_BUS_MASK 0x0000FF00L |
|---|
| 24718 | #define BIFPLR4_SUB_BUS_NUMBER_LATENCY__SUB_BUS_NUM_MASK 0x00FF0000L |
|---|
| 24719 | #define BIFPLR4_SUB_BUS_NUMBER_LATENCY__SECONDARY_LATENCY_TIMER_MASK 0xFF000000L |
|---|
| 24720 | //BIFPLR4_IO_BASE_LIMIT |
|---|
| 24721 | #define BIFPLR4_IO_BASE_LIMIT__IO_BASE_TYPE__SHIFT 0x0 |
|---|
| 24722 | #define BIFPLR4_IO_BASE_LIMIT__IO_BASE__SHIFT 0x4 |
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| 24723 | #define BIFPLR4_IO_BASE_LIMIT__IO_LIMIT_TYPE__SHIFT 0x8 |
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| 24724 | #define BIFPLR4_IO_BASE_LIMIT__IO_LIMIT__SHIFT 0xc |
|---|
| 24725 | #define BIFPLR4_IO_BASE_LIMIT__IO_BASE_TYPE_MASK 0x000FL |
|---|
| 24726 | #define BIFPLR4_IO_BASE_LIMIT__IO_BASE_MASK 0x00F0L |
|---|
| 24727 | #define BIFPLR4_IO_BASE_LIMIT__IO_LIMIT_TYPE_MASK 0x0F00L |
|---|
| 24728 | #define BIFPLR4_IO_BASE_LIMIT__IO_LIMIT_MASK 0xF000L |
|---|
| 24729 | //BIFPLR4_SECONDARY_STATUS |
|---|
| 24730 | #define BIFPLR4_SECONDARY_STATUS__PCI_66_CAP__SHIFT 0x5 |
|---|
| 24731 | #define BIFPLR4_SECONDARY_STATUS__FAST_BACK_CAPABLE__SHIFT 0x7 |
|---|
| 24732 | #define BIFPLR4_SECONDARY_STATUS__MASTER_DATA_PARITY_ERROR__SHIFT 0x8 |
|---|
| 24733 | #define BIFPLR4_SECONDARY_STATUS__DEVSEL_TIMING__SHIFT 0x9 |
|---|
| 24734 | #define BIFPLR4_SECONDARY_STATUS__SIGNAL_TARGET_ABORT__SHIFT 0xb |
|---|
| 24735 | #define BIFPLR4_SECONDARY_STATUS__RECEIVED_TARGET_ABORT__SHIFT 0xc |
|---|
| 24736 | #define BIFPLR4_SECONDARY_STATUS__RECEIVED_MASTER_ABORT__SHIFT 0xd |
|---|
| 24737 | #define BIFPLR4_SECONDARY_STATUS__RECEIVED_SYSTEM_ERROR__SHIFT 0xe |
|---|
| 24738 | #define BIFPLR4_SECONDARY_STATUS__PARITY_ERROR_DETECTED__SHIFT 0xf |
|---|
| 24739 | #define BIFPLR4_SECONDARY_STATUS__PCI_66_CAP_MASK 0x0020L |
|---|
| 24740 | #define BIFPLR4_SECONDARY_STATUS__FAST_BACK_CAPABLE_MASK 0x0080L |
|---|
| 24741 | #define BIFPLR4_SECONDARY_STATUS__MASTER_DATA_PARITY_ERROR_MASK 0x0100L |
|---|
| 24742 | #define BIFPLR4_SECONDARY_STATUS__DEVSEL_TIMING_MASK 0x0600L |
|---|
| 24743 | #define BIFPLR4_SECONDARY_STATUS__SIGNAL_TARGET_ABORT_MASK 0x0800L |
|---|
| 24744 | #define BIFPLR4_SECONDARY_STATUS__RECEIVED_TARGET_ABORT_MASK 0x1000L |
|---|
| 24745 | #define BIFPLR4_SECONDARY_STATUS__RECEIVED_MASTER_ABORT_MASK 0x2000L |
|---|
| 24746 | #define BIFPLR4_SECONDARY_STATUS__RECEIVED_SYSTEM_ERROR_MASK 0x4000L |
|---|
| 24747 | #define BIFPLR4_SECONDARY_STATUS__PARITY_ERROR_DETECTED_MASK 0x8000L |
|---|
| 24748 | //BIFPLR4_MEM_BASE_LIMIT |
|---|
| 24749 | #define BIFPLR4_MEM_BASE_LIMIT__MEM_BASE_TYPE__SHIFT 0x0 |
|---|
| 24750 | #define BIFPLR4_MEM_BASE_LIMIT__MEM_BASE_31_20__SHIFT 0x4 |
|---|
| 24751 | #define BIFPLR4_MEM_BASE_LIMIT__MEM_LIMIT_TYPE__SHIFT 0x10 |
|---|
| 24752 | #define BIFPLR4_MEM_BASE_LIMIT__MEM_LIMIT_31_20__SHIFT 0x14 |
|---|
| 24753 | #define BIFPLR4_MEM_BASE_LIMIT__MEM_BASE_TYPE_MASK 0x0000000FL |
|---|
| 24754 | #define BIFPLR4_MEM_BASE_LIMIT__MEM_BASE_31_20_MASK 0x0000FFF0L |
|---|
| 24755 | #define BIFPLR4_MEM_BASE_LIMIT__MEM_LIMIT_TYPE_MASK 0x000F0000L |
|---|
| 24756 | #define BIFPLR4_MEM_BASE_LIMIT__MEM_LIMIT_31_20_MASK 0xFFF00000L |
|---|
| 24757 | //BIFPLR4_PREF_BASE_LIMIT |
|---|
| 24758 | #define BIFPLR4_PREF_BASE_LIMIT__PREF_MEM_BASE_TYPE__SHIFT 0x0 |
|---|
| 24759 | #define BIFPLR4_PREF_BASE_LIMIT__PREF_MEM_BASE_31_20__SHIFT 0x4 |
|---|
| 24760 | #define BIFPLR4_PREF_BASE_LIMIT__PREF_MEM_LIMIT_TYPE__SHIFT 0x10 |
|---|
| 24761 | #define BIFPLR4_PREF_BASE_LIMIT__PREF_MEM_LIMIT_31_20__SHIFT 0x14 |
|---|
| 24762 | #define BIFPLR4_PREF_BASE_LIMIT__PREF_MEM_BASE_TYPE_MASK 0x0000000FL |
|---|
| 24763 | #define BIFPLR4_PREF_BASE_LIMIT__PREF_MEM_BASE_31_20_MASK 0x0000FFF0L |
|---|
| 24764 | #define BIFPLR4_PREF_BASE_LIMIT__PREF_MEM_LIMIT_TYPE_MASK 0x000F0000L |
|---|
| 24765 | #define BIFPLR4_PREF_BASE_LIMIT__PREF_MEM_LIMIT_31_20_MASK 0xFFF00000L |
|---|
| 24766 | //BIFPLR4_PREF_BASE_UPPER |
|---|
| 24767 | #define BIFPLR4_PREF_BASE_UPPER__PREF_BASE_UPPER__SHIFT 0x0 |
|---|
| 24768 | #define BIFPLR4_PREF_BASE_UPPER__PREF_BASE_UPPER_MASK 0xFFFFFFFFL |
|---|
| 24769 | //BIFPLR4_PREF_LIMIT_UPPER |
|---|
| 24770 | #define BIFPLR4_PREF_LIMIT_UPPER__PREF_LIMIT_UPPER__SHIFT 0x0 |
|---|
| 24771 | #define BIFPLR4_PREF_LIMIT_UPPER__PREF_LIMIT_UPPER_MASK 0xFFFFFFFFL |
|---|
| 24772 | //BIFPLR4_IO_BASE_LIMIT_HI |
|---|
| 24773 | #define BIFPLR4_IO_BASE_LIMIT_HI__IO_BASE_31_16__SHIFT 0x0 |
|---|
| 24774 | #define BIFPLR4_IO_BASE_LIMIT_HI__IO_LIMIT_31_16__SHIFT 0x10 |
|---|
| 24775 | #define BIFPLR4_IO_BASE_LIMIT_HI__IO_BASE_31_16_MASK 0x0000FFFFL |
|---|
| 24776 | #define BIFPLR4_IO_BASE_LIMIT_HI__IO_LIMIT_31_16_MASK 0xFFFF0000L |
|---|
| 24777 | //BIFPLR4_CAP_PTR |
|---|
| 24778 | #define BIFPLR4_CAP_PTR__CAP_PTR__SHIFT 0x0 |
|---|
| 24779 | #define BIFPLR4_CAP_PTR__CAP_PTR_MASK 0xFFL |
|---|
| 24780 | //BIFPLR4_INTERRUPT_LINE |
|---|
| 24781 | #define BIFPLR4_INTERRUPT_LINE__INTERRUPT_LINE__SHIFT 0x0 |
|---|
| 24782 | #define BIFPLR4_INTERRUPT_LINE__INTERRUPT_LINE_MASK 0xFFL |
|---|
| 24783 | //BIFPLR4_INTERRUPT_PIN |
|---|
| 24784 | #define BIFPLR4_INTERRUPT_PIN__INTERRUPT_PIN__SHIFT 0x0 |
|---|
| 24785 | #define BIFPLR4_INTERRUPT_PIN__INTERRUPT_PIN_MASK 0xFFL |
|---|
| 24786 | //BIFPLR4_EXT_BRIDGE_CNTL |
|---|
| 24787 | #define BIFPLR4_EXT_BRIDGE_CNTL__IO_PORT_80_EN__SHIFT 0x0 |
|---|
| 24788 | #define BIFPLR4_EXT_BRIDGE_CNTL__IO_PORT_80_EN_MASK 0x01L |
|---|
| 24789 | //BIFPLR4_VENDOR_CAP_LIST |
|---|
| 24790 | #define BIFPLR4_VENDOR_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 24791 | #define BIFPLR4_VENDOR_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
|---|
| 24792 | #define BIFPLR4_VENDOR_CAP_LIST__LENGTH__SHIFT 0x10 |
|---|
| 24793 | #define BIFPLR4_VENDOR_CAP_LIST__CAP_ID_MASK 0x000000FFL |
|---|
| 24794 | #define BIFPLR4_VENDOR_CAP_LIST__NEXT_PTR_MASK 0x0000FF00L |
|---|
| 24795 | #define BIFPLR4_VENDOR_CAP_LIST__LENGTH_MASK 0x00FF0000L |
|---|
| 24796 | //BIFPLR4_ADAPTER_ID_W |
|---|
| 24797 | #define BIFPLR4_ADAPTER_ID_W__SUBSYSTEM_VENDOR_ID__SHIFT 0x0 |
|---|
| 24798 | #define BIFPLR4_ADAPTER_ID_W__SUBSYSTEM_ID__SHIFT 0x10 |
|---|
| 24799 | #define BIFPLR4_ADAPTER_ID_W__SUBSYSTEM_VENDOR_ID_MASK 0x0000FFFFL |
|---|
| 24800 | #define BIFPLR4_ADAPTER_ID_W__SUBSYSTEM_ID_MASK 0xFFFF0000L |
|---|
| 24801 | //BIFPLR4_PMI_CAP_LIST |
|---|
| 24802 | #define BIFPLR4_PMI_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 24803 | #define BIFPLR4_PMI_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
|---|
| 24804 | #define BIFPLR4_PMI_CAP_LIST__CAP_ID_MASK 0x00FFL |
|---|
| 24805 | #define BIFPLR4_PMI_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
|---|
| 24806 | //BIFPLR4_PMI_CAP |
|---|
| 24807 | #define BIFPLR4_PMI_CAP__VERSION__SHIFT 0x0 |
|---|
| 24808 | #define BIFPLR4_PMI_CAP__PME_CLOCK__SHIFT 0x3 |
|---|
| 24809 | #define BIFPLR4_PMI_CAP__IMMEDIATE_READINESS_ON_RETURN_TO_D0__SHIFT 0x4 |
|---|
| 24810 | #define BIFPLR4_PMI_CAP__DEV_SPECIFIC_INIT__SHIFT 0x5 |
|---|
| 24811 | #define BIFPLR4_PMI_CAP__AUX_CURRENT__SHIFT 0x6 |
|---|
| 24812 | #define BIFPLR4_PMI_CAP__D1_SUPPORT__SHIFT 0x9 |
|---|
| 24813 | #define BIFPLR4_PMI_CAP__D2_SUPPORT__SHIFT 0xa |
|---|
| 24814 | #define BIFPLR4_PMI_CAP__PME_SUPPORT__SHIFT 0xb |
|---|
| 24815 | #define BIFPLR4_PMI_CAP__VERSION_MASK 0x0007L |
|---|
| 24816 | #define BIFPLR4_PMI_CAP__PME_CLOCK_MASK 0x0008L |
|---|
| 24817 | #define BIFPLR4_PMI_CAP__IMMEDIATE_READINESS_ON_RETURN_TO_D0_MASK 0x0010L |
|---|
| 24818 | #define BIFPLR4_PMI_CAP__DEV_SPECIFIC_INIT_MASK 0x0020L |
|---|
| 24819 | #define BIFPLR4_PMI_CAP__AUX_CURRENT_MASK 0x01C0L |
|---|
| 24820 | #define BIFPLR4_PMI_CAP__D1_SUPPORT_MASK 0x0200L |
|---|
| 24821 | #define BIFPLR4_PMI_CAP__D2_SUPPORT_MASK 0x0400L |
|---|
| 24822 | #define BIFPLR4_PMI_CAP__PME_SUPPORT_MASK 0xF800L |
|---|
| 24823 | //BIFPLR4_PMI_STATUS_CNTL |
|---|
| 24824 | #define BIFPLR4_PMI_STATUS_CNTL__POWER_STATE__SHIFT 0x0 |
|---|
| 24825 | #define BIFPLR4_PMI_STATUS_CNTL__NO_SOFT_RESET__SHIFT 0x3 |
|---|
| 24826 | #define BIFPLR4_PMI_STATUS_CNTL__PME_EN__SHIFT 0x8 |
|---|
| 24827 | #define BIFPLR4_PMI_STATUS_CNTL__DATA_SELECT__SHIFT 0x9 |
|---|
| 24828 | #define BIFPLR4_PMI_STATUS_CNTL__DATA_SCALE__SHIFT 0xd |
|---|
| 24829 | #define BIFPLR4_PMI_STATUS_CNTL__PME_STATUS__SHIFT 0xf |
|---|
| 24830 | #define BIFPLR4_PMI_STATUS_CNTL__B2_B3_SUPPORT__SHIFT 0x16 |
|---|
| 24831 | #define BIFPLR4_PMI_STATUS_CNTL__BUS_PWR_EN__SHIFT 0x17 |
|---|
| 24832 | #define BIFPLR4_PMI_STATUS_CNTL__PMI_DATA__SHIFT 0x18 |
|---|
| 24833 | #define BIFPLR4_PMI_STATUS_CNTL__POWER_STATE_MASK 0x00000003L |
|---|
| 24834 | #define BIFPLR4_PMI_STATUS_CNTL__NO_SOFT_RESET_MASK 0x00000008L |
|---|
| 24835 | #define BIFPLR4_PMI_STATUS_CNTL__PME_EN_MASK 0x00000100L |
|---|
| 24836 | #define BIFPLR4_PMI_STATUS_CNTL__DATA_SELECT_MASK 0x00001E00L |
|---|
| 24837 | #define BIFPLR4_PMI_STATUS_CNTL__DATA_SCALE_MASK 0x00006000L |
|---|
| 24838 | #define BIFPLR4_PMI_STATUS_CNTL__PME_STATUS_MASK 0x00008000L |
|---|
| 24839 | #define BIFPLR4_PMI_STATUS_CNTL__B2_B3_SUPPORT_MASK 0x00400000L |
|---|
| 24840 | #define BIFPLR4_PMI_STATUS_CNTL__BUS_PWR_EN_MASK 0x00800000L |
|---|
| 24841 | #define BIFPLR4_PMI_STATUS_CNTL__PMI_DATA_MASK 0xFF000000L |
|---|
| 24842 | //BIFPLR4_PCIE_CAP_LIST |
|---|
| 24843 | #define BIFPLR4_PCIE_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 24844 | #define BIFPLR4_PCIE_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
|---|
| 24845 | #define BIFPLR4_PCIE_CAP_LIST__CAP_ID_MASK 0x00FFL |
|---|
| 24846 | #define BIFPLR4_PCIE_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
|---|
| 24847 | //BIFPLR4_PCIE_CAP |
|---|
| 24848 | #define BIFPLR4_PCIE_CAP__VERSION__SHIFT 0x0 |
|---|
| 24849 | #define BIFPLR4_PCIE_CAP__DEVICE_TYPE__SHIFT 0x4 |
|---|
| 24850 | #define BIFPLR4_PCIE_CAP__SLOT_IMPLEMENTED__SHIFT 0x8 |
|---|
| 24851 | #define BIFPLR4_PCIE_CAP__INT_MESSAGE_NUM__SHIFT 0x9 |
|---|
| 24852 | #define BIFPLR4_PCIE_CAP__VERSION_MASK 0x000FL |
|---|
| 24853 | #define BIFPLR4_PCIE_CAP__DEVICE_TYPE_MASK 0x00F0L |
|---|
| 24854 | #define BIFPLR4_PCIE_CAP__SLOT_IMPLEMENTED_MASK 0x0100L |
|---|
| 24855 | #define BIFPLR4_PCIE_CAP__INT_MESSAGE_NUM_MASK 0x3E00L |
|---|
| 24856 | //BIFPLR4_DEVICE_CNTL |
|---|
| 24857 | #define BIFPLR4_DEVICE_CNTL__CORR_ERR_EN__SHIFT 0x0 |
|---|
| 24858 | #define BIFPLR4_DEVICE_CNTL__NON_FATAL_ERR_EN__SHIFT 0x1 |
|---|
| 24859 | #define BIFPLR4_DEVICE_CNTL__FATAL_ERR_EN__SHIFT 0x2 |
|---|
| 24860 | #define BIFPLR4_DEVICE_CNTL__USR_REPORT_EN__SHIFT 0x3 |
|---|
| 24861 | #define BIFPLR4_DEVICE_CNTL__RELAXED_ORD_EN__SHIFT 0x4 |
|---|
| 24862 | #define BIFPLR4_DEVICE_CNTL__MAX_PAYLOAD_SIZE__SHIFT 0x5 |
|---|
| 24863 | #define BIFPLR4_DEVICE_CNTL__EXTENDED_TAG_EN__SHIFT 0x8 |
|---|
| 24864 | #define BIFPLR4_DEVICE_CNTL__PHANTOM_FUNC_EN__SHIFT 0x9 |
|---|
| 24865 | #define BIFPLR4_DEVICE_CNTL__AUX_POWER_PM_EN__SHIFT 0xa |
|---|
| 24866 | #define BIFPLR4_DEVICE_CNTL__NO_SNOOP_EN__SHIFT 0xb |
|---|
| 24867 | #define BIFPLR4_DEVICE_CNTL__MAX_READ_REQUEST_SIZE__SHIFT 0xc |
|---|
| 24868 | #define BIFPLR4_DEVICE_CNTL__BRIDGE_CFG_RETRY_EN__SHIFT 0xf |
|---|
| 24869 | #define BIFPLR4_DEVICE_CNTL__CORR_ERR_EN_MASK 0x0001L |
|---|
| 24870 | #define BIFPLR4_DEVICE_CNTL__NON_FATAL_ERR_EN_MASK 0x0002L |
|---|
| 24871 | #define BIFPLR4_DEVICE_CNTL__FATAL_ERR_EN_MASK 0x0004L |
|---|
| 24872 | #define BIFPLR4_DEVICE_CNTL__USR_REPORT_EN_MASK 0x0008L |
|---|
| 24873 | #define BIFPLR4_DEVICE_CNTL__RELAXED_ORD_EN_MASK 0x0010L |
|---|
| 24874 | #define BIFPLR4_DEVICE_CNTL__MAX_PAYLOAD_SIZE_MASK 0x00E0L |
|---|
| 24875 | #define BIFPLR4_DEVICE_CNTL__EXTENDED_TAG_EN_MASK 0x0100L |
|---|
| 24876 | #define BIFPLR4_DEVICE_CNTL__PHANTOM_FUNC_EN_MASK 0x0200L |
|---|
| 24877 | #define BIFPLR4_DEVICE_CNTL__AUX_POWER_PM_EN_MASK 0x0400L |
|---|
| 24878 | #define BIFPLR4_DEVICE_CNTL__NO_SNOOP_EN_MASK 0x0800L |
|---|
| 24879 | #define BIFPLR4_DEVICE_CNTL__MAX_READ_REQUEST_SIZE_MASK 0x7000L |
|---|
| 24880 | #define BIFPLR4_DEVICE_CNTL__BRIDGE_CFG_RETRY_EN_MASK 0x8000L |
|---|
| 24881 | //BIFPLR4_DEVICE_STATUS |
|---|
| 24882 | #define BIFPLR4_DEVICE_STATUS__CORR_ERR__SHIFT 0x0 |
|---|
| 24883 | #define BIFPLR4_DEVICE_STATUS__NON_FATAL_ERR__SHIFT 0x1 |
|---|
| 24884 | #define BIFPLR4_DEVICE_STATUS__FATAL_ERR__SHIFT 0x2 |
|---|
| 24885 | #define BIFPLR4_DEVICE_STATUS__USR_DETECTED__SHIFT 0x3 |
|---|
| 24886 | #define BIFPLR4_DEVICE_STATUS__AUX_PWR__SHIFT 0x4 |
|---|
| 24887 | #define BIFPLR4_DEVICE_STATUS__TRANSACTIONS_PEND__SHIFT 0x5 |
|---|
| 24888 | #define BIFPLR4_DEVICE_STATUS__EMER_POWER_REDUCTION_DETECTED__SHIFT 0x6 |
|---|
| 24889 | #define BIFPLR4_DEVICE_STATUS__CORR_ERR_MASK 0x0001L |
|---|
| 24890 | #define BIFPLR4_DEVICE_STATUS__NON_FATAL_ERR_MASK 0x0002L |
|---|
| 24891 | #define BIFPLR4_DEVICE_STATUS__FATAL_ERR_MASK 0x0004L |
|---|
| 24892 | #define BIFPLR4_DEVICE_STATUS__USR_DETECTED_MASK 0x0008L |
|---|
| 24893 | #define BIFPLR4_DEVICE_STATUS__AUX_PWR_MASK 0x0010L |
|---|
| 24894 | #define BIFPLR4_DEVICE_STATUS__TRANSACTIONS_PEND_MASK 0x0020L |
|---|
| 24895 | #define BIFPLR4_DEVICE_STATUS__EMER_POWER_REDUCTION_DETECTED_MASK 0x0040L |
|---|
| 24896 | //BIFPLR4_LINK_CAP |
|---|
| 24897 | #define BIFPLR4_LINK_CAP__LINK_SPEED__SHIFT 0x0 |
|---|
| 24898 | #define BIFPLR4_LINK_CAP__LINK_WIDTH__SHIFT 0x4 |
|---|
| 24899 | #define BIFPLR4_LINK_CAP__PM_SUPPORT__SHIFT 0xa |
|---|
| 24900 | #define BIFPLR4_LINK_CAP__L0S_EXIT_LATENCY__SHIFT 0xc |
|---|
| 24901 | #define BIFPLR4_LINK_CAP__L1_EXIT_LATENCY__SHIFT 0xf |
|---|
| 24902 | #define BIFPLR4_LINK_CAP__CLOCK_POWER_MANAGEMENT__SHIFT 0x12 |
|---|
| 24903 | #define BIFPLR4_LINK_CAP__SURPRISE_DOWN_ERR_REPORTING__SHIFT 0x13 |
|---|
| 24904 | #define BIFPLR4_LINK_CAP__DL_ACTIVE_REPORTING_CAPABLE__SHIFT 0x14 |
|---|
| 24905 | #define BIFPLR4_LINK_CAP__LINK_BW_NOTIFICATION_CAP__SHIFT 0x15 |
|---|
| 24906 | #define BIFPLR4_LINK_CAP__ASPM_OPTIONALITY_COMPLIANCE__SHIFT 0x16 |
|---|
| 24907 | #define BIFPLR4_LINK_CAP__PORT_NUMBER__SHIFT 0x18 |
|---|
| 24908 | #define BIFPLR4_LINK_CAP__LINK_SPEED_MASK 0x0000000FL |
|---|
| 24909 | #define BIFPLR4_LINK_CAP__LINK_WIDTH_MASK 0x000003F0L |
|---|
| 24910 | #define BIFPLR4_LINK_CAP__PM_SUPPORT_MASK 0x00000C00L |
|---|
| 24911 | #define BIFPLR4_LINK_CAP__L0S_EXIT_LATENCY_MASK 0x00007000L |
|---|
| 24912 | #define BIFPLR4_LINK_CAP__L1_EXIT_LATENCY_MASK 0x00038000L |
|---|
| 24913 | #define BIFPLR4_LINK_CAP__CLOCK_POWER_MANAGEMENT_MASK 0x00040000L |
|---|
| 24914 | #define BIFPLR4_LINK_CAP__SURPRISE_DOWN_ERR_REPORTING_MASK 0x00080000L |
|---|
| 24915 | #define BIFPLR4_LINK_CAP__DL_ACTIVE_REPORTING_CAPABLE_MASK 0x00100000L |
|---|
| 24916 | #define BIFPLR4_LINK_CAP__LINK_BW_NOTIFICATION_CAP_MASK 0x00200000L |
|---|
| 24917 | #define BIFPLR4_LINK_CAP__ASPM_OPTIONALITY_COMPLIANCE_MASK 0x00400000L |
|---|
| 24918 | #define BIFPLR4_LINK_CAP__PORT_NUMBER_MASK 0xFF000000L |
|---|
| 24919 | //BIFPLR4_LINK_STATUS |
|---|
| 24920 | #define BIFPLR4_LINK_STATUS__CURRENT_LINK_SPEED__SHIFT 0x0 |
|---|
| 24921 | #define BIFPLR4_LINK_STATUS__NEGOTIATED_LINK_WIDTH__SHIFT 0x4 |
|---|
| 24922 | #define BIFPLR4_LINK_STATUS__LINK_TRAINING__SHIFT 0xb |
|---|
| 24923 | #define BIFPLR4_LINK_STATUS__SLOT_CLOCK_CFG__SHIFT 0xc |
|---|
| 24924 | #define BIFPLR4_LINK_STATUS__DL_ACTIVE__SHIFT 0xd |
|---|
| 24925 | #define BIFPLR4_LINK_STATUS__LINK_BW_MANAGEMENT_STATUS__SHIFT 0xe |
|---|
| 24926 | #define BIFPLR4_LINK_STATUS__LINK_AUTONOMOUS_BW_STATUS__SHIFT 0xf |
|---|
| 24927 | #define BIFPLR4_LINK_STATUS__CURRENT_LINK_SPEED_MASK 0x000FL |
|---|
| 24928 | #define BIFPLR4_LINK_STATUS__NEGOTIATED_LINK_WIDTH_MASK 0x03F0L |
|---|
| 24929 | #define BIFPLR4_LINK_STATUS__LINK_TRAINING_MASK 0x0800L |
|---|
| 24930 | #define BIFPLR4_LINK_STATUS__SLOT_CLOCK_CFG_MASK 0x1000L |
|---|
| 24931 | #define BIFPLR4_LINK_STATUS__DL_ACTIVE_MASK 0x2000L |
|---|
| 24932 | #define BIFPLR4_LINK_STATUS__LINK_BW_MANAGEMENT_STATUS_MASK 0x4000L |
|---|
| 24933 | #define BIFPLR4_LINK_STATUS__LINK_AUTONOMOUS_BW_STATUS_MASK 0x8000L |
|---|
| 24934 | //BIFPLR4_SLOT_CAP |
|---|
| 24935 | #define BIFPLR4_SLOT_CAP__ATTN_BUTTON_PRESENT__SHIFT 0x0 |
|---|
| 24936 | #define BIFPLR4_SLOT_CAP__PWR_CONTROLLER_PRESENT__SHIFT 0x1 |
|---|
| 24937 | #define BIFPLR4_SLOT_CAP__MRL_SENSOR_PRESENT__SHIFT 0x2 |
|---|
| 24938 | #define BIFPLR4_SLOT_CAP__ATTN_INDICATOR_PRESENT__SHIFT 0x3 |
|---|
| 24939 | #define BIFPLR4_SLOT_CAP__PWR_INDICATOR_PRESENT__SHIFT 0x4 |
|---|
| 24940 | #define BIFPLR4_SLOT_CAP__HOTPLUG_SURPRISE__SHIFT 0x5 |
|---|
| 24941 | #define BIFPLR4_SLOT_CAP__HOTPLUG_CAPABLE__SHIFT 0x6 |
|---|
| 24942 | #define BIFPLR4_SLOT_CAP__SLOT_PWR_LIMIT_VALUE__SHIFT 0x7 |
|---|
| 24943 | #define BIFPLR4_SLOT_CAP__SLOT_PWR_LIMIT_SCALE__SHIFT 0xf |
|---|
| 24944 | #define BIFPLR4_SLOT_CAP__ELECTROMECH_INTERLOCK_PRESENT__SHIFT 0x11 |
|---|
| 24945 | #define BIFPLR4_SLOT_CAP__NO_COMMAND_COMPLETED_SUPPORTED__SHIFT 0x12 |
|---|
| 24946 | #define BIFPLR4_SLOT_CAP__PHYSICAL_SLOT_NUM__SHIFT 0x13 |
|---|
| 24947 | #define BIFPLR4_SLOT_CAP__ATTN_BUTTON_PRESENT_MASK 0x00000001L |
|---|
| 24948 | #define BIFPLR4_SLOT_CAP__PWR_CONTROLLER_PRESENT_MASK 0x00000002L |
|---|
| 24949 | #define BIFPLR4_SLOT_CAP__MRL_SENSOR_PRESENT_MASK 0x00000004L |
|---|
| 24950 | #define BIFPLR4_SLOT_CAP__ATTN_INDICATOR_PRESENT_MASK 0x00000008L |
|---|
| 24951 | #define BIFPLR4_SLOT_CAP__PWR_INDICATOR_PRESENT_MASK 0x00000010L |
|---|
| 24952 | #define BIFPLR4_SLOT_CAP__HOTPLUG_SURPRISE_MASK 0x00000020L |
|---|
| 24953 | #define BIFPLR4_SLOT_CAP__HOTPLUG_CAPABLE_MASK 0x00000040L |
|---|
| 24954 | #define BIFPLR4_SLOT_CAP__SLOT_PWR_LIMIT_VALUE_MASK 0x00007F80L |
|---|
| 24955 | #define BIFPLR4_SLOT_CAP__SLOT_PWR_LIMIT_SCALE_MASK 0x00018000L |
|---|
| 24956 | #define BIFPLR4_SLOT_CAP__ELECTROMECH_INTERLOCK_PRESENT_MASK 0x00020000L |
|---|
| 24957 | #define BIFPLR4_SLOT_CAP__NO_COMMAND_COMPLETED_SUPPORTED_MASK 0x00040000L |
|---|
| 24958 | #define BIFPLR4_SLOT_CAP__PHYSICAL_SLOT_NUM_MASK 0xFFF80000L |
|---|
| 24959 | //BIFPLR4_SLOT_CNTL |
|---|
| 24960 | #define BIFPLR4_SLOT_CNTL__ATTN_BUTTON_PRESSED_EN__SHIFT 0x0 |
|---|
| 24961 | #define BIFPLR4_SLOT_CNTL__PWR_FAULT_DETECTED_EN__SHIFT 0x1 |
|---|
| 24962 | #define BIFPLR4_SLOT_CNTL__MRL_SENSOR_CHANGED_EN__SHIFT 0x2 |
|---|
| 24963 | #define BIFPLR4_SLOT_CNTL__PRESENCE_DETECT_CHANGED_EN__SHIFT 0x3 |
|---|
| 24964 | #define BIFPLR4_SLOT_CNTL__COMMAND_COMPLETED_INTR_EN__SHIFT 0x4 |
|---|
| 24965 | #define BIFPLR4_SLOT_CNTL__HOTPLUG_INTR_EN__SHIFT 0x5 |
|---|
| 24966 | #define BIFPLR4_SLOT_CNTL__ATTN_INDICATOR_CNTL__SHIFT 0x6 |
|---|
| 24967 | #define BIFPLR4_SLOT_CNTL__PWR_INDICATOR_CNTL__SHIFT 0x8 |
|---|
| 24968 | #define BIFPLR4_SLOT_CNTL__PWR_CONTROLLER_CNTL__SHIFT 0xa |
|---|
| 24969 | #define BIFPLR4_SLOT_CNTL__ELECTROMECH_INTERLOCK_CNTL__SHIFT 0xb |
|---|
| 24970 | #define BIFPLR4_SLOT_CNTL__DL_STATE_CHANGED_EN__SHIFT 0xc |
|---|
| 24971 | #define BIFPLR4_SLOT_CNTL__AUTO_SLOT_PWR_LIMIT_DISABLE__SHIFT 0xd |
|---|
| 24972 | #define BIFPLR4_SLOT_CNTL__INBAND_PD_DISABLE__SHIFT 0xe |
|---|
| 24973 | #define BIFPLR4_SLOT_CNTL__ATTN_BUTTON_PRESSED_EN_MASK 0x0001L |
|---|
| 24974 | #define BIFPLR4_SLOT_CNTL__PWR_FAULT_DETECTED_EN_MASK 0x0002L |
|---|
| 24975 | #define BIFPLR4_SLOT_CNTL__MRL_SENSOR_CHANGED_EN_MASK 0x0004L |
|---|
| 24976 | #define BIFPLR4_SLOT_CNTL__PRESENCE_DETECT_CHANGED_EN_MASK 0x0008L |
|---|
| 24977 | #define BIFPLR4_SLOT_CNTL__COMMAND_COMPLETED_INTR_EN_MASK 0x0010L |
|---|
| 24978 | #define BIFPLR4_SLOT_CNTL__HOTPLUG_INTR_EN_MASK 0x0020L |
|---|
| 24979 | #define BIFPLR4_SLOT_CNTL__ATTN_INDICATOR_CNTL_MASK 0x00C0L |
|---|
| 24980 | #define BIFPLR4_SLOT_CNTL__PWR_INDICATOR_CNTL_MASK 0x0300L |
|---|
| 24981 | #define BIFPLR4_SLOT_CNTL__PWR_CONTROLLER_CNTL_MASK 0x0400L |
|---|
| 24982 | #define BIFPLR4_SLOT_CNTL__ELECTROMECH_INTERLOCK_CNTL_MASK 0x0800L |
|---|
| 24983 | #define BIFPLR4_SLOT_CNTL__DL_STATE_CHANGED_EN_MASK 0x1000L |
|---|
| 24984 | #define BIFPLR4_SLOT_CNTL__AUTO_SLOT_PWR_LIMIT_DISABLE_MASK 0x2000L |
|---|
| 24985 | #define BIFPLR4_SLOT_CNTL__INBAND_PD_DISABLE_MASK 0x4000L |
|---|
| 24986 | //BIFPLR4_SLOT_STATUS |
|---|
| 24987 | #define BIFPLR4_SLOT_STATUS__ATTN_BUTTON_PRESSED__SHIFT 0x0 |
|---|
| 24988 | #define BIFPLR4_SLOT_STATUS__PWR_FAULT_DETECTED__SHIFT 0x1 |
|---|
| 24989 | #define BIFPLR4_SLOT_STATUS__MRL_SENSOR_CHANGED__SHIFT 0x2 |
|---|
| 24990 | #define BIFPLR4_SLOT_STATUS__PRESENCE_DETECT_CHANGED__SHIFT 0x3 |
|---|
| 24991 | #define BIFPLR4_SLOT_STATUS__COMMAND_COMPLETED__SHIFT 0x4 |
|---|
| 24992 | #define BIFPLR4_SLOT_STATUS__MRL_SENSOR_STATE__SHIFT 0x5 |
|---|
| 24993 | #define BIFPLR4_SLOT_STATUS__PRESENCE_DETECT_STATE__SHIFT 0x6 |
|---|
| 24994 | #define BIFPLR4_SLOT_STATUS__ELECTROMECH_INTERLOCK_STATUS__SHIFT 0x7 |
|---|
| 24995 | #define BIFPLR4_SLOT_STATUS__DL_STATE_CHANGED__SHIFT 0x8 |
|---|
| 24996 | #define BIFPLR4_SLOT_STATUS__ATTN_BUTTON_PRESSED_MASK 0x0001L |
|---|
| 24997 | #define BIFPLR4_SLOT_STATUS__PWR_FAULT_DETECTED_MASK 0x0002L |
|---|
| 24998 | #define BIFPLR4_SLOT_STATUS__MRL_SENSOR_CHANGED_MASK 0x0004L |
|---|
| 24999 | #define BIFPLR4_SLOT_STATUS__PRESENCE_DETECT_CHANGED_MASK 0x0008L |
|---|
| 25000 | #define BIFPLR4_SLOT_STATUS__COMMAND_COMPLETED_MASK 0x0010L |
|---|
| 25001 | #define BIFPLR4_SLOT_STATUS__MRL_SENSOR_STATE_MASK 0x0020L |
|---|
| 25002 | #define BIFPLR4_SLOT_STATUS__PRESENCE_DETECT_STATE_MASK 0x0040L |
|---|
| 25003 | #define BIFPLR4_SLOT_STATUS__ELECTROMECH_INTERLOCK_STATUS_MASK 0x0080L |
|---|
| 25004 | #define BIFPLR4_SLOT_STATUS__DL_STATE_CHANGED_MASK 0x0100L |
|---|
| 25005 | //BIFPLR4_ROOT_CNTL |
|---|
| 25006 | #define BIFPLR4_ROOT_CNTL__SERR_ON_CORR_ERR_EN__SHIFT 0x0 |
|---|
| 25007 | #define BIFPLR4_ROOT_CNTL__SERR_ON_NONFATAL_ERR_EN__SHIFT 0x1 |
|---|
| 25008 | #define BIFPLR4_ROOT_CNTL__SERR_ON_FATAL_ERR_EN__SHIFT 0x2 |
|---|
| 25009 | #define BIFPLR4_ROOT_CNTL__PM_INTERRUPT_EN__SHIFT 0x3 |
|---|
| 25010 | #define BIFPLR4_ROOT_CNTL__CRS_SOFTWARE_VISIBILITY_EN__SHIFT 0x4 |
|---|
| 25011 | #define BIFPLR4_ROOT_CNTL__SERR_ON_CORR_ERR_EN_MASK 0x0001L |
|---|
| 25012 | #define BIFPLR4_ROOT_CNTL__SERR_ON_NONFATAL_ERR_EN_MASK 0x0002L |
|---|
| 25013 | #define BIFPLR4_ROOT_CNTL__SERR_ON_FATAL_ERR_EN_MASK 0x0004L |
|---|
| 25014 | #define BIFPLR4_ROOT_CNTL__PM_INTERRUPT_EN_MASK 0x0008L |
|---|
| 25015 | #define BIFPLR4_ROOT_CNTL__CRS_SOFTWARE_VISIBILITY_EN_MASK 0x0010L |
|---|
| 25016 | //BIFPLR4_ROOT_CAP |
|---|
| 25017 | #define BIFPLR4_ROOT_CAP__CRS_SOFTWARE_VISIBILITY__SHIFT 0x0 |
|---|
| 25018 | #define BIFPLR4_ROOT_CAP__CRS_SOFTWARE_VISIBILITY_MASK 0x0001L |
|---|
| 25019 | //BIFPLR4_ROOT_STATUS |
|---|
| 25020 | #define BIFPLR4_ROOT_STATUS__PME_REQUESTOR_ID__SHIFT 0x0 |
|---|
| 25021 | #define BIFPLR4_ROOT_STATUS__PME_STATUS__SHIFT 0x10 |
|---|
| 25022 | #define BIFPLR4_ROOT_STATUS__PME_PENDING__SHIFT 0x11 |
|---|
| 25023 | #define BIFPLR4_ROOT_STATUS__PME_REQUESTOR_ID_MASK 0x0000FFFFL |
|---|
| 25024 | #define BIFPLR4_ROOT_STATUS__PME_STATUS_MASK 0x00010000L |
|---|
| 25025 | #define BIFPLR4_ROOT_STATUS__PME_PENDING_MASK 0x00020000L |
|---|
| 25026 | //BIFPLR4_DEVICE_CNTL2 |
|---|
| 25027 | #define BIFPLR4_DEVICE_CNTL2__CPL_TIMEOUT_VALUE__SHIFT 0x0 |
|---|
| 25028 | #define BIFPLR4_DEVICE_CNTL2__CPL_TIMEOUT_DIS__SHIFT 0x4 |
|---|
| 25029 | #define BIFPLR4_DEVICE_CNTL2__ARI_FORWARDING_EN__SHIFT 0x5 |
|---|
| 25030 | #define BIFPLR4_DEVICE_CNTL2__ATOMICOP_REQUEST_EN__SHIFT 0x6 |
|---|
| 25031 | #define BIFPLR4_DEVICE_CNTL2__ATOMICOP_EGRESS_BLOCKING__SHIFT 0x7 |
|---|
| 25032 | #define BIFPLR4_DEVICE_CNTL2__IDO_REQUEST_ENABLE__SHIFT 0x8 |
|---|
| 25033 | #define BIFPLR4_DEVICE_CNTL2__IDO_COMPLETION_ENABLE__SHIFT 0x9 |
|---|
| 25034 | #define BIFPLR4_DEVICE_CNTL2__LTR_EN__SHIFT 0xa |
|---|
| 25035 | #define BIFPLR4_DEVICE_CNTL2__EMER_POWER_REDUCTION_REQUEST__SHIFT 0xb |
|---|
| 25036 | #define BIFPLR4_DEVICE_CNTL2__TEN_BIT_TAG_REQUESTER_ENABLE__SHIFT 0xc |
|---|
| 25037 | #define BIFPLR4_DEVICE_CNTL2__OBFF_EN__SHIFT 0xd |
|---|
| 25038 | #define BIFPLR4_DEVICE_CNTL2__END_END_TLP_PREFIX_BLOCKING__SHIFT 0xf |
|---|
| 25039 | #define BIFPLR4_DEVICE_CNTL2__CPL_TIMEOUT_VALUE_MASK 0x000FL |
|---|
| 25040 | #define BIFPLR4_DEVICE_CNTL2__CPL_TIMEOUT_DIS_MASK 0x0010L |
|---|
| 25041 | #define BIFPLR4_DEVICE_CNTL2__ARI_FORWARDING_EN_MASK 0x0020L |
|---|
| 25042 | #define BIFPLR4_DEVICE_CNTL2__ATOMICOP_REQUEST_EN_MASK 0x0040L |
|---|
| 25043 | #define BIFPLR4_DEVICE_CNTL2__ATOMICOP_EGRESS_BLOCKING_MASK 0x0080L |
|---|
| 25044 | #define BIFPLR4_DEVICE_CNTL2__IDO_REQUEST_ENABLE_MASK 0x0100L |
|---|
| 25045 | #define BIFPLR4_DEVICE_CNTL2__IDO_COMPLETION_ENABLE_MASK 0x0200L |
|---|
| 25046 | #define BIFPLR4_DEVICE_CNTL2__LTR_EN_MASK 0x0400L |
|---|
| 25047 | #define BIFPLR4_DEVICE_CNTL2__EMER_POWER_REDUCTION_REQUEST_MASK 0x0800L |
|---|
| 25048 | #define BIFPLR4_DEVICE_CNTL2__TEN_BIT_TAG_REQUESTER_ENABLE_MASK 0x1000L |
|---|
| 25049 | #define BIFPLR4_DEVICE_CNTL2__OBFF_EN_MASK 0x6000L |
|---|
| 25050 | #define BIFPLR4_DEVICE_CNTL2__END_END_TLP_PREFIX_BLOCKING_MASK 0x8000L |
|---|
| 25051 | //BIFPLR4_DEVICE_STATUS2 |
|---|
| 25052 | #define BIFPLR4_DEVICE_STATUS2__RESERVED__SHIFT 0x0 |
|---|
| 25053 | #define BIFPLR4_DEVICE_STATUS2__RESERVED_MASK 0xFFFFL |
|---|
| 25054 | //BIFPLR4_LINK_STATUS2 |
|---|
| 25055 | #define BIFPLR4_LINK_STATUS2__CUR_DEEMPHASIS_LEVEL__SHIFT 0x0 |
|---|
| 25056 | #define BIFPLR4_LINK_STATUS2__EQUALIZATION_COMPLETE_8GT__SHIFT 0x1 |
|---|
| 25057 | #define BIFPLR4_LINK_STATUS2__EQUALIZATION_PHASE1_SUCCESS_8GT__SHIFT 0x2 |
|---|
| 25058 | #define BIFPLR4_LINK_STATUS2__EQUALIZATION_PHASE2_SUCCESS_8GT__SHIFT 0x3 |
|---|
| 25059 | #define BIFPLR4_LINK_STATUS2__EQUALIZATION_PHASE3_SUCCESS_8GT__SHIFT 0x4 |
|---|
| 25060 | #define BIFPLR4_LINK_STATUS2__LINK_EQUALIZATION_REQUEST_8GT__SHIFT 0x5 |
|---|
| 25061 | #define BIFPLR4_LINK_STATUS2__RTM1_PRESENCE_DET__SHIFT 0x6 |
|---|
| 25062 | #define BIFPLR4_LINK_STATUS2__RTM2_PRESENCE_DET__SHIFT 0x7 |
|---|
| 25063 | #define BIFPLR4_LINK_STATUS2__CROSSLINK_RESOLUTION__SHIFT 0x8 |
|---|
| 25064 | #define BIFPLR4_LINK_STATUS2__DOWNSTREAM_COMPONENT_PRESENCE__SHIFT 0xc |
|---|
| 25065 | #define BIFPLR4_LINK_STATUS2__DRS_MESSAGE_RECEIVED__SHIFT 0xf |
|---|
| 25066 | #define BIFPLR4_LINK_STATUS2__CUR_DEEMPHASIS_LEVEL_MASK 0x0001L |
|---|
| 25067 | #define BIFPLR4_LINK_STATUS2__EQUALIZATION_COMPLETE_8GT_MASK 0x0002L |
|---|
| 25068 | #define BIFPLR4_LINK_STATUS2__EQUALIZATION_PHASE1_SUCCESS_8GT_MASK 0x0004L |
|---|
| 25069 | #define BIFPLR4_LINK_STATUS2__EQUALIZATION_PHASE2_SUCCESS_8GT_MASK 0x0008L |
|---|
| 25070 | #define BIFPLR4_LINK_STATUS2__EQUALIZATION_PHASE3_SUCCESS_8GT_MASK 0x0010L |
|---|
| 25071 | #define BIFPLR4_LINK_STATUS2__LINK_EQUALIZATION_REQUEST_8GT_MASK 0x0020L |
|---|
| 25072 | #define BIFPLR4_LINK_STATUS2__RTM1_PRESENCE_DET_MASK 0x0040L |
|---|
| 25073 | #define BIFPLR4_LINK_STATUS2__RTM2_PRESENCE_DET_MASK 0x0080L |
|---|
| 25074 | #define BIFPLR4_LINK_STATUS2__CROSSLINK_RESOLUTION_MASK 0x0300L |
|---|
| 25075 | #define BIFPLR4_LINK_STATUS2__DOWNSTREAM_COMPONENT_PRESENCE_MASK 0x7000L |
|---|
| 25076 | #define BIFPLR4_LINK_STATUS2__DRS_MESSAGE_RECEIVED_MASK 0x8000L |
|---|
| 25077 | //BIFPLR4_SLOT_CAP2 |
|---|
| 25078 | #define BIFPLR4_SLOT_CAP2__INBAND_PD_DISABLE_SUPPORTED__SHIFT 0x0 |
|---|
| 25079 | #define BIFPLR4_SLOT_CAP2__INBAND_PD_DISABLE_SUPPORTED_MASK 0x00000001L |
|---|
| 25080 | //BIFPLR4_SLOT_CNTL2 |
|---|
| 25081 | #define BIFPLR4_SLOT_CNTL2__RESERVED__SHIFT 0x0 |
|---|
| 25082 | #define BIFPLR4_SLOT_CNTL2__RESERVED_MASK 0xFFFFL |
|---|
| 25083 | //BIFPLR4_SLOT_STATUS2 |
|---|
| 25084 | #define BIFPLR4_SLOT_STATUS2__RESERVED__SHIFT 0x0 |
|---|
| 25085 | #define BIFPLR4_SLOT_STATUS2__RESERVED_MASK 0xFFFFL |
|---|
| 25086 | //BIFPLR4_MSI_CAP_LIST |
|---|
| 25087 | #define BIFPLR4_MSI_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 25088 | #define BIFPLR4_MSI_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
|---|
| 25089 | #define BIFPLR4_MSI_CAP_LIST__CAP_ID_MASK 0x00FFL |
|---|
| 25090 | #define BIFPLR4_MSI_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
|---|
| 25091 | //BIFPLR4_MSI_MSG_ADDR_LO |
|---|
| 25092 | #define BIFPLR4_MSI_MSG_ADDR_LO__MSI_MSG_ADDR_LO__SHIFT 0x2 |
|---|
| 25093 | #define BIFPLR4_MSI_MSG_ADDR_LO__MSI_MSG_ADDR_LO_MASK 0xFFFFFFFCL |
|---|
| 25094 | //BIFPLR4_MSI_MSG_ADDR_HI |
|---|
| 25095 | #define BIFPLR4_MSI_MSG_ADDR_HI__MSI_MSG_ADDR_HI__SHIFT 0x0 |
|---|
| 25096 | #define BIFPLR4_MSI_MSG_ADDR_HI__MSI_MSG_ADDR_HI_MASK 0xFFFFFFFFL |
|---|
| 25097 | //BIFPLR4_SSID_CAP_LIST |
|---|
| 25098 | #define BIFPLR4_SSID_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 25099 | #define BIFPLR4_SSID_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
|---|
| 25100 | #define BIFPLR4_SSID_CAP_LIST__CAP_ID_MASK 0x00FFL |
|---|
| 25101 | #define BIFPLR4_SSID_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
|---|
| 25102 | //BIFPLR4_SSID_CAP |
|---|
| 25103 | #define BIFPLR4_SSID_CAP__SUBSYSTEM_VENDOR_ID__SHIFT 0x0 |
|---|
| 25104 | #define BIFPLR4_SSID_CAP__SUBSYSTEM_ID__SHIFT 0x10 |
|---|
| 25105 | #define BIFPLR4_SSID_CAP__SUBSYSTEM_VENDOR_ID_MASK 0x0000FFFFL |
|---|
| 25106 | #define BIFPLR4_SSID_CAP__SUBSYSTEM_ID_MASK 0xFFFF0000L |
|---|
| 25107 | //BIFPLR4_MSI_MAP_CAP_LIST |
|---|
| 25108 | #define BIFPLR4_MSI_MAP_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 25109 | #define BIFPLR4_MSI_MAP_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
|---|
| 25110 | #define BIFPLR4_MSI_MAP_CAP_LIST__CAP_ID_MASK 0x00FFL |
|---|
| 25111 | #define BIFPLR4_MSI_MAP_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
|---|
| 25112 | //BIFPLR4_MSI_MAP_CAP |
|---|
| 25113 | #define BIFPLR4_MSI_MAP_CAP__EN__SHIFT 0x0 |
|---|
| 25114 | #define BIFPLR4_MSI_MAP_CAP__FIXD__SHIFT 0x1 |
|---|
| 25115 | #define BIFPLR4_MSI_MAP_CAP__CAP_TYPE__SHIFT 0xb |
|---|
| 25116 | #define BIFPLR4_MSI_MAP_CAP__EN_MASK 0x0001L |
|---|
| 25117 | #define BIFPLR4_MSI_MAP_CAP__FIXD_MASK 0x0002L |
|---|
| 25118 | #define BIFPLR4_MSI_MAP_CAP__CAP_TYPE_MASK 0xF800L |
|---|
| 25119 | //BIFPLR4_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST |
|---|
| 25120 | #define BIFPLR4_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 25121 | #define BIFPLR4_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 25122 | #define BIFPLR4_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 25123 | #define BIFPLR4_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 25124 | #define BIFPLR4_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 25125 | #define BIFPLR4_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 25126 | //BIFPLR4_PCIE_VENDOR_SPECIFIC_HDR |
|---|
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| 25154 | #define BIFPLR4_PCIE_PORT_VC_CAP_REG1__PORT_ARB_TABLE_ENTRY_SIZE_MASK 0x00000C00L |
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| 25164 | #define BIFPLR4_PCIE_PORT_VC_CNTL__VC_ARB_SELECT_MASK 0x000EL |
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| 25165 | //BIFPLR4_PCIE_PORT_VC_STATUS |
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| 25174 | #define BIFPLR4_PCIE_VC0_RESOURCE_CAP__REJECT_SNOOP_TRANS_MASK 0x00008000L |
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| 25175 | #define BIFPLR4_PCIE_VC0_RESOURCE_CAP__MAX_TIME_SLOTS_MASK 0x007F0000L |
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| 25176 | #define BIFPLR4_PCIE_VC0_RESOURCE_CAP__PORT_ARB_TABLE_OFFSET_MASK 0xFF000000L |
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| 25177 | //BIFPLR4_PCIE_VC0_RESOURCE_CNTL |
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| 25178 | #define BIFPLR4_PCIE_VC0_RESOURCE_CNTL__TC_VC_MAP_TC0__SHIFT 0x0 |
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| 25179 | #define BIFPLR4_PCIE_VC0_RESOURCE_CNTL__TC_VC_MAP_TC1_7__SHIFT 0x1 |
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| 25180 | #define BIFPLR4_PCIE_VC0_RESOURCE_CNTL__LOAD_PORT_ARB_TABLE__SHIFT 0x10 |
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| 25181 | #define BIFPLR4_PCIE_VC0_RESOURCE_CNTL__PORT_ARB_SELECT__SHIFT 0x11 |
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| 25182 | #define BIFPLR4_PCIE_VC0_RESOURCE_CNTL__VC_ID__SHIFT 0x18 |
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| 25183 | #define BIFPLR4_PCIE_VC0_RESOURCE_CNTL__VC_ENABLE__SHIFT 0x1f |
|---|
| 25184 | #define BIFPLR4_PCIE_VC0_RESOURCE_CNTL__TC_VC_MAP_TC0_MASK 0x00000001L |
|---|
| 25185 | #define BIFPLR4_PCIE_VC0_RESOURCE_CNTL__TC_VC_MAP_TC1_7_MASK 0x000000FEL |
|---|
| 25186 | #define BIFPLR4_PCIE_VC0_RESOURCE_CNTL__LOAD_PORT_ARB_TABLE_MASK 0x00010000L |
|---|
| 25187 | #define BIFPLR4_PCIE_VC0_RESOURCE_CNTL__PORT_ARB_SELECT_MASK 0x000E0000L |
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| 25188 | #define BIFPLR4_PCIE_VC0_RESOURCE_CNTL__VC_ID_MASK 0x07000000L |
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| 25189 | #define BIFPLR4_PCIE_VC0_RESOURCE_CNTL__VC_ENABLE_MASK 0x80000000L |
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| 25190 | //BIFPLR4_PCIE_VC0_RESOURCE_STATUS |
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| 25193 | #define BIFPLR4_PCIE_VC0_RESOURCE_STATUS__PORT_ARB_TABLE_STATUS_MASK 0x0001L |
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| 25194 | #define BIFPLR4_PCIE_VC0_RESOURCE_STATUS__VC_NEGOTIATION_PENDING_MASK 0x0002L |
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| 25195 | //BIFPLR4_PCIE_VC1_RESOURCE_CAP |
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| 25196 | #define BIFPLR4_PCIE_VC1_RESOURCE_CAP__PORT_ARB_CAP__SHIFT 0x0 |
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| 25198 | #define BIFPLR4_PCIE_VC1_RESOURCE_CAP__MAX_TIME_SLOTS__SHIFT 0x10 |
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| 25199 | #define BIFPLR4_PCIE_VC1_RESOURCE_CAP__PORT_ARB_TABLE_OFFSET__SHIFT 0x18 |
|---|
| 25200 | #define BIFPLR4_PCIE_VC1_RESOURCE_CAP__PORT_ARB_CAP_MASK 0x000000FFL |
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| 25201 | #define BIFPLR4_PCIE_VC1_RESOURCE_CAP__REJECT_SNOOP_TRANS_MASK 0x00008000L |
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| 25202 | #define BIFPLR4_PCIE_VC1_RESOURCE_CAP__MAX_TIME_SLOTS_MASK 0x007F0000L |
|---|
| 25203 | #define BIFPLR4_PCIE_VC1_RESOURCE_CAP__PORT_ARB_TABLE_OFFSET_MASK 0xFF000000L |
|---|
| 25204 | //BIFPLR4_PCIE_VC1_RESOURCE_CNTL |
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| 25205 | #define BIFPLR4_PCIE_VC1_RESOURCE_CNTL__TC_VC_MAP_TC0__SHIFT 0x0 |
|---|
| 25206 | #define BIFPLR4_PCIE_VC1_RESOURCE_CNTL__TC_VC_MAP_TC1_7__SHIFT 0x1 |
|---|
| 25207 | #define BIFPLR4_PCIE_VC1_RESOURCE_CNTL__LOAD_PORT_ARB_TABLE__SHIFT 0x10 |
|---|
| 25208 | #define BIFPLR4_PCIE_VC1_RESOURCE_CNTL__PORT_ARB_SELECT__SHIFT 0x11 |
|---|
| 25209 | #define BIFPLR4_PCIE_VC1_RESOURCE_CNTL__VC_ID__SHIFT 0x18 |
|---|
| 25210 | #define BIFPLR4_PCIE_VC1_RESOURCE_CNTL__VC_ENABLE__SHIFT 0x1f |
|---|
| 25211 | #define BIFPLR4_PCIE_VC1_RESOURCE_CNTL__TC_VC_MAP_TC0_MASK 0x00000001L |
|---|
| 25212 | #define BIFPLR4_PCIE_VC1_RESOURCE_CNTL__TC_VC_MAP_TC1_7_MASK 0x000000FEL |
|---|
| 25213 | #define BIFPLR4_PCIE_VC1_RESOURCE_CNTL__LOAD_PORT_ARB_TABLE_MASK 0x00010000L |
|---|
| 25214 | #define BIFPLR4_PCIE_VC1_RESOURCE_CNTL__PORT_ARB_SELECT_MASK 0x000E0000L |
|---|
| 25215 | #define BIFPLR4_PCIE_VC1_RESOURCE_CNTL__VC_ID_MASK 0x07000000L |
|---|
| 25216 | #define BIFPLR4_PCIE_VC1_RESOURCE_CNTL__VC_ENABLE_MASK 0x80000000L |
|---|
| 25217 | //BIFPLR4_PCIE_VC1_RESOURCE_STATUS |
|---|
| 25218 | #define BIFPLR4_PCIE_VC1_RESOURCE_STATUS__PORT_ARB_TABLE_STATUS__SHIFT 0x0 |
|---|
| 25219 | #define BIFPLR4_PCIE_VC1_RESOURCE_STATUS__VC_NEGOTIATION_PENDING__SHIFT 0x1 |
|---|
| 25220 | #define BIFPLR4_PCIE_VC1_RESOURCE_STATUS__PORT_ARB_TABLE_STATUS_MASK 0x0001L |
|---|
| 25221 | #define BIFPLR4_PCIE_VC1_RESOURCE_STATUS__VC_NEGOTIATION_PENDING_MASK 0x0002L |
|---|
| 25222 | //BIFPLR4_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST |
|---|
| 25223 | #define BIFPLR4_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 25224 | #define BIFPLR4_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 25225 | #define BIFPLR4_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 25226 | #define BIFPLR4_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 25227 | #define BIFPLR4_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 25228 | #define BIFPLR4_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 25229 | //BIFPLR4_PCIE_DEV_SERIAL_NUM_DW1 |
|---|
| 25230 | #define BIFPLR4_PCIE_DEV_SERIAL_NUM_DW1__SERIAL_NUMBER_LO__SHIFT 0x0 |
|---|
| 25231 | #define BIFPLR4_PCIE_DEV_SERIAL_NUM_DW1__SERIAL_NUMBER_LO_MASK 0xFFFFFFFFL |
|---|
| 25232 | //BIFPLR4_PCIE_DEV_SERIAL_NUM_DW2 |
|---|
| 25233 | #define BIFPLR4_PCIE_DEV_SERIAL_NUM_DW2__SERIAL_NUMBER_HI__SHIFT 0x0 |
|---|
| 25234 | #define BIFPLR4_PCIE_DEV_SERIAL_NUM_DW2__SERIAL_NUMBER_HI_MASK 0xFFFFFFFFL |
|---|
| 25235 | //BIFPLR4_PCIE_ADV_ERR_RPT_ENH_CAP_LIST |
|---|
| 25236 | #define BIFPLR4_PCIE_ADV_ERR_RPT_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 25237 | #define BIFPLR4_PCIE_ADV_ERR_RPT_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 25238 | #define BIFPLR4_PCIE_ADV_ERR_RPT_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 25239 | #define BIFPLR4_PCIE_ADV_ERR_RPT_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 25240 | #define BIFPLR4_PCIE_ADV_ERR_RPT_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 25241 | #define BIFPLR4_PCIE_ADV_ERR_RPT_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 25242 | //BIFPLR4_PCIE_UNCORR_ERR_STATUS |
|---|
| 25243 | #define BIFPLR4_PCIE_UNCORR_ERR_STATUS__DLP_ERR_STATUS__SHIFT 0x4 |
|---|
| 25244 | #define BIFPLR4_PCIE_UNCORR_ERR_STATUS__SURPDN_ERR_STATUS__SHIFT 0x5 |
|---|
| 25245 | #define BIFPLR4_PCIE_UNCORR_ERR_STATUS__PSN_ERR_STATUS__SHIFT 0xc |
|---|
| 25246 | #define BIFPLR4_PCIE_UNCORR_ERR_STATUS__FC_ERR_STATUS__SHIFT 0xd |
|---|
| 25247 | #define BIFPLR4_PCIE_UNCORR_ERR_STATUS__CPL_TIMEOUT_STATUS__SHIFT 0xe |
|---|
| 25248 | #define BIFPLR4_PCIE_UNCORR_ERR_STATUS__CPL_ABORT_ERR_STATUS__SHIFT 0xf |
|---|
| 25249 | #define BIFPLR4_PCIE_UNCORR_ERR_STATUS__UNEXP_CPL_STATUS__SHIFT 0x10 |
|---|
| 25250 | #define BIFPLR4_PCIE_UNCORR_ERR_STATUS__RCV_OVFL_STATUS__SHIFT 0x11 |
|---|
| 25251 | #define BIFPLR4_PCIE_UNCORR_ERR_STATUS__MAL_TLP_STATUS__SHIFT 0x12 |
|---|
| 25252 | #define BIFPLR4_PCIE_UNCORR_ERR_STATUS__ECRC_ERR_STATUS__SHIFT 0x13 |
|---|
| 25253 | #define BIFPLR4_PCIE_UNCORR_ERR_STATUS__UNSUPP_REQ_ERR_STATUS__SHIFT 0x14 |
|---|
| 25254 | #define BIFPLR4_PCIE_UNCORR_ERR_STATUS__ACS_VIOLATION_STATUS__SHIFT 0x15 |
|---|
| 25255 | #define BIFPLR4_PCIE_UNCORR_ERR_STATUS__UNCORR_INT_ERR_STATUS__SHIFT 0x16 |
|---|
| 25256 | #define BIFPLR4_PCIE_UNCORR_ERR_STATUS__MC_BLOCKED_TLP_STATUS__SHIFT 0x17 |
|---|
| 25257 | #define BIFPLR4_PCIE_UNCORR_ERR_STATUS__ATOMICOP_EGRESS_BLOCKED_STATUS__SHIFT 0x18 |
|---|
| 25258 | #define BIFPLR4_PCIE_UNCORR_ERR_STATUS__TLP_PREFIX_BLOCKED_ERR_STATUS__SHIFT 0x19 |
|---|
| 25259 | #define BIFPLR4_PCIE_UNCORR_ERR_STATUS__POISONED_TLP_EGRESS_BLOCKED_STATUS__SHIFT 0x1a |
|---|
| 25260 | #define BIFPLR4_PCIE_UNCORR_ERR_STATUS__DLP_ERR_STATUS_MASK 0x00000010L |
|---|
| 25261 | #define BIFPLR4_PCIE_UNCORR_ERR_STATUS__SURPDN_ERR_STATUS_MASK 0x00000020L |
|---|
| 25262 | #define BIFPLR4_PCIE_UNCORR_ERR_STATUS__PSN_ERR_STATUS_MASK 0x00001000L |
|---|
| 25263 | #define BIFPLR4_PCIE_UNCORR_ERR_STATUS__FC_ERR_STATUS_MASK 0x00002000L |
|---|
| 25264 | #define BIFPLR4_PCIE_UNCORR_ERR_STATUS__CPL_TIMEOUT_STATUS_MASK 0x00004000L |
|---|
| 25265 | #define BIFPLR4_PCIE_UNCORR_ERR_STATUS__CPL_ABORT_ERR_STATUS_MASK 0x00008000L |
|---|
| 25266 | #define BIFPLR4_PCIE_UNCORR_ERR_STATUS__UNEXP_CPL_STATUS_MASK 0x00010000L |
|---|
| 25267 | #define BIFPLR4_PCIE_UNCORR_ERR_STATUS__RCV_OVFL_STATUS_MASK 0x00020000L |
|---|
| 25268 | #define BIFPLR4_PCIE_UNCORR_ERR_STATUS__MAL_TLP_STATUS_MASK 0x00040000L |
|---|
| 25269 | #define BIFPLR4_PCIE_UNCORR_ERR_STATUS__ECRC_ERR_STATUS_MASK 0x00080000L |
|---|
| 25270 | #define BIFPLR4_PCIE_UNCORR_ERR_STATUS__UNSUPP_REQ_ERR_STATUS_MASK 0x00100000L |
|---|
| 25271 | #define BIFPLR4_PCIE_UNCORR_ERR_STATUS__ACS_VIOLATION_STATUS_MASK 0x00200000L |
|---|
| 25272 | #define BIFPLR4_PCIE_UNCORR_ERR_STATUS__UNCORR_INT_ERR_STATUS_MASK 0x00400000L |
|---|
| 25273 | #define BIFPLR4_PCIE_UNCORR_ERR_STATUS__MC_BLOCKED_TLP_STATUS_MASK 0x00800000L |
|---|
| 25274 | #define BIFPLR4_PCIE_UNCORR_ERR_STATUS__ATOMICOP_EGRESS_BLOCKED_STATUS_MASK 0x01000000L |
|---|
| 25275 | #define BIFPLR4_PCIE_UNCORR_ERR_STATUS__TLP_PREFIX_BLOCKED_ERR_STATUS_MASK 0x02000000L |
|---|
| 25276 | #define BIFPLR4_PCIE_UNCORR_ERR_STATUS__POISONED_TLP_EGRESS_BLOCKED_STATUS_MASK 0x04000000L |
|---|
| 25277 | //BIFPLR4_PCIE_UNCORR_ERR_MASK |
|---|
| 25278 | #define BIFPLR4_PCIE_UNCORR_ERR_MASK__DLP_ERR_MASK__SHIFT 0x4 |
|---|
| 25279 | #define BIFPLR4_PCIE_UNCORR_ERR_MASK__SURPDN_ERR_MASK__SHIFT 0x5 |
|---|
| 25280 | #define BIFPLR4_PCIE_UNCORR_ERR_MASK__PSN_ERR_MASK__SHIFT 0xc |
|---|
| 25281 | #define BIFPLR4_PCIE_UNCORR_ERR_MASK__FC_ERR_MASK__SHIFT 0xd |
|---|
| 25282 | #define BIFPLR4_PCIE_UNCORR_ERR_MASK__CPL_TIMEOUT_MASK__SHIFT 0xe |
|---|
| 25283 | #define BIFPLR4_PCIE_UNCORR_ERR_MASK__CPL_ABORT_ERR_MASK__SHIFT 0xf |
|---|
| 25284 | #define BIFPLR4_PCIE_UNCORR_ERR_MASK__UNEXP_CPL_MASK__SHIFT 0x10 |
|---|
| 25285 | #define BIFPLR4_PCIE_UNCORR_ERR_MASK__RCV_OVFL_MASK__SHIFT 0x11 |
|---|
| 25286 | #define BIFPLR4_PCIE_UNCORR_ERR_MASK__MAL_TLP_MASK__SHIFT 0x12 |
|---|
| 25287 | #define BIFPLR4_PCIE_UNCORR_ERR_MASK__ECRC_ERR_MASK__SHIFT 0x13 |
|---|
| 25288 | #define BIFPLR4_PCIE_UNCORR_ERR_MASK__UNSUPP_REQ_ERR_MASK__SHIFT 0x14 |
|---|
| 25289 | #define BIFPLR4_PCIE_UNCORR_ERR_MASK__ACS_VIOLATION_MASK__SHIFT 0x15 |
|---|
| 25290 | #define BIFPLR4_PCIE_UNCORR_ERR_MASK__UNCORR_INT_ERR_MASK__SHIFT 0x16 |
|---|
| 25291 | #define BIFPLR4_PCIE_UNCORR_ERR_MASK__MC_BLOCKED_TLP_MASK__SHIFT 0x17 |
|---|
| 25292 | #define BIFPLR4_PCIE_UNCORR_ERR_MASK__ATOMICOP_EGRESS_BLOCKED_MASK__SHIFT 0x18 |
|---|
| 25293 | #define BIFPLR4_PCIE_UNCORR_ERR_MASK__TLP_PREFIX_BLOCKED_ERR_MASK__SHIFT 0x19 |
|---|
| 25294 | #define BIFPLR4_PCIE_UNCORR_ERR_MASK__POISONED_TLP_EGRESS_BLOCKED_MASK__SHIFT 0x1a |
|---|
| 25295 | #define BIFPLR4_PCIE_UNCORR_ERR_MASK__DLP_ERR_MASK_MASK 0x00000010L |
|---|
| 25296 | #define BIFPLR4_PCIE_UNCORR_ERR_MASK__SURPDN_ERR_MASK_MASK 0x00000020L |
|---|
| 25297 | #define BIFPLR4_PCIE_UNCORR_ERR_MASK__PSN_ERR_MASK_MASK 0x00001000L |
|---|
| 25298 | #define BIFPLR4_PCIE_UNCORR_ERR_MASK__FC_ERR_MASK_MASK 0x00002000L |
|---|
| 25299 | #define BIFPLR4_PCIE_UNCORR_ERR_MASK__CPL_TIMEOUT_MASK_MASK 0x00004000L |
|---|
| 25300 | #define BIFPLR4_PCIE_UNCORR_ERR_MASK__CPL_ABORT_ERR_MASK_MASK 0x00008000L |
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| 25301 | #define BIFPLR4_PCIE_UNCORR_ERR_MASK__UNEXP_CPL_MASK_MASK 0x00010000L |
|---|
| 25302 | #define BIFPLR4_PCIE_UNCORR_ERR_MASK__RCV_OVFL_MASK_MASK 0x00020000L |
|---|
| 25303 | #define BIFPLR4_PCIE_UNCORR_ERR_MASK__MAL_TLP_MASK_MASK 0x00040000L |
|---|
| 25304 | #define BIFPLR4_PCIE_UNCORR_ERR_MASK__ECRC_ERR_MASK_MASK 0x00080000L |
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| 25305 | #define BIFPLR4_PCIE_UNCORR_ERR_MASK__UNSUPP_REQ_ERR_MASK_MASK 0x00100000L |
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|---|
| 25307 | #define BIFPLR4_PCIE_UNCORR_ERR_MASK__UNCORR_INT_ERR_MASK_MASK 0x00400000L |
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| 25310 | #define BIFPLR4_PCIE_UNCORR_ERR_MASK__TLP_PREFIX_BLOCKED_ERR_MASK_MASK 0x02000000L |
|---|
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| 25327 | #define BIFPLR4_PCIE_UNCORR_ERR_SEVERITY__ATOMICOP_EGRESS_BLOCKED_SEVERITY__SHIFT 0x18 |
|---|
| 25328 | #define BIFPLR4_PCIE_UNCORR_ERR_SEVERITY__TLP_PREFIX_BLOCKED_ERR_SEVERITY__SHIFT 0x19 |
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| 25331 | #define BIFPLR4_PCIE_UNCORR_ERR_SEVERITY__SURPDN_ERR_SEVERITY_MASK 0x00000020L |
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| 25332 | #define BIFPLR4_PCIE_UNCORR_ERR_SEVERITY__PSN_ERR_SEVERITY_MASK 0x00001000L |
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| 25333 | #define BIFPLR4_PCIE_UNCORR_ERR_SEVERITY__FC_ERR_SEVERITY_MASK 0x00002000L |
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| 25343 | #define BIFPLR4_PCIE_UNCORR_ERR_SEVERITY__MC_BLOCKED_TLP_SEVERITY_MASK 0x00800000L |
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| 25345 | #define BIFPLR4_PCIE_UNCORR_ERR_SEVERITY__TLP_PREFIX_BLOCKED_ERR_SEVERITY_MASK 0x02000000L |
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| 25346 | #define BIFPLR4_PCIE_UNCORR_ERR_SEVERITY__POISONED_TLP_EGRESS_BLOCKED_SEVERITY_MASK 0x04000000L |
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| 25358 | #define BIFPLR4_PCIE_CORR_ERR_STATUS__BAD_DLLP_STATUS_MASK 0x00000080L |
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| 25359 | #define BIFPLR4_PCIE_CORR_ERR_STATUS__REPLAY_NUM_ROLLOVER_STATUS_MASK 0x00000100L |
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| 25361 | #define BIFPLR4_PCIE_CORR_ERR_STATUS__ADVISORY_NONFATAL_ERR_STATUS_MASK 0x00002000L |
|---|
| 25362 | #define BIFPLR4_PCIE_CORR_ERR_STATUS__CORR_INT_ERR_STATUS_MASK 0x00004000L |
|---|
| 25363 | #define BIFPLR4_PCIE_CORR_ERR_STATUS__HDR_LOG_OVFL_STATUS_MASK 0x00008000L |
|---|
| 25364 | //BIFPLR4_PCIE_CORR_ERR_MASK |
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| 25365 | #define BIFPLR4_PCIE_CORR_ERR_MASK__RCV_ERR_MASK__SHIFT 0x0 |
|---|
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|---|
| 25367 | #define BIFPLR4_PCIE_CORR_ERR_MASK__BAD_DLLP_MASK__SHIFT 0x7 |
|---|
| 25368 | #define BIFPLR4_PCIE_CORR_ERR_MASK__REPLAY_NUM_ROLLOVER_MASK__SHIFT 0x8 |
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| 25369 | #define BIFPLR4_PCIE_CORR_ERR_MASK__REPLAY_TIMER_TIMEOUT_MASK__SHIFT 0xc |
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| 25372 | #define BIFPLR4_PCIE_CORR_ERR_MASK__HDR_LOG_OVFL_MASK__SHIFT 0xf |
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| 25373 | #define BIFPLR4_PCIE_CORR_ERR_MASK__RCV_ERR_MASK_MASK 0x00000001L |
|---|
| 25374 | #define BIFPLR4_PCIE_CORR_ERR_MASK__BAD_TLP_MASK_MASK 0x00000040L |
|---|
| 25375 | #define BIFPLR4_PCIE_CORR_ERR_MASK__BAD_DLLP_MASK_MASK 0x00000080L |
|---|
| 25376 | #define BIFPLR4_PCIE_CORR_ERR_MASK__REPLAY_NUM_ROLLOVER_MASK_MASK 0x00000100L |
|---|
| 25377 | #define BIFPLR4_PCIE_CORR_ERR_MASK__REPLAY_TIMER_TIMEOUT_MASK_MASK 0x00001000L |
|---|
| 25378 | #define BIFPLR4_PCIE_CORR_ERR_MASK__ADVISORY_NONFATAL_ERR_MASK_MASK 0x00002000L |
|---|
| 25379 | #define BIFPLR4_PCIE_CORR_ERR_MASK__CORR_INT_ERR_MASK_MASK 0x00004000L |
|---|
| 25380 | #define BIFPLR4_PCIE_CORR_ERR_MASK__HDR_LOG_OVFL_MASK_MASK 0x00008000L |
|---|
| 25381 | //BIFPLR4_PCIE_ADV_ERR_CAP_CNTL |
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| 25382 | #define BIFPLR4_PCIE_ADV_ERR_CAP_CNTL__FIRST_ERR_PTR__SHIFT 0x0 |
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|---|
| 25384 | #define BIFPLR4_PCIE_ADV_ERR_CAP_CNTL__ECRC_GEN_EN__SHIFT 0x6 |
|---|
| 25385 | #define BIFPLR4_PCIE_ADV_ERR_CAP_CNTL__ECRC_CHECK_CAP__SHIFT 0x7 |
|---|
| 25386 | #define BIFPLR4_PCIE_ADV_ERR_CAP_CNTL__ECRC_CHECK_EN__SHIFT 0x8 |
|---|
| 25387 | #define BIFPLR4_PCIE_ADV_ERR_CAP_CNTL__MULTI_HDR_RECD_CAP__SHIFT 0x9 |
|---|
| 25388 | #define BIFPLR4_PCIE_ADV_ERR_CAP_CNTL__MULTI_HDR_RECD_EN__SHIFT 0xa |
|---|
| 25389 | #define BIFPLR4_PCIE_ADV_ERR_CAP_CNTL__TLP_PREFIX_LOG_PRESENT__SHIFT 0xb |
|---|
| 25390 | #define BIFPLR4_PCIE_ADV_ERR_CAP_CNTL__COMPLETION_TIMEOUT_LOG_CAPABLE__SHIFT 0xc |
|---|
| 25391 | #define BIFPLR4_PCIE_ADV_ERR_CAP_CNTL__FIRST_ERR_PTR_MASK 0x0000001FL |
|---|
| 25392 | #define BIFPLR4_PCIE_ADV_ERR_CAP_CNTL__ECRC_GEN_CAP_MASK 0x00000020L |
|---|
| 25393 | #define BIFPLR4_PCIE_ADV_ERR_CAP_CNTL__ECRC_GEN_EN_MASK 0x00000040L |
|---|
| 25394 | #define BIFPLR4_PCIE_ADV_ERR_CAP_CNTL__ECRC_CHECK_CAP_MASK 0x00000080L |
|---|
| 25395 | #define BIFPLR4_PCIE_ADV_ERR_CAP_CNTL__ECRC_CHECK_EN_MASK 0x00000100L |
|---|
| 25396 | #define BIFPLR4_PCIE_ADV_ERR_CAP_CNTL__MULTI_HDR_RECD_CAP_MASK 0x00000200L |
|---|
| 25397 | #define BIFPLR4_PCIE_ADV_ERR_CAP_CNTL__MULTI_HDR_RECD_EN_MASK 0x00000400L |
|---|
| 25398 | #define BIFPLR4_PCIE_ADV_ERR_CAP_CNTL__TLP_PREFIX_LOG_PRESENT_MASK 0x00000800L |
|---|
| 25399 | #define BIFPLR4_PCIE_ADV_ERR_CAP_CNTL__COMPLETION_TIMEOUT_LOG_CAPABLE_MASK 0x00001000L |
|---|
| 25400 | //BIFPLR4_PCIE_HDR_LOG0 |
|---|
| 25401 | #define BIFPLR4_PCIE_HDR_LOG0__TLP_HDR__SHIFT 0x0 |
|---|
| 25402 | #define BIFPLR4_PCIE_HDR_LOG0__TLP_HDR_MASK 0xFFFFFFFFL |
|---|
| 25403 | //BIFPLR4_PCIE_HDR_LOG1 |
|---|
| 25404 | #define BIFPLR4_PCIE_HDR_LOG1__TLP_HDR__SHIFT 0x0 |
|---|
| 25405 | #define BIFPLR4_PCIE_HDR_LOG1__TLP_HDR_MASK 0xFFFFFFFFL |
|---|
| 25406 | //BIFPLR4_PCIE_HDR_LOG2 |
|---|
| 25407 | #define BIFPLR4_PCIE_HDR_LOG2__TLP_HDR__SHIFT 0x0 |
|---|
| 25408 | #define BIFPLR4_PCIE_HDR_LOG2__TLP_HDR_MASK 0xFFFFFFFFL |
|---|
| 25409 | //BIFPLR4_PCIE_HDR_LOG3 |
|---|
| 25410 | #define BIFPLR4_PCIE_HDR_LOG3__TLP_HDR__SHIFT 0x0 |
|---|
| 25411 | #define BIFPLR4_PCIE_HDR_LOG3__TLP_HDR_MASK 0xFFFFFFFFL |
|---|
| 25412 | //BIFPLR4_PCIE_ROOT_ERR_CMD |
|---|
| 25413 | #define BIFPLR4_PCIE_ROOT_ERR_CMD__CORR_ERR_REP_EN__SHIFT 0x0 |
|---|
| 25414 | #define BIFPLR4_PCIE_ROOT_ERR_CMD__NONFATAL_ERR_REP_EN__SHIFT 0x1 |
|---|
| 25415 | #define BIFPLR4_PCIE_ROOT_ERR_CMD__FATAL_ERR_REP_EN__SHIFT 0x2 |
|---|
| 25416 | #define BIFPLR4_PCIE_ROOT_ERR_CMD__CORR_ERR_REP_EN_MASK 0x00000001L |
|---|
| 25417 | #define BIFPLR4_PCIE_ROOT_ERR_CMD__NONFATAL_ERR_REP_EN_MASK 0x00000002L |
|---|
| 25418 | #define BIFPLR4_PCIE_ROOT_ERR_CMD__FATAL_ERR_REP_EN_MASK 0x00000004L |
|---|
| 25419 | //BIFPLR4_PCIE_ERR_SRC_ID |
|---|
| 25420 | #define BIFPLR4_PCIE_ERR_SRC_ID__ERR_CORR_SRC_ID__SHIFT 0x0 |
|---|
| 25421 | #define BIFPLR4_PCIE_ERR_SRC_ID__ERR_FATAL_NONFATAL_SRC_ID__SHIFT 0x10 |
|---|
| 25422 | #define BIFPLR4_PCIE_ERR_SRC_ID__ERR_CORR_SRC_ID_MASK 0x0000FFFFL |
|---|
| 25423 | #define BIFPLR4_PCIE_ERR_SRC_ID__ERR_FATAL_NONFATAL_SRC_ID_MASK 0xFFFF0000L |
|---|
| 25424 | //BIFPLR4_PCIE_TLP_PREFIX_LOG0 |
|---|
| 25425 | #define BIFPLR4_PCIE_TLP_PREFIX_LOG0__TLP_PREFIX__SHIFT 0x0 |
|---|
| 25426 | #define BIFPLR4_PCIE_TLP_PREFIX_LOG0__TLP_PREFIX_MASK 0xFFFFFFFFL |
|---|
| 25427 | //BIFPLR4_PCIE_TLP_PREFIX_LOG1 |
|---|
| 25428 | #define BIFPLR4_PCIE_TLP_PREFIX_LOG1__TLP_PREFIX__SHIFT 0x0 |
|---|
| 25429 | #define BIFPLR4_PCIE_TLP_PREFIX_LOG1__TLP_PREFIX_MASK 0xFFFFFFFFL |
|---|
| 25430 | //BIFPLR4_PCIE_TLP_PREFIX_LOG2 |
|---|
| 25431 | #define BIFPLR4_PCIE_TLP_PREFIX_LOG2__TLP_PREFIX__SHIFT 0x0 |
|---|
| 25432 | #define BIFPLR4_PCIE_TLP_PREFIX_LOG2__TLP_PREFIX_MASK 0xFFFFFFFFL |
|---|
| 25433 | //BIFPLR4_PCIE_TLP_PREFIX_LOG3 |
|---|
| 25434 | #define BIFPLR4_PCIE_TLP_PREFIX_LOG3__TLP_PREFIX__SHIFT 0x0 |
|---|
| 25435 | #define BIFPLR4_PCIE_TLP_PREFIX_LOG3__TLP_PREFIX_MASK 0xFFFFFFFFL |
|---|
| 25436 | //BIFPLR4_PCIE_SECONDARY_ENH_CAP_LIST |
|---|
| 25437 | #define BIFPLR4_PCIE_SECONDARY_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 25438 | #define BIFPLR4_PCIE_SECONDARY_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 25439 | #define BIFPLR4_PCIE_SECONDARY_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 25440 | #define BIFPLR4_PCIE_SECONDARY_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 25441 | #define BIFPLR4_PCIE_SECONDARY_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 25442 | #define BIFPLR4_PCIE_SECONDARY_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 25443 | //BIFPLR4_PCIE_LANE_ERROR_STATUS |
|---|
| 25444 | #define BIFPLR4_PCIE_LANE_ERROR_STATUS__LANE_ERROR_STATUS_BITS__SHIFT 0x0 |
|---|
| 25445 | #define BIFPLR4_PCIE_LANE_ERROR_STATUS__LANE_ERROR_STATUS_BITS_MASK 0x0000FFFFL |
|---|
| 25446 | //BIFPLR4_PCIE_LANE_0_EQUALIZATION_CNTL |
|---|
| 25447 | #define BIFPLR4_PCIE_LANE_0_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET__SHIFT 0x0 |
|---|
| 25448 | #define BIFPLR4_PCIE_LANE_0_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT__SHIFT 0x4 |
|---|
| 25449 | #define BIFPLR4_PCIE_LANE_0_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET__SHIFT 0x8 |
|---|
| 25450 | #define BIFPLR4_PCIE_LANE_0_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT__SHIFT 0xc |
|---|
| 25451 | #define BIFPLR4_PCIE_LANE_0_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET_MASK 0x000FL |
|---|
| 25452 | #define BIFPLR4_PCIE_LANE_0_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT_MASK 0x0070L |
|---|
| 25453 | #define BIFPLR4_PCIE_LANE_0_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET_MASK 0x0F00L |
|---|
| 25454 | #define BIFPLR4_PCIE_LANE_0_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT_MASK 0x7000L |
|---|
| 25455 | //BIFPLR4_PCIE_LANE_1_EQUALIZATION_CNTL |
|---|
| 25456 | #define BIFPLR4_PCIE_LANE_1_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET__SHIFT 0x0 |
|---|
| 25457 | #define BIFPLR4_PCIE_LANE_1_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT__SHIFT 0x4 |
|---|
| 25458 | #define BIFPLR4_PCIE_LANE_1_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET__SHIFT 0x8 |
|---|
| 25459 | #define BIFPLR4_PCIE_LANE_1_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT__SHIFT 0xc |
|---|
| 25460 | #define BIFPLR4_PCIE_LANE_1_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET_MASK 0x000FL |
|---|
| 25461 | #define BIFPLR4_PCIE_LANE_1_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT_MASK 0x0070L |
|---|
| 25462 | #define BIFPLR4_PCIE_LANE_1_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET_MASK 0x0F00L |
|---|
| 25463 | #define BIFPLR4_PCIE_LANE_1_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT_MASK 0x7000L |
|---|
| 25464 | //BIFPLR4_PCIE_LANE_2_EQUALIZATION_CNTL |
|---|
| 25465 | #define BIFPLR4_PCIE_LANE_2_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET__SHIFT 0x0 |
|---|
| 25466 | #define BIFPLR4_PCIE_LANE_2_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT__SHIFT 0x4 |
|---|
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| 25551 | #define BIFPLR4_PCIE_LANE_11_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT_MASK 0x0070L |
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| 25553 | #define BIFPLR4_PCIE_LANE_11_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT_MASK 0x7000L |
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| 25568 | #define BIFPLR4_PCIE_LANE_13_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET_MASK 0x000FL |
|---|
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|---|
| 25571 | #define BIFPLR4_PCIE_LANE_13_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT_MASK 0x7000L |
|---|
| 25572 | //BIFPLR4_PCIE_LANE_14_EQUALIZATION_CNTL |
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| 25573 | #define BIFPLR4_PCIE_LANE_14_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET__SHIFT 0x0 |
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| 25574 | #define BIFPLR4_PCIE_LANE_14_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT__SHIFT 0x4 |
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| 25575 | #define BIFPLR4_PCIE_LANE_14_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET__SHIFT 0x8 |
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| 25576 | #define BIFPLR4_PCIE_LANE_14_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT__SHIFT 0xc |
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| 25577 | #define BIFPLR4_PCIE_LANE_14_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET_MASK 0x000FL |
|---|
| 25578 | #define BIFPLR4_PCIE_LANE_14_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT_MASK 0x0070L |
|---|
| 25579 | #define BIFPLR4_PCIE_LANE_14_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET_MASK 0x0F00L |
|---|
| 25580 | #define BIFPLR4_PCIE_LANE_14_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT_MASK 0x7000L |
|---|
| 25581 | //BIFPLR4_PCIE_LANE_15_EQUALIZATION_CNTL |
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| 25582 | #define BIFPLR4_PCIE_LANE_15_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET__SHIFT 0x0 |
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| 25583 | #define BIFPLR4_PCIE_LANE_15_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT__SHIFT 0x4 |
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| 25584 | #define BIFPLR4_PCIE_LANE_15_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET__SHIFT 0x8 |
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| 25585 | #define BIFPLR4_PCIE_LANE_15_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT__SHIFT 0xc |
|---|
| 25586 | #define BIFPLR4_PCIE_LANE_15_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET_MASK 0x000FL |
|---|
| 25587 | #define BIFPLR4_PCIE_LANE_15_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT_MASK 0x0070L |
|---|
| 25588 | #define BIFPLR4_PCIE_LANE_15_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET_MASK 0x0F00L |
|---|
| 25589 | #define BIFPLR4_PCIE_LANE_15_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT_MASK 0x7000L |
|---|
| 25590 | //BIFPLR4_PCIE_ACS_ENH_CAP_LIST |
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| 25593 | #define BIFPLR4_PCIE_ACS_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
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| 25594 | #define BIFPLR4_PCIE_ACS_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
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| 25595 | #define BIFPLR4_PCIE_ACS_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 25596 | #define BIFPLR4_PCIE_ACS_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 25597 | //BIFPLR4_PCIE_MC_ENH_CAP_LIST |
|---|
| 25598 | #define BIFPLR4_PCIE_MC_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 25599 | #define BIFPLR4_PCIE_MC_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 25600 | #define BIFPLR4_PCIE_MC_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 25601 | #define BIFPLR4_PCIE_MC_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 25602 | #define BIFPLR4_PCIE_MC_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 25603 | #define BIFPLR4_PCIE_MC_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 25604 | //BIFPLR4_PCIE_MC_CAP |
|---|
| 25605 | #define BIFPLR4_PCIE_MC_CAP__MC_MAX_GROUP__SHIFT 0x0 |
|---|
| 25606 | #define BIFPLR4_PCIE_MC_CAP__MC_WIN_SIZE_REQ__SHIFT 0x8 |
|---|
| 25607 | #define BIFPLR4_PCIE_MC_CAP__MC_ECRC_REGEN_SUPP__SHIFT 0xf |
|---|
| 25608 | #define BIFPLR4_PCIE_MC_CAP__MC_MAX_GROUP_MASK 0x003FL |
|---|
| 25609 | #define BIFPLR4_PCIE_MC_CAP__MC_WIN_SIZE_REQ_MASK 0x3F00L |
|---|
| 25610 | #define BIFPLR4_PCIE_MC_CAP__MC_ECRC_REGEN_SUPP_MASK 0x8000L |
|---|
| 25611 | //BIFPLR4_PCIE_MC_CNTL |
|---|
| 25612 | #define BIFPLR4_PCIE_MC_CNTL__MC_NUM_GROUP__SHIFT 0x0 |
|---|
| 25613 | #define BIFPLR4_PCIE_MC_CNTL__MC_ENABLE__SHIFT 0xf |
|---|
| 25614 | #define BIFPLR4_PCIE_MC_CNTL__MC_NUM_GROUP_MASK 0x003FL |
|---|
| 25615 | #define BIFPLR4_PCIE_MC_CNTL__MC_ENABLE_MASK 0x8000L |
|---|
| 25616 | //BIFPLR4_PCIE_MC_ADDR0 |
|---|
| 25617 | #define BIFPLR4_PCIE_MC_ADDR0__MC_INDEX_POS__SHIFT 0x0 |
|---|
| 25618 | #define BIFPLR4_PCIE_MC_ADDR0__MC_BASE_ADDR_0__SHIFT 0xc |
|---|
| 25619 | #define BIFPLR4_PCIE_MC_ADDR0__MC_INDEX_POS_MASK 0x0000003FL |
|---|
| 25620 | #define BIFPLR4_PCIE_MC_ADDR0__MC_BASE_ADDR_0_MASK 0xFFFFF000L |
|---|
| 25621 | //BIFPLR4_PCIE_MC_ADDR1 |
|---|
| 25622 | #define BIFPLR4_PCIE_MC_ADDR1__MC_BASE_ADDR_1__SHIFT 0x0 |
|---|
| 25623 | #define BIFPLR4_PCIE_MC_ADDR1__MC_BASE_ADDR_1_MASK 0xFFFFFFFFL |
|---|
| 25624 | //BIFPLR4_PCIE_MC_RCV0 |
|---|
| 25625 | #define BIFPLR4_PCIE_MC_RCV0__MC_RECEIVE_0__SHIFT 0x0 |
|---|
| 25626 | #define BIFPLR4_PCIE_MC_RCV0__MC_RECEIVE_0_MASK 0xFFFFFFFFL |
|---|
| 25627 | //BIFPLR4_PCIE_MC_RCV1 |
|---|
| 25628 | #define BIFPLR4_PCIE_MC_RCV1__MC_RECEIVE_1__SHIFT 0x0 |
|---|
| 25629 | #define BIFPLR4_PCIE_MC_RCV1__MC_RECEIVE_1_MASK 0xFFFFFFFFL |
|---|
| 25630 | //BIFPLR4_PCIE_MC_BLOCK_ALL0 |
|---|
| 25631 | #define BIFPLR4_PCIE_MC_BLOCK_ALL0__MC_BLOCK_ALL_0__SHIFT 0x0 |
|---|
| 25632 | #define BIFPLR4_PCIE_MC_BLOCK_ALL0__MC_BLOCK_ALL_0_MASK 0xFFFFFFFFL |
|---|
| 25633 | //BIFPLR4_PCIE_MC_BLOCK_ALL1 |
|---|
| 25634 | #define BIFPLR4_PCIE_MC_BLOCK_ALL1__MC_BLOCK_ALL_1__SHIFT 0x0 |
|---|
| 25635 | #define BIFPLR4_PCIE_MC_BLOCK_ALL1__MC_BLOCK_ALL_1_MASK 0xFFFFFFFFL |
|---|
| 25636 | //BIFPLR4_PCIE_MC_BLOCK_UNTRANSLATED_0 |
|---|
| 25637 | #define BIFPLR4_PCIE_MC_BLOCK_UNTRANSLATED_0__MC_BLOCK_UNTRANSLATED_0__SHIFT 0x0 |
|---|
| 25638 | #define BIFPLR4_PCIE_MC_BLOCK_UNTRANSLATED_0__MC_BLOCK_UNTRANSLATED_0_MASK 0xFFFFFFFFL |
|---|
| 25639 | //BIFPLR4_PCIE_MC_BLOCK_UNTRANSLATED_1 |
|---|
| 25640 | #define BIFPLR4_PCIE_MC_BLOCK_UNTRANSLATED_1__MC_BLOCK_UNTRANSLATED_1__SHIFT 0x0 |
|---|
| 25641 | #define BIFPLR4_PCIE_MC_BLOCK_UNTRANSLATED_1__MC_BLOCK_UNTRANSLATED_1_MASK 0xFFFFFFFFL |
|---|
| 25642 | //BIFPLR4_PCIE_MC_OVERLAY_BAR0 |
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| 25643 | #define BIFPLR4_PCIE_MC_OVERLAY_BAR0__MC_OVERLAY_SIZE__SHIFT 0x0 |
|---|
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|---|
| 25645 | #define BIFPLR4_PCIE_MC_OVERLAY_BAR0__MC_OVERLAY_SIZE_MASK 0x0000003FL |
|---|
| 25646 | #define BIFPLR4_PCIE_MC_OVERLAY_BAR0__MC_OVERLAY_BAR_0_MASK 0xFFFFFFC0L |
|---|
| 25647 | //BIFPLR4_PCIE_MC_OVERLAY_BAR1 |
|---|
| 25648 | #define BIFPLR4_PCIE_MC_OVERLAY_BAR1__MC_OVERLAY_BAR_1__SHIFT 0x0 |
|---|
| 25649 | #define BIFPLR4_PCIE_MC_OVERLAY_BAR1__MC_OVERLAY_BAR_1_MASK 0xFFFFFFFFL |
|---|
| 25650 | //BIFPLR4_PCIE_LTR_ENH_CAP_LIST |
|---|
| 25651 | #define BIFPLR4_PCIE_LTR_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
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| 25652 | #define BIFPLR4_PCIE_LTR_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 25653 | #define BIFPLR4_PCIE_LTR_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 25654 | #define BIFPLR4_PCIE_LTR_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 25655 | #define BIFPLR4_PCIE_LTR_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 25656 | #define BIFPLR4_PCIE_LTR_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 25657 | //BIFPLR4_PCIE_LTR_CAP |
|---|
| 25658 | #define BIFPLR4_PCIE_LTR_CAP__LTR_MAX_S_LATENCY_VALUE__SHIFT 0x0 |
|---|
| 25659 | #define BIFPLR4_PCIE_LTR_CAP__LTR_MAX_S_LATENCY_SCALE__SHIFT 0xa |
|---|
| 25660 | #define BIFPLR4_PCIE_LTR_CAP__LTR_MAX_NS_LATENCY_VALUE__SHIFT 0x10 |
|---|
| 25661 | #define BIFPLR4_PCIE_LTR_CAP__LTR_MAX_NS_LATENCY_SCALE__SHIFT 0x1a |
|---|
| 25662 | #define BIFPLR4_PCIE_LTR_CAP__LTR_MAX_S_LATENCY_VALUE_MASK 0x000003FFL |
|---|
| 25663 | #define BIFPLR4_PCIE_LTR_CAP__LTR_MAX_S_LATENCY_SCALE_MASK 0x00001C00L |
|---|
| 25664 | #define BIFPLR4_PCIE_LTR_CAP__LTR_MAX_NS_LATENCY_VALUE_MASK 0x03FF0000L |
|---|
| 25665 | #define BIFPLR4_PCIE_LTR_CAP__LTR_MAX_NS_LATENCY_SCALE_MASK 0x1C000000L |
|---|
| 25666 | //BIFPLR4_PCIE_ARI_ENH_CAP_LIST |
|---|
| 25667 | #define BIFPLR4_PCIE_ARI_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 25668 | #define BIFPLR4_PCIE_ARI_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 25669 | #define BIFPLR4_PCIE_ARI_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 25670 | #define BIFPLR4_PCIE_ARI_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 25671 | #define BIFPLR4_PCIE_ARI_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 25672 | #define BIFPLR4_PCIE_ARI_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 25673 | //BIFPLR4_PCIE_ARI_CAP |
|---|
| 25674 | #define BIFPLR4_PCIE_ARI_CAP__ARI_MFVC_FUNC_GROUPS_CAP__SHIFT 0x0 |
|---|
| 25675 | #define BIFPLR4_PCIE_ARI_CAP__ARI_ACS_FUNC_GROUPS_CAP__SHIFT 0x1 |
|---|
| 25676 | #define BIFPLR4_PCIE_ARI_CAP__ARI_NEXT_FUNC_NUM__SHIFT 0x8 |
|---|
| 25677 | #define BIFPLR4_PCIE_ARI_CAP__ARI_MFVC_FUNC_GROUPS_CAP_MASK 0x0001L |
|---|
| 25678 | #define BIFPLR4_PCIE_ARI_CAP__ARI_ACS_FUNC_GROUPS_CAP_MASK 0x0002L |
|---|
| 25679 | #define BIFPLR4_PCIE_ARI_CAP__ARI_NEXT_FUNC_NUM_MASK 0xFF00L |
|---|
| 25680 | //BIFPLR4_PCIE_ARI_CNTL |
|---|
| 25681 | #define BIFPLR4_PCIE_ARI_CNTL__ARI_MFVC_FUNC_GROUPS_EN__SHIFT 0x0 |
|---|
| 25682 | #define BIFPLR4_PCIE_ARI_CNTL__ARI_ACS_FUNC_GROUPS_EN__SHIFT 0x1 |
|---|
| 25683 | #define BIFPLR4_PCIE_ARI_CNTL__ARI_FUNCTION_GROUP__SHIFT 0x4 |
|---|
| 25684 | #define BIFPLR4_PCIE_ARI_CNTL__ARI_MFVC_FUNC_GROUPS_EN_MASK 0x0001L |
|---|
| 25685 | #define BIFPLR4_PCIE_ARI_CNTL__ARI_ACS_FUNC_GROUPS_EN_MASK 0x0002L |
|---|
| 25686 | #define BIFPLR4_PCIE_ARI_CNTL__ARI_FUNCTION_GROUP_MASK 0x0070L |
|---|
| 25687 | //BIFPLR4_PCIE_DPC_ENH_CAP_LIST |
|---|
| 25688 | #define BIFPLR4_PCIE_DPC_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 25689 | #define BIFPLR4_PCIE_DPC_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 25690 | #define BIFPLR4_PCIE_DPC_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 25691 | #define BIFPLR4_PCIE_DPC_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 25692 | #define BIFPLR4_PCIE_DPC_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 25693 | #define BIFPLR4_PCIE_DPC_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 25694 | //BIFPLR4_PCIE_DPC_CAP_LIST |
|---|
| 25695 | #define BIFPLR4_PCIE_DPC_CAP_LIST__DPC_INTR_MSG_NUM__SHIFT 0x0 |
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| 25696 | #define BIFPLR4_PCIE_DPC_CAP_LIST__RP_EXTENSIONS_FOR_DPC__SHIFT 0x5 |
|---|
| 25697 | #define BIFPLR4_PCIE_DPC_CAP_LIST__POISONED_TLP_EGRESS_BLOCKING_SUPPORTED__SHIFT 0x6 |
|---|
| 25698 | #define BIFPLR4_PCIE_DPC_CAP_LIST__DPC_SOFTWARE_TRIGGERING_SUPPORTED__SHIFT 0x7 |
|---|
| 25699 | #define BIFPLR4_PCIE_DPC_CAP_LIST__RP_PIO_LOG_SIZE__SHIFT 0x8 |
|---|
| 25700 | #define BIFPLR4_PCIE_DPC_CAP_LIST__DL_ACTIVE_ERR_COR_SIGNALING_SUPPORTED__SHIFT 0xc |
|---|
| 25701 | #define BIFPLR4_PCIE_DPC_CAP_LIST__DPC_INTR_MSG_NUM_MASK 0x001FL |
|---|
| 25702 | #define BIFPLR4_PCIE_DPC_CAP_LIST__RP_EXTENSIONS_FOR_DPC_MASK 0x0020L |
|---|
| 25703 | #define BIFPLR4_PCIE_DPC_CAP_LIST__POISONED_TLP_EGRESS_BLOCKING_SUPPORTED_MASK 0x0040L |
|---|
| 25704 | #define BIFPLR4_PCIE_DPC_CAP_LIST__DPC_SOFTWARE_TRIGGERING_SUPPORTED_MASK 0x0080L |
|---|
| 25705 | #define BIFPLR4_PCIE_DPC_CAP_LIST__RP_PIO_LOG_SIZE_MASK 0x0F00L |
|---|
| 25706 | #define BIFPLR4_PCIE_DPC_CAP_LIST__DL_ACTIVE_ERR_COR_SIGNALING_SUPPORTED_MASK 0x1000L |
|---|
| 25707 | //BIFPLR4_PCIE_DPC_STATUS |
|---|
| 25708 | #define BIFPLR4_PCIE_DPC_STATUS__DPC_TRIGGER_STATUS__SHIFT 0x0 |
|---|
| 25709 | #define BIFPLR4_PCIE_DPC_STATUS__DPC_TRIGGER_REASON__SHIFT 0x1 |
|---|
| 25710 | #define BIFPLR4_PCIE_DPC_STATUS__DPC_INTERRUPT_STATUS__SHIFT 0x3 |
|---|
| 25711 | #define BIFPLR4_PCIE_DPC_STATUS__DPC_RP_BUSY__SHIFT 0x4 |
|---|
| 25712 | #define BIFPLR4_PCIE_DPC_STATUS__DPC_TRIGGER_REASON_EXTENSION__SHIFT 0x5 |
|---|
| 25713 | #define BIFPLR4_PCIE_DPC_STATUS__RP_PIO_FIRST_ERROR_POINTER__SHIFT 0x8 |
|---|
| 25714 | #define BIFPLR4_PCIE_DPC_STATUS__DPC_TRIGGER_STATUS_MASK 0x0001L |
|---|
| 25715 | #define BIFPLR4_PCIE_DPC_STATUS__DPC_TRIGGER_REASON_MASK 0x0006L |
|---|
| 25716 | #define BIFPLR4_PCIE_DPC_STATUS__DPC_INTERRUPT_STATUS_MASK 0x0008L |
|---|
| 25717 | #define BIFPLR4_PCIE_DPC_STATUS__DPC_RP_BUSY_MASK 0x0010L |
|---|
| 25718 | #define BIFPLR4_PCIE_DPC_STATUS__DPC_TRIGGER_REASON_EXTENSION_MASK 0x0060L |
|---|
| 25719 | #define BIFPLR4_PCIE_DPC_STATUS__RP_PIO_FIRST_ERROR_POINTER_MASK 0x1F00L |
|---|
| 25720 | //BIFPLR4_PCIE_DPC_ERROR_SOURCE_ID |
|---|
| 25721 | #define BIFPLR4_PCIE_DPC_ERROR_SOURCE_ID__DPC_ERROR_SOURCE_ID__SHIFT 0x0 |
|---|
| 25722 | #define BIFPLR4_PCIE_DPC_ERROR_SOURCE_ID__DPC_ERROR_SOURCE_ID_MASK 0xFFFFL |
|---|
| 25723 | //BIFPLR4_PCIE_RP_PIO_STATUS |
|---|
| 25724 | #define BIFPLR4_PCIE_RP_PIO_STATUS__CFG_UR_CPL__SHIFT 0x0 |
|---|
| 25725 | #define BIFPLR4_PCIE_RP_PIO_STATUS__CFG_CA_CPL__SHIFT 0x1 |
|---|
| 25726 | #define BIFPLR4_PCIE_RP_PIO_STATUS__CFG_CTO__SHIFT 0x2 |
|---|
| 25727 | #define BIFPLR4_PCIE_RP_PIO_STATUS__IO_UR_CPL__SHIFT 0x8 |
|---|
| 25728 | #define BIFPLR4_PCIE_RP_PIO_STATUS__IO_CA_CPL__SHIFT 0x9 |
|---|
| 25729 | #define BIFPLR4_PCIE_RP_PIO_STATUS__IO_CTO__SHIFT 0xa |
|---|
| 25730 | #define BIFPLR4_PCIE_RP_PIO_STATUS__MEM_UR_CPL__SHIFT 0x10 |
|---|
| 25731 | #define BIFPLR4_PCIE_RP_PIO_STATUS__MEM_CA_CPL__SHIFT 0x11 |
|---|
| 25732 | #define BIFPLR4_PCIE_RP_PIO_STATUS__MEM_CTO__SHIFT 0x12 |
|---|
| 25733 | #define BIFPLR4_PCIE_RP_PIO_STATUS__CFG_UR_CPL_MASK 0x00000001L |
|---|
| 25734 | #define BIFPLR4_PCIE_RP_PIO_STATUS__CFG_CA_CPL_MASK 0x00000002L |
|---|
| 25735 | #define BIFPLR4_PCIE_RP_PIO_STATUS__CFG_CTO_MASK 0x00000004L |
|---|
| 25736 | #define BIFPLR4_PCIE_RP_PIO_STATUS__IO_UR_CPL_MASK 0x00000100L |
|---|
| 25737 | #define BIFPLR4_PCIE_RP_PIO_STATUS__IO_CA_CPL_MASK 0x00000200L |
|---|
| 25738 | #define BIFPLR4_PCIE_RP_PIO_STATUS__IO_CTO_MASK 0x00000400L |
|---|
| 25739 | #define BIFPLR4_PCIE_RP_PIO_STATUS__MEM_UR_CPL_MASK 0x00010000L |
|---|
| 25740 | #define BIFPLR4_PCIE_RP_PIO_STATUS__MEM_CA_CPL_MASK 0x00020000L |
|---|
| 25741 | #define BIFPLR4_PCIE_RP_PIO_STATUS__MEM_CTO_MASK 0x00040000L |
|---|
| 25742 | //BIFPLR4_PCIE_RP_PIO_MASK |
|---|
| 25743 | #define BIFPLR4_PCIE_RP_PIO_MASK__CFG_UR_CPL__SHIFT 0x0 |
|---|
| 25744 | #define BIFPLR4_PCIE_RP_PIO_MASK__CFG_CA_CPL__SHIFT 0x1 |
|---|
| 25745 | #define BIFPLR4_PCIE_RP_PIO_MASK__CFG_CTO__SHIFT 0x2 |
|---|
| 25746 | #define BIFPLR4_PCIE_RP_PIO_MASK__IO_UR_CPL__SHIFT 0x8 |
|---|
| 25747 | #define BIFPLR4_PCIE_RP_PIO_MASK__IO_CA_CPL__SHIFT 0x9 |
|---|
| 25748 | #define BIFPLR4_PCIE_RP_PIO_MASK__IO_CTO__SHIFT 0xa |
|---|
| 25749 | #define BIFPLR4_PCIE_RP_PIO_MASK__MEM_UR_CPL__SHIFT 0x10 |
|---|
| 25750 | #define BIFPLR4_PCIE_RP_PIO_MASK__MEM_CA_CPL__SHIFT 0x11 |
|---|
| 25751 | #define BIFPLR4_PCIE_RP_PIO_MASK__MEM_CTO__SHIFT 0x12 |
|---|
| 25752 | #define BIFPLR4_PCIE_RP_PIO_MASK__CFG_UR_CPL_MASK 0x00000001L |
|---|
| 25753 | #define BIFPLR4_PCIE_RP_PIO_MASK__CFG_CA_CPL_MASK 0x00000002L |
|---|
| 25754 | #define BIFPLR4_PCIE_RP_PIO_MASK__CFG_CTO_MASK 0x00000004L |
|---|
| 25755 | #define BIFPLR4_PCIE_RP_PIO_MASK__IO_UR_CPL_MASK 0x00000100L |
|---|
| 25756 | #define BIFPLR4_PCIE_RP_PIO_MASK__IO_CA_CPL_MASK 0x00000200L |
|---|
| 25757 | #define BIFPLR4_PCIE_RP_PIO_MASK__IO_CTO_MASK 0x00000400L |
|---|
| 25758 | #define BIFPLR4_PCIE_RP_PIO_MASK__MEM_UR_CPL_MASK 0x00010000L |
|---|
| 25759 | #define BIFPLR4_PCIE_RP_PIO_MASK__MEM_CA_CPL_MASK 0x00020000L |
|---|
| 25760 | #define BIFPLR4_PCIE_RP_PIO_MASK__MEM_CTO_MASK 0x00040000L |
|---|
| 25761 | //BIFPLR4_PCIE_RP_PIO_SEVERITY |
|---|
| 25762 | #define BIFPLR4_PCIE_RP_PIO_SEVERITY__CFG_UR_CPL__SHIFT 0x0 |
|---|
| 25763 | #define BIFPLR4_PCIE_RP_PIO_SEVERITY__CFG_CA_CPL__SHIFT 0x1 |
|---|
| 25764 | #define BIFPLR4_PCIE_RP_PIO_SEVERITY__CFG_CTO__SHIFT 0x2 |
|---|
| 25765 | #define BIFPLR4_PCIE_RP_PIO_SEVERITY__IO_UR_CPL__SHIFT 0x8 |
|---|
| 25766 | #define BIFPLR4_PCIE_RP_PIO_SEVERITY__IO_CA_CPL__SHIFT 0x9 |
|---|
| 25767 | #define BIFPLR4_PCIE_RP_PIO_SEVERITY__IO_CTO__SHIFT 0xa |
|---|
| 25768 | #define BIFPLR4_PCIE_RP_PIO_SEVERITY__MEM_UR_CPL__SHIFT 0x10 |
|---|
| 25769 | #define BIFPLR4_PCIE_RP_PIO_SEVERITY__MEM_CA_CPL__SHIFT 0x11 |
|---|
| 25770 | #define BIFPLR4_PCIE_RP_PIO_SEVERITY__MEM_CTO__SHIFT 0x12 |
|---|
| 25771 | #define BIFPLR4_PCIE_RP_PIO_SEVERITY__CFG_UR_CPL_MASK 0x00000001L |
|---|
| 25772 | #define BIFPLR4_PCIE_RP_PIO_SEVERITY__CFG_CA_CPL_MASK 0x00000002L |
|---|
| 25773 | #define BIFPLR4_PCIE_RP_PIO_SEVERITY__CFG_CTO_MASK 0x00000004L |
|---|
| 25774 | #define BIFPLR4_PCIE_RP_PIO_SEVERITY__IO_UR_CPL_MASK 0x00000100L |
|---|
| 25775 | #define BIFPLR4_PCIE_RP_PIO_SEVERITY__IO_CA_CPL_MASK 0x00000200L |
|---|
| 25776 | #define BIFPLR4_PCIE_RP_PIO_SEVERITY__IO_CTO_MASK 0x00000400L |
|---|
| 25777 | #define BIFPLR4_PCIE_RP_PIO_SEVERITY__MEM_UR_CPL_MASK 0x00010000L |
|---|
| 25778 | #define BIFPLR4_PCIE_RP_PIO_SEVERITY__MEM_CA_CPL_MASK 0x00020000L |
|---|
| 25779 | #define BIFPLR4_PCIE_RP_PIO_SEVERITY__MEM_CTO_MASK 0x00040000L |
|---|
| 25780 | //BIFPLR4_PCIE_RP_PIO_SYSERROR |
|---|
| 25781 | #define BIFPLR4_PCIE_RP_PIO_SYSERROR__CFG_UR_CPL__SHIFT 0x0 |
|---|
| 25782 | #define BIFPLR4_PCIE_RP_PIO_SYSERROR__CFG_CA_CPL__SHIFT 0x1 |
|---|
| 25783 | #define BIFPLR4_PCIE_RP_PIO_SYSERROR__CFG_CTO__SHIFT 0x2 |
|---|
| 25784 | #define BIFPLR4_PCIE_RP_PIO_SYSERROR__IO_UR_CPL__SHIFT 0x8 |
|---|
| 25785 | #define BIFPLR4_PCIE_RP_PIO_SYSERROR__IO_CA_CPL__SHIFT 0x9 |
|---|
| 25786 | #define BIFPLR4_PCIE_RP_PIO_SYSERROR__IO_CTO__SHIFT 0xa |
|---|
| 25787 | #define BIFPLR4_PCIE_RP_PIO_SYSERROR__MEM_UR_CPL__SHIFT 0x10 |
|---|
| 25788 | #define BIFPLR4_PCIE_RP_PIO_SYSERROR__MEM_CA_CPL__SHIFT 0x11 |
|---|
| 25789 | #define BIFPLR4_PCIE_RP_PIO_SYSERROR__MEM_CTO__SHIFT 0x12 |
|---|
| 25790 | #define BIFPLR4_PCIE_RP_PIO_SYSERROR__CFG_UR_CPL_MASK 0x00000001L |
|---|
| 25791 | #define BIFPLR4_PCIE_RP_PIO_SYSERROR__CFG_CA_CPL_MASK 0x00000002L |
|---|
| 25792 | #define BIFPLR4_PCIE_RP_PIO_SYSERROR__CFG_CTO_MASK 0x00000004L |
|---|
| 25793 | #define BIFPLR4_PCIE_RP_PIO_SYSERROR__IO_UR_CPL_MASK 0x00000100L |
|---|
| 25794 | #define BIFPLR4_PCIE_RP_PIO_SYSERROR__IO_CA_CPL_MASK 0x00000200L |
|---|
| 25795 | #define BIFPLR4_PCIE_RP_PIO_SYSERROR__IO_CTO_MASK 0x00000400L |
|---|
| 25796 | #define BIFPLR4_PCIE_RP_PIO_SYSERROR__MEM_UR_CPL_MASK 0x00010000L |
|---|
| 25797 | #define BIFPLR4_PCIE_RP_PIO_SYSERROR__MEM_CA_CPL_MASK 0x00020000L |
|---|
| 25798 | #define BIFPLR4_PCIE_RP_PIO_SYSERROR__MEM_CTO_MASK 0x00040000L |
|---|
| 25799 | //BIFPLR4_PCIE_RP_PIO_EXCEPTION |
|---|
| 25800 | #define BIFPLR4_PCIE_RP_PIO_EXCEPTION__CFG_UR_CPL__SHIFT 0x0 |
|---|
| 25801 | #define BIFPLR4_PCIE_RP_PIO_EXCEPTION__CFG_CA_CPL__SHIFT 0x1 |
|---|
| 25802 | #define BIFPLR4_PCIE_RP_PIO_EXCEPTION__CFG_CTO__SHIFT 0x2 |
|---|
| 25803 | #define BIFPLR4_PCIE_RP_PIO_EXCEPTION__IO_UR_CPL__SHIFT 0x8 |
|---|
| 25804 | #define BIFPLR4_PCIE_RP_PIO_EXCEPTION__IO_CA_CPL__SHIFT 0x9 |
|---|
| 25805 | #define BIFPLR4_PCIE_RP_PIO_EXCEPTION__IO_CTO__SHIFT 0xa |
|---|
| 25806 | #define BIFPLR4_PCIE_RP_PIO_EXCEPTION__MEM_UR_CPL__SHIFT 0x10 |
|---|
| 25807 | #define BIFPLR4_PCIE_RP_PIO_EXCEPTION__MEM_CA_CPL__SHIFT 0x11 |
|---|
| 25808 | #define BIFPLR4_PCIE_RP_PIO_EXCEPTION__MEM_CTO__SHIFT 0x12 |
|---|
| 25809 | #define BIFPLR4_PCIE_RP_PIO_EXCEPTION__CFG_UR_CPL_MASK 0x00000001L |
|---|
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| 26303 | #define BIFPLR4_PCIE_PHY_16GT_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
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| 26305 | #define BIFPLR4_PCIE_PHY_16GT_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
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| 26318 | #define BIFPLR4_LINK_STATUS_16GT__EQUALIZATION_PHASE3_SUCCESS_16GT_MASK 0x00000008L |
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| 26319 | #define BIFPLR4_LINK_STATUS_16GT__LINK_EQUALIZATION_REQUEST_16GT_MASK 0x00000010L |
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| 26320 | //BIFPLR4_LOCAL_PARITY_MISMATCH_STATUS_16GT |
|---|
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| 26785 | #define BIFPLR4_ESM_LANE_4_EQUALIZATION_CNTL_20GT__ESM_LANE_4_USP_20GT_TX_PRESET_MASK 0xF0L |
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| 26795 | #define BIFPLR4_ESM_LANE_6_EQUALIZATION_CNTL_20GT__ESM_LANE_6_USP_20GT_TX_PRESET_MASK 0xF0L |
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| 26807 | #define BIFPLR4_ESM_LANE_9_EQUALIZATION_CNTL_20GT__ESM_LANE_9_DSP_20GT_TX_PRESET__SHIFT 0x0 |
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| 26950 | #define BIFPLR5_COMMAND__PAL_SNOOP_EN_MASK 0x0020L |
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| 26951 | #define BIFPLR5_COMMAND__PARITY_ERROR_RESPONSE_MASK 0x0040L |
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| 26966 | #define BIFPLR5_STATUS__RECEIVED_MASTER_ABORT__SHIFT 0xd |
|---|
| 26967 | #define BIFPLR5_STATUS__SIGNALED_SYSTEM_ERROR__SHIFT 0xe |
|---|
| 26968 | #define BIFPLR5_STATUS__PARITY_ERROR_DETECTED__SHIFT 0xf |
|---|
| 26969 | #define BIFPLR5_STATUS__IMMEDIATE_READINESS_MASK 0x0001L |
|---|
| 26970 | #define BIFPLR5_STATUS__INT_STATUS_MASK 0x0008L |
|---|
| 26971 | #define BIFPLR5_STATUS__CAP_LIST_MASK 0x0010L |
|---|
| 26972 | #define BIFPLR5_STATUS__PCI_66_CAP_MASK 0x0020L |
|---|
| 26973 | #define BIFPLR5_STATUS__FAST_BACK_CAPABLE_MASK 0x0080L |
|---|
| 26974 | #define BIFPLR5_STATUS__MASTER_DATA_PARITY_ERROR_MASK 0x0100L |
|---|
| 26975 | #define BIFPLR5_STATUS__DEVSEL_TIMING_MASK 0x0600L |
|---|
| 26976 | #define BIFPLR5_STATUS__SIGNAL_TARGET_ABORT_MASK 0x0800L |
|---|
| 26977 | #define BIFPLR5_STATUS__RECEIVED_TARGET_ABORT_MASK 0x1000L |
|---|
| 26978 | #define BIFPLR5_STATUS__RECEIVED_MASTER_ABORT_MASK 0x2000L |
|---|
| 26979 | #define BIFPLR5_STATUS__SIGNALED_SYSTEM_ERROR_MASK 0x4000L |
|---|
| 26980 | #define BIFPLR5_STATUS__PARITY_ERROR_DETECTED_MASK 0x8000L |
|---|
| 26981 | //BIFPLR5_REVISION_ID |
|---|
| 26982 | #define BIFPLR5_REVISION_ID__MINOR_REV_ID__SHIFT 0x0 |
|---|
| 26983 | #define BIFPLR5_REVISION_ID__MAJOR_REV_ID__SHIFT 0x4 |
|---|
| 26984 | #define BIFPLR5_REVISION_ID__MINOR_REV_ID_MASK 0x0FL |
|---|
| 26985 | #define BIFPLR5_REVISION_ID__MAJOR_REV_ID_MASK 0xF0L |
|---|
| 26986 | //BIFPLR5_PROG_INTERFACE |
|---|
| 26987 | #define BIFPLR5_PROG_INTERFACE__PROG_INTERFACE__SHIFT 0x0 |
|---|
| 26988 | #define BIFPLR5_PROG_INTERFACE__PROG_INTERFACE_MASK 0xFFL |
|---|
| 26989 | //BIFPLR5_SUB_CLASS |
|---|
| 26990 | #define BIFPLR5_SUB_CLASS__SUB_CLASS__SHIFT 0x0 |
|---|
| 26991 | #define BIFPLR5_SUB_CLASS__SUB_CLASS_MASK 0xFFL |
|---|
| 26992 | //BIFPLR5_BASE_CLASS |
|---|
| 26993 | #define BIFPLR5_BASE_CLASS__BASE_CLASS__SHIFT 0x0 |
|---|
| 26994 | #define BIFPLR5_BASE_CLASS__BASE_CLASS_MASK 0xFFL |
|---|
| 26995 | //BIFPLR5_CACHE_LINE |
|---|
| 26996 | #define BIFPLR5_CACHE_LINE__CACHE_LINE_SIZE__SHIFT 0x0 |
|---|
| 26997 | #define BIFPLR5_CACHE_LINE__CACHE_LINE_SIZE_MASK 0xFFL |
|---|
| 26998 | //BIFPLR5_LATENCY |
|---|
| 26999 | #define BIFPLR5_LATENCY__LATENCY_TIMER__SHIFT 0x0 |
|---|
| 27000 | #define BIFPLR5_LATENCY__LATENCY_TIMER_MASK 0xFFL |
|---|
| 27001 | //BIFPLR5_HEADER |
|---|
| 27002 | #define 0x0 |
|---|
| 27003 | #define 0x7 |
|---|
| 27004 | #define 0x7FL |
|---|
| 27005 | #define 0x80L |
|---|
| 27006 | //BIFPLR5_BIST |
|---|
| 27007 | #define BIFPLR5_BIST__BIST_COMP__SHIFT 0x0 |
|---|
| 27008 | #define BIFPLR5_BIST__BIST_STRT__SHIFT 0x6 |
|---|
| 27009 | #define BIFPLR5_BIST__BIST_CAP__SHIFT 0x7 |
|---|
| 27010 | #define BIFPLR5_BIST__BIST_COMP_MASK 0x0FL |
|---|
| 27011 | #define BIFPLR5_BIST__BIST_STRT_MASK 0x40L |
|---|
| 27012 | #define BIFPLR5_BIST__BIST_CAP_MASK 0x80L |
|---|
| 27013 | //BIFPLR5_BASE_ADDR_1 |
|---|
| 27014 | #define BIFPLR5_BASE_ADDR_1__BASE_ADDR__SHIFT 0x0 |
|---|
| 27015 | #define BIFPLR5_BASE_ADDR_1__BASE_ADDR_MASK 0xFFFFFFFFL |
|---|
| 27016 | //BIFPLR5_BASE_ADDR_2 |
|---|
| 27017 | #define BIFPLR5_BASE_ADDR_2__BASE_ADDR__SHIFT 0x0 |
|---|
| 27018 | #define BIFPLR5_BASE_ADDR_2__BASE_ADDR_MASK 0xFFFFFFFFL |
|---|
| 27019 | //BIFPLR5_SUB_BUS_NUMBER_LATENCY |
|---|
| 27020 | #define BIFPLR5_SUB_BUS_NUMBER_LATENCY__PRIMARY_BUS__SHIFT 0x0 |
|---|
| 27021 | #define BIFPLR5_SUB_BUS_NUMBER_LATENCY__SECONDARY_BUS__SHIFT 0x8 |
|---|
| 27022 | #define BIFPLR5_SUB_BUS_NUMBER_LATENCY__SUB_BUS_NUM__SHIFT 0x10 |
|---|
| 27023 | #define BIFPLR5_SUB_BUS_NUMBER_LATENCY__SECONDARY_LATENCY_TIMER__SHIFT 0x18 |
|---|
| 27024 | #define BIFPLR5_SUB_BUS_NUMBER_LATENCY__PRIMARY_BUS_MASK 0x000000FFL |
|---|
| 27025 | #define BIFPLR5_SUB_BUS_NUMBER_LATENCY__SECONDARY_BUS_MASK 0x0000FF00L |
|---|
| 27026 | #define BIFPLR5_SUB_BUS_NUMBER_LATENCY__SUB_BUS_NUM_MASK 0x00FF0000L |
|---|
| 27027 | #define BIFPLR5_SUB_BUS_NUMBER_LATENCY__SECONDARY_LATENCY_TIMER_MASK 0xFF000000L |
|---|
| 27028 | //BIFPLR5_IO_BASE_LIMIT |
|---|
| 27029 | #define BIFPLR5_IO_BASE_LIMIT__IO_BASE_TYPE__SHIFT 0x0 |
|---|
| 27030 | #define BIFPLR5_IO_BASE_LIMIT__IO_BASE__SHIFT 0x4 |
|---|
| 27031 | #define BIFPLR5_IO_BASE_LIMIT__IO_LIMIT_TYPE__SHIFT 0x8 |
|---|
| 27032 | #define BIFPLR5_IO_BASE_LIMIT__IO_LIMIT__SHIFT 0xc |
|---|
| 27033 | #define BIFPLR5_IO_BASE_LIMIT__IO_BASE_TYPE_MASK 0x000FL |
|---|
| 27034 | #define BIFPLR5_IO_BASE_LIMIT__IO_BASE_MASK 0x00F0L |
|---|
| 27035 | #define BIFPLR5_IO_BASE_LIMIT__IO_LIMIT_TYPE_MASK 0x0F00L |
|---|
| 27036 | #define BIFPLR5_IO_BASE_LIMIT__IO_LIMIT_MASK 0xF000L |
|---|
| 27037 | //BIFPLR5_SECONDARY_STATUS |
|---|
| 27038 | #define BIFPLR5_SECONDARY_STATUS__PCI_66_CAP__SHIFT 0x5 |
|---|
| 27039 | #define BIFPLR5_SECONDARY_STATUS__FAST_BACK_CAPABLE__SHIFT 0x7 |
|---|
| 27040 | #define BIFPLR5_SECONDARY_STATUS__MASTER_DATA_PARITY_ERROR__SHIFT 0x8 |
|---|
| 27041 | #define BIFPLR5_SECONDARY_STATUS__DEVSEL_TIMING__SHIFT 0x9 |
|---|
| 27042 | #define BIFPLR5_SECONDARY_STATUS__SIGNAL_TARGET_ABORT__SHIFT 0xb |
|---|
| 27043 | #define BIFPLR5_SECONDARY_STATUS__RECEIVED_TARGET_ABORT__SHIFT 0xc |
|---|
| 27044 | #define BIFPLR5_SECONDARY_STATUS__RECEIVED_MASTER_ABORT__SHIFT 0xd |
|---|
| 27045 | #define BIFPLR5_SECONDARY_STATUS__RECEIVED_SYSTEM_ERROR__SHIFT 0xe |
|---|
| 27046 | #define BIFPLR5_SECONDARY_STATUS__PARITY_ERROR_DETECTED__SHIFT 0xf |
|---|
| 27047 | #define BIFPLR5_SECONDARY_STATUS__PCI_66_CAP_MASK 0x0020L |
|---|
| 27048 | #define BIFPLR5_SECONDARY_STATUS__FAST_BACK_CAPABLE_MASK 0x0080L |
|---|
| 27049 | #define BIFPLR5_SECONDARY_STATUS__MASTER_DATA_PARITY_ERROR_MASK 0x0100L |
|---|
| 27050 | #define BIFPLR5_SECONDARY_STATUS__DEVSEL_TIMING_MASK 0x0600L |
|---|
| 27051 | #define BIFPLR5_SECONDARY_STATUS__SIGNAL_TARGET_ABORT_MASK 0x0800L |
|---|
| 27052 | #define BIFPLR5_SECONDARY_STATUS__RECEIVED_TARGET_ABORT_MASK 0x1000L |
|---|
| 27053 | #define BIFPLR5_SECONDARY_STATUS__RECEIVED_MASTER_ABORT_MASK 0x2000L |
|---|
| 27054 | #define BIFPLR5_SECONDARY_STATUS__RECEIVED_SYSTEM_ERROR_MASK 0x4000L |
|---|
| 27055 | #define BIFPLR5_SECONDARY_STATUS__PARITY_ERROR_DETECTED_MASK 0x8000L |
|---|
| 27056 | //BIFPLR5_MEM_BASE_LIMIT |
|---|
| 27057 | #define BIFPLR5_MEM_BASE_LIMIT__MEM_BASE_TYPE__SHIFT 0x0 |
|---|
| 27058 | #define BIFPLR5_MEM_BASE_LIMIT__MEM_BASE_31_20__SHIFT 0x4 |
|---|
| 27059 | #define BIFPLR5_MEM_BASE_LIMIT__MEM_LIMIT_TYPE__SHIFT 0x10 |
|---|
| 27060 | #define BIFPLR5_MEM_BASE_LIMIT__MEM_LIMIT_31_20__SHIFT 0x14 |
|---|
| 27061 | #define BIFPLR5_MEM_BASE_LIMIT__MEM_BASE_TYPE_MASK 0x0000000FL |
|---|
| 27062 | #define BIFPLR5_MEM_BASE_LIMIT__MEM_BASE_31_20_MASK 0x0000FFF0L |
|---|
| 27063 | #define BIFPLR5_MEM_BASE_LIMIT__MEM_LIMIT_TYPE_MASK 0x000F0000L |
|---|
| 27064 | #define BIFPLR5_MEM_BASE_LIMIT__MEM_LIMIT_31_20_MASK 0xFFF00000L |
|---|
| 27065 | //BIFPLR5_PREF_BASE_LIMIT |
|---|
| 27066 | #define BIFPLR5_PREF_BASE_LIMIT__PREF_MEM_BASE_TYPE__SHIFT 0x0 |
|---|
| 27067 | #define BIFPLR5_PREF_BASE_LIMIT__PREF_MEM_BASE_31_20__SHIFT 0x4 |
|---|
| 27068 | #define BIFPLR5_PREF_BASE_LIMIT__PREF_MEM_LIMIT_TYPE__SHIFT 0x10 |
|---|
| 27069 | #define BIFPLR5_PREF_BASE_LIMIT__PREF_MEM_LIMIT_31_20__SHIFT 0x14 |
|---|
| 27070 | #define BIFPLR5_PREF_BASE_LIMIT__PREF_MEM_BASE_TYPE_MASK 0x0000000FL |
|---|
| 27071 | #define BIFPLR5_PREF_BASE_LIMIT__PREF_MEM_BASE_31_20_MASK 0x0000FFF0L |
|---|
| 27072 | #define BIFPLR5_PREF_BASE_LIMIT__PREF_MEM_LIMIT_TYPE_MASK 0x000F0000L |
|---|
| 27073 | #define BIFPLR5_PREF_BASE_LIMIT__PREF_MEM_LIMIT_31_20_MASK 0xFFF00000L |
|---|
| 27074 | //BIFPLR5_PREF_BASE_UPPER |
|---|
| 27075 | #define BIFPLR5_PREF_BASE_UPPER__PREF_BASE_UPPER__SHIFT 0x0 |
|---|
| 27076 | #define BIFPLR5_PREF_BASE_UPPER__PREF_BASE_UPPER_MASK 0xFFFFFFFFL |
|---|
| 27077 | //BIFPLR5_PREF_LIMIT_UPPER |
|---|
| 27078 | #define BIFPLR5_PREF_LIMIT_UPPER__PREF_LIMIT_UPPER__SHIFT 0x0 |
|---|
| 27079 | #define BIFPLR5_PREF_LIMIT_UPPER__PREF_LIMIT_UPPER_MASK 0xFFFFFFFFL |
|---|
| 27080 | //BIFPLR5_IO_BASE_LIMIT_HI |
|---|
| 27081 | #define BIFPLR5_IO_BASE_LIMIT_HI__IO_BASE_31_16__SHIFT 0x0 |
|---|
| 27082 | #define BIFPLR5_IO_BASE_LIMIT_HI__IO_LIMIT_31_16__SHIFT 0x10 |
|---|
| 27083 | #define BIFPLR5_IO_BASE_LIMIT_HI__IO_BASE_31_16_MASK 0x0000FFFFL |
|---|
| 27084 | #define BIFPLR5_IO_BASE_LIMIT_HI__IO_LIMIT_31_16_MASK 0xFFFF0000L |
|---|
| 27085 | //BIFPLR5_CAP_PTR |
|---|
| 27086 | #define BIFPLR5_CAP_PTR__CAP_PTR__SHIFT 0x0 |
|---|
| 27087 | #define BIFPLR5_CAP_PTR__CAP_PTR_MASK 0xFFL |
|---|
| 27088 | //BIFPLR5_INTERRUPT_LINE |
|---|
| 27089 | #define BIFPLR5_INTERRUPT_LINE__INTERRUPT_LINE__SHIFT 0x0 |
|---|
| 27090 | #define BIFPLR5_INTERRUPT_LINE__INTERRUPT_LINE_MASK 0xFFL |
|---|
| 27091 | //BIFPLR5_INTERRUPT_PIN |
|---|
| 27092 | #define BIFPLR5_INTERRUPT_PIN__INTERRUPT_PIN__SHIFT 0x0 |
|---|
| 27093 | #define BIFPLR5_INTERRUPT_PIN__INTERRUPT_PIN_MASK 0xFFL |
|---|
| 27094 | //BIFPLR5_EXT_BRIDGE_CNTL |
|---|
| 27095 | #define BIFPLR5_EXT_BRIDGE_CNTL__IO_PORT_80_EN__SHIFT 0x0 |
|---|
| 27096 | #define BIFPLR5_EXT_BRIDGE_CNTL__IO_PORT_80_EN_MASK 0x01L |
|---|
| 27097 | //BIFPLR5_VENDOR_CAP_LIST |
|---|
| 27098 | #define BIFPLR5_VENDOR_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 27099 | #define BIFPLR5_VENDOR_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
|---|
| 27100 | #define BIFPLR5_VENDOR_CAP_LIST__LENGTH__SHIFT 0x10 |
|---|
| 27101 | #define BIFPLR5_VENDOR_CAP_LIST__CAP_ID_MASK 0x000000FFL |
|---|
| 27102 | #define BIFPLR5_VENDOR_CAP_LIST__NEXT_PTR_MASK 0x0000FF00L |
|---|
| 27103 | #define BIFPLR5_VENDOR_CAP_LIST__LENGTH_MASK 0x00FF0000L |
|---|
| 27104 | //BIFPLR5_ADAPTER_ID_W |
|---|
| 27105 | #define BIFPLR5_ADAPTER_ID_W__SUBSYSTEM_VENDOR_ID__SHIFT 0x0 |
|---|
| 27106 | #define BIFPLR5_ADAPTER_ID_W__SUBSYSTEM_ID__SHIFT 0x10 |
|---|
| 27107 | #define BIFPLR5_ADAPTER_ID_W__SUBSYSTEM_VENDOR_ID_MASK 0x0000FFFFL |
|---|
| 27108 | #define BIFPLR5_ADAPTER_ID_W__SUBSYSTEM_ID_MASK 0xFFFF0000L |
|---|
| 27109 | //BIFPLR5_PMI_CAP_LIST |
|---|
| 27110 | #define BIFPLR5_PMI_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 27111 | #define BIFPLR5_PMI_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
|---|
| 27112 | #define BIFPLR5_PMI_CAP_LIST__CAP_ID_MASK 0x00FFL |
|---|
| 27113 | #define BIFPLR5_PMI_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
|---|
| 27114 | //BIFPLR5_PMI_CAP |
|---|
| 27115 | #define BIFPLR5_PMI_CAP__VERSION__SHIFT 0x0 |
|---|
| 27116 | #define BIFPLR5_PMI_CAP__PME_CLOCK__SHIFT 0x3 |
|---|
| 27117 | #define BIFPLR5_PMI_CAP__IMMEDIATE_READINESS_ON_RETURN_TO_D0__SHIFT 0x4 |
|---|
| 27118 | #define BIFPLR5_PMI_CAP__DEV_SPECIFIC_INIT__SHIFT 0x5 |
|---|
| 27119 | #define BIFPLR5_PMI_CAP__AUX_CURRENT__SHIFT 0x6 |
|---|
| 27120 | #define BIFPLR5_PMI_CAP__D1_SUPPORT__SHIFT 0x9 |
|---|
| 27121 | #define BIFPLR5_PMI_CAP__D2_SUPPORT__SHIFT 0xa |
|---|
| 27122 | #define BIFPLR5_PMI_CAP__PME_SUPPORT__SHIFT 0xb |
|---|
| 27123 | #define BIFPLR5_PMI_CAP__VERSION_MASK 0x0007L |
|---|
| 27124 | #define BIFPLR5_PMI_CAP__PME_CLOCK_MASK 0x0008L |
|---|
| 27125 | #define BIFPLR5_PMI_CAP__IMMEDIATE_READINESS_ON_RETURN_TO_D0_MASK 0x0010L |
|---|
| 27126 | #define BIFPLR5_PMI_CAP__DEV_SPECIFIC_INIT_MASK 0x0020L |
|---|
| 27127 | #define BIFPLR5_PMI_CAP__AUX_CURRENT_MASK 0x01C0L |
|---|
| 27128 | #define BIFPLR5_PMI_CAP__D1_SUPPORT_MASK 0x0200L |
|---|
| 27129 | #define BIFPLR5_PMI_CAP__D2_SUPPORT_MASK 0x0400L |
|---|
| 27130 | #define BIFPLR5_PMI_CAP__PME_SUPPORT_MASK 0xF800L |
|---|
| 27131 | //BIFPLR5_PMI_STATUS_CNTL |
|---|
| 27132 | #define BIFPLR5_PMI_STATUS_CNTL__POWER_STATE__SHIFT 0x0 |
|---|
| 27133 | #define BIFPLR5_PMI_STATUS_CNTL__NO_SOFT_RESET__SHIFT 0x3 |
|---|
| 27134 | #define BIFPLR5_PMI_STATUS_CNTL__PME_EN__SHIFT 0x8 |
|---|
| 27135 | #define BIFPLR5_PMI_STATUS_CNTL__DATA_SELECT__SHIFT 0x9 |
|---|
| 27136 | #define BIFPLR5_PMI_STATUS_CNTL__DATA_SCALE__SHIFT 0xd |
|---|
| 27137 | #define BIFPLR5_PMI_STATUS_CNTL__PME_STATUS__SHIFT 0xf |
|---|
| 27138 | #define BIFPLR5_PMI_STATUS_CNTL__B2_B3_SUPPORT__SHIFT 0x16 |
|---|
| 27139 | #define BIFPLR5_PMI_STATUS_CNTL__BUS_PWR_EN__SHIFT 0x17 |
|---|
| 27140 | #define BIFPLR5_PMI_STATUS_CNTL__PMI_DATA__SHIFT 0x18 |
|---|
| 27141 | #define BIFPLR5_PMI_STATUS_CNTL__POWER_STATE_MASK 0x00000003L |
|---|
| 27142 | #define BIFPLR5_PMI_STATUS_CNTL__NO_SOFT_RESET_MASK 0x00000008L |
|---|
| 27143 | #define BIFPLR5_PMI_STATUS_CNTL__PME_EN_MASK 0x00000100L |
|---|
| 27144 | #define BIFPLR5_PMI_STATUS_CNTL__DATA_SELECT_MASK 0x00001E00L |
|---|
| 27145 | #define BIFPLR5_PMI_STATUS_CNTL__DATA_SCALE_MASK 0x00006000L |
|---|
| 27146 | #define BIFPLR5_PMI_STATUS_CNTL__PME_STATUS_MASK 0x00008000L |
|---|
| 27147 | #define BIFPLR5_PMI_STATUS_CNTL__B2_B3_SUPPORT_MASK 0x00400000L |
|---|
| 27148 | #define BIFPLR5_PMI_STATUS_CNTL__BUS_PWR_EN_MASK 0x00800000L |
|---|
| 27149 | #define BIFPLR5_PMI_STATUS_CNTL__PMI_DATA_MASK 0xFF000000L |
|---|
| 27150 | //BIFPLR5_PCIE_CAP_LIST |
|---|
| 27151 | #define BIFPLR5_PCIE_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 27152 | #define BIFPLR5_PCIE_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
|---|
| 27153 | #define BIFPLR5_PCIE_CAP_LIST__CAP_ID_MASK 0x00FFL |
|---|
| 27154 | #define BIFPLR5_PCIE_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
|---|
| 27155 | //BIFPLR5_PCIE_CAP |
|---|
| 27156 | #define BIFPLR5_PCIE_CAP__VERSION__SHIFT 0x0 |
|---|
| 27157 | #define BIFPLR5_PCIE_CAP__DEVICE_TYPE__SHIFT 0x4 |
|---|
| 27158 | #define BIFPLR5_PCIE_CAP__SLOT_IMPLEMENTED__SHIFT 0x8 |
|---|
| 27159 | #define BIFPLR5_PCIE_CAP__INT_MESSAGE_NUM__SHIFT 0x9 |
|---|
| 27160 | #define BIFPLR5_PCIE_CAP__VERSION_MASK 0x000FL |
|---|
| 27161 | #define BIFPLR5_PCIE_CAP__DEVICE_TYPE_MASK 0x00F0L |
|---|
| 27162 | #define BIFPLR5_PCIE_CAP__SLOT_IMPLEMENTED_MASK 0x0100L |
|---|
| 27163 | #define BIFPLR5_PCIE_CAP__INT_MESSAGE_NUM_MASK 0x3E00L |
|---|
| 27164 | //BIFPLR5_DEVICE_CNTL |
|---|
| 27165 | #define BIFPLR5_DEVICE_CNTL__CORR_ERR_EN__SHIFT 0x0 |
|---|
| 27166 | #define BIFPLR5_DEVICE_CNTL__NON_FATAL_ERR_EN__SHIFT 0x1 |
|---|
| 27167 | #define BIFPLR5_DEVICE_CNTL__FATAL_ERR_EN__SHIFT 0x2 |
|---|
| 27168 | #define BIFPLR5_DEVICE_CNTL__USR_REPORT_EN__SHIFT 0x3 |
|---|
| 27169 | #define BIFPLR5_DEVICE_CNTL__RELAXED_ORD_EN__SHIFT 0x4 |
|---|
| 27170 | #define BIFPLR5_DEVICE_CNTL__MAX_PAYLOAD_SIZE__SHIFT 0x5 |
|---|
| 27171 | #define BIFPLR5_DEVICE_CNTL__EXTENDED_TAG_EN__SHIFT 0x8 |
|---|
| 27172 | #define BIFPLR5_DEVICE_CNTL__PHANTOM_FUNC_EN__SHIFT 0x9 |
|---|
| 27173 | #define BIFPLR5_DEVICE_CNTL__AUX_POWER_PM_EN__SHIFT 0xa |
|---|
| 27174 | #define BIFPLR5_DEVICE_CNTL__NO_SNOOP_EN__SHIFT 0xb |
|---|
| 27175 | #define BIFPLR5_DEVICE_CNTL__MAX_READ_REQUEST_SIZE__SHIFT 0xc |
|---|
| 27176 | #define BIFPLR5_DEVICE_CNTL__BRIDGE_CFG_RETRY_EN__SHIFT 0xf |
|---|
| 27177 | #define BIFPLR5_DEVICE_CNTL__CORR_ERR_EN_MASK 0x0001L |
|---|
| 27178 | #define BIFPLR5_DEVICE_CNTL__NON_FATAL_ERR_EN_MASK 0x0002L |
|---|
| 27179 | #define BIFPLR5_DEVICE_CNTL__FATAL_ERR_EN_MASK 0x0004L |
|---|
| 27180 | #define BIFPLR5_DEVICE_CNTL__USR_REPORT_EN_MASK 0x0008L |
|---|
| 27181 | #define BIFPLR5_DEVICE_CNTL__RELAXED_ORD_EN_MASK 0x0010L |
|---|
| 27182 | #define BIFPLR5_DEVICE_CNTL__MAX_PAYLOAD_SIZE_MASK 0x00E0L |
|---|
| 27183 | #define BIFPLR5_DEVICE_CNTL__EXTENDED_TAG_EN_MASK 0x0100L |
|---|
| 27184 | #define BIFPLR5_DEVICE_CNTL__PHANTOM_FUNC_EN_MASK 0x0200L |
|---|
| 27185 | #define BIFPLR5_DEVICE_CNTL__AUX_POWER_PM_EN_MASK 0x0400L |
|---|
| 27186 | #define BIFPLR5_DEVICE_CNTL__NO_SNOOP_EN_MASK 0x0800L |
|---|
| 27187 | #define BIFPLR5_DEVICE_CNTL__MAX_READ_REQUEST_SIZE_MASK 0x7000L |
|---|
| 27188 | #define BIFPLR5_DEVICE_CNTL__BRIDGE_CFG_RETRY_EN_MASK 0x8000L |
|---|
| 27189 | //BIFPLR5_DEVICE_STATUS |
|---|
| 27190 | #define BIFPLR5_DEVICE_STATUS__CORR_ERR__SHIFT 0x0 |
|---|
| 27191 | #define BIFPLR5_DEVICE_STATUS__NON_FATAL_ERR__SHIFT 0x1 |
|---|
| 27192 | #define BIFPLR5_DEVICE_STATUS__FATAL_ERR__SHIFT 0x2 |
|---|
| 27193 | #define BIFPLR5_DEVICE_STATUS__USR_DETECTED__SHIFT 0x3 |
|---|
| 27194 | #define BIFPLR5_DEVICE_STATUS__AUX_PWR__SHIFT 0x4 |
|---|
| 27195 | #define BIFPLR5_DEVICE_STATUS__TRANSACTIONS_PEND__SHIFT 0x5 |
|---|
| 27196 | #define BIFPLR5_DEVICE_STATUS__EMER_POWER_REDUCTION_DETECTED__SHIFT 0x6 |
|---|
| 27197 | #define BIFPLR5_DEVICE_STATUS__CORR_ERR_MASK 0x0001L |
|---|
| 27198 | #define BIFPLR5_DEVICE_STATUS__NON_FATAL_ERR_MASK 0x0002L |
|---|
| 27199 | #define BIFPLR5_DEVICE_STATUS__FATAL_ERR_MASK 0x0004L |
|---|
| 27200 | #define BIFPLR5_DEVICE_STATUS__USR_DETECTED_MASK 0x0008L |
|---|
| 27201 | #define BIFPLR5_DEVICE_STATUS__AUX_PWR_MASK 0x0010L |
|---|
| 27202 | #define BIFPLR5_DEVICE_STATUS__TRANSACTIONS_PEND_MASK 0x0020L |
|---|
| 27203 | #define BIFPLR5_DEVICE_STATUS__EMER_POWER_REDUCTION_DETECTED_MASK 0x0040L |
|---|
| 27204 | //BIFPLR5_LINK_CAP |
|---|
| 27205 | #define BIFPLR5_LINK_CAP__LINK_SPEED__SHIFT 0x0 |
|---|
| 27206 | #define BIFPLR5_LINK_CAP__LINK_WIDTH__SHIFT 0x4 |
|---|
| 27207 | #define BIFPLR5_LINK_CAP__PM_SUPPORT__SHIFT 0xa |
|---|
| 27208 | #define BIFPLR5_LINK_CAP__L0S_EXIT_LATENCY__SHIFT 0xc |
|---|
| 27209 | #define BIFPLR5_LINK_CAP__L1_EXIT_LATENCY__SHIFT 0xf |
|---|
| 27210 | #define BIFPLR5_LINK_CAP__CLOCK_POWER_MANAGEMENT__SHIFT 0x12 |
|---|
| 27211 | #define BIFPLR5_LINK_CAP__SURPRISE_DOWN_ERR_REPORTING__SHIFT 0x13 |
|---|
| 27212 | #define BIFPLR5_LINK_CAP__DL_ACTIVE_REPORTING_CAPABLE__SHIFT 0x14 |
|---|
| 27213 | #define BIFPLR5_LINK_CAP__LINK_BW_NOTIFICATION_CAP__SHIFT 0x15 |
|---|
| 27214 | #define BIFPLR5_LINK_CAP__ASPM_OPTIONALITY_COMPLIANCE__SHIFT 0x16 |
|---|
| 27215 | #define BIFPLR5_LINK_CAP__PORT_NUMBER__SHIFT 0x18 |
|---|
| 27216 | #define BIFPLR5_LINK_CAP__LINK_SPEED_MASK 0x0000000FL |
|---|
| 27217 | #define BIFPLR5_LINK_CAP__LINK_WIDTH_MASK 0x000003F0L |
|---|
| 27218 | #define BIFPLR5_LINK_CAP__PM_SUPPORT_MASK 0x00000C00L |
|---|
| 27219 | #define BIFPLR5_LINK_CAP__L0S_EXIT_LATENCY_MASK 0x00007000L |
|---|
| 27220 | #define BIFPLR5_LINK_CAP__L1_EXIT_LATENCY_MASK 0x00038000L |
|---|
| 27221 | #define BIFPLR5_LINK_CAP__CLOCK_POWER_MANAGEMENT_MASK 0x00040000L |
|---|
| 27222 | #define BIFPLR5_LINK_CAP__SURPRISE_DOWN_ERR_REPORTING_MASK 0x00080000L |
|---|
| 27223 | #define BIFPLR5_LINK_CAP__DL_ACTIVE_REPORTING_CAPABLE_MASK 0x00100000L |
|---|
| 27224 | #define BIFPLR5_LINK_CAP__LINK_BW_NOTIFICATION_CAP_MASK 0x00200000L |
|---|
| 27225 | #define BIFPLR5_LINK_CAP__ASPM_OPTIONALITY_COMPLIANCE_MASK 0x00400000L |
|---|
| 27226 | #define BIFPLR5_LINK_CAP__PORT_NUMBER_MASK 0xFF000000L |
|---|
| 27227 | //BIFPLR5_LINK_STATUS |
|---|
| 27228 | #define BIFPLR5_LINK_STATUS__CURRENT_LINK_SPEED__SHIFT 0x0 |
|---|
| 27229 | #define BIFPLR5_LINK_STATUS__NEGOTIATED_LINK_WIDTH__SHIFT 0x4 |
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| 27230 | #define BIFPLR5_LINK_STATUS__LINK_TRAINING__SHIFT 0xb |
|---|
| 27231 | #define BIFPLR5_LINK_STATUS__SLOT_CLOCK_CFG__SHIFT 0xc |
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| 27232 | #define BIFPLR5_LINK_STATUS__DL_ACTIVE__SHIFT 0xd |
|---|
| 27233 | #define BIFPLR5_LINK_STATUS__LINK_BW_MANAGEMENT_STATUS__SHIFT 0xe |
|---|
| 27234 | #define BIFPLR5_LINK_STATUS__LINK_AUTONOMOUS_BW_STATUS__SHIFT 0xf |
|---|
| 27235 | #define BIFPLR5_LINK_STATUS__CURRENT_LINK_SPEED_MASK 0x000FL |
|---|
| 27236 | #define BIFPLR5_LINK_STATUS__NEGOTIATED_LINK_WIDTH_MASK 0x03F0L |
|---|
| 27237 | #define BIFPLR5_LINK_STATUS__LINK_TRAINING_MASK 0x0800L |
|---|
| 27238 | #define BIFPLR5_LINK_STATUS__SLOT_CLOCK_CFG_MASK 0x1000L |
|---|
| 27239 | #define BIFPLR5_LINK_STATUS__DL_ACTIVE_MASK 0x2000L |
|---|
| 27240 | #define BIFPLR5_LINK_STATUS__LINK_BW_MANAGEMENT_STATUS_MASK 0x4000L |
|---|
| 27241 | #define BIFPLR5_LINK_STATUS__LINK_AUTONOMOUS_BW_STATUS_MASK 0x8000L |
|---|
| 27242 | //BIFPLR5_SLOT_CAP |
|---|
| 27243 | #define BIFPLR5_SLOT_CAP__ATTN_BUTTON_PRESENT__SHIFT 0x0 |
|---|
| 27244 | #define BIFPLR5_SLOT_CAP__PWR_CONTROLLER_PRESENT__SHIFT 0x1 |
|---|
| 27245 | #define BIFPLR5_SLOT_CAP__MRL_SENSOR_PRESENT__SHIFT 0x2 |
|---|
| 27246 | #define BIFPLR5_SLOT_CAP__ATTN_INDICATOR_PRESENT__SHIFT 0x3 |
|---|
| 27247 | #define BIFPLR5_SLOT_CAP__PWR_INDICATOR_PRESENT__SHIFT 0x4 |
|---|
| 27248 | #define BIFPLR5_SLOT_CAP__HOTPLUG_SURPRISE__SHIFT 0x5 |
|---|
| 27249 | #define BIFPLR5_SLOT_CAP__HOTPLUG_CAPABLE__SHIFT 0x6 |
|---|
| 27250 | #define BIFPLR5_SLOT_CAP__SLOT_PWR_LIMIT_VALUE__SHIFT 0x7 |
|---|
| 27251 | #define BIFPLR5_SLOT_CAP__SLOT_PWR_LIMIT_SCALE__SHIFT 0xf |
|---|
| 27252 | #define BIFPLR5_SLOT_CAP__ELECTROMECH_INTERLOCK_PRESENT__SHIFT 0x11 |
|---|
| 27253 | #define BIFPLR5_SLOT_CAP__NO_COMMAND_COMPLETED_SUPPORTED__SHIFT 0x12 |
|---|
| 27254 | #define BIFPLR5_SLOT_CAP__PHYSICAL_SLOT_NUM__SHIFT 0x13 |
|---|
| 27255 | #define BIFPLR5_SLOT_CAP__ATTN_BUTTON_PRESENT_MASK 0x00000001L |
|---|
| 27256 | #define BIFPLR5_SLOT_CAP__PWR_CONTROLLER_PRESENT_MASK 0x00000002L |
|---|
| 27257 | #define BIFPLR5_SLOT_CAP__MRL_SENSOR_PRESENT_MASK 0x00000004L |
|---|
| 27258 | #define BIFPLR5_SLOT_CAP__ATTN_INDICATOR_PRESENT_MASK 0x00000008L |
|---|
| 27259 | #define BIFPLR5_SLOT_CAP__PWR_INDICATOR_PRESENT_MASK 0x00000010L |
|---|
| 27260 | #define BIFPLR5_SLOT_CAP__HOTPLUG_SURPRISE_MASK 0x00000020L |
|---|
| 27261 | #define BIFPLR5_SLOT_CAP__HOTPLUG_CAPABLE_MASK 0x00000040L |
|---|
| 27262 | #define BIFPLR5_SLOT_CAP__SLOT_PWR_LIMIT_VALUE_MASK 0x00007F80L |
|---|
| 27263 | #define BIFPLR5_SLOT_CAP__SLOT_PWR_LIMIT_SCALE_MASK 0x00018000L |
|---|
| 27264 | #define BIFPLR5_SLOT_CAP__ELECTROMECH_INTERLOCK_PRESENT_MASK 0x00020000L |
|---|
| 27265 | #define BIFPLR5_SLOT_CAP__NO_COMMAND_COMPLETED_SUPPORTED_MASK 0x00040000L |
|---|
| 27266 | #define BIFPLR5_SLOT_CAP__PHYSICAL_SLOT_NUM_MASK 0xFFF80000L |
|---|
| 27267 | //BIFPLR5_SLOT_CNTL |
|---|
| 27268 | #define BIFPLR5_SLOT_CNTL__ATTN_BUTTON_PRESSED_EN__SHIFT 0x0 |
|---|
| 27269 | #define BIFPLR5_SLOT_CNTL__PWR_FAULT_DETECTED_EN__SHIFT 0x1 |
|---|
| 27270 | #define BIFPLR5_SLOT_CNTL__MRL_SENSOR_CHANGED_EN__SHIFT 0x2 |
|---|
| 27271 | #define BIFPLR5_SLOT_CNTL__PRESENCE_DETECT_CHANGED_EN__SHIFT 0x3 |
|---|
| 27272 | #define BIFPLR5_SLOT_CNTL__COMMAND_COMPLETED_INTR_EN__SHIFT 0x4 |
|---|
| 27273 | #define BIFPLR5_SLOT_CNTL__HOTPLUG_INTR_EN__SHIFT 0x5 |
|---|
| 27274 | #define BIFPLR5_SLOT_CNTL__ATTN_INDICATOR_CNTL__SHIFT 0x6 |
|---|
| 27275 | #define BIFPLR5_SLOT_CNTL__PWR_INDICATOR_CNTL__SHIFT 0x8 |
|---|
| 27276 | #define BIFPLR5_SLOT_CNTL__PWR_CONTROLLER_CNTL__SHIFT 0xa |
|---|
| 27277 | #define BIFPLR5_SLOT_CNTL__ELECTROMECH_INTERLOCK_CNTL__SHIFT 0xb |
|---|
| 27278 | #define BIFPLR5_SLOT_CNTL__DL_STATE_CHANGED_EN__SHIFT 0xc |
|---|
| 27279 | #define BIFPLR5_SLOT_CNTL__AUTO_SLOT_PWR_LIMIT_DISABLE__SHIFT 0xd |
|---|
| 27280 | #define BIFPLR5_SLOT_CNTL__INBAND_PD_DISABLE__SHIFT 0xe |
|---|
| 27281 | #define BIFPLR5_SLOT_CNTL__ATTN_BUTTON_PRESSED_EN_MASK 0x0001L |
|---|
| 27282 | #define BIFPLR5_SLOT_CNTL__PWR_FAULT_DETECTED_EN_MASK 0x0002L |
|---|
| 27283 | #define BIFPLR5_SLOT_CNTL__MRL_SENSOR_CHANGED_EN_MASK 0x0004L |
|---|
| 27284 | #define BIFPLR5_SLOT_CNTL__PRESENCE_DETECT_CHANGED_EN_MASK 0x0008L |
|---|
| 27285 | #define BIFPLR5_SLOT_CNTL__COMMAND_COMPLETED_INTR_EN_MASK 0x0010L |
|---|
| 27286 | #define BIFPLR5_SLOT_CNTL__HOTPLUG_INTR_EN_MASK 0x0020L |
|---|
| 27287 | #define BIFPLR5_SLOT_CNTL__ATTN_INDICATOR_CNTL_MASK 0x00C0L |
|---|
| 27288 | #define BIFPLR5_SLOT_CNTL__PWR_INDICATOR_CNTL_MASK 0x0300L |
|---|
| 27289 | #define BIFPLR5_SLOT_CNTL__PWR_CONTROLLER_CNTL_MASK 0x0400L |
|---|
| 27290 | #define BIFPLR5_SLOT_CNTL__ELECTROMECH_INTERLOCK_CNTL_MASK 0x0800L |
|---|
| 27291 | #define BIFPLR5_SLOT_CNTL__DL_STATE_CHANGED_EN_MASK 0x1000L |
|---|
| 27292 | #define BIFPLR5_SLOT_CNTL__AUTO_SLOT_PWR_LIMIT_DISABLE_MASK 0x2000L |
|---|
| 27293 | #define BIFPLR5_SLOT_CNTL__INBAND_PD_DISABLE_MASK 0x4000L |
|---|
| 27294 | //BIFPLR5_SLOT_STATUS |
|---|
| 27295 | #define BIFPLR5_SLOT_STATUS__ATTN_BUTTON_PRESSED__SHIFT 0x0 |
|---|
| 27296 | #define BIFPLR5_SLOT_STATUS__PWR_FAULT_DETECTED__SHIFT 0x1 |
|---|
| 27297 | #define BIFPLR5_SLOT_STATUS__MRL_SENSOR_CHANGED__SHIFT 0x2 |
|---|
| 27298 | #define BIFPLR5_SLOT_STATUS__PRESENCE_DETECT_CHANGED__SHIFT 0x3 |
|---|
| 27299 | #define BIFPLR5_SLOT_STATUS__COMMAND_COMPLETED__SHIFT 0x4 |
|---|
| 27300 | #define BIFPLR5_SLOT_STATUS__MRL_SENSOR_STATE__SHIFT 0x5 |
|---|
| 27301 | #define BIFPLR5_SLOT_STATUS__PRESENCE_DETECT_STATE__SHIFT 0x6 |
|---|
| 27302 | #define BIFPLR5_SLOT_STATUS__ELECTROMECH_INTERLOCK_STATUS__SHIFT 0x7 |
|---|
| 27303 | #define BIFPLR5_SLOT_STATUS__DL_STATE_CHANGED__SHIFT 0x8 |
|---|
| 27304 | #define BIFPLR5_SLOT_STATUS__ATTN_BUTTON_PRESSED_MASK 0x0001L |
|---|
| 27305 | #define BIFPLR5_SLOT_STATUS__PWR_FAULT_DETECTED_MASK 0x0002L |
|---|
| 27306 | #define BIFPLR5_SLOT_STATUS__MRL_SENSOR_CHANGED_MASK 0x0004L |
|---|
| 27307 | #define BIFPLR5_SLOT_STATUS__PRESENCE_DETECT_CHANGED_MASK 0x0008L |
|---|
| 27308 | #define BIFPLR5_SLOT_STATUS__COMMAND_COMPLETED_MASK 0x0010L |
|---|
| 27309 | #define BIFPLR5_SLOT_STATUS__MRL_SENSOR_STATE_MASK 0x0020L |
|---|
| 27310 | #define BIFPLR5_SLOT_STATUS__PRESENCE_DETECT_STATE_MASK 0x0040L |
|---|
| 27311 | #define BIFPLR5_SLOT_STATUS__ELECTROMECH_INTERLOCK_STATUS_MASK 0x0080L |
|---|
| 27312 | #define BIFPLR5_SLOT_STATUS__DL_STATE_CHANGED_MASK 0x0100L |
|---|
| 27313 | //BIFPLR5_ROOT_CNTL |
|---|
| 27314 | #define BIFPLR5_ROOT_CNTL__SERR_ON_CORR_ERR_EN__SHIFT 0x0 |
|---|
| 27315 | #define BIFPLR5_ROOT_CNTL__SERR_ON_NONFATAL_ERR_EN__SHIFT 0x1 |
|---|
| 27316 | #define BIFPLR5_ROOT_CNTL__SERR_ON_FATAL_ERR_EN__SHIFT 0x2 |
|---|
| 27317 | #define BIFPLR5_ROOT_CNTL__PM_INTERRUPT_EN__SHIFT 0x3 |
|---|
| 27318 | #define BIFPLR5_ROOT_CNTL__CRS_SOFTWARE_VISIBILITY_EN__SHIFT 0x4 |
|---|
| 27319 | #define BIFPLR5_ROOT_CNTL__SERR_ON_CORR_ERR_EN_MASK 0x0001L |
|---|
| 27320 | #define BIFPLR5_ROOT_CNTL__SERR_ON_NONFATAL_ERR_EN_MASK 0x0002L |
|---|
| 27321 | #define BIFPLR5_ROOT_CNTL__SERR_ON_FATAL_ERR_EN_MASK 0x0004L |
|---|
| 27322 | #define BIFPLR5_ROOT_CNTL__PM_INTERRUPT_EN_MASK 0x0008L |
|---|
| 27323 | #define BIFPLR5_ROOT_CNTL__CRS_SOFTWARE_VISIBILITY_EN_MASK 0x0010L |
|---|
| 27324 | //BIFPLR5_ROOT_CAP |
|---|
| 27325 | #define BIFPLR5_ROOT_CAP__CRS_SOFTWARE_VISIBILITY__SHIFT 0x0 |
|---|
| 27326 | #define BIFPLR5_ROOT_CAP__CRS_SOFTWARE_VISIBILITY_MASK 0x0001L |
|---|
| 27327 | //BIFPLR5_ROOT_STATUS |
|---|
| 27328 | #define BIFPLR5_ROOT_STATUS__PME_REQUESTOR_ID__SHIFT 0x0 |
|---|
| 27329 | #define BIFPLR5_ROOT_STATUS__PME_STATUS__SHIFT 0x10 |
|---|
| 27330 | #define BIFPLR5_ROOT_STATUS__PME_PENDING__SHIFT 0x11 |
|---|
| 27331 | #define BIFPLR5_ROOT_STATUS__PME_REQUESTOR_ID_MASK 0x0000FFFFL |
|---|
| 27332 | #define BIFPLR5_ROOT_STATUS__PME_STATUS_MASK 0x00010000L |
|---|
| 27333 | #define BIFPLR5_ROOT_STATUS__PME_PENDING_MASK 0x00020000L |
|---|
| 27334 | //BIFPLR5_DEVICE_CNTL2 |
|---|
| 27335 | #define BIFPLR5_DEVICE_CNTL2__CPL_TIMEOUT_VALUE__SHIFT 0x0 |
|---|
| 27336 | #define BIFPLR5_DEVICE_CNTL2__CPL_TIMEOUT_DIS__SHIFT 0x4 |
|---|
| 27337 | #define BIFPLR5_DEVICE_CNTL2__ARI_FORWARDING_EN__SHIFT 0x5 |
|---|
| 27338 | #define BIFPLR5_DEVICE_CNTL2__ATOMICOP_REQUEST_EN__SHIFT 0x6 |
|---|
| 27339 | #define BIFPLR5_DEVICE_CNTL2__ATOMICOP_EGRESS_BLOCKING__SHIFT 0x7 |
|---|
| 27340 | #define BIFPLR5_DEVICE_CNTL2__IDO_REQUEST_ENABLE__SHIFT 0x8 |
|---|
| 27341 | #define BIFPLR5_DEVICE_CNTL2__IDO_COMPLETION_ENABLE__SHIFT 0x9 |
|---|
| 27342 | #define BIFPLR5_DEVICE_CNTL2__LTR_EN__SHIFT 0xa |
|---|
| 27343 | #define BIFPLR5_DEVICE_CNTL2__EMER_POWER_REDUCTION_REQUEST__SHIFT 0xb |
|---|
| 27344 | #define BIFPLR5_DEVICE_CNTL2__TEN_BIT_TAG_REQUESTER_ENABLE__SHIFT 0xc |
|---|
| 27345 | #define BIFPLR5_DEVICE_CNTL2__OBFF_EN__SHIFT 0xd |
|---|
| 27346 | #define BIFPLR5_DEVICE_CNTL2__END_END_TLP_PREFIX_BLOCKING__SHIFT 0xf |
|---|
| 27347 | #define BIFPLR5_DEVICE_CNTL2__CPL_TIMEOUT_VALUE_MASK 0x000FL |
|---|
| 27348 | #define BIFPLR5_DEVICE_CNTL2__CPL_TIMEOUT_DIS_MASK 0x0010L |
|---|
| 27349 | #define BIFPLR5_DEVICE_CNTL2__ARI_FORWARDING_EN_MASK 0x0020L |
|---|
| 27350 | #define BIFPLR5_DEVICE_CNTL2__ATOMICOP_REQUEST_EN_MASK 0x0040L |
|---|
| 27351 | #define BIFPLR5_DEVICE_CNTL2__ATOMICOP_EGRESS_BLOCKING_MASK 0x0080L |
|---|
| 27352 | #define BIFPLR5_DEVICE_CNTL2__IDO_REQUEST_ENABLE_MASK 0x0100L |
|---|
| 27353 | #define BIFPLR5_DEVICE_CNTL2__IDO_COMPLETION_ENABLE_MASK 0x0200L |
|---|
| 27354 | #define BIFPLR5_DEVICE_CNTL2__LTR_EN_MASK 0x0400L |
|---|
| 27355 | #define BIFPLR5_DEVICE_CNTL2__EMER_POWER_REDUCTION_REQUEST_MASK 0x0800L |
|---|
| 27356 | #define BIFPLR5_DEVICE_CNTL2__TEN_BIT_TAG_REQUESTER_ENABLE_MASK 0x1000L |
|---|
| 27357 | #define BIFPLR5_DEVICE_CNTL2__OBFF_EN_MASK 0x6000L |
|---|
| 27358 | #define BIFPLR5_DEVICE_CNTL2__END_END_TLP_PREFIX_BLOCKING_MASK 0x8000L |
|---|
| 27359 | //BIFPLR5_DEVICE_STATUS2 |
|---|
| 27360 | #define BIFPLR5_DEVICE_STATUS2__RESERVED__SHIFT 0x0 |
|---|
| 27361 | #define BIFPLR5_DEVICE_STATUS2__RESERVED_MASK 0xFFFFL |
|---|
| 27362 | //BIFPLR5_LINK_STATUS2 |
|---|
| 27363 | #define BIFPLR5_LINK_STATUS2__CUR_DEEMPHASIS_LEVEL__SHIFT 0x0 |
|---|
| 27364 | #define BIFPLR5_LINK_STATUS2__EQUALIZATION_COMPLETE_8GT__SHIFT 0x1 |
|---|
| 27365 | #define BIFPLR5_LINK_STATUS2__EQUALIZATION_PHASE1_SUCCESS_8GT__SHIFT 0x2 |
|---|
| 27366 | #define BIFPLR5_LINK_STATUS2__EQUALIZATION_PHASE2_SUCCESS_8GT__SHIFT 0x3 |
|---|
| 27367 | #define BIFPLR5_LINK_STATUS2__EQUALIZATION_PHASE3_SUCCESS_8GT__SHIFT 0x4 |
|---|
| 27368 | #define BIFPLR5_LINK_STATUS2__LINK_EQUALIZATION_REQUEST_8GT__SHIFT 0x5 |
|---|
| 27369 | #define BIFPLR5_LINK_STATUS2__RTM1_PRESENCE_DET__SHIFT 0x6 |
|---|
| 27370 | #define BIFPLR5_LINK_STATUS2__RTM2_PRESENCE_DET__SHIFT 0x7 |
|---|
| 27371 | #define BIFPLR5_LINK_STATUS2__CROSSLINK_RESOLUTION__SHIFT 0x8 |
|---|
| 27372 | #define BIFPLR5_LINK_STATUS2__DOWNSTREAM_COMPONENT_PRESENCE__SHIFT 0xc |
|---|
| 27373 | #define BIFPLR5_LINK_STATUS2__DRS_MESSAGE_RECEIVED__SHIFT 0xf |
|---|
| 27374 | #define BIFPLR5_LINK_STATUS2__CUR_DEEMPHASIS_LEVEL_MASK 0x0001L |
|---|
| 27375 | #define BIFPLR5_LINK_STATUS2__EQUALIZATION_COMPLETE_8GT_MASK 0x0002L |
|---|
| 27376 | #define BIFPLR5_LINK_STATUS2__EQUALIZATION_PHASE1_SUCCESS_8GT_MASK 0x0004L |
|---|
| 27377 | #define BIFPLR5_LINK_STATUS2__EQUALIZATION_PHASE2_SUCCESS_8GT_MASK 0x0008L |
|---|
| 27378 | #define BIFPLR5_LINK_STATUS2__EQUALIZATION_PHASE3_SUCCESS_8GT_MASK 0x0010L |
|---|
| 27379 | #define BIFPLR5_LINK_STATUS2__LINK_EQUALIZATION_REQUEST_8GT_MASK 0x0020L |
|---|
| 27380 | #define BIFPLR5_LINK_STATUS2__RTM1_PRESENCE_DET_MASK 0x0040L |
|---|
| 27381 | #define BIFPLR5_LINK_STATUS2__RTM2_PRESENCE_DET_MASK 0x0080L |
|---|
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|---|
| 27383 | #define BIFPLR5_LINK_STATUS2__DOWNSTREAM_COMPONENT_PRESENCE_MASK 0x7000L |
|---|
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|---|
| 27387 | #define BIFPLR5_SLOT_CAP2__INBAND_PD_DISABLE_SUPPORTED_MASK 0x00000001L |
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|---|
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| 27390 | #define BIFPLR5_SLOT_CNTL2__RESERVED_MASK 0xFFFFL |
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| 27392 | #define BIFPLR5_SLOT_STATUS2__RESERVED__SHIFT 0x0 |
|---|
| 27393 | #define BIFPLR5_SLOT_STATUS2__RESERVED_MASK 0xFFFFL |
|---|
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| 27395 | #define BIFPLR5_MSI_CAP_LIST__CAP_ID__SHIFT 0x0 |
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| 27396 | #define BIFPLR5_MSI_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
|---|
| 27397 | #define BIFPLR5_MSI_CAP_LIST__CAP_ID_MASK 0x00FFL |
|---|
| 27398 | #define BIFPLR5_MSI_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
|---|
| 27399 | //BIFPLR5_MSI_MSG_ADDR_LO |
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| 27400 | #define BIFPLR5_MSI_MSG_ADDR_LO__MSI_MSG_ADDR_LO__SHIFT 0x2 |
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| 27401 | #define BIFPLR5_MSI_MSG_ADDR_LO__MSI_MSG_ADDR_LO_MASK 0xFFFFFFFCL |
|---|
| 27402 | //BIFPLR5_MSI_MSG_ADDR_HI |
|---|
| 27403 | #define BIFPLR5_MSI_MSG_ADDR_HI__MSI_MSG_ADDR_HI__SHIFT 0x0 |
|---|
| 27404 | #define BIFPLR5_MSI_MSG_ADDR_HI__MSI_MSG_ADDR_HI_MASK 0xFFFFFFFFL |
|---|
| 27405 | //BIFPLR5_SSID_CAP_LIST |
|---|
| 27406 | #define BIFPLR5_SSID_CAP_LIST__CAP_ID__SHIFT 0x0 |
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| 27407 | #define BIFPLR5_SSID_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
|---|
| 27408 | #define BIFPLR5_SSID_CAP_LIST__CAP_ID_MASK 0x00FFL |
|---|
| 27409 | #define BIFPLR5_SSID_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
|---|
| 27410 | //BIFPLR5_SSID_CAP |
|---|
| 27411 | #define BIFPLR5_SSID_CAP__SUBSYSTEM_VENDOR_ID__SHIFT 0x0 |
|---|
| 27412 | #define BIFPLR5_SSID_CAP__SUBSYSTEM_ID__SHIFT 0x10 |
|---|
| 27413 | #define BIFPLR5_SSID_CAP__SUBSYSTEM_VENDOR_ID_MASK 0x0000FFFFL |
|---|
| 27414 | #define BIFPLR5_SSID_CAP__SUBSYSTEM_ID_MASK 0xFFFF0000L |
|---|
| 27415 | //BIFPLR5_MSI_MAP_CAP_LIST |
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| 27416 | #define BIFPLR5_MSI_MAP_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 27417 | #define BIFPLR5_MSI_MAP_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
|---|
| 27418 | #define BIFPLR5_MSI_MAP_CAP_LIST__CAP_ID_MASK 0x00FFL |
|---|
| 27419 | #define BIFPLR5_MSI_MAP_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
|---|
| 27420 | //BIFPLR5_MSI_MAP_CAP |
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| 27421 | #define BIFPLR5_MSI_MAP_CAP__EN__SHIFT 0x0 |
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| 27422 | #define BIFPLR5_MSI_MAP_CAP__FIXD__SHIFT 0x1 |
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| 27423 | #define BIFPLR5_MSI_MAP_CAP__CAP_TYPE__SHIFT 0xb |
|---|
| 27424 | #define BIFPLR5_MSI_MAP_CAP__EN_MASK 0x0001L |
|---|
| 27425 | #define BIFPLR5_MSI_MAP_CAP__FIXD_MASK 0x0002L |
|---|
| 27426 | #define BIFPLR5_MSI_MAP_CAP__CAP_TYPE_MASK 0xF800L |
|---|
| 27427 | //BIFPLR5_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST |
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| 27428 | #define BIFPLR5_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 27429 | #define BIFPLR5_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 27430 | #define BIFPLR5_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 27431 | #define BIFPLR5_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 27432 | #define BIFPLR5_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 27433 | #define BIFPLR5_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 27434 | //BIFPLR5_PCIE_VENDOR_SPECIFIC_HDR |
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| 27435 | #define BIFPLR5_PCIE_VENDOR_SPECIFIC_HDR__VSEC_ID__SHIFT 0x0 |
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| 27436 | #define BIFPLR5_PCIE_VENDOR_SPECIFIC_HDR__VSEC_REV__SHIFT 0x10 |
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| 27437 | #define BIFPLR5_PCIE_VENDOR_SPECIFIC_HDR__VSEC_LENGTH__SHIFT 0x14 |
|---|
| 27438 | #define BIFPLR5_PCIE_VENDOR_SPECIFIC_HDR__VSEC_ID_MASK 0x0000FFFFL |
|---|
| 27439 | #define BIFPLR5_PCIE_VENDOR_SPECIFIC_HDR__VSEC_REV_MASK 0x000F0000L |
|---|
| 27440 | #define BIFPLR5_PCIE_VENDOR_SPECIFIC_HDR__VSEC_LENGTH_MASK 0xFFF00000L |
|---|
| 27441 | //BIFPLR5_PCIE_VENDOR_SPECIFIC1 |
|---|
| 27442 | #define BIFPLR5_PCIE_VENDOR_SPECIFIC1__SCRATCH__SHIFT 0x0 |
|---|
| 27443 | #define BIFPLR5_PCIE_VENDOR_SPECIFIC1__SCRATCH_MASK 0xFFFFFFFFL |
|---|
| 27444 | //BIFPLR5_PCIE_VENDOR_SPECIFIC2 |
|---|
| 27445 | #define BIFPLR5_PCIE_VENDOR_SPECIFIC2__SCRATCH__SHIFT 0x0 |
|---|
| 27446 | #define BIFPLR5_PCIE_VENDOR_SPECIFIC2__SCRATCH_MASK 0xFFFFFFFFL |
|---|
| 27447 | //BIFPLR5_PCIE_VC_ENH_CAP_LIST |
|---|
| 27448 | #define BIFPLR5_PCIE_VC_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
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| 27449 | #define BIFPLR5_PCIE_VC_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
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| 27450 | #define BIFPLR5_PCIE_VC_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
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| 27451 | #define BIFPLR5_PCIE_VC_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 27452 | #define BIFPLR5_PCIE_VC_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 27453 | #define BIFPLR5_PCIE_VC_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 27454 | //BIFPLR5_PCIE_PORT_VC_CAP_REG1 |
|---|
| 27455 | #define BIFPLR5_PCIE_PORT_VC_CAP_REG1__EXT_VC_COUNT__SHIFT 0x0 |
|---|
| 27456 | #define BIFPLR5_PCIE_PORT_VC_CAP_REG1__LOW_PRIORITY_EXT_VC_COUNT__SHIFT 0x4 |
|---|
| 27457 | #define BIFPLR5_PCIE_PORT_VC_CAP_REG1__REF_CLK__SHIFT 0x8 |
|---|
| 27458 | #define BIFPLR5_PCIE_PORT_VC_CAP_REG1__PORT_ARB_TABLE_ENTRY_SIZE__SHIFT 0xa |
|---|
| 27459 | #define BIFPLR5_PCIE_PORT_VC_CAP_REG1__EXT_VC_COUNT_MASK 0x00000007L |
|---|
| 27460 | #define BIFPLR5_PCIE_PORT_VC_CAP_REG1__LOW_PRIORITY_EXT_VC_COUNT_MASK 0x00000070L |
|---|
| 27461 | #define BIFPLR5_PCIE_PORT_VC_CAP_REG1__REF_CLK_MASK 0x00000300L |
|---|
| 27462 | #define BIFPLR5_PCIE_PORT_VC_CAP_REG1__PORT_ARB_TABLE_ENTRY_SIZE_MASK 0x00000C00L |
|---|
| 27463 | //BIFPLR5_PCIE_PORT_VC_CAP_REG2 |
|---|
| 27464 | #define BIFPLR5_PCIE_PORT_VC_CAP_REG2__VC_ARB_CAP__SHIFT 0x0 |
|---|
| 27465 | #define BIFPLR5_PCIE_PORT_VC_CAP_REG2__VC_ARB_TABLE_OFFSET__SHIFT 0x18 |
|---|
| 27466 | #define BIFPLR5_PCIE_PORT_VC_CAP_REG2__VC_ARB_CAP_MASK 0x000000FFL |
|---|
| 27467 | #define BIFPLR5_PCIE_PORT_VC_CAP_REG2__VC_ARB_TABLE_OFFSET_MASK 0xFF000000L |
|---|
| 27468 | //BIFPLR5_PCIE_PORT_VC_CNTL |
|---|
| 27469 | #define BIFPLR5_PCIE_PORT_VC_CNTL__LOAD_VC_ARB_TABLE__SHIFT 0x0 |
|---|
| 27470 | #define BIFPLR5_PCIE_PORT_VC_CNTL__VC_ARB_SELECT__SHIFT 0x1 |
|---|
| 27471 | #define BIFPLR5_PCIE_PORT_VC_CNTL__LOAD_VC_ARB_TABLE_MASK 0x0001L |
|---|
| 27472 | #define BIFPLR5_PCIE_PORT_VC_CNTL__VC_ARB_SELECT_MASK 0x000EL |
|---|
| 27473 | //BIFPLR5_PCIE_PORT_VC_STATUS |
|---|
| 27474 | #define BIFPLR5_PCIE_PORT_VC_STATUS__VC_ARB_TABLE_STATUS__SHIFT 0x0 |
|---|
| 27475 | #define BIFPLR5_PCIE_PORT_VC_STATUS__VC_ARB_TABLE_STATUS_MASK 0x0001L |
|---|
| 27476 | //BIFPLR5_PCIE_VC0_RESOURCE_CAP |
|---|
| 27477 | #define BIFPLR5_PCIE_VC0_RESOURCE_CAP__PORT_ARB_CAP__SHIFT 0x0 |
|---|
| 27478 | #define BIFPLR5_PCIE_VC0_RESOURCE_CAP__REJECT_SNOOP_TRANS__SHIFT 0xf |
|---|
| 27479 | #define BIFPLR5_PCIE_VC0_RESOURCE_CAP__MAX_TIME_SLOTS__SHIFT 0x10 |
|---|
| 27480 | #define BIFPLR5_PCIE_VC0_RESOURCE_CAP__PORT_ARB_TABLE_OFFSET__SHIFT 0x18 |
|---|
| 27481 | #define BIFPLR5_PCIE_VC0_RESOURCE_CAP__PORT_ARB_CAP_MASK 0x000000FFL |
|---|
| 27482 | #define BIFPLR5_PCIE_VC0_RESOURCE_CAP__REJECT_SNOOP_TRANS_MASK 0x00008000L |
|---|
| 27483 | #define BIFPLR5_PCIE_VC0_RESOURCE_CAP__MAX_TIME_SLOTS_MASK 0x007F0000L |
|---|
| 27484 | #define BIFPLR5_PCIE_VC0_RESOURCE_CAP__PORT_ARB_TABLE_OFFSET_MASK 0xFF000000L |
|---|
| 27485 | //BIFPLR5_PCIE_VC0_RESOURCE_CNTL |
|---|
| 27486 | #define BIFPLR5_PCIE_VC0_RESOURCE_CNTL__TC_VC_MAP_TC0__SHIFT 0x0 |
|---|
| 27487 | #define BIFPLR5_PCIE_VC0_RESOURCE_CNTL__TC_VC_MAP_TC1_7__SHIFT 0x1 |
|---|
| 27488 | #define BIFPLR5_PCIE_VC0_RESOURCE_CNTL__LOAD_PORT_ARB_TABLE__SHIFT 0x10 |
|---|
| 27489 | #define BIFPLR5_PCIE_VC0_RESOURCE_CNTL__PORT_ARB_SELECT__SHIFT 0x11 |
|---|
| 27490 | #define BIFPLR5_PCIE_VC0_RESOURCE_CNTL__VC_ID__SHIFT 0x18 |
|---|
| 27491 | #define BIFPLR5_PCIE_VC0_RESOURCE_CNTL__VC_ENABLE__SHIFT 0x1f |
|---|
| 27492 | #define BIFPLR5_PCIE_VC0_RESOURCE_CNTL__TC_VC_MAP_TC0_MASK 0x00000001L |
|---|
| 27493 | #define BIFPLR5_PCIE_VC0_RESOURCE_CNTL__TC_VC_MAP_TC1_7_MASK 0x000000FEL |
|---|
| 27494 | #define BIFPLR5_PCIE_VC0_RESOURCE_CNTL__LOAD_PORT_ARB_TABLE_MASK 0x00010000L |
|---|
| 27495 | #define BIFPLR5_PCIE_VC0_RESOURCE_CNTL__PORT_ARB_SELECT_MASK 0x000E0000L |
|---|
| 27496 | #define BIFPLR5_PCIE_VC0_RESOURCE_CNTL__VC_ID_MASK 0x07000000L |
|---|
| 27497 | #define BIFPLR5_PCIE_VC0_RESOURCE_CNTL__VC_ENABLE_MASK 0x80000000L |
|---|
| 27498 | //BIFPLR5_PCIE_VC0_RESOURCE_STATUS |
|---|
| 27499 | #define BIFPLR5_PCIE_VC0_RESOURCE_STATUS__PORT_ARB_TABLE_STATUS__SHIFT 0x0 |
|---|
| 27500 | #define BIFPLR5_PCIE_VC0_RESOURCE_STATUS__VC_NEGOTIATION_PENDING__SHIFT 0x1 |
|---|
| 27501 | #define BIFPLR5_PCIE_VC0_RESOURCE_STATUS__PORT_ARB_TABLE_STATUS_MASK 0x0001L |
|---|
| 27502 | #define BIFPLR5_PCIE_VC0_RESOURCE_STATUS__VC_NEGOTIATION_PENDING_MASK 0x0002L |
|---|
| 27503 | //BIFPLR5_PCIE_VC1_RESOURCE_CAP |
|---|
| 27504 | #define BIFPLR5_PCIE_VC1_RESOURCE_CAP__PORT_ARB_CAP__SHIFT 0x0 |
|---|
| 27505 | #define BIFPLR5_PCIE_VC1_RESOURCE_CAP__REJECT_SNOOP_TRANS__SHIFT 0xf |
|---|
| 27506 | #define BIFPLR5_PCIE_VC1_RESOURCE_CAP__MAX_TIME_SLOTS__SHIFT 0x10 |
|---|
| 27507 | #define BIFPLR5_PCIE_VC1_RESOURCE_CAP__PORT_ARB_TABLE_OFFSET__SHIFT 0x18 |
|---|
| 27508 | #define BIFPLR5_PCIE_VC1_RESOURCE_CAP__PORT_ARB_CAP_MASK 0x000000FFL |
|---|
| 27509 | #define BIFPLR5_PCIE_VC1_RESOURCE_CAP__REJECT_SNOOP_TRANS_MASK 0x00008000L |
|---|
| 27510 | #define BIFPLR5_PCIE_VC1_RESOURCE_CAP__MAX_TIME_SLOTS_MASK 0x007F0000L |
|---|
| 27511 | #define BIFPLR5_PCIE_VC1_RESOURCE_CAP__PORT_ARB_TABLE_OFFSET_MASK 0xFF000000L |
|---|
| 27512 | //BIFPLR5_PCIE_VC1_RESOURCE_CNTL |
|---|
| 27513 | #define BIFPLR5_PCIE_VC1_RESOURCE_CNTL__TC_VC_MAP_TC0__SHIFT 0x0 |
|---|
| 27514 | #define BIFPLR5_PCIE_VC1_RESOURCE_CNTL__TC_VC_MAP_TC1_7__SHIFT 0x1 |
|---|
| 27515 | #define BIFPLR5_PCIE_VC1_RESOURCE_CNTL__LOAD_PORT_ARB_TABLE__SHIFT 0x10 |
|---|
| 27516 | #define BIFPLR5_PCIE_VC1_RESOURCE_CNTL__PORT_ARB_SELECT__SHIFT 0x11 |
|---|
| 27517 | #define BIFPLR5_PCIE_VC1_RESOURCE_CNTL__VC_ID__SHIFT 0x18 |
|---|
| 27518 | #define BIFPLR5_PCIE_VC1_RESOURCE_CNTL__VC_ENABLE__SHIFT 0x1f |
|---|
| 27519 | #define BIFPLR5_PCIE_VC1_RESOURCE_CNTL__TC_VC_MAP_TC0_MASK 0x00000001L |
|---|
| 27520 | #define BIFPLR5_PCIE_VC1_RESOURCE_CNTL__TC_VC_MAP_TC1_7_MASK 0x000000FEL |
|---|
| 27521 | #define BIFPLR5_PCIE_VC1_RESOURCE_CNTL__LOAD_PORT_ARB_TABLE_MASK 0x00010000L |
|---|
| 27522 | #define BIFPLR5_PCIE_VC1_RESOURCE_CNTL__PORT_ARB_SELECT_MASK 0x000E0000L |
|---|
| 27523 | #define BIFPLR5_PCIE_VC1_RESOURCE_CNTL__VC_ID_MASK 0x07000000L |
|---|
| 27524 | #define BIFPLR5_PCIE_VC1_RESOURCE_CNTL__VC_ENABLE_MASK 0x80000000L |
|---|
| 27525 | //BIFPLR5_PCIE_VC1_RESOURCE_STATUS |
|---|
| 27526 | #define BIFPLR5_PCIE_VC1_RESOURCE_STATUS__PORT_ARB_TABLE_STATUS__SHIFT 0x0 |
|---|
| 27527 | #define BIFPLR5_PCIE_VC1_RESOURCE_STATUS__VC_NEGOTIATION_PENDING__SHIFT 0x1 |
|---|
| 27528 | #define BIFPLR5_PCIE_VC1_RESOURCE_STATUS__PORT_ARB_TABLE_STATUS_MASK 0x0001L |
|---|
| 27529 | #define BIFPLR5_PCIE_VC1_RESOURCE_STATUS__VC_NEGOTIATION_PENDING_MASK 0x0002L |
|---|
| 27530 | //BIFPLR5_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST |
|---|
| 27531 | #define BIFPLR5_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 27532 | #define BIFPLR5_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 27533 | #define BIFPLR5_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 27534 | #define BIFPLR5_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 27535 | #define BIFPLR5_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 27536 | #define BIFPLR5_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 27537 | //BIFPLR5_PCIE_DEV_SERIAL_NUM_DW1 |
|---|
| 27538 | #define BIFPLR5_PCIE_DEV_SERIAL_NUM_DW1__SERIAL_NUMBER_LO__SHIFT 0x0 |
|---|
| 27539 | #define BIFPLR5_PCIE_DEV_SERIAL_NUM_DW1__SERIAL_NUMBER_LO_MASK 0xFFFFFFFFL |
|---|
| 27540 | //BIFPLR5_PCIE_DEV_SERIAL_NUM_DW2 |
|---|
| 27541 | #define BIFPLR5_PCIE_DEV_SERIAL_NUM_DW2__SERIAL_NUMBER_HI__SHIFT 0x0 |
|---|
| 27542 | #define BIFPLR5_PCIE_DEV_SERIAL_NUM_DW2__SERIAL_NUMBER_HI_MASK 0xFFFFFFFFL |
|---|
| 27543 | //BIFPLR5_PCIE_ADV_ERR_RPT_ENH_CAP_LIST |
|---|
| 27544 | #define BIFPLR5_PCIE_ADV_ERR_RPT_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 27545 | #define BIFPLR5_PCIE_ADV_ERR_RPT_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 27546 | #define BIFPLR5_PCIE_ADV_ERR_RPT_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 27547 | #define BIFPLR5_PCIE_ADV_ERR_RPT_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 27548 | #define BIFPLR5_PCIE_ADV_ERR_RPT_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 27549 | #define BIFPLR5_PCIE_ADV_ERR_RPT_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 27550 | //BIFPLR5_PCIE_UNCORR_ERR_STATUS |
|---|
| 27551 | #define BIFPLR5_PCIE_UNCORR_ERR_STATUS__DLP_ERR_STATUS__SHIFT 0x4 |
|---|
| 27552 | #define BIFPLR5_PCIE_UNCORR_ERR_STATUS__SURPDN_ERR_STATUS__SHIFT 0x5 |
|---|
| 27553 | #define BIFPLR5_PCIE_UNCORR_ERR_STATUS__PSN_ERR_STATUS__SHIFT 0xc |
|---|
| 27554 | #define BIFPLR5_PCIE_UNCORR_ERR_STATUS__FC_ERR_STATUS__SHIFT 0xd |
|---|
| 27555 | #define BIFPLR5_PCIE_UNCORR_ERR_STATUS__CPL_TIMEOUT_STATUS__SHIFT 0xe |
|---|
| 27556 | #define BIFPLR5_PCIE_UNCORR_ERR_STATUS__CPL_ABORT_ERR_STATUS__SHIFT 0xf |
|---|
| 27557 | #define BIFPLR5_PCIE_UNCORR_ERR_STATUS__UNEXP_CPL_STATUS__SHIFT 0x10 |
|---|
| 27558 | #define BIFPLR5_PCIE_UNCORR_ERR_STATUS__RCV_OVFL_STATUS__SHIFT 0x11 |
|---|
| 27559 | #define BIFPLR5_PCIE_UNCORR_ERR_STATUS__MAL_TLP_STATUS__SHIFT 0x12 |
|---|
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| 27633 | #define BIFPLR5_PCIE_UNCORR_ERR_SEVERITY__UNCORR_INT_ERR_SEVERITY__SHIFT 0x16 |
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| 27634 | #define BIFPLR5_PCIE_UNCORR_ERR_SEVERITY__MC_BLOCKED_TLP_SEVERITY__SHIFT 0x17 |
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| 27635 | #define BIFPLR5_PCIE_UNCORR_ERR_SEVERITY__ATOMICOP_EGRESS_BLOCKED_SEVERITY__SHIFT 0x18 |
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| 27650 | #define BIFPLR5_PCIE_UNCORR_ERR_SEVERITY__UNCORR_INT_ERR_SEVERITY_MASK 0x00400000L |
|---|
| 27651 | #define BIFPLR5_PCIE_UNCORR_ERR_SEVERITY__MC_BLOCKED_TLP_SEVERITY_MASK 0x00800000L |
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|---|
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|---|
| 27671 | #define BIFPLR5_PCIE_CORR_ERR_STATUS__HDR_LOG_OVFL_STATUS_MASK 0x00008000L |
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| 27672 | //BIFPLR5_PCIE_CORR_ERR_MASK |
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| 27673 | #define BIFPLR5_PCIE_CORR_ERR_MASK__RCV_ERR_MASK__SHIFT 0x0 |
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| 27682 | #define BIFPLR5_PCIE_CORR_ERR_MASK__BAD_TLP_MASK_MASK 0x00000040L |
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| 27685 | #define BIFPLR5_PCIE_CORR_ERR_MASK__REPLAY_TIMER_TIMEOUT_MASK_MASK 0x00001000L |
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| 27686 | #define BIFPLR5_PCIE_CORR_ERR_MASK__ADVISORY_NONFATAL_ERR_MASK_MASK 0x00002000L |
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| 27687 | #define BIFPLR5_PCIE_CORR_ERR_MASK__CORR_INT_ERR_MASK_MASK 0x00004000L |
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| 27688 | #define BIFPLR5_PCIE_CORR_ERR_MASK__HDR_LOG_OVFL_MASK_MASK 0x00008000L |
|---|
| 27689 | //BIFPLR5_PCIE_ADV_ERR_CAP_CNTL |
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| 27690 | #define BIFPLR5_PCIE_ADV_ERR_CAP_CNTL__FIRST_ERR_PTR__SHIFT 0x0 |
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|---|
| 27692 | #define BIFPLR5_PCIE_ADV_ERR_CAP_CNTL__ECRC_GEN_EN__SHIFT 0x6 |
|---|
| 27693 | #define BIFPLR5_PCIE_ADV_ERR_CAP_CNTL__ECRC_CHECK_CAP__SHIFT 0x7 |
|---|
| 27694 | #define BIFPLR5_PCIE_ADV_ERR_CAP_CNTL__ECRC_CHECK_EN__SHIFT 0x8 |
|---|
| 27695 | #define BIFPLR5_PCIE_ADV_ERR_CAP_CNTL__MULTI_HDR_RECD_CAP__SHIFT 0x9 |
|---|
| 27696 | #define BIFPLR5_PCIE_ADV_ERR_CAP_CNTL__MULTI_HDR_RECD_EN__SHIFT 0xa |
|---|
| 27697 | #define BIFPLR5_PCIE_ADV_ERR_CAP_CNTL__TLP_PREFIX_LOG_PRESENT__SHIFT 0xb |
|---|
| 27698 | #define BIFPLR5_PCIE_ADV_ERR_CAP_CNTL__COMPLETION_TIMEOUT_LOG_CAPABLE__SHIFT 0xc |
|---|
| 27699 | #define BIFPLR5_PCIE_ADV_ERR_CAP_CNTL__FIRST_ERR_PTR_MASK 0x0000001FL |
|---|
| 27700 | #define BIFPLR5_PCIE_ADV_ERR_CAP_CNTL__ECRC_GEN_CAP_MASK 0x00000020L |
|---|
| 27701 | #define BIFPLR5_PCIE_ADV_ERR_CAP_CNTL__ECRC_GEN_EN_MASK 0x00000040L |
|---|
| 27702 | #define BIFPLR5_PCIE_ADV_ERR_CAP_CNTL__ECRC_CHECK_CAP_MASK 0x00000080L |
|---|
| 27703 | #define BIFPLR5_PCIE_ADV_ERR_CAP_CNTL__ECRC_CHECK_EN_MASK 0x00000100L |
|---|
| 27704 | #define BIFPLR5_PCIE_ADV_ERR_CAP_CNTL__MULTI_HDR_RECD_CAP_MASK 0x00000200L |
|---|
| 27705 | #define BIFPLR5_PCIE_ADV_ERR_CAP_CNTL__MULTI_HDR_RECD_EN_MASK 0x00000400L |
|---|
| 27706 | #define BIFPLR5_PCIE_ADV_ERR_CAP_CNTL__TLP_PREFIX_LOG_PRESENT_MASK 0x00000800L |
|---|
| 27707 | #define BIFPLR5_PCIE_ADV_ERR_CAP_CNTL__COMPLETION_TIMEOUT_LOG_CAPABLE_MASK 0x00001000L |
|---|
| 27708 | //BIFPLR5_PCIE_HDR_LOG0 |
|---|
| 27709 | #define BIFPLR5_PCIE_HDR_LOG0__TLP_HDR__SHIFT 0x0 |
|---|
| 27710 | #define BIFPLR5_PCIE_HDR_LOG0__TLP_HDR_MASK 0xFFFFFFFFL |
|---|
| 27711 | //BIFPLR5_PCIE_HDR_LOG1 |
|---|
| 27712 | #define BIFPLR5_PCIE_HDR_LOG1__TLP_HDR__SHIFT 0x0 |
|---|
| 27713 | #define BIFPLR5_PCIE_HDR_LOG1__TLP_HDR_MASK 0xFFFFFFFFL |
|---|
| 27714 | //BIFPLR5_PCIE_HDR_LOG2 |
|---|
| 27715 | #define BIFPLR5_PCIE_HDR_LOG2__TLP_HDR__SHIFT 0x0 |
|---|
| 27716 | #define BIFPLR5_PCIE_HDR_LOG2__TLP_HDR_MASK 0xFFFFFFFFL |
|---|
| 27717 | //BIFPLR5_PCIE_HDR_LOG3 |
|---|
| 27718 | #define BIFPLR5_PCIE_HDR_LOG3__TLP_HDR__SHIFT 0x0 |
|---|
| 27719 | #define BIFPLR5_PCIE_HDR_LOG3__TLP_HDR_MASK 0xFFFFFFFFL |
|---|
| 27720 | //BIFPLR5_PCIE_ROOT_ERR_CMD |
|---|
| 27721 | #define BIFPLR5_PCIE_ROOT_ERR_CMD__CORR_ERR_REP_EN__SHIFT 0x0 |
|---|
| 27722 | #define BIFPLR5_PCIE_ROOT_ERR_CMD__NONFATAL_ERR_REP_EN__SHIFT 0x1 |
|---|
| 27723 | #define BIFPLR5_PCIE_ROOT_ERR_CMD__FATAL_ERR_REP_EN__SHIFT 0x2 |
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| 27724 | #define BIFPLR5_PCIE_ROOT_ERR_CMD__CORR_ERR_REP_EN_MASK 0x00000001L |
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| 27725 | #define BIFPLR5_PCIE_ROOT_ERR_CMD__NONFATAL_ERR_REP_EN_MASK 0x00000002L |
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| 27726 | #define BIFPLR5_PCIE_ROOT_ERR_CMD__FATAL_ERR_REP_EN_MASK 0x00000004L |
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| 27727 | //BIFPLR5_PCIE_ERR_SRC_ID |
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| 27737 | #define BIFPLR5_PCIE_TLP_PREFIX_LOG1__TLP_PREFIX_MASK 0xFFFFFFFFL |
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| 27740 | #define BIFPLR5_PCIE_TLP_PREFIX_LOG2__TLP_PREFIX_MASK 0xFFFFFFFFL |
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| 27743 | #define BIFPLR5_PCIE_TLP_PREFIX_LOG3__TLP_PREFIX_MASK 0xFFFFFFFFL |
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| 27750 | #define BIFPLR5_PCIE_SECONDARY_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
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| 27751 | //BIFPLR5_PCIE_LANE_ERROR_STATUS |
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| 27762 | #define BIFPLR5_PCIE_LANE_0_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT_MASK 0x7000L |
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| 27771 | #define BIFPLR5_PCIE_LANE_1_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT_MASK 0x7000L |
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| 27777 | #define BIFPLR5_PCIE_LANE_2_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET_MASK 0x000FL |
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| 27778 | #define BIFPLR5_PCIE_LANE_2_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT_MASK 0x0070L |
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| 27796 | #define BIFPLR5_PCIE_LANE_4_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT_MASK 0x0070L |
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|---|
| 27798 | #define BIFPLR5_PCIE_LANE_4_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT_MASK 0x7000L |
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| 27804 | #define BIFPLR5_PCIE_LANE_5_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET_MASK 0x000FL |
|---|
| 27805 | #define BIFPLR5_PCIE_LANE_5_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT_MASK 0x0070L |
|---|
| 27806 | #define BIFPLR5_PCIE_LANE_5_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET_MASK 0x0F00L |
|---|
| 27807 | #define BIFPLR5_PCIE_LANE_5_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT_MASK 0x7000L |
|---|
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|---|
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|---|
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| 27822 | #define BIFPLR5_PCIE_LANE_7_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET_MASK 0x000FL |
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| 27823 | #define BIFPLR5_PCIE_LANE_7_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT_MASK 0x0070L |
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| 27838 | #define BIFPLR5_PCIE_LANE_9_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET__SHIFT 0x8 |
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|---|
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| 27852 | #define BIFPLR5_PCIE_LANE_10_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT_MASK 0x7000L |
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| 27859 | #define BIFPLR5_PCIE_LANE_11_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT_MASK 0x0070L |
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| 27861 | #define BIFPLR5_PCIE_LANE_11_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT_MASK 0x7000L |
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| 27866 | #define BIFPLR5_PCIE_LANE_12_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT__SHIFT 0xc |
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| 27867 | #define BIFPLR5_PCIE_LANE_12_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET_MASK 0x000FL |
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| 27868 | #define BIFPLR5_PCIE_LANE_12_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT_MASK 0x0070L |
|---|
| 27869 | #define BIFPLR5_PCIE_LANE_12_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET_MASK 0x0F00L |
|---|
| 27870 | #define BIFPLR5_PCIE_LANE_12_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT_MASK 0x7000L |
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| 27874 | #define BIFPLR5_PCIE_LANE_13_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET__SHIFT 0x8 |
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| 27875 | #define BIFPLR5_PCIE_LANE_13_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT__SHIFT 0xc |
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| 27876 | #define BIFPLR5_PCIE_LANE_13_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET_MASK 0x000FL |
|---|
| 27877 | #define BIFPLR5_PCIE_LANE_13_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT_MASK 0x0070L |
|---|
| 27878 | #define BIFPLR5_PCIE_LANE_13_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET_MASK 0x0F00L |
|---|
| 27879 | #define BIFPLR5_PCIE_LANE_13_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT_MASK 0x7000L |
|---|
| 27880 | //BIFPLR5_PCIE_LANE_14_EQUALIZATION_CNTL |
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| 27881 | #define BIFPLR5_PCIE_LANE_14_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET__SHIFT 0x0 |
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| 27884 | #define BIFPLR5_PCIE_LANE_14_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT__SHIFT 0xc |
|---|
| 27885 | #define BIFPLR5_PCIE_LANE_14_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET_MASK 0x000FL |
|---|
| 27886 | #define BIFPLR5_PCIE_LANE_14_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT_MASK 0x0070L |
|---|
| 27887 | #define BIFPLR5_PCIE_LANE_14_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET_MASK 0x0F00L |
|---|
| 27888 | #define BIFPLR5_PCIE_LANE_14_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT_MASK 0x7000L |
|---|
| 27889 | //BIFPLR5_PCIE_LANE_15_EQUALIZATION_CNTL |
|---|
| 27890 | #define BIFPLR5_PCIE_LANE_15_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET__SHIFT 0x0 |
|---|
| 27891 | #define BIFPLR5_PCIE_LANE_15_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT__SHIFT 0x4 |
|---|
| 27892 | #define BIFPLR5_PCIE_LANE_15_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET__SHIFT 0x8 |
|---|
| 27893 | #define BIFPLR5_PCIE_LANE_15_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT__SHIFT 0xc |
|---|
| 27894 | #define BIFPLR5_PCIE_LANE_15_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET_MASK 0x000FL |
|---|
| 27895 | #define BIFPLR5_PCIE_LANE_15_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT_MASK 0x0070L |
|---|
| 27896 | #define BIFPLR5_PCIE_LANE_15_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET_MASK 0x0F00L |
|---|
| 27897 | #define BIFPLR5_PCIE_LANE_15_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT_MASK 0x7000L |
|---|
| 27898 | //BIFPLR5_PCIE_ACS_ENH_CAP_LIST |
|---|
| 27899 | #define BIFPLR5_PCIE_ACS_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 27900 | #define BIFPLR5_PCIE_ACS_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 27901 | #define BIFPLR5_PCIE_ACS_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 27902 | #define BIFPLR5_PCIE_ACS_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 27903 | #define BIFPLR5_PCIE_ACS_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 27904 | #define BIFPLR5_PCIE_ACS_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 27905 | //BIFPLR5_PCIE_MC_ENH_CAP_LIST |
|---|
| 27906 | #define BIFPLR5_PCIE_MC_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 27907 | #define BIFPLR5_PCIE_MC_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 27908 | #define BIFPLR5_PCIE_MC_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 27909 | #define BIFPLR5_PCIE_MC_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 27910 | #define BIFPLR5_PCIE_MC_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 27911 | #define BIFPLR5_PCIE_MC_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 27912 | //BIFPLR5_PCIE_MC_CAP |
|---|
| 27913 | #define BIFPLR5_PCIE_MC_CAP__MC_MAX_GROUP__SHIFT 0x0 |
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| 27914 | #define BIFPLR5_PCIE_MC_CAP__MC_WIN_SIZE_REQ__SHIFT 0x8 |
|---|
| 27915 | #define BIFPLR5_PCIE_MC_CAP__MC_ECRC_REGEN_SUPP__SHIFT 0xf |
|---|
| 27916 | #define BIFPLR5_PCIE_MC_CAP__MC_MAX_GROUP_MASK 0x003FL |
|---|
| 27917 | #define BIFPLR5_PCIE_MC_CAP__MC_WIN_SIZE_REQ_MASK 0x3F00L |
|---|
| 27918 | #define BIFPLR5_PCIE_MC_CAP__MC_ECRC_REGEN_SUPP_MASK 0x8000L |
|---|
| 27919 | //BIFPLR5_PCIE_MC_CNTL |
|---|
| 27920 | #define BIFPLR5_PCIE_MC_CNTL__MC_NUM_GROUP__SHIFT 0x0 |
|---|
| 27921 | #define BIFPLR5_PCIE_MC_CNTL__MC_ENABLE__SHIFT 0xf |
|---|
| 27922 | #define BIFPLR5_PCIE_MC_CNTL__MC_NUM_GROUP_MASK 0x003FL |
|---|
| 27923 | #define BIFPLR5_PCIE_MC_CNTL__MC_ENABLE_MASK 0x8000L |
|---|
| 27924 | //BIFPLR5_PCIE_MC_ADDR0 |
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| 27925 | #define BIFPLR5_PCIE_MC_ADDR0__MC_INDEX_POS__SHIFT 0x0 |
|---|
| 27926 | #define BIFPLR5_PCIE_MC_ADDR0__MC_BASE_ADDR_0__SHIFT 0xc |
|---|
| 27927 | #define BIFPLR5_PCIE_MC_ADDR0__MC_INDEX_POS_MASK 0x0000003FL |
|---|
| 27928 | #define BIFPLR5_PCIE_MC_ADDR0__MC_BASE_ADDR_0_MASK 0xFFFFF000L |
|---|
| 27929 | //BIFPLR5_PCIE_MC_ADDR1 |
|---|
| 27930 | #define BIFPLR5_PCIE_MC_ADDR1__MC_BASE_ADDR_1__SHIFT 0x0 |
|---|
| 27931 | #define BIFPLR5_PCIE_MC_ADDR1__MC_BASE_ADDR_1_MASK 0xFFFFFFFFL |
|---|
| 27932 | //BIFPLR5_PCIE_MC_RCV0 |
|---|
| 27933 | #define BIFPLR5_PCIE_MC_RCV0__MC_RECEIVE_0__SHIFT 0x0 |
|---|
| 27934 | #define BIFPLR5_PCIE_MC_RCV0__MC_RECEIVE_0_MASK 0xFFFFFFFFL |
|---|
| 27935 | //BIFPLR5_PCIE_MC_RCV1 |
|---|
| 27936 | #define BIFPLR5_PCIE_MC_RCV1__MC_RECEIVE_1__SHIFT 0x0 |
|---|
| 27937 | #define BIFPLR5_PCIE_MC_RCV1__MC_RECEIVE_1_MASK 0xFFFFFFFFL |
|---|
| 27938 | //BIFPLR5_PCIE_MC_BLOCK_ALL0 |
|---|
| 27939 | #define BIFPLR5_PCIE_MC_BLOCK_ALL0__MC_BLOCK_ALL_0__SHIFT 0x0 |
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| 27940 | #define BIFPLR5_PCIE_MC_BLOCK_ALL0__MC_BLOCK_ALL_0_MASK 0xFFFFFFFFL |
|---|
| 27941 | //BIFPLR5_PCIE_MC_BLOCK_ALL1 |
|---|
| 27942 | #define BIFPLR5_PCIE_MC_BLOCK_ALL1__MC_BLOCK_ALL_1__SHIFT 0x0 |
|---|
| 27943 | #define BIFPLR5_PCIE_MC_BLOCK_ALL1__MC_BLOCK_ALL_1_MASK 0xFFFFFFFFL |
|---|
| 27944 | //BIFPLR5_PCIE_MC_BLOCK_UNTRANSLATED_0 |
|---|
| 27945 | #define BIFPLR5_PCIE_MC_BLOCK_UNTRANSLATED_0__MC_BLOCK_UNTRANSLATED_0__SHIFT 0x0 |
|---|
| 27946 | #define BIFPLR5_PCIE_MC_BLOCK_UNTRANSLATED_0__MC_BLOCK_UNTRANSLATED_0_MASK 0xFFFFFFFFL |
|---|
| 27947 | //BIFPLR5_PCIE_MC_BLOCK_UNTRANSLATED_1 |
|---|
| 27948 | #define BIFPLR5_PCIE_MC_BLOCK_UNTRANSLATED_1__MC_BLOCK_UNTRANSLATED_1__SHIFT 0x0 |
|---|
| 27949 | #define BIFPLR5_PCIE_MC_BLOCK_UNTRANSLATED_1__MC_BLOCK_UNTRANSLATED_1_MASK 0xFFFFFFFFL |
|---|
| 27950 | //BIFPLR5_PCIE_MC_OVERLAY_BAR0 |
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| 27951 | #define BIFPLR5_PCIE_MC_OVERLAY_BAR0__MC_OVERLAY_SIZE__SHIFT 0x0 |
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| 27952 | #define BIFPLR5_PCIE_MC_OVERLAY_BAR0__MC_OVERLAY_BAR_0__SHIFT 0x6 |
|---|
| 27953 | #define BIFPLR5_PCIE_MC_OVERLAY_BAR0__MC_OVERLAY_SIZE_MASK 0x0000003FL |
|---|
| 27954 | #define BIFPLR5_PCIE_MC_OVERLAY_BAR0__MC_OVERLAY_BAR_0_MASK 0xFFFFFFC0L |
|---|
| 27955 | //BIFPLR5_PCIE_MC_OVERLAY_BAR1 |
|---|
| 27956 | #define BIFPLR5_PCIE_MC_OVERLAY_BAR1__MC_OVERLAY_BAR_1__SHIFT 0x0 |
|---|
| 27957 | #define BIFPLR5_PCIE_MC_OVERLAY_BAR1__MC_OVERLAY_BAR_1_MASK 0xFFFFFFFFL |
|---|
| 27958 | //BIFPLR5_PCIE_LTR_ENH_CAP_LIST |
|---|
| 27959 | #define BIFPLR5_PCIE_LTR_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 27960 | #define BIFPLR5_PCIE_LTR_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 27961 | #define BIFPLR5_PCIE_LTR_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 27962 | #define BIFPLR5_PCIE_LTR_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 27963 | #define BIFPLR5_PCIE_LTR_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 27964 | #define BIFPLR5_PCIE_LTR_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 27965 | //BIFPLR5_PCIE_LTR_CAP |
|---|
| 27966 | #define BIFPLR5_PCIE_LTR_CAP__LTR_MAX_S_LATENCY_VALUE__SHIFT 0x0 |
|---|
| 27967 | #define BIFPLR5_PCIE_LTR_CAP__LTR_MAX_S_LATENCY_SCALE__SHIFT 0xa |
|---|
| 27968 | #define BIFPLR5_PCIE_LTR_CAP__LTR_MAX_NS_LATENCY_VALUE__SHIFT 0x10 |
|---|
| 27969 | #define BIFPLR5_PCIE_LTR_CAP__LTR_MAX_NS_LATENCY_SCALE__SHIFT 0x1a |
|---|
| 27970 | #define BIFPLR5_PCIE_LTR_CAP__LTR_MAX_S_LATENCY_VALUE_MASK 0x000003FFL |
|---|
| 27971 | #define BIFPLR5_PCIE_LTR_CAP__LTR_MAX_S_LATENCY_SCALE_MASK 0x00001C00L |
|---|
| 27972 | #define BIFPLR5_PCIE_LTR_CAP__LTR_MAX_NS_LATENCY_VALUE_MASK 0x03FF0000L |
|---|
| 27973 | #define BIFPLR5_PCIE_LTR_CAP__LTR_MAX_NS_LATENCY_SCALE_MASK 0x1C000000L |
|---|
| 27974 | //BIFPLR5_PCIE_ARI_ENH_CAP_LIST |
|---|
| 27975 | #define BIFPLR5_PCIE_ARI_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 27976 | #define BIFPLR5_PCIE_ARI_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 27977 | #define BIFPLR5_PCIE_ARI_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 27978 | #define BIFPLR5_PCIE_ARI_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 27979 | #define BIFPLR5_PCIE_ARI_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 27980 | #define BIFPLR5_PCIE_ARI_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 27981 | //BIFPLR5_PCIE_ARI_CAP |
|---|
| 27982 | #define BIFPLR5_PCIE_ARI_CAP__ARI_MFVC_FUNC_GROUPS_CAP__SHIFT 0x0 |
|---|
| 27983 | #define BIFPLR5_PCIE_ARI_CAP__ARI_ACS_FUNC_GROUPS_CAP__SHIFT 0x1 |
|---|
| 27984 | #define BIFPLR5_PCIE_ARI_CAP__ARI_NEXT_FUNC_NUM__SHIFT 0x8 |
|---|
| 27985 | #define BIFPLR5_PCIE_ARI_CAP__ARI_MFVC_FUNC_GROUPS_CAP_MASK 0x0001L |
|---|
| 27986 | #define BIFPLR5_PCIE_ARI_CAP__ARI_ACS_FUNC_GROUPS_CAP_MASK 0x0002L |
|---|
| 27987 | #define BIFPLR5_PCIE_ARI_CAP__ARI_NEXT_FUNC_NUM_MASK 0xFF00L |
|---|
| 27988 | //BIFPLR5_PCIE_ARI_CNTL |
|---|
| 27989 | #define BIFPLR5_PCIE_ARI_CNTL__ARI_MFVC_FUNC_GROUPS_EN__SHIFT 0x0 |
|---|
| 27990 | #define BIFPLR5_PCIE_ARI_CNTL__ARI_ACS_FUNC_GROUPS_EN__SHIFT 0x1 |
|---|
| 27991 | #define BIFPLR5_PCIE_ARI_CNTL__ARI_FUNCTION_GROUP__SHIFT 0x4 |
|---|
| 27992 | #define BIFPLR5_PCIE_ARI_CNTL__ARI_MFVC_FUNC_GROUPS_EN_MASK 0x0001L |
|---|
| 27993 | #define BIFPLR5_PCIE_ARI_CNTL__ARI_ACS_FUNC_GROUPS_EN_MASK 0x0002L |
|---|
| 27994 | #define BIFPLR5_PCIE_ARI_CNTL__ARI_FUNCTION_GROUP_MASK 0x0070L |
|---|
| 27995 | //BIFPLR5_PCIE_DPC_ENH_CAP_LIST |
|---|
| 27996 | #define BIFPLR5_PCIE_DPC_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 27997 | #define BIFPLR5_PCIE_DPC_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 27998 | #define BIFPLR5_PCIE_DPC_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 27999 | #define BIFPLR5_PCIE_DPC_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 28000 | #define BIFPLR5_PCIE_DPC_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 28001 | #define BIFPLR5_PCIE_DPC_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 28002 | //BIFPLR5_PCIE_DPC_CAP_LIST |
|---|
| 28003 | #define BIFPLR5_PCIE_DPC_CAP_LIST__DPC_INTR_MSG_NUM__SHIFT 0x0 |
|---|
| 28004 | #define BIFPLR5_PCIE_DPC_CAP_LIST__RP_EXTENSIONS_FOR_DPC__SHIFT 0x5 |
|---|
| 28005 | #define BIFPLR5_PCIE_DPC_CAP_LIST__POISONED_TLP_EGRESS_BLOCKING_SUPPORTED__SHIFT 0x6 |
|---|
| 28006 | #define BIFPLR5_PCIE_DPC_CAP_LIST__DPC_SOFTWARE_TRIGGERING_SUPPORTED__SHIFT 0x7 |
|---|
| 28007 | #define BIFPLR5_PCIE_DPC_CAP_LIST__RP_PIO_LOG_SIZE__SHIFT 0x8 |
|---|
| 28008 | #define BIFPLR5_PCIE_DPC_CAP_LIST__DL_ACTIVE_ERR_COR_SIGNALING_SUPPORTED__SHIFT 0xc |
|---|
| 28009 | #define BIFPLR5_PCIE_DPC_CAP_LIST__DPC_INTR_MSG_NUM_MASK 0x001FL |
|---|
| 28010 | #define BIFPLR5_PCIE_DPC_CAP_LIST__RP_EXTENSIONS_FOR_DPC_MASK 0x0020L |
|---|
| 28011 | #define BIFPLR5_PCIE_DPC_CAP_LIST__POISONED_TLP_EGRESS_BLOCKING_SUPPORTED_MASK 0x0040L |
|---|
| 28012 | #define BIFPLR5_PCIE_DPC_CAP_LIST__DPC_SOFTWARE_TRIGGERING_SUPPORTED_MASK 0x0080L |
|---|
| 28013 | #define BIFPLR5_PCIE_DPC_CAP_LIST__RP_PIO_LOG_SIZE_MASK 0x0F00L |
|---|
| 28014 | #define BIFPLR5_PCIE_DPC_CAP_LIST__DL_ACTIVE_ERR_COR_SIGNALING_SUPPORTED_MASK 0x1000L |
|---|
| 28015 | //BIFPLR5_PCIE_DPC_STATUS |
|---|
| 28016 | #define BIFPLR5_PCIE_DPC_STATUS__DPC_TRIGGER_STATUS__SHIFT 0x0 |
|---|
| 28017 | #define BIFPLR5_PCIE_DPC_STATUS__DPC_TRIGGER_REASON__SHIFT 0x1 |
|---|
| 28018 | #define BIFPLR5_PCIE_DPC_STATUS__DPC_INTERRUPT_STATUS__SHIFT 0x3 |
|---|
| 28019 | #define BIFPLR5_PCIE_DPC_STATUS__DPC_RP_BUSY__SHIFT 0x4 |
|---|
| 28020 | #define BIFPLR5_PCIE_DPC_STATUS__DPC_TRIGGER_REASON_EXTENSION__SHIFT 0x5 |
|---|
| 28021 | #define BIFPLR5_PCIE_DPC_STATUS__RP_PIO_FIRST_ERROR_POINTER__SHIFT 0x8 |
|---|
| 28022 | #define BIFPLR5_PCIE_DPC_STATUS__DPC_TRIGGER_STATUS_MASK 0x0001L |
|---|
| 28023 | #define BIFPLR5_PCIE_DPC_STATUS__DPC_TRIGGER_REASON_MASK 0x0006L |
|---|
| 28024 | #define BIFPLR5_PCIE_DPC_STATUS__DPC_INTERRUPT_STATUS_MASK 0x0008L |
|---|
| 28025 | #define BIFPLR5_PCIE_DPC_STATUS__DPC_RP_BUSY_MASK 0x0010L |
|---|
| 28026 | #define BIFPLR5_PCIE_DPC_STATUS__DPC_TRIGGER_REASON_EXTENSION_MASK 0x0060L |
|---|
| 28027 | #define BIFPLR5_PCIE_DPC_STATUS__RP_PIO_FIRST_ERROR_POINTER_MASK 0x1F00L |
|---|
| 28028 | //BIFPLR5_PCIE_DPC_ERROR_SOURCE_ID |
|---|
| 28029 | #define BIFPLR5_PCIE_DPC_ERROR_SOURCE_ID__DPC_ERROR_SOURCE_ID__SHIFT 0x0 |
|---|
| 28030 | #define BIFPLR5_PCIE_DPC_ERROR_SOURCE_ID__DPC_ERROR_SOURCE_ID_MASK 0xFFFFL |
|---|
| 28031 | //BIFPLR5_PCIE_RP_PIO_STATUS |
|---|
| 28032 | #define BIFPLR5_PCIE_RP_PIO_STATUS__CFG_UR_CPL__SHIFT 0x0 |
|---|
| 28033 | #define BIFPLR5_PCIE_RP_PIO_STATUS__CFG_CA_CPL__SHIFT 0x1 |
|---|
| 28034 | #define BIFPLR5_PCIE_RP_PIO_STATUS__CFG_CTO__SHIFT 0x2 |
|---|
| 28035 | #define BIFPLR5_PCIE_RP_PIO_STATUS__IO_UR_CPL__SHIFT 0x8 |
|---|
| 28036 | #define BIFPLR5_PCIE_RP_PIO_STATUS__IO_CA_CPL__SHIFT 0x9 |
|---|
| 28037 | #define BIFPLR5_PCIE_RP_PIO_STATUS__IO_CTO__SHIFT 0xa |
|---|
| 28038 | #define BIFPLR5_PCIE_RP_PIO_STATUS__MEM_UR_CPL__SHIFT 0x10 |
|---|
| 28039 | #define BIFPLR5_PCIE_RP_PIO_STATUS__MEM_CA_CPL__SHIFT 0x11 |
|---|
| 28040 | #define BIFPLR5_PCIE_RP_PIO_STATUS__MEM_CTO__SHIFT 0x12 |
|---|
| 28041 | #define BIFPLR5_PCIE_RP_PIO_STATUS__CFG_UR_CPL_MASK 0x00000001L |
|---|
| 28042 | #define BIFPLR5_PCIE_RP_PIO_STATUS__CFG_CA_CPL_MASK 0x00000002L |
|---|
| 28043 | #define BIFPLR5_PCIE_RP_PIO_STATUS__CFG_CTO_MASK 0x00000004L |
|---|
| 28044 | #define BIFPLR5_PCIE_RP_PIO_STATUS__IO_UR_CPL_MASK 0x00000100L |
|---|
| 28045 | #define BIFPLR5_PCIE_RP_PIO_STATUS__IO_CA_CPL_MASK 0x00000200L |
|---|
| 28046 | #define BIFPLR5_PCIE_RP_PIO_STATUS__IO_CTO_MASK 0x00000400L |
|---|
| 28047 | #define BIFPLR5_PCIE_RP_PIO_STATUS__MEM_UR_CPL_MASK 0x00010000L |
|---|
| 28048 | #define BIFPLR5_PCIE_RP_PIO_STATUS__MEM_CA_CPL_MASK 0x00020000L |
|---|
| 28049 | #define BIFPLR5_PCIE_RP_PIO_STATUS__MEM_CTO_MASK 0x00040000L |
|---|
| 28050 | //BIFPLR5_PCIE_RP_PIO_MASK |
|---|
| 28051 | #define BIFPLR5_PCIE_RP_PIO_MASK__CFG_UR_CPL__SHIFT 0x0 |
|---|
| 28052 | #define BIFPLR5_PCIE_RP_PIO_MASK__CFG_CA_CPL__SHIFT 0x1 |
|---|
| 28053 | #define BIFPLR5_PCIE_RP_PIO_MASK__CFG_CTO__SHIFT 0x2 |
|---|
| 28054 | #define BIFPLR5_PCIE_RP_PIO_MASK__IO_UR_CPL__SHIFT 0x8 |
|---|
| 28055 | #define BIFPLR5_PCIE_RP_PIO_MASK__IO_CA_CPL__SHIFT 0x9 |
|---|
| 28056 | #define BIFPLR5_PCIE_RP_PIO_MASK__IO_CTO__SHIFT 0xa |
|---|
| 28057 | #define BIFPLR5_PCIE_RP_PIO_MASK__MEM_UR_CPL__SHIFT 0x10 |
|---|
| 28058 | #define BIFPLR5_PCIE_RP_PIO_MASK__MEM_CA_CPL__SHIFT 0x11 |
|---|
| 28059 | #define BIFPLR5_PCIE_RP_PIO_MASK__MEM_CTO__SHIFT 0x12 |
|---|
| 28060 | #define BIFPLR5_PCIE_RP_PIO_MASK__CFG_UR_CPL_MASK 0x00000001L |
|---|
| 28061 | #define BIFPLR5_PCIE_RP_PIO_MASK__CFG_CA_CPL_MASK 0x00000002L |
|---|
| 28062 | #define BIFPLR5_PCIE_RP_PIO_MASK__CFG_CTO_MASK 0x00000004L |
|---|
| 28063 | #define BIFPLR5_PCIE_RP_PIO_MASK__IO_UR_CPL_MASK 0x00000100L |
|---|
| 28064 | #define BIFPLR5_PCIE_RP_PIO_MASK__IO_CA_CPL_MASK 0x00000200L |
|---|
| 28065 | #define BIFPLR5_PCIE_RP_PIO_MASK__IO_CTO_MASK 0x00000400L |
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| 28066 | #define BIFPLR5_PCIE_RP_PIO_MASK__MEM_UR_CPL_MASK 0x00010000L |
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| 28067 | #define BIFPLR5_PCIE_RP_PIO_MASK__MEM_CA_CPL_MASK 0x00020000L |
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| 28068 | #define BIFPLR5_PCIE_RP_PIO_MASK__MEM_CTO_MASK 0x00040000L |
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| 28124 | #define BIFPLR5_PCIE_RP_PIO_EXCEPTION__MEM_CA_CPL_MASK 0x00020000L |
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| 28125 | #define BIFPLR5_PCIE_RP_PIO_EXCEPTION__MEM_CTO_MASK 0x00040000L |
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| 28127 | #define BIFPLR5_PCIE_RP_PIO_HDR_LOG0__TLP_HDR__SHIFT 0x0 |
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| 28131 | #define BIFPLR5_PCIE_RP_PIO_HDR_LOG1__TLP_HDR_MASK 0xFFFFFFFFL |
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| 28132 | //BIFPLR5_PCIE_RP_PIO_HDR_LOG2 |
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| 28133 | #define BIFPLR5_PCIE_RP_PIO_HDR_LOG2__TLP_HDR__SHIFT 0x0 |
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| 28134 | #define BIFPLR5_PCIE_RP_PIO_HDR_LOG2__TLP_HDR_MASK 0xFFFFFFFFL |
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| 28137 | #define BIFPLR5_PCIE_RP_PIO_HDR_LOG3__TLP_HDR_MASK 0xFFFFFFFFL |
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| 28139 | #define BIFPLR5_PCIE_RP_PIO_PREFIX_LOG0__TLP_PREFIX__SHIFT 0x0 |
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| 28140 | #define BIFPLR5_PCIE_RP_PIO_PREFIX_LOG0__TLP_PREFIX_MASK 0xFFFFFFFFL |
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| 28141 | //BIFPLR5_PCIE_RP_PIO_PREFIX_LOG1 |
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| 28142 | #define BIFPLR5_PCIE_RP_PIO_PREFIX_LOG1__TLP_PREFIX__SHIFT 0x0 |
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| 28143 | #define BIFPLR5_PCIE_RP_PIO_PREFIX_LOG1__TLP_PREFIX_MASK 0xFFFFFFFFL |
|---|
| 28144 | //BIFPLR5_PCIE_RP_PIO_PREFIX_LOG2 |
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| 28145 | #define BIFPLR5_PCIE_RP_PIO_PREFIX_LOG2__TLP_PREFIX__SHIFT 0x0 |
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| 28146 | #define BIFPLR5_PCIE_RP_PIO_PREFIX_LOG2__TLP_PREFIX_MASK 0xFFFFFFFFL |
|---|
| 28147 | //BIFPLR5_PCIE_RP_PIO_PREFIX_LOG3 |
|---|
| 28148 | #define BIFPLR5_PCIE_RP_PIO_PREFIX_LOG3__TLP_PREFIX__SHIFT 0x0 |
|---|
| 28149 | #define BIFPLR5_PCIE_RP_PIO_PREFIX_LOG3__TLP_PREFIX_MASK 0xFFFFFFFFL |
|---|
| 28150 | //BIFPLR5_PCIE_ESM_CAP_LIST |
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|---|
| 28153 | #define BIFPLR5_PCIE_ESM_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 28154 | #define BIFPLR5_PCIE_ESM_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 28155 | #define BIFPLR5_PCIE_ESM_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 28156 | #define BIFPLR5_PCIE_ESM_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 28157 | //BIFPLR5_PCIE_ESM_HEADER_1 |
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| 28163 | #define 0xFFF00000L |
|---|
| 28164 | //BIFPLR5_PCIE_ESM_HEADER_2 |
|---|
| 28165 | #define 0x0 |
|---|
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|---|
| 28167 | //BIFPLR5_PCIE_ESM_STATUS |
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| 28168 | #define BIFPLR5_PCIE_ESM_STATUS__MIN_TIME_IN_EI_VAL__SHIFT 0x0 |
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| 28170 | #define BIFPLR5_PCIE_ESM_STATUS__MIN_TIME_IN_EI_VAL_MASK 0x01FFL |
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| 28171 | #define BIFPLR5_PCIE_ESM_STATUS__MIN_TIME_IN_EI_SCALE_MASK 0x0E00L |
|---|
| 28172 | //BIFPLR5_PCIE_ESM_CTRL |
|---|
| 28173 | #define BIFPLR5_PCIE_ESM_CTRL__ESM_GEN_3_DATA_RATE__SHIFT 0x0 |
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| 28174 | #define BIFPLR5_PCIE_ESM_CTRL__ESM_GEN_4_DATA_RATE__SHIFT 0x8 |
|---|
| 28175 | #define BIFPLR5_PCIE_ESM_CTRL__ESM_ENABLED__SHIFT 0xf |
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| 28176 | #define BIFPLR5_PCIE_ESM_CTRL__ESM_GEN_3_DATA_RATE_MASK 0x007FL |
|---|
| 28177 | #define BIFPLR5_PCIE_ESM_CTRL__ESM_GEN_4_DATA_RATE_MASK 0x7F00L |
|---|
| 28178 | #define BIFPLR5_PCIE_ESM_CTRL__ESM_ENABLED_MASK 0x8000L |
|---|
| 28179 | //BIFPLR5_PCIE_ESM_CAP_1 |
|---|
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|---|
| 28181 | #define BIFPLR5_PCIE_ESM_CAP_1__ESM_8P1G__SHIFT 0x1 |
|---|
| 28182 | #define BIFPLR5_PCIE_ESM_CAP_1__ESM_8P2G__SHIFT 0x2 |
|---|
| 28183 | #define BIFPLR5_PCIE_ESM_CAP_1__ESM_8P3G__SHIFT 0x3 |
|---|
| 28184 | #define BIFPLR5_PCIE_ESM_CAP_1__ESM_8P4G__SHIFT 0x4 |
|---|
| 28185 | #define BIFPLR5_PCIE_ESM_CAP_1__ESM_8P5G__SHIFT 0x5 |
|---|
| 28186 | #define BIFPLR5_PCIE_ESM_CAP_1__ESM_8P6G__SHIFT 0x6 |
|---|
| 28187 | #define BIFPLR5_PCIE_ESM_CAP_1__ESM_8P7G__SHIFT 0x7 |
|---|
| 28188 | #define BIFPLR5_PCIE_ESM_CAP_1__ESM_8P8G__SHIFT 0x8 |
|---|
| 28189 | #define BIFPLR5_PCIE_ESM_CAP_1__ESM_8P9G__SHIFT 0x9 |
|---|
| 28190 | #define BIFPLR5_PCIE_ESM_CAP_1__ESM_9P0G__SHIFT 0xa |
|---|
| 28191 | #define BIFPLR5_PCIE_ESM_CAP_1__ESM_9P1G__SHIFT 0xb |
|---|
| 28192 | #define BIFPLR5_PCIE_ESM_CAP_1__ESM_9P2G__SHIFT 0xc |
|---|
| 28193 | #define BIFPLR5_PCIE_ESM_CAP_1__ESM_9P3G__SHIFT 0xd |
|---|
| 28194 | #define BIFPLR5_PCIE_ESM_CAP_1__ESM_9P4G__SHIFT 0xe |
|---|
| 28195 | #define BIFPLR5_PCIE_ESM_CAP_1__ESM_9P5G__SHIFT 0xf |
|---|
| 28196 | #define BIFPLR5_PCIE_ESM_CAP_1__ESM_9P6G__SHIFT 0x10 |
|---|
| 28197 | #define BIFPLR5_PCIE_ESM_CAP_1__ESM_9P7G__SHIFT 0x11 |
|---|
| 28198 | #define BIFPLR5_PCIE_ESM_CAP_1__ESM_9P8G__SHIFT 0x12 |
|---|
| 28199 | #define BIFPLR5_PCIE_ESM_CAP_1__ESM_9P9G__SHIFT 0x13 |
|---|
| 28200 | #define BIFPLR5_PCIE_ESM_CAP_1__ESM_10P0G__SHIFT 0x14 |
|---|
| 28201 | #define BIFPLR5_PCIE_ESM_CAP_1__ESM_10P1G__SHIFT 0x15 |
|---|
| 28202 | #define BIFPLR5_PCIE_ESM_CAP_1__ESM_10P2G__SHIFT 0x16 |
|---|
| 28203 | #define BIFPLR5_PCIE_ESM_CAP_1__ESM_10P3G__SHIFT 0x17 |
|---|
| 28204 | #define BIFPLR5_PCIE_ESM_CAP_1__ESM_10P4G__SHIFT 0x18 |
|---|
| 28205 | #define BIFPLR5_PCIE_ESM_CAP_1__ESM_10P5G__SHIFT 0x19 |
|---|
| 28206 | #define BIFPLR5_PCIE_ESM_CAP_1__ESM_10P6G__SHIFT 0x1a |
|---|
| 28207 | #define BIFPLR5_PCIE_ESM_CAP_1__ESM_10P7G__SHIFT 0x1b |
|---|
| 28208 | #define BIFPLR5_PCIE_ESM_CAP_1__ESM_10P8G__SHIFT 0x1c |
|---|
| 28209 | #define BIFPLR5_PCIE_ESM_CAP_1__ESM_10P9G__SHIFT 0x1d |
|---|
| 28210 | #define BIFPLR5_PCIE_ESM_CAP_1__ESM_8P0G_MASK 0x00000001L |
|---|
| 28211 | #define BIFPLR5_PCIE_ESM_CAP_1__ESM_8P1G_MASK 0x00000002L |
|---|
| 28212 | #define BIFPLR5_PCIE_ESM_CAP_1__ESM_8P2G_MASK 0x00000004L |
|---|
| 28213 | #define BIFPLR5_PCIE_ESM_CAP_1__ESM_8P3G_MASK 0x00000008L |
|---|
| 28214 | #define BIFPLR5_PCIE_ESM_CAP_1__ESM_8P4G_MASK 0x00000010L |
|---|
| 28215 | #define BIFPLR5_PCIE_ESM_CAP_1__ESM_8P5G_MASK 0x00000020L |
|---|
| 28216 | #define BIFPLR5_PCIE_ESM_CAP_1__ESM_8P6G_MASK 0x00000040L |
|---|
| 28217 | #define BIFPLR5_PCIE_ESM_CAP_1__ESM_8P7G_MASK 0x00000080L |
|---|
| 28218 | #define BIFPLR5_PCIE_ESM_CAP_1__ESM_8P8G_MASK 0x00000100L |
|---|
| 28219 | #define BIFPLR5_PCIE_ESM_CAP_1__ESM_8P9G_MASK 0x00000200L |
|---|
| 28220 | #define BIFPLR5_PCIE_ESM_CAP_1__ESM_9P0G_MASK 0x00000400L |
|---|
| 28221 | #define BIFPLR5_PCIE_ESM_CAP_1__ESM_9P1G_MASK 0x00000800L |
|---|
| 28222 | #define BIFPLR5_PCIE_ESM_CAP_1__ESM_9P2G_MASK 0x00001000L |
|---|
| 28223 | #define BIFPLR5_PCIE_ESM_CAP_1__ESM_9P3G_MASK 0x00002000L |
|---|
| 28224 | #define BIFPLR5_PCIE_ESM_CAP_1__ESM_9P4G_MASK 0x00004000L |
|---|
| 28225 | #define BIFPLR5_PCIE_ESM_CAP_1__ESM_9P5G_MASK 0x00008000L |
|---|
| 28226 | #define BIFPLR5_PCIE_ESM_CAP_1__ESM_9P6G_MASK 0x00010000L |
|---|
| 28227 | #define BIFPLR5_PCIE_ESM_CAP_1__ESM_9P7G_MASK 0x00020000L |
|---|
| 28228 | #define BIFPLR5_PCIE_ESM_CAP_1__ESM_9P8G_MASK 0x00040000L |
|---|
| 28229 | #define BIFPLR5_PCIE_ESM_CAP_1__ESM_9P9G_MASK 0x00080000L |
|---|
| 28230 | #define BIFPLR5_PCIE_ESM_CAP_1__ESM_10P0G_MASK 0x00100000L |
|---|
| 28231 | #define BIFPLR5_PCIE_ESM_CAP_1__ESM_10P1G_MASK 0x00200000L |
|---|
| 28232 | #define BIFPLR5_PCIE_ESM_CAP_1__ESM_10P2G_MASK 0x00400000L |
|---|
| 28233 | #define BIFPLR5_PCIE_ESM_CAP_1__ESM_10P3G_MASK 0x00800000L |
|---|
| 28234 | #define BIFPLR5_PCIE_ESM_CAP_1__ESM_10P4G_MASK 0x01000000L |
|---|
| 28235 | #define BIFPLR5_PCIE_ESM_CAP_1__ESM_10P5G_MASK 0x02000000L |
|---|
| 28236 | #define BIFPLR5_PCIE_ESM_CAP_1__ESM_10P6G_MASK 0x04000000L |
|---|
| 28237 | #define BIFPLR5_PCIE_ESM_CAP_1__ESM_10P7G_MASK 0x08000000L |
|---|
| 28238 | #define BIFPLR5_PCIE_ESM_CAP_1__ESM_10P8G_MASK 0x10000000L |
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| 28239 | #define BIFPLR5_PCIE_ESM_CAP_1__ESM_10P9G_MASK 0x20000000L |
|---|
| 28240 | //BIFPLR5_PCIE_ESM_CAP_2 |
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| 28241 | #define BIFPLR5_PCIE_ESM_CAP_2__ESM_11P0G__SHIFT 0x0 |
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| 28242 | #define BIFPLR5_PCIE_ESM_CAP_2__ESM_11P1G__SHIFT 0x1 |
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| 28243 | #define BIFPLR5_PCIE_ESM_CAP_2__ESM_11P2G__SHIFT 0x2 |
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| 28244 | #define BIFPLR5_PCIE_ESM_CAP_2__ESM_11P3G__SHIFT 0x3 |
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| 28245 | #define BIFPLR5_PCIE_ESM_CAP_2__ESM_11P4G__SHIFT 0x4 |
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| 29044 | #define BIFPLR5_PCIE_CCIX_CAP__ESM_PHY_REACH_LENGTH_CAPABILITY_MASK 0x0006L |
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| 29045 | #define BIFPLR5_PCIE_CCIX_CAP__ESM_RECALIBRATION_NEEDED_ON_ESM_DATA_RATE_UPDATE_MASK 0x0008L |
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| 29055 | #define BIFPLR5_PCIE_CCIX_ESM_REQD_CAP__ESM_SUPPORT_2P5GT_MASK 0x00000001L |
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| 29057 | #define BIFPLR5_PCIE_CCIX_ESM_REQD_CAP__ESM_SUPPORT_8GT_MASK 0x00000004L |
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|---|
| 29059 | #define BIFPLR5_PCIE_CCIX_ESM_REQD_CAP__ESM_SUPPORT_20GT_MASK 0x00000200L |
|---|
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| 29064 | //BIFPLR5_PCIE_CCIX_ESM_STATUS |
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| 29065 | #define BIFPLR5_PCIE_CCIX_ESM_STATUS__ESM_CURRENT_DATA_RATE__SHIFT 0x0 |
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| 29068 | #define BIFPLR5_PCIE_CCIX_ESM_STATUS__ESM_CALIBRATION_COMPLETE_MASK 0x00000080L |
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| 29072 | #define BIFPLR5_ESM_LANE_0_EQUALIZATION_CNTL_20GT__ESM_LANE_0_DSP_20GT_TX_PRESET_MASK 0x0FL |
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| 29073 | #define BIFPLR5_ESM_LANE_0_EQUALIZATION_CNTL_20GT__ESM_LANE_0_USP_20GT_TX_PRESET_MASK 0xF0L |
|---|
| 29074 | //BIFPLR5_ESM_LANE_1_EQUALIZATION_CNTL_20GT |
|---|
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| 29217 | #define BIFPLR5_ESM_LANE_13_EQUALIZATION_CNTL_25GT__ESM_LANE_13_DSP_25GT_TX_PRESET_MASK 0x0FL |
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| 29218 | #define BIFPLR5_ESM_LANE_13_EQUALIZATION_CNTL_25GT__ESM_LANE_13_USP_25GT_TX_PRESET_MASK 0xF0L |
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| 29219 | //BIFPLR5_ESM_LANE_14_EQUALIZATION_CNTL_25GT |
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| 29220 | #define BIFPLR5_ESM_LANE_14_EQUALIZATION_CNTL_25GT__ESM_LANE_14_DSP_25GT_TX_PRESET__SHIFT 0x0 |
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| 29281 | #define BIF_BX0_SBIOS_SCRATCH_2__SBIOS_SCRATCH_DW_MASK 0xFFFFFFFFL |
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| 29290 | #define BIF_BX0_BIOS_SCRATCH_1__BIOS_SCRATCH_1_MASK 0xFFFFFFFFL |
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| 29308 | #define BIF_BX0_BIOS_SCRATCH_7__BIOS_SCRATCH_7_MASK 0xFFFFFFFFL |
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| 29311 | #define BIF_BX0_BIOS_SCRATCH_8__BIOS_SCRATCH_8_MASK 0xFFFFFFFFL |
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| 29314 | #define BIF_BX0_BIOS_SCRATCH_9__BIOS_SCRATCH_9_MASK 0xFFFFFFFFL |
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| 29315 | //BIF_BX0_BIOS_SCRATCH_10 |
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| 29317 | #define BIF_BX0_BIOS_SCRATCH_10__BIOS_SCRATCH_10_MASK 0xFFFFFFFFL |
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| 29318 | //BIF_BX0_BIOS_SCRATCH_11 |
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| 29320 | #define BIF_BX0_BIOS_SCRATCH_11__BIOS_SCRATCH_11_MASK 0xFFFFFFFFL |
|---|
| 29321 | //BIF_BX0_BIOS_SCRATCH_12 |
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| 29323 | #define BIF_BX0_BIOS_SCRATCH_12__BIOS_SCRATCH_12_MASK 0xFFFFFFFFL |
|---|
| 29324 | //BIF_BX0_BIOS_SCRATCH_13 |
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| 29325 | #define BIF_BX0_BIOS_SCRATCH_13__BIOS_SCRATCH_13__SHIFT 0x0 |
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| 29326 | #define BIF_BX0_BIOS_SCRATCH_13__BIOS_SCRATCH_13_MASK 0xFFFFFFFFL |
|---|
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| 29329 | #define BIF_BX0_BIOS_SCRATCH_14__BIOS_SCRATCH_14_MASK 0xFFFFFFFFL |
|---|
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|---|
| 29332 | #define BIF_BX0_BIOS_SCRATCH_15__BIOS_SCRATCH_15_MASK 0xFFFFFFFFL |
|---|
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|---|
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|---|
| 29336 | #define BIF_BX0_BIF_RLC_INTR_CNTL__RLC_HANG_NEED_FLR__SHIFT 0x2 |
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| 29337 | #define BIF_BX0_BIF_RLC_INTR_CNTL__RLC_VM_BUSY_TRANSITION__SHIFT 0x3 |
|---|
| 29338 | #define BIF_BX0_BIF_RLC_INTR_CNTL__RLC_CMD_COMPLETE_MASK 0x00000001L |
|---|
| 29339 | #define BIF_BX0_BIF_RLC_INTR_CNTL__RLC_HANG_SELF_RECOVERED_MASK 0x00000002L |
|---|
| 29340 | #define BIF_BX0_BIF_RLC_INTR_CNTL__RLC_HANG_NEED_FLR_MASK 0x00000004L |
|---|
| 29341 | #define BIF_BX0_BIF_RLC_INTR_CNTL__RLC_VM_BUSY_TRANSITION_MASK 0x00000008L |
|---|
| 29342 | //BIF_BX0_BIF_VCE_INTR_CNTL |
|---|
| 29343 | #define BIF_BX0_BIF_VCE_INTR_CNTL__VCE_CMD_COMPLETE__SHIFT 0x0 |
|---|
| 29344 | #define BIF_BX0_BIF_VCE_INTR_CNTL__VCE_HANG_SELF_RECOVERED__SHIFT 0x1 |
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| 29345 | #define BIF_BX0_BIF_VCE_INTR_CNTL__VCE_HANG_NEED_FLR__SHIFT 0x2 |
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| 29346 | #define BIF_BX0_BIF_VCE_INTR_CNTL__VCE_VM_BUSY_TRANSITION__SHIFT 0x3 |
|---|
| 29347 | #define BIF_BX0_BIF_VCE_INTR_CNTL__VCE_CMD_COMPLETE_MASK 0x00000001L |
|---|
| 29348 | #define BIF_BX0_BIF_VCE_INTR_CNTL__VCE_HANG_SELF_RECOVERED_MASK 0x00000002L |
|---|
| 29349 | #define BIF_BX0_BIF_VCE_INTR_CNTL__VCE_HANG_NEED_FLR_MASK 0x00000004L |
|---|
| 29350 | #define BIF_BX0_BIF_VCE_INTR_CNTL__VCE_VM_BUSY_TRANSITION_MASK 0x00000008L |
|---|
| 29351 | //BIF_BX0_BIF_UVD_INTR_CNTL |
|---|
| 29352 | #define BIF_BX0_BIF_UVD_INTR_CNTL__UVD_CMD_COMPLETE__SHIFT 0x0 |
|---|
| 29353 | #define BIF_BX0_BIF_UVD_INTR_CNTL__UVD_HANG_SELF_RECOVERED__SHIFT 0x1 |
|---|
| 29354 | #define BIF_BX0_BIF_UVD_INTR_CNTL__UVD_HANG_NEED_FLR__SHIFT 0x2 |
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| 29355 | #define BIF_BX0_BIF_UVD_INTR_CNTL__UVD_VM_BUSY_TRANSITION__SHIFT 0x3 |
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| 29356 | #define BIF_BX0_BIF_UVD_INTR_CNTL__UVD_INST_SEL__SHIFT 0x1c |
|---|
| 29357 | #define BIF_BX0_BIF_UVD_INTR_CNTL__UVD_CMD_COMPLETE_MASK 0x00000001L |
|---|
| 29358 | #define BIF_BX0_BIF_UVD_INTR_CNTL__UVD_HANG_SELF_RECOVERED_MASK 0x00000002L |
|---|
| 29359 | #define BIF_BX0_BIF_UVD_INTR_CNTL__UVD_HANG_NEED_FLR_MASK 0x00000004L |
|---|
| 29360 | #define BIF_BX0_BIF_UVD_INTR_CNTL__UVD_VM_BUSY_TRANSITION_MASK 0x00000008L |
|---|
| 29361 | #define BIF_BX0_BIF_UVD_INTR_CNTL__UVD_INST_SEL_MASK 0xF0000000L |
|---|
| 29362 | //BIF_BX0_GFX_MMIOREG_CAM_ADDR0 |
|---|
| 29363 | #define BIF_BX0_GFX_MMIOREG_CAM_ADDR0__CAM_ADDR0__SHIFT 0x0 |
|---|
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|---|
| 29365 | //BIF_BX0_GFX_MMIOREG_CAM_REMAP_ADDR0 |
|---|
| 29366 | #define BIF_BX0_GFX_MMIOREG_CAM_REMAP_ADDR0__CAM_REMAP_ADDR0__SHIFT 0x0 |
|---|
| 29367 | #define BIF_BX0_GFX_MMIOREG_CAM_REMAP_ADDR0__CAM_REMAP_ADDR0_MASK 0x000FFFFFL |
|---|
| 29368 | //BIF_BX0_GFX_MMIOREG_CAM_ADDR1 |
|---|
| 29369 | #define BIF_BX0_GFX_MMIOREG_CAM_ADDR1__CAM_ADDR1__SHIFT 0x0 |
|---|
| 29370 | #define BIF_BX0_GFX_MMIOREG_CAM_ADDR1__CAM_ADDR1_MASK 0x000FFFFFL |
|---|
| 29371 | //BIF_BX0_GFX_MMIOREG_CAM_REMAP_ADDR1 |
|---|
| 29372 | #define BIF_BX0_GFX_MMIOREG_CAM_REMAP_ADDR1__CAM_REMAP_ADDR1__SHIFT 0x0 |
|---|
| 29373 | #define BIF_BX0_GFX_MMIOREG_CAM_REMAP_ADDR1__CAM_REMAP_ADDR1_MASK 0x000FFFFFL |
|---|
| 29374 | //BIF_BX0_GFX_MMIOREG_CAM_ADDR2 |
|---|
| 29375 | #define BIF_BX0_GFX_MMIOREG_CAM_ADDR2__CAM_ADDR2__SHIFT 0x0 |
|---|
| 29376 | #define BIF_BX0_GFX_MMIOREG_CAM_ADDR2__CAM_ADDR2_MASK 0x000FFFFFL |
|---|
| 29377 | //BIF_BX0_GFX_MMIOREG_CAM_REMAP_ADDR2 |
|---|
| 29378 | #define BIF_BX0_GFX_MMIOREG_CAM_REMAP_ADDR2__CAM_REMAP_ADDR2__SHIFT 0x0 |
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| 29379 | #define BIF_BX0_GFX_MMIOREG_CAM_REMAP_ADDR2__CAM_REMAP_ADDR2_MASK 0x000FFFFFL |
|---|
| 29380 | //BIF_BX0_GFX_MMIOREG_CAM_ADDR3 |
|---|
| 29381 | #define BIF_BX0_GFX_MMIOREG_CAM_ADDR3__CAM_ADDR3__SHIFT 0x0 |
|---|
| 29382 | #define BIF_BX0_GFX_MMIOREG_CAM_ADDR3__CAM_ADDR3_MASK 0x000FFFFFL |
|---|
| 29383 | //BIF_BX0_GFX_MMIOREG_CAM_REMAP_ADDR3 |
|---|
| 29384 | #define BIF_BX0_GFX_MMIOREG_CAM_REMAP_ADDR3__CAM_REMAP_ADDR3__SHIFT 0x0 |
|---|
| 29385 | #define BIF_BX0_GFX_MMIOREG_CAM_REMAP_ADDR3__CAM_REMAP_ADDR3_MASK 0x000FFFFFL |
|---|
| 29386 | //BIF_BX0_GFX_MMIOREG_CAM_ADDR4 |
|---|
| 29387 | #define BIF_BX0_GFX_MMIOREG_CAM_ADDR4__CAM_ADDR4__SHIFT 0x0 |
|---|
| 29388 | #define BIF_BX0_GFX_MMIOREG_CAM_ADDR4__CAM_ADDR4_MASK 0x000FFFFFL |
|---|
| 29389 | //BIF_BX0_GFX_MMIOREG_CAM_REMAP_ADDR4 |
|---|
| 29390 | #define BIF_BX0_GFX_MMIOREG_CAM_REMAP_ADDR4__CAM_REMAP_ADDR4__SHIFT 0x0 |
|---|
| 29391 | #define BIF_BX0_GFX_MMIOREG_CAM_REMAP_ADDR4__CAM_REMAP_ADDR4_MASK 0x000FFFFFL |
|---|
| 29392 | //BIF_BX0_GFX_MMIOREG_CAM_ADDR5 |
|---|
| 29393 | #define BIF_BX0_GFX_MMIOREG_CAM_ADDR5__CAM_ADDR5__SHIFT 0x0 |
|---|
| 29394 | #define BIF_BX0_GFX_MMIOREG_CAM_ADDR5__CAM_ADDR5_MASK 0x000FFFFFL |
|---|
| 29395 | //BIF_BX0_GFX_MMIOREG_CAM_REMAP_ADDR5 |
|---|
| 29396 | #define BIF_BX0_GFX_MMIOREG_CAM_REMAP_ADDR5__CAM_REMAP_ADDR5__SHIFT 0x0 |
|---|
| 29397 | #define BIF_BX0_GFX_MMIOREG_CAM_REMAP_ADDR5__CAM_REMAP_ADDR5_MASK 0x000FFFFFL |
|---|
| 29398 | //BIF_BX0_GFX_MMIOREG_CAM_ADDR6 |
|---|
| 29399 | #define BIF_BX0_GFX_MMIOREG_CAM_ADDR6__CAM_ADDR6__SHIFT 0x0 |
|---|
| 29400 | #define BIF_BX0_GFX_MMIOREG_CAM_ADDR6__CAM_ADDR6_MASK 0x000FFFFFL |
|---|
| 29401 | //BIF_BX0_GFX_MMIOREG_CAM_REMAP_ADDR6 |
|---|
| 29402 | #define BIF_BX0_GFX_MMIOREG_CAM_REMAP_ADDR6__CAM_REMAP_ADDR6__SHIFT 0x0 |
|---|
| 29403 | #define BIF_BX0_GFX_MMIOREG_CAM_REMAP_ADDR6__CAM_REMAP_ADDR6_MASK 0x000FFFFFL |
|---|
| 29404 | //BIF_BX0_GFX_MMIOREG_CAM_ADDR7 |
|---|
| 29405 | #define BIF_BX0_GFX_MMIOREG_CAM_ADDR7__CAM_ADDR7__SHIFT 0x0 |
|---|
| 29406 | #define BIF_BX0_GFX_MMIOREG_CAM_ADDR7__CAM_ADDR7_MASK 0x000FFFFFL |
|---|
| 29407 | //BIF_BX0_GFX_MMIOREG_CAM_REMAP_ADDR7 |
|---|
| 29408 | #define BIF_BX0_GFX_MMIOREG_CAM_REMAP_ADDR7__CAM_REMAP_ADDR7__SHIFT 0x0 |
|---|
| 29409 | #define BIF_BX0_GFX_MMIOREG_CAM_REMAP_ADDR7__CAM_REMAP_ADDR7_MASK 0x000FFFFFL |
|---|
| 29410 | //BIF_BX0_GFX_MMIOREG_CAM_CNTL |
|---|
| 29411 | #define BIF_BX0_GFX_MMIOREG_CAM_CNTL__CAM_ENABLE__SHIFT 0x0 |
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| 29412 | #define BIF_BX0_GFX_MMIOREG_CAM_CNTL__CAM_ENABLE_MASK 0x000000FFL |
|---|
| 29413 | //BIF_BX0_GFX_MMIOREG_CAM_ZERO_CPL |
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| 29414 | #define BIF_BX0_GFX_MMIOREG_CAM_ZERO_CPL__CAM_ZERO_CPL__SHIFT 0x0 |
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|---|
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| 29443 | #define RCC_STRAP0_RCC_BIF_STRAP0__STRAP_QUICKSIM_START__SHIFT 0x1a |
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| 29448 | #define RCC_STRAP0_RCC_BIF_STRAP0__STRAP_GEN4_DIS_PIN_MASK 0x00000001L |
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| 29449 | #define RCC_STRAP0_RCC_BIF_STRAP0__STRAP_VGA_DIS_PIN_MASK 0x00000004L |
|---|
| 29450 | #define RCC_STRAP0_RCC_BIF_STRAP0__STRAP_MEM_AP_SIZE_PIN_MASK 0x00000038L |
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| 29451 | #define RCC_STRAP0_RCC_BIF_STRAP0__STRAP_BIOS_ROM_EN_PIN_MASK 0x00000040L |
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| 29452 | #define RCC_STRAP0_RCC_BIF_STRAP0__STRAP_PX_CAPABLE_MASK 0x00000080L |
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| 29453 | #define RCC_STRAP0_RCC_BIF_STRAP0__STRAP_BIF_KILL_GEN3_MASK 0x00000100L |
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| 29454 | #define RCC_STRAP0_RCC_BIF_STRAP0__STRAP_MSI_FIRST_BE_FULL_PAYLOAD_EN_MASK 0x00000200L |
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| 29455 | #define RCC_STRAP0_RCC_BIF_STRAP0__STRAP_NBIF_IGNORE_ERR_INFLR_MASK 0x00000400L |
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| 29456 | #define RCC_STRAP0_RCC_BIF_STRAP0__STRAP_PME_SUPPORT_COMPLIANCE_EN_MASK 0x00000800L |
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| 29457 | #define RCC_STRAP0_RCC_BIF_STRAP0__STRAP_RX_IGNORE_EP_ERR_MASK 0x00001000L |
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| 29458 | #define RCC_STRAP0_RCC_BIF_STRAP0__STRAP_RX_IGNORE_MSG_ERR_MASK 0x00002000L |
|---|
| 29459 | #define RCC_STRAP0_RCC_BIF_STRAP0__STRAP_RX_IGNORE_MAX_PAYLOAD_ERR_MASK 0x00004000L |
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| 29460 | #define RCC_STRAP0_RCC_BIF_STRAP0__STRAP_RX_IGNORE_SHORTPREFIX_ERR_DN_MASK 0x00008000L |
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| 29461 | #define RCC_STRAP0_RCC_BIF_STRAP0__STRAP_RX_IGNORE_TC_ERR_MASK 0x00010000L |
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| 29462 | #define RCC_STRAP0_RCC_BIF_STRAP0__STRAP_RX_IGNORE_TC_ERR_DN_MASK 0x00020000L |
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| 29463 | #define RCC_STRAP0_RCC_BIF_STRAP0__STRAP_GEN3_DIS_MASK 0x01000000L |
|---|
| 29464 | #define RCC_STRAP0_RCC_BIF_STRAP0__STRAP_BIF_KILL_GEN4_MASK 0x02000000L |
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| 29465 | #define RCC_STRAP0_RCC_BIF_STRAP0__STRAP_QUICKSIM_START_MASK 0x04000000L |
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| 29466 | #define RCC_STRAP0_RCC_BIF_STRAP0__STRAP_NO_RO_ENABLED_P2P_PASSING_MASK 0x08000000L |
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| 29467 | #define RCC_STRAP0_RCC_BIF_STRAP0__STRAP_CFG0_RD_VF_BUSNUM_CHK_EN_MASK 0x20000000L |
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| 29468 | #define RCC_STRAP0_RCC_BIF_STRAP0__STRAP_BIGAPU_MODE_MASK 0x40000000L |
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| 29469 | #define RCC_STRAP0_RCC_BIF_STRAP0__STRAP_LINK_DOWN_RESET_EN_MASK 0x80000000L |
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| 29470 | //RCC_STRAP0_RCC_BIF_STRAP1 |
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| 29471 | #define RCC_STRAP0_RCC_BIF_STRAP1__FUSESTRAP_VALID__SHIFT 0x0 |
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| 29472 | #define RCC_STRAP0_RCC_BIF_STRAP1__ROMSTRAP_VALID__SHIFT 0x1 |
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| 29478 | #define RCC_STRAP0_RCC_BIF_STRAP1__STRAP_SWUS_APER_EN__SHIFT 0x8 |
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| 29479 | #define RCC_STRAP0_RCC_BIF_STRAP1__STRAP_SWUS_64BAR_EN__SHIFT 0x9 |
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| 29480 | #define RCC_STRAP0_RCC_BIF_STRAP1__STRAP_SWUS_AP_SIZE__SHIFT 0xa |
|---|
| 29481 | #define RCC_STRAP0_RCC_BIF_STRAP1__STRAP_SWUS_APER_PREFETCHABLE__SHIFT 0xc |
|---|
| 29482 | #define RCC_STRAP0_RCC_BIF_STRAP1__STRAP_HWREV_LSB2__SHIFT 0xd |
|---|
| 29483 | #define RCC_STRAP0_RCC_BIF_STRAP1__STRAP_SWREV_LSB2__SHIFT 0xf |
|---|
| 29484 | #define RCC_STRAP0_RCC_BIF_STRAP1__STRAP_LINK_RST_CFG_ONLY__SHIFT 0x11 |
|---|
| 29485 | #define RCC_STRAP0_RCC_BIF_STRAP1__STRAP_BIF_IOV_LKRST_DIS__SHIFT 0x12 |
|---|
| 29486 | #define RCC_STRAP0_RCC_BIF_STRAP1__STRAP_DLF_EN__SHIFT 0x13 |
|---|
| 29487 | #define RCC_STRAP0_RCC_BIF_STRAP1__STRAP_PHY_16GT_EN__SHIFT 0x14 |
|---|
| 29488 | #define RCC_STRAP0_RCC_BIF_STRAP1__STRAP_MARGIN_EN__SHIFT 0x15 |
|---|
| 29489 | #define RCC_STRAP0_RCC_BIF_STRAP1__STRAP_BIF_PSN_UR_RPT_EN__SHIFT 0x16 |
|---|
| 29490 | #define RCC_STRAP0_RCC_BIF_STRAP1__STRAP_BIF_SLOT_POWER_SUPPORT_EN__SHIFT 0x17 |
|---|
| 29491 | #define RCC_STRAP0_RCC_BIF_STRAP1__STRAP_GFX_FUNC_LTR_MODE__SHIFT 0x1a |
|---|
| 29492 | #define RCC_STRAP0_RCC_BIF_STRAP1__STRAP_GSI_SMN_POSTWR_MULTI_EN__SHIFT 0x1b |
|---|
| 29493 | #define RCC_STRAP0_RCC_BIF_STRAP1__STRAP_DLF_EN_EP__SHIFT 0x1d |
|---|
| 29494 | #define RCC_STRAP0_RCC_BIF_STRAP1__STRAP_AP_EN__SHIFT 0x1e |
|---|
| 29495 | #define RCC_STRAP0_RCC_BIF_STRAP1__STRAP_AP_EN_DN__SHIFT 0x1f |
|---|
| 29496 | #define RCC_STRAP0_RCC_BIF_STRAP1__FUSESTRAP_VALID_MASK 0x00000001L |
|---|
| 29497 | #define RCC_STRAP0_RCC_BIF_STRAP1__ROMSTRAP_VALID_MASK 0x00000002L |
|---|
| 29498 | #define RCC_STRAP0_RCC_BIF_STRAP1__WRITE_DISABLE_MASK 0x00000004L |
|---|
| 29499 | #define RCC_STRAP0_RCC_BIF_STRAP1__STRAP_ECRC_INTERMEDIATE_CHK_EN_MASK 0x00000008L |
|---|
| 29500 | #define RCC_STRAP0_RCC_BIF_STRAP1__STRAP_IGNORE_E2E_PREFIX_UR_SWUS_MASK 0x00000020L |
|---|
| 29501 | #define RCC_STRAP0_RCC_BIF_STRAP1__STRAP_MARGINING_USES_SOFTWARE_MASK 0x00000040L |
|---|
| 29502 | #define RCC_STRAP0_RCC_BIF_STRAP1__STRAP_MARGINING_READY_MASK 0x00000080L |
|---|
| 29503 | #define RCC_STRAP0_RCC_BIF_STRAP1__STRAP_SWUS_APER_EN_MASK 0x00000100L |
|---|
| 29504 | #define RCC_STRAP0_RCC_BIF_STRAP1__STRAP_SWUS_64BAR_EN_MASK 0x00000200L |
|---|
| 29505 | #define RCC_STRAP0_RCC_BIF_STRAP1__STRAP_SWUS_AP_SIZE_MASK 0x00000C00L |
|---|
| 29506 | #define RCC_STRAP0_RCC_BIF_STRAP1__STRAP_SWUS_APER_PREFETCHABLE_MASK 0x00001000L |
|---|
| 29507 | #define RCC_STRAP0_RCC_BIF_STRAP1__STRAP_HWREV_LSB2_MASK 0x00006000L |
|---|
| 29508 | #define RCC_STRAP0_RCC_BIF_STRAP1__STRAP_SWREV_LSB2_MASK 0x00018000L |
|---|
| 29509 | #define RCC_STRAP0_RCC_BIF_STRAP1__STRAP_LINK_RST_CFG_ONLY_MASK 0x00020000L |
|---|
| 29510 | #define RCC_STRAP0_RCC_BIF_STRAP1__STRAP_BIF_IOV_LKRST_DIS_MASK 0x00040000L |
|---|
| 29511 | #define RCC_STRAP0_RCC_BIF_STRAP1__STRAP_DLF_EN_MASK 0x00080000L |
|---|
| 29512 | #define RCC_STRAP0_RCC_BIF_STRAP1__STRAP_PHY_16GT_EN_MASK 0x00100000L |
|---|
| 29513 | #define RCC_STRAP0_RCC_BIF_STRAP1__STRAP_MARGIN_EN_MASK 0x00200000L |
|---|
| 29514 | #define RCC_STRAP0_RCC_BIF_STRAP1__STRAP_BIF_PSN_UR_RPT_EN_MASK 0x00400000L |
|---|
| 29515 | #define RCC_STRAP0_RCC_BIF_STRAP1__STRAP_BIF_SLOT_POWER_SUPPORT_EN_MASK 0x00800000L |
|---|
| 29516 | #define RCC_STRAP0_RCC_BIF_STRAP1__STRAP_GFX_FUNC_LTR_MODE_MASK 0x04000000L |
|---|
| 29517 | #define RCC_STRAP0_RCC_BIF_STRAP1__STRAP_GSI_SMN_POSTWR_MULTI_EN_MASK 0x18000000L |
|---|
| 29518 | #define RCC_STRAP0_RCC_BIF_STRAP1__STRAP_DLF_EN_EP_MASK 0x20000000L |
|---|
| 29519 | #define RCC_STRAP0_RCC_BIF_STRAP1__STRAP_AP_EN_MASK 0x40000000L |
|---|
| 29520 | #define RCC_STRAP0_RCC_BIF_STRAP1__STRAP_AP_EN_DN_MASK 0x80000000L |
|---|
| 29521 | //RCC_STRAP0_RCC_BIF_STRAP2 |
|---|
| 29522 | #define RCC_STRAP0_RCC_BIF_STRAP2__STRAP_PCIESWUS_INDEX_APER_RANGE__SHIFT 0x0 |
|---|
| 29523 | #define RCC_STRAP0_RCC_BIF_STRAP2__STRAP_SUC_IND_ACCESS_DIS__SHIFT 0x3 |
|---|
| 29524 | #define RCC_STRAP0_RCC_BIF_STRAP2__STRAP_SUM_IND_ACCESS_DIS__SHIFT 0x4 |
|---|
| 29525 | #define RCC_STRAP0_RCC_BIF_STRAP2__STRAP_ENDP_LINKDOWN_DROP_DMA__SHIFT 0x5 |
|---|
| 29526 | #define RCC_STRAP0_RCC_BIF_STRAP2__STRAP_SWITCH_LINKDOWN_DROP_DMA__SHIFT 0x6 |
|---|
| 29527 | #define RCC_STRAP0_RCC_BIF_STRAP2__STRAP_SWUS_SEC_LVL_OVRD_EN__SHIFT 0x7 |
|---|
| 29528 | #define RCC_STRAP0_RCC_BIF_STRAP2__STRAP_GMI_DNS_SDP_CLKREQ_TOGGLE_DIS__SHIFT 0x8 |
|---|
| 29529 | #define RCC_STRAP0_RCC_BIF_STRAP2__STRAP_ACS_MSKSEV_EP_HIDE_DIS__SHIFT 0x9 |
|---|
| 29530 | #define RCC_STRAP0_RCC_BIF_STRAP2__STRAP_CFG_PG_FW_INTERLOCK_EXIT_EN__SHIFT 0xa |
|---|
| 29531 | #define RCC_STRAP0_RCC_BIF_STRAP2__RESERVED_BIF_STRAP2__SHIFT 0xd |
|---|
| 29532 | #define RCC_STRAP0_RCC_BIF_STRAP2__STRAP_LTR_IN_ASPML1_DIS__SHIFT 0xe |
|---|
| 29533 | #define RCC_STRAP0_RCC_BIF_STRAP2__STRAP_GFXAZ_POWERSTATE_INTERLOCK_EN__SHIFT 0xf |
|---|
| 29534 | #define RCC_STRAP0_RCC_BIF_STRAP2__STRAP_PWRBRK_DEGLITCH_CYCLE__SHIFT 0x10 |
|---|
| 29535 | #define RCC_STRAP0_RCC_BIF_STRAP2__STRAP_PWRBRK_DEGLITCH_BYPASS__SHIFT 0x18 |
|---|
| 29536 | #define RCC_STRAP0_RCC_BIF_STRAP2__STRAP_VLINK_PMETO_LDN_EXIT_BY_LNKRST_DIS__SHIFT 0x1f |
|---|
| 29537 | #define RCC_STRAP0_RCC_BIF_STRAP2__STRAP_PCIESWUS_INDEX_APER_RANGE_MASK 0x00000001L |
|---|
| 29538 | #define RCC_STRAP0_RCC_BIF_STRAP2__STRAP_SUC_IND_ACCESS_DIS_MASK 0x00000008L |
|---|
| 29539 | #define RCC_STRAP0_RCC_BIF_STRAP2__STRAP_SUM_IND_ACCESS_DIS_MASK 0x00000010L |
|---|
| 29540 | #define RCC_STRAP0_RCC_BIF_STRAP2__STRAP_ENDP_LINKDOWN_DROP_DMA_MASK 0x00000020L |
|---|
| 29541 | #define RCC_STRAP0_RCC_BIF_STRAP2__STRAP_SWITCH_LINKDOWN_DROP_DMA_MASK 0x00000040L |
|---|
| 29542 | #define RCC_STRAP0_RCC_BIF_STRAP2__STRAP_SWUS_SEC_LVL_OVRD_EN_MASK 0x00000080L |
|---|
| 29543 | #define RCC_STRAP0_RCC_BIF_STRAP2__STRAP_GMI_DNS_SDP_CLKREQ_TOGGLE_DIS_MASK 0x00000100L |
|---|
| 29544 | #define RCC_STRAP0_RCC_BIF_STRAP2__STRAP_ACS_MSKSEV_EP_HIDE_DIS_MASK 0x00000200L |
|---|
| 29545 | #define RCC_STRAP0_RCC_BIF_STRAP2__STRAP_CFG_PG_FW_INTERLOCK_EXIT_EN_MASK 0x00000C00L |
|---|
| 29546 | #define RCC_STRAP0_RCC_BIF_STRAP2__RESERVED_BIF_STRAP2_MASK 0x00002000L |
|---|
| 29547 | #define RCC_STRAP0_RCC_BIF_STRAP2__STRAP_LTR_IN_ASPML1_DIS_MASK 0x00004000L |
|---|
| 29548 | #define RCC_STRAP0_RCC_BIF_STRAP2__STRAP_GFXAZ_POWERSTATE_INTERLOCK_EN_MASK 0x00008000L |
|---|
| 29549 | #define RCC_STRAP0_RCC_BIF_STRAP2__STRAP_PWRBRK_DEGLITCH_CYCLE_MASK 0x00FF0000L |
|---|
| 29550 | #define RCC_STRAP0_RCC_BIF_STRAP2__STRAP_PWRBRK_DEGLITCH_BYPASS_MASK 0x01000000L |
|---|
| 29551 | #define RCC_STRAP0_RCC_BIF_STRAP2__STRAP_VLINK_PMETO_LDN_EXIT_BY_LNKRST_DIS_MASK 0x80000000L |
|---|
| 29552 | //RCC_STRAP0_RCC_BIF_STRAP3 |
|---|
| 29553 | #define RCC_STRAP0_RCC_BIF_STRAP3__STRAP_VLINK_ASPM_IDLE_TIMER__SHIFT 0x0 |
|---|
| 29554 | #define RCC_STRAP0_RCC_BIF_STRAP3__STRAP_VLINK_PM_L1_ENTRY_TIMER__SHIFT 0x10 |
|---|
| 29555 | #define RCC_STRAP0_RCC_BIF_STRAP3__STRAP_VLINK_ASPM_IDLE_TIMER_MASK 0x0000FFFFL |
|---|
| 29556 | #define RCC_STRAP0_RCC_BIF_STRAP3__STRAP_VLINK_PM_L1_ENTRY_TIMER_MASK 0xFFFF0000L |
|---|
| 29557 | //RCC_STRAP0_RCC_BIF_STRAP4 |
|---|
| 29558 | #define RCC_STRAP0_RCC_BIF_STRAP4__STRAP_VLINK_L0S_EXIT_TIMER__SHIFT 0x0 |
|---|
| 29559 | #define RCC_STRAP0_RCC_BIF_STRAP4__STRAP_VLINK_L1_EXIT_TIMER__SHIFT 0x10 |
|---|
| 29560 | #define RCC_STRAP0_RCC_BIF_STRAP4__STRAP_VLINK_L0S_EXIT_TIMER_MASK 0x0000FFFFL |
|---|
| 29561 | #define RCC_STRAP0_RCC_BIF_STRAP4__STRAP_VLINK_L1_EXIT_TIMER_MASK 0xFFFF0000L |
|---|
| 29562 | //RCC_STRAP0_RCC_BIF_STRAP5 |
|---|
| 29563 | #define RCC_STRAP0_RCC_BIF_STRAP5__STRAP_VLINK_LDN_ENTRY_TIMER__SHIFT 0x0 |
|---|
| 29564 | #define RCC_STRAP0_RCC_BIF_STRAP5__STRAP_VLINK_LDN_ON_SWUS_LDN_EN__SHIFT 0x10 |
|---|
| 29565 | #define RCC_STRAP0_RCC_BIF_STRAP5__STRAP_VLINK_LDN_ON_SWUS_SECRST_EN__SHIFT 0x11 |
|---|
| 29566 | #define RCC_STRAP0_RCC_BIF_STRAP5__STRAP_VLINK_ENTER_COMPLIANCE_DIS__SHIFT 0x12 |
|---|
| 29567 | #define RCC_STRAP0_RCC_BIF_STRAP5__STRAP_IGNORE_PSN_ON_VDM1_DIS__SHIFT 0x13 |
|---|
| 29568 | #define RCC_STRAP0_RCC_BIF_STRAP5__STRAP_SMN_ERR_STATUS_MASK_EN_UPS__SHIFT 0x14 |
|---|
| 29569 | #define RCC_STRAP0_RCC_BIF_STRAP5__STRAP_REG_PROTECTION_DIS__SHIFT 0x15 |
|---|
| 29570 | #define RCC_STRAP0_RCC_BIF_STRAP5__STRAP_SMN_ERRRSP_DATA_FORCE__SHIFT 0x16 |
|---|
| 29571 | #define RCC_STRAP0_RCC_BIF_STRAP5__STRAP_INTERMEDIATERSP_DATA_ALLF_DATA_FORCE__SHIFT 0x18 |
|---|
| 29572 | #define RCC_STRAP0_RCC_BIF_STRAP5__STRAP_EMER_POWER_REDUCTION_SUPPORTED__SHIFT 0x19 |
|---|
| 29573 | #define RCC_STRAP0_RCC_BIF_STRAP5__STRAP_EMER_POWER_REDUCTION_INIT_REQ__SHIFT 0x1b |
|---|
| 29574 | #define RCC_STRAP0_RCC_BIF_STRAP5__STRAP_PWRBRK_STATUS_TIMER__SHIFT 0x1c |
|---|
| 29575 | #define RCC_STRAP0_RCC_BIF_STRAP5__STRAP_VLINK_LDN_ENTRY_TIMER_MASK 0x0000FFFFL |
|---|
| 29576 | #define RCC_STRAP0_RCC_BIF_STRAP5__STRAP_VLINK_LDN_ON_SWUS_LDN_EN_MASK 0x00010000L |
|---|
| 29577 | #define RCC_STRAP0_RCC_BIF_STRAP5__STRAP_VLINK_LDN_ON_SWUS_SECRST_EN_MASK 0x00020000L |
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| 29578 | #define RCC_STRAP0_RCC_BIF_STRAP5__STRAP_VLINK_ENTER_COMPLIANCE_DIS_MASK 0x00040000L |
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| 29579 | #define RCC_STRAP0_RCC_BIF_STRAP5__STRAP_IGNORE_PSN_ON_VDM1_DIS_MASK 0x00080000L |
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| 29580 | #define RCC_STRAP0_RCC_BIF_STRAP5__STRAP_SMN_ERR_STATUS_MASK_EN_UPS_MASK 0x00100000L |
|---|
| 29581 | #define RCC_STRAP0_RCC_BIF_STRAP5__STRAP_REG_PROTECTION_DIS_MASK 0x00200000L |
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| 29582 | #define RCC_STRAP0_RCC_BIF_STRAP5__STRAP_SMN_ERRRSP_DATA_FORCE_MASK 0x00C00000L |
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| 29583 | #define RCC_STRAP0_RCC_BIF_STRAP5__STRAP_INTERMEDIATERSP_DATA_ALLF_DATA_FORCE_MASK 0x01000000L |
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| 29584 | #define RCC_STRAP0_RCC_BIF_STRAP5__STRAP_EMER_POWER_REDUCTION_SUPPORTED_MASK 0x06000000L |
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| 29585 | #define RCC_STRAP0_RCC_BIF_STRAP5__STRAP_EMER_POWER_REDUCTION_INIT_REQ_MASK 0x08000000L |
|---|
| 29586 | #define RCC_STRAP0_RCC_BIF_STRAP5__STRAP_PWRBRK_STATUS_TIMER_MASK 0x70000000L |
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| 29587 | //RCC_STRAP0_RCC_BIF_STRAP6 |
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| 29588 | #define RCC_STRAP0_RCC_BIF_STRAP6__STRAP_GEN5_DIS_PIN__SHIFT 0x0 |
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| 29590 | #define RCC_STRAP0_RCC_BIF_STRAP6__STRAP_PHY_32GT_EN__SHIFT 0x2 |
|---|
| 29591 | #define RCC_STRAP0_RCC_BIF_STRAP6__STRAP_GEN5_DIS_PIN_MASK 0x00000001L |
|---|
| 29592 | #define RCC_STRAP0_RCC_BIF_STRAP6__STRAP_BIF_KILL_GEN5_MASK 0x00000002L |
|---|
| 29593 | #define RCC_STRAP0_RCC_BIF_STRAP6__STRAP_PHY_32GT_EN_MASK 0x00000004L |
|---|
| 29594 | //RCC_STRAP0_RCC_DEV0_PORT_STRAP0 |
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| 29595 | #define RCC_STRAP0_RCC_DEV0_PORT_STRAP0__STRAP_ARI_EN_DN_DEV0__SHIFT 0x1 |
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| 29596 | #define RCC_STRAP0_RCC_DEV0_PORT_STRAP0__STRAP_ACS_EN_DN_DEV0__SHIFT 0x2 |
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| 29597 | #define RCC_STRAP0_RCC_DEV0_PORT_STRAP0__STRAP_AER_EN_DN_DEV0__SHIFT 0x3 |
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| 29598 | #define RCC_STRAP0_RCC_DEV0_PORT_STRAP0__STRAP_CPL_ABORT_ERR_EN_DN_DEV0__SHIFT 0x4 |
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| 29600 | #define RCC_STRAP0_RCC_DEV0_PORT_STRAP0__STRAP_INTERRUPT_PIN_DN_DEV0__SHIFT 0x15 |
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| 29601 | #define RCC_STRAP0_RCC_DEV0_PORT_STRAP0__STRAP_IGNORE_E2E_PREFIX_UR_DN_DEV0__SHIFT 0x18 |
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| 29602 | #define RCC_STRAP0_RCC_DEV0_PORT_STRAP0__STRAP_MAX_PAYLOAD_SUPPORT_DN_DEV0__SHIFT 0x19 |
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| 29603 | #define RCC_STRAP0_RCC_DEV0_PORT_STRAP0__STRAP_MAX_LINK_WIDTH_SUPPORT_DEV0__SHIFT 0x1c |
|---|
| 29604 | #define RCC_STRAP0_RCC_DEV0_PORT_STRAP0__STRAP_EPF0_DUMMY_EN_DEV0__SHIFT 0x1f |
|---|
| 29605 | #define RCC_STRAP0_RCC_DEV0_PORT_STRAP0__STRAP_ARI_EN_DN_DEV0_MASK 0x00000002L |
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| 29606 | #define RCC_STRAP0_RCC_DEV0_PORT_STRAP0__STRAP_ACS_EN_DN_DEV0_MASK 0x00000004L |
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| 29607 | #define RCC_STRAP0_RCC_DEV0_PORT_STRAP0__STRAP_AER_EN_DN_DEV0_MASK 0x00000008L |
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| 29608 | #define RCC_STRAP0_RCC_DEV0_PORT_STRAP0__STRAP_CPL_ABORT_ERR_EN_DN_DEV0_MASK 0x00000010L |
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| 29609 | #define RCC_STRAP0_RCC_DEV0_PORT_STRAP0__STRAP_DEVICE_ID_DN_DEV0_MASK 0x001FFFE0L |
|---|
| 29610 | #define RCC_STRAP0_RCC_DEV0_PORT_STRAP0__STRAP_INTERRUPT_PIN_DN_DEV0_MASK 0x00E00000L |
|---|
| 29611 | #define RCC_STRAP0_RCC_DEV0_PORT_STRAP0__STRAP_IGNORE_E2E_PREFIX_UR_DN_DEV0_MASK 0x01000000L |
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| 29612 | #define RCC_STRAP0_RCC_DEV0_PORT_STRAP0__STRAP_MAX_PAYLOAD_SUPPORT_DN_DEV0_MASK 0x0E000000L |
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| 29613 | #define RCC_STRAP0_RCC_DEV0_PORT_STRAP0__STRAP_MAX_LINK_WIDTH_SUPPORT_DEV0_MASK 0x70000000L |
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| 29614 | #define RCC_STRAP0_RCC_DEV0_PORT_STRAP0__STRAP_EPF0_DUMMY_EN_DEV0_MASK 0x80000000L |
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| 29615 | //RCC_STRAP0_RCC_DEV0_PORT_STRAP1 |
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| 29616 | #define RCC_STRAP0_RCC_DEV0_PORT_STRAP1__STRAP_SUBSYS_ID_DN_DEV0__SHIFT 0x0 |
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| 29617 | #define RCC_STRAP0_RCC_DEV0_PORT_STRAP1__STRAP_SUBSYS_VEN_ID_DN_DEV0__SHIFT 0x10 |
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| 29618 | #define RCC_STRAP0_RCC_DEV0_PORT_STRAP1__STRAP_SUBSYS_ID_DN_DEV0_MASK 0x0000FFFFL |
|---|
| 29619 | #define RCC_STRAP0_RCC_DEV0_PORT_STRAP1__STRAP_SUBSYS_VEN_ID_DN_DEV0_MASK 0xFFFF0000L |
|---|
| 29620 | //RCC_STRAP0_RCC_DEV0_PORT_STRAP10 |
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| 29621 | #define RCC_STRAP0_RCC_DEV0_PORT_STRAP10__STRAP_NO_EQ_NEED_SUPPORTED_DEV0__SHIFT 0x0 |
|---|
| 29622 | #define RCC_STRAP0_RCC_DEV0_PORT_STRAP10__STRAP_NO_EQ_NEED_SUPPORTED_DN_DEV0__SHIFT 0x1 |
|---|
| 29623 | #define RCC_STRAP0_RCC_DEV0_PORT_STRAP10__STRAP_MODIFID_TS_USAGE_MODE1_SUPPORTED_DEV0__SHIFT 0x2 |
|---|
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|---|
| 29625 | #define RCC_STRAP0_RCC_DEV0_PORT_STRAP10__STRAP_TRANSMITTER_PRECODEING_ON_DEV0__SHIFT 0x4 |
|---|
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|---|
| 29627 | #define RCC_STRAP0_RCC_DEV0_PORT_STRAP10__STRAP_MODIFIED_TS_INFOR1_DEV0__SHIFT 0x6 |
|---|
| 29628 | #define RCC_STRAP0_RCC_DEV0_PORT_STRAP10__STRAP_NO_EQ_NEED_SUPPORTED_DEV0_MASK 0x00000001L |
|---|
| 29629 | #define RCC_STRAP0_RCC_DEV0_PORT_STRAP10__STRAP_NO_EQ_NEED_SUPPORTED_DN_DEV0_MASK 0x00000002L |
|---|
| 29630 | #define RCC_STRAP0_RCC_DEV0_PORT_STRAP10__STRAP_MODIFID_TS_USAGE_MODE1_SUPPORTED_DEV0_MASK 0x00000004L |
|---|
| 29631 | #define RCC_STRAP0_RCC_DEV0_PORT_STRAP10__STRAP_MODIFID_TS_USAGE_MODE2_SUPPORTED_DEV0_MASK 0x00000008L |
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| 29632 | #define RCC_STRAP0_RCC_DEV0_PORT_STRAP10__STRAP_TRANSMITTER_PRECODEING_ON_DEV0_MASK 0x00000010L |
|---|
| 29633 | #define RCC_STRAP0_RCC_DEV0_PORT_STRAP10__STRAP_TRANSMITTER_PRECODE_REQUEST_DEV0_MASK 0x00000020L |
|---|
| 29634 | #define RCC_STRAP0_RCC_DEV0_PORT_STRAP10__STRAP_MODIFIED_TS_INFOR1_DEV0_MASK 0x0007FFC0L |
|---|
| 29635 | //RCC_STRAP0_RCC_DEV0_PORT_STRAP11 |
|---|
| 29636 | #define RCC_STRAP0_RCC_DEV0_PORT_STRAP11__STRAP_MODIFIED_TS_VENDOR_ID_DEV0__SHIFT 0x0 |
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| 29637 | #define RCC_STRAP0_RCC_DEV0_PORT_STRAP11__STRAP_RTR_RESET_TIME_DN_DEV0__SHIFT 0x10 |
|---|
| 29638 | #define RCC_STRAP0_RCC_DEV0_PORT_STRAP11__STRAP_RTR_VALID_DN_DEV0__SHIFT 0x1c |
|---|
| 29639 | #define RCC_STRAP0_RCC_DEV0_PORT_STRAP11__STRAP_RTR_EN_DN_DEV0__SHIFT 0x1d |
|---|
| 29640 | #define RCC_STRAP0_RCC_DEV0_PORT_STRAP11__STRAP_MODIFIED_TS_VENDOR_ID_DEV0_MASK 0x0000FFFFL |
|---|
| 29641 | #define RCC_STRAP0_RCC_DEV0_PORT_STRAP11__STRAP_RTR_RESET_TIME_DN_DEV0_MASK 0x0FFF0000L |
|---|
| 29642 | #define RCC_STRAP0_RCC_DEV0_PORT_STRAP11__STRAP_RTR_VALID_DN_DEV0_MASK 0x10000000L |
|---|
| 29643 | #define RCC_STRAP0_RCC_DEV0_PORT_STRAP11__STRAP_RTR_EN_DN_DEV0_MASK 0x20000000L |
|---|
| 29644 | //RCC_STRAP0_RCC_DEV0_PORT_STRAP12 |
|---|
| 29645 | #define RCC_STRAP0_RCC_DEV0_PORT_STRAP12__STRAP_MODIFIED_TS_INFOR2_DEV0__SHIFT 0x0 |
|---|
| 29646 | #define RCC_STRAP0_RCC_DEV0_PORT_STRAP12__STRAP_MODIFIED_TS_INFOR2_DEV0_MASK 0x00FFFFFFL |
|---|
| 29647 | //RCC_STRAP0_RCC_DEV0_PORT_STRAP13 |
|---|
| 29648 | #define RCC_STRAP0_RCC_DEV0_PORT_STRAP13__STRAP_ALTERNATE_PROTOCOL_COUNT_DEV0__SHIFT 0x0 |
|---|
| 29649 | #define RCC_STRAP0_RCC_DEV0_PORT_STRAP13__STRAP_ALTERNATE_PROTOCOL_SELECTIVE_ENABLE_SUPPORTED_DEV0__SHIFT 0x8 |
|---|
| 29650 | #define RCC_STRAP0_RCC_DEV0_PORT_STRAP13__STRAP_ALTERNATE_PROTOCOL_DETAILS_DEV0__SHIFT 0x9 |
|---|
| 29651 | #define RCC_STRAP0_RCC_DEV0_PORT_STRAP13__STRAP_RTR_D3HOTD0_TIME_DN_DEV0__SHIFT 0x14 |
|---|
| 29652 | #define RCC_STRAP0_RCC_DEV0_PORT_STRAP13__STRAP_ALTERNATE_PROTOCOL_COUNT_DEV0_MASK 0x000000FFL |
|---|
| 29653 | #define RCC_STRAP0_RCC_DEV0_PORT_STRAP13__STRAP_ALTERNATE_PROTOCOL_SELECTIVE_ENABLE_SUPPORTED_DEV0_MASK 0x00000100L |
|---|
| 29654 | #define RCC_STRAP0_RCC_DEV0_PORT_STRAP13__STRAP_ALTERNATE_PROTOCOL_DETAILS_DEV0_MASK 0x000FFE00L |
|---|
| 29655 | #define RCC_STRAP0_RCC_DEV0_PORT_STRAP13__STRAP_RTR_D3HOTD0_TIME_DN_DEV0_MASK 0xFFF00000L |
|---|
| 29656 | //RCC_STRAP0_RCC_DEV0_PORT_STRAP2 |
|---|
| 29657 | #define RCC_STRAP0_RCC_DEV0_PORT_STRAP2__STRAP_DE_EMPHASIS_SEL_DN_DEV0__SHIFT 0x0 |
|---|
| 29658 | #define RCC_STRAP0_RCC_DEV0_PORT_STRAP2__STRAP_DSN_EN_DN_DEV0__SHIFT 0x1 |
|---|
| 29659 | #define RCC_STRAP0_RCC_DEV0_PORT_STRAP2__STRAP_E2E_PREFIX_EN_DEV0__SHIFT 0x2 |
|---|
| 29660 | #define RCC_STRAP0_RCC_DEV0_PORT_STRAP2__STRAP_ECN1P1_EN_DEV0__SHIFT 0x3 |
|---|
| 29661 | #define RCC_STRAP0_RCC_DEV0_PORT_STRAP2__STRAP_ECRC_CHECK_EN_DEV0__SHIFT 0x4 |
|---|
| 29662 | #define RCC_STRAP0_RCC_DEV0_PORT_STRAP2__STRAP_ECRC_GEN_EN_DEV0__SHIFT 0x5 |
|---|
| 29663 | #define RCC_STRAP0_RCC_DEV0_PORT_STRAP2__STRAP_ERR_REPORTING_DIS_DEV0__SHIFT 0x6 |
|---|
| 29664 | #define RCC_STRAP0_RCC_DEV0_PORT_STRAP2__STRAP_EXTENDED_FMT_SUPPORTED_DEV0__SHIFT 0x7 |
|---|
| 29665 | #define RCC_STRAP0_RCC_DEV0_PORT_STRAP2__STRAP_EXTENDED_TAG_ECN_EN_DEV0__SHIFT 0x8 |
|---|
| 29666 | #define RCC_STRAP0_RCC_DEV0_PORT_STRAP2__STRAP_EXT_VC_COUNT_DN_DEV0__SHIFT 0x9 |
|---|
| 29667 | #define RCC_STRAP0_RCC_DEV0_PORT_STRAP2__STRAP_FIRST_RCVD_ERR_LOG_DN_DEV0__SHIFT 0xc |
|---|
| 29668 | #define RCC_STRAP0_RCC_DEV0_PORT_STRAP2__STRAP_POISONED_ADVISORY_NONFATAL_DN_DEV0__SHIFT 0xd |
|---|
| 29669 | #define RCC_STRAP0_RCC_DEV0_PORT_STRAP2__STRAP_GEN2_COMPLIANCE_DEV0__SHIFT 0xe |
|---|
| 29670 | #define RCC_STRAP0_RCC_DEV0_PORT_STRAP2__STRAP_GEN2_EN_DEV0__SHIFT 0xf |
|---|
| 29671 | #define RCC_STRAP0_RCC_DEV0_PORT_STRAP2__STRAP_GEN3_COMPLIANCE_DEV0__SHIFT 0x10 |
|---|
| 29672 | #define RCC_STRAP0_RCC_DEV0_PORT_STRAP2__STRAP_GEN4_COMPLIANCE_DEV0__SHIFT 0x11 |
|---|
| 29673 | #define RCC_STRAP0_RCC_DEV0_PORT_STRAP2__STRAP_L0S_ACCEPTABLE_LATENCY_DEV0__SHIFT 0x14 |
|---|
| 29674 | #define RCC_STRAP0_RCC_DEV0_PORT_STRAP2__STRAP_L0S_EXIT_LATENCY_DEV0__SHIFT 0x17 |
|---|
| 29675 | #define RCC_STRAP0_RCC_DEV0_PORT_STRAP2__STRAP_L1_ACCEPTABLE_LATENCY_DEV0__SHIFT 0x1a |
|---|
| 29676 | #define RCC_STRAP0_RCC_DEV0_PORT_STRAP2__STRAP_L1_EXIT_LATENCY_DEV0__SHIFT 0x1d |
|---|
| 29677 | #define RCC_STRAP0_RCC_DEV0_PORT_STRAP2__STRAP_DE_EMPHASIS_SEL_DN_DEV0_MASK 0x00000001L |
|---|
| 29678 | #define RCC_STRAP0_RCC_DEV0_PORT_STRAP2__STRAP_DSN_EN_DN_DEV0_MASK 0x00000002L |
|---|
| 29679 | #define RCC_STRAP0_RCC_DEV0_PORT_STRAP2__STRAP_E2E_PREFIX_EN_DEV0_MASK 0x00000004L |
|---|
| 29680 | #define RCC_STRAP0_RCC_DEV0_PORT_STRAP2__STRAP_ECN1P1_EN_DEV0_MASK 0x00000008L |
|---|
| 29681 | #define RCC_STRAP0_RCC_DEV0_PORT_STRAP2__STRAP_ECRC_CHECK_EN_DEV0_MASK 0x00000010L |
|---|
| 29682 | #define RCC_STRAP0_RCC_DEV0_PORT_STRAP2__STRAP_ECRC_GEN_EN_DEV0_MASK 0x00000020L |
|---|
| 29683 | #define RCC_STRAP0_RCC_DEV0_PORT_STRAP2__STRAP_ERR_REPORTING_DIS_DEV0_MASK 0x00000040L |
|---|
| 29684 | #define RCC_STRAP0_RCC_DEV0_PORT_STRAP2__STRAP_EXTENDED_FMT_SUPPORTED_DEV0_MASK 0x00000080L |
|---|
| 29685 | #define RCC_STRAP0_RCC_DEV0_PORT_STRAP2__STRAP_EXTENDED_TAG_ECN_EN_DEV0_MASK 0x00000100L |
|---|
| 29686 | #define RCC_STRAP0_RCC_DEV0_PORT_STRAP2__STRAP_EXT_VC_COUNT_DN_DEV0_MASK 0x00000E00L |
|---|
| 29687 | #define RCC_STRAP0_RCC_DEV0_PORT_STRAP2__STRAP_FIRST_RCVD_ERR_LOG_DN_DEV0_MASK 0x00001000L |
|---|
| 29688 | #define RCC_STRAP0_RCC_DEV0_PORT_STRAP2__STRAP_POISONED_ADVISORY_NONFATAL_DN_DEV0_MASK 0x00002000L |
|---|
| 29689 | #define RCC_STRAP0_RCC_DEV0_PORT_STRAP2__STRAP_GEN2_COMPLIANCE_DEV0_MASK 0x00004000L |
|---|
| 29690 | #define RCC_STRAP0_RCC_DEV0_PORT_STRAP2__STRAP_GEN2_EN_DEV0_MASK 0x00008000L |
|---|
| 29691 | #define RCC_STRAP0_RCC_DEV0_PORT_STRAP2__STRAP_GEN3_COMPLIANCE_DEV0_MASK 0x00010000L |
|---|
| 29692 | #define RCC_STRAP0_RCC_DEV0_PORT_STRAP2__STRAP_GEN4_COMPLIANCE_DEV0_MASK 0x00020000L |
|---|
| 29693 | #define RCC_STRAP0_RCC_DEV0_PORT_STRAP2__STRAP_L0S_ACCEPTABLE_LATENCY_DEV0_MASK 0x00700000L |
|---|
| 29694 | #define RCC_STRAP0_RCC_DEV0_PORT_STRAP2__STRAP_L0S_EXIT_LATENCY_DEV0_MASK 0x03800000L |
|---|
| 29695 | #define RCC_STRAP0_RCC_DEV0_PORT_STRAP2__STRAP_L1_ACCEPTABLE_LATENCY_DEV0_MASK 0x1C000000L |
|---|
| 29696 | #define RCC_STRAP0_RCC_DEV0_PORT_STRAP2__STRAP_L1_EXIT_LATENCY_DEV0_MASK 0xE0000000L |
|---|
| 29697 | //RCC_STRAP0_RCC_DEV0_PORT_STRAP3 |
|---|
| 29698 | #define RCC_STRAP0_RCC_DEV0_PORT_STRAP3__STRAP_LINK_BW_NOTIFICATION_CAP_DN_EN_DEV0__SHIFT 0x0 |
|---|
| 29699 | #define RCC_STRAP0_RCC_DEV0_PORT_STRAP3__STRAP_LTR_EN_DEV0__SHIFT 0x1 |
|---|
| 29700 | #define RCC_STRAP0_RCC_DEV0_PORT_STRAP3__STRAP_LTR_EN_DN_DEV0__SHIFT 0x2 |
|---|
| 29701 | #define RCC_STRAP0_RCC_DEV0_PORT_STRAP3__STRAP_MAX_PAYLOAD_SUPPORT_DEV0__SHIFT 0x3 |
|---|
| 29702 | #define RCC_STRAP0_RCC_DEV0_PORT_STRAP3__STRAP_MSI_EN_DN_DEV0__SHIFT 0x6 |
|---|
| 29703 | #define RCC_STRAP0_RCC_DEV0_PORT_STRAP3__STRAP_MSTCPL_TIMEOUT_EN_DEV0__SHIFT 0x7 |
|---|
| 29704 | #define RCC_STRAP0_RCC_DEV0_PORT_STRAP3__STRAP_NO_SOFT_RESET_DN_DEV0__SHIFT 0x8 |
|---|
| 29705 | #define RCC_STRAP0_RCC_DEV0_PORT_STRAP3__STRAP_OBFF_SUPPORTED_DEV0__SHIFT 0x9 |
|---|
| 29706 | #define RCC_STRAP0_RCC_DEV0_PORT_STRAP3__STRAP_PCIE_LANE_EQUALIZATION_CNTL_DOWNSTREAM_PORT_RX_PRESET_HINT_DEV0__SHIFT 0xb |
|---|
| 29707 | #define RCC_STRAP0_RCC_DEV0_PORT_STRAP3__STRAP_PCIE_LANE_EQUALIZATION_CNTL_DOWNSTREAM_PORT_TX_PRESET_DEV0__SHIFT 0xe |
|---|
| 29708 | #define RCC_STRAP0_RCC_DEV0_PORT_STRAP3__STRAP_PCIE_LANE_EQUALIZATION_CNTL_UPSTREAM_PORT_RX_PRESET_HINT_DEV0__SHIFT 0x12 |
|---|
| 29709 | #define RCC_STRAP0_RCC_DEV0_PORT_STRAP3__STRAP_PCIE_LANE_EQUALIZATION_CNTL_UPSTREAM_PORT_TX_PRESET_DEV0__SHIFT 0x15 |
|---|
| 29710 | #define RCC_STRAP0_RCC_DEV0_PORT_STRAP3__STRAP_PM_SUPPORT_DEV0__SHIFT 0x19 |
|---|
| 29711 | #define RCC_STRAP0_RCC_DEV0_PORT_STRAP3__STRAP_PM_SUPPORT_DN_DEV0__SHIFT 0x1b |
|---|
| 29712 | #define RCC_STRAP0_RCC_DEV0_PORT_STRAP3__STRAP_ATOMIC_EN_DN_DEV0__SHIFT 0x1d |
|---|
| 29713 | #define RCC_STRAP0_RCC_DEV0_PORT_STRAP3__STRAP_PMC_DSI_DN_DEV0__SHIFT 0x1f |
|---|
| 29714 | #define RCC_STRAP0_RCC_DEV0_PORT_STRAP3__STRAP_LINK_BW_NOTIFICATION_CAP_DN_EN_DEV0_MASK 0x00000001L |
|---|
| 29715 | #define RCC_STRAP0_RCC_DEV0_PORT_STRAP3__STRAP_LTR_EN_DEV0_MASK 0x00000002L |
|---|
| 29716 | #define RCC_STRAP0_RCC_DEV0_PORT_STRAP3__STRAP_LTR_EN_DN_DEV0_MASK 0x00000004L |
|---|
| 29717 | #define RCC_STRAP0_RCC_DEV0_PORT_STRAP3__STRAP_MAX_PAYLOAD_SUPPORT_DEV0_MASK 0x00000038L |
|---|
| 29718 | #define RCC_STRAP0_RCC_DEV0_PORT_STRAP3__STRAP_MSI_EN_DN_DEV0_MASK 0x00000040L |
|---|
| 29719 | #define RCC_STRAP0_RCC_DEV0_PORT_STRAP3__STRAP_MSTCPL_TIMEOUT_EN_DEV0_MASK 0x00000080L |
|---|
| 29720 | #define RCC_STRAP0_RCC_DEV0_PORT_STRAP3__STRAP_NO_SOFT_RESET_DN_DEV0_MASK 0x00000100L |
|---|
| 29721 | #define RCC_STRAP0_RCC_DEV0_PORT_STRAP3__STRAP_OBFF_SUPPORTED_DEV0_MASK 0x00000600L |
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| 29722 | #define RCC_STRAP0_RCC_DEV0_PORT_STRAP3__STRAP_PCIE_LANE_EQUALIZATION_CNTL_DOWNSTREAM_PORT_RX_PRESET_HINT_DEV0_MASK 0x00003800L |
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| 29723 | #define RCC_STRAP0_RCC_DEV0_PORT_STRAP3__STRAP_PCIE_LANE_EQUALIZATION_CNTL_DOWNSTREAM_PORT_TX_PRESET_DEV0_MASK 0x0003C000L |
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| 29724 | #define RCC_STRAP0_RCC_DEV0_PORT_STRAP3__STRAP_PCIE_LANE_EQUALIZATION_CNTL_UPSTREAM_PORT_RX_PRESET_HINT_DEV0_MASK 0x001C0000L |
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| 29725 | #define RCC_STRAP0_RCC_DEV0_PORT_STRAP3__STRAP_PCIE_LANE_EQUALIZATION_CNTL_UPSTREAM_PORT_TX_PRESET_DEV0_MASK 0x01E00000L |
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| 29726 | #define RCC_STRAP0_RCC_DEV0_PORT_STRAP3__STRAP_PM_SUPPORT_DEV0_MASK 0x06000000L |
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| 29727 | #define RCC_STRAP0_RCC_DEV0_PORT_STRAP3__STRAP_PM_SUPPORT_DN_DEV0_MASK 0x18000000L |
|---|
| 29728 | #define RCC_STRAP0_RCC_DEV0_PORT_STRAP3__STRAP_ATOMIC_EN_DN_DEV0_MASK 0x20000000L |
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| 29729 | #define RCC_STRAP0_RCC_DEV0_PORT_STRAP3__STRAP_PMC_DSI_DN_DEV0_MASK 0x80000000L |
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| 29730 | //RCC_STRAP0_RCC_DEV0_PORT_STRAP4 |
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| 29731 | #define RCC_STRAP0_RCC_DEV0_PORT_STRAP4__STRAP_PWR_BUDGET_DATA_8T0_0_DEV0__SHIFT 0x0 |
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| 29732 | #define RCC_STRAP0_RCC_DEV0_PORT_STRAP4__STRAP_PWR_BUDGET_DATA_8T0_1_DEV0__SHIFT 0x8 |
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| 29735 | #define RCC_STRAP0_RCC_DEV0_PORT_STRAP4__STRAP_PWR_BUDGET_DATA_8T0_0_DEV0_MASK 0x000000FFL |
|---|
| 29736 | #define RCC_STRAP0_RCC_DEV0_PORT_STRAP4__STRAP_PWR_BUDGET_DATA_8T0_1_DEV0_MASK 0x0000FF00L |
|---|
| 29737 | #define RCC_STRAP0_RCC_DEV0_PORT_STRAP4__STRAP_PWR_BUDGET_DATA_8T0_2_DEV0_MASK 0x00FF0000L |
|---|
| 29738 | #define RCC_STRAP0_RCC_DEV0_PORT_STRAP4__STRAP_PWR_BUDGET_DATA_8T0_3_DEV0_MASK 0xFF000000L |
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| 29739 | //RCC_STRAP0_RCC_DEV0_PORT_STRAP5 |
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| 29740 | #define RCC_STRAP0_RCC_DEV0_PORT_STRAP5__STRAP_PWR_BUDGET_DATA_8T0_4_DEV0__SHIFT 0x0 |
|---|
| 29741 | #define RCC_STRAP0_RCC_DEV0_PORT_STRAP5__STRAP_PWR_BUDGET_DATA_8T0_5_DEV0__SHIFT 0x8 |
|---|
| 29742 | #define RCC_STRAP0_RCC_DEV0_PORT_STRAP5__STRAP_PWR_BUDGET_SYSTEM_ALLOCATED_DEV0__SHIFT 0x10 |
|---|
| 29743 | #define RCC_STRAP0_RCC_DEV0_PORT_STRAP5__STRAP_ATOMIC_64BIT_EN_DN_DEV0__SHIFT 0x11 |
|---|
| 29744 | #define RCC_STRAP0_RCC_DEV0_PORT_STRAP5__STRAP_ATOMIC_ROUTING_EN_DEV0__SHIFT 0x12 |
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|---|
| 29750 | #define RCC_STRAP0_RCC_DEV0_PORT_STRAP5__STRAP_ACS_TRANSLATION_BLOCKING_DN_DEV0__SHIFT 0x18 |
|---|
| 29751 | #define RCC_STRAP0_RCC_DEV0_PORT_STRAP5__STRAP_ACS_P2P_REQUEST_REDIRECT_DN_DEV0__SHIFT 0x19 |
|---|
| 29752 | #define RCC_STRAP0_RCC_DEV0_PORT_STRAP5__STRAP_ACS_P2P_COMPLETION_REDIRECT_DN_DEV0__SHIFT 0x1a |
|---|
| 29753 | #define RCC_STRAP0_RCC_DEV0_PORT_STRAP5__STRAP_ACS_UPSTREAM_FORWARDING_DN_DEV0__SHIFT 0x1b |
|---|
| 29754 | #define RCC_STRAP0_RCC_DEV0_PORT_STRAP5__STRAP_ACS_P2P_EGRESS_CONTROL_DN_DEV0__SHIFT 0x1c |
|---|
| 29755 | #define RCC_STRAP0_RCC_DEV0_PORT_STRAP5__STRAP_ACS_DIRECT_TRANSLATED_P2P_DN_DEV0__SHIFT 0x1d |
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| 29756 | #define RCC_STRAP0_RCC_DEV0_PORT_STRAP5__STRAP_MSI_MAP_EN_DEV0__SHIFT 0x1e |
|---|
| 29757 | #define RCC_STRAP0_RCC_DEV0_PORT_STRAP5__STRAP_SSID_EN_DEV0__SHIFT 0x1f |
|---|
| 29758 | #define RCC_STRAP0_RCC_DEV0_PORT_STRAP5__STRAP_PWR_BUDGET_DATA_8T0_4_DEV0_MASK 0x000000FFL |
|---|
| 29759 | #define RCC_STRAP0_RCC_DEV0_PORT_STRAP5__STRAP_PWR_BUDGET_DATA_8T0_5_DEV0_MASK 0x0000FF00L |
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| 29760 | #define RCC_STRAP0_RCC_DEV0_PORT_STRAP5__STRAP_PWR_BUDGET_SYSTEM_ALLOCATED_DEV0_MASK 0x00010000L |
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| 29761 | #define RCC_STRAP0_RCC_DEV0_PORT_STRAP5__STRAP_ATOMIC_64BIT_EN_DN_DEV0_MASK 0x00020000L |
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| 29762 | #define RCC_STRAP0_RCC_DEV0_PORT_STRAP5__STRAP_ATOMIC_ROUTING_EN_DEV0_MASK 0x00040000L |
|---|
| 29763 | #define RCC_STRAP0_RCC_DEV0_PORT_STRAP5__STRAP_VC_EN_DN_DEV0_MASK 0x00080000L |
|---|
| 29764 | #define RCC_STRAP0_RCC_DEV0_PORT_STRAP5__STRAP_TwoVC_EN_DEV0_MASK 0x00100000L |
|---|
| 29765 | #define RCC_STRAP0_RCC_DEV0_PORT_STRAP5__STRAP_TwoVC_EN_DN_DEV0_MASK 0x00200000L |
|---|
| 29766 | #define RCC_STRAP0_RCC_DEV0_PORT_STRAP5__STRAP_LOCAL_DLF_SUPPORTED_DEV0_MASK 0x00400000L |
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| 29767 | #define RCC_STRAP0_RCC_DEV0_PORT_STRAP5__STRAP_ACS_SOURCE_VALIDATION_DN_DEV0_MASK 0x00800000L |
|---|
| 29768 | #define RCC_STRAP0_RCC_DEV0_PORT_STRAP5__STRAP_ACS_TRANSLATION_BLOCKING_DN_DEV0_MASK 0x01000000L |
|---|
| 29769 | #define RCC_STRAP0_RCC_DEV0_PORT_STRAP5__STRAP_ACS_P2P_REQUEST_REDIRECT_DN_DEV0_MASK 0x02000000L |
|---|
| 29770 | #define RCC_STRAP0_RCC_DEV0_PORT_STRAP5__STRAP_ACS_P2P_COMPLETION_REDIRECT_DN_DEV0_MASK 0x04000000L |
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| 29771 | #define RCC_STRAP0_RCC_DEV0_PORT_STRAP5__STRAP_ACS_UPSTREAM_FORWARDING_DN_DEV0_MASK 0x08000000L |
|---|
| 29772 | #define RCC_STRAP0_RCC_DEV0_PORT_STRAP5__STRAP_ACS_P2P_EGRESS_CONTROL_DN_DEV0_MASK 0x10000000L |
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| 29773 | #define RCC_STRAP0_RCC_DEV0_PORT_STRAP5__STRAP_ACS_DIRECT_TRANSLATED_P2P_DN_DEV0_MASK 0x20000000L |
|---|
| 29774 | #define RCC_STRAP0_RCC_DEV0_PORT_STRAP5__STRAP_MSI_MAP_EN_DEV0_MASK 0x40000000L |
|---|
| 29775 | #define RCC_STRAP0_RCC_DEV0_PORT_STRAP5__STRAP_SSID_EN_DEV0_MASK 0x80000000L |
|---|
| 29776 | //RCC_STRAP0_RCC_DEV0_PORT_STRAP6 |
|---|
| 29777 | #define RCC_STRAP0_RCC_DEV0_PORT_STRAP6__STRAP_CFG_CRS_EN_DEV0__SHIFT 0x0 |
|---|
| 29778 | #define RCC_STRAP0_RCC_DEV0_PORT_STRAP6__STRAP_SMN_ERR_STATUS_MASK_EN_DNS_DEV0__SHIFT 0x1 |
|---|
| 29779 | #define RCC_STRAP0_RCC_DEV0_PORT_STRAP6__STRAP_INTERNAL_ERR_EN_DEV0__SHIFT 0x2 |
|---|
| 29780 | #define RCC_STRAP0_RCC_DEV0_PORT_STRAP6__STRAP_RTM1_PRESENCE_DET_SUPPORT_DEV0__SHIFT 0x3 |
|---|
| 29781 | #define RCC_STRAP0_RCC_DEV0_PORT_STRAP6__STRAP_RTM2_PRESENCE_DET_SUPPORT_DEV0__SHIFT 0x4 |
|---|
| 29782 | #define RCC_STRAP0_RCC_DEV0_PORT_STRAP6__STRAP_10BIT_TAG_COMPLETER_SUPPORTED_DEV0__SHIFT 0x5 |
|---|
| 29783 | #define RCC_STRAP0_RCC_DEV0_PORT_STRAP6__STRAP_10BIT_TAG_REQUESTER_SUPPORTED_DEV0__SHIFT 0x6 |
|---|
| 29784 | #define RCC_STRAP0_RCC_DEV0_PORT_STRAP6__STRAP_VF_10BIT_TAG_REQUESTER_SUPPORTED_DEV0__SHIFT 0x7 |
|---|
| 29785 | #define RCC_STRAP0_RCC_DEV0_PORT_STRAP6__STRAP_PCIE_16GT_LANE_EQUALIZATION_CNTL_DSP_TX_PRESET_DEV0__SHIFT 0x8 |
|---|
| 29786 | #define RCC_STRAP0_RCC_DEV0_PORT_STRAP6__STRAP_PCIE_16GT_LANE_EQUALIZATION_CNTL_USP_TX_PRESET_DEV0__SHIFT 0xc |
|---|
| 29787 | #define RCC_STRAP0_RCC_DEV0_PORT_STRAP6__STRAP_TPH_CPLR_SUPPORTED_DN_DEV0__SHIFT 0x10 |
|---|
| 29788 | #define RCC_STRAP0_RCC_DEV0_PORT_STRAP6__STRAP_MSI_EXT_MSG_DATA_CAP_DN_DEV0__SHIFT 0x12 |
|---|
| 29789 | #define RCC_STRAP0_RCC_DEV0_PORT_STRAP6__STRAP_NO_COMMAND_COMPLETED_SUPPORTED_DEV0__SHIFT 0x13 |
|---|
| 29790 | #define RCC_STRAP0_RCC_DEV0_PORT_STRAP6__STRAP_GEN5_COMPLIANCE_DEV0__SHIFT 0x14 |
|---|
| 29791 | #define RCC_STRAP0_RCC_DEV0_PORT_STRAP6__STRAP_TARGET_LINK_SPEED_DEV0__SHIFT 0x15 |
|---|
| 29792 | #define RCC_STRAP0_RCC_DEV0_PORT_STRAP6__STRAP_PCIE_32GT_LANE_EQUALIZATION_CNTL_DSP_TX_PRESET_DEV0__SHIFT 0x18 |
|---|
| 29793 | #define RCC_STRAP0_RCC_DEV0_PORT_STRAP6__STRAP_PCIE_32GT_LANE_EQUALIZATION_CNTL_USP_TX_PRESET_DEV0__SHIFT 0x1c |
|---|
| 29794 | #define RCC_STRAP0_RCC_DEV0_PORT_STRAP6__STRAP_CFG_CRS_EN_DEV0_MASK 0x00000001L |
|---|
| 29795 | #define RCC_STRAP0_RCC_DEV0_PORT_STRAP6__STRAP_SMN_ERR_STATUS_MASK_EN_DNS_DEV0_MASK 0x00000002L |
|---|
| 29796 | #define RCC_STRAP0_RCC_DEV0_PORT_STRAP6__STRAP_INTERNAL_ERR_EN_DEV0_MASK 0x00000004L |
|---|
| 29797 | #define RCC_STRAP0_RCC_DEV0_PORT_STRAP6__STRAP_RTM1_PRESENCE_DET_SUPPORT_DEV0_MASK 0x00000008L |
|---|
| 29798 | #define RCC_STRAP0_RCC_DEV0_PORT_STRAP6__STRAP_RTM2_PRESENCE_DET_SUPPORT_DEV0_MASK 0x00000010L |
|---|
| 29799 | #define RCC_STRAP0_RCC_DEV0_PORT_STRAP6__STRAP_10BIT_TAG_COMPLETER_SUPPORTED_DEV0_MASK 0x00000020L |
|---|
| 29800 | #define RCC_STRAP0_RCC_DEV0_PORT_STRAP6__STRAP_10BIT_TAG_REQUESTER_SUPPORTED_DEV0_MASK 0x00000040L |
|---|
| 29801 | #define RCC_STRAP0_RCC_DEV0_PORT_STRAP6__STRAP_VF_10BIT_TAG_REQUESTER_SUPPORTED_DEV0_MASK 0x00000080L |
|---|
| 29802 | #define RCC_STRAP0_RCC_DEV0_PORT_STRAP6__STRAP_PCIE_16GT_LANE_EQUALIZATION_CNTL_DSP_TX_PRESET_DEV0_MASK 0x00000F00L |
|---|
| 29803 | #define RCC_STRAP0_RCC_DEV0_PORT_STRAP6__STRAP_PCIE_16GT_LANE_EQUALIZATION_CNTL_USP_TX_PRESET_DEV0_MASK 0x0000F000L |
|---|
| 29804 | #define RCC_STRAP0_RCC_DEV0_PORT_STRAP6__STRAP_TPH_CPLR_SUPPORTED_DN_DEV0_MASK 0x00030000L |
|---|
| 29805 | #define RCC_STRAP0_RCC_DEV0_PORT_STRAP6__STRAP_MSI_EXT_MSG_DATA_CAP_DN_DEV0_MASK 0x00040000L |
|---|
| 29806 | #define RCC_STRAP0_RCC_DEV0_PORT_STRAP6__STRAP_NO_COMMAND_COMPLETED_SUPPORTED_DEV0_MASK 0x00080000L |
|---|
| 29807 | #define RCC_STRAP0_RCC_DEV0_PORT_STRAP6__STRAP_GEN5_COMPLIANCE_DEV0_MASK 0x00100000L |
|---|
| 29808 | #define RCC_STRAP0_RCC_DEV0_PORT_STRAP6__STRAP_TARGET_LINK_SPEED_DEV0_MASK 0x00E00000L |
|---|
| 29809 | #define RCC_STRAP0_RCC_DEV0_PORT_STRAP6__STRAP_PCIE_32GT_LANE_EQUALIZATION_CNTL_DSP_TX_PRESET_DEV0_MASK 0x0F000000L |
|---|
| 29810 | #define RCC_STRAP0_RCC_DEV0_PORT_STRAP6__STRAP_PCIE_32GT_LANE_EQUALIZATION_CNTL_USP_TX_PRESET_DEV0_MASK 0xF0000000L |
|---|
| 29811 | //RCC_STRAP0_RCC_DEV0_PORT_STRAP7 |
|---|
| 29812 | #define RCC_STRAP0_RCC_DEV0_PORT_STRAP7__STRAP_PORT_NUMBER_DEV0__SHIFT 0x0 |
|---|
| 29813 | #define RCC_STRAP0_RCC_DEV0_PORT_STRAP7__STRAP_MAJOR_REV_ID_DN_DEV0__SHIFT 0x8 |
|---|
| 29814 | #define RCC_STRAP0_RCC_DEV0_PORT_STRAP7__STRAP_MINOR_REV_ID_DN_DEV0__SHIFT 0xc |
|---|
| 29815 | #define RCC_STRAP0_RCC_DEV0_PORT_STRAP7__STRAP_RP_BUSNUM_DEV0__SHIFT 0x10 |
|---|
| 29816 | #define RCC_STRAP0_RCC_DEV0_PORT_STRAP7__STRAP_DN_DEVNUM_DEV0__SHIFT 0x18 |
|---|
| 29817 | #define RCC_STRAP0_RCC_DEV0_PORT_STRAP7__STRAP_DN_FUNCID_DEV0__SHIFT 0x1d |
|---|
| 29818 | #define RCC_STRAP0_RCC_DEV0_PORT_STRAP7__STRAP_PORT_NUMBER_DEV0_MASK 0x000000FFL |
|---|
| 29819 | #define RCC_STRAP0_RCC_DEV0_PORT_STRAP7__STRAP_MAJOR_REV_ID_DN_DEV0_MASK 0x00000F00L |
|---|
| 29820 | #define RCC_STRAP0_RCC_DEV0_PORT_STRAP7__STRAP_MINOR_REV_ID_DN_DEV0_MASK 0x0000F000L |
|---|
| 29821 | #define RCC_STRAP0_RCC_DEV0_PORT_STRAP7__STRAP_RP_BUSNUM_DEV0_MASK 0x00FF0000L |
|---|
| 29822 | #define RCC_STRAP0_RCC_DEV0_PORT_STRAP7__STRAP_DN_DEVNUM_DEV0_MASK 0x1F000000L |
|---|
| 29823 | #define RCC_STRAP0_RCC_DEV0_PORT_STRAP7__STRAP_DN_FUNCID_DEV0_MASK 0xE0000000L |
|---|
| 29824 | //RCC_STRAP0_RCC_DEV0_PORT_STRAP8 |
|---|
| 29825 | #define RCC_STRAP0_RCC_DEV0_PORT_STRAP8__STRAP_PWR_BUDGET_DATA_8T0_6_DEV0__SHIFT 0x0 |
|---|
| 29826 | #define RCC_STRAP0_RCC_DEV0_PORT_STRAP8__STRAP_PWR_BUDGET_DATA_8T0_7_DEV0__SHIFT 0x8 |
|---|
| 29827 | #define RCC_STRAP0_RCC_DEV0_PORT_STRAP8__STRAP_PWR_BUDGET_DATA_8T0_8_DEV0__SHIFT 0x10 |
|---|
| 29828 | #define RCC_STRAP0_RCC_DEV0_PORT_STRAP8__STRAP_PWR_BUDGET_DATA_8T0_9_DEV0__SHIFT 0x18 |
|---|
| 29829 | #define RCC_STRAP0_RCC_DEV0_PORT_STRAP8__STRAP_PWR_BUDGET_DATA_8T0_6_DEV0_MASK 0x000000FFL |
|---|
| 29830 | #define RCC_STRAP0_RCC_DEV0_PORT_STRAP8__STRAP_PWR_BUDGET_DATA_8T0_7_DEV0_MASK 0x0000FF00L |
|---|
| 29831 | #define RCC_STRAP0_RCC_DEV0_PORT_STRAP8__STRAP_PWR_BUDGET_DATA_8T0_8_DEV0_MASK 0x00FF0000L |
|---|
| 29832 | #define RCC_STRAP0_RCC_DEV0_PORT_STRAP8__STRAP_PWR_BUDGET_DATA_8T0_9_DEV0_MASK 0xFF000000L |
|---|
| 29833 | //RCC_STRAP0_RCC_DEV0_PORT_STRAP9 |
|---|
| 29834 | #define RCC_STRAP0_RCC_DEV0_PORT_STRAP9__STRAP_PWR_BUDGET_DATA_8T0_a_DEV0__SHIFT 0x0 |
|---|
| 29835 | #define RCC_STRAP0_RCC_DEV0_PORT_STRAP9__STRAP_PWR_BUDGET_DATA_8T0_b_DEV0__SHIFT 0x8 |
|---|
| 29836 | #define RCC_STRAP0_RCC_DEV0_PORT_STRAP9__STRAP_VENDOR_ID_DN_DEV0__SHIFT 0x10 |
|---|
| 29837 | #define RCC_STRAP0_RCC_DEV0_PORT_STRAP9__STRAP_PWR_BUDGET_DATA_8T0_a_DEV0_MASK 0x000000FFL |
|---|
| 29838 | #define RCC_STRAP0_RCC_DEV0_PORT_STRAP9__STRAP_PWR_BUDGET_DATA_8T0_b_DEV0_MASK 0x0000FF00L |
|---|
| 29839 | #define RCC_STRAP0_RCC_DEV0_PORT_STRAP9__STRAP_VENDOR_ID_DN_DEV0_MASK 0xFFFF0000L |
|---|
| 29840 | //RCC_STRAP0_RCC_DEV0_EPF0_STRAP0 |
|---|
| 29841 | #define RCC_STRAP0_RCC_DEV0_EPF0_STRAP0__STRAP_DEVICE_ID_DEV0_F0__SHIFT 0x0 |
|---|
| 29842 | #define RCC_STRAP0_RCC_DEV0_EPF0_STRAP0__STRAP_MAJOR_REV_ID_DEV0_F0__SHIFT 0x10 |
|---|
| 29843 | #define RCC_STRAP0_RCC_DEV0_EPF0_STRAP0__STRAP_MINOR_REV_ID_DEV0_F0__SHIFT 0x14 |
|---|
| 29844 | #define RCC_STRAP0_RCC_DEV0_EPF0_STRAP0__STRAP_ATI_REV_ID_DEV0_F0__SHIFT 0x18 |
|---|
| 29845 | #define RCC_STRAP0_RCC_DEV0_EPF0_STRAP0__STRAP_FUNC_EN_DEV0_F0__SHIFT 0x1c |
|---|
| 29846 | #define RCC_STRAP0_RCC_DEV0_EPF0_STRAP0__STRAP_LEGACY_DEVICE_TYPE_EN_DEV0_F0__SHIFT 0x1d |
|---|
| 29847 | #define RCC_STRAP0_RCC_DEV0_EPF0_STRAP0__STRAP_D1_SUPPORT_DEV0_F0__SHIFT 0x1e |
|---|
| 29848 | #define RCC_STRAP0_RCC_DEV0_EPF0_STRAP0__STRAP_D2_SUPPORT_DEV0_F0__SHIFT 0x1f |
|---|
| 29849 | #define RCC_STRAP0_RCC_DEV0_EPF0_STRAP0__STRAP_DEVICE_ID_DEV0_F0_MASK 0x0000FFFFL |
|---|
| 29850 | #define RCC_STRAP0_RCC_DEV0_EPF0_STRAP0__STRAP_MAJOR_REV_ID_DEV0_F0_MASK 0x000F0000L |
|---|
| 29851 | #define RCC_STRAP0_RCC_DEV0_EPF0_STRAP0__STRAP_MINOR_REV_ID_DEV0_F0_MASK 0x00F00000L |
|---|
| 29852 | #define RCC_STRAP0_RCC_DEV0_EPF0_STRAP0__STRAP_ATI_REV_ID_DEV0_F0_MASK 0x0F000000L |
|---|
| 29853 | #define RCC_STRAP0_RCC_DEV0_EPF0_STRAP0__STRAP_FUNC_EN_DEV0_F0_MASK 0x10000000L |
|---|
| 29854 | #define RCC_STRAP0_RCC_DEV0_EPF0_STRAP0__STRAP_LEGACY_DEVICE_TYPE_EN_DEV0_F0_MASK 0x20000000L |
|---|
| 29855 | #define RCC_STRAP0_RCC_DEV0_EPF0_STRAP0__STRAP_D1_SUPPORT_DEV0_F0_MASK 0x40000000L |
|---|
| 29856 | #define RCC_STRAP0_RCC_DEV0_EPF0_STRAP0__STRAP_D2_SUPPORT_DEV0_F0_MASK 0x80000000L |
|---|
| 29857 | //RCC_STRAP0_RCC_DEV0_EPF0_STRAP1 |
|---|
| 29858 | #define RCC_STRAP0_RCC_DEV0_EPF0_STRAP1__STRAP_SRIOV_VF_DEVICE_ID_DEV0_F0__SHIFT 0x0 |
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| 29859 | #define RCC_STRAP0_RCC_DEV0_EPF0_STRAP1__STRAP_SRIOV_SUPPORTED_PAGE_SIZE_DEV0_F0__SHIFT 0x10 |
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| 29860 | #define RCC_STRAP0_RCC_DEV0_EPF0_STRAP1__STRAP_SRIOV_VF_DEVICE_ID_DEV0_F0_MASK 0x0000FFFFL |
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| 29861 | #define RCC_STRAP0_RCC_DEV0_EPF0_STRAP1__STRAP_SRIOV_SUPPORTED_PAGE_SIZE_DEV0_F0_MASK 0xFFFF0000L |
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| 29862 | //RCC_STRAP0_RCC_DEV0_EPF0_STRAP13 |
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| 29863 | #define RCC_STRAP0_RCC_DEV0_EPF0_STRAP13__STRAP_CLASS_CODE_PIF_DEV0_F0__SHIFT 0x0 |
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| 29864 | #define RCC_STRAP0_RCC_DEV0_EPF0_STRAP13__STRAP_CLASS_CODE_SUB_DEV0_F0__SHIFT 0x8 |
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| 29865 | #define RCC_STRAP0_RCC_DEV0_EPF0_STRAP13__STRAP_CLASS_CODE_BASE_DEV0_F0__SHIFT 0x10 |
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| 29867 | #define RCC_STRAP0_RCC_DEV0_EPF0_STRAP13__STRAP_CLASS_CODE_PIF_DEV0_F0_MASK 0x000000FFL |
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| 29868 | #define RCC_STRAP0_RCC_DEV0_EPF0_STRAP13__STRAP_CLASS_CODE_SUB_DEV0_F0_MASK 0x0000FF00L |
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| 29869 | #define RCC_STRAP0_RCC_DEV0_EPF0_STRAP13__STRAP_CLASS_CODE_BASE_DEV0_F0_MASK 0x00FF0000L |
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| 29870 | #define RCC_STRAP0_RCC_DEV0_EPF0_STRAP13__STRAP_SRIOV_TOTAL_VFS_DEV0_F0_MASK 0x7F000000L |
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| 29880 | #define RCC_STRAP0_RCC_DEV0_EPF0_STRAP15__STRAP_RTR_VALID_DEV0_F0_MASK 0x01000000L |
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| 29881 | //RCC_STRAP0_RCC_DEV0_EPF0_STRAP16 |
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| 29883 | #define RCC_STRAP0_RCC_DEV0_EPF0_STRAP16__STRAP_RTR_D3HOTD0_TIME_DEV0_F0__SHIFT 0xc |
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| 29884 | #define RCC_STRAP0_RCC_DEV0_EPF0_STRAP16__STRAP_RTR_FLR_TIME_DEV0_F0_MASK 0x00000FFFL |
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| 29886 | //RCC_STRAP0_RCC_DEV0_EPF0_STRAP17 |
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| 29888 | #define RCC_STRAP0_RCC_DEV0_EPF0_STRAP17__STRAP_RTR_VF_VALID_DEV0_F0__SHIFT 0xc |
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| 29890 | #define RCC_STRAP0_RCC_DEV0_EPF0_STRAP17__STRAP_RTR_VF_RESET_TIME_DEV0_F0_MASK 0x00000FFFL |
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| 29891 | #define RCC_STRAP0_RCC_DEV0_EPF0_STRAP17__STRAP_RTR_VF_VALID_DEV0_F0_MASK 0x00001000L |
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| 29892 | #define RCC_STRAP0_RCC_DEV0_EPF0_STRAP17__STRAP_RTR_VF_FLR_TIME_DEV0_F0_MASK 0x01FFE000L |
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| 29893 | //RCC_STRAP0_RCC_DEV0_EPF0_STRAP18 |
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| 29894 | #define RCC_STRAP0_RCC_DEV0_EPF0_STRAP18__STRAP_RTR_VF_D3HOTD0_TIME_DEV0_F0__SHIFT 0x0 |
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| 29895 | #define RCC_STRAP0_RCC_DEV0_EPF0_STRAP18__STRAP_RTR_VF_D3HOTD0_TIME_DEV0_F0_MASK 0x00000FFFL |
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| 29896 | //RCC_STRAP0_RCC_DEV0_EPF0_STRAP2 |
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| 29897 | #define RCC_STRAP0_RCC_DEV0_EPF0_STRAP2__STRAP_SRIOV_EN_DEV0_F0__SHIFT 0x0 |
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| 29898 | #define RCC_STRAP0_RCC_DEV0_EPF0_STRAP2__STRAP_64BAR_DIS_DEV0_F0__SHIFT 0x6 |
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| 29899 | #define RCC_STRAP0_RCC_DEV0_EPF0_STRAP2__STRAP_NO_SOFT_RESET_DEV0_F0__SHIFT 0x7 |
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| 29900 | #define RCC_STRAP0_RCC_DEV0_EPF0_STRAP2__STRAP_RESIZE_BAR_EN_DEV0_F0__SHIFT 0x8 |
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| 29901 | #define RCC_STRAP0_RCC_DEV0_EPF0_STRAP2__STRAP_MAX_PASID_WIDTH_DEV0_F0__SHIFT 0x9 |
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| 29902 | #define RCC_STRAP0_RCC_DEV0_EPF0_STRAP2__STRAP_MSI_PERVECTOR_MASK_CAP_DEV0_F0__SHIFT 0xe |
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| 29903 | #define RCC_STRAP0_RCC_DEV0_EPF0_STRAP2__STRAP_ARI_EN_DEV0_F0__SHIFT 0xf |
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| 29904 | #define RCC_STRAP0_RCC_DEV0_EPF0_STRAP2__STRAP_AER_EN_DEV0_F0__SHIFT 0x10 |
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| 29905 | #define RCC_STRAP0_RCC_DEV0_EPF0_STRAP2__STRAP_ACS_EN_DEV0_F0__SHIFT 0x11 |
|---|
| 29906 | #define RCC_STRAP0_RCC_DEV0_EPF0_STRAP2__STRAP_ATS_EN_DEV0_F0__SHIFT 0x12 |
|---|
| 29907 | #define RCC_STRAP0_RCC_DEV0_EPF0_STRAP2__STRAP_CPL_ABORT_ERR_EN_DEV0_F0__SHIFT 0x14 |
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| 29908 | #define RCC_STRAP0_RCC_DEV0_EPF0_STRAP2__STRAP_DPA_EN_DEV0_F0__SHIFT 0x15 |
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| 29909 | #define RCC_STRAP0_RCC_DEV0_EPF0_STRAP2__STRAP_DSN_EN_DEV0_F0__SHIFT 0x16 |
|---|
| 29910 | #define RCC_STRAP0_RCC_DEV0_EPF0_STRAP2__STRAP_VC_EN_DEV0_F0__SHIFT 0x17 |
|---|
| 29911 | #define RCC_STRAP0_RCC_DEV0_EPF0_STRAP2__STRAP_MSI_MULTI_CAP_DEV0_F0__SHIFT 0x18 |
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| 29912 | #define RCC_STRAP0_RCC_DEV0_EPF0_STRAP2__STRAP_PAGE_REQ_EN_DEV0_F0__SHIFT 0x1b |
|---|
| 29913 | #define RCC_STRAP0_RCC_DEV0_EPF0_STRAP2__STRAP_PASID_EN_DEV0_F0__SHIFT 0x1c |
|---|
| 29914 | #define RCC_STRAP0_RCC_DEV0_EPF0_STRAP2__STRAP_PASID_EXE_PERMISSION_SUPPORTED_DEV0_F0__SHIFT 0x1d |
|---|
| 29915 | #define RCC_STRAP0_RCC_DEV0_EPF0_STRAP2__STRAP_PASID_GLOBAL_INVALIDATE_SUPPORTED_DEV0_F0__SHIFT 0x1e |
|---|
| 29916 | #define RCC_STRAP0_RCC_DEV0_EPF0_STRAP2__STRAP_PASID_PRIV_MODE_SUPPORTED_DEV0_F0__SHIFT 0x1f |
|---|
| 29917 | #define RCC_STRAP0_RCC_DEV0_EPF0_STRAP2__STRAP_SRIOV_EN_DEV0_F0_MASK 0x00000001L |
|---|
| 29918 | #define RCC_STRAP0_RCC_DEV0_EPF0_STRAP2__STRAP_64BAR_DIS_DEV0_F0_MASK 0x00000040L |
|---|
| 29919 | #define RCC_STRAP0_RCC_DEV0_EPF0_STRAP2__STRAP_NO_SOFT_RESET_DEV0_F0_MASK 0x00000080L |
|---|
| 29920 | #define RCC_STRAP0_RCC_DEV0_EPF0_STRAP2__STRAP_RESIZE_BAR_EN_DEV0_F0_MASK 0x00000100L |
|---|
| 29921 | #define RCC_STRAP0_RCC_DEV0_EPF0_STRAP2__STRAP_MAX_PASID_WIDTH_DEV0_F0_MASK 0x00003E00L |
|---|
| 29922 | #define RCC_STRAP0_RCC_DEV0_EPF0_STRAP2__STRAP_MSI_PERVECTOR_MASK_CAP_DEV0_F0_MASK 0x00004000L |
|---|
| 29923 | #define RCC_STRAP0_RCC_DEV0_EPF0_STRAP2__STRAP_ARI_EN_DEV0_F0_MASK 0x00008000L |
|---|
| 29924 | #define RCC_STRAP0_RCC_DEV0_EPF0_STRAP2__STRAP_AER_EN_DEV0_F0_MASK 0x00010000L |
|---|
| 29925 | #define RCC_STRAP0_RCC_DEV0_EPF0_STRAP2__STRAP_ACS_EN_DEV0_F0_MASK 0x00020000L |
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| 29926 | #define RCC_STRAP0_RCC_DEV0_EPF0_STRAP2__STRAP_ATS_EN_DEV0_F0_MASK 0x00040000L |
|---|
| 29927 | #define RCC_STRAP0_RCC_DEV0_EPF0_STRAP2__STRAP_CPL_ABORT_ERR_EN_DEV0_F0_MASK 0x00100000L |
|---|
| 29928 | #define RCC_STRAP0_RCC_DEV0_EPF0_STRAP2__STRAP_DPA_EN_DEV0_F0_MASK 0x00200000L |
|---|
| 29929 | #define RCC_STRAP0_RCC_DEV0_EPF0_STRAP2__STRAP_DSN_EN_DEV0_F0_MASK 0x00400000L |
|---|
| 29930 | #define RCC_STRAP0_RCC_DEV0_EPF0_STRAP2__STRAP_VC_EN_DEV0_F0_MASK 0x00800000L |
|---|
| 29931 | #define RCC_STRAP0_RCC_DEV0_EPF0_STRAP2__STRAP_MSI_MULTI_CAP_DEV0_F0_MASK 0x07000000L |
|---|
| 29932 | #define RCC_STRAP0_RCC_DEV0_EPF0_STRAP2__STRAP_PAGE_REQ_EN_DEV0_F0_MASK 0x08000000L |
|---|
| 29933 | #define RCC_STRAP0_RCC_DEV0_EPF0_STRAP2__STRAP_PASID_EN_DEV0_F0_MASK 0x10000000L |
|---|
| 29934 | #define RCC_STRAP0_RCC_DEV0_EPF0_STRAP2__STRAP_PASID_EXE_PERMISSION_SUPPORTED_DEV0_F0_MASK 0x20000000L |
|---|
| 29935 | #define RCC_STRAP0_RCC_DEV0_EPF0_STRAP2__STRAP_PASID_GLOBAL_INVALIDATE_SUPPORTED_DEV0_F0_MASK 0x40000000L |
|---|
| 29936 | #define RCC_STRAP0_RCC_DEV0_EPF0_STRAP2__STRAP_PASID_PRIV_MODE_SUPPORTED_DEV0_F0_MASK 0x80000000L |
|---|
| 29937 | //RCC_STRAP0_RCC_DEV0_EPF0_STRAP3 |
|---|
| 29938 | #define RCC_STRAP0_RCC_DEV0_EPF0_STRAP3__STRAP_POISONED_ADVISORY_NONFATAL_DEV0_F0__SHIFT 0x0 |
|---|
| 29939 | #define RCC_STRAP0_RCC_DEV0_EPF0_STRAP3__STRAP_PWR_EN_DEV0_F0__SHIFT 0x1 |
|---|
| 29940 | #define RCC_STRAP0_RCC_DEV0_EPF0_STRAP3__STRAP_SUBSYS_ID_DEV0_F0__SHIFT 0x2 |
|---|
| 29941 | #define RCC_STRAP0_RCC_DEV0_EPF0_STRAP3__STRAP_MSI_EN_DEV0_F0__SHIFT 0x12 |
|---|
| 29942 | #define RCC_STRAP0_RCC_DEV0_EPF0_STRAP3__STRAP_MSI_CLR_PENDING_EN_DEV0_F0__SHIFT 0x13 |
|---|
| 29943 | #define RCC_STRAP0_RCC_DEV0_EPF0_STRAP3__STRAP_MSIX_EN_DEV0_F0__SHIFT 0x14 |
|---|
| 29944 | #define RCC_STRAP0_RCC_DEV0_EPF0_STRAP3__STRAP_MSIX_TABLE_BIR_DEV0_F0__SHIFT 0x15 |
|---|
| 29945 | #define RCC_STRAP0_RCC_DEV0_EPF0_STRAP3__STRAP_PMC_DSI_DEV0_F0__SHIFT 0x18 |
|---|
| 29946 | #define RCC_STRAP0_RCC_DEV0_EPF0_STRAP3__STRAP_ALL_MSI_EVENT_SUPPORT_EN_DEV0_F0__SHIFT 0x1a |
|---|
| 29947 | #define RCC_STRAP0_RCC_DEV0_EPF0_STRAP3__STRAP_SMN_ERR_STATUS_MASK_EN_EP_DEV0_F0__SHIFT 0x1b |
|---|
| 29948 | #define RCC_STRAP0_RCC_DEV0_EPF0_STRAP3__STRAP_VF_RESIZE_BAR_EN_DEV0_F0__SHIFT 0x1c |
|---|
| 29949 | #define RCC_STRAP0_RCC_DEV0_EPF0_STRAP3__STRAP_CLK_PM_EN_DEV0_F0__SHIFT 0x1d |
|---|
| 29950 | #define RCC_STRAP0_RCC_DEV0_EPF0_STRAP3__STRAP_TRUE_PM_STATUS_EN_DEV0_F0__SHIFT 0x1e |
|---|
| 29951 | #define RCC_STRAP0_RCC_DEV0_EPF0_STRAP3__STRAP_RTR_EN_DEV0_F0__SHIFT 0x1f |
|---|
| 29952 | #define RCC_STRAP0_RCC_DEV0_EPF0_STRAP3__STRAP_POISONED_ADVISORY_NONFATAL_DEV0_F0_MASK 0x00000001L |
|---|
| 29953 | #define RCC_STRAP0_RCC_DEV0_EPF0_STRAP3__STRAP_PWR_EN_DEV0_F0_MASK 0x00000002L |
|---|
| 29954 | #define RCC_STRAP0_RCC_DEV0_EPF0_STRAP3__STRAP_SUBSYS_ID_DEV0_F0_MASK 0x0003FFFCL |
|---|
| 29955 | #define RCC_STRAP0_RCC_DEV0_EPF0_STRAP3__STRAP_MSI_EN_DEV0_F0_MASK 0x00040000L |
|---|
| 29956 | #define RCC_STRAP0_RCC_DEV0_EPF0_STRAP3__STRAP_MSI_CLR_PENDING_EN_DEV0_F0_MASK 0x00080000L |
|---|
| 29957 | #define RCC_STRAP0_RCC_DEV0_EPF0_STRAP3__STRAP_MSIX_EN_DEV0_F0_MASK 0x00100000L |
|---|
| 29958 | #define RCC_STRAP0_RCC_DEV0_EPF0_STRAP3__STRAP_MSIX_TABLE_BIR_DEV0_F0_MASK 0x00E00000L |
|---|
| 29959 | #define RCC_STRAP0_RCC_DEV0_EPF0_STRAP3__STRAP_PMC_DSI_DEV0_F0_MASK 0x01000000L |
|---|
| 29960 | #define RCC_STRAP0_RCC_DEV0_EPF0_STRAP3__STRAP_ALL_MSI_EVENT_SUPPORT_EN_DEV0_F0_MASK 0x04000000L |
|---|
| 29961 | #define RCC_STRAP0_RCC_DEV0_EPF0_STRAP3__STRAP_SMN_ERR_STATUS_MASK_EN_EP_DEV0_F0_MASK 0x08000000L |
|---|
| 29962 | #define RCC_STRAP0_RCC_DEV0_EPF0_STRAP3__STRAP_VF_RESIZE_BAR_EN_DEV0_F0_MASK 0x10000000L |
|---|
| 29963 | #define RCC_STRAP0_RCC_DEV0_EPF0_STRAP3__STRAP_CLK_PM_EN_DEV0_F0_MASK 0x20000000L |
|---|
| 29964 | #define RCC_STRAP0_RCC_DEV0_EPF0_STRAP3__STRAP_TRUE_PM_STATUS_EN_DEV0_F0_MASK 0x40000000L |
|---|
| 29965 | #define RCC_STRAP0_RCC_DEV0_EPF0_STRAP3__STRAP_RTR_EN_DEV0_F0_MASK 0x80000000L |
|---|
| 29966 | //RCC_STRAP0_RCC_DEV0_EPF0_STRAP4 |
|---|
| 29967 | #define RCC_STRAP0_RCC_DEV0_EPF0_STRAP4__STRAP_RESERVED_STRAP4_DEV0_F0__SHIFT 0x0 |
|---|
| 29968 | #define RCC_STRAP0_RCC_DEV0_EPF0_STRAP4__STRAP_ATOMIC_64BIT_EN_DEV0_F0__SHIFT 0x14 |
|---|
| 29969 | #define RCC_STRAP0_RCC_DEV0_EPF0_STRAP4__STRAP_ATOMIC_EN_DEV0_F0__SHIFT 0x15 |
|---|
| 29970 | #define RCC_STRAP0_RCC_DEV0_EPF0_STRAP4__STRAP_FLR_EN_DEV0_F0__SHIFT 0x16 |
|---|
| 29971 | #define RCC_STRAP0_RCC_DEV0_EPF0_STRAP4__STRAP_PME_SUPPORT_DEV0_F0__SHIFT 0x17 |
|---|
| 29972 | #define RCC_STRAP0_RCC_DEV0_EPF0_STRAP4__STRAP_INTERRUPT_PIN_DEV0_F0__SHIFT 0x1c |
|---|
| 29973 | #define RCC_STRAP0_RCC_DEV0_EPF0_STRAP4__STRAP_AUXPWR_SUPPORT_DEV0_F0__SHIFT 0x1f |
|---|
| 29974 | #define RCC_STRAP0_RCC_DEV0_EPF0_STRAP4__STRAP_RESERVED_STRAP4_DEV0_F0_MASK 0x000003FFL |
|---|
| 29975 | #define RCC_STRAP0_RCC_DEV0_EPF0_STRAP4__STRAP_ATOMIC_64BIT_EN_DEV0_F0_MASK 0x00100000L |
|---|
| 29976 | #define RCC_STRAP0_RCC_DEV0_EPF0_STRAP4__STRAP_ATOMIC_EN_DEV0_F0_MASK 0x00200000L |
|---|
| 29977 | #define RCC_STRAP0_RCC_DEV0_EPF0_STRAP4__STRAP_FLR_EN_DEV0_F0_MASK 0x00400000L |
|---|
| 29978 | #define RCC_STRAP0_RCC_DEV0_EPF0_STRAP4__STRAP_PME_SUPPORT_DEV0_F0_MASK 0x0F800000L |
|---|
| 29979 | #define RCC_STRAP0_RCC_DEV0_EPF0_STRAP4__STRAP_INTERRUPT_PIN_DEV0_F0_MASK 0x70000000L |
|---|
| 29980 | #define RCC_STRAP0_RCC_DEV0_EPF0_STRAP4__STRAP_AUXPWR_SUPPORT_DEV0_F0_MASK 0x80000000L |
|---|
| 29981 | //RCC_STRAP0_RCC_DEV0_EPF0_STRAP5 |
|---|
| 29982 | #define RCC_STRAP0_RCC_DEV0_EPF0_STRAP5__STRAP_SUBSYS_VEN_ID_DEV0_F0__SHIFT 0x0 |
|---|
| 29983 | #define RCC_STRAP0_RCC_DEV0_EPF0_STRAP5__STRAP_MSI_EXT_MSG_DATA_CAP_DEV0_F0__SHIFT 0x1e |
|---|
| 29984 | #define RCC_STRAP0_RCC_DEV0_EPF0_STRAP5__STRAP_SUBSYS_VEN_ID_DEV0_F0_MASK 0x0000FFFFL |
|---|
| 29985 | #define RCC_STRAP0_RCC_DEV0_EPF0_STRAP5__STRAP_MSI_EXT_MSG_DATA_CAP_DEV0_F0_MASK 0x40000000L |
|---|
| 29986 | //RCC_STRAP0_RCC_DEV0_EPF0_STRAP8 |
|---|
| 29987 | #define RCC_STRAP0_RCC_DEV0_EPF0_STRAP8__STRAP_DOORBELL_APER_SIZE_DEV0_F0__SHIFT 0x0 |
|---|
| 29988 | #define RCC_STRAP0_RCC_DEV0_EPF0_STRAP8__STRAP_DOORBELL_BAR_DIS_DEV0_F0__SHIFT 0x3 |
|---|
| 29989 | #define RCC_STRAP0_RCC_DEV0_EPF0_STRAP8__STRAP_ROM_AP_SIZE_DEV0_F0__SHIFT 0x4 |
|---|
| 29990 | #define RCC_STRAP0_RCC_DEV0_EPF0_STRAP8__STRAP_IO_BAR_DIS_DEV0_F0__SHIFT 0x7 |
|---|
| 29991 | #define RCC_STRAP0_RCC_DEV0_EPF0_STRAP8__STRAP_LFB_ERRMSG_EN_DEV0_F0__SHIFT 0x8 |
|---|
| 29992 | #define RCC_STRAP0_RCC_DEV0_EPF0_STRAP8__STRAP_MEM_AP_SIZE_DEV0_F0__SHIFT 0x9 |
|---|
| 29993 | #define RCC_STRAP0_RCC_DEV0_EPF0_STRAP8__STRAP_REG_AP_SIZE_DEV0_F0__SHIFT 0xd |
|---|
| 29994 | #define RCC_STRAP0_RCC_DEV0_EPF0_STRAP8__STRAP_VF_DOORBELL_APER_SIZE_DEV0_F0__SHIFT 0x10 |
|---|
| 29995 | #define RCC_STRAP0_RCC_DEV0_EPF0_STRAP8__STRAP_VF_MEM_AP_SIZE_DEV0_F0__SHIFT 0x13 |
|---|
| 29996 | #define RCC_STRAP0_RCC_DEV0_EPF0_STRAP8__STRAP_VF_REG_AP_SIZE_DEV0_F0__SHIFT 0x17 |
|---|
| 29997 | #define RCC_STRAP0_RCC_DEV0_EPF0_STRAP8__STRAP_VGA_DIS_DEV0_F0__SHIFT 0x1a |
|---|
| 29998 | #define RCC_STRAP0_RCC_DEV0_EPF0_STRAP8__STRAP_SRIOV_VF_MAPPING_MODE_DEV0_F0__SHIFT 0x1e |
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| 29999 | #define RCC_STRAP0_RCC_DEV0_EPF0_STRAP8__STRAP_DOORBELL_APER_SIZE_DEV0_F0_MASK 0x00000007L |
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| 30000 | #define RCC_STRAP0_RCC_DEV0_EPF0_STRAP8__STRAP_DOORBELL_BAR_DIS_DEV0_F0_MASK 0x00000008L |
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| 30001 | #define RCC_STRAP0_RCC_DEV0_EPF0_STRAP8__STRAP_ROM_AP_SIZE_DEV0_F0_MASK 0x00000070L |
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| 30002 | #define RCC_STRAP0_RCC_DEV0_EPF0_STRAP8__STRAP_IO_BAR_DIS_DEV0_F0_MASK 0x00000080L |
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| 30005 | #define RCC_STRAP0_RCC_DEV0_EPF0_STRAP8__STRAP_REG_AP_SIZE_DEV0_F0_MASK 0x0000E000L |
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| 30007 | #define RCC_STRAP0_RCC_DEV0_EPF0_STRAP8__STRAP_VF_MEM_AP_SIZE_DEV0_F0_MASK 0x00780000L |
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| 30008 | #define RCC_STRAP0_RCC_DEV0_EPF0_STRAP8__STRAP_VF_REG_AP_SIZE_DEV0_F0_MASK 0x03800000L |
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| 30009 | #define RCC_STRAP0_RCC_DEV0_EPF0_STRAP8__STRAP_VGA_DIS_DEV0_F0_MASK 0x04000000L |
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| 30010 | #define RCC_STRAP0_RCC_DEV0_EPF0_STRAP8__STRAP_SRIOV_VF_MAPPING_MODE_DEV0_F0_MASK 0xC0000000L |
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| 30011 | //RCC_STRAP0_RCC_DEV0_EPF0_STRAP9 |
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| 30012 | #define RCC_STRAP0_RCC_DEV0_EPF0_STRAP9__STRAP_OUTSTAND_PAGE_REQ_CAP_DEV0_F0__SHIFT 0x0 |
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| 30014 | #define RCC_STRAP0_RCC_DEV0_EPF0_STRAP9__STRAP_NBIF_ROM_BAR_DIS_CHICKEN_DEV0_F0__SHIFT 0x13 |
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| 30019 | #define RCC_STRAP0_RCC_DEV0_EPF0_STRAP9__STRAP_OUTSTAND_PAGE_REQ_CAP_DEV0_F0_MASK 0x0000FFFFL |
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| 30020 | #define RCC_STRAP0_RCC_DEV0_EPF0_STRAP9__STRAP_BAR_COMPLIANCE_EN_DEV0_F0_MASK 0x00040000L |
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| 30021 | #define RCC_STRAP0_RCC_DEV0_EPF0_STRAP9__STRAP_NBIF_ROM_BAR_DIS_CHICKEN_DEV0_F0_MASK 0x00080000L |
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| 30022 | #define RCC_STRAP0_RCC_DEV0_EPF0_STRAP9__STRAP_VF_REG_PROT_DIS_DEV0_F0_MASK 0x00100000L |
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| 30027 | #define RCC_STRAP0_RCC_DEV0_EPF1_STRAP0__STRAP_DEVICE_ID_DEV0_F1__SHIFT 0x0 |
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| 30034 | #define RCC_STRAP0_RCC_DEV0_EPF1_STRAP0__STRAP_DEVICE_ID_DEV0_F1_MASK 0x0000FFFFL |
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| 30035 | #define RCC_STRAP0_RCC_DEV0_EPF1_STRAP0__STRAP_MAJOR_REV_ID_DEV0_F1_MASK 0x000F0000L |
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| 30036 | #define RCC_STRAP0_RCC_DEV0_EPF1_STRAP0__STRAP_MINOR_REV_ID_DEV0_F1_MASK 0x00F00000L |
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| 30037 | #define RCC_STRAP0_RCC_DEV0_EPF1_STRAP0__STRAP_FUNC_EN_DEV0_F1_MASK 0x10000000L |
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| 30038 | #define RCC_STRAP0_RCC_DEV0_EPF1_STRAP0__STRAP_LEGACY_DEVICE_TYPE_EN_DEV0_F1_MASK 0x20000000L |
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| 30039 | #define RCC_STRAP0_RCC_DEV0_EPF1_STRAP0__STRAP_D1_SUPPORT_DEV0_F1_MASK 0x40000000L |
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| 30040 | #define RCC_STRAP0_RCC_DEV0_EPF1_STRAP0__STRAP_D2_SUPPORT_DEV0_F1_MASK 0x80000000L |
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| 30041 | //RCC_STRAP0_RCC_DEV0_EPF1_STRAP2 |
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| 30042 | #define RCC_STRAP0_RCC_DEV0_EPF1_STRAP2__STRAP_NO_SOFT_RESET_DEV0_F1__SHIFT 0x7 |
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| 30043 | #define RCC_STRAP0_RCC_DEV0_EPF1_STRAP2__STRAP_RESIZE_BAR_EN_DEV0_F1__SHIFT 0x8 |
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| 30044 | #define RCC_STRAP0_RCC_DEV0_EPF1_STRAP2__STRAP_MAX_PASID_WIDTH_DEV0_F1__SHIFT 0x9 |
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| 30045 | #define RCC_STRAP0_RCC_DEV0_EPF1_STRAP2__STRAP_MSI_PERVECTOR_MASK_CAP_DEV0_F1__SHIFT 0xe |
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| 30046 | #define RCC_STRAP0_RCC_DEV0_EPF1_STRAP2__STRAP_AER_EN_DEV0_F1__SHIFT 0x10 |
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| 30047 | #define RCC_STRAP0_RCC_DEV0_EPF1_STRAP2__STRAP_ACS_EN_DEV0_F1__SHIFT 0x11 |
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| 30049 | #define RCC_STRAP0_RCC_DEV0_EPF1_STRAP2__STRAP_CPL_ABORT_ERR_EN_DEV0_F1__SHIFT 0x14 |
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| 30050 | #define RCC_STRAP0_RCC_DEV0_EPF1_STRAP2__STRAP_DPA_EN_DEV0_F1__SHIFT 0x15 |
|---|
| 30051 | #define RCC_STRAP0_RCC_DEV0_EPF1_STRAP2__STRAP_DSN_EN_DEV0_F1__SHIFT 0x16 |
|---|
| 30052 | #define RCC_STRAP0_RCC_DEV0_EPF1_STRAP2__STRAP_VC_EN_DEV0_F1__SHIFT 0x17 |
|---|
| 30053 | #define RCC_STRAP0_RCC_DEV0_EPF1_STRAP2__STRAP_MSI_MULTI_CAP_DEV0_F1__SHIFT 0x18 |
|---|
| 30054 | #define RCC_STRAP0_RCC_DEV0_EPF1_STRAP2__STRAP_PASID_EN_DEV0_F1__SHIFT 0x1c |
|---|
| 30055 | #define RCC_STRAP0_RCC_DEV0_EPF1_STRAP2__STRAP_PASID_EXE_PERMISSION_SUPPORTED_DEV0_F1__SHIFT 0x1d |
|---|
| 30056 | #define RCC_STRAP0_RCC_DEV0_EPF1_STRAP2__STRAP_PASID_GLOBAL_INVALIDATE_SUPPORTED_DEV0_F1__SHIFT 0x1e |
|---|
| 30057 | #define RCC_STRAP0_RCC_DEV0_EPF1_STRAP2__STRAP_PASID_PRIV_MODE_SUPPORTED_DEV0_F1__SHIFT 0x1f |
|---|
| 30058 | #define RCC_STRAP0_RCC_DEV0_EPF1_STRAP2__STRAP_NO_SOFT_RESET_DEV0_F1_MASK 0x00000080L |
|---|
| 30059 | #define RCC_STRAP0_RCC_DEV0_EPF1_STRAP2__STRAP_RESIZE_BAR_EN_DEV0_F1_MASK 0x00000100L |
|---|
| 30060 | #define RCC_STRAP0_RCC_DEV0_EPF1_STRAP2__STRAP_MAX_PASID_WIDTH_DEV0_F1_MASK 0x00003E00L |
|---|
| 30061 | #define RCC_STRAP0_RCC_DEV0_EPF1_STRAP2__STRAP_MSI_PERVECTOR_MASK_CAP_DEV0_F1_MASK 0x00004000L |
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| 30062 | #define RCC_STRAP0_RCC_DEV0_EPF1_STRAP2__STRAP_AER_EN_DEV0_F1_MASK 0x00010000L |
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| 30063 | #define RCC_STRAP0_RCC_DEV0_EPF1_STRAP2__STRAP_ACS_EN_DEV0_F1_MASK 0x00020000L |
|---|
| 30064 | #define RCC_STRAP0_RCC_DEV0_EPF1_STRAP2__STRAP_ATS_EN_DEV0_F1_MASK 0x00040000L |
|---|
| 30065 | #define RCC_STRAP0_RCC_DEV0_EPF1_STRAP2__STRAP_CPL_ABORT_ERR_EN_DEV0_F1_MASK 0x00100000L |
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| 30066 | #define RCC_STRAP0_RCC_DEV0_EPF1_STRAP2__STRAP_DPA_EN_DEV0_F1_MASK 0x00200000L |
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| 30067 | #define RCC_STRAP0_RCC_DEV0_EPF1_STRAP2__STRAP_DSN_EN_DEV0_F1_MASK 0x00400000L |
|---|
| 30068 | #define RCC_STRAP0_RCC_DEV0_EPF1_STRAP2__STRAP_VC_EN_DEV0_F1_MASK 0x00800000L |
|---|
| 30069 | #define RCC_STRAP0_RCC_DEV0_EPF1_STRAP2__STRAP_MSI_MULTI_CAP_DEV0_F1_MASK 0x07000000L |
|---|
| 30070 | #define RCC_STRAP0_RCC_DEV0_EPF1_STRAP2__STRAP_PASID_EN_DEV0_F1_MASK 0x10000000L |
|---|
| 30071 | #define RCC_STRAP0_RCC_DEV0_EPF1_STRAP2__STRAP_PASID_EXE_PERMISSION_SUPPORTED_DEV0_F1_MASK 0x20000000L |
|---|
| 30072 | #define RCC_STRAP0_RCC_DEV0_EPF1_STRAP2__STRAP_PASID_GLOBAL_INVALIDATE_SUPPORTED_DEV0_F1_MASK 0x40000000L |
|---|
| 30073 | #define RCC_STRAP0_RCC_DEV0_EPF1_STRAP2__STRAP_PASID_PRIV_MODE_SUPPORTED_DEV0_F1_MASK 0x80000000L |
|---|
| 30074 | //RCC_STRAP0_RCC_DEV0_EPF1_STRAP3 |
|---|
| 30075 | #define RCC_STRAP0_RCC_DEV0_EPF1_STRAP3__STRAP_POISONED_ADVISORY_NONFATAL_DEV0_F1__SHIFT 0x0 |
|---|
| 30076 | #define RCC_STRAP0_RCC_DEV0_EPF1_STRAP3__STRAP_PWR_EN_DEV0_F1__SHIFT 0x1 |
|---|
| 30077 | #define RCC_STRAP0_RCC_DEV0_EPF1_STRAP3__STRAP_SUBSYS_ID_DEV0_F1__SHIFT 0x2 |
|---|
| 30078 | #define RCC_STRAP0_RCC_DEV0_EPF1_STRAP3__STRAP_MSI_EN_DEV0_F1__SHIFT 0x12 |
|---|
| 30079 | #define RCC_STRAP0_RCC_DEV0_EPF1_STRAP3__STRAP_MSI_CLR_PENDING_EN_DEV0_F1__SHIFT 0x13 |
|---|
| 30080 | #define RCC_STRAP0_RCC_DEV0_EPF1_STRAP3__STRAP_MSIX_EN_DEV0_F1__SHIFT 0x14 |
|---|
| 30081 | #define RCC_STRAP0_RCC_DEV0_EPF1_STRAP3__STRAP_PMC_DSI_DEV0_F1__SHIFT 0x18 |
|---|
| 30082 | #define RCC_STRAP0_RCC_DEV0_EPF1_STRAP3__STRAP_ALL_MSI_EVENT_SUPPORT_EN_DEV0_F1__SHIFT 0x1a |
|---|
| 30083 | #define RCC_STRAP0_RCC_DEV0_EPF1_STRAP3__STRAP_SMN_ERR_STATUS_MASK_EN_EP_DEV0_F1__SHIFT 0x1b |
|---|
| 30084 | #define RCC_STRAP0_RCC_DEV0_EPF1_STRAP3__STRAP_CLK_PM_EN_DEV0_F1__SHIFT 0x1d |
|---|
| 30085 | #define RCC_STRAP0_RCC_DEV0_EPF1_STRAP3__STRAP_TRUE_PM_STATUS_EN_DEV0_F1__SHIFT 0x1e |
|---|
| 30086 | #define RCC_STRAP0_RCC_DEV0_EPF1_STRAP3__STRAP_RTR_EN_DEV0_F1__SHIFT 0x1f |
|---|
| 30087 | #define RCC_STRAP0_RCC_DEV0_EPF1_STRAP3__STRAP_POISONED_ADVISORY_NONFATAL_DEV0_F1_MASK 0x00000001L |
|---|
| 30088 | #define RCC_STRAP0_RCC_DEV0_EPF1_STRAP3__STRAP_PWR_EN_DEV0_F1_MASK 0x00000002L |
|---|
| 30089 | #define RCC_STRAP0_RCC_DEV0_EPF1_STRAP3__STRAP_SUBSYS_ID_DEV0_F1_MASK 0x0003FFFCL |
|---|
| 30090 | #define RCC_STRAP0_RCC_DEV0_EPF1_STRAP3__STRAP_MSI_EN_DEV0_F1_MASK 0x00040000L |
|---|
| 30091 | #define RCC_STRAP0_RCC_DEV0_EPF1_STRAP3__STRAP_MSI_CLR_PENDING_EN_DEV0_F1_MASK 0x00080000L |
|---|
| 30092 | #define RCC_STRAP0_RCC_DEV0_EPF1_STRAP3__STRAP_MSIX_EN_DEV0_F1_MASK 0x00100000L |
|---|
| 30093 | #define RCC_STRAP0_RCC_DEV0_EPF1_STRAP3__STRAP_PMC_DSI_DEV0_F1_MASK 0x01000000L |
|---|
| 30094 | #define RCC_STRAP0_RCC_DEV0_EPF1_STRAP3__STRAP_ALL_MSI_EVENT_SUPPORT_EN_DEV0_F1_MASK 0x04000000L |
|---|
| 30095 | #define RCC_STRAP0_RCC_DEV0_EPF1_STRAP3__STRAP_SMN_ERR_STATUS_MASK_EN_EP_DEV0_F1_MASK 0x08000000L |
|---|
| 30096 | #define RCC_STRAP0_RCC_DEV0_EPF1_STRAP3__STRAP_CLK_PM_EN_DEV0_F1_MASK 0x20000000L |
|---|
| 30097 | #define RCC_STRAP0_RCC_DEV0_EPF1_STRAP3__STRAP_TRUE_PM_STATUS_EN_DEV0_F1_MASK 0x40000000L |
|---|
| 30098 | #define RCC_STRAP0_RCC_DEV0_EPF1_STRAP3__STRAP_RTR_EN_DEV0_F1_MASK 0x80000000L |
|---|
| 30099 | //RCC_STRAP0_RCC_DEV0_EPF1_STRAP4 |
|---|
| 30100 | #define RCC_STRAP0_RCC_DEV0_EPF1_STRAP4__STRAP_ATOMIC_64BIT_EN_DEV0_F1__SHIFT 0x14 |
|---|
| 30101 | #define RCC_STRAP0_RCC_DEV0_EPF1_STRAP4__STRAP_ATOMIC_EN_DEV0_F1__SHIFT 0x15 |
|---|
| 30102 | #define RCC_STRAP0_RCC_DEV0_EPF1_STRAP4__STRAP_FLR_EN_DEV0_F1__SHIFT 0x16 |
|---|
| 30103 | #define RCC_STRAP0_RCC_DEV0_EPF1_STRAP4__STRAP_PME_SUPPORT_DEV0_F1__SHIFT 0x17 |
|---|
| 30104 | #define RCC_STRAP0_RCC_DEV0_EPF1_STRAP4__STRAP_INTERRUPT_PIN_DEV0_F1__SHIFT 0x1c |
|---|
| 30105 | #define RCC_STRAP0_RCC_DEV0_EPF1_STRAP4__STRAP_AUXPWR_SUPPORT_DEV0_F1__SHIFT 0x1f |
|---|
| 30106 | #define RCC_STRAP0_RCC_DEV0_EPF1_STRAP4__STRAP_ATOMIC_64BIT_EN_DEV0_F1_MASK 0x00100000L |
|---|
| 30107 | #define RCC_STRAP0_RCC_DEV0_EPF1_STRAP4__STRAP_ATOMIC_EN_DEV0_F1_MASK 0x00200000L |
|---|
| 30108 | #define RCC_STRAP0_RCC_DEV0_EPF1_STRAP4__STRAP_FLR_EN_DEV0_F1_MASK 0x00400000L |
|---|
| 30109 | #define RCC_STRAP0_RCC_DEV0_EPF1_STRAP4__STRAP_PME_SUPPORT_DEV0_F1_MASK 0x0F800000L |
|---|
| 30110 | #define RCC_STRAP0_RCC_DEV0_EPF1_STRAP4__STRAP_INTERRUPT_PIN_DEV0_F1_MASK 0x70000000L |
|---|
| 30111 | #define RCC_STRAP0_RCC_DEV0_EPF1_STRAP4__STRAP_AUXPWR_SUPPORT_DEV0_F1_MASK 0x80000000L |
|---|
| 30112 | //RCC_STRAP0_RCC_DEV0_EPF1_STRAP5 |
|---|
| 30113 | #define RCC_STRAP0_RCC_DEV0_EPF1_STRAP5__STRAP_SUBSYS_VEN_ID_DEV0_F1__SHIFT 0x0 |
|---|
| 30114 | #define RCC_STRAP0_RCC_DEV0_EPF1_STRAP5__STRAP_MSI_EXT_MSG_DATA_CAP_DEV0_F1__SHIFT 0x1e |
|---|
| 30115 | #define RCC_STRAP0_RCC_DEV0_EPF1_STRAP5__STRAP_SUBSYS_VEN_ID_DEV0_F1_MASK 0x0000FFFFL |
|---|
| 30116 | #define RCC_STRAP0_RCC_DEV0_EPF1_STRAP5__STRAP_MSI_EXT_MSG_DATA_CAP_DEV0_F1_MASK 0x40000000L |
|---|
| 30117 | //RCC_STRAP0_RCC_DEV0_EPF1_STRAP6 |
|---|
| 30118 | #define RCC_STRAP0_RCC_DEV0_EPF1_STRAP6__STRAP_APER0_EN_DEV0_F1__SHIFT 0x0 |
|---|
| 30119 | #define RCC_STRAP0_RCC_DEV0_EPF1_STRAP6__STRAP_APER0_PREFETCHABLE_EN_DEV0_F1__SHIFT 0x1 |
|---|
| 30120 | #define RCC_STRAP0_RCC_DEV0_EPF1_STRAP6__STRAP_APER0_64BAR_EN_DEV0_F1__SHIFT 0x2 |
|---|
| 30121 | #define RCC_STRAP0_RCC_DEV0_EPF1_STRAP6__STRAP_APER0_EN_DEV0_F1_MASK 0x00000001L |
|---|
| 30122 | #define RCC_STRAP0_RCC_DEV0_EPF1_STRAP6__STRAP_APER0_PREFETCHABLE_EN_DEV0_F1_MASK 0x00000002L |
|---|
| 30123 | #define RCC_STRAP0_RCC_DEV0_EPF1_STRAP6__STRAP_APER0_64BAR_EN_DEV0_F1_MASK 0x00000004L |
|---|
| 30124 | //RCC_STRAP0_RCC_DEV0_EPF1_STRAP7 |
|---|
| 30125 | |
|---|
| 30126 | |
|---|
| 30127 | // addressBlock: nbio_nbif0_rcc_ep_dev0_BIFDEC1:1 |
|---|
| 30128 | //RCC_EP_DEV0_0_EP_PCIE_SCRATCH |
|---|
| 30129 | #define RCC_EP_DEV0_0_EP_PCIE_SCRATCH__PCIE_SCRATCH__SHIFT 0x0 |
|---|
| 30130 | #define RCC_EP_DEV0_0_EP_PCIE_SCRATCH__PCIE_SCRATCH_MASK 0xFFFFFFFFL |
|---|
| 30131 | //RCC_EP_DEV0_0_EP_PCIE_CNTL |
|---|
| 30132 | #define RCC_EP_DEV0_0_EP_PCIE_CNTL__UR_ERR_REPORT_DIS__SHIFT 0x7 |
|---|
| 30133 | #define RCC_EP_DEV0_0_EP_PCIE_CNTL__PCIE_MALFORM_ATOMIC_OPS__SHIFT 0x8 |
|---|
| 30134 | #define RCC_EP_DEV0_0_EP_PCIE_CNTL__RX_IGNORE_LTR_MSG_UR__SHIFT 0x1e |
|---|
| 30135 | #define RCC_EP_DEV0_0_EP_PCIE_CNTL__UR_ERR_REPORT_DIS_MASK 0x00000080L |
|---|
| 30136 | #define RCC_EP_DEV0_0_EP_PCIE_CNTL__PCIE_MALFORM_ATOMIC_OPS_MASK 0x00000100L |
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| 30179 | #define RCC_EP_DEV0_0_EP_PCIE_CFG_CNTL__CFG_EN_DEC_TO_GEN2_HIDDEN_REG_MASK 0x00000002L |
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| 30180 | #define RCC_EP_DEV0_0_EP_PCIE_CFG_CNTL__CFG_EN_DEC_TO_GEN3_HIDDEN_REG_MASK 0x00000004L |
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| 30181 | #define RCC_EP_DEV0_0_EP_PCIE_CFG_CNTL__CFG_EN_DEC_TO_GEN4_HIDDEN_REG_MASK 0x00000008L |
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| 30182 | #define RCC_EP_DEV0_0_EP_PCIE_CFG_CNTL__CFG_EN_DEC_TO_GEN5_HIDDEN_REG_MASK 0x00000010L |
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| 30183 | //RCC_EP_DEV0_0_EP_PCIE_TX_LTR_CNTL |
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| 30184 | #define RCC_EP_DEV0_0_EP_PCIE_TX_LTR_CNTL__LTR_PRIV_S_SHORT_VALUE__SHIFT 0x0 |
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| 30187 | #define RCC_EP_DEV0_0_EP_PCIE_TX_LTR_CNTL__LTR_PRIV_NS_SHORT_VALUE__SHIFT 0x7 |
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| 30190 | #define RCC_EP_DEV0_0_EP_PCIE_TX_LTR_CNTL__LTR_PRIV_MSG_DIS_IN_PM_NON_D0__SHIFT 0xe |
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| 30191 | #define RCC_EP_DEV0_0_EP_PCIE_TX_LTR_CNTL__LTR_PRIV_RST_LTR_IN_DL_DOWN__SHIFT 0xf |
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| 30192 | #define RCC_EP_DEV0_0_EP_PCIE_TX_LTR_CNTL__TX_CHK_FC_FOR_L1__SHIFT 0x10 |
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| 30193 | #define RCC_EP_DEV0_0_EP_PCIE_TX_LTR_CNTL__LTR_DSTATE_USING_WDATA_EN__SHIFT 0x11 |
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| 30194 | #define RCC_EP_DEV0_0_EP_PCIE_TX_LTR_CNTL__LTR_PRIV_S_SHORT_VALUE_MASK 0x00000007L |
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| 30195 | #define RCC_EP_DEV0_0_EP_PCIE_TX_LTR_CNTL__LTR_PRIV_S_LONG_VALUE_MASK 0x00000038L |
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| 30196 | #define RCC_EP_DEV0_0_EP_PCIE_TX_LTR_CNTL__LTR_PRIV_S_REQUIREMENT_MASK 0x00000040L |
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| 30197 | #define RCC_EP_DEV0_0_EP_PCIE_TX_LTR_CNTL__LTR_PRIV_NS_SHORT_VALUE_MASK 0x00000380L |
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| 30198 | #define RCC_EP_DEV0_0_EP_PCIE_TX_LTR_CNTL__LTR_PRIV_NS_LONG_VALUE_MASK 0x00001C00L |
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| 30199 | #define RCC_EP_DEV0_0_EP_PCIE_TX_LTR_CNTL__LTR_PRIV_NS_REQUIREMENT_MASK 0x00002000L |
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| 30200 | #define RCC_EP_DEV0_0_EP_PCIE_TX_LTR_CNTL__LTR_PRIV_MSG_DIS_IN_PM_NON_D0_MASK 0x00004000L |
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| 30201 | #define RCC_EP_DEV0_0_EP_PCIE_TX_LTR_CNTL__LTR_PRIV_RST_LTR_IN_DL_DOWN_MASK 0x00008000L |
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| 30202 | #define RCC_EP_DEV0_0_EP_PCIE_TX_LTR_CNTL__TX_CHK_FC_FOR_L1_MASK 0x00010000L |
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| 30203 | #define RCC_EP_DEV0_0_EP_PCIE_TX_LTR_CNTL__LTR_DSTATE_USING_WDATA_EN_MASK 0x00020000L |
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| 30204 | //RCC_EP_DEV0_0_PCIE_F1_DPA_SUBSTATE_PWR_ALLOC_0 |
|---|
| 30205 | #define RCC_EP_DEV0_0_PCIE_F1_DPA_SUBSTATE_PWR_ALLOC_0__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 30206 | #define RCC_EP_DEV0_0_PCIE_F1_DPA_SUBSTATE_PWR_ALLOC_0__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 30207 | //RCC_EP_DEV0_0_PCIE_F1_DPA_SUBSTATE_PWR_ALLOC_1 |
|---|
| 30208 | #define RCC_EP_DEV0_0_PCIE_F1_DPA_SUBSTATE_PWR_ALLOC_1__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 30209 | #define RCC_EP_DEV0_0_PCIE_F1_DPA_SUBSTATE_PWR_ALLOC_1__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 30210 | //RCC_EP_DEV0_0_PCIE_F1_DPA_SUBSTATE_PWR_ALLOC_2 |
|---|
| 30211 | #define RCC_EP_DEV0_0_PCIE_F1_DPA_SUBSTATE_PWR_ALLOC_2__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
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|---|
| 30213 | //RCC_EP_DEV0_0_PCIE_F1_DPA_SUBSTATE_PWR_ALLOC_3 |
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|---|
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|---|
| 30216 | //RCC_EP_DEV0_0_PCIE_F1_DPA_SUBSTATE_PWR_ALLOC_4 |
|---|
| 30217 | #define RCC_EP_DEV0_0_PCIE_F1_DPA_SUBSTATE_PWR_ALLOC_4__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 30218 | #define RCC_EP_DEV0_0_PCIE_F1_DPA_SUBSTATE_PWR_ALLOC_4__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 30219 | //RCC_EP_DEV0_0_PCIE_F1_DPA_SUBSTATE_PWR_ALLOC_5 |
|---|
| 30220 | #define RCC_EP_DEV0_0_PCIE_F1_DPA_SUBSTATE_PWR_ALLOC_5__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 30221 | #define RCC_EP_DEV0_0_PCIE_F1_DPA_SUBSTATE_PWR_ALLOC_5__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 30222 | //RCC_EP_DEV0_0_PCIE_F1_DPA_SUBSTATE_PWR_ALLOC_6 |
|---|
| 30223 | #define RCC_EP_DEV0_0_PCIE_F1_DPA_SUBSTATE_PWR_ALLOC_6__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 30224 | #define RCC_EP_DEV0_0_PCIE_F1_DPA_SUBSTATE_PWR_ALLOC_6__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 30225 | //RCC_EP_DEV0_0_PCIE_F1_DPA_SUBSTATE_PWR_ALLOC_7 |
|---|
| 30226 | #define RCC_EP_DEV0_0_PCIE_F1_DPA_SUBSTATE_PWR_ALLOC_7__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 30227 | #define RCC_EP_DEV0_0_PCIE_F1_DPA_SUBSTATE_PWR_ALLOC_7__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 30228 | //RCC_EP_DEV0_0_EP_PCIE_STRAP_MISC |
|---|
| 30229 | #define RCC_EP_DEV0_0_EP_PCIE_STRAP_MISC__STRAP_MST_ADR64_EN__SHIFT 0x1d |
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| 30230 | #define RCC_EP_DEV0_0_EP_PCIE_STRAP_MISC__STRAP_MST_ADR64_EN_MASK 0x20000000L |
|---|
| 30231 | //RCC_EP_DEV0_0_EP_PCIE_STRAP_MISC2 |
|---|
| 30232 | #define RCC_EP_DEV0_0_EP_PCIE_STRAP_MISC2__STRAP_TPH_SUPPORTED__SHIFT 0x4 |
|---|
| 30233 | #define RCC_EP_DEV0_0_EP_PCIE_STRAP_MISC2__STRAP_TPH_SUPPORTED_MASK 0x00000010L |
|---|
| 30234 | //RCC_EP_DEV0_0_EP_PCIE_F0_DPA_CAP |
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| 30235 | #define RCC_EP_DEV0_0_EP_PCIE_F0_DPA_CAP__TRANS_LAT_UNIT__SHIFT 0x8 |
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| 30237 | #define RCC_EP_DEV0_0_EP_PCIE_F0_DPA_CAP__TRANS_LAT_VAL_0__SHIFT 0x10 |
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| 30238 | #define RCC_EP_DEV0_0_EP_PCIE_F0_DPA_CAP__TRANS_LAT_VAL_1__SHIFT 0x18 |
|---|
| 30239 | #define RCC_EP_DEV0_0_EP_PCIE_F0_DPA_CAP__TRANS_LAT_UNIT_MASK 0x00000300L |
|---|
| 30240 | #define RCC_EP_DEV0_0_EP_PCIE_F0_DPA_CAP__PWR_ALLOC_SCALE_MASK 0x00003000L |
|---|
| 30241 | #define RCC_EP_DEV0_0_EP_PCIE_F0_DPA_CAP__TRANS_LAT_VAL_0_MASK 0x00FF0000L |
|---|
| 30242 | #define RCC_EP_DEV0_0_EP_PCIE_F0_DPA_CAP__TRANS_LAT_VAL_1_MASK 0xFF000000L |
|---|
| 30243 | //RCC_EP_DEV0_0_EP_PCIE_F0_DPA_LATENCY_INDICATOR |
|---|
| 30244 | #define RCC_EP_DEV0_0_EP_PCIE_F0_DPA_LATENCY_INDICATOR__TRANS_LAT_INDICATOR_BITS__SHIFT 0x0 |
|---|
| 30245 | #define RCC_EP_DEV0_0_EP_PCIE_F0_DPA_LATENCY_INDICATOR__TRANS_LAT_INDICATOR_BITS_MASK 0xFFL |
|---|
| 30246 | //RCC_EP_DEV0_0_EP_PCIE_F0_DPA_CNTL |
|---|
| 30247 | #define RCC_EP_DEV0_0_EP_PCIE_F0_DPA_CNTL__SUBSTATE_STATUS__SHIFT 0x0 |
|---|
| 30248 | #define RCC_EP_DEV0_0_EP_PCIE_F0_DPA_CNTL__DPA_COMPLIANCE_MODE__SHIFT 0x8 |
|---|
| 30249 | #define RCC_EP_DEV0_0_EP_PCIE_F0_DPA_CNTL__SUBSTATE_STATUS_MASK 0x001FL |
|---|
| 30250 | #define RCC_EP_DEV0_0_EP_PCIE_F0_DPA_CNTL__DPA_COMPLIANCE_MODE_MASK 0x0100L |
|---|
| 30251 | //RCC_EP_DEV0_0_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_0 |
|---|
| 30252 | #define RCC_EP_DEV0_0_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_0__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 30253 | #define RCC_EP_DEV0_0_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_0__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 30254 | //RCC_EP_DEV0_0_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_1 |
|---|
| 30255 | #define RCC_EP_DEV0_0_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_1__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 30256 | #define RCC_EP_DEV0_0_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_1__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 30257 | //RCC_EP_DEV0_0_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_2 |
|---|
| 30258 | #define RCC_EP_DEV0_0_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_2__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 30259 | #define RCC_EP_DEV0_0_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_2__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 30260 | //RCC_EP_DEV0_0_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_3 |
|---|
| 30261 | #define RCC_EP_DEV0_0_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_3__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 30262 | #define RCC_EP_DEV0_0_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_3__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 30263 | //RCC_EP_DEV0_0_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_4 |
|---|
| 30264 | #define RCC_EP_DEV0_0_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_4__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 30265 | #define RCC_EP_DEV0_0_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_4__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 30266 | //RCC_EP_DEV0_0_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_5 |
|---|
| 30267 | #define RCC_EP_DEV0_0_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_5__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 30268 | #define RCC_EP_DEV0_0_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_5__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 30269 | //RCC_EP_DEV0_0_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_6 |
|---|
| 30270 | #define RCC_EP_DEV0_0_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_6__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 30271 | #define RCC_EP_DEV0_0_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_6__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 30272 | //RCC_EP_DEV0_0_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_7 |
|---|
| 30273 | #define RCC_EP_DEV0_0_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_7__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 30274 | #define RCC_EP_DEV0_0_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_7__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 30275 | //RCC_EP_DEV0_0_EP_PCIE_PME_CONTROL |
|---|
| 30276 | #define RCC_EP_DEV0_0_EP_PCIE_PME_CONTROL__PME_SERVICE_TIMER__SHIFT 0x0 |
|---|
| 30277 | #define RCC_EP_DEV0_0_EP_PCIE_PME_CONTROL__PME_SERVICE_TIMER_MASK 0x1FL |
|---|
| 30278 | //RCC_EP_DEV0_0_EP_PCIEP_RESERVED |
|---|
| 30279 | #define RCC_EP_DEV0_0_EP_PCIEP_RESERVED__PCIEP_RESERVED__SHIFT 0x0 |
|---|
| 30280 | #define RCC_EP_DEV0_0_EP_PCIEP_RESERVED__PCIEP_RESERVED_MASK 0xFFFFFFFFL |
|---|
| 30281 | //RCC_EP_DEV0_0_EP_PCIE_TX_CNTL |
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| 30282 | #define RCC_EP_DEV0_0_EP_PCIE_TX_CNTL__TX_SNR_OVERRIDE__SHIFT 0xa |
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| 30283 | #define RCC_EP_DEV0_0_EP_PCIE_TX_CNTL__TX_RO_OVERRIDE__SHIFT 0xc |
|---|
| 30284 | #define RCC_EP_DEV0_0_EP_PCIE_TX_CNTL__TX_F0_TPH_DIS__SHIFT 0x18 |
|---|
| 30285 | #define RCC_EP_DEV0_0_EP_PCIE_TX_CNTL__TX_F1_TPH_DIS__SHIFT 0x19 |
|---|
| 30286 | #define RCC_EP_DEV0_0_EP_PCIE_TX_CNTL__TX_F2_TPH_DIS__SHIFT 0x1a |
|---|
| 30287 | #define RCC_EP_DEV0_0_EP_PCIE_TX_CNTL__TX_SNR_OVERRIDE_MASK 0x00000C00L |
|---|
| 30288 | #define RCC_EP_DEV0_0_EP_PCIE_TX_CNTL__TX_RO_OVERRIDE_MASK 0x00003000L |
|---|
| 30289 | #define RCC_EP_DEV0_0_EP_PCIE_TX_CNTL__TX_F0_TPH_DIS_MASK 0x01000000L |
|---|
| 30290 | #define RCC_EP_DEV0_0_EP_PCIE_TX_CNTL__TX_F1_TPH_DIS_MASK 0x02000000L |
|---|
| 30291 | #define RCC_EP_DEV0_0_EP_PCIE_TX_CNTL__TX_F2_TPH_DIS_MASK 0x04000000L |
|---|
| 30292 | //RCC_EP_DEV0_0_EP_PCIE_TX_REQUESTER_ID |
|---|
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| 30297 | #define RCC_EP_DEV0_0_EP_PCIE_TX_REQUESTER_ID__TX_REQUESTER_ID_DEVICE_MASK 0x000000F8L |
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| 30298 | #define RCC_EP_DEV0_0_EP_PCIE_TX_REQUESTER_ID__TX_REQUESTER_ID_BUS_MASK 0x0000FF00L |
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| 30340 | #define RCC_EP_DEV0_0_EP_PCIE_RX_CNTL__RX_TPH_DIS_MASK 0x04000000L |
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|---|
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|---|
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|---|
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|---|
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| 30384 | #define RCC_DWN_DEV0_0_DN_PCIE_CFG_CNTL__CFG_EN_DEC_TO_GEN2_HIDDEN_REG_MASK 0x00000002L |
|---|
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|---|
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| 30387 | #define RCC_DWN_DEV0_0_DN_PCIE_CFG_CNTL__CFG_EN_DEC_TO_GEN5_HIDDEN_REG_MASK 0x00000010L |
|---|
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| 30394 | #define RCC_DWN_DEV0_0_DN_PCIE_STRAP_F0__STRAP_F0_MSI_MULTI_CAP_MASK 0x00E00000L |
|---|
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| 30398 | #define RCC_DWN_DEV0_0_DN_PCIE_STRAP_MISC__STRAP_CLK_PM_EN_MASK 0x01000000L |
|---|
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| 30400 | //RCC_DWN_DEV0_0_DN_PCIE_STRAP_MISC2 |
|---|
| 30401 | #define RCC_DWN_DEV0_0_DN_PCIE_STRAP_MISC2__STRAP_MSTCPL_TIMEOUT_EN__SHIFT 0x2 |
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| 30403 | |
|---|
| 30404 | |
|---|
| 30405 | // addressBlock: nbio_nbif0_rcc_dwnp_dev0_BIFDEC1:1 |
|---|
| 30406 | //RCC_DWNP_DEV0_0_PCIE_ERR_CNTL |
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| 30407 | #define RCC_DWNP_DEV0_0_PCIE_ERR_CNTL__ERR_REPORTING_DIS__SHIFT 0x0 |
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| 30413 | #define RCC_DWNP_DEV0_0_PCIE_ERR_CNTL__FATAL_ERR_RCVD_CLR__SHIFT 0x14 |
|---|
| 30414 | #define RCC_DWNP_DEV0_0_PCIE_ERR_CNTL__ERR_REPORTING_DIS_MASK 0x00000001L |
|---|
| 30415 | #define RCC_DWNP_DEV0_0_PCIE_ERR_CNTL__AER_HDR_LOG_TIMEOUT_MASK 0x00000700L |
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| 30416 | #define RCC_DWNP_DEV0_0_PCIE_ERR_CNTL__AER_HDR_LOG_F0_TIMER_EXPIRED_MASK 0x00000800L |
|---|
| 30417 | #define RCC_DWNP_DEV0_0_PCIE_ERR_CNTL__SEND_ERR_MSG_IMMEDIATELY_MASK 0x00020000L |
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| 30418 | #define RCC_DWNP_DEV0_0_PCIE_ERR_CNTL__ERR_CORR_RCVD_CLR_MASK 0x00040000L |
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| 30419 | #define RCC_DWNP_DEV0_0_PCIE_ERR_CNTL__NONFATAL_ERR_RCVD_CLR_MASK 0x00080000L |
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| 30420 | #define RCC_DWNP_DEV0_0_PCIE_ERR_CNTL__FATAL_ERR_RCVD_CLR_MASK 0x00100000L |
|---|
| 30421 | //RCC_DWNP_DEV0_0_PCIE_RX_CNTL |
|---|
| 30422 | #define RCC_DWNP_DEV0_0_PCIE_RX_CNTL__RX_IGNORE_MAX_PAYLOAD_ERR__SHIFT 0x8 |
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| 30423 | #define RCC_DWNP_DEV0_0_PCIE_RX_CNTL__RX_IGNORE_TC_ERR_DN__SHIFT 0x9 |
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| 30424 | #define RCC_DWNP_DEV0_0_PCIE_RX_CNTL__RX_PCIE_CPL_TIMEOUT_DIS__SHIFT 0x14 |
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| 30425 | #define RCC_DWNP_DEV0_0_PCIE_RX_CNTL__RX_IGNORE_SHORTPREFIX_ERR_DN__SHIFT 0x15 |
|---|
| 30426 | #define RCC_DWNP_DEV0_0_PCIE_RX_CNTL__RX_RCB_FLR_TIMEOUT_DIS__SHIFT 0x1b |
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| 30427 | #define RCC_DWNP_DEV0_0_PCIE_RX_CNTL__RX_IGNORE_MAX_PAYLOAD_ERR_MASK 0x00000100L |
|---|
| 30428 | #define RCC_DWNP_DEV0_0_PCIE_RX_CNTL__RX_IGNORE_TC_ERR_DN_MASK 0x00000200L |
|---|
| 30429 | #define RCC_DWNP_DEV0_0_PCIE_RX_CNTL__RX_PCIE_CPL_TIMEOUT_DIS_MASK 0x00100000L |
|---|
| 30430 | #define RCC_DWNP_DEV0_0_PCIE_RX_CNTL__RX_IGNORE_SHORTPREFIX_ERR_DN_MASK 0x00200000L |
|---|
| 30431 | #define RCC_DWNP_DEV0_0_PCIE_RX_CNTL__RX_RCB_FLR_TIMEOUT_DIS_MASK 0x08000000L |
|---|
| 30432 | //RCC_DWNP_DEV0_0_PCIE_LC_SPEED_CNTL |
|---|
| 30433 | #define RCC_DWNP_DEV0_0_PCIE_LC_SPEED_CNTL__LC_GEN2_EN_STRAP__SHIFT 0x0 |
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| 30434 | #define RCC_DWNP_DEV0_0_PCIE_LC_SPEED_CNTL__LC_GEN3_EN_STRAP__SHIFT 0x1 |
|---|
| 30435 | #define RCC_DWNP_DEV0_0_PCIE_LC_SPEED_CNTL__LC_GEN4_EN_STRAP__SHIFT 0x2 |
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| 30436 | #define RCC_DWNP_DEV0_0_PCIE_LC_SPEED_CNTL__LC_GEN5_EN_STRAP__SHIFT 0x3 |
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| 30437 | #define RCC_DWNP_DEV0_0_PCIE_LC_SPEED_CNTL__LC_GEN2_EN_STRAP_MASK 0x00000001L |
|---|
| 30438 | #define RCC_DWNP_DEV0_0_PCIE_LC_SPEED_CNTL__LC_GEN3_EN_STRAP_MASK 0x00000002L |
|---|
| 30439 | #define RCC_DWNP_DEV0_0_PCIE_LC_SPEED_CNTL__LC_GEN4_EN_STRAP_MASK 0x00000004L |
|---|
| 30440 | #define RCC_DWNP_DEV0_0_PCIE_LC_SPEED_CNTL__LC_GEN5_EN_STRAP_MASK 0x00000008L |
|---|
| 30441 | //RCC_DWNP_DEV0_0_PCIE_LC_CNTL2 |
|---|
| 30442 | #define RCC_DWNP_DEV0_0_PCIE_LC_CNTL2__DL_STATE_CHANGED_NOTIFICATION_DIS__SHIFT 0x0 |
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| 30443 | #define RCC_DWNP_DEV0_0_PCIE_LC_CNTL2__LC_LINK_BW_NOTIFICATION_DIS__SHIFT 0x1b |
|---|
| 30444 | #define RCC_DWNP_DEV0_0_PCIE_LC_CNTL2__DL_STATE_CHANGED_NOTIFICATION_DIS_MASK 0x00000001L |
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| 30445 | #define RCC_DWNP_DEV0_0_PCIE_LC_CNTL2__LC_LINK_BW_NOTIFICATION_DIS_MASK 0x08000000L |
|---|
| 30446 | //RCC_DWNP_DEV0_0_PCIEP_STRAP_MISC |
|---|
| 30447 | #define RCC_DWNP_DEV0_0_PCIEP_STRAP_MISC__STRAP_MULTI_FUNC_EN__SHIFT 0xa |
|---|
| 30448 | #define RCC_DWNP_DEV0_0_PCIEP_STRAP_MISC__STRAP_MULTI_FUNC_EN_MASK 0x00000400L |
|---|
| 30449 | //RCC_DWNP_DEV0_0_LTR_MSG_INFO_FROM_EP |
|---|
| 30450 | #define RCC_DWNP_DEV0_0_LTR_MSG_INFO_FROM_EP__LTR_MSG_INFO_FROM_EP__SHIFT 0x0 |
|---|
| 30451 | #define RCC_DWNP_DEV0_0_LTR_MSG_INFO_FROM_EP__LTR_MSG_INFO_FROM_EP_MASK 0xFFFFFFFFL |
|---|
| 30452 | |
|---|
| 30453 | |
|---|
| 30454 | // addressBlock: nbio_nbif0_rcc_dev0_epf0_BIFPFVFDEC1 |
|---|
| 30455 | //RCC_DEV0_EPF0_0_RCC_ERR_LOG |
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| 30456 | #define RCC_DEV0_EPF0_0_RCC_ERR_LOG__INVALID_REG_ACCESS_IN_SRIOV_STATUS__SHIFT 0x0 |
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| 30457 | #define RCC_DEV0_EPF0_0_RCC_ERR_LOG__DOORBELL_READ_ACCESS_STATUS__SHIFT 0x1 |
|---|
| 30458 | #define RCC_DEV0_EPF0_0_RCC_ERR_LOG__INVALID_REG_ACCESS_IN_SRIOV_STATUS_MASK 0x00000001L |
|---|
| 30459 | #define RCC_DEV0_EPF0_0_RCC_ERR_LOG__DOORBELL_READ_ACCESS_STATUS_MASK 0x00000002L |
|---|
| 30460 | //RCC_DEV0_EPF0_0_RCC_DOORBELL_APER_EN |
|---|
| 30461 | #define RCC_DEV0_EPF0_0_RCC_DOORBELL_APER_EN__BIF_DOORBELL_APER_EN__SHIFT 0x0 |
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| 30462 | #define RCC_DEV0_EPF0_0_RCC_DOORBELL_APER_EN__BIF_DOORBELL_APER_EN_MASK 0x00000001L |
|---|
| 30463 | //RCC_DEV0_EPF0_0_RCC_CONFIG_MEMSIZE |
|---|
| 30464 | #define RCC_DEV0_EPF0_0_RCC_CONFIG_MEMSIZE__CONFIG_MEMSIZE__SHIFT 0x0 |
|---|
| 30465 | #define RCC_DEV0_EPF0_0_RCC_CONFIG_MEMSIZE__CONFIG_MEMSIZE_MASK 0xFFFFFFFFL |
|---|
| 30466 | //RCC_DEV0_EPF0_0_RCC_CONFIG_RESERVED |
|---|
| 30467 | #define RCC_DEV0_EPF0_0_RCC_CONFIG_RESERVED__CONFIG_RESERVED__SHIFT 0x0 |
|---|
| 30468 | #define RCC_DEV0_EPF0_0_RCC_CONFIG_RESERVED__CONFIG_RESERVED_MASK 0xFFFFFFFFL |
|---|
| 30469 | //RCC_DEV0_EPF0_0_RCC_IOV_FUNC_IDENTIFIER |
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| 30470 | #define RCC_DEV0_EPF0_0_RCC_IOV_FUNC_IDENTIFIER__FUNC_IDENTIFIER__SHIFT 0x0 |
|---|
| 30471 | #define RCC_DEV0_EPF0_0_RCC_IOV_FUNC_IDENTIFIER__IOV_ENABLE__SHIFT 0x1f |
|---|
| 30472 | #define RCC_DEV0_EPF0_0_RCC_IOV_FUNC_IDENTIFIER__FUNC_IDENTIFIER_MASK 0x00000001L |
|---|
| 30473 | #define RCC_DEV0_EPF0_0_RCC_IOV_FUNC_IDENTIFIER__IOV_ENABLE_MASK 0x80000000L |
|---|
| 30474 | |
|---|
| 30475 | |
|---|
| 30476 | // addressBlock: nbio_nbif0_rcc_dev0_BIFDEC1:1 |
|---|
| 30477 | //RCC_DEV0_0_RCC_ERR_INT_CNTL |
|---|
| 30478 | #define RCC_DEV0_0_RCC_ERR_INT_CNTL__INVALID_REG_ACCESS_IN_SRIOV_INT_EN__SHIFT 0x0 |
|---|
| 30479 | #define RCC_DEV0_0_RCC_ERR_INT_CNTL__INVALID_REG_ACCESS_IN_SRIOV_INT_EN_MASK 0x00000001L |
|---|
| 30480 | //RCC_DEV0_0_RCC_BACO_CNTL_MISC |
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| 30481 | #define RCC_DEV0_0_RCC_BACO_CNTL_MISC__BIF_ROM_REQ_DIS__SHIFT 0x0 |
|---|
| 30482 | #define RCC_DEV0_0_RCC_BACO_CNTL_MISC__BIF_AZ_REQ_DIS__SHIFT 0x1 |
|---|
| 30483 | #define RCC_DEV0_0_RCC_BACO_CNTL_MISC__BIF_ROM_REQ_DIS_MASK 0x00000001L |
|---|
| 30484 | #define RCC_DEV0_0_RCC_BACO_CNTL_MISC__BIF_AZ_REQ_DIS_MASK 0x00000002L |
|---|
| 30485 | //RCC_DEV0_0_RCC_RESET_EN |
|---|
| 30486 | #define RCC_DEV0_0_RCC_RESET_EN__DB_APER_RESET_EN__SHIFT 0xf |
|---|
| 30487 | #define RCC_DEV0_0_RCC_RESET_EN__DB_APER_RESET_EN_MASK 0x00008000L |
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| 30488 | //RCC_DEV0_0_RCC_VDM_SUPPORT |
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| 30489 | #define RCC_DEV0_0_RCC_VDM_SUPPORT__MCTP_SUPPORT__SHIFT 0x0 |
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| 30490 | #define RCC_DEV0_0_RCC_VDM_SUPPORT__AMPTP_SUPPORT__SHIFT 0x1 |
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| 30491 | #define RCC_DEV0_0_RCC_VDM_SUPPORT__OTHER_VDM_SUPPORT__SHIFT 0x2 |
|---|
| 30492 | #define RCC_DEV0_0_RCC_VDM_SUPPORT__ROUTE_TO_RC_CHECK_IN_RCMODE__SHIFT 0x3 |
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| 30493 | #define RCC_DEV0_0_RCC_VDM_SUPPORT__ROUTE_BROADCAST_CHECK_IN_RCMODE__SHIFT 0x4 |
|---|
| 30494 | #define RCC_DEV0_0_RCC_VDM_SUPPORT__MCTP_SUPPORT_MASK 0x00000001L |
|---|
| 30495 | #define RCC_DEV0_0_RCC_VDM_SUPPORT__AMPTP_SUPPORT_MASK 0x00000002L |
|---|
| 30496 | #define RCC_DEV0_0_RCC_VDM_SUPPORT__OTHER_VDM_SUPPORT_MASK 0x00000004L |
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| 30497 | #define RCC_DEV0_0_RCC_VDM_SUPPORT__ROUTE_TO_RC_CHECK_IN_RCMODE_MASK 0x00000008L |
|---|
| 30498 | #define RCC_DEV0_0_RCC_VDM_SUPPORT__ROUTE_BROADCAST_CHECK_IN_RCMODE_MASK 0x00000010L |
|---|
| 30499 | //RCC_DEV0_0_RCC_MARGIN_PARAM_CNTL0 |
|---|
| 30500 | #define RCC_DEV0_0_RCC_MARGIN_PARAM_CNTL0__MARGINING_VOLTAGE_SUPPORTED__SHIFT 0x0 |
|---|
| 30501 | #define RCC_DEV0_0_RCC_MARGIN_PARAM_CNTL0__MARGINING_IND_LEFTRIGHT_TIMING__SHIFT 0x1 |
|---|
| 30502 | #define RCC_DEV0_0_RCC_MARGIN_PARAM_CNTL0__MARGINING_IND_UPDOWN_VOLTAGE__SHIFT 0x2 |
|---|
| 30503 | #define RCC_DEV0_0_RCC_MARGIN_PARAM_CNTL0__MARGINING_IND_ERROR_SAMPLER__SHIFT 0x3 |
|---|
| 30504 | #define RCC_DEV0_0_RCC_MARGIN_PARAM_CNTL0__MARGINING_SAMPLE_REPORTING_METHOD__SHIFT 0x4 |
|---|
| 30505 | #define RCC_DEV0_0_RCC_MARGIN_PARAM_CNTL0__MARGINING_NUM_TIMING_STEPS__SHIFT 0x5 |
|---|
| 30506 | #define RCC_DEV0_0_RCC_MARGIN_PARAM_CNTL0__MARGINING_MAX_TIMING_OFFSET__SHIFT 0xb |
|---|
| 30507 | #define RCC_DEV0_0_RCC_MARGIN_PARAM_CNTL0__MARGINING_NUM_VOLTAGE_STEPS__SHIFT 0x12 |
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| 30508 | #define RCC_DEV0_0_RCC_MARGIN_PARAM_CNTL0__MARGINING_MAX_VOLTAGE_OFFSET__SHIFT 0x19 |
|---|
| 30509 | #define RCC_DEV0_0_RCC_MARGIN_PARAM_CNTL0__MARGINING_VOLTAGE_SUPPORTED_MASK 0x00000001L |
|---|
| 30510 | #define RCC_DEV0_0_RCC_MARGIN_PARAM_CNTL0__MARGINING_IND_LEFTRIGHT_TIMING_MASK 0x00000002L |
|---|
| 30511 | #define RCC_DEV0_0_RCC_MARGIN_PARAM_CNTL0__MARGINING_IND_UPDOWN_VOLTAGE_MASK 0x00000004L |
|---|
| 30512 | #define RCC_DEV0_0_RCC_MARGIN_PARAM_CNTL0__MARGINING_IND_ERROR_SAMPLER_MASK 0x00000008L |
|---|
| 30513 | #define RCC_DEV0_0_RCC_MARGIN_PARAM_CNTL0__MARGINING_SAMPLE_REPORTING_METHOD_MASK 0x00000010L |
|---|
| 30514 | #define RCC_DEV0_0_RCC_MARGIN_PARAM_CNTL0__MARGINING_NUM_TIMING_STEPS_MASK 0x000007E0L |
|---|
| 30515 | #define RCC_DEV0_0_RCC_MARGIN_PARAM_CNTL0__MARGINING_MAX_TIMING_OFFSET_MASK 0x0003F800L |
|---|
| 30516 | #define RCC_DEV0_0_RCC_MARGIN_PARAM_CNTL0__MARGINING_NUM_VOLTAGE_STEPS_MASK 0x01FC0000L |
|---|
| 30517 | #define RCC_DEV0_0_RCC_MARGIN_PARAM_CNTL0__MARGINING_MAX_VOLTAGE_OFFSET_MASK 0xFE000000L |
|---|
| 30518 | //RCC_DEV0_0_RCC_MARGIN_PARAM_CNTL1 |
|---|
| 30519 | #define RCC_DEV0_0_RCC_MARGIN_PARAM_CNTL1__MARGINING_SAMPLING_RATE_VOLTAGE__SHIFT 0x0 |
|---|
| 30520 | #define RCC_DEV0_0_RCC_MARGIN_PARAM_CNTL1__MARGINING_SAMPLING_RATE_TIMING__SHIFT 0x6 |
|---|
| 30521 | #define RCC_DEV0_0_RCC_MARGIN_PARAM_CNTL1__MARGINING_MAX_LANES__SHIFT 0xc |
|---|
| 30522 | #define RCC_DEV0_0_RCC_MARGIN_PARAM_CNTL1__MARGINING_SAMPLE_COUNT__SHIFT 0x11 |
|---|
| 30523 | #define RCC_DEV0_0_RCC_MARGIN_PARAM_CNTL1__MARGINING_SAMPLING_RATE_VOLTAGE_MASK 0x0000003FL |
|---|
| 30524 | #define RCC_DEV0_0_RCC_MARGIN_PARAM_CNTL1__MARGINING_SAMPLING_RATE_TIMING_MASK 0x00000FC0L |
|---|
| 30525 | #define RCC_DEV0_0_RCC_MARGIN_PARAM_CNTL1__MARGINING_MAX_LANES_MASK 0x0001F000L |
|---|
| 30526 | #define RCC_DEV0_0_RCC_MARGIN_PARAM_CNTL1__MARGINING_SAMPLE_COUNT_MASK 0x00FE0000L |
|---|
| 30527 | //RCC_DEV0_0_RCC_GPUIOV_REGION |
|---|
| 30528 | #define RCC_DEV0_0_RCC_GPUIOV_REGION__LFB_REGION__SHIFT 0x0 |
|---|
| 30529 | #define RCC_DEV0_0_RCC_GPUIOV_REGION__MAX_REGION__SHIFT 0x4 |
|---|
| 30530 | #define RCC_DEV0_0_RCC_GPUIOV_REGION__LFB_REGION_MASK 0x0000000FL |
|---|
| 30531 | #define RCC_DEV0_0_RCC_GPUIOV_REGION__MAX_REGION_MASK 0x000000F0L |
|---|
| 30532 | //RCC_DEV0_0_RCC_GPU_HOSTVM_EN |
|---|
| 30533 | #define RCC_DEV0_0_RCC_GPU_HOSTVM_EN__GPU_HOSTVM_EN__SHIFT 0x0 |
|---|
| 30534 | #define RCC_DEV0_0_RCC_GPU_HOSTVM_EN__GPU_HOSTVM_EN_MASK 0x00000001L |
|---|
| 30535 | //RCC_DEV0_0_RCC_CONSOLE_IOV_MODE_CNTL |
|---|
| 30536 | #define RCC_DEV0_0_RCC_CONSOLE_IOV_MODE_CNTL__RCC_CONSOLE_IOV_MODE_ENABLE__SHIFT 0x0 |
|---|
| 30537 | #define RCC_DEV0_0_RCC_CONSOLE_IOV_MODE_CNTL__MULTIOS_IH_SUPPORT_EN__SHIFT 0x1 |
|---|
| 30538 | #define RCC_DEV0_0_RCC_CONSOLE_IOV_MODE_CNTL__RCC_CONSOLE_IOV_MODE_ENABLE_MASK 0x00000001L |
|---|
| 30539 | #define RCC_DEV0_0_RCC_CONSOLE_IOV_MODE_CNTL__MULTIOS_IH_SUPPORT_EN_MASK 0x00000002L |
|---|
| 30540 | //RCC_DEV0_0_RCC_CONSOLE_IOV_FIRST_VF_OFFSET |
|---|
| 30541 | #define RCC_DEV0_0_RCC_CONSOLE_IOV_FIRST_VF_OFFSET__CONSOLE_IOV_FIRST_VF_OFFSET__SHIFT 0x0 |
|---|
| 30542 | #define RCC_DEV0_0_RCC_CONSOLE_IOV_FIRST_VF_OFFSET__CONSOLE_IOV_FIRST_VF_OFFSET_MASK 0xFFFFL |
|---|
| 30543 | //RCC_DEV0_0_RCC_CONSOLE_IOV_VF_STRIDE |
|---|
| 30544 | #define RCC_DEV0_0_RCC_CONSOLE_IOV_VF_STRIDE__CONSOLE_IOV_VF_STRIDE__SHIFT 0x0 |
|---|
| 30545 | #define RCC_DEV0_0_RCC_CONSOLE_IOV_VF_STRIDE__CONSOLE_IOV_VF_STRIDE_MASK 0xFFFFL |
|---|
| 30546 | //RCC_DEV0_0_RCC_PEER_REG_RANGE0 |
|---|
| 30547 | #define RCC_DEV0_0_RCC_PEER_REG_RANGE0__START_ADDR__SHIFT 0x0 |
|---|
| 30548 | #define RCC_DEV0_0_RCC_PEER_REG_RANGE0__END_ADDR__SHIFT 0x10 |
|---|
| 30549 | #define RCC_DEV0_0_RCC_PEER_REG_RANGE0__START_ADDR_MASK 0x0000FFFFL |
|---|
| 30550 | #define RCC_DEV0_0_RCC_PEER_REG_RANGE0__END_ADDR_MASK 0xFFFF0000L |
|---|
| 30551 | //RCC_DEV0_0_RCC_PEER_REG_RANGE1 |
|---|
| 30552 | #define RCC_DEV0_0_RCC_PEER_REG_RANGE1__START_ADDR__SHIFT 0x0 |
|---|
| 30553 | #define RCC_DEV0_0_RCC_PEER_REG_RANGE1__END_ADDR__SHIFT 0x10 |
|---|
| 30554 | #define RCC_DEV0_0_RCC_PEER_REG_RANGE1__START_ADDR_MASK 0x0000FFFFL |
|---|
| 30555 | #define RCC_DEV0_0_RCC_PEER_REG_RANGE1__END_ADDR_MASK 0xFFFF0000L |
|---|
| 30556 | //RCC_DEV0_0_RCC_BUS_CNTL |
|---|
| 30557 | #define RCC_DEV0_0_RCC_BUS_CNTL__PMI_IO_DIS__SHIFT 0x2 |
|---|
| 30558 | #define RCC_DEV0_0_RCC_BUS_CNTL__PMI_MEM_DIS__SHIFT 0x3 |
|---|
| 30559 | #define RCC_DEV0_0_RCC_BUS_CNTL__PMI_BM_DIS__SHIFT 0x4 |
|---|
| 30560 | #define RCC_DEV0_0_RCC_BUS_CNTL__PMI_IO_DIS_DN__SHIFT 0x5 |
|---|
| 30561 | #define RCC_DEV0_0_RCC_BUS_CNTL__PMI_MEM_DIS_DN__SHIFT 0x6 |
|---|
| 30562 | #define RCC_DEV0_0_RCC_BUS_CNTL__PMI_IO_DIS_UP__SHIFT 0x7 |
|---|
| 30563 | #define RCC_DEV0_0_RCC_BUS_CNTL__PMI_MEM_DIS_UP__SHIFT 0x8 |
|---|
| 30564 | #define RCC_DEV0_0_RCC_BUS_CNTL__ROOT_ERR_LOG_ON_EVENT__SHIFT 0xc |
|---|
| 30565 | #define RCC_DEV0_0_RCC_BUS_CNTL__HOST_CPL_POISONED_LOG_IN_RC__SHIFT 0xd |
|---|
| 30566 | #define RCC_DEV0_0_RCC_BUS_CNTL__DN_SEC_SIG_CPLCA_WITH_EP_ERR__SHIFT 0x10 |
|---|
| 30567 | #define RCC_DEV0_0_RCC_BUS_CNTL__DN_SEC_RCV_CPLCA_WITH_EP_ERR__SHIFT 0x11 |
|---|
| 30568 | #define RCC_DEV0_0_RCC_BUS_CNTL__DN_SEC_RCV_CPLUR_WITH_EP_ERR__SHIFT 0x12 |
|---|
| 30569 | #define RCC_DEV0_0_RCC_BUS_CNTL__DN_PRI_SIG_CPLCA_WITH_EP_ERR__SHIFT 0x13 |
|---|
| 30570 | #define RCC_DEV0_0_RCC_BUS_CNTL__DN_PRI_RCV_CPLCA_WITH_EP_ERR__SHIFT 0x14 |
|---|
| 30571 | #define RCC_DEV0_0_RCC_BUS_CNTL__DN_PRI_RCV_CPLUR_WITH_EP_ERR__SHIFT 0x15 |
|---|
| 30572 | #define RCC_DEV0_0_RCC_BUS_CNTL__MAX_PAYLOAD_SIZE_MODE__SHIFT 0x18 |
|---|
| 30573 | #define RCC_DEV0_0_RCC_BUS_CNTL__PRIV_MAX_PAYLOAD_SIZE__SHIFT 0x19 |
|---|
| 30574 | #define RCC_DEV0_0_RCC_BUS_CNTL__MAX_READ_REQUEST_SIZE_MODE__SHIFT 0x1c |
|---|
| 30575 | #define RCC_DEV0_0_RCC_BUS_CNTL__PRIV_MAX_READ_REQUEST_SIZE__SHIFT 0x1d |
|---|
| 30576 | #define RCC_DEV0_0_RCC_BUS_CNTL__PMI_IO_DIS_MASK 0x00000004L |
|---|
| 30577 | #define RCC_DEV0_0_RCC_BUS_CNTL__PMI_MEM_DIS_MASK 0x00000008L |
|---|
| 30578 | #define RCC_DEV0_0_RCC_BUS_CNTL__PMI_BM_DIS_MASK 0x00000010L |
|---|
| 30579 | #define RCC_DEV0_0_RCC_BUS_CNTL__PMI_IO_DIS_DN_MASK 0x00000020L |
|---|
| 30580 | #define RCC_DEV0_0_RCC_BUS_CNTL__PMI_MEM_DIS_DN_MASK 0x00000040L |
|---|
| 30581 | #define RCC_DEV0_0_RCC_BUS_CNTL__PMI_IO_DIS_UP_MASK 0x00000080L |
|---|
| 30582 | #define RCC_DEV0_0_RCC_BUS_CNTL__PMI_MEM_DIS_UP_MASK 0x00000100L |
|---|
| 30583 | #define RCC_DEV0_0_RCC_BUS_CNTL__ROOT_ERR_LOG_ON_EVENT_MASK 0x00001000L |
|---|
| 30584 | #define RCC_DEV0_0_RCC_BUS_CNTL__HOST_CPL_POISONED_LOG_IN_RC_MASK 0x00002000L |
|---|
| 30585 | #define RCC_DEV0_0_RCC_BUS_CNTL__DN_SEC_SIG_CPLCA_WITH_EP_ERR_MASK 0x00010000L |
|---|
| 30586 | #define RCC_DEV0_0_RCC_BUS_CNTL__DN_SEC_RCV_CPLCA_WITH_EP_ERR_MASK 0x00020000L |
|---|
| 30587 | #define RCC_DEV0_0_RCC_BUS_CNTL__DN_SEC_RCV_CPLUR_WITH_EP_ERR_MASK 0x00040000L |
|---|
| 30588 | #define RCC_DEV0_0_RCC_BUS_CNTL__DN_PRI_SIG_CPLCA_WITH_EP_ERR_MASK 0x00080000L |
|---|
| 30589 | #define RCC_DEV0_0_RCC_BUS_CNTL__DN_PRI_RCV_CPLCA_WITH_EP_ERR_MASK 0x00100000L |
|---|
| 30590 | #define RCC_DEV0_0_RCC_BUS_CNTL__DN_PRI_RCV_CPLUR_WITH_EP_ERR_MASK 0x00200000L |
|---|
| 30591 | #define RCC_DEV0_0_RCC_BUS_CNTL__MAX_PAYLOAD_SIZE_MODE_MASK 0x01000000L |
|---|
| 30592 | #define RCC_DEV0_0_RCC_BUS_CNTL__PRIV_MAX_PAYLOAD_SIZE_MASK 0x0E000000L |
|---|
| 30593 | #define RCC_DEV0_0_RCC_BUS_CNTL__MAX_READ_REQUEST_SIZE_MODE_MASK 0x10000000L |
|---|
| 30594 | #define RCC_DEV0_0_RCC_BUS_CNTL__PRIV_MAX_READ_REQUEST_SIZE_MASK 0xE0000000L |
|---|
| 30595 | //RCC_DEV0_0_RCC_CONFIG_CNTL |
|---|
| 30596 | #define RCC_DEV0_0_RCC_CONFIG_CNTL__CFG_VGA_RAM_EN__SHIFT 0x0 |
|---|
| 30597 | #define RCC_DEV0_0_RCC_CONFIG_CNTL__GENMO_MONO_ADDRESS_B__SHIFT 0x2 |
|---|
| 30598 | #define RCC_DEV0_0_RCC_CONFIG_CNTL__GRPH_ADRSEL__SHIFT 0x3 |
|---|
| 30599 | #define RCC_DEV0_0_RCC_CONFIG_CNTL__CFG_VGA_RAM_EN_MASK 0x00000001L |
|---|
| 30600 | #define RCC_DEV0_0_RCC_CONFIG_CNTL__GENMO_MONO_ADDRESS_B_MASK 0x00000004L |
|---|
| 30601 | #define RCC_DEV0_0_RCC_CONFIG_CNTL__GRPH_ADRSEL_MASK 0x00000018L |
|---|
| 30602 | //RCC_DEV0_0_RCC_CONFIG_F0_BASE |
|---|
| 30603 | #define RCC_DEV0_0_RCC_CONFIG_F0_BASE__F0_BASE__SHIFT 0x0 |
|---|
| 30604 | #define RCC_DEV0_0_RCC_CONFIG_F0_BASE__F0_BASE_MASK 0xFFFFFFFFL |
|---|
| 30605 | //RCC_DEV0_0_RCC_CONFIG_APER_SIZE |
|---|
| 30606 | #define RCC_DEV0_0_RCC_CONFIG_APER_SIZE__APER_SIZE__SHIFT 0x0 |
|---|
| 30607 | #define RCC_DEV0_0_RCC_CONFIG_APER_SIZE__APER_SIZE_MASK 0xFFFFFFFFL |
|---|
| 30608 | //RCC_DEV0_0_RCC_CONFIG_REG_APER_SIZE |
|---|
| 30609 | #define RCC_DEV0_0_RCC_CONFIG_REG_APER_SIZE__REG_APER_SIZE__SHIFT 0x0 |
|---|
| 30610 | #define RCC_DEV0_0_RCC_CONFIG_REG_APER_SIZE__REG_APER_SIZE_MASK 0x07FFFFFFL |
|---|
| 30611 | //RCC_DEV0_0_RCC_XDMA_LO |
|---|
| 30612 | #define RCC_DEV0_0_RCC_XDMA_LO__BIF_XDMA_LOWER_BOUND__SHIFT 0x0 |
|---|
| 30613 | #define RCC_DEV0_0_RCC_XDMA_LO__BIF_XDMA_APER_EN__SHIFT 0x1f |
|---|
| 30614 | #define RCC_DEV0_0_RCC_XDMA_LO__BIF_XDMA_LOWER_BOUND_MASK 0x7FFFFFFFL |
|---|
| 30615 | #define RCC_DEV0_0_RCC_XDMA_LO__BIF_XDMA_APER_EN_MASK 0x80000000L |
|---|
| 30616 | //RCC_DEV0_0_RCC_XDMA_HI |
|---|
| 30617 | #define RCC_DEV0_0_RCC_XDMA_HI__BIF_XDMA_UPPER_BOUND__SHIFT 0x0 |
|---|
| 30618 | #define RCC_DEV0_0_RCC_XDMA_HI__BIF_XDMA_UPPER_BOUND_MASK 0x7FFFFFFFL |
|---|
| 30619 | //RCC_DEV0_0_RCC_FEATURES_CONTROL_MISC |
|---|
| 30620 | #define RCC_DEV0_0_RCC_FEATURES_CONTROL_MISC__INIT_PFFLR_CRS_RET_DIS__SHIFT 0x7 |
|---|
| 30621 | #define RCC_DEV0_0_RCC_FEATURES_CONTROL_MISC__ATC_PRG_RESP_PASID_UR_EN__SHIFT 0x8 |
|---|
| 30622 | #define RCC_DEV0_0_RCC_FEATURES_CONTROL_MISC__RX_IGNORE_TRANSMRD_UR__SHIFT 0x9 |
|---|
| 30623 | #define RCC_DEV0_0_RCC_FEATURES_CONTROL_MISC__RX_IGNORE_TRANSMWR_UR__SHIFT 0xa |
|---|
| 30624 | #define RCC_DEV0_0_RCC_FEATURES_CONTROL_MISC__RX_IGNORE_ATSTRANSREQ_UR__SHIFT 0xb |
|---|
| 30625 | #define 0xc |
|---|
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|---|
| 30627 | #define RCC_DEV0_0_RCC_FEATURES_CONTROL_MISC__CLR_MSI_X_PENDING_WHEN_DISABLED_DIS__SHIFT 0xe |
|---|
| 30628 | #define RCC_DEV0_0_RCC_FEATURES_CONTROL_MISC__CHECK_BME_ON_PENDING_PKT_GEN_DIS__SHIFT 0xf |
|---|
| 30629 | #define RCC_DEV0_0_RCC_FEATURES_CONTROL_MISC__PSN_CHECK_ON_PAYLOAD_DIS__SHIFT 0x10 |
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| 30631 | #define RCC_DEV0_0_RCC_FEATURES_CONTROL_MISC__SET_DEVICE_ERR_FOR_ECRC_EN__SHIFT 0x12 |
|---|
| 30632 | #define RCC_DEV0_0_RCC_FEATURES_CONTROL_MISC__HOST_POISON_FLAG_CHECK_FOR_CHAIN_DIS__SHIFT 0x13 |
|---|
| 30633 | #define RCC_DEV0_0_RCC_FEATURES_CONTROL_MISC__INIT_PFFLR_CRS_RET_DIS_MASK 0x00000080L |
|---|
| 30634 | #define RCC_DEV0_0_RCC_FEATURES_CONTROL_MISC__ATC_PRG_RESP_PASID_UR_EN_MASK 0x00000100L |
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| 30635 | #define RCC_DEV0_0_RCC_FEATURES_CONTROL_MISC__RX_IGNORE_TRANSMRD_UR_MASK 0x00000200L |
|---|
| 30636 | #define RCC_DEV0_0_RCC_FEATURES_CONTROL_MISC__RX_IGNORE_TRANSMWR_UR_MASK 0x00000400L |
|---|
| 30637 | #define RCC_DEV0_0_RCC_FEATURES_CONTROL_MISC__RX_IGNORE_ATSTRANSREQ_UR_MASK 0x00000800L |
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| 30638 | #define 0x00001000L |
|---|
| 30639 | #define RCC_DEV0_0_RCC_FEATURES_CONTROL_MISC__RX_IGNORE_INVCPL_UR_MASK 0x00002000L |
|---|
| 30640 | #define RCC_DEV0_0_RCC_FEATURES_CONTROL_MISC__CLR_MSI_X_PENDING_WHEN_DISABLED_DIS_MASK 0x00004000L |
|---|
| 30641 | #define RCC_DEV0_0_RCC_FEATURES_CONTROL_MISC__CHECK_BME_ON_PENDING_PKT_GEN_DIS_MASK 0x00008000L |
|---|
| 30642 | #define RCC_DEV0_0_RCC_FEATURES_CONTROL_MISC__PSN_CHECK_ON_PAYLOAD_DIS_MASK 0x00010000L |
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| 30643 | #define RCC_DEV0_0_RCC_FEATURES_CONTROL_MISC__CLR_MSI_PENDING_ON_MULTIEN_DIS_MASK 0x00020000L |
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| 30644 | #define RCC_DEV0_0_RCC_FEATURES_CONTROL_MISC__SET_DEVICE_ERR_FOR_ECRC_EN_MASK 0x00040000L |
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| 30645 | #define RCC_DEV0_0_RCC_FEATURES_CONTROL_MISC__HOST_POISON_FLAG_CHECK_FOR_CHAIN_DIS_MASK 0x00080000L |
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| 30646 | //RCC_DEV0_0_RCC_BUSNUM_CNTL1 |
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| 30647 | #define RCC_DEV0_0_RCC_BUSNUM_CNTL1__ID_MASK__SHIFT 0x0 |
|---|
| 30648 | #define RCC_DEV0_0_RCC_BUSNUM_CNTL1__ID_MASK_MASK 0x000000FFL |
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| 30649 | //RCC_DEV0_0_RCC_BUSNUM_LIST0 |
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| 30650 | #define RCC_DEV0_0_RCC_BUSNUM_LIST0__ID0__SHIFT 0x0 |
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| 30651 | #define RCC_DEV0_0_RCC_BUSNUM_LIST0__ID1__SHIFT 0x8 |
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| 30652 | #define RCC_DEV0_0_RCC_BUSNUM_LIST0__ID2__SHIFT 0x10 |
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| 30653 | #define RCC_DEV0_0_RCC_BUSNUM_LIST0__ID3__SHIFT 0x18 |
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| 30657 | #define RCC_DEV0_0_RCC_BUSNUM_LIST0__ID3_MASK 0xFF000000L |
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| 30658 | //RCC_DEV0_0_RCC_BUSNUM_LIST1 |
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| 30659 | #define RCC_DEV0_0_RCC_BUSNUM_LIST1__ID4__SHIFT 0x0 |
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| 30660 | #define RCC_DEV0_0_RCC_BUSNUM_LIST1__ID5__SHIFT 0x8 |
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| 30661 | #define RCC_DEV0_0_RCC_BUSNUM_LIST1__ID6__SHIFT 0x10 |
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| 30662 | #define RCC_DEV0_0_RCC_BUSNUM_LIST1__ID7__SHIFT 0x18 |
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| 30663 | #define RCC_DEV0_0_RCC_BUSNUM_LIST1__ID4_MASK 0x000000FFL |
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| 30666 | #define RCC_DEV0_0_RCC_BUSNUM_LIST1__ID7_MASK 0xFF000000L |
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| 30667 | //RCC_DEV0_0_RCC_BUSNUM_CNTL2 |
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| 30669 | #define RCC_DEV0_0_RCC_BUSNUM_CNTL2__AUTOUPDATE_EN__SHIFT 0x8 |
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| 30670 | #define RCC_DEV0_0_RCC_BUSNUM_CNTL2__HDPREG_CNTL__SHIFT 0x10 |
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|---|
| 30672 | #define RCC_DEV0_0_RCC_BUSNUM_CNTL2__AUTOUPDATE_SEL_MASK 0x000000FFL |
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| 30673 | #define RCC_DEV0_0_RCC_BUSNUM_CNTL2__AUTOUPDATE_EN_MASK 0x00000100L |
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| 30674 | #define RCC_DEV0_0_RCC_BUSNUM_CNTL2__HDPREG_CNTL_MASK 0x00010000L |
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| 30675 | #define RCC_DEV0_0_RCC_BUSNUM_CNTL2__ERROR_MULTIPLE_ID_MATCH_MASK 0x00020000L |
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| 30676 | //RCC_DEV0_0_RCC_CAPTURE_HOST_BUSNUM |
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| 30677 | #define RCC_DEV0_0_RCC_CAPTURE_HOST_BUSNUM__CHECK_EN__SHIFT 0x0 |
|---|
| 30678 | #define RCC_DEV0_0_RCC_CAPTURE_HOST_BUSNUM__CHECK_EN_MASK 0x00000001L |
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| 30679 | //RCC_DEV0_0_RCC_HOST_BUSNUM |
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| 30680 | #define RCC_DEV0_0_RCC_HOST_BUSNUM__HOST_ID__SHIFT 0x0 |
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| 30681 | #define RCC_DEV0_0_RCC_HOST_BUSNUM__HOST_ID_MASK 0x0000FFFFL |
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| 30682 | //RCC_DEV0_0_RCC_PEER0_FB_OFFSET_HI |
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| 30683 | #define RCC_DEV0_0_RCC_PEER0_FB_OFFSET_HI__PEER0_FB_OFFSET_HI__SHIFT 0x0 |
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| 30684 | #define RCC_DEV0_0_RCC_PEER0_FB_OFFSET_HI__PEER0_FB_OFFSET_HI_MASK 0x000FFFFFL |
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| 30685 | //RCC_DEV0_0_RCC_PEER0_FB_OFFSET_LO |
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| 30687 | #define RCC_DEV0_0_RCC_PEER0_FB_OFFSET_LO__PEER0_FB_EN__SHIFT 0x1f |
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| 30688 | #define RCC_DEV0_0_RCC_PEER0_FB_OFFSET_LO__PEER0_FB_OFFSET_LO_MASK 0x000FFFFFL |
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| 30689 | #define RCC_DEV0_0_RCC_PEER0_FB_OFFSET_LO__PEER0_FB_EN_MASK 0x80000000L |
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| 30691 | #define RCC_DEV0_0_RCC_PEER1_FB_OFFSET_HI__PEER1_FB_OFFSET_HI__SHIFT 0x0 |
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| 30692 | #define RCC_DEV0_0_RCC_PEER1_FB_OFFSET_HI__PEER1_FB_OFFSET_HI_MASK 0x000FFFFFL |
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| 30693 | //RCC_DEV0_0_RCC_PEER1_FB_OFFSET_LO |
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| 30695 | #define RCC_DEV0_0_RCC_PEER1_FB_OFFSET_LO__PEER1_FB_EN__SHIFT 0x1f |
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| 30696 | #define RCC_DEV0_0_RCC_PEER1_FB_OFFSET_LO__PEER1_FB_OFFSET_LO_MASK 0x000FFFFFL |
|---|
| 30697 | #define RCC_DEV0_0_RCC_PEER1_FB_OFFSET_LO__PEER1_FB_EN_MASK 0x80000000L |
|---|
| 30698 | //RCC_DEV0_0_RCC_PEER2_FB_OFFSET_HI |
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| 30699 | #define RCC_DEV0_0_RCC_PEER2_FB_OFFSET_HI__PEER2_FB_OFFSET_HI__SHIFT 0x0 |
|---|
| 30700 | #define RCC_DEV0_0_RCC_PEER2_FB_OFFSET_HI__PEER2_FB_OFFSET_HI_MASK 0x000FFFFFL |
|---|
| 30701 | //RCC_DEV0_0_RCC_PEER2_FB_OFFSET_LO |
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| 30702 | #define RCC_DEV0_0_RCC_PEER2_FB_OFFSET_LO__PEER2_FB_OFFSET_LO__SHIFT 0x0 |
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| 30703 | #define RCC_DEV0_0_RCC_PEER2_FB_OFFSET_LO__PEER2_FB_EN__SHIFT 0x1f |
|---|
| 30704 | #define RCC_DEV0_0_RCC_PEER2_FB_OFFSET_LO__PEER2_FB_OFFSET_LO_MASK 0x000FFFFFL |
|---|
| 30705 | #define RCC_DEV0_0_RCC_PEER2_FB_OFFSET_LO__PEER2_FB_EN_MASK 0x80000000L |
|---|
| 30706 | //RCC_DEV0_0_RCC_PEER3_FB_OFFSET_HI |
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| 30707 | #define RCC_DEV0_0_RCC_PEER3_FB_OFFSET_HI__PEER3_FB_OFFSET_HI__SHIFT 0x0 |
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| 30708 | #define RCC_DEV0_0_RCC_PEER3_FB_OFFSET_HI__PEER3_FB_OFFSET_HI_MASK 0x000FFFFFL |
|---|
| 30709 | //RCC_DEV0_0_RCC_PEER3_FB_OFFSET_LO |
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| 30710 | #define RCC_DEV0_0_RCC_PEER3_FB_OFFSET_LO__PEER3_FB_OFFSET_LO__SHIFT 0x0 |
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|---|
| 30712 | #define RCC_DEV0_0_RCC_PEER3_FB_OFFSET_LO__PEER3_FB_OFFSET_LO_MASK 0x000FFFFFL |
|---|
| 30713 | #define RCC_DEV0_0_RCC_PEER3_FB_OFFSET_LO__PEER3_FB_EN_MASK 0x80000000L |
|---|
| 30714 | //RCC_DEV0_0_RCC_DEVFUNCNUM_LIST0 |
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|---|
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|---|
| 30718 | #define RCC_DEV0_0_RCC_DEVFUNCNUM_LIST0__DEVFUNC_ID3__SHIFT 0x18 |
|---|
| 30719 | #define RCC_DEV0_0_RCC_DEVFUNCNUM_LIST0__DEVFUNC_ID0_MASK 0x000000FFL |
|---|
| 30720 | #define RCC_DEV0_0_RCC_DEVFUNCNUM_LIST0__DEVFUNC_ID1_MASK 0x0000FF00L |
|---|
| 30721 | #define RCC_DEV0_0_RCC_DEVFUNCNUM_LIST0__DEVFUNC_ID2_MASK 0x00FF0000L |
|---|
| 30722 | #define RCC_DEV0_0_RCC_DEVFUNCNUM_LIST0__DEVFUNC_ID3_MASK 0xFF000000L |
|---|
| 30723 | //RCC_DEV0_0_RCC_DEVFUNCNUM_LIST1 |
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| 30724 | #define RCC_DEV0_0_RCC_DEVFUNCNUM_LIST1__DEVFUNC_ID4__SHIFT 0x0 |
|---|
| 30725 | #define RCC_DEV0_0_RCC_DEVFUNCNUM_LIST1__DEVFUNC_ID5__SHIFT 0x8 |
|---|
| 30726 | #define RCC_DEV0_0_RCC_DEVFUNCNUM_LIST1__DEVFUNC_ID6__SHIFT 0x10 |
|---|
| 30727 | #define RCC_DEV0_0_RCC_DEVFUNCNUM_LIST1__DEVFUNC_ID7__SHIFT 0x18 |
|---|
| 30728 | #define RCC_DEV0_0_RCC_DEVFUNCNUM_LIST1__DEVFUNC_ID4_MASK 0x000000FFL |
|---|
| 30729 | #define RCC_DEV0_0_RCC_DEVFUNCNUM_LIST1__DEVFUNC_ID5_MASK 0x0000FF00L |
|---|
| 30730 | #define RCC_DEV0_0_RCC_DEVFUNCNUM_LIST1__DEVFUNC_ID6_MASK 0x00FF0000L |
|---|
| 30731 | #define RCC_DEV0_0_RCC_DEVFUNCNUM_LIST1__DEVFUNC_ID7_MASK 0xFF000000L |
|---|
| 30732 | //RCC_DEV0_0_RCC_DEV0_LINK_CNTL |
|---|
| 30733 | #define RCC_DEV0_0_RCC_DEV0_LINK_CNTL__LINK_DOWN_EXIT__SHIFT 0x0 |
|---|
| 30734 | #define RCC_DEV0_0_RCC_DEV0_LINK_CNTL__LINK_DOWN_ENTRY__SHIFT 0x8 |
|---|
| 30735 | #define RCC_DEV0_0_RCC_DEV0_LINK_CNTL__LINK_DOWN_EXIT_MASK 0x00000001L |
|---|
| 30736 | #define RCC_DEV0_0_RCC_DEV0_LINK_CNTL__LINK_DOWN_ENTRY_MASK 0x00000100L |
|---|
| 30737 | //RCC_DEV0_0_RCC_CMN_LINK_CNTL |
|---|
| 30738 | #define RCC_DEV0_0_RCC_CMN_LINK_CNTL__BLOCK_PME_ON_L0S_DIS__SHIFT 0x0 |
|---|
| 30739 | #define RCC_DEV0_0_RCC_CMN_LINK_CNTL__BLOCK_PME_ON_L1_DIS__SHIFT 0x1 |
|---|
| 30740 | #define RCC_DEV0_0_RCC_CMN_LINK_CNTL__BLOCK_PME_ON_LDN_DIS__SHIFT 0x2 |
|---|
| 30741 | #define RCC_DEV0_0_RCC_CMN_LINK_CNTL__PM_L1_IDLE_CHECK_DMA_EN__SHIFT 0x3 |
|---|
| 30742 | #define RCC_DEV0_0_RCC_CMN_LINK_CNTL__VLINK_IN_L1LTR_TIMER__SHIFT 0x10 |
|---|
| 30743 | #define RCC_DEV0_0_RCC_CMN_LINK_CNTL__BLOCK_PME_ON_L0S_DIS_MASK 0x00000001L |
|---|
| 30744 | #define RCC_DEV0_0_RCC_CMN_LINK_CNTL__BLOCK_PME_ON_L1_DIS_MASK 0x00000002L |
|---|
| 30745 | #define RCC_DEV0_0_RCC_CMN_LINK_CNTL__BLOCK_PME_ON_LDN_DIS_MASK 0x00000004L |
|---|
| 30746 | #define RCC_DEV0_0_RCC_CMN_LINK_CNTL__PM_L1_IDLE_CHECK_DMA_EN_MASK 0x00000008L |
|---|
| 30747 | #define RCC_DEV0_0_RCC_CMN_LINK_CNTL__VLINK_IN_L1LTR_TIMER_MASK 0xFFFF0000L |
|---|
| 30748 | //RCC_DEV0_0_RCC_EP_REQUESTERID_RESTORE |
|---|
| 30749 | #define RCC_DEV0_0_RCC_EP_REQUESTERID_RESTORE__EP_REQID_BUS__SHIFT 0x0 |
|---|
| 30750 | #define RCC_DEV0_0_RCC_EP_REQUESTERID_RESTORE__EP_REQID_DEV__SHIFT 0x8 |
|---|
| 30751 | #define RCC_DEV0_0_RCC_EP_REQUESTERID_RESTORE__EP_REQID_BUS_MASK 0x000000FFL |
|---|
| 30752 | #define RCC_DEV0_0_RCC_EP_REQUESTERID_RESTORE__EP_REQID_DEV_MASK 0x00001F00L |
|---|
| 30753 | //RCC_DEV0_0_RCC_LTR_LSWITCH_CNTL |
|---|
| 30754 | #define RCC_DEV0_0_RCC_LTR_LSWITCH_CNTL__LSWITCH_LATENCY_VALUE__SHIFT 0x0 |
|---|
| 30755 | #define RCC_DEV0_0_RCC_LTR_LSWITCH_CNTL__LSWITCH_LATENCY_VALUE_MASK 0x000003FFL |
|---|
| 30756 | //RCC_DEV0_0_RCC_MH_ARB_CNTL |
|---|
| 30757 | #define RCC_DEV0_0_RCC_MH_ARB_CNTL__MH_ARB_MODE__SHIFT 0x0 |
|---|
| 30758 | #define RCC_DEV0_0_RCC_MH_ARB_CNTL__MH_ARB_FIX_PRIORITY__SHIFT 0x1 |
|---|
| 30759 | #define RCC_DEV0_0_RCC_MH_ARB_CNTL__MH_ARB_MODE_MASK 0x00000001L |
|---|
| 30760 | #define RCC_DEV0_0_RCC_MH_ARB_CNTL__MH_ARB_FIX_PRIORITY_MASK 0x00007FFEL |
|---|
| 30761 | |
|---|
| 30762 | |
|---|
| 30763 | // addressBlock: nbio_nbif0_bif_bx_BIFDEC1:1 |
|---|
| 30764 | //BIF_BX0_CC_BIF_BX_STRAP0 |
|---|
| 30765 | #define BIF_BX0_CC_BIF_BX_STRAP0__STRAP_RESERVED__SHIFT 0x19 |
|---|
| 30766 | #define BIF_BX0_CC_BIF_BX_STRAP0__STRAP_RESERVED_MASK 0xFE000000L |
|---|
| 30767 | //BIF_BX0_CC_BIF_BX_PINSTRAP0 |
|---|
| 30768 | //BIF_BX0_BIF_MM_INDACCESS_CNTL |
|---|
| 30769 | #define BIF_BX0_BIF_MM_INDACCESS_CNTL__WRITE_DIS__SHIFT 0x0 |
|---|
| 30770 | #define BIF_BX0_BIF_MM_INDACCESS_CNTL__MM_INDACCESS_DIS__SHIFT 0x1 |
|---|
| 30771 | #define BIF_BX0_BIF_MM_INDACCESS_CNTL__WRITE_DIS_MASK 0x00000001L |
|---|
| 30772 | #define BIF_BX0_BIF_MM_INDACCESS_CNTL__MM_INDACCESS_DIS_MASK 0x00000002L |
|---|
| 30773 | //BIF_BX0_BUS_CNTL |
|---|
| 30774 | #define BIF_BX0_BUS_CNTL__VGA_REG_COHERENCY_DIS__SHIFT 0x6 |
|---|
| 30775 | #define BIF_BX0_BUS_CNTL__VGA_MEM_COHERENCY_DIS__SHIFT 0x7 |
|---|
| 30776 | #define BIF_BX0_BUS_CNTL__SET_AZ_TC__SHIFT 0xa |
|---|
| 30777 | #define BIF_BX0_BUS_CNTL__SET_MC_TC__SHIFT 0xd |
|---|
| 30778 | #define BIF_BX0_BUS_CNTL__ZERO_BE_WR_EN__SHIFT 0x10 |
|---|
| 30779 | #define BIF_BX0_BUS_CNTL__ZERO_BE_RD_EN__SHIFT 0x11 |
|---|
| 30780 | #define BIF_BX0_BUS_CNTL__RD_STALL_IO_WR__SHIFT 0x12 |
|---|
| 30781 | #define BIF_BX0_BUS_CNTL__HDP_FB_FLUSH_STALL_DOORBELL_DIS__SHIFT 0x18 |
|---|
| 30782 | #define BIF_BX0_BUS_CNTL__PRECEEDINGWR_STALL_VGA_FB_FLUSH_DIS__SHIFT 0x19 |
|---|
| 30783 | #define BIF_BX0_BUS_CNTL__PRECEEDINGWR_STALL_VGA_REG_FLUSH_DIS__SHIFT 0x1a |
|---|
| 30784 | #define BIF_BX0_BUS_CNTL__MMDAT_RD_HDP_TRIGGER_HDP_FB_FLUSH_DIS__SHIFT 0x1b |
|---|
| 30785 | #define BIF_BX0_BUS_CNTL__HDP_FB_FLUSH_STALL_MMDAT_RD_HDP_DIS__SHIFT 0x1c |
|---|
| 30786 | #define BIF_BX0_BUS_CNTL__HDP_REG_FLUSH_VF_MASK_EN__SHIFT 0x1d |
|---|
| 30787 | #define BIF_BX0_BUS_CNTL__VGAFB_ZERO_BE_WR_EN__SHIFT 0x1e |
|---|
| 30788 | #define BIF_BX0_BUS_CNTL__VGAFB_ZERO_BE_RD_EN__SHIFT 0x1f |
|---|
| 30789 | #define BIF_BX0_BUS_CNTL__VGA_REG_COHERENCY_DIS_MASK 0x00000040L |
|---|
| 30790 | #define BIF_BX0_BUS_CNTL__VGA_MEM_COHERENCY_DIS_MASK 0x00000080L |
|---|
| 30791 | #define BIF_BX0_BUS_CNTL__SET_AZ_TC_MASK 0x00001C00L |
|---|
| 30792 | #define BIF_BX0_BUS_CNTL__SET_MC_TC_MASK 0x0000E000L |
|---|
| 30793 | #define BIF_BX0_BUS_CNTL__ZERO_BE_WR_EN_MASK 0x00010000L |
|---|
| 30794 | #define BIF_BX0_BUS_CNTL__ZERO_BE_RD_EN_MASK 0x00020000L |
|---|
| 30795 | #define BIF_BX0_BUS_CNTL__RD_STALL_IO_WR_MASK 0x00040000L |
|---|
| 30796 | #define BIF_BX0_BUS_CNTL__HDP_FB_FLUSH_STALL_DOORBELL_DIS_MASK 0x01000000L |
|---|
| 30797 | #define BIF_BX0_BUS_CNTL__PRECEEDINGWR_STALL_VGA_FB_FLUSH_DIS_MASK 0x02000000L |
|---|
| 30798 | #define BIF_BX0_BUS_CNTL__PRECEEDINGWR_STALL_VGA_REG_FLUSH_DIS_MASK 0x04000000L |
|---|
| 30799 | #define BIF_BX0_BUS_CNTL__MMDAT_RD_HDP_TRIGGER_HDP_FB_FLUSH_DIS_MASK 0x08000000L |
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| 30800 | #define BIF_BX0_BUS_CNTL__HDP_FB_FLUSH_STALL_MMDAT_RD_HDP_DIS_MASK 0x10000000L |
|---|
| 30801 | #define BIF_BX0_BUS_CNTL__HDP_REG_FLUSH_VF_MASK_EN_MASK 0x20000000L |
|---|
| 30802 | #define BIF_BX0_BUS_CNTL__VGAFB_ZERO_BE_WR_EN_MASK 0x40000000L |
|---|
| 30803 | #define BIF_BX0_BUS_CNTL__VGAFB_ZERO_BE_RD_EN_MASK 0x80000000L |
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| 30804 | //BIF_BX0_BIF_SCRATCH0 |
|---|
| 30805 | #define BIF_BX0_BIF_SCRATCH0__BIF_SCRATCH0__SHIFT 0x0 |
|---|
| 30806 | #define BIF_BX0_BIF_SCRATCH0__BIF_SCRATCH0_MASK 0xFFFFFFFFL |
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| 30807 | //BIF_BX0_BIF_SCRATCH1 |
|---|
| 30808 | #define BIF_BX0_BIF_SCRATCH1__BIF_SCRATCH1__SHIFT 0x0 |
|---|
| 30809 | #define BIF_BX0_BIF_SCRATCH1__BIF_SCRATCH1_MASK 0xFFFFFFFFL |
|---|
| 30810 | //BIF_BX0_BX_RESET_EN |
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| 30811 | #define BIF_BX0_BX_RESET_EN__RESET_ON_VFENABLE_LOW_EN__SHIFT 0x10 |
|---|
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| 30813 | //BIF_BX0_MM_CFGREGS_CNTL |
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|---|
| 30816 | #define BIF_BX0_MM_CFGREGS_CNTL__MM_WR_TO_CFG_EN__SHIFT 0x1f |
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| 30817 | #define BIF_BX0_MM_CFGREGS_CNTL__MM_CFG_FUNC_SEL_MASK 0x00000007L |
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| 30818 | #define BIF_BX0_MM_CFGREGS_CNTL__MM_CFG_DEV_SEL_MASK 0x000000C0L |
|---|
| 30819 | #define BIF_BX0_MM_CFGREGS_CNTL__MM_WR_TO_CFG_EN_MASK 0x80000000L |
|---|
| 30820 | //BIF_BX0_BX_RESET_CNTL |
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| 30821 | #define BIF_BX0_BX_RESET_CNTL__LINK_TRAIN_EN__SHIFT 0x0 |
|---|
| 30822 | #define BIF_BX0_BX_RESET_CNTL__LINK_TRAIN_EN_MASK 0x00000001L |
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| 30823 | //BIF_BX0_INTERRUPT_CNTL |
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| 30824 | #define BIF_BX0_INTERRUPT_CNTL__IH_DUMMY_RD_OVERRIDE__SHIFT 0x0 |
|---|
| 30825 | #define BIF_BX0_INTERRUPT_CNTL__IH_DUMMY_RD_EN__SHIFT 0x1 |
|---|
| 30826 | #define BIF_BX0_INTERRUPT_CNTL__IH_REQ_NONSNOOP_EN__SHIFT 0x3 |
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| 30828 | #define BIF_BX0_INTERRUPT_CNTL__GEN_IH_INT_EN__SHIFT 0x8 |
|---|
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|---|
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| 30833 | #define BIF_BX0_INTERRUPT_CNTL__IH_DUMMY_RD_OVERRIDE_MASK 0x00000001L |
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| 30834 | #define BIF_BX0_INTERRUPT_CNTL__IH_DUMMY_RD_EN_MASK 0x00000002L |
|---|
| 30835 | #define BIF_BX0_INTERRUPT_CNTL__IH_REQ_NONSNOOP_EN_MASK 0x00000008L |
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| 30836 | #define BIF_BX0_INTERRUPT_CNTL__IH_INTR_DLY_CNTR_MASK 0x000000F0L |
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| 30837 | #define BIF_BX0_INTERRUPT_CNTL__GEN_IH_INT_EN_MASK 0x00000100L |
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| 30838 | #define BIF_BX0_INTERRUPT_CNTL__BIF_RB_REQ_NONSNOOP_EN_MASK 0x00008000L |
|---|
| 30839 | #define BIF_BX0_INTERRUPT_CNTL__DUMMYRD_BYPASS_IN_MSI_EN_MASK 0x00010000L |
|---|
| 30840 | #define BIF_BX0_INTERRUPT_CNTL__ALWAYS_SEND_INTPKT_AFTER_DUMMYRD_DIS_MASK 0x00020000L |
|---|
| 30841 | #define BIF_BX0_INTERRUPT_CNTL__BIF_RB_REQ_RELAX_ORDER_EN_MASK 0x00040000L |
|---|
| 30842 | //BIF_BX0_INTERRUPT_CNTL2 |
|---|
| 30843 | #define BIF_BX0_INTERRUPT_CNTL2__IH_DUMMY_RD_ADDR__SHIFT 0x0 |
|---|
| 30844 | #define BIF_BX0_INTERRUPT_CNTL2__IH_DUMMY_RD_ADDR_MASK 0xFFFFFFFFL |
|---|
| 30845 | //BIF_BX0_CLKREQB_PAD_CNTL |
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| 30850 | #define BIF_BX0_CLKREQB_PAD_CNTL__CLKREQB_PAD_SN0__SHIFT 0x5 |
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| 30851 | #define BIF_BX0_CLKREQB_PAD_CNTL__CLKREQB_PAD_SN1__SHIFT 0x6 |
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| 30852 | #define BIF_BX0_CLKREQB_PAD_CNTL__CLKREQB_PAD_SN2__SHIFT 0x7 |
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| 30854 | #define BIF_BX0_CLKREQB_PAD_CNTL__CLKREQB_PAD_SLEWN__SHIFT 0x9 |
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| 30855 | #define BIF_BX0_CLKREQB_PAD_CNTL__CLKREQB_PAD_WAKE__SHIFT 0xa |
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| 30856 | #define BIF_BX0_CLKREQB_PAD_CNTL__CLKREQB_PAD_SCHMEN__SHIFT 0xb |
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| 30857 | #define BIF_BX0_CLKREQB_PAD_CNTL__CLKREQB_PAD_CNTL_EN__SHIFT 0xc |
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| 30858 | #define BIF_BX0_CLKREQB_PAD_CNTL__CLKREQB_PAD_Y__SHIFT 0xd |
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| 30859 | #define BIF_BX0_CLKREQB_PAD_CNTL__CLKREQB_PAD_A_MASK 0x00000001L |
|---|
| 30860 | #define BIF_BX0_CLKREQB_PAD_CNTL__CLKREQB_PAD_SEL_MASK 0x00000002L |
|---|
| 30861 | #define BIF_BX0_CLKREQB_PAD_CNTL__CLKREQB_PAD_MODE_MASK 0x00000004L |
|---|
| 30862 | #define BIF_BX0_CLKREQB_PAD_CNTL__CLKREQB_PAD_SPARE_MASK 0x00000018L |
|---|
| 30863 | #define BIF_BX0_CLKREQB_PAD_CNTL__CLKREQB_PAD_SN0_MASK 0x00000020L |
|---|
| 30864 | #define BIF_BX0_CLKREQB_PAD_CNTL__CLKREQB_PAD_SN1_MASK 0x00000040L |
|---|
| 30865 | #define BIF_BX0_CLKREQB_PAD_CNTL__CLKREQB_PAD_SN2_MASK 0x00000080L |
|---|
| 30866 | #define BIF_BX0_CLKREQB_PAD_CNTL__CLKREQB_PAD_SN3_MASK 0x00000100L |
|---|
| 30867 | #define BIF_BX0_CLKREQB_PAD_CNTL__CLKREQB_PAD_SLEWN_MASK 0x00000200L |
|---|
| 30868 | #define BIF_BX0_CLKREQB_PAD_CNTL__CLKREQB_PAD_WAKE_MASK 0x00000400L |
|---|
| 30869 | #define BIF_BX0_CLKREQB_PAD_CNTL__CLKREQB_PAD_SCHMEN_MASK 0x00000800L |
|---|
| 30870 | #define BIF_BX0_CLKREQB_PAD_CNTL__CLKREQB_PAD_CNTL_EN_MASK 0x00001000L |
|---|
| 30871 | #define BIF_BX0_CLKREQB_PAD_CNTL__CLKREQB_PAD_Y_MASK 0x00002000L |
|---|
| 30872 | //BIF_BX0_BIF_FEATURES_CONTROL_MISC |
|---|
| 30873 | #define BIF_BX0_BIF_FEATURES_CONTROL_MISC__MST_BIF_REQ_EP_DIS__SHIFT 0x0 |
|---|
| 30874 | #define BIF_BX0_BIF_FEATURES_CONTROL_MISC__SLV_BIF_CPL_EP_DIS__SHIFT 0x1 |
|---|
| 30875 | #define BIF_BX0_BIF_FEATURES_CONTROL_MISC__BIF_SLV_REQ_EP_DIS__SHIFT 0x2 |
|---|
| 30876 | #define BIF_BX0_BIF_FEATURES_CONTROL_MISC__BIF_MST_CPL_EP_DIS__SHIFT 0x3 |
|---|
| 30877 | #define BIF_BX0_BIF_FEATURES_CONTROL_MISC__BIF_RB_MSI_VEC_NOT_ENABLED_MODE__SHIFT 0xb |
|---|
| 30878 | #define BIF_BX0_BIF_FEATURES_CONTROL_MISC__BIF_RB_SET_OVERFLOW_EN__SHIFT 0xc |
|---|
| 30879 | #define BIF_BX0_BIF_FEATURES_CONTROL_MISC__ATOMIC_ERR_INT_DIS__SHIFT 0xd |
|---|
| 30880 | #define BIF_BX0_BIF_FEATURES_CONTROL_MISC__ATOMIC_ONLY_WRITE_DIS__SHIFT 0xe |
|---|
| 30881 | #define BIF_BX0_BIF_FEATURES_CONTROL_MISC__BME_HDL_NONVIR_EN__SHIFT 0xf |
|---|
| 30882 | #define BIF_BX0_BIF_FEATURES_CONTROL_MISC__HDP_NP_OSTD_LIMIT__SHIFT 0x10 |
|---|
| 30883 | #define BIF_BX0_BIF_FEATURES_CONTROL_MISC__DOORBELL_SELFRING_GPA_APER_CHK_48BIT_ADDR__SHIFT 0x18 |
|---|
| 30884 | #define BIF_BX0_BIF_FEATURES_CONTROL_MISC__MST_BIF_REQ_EP_DIS_MASK 0x00000001L |
|---|
| 30885 | #define BIF_BX0_BIF_FEATURES_CONTROL_MISC__SLV_BIF_CPL_EP_DIS_MASK 0x00000002L |
|---|
| 30886 | #define BIF_BX0_BIF_FEATURES_CONTROL_MISC__BIF_SLV_REQ_EP_DIS_MASK 0x00000004L |
|---|
| 30887 | #define BIF_BX0_BIF_FEATURES_CONTROL_MISC__BIF_MST_CPL_EP_DIS_MASK 0x00000008L |
|---|
| 30888 | #define BIF_BX0_BIF_FEATURES_CONTROL_MISC__BIF_RB_MSI_VEC_NOT_ENABLED_MODE_MASK 0x00000800L |
|---|
| 30889 | #define BIF_BX0_BIF_FEATURES_CONTROL_MISC__BIF_RB_SET_OVERFLOW_EN_MASK 0x00001000L |
|---|
| 30890 | #define BIF_BX0_BIF_FEATURES_CONTROL_MISC__ATOMIC_ERR_INT_DIS_MASK 0x00002000L |
|---|
| 30891 | #define BIF_BX0_BIF_FEATURES_CONTROL_MISC__ATOMIC_ONLY_WRITE_DIS_MASK 0x00004000L |
|---|
| 30892 | #define BIF_BX0_BIF_FEATURES_CONTROL_MISC__BME_HDL_NONVIR_EN_MASK 0x00008000L |
|---|
| 30893 | #define BIF_BX0_BIF_FEATURES_CONTROL_MISC__HDP_NP_OSTD_LIMIT_MASK 0x00FF0000L |
|---|
| 30894 | #define BIF_BX0_BIF_FEATURES_CONTROL_MISC__DOORBELL_SELFRING_GPA_APER_CHK_48BIT_ADDR_MASK 0x01000000L |
|---|
| 30895 | //BIF_BX0_BIF_DOORBELL_CNTL |
|---|
| 30896 | #define BIF_BX0_BIF_DOORBELL_CNTL__SELF_RING_DIS__SHIFT 0x0 |
|---|
| 30897 | #define BIF_BX0_BIF_DOORBELL_CNTL__TRANS_CHECK_DIS__SHIFT 0x1 |
|---|
| 30898 | #define BIF_BX0_BIF_DOORBELL_CNTL__UNTRANS_LBACK_EN__SHIFT 0x2 |
|---|
| 30899 | #define BIF_BX0_BIF_DOORBELL_CNTL__NON_CONSECUTIVE_BE_ZERO_DIS__SHIFT 0x3 |
|---|
| 30900 | #define BIF_BX0_BIF_DOORBELL_CNTL__DOORBELL_MONITOR_EN__SHIFT 0x4 |
|---|
| 30901 | #define BIF_BX0_BIF_DOORBELL_CNTL__DB_MNTR_INTGEN_DIS__SHIFT 0x18 |
|---|
| 30902 | #define BIF_BX0_BIF_DOORBELL_CNTL__DB_MNTR_INTGEN_MODE_0__SHIFT 0x19 |
|---|
| 30903 | #define BIF_BX0_BIF_DOORBELL_CNTL__DB_MNTR_INTGEN_MODE_1__SHIFT 0x1a |
|---|
| 30904 | #define BIF_BX0_BIF_DOORBELL_CNTL__DB_MNTR_INTGEN_MODE_2__SHIFT 0x1b |
|---|
| 30905 | #define BIF_BX0_BIF_DOORBELL_CNTL__SELF_RING_DIS_MASK 0x00000001L |
|---|
| 30906 | #define BIF_BX0_BIF_DOORBELL_CNTL__TRANS_CHECK_DIS_MASK 0x00000002L |
|---|
| 30907 | #define BIF_BX0_BIF_DOORBELL_CNTL__UNTRANS_LBACK_EN_MASK 0x00000004L |
|---|
| 30908 | #define BIF_BX0_BIF_DOORBELL_CNTL__NON_CONSECUTIVE_BE_ZERO_DIS_MASK 0x00000008L |
|---|
| 30909 | #define BIF_BX0_BIF_DOORBELL_CNTL__DOORBELL_MONITOR_EN_MASK 0x00000010L |
|---|
| 30910 | #define BIF_BX0_BIF_DOORBELL_CNTL__DB_MNTR_INTGEN_DIS_MASK 0x01000000L |
|---|
| 30911 | #define BIF_BX0_BIF_DOORBELL_CNTL__DB_MNTR_INTGEN_MODE_0_MASK 0x02000000L |
|---|
| 30912 | #define BIF_BX0_BIF_DOORBELL_CNTL__DB_MNTR_INTGEN_MODE_1_MASK 0x04000000L |
|---|
| 30913 | #define BIF_BX0_BIF_DOORBELL_CNTL__DB_MNTR_INTGEN_MODE_2_MASK 0x08000000L |
|---|
| 30914 | //BIF_BX0_BIF_DOORBELL_INT_CNTL |
|---|
| 30915 | #define BIF_BX0_BIF_DOORBELL_INT_CNTL__DOORBELL_INTERRUPT_STATUS__SHIFT 0x0 |
|---|
| 30916 | #define BIF_BX0_BIF_DOORBELL_INT_CNTL__RAS_CNTLR_INTERRUPT_STATUS__SHIFT 0x1 |
|---|
| 30917 | #define BIF_BX0_BIF_DOORBELL_INT_CNTL__RAS_ATHUB_ERR_EVENT_INTERRUPT_STATUS__SHIFT 0x2 |
|---|
| 30918 | #define BIF_BX0_BIF_DOORBELL_INT_CNTL__DOORBELL_INTERRUPT_CLEAR__SHIFT 0x10 |
|---|
| 30919 | #define BIF_BX0_BIF_DOORBELL_INT_CNTL__RAS_CNTLR_INTERRUPT_CLEAR__SHIFT 0x11 |
|---|
| 30920 | #define BIF_BX0_BIF_DOORBELL_INT_CNTL__RAS_ATHUB_ERR_EVENT_INTERRUPT_CLEAR__SHIFT 0x12 |
|---|
| 30921 | #define BIF_BX0_BIF_DOORBELL_INT_CNTL__DOORBELL_INTERRUPT_DISABLE__SHIFT 0x18 |
|---|
| 30922 | #define BIF_BX0_BIF_DOORBELL_INT_CNTL__RAS_CNTLR_INTERRUPT_DISABLE__SHIFT 0x19 |
|---|
| 30923 | #define BIF_BX0_BIF_DOORBELL_INT_CNTL__RAS_ATHUB_ERR_EVENT_INTERRUPT_DISABLE__SHIFT 0x1a |
|---|
| 30924 | #define BIF_BX0_BIF_DOORBELL_INT_CNTL__SET_DB_INTR_STATUS_WHEN_RB_ENABLE__SHIFT 0x1c |
|---|
| 30925 | #define BIF_BX0_BIF_DOORBELL_INT_CNTL__SET_IOH_RAS_INTR_STATUS_WHEN_RB_ENABLE__SHIFT 0x1d |
|---|
| 30926 | #define BIF_BX0_BIF_DOORBELL_INT_CNTL__SET_ATH_RAS_INTR_STATUS_WHEN_RB_ENABLE__SHIFT 0x1e |
|---|
| 30927 | #define BIF_BX0_BIF_DOORBELL_INT_CNTL__TIMEOUT_ERR_EVENT_INTERRUPT_ENABLE__SHIFT 0x1f |
|---|
| 30928 | #define BIF_BX0_BIF_DOORBELL_INT_CNTL__DOORBELL_INTERRUPT_STATUS_MASK 0x00000001L |
|---|
| 30929 | #define BIF_BX0_BIF_DOORBELL_INT_CNTL__RAS_CNTLR_INTERRUPT_STATUS_MASK 0x00000002L |
|---|
| 30930 | #define BIF_BX0_BIF_DOORBELL_INT_CNTL__RAS_ATHUB_ERR_EVENT_INTERRUPT_STATUS_MASK 0x00000004L |
|---|
| 30931 | #define BIF_BX0_BIF_DOORBELL_INT_CNTL__DOORBELL_INTERRUPT_CLEAR_MASK 0x00010000L |
|---|
| 30932 | #define BIF_BX0_BIF_DOORBELL_INT_CNTL__RAS_CNTLR_INTERRUPT_CLEAR_MASK 0x00020000L |
|---|
| 30933 | #define BIF_BX0_BIF_DOORBELL_INT_CNTL__RAS_ATHUB_ERR_EVENT_INTERRUPT_CLEAR_MASK 0x00040000L |
|---|
| 30934 | #define BIF_BX0_BIF_DOORBELL_INT_CNTL__DOORBELL_INTERRUPT_DISABLE_MASK 0x01000000L |
|---|
| 30935 | #define BIF_BX0_BIF_DOORBELL_INT_CNTL__RAS_CNTLR_INTERRUPT_DISABLE_MASK 0x02000000L |
|---|
| 30936 | #define BIF_BX0_BIF_DOORBELL_INT_CNTL__RAS_ATHUB_ERR_EVENT_INTERRUPT_DISABLE_MASK 0x04000000L |
|---|
| 30937 | #define BIF_BX0_BIF_DOORBELL_INT_CNTL__SET_DB_INTR_STATUS_WHEN_RB_ENABLE_MASK 0x10000000L |
|---|
| 30938 | #define BIF_BX0_BIF_DOORBELL_INT_CNTL__SET_IOH_RAS_INTR_STATUS_WHEN_RB_ENABLE_MASK 0x20000000L |
|---|
| 30939 | #define BIF_BX0_BIF_DOORBELL_INT_CNTL__SET_ATH_RAS_INTR_STATUS_WHEN_RB_ENABLE_MASK 0x40000000L |
|---|
| 30940 | #define BIF_BX0_BIF_DOORBELL_INT_CNTL__TIMEOUT_ERR_EVENT_INTERRUPT_ENABLE_MASK 0x80000000L |
|---|
| 30941 | //BIF_BX0_BIF_FB_EN |
|---|
| 30942 | #define BIF_BX0_BIF_FB_EN__FB_READ_EN__SHIFT 0x0 |
|---|
| 30943 | #define BIF_BX0_BIF_FB_EN__FB_WRITE_EN__SHIFT 0x1 |
|---|
| 30944 | #define BIF_BX0_BIF_FB_EN__FB_READ_EN_MASK 0x00000001L |
|---|
| 30945 | #define BIF_BX0_BIF_FB_EN__FB_WRITE_EN_MASK 0x00000002L |
|---|
| 30946 | //BIF_BX0_BIF_INTR_CNTL |
|---|
| 30947 | #define BIF_BX0_BIF_INTR_CNTL__RAS_INTR_VEC_SEL__SHIFT 0x0 |
|---|
| 30948 | #define BIF_BX0_BIF_INTR_CNTL__RAS_INTR_VEC_SEL_MASK 0x00000001L |
|---|
| 30949 | //BIF_BX0_BIF_MST_TRANS_PENDING_VF |
|---|
| 30950 | #define BIF_BX0_BIF_MST_TRANS_PENDING_VF__BIF_MST_TRANS_PENDING__SHIFT 0x0 |
|---|
| 30951 | #define BIF_BX0_BIF_MST_TRANS_PENDING_VF__BIF_MST_TRANS_PENDING_MASK 0x7FFFFFFFL |
|---|
| 30952 | //BIF_BX0_BIF_SLV_TRANS_PENDING_VF |
|---|
| 30953 | #define BIF_BX0_BIF_SLV_TRANS_PENDING_VF__BIF_SLV_TRANS_PENDING__SHIFT 0x0 |
|---|
| 30954 | #define BIF_BX0_BIF_SLV_TRANS_PENDING_VF__BIF_SLV_TRANS_PENDING_MASK 0x7FFFFFFFL |
|---|
| 30955 | //BIF_BX0_BACO_CNTL |
|---|
| 30956 | #define BIF_BX0_BACO_CNTL__BACO_EN__SHIFT 0x0 |
|---|
| 30957 | #define BIF_BX0_BACO_CNTL__BACO_BIF_LCLK_SWITCH__SHIFT 0x1 |
|---|
| 30958 | #define BIF_BX0_BACO_CNTL__BACO_DUMMY_EN__SHIFT 0x2 |
|---|
| 30959 | #define BIF_BX0_BACO_CNTL__BACO_POWER_OFF__SHIFT 0x3 |
|---|
| 30960 | #define BIF_BX0_BACO_CNTL__BACO_DSTATE_BYPASS__SHIFT 0x5 |
|---|
| 30961 | #define BIF_BX0_BACO_CNTL__BACO_RST_INTR_MASK__SHIFT 0x6 |
|---|
| 30962 | #define BIF_BX0_BACO_CNTL__BACO_MODE__SHIFT 0x8 |
|---|
| 30963 | #define BIF_BX0_BACO_CNTL__RCU_BIF_CONFIG_DONE__SHIFT 0x9 |
|---|
| 30964 | #define BIF_BX0_BACO_CNTL__BACO_AUTO_EXIT__SHIFT 0x1f |
|---|
| 30965 | #define BIF_BX0_BACO_CNTL__BACO_EN_MASK 0x00000001L |
|---|
| 30966 | #define BIF_BX0_BACO_CNTL__BACO_BIF_LCLK_SWITCH_MASK 0x00000002L |
|---|
| 30967 | #define BIF_BX0_BACO_CNTL__BACO_DUMMY_EN_MASK 0x00000004L |
|---|
| 30968 | #define BIF_BX0_BACO_CNTL__BACO_POWER_OFF_MASK 0x00000008L |
|---|
| 30969 | #define BIF_BX0_BACO_CNTL__BACO_DSTATE_BYPASS_MASK 0x00000020L |
|---|
| 30970 | #define BIF_BX0_BACO_CNTL__BACO_RST_INTR_MASK_MASK 0x00000040L |
|---|
| 30971 | #define BIF_BX0_BACO_CNTL__BACO_MODE_MASK 0x00000100L |
|---|
| 30972 | #define BIF_BX0_BACO_CNTL__RCU_BIF_CONFIG_DONE_MASK 0x00000200L |
|---|
| 30973 | #define BIF_BX0_BACO_CNTL__BACO_AUTO_EXIT_MASK 0x80000000L |
|---|
| 30974 | //BIF_BX0_BIF_BACO_EXIT_TIME0 |
|---|
| 30975 | #define BIF_BX0_BIF_BACO_EXIT_TIME0__BACO_EXIT_PXEN_CLR_TIMER__SHIFT 0x0 |
|---|
| 30976 | #define BIF_BX0_BIF_BACO_EXIT_TIME0__BACO_EXIT_PXEN_CLR_TIMER_MASK 0x000FFFFFL |
|---|
| 30977 | //BIF_BX0_BIF_BACO_EXIT_TIMER1 |
|---|
| 30978 | #define BIF_BX0_BIF_BACO_EXIT_TIMER1__BACO_EXIT_SIDEBAND_TIMER__SHIFT 0x0 |
|---|
| 30979 | #define BIF_BX0_BIF_BACO_EXIT_TIMER1__BACO_HW_AUTO_FLUSH_EN__SHIFT 0x18 |
|---|
| 30980 | #define BIF_BX0_BIF_BACO_EXIT_TIMER1__BACO_HW_EXIT_DIS__SHIFT 0x1a |
|---|
| 30981 | #define BIF_BX0_BIF_BACO_EXIT_TIMER1__PX_EN_OE_IN_PX_EN_HIGH__SHIFT 0x1b |
|---|
| 30982 | #define BIF_BX0_BIF_BACO_EXIT_TIMER1__PX_EN_OE_IN_PX_EN_LOW__SHIFT 0x1c |
|---|
| 30983 | #define BIF_BX0_BIF_BACO_EXIT_TIMER1__BACO_MODE_SEL__SHIFT 0x1d |
|---|
| 30984 | #define BIF_BX0_BIF_BACO_EXIT_TIMER1__AUTO_BACO_EXIT_CLR_BY_HW_DIS__SHIFT 0x1f |
|---|
| 30985 | #define BIF_BX0_BIF_BACO_EXIT_TIMER1__BACO_EXIT_SIDEBAND_TIMER_MASK 0x000FFFFFL |
|---|
| 30986 | #define BIF_BX0_BIF_BACO_EXIT_TIMER1__BACO_HW_AUTO_FLUSH_EN_MASK 0x01000000L |
|---|
| 30987 | #define BIF_BX0_BIF_BACO_EXIT_TIMER1__BACO_HW_EXIT_DIS_MASK 0x04000000L |
|---|
| 30988 | #define BIF_BX0_BIF_BACO_EXIT_TIMER1__PX_EN_OE_IN_PX_EN_HIGH_MASK 0x08000000L |
|---|
| 30989 | #define BIF_BX0_BIF_BACO_EXIT_TIMER1__PX_EN_OE_IN_PX_EN_LOW_MASK 0x10000000L |
|---|
| 30990 | #define BIF_BX0_BIF_BACO_EXIT_TIMER1__BACO_MODE_SEL_MASK 0x60000000L |
|---|
| 30991 | #define BIF_BX0_BIF_BACO_EXIT_TIMER1__AUTO_BACO_EXIT_CLR_BY_HW_DIS_MASK 0x80000000L |
|---|
| 30992 | //BIF_BX0_BIF_BACO_EXIT_TIMER2 |
|---|
| 30993 | #define BIF_BX0_BIF_BACO_EXIT_TIMER2__BACO_EXIT_LCLK_BAK_TIMER__SHIFT 0x0 |
|---|
| 30994 | #define BIF_BX0_BIF_BACO_EXIT_TIMER2__BACO_EXIT_LCLK_BAK_TIMER_MASK 0x000FFFFFL |
|---|
| 30995 | //BIF_BX0_BIF_BACO_EXIT_TIMER3 |
|---|
| 30996 | #define BIF_BX0_BIF_BACO_EXIT_TIMER3__BACO_EXIT_DUMMY_EN_CLR_TIMER__SHIFT 0x0 |
|---|
| 30997 | #define BIF_BX0_BIF_BACO_EXIT_TIMER3__BACO_EXIT_DUMMY_EN_CLR_TIMER_MASK 0x000FFFFFL |
|---|
| 30998 | //BIF_BX0_BIF_BACO_EXIT_TIMER4 |
|---|
| 30999 | #define BIF_BX0_BIF_BACO_EXIT_TIMER4__BACO_EXIT_BACO_EN_CLR_TIMER__SHIFT 0x0 |
|---|
| 31000 | #define BIF_BX0_BIF_BACO_EXIT_TIMER4__BACO_EXIT_BACO_EN_CLR_TIMER_MASK 0x000FFFFFL |
|---|
| 31001 | //BIF_BX0_MEM_TYPE_CNTL |
|---|
| 31002 | #define BIF_BX0_MEM_TYPE_CNTL__BF_MEM_PHY_G5_G3__SHIFT 0x0 |
|---|
| 31003 | #define BIF_BX0_MEM_TYPE_CNTL__BF_MEM_PHY_G5_G3_MASK 0x00000001L |
|---|
| 31004 | //BIF_BX0_NBIF_GFX_ADDR_LUT_CNTL |
|---|
| 31005 | #define BIF_BX0_NBIF_GFX_ADDR_LUT_CNTL__LUT_ENABLE__SHIFT 0x0 |
|---|
| 31006 | #define BIF_BX0_NBIF_GFX_ADDR_LUT_CNTL__MSI_ADDR_MODE__SHIFT 0x1 |
|---|
| 31007 | #define BIF_BX0_NBIF_GFX_ADDR_LUT_CNTL__LUT_BC_MODE__SHIFT 0x8 |
|---|
| 31008 | #define BIF_BX0_NBIF_GFX_ADDR_LUT_CNTL__LUT_ENABLE_MASK 0x00000001L |
|---|
| 31009 | #define BIF_BX0_NBIF_GFX_ADDR_LUT_CNTL__MSI_ADDR_MODE_MASK 0x00000002L |
|---|
| 31010 | #define BIF_BX0_NBIF_GFX_ADDR_LUT_CNTL__LUT_BC_MODE_MASK 0x00000100L |
|---|
| 31011 | //BIF_BX0_NBIF_GFX_ADDR_LUT_0 |
|---|
| 31012 | #define BIF_BX0_NBIF_GFX_ADDR_LUT_0__ADDR__SHIFT 0x0 |
|---|
| 31013 | #define BIF_BX0_NBIF_GFX_ADDR_LUT_0__ADDR_MASK 0x00FFFFFFL |
|---|
| 31014 | //BIF_BX0_NBIF_GFX_ADDR_LUT_1 |
|---|
| 31015 | #define BIF_BX0_NBIF_GFX_ADDR_LUT_1__ADDR__SHIFT 0x0 |
|---|
| 31016 | #define BIF_BX0_NBIF_GFX_ADDR_LUT_1__ADDR_MASK 0x00FFFFFFL |
|---|
| 31017 | //BIF_BX0_NBIF_GFX_ADDR_LUT_2 |
|---|
| 31018 | #define BIF_BX0_NBIF_GFX_ADDR_LUT_2__ADDR__SHIFT 0x0 |
|---|
| 31019 | #define BIF_BX0_NBIF_GFX_ADDR_LUT_2__ADDR_MASK 0x00FFFFFFL |
|---|
| 31020 | //BIF_BX0_NBIF_GFX_ADDR_LUT_3 |
|---|
| 31021 | #define BIF_BX0_NBIF_GFX_ADDR_LUT_3__ADDR__SHIFT 0x0 |
|---|
| 31022 | #define BIF_BX0_NBIF_GFX_ADDR_LUT_3__ADDR_MASK 0x00FFFFFFL |
|---|
| 31023 | //BIF_BX0_NBIF_GFX_ADDR_LUT_4 |
|---|
| 31024 | #define BIF_BX0_NBIF_GFX_ADDR_LUT_4__ADDR__SHIFT 0x0 |
|---|
| 31025 | #define BIF_BX0_NBIF_GFX_ADDR_LUT_4__ADDR_MASK 0x00FFFFFFL |
|---|
| 31026 | //BIF_BX0_NBIF_GFX_ADDR_LUT_5 |
|---|
| 31027 | #define BIF_BX0_NBIF_GFX_ADDR_LUT_5__ADDR__SHIFT 0x0 |
|---|
| 31028 | #define BIF_BX0_NBIF_GFX_ADDR_LUT_5__ADDR_MASK 0x00FFFFFFL |
|---|
| 31029 | //BIF_BX0_NBIF_GFX_ADDR_LUT_6 |
|---|
| 31030 | #define BIF_BX0_NBIF_GFX_ADDR_LUT_6__ADDR__SHIFT 0x0 |
|---|
| 31031 | #define BIF_BX0_NBIF_GFX_ADDR_LUT_6__ADDR_MASK 0x00FFFFFFL |
|---|
| 31032 | //BIF_BX0_NBIF_GFX_ADDR_LUT_7 |
|---|
| 31033 | #define BIF_BX0_NBIF_GFX_ADDR_LUT_7__ADDR__SHIFT 0x0 |
|---|
| 31034 | #define BIF_BX0_NBIF_GFX_ADDR_LUT_7__ADDR_MASK 0x00FFFFFFL |
|---|
| 31035 | //BIF_BX0_NBIF_GFX_ADDR_LUT_8 |
|---|
| 31036 | #define BIF_BX0_NBIF_GFX_ADDR_LUT_8__ADDR__SHIFT 0x0 |
|---|
| 31037 | #define BIF_BX0_NBIF_GFX_ADDR_LUT_8__ADDR_MASK 0x00FFFFFFL |
|---|
| 31038 | //BIF_BX0_NBIF_GFX_ADDR_LUT_9 |
|---|
| 31039 | #define BIF_BX0_NBIF_GFX_ADDR_LUT_9__ADDR__SHIFT 0x0 |
|---|
| 31040 | #define BIF_BX0_NBIF_GFX_ADDR_LUT_9__ADDR_MASK 0x00FFFFFFL |
|---|
| 31041 | //BIF_BX0_NBIF_GFX_ADDR_LUT_10 |
|---|
| 31042 | #define BIF_BX0_NBIF_GFX_ADDR_LUT_10__ADDR__SHIFT 0x0 |
|---|
| 31043 | #define BIF_BX0_NBIF_GFX_ADDR_LUT_10__ADDR_MASK 0x00FFFFFFL |
|---|
| 31044 | //BIF_BX0_NBIF_GFX_ADDR_LUT_11 |
|---|
| 31045 | #define BIF_BX0_NBIF_GFX_ADDR_LUT_11__ADDR__SHIFT 0x0 |
|---|
| 31046 | #define BIF_BX0_NBIF_GFX_ADDR_LUT_11__ADDR_MASK 0x00FFFFFFL |
|---|
| 31047 | //BIF_BX0_NBIF_GFX_ADDR_LUT_12 |
|---|
| 31048 | #define BIF_BX0_NBIF_GFX_ADDR_LUT_12__ADDR__SHIFT 0x0 |
|---|
| 31049 | #define BIF_BX0_NBIF_GFX_ADDR_LUT_12__ADDR_MASK 0x00FFFFFFL |
|---|
| 31050 | //BIF_BX0_NBIF_GFX_ADDR_LUT_13 |
|---|
| 31051 | #define BIF_BX0_NBIF_GFX_ADDR_LUT_13__ADDR__SHIFT 0x0 |
|---|
| 31052 | #define BIF_BX0_NBIF_GFX_ADDR_LUT_13__ADDR_MASK 0x00FFFFFFL |
|---|
| 31053 | //BIF_BX0_NBIF_GFX_ADDR_LUT_14 |
|---|
| 31054 | #define BIF_BX0_NBIF_GFX_ADDR_LUT_14__ADDR__SHIFT 0x0 |
|---|
| 31055 | #define BIF_BX0_NBIF_GFX_ADDR_LUT_14__ADDR_MASK 0x00FFFFFFL |
|---|
| 31056 | //BIF_BX0_NBIF_GFX_ADDR_LUT_15 |
|---|
| 31057 | #define BIF_BX0_NBIF_GFX_ADDR_LUT_15__ADDR__SHIFT 0x0 |
|---|
| 31058 | #define BIF_BX0_NBIF_GFX_ADDR_LUT_15__ADDR_MASK 0x00FFFFFFL |
|---|
| 31059 | //BIF_BX0_REMAP_HDP_MEM_FLUSH_CNTL |
|---|
| 31060 | #define BIF_BX0_REMAP_HDP_MEM_FLUSH_CNTL__ADDRESS__SHIFT 0x2 |
|---|
| 31061 | #define BIF_BX0_REMAP_HDP_MEM_FLUSH_CNTL__ADDRESS_MASK 0x0007FFFCL |
|---|
| 31062 | //BIF_BX0_REMAP_HDP_REG_FLUSH_CNTL |
|---|
| 31063 | #define BIF_BX0_REMAP_HDP_REG_FLUSH_CNTL__ADDRESS__SHIFT 0x2 |
|---|
| 31064 | #define BIF_BX0_REMAP_HDP_REG_FLUSH_CNTL__ADDRESS_MASK 0x0007FFFCL |
|---|
| 31065 | //BIF_BX0_BIF_RB_CNTL |
|---|
| 31066 | #define BIF_BX0_BIF_RB_CNTL__RB_ENABLE__SHIFT 0x0 |
|---|
| 31067 | #define BIF_BX0_BIF_RB_CNTL__RB_SIZE__SHIFT 0x1 |
|---|
| 31068 | #define BIF_BX0_BIF_RB_CNTL__WPTR_WRITEBACK_ENABLE__SHIFT 0x8 |
|---|
| 31069 | #define BIF_BX0_BIF_RB_CNTL__WPTR_WRITEBACK_TIMER__SHIFT 0x9 |
|---|
| 31070 | #define BIF_BX0_BIF_RB_CNTL__BIF_RB_TRAN__SHIFT 0x11 |
|---|
| 31071 | #define BIF_BX0_BIF_RB_CNTL__DIS_PROTECT_WHEN_RB_FULL__SHIFT 0x19 |
|---|
| 31072 | #define BIF_BX0_BIF_RB_CNTL__RB_INTR_FIX_PRIORITY__SHIFT 0x1a |
|---|
| 31073 | #define BIF_BX0_BIF_RB_CNTL__RB_INTR_ARB_MODE__SHIFT 0x1d |
|---|
| 31074 | #define BIF_BX0_BIF_RB_CNTL__RB_RST_BY_FLR_DISABLE__SHIFT 0x1e |
|---|
| 31075 | #define BIF_BX0_BIF_RB_CNTL__WPTR_OVERFLOW_CLEAR__SHIFT 0x1f |
|---|
| 31076 | #define BIF_BX0_BIF_RB_CNTL__RB_ENABLE_MASK 0x00000001L |
|---|
| 31077 | #define BIF_BX0_BIF_RB_CNTL__RB_SIZE_MASK 0x0000003EL |
|---|
| 31078 | #define BIF_BX0_BIF_RB_CNTL__WPTR_WRITEBACK_ENABLE_MASK 0x00000100L |
|---|
| 31079 | #define BIF_BX0_BIF_RB_CNTL__WPTR_WRITEBACK_TIMER_MASK 0x00003E00L |
|---|
| 31080 | #define BIF_BX0_BIF_RB_CNTL__BIF_RB_TRAN_MASK 0x00020000L |
|---|
| 31081 | #define BIF_BX0_BIF_RB_CNTL__DIS_PROTECT_WHEN_RB_FULL_MASK 0x02000000L |
|---|
| 31082 | #define BIF_BX0_BIF_RB_CNTL__RB_INTR_FIX_PRIORITY_MASK 0x1C000000L |
|---|
| 31083 | #define BIF_BX0_BIF_RB_CNTL__RB_INTR_ARB_MODE_MASK 0x20000000L |
|---|
| 31084 | #define BIF_BX0_BIF_RB_CNTL__RB_RST_BY_FLR_DISABLE_MASK 0x40000000L |
|---|
| 31085 | #define BIF_BX0_BIF_RB_CNTL__WPTR_OVERFLOW_CLEAR_MASK 0x80000000L |
|---|
| 31086 | //BIF_BX0_BIF_RB_BASE |
|---|
| 31087 | #define BIF_BX0_BIF_RB_BASE__ADDR__SHIFT 0x0 |
|---|
| 31088 | #define BIF_BX0_BIF_RB_BASE__ADDR_MASK 0xFFFFFFFFL |
|---|
| 31089 | //BIF_BX0_BIF_RB_RPTR |
|---|
| 31090 | #define BIF_BX0_BIF_RB_RPTR__OFFSET__SHIFT 0x2 |
|---|
| 31091 | #define BIF_BX0_BIF_RB_RPTR__OFFSET_MASK 0x0003FFFCL |
|---|
| 31092 | //BIF_BX0_BIF_RB_WPTR |
|---|
| 31093 | #define BIF_BX0_BIF_RB_WPTR__BIF_RB_OVERFLOW__SHIFT 0x0 |
|---|
| 31094 | #define BIF_BX0_BIF_RB_WPTR__OFFSET__SHIFT 0x2 |
|---|
| 31095 | #define BIF_BX0_BIF_RB_WPTR__BIF_RB_OVERFLOW_MASK 0x00000001L |
|---|
| 31096 | #define BIF_BX0_BIF_RB_WPTR__OFFSET_MASK 0x0003FFFCL |
|---|
| 31097 | //BIF_BX0_BIF_RB_WPTR_ADDR_HI |
|---|
| 31098 | #define BIF_BX0_BIF_RB_WPTR_ADDR_HI__ADDR__SHIFT 0x0 |
|---|
| 31099 | #define BIF_BX0_BIF_RB_WPTR_ADDR_HI__ADDR_MASK 0x000000FFL |
|---|
| 31100 | //BIF_BX0_BIF_RB_WPTR_ADDR_LO |
|---|
| 31101 | #define BIF_BX0_BIF_RB_WPTR_ADDR_LO__ADDR__SHIFT 0x2 |
|---|
| 31102 | #define BIF_BX0_BIF_RB_WPTR_ADDR_LO__ADDR_MASK 0xFFFFFFFCL |
|---|
| 31103 | //BIF_BX0_MAILBOX_INDEX |
|---|
| 31104 | #define BIF_BX0_MAILBOX_INDEX__MAILBOX_INDEX__SHIFT 0x0 |
|---|
| 31105 | #define BIF_BX0_MAILBOX_INDEX__MAILBOX_INDEX_MASK 0x0000001FL |
|---|
| 31106 | //BIF_BX0_BIF_GFX_SDMA_GPUIOV_CFG_SIZE |
|---|
| 31107 | #define BIF_BX0_BIF_GFX_SDMA_GPUIOV_CFG_SIZE__GFX_SDMA_GPUIOV_CFG_SIZE__SHIFT 0x0 |
|---|
| 31108 | #define BIF_BX0_BIF_GFX_SDMA_GPUIOV_CFG_SIZE__GFX_SDMA_GPUIOV_CFG_SIZE_MASK 0x0000000FL |
|---|
| 31109 | //BIF_BX0_BIF_PERSTB_PAD_CNTL |
|---|
| 31110 | #define BIF_BX0_BIF_PERSTB_PAD_CNTL__PERSTB_PAD_CNTL__SHIFT 0x0 |
|---|
| 31111 | #define BIF_BX0_BIF_PERSTB_PAD_CNTL__PERSTB_PAD_CNTL_MASK 0x0000FFFFL |
|---|
| 31112 | //BIF_BX0_BIF_PX_EN_PAD_CNTL |
|---|
| 31113 | #define BIF_BX0_BIF_PX_EN_PAD_CNTL__PX_EN_PAD_CNTL__SHIFT 0x0 |
|---|
| 31114 | #define BIF_BX0_BIF_PX_EN_PAD_CNTL__PX_EN_PAD_CNTL_MASK 0x000000FFL |
|---|
| 31115 | //BIF_BX0_BIF_REFPADKIN_PAD_CNTL |
|---|
| 31116 | #define BIF_BX0_BIF_REFPADKIN_PAD_CNTL__REFPADKIN_PAD_CNTL__SHIFT 0x0 |
|---|
| 31117 | #define BIF_BX0_BIF_REFPADKIN_PAD_CNTL__REFPADKIN_PAD_CNTL_MASK 0x000000FFL |
|---|
| 31118 | //BIF_BX0_BIF_CLKREQB_PAD_CNTL |
|---|
| 31119 | #define BIF_BX0_BIF_CLKREQB_PAD_CNTL__CLKREQB_PAD_CNTL__SHIFT 0x0 |
|---|
| 31120 | #define BIF_BX0_BIF_CLKREQB_PAD_CNTL__CLKREQB_PAD_CNTL_MASK 0x00FFFFFFL |
|---|
| 31121 | //BIF_BX0_BIF_PWRBRK_PAD_CNTL |
|---|
| 31122 | #define BIF_BX0_BIF_PWRBRK_PAD_CNTL__PWRBRK_PAD_CNTL__SHIFT 0x0 |
|---|
| 31123 | #define BIF_BX0_BIF_PWRBRK_PAD_CNTL__PWRBRK_PAD_CNTL_MASK 0x000000FFL |
|---|
| 31124 | |
|---|
| 31125 | |
|---|
| 31126 | // addressBlock: nbio_nbif0_bif_bx_pf_BIFPFVFDEC1:1 |
|---|
| 31127 | //BIF_BX_PF0_BIF_BME_STATUS |
|---|
| 31128 | #define BIF_BX_PF0_BIF_BME_STATUS__DMA_ON_BME_LOW__SHIFT 0x0 |
|---|
| 31129 | #define BIF_BX_PF0_BIF_BME_STATUS__CLEAR_DMA_ON_BME_LOW__SHIFT 0x10 |
|---|
| 31130 | #define BIF_BX_PF0_BIF_BME_STATUS__DMA_ON_BME_LOW_MASK 0x00000001L |
|---|
| 31131 | #define BIF_BX_PF0_BIF_BME_STATUS__CLEAR_DMA_ON_BME_LOW_MASK 0x00010000L |
|---|
| 31132 | //BIF_BX_PF0_BIF_ATOMIC_ERR_LOG |
|---|
| 31133 | #define BIF_BX_PF0_BIF_ATOMIC_ERR_LOG__UR_ATOMIC_OPCODE__SHIFT 0x0 |
|---|
| 31134 | #define BIF_BX_PF0_BIF_ATOMIC_ERR_LOG__UR_ATOMIC_REQEN_LOW__SHIFT 0x1 |
|---|
| 31135 | #define BIF_BX_PF0_BIF_ATOMIC_ERR_LOG__UR_ATOMIC_LENGTH__SHIFT 0x2 |
|---|
| 31136 | #define BIF_BX_PF0_BIF_ATOMIC_ERR_LOG__UR_ATOMIC_NR__SHIFT 0x3 |
|---|
| 31137 | #define BIF_BX_PF0_BIF_ATOMIC_ERR_LOG__CLEAR_UR_ATOMIC_OPCODE__SHIFT 0x10 |
|---|
| 31138 | #define BIF_BX_PF0_BIF_ATOMIC_ERR_LOG__CLEAR_UR_ATOMIC_REQEN_LOW__SHIFT 0x11 |
|---|
| 31139 | #define BIF_BX_PF0_BIF_ATOMIC_ERR_LOG__CLEAR_UR_ATOMIC_LENGTH__SHIFT 0x12 |
|---|
| 31140 | #define BIF_BX_PF0_BIF_ATOMIC_ERR_LOG__CLEAR_UR_ATOMIC_NR__SHIFT 0x13 |
|---|
| 31141 | #define BIF_BX_PF0_BIF_ATOMIC_ERR_LOG__UR_ATOMIC_OPCODE_MASK 0x00000001L |
|---|
| 31142 | #define BIF_BX_PF0_BIF_ATOMIC_ERR_LOG__UR_ATOMIC_REQEN_LOW_MASK 0x00000002L |
|---|
| 31143 | #define BIF_BX_PF0_BIF_ATOMIC_ERR_LOG__UR_ATOMIC_LENGTH_MASK 0x00000004L |
|---|
| 31144 | #define BIF_BX_PF0_BIF_ATOMIC_ERR_LOG__UR_ATOMIC_NR_MASK 0x00000008L |
|---|
| 31145 | #define BIF_BX_PF0_BIF_ATOMIC_ERR_LOG__CLEAR_UR_ATOMIC_OPCODE_MASK 0x00010000L |
|---|
| 31146 | #define BIF_BX_PF0_BIF_ATOMIC_ERR_LOG__CLEAR_UR_ATOMIC_REQEN_LOW_MASK 0x00020000L |
|---|
| 31147 | #define BIF_BX_PF0_BIF_ATOMIC_ERR_LOG__CLEAR_UR_ATOMIC_LENGTH_MASK 0x00040000L |
|---|
| 31148 | #define BIF_BX_PF0_BIF_ATOMIC_ERR_LOG__CLEAR_UR_ATOMIC_NR_MASK 0x00080000L |
|---|
| 31149 | //BIF_BX_PF0_DOORBELL_SELFRING_GPA_APER_BASE_HIGH |
|---|
| 31150 | #define BIF_BX_PF0_DOORBELL_SELFRING_GPA_APER_BASE_HIGH__DOORBELL_SELFRING_GPA_APER_BASE_HIGH__SHIFT 0x0 |
|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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| 31441 | #define BIF_BX_PF0_NBIF_GFX_ADDR_LUT_BYPASS__LUT_BYPASS_MASK 0x00000001L |
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| 31442 | //BIF_BX_PF0_MAILBOX_MSGBUF_TRN_DW0 |
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| 31443 | #define BIF_BX_PF0_MAILBOX_MSGBUF_TRN_DW0__MSGBUF_DATA__SHIFT 0x0 |
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| 31445 | //BIF_BX_PF0_MAILBOX_MSGBUF_TRN_DW1 |
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| 31446 | #define BIF_BX_PF0_MAILBOX_MSGBUF_TRN_DW1__MSGBUF_DATA__SHIFT 0x0 |
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| 31447 | #define BIF_BX_PF0_MAILBOX_MSGBUF_TRN_DW1__MSGBUF_DATA_MASK 0xFFFFFFFFL |
|---|
| 31448 | //BIF_BX_PF0_MAILBOX_MSGBUF_TRN_DW2 |
|---|
| 31449 | #define BIF_BX_PF0_MAILBOX_MSGBUF_TRN_DW2__MSGBUF_DATA__SHIFT 0x0 |
|---|
| 31450 | #define BIF_BX_PF0_MAILBOX_MSGBUF_TRN_DW2__MSGBUF_DATA_MASK 0xFFFFFFFFL |
|---|
| 31451 | //BIF_BX_PF0_MAILBOX_MSGBUF_TRN_DW3 |
|---|
| 31452 | #define BIF_BX_PF0_MAILBOX_MSGBUF_TRN_DW3__MSGBUF_DATA__SHIFT 0x0 |
|---|
| 31453 | #define BIF_BX_PF0_MAILBOX_MSGBUF_TRN_DW3__MSGBUF_DATA_MASK 0xFFFFFFFFL |
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| 31454 | //BIF_BX_PF0_MAILBOX_MSGBUF_RCV_DW0 |
|---|
| 31455 | #define BIF_BX_PF0_MAILBOX_MSGBUF_RCV_DW0__MSGBUF_DATA__SHIFT 0x0 |
|---|
| 31456 | #define BIF_BX_PF0_MAILBOX_MSGBUF_RCV_DW0__MSGBUF_DATA_MASK 0xFFFFFFFFL |
|---|
| 31457 | //BIF_BX_PF0_MAILBOX_MSGBUF_RCV_DW1 |
|---|
| 31458 | #define BIF_BX_PF0_MAILBOX_MSGBUF_RCV_DW1__MSGBUF_DATA__SHIFT 0x0 |
|---|
| 31459 | #define BIF_BX_PF0_MAILBOX_MSGBUF_RCV_DW1__MSGBUF_DATA_MASK 0xFFFFFFFFL |
|---|
| 31460 | //BIF_BX_PF0_MAILBOX_MSGBUF_RCV_DW2 |
|---|
| 31461 | #define BIF_BX_PF0_MAILBOX_MSGBUF_RCV_DW2__MSGBUF_DATA__SHIFT 0x0 |
|---|
| 31462 | #define BIF_BX_PF0_MAILBOX_MSGBUF_RCV_DW2__MSGBUF_DATA_MASK 0xFFFFFFFFL |
|---|
| 31463 | //BIF_BX_PF0_MAILBOX_MSGBUF_RCV_DW3 |
|---|
| 31464 | #define BIF_BX_PF0_MAILBOX_MSGBUF_RCV_DW3__MSGBUF_DATA__SHIFT 0x0 |
|---|
| 31465 | #define BIF_BX_PF0_MAILBOX_MSGBUF_RCV_DW3__MSGBUF_DATA_MASK 0xFFFFFFFFL |
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| 31466 | //BIF_BX_PF0_MAILBOX_CONTROL |
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| 31467 | #define BIF_BX_PF0_MAILBOX_CONTROL__TRN_MSG_VALID__SHIFT 0x0 |
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| 31469 | #define BIF_BX_PF0_MAILBOX_CONTROL__RCV_MSG_VALID__SHIFT 0x8 |
|---|
| 31470 | #define BIF_BX_PF0_MAILBOX_CONTROL__RCV_MSG_ACK__SHIFT 0x9 |
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| 31471 | #define BIF_BX_PF0_MAILBOX_CONTROL__TRN_MSG_VALID_MASK 0x00000001L |
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| 31473 | #define BIF_BX_PF0_MAILBOX_CONTROL__RCV_MSG_VALID_MASK 0x00000100L |
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| 31474 | #define BIF_BX_PF0_MAILBOX_CONTROL__RCV_MSG_ACK_MASK 0x00000200L |
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| 31475 | //BIF_BX_PF0_MAILBOX_INT_CNTL |
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| 31476 | #define BIF_BX_PF0_MAILBOX_INT_CNTL__VALID_INT_EN__SHIFT 0x0 |
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| 31477 | #define BIF_BX_PF0_MAILBOX_INT_CNTL__ACK_INT_EN__SHIFT 0x1 |
|---|
| 31478 | #define BIF_BX_PF0_MAILBOX_INT_CNTL__VALID_INT_EN_MASK 0x00000001L |
|---|
| 31479 | #define BIF_BX_PF0_MAILBOX_INT_CNTL__ACK_INT_EN_MASK 0x00000002L |
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| 31480 | //BIF_BX_PF0_BIF_VMHV_MAILBOX |
|---|
| 31481 | #define BIF_BX_PF0_BIF_VMHV_MAILBOX__VMHV_MAILBOX_TRN_ACK_INTR_EN__SHIFT 0x0 |
|---|
| 31482 | #define BIF_BX_PF0_BIF_VMHV_MAILBOX__VMHV_MAILBOX_RCV_VALID_INTR_EN__SHIFT 0x1 |
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|---|
| 31559 | // addressBlock: nbio_nbif0_gdc_GDCDEC |
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| 31566 | #define GDC0_NGDC_SDP_PORT_CTRL__SDP_DISCON_HYSTERESIS_H_MASK 0x000F0000L |
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| 31580 | #define GDC0_NGDC_MGCG_CTRL__NGDC_MGCG_REG_DIS_MASK 0x00001000L |
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| 31581 | #define GDC0_NGDC_MGCG_CTRL__NGDC_MGCG_AER_DIS_MASK 0x00002000L |
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| 31584 | #define GDC0_NGDC_RESERVED_0__RESERVED_MASK 0xFFFFFFFFL |
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| 31586 | #define GDC0_NGDC_RESERVED_1__RESERVED__SHIFT 0x0 |
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| 31587 | #define GDC0_NGDC_RESERVED_1__RESERVED_MASK 0xFFFFFFFFL |
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| 31590 | #define GDC0_NGDC_SDP_PORT_CTRL_SOCCLK__ATDMA_RDRSP_POOL_NUM_SOCCLK__SHIFT 0x8 |
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| 31591 | #define GDC0_NGDC_SDP_PORT_CTRL_SOCCLK__ATDMA_RDRSP_CRDT_VC0_RSV__SHIFT 0x10 |
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| 31592 | #define GDC0_NGDC_SDP_PORT_CTRL_SOCCLK__ATDMA_RDRSP_CRDT_VC5_RSV__SHIFT 0x14 |
|---|
| 31593 | #define GDC0_NGDC_SDP_PORT_CTRL_SOCCLK__ATDMA_RDRSP_CRDT_VC6_RSV__SHIFT 0x18 |
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| 31594 | #define GDC0_NGDC_SDP_PORT_CTRL_SOCCLK__SDP_DISCON_HYSTERESIS_SOCCLK_H__SHIFT 0x1c |
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| 31595 | #define GDC0_NGDC_SDP_PORT_CTRL_SOCCLK__SDP_DISCON_HYSTERESIS_SOCCLK_MASK 0x000000FFL |
|---|
| 31596 | #define GDC0_NGDC_SDP_PORT_CTRL_SOCCLK__ATDMA_RDRSP_POOL_NUM_SOCCLK_MASK 0x0000FF00L |
|---|
| 31597 | #define GDC0_NGDC_SDP_PORT_CTRL_SOCCLK__ATDMA_RDRSP_CRDT_VC0_RSV_MASK 0x000F0000L |
|---|
| 31598 | #define GDC0_NGDC_SDP_PORT_CTRL_SOCCLK__ATDMA_RDRSP_CRDT_VC5_RSV_MASK 0x00F00000L |
|---|
| 31599 | #define GDC0_NGDC_SDP_PORT_CTRL_SOCCLK__ATDMA_RDRSP_CRDT_VC6_RSV_MASK 0x0F000000L |
|---|
| 31600 | #define GDC0_NGDC_SDP_PORT_CTRL_SOCCLK__SDP_DISCON_HYSTERESIS_SOCCLK_H_MASK 0xF0000000L |
|---|
| 31601 | //GDC0_NGDC_SDP_PORT_CTRL1_SOCCLK |
|---|
| 31602 | #define GDC0_NGDC_SDP_PORT_CTRL1_SOCCLK__ATDMA_REQ_CRDT_VC0_RSV__SHIFT 0x0 |
|---|
| 31603 | #define GDC0_NGDC_SDP_PORT_CTRL1_SOCCLK__ATDMA_REQ_CRDT_VC1_RSV__SHIFT 0x4 |
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| 31604 | #define GDC0_NGDC_SDP_PORT_CTRL1_SOCCLK__ATDMA_REQ_CRDT_VC5_RSV__SHIFT 0x8 |
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| 31605 | #define GDC0_NGDC_SDP_PORT_CTRL1_SOCCLK__ATDMA_REQ_CRDT_VC6_RSV__SHIFT 0xc |
|---|
| 31606 | #define GDC0_NGDC_SDP_PORT_CTRL1_SOCCLK__ATDMA_ORIGDATA_CRDT_VC0_RSV__SHIFT 0x10 |
|---|
| 31607 | #define GDC0_NGDC_SDP_PORT_CTRL1_SOCCLK__ATDMA_ORIGDATA_CRDT_VC1_RSV__SHIFT 0x14 |
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| 31608 | #define GDC0_NGDC_SDP_PORT_CTRL1_SOCCLK__ATDMA_REQ_CRDT_VC0_RSV_MASK 0x0000000FL |
|---|
| 31609 | #define GDC0_NGDC_SDP_PORT_CTRL1_SOCCLK__ATDMA_REQ_CRDT_VC1_RSV_MASK 0x000000F0L |
|---|
| 31610 | #define GDC0_NGDC_SDP_PORT_CTRL1_SOCCLK__ATDMA_REQ_CRDT_VC5_RSV_MASK 0x00000F00L |
|---|
| 31611 | #define GDC0_NGDC_SDP_PORT_CTRL1_SOCCLK__ATDMA_REQ_CRDT_VC6_RSV_MASK 0x0000F000L |
|---|
| 31612 | #define GDC0_NGDC_SDP_PORT_CTRL1_SOCCLK__ATDMA_ORIGDATA_CRDT_VC0_RSV_MASK 0x000F0000L |
|---|
| 31613 | #define GDC0_NGDC_SDP_PORT_CTRL1_SOCCLK__ATDMA_ORIGDATA_CRDT_VC1_RSV_MASK 0x00F00000L |
|---|
| 31614 | //GDC0_NBIF_GFX_DOORBELL_STATUS |
|---|
| 31615 | #define GDC0_NBIF_GFX_DOORBELL_STATUS__NBIF_GFX_DOORBELL_SENT__SHIFT 0x0 |
|---|
| 31616 | #define GDC0_NBIF_GFX_DOORBELL_STATUS__NBIF_GFX_DOORBELL_SENT_MASK 0x00000001L |
|---|
| 31617 | //GDC0_BIF_SDMA0_DOORBELL_RANGE |
|---|
| 31618 | #define GDC0_BIF_SDMA0_DOORBELL_RANGE__OFFSET__SHIFT 0x2 |
|---|
| 31619 | #define GDC0_BIF_SDMA0_DOORBELL_RANGE__SIZE__SHIFT 0x10 |
|---|
| 31620 | #define GDC0_BIF_SDMA0_DOORBELL_RANGE__OFFSET_MASK 0x00000FFCL |
|---|
| 31621 | #define GDC0_BIF_SDMA0_DOORBELL_RANGE__SIZE_MASK 0x001F0000L |
|---|
| 31622 | //GDC0_BIF_SDMA1_DOORBELL_RANGE |
|---|
| 31623 | #define GDC0_BIF_SDMA1_DOORBELL_RANGE__OFFSET__SHIFT 0x2 |
|---|
| 31624 | #define GDC0_BIF_SDMA1_DOORBELL_RANGE__SIZE__SHIFT 0x10 |
|---|
| 31625 | #define GDC0_BIF_SDMA1_DOORBELL_RANGE__OFFSET_MASK 0x00000FFCL |
|---|
| 31626 | #define GDC0_BIF_SDMA1_DOORBELL_RANGE__SIZE_MASK 0x001F0000L |
|---|
| 31627 | //GDC0_BIF_IH_DOORBELL_RANGE |
|---|
| 31628 | #define GDC0_BIF_IH_DOORBELL_RANGE__OFFSET__SHIFT 0x2 |
|---|
| 31629 | #define GDC0_BIF_IH_DOORBELL_RANGE__SIZE__SHIFT 0x10 |
|---|
| 31630 | #define GDC0_BIF_IH_DOORBELL_RANGE__OFFSET_MASK 0x00000FFCL |
|---|
| 31631 | #define GDC0_BIF_IH_DOORBELL_RANGE__SIZE_MASK 0x001F0000L |
|---|
| 31632 | //GDC0_BIF_VCN0_DOORBELL_RANGE |
|---|
| 31633 | #define GDC0_BIF_VCN0_DOORBELL_RANGE__OFFSET__SHIFT 0x2 |
|---|
| 31634 | #define GDC0_BIF_VCN0_DOORBELL_RANGE__SIZE__SHIFT 0x10 |
|---|
| 31635 | #define GDC0_BIF_VCN0_DOORBELL_RANGE__NEED_DEDUCT__SHIFT 0x15 |
|---|
| 31636 | #define GDC0_BIF_VCN0_DOORBELL_RANGE__OFFSET_MASK 0x00000FFCL |
|---|
| 31637 | #define GDC0_BIF_VCN0_DOORBELL_RANGE__SIZE_MASK 0x001F0000L |
|---|
| 31638 | #define GDC0_BIF_VCN0_DOORBELL_RANGE__NEED_DEDUCT_MASK 0x00200000L |
|---|
| 31639 | //GDC0_BIF_RLC_DOORBELL_RANGE |
|---|
| 31640 | #define GDC0_BIF_RLC_DOORBELL_RANGE__OFFSET__SHIFT 0x2 |
|---|
| 31641 | #define GDC0_BIF_RLC_DOORBELL_RANGE__SIZE__SHIFT 0x10 |
|---|
| 31642 | #define GDC0_BIF_RLC_DOORBELL_RANGE__OFFSET_MASK 0x00000FFCL |
|---|
| 31643 | #define GDC0_BIF_RLC_DOORBELL_RANGE__SIZE_MASK 0x001F0000L |
|---|
| 31644 | //GDC0_BIF_CSDMA_DOORBELL_RANGE |
|---|
| 31645 | #define GDC0_BIF_CSDMA_DOORBELL_RANGE__OFFSET__SHIFT 0x2 |
|---|
| 31646 | #define GDC0_BIF_CSDMA_DOORBELL_RANGE__SIZE__SHIFT 0x10 |
|---|
| 31647 | #define GDC0_BIF_CSDMA_DOORBELL_RANGE__OFFSET_MASK 0x00000FFCL |
|---|
| 31648 | #define GDC0_BIF_CSDMA_DOORBELL_RANGE__SIZE_MASK 0x00FF0000L |
|---|
| 31649 | //GDC0_ATDMA_MISC_CNTL |
|---|
| 31650 | #define GDC0_ATDMA_MISC_CNTL__WRR_ARB_MODE__SHIFT 0x0 |
|---|
| 31651 | #define GDC0_ATDMA_MISC_CNTL__ATDMA_MISC_CNTL_INSERT_RD_ON_2ND_WDAT_EN__SHIFT 0x1 |
|---|
| 31652 | #define GDC0_ATDMA_MISC_CNTL__RDRSP_ARB_MODE__SHIFT 0x2 |
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| 31653 | #define GDC0_ATDMA_MISC_CNTL__WRR_VC6_WEIGHT__SHIFT 0x8 |
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| 31654 | #define GDC0_ATDMA_MISC_CNTL__WRR_VC0_WEIGHT__SHIFT 0x10 |
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| 31655 | #define GDC0_ATDMA_MISC_CNTL__WRR_VC1_WEIGHT__SHIFT 0x18 |
|---|
| 31656 | #define GDC0_ATDMA_MISC_CNTL__WRR_ARB_MODE_MASK 0x00000001L |
|---|
| 31657 | #define GDC0_ATDMA_MISC_CNTL__ATDMA_MISC_CNTL_INSERT_RD_ON_2ND_WDAT_EN_MASK 0x00000002L |
|---|
| 31658 | #define GDC0_ATDMA_MISC_CNTL__RDRSP_ARB_MODE_MASK 0x0000000CL |
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| 31660 | #define GDC0_ATDMA_MISC_CNTL__WRR_VC0_WEIGHT_MASK 0x00FF0000L |
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| 31661 | #define GDC0_ATDMA_MISC_CNTL__WRR_VC1_WEIGHT_MASK 0xFF000000L |
|---|
| 31662 | //GDC0_BIF_DOORBELL_FENCE_CNTL |
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| 31672 | #define GDC0_BIF_DOORBELL_FENCE_CNTL__DOORBELL_FENCE_ONCE_TRIGGER_DIS__SHIFT 0x10 |
|---|
| 31673 | #define GDC0_BIF_DOORBELL_FENCE_CNTL__DOORBELL_FENCE_CP_ENABLE_MASK 0x00000001L |
|---|
| 31674 | #define GDC0_BIF_DOORBELL_FENCE_CNTL__DOORBELL_FENCE_SDMA0_ENABLE_MASK 0x00000002L |
|---|
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|---|
| 31676 | #define GDC0_BIF_DOORBELL_FENCE_CNTL__DOORBELL_FENCE_RLC_ENABLE_MASK 0x00000010L |
|---|
| 31677 | #define GDC0_BIF_DOORBELL_FENCE_CNTL__DOORBELL_FENCE_SDMA2_ENABLE_MASK 0x00000020L |
|---|
| 31678 | #define GDC0_BIF_DOORBELL_FENCE_CNTL__DOORBELL_FENCE_SDMA3_ENABLE_MASK 0x00000040L |
|---|
| 31679 | #define GDC0_BIF_DOORBELL_FENCE_CNTL__DOORBELL_FENCE_SDMA4_ENABLE_MASK 0x00000080L |
|---|
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|---|
| 31681 | #define GDC0_BIF_DOORBELL_FENCE_CNTL__DOORBELL_FENCE_CSDMA_ENABLE_MASK 0x00000200L |
|---|
| 31682 | #define GDC0_BIF_DOORBELL_FENCE_CNTL__DOORBELL_FENCE_ONCE_TRIGGER_DIS_MASK 0x00010000L |
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| 31694 | #define GDC0_S2A_MISC_CNTL__DOORBELL_64BIT_SUPPORT_SDMA3_DIS__SHIFT 0x19 |
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| 31695 | #define GDC0_S2A_MISC_CNTL__DOORBELL_64BIT_SUPPORT_SDMA4_DIS__SHIFT 0x1a |
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| 31697 | #define GDC0_S2A_MISC_CNTL__DOORBELL_64BIT_SUPPORT_CSDMA_DIS__SHIFT 0x1c |
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| 31698 | #define GDC0_S2A_MISC_CNTL__DOORBELL_64BIT_SUPPORT_SDMA0_DIS_MASK 0x00000001L |
|---|
| 31699 | #define GDC0_S2A_MISC_CNTL__DOORBELL_64BIT_SUPPORT_SDMA1_DIS_MASK 0x00000002L |
|---|
| 31700 | #define GDC0_S2A_MISC_CNTL__DOORBELL_64BIT_SUPPORT_CP_DIS_MASK 0x00000004L |
|---|
| 31701 | #define GDC0_S2A_MISC_CNTL__AXI_HST_CPL_EP_DIS_MASK 0x00000008L |
|---|
| 31702 | #define GDC0_S2A_MISC_CNTL__DOORBELL_64BIT_SUPPORT_RLC_DIS_MASK 0x00000020L |
|---|
| 31703 | #define GDC0_S2A_MISC_CNTL__ATM_ARB_MODE_MASK 0x00000300L |
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| 31704 | #define GDC0_S2A_MISC_CNTL__RB_ARB_MODE_MASK 0x00000C00L |
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| 31705 | #define GDC0_S2A_MISC_CNTL__HSTR_ARB_MODE_MASK 0x00003000L |
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| 31706 | #define GDC0_S2A_MISC_CNTL__WRSP_ARB_MODE_MASK 0x000F0000L |
|---|
| 31707 | #define GDC0_S2A_MISC_CNTL__DOORBELL_64BIT_SUPPORT_SDMA2_DIS_MASK 0x01000000L |
|---|
| 31708 | #define GDC0_S2A_MISC_CNTL__DOORBELL_64BIT_SUPPORT_SDMA3_DIS_MASK 0x02000000L |
|---|
| 31709 | #define GDC0_S2A_MISC_CNTL__DOORBELL_64BIT_SUPPORT_SDMA4_DIS_MASK 0x04000000L |
|---|
| 31710 | #define GDC0_S2A_MISC_CNTL__DOORBELL_64BIT_SUPPORT_SDMA5_DIS_MASK 0x08000000L |
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| 31711 | #define GDC0_S2A_MISC_CNTL__DOORBELL_64BIT_SUPPORT_CSDMA_DIS_MASK 0x10000000L |
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| 31712 | //GDC0_NGDC_PG_MISC_CTRL |
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| 31713 | #define GDC0_NGDC_PG_MISC_CTRL__NGDC_PG_ENDP_D3_ONLY__SHIFT 0xa |
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| 31715 | #define GDC0_NGDC_PG_MISC_CTRL__NGDC_PG_DS_ALLOW_DIS__SHIFT 0xe |
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| 31716 | #define GDC0_NGDC_PG_MISC_CTRL__NGDC_PG_CLK_PERM2__SHIFT 0x10 |
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| 31717 | #define GDC0_NGDC_PG_MISC_CTRL__NGDC_CFG_REFCLK_CYCLE_FOR_200NS__SHIFT 0x18 |
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| 31718 | #define GDC0_NGDC_PG_MISC_CTRL__NGDC_CFG_PG_EXIT_OVERRIDE__SHIFT 0x1f |
|---|
| 31719 | #define GDC0_NGDC_PG_MISC_CTRL__NGDC_PG_ENDP_D3_ONLY_MASK 0x00000400L |
|---|
| 31720 | #define GDC0_NGDC_PG_MISC_CTRL__NGDC_PG_CLK_PERM1_MASK 0x00002000L |
|---|
| 31721 | #define GDC0_NGDC_PG_MISC_CTRL__NGDC_PG_DS_ALLOW_DIS_MASK 0x00004000L |
|---|
| 31722 | #define GDC0_NGDC_PG_MISC_CTRL__NGDC_PG_CLK_PERM2_MASK 0x00010000L |
|---|
| 31723 | #define GDC0_NGDC_PG_MISC_CTRL__NGDC_CFG_REFCLK_CYCLE_FOR_200NS_MASK 0x3F000000L |
|---|
| 31724 | #define GDC0_NGDC_PG_MISC_CTRL__NGDC_CFG_PG_EXIT_OVERRIDE_MASK 0x80000000L |
|---|
| 31725 | //GDC0_NGDC_PGMST_CTRL |
|---|
| 31726 | #define GDC0_NGDC_PGMST_CTRL__NGDC_CFG_PG_HYSTERESIS__SHIFT 0x0 |
|---|
| 31727 | #define GDC0_NGDC_PGMST_CTRL__NGDC_CFG_PG_EN__SHIFT 0x8 |
|---|
| 31728 | #define GDC0_NGDC_PGMST_CTRL__NGDC_CFG_IDLENESS_COUNT_EN__SHIFT 0xa |
|---|
| 31729 | #define GDC0_NGDC_PGMST_CTRL__NGDC_CFG_FW_PG_EXIT_EN__SHIFT 0xe |
|---|
| 31730 | #define GDC0_NGDC_PGMST_CTRL__NGDC_CFG_PG_HYSTERESIS_MASK 0x000000FFL |
|---|
| 31731 | #define GDC0_NGDC_PGMST_CTRL__NGDC_CFG_PG_EN_MASK 0x00000100L |
|---|
| 31732 | #define GDC0_NGDC_PGMST_CTRL__NGDC_CFG_IDLENESS_COUNT_EN_MASK 0x00003C00L |
|---|
| 31733 | #define GDC0_NGDC_PGMST_CTRL__NGDC_CFG_FW_PG_EXIT_EN_MASK 0x0000C000L |
|---|
| 31734 | |
|---|
| 31735 | |
|---|
| 31736 | // addressBlock: nbio_nbif0_bif_cfg_dev0_rc_bifcfgdecp |
|---|
| 31737 | //BIF_CFG_DEV0_RC0_VENDOR_ID |
|---|
| 31738 | #define BIF_CFG_DEV0_RC0_VENDOR_ID__VENDOR_ID__SHIFT 0x0 |
|---|
| 31739 | #define BIF_CFG_DEV0_RC0_VENDOR_ID__VENDOR_ID_MASK 0xFFFFL |
|---|
| 31740 | //BIF_CFG_DEV0_RC0_DEVICE_ID |
|---|
| 31741 | #define BIF_CFG_DEV0_RC0_DEVICE_ID__DEVICE_ID__SHIFT 0x0 |
|---|
| 31742 | #define BIF_CFG_DEV0_RC0_DEVICE_ID__DEVICE_ID_MASK 0xFFFFL |
|---|
| 31743 | //BIF_CFG_DEV0_RC0_COMMAND |
|---|
| 31744 | #define BIF_CFG_DEV0_RC0_COMMAND__IOEN_DN__SHIFT 0x0 |
|---|
| 31745 | #define BIF_CFG_DEV0_RC0_COMMAND__MEMEN_DN__SHIFT 0x1 |
|---|
| 31746 | #define BIF_CFG_DEV0_RC0_COMMAND__BUS_MASTER_EN__SHIFT 0x2 |
|---|
| 31747 | #define BIF_CFG_DEV0_RC0_COMMAND__SPECIAL_CYCLE_EN__SHIFT 0x3 |
|---|
| 31748 | #define BIF_CFG_DEV0_RC0_COMMAND__MEM_WRITE_INVALIDATE_EN__SHIFT 0x4 |
|---|
| 31749 | #define BIF_CFG_DEV0_RC0_COMMAND__PAL_SNOOP_EN__SHIFT 0x5 |
|---|
| 31750 | #define BIF_CFG_DEV0_RC0_COMMAND__PARITY_ERROR_RESPONSE__SHIFT 0x6 |
|---|
| 31751 | #define BIF_CFG_DEV0_RC0_COMMAND__AD_STEPPING__SHIFT 0x7 |
|---|
| 31752 | #define BIF_CFG_DEV0_RC0_COMMAND__SERR_EN__SHIFT 0x8 |
|---|
| 31753 | #define BIF_CFG_DEV0_RC0_COMMAND__FAST_B2B_EN__SHIFT 0x9 |
|---|
| 31754 | #define BIF_CFG_DEV0_RC0_COMMAND__INT_DIS__SHIFT 0xa |
|---|
| 31755 | #define BIF_CFG_DEV0_RC0_COMMAND__IOEN_DN_MASK 0x0001L |
|---|
| 31756 | #define BIF_CFG_DEV0_RC0_COMMAND__MEMEN_DN_MASK 0x0002L |
|---|
| 31757 | #define BIF_CFG_DEV0_RC0_COMMAND__BUS_MASTER_EN_MASK 0x0004L |
|---|
| 31758 | #define BIF_CFG_DEV0_RC0_COMMAND__SPECIAL_CYCLE_EN_MASK 0x0008L |
|---|
| 31759 | #define BIF_CFG_DEV0_RC0_COMMAND__MEM_WRITE_INVALIDATE_EN_MASK 0x0010L |
|---|
| 31760 | #define BIF_CFG_DEV0_RC0_COMMAND__PAL_SNOOP_EN_MASK 0x0020L |
|---|
| 31761 | #define BIF_CFG_DEV0_RC0_COMMAND__PARITY_ERROR_RESPONSE_MASK 0x0040L |
|---|
| 31762 | #define BIF_CFG_DEV0_RC0_COMMAND__AD_STEPPING_MASK 0x0080L |
|---|
| 31763 | #define BIF_CFG_DEV0_RC0_COMMAND__SERR_EN_MASK 0x0100L |
|---|
| 31764 | #define BIF_CFG_DEV0_RC0_COMMAND__FAST_B2B_EN_MASK 0x0200L |
|---|
| 31765 | #define BIF_CFG_DEV0_RC0_COMMAND__INT_DIS_MASK 0x0400L |
|---|
| 31766 | //BIF_CFG_DEV0_RC0_STATUS |
|---|
| 31767 | #define BIF_CFG_DEV0_RC0_STATUS__IMMEDIATE_READINESS__SHIFT 0x0 |
|---|
| 31768 | #define BIF_CFG_DEV0_RC0_STATUS__INT_STATUS__SHIFT 0x3 |
|---|
| 31769 | #define BIF_CFG_DEV0_RC0_STATUS__CAP_LIST__SHIFT 0x4 |
|---|
| 31770 | #define BIF_CFG_DEV0_RC0_STATUS__PCI_66_CAP__SHIFT 0x5 |
|---|
| 31771 | #define BIF_CFG_DEV0_RC0_STATUS__FAST_BACK_CAPABLE__SHIFT 0x7 |
|---|
| 31772 | #define BIF_CFG_DEV0_RC0_STATUS__MASTER_DATA_PARITY_ERROR__SHIFT 0x8 |
|---|
| 31773 | #define BIF_CFG_DEV0_RC0_STATUS__DEVSEL_TIMING__SHIFT 0x9 |
|---|
| 31774 | #define BIF_CFG_DEV0_RC0_STATUS__SIGNAL_TARGET_ABORT__SHIFT 0xb |
|---|
| 31775 | #define BIF_CFG_DEV0_RC0_STATUS__RECEIVED_TARGET_ABORT__SHIFT 0xc |
|---|
| 31776 | #define BIF_CFG_DEV0_RC0_STATUS__RECEIVED_MASTER_ABORT__SHIFT 0xd |
|---|
| 31777 | #define BIF_CFG_DEV0_RC0_STATUS__SIGNALED_SYSTEM_ERROR__SHIFT 0xe |
|---|
| 31778 | #define BIF_CFG_DEV0_RC0_STATUS__PARITY_ERROR_DETECTED__SHIFT 0xf |
|---|
| 31779 | #define BIF_CFG_DEV0_RC0_STATUS__IMMEDIATE_READINESS_MASK 0x0001L |
|---|
| 31780 | #define BIF_CFG_DEV0_RC0_STATUS__INT_STATUS_MASK 0x0008L |
|---|
| 31781 | #define BIF_CFG_DEV0_RC0_STATUS__CAP_LIST_MASK 0x0010L |
|---|
| 31782 | #define BIF_CFG_DEV0_RC0_STATUS__PCI_66_CAP_MASK 0x0020L |
|---|
| 31783 | #define BIF_CFG_DEV0_RC0_STATUS__FAST_BACK_CAPABLE_MASK 0x0080L |
|---|
| 31784 | #define BIF_CFG_DEV0_RC0_STATUS__MASTER_DATA_PARITY_ERROR_MASK 0x0100L |
|---|
| 31785 | #define BIF_CFG_DEV0_RC0_STATUS__DEVSEL_TIMING_MASK 0x0600L |
|---|
| 31786 | #define BIF_CFG_DEV0_RC0_STATUS__SIGNAL_TARGET_ABORT_MASK 0x0800L |
|---|
| 31787 | #define BIF_CFG_DEV0_RC0_STATUS__RECEIVED_TARGET_ABORT_MASK 0x1000L |
|---|
| 31788 | #define BIF_CFG_DEV0_RC0_STATUS__RECEIVED_MASTER_ABORT_MASK 0x2000L |
|---|
| 31789 | #define BIF_CFG_DEV0_RC0_STATUS__SIGNALED_SYSTEM_ERROR_MASK 0x4000L |
|---|
| 31790 | #define BIF_CFG_DEV0_RC0_STATUS__PARITY_ERROR_DETECTED_MASK 0x8000L |
|---|
| 31791 | //BIF_CFG_DEV0_RC0_REVISION_ID |
|---|
| 31792 | #define BIF_CFG_DEV0_RC0_REVISION_ID__MINOR_REV_ID__SHIFT 0x0 |
|---|
| 31793 | #define BIF_CFG_DEV0_RC0_REVISION_ID__MAJOR_REV_ID__SHIFT 0x4 |
|---|
| 31794 | #define BIF_CFG_DEV0_RC0_REVISION_ID__MINOR_REV_ID_MASK 0x0FL |
|---|
| 31795 | #define BIF_CFG_DEV0_RC0_REVISION_ID__MAJOR_REV_ID_MASK 0xF0L |
|---|
| 31796 | //BIF_CFG_DEV0_RC0_PROG_INTERFACE |
|---|
| 31797 | #define BIF_CFG_DEV0_RC0_PROG_INTERFACE__PROG_INTERFACE__SHIFT 0x0 |
|---|
| 31798 | #define BIF_CFG_DEV0_RC0_PROG_INTERFACE__PROG_INTERFACE_MASK 0xFFL |
|---|
| 31799 | //BIF_CFG_DEV0_RC0_SUB_CLASS |
|---|
| 31800 | #define BIF_CFG_DEV0_RC0_SUB_CLASS__SUB_CLASS__SHIFT 0x0 |
|---|
| 31801 | #define BIF_CFG_DEV0_RC0_SUB_CLASS__SUB_CLASS_MASK 0xFFL |
|---|
| 31802 | //BIF_CFG_DEV0_RC0_BASE_CLASS |
|---|
| 31803 | #define BIF_CFG_DEV0_RC0_BASE_CLASS__BASE_CLASS__SHIFT 0x0 |
|---|
| 31804 | #define BIF_CFG_DEV0_RC0_BASE_CLASS__BASE_CLASS_MASK 0xFFL |
|---|
| 31805 | //BIF_CFG_DEV0_RC0_CACHE_LINE |
|---|
| 31806 | #define BIF_CFG_DEV0_RC0_CACHE_LINE__CACHE_LINE_SIZE__SHIFT 0x0 |
|---|
| 31807 | #define BIF_CFG_DEV0_RC0_CACHE_LINE__CACHE_LINE_SIZE_MASK 0xFFL |
|---|
| 31808 | //BIF_CFG_DEV0_RC0_LATENCY |
|---|
| 31809 | #define BIF_CFG_DEV0_RC0_LATENCY__LATENCY_TIMER__SHIFT 0x0 |
|---|
| 31810 | #define BIF_CFG_DEV0_RC0_LATENCY__LATENCY_TIMER_MASK 0xFFL |
|---|
| 31811 | //BIF_CFG_DEV0_RC0_HEADER |
|---|
| 31812 | #define 0x0 |
|---|
| 31813 | #define 0x7 |
|---|
| 31814 | #define 0x7FL |
|---|
| 31815 | #define 0x80L |
|---|
| 31816 | //BIF_CFG_DEV0_RC0_BIST |
|---|
| 31817 | #define BIF_CFG_DEV0_RC0_BIST__BIST_COMP__SHIFT 0x0 |
|---|
| 31818 | #define BIF_CFG_DEV0_RC0_BIST__BIST_STRT__SHIFT 0x6 |
|---|
| 31819 | #define BIF_CFG_DEV0_RC0_BIST__BIST_CAP__SHIFT 0x7 |
|---|
| 31820 | #define BIF_CFG_DEV0_RC0_BIST__BIST_COMP_MASK 0x0FL |
|---|
| 31821 | #define BIF_CFG_DEV0_RC0_BIST__BIST_STRT_MASK 0x40L |
|---|
| 31822 | #define BIF_CFG_DEV0_RC0_BIST__BIST_CAP_MASK 0x80L |
|---|
| 31823 | //BIF_CFG_DEV0_RC0_BASE_ADDR_1 |
|---|
| 31824 | #define BIF_CFG_DEV0_RC0_BASE_ADDR_1__BASE_ADDR__SHIFT 0x0 |
|---|
| 31825 | #define BIF_CFG_DEV0_RC0_BASE_ADDR_1__BASE_ADDR_MASK 0xFFFFFFFFL |
|---|
| 31826 | //BIF_CFG_DEV0_RC0_BASE_ADDR_2 |
|---|
| 31827 | #define BIF_CFG_DEV0_RC0_BASE_ADDR_2__BASE_ADDR__SHIFT 0x0 |
|---|
| 31828 | #define BIF_CFG_DEV0_RC0_BASE_ADDR_2__BASE_ADDR_MASK 0xFFFFFFFFL |
|---|
| 31829 | //BIF_CFG_DEV0_RC0_SUB_BUS_NUMBER_LATENCY |
|---|
| 31830 | #define BIF_CFG_DEV0_RC0_SUB_BUS_NUMBER_LATENCY__PRIMARY_BUS__SHIFT 0x0 |
|---|
| 31831 | #define BIF_CFG_DEV0_RC0_SUB_BUS_NUMBER_LATENCY__SECONDARY_BUS__SHIFT 0x8 |
|---|
| 31832 | #define BIF_CFG_DEV0_RC0_SUB_BUS_NUMBER_LATENCY__SUB_BUS_NUM__SHIFT 0x10 |
|---|
| 31833 | #define BIF_CFG_DEV0_RC0_SUB_BUS_NUMBER_LATENCY__SECONDARY_LATENCY_TIMER__SHIFT 0x18 |
|---|
| 31834 | #define BIF_CFG_DEV0_RC0_SUB_BUS_NUMBER_LATENCY__PRIMARY_BUS_MASK 0x000000FFL |
|---|
| 31835 | #define BIF_CFG_DEV0_RC0_SUB_BUS_NUMBER_LATENCY__SECONDARY_BUS_MASK 0x0000FF00L |
|---|
| 31836 | #define BIF_CFG_DEV0_RC0_SUB_BUS_NUMBER_LATENCY__SUB_BUS_NUM_MASK 0x00FF0000L |
|---|
| 31837 | #define BIF_CFG_DEV0_RC0_SUB_BUS_NUMBER_LATENCY__SECONDARY_LATENCY_TIMER_MASK 0xFF000000L |
|---|
| 31838 | //BIF_CFG_DEV0_RC0_IO_BASE_LIMIT |
|---|
| 31839 | #define BIF_CFG_DEV0_RC0_IO_BASE_LIMIT__IO_BASE_TYPE__SHIFT 0x0 |
|---|
| 31840 | #define BIF_CFG_DEV0_RC0_IO_BASE_LIMIT__IO_BASE__SHIFT 0x4 |
|---|
| 31841 | #define BIF_CFG_DEV0_RC0_IO_BASE_LIMIT__IO_LIMIT_TYPE__SHIFT 0x8 |
|---|
| 31842 | #define BIF_CFG_DEV0_RC0_IO_BASE_LIMIT__IO_LIMIT__SHIFT 0xc |
|---|
| 31843 | #define BIF_CFG_DEV0_RC0_IO_BASE_LIMIT__IO_BASE_TYPE_MASK 0x000FL |
|---|
| 31844 | #define BIF_CFG_DEV0_RC0_IO_BASE_LIMIT__IO_BASE_MASK 0x00F0L |
|---|
| 31845 | #define BIF_CFG_DEV0_RC0_IO_BASE_LIMIT__IO_LIMIT_TYPE_MASK 0x0F00L |
|---|
| 31846 | #define BIF_CFG_DEV0_RC0_IO_BASE_LIMIT__IO_LIMIT_MASK 0xF000L |
|---|
| 31847 | //BIF_CFG_DEV0_RC0_SECONDARY_STATUS |
|---|
| 31848 | #define BIF_CFG_DEV0_RC0_SECONDARY_STATUS__PCI_66_CAP__SHIFT 0x5 |
|---|
| 31849 | #define BIF_CFG_DEV0_RC0_SECONDARY_STATUS__FAST_BACK_CAPABLE__SHIFT 0x7 |
|---|
| 31850 | #define BIF_CFG_DEV0_RC0_SECONDARY_STATUS__MASTER_DATA_PARITY_ERROR__SHIFT 0x8 |
|---|
| 31851 | #define BIF_CFG_DEV0_RC0_SECONDARY_STATUS__DEVSEL_TIMING__SHIFT 0x9 |
|---|
| 31852 | #define BIF_CFG_DEV0_RC0_SECONDARY_STATUS__SIGNAL_TARGET_ABORT__SHIFT 0xb |
|---|
| 31853 | #define BIF_CFG_DEV0_RC0_SECONDARY_STATUS__RECEIVED_TARGET_ABORT__SHIFT 0xc |
|---|
| 31854 | #define BIF_CFG_DEV0_RC0_SECONDARY_STATUS__RECEIVED_MASTER_ABORT__SHIFT 0xd |
|---|
| 31855 | #define BIF_CFG_DEV0_RC0_SECONDARY_STATUS__RECEIVED_SYSTEM_ERROR__SHIFT 0xe |
|---|
| 31856 | #define BIF_CFG_DEV0_RC0_SECONDARY_STATUS__PARITY_ERROR_DETECTED__SHIFT 0xf |
|---|
| 31857 | #define BIF_CFG_DEV0_RC0_SECONDARY_STATUS__PCI_66_CAP_MASK 0x0020L |
|---|
| 31858 | #define BIF_CFG_DEV0_RC0_SECONDARY_STATUS__FAST_BACK_CAPABLE_MASK 0x0080L |
|---|
| 31859 | #define BIF_CFG_DEV0_RC0_SECONDARY_STATUS__MASTER_DATA_PARITY_ERROR_MASK 0x0100L |
|---|
| 31860 | #define BIF_CFG_DEV0_RC0_SECONDARY_STATUS__DEVSEL_TIMING_MASK 0x0600L |
|---|
| 31861 | #define BIF_CFG_DEV0_RC0_SECONDARY_STATUS__SIGNAL_TARGET_ABORT_MASK 0x0800L |
|---|
| 31862 | #define BIF_CFG_DEV0_RC0_SECONDARY_STATUS__RECEIVED_TARGET_ABORT_MASK 0x1000L |
|---|
| 31863 | #define BIF_CFG_DEV0_RC0_SECONDARY_STATUS__RECEIVED_MASTER_ABORT_MASK 0x2000L |
|---|
| 31864 | #define BIF_CFG_DEV0_RC0_SECONDARY_STATUS__RECEIVED_SYSTEM_ERROR_MASK 0x4000L |
|---|
| 31865 | #define BIF_CFG_DEV0_RC0_SECONDARY_STATUS__PARITY_ERROR_DETECTED_MASK 0x8000L |
|---|
| 31866 | //BIF_CFG_DEV0_RC0_MEM_BASE_LIMIT |
|---|
| 31867 | #define BIF_CFG_DEV0_RC0_MEM_BASE_LIMIT__MEM_BASE_TYPE__SHIFT 0x0 |
|---|
| 31868 | #define BIF_CFG_DEV0_RC0_MEM_BASE_LIMIT__MEM_BASE_31_20__SHIFT 0x4 |
|---|
| 31869 | #define BIF_CFG_DEV0_RC0_MEM_BASE_LIMIT__MEM_LIMIT_TYPE__SHIFT 0x10 |
|---|
| 31870 | #define BIF_CFG_DEV0_RC0_MEM_BASE_LIMIT__MEM_LIMIT_31_20__SHIFT 0x14 |
|---|
| 31871 | #define BIF_CFG_DEV0_RC0_MEM_BASE_LIMIT__MEM_BASE_TYPE_MASK 0x0000000FL |
|---|
| 31872 | #define BIF_CFG_DEV0_RC0_MEM_BASE_LIMIT__MEM_BASE_31_20_MASK 0x0000FFF0L |
|---|
| 31873 | #define BIF_CFG_DEV0_RC0_MEM_BASE_LIMIT__MEM_LIMIT_TYPE_MASK 0x000F0000L |
|---|
| 31874 | #define BIF_CFG_DEV0_RC0_MEM_BASE_LIMIT__MEM_LIMIT_31_20_MASK 0xFFF00000L |
|---|
| 31875 | //BIF_CFG_DEV0_RC0_PREF_BASE_LIMIT |
|---|
| 31876 | #define BIF_CFG_DEV0_RC0_PREF_BASE_LIMIT__PREF_MEM_BASE_TYPE__SHIFT 0x0 |
|---|
| 31877 | #define BIF_CFG_DEV0_RC0_PREF_BASE_LIMIT__PREF_MEM_BASE_31_20__SHIFT 0x4 |
|---|
| 31878 | #define BIF_CFG_DEV0_RC0_PREF_BASE_LIMIT__PREF_MEM_LIMIT_TYPE__SHIFT 0x10 |
|---|
| 31879 | #define BIF_CFG_DEV0_RC0_PREF_BASE_LIMIT__PREF_MEM_LIMIT_31_20__SHIFT 0x14 |
|---|
| 31880 | #define BIF_CFG_DEV0_RC0_PREF_BASE_LIMIT__PREF_MEM_BASE_TYPE_MASK 0x0000000FL |
|---|
| 31881 | #define BIF_CFG_DEV0_RC0_PREF_BASE_LIMIT__PREF_MEM_BASE_31_20_MASK 0x0000FFF0L |
|---|
| 31882 | #define BIF_CFG_DEV0_RC0_PREF_BASE_LIMIT__PREF_MEM_LIMIT_TYPE_MASK 0x000F0000L |
|---|
| 31883 | #define BIF_CFG_DEV0_RC0_PREF_BASE_LIMIT__PREF_MEM_LIMIT_31_20_MASK 0xFFF00000L |
|---|
| 31884 | //BIF_CFG_DEV0_RC0_PREF_BASE_UPPER |
|---|
| 31885 | #define BIF_CFG_DEV0_RC0_PREF_BASE_UPPER__PREF_BASE_UPPER__SHIFT 0x0 |
|---|
| 31886 | #define BIF_CFG_DEV0_RC0_PREF_BASE_UPPER__PREF_BASE_UPPER_MASK 0xFFFFFFFFL |
|---|
| 31887 | //BIF_CFG_DEV0_RC0_PREF_LIMIT_UPPER |
|---|
| 31888 | #define BIF_CFG_DEV0_RC0_PREF_LIMIT_UPPER__PREF_LIMIT_UPPER__SHIFT 0x0 |
|---|
| 31889 | #define BIF_CFG_DEV0_RC0_PREF_LIMIT_UPPER__PREF_LIMIT_UPPER_MASK 0xFFFFFFFFL |
|---|
| 31890 | //BIF_CFG_DEV0_RC0_IO_BASE_LIMIT_HI |
|---|
| 31891 | #define BIF_CFG_DEV0_RC0_IO_BASE_LIMIT_HI__IO_BASE_31_16__SHIFT 0x0 |
|---|
| 31892 | #define BIF_CFG_DEV0_RC0_IO_BASE_LIMIT_HI__IO_LIMIT_31_16__SHIFT 0x10 |
|---|
| 31893 | #define BIF_CFG_DEV0_RC0_IO_BASE_LIMIT_HI__IO_BASE_31_16_MASK 0x0000FFFFL |
|---|
| 31894 | #define BIF_CFG_DEV0_RC0_IO_BASE_LIMIT_HI__IO_LIMIT_31_16_MASK 0xFFFF0000L |
|---|
| 31895 | //BIF_CFG_DEV0_RC0_CAP_PTR |
|---|
| 31896 | #define BIF_CFG_DEV0_RC0_CAP_PTR__CAP_PTR__SHIFT 0x0 |
|---|
| 31897 | #define BIF_CFG_DEV0_RC0_CAP_PTR__CAP_PTR_MASK 0xFFL |
|---|
| 31898 | //BIF_CFG_DEV0_RC0_ROM_BASE_ADDR |
|---|
| 31899 | #define BIF_CFG_DEV0_RC0_ROM_BASE_ADDR__BASE_ADDR__SHIFT 0x0 |
|---|
| 31900 | #define BIF_CFG_DEV0_RC0_ROM_BASE_ADDR__BASE_ADDR_MASK 0xFFFFFFFFL |
|---|
| 31901 | //BIF_CFG_DEV0_RC0_INTERRUPT_LINE |
|---|
| 31902 | #define BIF_CFG_DEV0_RC0_INTERRUPT_LINE__INTERRUPT_LINE__SHIFT 0x0 |
|---|
| 31903 | #define BIF_CFG_DEV0_RC0_INTERRUPT_LINE__INTERRUPT_LINE_MASK 0xFFL |
|---|
| 31904 | //BIF_CFG_DEV0_RC0_INTERRUPT_PIN |
|---|
| 31905 | #define BIF_CFG_DEV0_RC0_INTERRUPT_PIN__INTERRUPT_PIN__SHIFT 0x0 |
|---|
| 31906 | #define BIF_CFG_DEV0_RC0_INTERRUPT_PIN__INTERRUPT_PIN_MASK 0xFFL |
|---|
| 31907 | //BIF_CFG_DEV0_RC0_IRQ_BRIDGE_CNTL |
|---|
| 31908 | #define BIF_CFG_DEV0_RC0_IRQ_BRIDGE_CNTL__PARITY_RESPONSE_EN__SHIFT 0x0 |
|---|
| 31909 | #define BIF_CFG_DEV0_RC0_IRQ_BRIDGE_CNTL__SERR_EN__SHIFT 0x1 |
|---|
| 31910 | #define BIF_CFG_DEV0_RC0_IRQ_BRIDGE_CNTL__ISA_EN__SHIFT 0x2 |
|---|
| 31911 | #define BIF_CFG_DEV0_RC0_IRQ_BRIDGE_CNTL__VGA_EN__SHIFT 0x3 |
|---|
| 31912 | #define BIF_CFG_DEV0_RC0_IRQ_BRIDGE_CNTL__VGA_DEC__SHIFT 0x4 |
|---|
| 31913 | #define BIF_CFG_DEV0_RC0_IRQ_BRIDGE_CNTL__MASTER_ABORT_MODE__SHIFT 0x5 |
|---|
| 31914 | #define BIF_CFG_DEV0_RC0_IRQ_BRIDGE_CNTL__SECONDARY_BUS_RESET__SHIFT 0x6 |
|---|
| 31915 | #define BIF_CFG_DEV0_RC0_IRQ_BRIDGE_CNTL__FAST_B2B_EN__SHIFT 0x7 |
|---|
| 31916 | #define BIF_CFG_DEV0_RC0_IRQ_BRIDGE_CNTL__PRIMARY_DISCARD_TIMER__SHIFT 0x8 |
|---|
| 31917 | #define BIF_CFG_DEV0_RC0_IRQ_BRIDGE_CNTL__SECONDARY_DISCARD_TIMER__SHIFT 0x9 |
|---|
| 31918 | #define BIF_CFG_DEV0_RC0_IRQ_BRIDGE_CNTL__DISCARD_TIMER_STATUS__SHIFT 0xa |
|---|
| 31919 | #define BIF_CFG_DEV0_RC0_IRQ_BRIDGE_CNTL__DISCARD_TIMER_SERR_ENABLE__SHIFT 0xb |
|---|
| 31920 | #define BIF_CFG_DEV0_RC0_IRQ_BRIDGE_CNTL__PARITY_RESPONSE_EN_MASK 0x0001L |
|---|
| 31921 | #define BIF_CFG_DEV0_RC0_IRQ_BRIDGE_CNTL__SERR_EN_MASK 0x0002L |
|---|
| 31922 | #define BIF_CFG_DEV0_RC0_IRQ_BRIDGE_CNTL__ISA_EN_MASK 0x0004L |
|---|
| 31923 | #define BIF_CFG_DEV0_RC0_IRQ_BRIDGE_CNTL__VGA_EN_MASK 0x0008L |
|---|
| 31924 | #define BIF_CFG_DEV0_RC0_IRQ_BRIDGE_CNTL__VGA_DEC_MASK 0x0010L |
|---|
| 31925 | #define BIF_CFG_DEV0_RC0_IRQ_BRIDGE_CNTL__MASTER_ABORT_MODE_MASK 0x0020L |
|---|
| 31926 | #define BIF_CFG_DEV0_RC0_IRQ_BRIDGE_CNTL__SECONDARY_BUS_RESET_MASK 0x0040L |
|---|
| 31927 | #define BIF_CFG_DEV0_RC0_IRQ_BRIDGE_CNTL__FAST_B2B_EN_MASK 0x0080L |
|---|
| 31928 | #define BIF_CFG_DEV0_RC0_IRQ_BRIDGE_CNTL__PRIMARY_DISCARD_TIMER_MASK 0x0100L |
|---|
| 31929 | #define BIF_CFG_DEV0_RC0_IRQ_BRIDGE_CNTL__SECONDARY_DISCARD_TIMER_MASK 0x0200L |
|---|
| 31930 | #define BIF_CFG_DEV0_RC0_IRQ_BRIDGE_CNTL__DISCARD_TIMER_STATUS_MASK 0x0400L |
|---|
| 31931 | #define BIF_CFG_DEV0_RC0_IRQ_BRIDGE_CNTL__DISCARD_TIMER_SERR_ENABLE_MASK 0x0800L |
|---|
| 31932 | //BIF_CFG_DEV0_RC0_EXT_BRIDGE_CNTL |
|---|
| 31933 | #define BIF_CFG_DEV0_RC0_EXT_BRIDGE_CNTL__IO_PORT_80_EN__SHIFT 0x0 |
|---|
| 31934 | #define BIF_CFG_DEV0_RC0_EXT_BRIDGE_CNTL__IO_PORT_80_EN_MASK 0x01L |
|---|
| 31935 | //BIF_CFG_DEV0_RC0_PMI_CAP_LIST |
|---|
| 31936 | #define BIF_CFG_DEV0_RC0_PMI_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 31937 | #define BIF_CFG_DEV0_RC0_PMI_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
|---|
| 31938 | #define BIF_CFG_DEV0_RC0_PMI_CAP_LIST__CAP_ID_MASK 0x00FFL |
|---|
| 31939 | #define BIF_CFG_DEV0_RC0_PMI_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
|---|
| 31940 | //BIF_CFG_DEV0_RC0_PMI_CAP |
|---|
| 31941 | #define BIF_CFG_DEV0_RC0_PMI_CAP__VERSION__SHIFT 0x0 |
|---|
| 31942 | #define BIF_CFG_DEV0_RC0_PMI_CAP__PME_CLOCK__SHIFT 0x3 |
|---|
| 31943 | #define BIF_CFG_DEV0_RC0_PMI_CAP__IMMEDIATE_READINESS_ON_RETURN_TO_D0__SHIFT 0x4 |
|---|
| 31944 | #define BIF_CFG_DEV0_RC0_PMI_CAP__DEV_SPECIFIC_INIT__SHIFT 0x5 |
|---|
| 31945 | #define BIF_CFG_DEV0_RC0_PMI_CAP__AUX_CURRENT__SHIFT 0x6 |
|---|
| 31946 | #define BIF_CFG_DEV0_RC0_PMI_CAP__D1_SUPPORT__SHIFT 0x9 |
|---|
| 31947 | #define BIF_CFG_DEV0_RC0_PMI_CAP__D2_SUPPORT__SHIFT 0xa |
|---|
| 31948 | #define BIF_CFG_DEV0_RC0_PMI_CAP__PME_SUPPORT__SHIFT 0xb |
|---|
| 31949 | #define BIF_CFG_DEV0_RC0_PMI_CAP__VERSION_MASK 0x0007L |
|---|
| 31950 | #define BIF_CFG_DEV0_RC0_PMI_CAP__PME_CLOCK_MASK 0x0008L |
|---|
| 31951 | #define BIF_CFG_DEV0_RC0_PMI_CAP__IMMEDIATE_READINESS_ON_RETURN_TO_D0_MASK 0x0010L |
|---|
| 31952 | #define BIF_CFG_DEV0_RC0_PMI_CAP__DEV_SPECIFIC_INIT_MASK 0x0020L |
|---|
| 31953 | #define BIF_CFG_DEV0_RC0_PMI_CAP__AUX_CURRENT_MASK 0x01C0L |
|---|
| 31954 | #define BIF_CFG_DEV0_RC0_PMI_CAP__D1_SUPPORT_MASK 0x0200L |
|---|
| 31955 | #define BIF_CFG_DEV0_RC0_PMI_CAP__D2_SUPPORT_MASK 0x0400L |
|---|
| 31956 | #define BIF_CFG_DEV0_RC0_PMI_CAP__PME_SUPPORT_MASK 0xF800L |
|---|
| 31957 | //BIF_CFG_DEV0_RC0_PMI_STATUS_CNTL |
|---|
| 31958 | #define BIF_CFG_DEV0_RC0_PMI_STATUS_CNTL__POWER_STATE__SHIFT 0x0 |
|---|
| 31959 | #define BIF_CFG_DEV0_RC0_PMI_STATUS_CNTL__NO_SOFT_RESET__SHIFT 0x3 |
|---|
| 31960 | #define BIF_CFG_DEV0_RC0_PMI_STATUS_CNTL__PME_EN__SHIFT 0x8 |
|---|
| 31961 | #define BIF_CFG_DEV0_RC0_PMI_STATUS_CNTL__DATA_SELECT__SHIFT 0x9 |
|---|
| 31962 | #define BIF_CFG_DEV0_RC0_PMI_STATUS_CNTL__DATA_SCALE__SHIFT 0xd |
|---|
| 31963 | #define BIF_CFG_DEV0_RC0_PMI_STATUS_CNTL__PME_STATUS__SHIFT 0xf |
|---|
| 31964 | #define BIF_CFG_DEV0_RC0_PMI_STATUS_CNTL__B2_B3_SUPPORT__SHIFT 0x16 |
|---|
| 31965 | #define BIF_CFG_DEV0_RC0_PMI_STATUS_CNTL__BUS_PWR_EN__SHIFT 0x17 |
|---|
| 31966 | #define BIF_CFG_DEV0_RC0_PMI_STATUS_CNTL__PMI_DATA__SHIFT 0x18 |
|---|
| 31967 | #define BIF_CFG_DEV0_RC0_PMI_STATUS_CNTL__POWER_STATE_MASK 0x00000003L |
|---|
| 31968 | #define BIF_CFG_DEV0_RC0_PMI_STATUS_CNTL__NO_SOFT_RESET_MASK 0x00000008L |
|---|
| 31969 | #define BIF_CFG_DEV0_RC0_PMI_STATUS_CNTL__PME_EN_MASK 0x00000100L |
|---|
| 31970 | #define BIF_CFG_DEV0_RC0_PMI_STATUS_CNTL__DATA_SELECT_MASK 0x00001E00L |
|---|
| 31971 | #define BIF_CFG_DEV0_RC0_PMI_STATUS_CNTL__DATA_SCALE_MASK 0x00006000L |
|---|
| 31972 | #define BIF_CFG_DEV0_RC0_PMI_STATUS_CNTL__PME_STATUS_MASK 0x00008000L |
|---|
| 31973 | #define BIF_CFG_DEV0_RC0_PMI_STATUS_CNTL__B2_B3_SUPPORT_MASK 0x00400000L |
|---|
| 31974 | #define BIF_CFG_DEV0_RC0_PMI_STATUS_CNTL__BUS_PWR_EN_MASK 0x00800000L |
|---|
| 31975 | #define BIF_CFG_DEV0_RC0_PMI_STATUS_CNTL__PMI_DATA_MASK 0xFF000000L |
|---|
| 31976 | //BIF_CFG_DEV0_RC0_PCIE_CAP_LIST |
|---|
| 31977 | #define BIF_CFG_DEV0_RC0_PCIE_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 31978 | #define BIF_CFG_DEV0_RC0_PCIE_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
|---|
| 31979 | #define BIF_CFG_DEV0_RC0_PCIE_CAP_LIST__CAP_ID_MASK 0x00FFL |
|---|
| 31980 | #define BIF_CFG_DEV0_RC0_PCIE_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
|---|
| 31981 | //BIF_CFG_DEV0_RC0_PCIE_CAP |
|---|
| 31982 | #define BIF_CFG_DEV0_RC0_PCIE_CAP__VERSION__SHIFT 0x0 |
|---|
| 31983 | #define BIF_CFG_DEV0_RC0_PCIE_CAP__DEVICE_TYPE__SHIFT 0x4 |
|---|
| 31984 | #define BIF_CFG_DEV0_RC0_PCIE_CAP__SLOT_IMPLEMENTED__SHIFT 0x8 |
|---|
| 31985 | #define BIF_CFG_DEV0_RC0_PCIE_CAP__INT_MESSAGE_NUM__SHIFT 0x9 |
|---|
| 31986 | #define BIF_CFG_DEV0_RC0_PCIE_CAP__VERSION_MASK 0x000FL |
|---|
| 31987 | #define BIF_CFG_DEV0_RC0_PCIE_CAP__DEVICE_TYPE_MASK 0x00F0L |
|---|
| 31988 | #define BIF_CFG_DEV0_RC0_PCIE_CAP__SLOT_IMPLEMENTED_MASK 0x0100L |
|---|
| 31989 | #define BIF_CFG_DEV0_RC0_PCIE_CAP__INT_MESSAGE_NUM_MASK 0x3E00L |
|---|
| 31990 | //BIF_CFG_DEV0_RC0_DEVICE_CAP |
|---|
| 31991 | #define BIF_CFG_DEV0_RC0_DEVICE_CAP__MAX_PAYLOAD_SUPPORT__SHIFT 0x0 |
|---|
| 31992 | #define BIF_CFG_DEV0_RC0_DEVICE_CAP__PHANTOM_FUNC__SHIFT 0x3 |
|---|
| 31993 | #define BIF_CFG_DEV0_RC0_DEVICE_CAP__EXTENDED_TAG__SHIFT 0x5 |
|---|
| 31994 | #define BIF_CFG_DEV0_RC0_DEVICE_CAP__L0S_ACCEPTABLE_LATENCY__SHIFT 0x6 |
|---|
| 31995 | #define BIF_CFG_DEV0_RC0_DEVICE_CAP__L1_ACCEPTABLE_LATENCY__SHIFT 0x9 |
|---|
| 31996 | #define BIF_CFG_DEV0_RC0_DEVICE_CAP__ROLE_BASED_ERR_REPORTING__SHIFT 0xf |
|---|
| 31997 | #define BIF_CFG_DEV0_RC0_DEVICE_CAP__FLR_CAPABLE__SHIFT 0x1c |
|---|
| 31998 | #define BIF_CFG_DEV0_RC0_DEVICE_CAP__MAX_PAYLOAD_SUPPORT_MASK 0x00000007L |
|---|
| 31999 | #define BIF_CFG_DEV0_RC0_DEVICE_CAP__PHANTOM_FUNC_MASK 0x00000018L |
|---|
| 32000 | #define BIF_CFG_DEV0_RC0_DEVICE_CAP__EXTENDED_TAG_MASK 0x00000020L |
|---|
| 32001 | #define BIF_CFG_DEV0_RC0_DEVICE_CAP__L0S_ACCEPTABLE_LATENCY_MASK 0x000001C0L |
|---|
| 32002 | #define BIF_CFG_DEV0_RC0_DEVICE_CAP__L1_ACCEPTABLE_LATENCY_MASK 0x00000E00L |
|---|
| 32003 | #define BIF_CFG_DEV0_RC0_DEVICE_CAP__ROLE_BASED_ERR_REPORTING_MASK 0x00008000L |
|---|
| 32004 | #define BIF_CFG_DEV0_RC0_DEVICE_CAP__FLR_CAPABLE_MASK 0x10000000L |
|---|
| 32005 | //BIF_CFG_DEV0_RC0_DEVICE_CNTL |
|---|
| 32006 | #define BIF_CFG_DEV0_RC0_DEVICE_CNTL__CORR_ERR_EN__SHIFT 0x0 |
|---|
| 32007 | #define BIF_CFG_DEV0_RC0_DEVICE_CNTL__NON_FATAL_ERR_EN__SHIFT 0x1 |
|---|
| 32008 | #define BIF_CFG_DEV0_RC0_DEVICE_CNTL__FATAL_ERR_EN__SHIFT 0x2 |
|---|
| 32009 | #define BIF_CFG_DEV0_RC0_DEVICE_CNTL__USR_REPORT_EN__SHIFT 0x3 |
|---|
| 32010 | #define BIF_CFG_DEV0_RC0_DEVICE_CNTL__RELAXED_ORD_EN__SHIFT 0x4 |
|---|
| 32011 | #define BIF_CFG_DEV0_RC0_DEVICE_CNTL__MAX_PAYLOAD_SIZE__SHIFT 0x5 |
|---|
| 32012 | #define BIF_CFG_DEV0_RC0_DEVICE_CNTL__EXTENDED_TAG_EN__SHIFT 0x8 |
|---|
| 32013 | #define BIF_CFG_DEV0_RC0_DEVICE_CNTL__PHANTOM_FUNC_EN__SHIFT 0x9 |
|---|
| 32014 | #define BIF_CFG_DEV0_RC0_DEVICE_CNTL__AUX_POWER_PM_EN__SHIFT 0xa |
|---|
| 32015 | #define BIF_CFG_DEV0_RC0_DEVICE_CNTL__NO_SNOOP_EN__SHIFT 0xb |
|---|
| 32016 | #define BIF_CFG_DEV0_RC0_DEVICE_CNTL__MAX_READ_REQUEST_SIZE__SHIFT 0xc |
|---|
| 32017 | #define BIF_CFG_DEV0_RC0_DEVICE_CNTL__BRIDGE_CFG_RETRY_EN__SHIFT 0xf |
|---|
| 32018 | #define BIF_CFG_DEV0_RC0_DEVICE_CNTL__CORR_ERR_EN_MASK 0x0001L |
|---|
| 32019 | #define BIF_CFG_DEV0_RC0_DEVICE_CNTL__NON_FATAL_ERR_EN_MASK 0x0002L |
|---|
| 32020 | #define BIF_CFG_DEV0_RC0_DEVICE_CNTL__FATAL_ERR_EN_MASK 0x0004L |
|---|
| 32021 | #define BIF_CFG_DEV0_RC0_DEVICE_CNTL__USR_REPORT_EN_MASK 0x0008L |
|---|
| 32022 | #define BIF_CFG_DEV0_RC0_DEVICE_CNTL__RELAXED_ORD_EN_MASK 0x0010L |
|---|
| 32023 | #define BIF_CFG_DEV0_RC0_DEVICE_CNTL__MAX_PAYLOAD_SIZE_MASK 0x00E0L |
|---|
| 32024 | #define BIF_CFG_DEV0_RC0_DEVICE_CNTL__EXTENDED_TAG_EN_MASK 0x0100L |
|---|
| 32025 | #define BIF_CFG_DEV0_RC0_DEVICE_CNTL__PHANTOM_FUNC_EN_MASK 0x0200L |
|---|
| 32026 | #define BIF_CFG_DEV0_RC0_DEVICE_CNTL__AUX_POWER_PM_EN_MASK 0x0400L |
|---|
| 32027 | #define BIF_CFG_DEV0_RC0_DEVICE_CNTL__NO_SNOOP_EN_MASK 0x0800L |
|---|
| 32028 | #define BIF_CFG_DEV0_RC0_DEVICE_CNTL__MAX_READ_REQUEST_SIZE_MASK 0x7000L |
|---|
| 32029 | #define BIF_CFG_DEV0_RC0_DEVICE_CNTL__BRIDGE_CFG_RETRY_EN_MASK 0x8000L |
|---|
| 32030 | //BIF_CFG_DEV0_RC0_DEVICE_STATUS |
|---|
| 32031 | #define BIF_CFG_DEV0_RC0_DEVICE_STATUS__CORR_ERR__SHIFT 0x0 |
|---|
| 32032 | #define BIF_CFG_DEV0_RC0_DEVICE_STATUS__NON_FATAL_ERR__SHIFT 0x1 |
|---|
| 32033 | #define BIF_CFG_DEV0_RC0_DEVICE_STATUS__FATAL_ERR__SHIFT 0x2 |
|---|
| 32034 | #define BIF_CFG_DEV0_RC0_DEVICE_STATUS__USR_DETECTED__SHIFT 0x3 |
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| 32035 | #define BIF_CFG_DEV0_RC0_DEVICE_STATUS__AUX_PWR__SHIFT 0x4 |
|---|
| 32036 | #define BIF_CFG_DEV0_RC0_DEVICE_STATUS__TRANSACTIONS_PEND__SHIFT 0x5 |
|---|
| 32037 | #define BIF_CFG_DEV0_RC0_DEVICE_STATUS__EMER_POWER_REDUCTION_DETECTED__SHIFT 0x6 |
|---|
| 32038 | #define BIF_CFG_DEV0_RC0_DEVICE_STATUS__CORR_ERR_MASK 0x0001L |
|---|
| 32039 | #define BIF_CFG_DEV0_RC0_DEVICE_STATUS__NON_FATAL_ERR_MASK 0x0002L |
|---|
| 32040 | #define BIF_CFG_DEV0_RC0_DEVICE_STATUS__FATAL_ERR_MASK 0x0004L |
|---|
| 32041 | #define BIF_CFG_DEV0_RC0_DEVICE_STATUS__USR_DETECTED_MASK 0x0008L |
|---|
| 32042 | #define BIF_CFG_DEV0_RC0_DEVICE_STATUS__AUX_PWR_MASK 0x0010L |
|---|
| 32043 | #define BIF_CFG_DEV0_RC0_DEVICE_STATUS__TRANSACTIONS_PEND_MASK 0x0020L |
|---|
| 32044 | #define BIF_CFG_DEV0_RC0_DEVICE_STATUS__EMER_POWER_REDUCTION_DETECTED_MASK 0x0040L |
|---|
| 32045 | //BIF_CFG_DEV0_RC0_LINK_CAP |
|---|
| 32046 | #define BIF_CFG_DEV0_RC0_LINK_CAP__LINK_SPEED__SHIFT 0x0 |
|---|
| 32047 | #define BIF_CFG_DEV0_RC0_LINK_CAP__LINK_WIDTH__SHIFT 0x4 |
|---|
| 32048 | #define BIF_CFG_DEV0_RC0_LINK_CAP__PM_SUPPORT__SHIFT 0xa |
|---|
| 32049 | #define BIF_CFG_DEV0_RC0_LINK_CAP__L0S_EXIT_LATENCY__SHIFT 0xc |
|---|
| 32050 | #define BIF_CFG_DEV0_RC0_LINK_CAP__L1_EXIT_LATENCY__SHIFT 0xf |
|---|
| 32051 | #define BIF_CFG_DEV0_RC0_LINK_CAP__CLOCK_POWER_MANAGEMENT__SHIFT 0x12 |
|---|
| 32052 | #define BIF_CFG_DEV0_RC0_LINK_CAP__SURPRISE_DOWN_ERR_REPORTING__SHIFT 0x13 |
|---|
| 32053 | #define BIF_CFG_DEV0_RC0_LINK_CAP__DL_ACTIVE_REPORTING_CAPABLE__SHIFT 0x14 |
|---|
| 32054 | #define BIF_CFG_DEV0_RC0_LINK_CAP__LINK_BW_NOTIFICATION_CAP__SHIFT 0x15 |
|---|
| 32055 | #define BIF_CFG_DEV0_RC0_LINK_CAP__ASPM_OPTIONALITY_COMPLIANCE__SHIFT 0x16 |
|---|
| 32056 | #define BIF_CFG_DEV0_RC0_LINK_CAP__PORT_NUMBER__SHIFT 0x18 |
|---|
| 32057 | #define BIF_CFG_DEV0_RC0_LINK_CAP__LINK_SPEED_MASK 0x0000000FL |
|---|
| 32058 | #define BIF_CFG_DEV0_RC0_LINK_CAP__LINK_WIDTH_MASK 0x000003F0L |
|---|
| 32059 | #define BIF_CFG_DEV0_RC0_LINK_CAP__PM_SUPPORT_MASK 0x00000C00L |
|---|
| 32060 | #define BIF_CFG_DEV0_RC0_LINK_CAP__L0S_EXIT_LATENCY_MASK 0x00007000L |
|---|
| 32061 | #define BIF_CFG_DEV0_RC0_LINK_CAP__L1_EXIT_LATENCY_MASK 0x00038000L |
|---|
| 32062 | #define BIF_CFG_DEV0_RC0_LINK_CAP__CLOCK_POWER_MANAGEMENT_MASK 0x00040000L |
|---|
| 32063 | #define BIF_CFG_DEV0_RC0_LINK_CAP__SURPRISE_DOWN_ERR_REPORTING_MASK 0x00080000L |
|---|
| 32064 | #define BIF_CFG_DEV0_RC0_LINK_CAP__DL_ACTIVE_REPORTING_CAPABLE_MASK 0x00100000L |
|---|
| 32065 | #define BIF_CFG_DEV0_RC0_LINK_CAP__LINK_BW_NOTIFICATION_CAP_MASK 0x00200000L |
|---|
| 32066 | #define BIF_CFG_DEV0_RC0_LINK_CAP__ASPM_OPTIONALITY_COMPLIANCE_MASK 0x00400000L |
|---|
| 32067 | #define BIF_CFG_DEV0_RC0_LINK_CAP__PORT_NUMBER_MASK 0xFF000000L |
|---|
| 32068 | //BIF_CFG_DEV0_RC0_LINK_CNTL |
|---|
| 32069 | #define BIF_CFG_DEV0_RC0_LINK_CNTL__PM_CONTROL__SHIFT 0x0 |
|---|
| 32070 | #define BIF_CFG_DEV0_RC0_LINK_CNTL__PTM_PROP_DELAY_ADAPT_INTER_B__SHIFT 0x2 |
|---|
| 32071 | #define BIF_CFG_DEV0_RC0_LINK_CNTL__READ_CPL_BOUNDARY__SHIFT 0x3 |
|---|
| 32072 | #define BIF_CFG_DEV0_RC0_LINK_CNTL__LINK_DIS__SHIFT 0x4 |
|---|
| 32073 | #define BIF_CFG_DEV0_RC0_LINK_CNTL__RETRAIN_LINK__SHIFT 0x5 |
|---|
| 32074 | #define BIF_CFG_DEV0_RC0_LINK_CNTL__COMMON_CLOCK_CFG__SHIFT 0x6 |
|---|
| 32075 | #define BIF_CFG_DEV0_RC0_LINK_CNTL__EXTENDED_SYNC__SHIFT 0x7 |
|---|
| 32076 | #define BIF_CFG_DEV0_RC0_LINK_CNTL__CLOCK_POWER_MANAGEMENT_EN__SHIFT 0x8 |
|---|
| 32077 | #define BIF_CFG_DEV0_RC0_LINK_CNTL__HW_AUTONOMOUS_WIDTH_DISABLE__SHIFT 0x9 |
|---|
| 32078 | #define BIF_CFG_DEV0_RC0_LINK_CNTL__LINK_BW_MANAGEMENT_INT_EN__SHIFT 0xa |
|---|
| 32079 | #define BIF_CFG_DEV0_RC0_LINK_CNTL__LINK_AUTONOMOUS_BW_INT_EN__SHIFT 0xb |
|---|
| 32080 | #define BIF_CFG_DEV0_RC0_LINK_CNTL__DRS_SIGNALING_CONTROL__SHIFT 0xe |
|---|
| 32081 | #define BIF_CFG_DEV0_RC0_LINK_CNTL__PM_CONTROL_MASK 0x0003L |
|---|
| 32082 | #define BIF_CFG_DEV0_RC0_LINK_CNTL__PTM_PROP_DELAY_ADAPT_INTER_B_MASK 0x0004L |
|---|
| 32083 | #define BIF_CFG_DEV0_RC0_LINK_CNTL__READ_CPL_BOUNDARY_MASK 0x0008L |
|---|
| 32084 | #define BIF_CFG_DEV0_RC0_LINK_CNTL__LINK_DIS_MASK 0x0010L |
|---|
| 32085 | #define BIF_CFG_DEV0_RC0_LINK_CNTL__RETRAIN_LINK_MASK 0x0020L |
|---|
| 32086 | #define BIF_CFG_DEV0_RC0_LINK_CNTL__COMMON_CLOCK_CFG_MASK 0x0040L |
|---|
| 32087 | #define BIF_CFG_DEV0_RC0_LINK_CNTL__EXTENDED_SYNC_MASK 0x0080L |
|---|
| 32088 | #define BIF_CFG_DEV0_RC0_LINK_CNTL__CLOCK_POWER_MANAGEMENT_EN_MASK 0x0100L |
|---|
| 32089 | #define BIF_CFG_DEV0_RC0_LINK_CNTL__HW_AUTONOMOUS_WIDTH_DISABLE_MASK 0x0200L |
|---|
| 32090 | #define BIF_CFG_DEV0_RC0_LINK_CNTL__LINK_BW_MANAGEMENT_INT_EN_MASK 0x0400L |
|---|
| 32091 | #define BIF_CFG_DEV0_RC0_LINK_CNTL__LINK_AUTONOMOUS_BW_INT_EN_MASK 0x0800L |
|---|
| 32092 | #define BIF_CFG_DEV0_RC0_LINK_CNTL__DRS_SIGNALING_CONTROL_MASK 0xC000L |
|---|
| 32093 | //BIF_CFG_DEV0_RC0_LINK_STATUS |
|---|
| 32094 | #define BIF_CFG_DEV0_RC0_LINK_STATUS__CURRENT_LINK_SPEED__SHIFT 0x0 |
|---|
| 32095 | #define BIF_CFG_DEV0_RC0_LINK_STATUS__NEGOTIATED_LINK_WIDTH__SHIFT 0x4 |
|---|
| 32096 | #define BIF_CFG_DEV0_RC0_LINK_STATUS__LINK_TRAINING__SHIFT 0xb |
|---|
| 32097 | #define BIF_CFG_DEV0_RC0_LINK_STATUS__SLOT_CLOCK_CFG__SHIFT 0xc |
|---|
| 32098 | #define BIF_CFG_DEV0_RC0_LINK_STATUS__DL_ACTIVE__SHIFT 0xd |
|---|
| 32099 | #define BIF_CFG_DEV0_RC0_LINK_STATUS__LINK_BW_MANAGEMENT_STATUS__SHIFT 0xe |
|---|
| 32100 | #define BIF_CFG_DEV0_RC0_LINK_STATUS__LINK_AUTONOMOUS_BW_STATUS__SHIFT 0xf |
|---|
| 32101 | #define BIF_CFG_DEV0_RC0_LINK_STATUS__CURRENT_LINK_SPEED_MASK 0x000FL |
|---|
| 32102 | #define BIF_CFG_DEV0_RC0_LINK_STATUS__NEGOTIATED_LINK_WIDTH_MASK 0x03F0L |
|---|
| 32103 | #define BIF_CFG_DEV0_RC0_LINK_STATUS__LINK_TRAINING_MASK 0x0800L |
|---|
| 32104 | #define BIF_CFG_DEV0_RC0_LINK_STATUS__SLOT_CLOCK_CFG_MASK 0x1000L |
|---|
| 32105 | #define BIF_CFG_DEV0_RC0_LINK_STATUS__DL_ACTIVE_MASK 0x2000L |
|---|
| 32106 | #define BIF_CFG_DEV0_RC0_LINK_STATUS__LINK_BW_MANAGEMENT_STATUS_MASK 0x4000L |
|---|
| 32107 | #define BIF_CFG_DEV0_RC0_LINK_STATUS__LINK_AUTONOMOUS_BW_STATUS_MASK 0x8000L |
|---|
| 32108 | //BIF_CFG_DEV0_RC0_SLOT_CAP |
|---|
| 32109 | #define BIF_CFG_DEV0_RC0_SLOT_CAP__ATTN_BUTTON_PRESENT__SHIFT 0x0 |
|---|
| 32110 | #define BIF_CFG_DEV0_RC0_SLOT_CAP__PWR_CONTROLLER_PRESENT__SHIFT 0x1 |
|---|
| 32111 | #define BIF_CFG_DEV0_RC0_SLOT_CAP__MRL_SENSOR_PRESENT__SHIFT 0x2 |
|---|
| 32112 | #define BIF_CFG_DEV0_RC0_SLOT_CAP__ATTN_INDICATOR_PRESENT__SHIFT 0x3 |
|---|
| 32113 | #define BIF_CFG_DEV0_RC0_SLOT_CAP__PWR_INDICATOR_PRESENT__SHIFT 0x4 |
|---|
| 32114 | #define BIF_CFG_DEV0_RC0_SLOT_CAP__HOTPLUG_SURPRISE__SHIFT 0x5 |
|---|
| 32115 | #define BIF_CFG_DEV0_RC0_SLOT_CAP__HOTPLUG_CAPABLE__SHIFT 0x6 |
|---|
| 32116 | #define BIF_CFG_DEV0_RC0_SLOT_CAP__SLOT_PWR_LIMIT_VALUE__SHIFT 0x7 |
|---|
| 32117 | #define BIF_CFG_DEV0_RC0_SLOT_CAP__SLOT_PWR_LIMIT_SCALE__SHIFT 0xf |
|---|
| 32118 | #define BIF_CFG_DEV0_RC0_SLOT_CAP__ELECTROMECH_INTERLOCK_PRESENT__SHIFT 0x11 |
|---|
| 32119 | #define BIF_CFG_DEV0_RC0_SLOT_CAP__NO_COMMAND_COMPLETED_SUPPORTED__SHIFT 0x12 |
|---|
| 32120 | #define BIF_CFG_DEV0_RC0_SLOT_CAP__PHYSICAL_SLOT_NUM__SHIFT 0x13 |
|---|
| 32121 | #define BIF_CFG_DEV0_RC0_SLOT_CAP__ATTN_BUTTON_PRESENT_MASK 0x00000001L |
|---|
| 32122 | #define BIF_CFG_DEV0_RC0_SLOT_CAP__PWR_CONTROLLER_PRESENT_MASK 0x00000002L |
|---|
| 32123 | #define BIF_CFG_DEV0_RC0_SLOT_CAP__MRL_SENSOR_PRESENT_MASK 0x00000004L |
|---|
| 32124 | #define BIF_CFG_DEV0_RC0_SLOT_CAP__ATTN_INDICATOR_PRESENT_MASK 0x00000008L |
|---|
| 32125 | #define BIF_CFG_DEV0_RC0_SLOT_CAP__PWR_INDICATOR_PRESENT_MASK 0x00000010L |
|---|
| 32126 | #define BIF_CFG_DEV0_RC0_SLOT_CAP__HOTPLUG_SURPRISE_MASK 0x00000020L |
|---|
| 32127 | #define BIF_CFG_DEV0_RC0_SLOT_CAP__HOTPLUG_CAPABLE_MASK 0x00000040L |
|---|
| 32128 | #define BIF_CFG_DEV0_RC0_SLOT_CAP__SLOT_PWR_LIMIT_VALUE_MASK 0x00007F80L |
|---|
| 32129 | #define BIF_CFG_DEV0_RC0_SLOT_CAP__SLOT_PWR_LIMIT_SCALE_MASK 0x00018000L |
|---|
| 32130 | #define BIF_CFG_DEV0_RC0_SLOT_CAP__ELECTROMECH_INTERLOCK_PRESENT_MASK 0x00020000L |
|---|
| 32131 | #define BIF_CFG_DEV0_RC0_SLOT_CAP__NO_COMMAND_COMPLETED_SUPPORTED_MASK 0x00040000L |
|---|
| 32132 | #define BIF_CFG_DEV0_RC0_SLOT_CAP__PHYSICAL_SLOT_NUM_MASK 0xFFF80000L |
|---|
| 32133 | //BIF_CFG_DEV0_RC0_SLOT_CNTL |
|---|
| 32134 | #define BIF_CFG_DEV0_RC0_SLOT_CNTL__ATTN_BUTTON_PRESSED_EN__SHIFT 0x0 |
|---|
| 32135 | #define BIF_CFG_DEV0_RC0_SLOT_CNTL__PWR_FAULT_DETECTED_EN__SHIFT 0x1 |
|---|
| 32136 | #define BIF_CFG_DEV0_RC0_SLOT_CNTL__MRL_SENSOR_CHANGED_EN__SHIFT 0x2 |
|---|
| 32137 | #define BIF_CFG_DEV0_RC0_SLOT_CNTL__PRESENCE_DETECT_CHANGED_EN__SHIFT 0x3 |
|---|
| 32138 | #define BIF_CFG_DEV0_RC0_SLOT_CNTL__COMMAND_COMPLETED_INTR_EN__SHIFT 0x4 |
|---|
| 32139 | #define BIF_CFG_DEV0_RC0_SLOT_CNTL__HOTPLUG_INTR_EN__SHIFT 0x5 |
|---|
| 32140 | #define BIF_CFG_DEV0_RC0_SLOT_CNTL__ATTN_INDICATOR_CNTL__SHIFT 0x6 |
|---|
| 32141 | #define BIF_CFG_DEV0_RC0_SLOT_CNTL__PWR_INDICATOR_CNTL__SHIFT 0x8 |
|---|
| 32142 | #define BIF_CFG_DEV0_RC0_SLOT_CNTL__PWR_CONTROLLER_CNTL__SHIFT 0xa |
|---|
| 32143 | #define BIF_CFG_DEV0_RC0_SLOT_CNTL__ELECTROMECH_INTERLOCK_CNTL__SHIFT 0xb |
|---|
| 32144 | #define BIF_CFG_DEV0_RC0_SLOT_CNTL__DL_STATE_CHANGED_EN__SHIFT 0xc |
|---|
| 32145 | #define BIF_CFG_DEV0_RC0_SLOT_CNTL__AUTO_SLOT_PWR_LIMIT_DISABLE__SHIFT 0xd |
|---|
| 32146 | #define BIF_CFG_DEV0_RC0_SLOT_CNTL__ATTN_BUTTON_PRESSED_EN_MASK 0x0001L |
|---|
| 32147 | #define BIF_CFG_DEV0_RC0_SLOT_CNTL__PWR_FAULT_DETECTED_EN_MASK 0x0002L |
|---|
| 32148 | #define BIF_CFG_DEV0_RC0_SLOT_CNTL__MRL_SENSOR_CHANGED_EN_MASK 0x0004L |
|---|
| 32149 | #define BIF_CFG_DEV0_RC0_SLOT_CNTL__PRESENCE_DETECT_CHANGED_EN_MASK 0x0008L |
|---|
| 32150 | #define BIF_CFG_DEV0_RC0_SLOT_CNTL__COMMAND_COMPLETED_INTR_EN_MASK 0x0010L |
|---|
| 32151 | #define BIF_CFG_DEV0_RC0_SLOT_CNTL__HOTPLUG_INTR_EN_MASK 0x0020L |
|---|
| 32152 | #define BIF_CFG_DEV0_RC0_SLOT_CNTL__ATTN_INDICATOR_CNTL_MASK 0x00C0L |
|---|
| 32153 | #define BIF_CFG_DEV0_RC0_SLOT_CNTL__PWR_INDICATOR_CNTL_MASK 0x0300L |
|---|
| 32154 | #define BIF_CFG_DEV0_RC0_SLOT_CNTL__PWR_CONTROLLER_CNTL_MASK 0x0400L |
|---|
| 32155 | #define BIF_CFG_DEV0_RC0_SLOT_CNTL__ELECTROMECH_INTERLOCK_CNTL_MASK 0x0800L |
|---|
| 32156 | #define BIF_CFG_DEV0_RC0_SLOT_CNTL__DL_STATE_CHANGED_EN_MASK 0x1000L |
|---|
| 32157 | #define BIF_CFG_DEV0_RC0_SLOT_CNTL__AUTO_SLOT_PWR_LIMIT_DISABLE_MASK 0x2000L |
|---|
| 32158 | //BIF_CFG_DEV0_RC0_SLOT_STATUS |
|---|
| 32159 | #define BIF_CFG_DEV0_RC0_SLOT_STATUS__ATTN_BUTTON_PRESSED__SHIFT 0x0 |
|---|
| 32160 | #define BIF_CFG_DEV0_RC0_SLOT_STATUS__PWR_FAULT_DETECTED__SHIFT 0x1 |
|---|
| 32161 | #define BIF_CFG_DEV0_RC0_SLOT_STATUS__MRL_SENSOR_CHANGED__SHIFT 0x2 |
|---|
| 32162 | #define BIF_CFG_DEV0_RC0_SLOT_STATUS__PRESENCE_DETECT_CHANGED__SHIFT 0x3 |
|---|
| 32163 | #define BIF_CFG_DEV0_RC0_SLOT_STATUS__COMMAND_COMPLETED__SHIFT 0x4 |
|---|
| 32164 | #define BIF_CFG_DEV0_RC0_SLOT_STATUS__MRL_SENSOR_STATE__SHIFT 0x5 |
|---|
| 32165 | #define BIF_CFG_DEV0_RC0_SLOT_STATUS__PRESENCE_DETECT_STATE__SHIFT 0x6 |
|---|
| 32166 | #define BIF_CFG_DEV0_RC0_SLOT_STATUS__ELECTROMECH_INTERLOCK_STATUS__SHIFT 0x7 |
|---|
| 32167 | #define BIF_CFG_DEV0_RC0_SLOT_STATUS__DL_STATE_CHANGED__SHIFT 0x8 |
|---|
| 32168 | #define BIF_CFG_DEV0_RC0_SLOT_STATUS__ATTN_BUTTON_PRESSED_MASK 0x0001L |
|---|
| 32169 | #define BIF_CFG_DEV0_RC0_SLOT_STATUS__PWR_FAULT_DETECTED_MASK 0x0002L |
|---|
| 32170 | #define BIF_CFG_DEV0_RC0_SLOT_STATUS__MRL_SENSOR_CHANGED_MASK 0x0004L |
|---|
| 32171 | #define BIF_CFG_DEV0_RC0_SLOT_STATUS__PRESENCE_DETECT_CHANGED_MASK 0x0008L |
|---|
| 32172 | #define BIF_CFG_DEV0_RC0_SLOT_STATUS__COMMAND_COMPLETED_MASK 0x0010L |
|---|
| 32173 | #define BIF_CFG_DEV0_RC0_SLOT_STATUS__MRL_SENSOR_STATE_MASK 0x0020L |
|---|
| 32174 | #define BIF_CFG_DEV0_RC0_SLOT_STATUS__PRESENCE_DETECT_STATE_MASK 0x0040L |
|---|
| 32175 | #define BIF_CFG_DEV0_RC0_SLOT_STATUS__ELECTROMECH_INTERLOCK_STATUS_MASK 0x0080L |
|---|
| 32176 | #define BIF_CFG_DEV0_RC0_SLOT_STATUS__DL_STATE_CHANGED_MASK 0x0100L |
|---|
| 32177 | //BIF_CFG_DEV0_RC0_ROOT_CNTL |
|---|
| 32178 | #define BIF_CFG_DEV0_RC0_ROOT_CNTL__SERR_ON_CORR_ERR_EN__SHIFT 0x0 |
|---|
| 32179 | #define BIF_CFG_DEV0_RC0_ROOT_CNTL__SERR_ON_NONFATAL_ERR_EN__SHIFT 0x1 |
|---|
| 32180 | #define BIF_CFG_DEV0_RC0_ROOT_CNTL__SERR_ON_FATAL_ERR_EN__SHIFT 0x2 |
|---|
| 32181 | #define BIF_CFG_DEV0_RC0_ROOT_CNTL__PM_INTERRUPT_EN__SHIFT 0x3 |
|---|
| 32182 | #define BIF_CFG_DEV0_RC0_ROOT_CNTL__CRS_SOFTWARE_VISIBILITY_EN__SHIFT 0x4 |
|---|
| 32183 | #define BIF_CFG_DEV0_RC0_ROOT_CNTL__SERR_ON_CORR_ERR_EN_MASK 0x0001L |
|---|
| 32184 | #define BIF_CFG_DEV0_RC0_ROOT_CNTL__SERR_ON_NONFATAL_ERR_EN_MASK 0x0002L |
|---|
| 32185 | #define BIF_CFG_DEV0_RC0_ROOT_CNTL__SERR_ON_FATAL_ERR_EN_MASK 0x0004L |
|---|
| 32186 | #define BIF_CFG_DEV0_RC0_ROOT_CNTL__PM_INTERRUPT_EN_MASK 0x0008L |
|---|
| 32187 | #define BIF_CFG_DEV0_RC0_ROOT_CNTL__CRS_SOFTWARE_VISIBILITY_EN_MASK 0x0010L |
|---|
| 32188 | //BIF_CFG_DEV0_RC0_ROOT_CAP |
|---|
| 32189 | #define BIF_CFG_DEV0_RC0_ROOT_CAP__CRS_SOFTWARE_VISIBILITY__SHIFT 0x0 |
|---|
| 32190 | #define BIF_CFG_DEV0_RC0_ROOT_CAP__CRS_SOFTWARE_VISIBILITY_MASK 0x0001L |
|---|
| 32191 | //BIF_CFG_DEV0_RC0_ROOT_STATUS |
|---|
| 32192 | #define BIF_CFG_DEV0_RC0_ROOT_STATUS__PME_REQUESTOR_ID__SHIFT 0x0 |
|---|
| 32193 | #define BIF_CFG_DEV0_RC0_ROOT_STATUS__PME_STATUS__SHIFT 0x10 |
|---|
| 32194 | #define BIF_CFG_DEV0_RC0_ROOT_STATUS__PME_PENDING__SHIFT 0x11 |
|---|
| 32195 | #define BIF_CFG_DEV0_RC0_ROOT_STATUS__PME_REQUESTOR_ID_MASK 0x0000FFFFL |
|---|
| 32196 | #define BIF_CFG_DEV0_RC0_ROOT_STATUS__PME_STATUS_MASK 0x00010000L |
|---|
| 32197 | #define BIF_CFG_DEV0_RC0_ROOT_STATUS__PME_PENDING_MASK 0x00020000L |
|---|
| 32198 | //BIF_CFG_DEV0_RC0_DEVICE_CAP2 |
|---|
| 32199 | #define BIF_CFG_DEV0_RC0_DEVICE_CAP2__CPL_TIMEOUT_RANGE_SUPPORTED__SHIFT 0x0 |
|---|
| 32200 | #define BIF_CFG_DEV0_RC0_DEVICE_CAP2__CPL_TIMEOUT_DIS_SUPPORTED__SHIFT 0x4 |
|---|
| 32201 | #define BIF_CFG_DEV0_RC0_DEVICE_CAP2__ARI_FORWARDING_SUPPORTED__SHIFT 0x5 |
|---|
| 32202 | #define BIF_CFG_DEV0_RC0_DEVICE_CAP2__ATOMICOP_ROUTING_SUPPORTED__SHIFT 0x6 |
|---|
| 32203 | #define BIF_CFG_DEV0_RC0_DEVICE_CAP2__ATOMICOP_32CMPLT_SUPPORTED__SHIFT 0x7 |
|---|
| 32204 | #define BIF_CFG_DEV0_RC0_DEVICE_CAP2__ATOMICOP_64CMPLT_SUPPORTED__SHIFT 0x8 |
|---|
| 32205 | #define BIF_CFG_DEV0_RC0_DEVICE_CAP2__CAS128_CMPLT_SUPPORTED__SHIFT 0x9 |
|---|
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| 32207 | #define BIF_CFG_DEV0_RC0_DEVICE_CAP2__LTR_SUPPORTED__SHIFT 0xb |
|---|
| 32208 | #define BIF_CFG_DEV0_RC0_DEVICE_CAP2__TPH_CPLR_SUPPORTED__SHIFT 0xc |
|---|
| 32209 | #define BIF_CFG_DEV0_RC0_DEVICE_CAP2__LN_SYSTEM_CLS__SHIFT 0xe |
|---|
| 32210 | #define BIF_CFG_DEV0_RC0_DEVICE_CAP2__TEN_BIT_TAG_COMPLETER_SUPPORTED__SHIFT 0x10 |
|---|
| 32211 | #define BIF_CFG_DEV0_RC0_DEVICE_CAP2__TEN_BIT_TAG_REQUESTER_SUPPORTED__SHIFT 0x11 |
|---|
| 32212 | #define BIF_CFG_DEV0_RC0_DEVICE_CAP2__OBFF_SUPPORTED__SHIFT 0x12 |
|---|
| 32213 | #define BIF_CFG_DEV0_RC0_DEVICE_CAP2__EXTENDED_FMT_FIELD_SUPPORTED__SHIFT 0x14 |
|---|
| 32214 | #define BIF_CFG_DEV0_RC0_DEVICE_CAP2__END_END_TLP_PREFIX_SUPPORTED__SHIFT 0x15 |
|---|
| 32215 | #define BIF_CFG_DEV0_RC0_DEVICE_CAP2__MAX_END_END_TLP_PREFIXES__SHIFT 0x16 |
|---|
| 32216 | #define BIF_CFG_DEV0_RC0_DEVICE_CAP2__EMER_POWER_REDUCTION_SUPPORTED__SHIFT 0x18 |
|---|
| 32217 | #define BIF_CFG_DEV0_RC0_DEVICE_CAP2__EMER_POWER_REDUCTION_INIT_REQ__SHIFT 0x1a |
|---|
| 32218 | #define BIF_CFG_DEV0_RC0_DEVICE_CAP2__FRS_SUPPORTED__SHIFT 0x1f |
|---|
| 32219 | #define BIF_CFG_DEV0_RC0_DEVICE_CAP2__CPL_TIMEOUT_RANGE_SUPPORTED_MASK 0x0000000FL |
|---|
| 32220 | #define BIF_CFG_DEV0_RC0_DEVICE_CAP2__CPL_TIMEOUT_DIS_SUPPORTED_MASK 0x00000010L |
|---|
| 32221 | #define BIF_CFG_DEV0_RC0_DEVICE_CAP2__ARI_FORWARDING_SUPPORTED_MASK 0x00000020L |
|---|
| 32222 | #define BIF_CFG_DEV0_RC0_DEVICE_CAP2__ATOMICOP_ROUTING_SUPPORTED_MASK 0x00000040L |
|---|
| 32223 | #define BIF_CFG_DEV0_RC0_DEVICE_CAP2__ATOMICOP_32CMPLT_SUPPORTED_MASK 0x00000080L |
|---|
| 32224 | #define BIF_CFG_DEV0_RC0_DEVICE_CAP2__ATOMICOP_64CMPLT_SUPPORTED_MASK 0x00000100L |
|---|
| 32225 | #define BIF_CFG_DEV0_RC0_DEVICE_CAP2__CAS128_CMPLT_SUPPORTED_MASK 0x00000200L |
|---|
| 32226 | #define BIF_CFG_DEV0_RC0_DEVICE_CAP2__NO_RO_ENABLED_P2P_PASSING_MASK 0x00000400L |
|---|
| 32227 | #define BIF_CFG_DEV0_RC0_DEVICE_CAP2__LTR_SUPPORTED_MASK 0x00000800L |
|---|
| 32228 | #define BIF_CFG_DEV0_RC0_DEVICE_CAP2__TPH_CPLR_SUPPORTED_MASK 0x00003000L |
|---|
| 32229 | #define BIF_CFG_DEV0_RC0_DEVICE_CAP2__LN_SYSTEM_CLS_MASK 0x0000C000L |
|---|
| 32230 | #define BIF_CFG_DEV0_RC0_DEVICE_CAP2__TEN_BIT_TAG_COMPLETER_SUPPORTED_MASK 0x00010000L |
|---|
| 32231 | #define BIF_CFG_DEV0_RC0_DEVICE_CAP2__TEN_BIT_TAG_REQUESTER_SUPPORTED_MASK 0x00020000L |
|---|
| 32232 | #define BIF_CFG_DEV0_RC0_DEVICE_CAP2__OBFF_SUPPORTED_MASK 0x000C0000L |
|---|
| 32233 | #define BIF_CFG_DEV0_RC0_DEVICE_CAP2__EXTENDED_FMT_FIELD_SUPPORTED_MASK 0x00100000L |
|---|
| 32234 | #define BIF_CFG_DEV0_RC0_DEVICE_CAP2__END_END_TLP_PREFIX_SUPPORTED_MASK 0x00200000L |
|---|
| 32235 | #define BIF_CFG_DEV0_RC0_DEVICE_CAP2__MAX_END_END_TLP_PREFIXES_MASK 0x00C00000L |
|---|
| 32236 | #define BIF_CFG_DEV0_RC0_DEVICE_CAP2__EMER_POWER_REDUCTION_SUPPORTED_MASK 0x03000000L |
|---|
| 32237 | #define BIF_CFG_DEV0_RC0_DEVICE_CAP2__EMER_POWER_REDUCTION_INIT_REQ_MASK 0x04000000L |
|---|
| 32238 | #define BIF_CFG_DEV0_RC0_DEVICE_CAP2__FRS_SUPPORTED_MASK 0x80000000L |
|---|
| 32239 | //BIF_CFG_DEV0_RC0_DEVICE_CNTL2 |
|---|
| 32240 | #define BIF_CFG_DEV0_RC0_DEVICE_CNTL2__CPL_TIMEOUT_VALUE__SHIFT 0x0 |
|---|
| 32241 | #define BIF_CFG_DEV0_RC0_DEVICE_CNTL2__CPL_TIMEOUT_DIS__SHIFT 0x4 |
|---|
| 32242 | #define BIF_CFG_DEV0_RC0_DEVICE_CNTL2__ARI_FORWARDING_EN__SHIFT 0x5 |
|---|
| 32243 | #define BIF_CFG_DEV0_RC0_DEVICE_CNTL2__ATOMICOP_REQUEST_EN__SHIFT 0x6 |
|---|
| 32244 | #define BIF_CFG_DEV0_RC0_DEVICE_CNTL2__ATOMICOP_EGRESS_BLOCKING__SHIFT 0x7 |
|---|
| 32245 | #define BIF_CFG_DEV0_RC0_DEVICE_CNTL2__IDO_REQUEST_ENABLE__SHIFT 0x8 |
|---|
| 32246 | #define BIF_CFG_DEV0_RC0_DEVICE_CNTL2__IDO_COMPLETION_ENABLE__SHIFT 0x9 |
|---|
| 32247 | #define BIF_CFG_DEV0_RC0_DEVICE_CNTL2__LTR_EN__SHIFT 0xa |
|---|
| 32248 | #define BIF_CFG_DEV0_RC0_DEVICE_CNTL2__EMER_POWER_REDUCTION_REQUEST__SHIFT 0xb |
|---|
| 32249 | #define BIF_CFG_DEV0_RC0_DEVICE_CNTL2__TEN_BIT_TAG_REQUESTER_ENABLE__SHIFT 0xc |
|---|
| 32250 | #define BIF_CFG_DEV0_RC0_DEVICE_CNTL2__OBFF_EN__SHIFT 0xd |
|---|
| 32251 | #define BIF_CFG_DEV0_RC0_DEVICE_CNTL2__END_END_TLP_PREFIX_BLOCKING__SHIFT 0xf |
|---|
| 32252 | #define BIF_CFG_DEV0_RC0_DEVICE_CNTL2__CPL_TIMEOUT_VALUE_MASK 0x000FL |
|---|
| 32253 | #define BIF_CFG_DEV0_RC0_DEVICE_CNTL2__CPL_TIMEOUT_DIS_MASK 0x0010L |
|---|
| 32254 | #define BIF_CFG_DEV0_RC0_DEVICE_CNTL2__ARI_FORWARDING_EN_MASK 0x0020L |
|---|
| 32255 | #define BIF_CFG_DEV0_RC0_DEVICE_CNTL2__ATOMICOP_REQUEST_EN_MASK 0x0040L |
|---|
| 32256 | #define BIF_CFG_DEV0_RC0_DEVICE_CNTL2__ATOMICOP_EGRESS_BLOCKING_MASK 0x0080L |
|---|
| 32257 | #define BIF_CFG_DEV0_RC0_DEVICE_CNTL2__IDO_REQUEST_ENABLE_MASK 0x0100L |
|---|
| 32258 | #define BIF_CFG_DEV0_RC0_DEVICE_CNTL2__IDO_COMPLETION_ENABLE_MASK 0x0200L |
|---|
| 32259 | #define BIF_CFG_DEV0_RC0_DEVICE_CNTL2__LTR_EN_MASK 0x0400L |
|---|
| 32260 | #define BIF_CFG_DEV0_RC0_DEVICE_CNTL2__EMER_POWER_REDUCTION_REQUEST_MASK 0x0800L |
|---|
| 32261 | #define BIF_CFG_DEV0_RC0_DEVICE_CNTL2__TEN_BIT_TAG_REQUESTER_ENABLE_MASK 0x1000L |
|---|
| 32262 | #define BIF_CFG_DEV0_RC0_DEVICE_CNTL2__OBFF_EN_MASK 0x6000L |
|---|
| 32263 | #define BIF_CFG_DEV0_RC0_DEVICE_CNTL2__END_END_TLP_PREFIX_BLOCKING_MASK 0x8000L |
|---|
| 32264 | //BIF_CFG_DEV0_RC0_DEVICE_STATUS2 |
|---|
| 32265 | #define BIF_CFG_DEV0_RC0_DEVICE_STATUS2__RESERVED__SHIFT 0x0 |
|---|
| 32266 | #define BIF_CFG_DEV0_RC0_DEVICE_STATUS2__RESERVED_MASK 0xFFFFL |
|---|
| 32267 | //BIF_CFG_DEV0_RC0_LINK_CAP2 |
|---|
| 32268 | #define BIF_CFG_DEV0_RC0_LINK_CAP2__SUPPORTED_LINK_SPEED__SHIFT 0x1 |
|---|
| 32269 | #define BIF_CFG_DEV0_RC0_LINK_CAP2__CROSSLINK_SUPPORTED__SHIFT 0x8 |
|---|
| 32270 | #define BIF_CFG_DEV0_RC0_LINK_CAP2__LOWER_SKP_OS_GEN_SUPPORT__SHIFT 0x9 |
|---|
| 32271 | #define BIF_CFG_DEV0_RC0_LINK_CAP2__LOWER_SKP_OS_RCV_SUPPORT__SHIFT 0x10 |
|---|
| 32272 | #define BIF_CFG_DEV0_RC0_LINK_CAP2__RTM1_PRESENCE_DET_SUPPORT__SHIFT 0x17 |
|---|
| 32273 | #define BIF_CFG_DEV0_RC0_LINK_CAP2__RTM2_PRESENCE_DET_SUPPORT__SHIFT 0x18 |
|---|
| 32274 | #define BIF_CFG_DEV0_RC0_LINK_CAP2__DRS_SUPPORTED__SHIFT 0x1f |
|---|
| 32275 | #define BIF_CFG_DEV0_RC0_LINK_CAP2__SUPPORTED_LINK_SPEED_MASK 0x000000FEL |
|---|
| 32276 | #define BIF_CFG_DEV0_RC0_LINK_CAP2__CROSSLINK_SUPPORTED_MASK 0x00000100L |
|---|
| 32277 | #define BIF_CFG_DEV0_RC0_LINK_CAP2__LOWER_SKP_OS_GEN_SUPPORT_MASK 0x0000FE00L |
|---|
| 32278 | #define BIF_CFG_DEV0_RC0_LINK_CAP2__LOWER_SKP_OS_RCV_SUPPORT_MASK 0x007F0000L |
|---|
| 32279 | #define BIF_CFG_DEV0_RC0_LINK_CAP2__RTM1_PRESENCE_DET_SUPPORT_MASK 0x00800000L |
|---|
| 32280 | #define BIF_CFG_DEV0_RC0_LINK_CAP2__RTM2_PRESENCE_DET_SUPPORT_MASK 0x01000000L |
|---|
| 32281 | #define BIF_CFG_DEV0_RC0_LINK_CAP2__DRS_SUPPORTED_MASK 0x80000000L |
|---|
| 32282 | //BIF_CFG_DEV0_RC0_LINK_CNTL2 |
|---|
| 32283 | #define BIF_CFG_DEV0_RC0_LINK_CNTL2__TARGET_LINK_SPEED__SHIFT 0x0 |
|---|
| 32284 | #define BIF_CFG_DEV0_RC0_LINK_CNTL2__ENTER_COMPLIANCE__SHIFT 0x4 |
|---|
| 32285 | #define BIF_CFG_DEV0_RC0_LINK_CNTL2__HW_AUTONOMOUS_SPEED_DISABLE__SHIFT 0x5 |
|---|
| 32286 | #define BIF_CFG_DEV0_RC0_LINK_CNTL2__SELECTABLE_DEEMPHASIS__SHIFT 0x6 |
|---|
| 32287 | #define BIF_CFG_DEV0_RC0_LINK_CNTL2__XMIT_MARGIN__SHIFT 0x7 |
|---|
| 32288 | #define BIF_CFG_DEV0_RC0_LINK_CNTL2__ENTER_MOD_COMPLIANCE__SHIFT 0xa |
|---|
| 32289 | #define BIF_CFG_DEV0_RC0_LINK_CNTL2__COMPLIANCE_SOS__SHIFT 0xb |
|---|
| 32290 | #define BIF_CFG_DEV0_RC0_LINK_CNTL2__COMPLIANCE_DEEMPHASIS__SHIFT 0xc |
|---|
| 32291 | #define BIF_CFG_DEV0_RC0_LINK_CNTL2__TARGET_LINK_SPEED_MASK 0x000FL |
|---|
| 32292 | #define BIF_CFG_DEV0_RC0_LINK_CNTL2__ENTER_COMPLIANCE_MASK 0x0010L |
|---|
| 32293 | #define BIF_CFG_DEV0_RC0_LINK_CNTL2__HW_AUTONOMOUS_SPEED_DISABLE_MASK 0x0020L |
|---|
| 32294 | #define BIF_CFG_DEV0_RC0_LINK_CNTL2__SELECTABLE_DEEMPHASIS_MASK 0x0040L |
|---|
| 32295 | #define BIF_CFG_DEV0_RC0_LINK_CNTL2__XMIT_MARGIN_MASK 0x0380L |
|---|
| 32296 | #define BIF_CFG_DEV0_RC0_LINK_CNTL2__ENTER_MOD_COMPLIANCE_MASK 0x0400L |
|---|
| 32297 | #define BIF_CFG_DEV0_RC0_LINK_CNTL2__COMPLIANCE_SOS_MASK 0x0800L |
|---|
| 32298 | #define BIF_CFG_DEV0_RC0_LINK_CNTL2__COMPLIANCE_DEEMPHASIS_MASK 0xF000L |
|---|
| 32299 | //BIF_CFG_DEV0_RC0_LINK_STATUS2 |
|---|
| 32300 | #define BIF_CFG_DEV0_RC0_LINK_STATUS2__CUR_DEEMPHASIS_LEVEL__SHIFT 0x0 |
|---|
| 32301 | #define BIF_CFG_DEV0_RC0_LINK_STATUS2__EQUALIZATION_COMPLETE_8GT__SHIFT 0x1 |
|---|
| 32302 | #define BIF_CFG_DEV0_RC0_LINK_STATUS2__EQUALIZATION_PHASE1_SUCCESS_8GT__SHIFT 0x2 |
|---|
| 32303 | #define BIF_CFG_DEV0_RC0_LINK_STATUS2__EQUALIZATION_PHASE2_SUCCESS_8GT__SHIFT 0x3 |
|---|
| 32304 | #define BIF_CFG_DEV0_RC0_LINK_STATUS2__EQUALIZATION_PHASE3_SUCCESS_8GT__SHIFT 0x4 |
|---|
| 32305 | #define BIF_CFG_DEV0_RC0_LINK_STATUS2__LINK_EQUALIZATION_REQUEST_8GT__SHIFT 0x5 |
|---|
| 32306 | #define BIF_CFG_DEV0_RC0_LINK_STATUS2__RTM1_PRESENCE_DET__SHIFT 0x6 |
|---|
| 32307 | #define BIF_CFG_DEV0_RC0_LINK_STATUS2__RTM2_PRESENCE_DET__SHIFT 0x7 |
|---|
| 32308 | #define BIF_CFG_DEV0_RC0_LINK_STATUS2__CROSSLINK_RESOLUTION__SHIFT 0x8 |
|---|
| 32309 | #define BIF_CFG_DEV0_RC0_LINK_STATUS2__DOWNSTREAM_COMPONENT_PRESENCE__SHIFT 0xc |
|---|
| 32310 | #define BIF_CFG_DEV0_RC0_LINK_STATUS2__DRS_MESSAGE_RECEIVED__SHIFT 0xf |
|---|
| 32311 | #define BIF_CFG_DEV0_RC0_LINK_STATUS2__CUR_DEEMPHASIS_LEVEL_MASK 0x0001L |
|---|
| 32312 | #define BIF_CFG_DEV0_RC0_LINK_STATUS2__EQUALIZATION_COMPLETE_8GT_MASK 0x0002L |
|---|
| 32313 | #define BIF_CFG_DEV0_RC0_LINK_STATUS2__EQUALIZATION_PHASE1_SUCCESS_8GT_MASK 0x0004L |
|---|
| 32314 | #define BIF_CFG_DEV0_RC0_LINK_STATUS2__EQUALIZATION_PHASE2_SUCCESS_8GT_MASK 0x0008L |
|---|
| 32315 | #define BIF_CFG_DEV0_RC0_LINK_STATUS2__EQUALIZATION_PHASE3_SUCCESS_8GT_MASK 0x0010L |
|---|
| 32316 | #define BIF_CFG_DEV0_RC0_LINK_STATUS2__LINK_EQUALIZATION_REQUEST_8GT_MASK 0x0020L |
|---|
| 32317 | #define BIF_CFG_DEV0_RC0_LINK_STATUS2__RTM1_PRESENCE_DET_MASK 0x0040L |
|---|
| 32318 | #define BIF_CFG_DEV0_RC0_LINK_STATUS2__RTM2_PRESENCE_DET_MASK 0x0080L |
|---|
| 32319 | #define BIF_CFG_DEV0_RC0_LINK_STATUS2__CROSSLINK_RESOLUTION_MASK 0x0300L |
|---|
| 32320 | #define BIF_CFG_DEV0_RC0_LINK_STATUS2__DOWNSTREAM_COMPONENT_PRESENCE_MASK 0x7000L |
|---|
| 32321 | #define BIF_CFG_DEV0_RC0_LINK_STATUS2__DRS_MESSAGE_RECEIVED_MASK 0x8000L |
|---|
| 32322 | //BIF_CFG_DEV0_RC0_SLOT_CAP2 |
|---|
| 32323 | #define BIF_CFG_DEV0_RC0_SLOT_CAP2__RESERVED__SHIFT 0x0 |
|---|
| 32324 | #define BIF_CFG_DEV0_RC0_SLOT_CAP2__RESERVED_MASK 0xFFFFFFFFL |
|---|
| 32325 | //BIF_CFG_DEV0_RC0_SLOT_CNTL2 |
|---|
| 32326 | #define BIF_CFG_DEV0_RC0_SLOT_CNTL2__RESERVED__SHIFT 0x0 |
|---|
| 32327 | #define BIF_CFG_DEV0_RC0_SLOT_CNTL2__RESERVED_MASK 0xFFFFL |
|---|
| 32328 | //BIF_CFG_DEV0_RC0_SLOT_STATUS2 |
|---|
| 32329 | #define BIF_CFG_DEV0_RC0_SLOT_STATUS2__RESERVED__SHIFT 0x0 |
|---|
| 32330 | #define BIF_CFG_DEV0_RC0_SLOT_STATUS2__RESERVED_MASK 0xFFFFL |
|---|
| 32331 | //BIF_CFG_DEV0_RC0_MSI_CAP_LIST |
|---|
| 32332 | #define BIF_CFG_DEV0_RC0_MSI_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 32333 | #define BIF_CFG_DEV0_RC0_MSI_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
|---|
| 32334 | #define BIF_CFG_DEV0_RC0_MSI_CAP_LIST__CAP_ID_MASK 0x00FFL |
|---|
| 32335 | #define BIF_CFG_DEV0_RC0_MSI_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
|---|
| 32336 | //BIF_CFG_DEV0_RC0_MSI_MSG_CNTL |
|---|
| 32337 | #define BIF_CFG_DEV0_RC0_MSI_MSG_CNTL__MSI_EN__SHIFT 0x0 |
|---|
| 32338 | #define BIF_CFG_DEV0_RC0_MSI_MSG_CNTL__MSI_MULTI_CAP__SHIFT 0x1 |
|---|
| 32339 | #define BIF_CFG_DEV0_RC0_MSI_MSG_CNTL__MSI_MULTI_EN__SHIFT 0x4 |
|---|
| 32340 | #define BIF_CFG_DEV0_RC0_MSI_MSG_CNTL__MSI_64BIT__SHIFT 0x7 |
|---|
| 32341 | #define BIF_CFG_DEV0_RC0_MSI_MSG_CNTL__MSI_PERVECTOR_MASKING_CAP__SHIFT 0x8 |
|---|
| 32342 | #define BIF_CFG_DEV0_RC0_MSI_MSG_CNTL__MSI_EXT_MSG_DATA_CAP__SHIFT 0x9 |
|---|
| 32343 | #define BIF_CFG_DEV0_RC0_MSI_MSG_CNTL__MSI_EXT_MSG_DATA_EN__SHIFT 0xa |
|---|
| 32344 | #define BIF_CFG_DEV0_RC0_MSI_MSG_CNTL__MSI_EN_MASK 0x0001L |
|---|
| 32345 | #define BIF_CFG_DEV0_RC0_MSI_MSG_CNTL__MSI_MULTI_CAP_MASK 0x000EL |
|---|
| 32346 | #define BIF_CFG_DEV0_RC0_MSI_MSG_CNTL__MSI_MULTI_EN_MASK 0x0070L |
|---|
| 32347 | #define BIF_CFG_DEV0_RC0_MSI_MSG_CNTL__MSI_64BIT_MASK 0x0080L |
|---|
| 32348 | #define BIF_CFG_DEV0_RC0_MSI_MSG_CNTL__MSI_PERVECTOR_MASKING_CAP_MASK 0x0100L |
|---|
| 32349 | #define BIF_CFG_DEV0_RC0_MSI_MSG_CNTL__MSI_EXT_MSG_DATA_CAP_MASK 0x0200L |
|---|
| 32350 | #define BIF_CFG_DEV0_RC0_MSI_MSG_CNTL__MSI_EXT_MSG_DATA_EN_MASK 0x0400L |
|---|
| 32351 | //BIF_CFG_DEV0_RC0_MSI_MSG_ADDR_LO |
|---|
| 32352 | #define BIF_CFG_DEV0_RC0_MSI_MSG_ADDR_LO__MSI_MSG_ADDR_LO__SHIFT 0x2 |
|---|
| 32353 | #define BIF_CFG_DEV0_RC0_MSI_MSG_ADDR_LO__MSI_MSG_ADDR_LO_MASK 0xFFFFFFFCL |
|---|
| 32354 | //BIF_CFG_DEV0_RC0_MSI_MSG_ADDR_HI |
|---|
| 32355 | #define BIF_CFG_DEV0_RC0_MSI_MSG_ADDR_HI__MSI_MSG_ADDR_HI__SHIFT 0x0 |
|---|
| 32356 | #define BIF_CFG_DEV0_RC0_MSI_MSG_ADDR_HI__MSI_MSG_ADDR_HI_MASK 0xFFFFFFFFL |
|---|
| 32357 | //BIF_CFG_DEV0_RC0_MSI_MSG_DATA |
|---|
| 32358 | #define BIF_CFG_DEV0_RC0_MSI_MSG_DATA__MSI_DATA__SHIFT 0x0 |
|---|
| 32359 | #define BIF_CFG_DEV0_RC0_MSI_MSG_DATA__MSI_DATA_MASK 0xFFFFL |
|---|
| 32360 | //BIF_CFG_DEV0_RC0_MSI_EXT_MSG_DATA |
|---|
| 32361 | #define BIF_CFG_DEV0_RC0_MSI_EXT_MSG_DATA__MSI_EXT_DATA__SHIFT 0x0 |
|---|
| 32362 | #define BIF_CFG_DEV0_RC0_MSI_EXT_MSG_DATA__MSI_EXT_DATA_MASK 0xFFFFL |
|---|
| 32363 | //BIF_CFG_DEV0_RC0_MSI_MSG_DATA_64 |
|---|
| 32364 | #define BIF_CFG_DEV0_RC0_MSI_MSG_DATA_64__MSI_DATA_64__SHIFT 0x0 |
|---|
| 32365 | #define BIF_CFG_DEV0_RC0_MSI_MSG_DATA_64__MSI_DATA_64_MASK 0xFFFFL |
|---|
| 32366 | //BIF_CFG_DEV0_RC0_MSI_EXT_MSG_DATA_64 |
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| 32367 | #define BIF_CFG_DEV0_RC0_MSI_EXT_MSG_DATA_64__MSI_EXT_DATA_64__SHIFT 0x0 |
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| 32368 | #define BIF_CFG_DEV0_RC0_MSI_EXT_MSG_DATA_64__MSI_EXT_DATA_64_MASK 0xFFFFL |
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| 32369 | //BIF_CFG_DEV0_RC0_SSID_CAP_LIST |
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| 32370 | #define BIF_CFG_DEV0_RC0_SSID_CAP_LIST__CAP_ID__SHIFT 0x0 |
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| 32372 | #define BIF_CFG_DEV0_RC0_SSID_CAP_LIST__CAP_ID_MASK 0x00FFL |
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|---|
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|---|
| 32376 | #define BIF_CFG_DEV0_RC0_SSID_CAP__SUBSYSTEM_ID__SHIFT 0x10 |
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| 32378 | #define BIF_CFG_DEV0_RC0_SSID_CAP__SUBSYSTEM_ID_MASK 0xFFFF0000L |
|---|
| 32379 | //BIF_CFG_DEV0_RC0_MSI_MAP_CAP_LIST |
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|---|
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| 32382 | #define BIF_CFG_DEV0_RC0_MSI_MAP_CAP_LIST__CAP_ID_MASK 0x00FFL |
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| 32383 | #define BIF_CFG_DEV0_RC0_MSI_MAP_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
|---|
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| 32388 | #define BIF_CFG_DEV0_RC0_MSI_MAP_CAP__EN_MASK 0x0001L |
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| 32389 | #define BIF_CFG_DEV0_RC0_MSI_MAP_CAP__FIXD_MASK 0x0002L |
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|---|
| 32391 | //BIF_CFG_DEV0_RC0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST |
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| 32392 | #define BIF_CFG_DEV0_RC0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
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| 32395 | #define BIF_CFG_DEV0_RC0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
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|---|
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|---|
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| 32401 | #define BIF_CFG_DEV0_RC0_PCIE_VENDOR_SPECIFIC_HDR__VSEC_LENGTH__SHIFT 0x14 |
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| 32402 | #define BIF_CFG_DEV0_RC0_PCIE_VENDOR_SPECIFIC_HDR__VSEC_ID_MASK 0x0000FFFFL |
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|---|
| 32404 | #define BIF_CFG_DEV0_RC0_PCIE_VENDOR_SPECIFIC_HDR__VSEC_LENGTH_MASK 0xFFF00000L |
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| 32405 | //BIF_CFG_DEV0_RC0_PCIE_VENDOR_SPECIFIC1 |
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|---|
| 32410 | #define BIF_CFG_DEV0_RC0_PCIE_VENDOR_SPECIFIC2__SCRATCH_MASK 0xFFFFFFFFL |
|---|
| 32411 | //BIF_CFG_DEV0_RC0_PCIE_VC_ENH_CAP_LIST |
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| 32412 | #define BIF_CFG_DEV0_RC0_PCIE_VC_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
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| 32414 | #define BIF_CFG_DEV0_RC0_PCIE_VC_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
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| 32415 | #define BIF_CFG_DEV0_RC0_PCIE_VC_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 32416 | #define BIF_CFG_DEV0_RC0_PCIE_VC_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 32417 | #define BIF_CFG_DEV0_RC0_PCIE_VC_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 32418 | //BIF_CFG_DEV0_RC0_PCIE_PORT_VC_CAP_REG1 |
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| 32419 | #define BIF_CFG_DEV0_RC0_PCIE_PORT_VC_CAP_REG1__EXT_VC_COUNT__SHIFT 0x0 |
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| 32422 | #define BIF_CFG_DEV0_RC0_PCIE_PORT_VC_CAP_REG1__PORT_ARB_TABLE_ENTRY_SIZE__SHIFT 0xa |
|---|
| 32423 | #define BIF_CFG_DEV0_RC0_PCIE_PORT_VC_CAP_REG1__EXT_VC_COUNT_MASK 0x00000007L |
|---|
| 32424 | #define BIF_CFG_DEV0_RC0_PCIE_PORT_VC_CAP_REG1__LOW_PRIORITY_EXT_VC_COUNT_MASK 0x00000070L |
|---|
| 32425 | #define BIF_CFG_DEV0_RC0_PCIE_PORT_VC_CAP_REG1__REF_CLK_MASK 0x00000300L |
|---|
| 32426 | #define BIF_CFG_DEV0_RC0_PCIE_PORT_VC_CAP_REG1__PORT_ARB_TABLE_ENTRY_SIZE_MASK 0x00000C00L |
|---|
| 32427 | //BIF_CFG_DEV0_RC0_PCIE_PORT_VC_CAP_REG2 |
|---|
| 32428 | #define BIF_CFG_DEV0_RC0_PCIE_PORT_VC_CAP_REG2__VC_ARB_CAP__SHIFT 0x0 |
|---|
| 32429 | #define BIF_CFG_DEV0_RC0_PCIE_PORT_VC_CAP_REG2__VC_ARB_TABLE_OFFSET__SHIFT 0x18 |
|---|
| 32430 | #define BIF_CFG_DEV0_RC0_PCIE_PORT_VC_CAP_REG2__VC_ARB_CAP_MASK 0x000000FFL |
|---|
| 32431 | #define BIF_CFG_DEV0_RC0_PCIE_PORT_VC_CAP_REG2__VC_ARB_TABLE_OFFSET_MASK 0xFF000000L |
|---|
| 32432 | //BIF_CFG_DEV0_RC0_PCIE_PORT_VC_CNTL |
|---|
| 32433 | #define BIF_CFG_DEV0_RC0_PCIE_PORT_VC_CNTL__LOAD_VC_ARB_TABLE__SHIFT 0x0 |
|---|
| 32434 | #define BIF_CFG_DEV0_RC0_PCIE_PORT_VC_CNTL__VC_ARB_SELECT__SHIFT 0x1 |
|---|
| 32435 | #define BIF_CFG_DEV0_RC0_PCIE_PORT_VC_CNTL__LOAD_VC_ARB_TABLE_MASK 0x0001L |
|---|
| 32436 | #define BIF_CFG_DEV0_RC0_PCIE_PORT_VC_CNTL__VC_ARB_SELECT_MASK 0x000EL |
|---|
| 32437 | //BIF_CFG_DEV0_RC0_PCIE_PORT_VC_STATUS |
|---|
| 32438 | #define BIF_CFG_DEV0_RC0_PCIE_PORT_VC_STATUS__VC_ARB_TABLE_STATUS__SHIFT 0x0 |
|---|
| 32439 | #define BIF_CFG_DEV0_RC0_PCIE_PORT_VC_STATUS__VC_ARB_TABLE_STATUS_MASK 0x0001L |
|---|
| 32440 | //BIF_CFG_DEV0_RC0_PCIE_VC0_RESOURCE_CAP |
|---|
| 32441 | #define BIF_CFG_DEV0_RC0_PCIE_VC0_RESOURCE_CAP__PORT_ARB_CAP__SHIFT 0x0 |
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| 32442 | #define BIF_CFG_DEV0_RC0_PCIE_VC0_RESOURCE_CAP__REJECT_SNOOP_TRANS__SHIFT 0xf |
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| 32443 | #define BIF_CFG_DEV0_RC0_PCIE_VC0_RESOURCE_CAP__MAX_TIME_SLOTS__SHIFT 0x10 |
|---|
| 32444 | #define BIF_CFG_DEV0_RC0_PCIE_VC0_RESOURCE_CAP__PORT_ARB_TABLE_OFFSET__SHIFT 0x18 |
|---|
| 32445 | #define BIF_CFG_DEV0_RC0_PCIE_VC0_RESOURCE_CAP__PORT_ARB_CAP_MASK 0x000000FFL |
|---|
| 32446 | #define BIF_CFG_DEV0_RC0_PCIE_VC0_RESOURCE_CAP__REJECT_SNOOP_TRANS_MASK 0x00008000L |
|---|
| 32447 | #define BIF_CFG_DEV0_RC0_PCIE_VC0_RESOURCE_CAP__MAX_TIME_SLOTS_MASK 0x007F0000L |
|---|
| 32448 | #define BIF_CFG_DEV0_RC0_PCIE_VC0_RESOURCE_CAP__PORT_ARB_TABLE_OFFSET_MASK 0xFF000000L |
|---|
| 32449 | //BIF_CFG_DEV0_RC0_PCIE_VC0_RESOURCE_CNTL |
|---|
| 32450 | #define BIF_CFG_DEV0_RC0_PCIE_VC0_RESOURCE_CNTL__TC_VC_MAP_TC0__SHIFT 0x0 |
|---|
| 32451 | #define BIF_CFG_DEV0_RC0_PCIE_VC0_RESOURCE_CNTL__TC_VC_MAP_TC1_7__SHIFT 0x1 |
|---|
| 32452 | #define BIF_CFG_DEV0_RC0_PCIE_VC0_RESOURCE_CNTL__LOAD_PORT_ARB_TABLE__SHIFT 0x10 |
|---|
| 32453 | #define BIF_CFG_DEV0_RC0_PCIE_VC0_RESOURCE_CNTL__PORT_ARB_SELECT__SHIFT 0x11 |
|---|
| 32454 | #define BIF_CFG_DEV0_RC0_PCIE_VC0_RESOURCE_CNTL__VC_ID__SHIFT 0x18 |
|---|
| 32455 | #define BIF_CFG_DEV0_RC0_PCIE_VC0_RESOURCE_CNTL__VC_ENABLE__SHIFT 0x1f |
|---|
| 32456 | #define BIF_CFG_DEV0_RC0_PCIE_VC0_RESOURCE_CNTL__TC_VC_MAP_TC0_MASK 0x00000001L |
|---|
| 32457 | #define BIF_CFG_DEV0_RC0_PCIE_VC0_RESOURCE_CNTL__TC_VC_MAP_TC1_7_MASK 0x000000FEL |
|---|
| 32458 | #define BIF_CFG_DEV0_RC0_PCIE_VC0_RESOURCE_CNTL__LOAD_PORT_ARB_TABLE_MASK 0x00010000L |
|---|
| 32459 | #define BIF_CFG_DEV0_RC0_PCIE_VC0_RESOURCE_CNTL__PORT_ARB_SELECT_MASK 0x000E0000L |
|---|
| 32460 | #define BIF_CFG_DEV0_RC0_PCIE_VC0_RESOURCE_CNTL__VC_ID_MASK 0x07000000L |
|---|
| 32461 | #define BIF_CFG_DEV0_RC0_PCIE_VC0_RESOURCE_CNTL__VC_ENABLE_MASK 0x80000000L |
|---|
| 32462 | //BIF_CFG_DEV0_RC0_PCIE_VC0_RESOURCE_STATUS |
|---|
| 32463 | #define BIF_CFG_DEV0_RC0_PCIE_VC0_RESOURCE_STATUS__PORT_ARB_TABLE_STATUS__SHIFT 0x0 |
|---|
| 32464 | #define BIF_CFG_DEV0_RC0_PCIE_VC0_RESOURCE_STATUS__VC_NEGOTIATION_PENDING__SHIFT 0x1 |
|---|
| 32465 | #define BIF_CFG_DEV0_RC0_PCIE_VC0_RESOURCE_STATUS__PORT_ARB_TABLE_STATUS_MASK 0x0001L |
|---|
| 32466 | #define BIF_CFG_DEV0_RC0_PCIE_VC0_RESOURCE_STATUS__VC_NEGOTIATION_PENDING_MASK 0x0002L |
|---|
| 32467 | //BIF_CFG_DEV0_RC0_PCIE_VC1_RESOURCE_CAP |
|---|
| 32468 | #define BIF_CFG_DEV0_RC0_PCIE_VC1_RESOURCE_CAP__PORT_ARB_CAP__SHIFT 0x0 |
|---|
| 32469 | #define BIF_CFG_DEV0_RC0_PCIE_VC1_RESOURCE_CAP__REJECT_SNOOP_TRANS__SHIFT 0xf |
|---|
| 32470 | #define BIF_CFG_DEV0_RC0_PCIE_VC1_RESOURCE_CAP__MAX_TIME_SLOTS__SHIFT 0x10 |
|---|
| 32471 | #define BIF_CFG_DEV0_RC0_PCIE_VC1_RESOURCE_CAP__PORT_ARB_TABLE_OFFSET__SHIFT 0x18 |
|---|
| 32472 | #define BIF_CFG_DEV0_RC0_PCIE_VC1_RESOURCE_CAP__PORT_ARB_CAP_MASK 0x000000FFL |
|---|
| 32473 | #define BIF_CFG_DEV0_RC0_PCIE_VC1_RESOURCE_CAP__REJECT_SNOOP_TRANS_MASK 0x00008000L |
|---|
| 32474 | #define BIF_CFG_DEV0_RC0_PCIE_VC1_RESOURCE_CAP__MAX_TIME_SLOTS_MASK 0x003F0000L |
|---|
| 32475 | #define BIF_CFG_DEV0_RC0_PCIE_VC1_RESOURCE_CAP__PORT_ARB_TABLE_OFFSET_MASK 0xFF000000L |
|---|
| 32476 | //BIF_CFG_DEV0_RC0_PCIE_VC1_RESOURCE_CNTL |
|---|
| 32477 | #define BIF_CFG_DEV0_RC0_PCIE_VC1_RESOURCE_CNTL__TC_VC_MAP_TC0__SHIFT 0x0 |
|---|
| 32478 | #define BIF_CFG_DEV0_RC0_PCIE_VC1_RESOURCE_CNTL__TC_VC_MAP_TC1_7__SHIFT 0x1 |
|---|
| 32479 | #define BIF_CFG_DEV0_RC0_PCIE_VC1_RESOURCE_CNTL__LOAD_PORT_ARB_TABLE__SHIFT 0x10 |
|---|
| 32480 | #define BIF_CFG_DEV0_RC0_PCIE_VC1_RESOURCE_CNTL__PORT_ARB_SELECT__SHIFT 0x11 |
|---|
| 32481 | #define BIF_CFG_DEV0_RC0_PCIE_VC1_RESOURCE_CNTL__VC_ID__SHIFT 0x18 |
|---|
| 32482 | #define BIF_CFG_DEV0_RC0_PCIE_VC1_RESOURCE_CNTL__VC_ENABLE__SHIFT 0x1f |
|---|
| 32483 | #define BIF_CFG_DEV0_RC0_PCIE_VC1_RESOURCE_CNTL__TC_VC_MAP_TC0_MASK 0x00000001L |
|---|
| 32484 | #define BIF_CFG_DEV0_RC0_PCIE_VC1_RESOURCE_CNTL__TC_VC_MAP_TC1_7_MASK 0x000000FEL |
|---|
| 32485 | #define BIF_CFG_DEV0_RC0_PCIE_VC1_RESOURCE_CNTL__LOAD_PORT_ARB_TABLE_MASK 0x00010000L |
|---|
| 32486 | #define BIF_CFG_DEV0_RC0_PCIE_VC1_RESOURCE_CNTL__PORT_ARB_SELECT_MASK 0x000E0000L |
|---|
| 32487 | #define BIF_CFG_DEV0_RC0_PCIE_VC1_RESOURCE_CNTL__VC_ID_MASK 0x07000000L |
|---|
| 32488 | #define BIF_CFG_DEV0_RC0_PCIE_VC1_RESOURCE_CNTL__VC_ENABLE_MASK 0x80000000L |
|---|
| 32489 | //BIF_CFG_DEV0_RC0_PCIE_VC1_RESOURCE_STATUS |
|---|
| 32490 | #define BIF_CFG_DEV0_RC0_PCIE_VC1_RESOURCE_STATUS__PORT_ARB_TABLE_STATUS__SHIFT 0x0 |
|---|
| 32491 | #define BIF_CFG_DEV0_RC0_PCIE_VC1_RESOURCE_STATUS__VC_NEGOTIATION_PENDING__SHIFT 0x1 |
|---|
| 32492 | #define BIF_CFG_DEV0_RC0_PCIE_VC1_RESOURCE_STATUS__PORT_ARB_TABLE_STATUS_MASK 0x0001L |
|---|
| 32493 | #define BIF_CFG_DEV0_RC0_PCIE_VC1_RESOURCE_STATUS__VC_NEGOTIATION_PENDING_MASK 0x0002L |
|---|
| 32494 | //BIF_CFG_DEV0_RC0_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST |
|---|
| 32495 | #define BIF_CFG_DEV0_RC0_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 32496 | #define BIF_CFG_DEV0_RC0_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 32497 | #define BIF_CFG_DEV0_RC0_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 32498 | #define BIF_CFG_DEV0_RC0_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 32499 | #define BIF_CFG_DEV0_RC0_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 32500 | #define BIF_CFG_DEV0_RC0_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 32501 | //BIF_CFG_DEV0_RC0_PCIE_DEV_SERIAL_NUM_DW1 |
|---|
| 32502 | #define BIF_CFG_DEV0_RC0_PCIE_DEV_SERIAL_NUM_DW1__SERIAL_NUMBER_LO__SHIFT 0x0 |
|---|
| 32503 | #define BIF_CFG_DEV0_RC0_PCIE_DEV_SERIAL_NUM_DW1__SERIAL_NUMBER_LO_MASK 0xFFFFFFFFL |
|---|
| 32504 | //BIF_CFG_DEV0_RC0_PCIE_DEV_SERIAL_NUM_DW2 |
|---|
| 32505 | #define BIF_CFG_DEV0_RC0_PCIE_DEV_SERIAL_NUM_DW2__SERIAL_NUMBER_HI__SHIFT 0x0 |
|---|
| 32506 | #define BIF_CFG_DEV0_RC0_PCIE_DEV_SERIAL_NUM_DW2__SERIAL_NUMBER_HI_MASK 0xFFFFFFFFL |
|---|
| 32507 | //BIF_CFG_DEV0_RC0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST |
|---|
| 32508 | #define BIF_CFG_DEV0_RC0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 32509 | #define BIF_CFG_DEV0_RC0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 32510 | #define BIF_CFG_DEV0_RC0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 32511 | #define BIF_CFG_DEV0_RC0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 32512 | #define BIF_CFG_DEV0_RC0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 32513 | #define BIF_CFG_DEV0_RC0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 32514 | //BIF_CFG_DEV0_RC0_PCIE_UNCORR_ERR_STATUS |
|---|
| 32515 | #define BIF_CFG_DEV0_RC0_PCIE_UNCORR_ERR_STATUS__DLP_ERR_STATUS__SHIFT 0x4 |
|---|
| 32516 | #define BIF_CFG_DEV0_RC0_PCIE_UNCORR_ERR_STATUS__SURPDN_ERR_STATUS__SHIFT 0x5 |
|---|
| 32517 | #define BIF_CFG_DEV0_RC0_PCIE_UNCORR_ERR_STATUS__PSN_ERR_STATUS__SHIFT 0xc |
|---|
| 32518 | #define BIF_CFG_DEV0_RC0_PCIE_UNCORR_ERR_STATUS__FC_ERR_STATUS__SHIFT 0xd |
|---|
| 32519 | #define BIF_CFG_DEV0_RC0_PCIE_UNCORR_ERR_STATUS__CPL_TIMEOUT_STATUS__SHIFT 0xe |
|---|
| 32520 | #define BIF_CFG_DEV0_RC0_PCIE_UNCORR_ERR_STATUS__CPL_ABORT_ERR_STATUS__SHIFT 0xf |
|---|
| 32521 | #define BIF_CFG_DEV0_RC0_PCIE_UNCORR_ERR_STATUS__UNEXP_CPL_STATUS__SHIFT 0x10 |
|---|
| 32522 | #define BIF_CFG_DEV0_RC0_PCIE_UNCORR_ERR_STATUS__RCV_OVFL_STATUS__SHIFT 0x11 |
|---|
| 32523 | #define BIF_CFG_DEV0_RC0_PCIE_UNCORR_ERR_STATUS__MAL_TLP_STATUS__SHIFT 0x12 |
|---|
| 32524 | #define BIF_CFG_DEV0_RC0_PCIE_UNCORR_ERR_STATUS__ECRC_ERR_STATUS__SHIFT 0x13 |
|---|
| 32525 | #define BIF_CFG_DEV0_RC0_PCIE_UNCORR_ERR_STATUS__UNSUPP_REQ_ERR_STATUS__SHIFT 0x14 |
|---|
| 32526 | #define BIF_CFG_DEV0_RC0_PCIE_UNCORR_ERR_STATUS__ACS_VIOLATION_STATUS__SHIFT 0x15 |
|---|
| 32527 | #define BIF_CFG_DEV0_RC0_PCIE_UNCORR_ERR_STATUS__UNCORR_INT_ERR_STATUS__SHIFT 0x16 |
|---|
| 32528 | #define BIF_CFG_DEV0_RC0_PCIE_UNCORR_ERR_STATUS__MC_BLOCKED_TLP_STATUS__SHIFT 0x17 |
|---|
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| 32629 | #define BIF_CFG_DEV0_RC0_PCIE_CORR_ERR_STATUS__BAD_TLP_STATUS_MASK 0x00000040L |
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| 32630 | #define BIF_CFG_DEV0_RC0_PCIE_CORR_ERR_STATUS__BAD_DLLP_STATUS_MASK 0x00000080L |
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| 32631 | #define BIF_CFG_DEV0_RC0_PCIE_CORR_ERR_STATUS__REPLAY_NUM_ROLLOVER_STATUS_MASK 0x00000100L |
|---|
| 32632 | #define BIF_CFG_DEV0_RC0_PCIE_CORR_ERR_STATUS__REPLAY_TIMER_TIMEOUT_STATUS_MASK 0x00001000L |
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|---|
| 32634 | #define BIF_CFG_DEV0_RC0_PCIE_CORR_ERR_STATUS__CORR_INT_ERR_STATUS_MASK 0x00004000L |
|---|
| 32635 | #define BIF_CFG_DEV0_RC0_PCIE_CORR_ERR_STATUS__HDR_LOG_OVFL_STATUS_MASK 0x00008000L |
|---|
| 32636 | //BIF_CFG_DEV0_RC0_PCIE_CORR_ERR_MASK |
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| 32638 | #define BIF_CFG_DEV0_RC0_PCIE_CORR_ERR_MASK__BAD_TLP_MASK__SHIFT 0x6 |
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| 32639 | #define BIF_CFG_DEV0_RC0_PCIE_CORR_ERR_MASK__BAD_DLLP_MASK__SHIFT 0x7 |
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| 32641 | #define BIF_CFG_DEV0_RC0_PCIE_CORR_ERR_MASK__REPLAY_TIMER_TIMEOUT_MASK__SHIFT 0xc |
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| 32642 | #define BIF_CFG_DEV0_RC0_PCIE_CORR_ERR_MASK__ADVISORY_NONFATAL_ERR_MASK__SHIFT 0xd |
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| 32645 | #define BIF_CFG_DEV0_RC0_PCIE_CORR_ERR_MASK__RCV_ERR_MASK_MASK 0x00000001L |
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| 32648 | #define BIF_CFG_DEV0_RC0_PCIE_CORR_ERR_MASK__REPLAY_NUM_ROLLOVER_MASK_MASK 0x00000100L |
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| 32649 | #define BIF_CFG_DEV0_RC0_PCIE_CORR_ERR_MASK__REPLAY_TIMER_TIMEOUT_MASK_MASK 0x00001000L |
|---|
| 32650 | #define BIF_CFG_DEV0_RC0_PCIE_CORR_ERR_MASK__ADVISORY_NONFATAL_ERR_MASK_MASK 0x00002000L |
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| 32651 | #define BIF_CFG_DEV0_RC0_PCIE_CORR_ERR_MASK__CORR_INT_ERR_MASK_MASK 0x00004000L |
|---|
| 32652 | #define BIF_CFG_DEV0_RC0_PCIE_CORR_ERR_MASK__HDR_LOG_OVFL_MASK_MASK 0x00008000L |
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| 32653 | //BIF_CFG_DEV0_RC0_PCIE_ADV_ERR_CAP_CNTL |
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| 32654 | #define BIF_CFG_DEV0_RC0_PCIE_ADV_ERR_CAP_CNTL__FIRST_ERR_PTR__SHIFT 0x0 |
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|---|
| 32656 | #define BIF_CFG_DEV0_RC0_PCIE_ADV_ERR_CAP_CNTL__ECRC_GEN_EN__SHIFT 0x6 |
|---|
| 32657 | #define BIF_CFG_DEV0_RC0_PCIE_ADV_ERR_CAP_CNTL__ECRC_CHECK_CAP__SHIFT 0x7 |
|---|
| 32658 | #define BIF_CFG_DEV0_RC0_PCIE_ADV_ERR_CAP_CNTL__ECRC_CHECK_EN__SHIFT 0x8 |
|---|
| 32659 | #define BIF_CFG_DEV0_RC0_PCIE_ADV_ERR_CAP_CNTL__MULTI_HDR_RECD_CAP__SHIFT 0x9 |
|---|
| 32660 | #define BIF_CFG_DEV0_RC0_PCIE_ADV_ERR_CAP_CNTL__MULTI_HDR_RECD_EN__SHIFT 0xa |
|---|
| 32661 | #define BIF_CFG_DEV0_RC0_PCIE_ADV_ERR_CAP_CNTL__TLP_PREFIX_LOG_PRESENT__SHIFT 0xb |
|---|
| 32662 | #define BIF_CFG_DEV0_RC0_PCIE_ADV_ERR_CAP_CNTL__COMPLETION_TIMEOUT_LOG_CAPABLE__SHIFT 0xc |
|---|
| 32663 | #define BIF_CFG_DEV0_RC0_PCIE_ADV_ERR_CAP_CNTL__FIRST_ERR_PTR_MASK 0x0000001FL |
|---|
| 32664 | #define BIF_CFG_DEV0_RC0_PCIE_ADV_ERR_CAP_CNTL__ECRC_GEN_CAP_MASK 0x00000020L |
|---|
| 32665 | #define BIF_CFG_DEV0_RC0_PCIE_ADV_ERR_CAP_CNTL__ECRC_GEN_EN_MASK 0x00000040L |
|---|
| 32666 | #define BIF_CFG_DEV0_RC0_PCIE_ADV_ERR_CAP_CNTL__ECRC_CHECK_CAP_MASK 0x00000080L |
|---|
| 32667 | #define BIF_CFG_DEV0_RC0_PCIE_ADV_ERR_CAP_CNTL__ECRC_CHECK_EN_MASK 0x00000100L |
|---|
| 32668 | #define BIF_CFG_DEV0_RC0_PCIE_ADV_ERR_CAP_CNTL__MULTI_HDR_RECD_CAP_MASK 0x00000200L |
|---|
| 32669 | #define BIF_CFG_DEV0_RC0_PCIE_ADV_ERR_CAP_CNTL__MULTI_HDR_RECD_EN_MASK 0x00000400L |
|---|
| 32670 | #define BIF_CFG_DEV0_RC0_PCIE_ADV_ERR_CAP_CNTL__TLP_PREFIX_LOG_PRESENT_MASK 0x00000800L |
|---|
| 32671 | #define BIF_CFG_DEV0_RC0_PCIE_ADV_ERR_CAP_CNTL__COMPLETION_TIMEOUT_LOG_CAPABLE_MASK 0x00001000L |
|---|
| 32672 | //BIF_CFG_DEV0_RC0_PCIE_HDR_LOG0 |
|---|
| 32673 | #define BIF_CFG_DEV0_RC0_PCIE_HDR_LOG0__TLP_HDR__SHIFT 0x0 |
|---|
| 32674 | #define BIF_CFG_DEV0_RC0_PCIE_HDR_LOG0__TLP_HDR_MASK 0xFFFFFFFFL |
|---|
| 32675 | //BIF_CFG_DEV0_RC0_PCIE_HDR_LOG1 |
|---|
| 32676 | #define BIF_CFG_DEV0_RC0_PCIE_HDR_LOG1__TLP_HDR__SHIFT 0x0 |
|---|
| 32677 | #define BIF_CFG_DEV0_RC0_PCIE_HDR_LOG1__TLP_HDR_MASK 0xFFFFFFFFL |
|---|
| 32678 | //BIF_CFG_DEV0_RC0_PCIE_HDR_LOG2 |
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| 32679 | #define BIF_CFG_DEV0_RC0_PCIE_HDR_LOG2__TLP_HDR__SHIFT 0x0 |
|---|
| 32680 | #define BIF_CFG_DEV0_RC0_PCIE_HDR_LOG2__TLP_HDR_MASK 0xFFFFFFFFL |
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|---|
| 32683 | #define BIF_CFG_DEV0_RC0_PCIE_HDR_LOG3__TLP_HDR_MASK 0xFFFFFFFFL |
|---|
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| 32687 | #define BIF_CFG_DEV0_RC0_PCIE_ROOT_ERR_CMD__FATAL_ERR_REP_EN__SHIFT 0x2 |
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| 32688 | #define BIF_CFG_DEV0_RC0_PCIE_ROOT_ERR_CMD__CORR_ERR_REP_EN_MASK 0x00000001L |
|---|
| 32689 | #define BIF_CFG_DEV0_RC0_PCIE_ROOT_ERR_CMD__NONFATAL_ERR_REP_EN_MASK 0x00000002L |
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| 32690 | #define BIF_CFG_DEV0_RC0_PCIE_ROOT_ERR_CMD__FATAL_ERR_REP_EN_MASK 0x00000004L |
|---|
| 32691 | //BIF_CFG_DEV0_RC0_PCIE_ROOT_ERR_STATUS |
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|---|
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| 32697 | #define BIF_CFG_DEV0_RC0_PCIE_ROOT_ERR_STATUS__NONFATAL_ERROR_MSG_RCVD__SHIFT 0x5 |
|---|
| 32698 | #define BIF_CFG_DEV0_RC0_PCIE_ROOT_ERR_STATUS__FATAL_ERROR_MSG_RCVD__SHIFT 0x6 |
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| 32699 | #define BIF_CFG_DEV0_RC0_PCIE_ROOT_ERR_STATUS__ADV_ERR_INT_MSG_NUM__SHIFT 0x1b |
|---|
| 32700 | #define BIF_CFG_DEV0_RC0_PCIE_ROOT_ERR_STATUS__ERR_CORR_RCVD_MASK 0x00000001L |
|---|
| 32701 | #define BIF_CFG_DEV0_RC0_PCIE_ROOT_ERR_STATUS__MULT_ERR_CORR_RCVD_MASK 0x00000002L |
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| 32702 | #define BIF_CFG_DEV0_RC0_PCIE_ROOT_ERR_STATUS__ERR_FATAL_NONFATAL_RCVD_MASK 0x00000004L |
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| 32703 | #define BIF_CFG_DEV0_RC0_PCIE_ROOT_ERR_STATUS__MULT_ERR_FATAL_NONFATAL_RCVD_MASK 0x00000008L |
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| 32704 | #define BIF_CFG_DEV0_RC0_PCIE_ROOT_ERR_STATUS__FIRST_UNCORRECTABLE_FATAL_MASK 0x00000010L |
|---|
| 32705 | #define BIF_CFG_DEV0_RC0_PCIE_ROOT_ERR_STATUS__NONFATAL_ERROR_MSG_RCVD_MASK 0x00000020L |
|---|
| 32706 | #define BIF_CFG_DEV0_RC0_PCIE_ROOT_ERR_STATUS__FATAL_ERROR_MSG_RCVD_MASK 0x00000040L |
|---|
| 32707 | #define BIF_CFG_DEV0_RC0_PCIE_ROOT_ERR_STATUS__ADV_ERR_INT_MSG_NUM_MASK 0xF8000000L |
|---|
| 32708 | //BIF_CFG_DEV0_RC0_PCIE_ERR_SRC_ID |
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| 32709 | #define BIF_CFG_DEV0_RC0_PCIE_ERR_SRC_ID__ERR_CORR_SRC_ID__SHIFT 0x0 |
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| 32710 | #define BIF_CFG_DEV0_RC0_PCIE_ERR_SRC_ID__ERR_FATAL_NONFATAL_SRC_ID__SHIFT 0x10 |
|---|
| 32711 | #define BIF_CFG_DEV0_RC0_PCIE_ERR_SRC_ID__ERR_CORR_SRC_ID_MASK 0x0000FFFFL |
|---|
| 32712 | #define BIF_CFG_DEV0_RC0_PCIE_ERR_SRC_ID__ERR_FATAL_NONFATAL_SRC_ID_MASK 0xFFFF0000L |
|---|
| 32713 | //BIF_CFG_DEV0_RC0_PCIE_TLP_PREFIX_LOG0 |
|---|
| 32714 | #define BIF_CFG_DEV0_RC0_PCIE_TLP_PREFIX_LOG0__TLP_PREFIX__SHIFT 0x0 |
|---|
| 32715 | #define BIF_CFG_DEV0_RC0_PCIE_TLP_PREFIX_LOG0__TLP_PREFIX_MASK 0xFFFFFFFFL |
|---|
| 32716 | //BIF_CFG_DEV0_RC0_PCIE_TLP_PREFIX_LOG1 |
|---|
| 32717 | #define BIF_CFG_DEV0_RC0_PCIE_TLP_PREFIX_LOG1__TLP_PREFIX__SHIFT 0x0 |
|---|
| 32718 | #define BIF_CFG_DEV0_RC0_PCIE_TLP_PREFIX_LOG1__TLP_PREFIX_MASK 0xFFFFFFFFL |
|---|
| 32719 | //BIF_CFG_DEV0_RC0_PCIE_TLP_PREFIX_LOG2 |
|---|
| 32720 | #define BIF_CFG_DEV0_RC0_PCIE_TLP_PREFIX_LOG2__TLP_PREFIX__SHIFT 0x0 |
|---|
| 32721 | #define BIF_CFG_DEV0_RC0_PCIE_TLP_PREFIX_LOG2__TLP_PREFIX_MASK 0xFFFFFFFFL |
|---|
| 32722 | //BIF_CFG_DEV0_RC0_PCIE_TLP_PREFIX_LOG3 |
|---|
| 32723 | #define BIF_CFG_DEV0_RC0_PCIE_TLP_PREFIX_LOG3__TLP_PREFIX__SHIFT 0x0 |
|---|
| 32724 | #define BIF_CFG_DEV0_RC0_PCIE_TLP_PREFIX_LOG3__TLP_PREFIX_MASK 0xFFFFFFFFL |
|---|
| 32725 | //BIF_CFG_DEV0_RC0_PCIE_SECONDARY_ENH_CAP_LIST |
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| 32726 | #define BIF_CFG_DEV0_RC0_PCIE_SECONDARY_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 32727 | #define BIF_CFG_DEV0_RC0_PCIE_SECONDARY_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 32728 | #define BIF_CFG_DEV0_RC0_PCIE_SECONDARY_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 32729 | #define BIF_CFG_DEV0_RC0_PCIE_SECONDARY_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 32730 | #define BIF_CFG_DEV0_RC0_PCIE_SECONDARY_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 32731 | #define BIF_CFG_DEV0_RC0_PCIE_SECONDARY_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 32732 | //BIF_CFG_DEV0_RC0_PCIE_LINK_CNTL3 |
|---|
| 32733 | #define BIF_CFG_DEV0_RC0_PCIE_LINK_CNTL3__PERFORM_EQUALIZATION__SHIFT 0x0 |
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| 32734 | #define BIF_CFG_DEV0_RC0_PCIE_LINK_CNTL3__LINK_EQUALIZATION_REQ_INT_EN__SHIFT 0x1 |
|---|
| 32735 | #define BIF_CFG_DEV0_RC0_PCIE_LINK_CNTL3__ENABLE_LOWER_SKP_OS_GEN__SHIFT 0x9 |
|---|
| 32736 | #define BIF_CFG_DEV0_RC0_PCIE_LINK_CNTL3__PERFORM_EQUALIZATION_MASK 0x00000001L |
|---|
| 32737 | #define BIF_CFG_DEV0_RC0_PCIE_LINK_CNTL3__LINK_EQUALIZATION_REQ_INT_EN_MASK 0x00000002L |
|---|
| 32738 | #define BIF_CFG_DEV0_RC0_PCIE_LINK_CNTL3__ENABLE_LOWER_SKP_OS_GEN_MASK 0x0000FE00L |
|---|
| 32739 | //BIF_CFG_DEV0_RC0_PCIE_LANE_ERROR_STATUS |
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| 32740 | #define BIF_CFG_DEV0_RC0_PCIE_LANE_ERROR_STATUS__LANE_ERROR_STATUS_BITS__SHIFT 0x0 |
|---|
| 32741 | #define BIF_CFG_DEV0_RC0_PCIE_LANE_ERROR_STATUS__LANE_ERROR_STATUS_BITS_MASK 0x0000FFFFL |
|---|
| 32742 | //BIF_CFG_DEV0_RC0_PCIE_LANE_0_EQUALIZATION_CNTL |
|---|
| 32743 | #define BIF_CFG_DEV0_RC0_PCIE_LANE_0_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_TX_PRESET__SHIFT 0x0 |
|---|
| 32744 | #define BIF_CFG_DEV0_RC0_PCIE_LANE_0_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_RX_PRESET_HINT__SHIFT 0x4 |
|---|
| 32745 | #define BIF_CFG_DEV0_RC0_PCIE_LANE_0_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_TX_PRESET__SHIFT 0x8 |
|---|
| 32746 | #define BIF_CFG_DEV0_RC0_PCIE_LANE_0_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_RX_PRESET_HINT__SHIFT 0xc |
|---|
| 32747 | #define BIF_CFG_DEV0_RC0_PCIE_LANE_0_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_TX_PRESET_MASK 0x000FL |
|---|
| 32748 | #define BIF_CFG_DEV0_RC0_PCIE_LANE_0_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_RX_PRESET_HINT_MASK 0x0070L |
|---|
| 32749 | #define BIF_CFG_DEV0_RC0_PCIE_LANE_0_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_TX_PRESET_MASK 0x0F00L |
|---|
| 32750 | #define BIF_CFG_DEV0_RC0_PCIE_LANE_0_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_RX_PRESET_HINT_MASK 0x7000L |
|---|
| 32751 | //BIF_CFG_DEV0_RC0_PCIE_LANE_1_EQUALIZATION_CNTL |
|---|
| 32752 | #define BIF_CFG_DEV0_RC0_PCIE_LANE_1_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_TX_PRESET__SHIFT 0x0 |
|---|
| 32753 | #define BIF_CFG_DEV0_RC0_PCIE_LANE_1_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_RX_PRESET_HINT__SHIFT 0x4 |
|---|
| 32754 | #define BIF_CFG_DEV0_RC0_PCIE_LANE_1_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_TX_PRESET__SHIFT 0x8 |
|---|
| 32755 | #define BIF_CFG_DEV0_RC0_PCIE_LANE_1_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_RX_PRESET_HINT__SHIFT 0xc |
|---|
| 32756 | #define BIF_CFG_DEV0_RC0_PCIE_LANE_1_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_TX_PRESET_MASK 0x000FL |
|---|
| 32757 | #define BIF_CFG_DEV0_RC0_PCIE_LANE_1_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_RX_PRESET_HINT_MASK 0x0070L |
|---|
| 32758 | #define BIF_CFG_DEV0_RC0_PCIE_LANE_1_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_TX_PRESET_MASK 0x0F00L |
|---|
| 32759 | #define BIF_CFG_DEV0_RC0_PCIE_LANE_1_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_RX_PRESET_HINT_MASK 0x7000L |
|---|
| 32760 | //BIF_CFG_DEV0_RC0_PCIE_LANE_2_EQUALIZATION_CNTL |
|---|
| 32761 | #define BIF_CFG_DEV0_RC0_PCIE_LANE_2_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_TX_PRESET__SHIFT 0x0 |
|---|
| 32762 | #define BIF_CFG_DEV0_RC0_PCIE_LANE_2_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_RX_PRESET_HINT__SHIFT 0x4 |
|---|
| 32763 | #define BIF_CFG_DEV0_RC0_PCIE_LANE_2_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_TX_PRESET__SHIFT 0x8 |
|---|
| 32764 | #define BIF_CFG_DEV0_RC0_PCIE_LANE_2_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_RX_PRESET_HINT__SHIFT 0xc |
|---|
| 32765 | #define BIF_CFG_DEV0_RC0_PCIE_LANE_2_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_TX_PRESET_MASK 0x000FL |
|---|
| 32766 | #define BIF_CFG_DEV0_RC0_PCIE_LANE_2_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_RX_PRESET_HINT_MASK 0x0070L |
|---|
| 32767 | #define BIF_CFG_DEV0_RC0_PCIE_LANE_2_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_TX_PRESET_MASK 0x0F00L |
|---|
| 32768 | #define BIF_CFG_DEV0_RC0_PCIE_LANE_2_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_RX_PRESET_HINT_MASK 0x7000L |
|---|
| 32769 | //BIF_CFG_DEV0_RC0_PCIE_LANE_3_EQUALIZATION_CNTL |
|---|
| 32770 | #define BIF_CFG_DEV0_RC0_PCIE_LANE_3_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_TX_PRESET__SHIFT 0x0 |
|---|
| 32771 | #define BIF_CFG_DEV0_RC0_PCIE_LANE_3_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_RX_PRESET_HINT__SHIFT 0x4 |
|---|
| 32772 | #define BIF_CFG_DEV0_RC0_PCIE_LANE_3_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_TX_PRESET__SHIFT 0x8 |
|---|
| 32773 | #define BIF_CFG_DEV0_RC0_PCIE_LANE_3_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_RX_PRESET_HINT__SHIFT 0xc |
|---|
| 32774 | #define BIF_CFG_DEV0_RC0_PCIE_LANE_3_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_TX_PRESET_MASK 0x000FL |
|---|
| 32775 | #define BIF_CFG_DEV0_RC0_PCIE_LANE_3_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_RX_PRESET_HINT_MASK 0x0070L |
|---|
| 32776 | #define BIF_CFG_DEV0_RC0_PCIE_LANE_3_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_TX_PRESET_MASK 0x0F00L |
|---|
| 32777 | #define BIF_CFG_DEV0_RC0_PCIE_LANE_3_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_RX_PRESET_HINT_MASK 0x7000L |
|---|
| 32778 | //BIF_CFG_DEV0_RC0_PCIE_LANE_4_EQUALIZATION_CNTL |
|---|
| 32779 | #define BIF_CFG_DEV0_RC0_PCIE_LANE_4_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_TX_PRESET__SHIFT 0x0 |
|---|
| 32780 | #define BIF_CFG_DEV0_RC0_PCIE_LANE_4_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_RX_PRESET_HINT__SHIFT 0x4 |
|---|
| 32781 | #define BIF_CFG_DEV0_RC0_PCIE_LANE_4_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_TX_PRESET__SHIFT 0x8 |
|---|
| 32782 | #define BIF_CFG_DEV0_RC0_PCIE_LANE_4_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_RX_PRESET_HINT__SHIFT 0xc |
|---|
| 32783 | #define BIF_CFG_DEV0_RC0_PCIE_LANE_4_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_TX_PRESET_MASK 0x000FL |
|---|
| 32784 | #define BIF_CFG_DEV0_RC0_PCIE_LANE_4_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_RX_PRESET_HINT_MASK 0x0070L |
|---|
| 32785 | #define BIF_CFG_DEV0_RC0_PCIE_LANE_4_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_TX_PRESET_MASK 0x0F00L |
|---|
| 32786 | #define BIF_CFG_DEV0_RC0_PCIE_LANE_4_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_RX_PRESET_HINT_MASK 0x7000L |
|---|
| 32787 | //BIF_CFG_DEV0_RC0_PCIE_LANE_5_EQUALIZATION_CNTL |
|---|
| 32788 | #define BIF_CFG_DEV0_RC0_PCIE_LANE_5_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_TX_PRESET__SHIFT 0x0 |
|---|
| 32789 | #define BIF_CFG_DEV0_RC0_PCIE_LANE_5_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_RX_PRESET_HINT__SHIFT 0x4 |
|---|
| 32790 | #define BIF_CFG_DEV0_RC0_PCIE_LANE_5_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_TX_PRESET__SHIFT 0x8 |
|---|
| 32791 | #define BIF_CFG_DEV0_RC0_PCIE_LANE_5_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_RX_PRESET_HINT__SHIFT 0xc |
|---|
| 32792 | #define BIF_CFG_DEV0_RC0_PCIE_LANE_5_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_TX_PRESET_MASK 0x000FL |
|---|
| 32793 | #define BIF_CFG_DEV0_RC0_PCIE_LANE_5_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_RX_PRESET_HINT_MASK 0x0070L |
|---|
| 32794 | #define BIF_CFG_DEV0_RC0_PCIE_LANE_5_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_TX_PRESET_MASK 0x0F00L |
|---|
| 32795 | #define BIF_CFG_DEV0_RC0_PCIE_LANE_5_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_RX_PRESET_HINT_MASK 0x7000L |
|---|
| 32796 | //BIF_CFG_DEV0_RC0_PCIE_LANE_6_EQUALIZATION_CNTL |
|---|
| 32797 | #define BIF_CFG_DEV0_RC0_PCIE_LANE_6_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_TX_PRESET__SHIFT 0x0 |
|---|
| 32798 | #define BIF_CFG_DEV0_RC0_PCIE_LANE_6_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_RX_PRESET_HINT__SHIFT 0x4 |
|---|
| 32799 | #define BIF_CFG_DEV0_RC0_PCIE_LANE_6_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_TX_PRESET__SHIFT 0x8 |
|---|
| 32800 | #define BIF_CFG_DEV0_RC0_PCIE_LANE_6_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_RX_PRESET_HINT__SHIFT 0xc |
|---|
| 32801 | #define BIF_CFG_DEV0_RC0_PCIE_LANE_6_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_TX_PRESET_MASK 0x000FL |
|---|
| 32802 | #define BIF_CFG_DEV0_RC0_PCIE_LANE_6_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_RX_PRESET_HINT_MASK 0x0070L |
|---|
| 32803 | #define BIF_CFG_DEV0_RC0_PCIE_LANE_6_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_TX_PRESET_MASK 0x0F00L |
|---|
| 32804 | #define BIF_CFG_DEV0_RC0_PCIE_LANE_6_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_RX_PRESET_HINT_MASK 0x7000L |
|---|
| 32805 | //BIF_CFG_DEV0_RC0_PCIE_LANE_7_EQUALIZATION_CNTL |
|---|
| 32806 | #define BIF_CFG_DEV0_RC0_PCIE_LANE_7_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_TX_PRESET__SHIFT 0x0 |
|---|
| 32807 | #define BIF_CFG_DEV0_RC0_PCIE_LANE_7_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_RX_PRESET_HINT__SHIFT 0x4 |
|---|
| 32808 | #define BIF_CFG_DEV0_RC0_PCIE_LANE_7_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_TX_PRESET__SHIFT 0x8 |
|---|
| 32809 | #define BIF_CFG_DEV0_RC0_PCIE_LANE_7_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_RX_PRESET_HINT__SHIFT 0xc |
|---|
| 32810 | #define BIF_CFG_DEV0_RC0_PCIE_LANE_7_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_TX_PRESET_MASK 0x000FL |
|---|
| 32811 | #define BIF_CFG_DEV0_RC0_PCIE_LANE_7_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_RX_PRESET_HINT_MASK 0x0070L |
|---|
| 32812 | #define BIF_CFG_DEV0_RC0_PCIE_LANE_7_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_TX_PRESET_MASK 0x0F00L |
|---|
| 32813 | #define BIF_CFG_DEV0_RC0_PCIE_LANE_7_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_RX_PRESET_HINT_MASK 0x7000L |
|---|
| 32814 | //BIF_CFG_DEV0_RC0_PCIE_LANE_8_EQUALIZATION_CNTL |
|---|
| 32815 | #define BIF_CFG_DEV0_RC0_PCIE_LANE_8_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_TX_PRESET__SHIFT 0x0 |
|---|
| 32816 | #define BIF_CFG_DEV0_RC0_PCIE_LANE_8_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_RX_PRESET_HINT__SHIFT 0x4 |
|---|
| 32817 | #define BIF_CFG_DEV0_RC0_PCIE_LANE_8_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_TX_PRESET__SHIFT 0x8 |
|---|
| 32818 | #define BIF_CFG_DEV0_RC0_PCIE_LANE_8_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_RX_PRESET_HINT__SHIFT 0xc |
|---|
| 32819 | #define BIF_CFG_DEV0_RC0_PCIE_LANE_8_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_TX_PRESET_MASK 0x000FL |
|---|
| 32820 | #define BIF_CFG_DEV0_RC0_PCIE_LANE_8_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_RX_PRESET_HINT_MASK 0x0070L |
|---|
| 32821 | #define BIF_CFG_DEV0_RC0_PCIE_LANE_8_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_TX_PRESET_MASK 0x0F00L |
|---|
| 32822 | #define BIF_CFG_DEV0_RC0_PCIE_LANE_8_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_RX_PRESET_HINT_MASK 0x7000L |
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| 32824 | #define BIF_CFG_DEV0_RC0_PCIE_LANE_9_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_TX_PRESET__SHIFT 0x0 |
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| 32855 | #define BIF_CFG_DEV0_RC0_PCIE_LANE_12_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_TX_PRESET_MASK 0x000FL |
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| 32877 | //BIF_CFG_DEV0_RC0_PCIE_LANE_15_EQUALIZATION_CNTL |
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| 32881 | #define BIF_CFG_DEV0_RC0_PCIE_LANE_15_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_RX_PRESET_HINT__SHIFT 0xc |
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| 32882 | #define BIF_CFG_DEV0_RC0_PCIE_LANE_15_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_TX_PRESET_MASK 0x000FL |
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| 32883 | #define BIF_CFG_DEV0_RC0_PCIE_LANE_15_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_RX_PRESET_HINT_MASK 0x0070L |
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| 32884 | #define BIF_CFG_DEV0_RC0_PCIE_LANE_15_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_TX_PRESET_MASK 0x0F00L |
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| 32885 | #define BIF_CFG_DEV0_RC0_PCIE_LANE_15_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_RX_PRESET_HINT_MASK 0x7000L |
|---|
| 32886 | //BIF_CFG_DEV0_RC0_PCIE_ACS_ENH_CAP_LIST |
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|---|
| 32890 | #define BIF_CFG_DEV0_RC0_PCIE_ACS_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 32891 | #define BIF_CFG_DEV0_RC0_PCIE_ACS_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 32892 | #define BIF_CFG_DEV0_RC0_PCIE_ACS_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 32893 | //BIF_CFG_DEV0_RC0_PCIE_ACS_CAP |
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|---|
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|---|
| 32896 | #define BIF_CFG_DEV0_RC0_PCIE_ACS_CAP__P2P_REQUEST_REDIRECT__SHIFT 0x2 |
|---|
| 32897 | #define BIF_CFG_DEV0_RC0_PCIE_ACS_CAP__P2P_COMPLETION_REDIRECT__SHIFT 0x3 |
|---|
| 32898 | #define BIF_CFG_DEV0_RC0_PCIE_ACS_CAP__UPSTREAM_FORWARDING__SHIFT 0x4 |
|---|
| 32899 | #define BIF_CFG_DEV0_RC0_PCIE_ACS_CAP__P2P_EGRESS_CONTROL__SHIFT 0x5 |
|---|
| 32900 | #define BIF_CFG_DEV0_RC0_PCIE_ACS_CAP__DIRECT_TRANSLATED_P2P__SHIFT 0x6 |
|---|
| 32901 | #define BIF_CFG_DEV0_RC0_PCIE_ACS_CAP__EGRESS_CONTROL_VECTOR_SIZE__SHIFT 0x8 |
|---|
| 32902 | #define BIF_CFG_DEV0_RC0_PCIE_ACS_CAP__SOURCE_VALIDATION_MASK 0x0001L |
|---|
| 32903 | #define BIF_CFG_DEV0_RC0_PCIE_ACS_CAP__TRANSLATION_BLOCKING_MASK 0x0002L |
|---|
| 32904 | #define BIF_CFG_DEV0_RC0_PCIE_ACS_CAP__P2P_REQUEST_REDIRECT_MASK 0x0004L |
|---|
| 32905 | #define BIF_CFG_DEV0_RC0_PCIE_ACS_CAP__P2P_COMPLETION_REDIRECT_MASK 0x0008L |
|---|
| 32906 | #define BIF_CFG_DEV0_RC0_PCIE_ACS_CAP__UPSTREAM_FORWARDING_MASK 0x0010L |
|---|
| 32907 | #define BIF_CFG_DEV0_RC0_PCIE_ACS_CAP__P2P_EGRESS_CONTROL_MASK 0x0020L |
|---|
| 32908 | #define BIF_CFG_DEV0_RC0_PCIE_ACS_CAP__DIRECT_TRANSLATED_P2P_MASK 0x0040L |
|---|
| 32909 | #define BIF_CFG_DEV0_RC0_PCIE_ACS_CAP__EGRESS_CONTROL_VECTOR_SIZE_MASK 0xFF00L |
|---|
| 32910 | //BIF_CFG_DEV0_RC0_PCIE_ACS_CNTL |
|---|
| 32911 | #define BIF_CFG_DEV0_RC0_PCIE_ACS_CNTL__SOURCE_VALIDATION_EN__SHIFT 0x0 |
|---|
| 32912 | #define BIF_CFG_DEV0_RC0_PCIE_ACS_CNTL__TRANSLATION_BLOCKING_EN__SHIFT 0x1 |
|---|
| 32913 | #define BIF_CFG_DEV0_RC0_PCIE_ACS_CNTL__P2P_REQUEST_REDIRECT_EN__SHIFT 0x2 |
|---|
| 32914 | #define BIF_CFG_DEV0_RC0_PCIE_ACS_CNTL__P2P_COMPLETION_REDIRECT_EN__SHIFT 0x3 |
|---|
| 32915 | #define BIF_CFG_DEV0_RC0_PCIE_ACS_CNTL__UPSTREAM_FORWARDING_EN__SHIFT 0x4 |
|---|
| 32916 | #define BIF_CFG_DEV0_RC0_PCIE_ACS_CNTL__P2P_EGRESS_CONTROL_EN__SHIFT 0x5 |
|---|
| 32917 | #define BIF_CFG_DEV0_RC0_PCIE_ACS_CNTL__DIRECT_TRANSLATED_P2P_EN__SHIFT 0x6 |
|---|
| 32918 | #define BIF_CFG_DEV0_RC0_PCIE_ACS_CNTL__SOURCE_VALIDATION_EN_MASK 0x0001L |
|---|
| 32919 | #define BIF_CFG_DEV0_RC0_PCIE_ACS_CNTL__TRANSLATION_BLOCKING_EN_MASK 0x0002L |
|---|
| 32920 | #define BIF_CFG_DEV0_RC0_PCIE_ACS_CNTL__P2P_REQUEST_REDIRECT_EN_MASK 0x0004L |
|---|
| 32921 | #define BIF_CFG_DEV0_RC0_PCIE_ACS_CNTL__P2P_COMPLETION_REDIRECT_EN_MASK 0x0008L |
|---|
| 32922 | #define BIF_CFG_DEV0_RC0_PCIE_ACS_CNTL__UPSTREAM_FORWARDING_EN_MASK 0x0010L |
|---|
| 32923 | #define BIF_CFG_DEV0_RC0_PCIE_ACS_CNTL__P2P_EGRESS_CONTROL_EN_MASK 0x0020L |
|---|
| 32924 | #define BIF_CFG_DEV0_RC0_PCIE_ACS_CNTL__DIRECT_TRANSLATED_P2P_EN_MASK 0x0040L |
|---|
| 32925 | //BIF_CFG_DEV0_RC0_PCIE_DLF_ENH_CAP_LIST |
|---|
| 32926 | #define BIF_CFG_DEV0_RC0_PCIE_DLF_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 32927 | #define BIF_CFG_DEV0_RC0_PCIE_DLF_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 32928 | #define BIF_CFG_DEV0_RC0_PCIE_DLF_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 32929 | #define BIF_CFG_DEV0_RC0_PCIE_DLF_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 32930 | #define BIF_CFG_DEV0_RC0_PCIE_DLF_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 32931 | #define BIF_CFG_DEV0_RC0_PCIE_DLF_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 32932 | //BIF_CFG_DEV0_RC0_DATA_LINK_FEATURE_CAP |
|---|
| 32933 | #define BIF_CFG_DEV0_RC0_DATA_LINK_FEATURE_CAP__LOCAL_DLF_SUPPORTED__SHIFT 0x0 |
|---|
| 32934 | #define BIF_CFG_DEV0_RC0_DATA_LINK_FEATURE_CAP__DLF_EXCHANGE_ENABLE__SHIFT 0x1f |
|---|
| 32935 | #define BIF_CFG_DEV0_RC0_DATA_LINK_FEATURE_CAP__LOCAL_DLF_SUPPORTED_MASK 0x007FFFFFL |
|---|
| 32936 | #define BIF_CFG_DEV0_RC0_DATA_LINK_FEATURE_CAP__DLF_EXCHANGE_ENABLE_MASK 0x80000000L |
|---|
| 32937 | //BIF_CFG_DEV0_RC0_DATA_LINK_FEATURE_STATUS |
|---|
| 32938 | #define BIF_CFG_DEV0_RC0_DATA_LINK_FEATURE_STATUS__REMOTE_DLF_SUPPORTED__SHIFT 0x0 |
|---|
| 32939 | #define BIF_CFG_DEV0_RC0_DATA_LINK_FEATURE_STATUS__REMOTE_DLF_SUPPORTED_VALID__SHIFT 0x1f |
|---|
| 32940 | #define BIF_CFG_DEV0_RC0_DATA_LINK_FEATURE_STATUS__REMOTE_DLF_SUPPORTED_MASK 0x007FFFFFL |
|---|
| 32941 | #define BIF_CFG_DEV0_RC0_DATA_LINK_FEATURE_STATUS__REMOTE_DLF_SUPPORTED_VALID_MASK 0x80000000L |
|---|
| 32942 | //BIF_CFG_DEV0_RC0_PCIE_PHY_16GT_ENH_CAP_LIST |
|---|
| 32943 | #define BIF_CFG_DEV0_RC0_PCIE_PHY_16GT_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 32944 | #define BIF_CFG_DEV0_RC0_PCIE_PHY_16GT_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 32945 | #define BIF_CFG_DEV0_RC0_PCIE_PHY_16GT_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 32946 | #define BIF_CFG_DEV0_RC0_PCIE_PHY_16GT_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 32947 | #define BIF_CFG_DEV0_RC0_PCIE_PHY_16GT_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 32948 | #define BIF_CFG_DEV0_RC0_PCIE_PHY_16GT_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 32949 | //BIF_CFG_DEV0_RC0_LINK_CAP_16GT |
|---|
| 32950 | #define BIF_CFG_DEV0_RC0_LINK_CAP_16GT__RESERVED__SHIFT 0x0 |
|---|
| 32951 | #define BIF_CFG_DEV0_RC0_LINK_CAP_16GT__RESERVED_MASK 0xFFFFFFFFL |
|---|
| 32952 | //BIF_CFG_DEV0_RC0_LINK_CNTL_16GT |
|---|
| 32953 | #define BIF_CFG_DEV0_RC0_LINK_CNTL_16GT__RESERVED__SHIFT 0x0 |
|---|
| 32954 | #define BIF_CFG_DEV0_RC0_LINK_CNTL_16GT__RESERVED_MASK 0xFFFFFFFFL |
|---|
| 32955 | //BIF_CFG_DEV0_RC0_LINK_STATUS_16GT |
|---|
| 32956 | #define BIF_CFG_DEV0_RC0_LINK_STATUS_16GT__EQUALIZATION_COMPLETE_16GT__SHIFT 0x0 |
|---|
| 32957 | #define BIF_CFG_DEV0_RC0_LINK_STATUS_16GT__EQUALIZATION_PHASE1_SUCCESS_16GT__SHIFT 0x1 |
|---|
| 32958 | #define BIF_CFG_DEV0_RC0_LINK_STATUS_16GT__EQUALIZATION_PHASE2_SUCCESS_16GT__SHIFT 0x2 |
|---|
| 32959 | #define BIF_CFG_DEV0_RC0_LINK_STATUS_16GT__EQUALIZATION_PHASE3_SUCCESS_16GT__SHIFT 0x3 |
|---|
| 32960 | #define BIF_CFG_DEV0_RC0_LINK_STATUS_16GT__LINK_EQUALIZATION_REQUEST_16GT__SHIFT 0x4 |
|---|
| 32961 | #define BIF_CFG_DEV0_RC0_LINK_STATUS_16GT__EQUALIZATION_COMPLETE_16GT_MASK 0x00000001L |
|---|
| 32962 | #define BIF_CFG_DEV0_RC0_LINK_STATUS_16GT__EQUALIZATION_PHASE1_SUCCESS_16GT_MASK 0x00000002L |
|---|
| 32963 | #define BIF_CFG_DEV0_RC0_LINK_STATUS_16GT__EQUALIZATION_PHASE2_SUCCESS_16GT_MASK 0x00000004L |
|---|
| 32964 | #define BIF_CFG_DEV0_RC0_LINK_STATUS_16GT__EQUALIZATION_PHASE3_SUCCESS_16GT_MASK 0x00000008L |
|---|
| 32965 | #define BIF_CFG_DEV0_RC0_LINK_STATUS_16GT__LINK_EQUALIZATION_REQUEST_16GT_MASK 0x00000010L |
|---|
| 32966 | //BIF_CFG_DEV0_RC0_LOCAL_PARITY_MISMATCH_STATUS_16GT |
|---|
| 32967 | #define BIF_CFG_DEV0_RC0_LOCAL_PARITY_MISMATCH_STATUS_16GT__LOCAL_PARITY_MISMATCH_STATUS_BITS__SHIFT 0x0 |
|---|
| 32968 | #define BIF_CFG_DEV0_RC0_LOCAL_PARITY_MISMATCH_STATUS_16GT__LOCAL_PARITY_MISMATCH_STATUS_BITS_MASK 0x0000FFFFL |
|---|
| 32969 | //BIF_CFG_DEV0_RC0_RTM1_PARITY_MISMATCH_STATUS_16GT |
|---|
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| 33354 | #define BIF_CFG_DEV0_RC0_LANE_15_MARGINING_LANE_STATUS__LANE_15_RECEIVER_NUMBER_STATUS_MASK 0x0007L |
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| 33356 | #define BIF_CFG_DEV0_RC0_LANE_15_MARGINING_LANE_STATUS__LANE_15_USAGE_MODEL_STATUS_MASK 0x0040L |
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| 33357 | #define BIF_CFG_DEV0_RC0_LANE_15_MARGINING_LANE_STATUS__LANE_15_MARGIN_PAYLOAD_STATUS_MASK 0xFF00L |
|---|
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|---|
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|---|
| 33360 | // addressBlock: nbio_nbif0_bif_cfg_dev1_rc_bifcfgdecp |
|---|
| 33361 | //BIF_CFG_DEV1_RC0_VENDOR_ID |
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|---|
| 33366 | #define BIF_CFG_DEV1_RC0_DEVICE_ID__DEVICE_ID_MASK 0xFFFFL |
|---|
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| 33372 | #define BIF_CFG_DEV1_RC0_COMMAND__MEM_WRITE_INVALIDATE_EN__SHIFT 0x4 |
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|---|
| 33374 | #define BIF_CFG_DEV1_RC0_COMMAND__PARITY_ERROR_RESPONSE__SHIFT 0x6 |
|---|
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|---|
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| 33378 | #define BIF_CFG_DEV1_RC0_COMMAND__INT_DIS__SHIFT 0xa |
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| 33379 | #define BIF_CFG_DEV1_RC0_COMMAND__IOEN_DN_MASK 0x0001L |
|---|
| 33380 | #define BIF_CFG_DEV1_RC0_COMMAND__MEMEN_DN_MASK 0x0002L |
|---|
| 33381 | #define BIF_CFG_DEV1_RC0_COMMAND__BUS_MASTER_EN_MASK 0x0004L |
|---|
| 33382 | #define BIF_CFG_DEV1_RC0_COMMAND__SPECIAL_CYCLE_EN_MASK 0x0008L |
|---|
| 33383 | #define BIF_CFG_DEV1_RC0_COMMAND__MEM_WRITE_INVALIDATE_EN_MASK 0x0010L |
|---|
| 33384 | #define BIF_CFG_DEV1_RC0_COMMAND__PAL_SNOOP_EN_MASK 0x0020L |
|---|
| 33385 | #define BIF_CFG_DEV1_RC0_COMMAND__PARITY_ERROR_RESPONSE_MASK 0x0040L |
|---|
| 33386 | #define BIF_CFG_DEV1_RC0_COMMAND__AD_STEPPING_MASK 0x0080L |
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| 33387 | #define BIF_CFG_DEV1_RC0_COMMAND__SERR_EN_MASK 0x0100L |
|---|
| 33388 | #define BIF_CFG_DEV1_RC0_COMMAND__FAST_B2B_EN_MASK 0x0200L |
|---|
| 33389 | #define BIF_CFG_DEV1_RC0_COMMAND__INT_DIS_MASK 0x0400L |
|---|
| 33390 | //BIF_CFG_DEV1_RC0_STATUS |
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| 33391 | #define BIF_CFG_DEV1_RC0_STATUS__IMMEDIATE_READINESS__SHIFT 0x0 |
|---|
| 33392 | #define BIF_CFG_DEV1_RC0_STATUS__INT_STATUS__SHIFT 0x3 |
|---|
| 33393 | #define BIF_CFG_DEV1_RC0_STATUS__CAP_LIST__SHIFT 0x4 |
|---|
| 33394 | #define BIF_CFG_DEV1_RC0_STATUS__PCI_66_CAP__SHIFT 0x5 |
|---|
| 33395 | #define BIF_CFG_DEV1_RC0_STATUS__FAST_BACK_CAPABLE__SHIFT 0x7 |
|---|
| 33396 | #define BIF_CFG_DEV1_RC0_STATUS__MASTER_DATA_PARITY_ERROR__SHIFT 0x8 |
|---|
| 33397 | #define BIF_CFG_DEV1_RC0_STATUS__DEVSEL_TIMING__SHIFT 0x9 |
|---|
| 33398 | #define BIF_CFG_DEV1_RC0_STATUS__SIGNAL_TARGET_ABORT__SHIFT 0xb |
|---|
| 33399 | #define BIF_CFG_DEV1_RC0_STATUS__RECEIVED_TARGET_ABORT__SHIFT 0xc |
|---|
| 33400 | #define BIF_CFG_DEV1_RC0_STATUS__RECEIVED_MASTER_ABORT__SHIFT 0xd |
|---|
| 33401 | #define BIF_CFG_DEV1_RC0_STATUS__SIGNALED_SYSTEM_ERROR__SHIFT 0xe |
|---|
| 33402 | #define BIF_CFG_DEV1_RC0_STATUS__PARITY_ERROR_DETECTED__SHIFT 0xf |
|---|
| 33403 | #define BIF_CFG_DEV1_RC0_STATUS__IMMEDIATE_READINESS_MASK 0x0001L |
|---|
| 33404 | #define BIF_CFG_DEV1_RC0_STATUS__INT_STATUS_MASK 0x0008L |
|---|
| 33405 | #define BIF_CFG_DEV1_RC0_STATUS__CAP_LIST_MASK 0x0010L |
|---|
| 33406 | #define BIF_CFG_DEV1_RC0_STATUS__PCI_66_CAP_MASK 0x0020L |
|---|
| 33407 | #define BIF_CFG_DEV1_RC0_STATUS__FAST_BACK_CAPABLE_MASK 0x0080L |
|---|
| 33408 | #define BIF_CFG_DEV1_RC0_STATUS__MASTER_DATA_PARITY_ERROR_MASK 0x0100L |
|---|
| 33409 | #define BIF_CFG_DEV1_RC0_STATUS__DEVSEL_TIMING_MASK 0x0600L |
|---|
| 33410 | #define BIF_CFG_DEV1_RC0_STATUS__SIGNAL_TARGET_ABORT_MASK 0x0800L |
|---|
| 33411 | #define BIF_CFG_DEV1_RC0_STATUS__RECEIVED_TARGET_ABORT_MASK 0x1000L |
|---|
| 33412 | #define BIF_CFG_DEV1_RC0_STATUS__RECEIVED_MASTER_ABORT_MASK 0x2000L |
|---|
| 33413 | #define BIF_CFG_DEV1_RC0_STATUS__SIGNALED_SYSTEM_ERROR_MASK 0x4000L |
|---|
| 33414 | #define BIF_CFG_DEV1_RC0_STATUS__PARITY_ERROR_DETECTED_MASK 0x8000L |
|---|
| 33415 | //BIF_CFG_DEV1_RC0_REVISION_ID |
|---|
| 33416 | #define BIF_CFG_DEV1_RC0_REVISION_ID__MINOR_REV_ID__SHIFT 0x0 |
|---|
| 33417 | #define BIF_CFG_DEV1_RC0_REVISION_ID__MAJOR_REV_ID__SHIFT 0x4 |
|---|
| 33418 | #define BIF_CFG_DEV1_RC0_REVISION_ID__MINOR_REV_ID_MASK 0x0FL |
|---|
| 33419 | #define BIF_CFG_DEV1_RC0_REVISION_ID__MAJOR_REV_ID_MASK 0xF0L |
|---|
| 33420 | //BIF_CFG_DEV1_RC0_PROG_INTERFACE |
|---|
| 33421 | #define BIF_CFG_DEV1_RC0_PROG_INTERFACE__PROG_INTERFACE__SHIFT 0x0 |
|---|
| 33422 | #define BIF_CFG_DEV1_RC0_PROG_INTERFACE__PROG_INTERFACE_MASK 0xFFL |
|---|
| 33423 | //BIF_CFG_DEV1_RC0_SUB_CLASS |
|---|
| 33424 | #define BIF_CFG_DEV1_RC0_SUB_CLASS__SUB_CLASS__SHIFT 0x0 |
|---|
| 33425 | #define BIF_CFG_DEV1_RC0_SUB_CLASS__SUB_CLASS_MASK 0xFFL |
|---|
| 33426 | //BIF_CFG_DEV1_RC0_BASE_CLASS |
|---|
| 33427 | #define BIF_CFG_DEV1_RC0_BASE_CLASS__BASE_CLASS__SHIFT 0x0 |
|---|
| 33428 | #define BIF_CFG_DEV1_RC0_BASE_CLASS__BASE_CLASS_MASK 0xFFL |
|---|
| 33429 | //BIF_CFG_DEV1_RC0_CACHE_LINE |
|---|
| 33430 | #define BIF_CFG_DEV1_RC0_CACHE_LINE__CACHE_LINE_SIZE__SHIFT 0x0 |
|---|
| 33431 | #define BIF_CFG_DEV1_RC0_CACHE_LINE__CACHE_LINE_SIZE_MASK 0xFFL |
|---|
| 33432 | //BIF_CFG_DEV1_RC0_LATENCY |
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| 33433 | #define BIF_CFG_DEV1_RC0_LATENCY__LATENCY_TIMER__SHIFT 0x0 |
|---|
| 33434 | #define BIF_CFG_DEV1_RC0_LATENCY__LATENCY_TIMER_MASK 0xFFL |
|---|
| 33435 | //BIF_CFG_DEV1_RC0_HEADER |
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| 33441 | #define BIF_CFG_DEV1_RC0_BIST__BIST_COMP__SHIFT 0x0 |
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| 33442 | #define BIF_CFG_DEV1_RC0_BIST__BIST_STRT__SHIFT 0x6 |
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| 33443 | #define BIF_CFG_DEV1_RC0_BIST__BIST_CAP__SHIFT 0x7 |
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| 33444 | #define BIF_CFG_DEV1_RC0_BIST__BIST_COMP_MASK 0x0FL |
|---|
| 33445 | #define BIF_CFG_DEV1_RC0_BIST__BIST_STRT_MASK 0x40L |
|---|
| 33446 | #define BIF_CFG_DEV1_RC0_BIST__BIST_CAP_MASK 0x80L |
|---|
| 33447 | //BIF_CFG_DEV1_RC0_BASE_ADDR_1 |
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| 33448 | #define BIF_CFG_DEV1_RC0_BASE_ADDR_1__BASE_ADDR__SHIFT 0x0 |
|---|
| 33449 | #define BIF_CFG_DEV1_RC0_BASE_ADDR_1__BASE_ADDR_MASK 0xFFFFFFFFL |
|---|
| 33450 | //BIF_CFG_DEV1_RC0_BASE_ADDR_2 |
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| 33451 | #define BIF_CFG_DEV1_RC0_BASE_ADDR_2__BASE_ADDR__SHIFT 0x0 |
|---|
| 33452 | #define BIF_CFG_DEV1_RC0_BASE_ADDR_2__BASE_ADDR_MASK 0xFFFFFFFFL |
|---|
| 33453 | //BIF_CFG_DEV1_RC0_SUB_BUS_NUMBER_LATENCY |
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|---|
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|---|
| 33459 | #define BIF_CFG_DEV1_RC0_SUB_BUS_NUMBER_LATENCY__SECONDARY_BUS_MASK 0x0000FF00L |
|---|
| 33460 | #define BIF_CFG_DEV1_RC0_SUB_BUS_NUMBER_LATENCY__SUB_BUS_NUM_MASK 0x00FF0000L |
|---|
| 33461 | #define BIF_CFG_DEV1_RC0_SUB_BUS_NUMBER_LATENCY__SECONDARY_LATENCY_TIMER_MASK 0xFF000000L |
|---|
| 33462 | //BIF_CFG_DEV1_RC0_IO_BASE_LIMIT |
|---|
| 33463 | #define BIF_CFG_DEV1_RC0_IO_BASE_LIMIT__IO_BASE_TYPE__SHIFT 0x0 |
|---|
| 33464 | #define BIF_CFG_DEV1_RC0_IO_BASE_LIMIT__IO_BASE__SHIFT 0x4 |
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| 33465 | #define BIF_CFG_DEV1_RC0_IO_BASE_LIMIT__IO_LIMIT_TYPE__SHIFT 0x8 |
|---|
| 33466 | #define BIF_CFG_DEV1_RC0_IO_BASE_LIMIT__IO_LIMIT__SHIFT 0xc |
|---|
| 33467 | #define BIF_CFG_DEV1_RC0_IO_BASE_LIMIT__IO_BASE_TYPE_MASK 0x000FL |
|---|
| 33468 | #define BIF_CFG_DEV1_RC0_IO_BASE_LIMIT__IO_BASE_MASK 0x00F0L |
|---|
| 33469 | #define BIF_CFG_DEV1_RC0_IO_BASE_LIMIT__IO_LIMIT_TYPE_MASK 0x0F00L |
|---|
| 33470 | #define BIF_CFG_DEV1_RC0_IO_BASE_LIMIT__IO_LIMIT_MASK 0xF000L |
|---|
| 33471 | //BIF_CFG_DEV1_RC0_SECONDARY_STATUS |
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| 33473 | #define BIF_CFG_DEV1_RC0_SECONDARY_STATUS__FAST_BACK_CAPABLE__SHIFT 0x7 |
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| 33474 | #define BIF_CFG_DEV1_RC0_SECONDARY_STATUS__MASTER_DATA_PARITY_ERROR__SHIFT 0x8 |
|---|
| 33475 | #define BIF_CFG_DEV1_RC0_SECONDARY_STATUS__DEVSEL_TIMING__SHIFT 0x9 |
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| 33476 | #define BIF_CFG_DEV1_RC0_SECONDARY_STATUS__SIGNAL_TARGET_ABORT__SHIFT 0xb |
|---|
| 33477 | #define BIF_CFG_DEV1_RC0_SECONDARY_STATUS__RECEIVED_TARGET_ABORT__SHIFT 0xc |
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| 33478 | #define BIF_CFG_DEV1_RC0_SECONDARY_STATUS__RECEIVED_MASTER_ABORT__SHIFT 0xd |
|---|
| 33479 | #define BIF_CFG_DEV1_RC0_SECONDARY_STATUS__RECEIVED_SYSTEM_ERROR__SHIFT 0xe |
|---|
| 33480 | #define BIF_CFG_DEV1_RC0_SECONDARY_STATUS__PARITY_ERROR_DETECTED__SHIFT 0xf |
|---|
| 33481 | #define BIF_CFG_DEV1_RC0_SECONDARY_STATUS__PCI_66_CAP_MASK 0x0020L |
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| 33482 | #define BIF_CFG_DEV1_RC0_SECONDARY_STATUS__FAST_BACK_CAPABLE_MASK 0x0080L |
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| 33484 | #define BIF_CFG_DEV1_RC0_SECONDARY_STATUS__DEVSEL_TIMING_MASK 0x0600L |
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| 33485 | #define BIF_CFG_DEV1_RC0_SECONDARY_STATUS__SIGNAL_TARGET_ABORT_MASK 0x0800L |
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| 33486 | #define BIF_CFG_DEV1_RC0_SECONDARY_STATUS__RECEIVED_TARGET_ABORT_MASK 0x1000L |
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| 33487 | #define BIF_CFG_DEV1_RC0_SECONDARY_STATUS__RECEIVED_MASTER_ABORT_MASK 0x2000L |
|---|
| 33488 | #define BIF_CFG_DEV1_RC0_SECONDARY_STATUS__RECEIVED_SYSTEM_ERROR_MASK 0x4000L |
|---|
| 33489 | #define BIF_CFG_DEV1_RC0_SECONDARY_STATUS__PARITY_ERROR_DETECTED_MASK 0x8000L |
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| 33490 | //BIF_CFG_DEV1_RC0_MEM_BASE_LIMIT |
|---|
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|---|
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| 33493 | #define BIF_CFG_DEV1_RC0_MEM_BASE_LIMIT__MEM_LIMIT_TYPE__SHIFT 0x10 |
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| 33495 | #define BIF_CFG_DEV1_RC0_MEM_BASE_LIMIT__MEM_BASE_TYPE_MASK 0x0000000FL |
|---|
| 33496 | #define BIF_CFG_DEV1_RC0_MEM_BASE_LIMIT__MEM_BASE_31_20_MASK 0x0000FFF0L |
|---|
| 33497 | #define BIF_CFG_DEV1_RC0_MEM_BASE_LIMIT__MEM_LIMIT_TYPE_MASK 0x000F0000L |
|---|
| 33498 | #define BIF_CFG_DEV1_RC0_MEM_BASE_LIMIT__MEM_LIMIT_31_20_MASK 0xFFF00000L |
|---|
| 33499 | //BIF_CFG_DEV1_RC0_PREF_BASE_LIMIT |
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| 33500 | #define BIF_CFG_DEV1_RC0_PREF_BASE_LIMIT__PREF_MEM_BASE_TYPE__SHIFT 0x0 |
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| 33503 | #define BIF_CFG_DEV1_RC0_PREF_BASE_LIMIT__PREF_MEM_LIMIT_31_20__SHIFT 0x14 |
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| 33504 | #define BIF_CFG_DEV1_RC0_PREF_BASE_LIMIT__PREF_MEM_BASE_TYPE_MASK 0x0000000FL |
|---|
| 33505 | #define BIF_CFG_DEV1_RC0_PREF_BASE_LIMIT__PREF_MEM_BASE_31_20_MASK 0x0000FFF0L |
|---|
| 33506 | #define BIF_CFG_DEV1_RC0_PREF_BASE_LIMIT__PREF_MEM_LIMIT_TYPE_MASK 0x000F0000L |
|---|
| 33507 | #define BIF_CFG_DEV1_RC0_PREF_BASE_LIMIT__PREF_MEM_LIMIT_31_20_MASK 0xFFF00000L |
|---|
| 33508 | //BIF_CFG_DEV1_RC0_PREF_BASE_UPPER |
|---|
| 33509 | #define BIF_CFG_DEV1_RC0_PREF_BASE_UPPER__PREF_BASE_UPPER__SHIFT 0x0 |
|---|
| 33510 | #define BIF_CFG_DEV1_RC0_PREF_BASE_UPPER__PREF_BASE_UPPER_MASK 0xFFFFFFFFL |
|---|
| 33511 | //BIF_CFG_DEV1_RC0_PREF_LIMIT_UPPER |
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| 33512 | #define BIF_CFG_DEV1_RC0_PREF_LIMIT_UPPER__PREF_LIMIT_UPPER__SHIFT 0x0 |
|---|
| 33513 | #define BIF_CFG_DEV1_RC0_PREF_LIMIT_UPPER__PREF_LIMIT_UPPER_MASK 0xFFFFFFFFL |
|---|
| 33514 | //BIF_CFG_DEV1_RC0_IO_BASE_LIMIT_HI |
|---|
| 33515 | #define BIF_CFG_DEV1_RC0_IO_BASE_LIMIT_HI__IO_BASE_31_16__SHIFT 0x0 |
|---|
| 33516 | #define BIF_CFG_DEV1_RC0_IO_BASE_LIMIT_HI__IO_LIMIT_31_16__SHIFT 0x10 |
|---|
| 33517 | #define BIF_CFG_DEV1_RC0_IO_BASE_LIMIT_HI__IO_BASE_31_16_MASK 0x0000FFFFL |
|---|
| 33518 | #define BIF_CFG_DEV1_RC0_IO_BASE_LIMIT_HI__IO_LIMIT_31_16_MASK 0xFFFF0000L |
|---|
| 33519 | //BIF_CFG_DEV1_RC0_CAP_PTR |
|---|
| 33520 | #define BIF_CFG_DEV1_RC0_CAP_PTR__CAP_PTR__SHIFT 0x0 |
|---|
| 33521 | #define BIF_CFG_DEV1_RC0_CAP_PTR__CAP_PTR_MASK 0xFFL |
|---|
| 33522 | //BIF_CFG_DEV1_RC0_ROM_BASE_ADDR |
|---|
| 33523 | #define BIF_CFG_DEV1_RC0_ROM_BASE_ADDR__BASE_ADDR__SHIFT 0x0 |
|---|
| 33524 | #define BIF_CFG_DEV1_RC0_ROM_BASE_ADDR__BASE_ADDR_MASK 0xFFFFFFFFL |
|---|
| 33525 | //BIF_CFG_DEV1_RC0_INTERRUPT_LINE |
|---|
| 33526 | #define BIF_CFG_DEV1_RC0_INTERRUPT_LINE__INTERRUPT_LINE__SHIFT 0x0 |
|---|
| 33527 | #define BIF_CFG_DEV1_RC0_INTERRUPT_LINE__INTERRUPT_LINE_MASK 0xFFL |
|---|
| 33528 | //BIF_CFG_DEV1_RC0_INTERRUPT_PIN |
|---|
| 33529 | #define BIF_CFG_DEV1_RC0_INTERRUPT_PIN__INTERRUPT_PIN__SHIFT 0x0 |
|---|
| 33530 | #define BIF_CFG_DEV1_RC0_INTERRUPT_PIN__INTERRUPT_PIN_MASK 0xFFL |
|---|
| 33531 | //BIF_CFG_DEV1_RC0_IRQ_BRIDGE_CNTL |
|---|
| 33532 | #define BIF_CFG_DEV1_RC0_IRQ_BRIDGE_CNTL__PARITY_RESPONSE_EN__SHIFT 0x0 |
|---|
| 33533 | #define BIF_CFG_DEV1_RC0_IRQ_BRIDGE_CNTL__SERR_EN__SHIFT 0x1 |
|---|
| 33534 | #define BIF_CFG_DEV1_RC0_IRQ_BRIDGE_CNTL__ISA_EN__SHIFT 0x2 |
|---|
| 33535 | #define BIF_CFG_DEV1_RC0_IRQ_BRIDGE_CNTL__VGA_EN__SHIFT 0x3 |
|---|
| 33536 | #define BIF_CFG_DEV1_RC0_IRQ_BRIDGE_CNTL__VGA_DEC__SHIFT 0x4 |
|---|
| 33537 | #define BIF_CFG_DEV1_RC0_IRQ_BRIDGE_CNTL__MASTER_ABORT_MODE__SHIFT 0x5 |
|---|
| 33538 | #define BIF_CFG_DEV1_RC0_IRQ_BRIDGE_CNTL__SECONDARY_BUS_RESET__SHIFT 0x6 |
|---|
| 33539 | #define BIF_CFG_DEV1_RC0_IRQ_BRIDGE_CNTL__FAST_B2B_EN__SHIFT 0x7 |
|---|
| 33540 | #define BIF_CFG_DEV1_RC0_IRQ_BRIDGE_CNTL__PRIMARY_DISCARD_TIMER__SHIFT 0x8 |
|---|
| 33541 | #define BIF_CFG_DEV1_RC0_IRQ_BRIDGE_CNTL__SECONDARY_DISCARD_TIMER__SHIFT 0x9 |
|---|
| 33542 | #define BIF_CFG_DEV1_RC0_IRQ_BRIDGE_CNTL__DISCARD_TIMER_STATUS__SHIFT 0xa |
|---|
| 33543 | #define BIF_CFG_DEV1_RC0_IRQ_BRIDGE_CNTL__DISCARD_TIMER_SERR_ENABLE__SHIFT 0xb |
|---|
| 33544 | #define BIF_CFG_DEV1_RC0_IRQ_BRIDGE_CNTL__PARITY_RESPONSE_EN_MASK 0x0001L |
|---|
| 33545 | #define BIF_CFG_DEV1_RC0_IRQ_BRIDGE_CNTL__SERR_EN_MASK 0x0002L |
|---|
| 33546 | #define BIF_CFG_DEV1_RC0_IRQ_BRIDGE_CNTL__ISA_EN_MASK 0x0004L |
|---|
| 33547 | #define BIF_CFG_DEV1_RC0_IRQ_BRIDGE_CNTL__VGA_EN_MASK 0x0008L |
|---|
| 33548 | #define BIF_CFG_DEV1_RC0_IRQ_BRIDGE_CNTL__VGA_DEC_MASK 0x0010L |
|---|
| 33549 | #define BIF_CFG_DEV1_RC0_IRQ_BRIDGE_CNTL__MASTER_ABORT_MODE_MASK 0x0020L |
|---|
| 33550 | #define BIF_CFG_DEV1_RC0_IRQ_BRIDGE_CNTL__SECONDARY_BUS_RESET_MASK 0x0040L |
|---|
| 33551 | #define BIF_CFG_DEV1_RC0_IRQ_BRIDGE_CNTL__FAST_B2B_EN_MASK 0x0080L |
|---|
| 33552 | #define BIF_CFG_DEV1_RC0_IRQ_BRIDGE_CNTL__PRIMARY_DISCARD_TIMER_MASK 0x0100L |
|---|
| 33553 | #define BIF_CFG_DEV1_RC0_IRQ_BRIDGE_CNTL__SECONDARY_DISCARD_TIMER_MASK 0x0200L |
|---|
| 33554 | #define BIF_CFG_DEV1_RC0_IRQ_BRIDGE_CNTL__DISCARD_TIMER_STATUS_MASK 0x0400L |
|---|
| 33555 | #define BIF_CFG_DEV1_RC0_IRQ_BRIDGE_CNTL__DISCARD_TIMER_SERR_ENABLE_MASK 0x0800L |
|---|
| 33556 | //BIF_CFG_DEV1_RC0_EXT_BRIDGE_CNTL |
|---|
| 33557 | #define BIF_CFG_DEV1_RC0_EXT_BRIDGE_CNTL__IO_PORT_80_EN__SHIFT 0x0 |
|---|
| 33558 | #define BIF_CFG_DEV1_RC0_EXT_BRIDGE_CNTL__IO_PORT_80_EN_MASK 0x01L |
|---|
| 33559 | //BIF_CFG_DEV1_RC0_PMI_CAP_LIST |
|---|
| 33560 | #define BIF_CFG_DEV1_RC0_PMI_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 33561 | #define BIF_CFG_DEV1_RC0_PMI_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
|---|
| 33562 | #define BIF_CFG_DEV1_RC0_PMI_CAP_LIST__CAP_ID_MASK 0x00FFL |
|---|
| 33563 | #define BIF_CFG_DEV1_RC0_PMI_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
|---|
| 33564 | //BIF_CFG_DEV1_RC0_PMI_CAP |
|---|
| 33565 | #define BIF_CFG_DEV1_RC0_PMI_CAP__VERSION__SHIFT 0x0 |
|---|
| 33566 | #define BIF_CFG_DEV1_RC0_PMI_CAP__PME_CLOCK__SHIFT 0x3 |
|---|
| 33567 | #define BIF_CFG_DEV1_RC0_PMI_CAP__IMMEDIATE_READINESS_ON_RETURN_TO_D0__SHIFT 0x4 |
|---|
| 33568 | #define BIF_CFG_DEV1_RC0_PMI_CAP__DEV_SPECIFIC_INIT__SHIFT 0x5 |
|---|
| 33569 | #define BIF_CFG_DEV1_RC0_PMI_CAP__AUX_CURRENT__SHIFT 0x6 |
|---|
| 33570 | #define BIF_CFG_DEV1_RC0_PMI_CAP__D1_SUPPORT__SHIFT 0x9 |
|---|
| 33571 | #define BIF_CFG_DEV1_RC0_PMI_CAP__D2_SUPPORT__SHIFT 0xa |
|---|
| 33572 | #define BIF_CFG_DEV1_RC0_PMI_CAP__PME_SUPPORT__SHIFT 0xb |
|---|
| 33573 | #define BIF_CFG_DEV1_RC0_PMI_CAP__VERSION_MASK 0x0007L |
|---|
| 33574 | #define BIF_CFG_DEV1_RC0_PMI_CAP__PME_CLOCK_MASK 0x0008L |
|---|
| 33575 | #define BIF_CFG_DEV1_RC0_PMI_CAP__IMMEDIATE_READINESS_ON_RETURN_TO_D0_MASK 0x0010L |
|---|
| 33576 | #define BIF_CFG_DEV1_RC0_PMI_CAP__DEV_SPECIFIC_INIT_MASK 0x0020L |
|---|
| 33577 | #define BIF_CFG_DEV1_RC0_PMI_CAP__AUX_CURRENT_MASK 0x01C0L |
|---|
| 33578 | #define BIF_CFG_DEV1_RC0_PMI_CAP__D1_SUPPORT_MASK 0x0200L |
|---|
| 33579 | #define BIF_CFG_DEV1_RC0_PMI_CAP__D2_SUPPORT_MASK 0x0400L |
|---|
| 33580 | #define BIF_CFG_DEV1_RC0_PMI_CAP__PME_SUPPORT_MASK 0xF800L |
|---|
| 33581 | //BIF_CFG_DEV1_RC0_PMI_STATUS_CNTL |
|---|
| 33582 | #define BIF_CFG_DEV1_RC0_PMI_STATUS_CNTL__POWER_STATE__SHIFT 0x0 |
|---|
| 33583 | #define BIF_CFG_DEV1_RC0_PMI_STATUS_CNTL__NO_SOFT_RESET__SHIFT 0x3 |
|---|
| 33584 | #define BIF_CFG_DEV1_RC0_PMI_STATUS_CNTL__PME_EN__SHIFT 0x8 |
|---|
| 33585 | #define BIF_CFG_DEV1_RC0_PMI_STATUS_CNTL__DATA_SELECT__SHIFT 0x9 |
|---|
| 33586 | #define BIF_CFG_DEV1_RC0_PMI_STATUS_CNTL__DATA_SCALE__SHIFT 0xd |
|---|
| 33587 | #define BIF_CFG_DEV1_RC0_PMI_STATUS_CNTL__PME_STATUS__SHIFT 0xf |
|---|
| 33588 | #define BIF_CFG_DEV1_RC0_PMI_STATUS_CNTL__B2_B3_SUPPORT__SHIFT 0x16 |
|---|
| 33589 | #define BIF_CFG_DEV1_RC0_PMI_STATUS_CNTL__BUS_PWR_EN__SHIFT 0x17 |
|---|
| 33590 | #define BIF_CFG_DEV1_RC0_PMI_STATUS_CNTL__PMI_DATA__SHIFT 0x18 |
|---|
| 33591 | #define BIF_CFG_DEV1_RC0_PMI_STATUS_CNTL__POWER_STATE_MASK 0x00000003L |
|---|
| 33592 | #define BIF_CFG_DEV1_RC0_PMI_STATUS_CNTL__NO_SOFT_RESET_MASK 0x00000008L |
|---|
| 33593 | #define BIF_CFG_DEV1_RC0_PMI_STATUS_CNTL__PME_EN_MASK 0x00000100L |
|---|
| 33594 | #define BIF_CFG_DEV1_RC0_PMI_STATUS_CNTL__DATA_SELECT_MASK 0x00001E00L |
|---|
| 33595 | #define BIF_CFG_DEV1_RC0_PMI_STATUS_CNTL__DATA_SCALE_MASK 0x00006000L |
|---|
| 33596 | #define BIF_CFG_DEV1_RC0_PMI_STATUS_CNTL__PME_STATUS_MASK 0x00008000L |
|---|
| 33597 | #define BIF_CFG_DEV1_RC0_PMI_STATUS_CNTL__B2_B3_SUPPORT_MASK 0x00400000L |
|---|
| 33598 | #define BIF_CFG_DEV1_RC0_PMI_STATUS_CNTL__BUS_PWR_EN_MASK 0x00800000L |
|---|
| 33599 | #define BIF_CFG_DEV1_RC0_PMI_STATUS_CNTL__PMI_DATA_MASK 0xFF000000L |
|---|
| 33600 | //BIF_CFG_DEV1_RC0_PCIE_CAP_LIST |
|---|
| 33601 | #define BIF_CFG_DEV1_RC0_PCIE_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 33602 | #define BIF_CFG_DEV1_RC0_PCIE_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
|---|
| 33603 | #define BIF_CFG_DEV1_RC0_PCIE_CAP_LIST__CAP_ID_MASK 0x00FFL |
|---|
| 33604 | #define BIF_CFG_DEV1_RC0_PCIE_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
|---|
| 33605 | //BIF_CFG_DEV1_RC0_PCIE_CAP |
|---|
| 33606 | #define BIF_CFG_DEV1_RC0_PCIE_CAP__VERSION__SHIFT 0x0 |
|---|
| 33607 | #define BIF_CFG_DEV1_RC0_PCIE_CAP__DEVICE_TYPE__SHIFT 0x4 |
|---|
| 33608 | #define BIF_CFG_DEV1_RC0_PCIE_CAP__SLOT_IMPLEMENTED__SHIFT 0x8 |
|---|
| 33609 | #define BIF_CFG_DEV1_RC0_PCIE_CAP__INT_MESSAGE_NUM__SHIFT 0x9 |
|---|
| 33610 | #define BIF_CFG_DEV1_RC0_PCIE_CAP__VERSION_MASK 0x000FL |
|---|
| 33611 | #define BIF_CFG_DEV1_RC0_PCIE_CAP__DEVICE_TYPE_MASK 0x00F0L |
|---|
| 33612 | #define BIF_CFG_DEV1_RC0_PCIE_CAP__SLOT_IMPLEMENTED_MASK 0x0100L |
|---|
| 33613 | #define BIF_CFG_DEV1_RC0_PCIE_CAP__INT_MESSAGE_NUM_MASK 0x3E00L |
|---|
| 33614 | //BIF_CFG_DEV1_RC0_DEVICE_CAP |
|---|
| 33615 | #define BIF_CFG_DEV1_RC0_DEVICE_CAP__MAX_PAYLOAD_SUPPORT__SHIFT 0x0 |
|---|
| 33616 | #define BIF_CFG_DEV1_RC0_DEVICE_CAP__PHANTOM_FUNC__SHIFT 0x3 |
|---|
| 33617 | #define BIF_CFG_DEV1_RC0_DEVICE_CAP__EXTENDED_TAG__SHIFT 0x5 |
|---|
| 33618 | #define BIF_CFG_DEV1_RC0_DEVICE_CAP__L0S_ACCEPTABLE_LATENCY__SHIFT 0x6 |
|---|
| 33619 | #define BIF_CFG_DEV1_RC0_DEVICE_CAP__L1_ACCEPTABLE_LATENCY__SHIFT 0x9 |
|---|
| 33620 | #define BIF_CFG_DEV1_RC0_DEVICE_CAP__ROLE_BASED_ERR_REPORTING__SHIFT 0xf |
|---|
| 33621 | #define BIF_CFG_DEV1_RC0_DEVICE_CAP__FLR_CAPABLE__SHIFT 0x1c |
|---|
| 33622 | #define BIF_CFG_DEV1_RC0_DEVICE_CAP__MAX_PAYLOAD_SUPPORT_MASK 0x00000007L |
|---|
| 33623 | #define BIF_CFG_DEV1_RC0_DEVICE_CAP__PHANTOM_FUNC_MASK 0x00000018L |
|---|
| 33624 | #define BIF_CFG_DEV1_RC0_DEVICE_CAP__EXTENDED_TAG_MASK 0x00000020L |
|---|
| 33625 | #define BIF_CFG_DEV1_RC0_DEVICE_CAP__L0S_ACCEPTABLE_LATENCY_MASK 0x000001C0L |
|---|
| 33626 | #define BIF_CFG_DEV1_RC0_DEVICE_CAP__L1_ACCEPTABLE_LATENCY_MASK 0x00000E00L |
|---|
| 33627 | #define BIF_CFG_DEV1_RC0_DEVICE_CAP__ROLE_BASED_ERR_REPORTING_MASK 0x00008000L |
|---|
| 33628 | #define BIF_CFG_DEV1_RC0_DEVICE_CAP__FLR_CAPABLE_MASK 0x10000000L |
|---|
| 33629 | //BIF_CFG_DEV1_RC0_DEVICE_CNTL |
|---|
| 33630 | #define BIF_CFG_DEV1_RC0_DEVICE_CNTL__CORR_ERR_EN__SHIFT 0x0 |
|---|
| 33631 | #define BIF_CFG_DEV1_RC0_DEVICE_CNTL__NON_FATAL_ERR_EN__SHIFT 0x1 |
|---|
| 33632 | #define BIF_CFG_DEV1_RC0_DEVICE_CNTL__FATAL_ERR_EN__SHIFT 0x2 |
|---|
| 33633 | #define BIF_CFG_DEV1_RC0_DEVICE_CNTL__USR_REPORT_EN__SHIFT 0x3 |
|---|
| 33634 | #define BIF_CFG_DEV1_RC0_DEVICE_CNTL__RELAXED_ORD_EN__SHIFT 0x4 |
|---|
| 33635 | #define BIF_CFG_DEV1_RC0_DEVICE_CNTL__MAX_PAYLOAD_SIZE__SHIFT 0x5 |
|---|
| 33636 | #define BIF_CFG_DEV1_RC0_DEVICE_CNTL__EXTENDED_TAG_EN__SHIFT 0x8 |
|---|
| 33637 | #define BIF_CFG_DEV1_RC0_DEVICE_CNTL__PHANTOM_FUNC_EN__SHIFT 0x9 |
|---|
| 33638 | #define BIF_CFG_DEV1_RC0_DEVICE_CNTL__AUX_POWER_PM_EN__SHIFT 0xa |
|---|
| 33639 | #define BIF_CFG_DEV1_RC0_DEVICE_CNTL__NO_SNOOP_EN__SHIFT 0xb |
|---|
| 33640 | #define BIF_CFG_DEV1_RC0_DEVICE_CNTL__MAX_READ_REQUEST_SIZE__SHIFT 0xc |
|---|
| 33641 | #define BIF_CFG_DEV1_RC0_DEVICE_CNTL__BRIDGE_CFG_RETRY_EN__SHIFT 0xf |
|---|
| 33642 | #define BIF_CFG_DEV1_RC0_DEVICE_CNTL__CORR_ERR_EN_MASK 0x0001L |
|---|
| 33643 | #define BIF_CFG_DEV1_RC0_DEVICE_CNTL__NON_FATAL_ERR_EN_MASK 0x0002L |
|---|
| 33644 | #define BIF_CFG_DEV1_RC0_DEVICE_CNTL__FATAL_ERR_EN_MASK 0x0004L |
|---|
| 33645 | #define BIF_CFG_DEV1_RC0_DEVICE_CNTL__USR_REPORT_EN_MASK 0x0008L |
|---|
| 33646 | #define BIF_CFG_DEV1_RC0_DEVICE_CNTL__RELAXED_ORD_EN_MASK 0x0010L |
|---|
| 33647 | #define BIF_CFG_DEV1_RC0_DEVICE_CNTL__MAX_PAYLOAD_SIZE_MASK 0x00E0L |
|---|
| 33648 | #define BIF_CFG_DEV1_RC0_DEVICE_CNTL__EXTENDED_TAG_EN_MASK 0x0100L |
|---|
| 33649 | #define BIF_CFG_DEV1_RC0_DEVICE_CNTL__PHANTOM_FUNC_EN_MASK 0x0200L |
|---|
| 33650 | #define BIF_CFG_DEV1_RC0_DEVICE_CNTL__AUX_POWER_PM_EN_MASK 0x0400L |
|---|
| 33651 | #define BIF_CFG_DEV1_RC0_DEVICE_CNTL__NO_SNOOP_EN_MASK 0x0800L |
|---|
| 33652 | #define BIF_CFG_DEV1_RC0_DEVICE_CNTL__MAX_READ_REQUEST_SIZE_MASK 0x7000L |
|---|
| 33653 | #define BIF_CFG_DEV1_RC0_DEVICE_CNTL__BRIDGE_CFG_RETRY_EN_MASK 0x8000L |
|---|
| 33654 | //BIF_CFG_DEV1_RC0_DEVICE_STATUS |
|---|
| 33655 | #define BIF_CFG_DEV1_RC0_DEVICE_STATUS__CORR_ERR__SHIFT 0x0 |
|---|
| 33656 | #define BIF_CFG_DEV1_RC0_DEVICE_STATUS__NON_FATAL_ERR__SHIFT 0x1 |
|---|
| 33657 | #define BIF_CFG_DEV1_RC0_DEVICE_STATUS__FATAL_ERR__SHIFT 0x2 |
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| 33658 | #define BIF_CFG_DEV1_RC0_DEVICE_STATUS__USR_DETECTED__SHIFT 0x3 |
|---|
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|---|
| 33660 | #define BIF_CFG_DEV1_RC0_DEVICE_STATUS__TRANSACTIONS_PEND__SHIFT 0x5 |
|---|
| 33661 | #define BIF_CFG_DEV1_RC0_DEVICE_STATUS__EMER_POWER_REDUCTION_DETECTED__SHIFT 0x6 |
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| 33662 | #define BIF_CFG_DEV1_RC0_DEVICE_STATUS__CORR_ERR_MASK 0x0001L |
|---|
| 33663 | #define BIF_CFG_DEV1_RC0_DEVICE_STATUS__NON_FATAL_ERR_MASK 0x0002L |
|---|
| 33664 | #define BIF_CFG_DEV1_RC0_DEVICE_STATUS__FATAL_ERR_MASK 0x0004L |
|---|
| 33665 | #define BIF_CFG_DEV1_RC0_DEVICE_STATUS__USR_DETECTED_MASK 0x0008L |
|---|
| 33666 | #define BIF_CFG_DEV1_RC0_DEVICE_STATUS__AUX_PWR_MASK 0x0010L |
|---|
| 33667 | #define BIF_CFG_DEV1_RC0_DEVICE_STATUS__TRANSACTIONS_PEND_MASK 0x0020L |
|---|
| 33668 | #define BIF_CFG_DEV1_RC0_DEVICE_STATUS__EMER_POWER_REDUCTION_DETECTED_MASK 0x0040L |
|---|
| 33669 | //BIF_CFG_DEV1_RC0_LINK_CAP |
|---|
| 33670 | #define BIF_CFG_DEV1_RC0_LINK_CAP__LINK_SPEED__SHIFT 0x0 |
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| 33671 | #define BIF_CFG_DEV1_RC0_LINK_CAP__LINK_WIDTH__SHIFT 0x4 |
|---|
| 33672 | #define BIF_CFG_DEV1_RC0_LINK_CAP__PM_SUPPORT__SHIFT 0xa |
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| 33673 | #define BIF_CFG_DEV1_RC0_LINK_CAP__L0S_EXIT_LATENCY__SHIFT 0xc |
|---|
| 33674 | #define BIF_CFG_DEV1_RC0_LINK_CAP__L1_EXIT_LATENCY__SHIFT 0xf |
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| 33675 | #define BIF_CFG_DEV1_RC0_LINK_CAP__CLOCK_POWER_MANAGEMENT__SHIFT 0x12 |
|---|
| 33676 | #define BIF_CFG_DEV1_RC0_LINK_CAP__SURPRISE_DOWN_ERR_REPORTING__SHIFT 0x13 |
|---|
| 33677 | #define BIF_CFG_DEV1_RC0_LINK_CAP__DL_ACTIVE_REPORTING_CAPABLE__SHIFT 0x14 |
|---|
| 33678 | #define BIF_CFG_DEV1_RC0_LINK_CAP__LINK_BW_NOTIFICATION_CAP__SHIFT 0x15 |
|---|
| 33679 | #define BIF_CFG_DEV1_RC0_LINK_CAP__ASPM_OPTIONALITY_COMPLIANCE__SHIFT 0x16 |
|---|
| 33680 | #define BIF_CFG_DEV1_RC0_LINK_CAP__PORT_NUMBER__SHIFT 0x18 |
|---|
| 33681 | #define BIF_CFG_DEV1_RC0_LINK_CAP__LINK_SPEED_MASK 0x0000000FL |
|---|
| 33682 | #define BIF_CFG_DEV1_RC0_LINK_CAP__LINK_WIDTH_MASK 0x000003F0L |
|---|
| 33683 | #define BIF_CFG_DEV1_RC0_LINK_CAP__PM_SUPPORT_MASK 0x00000C00L |
|---|
| 33684 | #define BIF_CFG_DEV1_RC0_LINK_CAP__L0S_EXIT_LATENCY_MASK 0x00007000L |
|---|
| 33685 | #define BIF_CFG_DEV1_RC0_LINK_CAP__L1_EXIT_LATENCY_MASK 0x00038000L |
|---|
| 33686 | #define BIF_CFG_DEV1_RC0_LINK_CAP__CLOCK_POWER_MANAGEMENT_MASK 0x00040000L |
|---|
| 33687 | #define BIF_CFG_DEV1_RC0_LINK_CAP__SURPRISE_DOWN_ERR_REPORTING_MASK 0x00080000L |
|---|
| 33688 | #define BIF_CFG_DEV1_RC0_LINK_CAP__DL_ACTIVE_REPORTING_CAPABLE_MASK 0x00100000L |
|---|
| 33689 | #define BIF_CFG_DEV1_RC0_LINK_CAP__LINK_BW_NOTIFICATION_CAP_MASK 0x00200000L |
|---|
| 33690 | #define BIF_CFG_DEV1_RC0_LINK_CAP__ASPM_OPTIONALITY_COMPLIANCE_MASK 0x00400000L |
|---|
| 33691 | #define BIF_CFG_DEV1_RC0_LINK_CAP__PORT_NUMBER_MASK 0xFF000000L |
|---|
| 33692 | //BIF_CFG_DEV1_RC0_LINK_CNTL |
|---|
| 33693 | #define BIF_CFG_DEV1_RC0_LINK_CNTL__PM_CONTROL__SHIFT 0x0 |
|---|
| 33694 | #define BIF_CFG_DEV1_RC0_LINK_CNTL__PTM_PROP_DELAY_ADAPT_INTER_B__SHIFT 0x2 |
|---|
| 33695 | #define BIF_CFG_DEV1_RC0_LINK_CNTL__READ_CPL_BOUNDARY__SHIFT 0x3 |
|---|
| 33696 | #define BIF_CFG_DEV1_RC0_LINK_CNTL__LINK_DIS__SHIFT 0x4 |
|---|
| 33697 | #define BIF_CFG_DEV1_RC0_LINK_CNTL__RETRAIN_LINK__SHIFT 0x5 |
|---|
| 33698 | #define BIF_CFG_DEV1_RC0_LINK_CNTL__COMMON_CLOCK_CFG__SHIFT 0x6 |
|---|
| 33699 | #define BIF_CFG_DEV1_RC0_LINK_CNTL__EXTENDED_SYNC__SHIFT 0x7 |
|---|
| 33700 | #define BIF_CFG_DEV1_RC0_LINK_CNTL__CLOCK_POWER_MANAGEMENT_EN__SHIFT 0x8 |
|---|
| 33701 | #define BIF_CFG_DEV1_RC0_LINK_CNTL__HW_AUTONOMOUS_WIDTH_DISABLE__SHIFT 0x9 |
|---|
| 33702 | #define BIF_CFG_DEV1_RC0_LINK_CNTL__LINK_BW_MANAGEMENT_INT_EN__SHIFT 0xa |
|---|
| 33703 | #define BIF_CFG_DEV1_RC0_LINK_CNTL__LINK_AUTONOMOUS_BW_INT_EN__SHIFT 0xb |
|---|
| 33704 | #define BIF_CFG_DEV1_RC0_LINK_CNTL__DRS_SIGNALING_CONTROL__SHIFT 0xe |
|---|
| 33705 | #define BIF_CFG_DEV1_RC0_LINK_CNTL__PM_CONTROL_MASK 0x0003L |
|---|
| 33706 | #define BIF_CFG_DEV1_RC0_LINK_CNTL__PTM_PROP_DELAY_ADAPT_INTER_B_MASK 0x0004L |
|---|
| 33707 | #define BIF_CFG_DEV1_RC0_LINK_CNTL__READ_CPL_BOUNDARY_MASK 0x0008L |
|---|
| 33708 | #define BIF_CFG_DEV1_RC0_LINK_CNTL__LINK_DIS_MASK 0x0010L |
|---|
| 33709 | #define BIF_CFG_DEV1_RC0_LINK_CNTL__RETRAIN_LINK_MASK 0x0020L |
|---|
| 33710 | #define BIF_CFG_DEV1_RC0_LINK_CNTL__COMMON_CLOCK_CFG_MASK 0x0040L |
|---|
| 33711 | #define BIF_CFG_DEV1_RC0_LINK_CNTL__EXTENDED_SYNC_MASK 0x0080L |
|---|
| 33712 | #define BIF_CFG_DEV1_RC0_LINK_CNTL__CLOCK_POWER_MANAGEMENT_EN_MASK 0x0100L |
|---|
| 33713 | #define BIF_CFG_DEV1_RC0_LINK_CNTL__HW_AUTONOMOUS_WIDTH_DISABLE_MASK 0x0200L |
|---|
| 33714 | #define BIF_CFG_DEV1_RC0_LINK_CNTL__LINK_BW_MANAGEMENT_INT_EN_MASK 0x0400L |
|---|
| 33715 | #define BIF_CFG_DEV1_RC0_LINK_CNTL__LINK_AUTONOMOUS_BW_INT_EN_MASK 0x0800L |
|---|
| 33716 | #define BIF_CFG_DEV1_RC0_LINK_CNTL__DRS_SIGNALING_CONTROL_MASK 0xC000L |
|---|
| 33717 | //BIF_CFG_DEV1_RC0_LINK_STATUS |
|---|
| 33718 | #define BIF_CFG_DEV1_RC0_LINK_STATUS__CURRENT_LINK_SPEED__SHIFT 0x0 |
|---|
| 33719 | #define BIF_CFG_DEV1_RC0_LINK_STATUS__NEGOTIATED_LINK_WIDTH__SHIFT 0x4 |
|---|
| 33720 | #define BIF_CFG_DEV1_RC0_LINK_STATUS__LINK_TRAINING__SHIFT 0xb |
|---|
| 33721 | #define BIF_CFG_DEV1_RC0_LINK_STATUS__SLOT_CLOCK_CFG__SHIFT 0xc |
|---|
| 33722 | #define BIF_CFG_DEV1_RC0_LINK_STATUS__DL_ACTIVE__SHIFT 0xd |
|---|
| 33723 | #define BIF_CFG_DEV1_RC0_LINK_STATUS__LINK_BW_MANAGEMENT_STATUS__SHIFT 0xe |
|---|
| 33724 | #define BIF_CFG_DEV1_RC0_LINK_STATUS__LINK_AUTONOMOUS_BW_STATUS__SHIFT 0xf |
|---|
| 33725 | #define BIF_CFG_DEV1_RC0_LINK_STATUS__CURRENT_LINK_SPEED_MASK 0x000FL |
|---|
| 33726 | #define BIF_CFG_DEV1_RC0_LINK_STATUS__NEGOTIATED_LINK_WIDTH_MASK 0x03F0L |
|---|
| 33727 | #define BIF_CFG_DEV1_RC0_LINK_STATUS__LINK_TRAINING_MASK 0x0800L |
|---|
| 33728 | #define BIF_CFG_DEV1_RC0_LINK_STATUS__SLOT_CLOCK_CFG_MASK 0x1000L |
|---|
| 33729 | #define BIF_CFG_DEV1_RC0_LINK_STATUS__DL_ACTIVE_MASK 0x2000L |
|---|
| 33730 | #define BIF_CFG_DEV1_RC0_LINK_STATUS__LINK_BW_MANAGEMENT_STATUS_MASK 0x4000L |
|---|
| 33731 | #define BIF_CFG_DEV1_RC0_LINK_STATUS__LINK_AUTONOMOUS_BW_STATUS_MASK 0x8000L |
|---|
| 33732 | //BIF_CFG_DEV1_RC0_SLOT_CAP |
|---|
| 33733 | #define BIF_CFG_DEV1_RC0_SLOT_CAP__ATTN_BUTTON_PRESENT__SHIFT 0x0 |
|---|
| 33734 | #define BIF_CFG_DEV1_RC0_SLOT_CAP__PWR_CONTROLLER_PRESENT__SHIFT 0x1 |
|---|
| 33735 | #define BIF_CFG_DEV1_RC0_SLOT_CAP__MRL_SENSOR_PRESENT__SHIFT 0x2 |
|---|
| 33736 | #define BIF_CFG_DEV1_RC0_SLOT_CAP__ATTN_INDICATOR_PRESENT__SHIFT 0x3 |
|---|
| 33737 | #define BIF_CFG_DEV1_RC0_SLOT_CAP__PWR_INDICATOR_PRESENT__SHIFT 0x4 |
|---|
| 33738 | #define BIF_CFG_DEV1_RC0_SLOT_CAP__HOTPLUG_SURPRISE__SHIFT 0x5 |
|---|
| 33739 | #define BIF_CFG_DEV1_RC0_SLOT_CAP__HOTPLUG_CAPABLE__SHIFT 0x6 |
|---|
| 33740 | #define BIF_CFG_DEV1_RC0_SLOT_CAP__SLOT_PWR_LIMIT_VALUE__SHIFT 0x7 |
|---|
| 33741 | #define BIF_CFG_DEV1_RC0_SLOT_CAP__SLOT_PWR_LIMIT_SCALE__SHIFT 0xf |
|---|
| 33742 | #define BIF_CFG_DEV1_RC0_SLOT_CAP__ELECTROMECH_INTERLOCK_PRESENT__SHIFT 0x11 |
|---|
| 33743 | #define BIF_CFG_DEV1_RC0_SLOT_CAP__NO_COMMAND_COMPLETED_SUPPORTED__SHIFT 0x12 |
|---|
| 33744 | #define BIF_CFG_DEV1_RC0_SLOT_CAP__PHYSICAL_SLOT_NUM__SHIFT 0x13 |
|---|
| 33745 | #define BIF_CFG_DEV1_RC0_SLOT_CAP__ATTN_BUTTON_PRESENT_MASK 0x00000001L |
|---|
| 33746 | #define BIF_CFG_DEV1_RC0_SLOT_CAP__PWR_CONTROLLER_PRESENT_MASK 0x00000002L |
|---|
| 33747 | #define BIF_CFG_DEV1_RC0_SLOT_CAP__MRL_SENSOR_PRESENT_MASK 0x00000004L |
|---|
| 33748 | #define BIF_CFG_DEV1_RC0_SLOT_CAP__ATTN_INDICATOR_PRESENT_MASK 0x00000008L |
|---|
| 33749 | #define BIF_CFG_DEV1_RC0_SLOT_CAP__PWR_INDICATOR_PRESENT_MASK 0x00000010L |
|---|
| 33750 | #define BIF_CFG_DEV1_RC0_SLOT_CAP__HOTPLUG_SURPRISE_MASK 0x00000020L |
|---|
| 33751 | #define BIF_CFG_DEV1_RC0_SLOT_CAP__HOTPLUG_CAPABLE_MASK 0x00000040L |
|---|
| 33752 | #define BIF_CFG_DEV1_RC0_SLOT_CAP__SLOT_PWR_LIMIT_VALUE_MASK 0x00007F80L |
|---|
| 33753 | #define BIF_CFG_DEV1_RC0_SLOT_CAP__SLOT_PWR_LIMIT_SCALE_MASK 0x00018000L |
|---|
| 33754 | #define BIF_CFG_DEV1_RC0_SLOT_CAP__ELECTROMECH_INTERLOCK_PRESENT_MASK 0x00020000L |
|---|
| 33755 | #define BIF_CFG_DEV1_RC0_SLOT_CAP__NO_COMMAND_COMPLETED_SUPPORTED_MASK 0x00040000L |
|---|
| 33756 | #define BIF_CFG_DEV1_RC0_SLOT_CAP__PHYSICAL_SLOT_NUM_MASK 0xFFF80000L |
|---|
| 33757 | //BIF_CFG_DEV1_RC0_SLOT_CNTL |
|---|
| 33758 | #define BIF_CFG_DEV1_RC0_SLOT_CNTL__ATTN_BUTTON_PRESSED_EN__SHIFT 0x0 |
|---|
| 33759 | #define BIF_CFG_DEV1_RC0_SLOT_CNTL__PWR_FAULT_DETECTED_EN__SHIFT 0x1 |
|---|
| 33760 | #define BIF_CFG_DEV1_RC0_SLOT_CNTL__MRL_SENSOR_CHANGED_EN__SHIFT 0x2 |
|---|
| 33761 | #define BIF_CFG_DEV1_RC0_SLOT_CNTL__PRESENCE_DETECT_CHANGED_EN__SHIFT 0x3 |
|---|
| 33762 | #define BIF_CFG_DEV1_RC0_SLOT_CNTL__COMMAND_COMPLETED_INTR_EN__SHIFT 0x4 |
|---|
| 33763 | #define BIF_CFG_DEV1_RC0_SLOT_CNTL__HOTPLUG_INTR_EN__SHIFT 0x5 |
|---|
| 33764 | #define BIF_CFG_DEV1_RC0_SLOT_CNTL__ATTN_INDICATOR_CNTL__SHIFT 0x6 |
|---|
| 33765 | #define BIF_CFG_DEV1_RC0_SLOT_CNTL__PWR_INDICATOR_CNTL__SHIFT 0x8 |
|---|
| 33766 | #define BIF_CFG_DEV1_RC0_SLOT_CNTL__PWR_CONTROLLER_CNTL__SHIFT 0xa |
|---|
| 33767 | #define BIF_CFG_DEV1_RC0_SLOT_CNTL__ELECTROMECH_INTERLOCK_CNTL__SHIFT 0xb |
|---|
| 33768 | #define BIF_CFG_DEV1_RC0_SLOT_CNTL__DL_STATE_CHANGED_EN__SHIFT 0xc |
|---|
| 33769 | #define BIF_CFG_DEV1_RC0_SLOT_CNTL__AUTO_SLOT_PWR_LIMIT_DISABLE__SHIFT 0xd |
|---|
| 33770 | #define BIF_CFG_DEV1_RC0_SLOT_CNTL__ATTN_BUTTON_PRESSED_EN_MASK 0x0001L |
|---|
| 33771 | #define BIF_CFG_DEV1_RC0_SLOT_CNTL__PWR_FAULT_DETECTED_EN_MASK 0x0002L |
|---|
| 33772 | #define BIF_CFG_DEV1_RC0_SLOT_CNTL__MRL_SENSOR_CHANGED_EN_MASK 0x0004L |
|---|
| 33773 | #define BIF_CFG_DEV1_RC0_SLOT_CNTL__PRESENCE_DETECT_CHANGED_EN_MASK 0x0008L |
|---|
| 33774 | #define BIF_CFG_DEV1_RC0_SLOT_CNTL__COMMAND_COMPLETED_INTR_EN_MASK 0x0010L |
|---|
| 33775 | #define BIF_CFG_DEV1_RC0_SLOT_CNTL__HOTPLUG_INTR_EN_MASK 0x0020L |
|---|
| 33776 | #define BIF_CFG_DEV1_RC0_SLOT_CNTL__ATTN_INDICATOR_CNTL_MASK 0x00C0L |
|---|
| 33777 | #define BIF_CFG_DEV1_RC0_SLOT_CNTL__PWR_INDICATOR_CNTL_MASK 0x0300L |
|---|
| 33778 | #define BIF_CFG_DEV1_RC0_SLOT_CNTL__PWR_CONTROLLER_CNTL_MASK 0x0400L |
|---|
| 33779 | #define BIF_CFG_DEV1_RC0_SLOT_CNTL__ELECTROMECH_INTERLOCK_CNTL_MASK 0x0800L |
|---|
| 33780 | #define BIF_CFG_DEV1_RC0_SLOT_CNTL__DL_STATE_CHANGED_EN_MASK 0x1000L |
|---|
| 33781 | #define BIF_CFG_DEV1_RC0_SLOT_CNTL__AUTO_SLOT_PWR_LIMIT_DISABLE_MASK 0x2000L |
|---|
| 33782 | //BIF_CFG_DEV1_RC0_SLOT_STATUS |
|---|
| 33783 | #define BIF_CFG_DEV1_RC0_SLOT_STATUS__ATTN_BUTTON_PRESSED__SHIFT 0x0 |
|---|
| 33784 | #define BIF_CFG_DEV1_RC0_SLOT_STATUS__PWR_FAULT_DETECTED__SHIFT 0x1 |
|---|
| 33785 | #define BIF_CFG_DEV1_RC0_SLOT_STATUS__MRL_SENSOR_CHANGED__SHIFT 0x2 |
|---|
| 33786 | #define BIF_CFG_DEV1_RC0_SLOT_STATUS__PRESENCE_DETECT_CHANGED__SHIFT 0x3 |
|---|
| 33787 | #define BIF_CFG_DEV1_RC0_SLOT_STATUS__COMMAND_COMPLETED__SHIFT 0x4 |
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| 33788 | #define BIF_CFG_DEV1_RC0_SLOT_STATUS__MRL_SENSOR_STATE__SHIFT 0x5 |
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| 33789 | #define BIF_CFG_DEV1_RC0_SLOT_STATUS__PRESENCE_DETECT_STATE__SHIFT 0x6 |
|---|
| 33790 | #define BIF_CFG_DEV1_RC0_SLOT_STATUS__ELECTROMECH_INTERLOCK_STATUS__SHIFT 0x7 |
|---|
| 33791 | #define BIF_CFG_DEV1_RC0_SLOT_STATUS__DL_STATE_CHANGED__SHIFT 0x8 |
|---|
| 33792 | #define BIF_CFG_DEV1_RC0_SLOT_STATUS__ATTN_BUTTON_PRESSED_MASK 0x0001L |
|---|
| 33793 | #define BIF_CFG_DEV1_RC0_SLOT_STATUS__PWR_FAULT_DETECTED_MASK 0x0002L |
|---|
| 33794 | #define BIF_CFG_DEV1_RC0_SLOT_STATUS__MRL_SENSOR_CHANGED_MASK 0x0004L |
|---|
| 33795 | #define BIF_CFG_DEV1_RC0_SLOT_STATUS__PRESENCE_DETECT_CHANGED_MASK 0x0008L |
|---|
| 33796 | #define BIF_CFG_DEV1_RC0_SLOT_STATUS__COMMAND_COMPLETED_MASK 0x0010L |
|---|
| 33797 | #define BIF_CFG_DEV1_RC0_SLOT_STATUS__MRL_SENSOR_STATE_MASK 0x0020L |
|---|
| 33798 | #define BIF_CFG_DEV1_RC0_SLOT_STATUS__PRESENCE_DETECT_STATE_MASK 0x0040L |
|---|
| 33799 | #define BIF_CFG_DEV1_RC0_SLOT_STATUS__ELECTROMECH_INTERLOCK_STATUS_MASK 0x0080L |
|---|
| 33800 | #define BIF_CFG_DEV1_RC0_SLOT_STATUS__DL_STATE_CHANGED_MASK 0x0100L |
|---|
| 33801 | //BIF_CFG_DEV1_RC0_ROOT_CNTL |
|---|
| 33802 | #define BIF_CFG_DEV1_RC0_ROOT_CNTL__SERR_ON_CORR_ERR_EN__SHIFT 0x0 |
|---|
| 33803 | #define BIF_CFG_DEV1_RC0_ROOT_CNTL__SERR_ON_NONFATAL_ERR_EN__SHIFT 0x1 |
|---|
| 33804 | #define BIF_CFG_DEV1_RC0_ROOT_CNTL__SERR_ON_FATAL_ERR_EN__SHIFT 0x2 |
|---|
| 33805 | #define BIF_CFG_DEV1_RC0_ROOT_CNTL__PM_INTERRUPT_EN__SHIFT 0x3 |
|---|
| 33806 | #define BIF_CFG_DEV1_RC0_ROOT_CNTL__CRS_SOFTWARE_VISIBILITY_EN__SHIFT 0x4 |
|---|
| 33807 | #define BIF_CFG_DEV1_RC0_ROOT_CNTL__SERR_ON_CORR_ERR_EN_MASK 0x0001L |
|---|
| 33808 | #define BIF_CFG_DEV1_RC0_ROOT_CNTL__SERR_ON_NONFATAL_ERR_EN_MASK 0x0002L |
|---|
| 33809 | #define BIF_CFG_DEV1_RC0_ROOT_CNTL__SERR_ON_FATAL_ERR_EN_MASK 0x0004L |
|---|
| 33810 | #define BIF_CFG_DEV1_RC0_ROOT_CNTL__PM_INTERRUPT_EN_MASK 0x0008L |
|---|
| 33811 | #define BIF_CFG_DEV1_RC0_ROOT_CNTL__CRS_SOFTWARE_VISIBILITY_EN_MASK 0x0010L |
|---|
| 33812 | //BIF_CFG_DEV1_RC0_ROOT_CAP |
|---|
| 33813 | #define BIF_CFG_DEV1_RC0_ROOT_CAP__CRS_SOFTWARE_VISIBILITY__SHIFT 0x0 |
|---|
| 33814 | #define BIF_CFG_DEV1_RC0_ROOT_CAP__CRS_SOFTWARE_VISIBILITY_MASK 0x0001L |
|---|
| 33815 | //BIF_CFG_DEV1_RC0_ROOT_STATUS |
|---|
| 33816 | #define BIF_CFG_DEV1_RC0_ROOT_STATUS__PME_REQUESTOR_ID__SHIFT 0x0 |
|---|
| 33817 | #define BIF_CFG_DEV1_RC0_ROOT_STATUS__PME_STATUS__SHIFT 0x10 |
|---|
| 33818 | #define BIF_CFG_DEV1_RC0_ROOT_STATUS__PME_PENDING__SHIFT 0x11 |
|---|
| 33819 | #define BIF_CFG_DEV1_RC0_ROOT_STATUS__PME_REQUESTOR_ID_MASK 0x0000FFFFL |
|---|
| 33820 | #define BIF_CFG_DEV1_RC0_ROOT_STATUS__PME_STATUS_MASK 0x00010000L |
|---|
| 33821 | #define BIF_CFG_DEV1_RC0_ROOT_STATUS__PME_PENDING_MASK 0x00020000L |
|---|
| 33822 | //BIF_CFG_DEV1_RC0_DEVICE_CAP2 |
|---|
| 33823 | #define BIF_CFG_DEV1_RC0_DEVICE_CAP2__CPL_TIMEOUT_RANGE_SUPPORTED__SHIFT 0x0 |
|---|
| 33824 | #define BIF_CFG_DEV1_RC0_DEVICE_CAP2__CPL_TIMEOUT_DIS_SUPPORTED__SHIFT 0x4 |
|---|
| 33825 | #define BIF_CFG_DEV1_RC0_DEVICE_CAP2__ARI_FORWARDING_SUPPORTED__SHIFT 0x5 |
|---|
| 33826 | #define BIF_CFG_DEV1_RC0_DEVICE_CAP2__ATOMICOP_ROUTING_SUPPORTED__SHIFT 0x6 |
|---|
| 33827 | #define BIF_CFG_DEV1_RC0_DEVICE_CAP2__ATOMICOP_32CMPLT_SUPPORTED__SHIFT 0x7 |
|---|
| 33828 | #define BIF_CFG_DEV1_RC0_DEVICE_CAP2__ATOMICOP_64CMPLT_SUPPORTED__SHIFT 0x8 |
|---|
| 33829 | #define BIF_CFG_DEV1_RC0_DEVICE_CAP2__CAS128_CMPLT_SUPPORTED__SHIFT 0x9 |
|---|
| 33830 | #define BIF_CFG_DEV1_RC0_DEVICE_CAP2__NO_RO_ENABLED_P2P_PASSING__SHIFT 0xa |
|---|
| 33831 | #define BIF_CFG_DEV1_RC0_DEVICE_CAP2__LTR_SUPPORTED__SHIFT 0xb |
|---|
| 33832 | #define BIF_CFG_DEV1_RC0_DEVICE_CAP2__TPH_CPLR_SUPPORTED__SHIFT 0xc |
|---|
| 33833 | #define BIF_CFG_DEV1_RC0_DEVICE_CAP2__LN_SYSTEM_CLS__SHIFT 0xe |
|---|
| 33834 | #define BIF_CFG_DEV1_RC0_DEVICE_CAP2__TEN_BIT_TAG_COMPLETER_SUPPORTED__SHIFT 0x10 |
|---|
| 33835 | #define BIF_CFG_DEV1_RC0_DEVICE_CAP2__TEN_BIT_TAG_REQUESTER_SUPPORTED__SHIFT 0x11 |
|---|
| 33836 | #define BIF_CFG_DEV1_RC0_DEVICE_CAP2__OBFF_SUPPORTED__SHIFT 0x12 |
|---|
| 33837 | #define BIF_CFG_DEV1_RC0_DEVICE_CAP2__EXTENDED_FMT_FIELD_SUPPORTED__SHIFT 0x14 |
|---|
| 33838 | #define BIF_CFG_DEV1_RC0_DEVICE_CAP2__END_END_TLP_PREFIX_SUPPORTED__SHIFT 0x15 |
|---|
| 33839 | #define BIF_CFG_DEV1_RC0_DEVICE_CAP2__MAX_END_END_TLP_PREFIXES__SHIFT 0x16 |
|---|
| 33840 | #define BIF_CFG_DEV1_RC0_DEVICE_CAP2__EMER_POWER_REDUCTION_SUPPORTED__SHIFT 0x18 |
|---|
| 33841 | #define BIF_CFG_DEV1_RC0_DEVICE_CAP2__EMER_POWER_REDUCTION_INIT_REQ__SHIFT 0x1a |
|---|
| 33842 | #define BIF_CFG_DEV1_RC0_DEVICE_CAP2__FRS_SUPPORTED__SHIFT 0x1f |
|---|
| 33843 | #define BIF_CFG_DEV1_RC0_DEVICE_CAP2__CPL_TIMEOUT_RANGE_SUPPORTED_MASK 0x0000000FL |
|---|
| 33844 | #define BIF_CFG_DEV1_RC0_DEVICE_CAP2__CPL_TIMEOUT_DIS_SUPPORTED_MASK 0x00000010L |
|---|
| 33845 | #define BIF_CFG_DEV1_RC0_DEVICE_CAP2__ARI_FORWARDING_SUPPORTED_MASK 0x00000020L |
|---|
| 33846 | #define BIF_CFG_DEV1_RC0_DEVICE_CAP2__ATOMICOP_ROUTING_SUPPORTED_MASK 0x00000040L |
|---|
| 33847 | #define BIF_CFG_DEV1_RC0_DEVICE_CAP2__ATOMICOP_32CMPLT_SUPPORTED_MASK 0x00000080L |
|---|
| 33848 | #define BIF_CFG_DEV1_RC0_DEVICE_CAP2__ATOMICOP_64CMPLT_SUPPORTED_MASK 0x00000100L |
|---|
| 33849 | #define BIF_CFG_DEV1_RC0_DEVICE_CAP2__CAS128_CMPLT_SUPPORTED_MASK 0x00000200L |
|---|
| 33850 | #define BIF_CFG_DEV1_RC0_DEVICE_CAP2__NO_RO_ENABLED_P2P_PASSING_MASK 0x00000400L |
|---|
| 33851 | #define BIF_CFG_DEV1_RC0_DEVICE_CAP2__LTR_SUPPORTED_MASK 0x00000800L |
|---|
| 33852 | #define BIF_CFG_DEV1_RC0_DEVICE_CAP2__TPH_CPLR_SUPPORTED_MASK 0x00003000L |
|---|
| 33853 | #define BIF_CFG_DEV1_RC0_DEVICE_CAP2__LN_SYSTEM_CLS_MASK 0x0000C000L |
|---|
| 33854 | #define BIF_CFG_DEV1_RC0_DEVICE_CAP2__TEN_BIT_TAG_COMPLETER_SUPPORTED_MASK 0x00010000L |
|---|
| 33855 | #define BIF_CFG_DEV1_RC0_DEVICE_CAP2__TEN_BIT_TAG_REQUESTER_SUPPORTED_MASK 0x00020000L |
|---|
| 33856 | #define BIF_CFG_DEV1_RC0_DEVICE_CAP2__OBFF_SUPPORTED_MASK 0x000C0000L |
|---|
| 33857 | #define BIF_CFG_DEV1_RC0_DEVICE_CAP2__EXTENDED_FMT_FIELD_SUPPORTED_MASK 0x00100000L |
|---|
| 33858 | #define BIF_CFG_DEV1_RC0_DEVICE_CAP2__END_END_TLP_PREFIX_SUPPORTED_MASK 0x00200000L |
|---|
| 33859 | #define BIF_CFG_DEV1_RC0_DEVICE_CAP2__MAX_END_END_TLP_PREFIXES_MASK 0x00C00000L |
|---|
| 33860 | #define BIF_CFG_DEV1_RC0_DEVICE_CAP2__EMER_POWER_REDUCTION_SUPPORTED_MASK 0x03000000L |
|---|
| 33861 | #define BIF_CFG_DEV1_RC0_DEVICE_CAP2__EMER_POWER_REDUCTION_INIT_REQ_MASK 0x04000000L |
|---|
| 33862 | #define BIF_CFG_DEV1_RC0_DEVICE_CAP2__FRS_SUPPORTED_MASK 0x80000000L |
|---|
| 33863 | //BIF_CFG_DEV1_RC0_DEVICE_CNTL2 |
|---|
| 33864 | #define BIF_CFG_DEV1_RC0_DEVICE_CNTL2__CPL_TIMEOUT_VALUE__SHIFT 0x0 |
|---|
| 33865 | #define BIF_CFG_DEV1_RC0_DEVICE_CNTL2__CPL_TIMEOUT_DIS__SHIFT 0x4 |
|---|
| 33866 | #define BIF_CFG_DEV1_RC0_DEVICE_CNTL2__ARI_FORWARDING_EN__SHIFT 0x5 |
|---|
| 33867 | #define BIF_CFG_DEV1_RC0_DEVICE_CNTL2__ATOMICOP_REQUEST_EN__SHIFT 0x6 |
|---|
| 33868 | #define BIF_CFG_DEV1_RC0_DEVICE_CNTL2__ATOMICOP_EGRESS_BLOCKING__SHIFT 0x7 |
|---|
| 33869 | #define BIF_CFG_DEV1_RC0_DEVICE_CNTL2__IDO_REQUEST_ENABLE__SHIFT 0x8 |
|---|
| 33870 | #define BIF_CFG_DEV1_RC0_DEVICE_CNTL2__IDO_COMPLETION_ENABLE__SHIFT 0x9 |
|---|
| 33871 | #define BIF_CFG_DEV1_RC0_DEVICE_CNTL2__LTR_EN__SHIFT 0xa |
|---|
| 33872 | #define BIF_CFG_DEV1_RC0_DEVICE_CNTL2__EMER_POWER_REDUCTION_REQUEST__SHIFT 0xb |
|---|
| 33873 | #define BIF_CFG_DEV1_RC0_DEVICE_CNTL2__TEN_BIT_TAG_REQUESTER_ENABLE__SHIFT 0xc |
|---|
| 33874 | #define BIF_CFG_DEV1_RC0_DEVICE_CNTL2__OBFF_EN__SHIFT 0xd |
|---|
| 33875 | #define BIF_CFG_DEV1_RC0_DEVICE_CNTL2__END_END_TLP_PREFIX_BLOCKING__SHIFT 0xf |
|---|
| 33876 | #define BIF_CFG_DEV1_RC0_DEVICE_CNTL2__CPL_TIMEOUT_VALUE_MASK 0x000FL |
|---|
| 33877 | #define BIF_CFG_DEV1_RC0_DEVICE_CNTL2__CPL_TIMEOUT_DIS_MASK 0x0010L |
|---|
| 33878 | #define BIF_CFG_DEV1_RC0_DEVICE_CNTL2__ARI_FORWARDING_EN_MASK 0x0020L |
|---|
| 33879 | #define BIF_CFG_DEV1_RC0_DEVICE_CNTL2__ATOMICOP_REQUEST_EN_MASK 0x0040L |
|---|
| 33880 | #define BIF_CFG_DEV1_RC0_DEVICE_CNTL2__ATOMICOP_EGRESS_BLOCKING_MASK 0x0080L |
|---|
| 33881 | #define BIF_CFG_DEV1_RC0_DEVICE_CNTL2__IDO_REQUEST_ENABLE_MASK 0x0100L |
|---|
| 33882 | #define BIF_CFG_DEV1_RC0_DEVICE_CNTL2__IDO_COMPLETION_ENABLE_MASK 0x0200L |
|---|
| 33883 | #define BIF_CFG_DEV1_RC0_DEVICE_CNTL2__LTR_EN_MASK 0x0400L |
|---|
| 33884 | #define BIF_CFG_DEV1_RC0_DEVICE_CNTL2__EMER_POWER_REDUCTION_REQUEST_MASK 0x0800L |
|---|
| 33885 | #define BIF_CFG_DEV1_RC0_DEVICE_CNTL2__TEN_BIT_TAG_REQUESTER_ENABLE_MASK 0x1000L |
|---|
| 33886 | #define BIF_CFG_DEV1_RC0_DEVICE_CNTL2__OBFF_EN_MASK 0x6000L |
|---|
| 33887 | #define BIF_CFG_DEV1_RC0_DEVICE_CNTL2__END_END_TLP_PREFIX_BLOCKING_MASK 0x8000L |
|---|
| 33888 | //BIF_CFG_DEV1_RC0_DEVICE_STATUS2 |
|---|
| 33889 | #define BIF_CFG_DEV1_RC0_DEVICE_STATUS2__RESERVED__SHIFT 0x0 |
|---|
| 33890 | #define BIF_CFG_DEV1_RC0_DEVICE_STATUS2__RESERVED_MASK 0xFFFFL |
|---|
| 33891 | //BIF_CFG_DEV1_RC0_LINK_CAP2 |
|---|
| 33892 | #define BIF_CFG_DEV1_RC0_LINK_CAP2__SUPPORTED_LINK_SPEED__SHIFT 0x1 |
|---|
| 33893 | #define BIF_CFG_DEV1_RC0_LINK_CAP2__CROSSLINK_SUPPORTED__SHIFT 0x8 |
|---|
| 33894 | #define BIF_CFG_DEV1_RC0_LINK_CAP2__LOWER_SKP_OS_GEN_SUPPORT__SHIFT 0x9 |
|---|
| 33895 | #define BIF_CFG_DEV1_RC0_LINK_CAP2__LOWER_SKP_OS_RCV_SUPPORT__SHIFT 0x10 |
|---|
| 33896 | #define BIF_CFG_DEV1_RC0_LINK_CAP2__RTM1_PRESENCE_DET_SUPPORT__SHIFT 0x17 |
|---|
| 33897 | #define BIF_CFG_DEV1_RC0_LINK_CAP2__RTM2_PRESENCE_DET_SUPPORT__SHIFT 0x18 |
|---|
| 33898 | #define BIF_CFG_DEV1_RC0_LINK_CAP2__DRS_SUPPORTED__SHIFT 0x1f |
|---|
| 33899 | #define BIF_CFG_DEV1_RC0_LINK_CAP2__SUPPORTED_LINK_SPEED_MASK 0x000000FEL |
|---|
| 33900 | #define BIF_CFG_DEV1_RC0_LINK_CAP2__CROSSLINK_SUPPORTED_MASK 0x00000100L |
|---|
| 33901 | #define BIF_CFG_DEV1_RC0_LINK_CAP2__LOWER_SKP_OS_GEN_SUPPORT_MASK 0x0000FE00L |
|---|
| 33902 | #define BIF_CFG_DEV1_RC0_LINK_CAP2__LOWER_SKP_OS_RCV_SUPPORT_MASK 0x007F0000L |
|---|
| 33903 | #define BIF_CFG_DEV1_RC0_LINK_CAP2__RTM1_PRESENCE_DET_SUPPORT_MASK 0x00800000L |
|---|
| 33904 | #define BIF_CFG_DEV1_RC0_LINK_CAP2__RTM2_PRESENCE_DET_SUPPORT_MASK 0x01000000L |
|---|
| 33905 | #define BIF_CFG_DEV1_RC0_LINK_CAP2__DRS_SUPPORTED_MASK 0x80000000L |
|---|
| 33906 | //BIF_CFG_DEV1_RC0_LINK_CNTL2 |
|---|
| 33907 | #define BIF_CFG_DEV1_RC0_LINK_CNTL2__TARGET_LINK_SPEED__SHIFT 0x0 |
|---|
| 33908 | #define BIF_CFG_DEV1_RC0_LINK_CNTL2__ENTER_COMPLIANCE__SHIFT 0x4 |
|---|
| 33909 | #define BIF_CFG_DEV1_RC0_LINK_CNTL2__HW_AUTONOMOUS_SPEED_DISABLE__SHIFT 0x5 |
|---|
| 33910 | #define BIF_CFG_DEV1_RC0_LINK_CNTL2__SELECTABLE_DEEMPHASIS__SHIFT 0x6 |
|---|
| 33911 | #define BIF_CFG_DEV1_RC0_LINK_CNTL2__XMIT_MARGIN__SHIFT 0x7 |
|---|
| 33912 | #define BIF_CFG_DEV1_RC0_LINK_CNTL2__ENTER_MOD_COMPLIANCE__SHIFT 0xa |
|---|
| 33913 | #define BIF_CFG_DEV1_RC0_LINK_CNTL2__COMPLIANCE_SOS__SHIFT 0xb |
|---|
| 33914 | #define BIF_CFG_DEV1_RC0_LINK_CNTL2__COMPLIANCE_DEEMPHASIS__SHIFT 0xc |
|---|
| 33915 | #define BIF_CFG_DEV1_RC0_LINK_CNTL2__TARGET_LINK_SPEED_MASK 0x000FL |
|---|
| 33916 | #define BIF_CFG_DEV1_RC0_LINK_CNTL2__ENTER_COMPLIANCE_MASK 0x0010L |
|---|
| 33917 | #define BIF_CFG_DEV1_RC0_LINK_CNTL2__HW_AUTONOMOUS_SPEED_DISABLE_MASK 0x0020L |
|---|
| 33918 | #define BIF_CFG_DEV1_RC0_LINK_CNTL2__SELECTABLE_DEEMPHASIS_MASK 0x0040L |
|---|
| 33919 | #define BIF_CFG_DEV1_RC0_LINK_CNTL2__XMIT_MARGIN_MASK 0x0380L |
|---|
| 33920 | #define BIF_CFG_DEV1_RC0_LINK_CNTL2__ENTER_MOD_COMPLIANCE_MASK 0x0400L |
|---|
| 33921 | #define BIF_CFG_DEV1_RC0_LINK_CNTL2__COMPLIANCE_SOS_MASK 0x0800L |
|---|
| 33922 | #define BIF_CFG_DEV1_RC0_LINK_CNTL2__COMPLIANCE_DEEMPHASIS_MASK 0xF000L |
|---|
| 33923 | //BIF_CFG_DEV1_RC0_LINK_STATUS2 |
|---|
| 33924 | #define BIF_CFG_DEV1_RC0_LINK_STATUS2__CUR_DEEMPHASIS_LEVEL__SHIFT 0x0 |
|---|
| 33925 | #define BIF_CFG_DEV1_RC0_LINK_STATUS2__EQUALIZATION_COMPLETE_8GT__SHIFT 0x1 |
|---|
| 33926 | #define BIF_CFG_DEV1_RC0_LINK_STATUS2__EQUALIZATION_PHASE1_SUCCESS_8GT__SHIFT 0x2 |
|---|
| 33927 | #define BIF_CFG_DEV1_RC0_LINK_STATUS2__EQUALIZATION_PHASE2_SUCCESS_8GT__SHIFT 0x3 |
|---|
| 33928 | #define BIF_CFG_DEV1_RC0_LINK_STATUS2__EQUALIZATION_PHASE3_SUCCESS_8GT__SHIFT 0x4 |
|---|
| 33929 | #define BIF_CFG_DEV1_RC0_LINK_STATUS2__LINK_EQUALIZATION_REQUEST_8GT__SHIFT 0x5 |
|---|
| 33930 | #define BIF_CFG_DEV1_RC0_LINK_STATUS2__RTM1_PRESENCE_DET__SHIFT 0x6 |
|---|
| 33931 | #define BIF_CFG_DEV1_RC0_LINK_STATUS2__RTM2_PRESENCE_DET__SHIFT 0x7 |
|---|
| 33932 | #define BIF_CFG_DEV1_RC0_LINK_STATUS2__CROSSLINK_RESOLUTION__SHIFT 0x8 |
|---|
| 33933 | #define BIF_CFG_DEV1_RC0_LINK_STATUS2__DOWNSTREAM_COMPONENT_PRESENCE__SHIFT 0xc |
|---|
| 33934 | #define BIF_CFG_DEV1_RC0_LINK_STATUS2__DRS_MESSAGE_RECEIVED__SHIFT 0xf |
|---|
| 33935 | #define BIF_CFG_DEV1_RC0_LINK_STATUS2__CUR_DEEMPHASIS_LEVEL_MASK 0x0001L |
|---|
| 33936 | #define BIF_CFG_DEV1_RC0_LINK_STATUS2__EQUALIZATION_COMPLETE_8GT_MASK 0x0002L |
|---|
| 33937 | #define BIF_CFG_DEV1_RC0_LINK_STATUS2__EQUALIZATION_PHASE1_SUCCESS_8GT_MASK 0x0004L |
|---|
| 33938 | #define BIF_CFG_DEV1_RC0_LINK_STATUS2__EQUALIZATION_PHASE2_SUCCESS_8GT_MASK 0x0008L |
|---|
| 33939 | #define BIF_CFG_DEV1_RC0_LINK_STATUS2__EQUALIZATION_PHASE3_SUCCESS_8GT_MASK 0x0010L |
|---|
| 33940 | #define BIF_CFG_DEV1_RC0_LINK_STATUS2__LINK_EQUALIZATION_REQUEST_8GT_MASK 0x0020L |
|---|
| 33941 | #define BIF_CFG_DEV1_RC0_LINK_STATUS2__RTM1_PRESENCE_DET_MASK 0x0040L |
|---|
| 33942 | #define BIF_CFG_DEV1_RC0_LINK_STATUS2__RTM2_PRESENCE_DET_MASK 0x0080L |
|---|
| 33943 | #define BIF_CFG_DEV1_RC0_LINK_STATUS2__CROSSLINK_RESOLUTION_MASK 0x0300L |
|---|
| 33944 | #define BIF_CFG_DEV1_RC0_LINK_STATUS2__DOWNSTREAM_COMPONENT_PRESENCE_MASK 0x7000L |
|---|
| 33945 | #define BIF_CFG_DEV1_RC0_LINK_STATUS2__DRS_MESSAGE_RECEIVED_MASK 0x8000L |
|---|
| 33946 | //BIF_CFG_DEV1_RC0_SLOT_CAP2 |
|---|
| 33947 | #define BIF_CFG_DEV1_RC0_SLOT_CAP2__RESERVED__SHIFT 0x0 |
|---|
| 33948 | #define BIF_CFG_DEV1_RC0_SLOT_CAP2__RESERVED_MASK 0xFFFFFFFFL |
|---|
| 33949 | //BIF_CFG_DEV1_RC0_SLOT_CNTL2 |
|---|
| 33950 | #define BIF_CFG_DEV1_RC0_SLOT_CNTL2__RESERVED__SHIFT 0x0 |
|---|
| 33951 | #define BIF_CFG_DEV1_RC0_SLOT_CNTL2__RESERVED_MASK 0xFFFFL |
|---|
| 33952 | //BIF_CFG_DEV1_RC0_SLOT_STATUS2 |
|---|
| 33953 | #define BIF_CFG_DEV1_RC0_SLOT_STATUS2__RESERVED__SHIFT 0x0 |
|---|
| 33954 | #define BIF_CFG_DEV1_RC0_SLOT_STATUS2__RESERVED_MASK 0xFFFFL |
|---|
| 33955 | //BIF_CFG_DEV1_RC0_MSI_CAP_LIST |
|---|
| 33956 | #define BIF_CFG_DEV1_RC0_MSI_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 33957 | #define BIF_CFG_DEV1_RC0_MSI_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
|---|
| 33958 | #define BIF_CFG_DEV1_RC0_MSI_CAP_LIST__CAP_ID_MASK 0x00FFL |
|---|
| 33959 | #define BIF_CFG_DEV1_RC0_MSI_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
|---|
| 33960 | //BIF_CFG_DEV1_RC0_MSI_MSG_CNTL |
|---|
| 33961 | #define BIF_CFG_DEV1_RC0_MSI_MSG_CNTL__MSI_EN__SHIFT 0x0 |
|---|
| 33962 | #define BIF_CFG_DEV1_RC0_MSI_MSG_CNTL__MSI_MULTI_CAP__SHIFT 0x1 |
|---|
| 33963 | #define BIF_CFG_DEV1_RC0_MSI_MSG_CNTL__MSI_MULTI_EN__SHIFT 0x4 |
|---|
| 33964 | #define BIF_CFG_DEV1_RC0_MSI_MSG_CNTL__MSI_64BIT__SHIFT 0x7 |
|---|
| 33965 | #define BIF_CFG_DEV1_RC0_MSI_MSG_CNTL__MSI_PERVECTOR_MASKING_CAP__SHIFT 0x8 |
|---|
| 33966 | #define BIF_CFG_DEV1_RC0_MSI_MSG_CNTL__MSI_EXT_MSG_DATA_CAP__SHIFT 0x9 |
|---|
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|---|
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| 33971 | #define BIF_CFG_DEV1_RC0_MSI_MSG_CNTL__MSI_64BIT_MASK 0x0080L |
|---|
| 33972 | #define BIF_CFG_DEV1_RC0_MSI_MSG_CNTL__MSI_PERVECTOR_MASKING_CAP_MASK 0x0100L |
|---|
| 33973 | #define BIF_CFG_DEV1_RC0_MSI_MSG_CNTL__MSI_EXT_MSG_DATA_CAP_MASK 0x0200L |
|---|
| 33974 | #define BIF_CFG_DEV1_RC0_MSI_MSG_CNTL__MSI_EXT_MSG_DATA_EN_MASK 0x0400L |
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| 33991 | #define BIF_CFG_DEV1_RC0_MSI_EXT_MSG_DATA_64__MSI_EXT_DATA_64__SHIFT 0x0 |
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| 33992 | #define BIF_CFG_DEV1_RC0_MSI_EXT_MSG_DATA_64__MSI_EXT_DATA_64_MASK 0xFFFFL |
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| 34002 | #define BIF_CFG_DEV1_RC0_SSID_CAP__SUBSYSTEM_ID_MASK 0xFFFF0000L |
|---|
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| 34004 | #define BIF_CFG_DEV1_RC0_MSI_MAP_CAP_LIST__CAP_ID__SHIFT 0x0 |
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| 34005 | #define BIF_CFG_DEV1_RC0_MSI_MAP_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
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|---|
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|---|
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|---|
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| 34018 | #define BIF_CFG_DEV1_RC0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
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| 34019 | #define BIF_CFG_DEV1_RC0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
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|---|
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|---|
| 34022 | //BIF_CFG_DEV1_RC0_PCIE_VENDOR_SPECIFIC_HDR |
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|---|
| 34026 | #define BIF_CFG_DEV1_RC0_PCIE_VENDOR_SPECIFIC_HDR__VSEC_ID_MASK 0x0000FFFFL |
|---|
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|---|
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|---|
| 34029 | //BIF_CFG_DEV1_RC0_PCIE_VENDOR_SPECIFIC1 |
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|---|
| 34034 | #define BIF_CFG_DEV1_RC0_PCIE_VENDOR_SPECIFIC2__SCRATCH_MASK 0xFFFFFFFFL |
|---|
| 34035 | //BIF_CFG_DEV1_RC0_PCIE_VC_ENH_CAP_LIST |
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| 34036 | #define BIF_CFG_DEV1_RC0_PCIE_VC_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
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| 34037 | #define BIF_CFG_DEV1_RC0_PCIE_VC_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
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| 34038 | #define BIF_CFG_DEV1_RC0_PCIE_VC_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
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| 34039 | #define BIF_CFG_DEV1_RC0_PCIE_VC_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 34040 | #define BIF_CFG_DEV1_RC0_PCIE_VC_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 34041 | #define BIF_CFG_DEV1_RC0_PCIE_VC_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 34042 | //BIF_CFG_DEV1_RC0_PCIE_PORT_VC_CAP_REG1 |
|---|
| 34043 | #define BIF_CFG_DEV1_RC0_PCIE_PORT_VC_CAP_REG1__EXT_VC_COUNT__SHIFT 0x0 |
|---|
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|---|
| 34045 | #define BIF_CFG_DEV1_RC0_PCIE_PORT_VC_CAP_REG1__REF_CLK__SHIFT 0x8 |
|---|
| 34046 | #define BIF_CFG_DEV1_RC0_PCIE_PORT_VC_CAP_REG1__PORT_ARB_TABLE_ENTRY_SIZE__SHIFT 0xa |
|---|
| 34047 | #define BIF_CFG_DEV1_RC0_PCIE_PORT_VC_CAP_REG1__EXT_VC_COUNT_MASK 0x00000007L |
|---|
| 34048 | #define BIF_CFG_DEV1_RC0_PCIE_PORT_VC_CAP_REG1__LOW_PRIORITY_EXT_VC_COUNT_MASK 0x00000070L |
|---|
| 34049 | #define BIF_CFG_DEV1_RC0_PCIE_PORT_VC_CAP_REG1__REF_CLK_MASK 0x00000300L |
|---|
| 34050 | #define BIF_CFG_DEV1_RC0_PCIE_PORT_VC_CAP_REG1__PORT_ARB_TABLE_ENTRY_SIZE_MASK 0x00000C00L |
|---|
| 34051 | //BIF_CFG_DEV1_RC0_PCIE_PORT_VC_CAP_REG2 |
|---|
| 34052 | #define BIF_CFG_DEV1_RC0_PCIE_PORT_VC_CAP_REG2__VC_ARB_CAP__SHIFT 0x0 |
|---|
| 34053 | #define BIF_CFG_DEV1_RC0_PCIE_PORT_VC_CAP_REG2__VC_ARB_TABLE_OFFSET__SHIFT 0x18 |
|---|
| 34054 | #define BIF_CFG_DEV1_RC0_PCIE_PORT_VC_CAP_REG2__VC_ARB_CAP_MASK 0x000000FFL |
|---|
| 34055 | #define BIF_CFG_DEV1_RC0_PCIE_PORT_VC_CAP_REG2__VC_ARB_TABLE_OFFSET_MASK 0xFF000000L |
|---|
| 34056 | //BIF_CFG_DEV1_RC0_PCIE_PORT_VC_CNTL |
|---|
| 34057 | #define BIF_CFG_DEV1_RC0_PCIE_PORT_VC_CNTL__LOAD_VC_ARB_TABLE__SHIFT 0x0 |
|---|
| 34058 | #define BIF_CFG_DEV1_RC0_PCIE_PORT_VC_CNTL__VC_ARB_SELECT__SHIFT 0x1 |
|---|
| 34059 | #define BIF_CFG_DEV1_RC0_PCIE_PORT_VC_CNTL__LOAD_VC_ARB_TABLE_MASK 0x0001L |
|---|
| 34060 | #define BIF_CFG_DEV1_RC0_PCIE_PORT_VC_CNTL__VC_ARB_SELECT_MASK 0x000EL |
|---|
| 34061 | //BIF_CFG_DEV1_RC0_PCIE_PORT_VC_STATUS |
|---|
| 34062 | #define BIF_CFG_DEV1_RC0_PCIE_PORT_VC_STATUS__VC_ARB_TABLE_STATUS__SHIFT 0x0 |
|---|
| 34063 | #define BIF_CFG_DEV1_RC0_PCIE_PORT_VC_STATUS__VC_ARB_TABLE_STATUS_MASK 0x0001L |
|---|
| 34064 | //BIF_CFG_DEV1_RC0_PCIE_VC0_RESOURCE_CAP |
|---|
| 34065 | #define BIF_CFG_DEV1_RC0_PCIE_VC0_RESOURCE_CAP__PORT_ARB_CAP__SHIFT 0x0 |
|---|
| 34066 | #define BIF_CFG_DEV1_RC0_PCIE_VC0_RESOURCE_CAP__REJECT_SNOOP_TRANS__SHIFT 0xf |
|---|
| 34067 | #define BIF_CFG_DEV1_RC0_PCIE_VC0_RESOURCE_CAP__MAX_TIME_SLOTS__SHIFT 0x10 |
|---|
| 34068 | #define BIF_CFG_DEV1_RC0_PCIE_VC0_RESOURCE_CAP__PORT_ARB_TABLE_OFFSET__SHIFT 0x18 |
|---|
| 34069 | #define BIF_CFG_DEV1_RC0_PCIE_VC0_RESOURCE_CAP__PORT_ARB_CAP_MASK 0x000000FFL |
|---|
| 34070 | #define BIF_CFG_DEV1_RC0_PCIE_VC0_RESOURCE_CAP__REJECT_SNOOP_TRANS_MASK 0x00008000L |
|---|
| 34071 | #define BIF_CFG_DEV1_RC0_PCIE_VC0_RESOURCE_CAP__MAX_TIME_SLOTS_MASK 0x007F0000L |
|---|
| 34072 | #define BIF_CFG_DEV1_RC0_PCIE_VC0_RESOURCE_CAP__PORT_ARB_TABLE_OFFSET_MASK 0xFF000000L |
|---|
| 34073 | //BIF_CFG_DEV1_RC0_PCIE_VC0_RESOURCE_CNTL |
|---|
| 34074 | #define BIF_CFG_DEV1_RC0_PCIE_VC0_RESOURCE_CNTL__TC_VC_MAP_TC0__SHIFT 0x0 |
|---|
| 34075 | #define BIF_CFG_DEV1_RC0_PCIE_VC0_RESOURCE_CNTL__TC_VC_MAP_TC1_7__SHIFT 0x1 |
|---|
| 34076 | #define BIF_CFG_DEV1_RC0_PCIE_VC0_RESOURCE_CNTL__LOAD_PORT_ARB_TABLE__SHIFT 0x10 |
|---|
| 34077 | #define BIF_CFG_DEV1_RC0_PCIE_VC0_RESOURCE_CNTL__PORT_ARB_SELECT__SHIFT 0x11 |
|---|
| 34078 | #define BIF_CFG_DEV1_RC0_PCIE_VC0_RESOURCE_CNTL__VC_ID__SHIFT 0x18 |
|---|
| 34079 | #define BIF_CFG_DEV1_RC0_PCIE_VC0_RESOURCE_CNTL__VC_ENABLE__SHIFT 0x1f |
|---|
| 34080 | #define BIF_CFG_DEV1_RC0_PCIE_VC0_RESOURCE_CNTL__TC_VC_MAP_TC0_MASK 0x00000001L |
|---|
| 34081 | #define BIF_CFG_DEV1_RC0_PCIE_VC0_RESOURCE_CNTL__TC_VC_MAP_TC1_7_MASK 0x000000FEL |
|---|
| 34082 | #define BIF_CFG_DEV1_RC0_PCIE_VC0_RESOURCE_CNTL__LOAD_PORT_ARB_TABLE_MASK 0x00010000L |
|---|
| 34083 | #define BIF_CFG_DEV1_RC0_PCIE_VC0_RESOURCE_CNTL__PORT_ARB_SELECT_MASK 0x000E0000L |
|---|
| 34084 | #define BIF_CFG_DEV1_RC0_PCIE_VC0_RESOURCE_CNTL__VC_ID_MASK 0x07000000L |
|---|
| 34085 | #define BIF_CFG_DEV1_RC0_PCIE_VC0_RESOURCE_CNTL__VC_ENABLE_MASK 0x80000000L |
|---|
| 34086 | //BIF_CFG_DEV1_RC0_PCIE_VC0_RESOURCE_STATUS |
|---|
| 34087 | #define BIF_CFG_DEV1_RC0_PCIE_VC0_RESOURCE_STATUS__PORT_ARB_TABLE_STATUS__SHIFT 0x0 |
|---|
| 34088 | #define BIF_CFG_DEV1_RC0_PCIE_VC0_RESOURCE_STATUS__VC_NEGOTIATION_PENDING__SHIFT 0x1 |
|---|
| 34089 | #define BIF_CFG_DEV1_RC0_PCIE_VC0_RESOURCE_STATUS__PORT_ARB_TABLE_STATUS_MASK 0x0001L |
|---|
| 34090 | #define BIF_CFG_DEV1_RC0_PCIE_VC0_RESOURCE_STATUS__VC_NEGOTIATION_PENDING_MASK 0x0002L |
|---|
| 34091 | //BIF_CFG_DEV1_RC0_PCIE_VC1_RESOURCE_CAP |
|---|
| 34092 | #define BIF_CFG_DEV1_RC0_PCIE_VC1_RESOURCE_CAP__PORT_ARB_CAP__SHIFT 0x0 |
|---|
| 34093 | #define BIF_CFG_DEV1_RC0_PCIE_VC1_RESOURCE_CAP__REJECT_SNOOP_TRANS__SHIFT 0xf |
|---|
| 34094 | #define BIF_CFG_DEV1_RC0_PCIE_VC1_RESOURCE_CAP__MAX_TIME_SLOTS__SHIFT 0x10 |
|---|
| 34095 | #define BIF_CFG_DEV1_RC0_PCIE_VC1_RESOURCE_CAP__PORT_ARB_TABLE_OFFSET__SHIFT 0x18 |
|---|
| 34096 | #define BIF_CFG_DEV1_RC0_PCIE_VC1_RESOURCE_CAP__PORT_ARB_CAP_MASK 0x000000FFL |
|---|
| 34097 | #define BIF_CFG_DEV1_RC0_PCIE_VC1_RESOURCE_CAP__REJECT_SNOOP_TRANS_MASK 0x00008000L |
|---|
| 34098 | #define BIF_CFG_DEV1_RC0_PCIE_VC1_RESOURCE_CAP__MAX_TIME_SLOTS_MASK 0x003F0000L |
|---|
| 34099 | #define BIF_CFG_DEV1_RC0_PCIE_VC1_RESOURCE_CAP__PORT_ARB_TABLE_OFFSET_MASK 0xFF000000L |
|---|
| 34100 | //BIF_CFG_DEV1_RC0_PCIE_VC1_RESOURCE_CNTL |
|---|
| 34101 | #define BIF_CFG_DEV1_RC0_PCIE_VC1_RESOURCE_CNTL__TC_VC_MAP_TC0__SHIFT 0x0 |
|---|
| 34102 | #define BIF_CFG_DEV1_RC0_PCIE_VC1_RESOURCE_CNTL__TC_VC_MAP_TC1_7__SHIFT 0x1 |
|---|
| 34103 | #define BIF_CFG_DEV1_RC0_PCIE_VC1_RESOURCE_CNTL__LOAD_PORT_ARB_TABLE__SHIFT 0x10 |
|---|
| 34104 | #define BIF_CFG_DEV1_RC0_PCIE_VC1_RESOURCE_CNTL__PORT_ARB_SELECT__SHIFT 0x11 |
|---|
| 34105 | #define BIF_CFG_DEV1_RC0_PCIE_VC1_RESOURCE_CNTL__VC_ID__SHIFT 0x18 |
|---|
| 34106 | #define BIF_CFG_DEV1_RC0_PCIE_VC1_RESOURCE_CNTL__VC_ENABLE__SHIFT 0x1f |
|---|
| 34107 | #define BIF_CFG_DEV1_RC0_PCIE_VC1_RESOURCE_CNTL__TC_VC_MAP_TC0_MASK 0x00000001L |
|---|
| 34108 | #define BIF_CFG_DEV1_RC0_PCIE_VC1_RESOURCE_CNTL__TC_VC_MAP_TC1_7_MASK 0x000000FEL |
|---|
| 34109 | #define BIF_CFG_DEV1_RC0_PCIE_VC1_RESOURCE_CNTL__LOAD_PORT_ARB_TABLE_MASK 0x00010000L |
|---|
| 34110 | #define BIF_CFG_DEV1_RC0_PCIE_VC1_RESOURCE_CNTL__PORT_ARB_SELECT_MASK 0x000E0000L |
|---|
| 34111 | #define BIF_CFG_DEV1_RC0_PCIE_VC1_RESOURCE_CNTL__VC_ID_MASK 0x07000000L |
|---|
| 34112 | #define BIF_CFG_DEV1_RC0_PCIE_VC1_RESOURCE_CNTL__VC_ENABLE_MASK 0x80000000L |
|---|
| 34113 | //BIF_CFG_DEV1_RC0_PCIE_VC1_RESOURCE_STATUS |
|---|
| 34114 | #define BIF_CFG_DEV1_RC0_PCIE_VC1_RESOURCE_STATUS__PORT_ARB_TABLE_STATUS__SHIFT 0x0 |
|---|
| 34115 | #define BIF_CFG_DEV1_RC0_PCIE_VC1_RESOURCE_STATUS__VC_NEGOTIATION_PENDING__SHIFT 0x1 |
|---|
| 34116 | #define BIF_CFG_DEV1_RC0_PCIE_VC1_RESOURCE_STATUS__PORT_ARB_TABLE_STATUS_MASK 0x0001L |
|---|
| 34117 | #define BIF_CFG_DEV1_RC0_PCIE_VC1_RESOURCE_STATUS__VC_NEGOTIATION_PENDING_MASK 0x0002L |
|---|
| 34118 | //BIF_CFG_DEV1_RC0_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST |
|---|
| 34119 | #define BIF_CFG_DEV1_RC0_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 34120 | #define BIF_CFG_DEV1_RC0_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 34121 | #define BIF_CFG_DEV1_RC0_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 34122 | #define BIF_CFG_DEV1_RC0_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 34123 | #define BIF_CFG_DEV1_RC0_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 34124 | #define BIF_CFG_DEV1_RC0_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 34125 | //BIF_CFG_DEV1_RC0_PCIE_DEV_SERIAL_NUM_DW1 |
|---|
| 34126 | #define BIF_CFG_DEV1_RC0_PCIE_DEV_SERIAL_NUM_DW1__SERIAL_NUMBER_LO__SHIFT 0x0 |
|---|
| 34127 | #define BIF_CFG_DEV1_RC0_PCIE_DEV_SERIAL_NUM_DW1__SERIAL_NUMBER_LO_MASK 0xFFFFFFFFL |
|---|
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| 34276 | #define BIF_CFG_DEV1_RC0_PCIE_CORR_ERR_MASK__HDR_LOG_OVFL_MASK_MASK 0x00008000L |
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| 34277 | //BIF_CFG_DEV1_RC0_PCIE_ADV_ERR_CAP_CNTL |
|---|
| 34278 | #define BIF_CFG_DEV1_RC0_PCIE_ADV_ERR_CAP_CNTL__FIRST_ERR_PTR__SHIFT 0x0 |
|---|
| 34279 | #define BIF_CFG_DEV1_RC0_PCIE_ADV_ERR_CAP_CNTL__ECRC_GEN_CAP__SHIFT 0x5 |
|---|
| 34280 | #define BIF_CFG_DEV1_RC0_PCIE_ADV_ERR_CAP_CNTL__ECRC_GEN_EN__SHIFT 0x6 |
|---|
| 34281 | #define BIF_CFG_DEV1_RC0_PCIE_ADV_ERR_CAP_CNTL__ECRC_CHECK_CAP__SHIFT 0x7 |
|---|
| 34282 | #define BIF_CFG_DEV1_RC0_PCIE_ADV_ERR_CAP_CNTL__ECRC_CHECK_EN__SHIFT 0x8 |
|---|
| 34283 | #define BIF_CFG_DEV1_RC0_PCIE_ADV_ERR_CAP_CNTL__MULTI_HDR_RECD_CAP__SHIFT 0x9 |
|---|
| 34284 | #define BIF_CFG_DEV1_RC0_PCIE_ADV_ERR_CAP_CNTL__MULTI_HDR_RECD_EN__SHIFT 0xa |
|---|
| 34285 | #define BIF_CFG_DEV1_RC0_PCIE_ADV_ERR_CAP_CNTL__TLP_PREFIX_LOG_PRESENT__SHIFT 0xb |
|---|
| 34286 | #define BIF_CFG_DEV1_RC0_PCIE_ADV_ERR_CAP_CNTL__COMPLETION_TIMEOUT_LOG_CAPABLE__SHIFT 0xc |
|---|
| 34287 | #define BIF_CFG_DEV1_RC0_PCIE_ADV_ERR_CAP_CNTL__FIRST_ERR_PTR_MASK 0x0000001FL |
|---|
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|---|
| 34289 | #define BIF_CFG_DEV1_RC0_PCIE_ADV_ERR_CAP_CNTL__ECRC_GEN_EN_MASK 0x00000040L |
|---|
| 34290 | #define BIF_CFG_DEV1_RC0_PCIE_ADV_ERR_CAP_CNTL__ECRC_CHECK_CAP_MASK 0x00000080L |
|---|
| 34291 | #define BIF_CFG_DEV1_RC0_PCIE_ADV_ERR_CAP_CNTL__ECRC_CHECK_EN_MASK 0x00000100L |
|---|
| 34292 | #define BIF_CFG_DEV1_RC0_PCIE_ADV_ERR_CAP_CNTL__MULTI_HDR_RECD_CAP_MASK 0x00000200L |
|---|
| 34293 | #define BIF_CFG_DEV1_RC0_PCIE_ADV_ERR_CAP_CNTL__MULTI_HDR_RECD_EN_MASK 0x00000400L |
|---|
| 34294 | #define BIF_CFG_DEV1_RC0_PCIE_ADV_ERR_CAP_CNTL__TLP_PREFIX_LOG_PRESENT_MASK 0x00000800L |
|---|
| 34295 | #define BIF_CFG_DEV1_RC0_PCIE_ADV_ERR_CAP_CNTL__COMPLETION_TIMEOUT_LOG_CAPABLE_MASK 0x00001000L |
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|---|
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| 34318 | #define BIF_CFG_DEV1_RC0_PCIE_ROOT_ERR_STATUS__ERR_FATAL_NONFATAL_RCVD__SHIFT 0x2 |
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| 34319 | #define BIF_CFG_DEV1_RC0_PCIE_ROOT_ERR_STATUS__MULT_ERR_FATAL_NONFATAL_RCVD__SHIFT 0x3 |
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| 34323 | #define BIF_CFG_DEV1_RC0_PCIE_ROOT_ERR_STATUS__ADV_ERR_INT_MSG_NUM__SHIFT 0x1b |
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| 34324 | #define BIF_CFG_DEV1_RC0_PCIE_ROOT_ERR_STATUS__ERR_CORR_RCVD_MASK 0x00000001L |
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| 34327 | #define BIF_CFG_DEV1_RC0_PCIE_ROOT_ERR_STATUS__MULT_ERR_FATAL_NONFATAL_RCVD_MASK 0x00000008L |
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| 34328 | #define BIF_CFG_DEV1_RC0_PCIE_ROOT_ERR_STATUS__FIRST_UNCORRECTABLE_FATAL_MASK 0x00000010L |
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| 34329 | #define BIF_CFG_DEV1_RC0_PCIE_ROOT_ERR_STATUS__NONFATAL_ERROR_MSG_RCVD_MASK 0x00000020L |
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| 34330 | #define BIF_CFG_DEV1_RC0_PCIE_ROOT_ERR_STATUS__FATAL_ERROR_MSG_RCVD_MASK 0x00000040L |
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| 34331 | #define BIF_CFG_DEV1_RC0_PCIE_ROOT_ERR_STATUS__ADV_ERR_INT_MSG_NUM_MASK 0xF8000000L |
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| 34332 | //BIF_CFG_DEV1_RC0_PCIE_ERR_SRC_ID |
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| 34333 | #define BIF_CFG_DEV1_RC0_PCIE_ERR_SRC_ID__ERR_CORR_SRC_ID__SHIFT 0x0 |
|---|
| 34334 | #define BIF_CFG_DEV1_RC0_PCIE_ERR_SRC_ID__ERR_FATAL_NONFATAL_SRC_ID__SHIFT 0x10 |
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| 34335 | #define BIF_CFG_DEV1_RC0_PCIE_ERR_SRC_ID__ERR_CORR_SRC_ID_MASK 0x0000FFFFL |
|---|
| 34336 | #define BIF_CFG_DEV1_RC0_PCIE_ERR_SRC_ID__ERR_FATAL_NONFATAL_SRC_ID_MASK 0xFFFF0000L |
|---|
| 34337 | //BIF_CFG_DEV1_RC0_PCIE_TLP_PREFIX_LOG0 |
|---|
| 34338 | #define BIF_CFG_DEV1_RC0_PCIE_TLP_PREFIX_LOG0__TLP_PREFIX__SHIFT 0x0 |
|---|
| 34339 | #define BIF_CFG_DEV1_RC0_PCIE_TLP_PREFIX_LOG0__TLP_PREFIX_MASK 0xFFFFFFFFL |
|---|
| 34340 | //BIF_CFG_DEV1_RC0_PCIE_TLP_PREFIX_LOG1 |
|---|
| 34341 | #define BIF_CFG_DEV1_RC0_PCIE_TLP_PREFIX_LOG1__TLP_PREFIX__SHIFT 0x0 |
|---|
| 34342 | #define BIF_CFG_DEV1_RC0_PCIE_TLP_PREFIX_LOG1__TLP_PREFIX_MASK 0xFFFFFFFFL |
|---|
| 34343 | //BIF_CFG_DEV1_RC0_PCIE_TLP_PREFIX_LOG2 |
|---|
| 34344 | #define BIF_CFG_DEV1_RC0_PCIE_TLP_PREFIX_LOG2__TLP_PREFIX__SHIFT 0x0 |
|---|
| 34345 | #define BIF_CFG_DEV1_RC0_PCIE_TLP_PREFIX_LOG2__TLP_PREFIX_MASK 0xFFFFFFFFL |
|---|
| 34346 | //BIF_CFG_DEV1_RC0_PCIE_TLP_PREFIX_LOG3 |
|---|
| 34347 | #define BIF_CFG_DEV1_RC0_PCIE_TLP_PREFIX_LOG3__TLP_PREFIX__SHIFT 0x0 |
|---|
| 34348 | #define BIF_CFG_DEV1_RC0_PCIE_TLP_PREFIX_LOG3__TLP_PREFIX_MASK 0xFFFFFFFFL |
|---|
| 34349 | //BIF_CFG_DEV1_RC0_PCIE_SECONDARY_ENH_CAP_LIST |
|---|
| 34350 | #define BIF_CFG_DEV1_RC0_PCIE_SECONDARY_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 34351 | #define BIF_CFG_DEV1_RC0_PCIE_SECONDARY_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 34352 | #define BIF_CFG_DEV1_RC0_PCIE_SECONDARY_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 34353 | #define BIF_CFG_DEV1_RC0_PCIE_SECONDARY_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 34354 | #define BIF_CFG_DEV1_RC0_PCIE_SECONDARY_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 34355 | #define BIF_CFG_DEV1_RC0_PCIE_SECONDARY_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 34356 | //BIF_CFG_DEV1_RC0_PCIE_LINK_CNTL3 |
|---|
| 34357 | #define BIF_CFG_DEV1_RC0_PCIE_LINK_CNTL3__PERFORM_EQUALIZATION__SHIFT 0x0 |
|---|
| 34358 | #define BIF_CFG_DEV1_RC0_PCIE_LINK_CNTL3__LINK_EQUALIZATION_REQ_INT_EN__SHIFT 0x1 |
|---|
| 34359 | #define BIF_CFG_DEV1_RC0_PCIE_LINK_CNTL3__ENABLE_LOWER_SKP_OS_GEN__SHIFT 0x9 |
|---|
| 34360 | #define BIF_CFG_DEV1_RC0_PCIE_LINK_CNTL3__PERFORM_EQUALIZATION_MASK 0x00000001L |
|---|
| 34361 | #define BIF_CFG_DEV1_RC0_PCIE_LINK_CNTL3__LINK_EQUALIZATION_REQ_INT_EN_MASK 0x00000002L |
|---|
| 34362 | #define BIF_CFG_DEV1_RC0_PCIE_LINK_CNTL3__ENABLE_LOWER_SKP_OS_GEN_MASK 0x0000FE00L |
|---|
| 34363 | //BIF_CFG_DEV1_RC0_PCIE_LANE_ERROR_STATUS |
|---|
| 34364 | #define BIF_CFG_DEV1_RC0_PCIE_LANE_ERROR_STATUS__LANE_ERROR_STATUS_BITS__SHIFT 0x0 |
|---|
| 34365 | #define BIF_CFG_DEV1_RC0_PCIE_LANE_ERROR_STATUS__LANE_ERROR_STATUS_BITS_MASK 0x0000FFFFL |
|---|
| 34366 | //BIF_CFG_DEV1_RC0_PCIE_LANE_0_EQUALIZATION_CNTL |
|---|
| 34367 | #define BIF_CFG_DEV1_RC0_PCIE_LANE_0_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_TX_PRESET__SHIFT 0x0 |
|---|
| 34368 | #define BIF_CFG_DEV1_RC0_PCIE_LANE_0_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_RX_PRESET_HINT__SHIFT 0x4 |
|---|
| 34369 | #define BIF_CFG_DEV1_RC0_PCIE_LANE_0_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_TX_PRESET__SHIFT 0x8 |
|---|
| 34370 | #define BIF_CFG_DEV1_RC0_PCIE_LANE_0_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_RX_PRESET_HINT__SHIFT 0xc |
|---|
| 34371 | #define BIF_CFG_DEV1_RC0_PCIE_LANE_0_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_TX_PRESET_MASK 0x000FL |
|---|
| 34372 | #define BIF_CFG_DEV1_RC0_PCIE_LANE_0_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_RX_PRESET_HINT_MASK 0x0070L |
|---|
| 34373 | #define BIF_CFG_DEV1_RC0_PCIE_LANE_0_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_TX_PRESET_MASK 0x0F00L |
|---|
| 34374 | #define BIF_CFG_DEV1_RC0_PCIE_LANE_0_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_RX_PRESET_HINT_MASK 0x7000L |
|---|
| 34375 | //BIF_CFG_DEV1_RC0_PCIE_LANE_1_EQUALIZATION_CNTL |
|---|
| 34376 | #define BIF_CFG_DEV1_RC0_PCIE_LANE_1_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_TX_PRESET__SHIFT 0x0 |
|---|
| 34377 | #define BIF_CFG_DEV1_RC0_PCIE_LANE_1_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_RX_PRESET_HINT__SHIFT 0x4 |
|---|
| 34378 | #define BIF_CFG_DEV1_RC0_PCIE_LANE_1_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_TX_PRESET__SHIFT 0x8 |
|---|
| 34379 | #define BIF_CFG_DEV1_RC0_PCIE_LANE_1_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_RX_PRESET_HINT__SHIFT 0xc |
|---|
| 34380 | #define BIF_CFG_DEV1_RC0_PCIE_LANE_1_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_TX_PRESET_MASK 0x000FL |
|---|
| 34381 | #define BIF_CFG_DEV1_RC0_PCIE_LANE_1_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_RX_PRESET_HINT_MASK 0x0070L |
|---|
| 34382 | #define BIF_CFG_DEV1_RC0_PCIE_LANE_1_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_TX_PRESET_MASK 0x0F00L |
|---|
| 34383 | #define BIF_CFG_DEV1_RC0_PCIE_LANE_1_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_RX_PRESET_HINT_MASK 0x7000L |
|---|
| 34384 | //BIF_CFG_DEV1_RC0_PCIE_LANE_2_EQUALIZATION_CNTL |
|---|
| 34385 | #define BIF_CFG_DEV1_RC0_PCIE_LANE_2_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_TX_PRESET__SHIFT 0x0 |
|---|
| 34386 | #define BIF_CFG_DEV1_RC0_PCIE_LANE_2_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_RX_PRESET_HINT__SHIFT 0x4 |
|---|
| 34387 | #define BIF_CFG_DEV1_RC0_PCIE_LANE_2_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_TX_PRESET__SHIFT 0x8 |
|---|
| 34388 | #define BIF_CFG_DEV1_RC0_PCIE_LANE_2_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_RX_PRESET_HINT__SHIFT 0xc |
|---|
| 34389 | #define BIF_CFG_DEV1_RC0_PCIE_LANE_2_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_TX_PRESET_MASK 0x000FL |
|---|
| 34390 | #define BIF_CFG_DEV1_RC0_PCIE_LANE_2_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_RX_PRESET_HINT_MASK 0x0070L |
|---|
| 34391 | #define BIF_CFG_DEV1_RC0_PCIE_LANE_2_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_TX_PRESET_MASK 0x0F00L |
|---|
| 34392 | #define BIF_CFG_DEV1_RC0_PCIE_LANE_2_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_RX_PRESET_HINT_MASK 0x7000L |
|---|
| 34393 | //BIF_CFG_DEV1_RC0_PCIE_LANE_3_EQUALIZATION_CNTL |
|---|
| 34394 | #define BIF_CFG_DEV1_RC0_PCIE_LANE_3_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_TX_PRESET__SHIFT 0x0 |
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| 34395 | #define BIF_CFG_DEV1_RC0_PCIE_LANE_3_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_RX_PRESET_HINT__SHIFT 0x4 |
|---|
| 34396 | #define BIF_CFG_DEV1_RC0_PCIE_LANE_3_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_TX_PRESET__SHIFT 0x8 |
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| 34397 | #define BIF_CFG_DEV1_RC0_PCIE_LANE_3_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_RX_PRESET_HINT__SHIFT 0xc |
|---|
| 34398 | #define BIF_CFG_DEV1_RC0_PCIE_LANE_3_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_TX_PRESET_MASK 0x000FL |
|---|
| 34399 | #define BIF_CFG_DEV1_RC0_PCIE_LANE_3_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_RX_PRESET_HINT_MASK 0x0070L |
|---|
| 34400 | #define BIF_CFG_DEV1_RC0_PCIE_LANE_3_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_TX_PRESET_MASK 0x0F00L |
|---|
| 34401 | #define BIF_CFG_DEV1_RC0_PCIE_LANE_3_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_RX_PRESET_HINT_MASK 0x7000L |
|---|
| 34402 | //BIF_CFG_DEV1_RC0_PCIE_LANE_4_EQUALIZATION_CNTL |
|---|
| 34403 | #define BIF_CFG_DEV1_RC0_PCIE_LANE_4_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_TX_PRESET__SHIFT 0x0 |
|---|
| 34404 | #define BIF_CFG_DEV1_RC0_PCIE_LANE_4_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_RX_PRESET_HINT__SHIFT 0x4 |
|---|
| 34405 | #define BIF_CFG_DEV1_RC0_PCIE_LANE_4_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_TX_PRESET__SHIFT 0x8 |
|---|
| 34406 | #define BIF_CFG_DEV1_RC0_PCIE_LANE_4_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_RX_PRESET_HINT__SHIFT 0xc |
|---|
| 34407 | #define BIF_CFG_DEV1_RC0_PCIE_LANE_4_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_TX_PRESET_MASK 0x000FL |
|---|
| 34408 | #define BIF_CFG_DEV1_RC0_PCIE_LANE_4_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_RX_PRESET_HINT_MASK 0x0070L |
|---|
| 34409 | #define BIF_CFG_DEV1_RC0_PCIE_LANE_4_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_TX_PRESET_MASK 0x0F00L |
|---|
| 34410 | #define BIF_CFG_DEV1_RC0_PCIE_LANE_4_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_RX_PRESET_HINT_MASK 0x7000L |
|---|
| 34411 | //BIF_CFG_DEV1_RC0_PCIE_LANE_5_EQUALIZATION_CNTL |
|---|
| 34412 | #define BIF_CFG_DEV1_RC0_PCIE_LANE_5_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_TX_PRESET__SHIFT 0x0 |
|---|
| 34413 | #define BIF_CFG_DEV1_RC0_PCIE_LANE_5_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_RX_PRESET_HINT__SHIFT 0x4 |
|---|
| 34414 | #define BIF_CFG_DEV1_RC0_PCIE_LANE_5_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_TX_PRESET__SHIFT 0x8 |
|---|
| 34415 | #define BIF_CFG_DEV1_RC0_PCIE_LANE_5_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_RX_PRESET_HINT__SHIFT 0xc |
|---|
| 34416 | #define BIF_CFG_DEV1_RC0_PCIE_LANE_5_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_TX_PRESET_MASK 0x000FL |
|---|
| 34417 | #define BIF_CFG_DEV1_RC0_PCIE_LANE_5_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_RX_PRESET_HINT_MASK 0x0070L |
|---|
| 34418 | #define BIF_CFG_DEV1_RC0_PCIE_LANE_5_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_TX_PRESET_MASK 0x0F00L |
|---|
| 34419 | #define BIF_CFG_DEV1_RC0_PCIE_LANE_5_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_RX_PRESET_HINT_MASK 0x7000L |
|---|
| 34420 | //BIF_CFG_DEV1_RC0_PCIE_LANE_6_EQUALIZATION_CNTL |
|---|
| 34421 | #define BIF_CFG_DEV1_RC0_PCIE_LANE_6_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_TX_PRESET__SHIFT 0x0 |
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| 34422 | #define BIF_CFG_DEV1_RC0_PCIE_LANE_6_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_RX_PRESET_HINT__SHIFT 0x4 |
|---|
| 34423 | #define BIF_CFG_DEV1_RC0_PCIE_LANE_6_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_TX_PRESET__SHIFT 0x8 |
|---|
| 34424 | #define BIF_CFG_DEV1_RC0_PCIE_LANE_6_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_RX_PRESET_HINT__SHIFT 0xc |
|---|
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|---|
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|---|
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|---|
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|---|
| 34523 | #define BIF_CFG_DEV1_RC0_PCIE_ACS_CAP__P2P_EGRESS_CONTROL__SHIFT 0x5 |
|---|
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|---|
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|---|
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|---|
| 34528 | #define BIF_CFG_DEV1_RC0_PCIE_ACS_CAP__P2P_REQUEST_REDIRECT_MASK 0x0004L |
|---|
| 34529 | #define BIF_CFG_DEV1_RC0_PCIE_ACS_CAP__P2P_COMPLETION_REDIRECT_MASK 0x0008L |
|---|
| 34530 | #define BIF_CFG_DEV1_RC0_PCIE_ACS_CAP__UPSTREAM_FORWARDING_MASK 0x0010L |
|---|
| 34531 | #define BIF_CFG_DEV1_RC0_PCIE_ACS_CAP__P2P_EGRESS_CONTROL_MASK 0x0020L |
|---|
| 34532 | #define BIF_CFG_DEV1_RC0_PCIE_ACS_CAP__DIRECT_TRANSLATED_P2P_MASK 0x0040L |
|---|
| 34533 | #define BIF_CFG_DEV1_RC0_PCIE_ACS_CAP__EGRESS_CONTROL_VECTOR_SIZE_MASK 0xFF00L |
|---|
| 34534 | //BIF_CFG_DEV1_RC0_PCIE_ACS_CNTL |
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| 34535 | #define BIF_CFG_DEV1_RC0_PCIE_ACS_CNTL__SOURCE_VALIDATION_EN__SHIFT 0x0 |
|---|
| 34536 | #define BIF_CFG_DEV1_RC0_PCIE_ACS_CNTL__TRANSLATION_BLOCKING_EN__SHIFT 0x1 |
|---|
| 34537 | #define BIF_CFG_DEV1_RC0_PCIE_ACS_CNTL__P2P_REQUEST_REDIRECT_EN__SHIFT 0x2 |
|---|
| 34538 | #define BIF_CFG_DEV1_RC0_PCIE_ACS_CNTL__P2P_COMPLETION_REDIRECT_EN__SHIFT 0x3 |
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| 34539 | #define BIF_CFG_DEV1_RC0_PCIE_ACS_CNTL__UPSTREAM_FORWARDING_EN__SHIFT 0x4 |
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| 34540 | #define BIF_CFG_DEV1_RC0_PCIE_ACS_CNTL__P2P_EGRESS_CONTROL_EN__SHIFT 0x5 |
|---|
| 34541 | #define BIF_CFG_DEV1_RC0_PCIE_ACS_CNTL__DIRECT_TRANSLATED_P2P_EN__SHIFT 0x6 |
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| 34542 | #define BIF_CFG_DEV1_RC0_PCIE_ACS_CNTL__SOURCE_VALIDATION_EN_MASK 0x0001L |
|---|
| 34543 | #define BIF_CFG_DEV1_RC0_PCIE_ACS_CNTL__TRANSLATION_BLOCKING_EN_MASK 0x0002L |
|---|
| 34544 | #define BIF_CFG_DEV1_RC0_PCIE_ACS_CNTL__P2P_REQUEST_REDIRECT_EN_MASK 0x0004L |
|---|
| 34545 | #define BIF_CFG_DEV1_RC0_PCIE_ACS_CNTL__P2P_COMPLETION_REDIRECT_EN_MASK 0x0008L |
|---|
| 34546 | #define BIF_CFG_DEV1_RC0_PCIE_ACS_CNTL__UPSTREAM_FORWARDING_EN_MASK 0x0010L |
|---|
| 34547 | #define BIF_CFG_DEV1_RC0_PCIE_ACS_CNTL__P2P_EGRESS_CONTROL_EN_MASK 0x0020L |
|---|
| 34548 | #define BIF_CFG_DEV1_RC0_PCIE_ACS_CNTL__DIRECT_TRANSLATED_P2P_EN_MASK 0x0040L |
|---|
| 34549 | //BIF_CFG_DEV1_RC0_PCIE_DLF_ENH_CAP_LIST |
|---|
| 34550 | #define BIF_CFG_DEV1_RC0_PCIE_DLF_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 34551 | #define BIF_CFG_DEV1_RC0_PCIE_DLF_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 34552 | #define BIF_CFG_DEV1_RC0_PCIE_DLF_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 34553 | #define BIF_CFG_DEV1_RC0_PCIE_DLF_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 34554 | #define BIF_CFG_DEV1_RC0_PCIE_DLF_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 34555 | #define BIF_CFG_DEV1_RC0_PCIE_DLF_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 34556 | //BIF_CFG_DEV1_RC0_DATA_LINK_FEATURE_CAP |
|---|
| 34557 | #define BIF_CFG_DEV1_RC0_DATA_LINK_FEATURE_CAP__LOCAL_DLF_SUPPORTED__SHIFT 0x0 |
|---|
| 34558 | #define BIF_CFG_DEV1_RC0_DATA_LINK_FEATURE_CAP__DLF_EXCHANGE_ENABLE__SHIFT 0x1f |
|---|
| 34559 | #define BIF_CFG_DEV1_RC0_DATA_LINK_FEATURE_CAP__LOCAL_DLF_SUPPORTED_MASK 0x007FFFFFL |
|---|
| 34560 | #define BIF_CFG_DEV1_RC0_DATA_LINK_FEATURE_CAP__DLF_EXCHANGE_ENABLE_MASK 0x80000000L |
|---|
| 34561 | //BIF_CFG_DEV1_RC0_DATA_LINK_FEATURE_STATUS |
|---|
| 34562 | #define BIF_CFG_DEV1_RC0_DATA_LINK_FEATURE_STATUS__REMOTE_DLF_SUPPORTED__SHIFT 0x0 |
|---|
| 34563 | #define BIF_CFG_DEV1_RC0_DATA_LINK_FEATURE_STATUS__REMOTE_DLF_SUPPORTED_VALID__SHIFT 0x1f |
|---|
| 34564 | #define BIF_CFG_DEV1_RC0_DATA_LINK_FEATURE_STATUS__REMOTE_DLF_SUPPORTED_MASK 0x007FFFFFL |
|---|
| 34565 | #define BIF_CFG_DEV1_RC0_DATA_LINK_FEATURE_STATUS__REMOTE_DLF_SUPPORTED_VALID_MASK 0x80000000L |
|---|
| 34566 | //BIF_CFG_DEV1_RC0_PCIE_PHY_16GT_ENH_CAP_LIST |
|---|
| 34567 | #define BIF_CFG_DEV1_RC0_PCIE_PHY_16GT_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 34568 | #define BIF_CFG_DEV1_RC0_PCIE_PHY_16GT_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 34569 | #define BIF_CFG_DEV1_RC0_PCIE_PHY_16GT_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 34570 | #define BIF_CFG_DEV1_RC0_PCIE_PHY_16GT_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
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| 34571 | #define BIF_CFG_DEV1_RC0_PCIE_PHY_16GT_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
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|---|
| 34981 | #define BIF_CFG_DEV1_RC0_LANE_15_MARGINING_LANE_STATUS__LANE_15_MARGIN_PAYLOAD_STATUS_MASK 0xFF00L |
|---|
| 34982 | |
|---|
| 34983 | |
|---|
| 34984 | // addressBlock: nbio_nbif0_bif_cfg_dev2_rc_bifcfgdecp |
|---|
| 34985 | //BIF_CFG_DEV2_RC0_VENDOR_ID |
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| 34987 | #define BIF_CFG_DEV2_RC0_VENDOR_ID__VENDOR_ID_MASK 0xFFFFL |
|---|
| 34988 | //BIF_CFG_DEV2_RC0_DEVICE_ID |
|---|
| 34989 | #define BIF_CFG_DEV2_RC0_DEVICE_ID__DEVICE_ID__SHIFT 0x0 |
|---|
| 34990 | #define BIF_CFG_DEV2_RC0_DEVICE_ID__DEVICE_ID_MASK 0xFFFFL |
|---|
| 34991 | //BIF_CFG_DEV2_RC0_COMMAND |
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| 34992 | #define BIF_CFG_DEV2_RC0_COMMAND__IOEN_DN__SHIFT 0x0 |
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| 34993 | #define BIF_CFG_DEV2_RC0_COMMAND__MEMEN_DN__SHIFT 0x1 |
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| 34995 | #define BIF_CFG_DEV2_RC0_COMMAND__SPECIAL_CYCLE_EN__SHIFT 0x3 |
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| 34996 | #define BIF_CFG_DEV2_RC0_COMMAND__MEM_WRITE_INVALIDATE_EN__SHIFT 0x4 |
|---|
| 34997 | #define BIF_CFG_DEV2_RC0_COMMAND__PAL_SNOOP_EN__SHIFT 0x5 |
|---|
| 34998 | #define BIF_CFG_DEV2_RC0_COMMAND__PARITY_ERROR_RESPONSE__SHIFT 0x6 |
|---|
| 34999 | #define BIF_CFG_DEV2_RC0_COMMAND__AD_STEPPING__SHIFT 0x7 |
|---|
| 35000 | #define BIF_CFG_DEV2_RC0_COMMAND__SERR_EN__SHIFT 0x8 |
|---|
| 35001 | #define BIF_CFG_DEV2_RC0_COMMAND__FAST_B2B_EN__SHIFT 0x9 |
|---|
| 35002 | #define BIF_CFG_DEV2_RC0_COMMAND__INT_DIS__SHIFT 0xa |
|---|
| 35003 | #define BIF_CFG_DEV2_RC0_COMMAND__IOEN_DN_MASK 0x0001L |
|---|
| 35004 | #define BIF_CFG_DEV2_RC0_COMMAND__MEMEN_DN_MASK 0x0002L |
|---|
| 35005 | #define BIF_CFG_DEV2_RC0_COMMAND__BUS_MASTER_EN_MASK 0x0004L |
|---|
| 35006 | #define BIF_CFG_DEV2_RC0_COMMAND__SPECIAL_CYCLE_EN_MASK 0x0008L |
|---|
| 35007 | #define BIF_CFG_DEV2_RC0_COMMAND__MEM_WRITE_INVALIDATE_EN_MASK 0x0010L |
|---|
| 35008 | #define BIF_CFG_DEV2_RC0_COMMAND__PAL_SNOOP_EN_MASK 0x0020L |
|---|
| 35009 | #define BIF_CFG_DEV2_RC0_COMMAND__PARITY_ERROR_RESPONSE_MASK 0x0040L |
|---|
| 35010 | #define BIF_CFG_DEV2_RC0_COMMAND__AD_STEPPING_MASK 0x0080L |
|---|
| 35011 | #define BIF_CFG_DEV2_RC0_COMMAND__SERR_EN_MASK 0x0100L |
|---|
| 35012 | #define BIF_CFG_DEV2_RC0_COMMAND__FAST_B2B_EN_MASK 0x0200L |
|---|
| 35013 | #define BIF_CFG_DEV2_RC0_COMMAND__INT_DIS_MASK 0x0400L |
|---|
| 35014 | //BIF_CFG_DEV2_RC0_STATUS |
|---|
| 35015 | #define BIF_CFG_DEV2_RC0_STATUS__IMMEDIATE_READINESS__SHIFT 0x0 |
|---|
| 35016 | #define BIF_CFG_DEV2_RC0_STATUS__INT_STATUS__SHIFT 0x3 |
|---|
| 35017 | #define BIF_CFG_DEV2_RC0_STATUS__CAP_LIST__SHIFT 0x4 |
|---|
| 35018 | #define BIF_CFG_DEV2_RC0_STATUS__PCI_66_CAP__SHIFT 0x5 |
|---|
| 35019 | #define BIF_CFG_DEV2_RC0_STATUS__FAST_BACK_CAPABLE__SHIFT 0x7 |
|---|
| 35020 | #define BIF_CFG_DEV2_RC0_STATUS__MASTER_DATA_PARITY_ERROR__SHIFT 0x8 |
|---|
| 35021 | #define BIF_CFG_DEV2_RC0_STATUS__DEVSEL_TIMING__SHIFT 0x9 |
|---|
| 35022 | #define BIF_CFG_DEV2_RC0_STATUS__SIGNAL_TARGET_ABORT__SHIFT 0xb |
|---|
| 35023 | #define BIF_CFG_DEV2_RC0_STATUS__RECEIVED_TARGET_ABORT__SHIFT 0xc |
|---|
| 35024 | #define BIF_CFG_DEV2_RC0_STATUS__RECEIVED_MASTER_ABORT__SHIFT 0xd |
|---|
| 35025 | #define BIF_CFG_DEV2_RC0_STATUS__SIGNALED_SYSTEM_ERROR__SHIFT 0xe |
|---|
| 35026 | #define BIF_CFG_DEV2_RC0_STATUS__PARITY_ERROR_DETECTED__SHIFT 0xf |
|---|
| 35027 | #define BIF_CFG_DEV2_RC0_STATUS__IMMEDIATE_READINESS_MASK 0x0001L |
|---|
| 35028 | #define BIF_CFG_DEV2_RC0_STATUS__INT_STATUS_MASK 0x0008L |
|---|
| 35029 | #define BIF_CFG_DEV2_RC0_STATUS__CAP_LIST_MASK 0x0010L |
|---|
| 35030 | #define BIF_CFG_DEV2_RC0_STATUS__PCI_66_CAP_MASK 0x0020L |
|---|
| 35031 | #define BIF_CFG_DEV2_RC0_STATUS__FAST_BACK_CAPABLE_MASK 0x0080L |
|---|
| 35032 | #define BIF_CFG_DEV2_RC0_STATUS__MASTER_DATA_PARITY_ERROR_MASK 0x0100L |
|---|
| 35033 | #define BIF_CFG_DEV2_RC0_STATUS__DEVSEL_TIMING_MASK 0x0600L |
|---|
| 35034 | #define BIF_CFG_DEV2_RC0_STATUS__SIGNAL_TARGET_ABORT_MASK 0x0800L |
|---|
| 35035 | #define BIF_CFG_DEV2_RC0_STATUS__RECEIVED_TARGET_ABORT_MASK 0x1000L |
|---|
| 35036 | #define BIF_CFG_DEV2_RC0_STATUS__RECEIVED_MASTER_ABORT_MASK 0x2000L |
|---|
| 35037 | #define BIF_CFG_DEV2_RC0_STATUS__SIGNALED_SYSTEM_ERROR_MASK 0x4000L |
|---|
| 35038 | #define BIF_CFG_DEV2_RC0_STATUS__PARITY_ERROR_DETECTED_MASK 0x8000L |
|---|
| 35039 | //BIF_CFG_DEV2_RC0_REVISION_ID |
|---|
| 35040 | #define BIF_CFG_DEV2_RC0_REVISION_ID__MINOR_REV_ID__SHIFT 0x0 |
|---|
| 35041 | #define BIF_CFG_DEV2_RC0_REVISION_ID__MAJOR_REV_ID__SHIFT 0x4 |
|---|
| 35042 | #define BIF_CFG_DEV2_RC0_REVISION_ID__MINOR_REV_ID_MASK 0x0FL |
|---|
| 35043 | #define BIF_CFG_DEV2_RC0_REVISION_ID__MAJOR_REV_ID_MASK 0xF0L |
|---|
| 35044 | //BIF_CFG_DEV2_RC0_PROG_INTERFACE |
|---|
| 35045 | #define BIF_CFG_DEV2_RC0_PROG_INTERFACE__PROG_INTERFACE__SHIFT 0x0 |
|---|
| 35046 | #define BIF_CFG_DEV2_RC0_PROG_INTERFACE__PROG_INTERFACE_MASK 0xFFL |
|---|
| 35047 | //BIF_CFG_DEV2_RC0_SUB_CLASS |
|---|
| 35048 | #define BIF_CFG_DEV2_RC0_SUB_CLASS__SUB_CLASS__SHIFT 0x0 |
|---|
| 35049 | #define BIF_CFG_DEV2_RC0_SUB_CLASS__SUB_CLASS_MASK 0xFFL |
|---|
| 35050 | //BIF_CFG_DEV2_RC0_BASE_CLASS |
|---|
| 35051 | #define BIF_CFG_DEV2_RC0_BASE_CLASS__BASE_CLASS__SHIFT 0x0 |
|---|
| 35052 | #define BIF_CFG_DEV2_RC0_BASE_CLASS__BASE_CLASS_MASK 0xFFL |
|---|
| 35053 | //BIF_CFG_DEV2_RC0_CACHE_LINE |
|---|
| 35054 | #define BIF_CFG_DEV2_RC0_CACHE_LINE__CACHE_LINE_SIZE__SHIFT 0x0 |
|---|
| 35055 | #define BIF_CFG_DEV2_RC0_CACHE_LINE__CACHE_LINE_SIZE_MASK 0xFFL |
|---|
| 35056 | //BIF_CFG_DEV2_RC0_LATENCY |
|---|
| 35057 | #define BIF_CFG_DEV2_RC0_LATENCY__LATENCY_TIMER__SHIFT 0x0 |
|---|
| 35058 | #define BIF_CFG_DEV2_RC0_LATENCY__LATENCY_TIMER_MASK 0xFFL |
|---|
| 35059 | //BIF_CFG_DEV2_RC0_HEADER |
|---|
| 35060 | #define 0x0 |
|---|
| 35061 | #define 0x7 |
|---|
| 35062 | #define 0x7FL |
|---|
| 35063 | #define 0x80L |
|---|
| 35064 | //BIF_CFG_DEV2_RC0_BIST |
|---|
| 35065 | #define BIF_CFG_DEV2_RC0_BIST__BIST_COMP__SHIFT 0x0 |
|---|
| 35066 | #define BIF_CFG_DEV2_RC0_BIST__BIST_STRT__SHIFT 0x6 |
|---|
| 35067 | #define BIF_CFG_DEV2_RC0_BIST__BIST_CAP__SHIFT 0x7 |
|---|
| 35068 | #define BIF_CFG_DEV2_RC0_BIST__BIST_COMP_MASK 0x0FL |
|---|
| 35069 | #define BIF_CFG_DEV2_RC0_BIST__BIST_STRT_MASK 0x40L |
|---|
| 35070 | #define BIF_CFG_DEV2_RC0_BIST__BIST_CAP_MASK 0x80L |
|---|
| 35071 | //BIF_CFG_DEV2_RC0_BASE_ADDR_1 |
|---|
| 35072 | #define BIF_CFG_DEV2_RC0_BASE_ADDR_1__BASE_ADDR__SHIFT 0x0 |
|---|
| 35073 | #define BIF_CFG_DEV2_RC0_BASE_ADDR_1__BASE_ADDR_MASK 0xFFFFFFFFL |
|---|
| 35074 | //BIF_CFG_DEV2_RC0_BASE_ADDR_2 |
|---|
| 35075 | #define BIF_CFG_DEV2_RC0_BASE_ADDR_2__BASE_ADDR__SHIFT 0x0 |
|---|
| 35076 | #define BIF_CFG_DEV2_RC0_BASE_ADDR_2__BASE_ADDR_MASK 0xFFFFFFFFL |
|---|
| 35077 | //BIF_CFG_DEV2_RC0_SUB_BUS_NUMBER_LATENCY |
|---|
| 35078 | #define BIF_CFG_DEV2_RC0_SUB_BUS_NUMBER_LATENCY__PRIMARY_BUS__SHIFT 0x0 |
|---|
| 35079 | #define BIF_CFG_DEV2_RC0_SUB_BUS_NUMBER_LATENCY__SECONDARY_BUS__SHIFT 0x8 |
|---|
| 35080 | #define BIF_CFG_DEV2_RC0_SUB_BUS_NUMBER_LATENCY__SUB_BUS_NUM__SHIFT 0x10 |
|---|
| 35081 | #define BIF_CFG_DEV2_RC0_SUB_BUS_NUMBER_LATENCY__SECONDARY_LATENCY_TIMER__SHIFT 0x18 |
|---|
| 35082 | #define BIF_CFG_DEV2_RC0_SUB_BUS_NUMBER_LATENCY__PRIMARY_BUS_MASK 0x000000FFL |
|---|
| 35083 | #define BIF_CFG_DEV2_RC0_SUB_BUS_NUMBER_LATENCY__SECONDARY_BUS_MASK 0x0000FF00L |
|---|
| 35084 | #define BIF_CFG_DEV2_RC0_SUB_BUS_NUMBER_LATENCY__SUB_BUS_NUM_MASK 0x00FF0000L |
|---|
| 35085 | #define BIF_CFG_DEV2_RC0_SUB_BUS_NUMBER_LATENCY__SECONDARY_LATENCY_TIMER_MASK 0xFF000000L |
|---|
| 35086 | //BIF_CFG_DEV2_RC0_IO_BASE_LIMIT |
|---|
| 35087 | #define BIF_CFG_DEV2_RC0_IO_BASE_LIMIT__IO_BASE_TYPE__SHIFT 0x0 |
|---|
| 35088 | #define BIF_CFG_DEV2_RC0_IO_BASE_LIMIT__IO_BASE__SHIFT 0x4 |
|---|
| 35089 | #define BIF_CFG_DEV2_RC0_IO_BASE_LIMIT__IO_LIMIT_TYPE__SHIFT 0x8 |
|---|
| 35090 | #define BIF_CFG_DEV2_RC0_IO_BASE_LIMIT__IO_LIMIT__SHIFT 0xc |
|---|
| 35091 | #define BIF_CFG_DEV2_RC0_IO_BASE_LIMIT__IO_BASE_TYPE_MASK 0x000FL |
|---|
| 35092 | #define BIF_CFG_DEV2_RC0_IO_BASE_LIMIT__IO_BASE_MASK 0x00F0L |
|---|
| 35093 | #define BIF_CFG_DEV2_RC0_IO_BASE_LIMIT__IO_LIMIT_TYPE_MASK 0x0F00L |
|---|
| 35094 | #define BIF_CFG_DEV2_RC0_IO_BASE_LIMIT__IO_LIMIT_MASK 0xF000L |
|---|
| 35095 | //BIF_CFG_DEV2_RC0_SECONDARY_STATUS |
|---|
| 35096 | #define BIF_CFG_DEV2_RC0_SECONDARY_STATUS__PCI_66_CAP__SHIFT 0x5 |
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| 35097 | #define BIF_CFG_DEV2_RC0_SECONDARY_STATUS__FAST_BACK_CAPABLE__SHIFT 0x7 |
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| 35098 | #define BIF_CFG_DEV2_RC0_SECONDARY_STATUS__MASTER_DATA_PARITY_ERROR__SHIFT 0x8 |
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| 35099 | #define BIF_CFG_DEV2_RC0_SECONDARY_STATUS__DEVSEL_TIMING__SHIFT 0x9 |
|---|
| 35100 | #define BIF_CFG_DEV2_RC0_SECONDARY_STATUS__SIGNAL_TARGET_ABORT__SHIFT 0xb |
|---|
| 35101 | #define BIF_CFG_DEV2_RC0_SECONDARY_STATUS__RECEIVED_TARGET_ABORT__SHIFT 0xc |
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| 35102 | #define BIF_CFG_DEV2_RC0_SECONDARY_STATUS__RECEIVED_MASTER_ABORT__SHIFT 0xd |
|---|
| 35103 | #define BIF_CFG_DEV2_RC0_SECONDARY_STATUS__RECEIVED_SYSTEM_ERROR__SHIFT 0xe |
|---|
| 35104 | #define BIF_CFG_DEV2_RC0_SECONDARY_STATUS__PARITY_ERROR_DETECTED__SHIFT 0xf |
|---|
| 35105 | #define BIF_CFG_DEV2_RC0_SECONDARY_STATUS__PCI_66_CAP_MASK 0x0020L |
|---|
| 35106 | #define BIF_CFG_DEV2_RC0_SECONDARY_STATUS__FAST_BACK_CAPABLE_MASK 0x0080L |
|---|
| 35107 | #define BIF_CFG_DEV2_RC0_SECONDARY_STATUS__MASTER_DATA_PARITY_ERROR_MASK 0x0100L |
|---|
| 35108 | #define BIF_CFG_DEV2_RC0_SECONDARY_STATUS__DEVSEL_TIMING_MASK 0x0600L |
|---|
| 35109 | #define BIF_CFG_DEV2_RC0_SECONDARY_STATUS__SIGNAL_TARGET_ABORT_MASK 0x0800L |
|---|
| 35110 | #define BIF_CFG_DEV2_RC0_SECONDARY_STATUS__RECEIVED_TARGET_ABORT_MASK 0x1000L |
|---|
| 35111 | #define BIF_CFG_DEV2_RC0_SECONDARY_STATUS__RECEIVED_MASTER_ABORT_MASK 0x2000L |
|---|
| 35112 | #define BIF_CFG_DEV2_RC0_SECONDARY_STATUS__RECEIVED_SYSTEM_ERROR_MASK 0x4000L |
|---|
| 35113 | #define BIF_CFG_DEV2_RC0_SECONDARY_STATUS__PARITY_ERROR_DETECTED_MASK 0x8000L |
|---|
| 35114 | //BIF_CFG_DEV2_RC0_MEM_BASE_LIMIT |
|---|
| 35115 | #define BIF_CFG_DEV2_RC0_MEM_BASE_LIMIT__MEM_BASE_TYPE__SHIFT 0x0 |
|---|
| 35116 | #define BIF_CFG_DEV2_RC0_MEM_BASE_LIMIT__MEM_BASE_31_20__SHIFT 0x4 |
|---|
| 35117 | #define BIF_CFG_DEV2_RC0_MEM_BASE_LIMIT__MEM_LIMIT_TYPE__SHIFT 0x10 |
|---|
| 35118 | #define BIF_CFG_DEV2_RC0_MEM_BASE_LIMIT__MEM_LIMIT_31_20__SHIFT 0x14 |
|---|
| 35119 | #define BIF_CFG_DEV2_RC0_MEM_BASE_LIMIT__MEM_BASE_TYPE_MASK 0x0000000FL |
|---|
| 35120 | #define BIF_CFG_DEV2_RC0_MEM_BASE_LIMIT__MEM_BASE_31_20_MASK 0x0000FFF0L |
|---|
| 35121 | #define BIF_CFG_DEV2_RC0_MEM_BASE_LIMIT__MEM_LIMIT_TYPE_MASK 0x000F0000L |
|---|
| 35122 | #define BIF_CFG_DEV2_RC0_MEM_BASE_LIMIT__MEM_LIMIT_31_20_MASK 0xFFF00000L |
|---|
| 35123 | //BIF_CFG_DEV2_RC0_PREF_BASE_LIMIT |
|---|
| 35124 | #define BIF_CFG_DEV2_RC0_PREF_BASE_LIMIT__PREF_MEM_BASE_TYPE__SHIFT 0x0 |
|---|
| 35125 | #define BIF_CFG_DEV2_RC0_PREF_BASE_LIMIT__PREF_MEM_BASE_31_20__SHIFT 0x4 |
|---|
| 35126 | #define BIF_CFG_DEV2_RC0_PREF_BASE_LIMIT__PREF_MEM_LIMIT_TYPE__SHIFT 0x10 |
|---|
| 35127 | #define BIF_CFG_DEV2_RC0_PREF_BASE_LIMIT__PREF_MEM_LIMIT_31_20__SHIFT 0x14 |
|---|
| 35128 | #define BIF_CFG_DEV2_RC0_PREF_BASE_LIMIT__PREF_MEM_BASE_TYPE_MASK 0x0000000FL |
|---|
| 35129 | #define BIF_CFG_DEV2_RC0_PREF_BASE_LIMIT__PREF_MEM_BASE_31_20_MASK 0x0000FFF0L |
|---|
| 35130 | #define BIF_CFG_DEV2_RC0_PREF_BASE_LIMIT__PREF_MEM_LIMIT_TYPE_MASK 0x000F0000L |
|---|
| 35131 | #define BIF_CFG_DEV2_RC0_PREF_BASE_LIMIT__PREF_MEM_LIMIT_31_20_MASK 0xFFF00000L |
|---|
| 35132 | //BIF_CFG_DEV2_RC0_PREF_BASE_UPPER |
|---|
| 35133 | #define BIF_CFG_DEV2_RC0_PREF_BASE_UPPER__PREF_BASE_UPPER__SHIFT 0x0 |
|---|
| 35134 | #define BIF_CFG_DEV2_RC0_PREF_BASE_UPPER__PREF_BASE_UPPER_MASK 0xFFFFFFFFL |
|---|
| 35135 | //BIF_CFG_DEV2_RC0_PREF_LIMIT_UPPER |
|---|
| 35136 | #define BIF_CFG_DEV2_RC0_PREF_LIMIT_UPPER__PREF_LIMIT_UPPER__SHIFT 0x0 |
|---|
| 35137 | #define BIF_CFG_DEV2_RC0_PREF_LIMIT_UPPER__PREF_LIMIT_UPPER_MASK 0xFFFFFFFFL |
|---|
| 35138 | //BIF_CFG_DEV2_RC0_IO_BASE_LIMIT_HI |
|---|
| 35139 | #define BIF_CFG_DEV2_RC0_IO_BASE_LIMIT_HI__IO_BASE_31_16__SHIFT 0x0 |
|---|
| 35140 | #define BIF_CFG_DEV2_RC0_IO_BASE_LIMIT_HI__IO_LIMIT_31_16__SHIFT 0x10 |
|---|
| 35141 | #define BIF_CFG_DEV2_RC0_IO_BASE_LIMIT_HI__IO_BASE_31_16_MASK 0x0000FFFFL |
|---|
| 35142 | #define BIF_CFG_DEV2_RC0_IO_BASE_LIMIT_HI__IO_LIMIT_31_16_MASK 0xFFFF0000L |
|---|
| 35143 | //BIF_CFG_DEV2_RC0_CAP_PTR |
|---|
| 35144 | #define BIF_CFG_DEV2_RC0_CAP_PTR__CAP_PTR__SHIFT 0x0 |
|---|
| 35145 | #define BIF_CFG_DEV2_RC0_CAP_PTR__CAP_PTR_MASK 0xFFL |
|---|
| 35146 | //BIF_CFG_DEV2_RC0_ROM_BASE_ADDR |
|---|
| 35147 | #define BIF_CFG_DEV2_RC0_ROM_BASE_ADDR__BASE_ADDR__SHIFT 0x0 |
|---|
| 35148 | #define BIF_CFG_DEV2_RC0_ROM_BASE_ADDR__BASE_ADDR_MASK 0xFFFFFFFFL |
|---|
| 35149 | //BIF_CFG_DEV2_RC0_INTERRUPT_LINE |
|---|
| 35150 | #define BIF_CFG_DEV2_RC0_INTERRUPT_LINE__INTERRUPT_LINE__SHIFT 0x0 |
|---|
| 35151 | #define BIF_CFG_DEV2_RC0_INTERRUPT_LINE__INTERRUPT_LINE_MASK 0xFFL |
|---|
| 35152 | //BIF_CFG_DEV2_RC0_INTERRUPT_PIN |
|---|
| 35153 | #define BIF_CFG_DEV2_RC0_INTERRUPT_PIN__INTERRUPT_PIN__SHIFT 0x0 |
|---|
| 35154 | #define BIF_CFG_DEV2_RC0_INTERRUPT_PIN__INTERRUPT_PIN_MASK 0xFFL |
|---|
| 35155 | //BIF_CFG_DEV2_RC0_IRQ_BRIDGE_CNTL |
|---|
| 35156 | #define BIF_CFG_DEV2_RC0_IRQ_BRIDGE_CNTL__PARITY_RESPONSE_EN__SHIFT 0x0 |
|---|
| 35157 | #define BIF_CFG_DEV2_RC0_IRQ_BRIDGE_CNTL__SERR_EN__SHIFT 0x1 |
|---|
| 35158 | #define BIF_CFG_DEV2_RC0_IRQ_BRIDGE_CNTL__ISA_EN__SHIFT 0x2 |
|---|
| 35159 | #define BIF_CFG_DEV2_RC0_IRQ_BRIDGE_CNTL__VGA_EN__SHIFT 0x3 |
|---|
| 35160 | #define BIF_CFG_DEV2_RC0_IRQ_BRIDGE_CNTL__VGA_DEC__SHIFT 0x4 |
|---|
| 35161 | #define BIF_CFG_DEV2_RC0_IRQ_BRIDGE_CNTL__MASTER_ABORT_MODE__SHIFT 0x5 |
|---|
| 35162 | #define BIF_CFG_DEV2_RC0_IRQ_BRIDGE_CNTL__SECONDARY_BUS_RESET__SHIFT 0x6 |
|---|
| 35163 | #define BIF_CFG_DEV2_RC0_IRQ_BRIDGE_CNTL__FAST_B2B_EN__SHIFT 0x7 |
|---|
| 35164 | #define BIF_CFG_DEV2_RC0_IRQ_BRIDGE_CNTL__PRIMARY_DISCARD_TIMER__SHIFT 0x8 |
|---|
| 35165 | #define BIF_CFG_DEV2_RC0_IRQ_BRIDGE_CNTL__SECONDARY_DISCARD_TIMER__SHIFT 0x9 |
|---|
| 35166 | #define BIF_CFG_DEV2_RC0_IRQ_BRIDGE_CNTL__DISCARD_TIMER_STATUS__SHIFT 0xa |
|---|
| 35167 | #define BIF_CFG_DEV2_RC0_IRQ_BRIDGE_CNTL__DISCARD_TIMER_SERR_ENABLE__SHIFT 0xb |
|---|
| 35168 | #define BIF_CFG_DEV2_RC0_IRQ_BRIDGE_CNTL__PARITY_RESPONSE_EN_MASK 0x0001L |
|---|
| 35169 | #define BIF_CFG_DEV2_RC0_IRQ_BRIDGE_CNTL__SERR_EN_MASK 0x0002L |
|---|
| 35170 | #define BIF_CFG_DEV2_RC0_IRQ_BRIDGE_CNTL__ISA_EN_MASK 0x0004L |
|---|
| 35171 | #define BIF_CFG_DEV2_RC0_IRQ_BRIDGE_CNTL__VGA_EN_MASK 0x0008L |
|---|
| 35172 | #define BIF_CFG_DEV2_RC0_IRQ_BRIDGE_CNTL__VGA_DEC_MASK 0x0010L |
|---|
| 35173 | #define BIF_CFG_DEV2_RC0_IRQ_BRIDGE_CNTL__MASTER_ABORT_MODE_MASK 0x0020L |
|---|
| 35174 | #define BIF_CFG_DEV2_RC0_IRQ_BRIDGE_CNTL__SECONDARY_BUS_RESET_MASK 0x0040L |
|---|
| 35175 | #define BIF_CFG_DEV2_RC0_IRQ_BRIDGE_CNTL__FAST_B2B_EN_MASK 0x0080L |
|---|
| 35176 | #define BIF_CFG_DEV2_RC0_IRQ_BRIDGE_CNTL__PRIMARY_DISCARD_TIMER_MASK 0x0100L |
|---|
| 35177 | #define BIF_CFG_DEV2_RC0_IRQ_BRIDGE_CNTL__SECONDARY_DISCARD_TIMER_MASK 0x0200L |
|---|
| 35178 | #define BIF_CFG_DEV2_RC0_IRQ_BRIDGE_CNTL__DISCARD_TIMER_STATUS_MASK 0x0400L |
|---|
| 35179 | #define BIF_CFG_DEV2_RC0_IRQ_BRIDGE_CNTL__DISCARD_TIMER_SERR_ENABLE_MASK 0x0800L |
|---|
| 35180 | //BIF_CFG_DEV2_RC0_EXT_BRIDGE_CNTL |
|---|
| 35181 | #define BIF_CFG_DEV2_RC0_EXT_BRIDGE_CNTL__IO_PORT_80_EN__SHIFT 0x0 |
|---|
| 35182 | #define BIF_CFG_DEV2_RC0_EXT_BRIDGE_CNTL__IO_PORT_80_EN_MASK 0x01L |
|---|
| 35183 | //BIF_CFG_DEV2_RC0_PMI_CAP_LIST |
|---|
| 35184 | #define BIF_CFG_DEV2_RC0_PMI_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 35185 | #define BIF_CFG_DEV2_RC0_PMI_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
|---|
| 35186 | #define BIF_CFG_DEV2_RC0_PMI_CAP_LIST__CAP_ID_MASK 0x00FFL |
|---|
| 35187 | #define BIF_CFG_DEV2_RC0_PMI_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
|---|
| 35188 | //BIF_CFG_DEV2_RC0_PMI_CAP |
|---|
| 35189 | #define BIF_CFG_DEV2_RC0_PMI_CAP__VERSION__SHIFT 0x0 |
|---|
| 35190 | #define BIF_CFG_DEV2_RC0_PMI_CAP__PME_CLOCK__SHIFT 0x3 |
|---|
| 35191 | #define BIF_CFG_DEV2_RC0_PMI_CAP__IMMEDIATE_READINESS_ON_RETURN_TO_D0__SHIFT 0x4 |
|---|
| 35192 | #define BIF_CFG_DEV2_RC0_PMI_CAP__DEV_SPECIFIC_INIT__SHIFT 0x5 |
|---|
| 35193 | #define BIF_CFG_DEV2_RC0_PMI_CAP__AUX_CURRENT__SHIFT 0x6 |
|---|
| 35194 | #define BIF_CFG_DEV2_RC0_PMI_CAP__D1_SUPPORT__SHIFT 0x9 |
|---|
| 35195 | #define BIF_CFG_DEV2_RC0_PMI_CAP__D2_SUPPORT__SHIFT 0xa |
|---|
| 35196 | #define BIF_CFG_DEV2_RC0_PMI_CAP__PME_SUPPORT__SHIFT 0xb |
|---|
| 35197 | #define BIF_CFG_DEV2_RC0_PMI_CAP__VERSION_MASK 0x0007L |
|---|
| 35198 | #define BIF_CFG_DEV2_RC0_PMI_CAP__PME_CLOCK_MASK 0x0008L |
|---|
| 35199 | #define BIF_CFG_DEV2_RC0_PMI_CAP__IMMEDIATE_READINESS_ON_RETURN_TO_D0_MASK 0x0010L |
|---|
| 35200 | #define BIF_CFG_DEV2_RC0_PMI_CAP__DEV_SPECIFIC_INIT_MASK 0x0020L |
|---|
| 35201 | #define BIF_CFG_DEV2_RC0_PMI_CAP__AUX_CURRENT_MASK 0x01C0L |
|---|
| 35202 | #define BIF_CFG_DEV2_RC0_PMI_CAP__D1_SUPPORT_MASK 0x0200L |
|---|
| 35203 | #define BIF_CFG_DEV2_RC0_PMI_CAP__D2_SUPPORT_MASK 0x0400L |
|---|
| 35204 | #define BIF_CFG_DEV2_RC0_PMI_CAP__PME_SUPPORT_MASK 0xF800L |
|---|
| 35205 | //BIF_CFG_DEV2_RC0_PMI_STATUS_CNTL |
|---|
| 35206 | #define BIF_CFG_DEV2_RC0_PMI_STATUS_CNTL__POWER_STATE__SHIFT 0x0 |
|---|
| 35207 | #define BIF_CFG_DEV2_RC0_PMI_STATUS_CNTL__NO_SOFT_RESET__SHIFT 0x3 |
|---|
| 35208 | #define BIF_CFG_DEV2_RC0_PMI_STATUS_CNTL__PME_EN__SHIFT 0x8 |
|---|
| 35209 | #define BIF_CFG_DEV2_RC0_PMI_STATUS_CNTL__DATA_SELECT__SHIFT 0x9 |
|---|
| 35210 | #define BIF_CFG_DEV2_RC0_PMI_STATUS_CNTL__DATA_SCALE__SHIFT 0xd |
|---|
| 35211 | #define BIF_CFG_DEV2_RC0_PMI_STATUS_CNTL__PME_STATUS__SHIFT 0xf |
|---|
| 35212 | #define BIF_CFG_DEV2_RC0_PMI_STATUS_CNTL__B2_B3_SUPPORT__SHIFT 0x16 |
|---|
| 35213 | #define BIF_CFG_DEV2_RC0_PMI_STATUS_CNTL__BUS_PWR_EN__SHIFT 0x17 |
|---|
| 35214 | #define BIF_CFG_DEV2_RC0_PMI_STATUS_CNTL__PMI_DATA__SHIFT 0x18 |
|---|
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| 35272 | #define BIF_CFG_DEV2_RC0_DEVICE_CNTL__EXTENDED_TAG_EN_MASK 0x0100L |
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| 35273 | #define BIF_CFG_DEV2_RC0_DEVICE_CNTL__PHANTOM_FUNC_EN_MASK 0x0200L |
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| 35274 | #define BIF_CFG_DEV2_RC0_DEVICE_CNTL__AUX_POWER_PM_EN_MASK 0x0400L |
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| 35290 | #define BIF_CFG_DEV2_RC0_DEVICE_STATUS__AUX_PWR_MASK 0x0010L |
|---|
| 35291 | #define BIF_CFG_DEV2_RC0_DEVICE_STATUS__TRANSACTIONS_PEND_MASK 0x0020L |
|---|
| 35292 | #define BIF_CFG_DEV2_RC0_DEVICE_STATUS__EMER_POWER_REDUCTION_DETECTED_MASK 0x0040L |
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| 35293 | //BIF_CFG_DEV2_RC0_LINK_CAP |
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|---|
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|---|
| 35301 | #define BIF_CFG_DEV2_RC0_LINK_CAP__DL_ACTIVE_REPORTING_CAPABLE__SHIFT 0x14 |
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| 35303 | #define BIF_CFG_DEV2_RC0_LINK_CAP__ASPM_OPTIONALITY_COMPLIANCE__SHIFT 0x16 |
|---|
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| 35308 | #define BIF_CFG_DEV2_RC0_LINK_CAP__L0S_EXIT_LATENCY_MASK 0x00007000L |
|---|
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|---|
| 35310 | #define BIF_CFG_DEV2_RC0_LINK_CAP__CLOCK_POWER_MANAGEMENT_MASK 0x00040000L |
|---|
| 35311 | #define BIF_CFG_DEV2_RC0_LINK_CAP__SURPRISE_DOWN_ERR_REPORTING_MASK 0x00080000L |
|---|
| 35312 | #define BIF_CFG_DEV2_RC0_LINK_CAP__DL_ACTIVE_REPORTING_CAPABLE_MASK 0x00100000L |
|---|
| 35313 | #define BIF_CFG_DEV2_RC0_LINK_CAP__LINK_BW_NOTIFICATION_CAP_MASK 0x00200000L |
|---|
| 35314 | #define BIF_CFG_DEV2_RC0_LINK_CAP__ASPM_OPTIONALITY_COMPLIANCE_MASK 0x00400000L |
|---|
| 35315 | #define BIF_CFG_DEV2_RC0_LINK_CAP__PORT_NUMBER_MASK 0xFF000000L |
|---|
| 35316 | //BIF_CFG_DEV2_RC0_LINK_CNTL |
|---|
| 35317 | #define BIF_CFG_DEV2_RC0_LINK_CNTL__PM_CONTROL__SHIFT 0x0 |
|---|
| 35318 | #define BIF_CFG_DEV2_RC0_LINK_CNTL__PTM_PROP_DELAY_ADAPT_INTER_B__SHIFT 0x2 |
|---|
| 35319 | #define BIF_CFG_DEV2_RC0_LINK_CNTL__READ_CPL_BOUNDARY__SHIFT 0x3 |
|---|
| 35320 | #define BIF_CFG_DEV2_RC0_LINK_CNTL__LINK_DIS__SHIFT 0x4 |
|---|
| 35321 | #define BIF_CFG_DEV2_RC0_LINK_CNTL__RETRAIN_LINK__SHIFT 0x5 |
|---|
| 35322 | #define BIF_CFG_DEV2_RC0_LINK_CNTL__COMMON_CLOCK_CFG__SHIFT 0x6 |
|---|
| 35323 | #define BIF_CFG_DEV2_RC0_LINK_CNTL__EXTENDED_SYNC__SHIFT 0x7 |
|---|
| 35324 | #define BIF_CFG_DEV2_RC0_LINK_CNTL__CLOCK_POWER_MANAGEMENT_EN__SHIFT 0x8 |
|---|
| 35325 | #define BIF_CFG_DEV2_RC0_LINK_CNTL__HW_AUTONOMOUS_WIDTH_DISABLE__SHIFT 0x9 |
|---|
| 35326 | #define BIF_CFG_DEV2_RC0_LINK_CNTL__LINK_BW_MANAGEMENT_INT_EN__SHIFT 0xa |
|---|
| 35327 | #define BIF_CFG_DEV2_RC0_LINK_CNTL__LINK_AUTONOMOUS_BW_INT_EN__SHIFT 0xb |
|---|
| 35328 | #define BIF_CFG_DEV2_RC0_LINK_CNTL__DRS_SIGNALING_CONTROL__SHIFT 0xe |
|---|
| 35329 | #define BIF_CFG_DEV2_RC0_LINK_CNTL__PM_CONTROL_MASK 0x0003L |
|---|
| 35330 | #define BIF_CFG_DEV2_RC0_LINK_CNTL__PTM_PROP_DELAY_ADAPT_INTER_B_MASK 0x0004L |
|---|
| 35331 | #define BIF_CFG_DEV2_RC0_LINK_CNTL__READ_CPL_BOUNDARY_MASK 0x0008L |
|---|
| 35332 | #define BIF_CFG_DEV2_RC0_LINK_CNTL__LINK_DIS_MASK 0x0010L |
|---|
| 35333 | #define BIF_CFG_DEV2_RC0_LINK_CNTL__RETRAIN_LINK_MASK 0x0020L |
|---|
| 35334 | #define BIF_CFG_DEV2_RC0_LINK_CNTL__COMMON_CLOCK_CFG_MASK 0x0040L |
|---|
| 35335 | #define BIF_CFG_DEV2_RC0_LINK_CNTL__EXTENDED_SYNC_MASK 0x0080L |
|---|
| 35336 | #define BIF_CFG_DEV2_RC0_LINK_CNTL__CLOCK_POWER_MANAGEMENT_EN_MASK 0x0100L |
|---|
| 35337 | #define BIF_CFG_DEV2_RC0_LINK_CNTL__HW_AUTONOMOUS_WIDTH_DISABLE_MASK 0x0200L |
|---|
| 35338 | #define BIF_CFG_DEV2_RC0_LINK_CNTL__LINK_BW_MANAGEMENT_INT_EN_MASK 0x0400L |
|---|
| 35339 | #define BIF_CFG_DEV2_RC0_LINK_CNTL__LINK_AUTONOMOUS_BW_INT_EN_MASK 0x0800L |
|---|
| 35340 | #define BIF_CFG_DEV2_RC0_LINK_CNTL__DRS_SIGNALING_CONTROL_MASK 0xC000L |
|---|
| 35341 | //BIF_CFG_DEV2_RC0_LINK_STATUS |
|---|
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|---|
| 35343 | #define BIF_CFG_DEV2_RC0_LINK_STATUS__NEGOTIATED_LINK_WIDTH__SHIFT 0x4 |
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|---|
| 35345 | #define BIF_CFG_DEV2_RC0_LINK_STATUS__SLOT_CLOCK_CFG__SHIFT 0xc |
|---|
| 35346 | #define BIF_CFG_DEV2_RC0_LINK_STATUS__DL_ACTIVE__SHIFT 0xd |
|---|
| 35347 | #define BIF_CFG_DEV2_RC0_LINK_STATUS__LINK_BW_MANAGEMENT_STATUS__SHIFT 0xe |
|---|
| 35348 | #define BIF_CFG_DEV2_RC0_LINK_STATUS__LINK_AUTONOMOUS_BW_STATUS__SHIFT 0xf |
|---|
| 35349 | #define BIF_CFG_DEV2_RC0_LINK_STATUS__CURRENT_LINK_SPEED_MASK 0x000FL |
|---|
| 35350 | #define BIF_CFG_DEV2_RC0_LINK_STATUS__NEGOTIATED_LINK_WIDTH_MASK 0x03F0L |
|---|
| 35351 | #define BIF_CFG_DEV2_RC0_LINK_STATUS__LINK_TRAINING_MASK 0x0800L |
|---|
| 35352 | #define BIF_CFG_DEV2_RC0_LINK_STATUS__SLOT_CLOCK_CFG_MASK 0x1000L |
|---|
| 35353 | #define BIF_CFG_DEV2_RC0_LINK_STATUS__DL_ACTIVE_MASK 0x2000L |
|---|
| 35354 | #define BIF_CFG_DEV2_RC0_LINK_STATUS__LINK_BW_MANAGEMENT_STATUS_MASK 0x4000L |
|---|
| 35355 | #define BIF_CFG_DEV2_RC0_LINK_STATUS__LINK_AUTONOMOUS_BW_STATUS_MASK 0x8000L |
|---|
| 35356 | //BIF_CFG_DEV2_RC0_SLOT_CAP |
|---|
| 35357 | #define BIF_CFG_DEV2_RC0_SLOT_CAP__ATTN_BUTTON_PRESENT__SHIFT 0x0 |
|---|
| 35358 | #define BIF_CFG_DEV2_RC0_SLOT_CAP__PWR_CONTROLLER_PRESENT__SHIFT 0x1 |
|---|
| 35359 | #define BIF_CFG_DEV2_RC0_SLOT_CAP__MRL_SENSOR_PRESENT__SHIFT 0x2 |
|---|
| 35360 | #define BIF_CFG_DEV2_RC0_SLOT_CAP__ATTN_INDICATOR_PRESENT__SHIFT 0x3 |
|---|
| 35361 | #define BIF_CFG_DEV2_RC0_SLOT_CAP__PWR_INDICATOR_PRESENT__SHIFT 0x4 |
|---|
| 35362 | #define BIF_CFG_DEV2_RC0_SLOT_CAP__HOTPLUG_SURPRISE__SHIFT 0x5 |
|---|
| 35363 | #define BIF_CFG_DEV2_RC0_SLOT_CAP__HOTPLUG_CAPABLE__SHIFT 0x6 |
|---|
| 35364 | #define BIF_CFG_DEV2_RC0_SLOT_CAP__SLOT_PWR_LIMIT_VALUE__SHIFT 0x7 |
|---|
| 35365 | #define BIF_CFG_DEV2_RC0_SLOT_CAP__SLOT_PWR_LIMIT_SCALE__SHIFT 0xf |
|---|
| 35366 | #define BIF_CFG_DEV2_RC0_SLOT_CAP__ELECTROMECH_INTERLOCK_PRESENT__SHIFT 0x11 |
|---|
| 35367 | #define BIF_CFG_DEV2_RC0_SLOT_CAP__NO_COMMAND_COMPLETED_SUPPORTED__SHIFT 0x12 |
|---|
| 35368 | #define BIF_CFG_DEV2_RC0_SLOT_CAP__PHYSICAL_SLOT_NUM__SHIFT 0x13 |
|---|
| 35369 | #define BIF_CFG_DEV2_RC0_SLOT_CAP__ATTN_BUTTON_PRESENT_MASK 0x00000001L |
|---|
| 35370 | #define BIF_CFG_DEV2_RC0_SLOT_CAP__PWR_CONTROLLER_PRESENT_MASK 0x00000002L |
|---|
| 35371 | #define BIF_CFG_DEV2_RC0_SLOT_CAP__MRL_SENSOR_PRESENT_MASK 0x00000004L |
|---|
| 35372 | #define BIF_CFG_DEV2_RC0_SLOT_CAP__ATTN_INDICATOR_PRESENT_MASK 0x00000008L |
|---|
| 35373 | #define BIF_CFG_DEV2_RC0_SLOT_CAP__PWR_INDICATOR_PRESENT_MASK 0x00000010L |
|---|
| 35374 | #define BIF_CFG_DEV2_RC0_SLOT_CAP__HOTPLUG_SURPRISE_MASK 0x00000020L |
|---|
| 35375 | #define BIF_CFG_DEV2_RC0_SLOT_CAP__HOTPLUG_CAPABLE_MASK 0x00000040L |
|---|
| 35376 | #define BIF_CFG_DEV2_RC0_SLOT_CAP__SLOT_PWR_LIMIT_VALUE_MASK 0x00007F80L |
|---|
| 35377 | #define BIF_CFG_DEV2_RC0_SLOT_CAP__SLOT_PWR_LIMIT_SCALE_MASK 0x00018000L |
|---|
| 35378 | #define BIF_CFG_DEV2_RC0_SLOT_CAP__ELECTROMECH_INTERLOCK_PRESENT_MASK 0x00020000L |
|---|
| 35379 | #define BIF_CFG_DEV2_RC0_SLOT_CAP__NO_COMMAND_COMPLETED_SUPPORTED_MASK 0x00040000L |
|---|
| 35380 | #define BIF_CFG_DEV2_RC0_SLOT_CAP__PHYSICAL_SLOT_NUM_MASK 0xFFF80000L |
|---|
| 35381 | //BIF_CFG_DEV2_RC0_SLOT_CNTL |
|---|
| 35382 | #define BIF_CFG_DEV2_RC0_SLOT_CNTL__ATTN_BUTTON_PRESSED_EN__SHIFT 0x0 |
|---|
| 35383 | #define BIF_CFG_DEV2_RC0_SLOT_CNTL__PWR_FAULT_DETECTED_EN__SHIFT 0x1 |
|---|
| 35384 | #define BIF_CFG_DEV2_RC0_SLOT_CNTL__MRL_SENSOR_CHANGED_EN__SHIFT 0x2 |
|---|
| 35385 | #define BIF_CFG_DEV2_RC0_SLOT_CNTL__PRESENCE_DETECT_CHANGED_EN__SHIFT 0x3 |
|---|
| 35386 | #define BIF_CFG_DEV2_RC0_SLOT_CNTL__COMMAND_COMPLETED_INTR_EN__SHIFT 0x4 |
|---|
| 35387 | #define BIF_CFG_DEV2_RC0_SLOT_CNTL__HOTPLUG_INTR_EN__SHIFT 0x5 |
|---|
| 35388 | #define BIF_CFG_DEV2_RC0_SLOT_CNTL__ATTN_INDICATOR_CNTL__SHIFT 0x6 |
|---|
| 35389 | #define BIF_CFG_DEV2_RC0_SLOT_CNTL__PWR_INDICATOR_CNTL__SHIFT 0x8 |
|---|
| 35390 | #define BIF_CFG_DEV2_RC0_SLOT_CNTL__PWR_CONTROLLER_CNTL__SHIFT 0xa |
|---|
| 35391 | #define BIF_CFG_DEV2_RC0_SLOT_CNTL__ELECTROMECH_INTERLOCK_CNTL__SHIFT 0xb |
|---|
| 35392 | #define BIF_CFG_DEV2_RC0_SLOT_CNTL__DL_STATE_CHANGED_EN__SHIFT 0xc |
|---|
| 35393 | #define BIF_CFG_DEV2_RC0_SLOT_CNTL__AUTO_SLOT_PWR_LIMIT_DISABLE__SHIFT 0xd |
|---|
| 35394 | #define BIF_CFG_DEV2_RC0_SLOT_CNTL__ATTN_BUTTON_PRESSED_EN_MASK 0x0001L |
|---|
| 35395 | #define BIF_CFG_DEV2_RC0_SLOT_CNTL__PWR_FAULT_DETECTED_EN_MASK 0x0002L |
|---|
| 35396 | #define BIF_CFG_DEV2_RC0_SLOT_CNTL__MRL_SENSOR_CHANGED_EN_MASK 0x0004L |
|---|
| 35397 | #define BIF_CFG_DEV2_RC0_SLOT_CNTL__PRESENCE_DETECT_CHANGED_EN_MASK 0x0008L |
|---|
| 35398 | #define BIF_CFG_DEV2_RC0_SLOT_CNTL__COMMAND_COMPLETED_INTR_EN_MASK 0x0010L |
|---|
| 35399 | #define BIF_CFG_DEV2_RC0_SLOT_CNTL__HOTPLUG_INTR_EN_MASK 0x0020L |
|---|
| 35400 | #define BIF_CFG_DEV2_RC0_SLOT_CNTL__ATTN_INDICATOR_CNTL_MASK 0x00C0L |
|---|
| 35401 | #define BIF_CFG_DEV2_RC0_SLOT_CNTL__PWR_INDICATOR_CNTL_MASK 0x0300L |
|---|
| 35402 | #define BIF_CFG_DEV2_RC0_SLOT_CNTL__PWR_CONTROLLER_CNTL_MASK 0x0400L |
|---|
| 35403 | #define BIF_CFG_DEV2_RC0_SLOT_CNTL__ELECTROMECH_INTERLOCK_CNTL_MASK 0x0800L |
|---|
| 35404 | #define BIF_CFG_DEV2_RC0_SLOT_CNTL__DL_STATE_CHANGED_EN_MASK 0x1000L |
|---|
| 35405 | #define BIF_CFG_DEV2_RC0_SLOT_CNTL__AUTO_SLOT_PWR_LIMIT_DISABLE_MASK 0x2000L |
|---|
| 35406 | //BIF_CFG_DEV2_RC0_SLOT_STATUS |
|---|
| 35407 | #define BIF_CFG_DEV2_RC0_SLOT_STATUS__ATTN_BUTTON_PRESSED__SHIFT 0x0 |
|---|
| 35408 | #define BIF_CFG_DEV2_RC0_SLOT_STATUS__PWR_FAULT_DETECTED__SHIFT 0x1 |
|---|
| 35409 | #define BIF_CFG_DEV2_RC0_SLOT_STATUS__MRL_SENSOR_CHANGED__SHIFT 0x2 |
|---|
| 35410 | #define BIF_CFG_DEV2_RC0_SLOT_STATUS__PRESENCE_DETECT_CHANGED__SHIFT 0x3 |
|---|
| 35411 | #define BIF_CFG_DEV2_RC0_SLOT_STATUS__COMMAND_COMPLETED__SHIFT 0x4 |
|---|
| 35412 | #define BIF_CFG_DEV2_RC0_SLOT_STATUS__MRL_SENSOR_STATE__SHIFT 0x5 |
|---|
| 35413 | #define BIF_CFG_DEV2_RC0_SLOT_STATUS__PRESENCE_DETECT_STATE__SHIFT 0x6 |
|---|
| 35414 | #define BIF_CFG_DEV2_RC0_SLOT_STATUS__ELECTROMECH_INTERLOCK_STATUS__SHIFT 0x7 |
|---|
| 35415 | #define BIF_CFG_DEV2_RC0_SLOT_STATUS__DL_STATE_CHANGED__SHIFT 0x8 |
|---|
| 35416 | #define BIF_CFG_DEV2_RC0_SLOT_STATUS__ATTN_BUTTON_PRESSED_MASK 0x0001L |
|---|
| 35417 | #define BIF_CFG_DEV2_RC0_SLOT_STATUS__PWR_FAULT_DETECTED_MASK 0x0002L |
|---|
| 35418 | #define BIF_CFG_DEV2_RC0_SLOT_STATUS__MRL_SENSOR_CHANGED_MASK 0x0004L |
|---|
| 35419 | #define BIF_CFG_DEV2_RC0_SLOT_STATUS__PRESENCE_DETECT_CHANGED_MASK 0x0008L |
|---|
| 35420 | #define BIF_CFG_DEV2_RC0_SLOT_STATUS__COMMAND_COMPLETED_MASK 0x0010L |
|---|
| 35421 | #define BIF_CFG_DEV2_RC0_SLOT_STATUS__MRL_SENSOR_STATE_MASK 0x0020L |
|---|
| 35422 | #define BIF_CFG_DEV2_RC0_SLOT_STATUS__PRESENCE_DETECT_STATE_MASK 0x0040L |
|---|
| 35423 | #define BIF_CFG_DEV2_RC0_SLOT_STATUS__ELECTROMECH_INTERLOCK_STATUS_MASK 0x0080L |
|---|
| 35424 | #define BIF_CFG_DEV2_RC0_SLOT_STATUS__DL_STATE_CHANGED_MASK 0x0100L |
|---|
| 35425 | //BIF_CFG_DEV2_RC0_ROOT_CNTL |
|---|
| 35426 | #define BIF_CFG_DEV2_RC0_ROOT_CNTL__SERR_ON_CORR_ERR_EN__SHIFT 0x0 |
|---|
| 35427 | #define BIF_CFG_DEV2_RC0_ROOT_CNTL__SERR_ON_NONFATAL_ERR_EN__SHIFT 0x1 |
|---|
| 35428 | #define BIF_CFG_DEV2_RC0_ROOT_CNTL__SERR_ON_FATAL_ERR_EN__SHIFT 0x2 |
|---|
| 35429 | #define BIF_CFG_DEV2_RC0_ROOT_CNTL__PM_INTERRUPT_EN__SHIFT 0x3 |
|---|
| 35430 | #define BIF_CFG_DEV2_RC0_ROOT_CNTL__CRS_SOFTWARE_VISIBILITY_EN__SHIFT 0x4 |
|---|
| 35431 | #define BIF_CFG_DEV2_RC0_ROOT_CNTL__SERR_ON_CORR_ERR_EN_MASK 0x0001L |
|---|
| 35432 | #define BIF_CFG_DEV2_RC0_ROOT_CNTL__SERR_ON_NONFATAL_ERR_EN_MASK 0x0002L |
|---|
| 35433 | #define BIF_CFG_DEV2_RC0_ROOT_CNTL__SERR_ON_FATAL_ERR_EN_MASK 0x0004L |
|---|
| 35434 | #define BIF_CFG_DEV2_RC0_ROOT_CNTL__PM_INTERRUPT_EN_MASK 0x0008L |
|---|
| 35435 | #define BIF_CFG_DEV2_RC0_ROOT_CNTL__CRS_SOFTWARE_VISIBILITY_EN_MASK 0x0010L |
|---|
| 35436 | //BIF_CFG_DEV2_RC0_ROOT_CAP |
|---|
| 35437 | #define BIF_CFG_DEV2_RC0_ROOT_CAP__CRS_SOFTWARE_VISIBILITY__SHIFT 0x0 |
|---|
| 35438 | #define BIF_CFG_DEV2_RC0_ROOT_CAP__CRS_SOFTWARE_VISIBILITY_MASK 0x0001L |
|---|
| 35439 | //BIF_CFG_DEV2_RC0_ROOT_STATUS |
|---|
| 35440 | #define BIF_CFG_DEV2_RC0_ROOT_STATUS__PME_REQUESTOR_ID__SHIFT 0x0 |
|---|
| 35441 | #define BIF_CFG_DEV2_RC0_ROOT_STATUS__PME_STATUS__SHIFT 0x10 |
|---|
| 35442 | #define BIF_CFG_DEV2_RC0_ROOT_STATUS__PME_PENDING__SHIFT 0x11 |
|---|
| 35443 | #define BIF_CFG_DEV2_RC0_ROOT_STATUS__PME_REQUESTOR_ID_MASK 0x0000FFFFL |
|---|
| 35444 | #define BIF_CFG_DEV2_RC0_ROOT_STATUS__PME_STATUS_MASK 0x00010000L |
|---|
| 35445 | #define BIF_CFG_DEV2_RC0_ROOT_STATUS__PME_PENDING_MASK 0x00020000L |
|---|
| 35446 | //BIF_CFG_DEV2_RC0_DEVICE_CAP2 |
|---|
| 35447 | #define BIF_CFG_DEV2_RC0_DEVICE_CAP2__CPL_TIMEOUT_RANGE_SUPPORTED__SHIFT 0x0 |
|---|
| 35448 | #define BIF_CFG_DEV2_RC0_DEVICE_CAP2__CPL_TIMEOUT_DIS_SUPPORTED__SHIFT 0x4 |
|---|
| 35449 | #define BIF_CFG_DEV2_RC0_DEVICE_CAP2__ARI_FORWARDING_SUPPORTED__SHIFT 0x5 |
|---|
| 35450 | #define BIF_CFG_DEV2_RC0_DEVICE_CAP2__ATOMICOP_ROUTING_SUPPORTED__SHIFT 0x6 |
|---|
| 35451 | #define BIF_CFG_DEV2_RC0_DEVICE_CAP2__ATOMICOP_32CMPLT_SUPPORTED__SHIFT 0x7 |
|---|
| 35452 | #define BIF_CFG_DEV2_RC0_DEVICE_CAP2__ATOMICOP_64CMPLT_SUPPORTED__SHIFT 0x8 |
|---|
| 35453 | #define BIF_CFG_DEV2_RC0_DEVICE_CAP2__CAS128_CMPLT_SUPPORTED__SHIFT 0x9 |
|---|
| 35454 | #define BIF_CFG_DEV2_RC0_DEVICE_CAP2__NO_RO_ENABLED_P2P_PASSING__SHIFT 0xa |
|---|
| 35455 | #define BIF_CFG_DEV2_RC0_DEVICE_CAP2__LTR_SUPPORTED__SHIFT 0xb |
|---|
| 35456 | #define BIF_CFG_DEV2_RC0_DEVICE_CAP2__TPH_CPLR_SUPPORTED__SHIFT 0xc |
|---|
| 35457 | #define BIF_CFG_DEV2_RC0_DEVICE_CAP2__LN_SYSTEM_CLS__SHIFT 0xe |
|---|
| 35458 | #define BIF_CFG_DEV2_RC0_DEVICE_CAP2__TEN_BIT_TAG_COMPLETER_SUPPORTED__SHIFT 0x10 |
|---|
| 35459 | #define BIF_CFG_DEV2_RC0_DEVICE_CAP2__TEN_BIT_TAG_REQUESTER_SUPPORTED__SHIFT 0x11 |
|---|
| 35460 | #define BIF_CFG_DEV2_RC0_DEVICE_CAP2__OBFF_SUPPORTED__SHIFT 0x12 |
|---|
| 35461 | #define BIF_CFG_DEV2_RC0_DEVICE_CAP2__EXTENDED_FMT_FIELD_SUPPORTED__SHIFT 0x14 |
|---|
| 35462 | #define BIF_CFG_DEV2_RC0_DEVICE_CAP2__END_END_TLP_PREFIX_SUPPORTED__SHIFT 0x15 |
|---|
| 35463 | #define BIF_CFG_DEV2_RC0_DEVICE_CAP2__MAX_END_END_TLP_PREFIXES__SHIFT 0x16 |
|---|
| 35464 | #define BIF_CFG_DEV2_RC0_DEVICE_CAP2__EMER_POWER_REDUCTION_SUPPORTED__SHIFT 0x18 |
|---|
| 35465 | #define BIF_CFG_DEV2_RC0_DEVICE_CAP2__EMER_POWER_REDUCTION_INIT_REQ__SHIFT 0x1a |
|---|
| 35466 | #define BIF_CFG_DEV2_RC0_DEVICE_CAP2__FRS_SUPPORTED__SHIFT 0x1f |
|---|
| 35467 | #define BIF_CFG_DEV2_RC0_DEVICE_CAP2__CPL_TIMEOUT_RANGE_SUPPORTED_MASK 0x0000000FL |
|---|
| 35468 | #define BIF_CFG_DEV2_RC0_DEVICE_CAP2__CPL_TIMEOUT_DIS_SUPPORTED_MASK 0x00000010L |
|---|
| 35469 | #define BIF_CFG_DEV2_RC0_DEVICE_CAP2__ARI_FORWARDING_SUPPORTED_MASK 0x00000020L |
|---|
| 35470 | #define BIF_CFG_DEV2_RC0_DEVICE_CAP2__ATOMICOP_ROUTING_SUPPORTED_MASK 0x00000040L |
|---|
| 35471 | #define BIF_CFG_DEV2_RC0_DEVICE_CAP2__ATOMICOP_32CMPLT_SUPPORTED_MASK 0x00000080L |
|---|
| 35472 | #define BIF_CFG_DEV2_RC0_DEVICE_CAP2__ATOMICOP_64CMPLT_SUPPORTED_MASK 0x00000100L |
|---|
| 35473 | #define BIF_CFG_DEV2_RC0_DEVICE_CAP2__CAS128_CMPLT_SUPPORTED_MASK 0x00000200L |
|---|
| 35474 | #define BIF_CFG_DEV2_RC0_DEVICE_CAP2__NO_RO_ENABLED_P2P_PASSING_MASK 0x00000400L |
|---|
| 35475 | #define BIF_CFG_DEV2_RC0_DEVICE_CAP2__LTR_SUPPORTED_MASK 0x00000800L |
|---|
| 35476 | #define BIF_CFG_DEV2_RC0_DEVICE_CAP2__TPH_CPLR_SUPPORTED_MASK 0x00003000L |
|---|
| 35477 | #define BIF_CFG_DEV2_RC0_DEVICE_CAP2__LN_SYSTEM_CLS_MASK 0x0000C000L |
|---|
| 35478 | #define BIF_CFG_DEV2_RC0_DEVICE_CAP2__TEN_BIT_TAG_COMPLETER_SUPPORTED_MASK 0x00010000L |
|---|
| 35479 | #define BIF_CFG_DEV2_RC0_DEVICE_CAP2__TEN_BIT_TAG_REQUESTER_SUPPORTED_MASK 0x00020000L |
|---|
| 35480 | #define BIF_CFG_DEV2_RC0_DEVICE_CAP2__OBFF_SUPPORTED_MASK 0x000C0000L |
|---|
| 35481 | #define BIF_CFG_DEV2_RC0_DEVICE_CAP2__EXTENDED_FMT_FIELD_SUPPORTED_MASK 0x00100000L |
|---|
| 35482 | #define BIF_CFG_DEV2_RC0_DEVICE_CAP2__END_END_TLP_PREFIX_SUPPORTED_MASK 0x00200000L |
|---|
| 35483 | #define BIF_CFG_DEV2_RC0_DEVICE_CAP2__MAX_END_END_TLP_PREFIXES_MASK 0x00C00000L |
|---|
| 35484 | #define BIF_CFG_DEV2_RC0_DEVICE_CAP2__EMER_POWER_REDUCTION_SUPPORTED_MASK 0x03000000L |
|---|
| 35485 | #define BIF_CFG_DEV2_RC0_DEVICE_CAP2__EMER_POWER_REDUCTION_INIT_REQ_MASK 0x04000000L |
|---|
| 35486 | #define BIF_CFG_DEV2_RC0_DEVICE_CAP2__FRS_SUPPORTED_MASK 0x80000000L |
|---|
| 35487 | //BIF_CFG_DEV2_RC0_DEVICE_CNTL2 |
|---|
| 35488 | #define BIF_CFG_DEV2_RC0_DEVICE_CNTL2__CPL_TIMEOUT_VALUE__SHIFT 0x0 |
|---|
| 35489 | #define BIF_CFG_DEV2_RC0_DEVICE_CNTL2__CPL_TIMEOUT_DIS__SHIFT 0x4 |
|---|
| 35490 | #define BIF_CFG_DEV2_RC0_DEVICE_CNTL2__ARI_FORWARDING_EN__SHIFT 0x5 |
|---|
| 35491 | #define BIF_CFG_DEV2_RC0_DEVICE_CNTL2__ATOMICOP_REQUEST_EN__SHIFT 0x6 |
|---|
| 35492 | #define BIF_CFG_DEV2_RC0_DEVICE_CNTL2__ATOMICOP_EGRESS_BLOCKING__SHIFT 0x7 |
|---|
| 35493 | #define BIF_CFG_DEV2_RC0_DEVICE_CNTL2__IDO_REQUEST_ENABLE__SHIFT 0x8 |
|---|
| 35494 | #define BIF_CFG_DEV2_RC0_DEVICE_CNTL2__IDO_COMPLETION_ENABLE__SHIFT 0x9 |
|---|
| 35495 | #define BIF_CFG_DEV2_RC0_DEVICE_CNTL2__LTR_EN__SHIFT 0xa |
|---|
| 35496 | #define BIF_CFG_DEV2_RC0_DEVICE_CNTL2__EMER_POWER_REDUCTION_REQUEST__SHIFT 0xb |
|---|
| 35497 | #define BIF_CFG_DEV2_RC0_DEVICE_CNTL2__TEN_BIT_TAG_REQUESTER_ENABLE__SHIFT 0xc |
|---|
| 35498 | #define BIF_CFG_DEV2_RC0_DEVICE_CNTL2__OBFF_EN__SHIFT 0xd |
|---|
| 35499 | #define BIF_CFG_DEV2_RC0_DEVICE_CNTL2__END_END_TLP_PREFIX_BLOCKING__SHIFT 0xf |
|---|
| 35500 | #define BIF_CFG_DEV2_RC0_DEVICE_CNTL2__CPL_TIMEOUT_VALUE_MASK 0x000FL |
|---|
| 35501 | #define BIF_CFG_DEV2_RC0_DEVICE_CNTL2__CPL_TIMEOUT_DIS_MASK 0x0010L |
|---|
| 35502 | #define BIF_CFG_DEV2_RC0_DEVICE_CNTL2__ARI_FORWARDING_EN_MASK 0x0020L |
|---|
| 35503 | #define BIF_CFG_DEV2_RC0_DEVICE_CNTL2__ATOMICOP_REQUEST_EN_MASK 0x0040L |
|---|
| 35504 | #define BIF_CFG_DEV2_RC0_DEVICE_CNTL2__ATOMICOP_EGRESS_BLOCKING_MASK 0x0080L |
|---|
| 35505 | #define BIF_CFG_DEV2_RC0_DEVICE_CNTL2__IDO_REQUEST_ENABLE_MASK 0x0100L |
|---|
| 35506 | #define BIF_CFG_DEV2_RC0_DEVICE_CNTL2__IDO_COMPLETION_ENABLE_MASK 0x0200L |
|---|
| 35507 | #define BIF_CFG_DEV2_RC0_DEVICE_CNTL2__LTR_EN_MASK 0x0400L |
|---|
| 35508 | #define BIF_CFG_DEV2_RC0_DEVICE_CNTL2__EMER_POWER_REDUCTION_REQUEST_MASK 0x0800L |
|---|
| 35509 | #define BIF_CFG_DEV2_RC0_DEVICE_CNTL2__TEN_BIT_TAG_REQUESTER_ENABLE_MASK 0x1000L |
|---|
| 35510 | #define BIF_CFG_DEV2_RC0_DEVICE_CNTL2__OBFF_EN_MASK 0x6000L |
|---|
| 35511 | #define BIF_CFG_DEV2_RC0_DEVICE_CNTL2__END_END_TLP_PREFIX_BLOCKING_MASK 0x8000L |
|---|
| 35512 | //BIF_CFG_DEV2_RC0_DEVICE_STATUS2 |
|---|
| 35513 | #define BIF_CFG_DEV2_RC0_DEVICE_STATUS2__RESERVED__SHIFT 0x0 |
|---|
| 35514 | #define BIF_CFG_DEV2_RC0_DEVICE_STATUS2__RESERVED_MASK 0xFFFFL |
|---|
| 35515 | //BIF_CFG_DEV2_RC0_LINK_CAP2 |
|---|
| 35516 | #define BIF_CFG_DEV2_RC0_LINK_CAP2__SUPPORTED_LINK_SPEED__SHIFT 0x1 |
|---|
| 35517 | #define BIF_CFG_DEV2_RC0_LINK_CAP2__CROSSLINK_SUPPORTED__SHIFT 0x8 |
|---|
| 35518 | #define BIF_CFG_DEV2_RC0_LINK_CAP2__LOWER_SKP_OS_GEN_SUPPORT__SHIFT 0x9 |
|---|
| 35519 | #define BIF_CFG_DEV2_RC0_LINK_CAP2__LOWER_SKP_OS_RCV_SUPPORT__SHIFT 0x10 |
|---|
| 35520 | #define BIF_CFG_DEV2_RC0_LINK_CAP2__RTM1_PRESENCE_DET_SUPPORT__SHIFT 0x17 |
|---|
| 35521 | #define BIF_CFG_DEV2_RC0_LINK_CAP2__RTM2_PRESENCE_DET_SUPPORT__SHIFT 0x18 |
|---|
| 35522 | #define BIF_CFG_DEV2_RC0_LINK_CAP2__DRS_SUPPORTED__SHIFT 0x1f |
|---|
| 35523 | #define BIF_CFG_DEV2_RC0_LINK_CAP2__SUPPORTED_LINK_SPEED_MASK 0x000000FEL |
|---|
| 35524 | #define BIF_CFG_DEV2_RC0_LINK_CAP2__CROSSLINK_SUPPORTED_MASK 0x00000100L |
|---|
| 35525 | #define BIF_CFG_DEV2_RC0_LINK_CAP2__LOWER_SKP_OS_GEN_SUPPORT_MASK 0x0000FE00L |
|---|
| 35526 | #define BIF_CFG_DEV2_RC0_LINK_CAP2__LOWER_SKP_OS_RCV_SUPPORT_MASK 0x007F0000L |
|---|
| 35527 | #define BIF_CFG_DEV2_RC0_LINK_CAP2__RTM1_PRESENCE_DET_SUPPORT_MASK 0x00800000L |
|---|
| 35528 | #define BIF_CFG_DEV2_RC0_LINK_CAP2__RTM2_PRESENCE_DET_SUPPORT_MASK 0x01000000L |
|---|
| 35529 | #define BIF_CFG_DEV2_RC0_LINK_CAP2__DRS_SUPPORTED_MASK 0x80000000L |
|---|
| 35530 | //BIF_CFG_DEV2_RC0_LINK_CNTL2 |
|---|
| 35531 | #define BIF_CFG_DEV2_RC0_LINK_CNTL2__TARGET_LINK_SPEED__SHIFT 0x0 |
|---|
| 35532 | #define BIF_CFG_DEV2_RC0_LINK_CNTL2__ENTER_COMPLIANCE__SHIFT 0x4 |
|---|
| 35533 | #define BIF_CFG_DEV2_RC0_LINK_CNTL2__HW_AUTONOMOUS_SPEED_DISABLE__SHIFT 0x5 |
|---|
| 35534 | #define BIF_CFG_DEV2_RC0_LINK_CNTL2__SELECTABLE_DEEMPHASIS__SHIFT 0x6 |
|---|
| 35535 | #define BIF_CFG_DEV2_RC0_LINK_CNTL2__XMIT_MARGIN__SHIFT 0x7 |
|---|
| 35536 | #define BIF_CFG_DEV2_RC0_LINK_CNTL2__ENTER_MOD_COMPLIANCE__SHIFT 0xa |
|---|
| 35537 | #define BIF_CFG_DEV2_RC0_LINK_CNTL2__COMPLIANCE_SOS__SHIFT 0xb |
|---|
| 35538 | #define BIF_CFG_DEV2_RC0_LINK_CNTL2__COMPLIANCE_DEEMPHASIS__SHIFT 0xc |
|---|
| 35539 | #define BIF_CFG_DEV2_RC0_LINK_CNTL2__TARGET_LINK_SPEED_MASK 0x000FL |
|---|
| 35540 | #define BIF_CFG_DEV2_RC0_LINK_CNTL2__ENTER_COMPLIANCE_MASK 0x0010L |
|---|
| 35541 | #define BIF_CFG_DEV2_RC0_LINK_CNTL2__HW_AUTONOMOUS_SPEED_DISABLE_MASK 0x0020L |
|---|
| 35542 | #define BIF_CFG_DEV2_RC0_LINK_CNTL2__SELECTABLE_DEEMPHASIS_MASK 0x0040L |
|---|
| 35543 | #define BIF_CFG_DEV2_RC0_LINK_CNTL2__XMIT_MARGIN_MASK 0x0380L |
|---|
| 35544 | #define BIF_CFG_DEV2_RC0_LINK_CNTL2__ENTER_MOD_COMPLIANCE_MASK 0x0400L |
|---|
| 35545 | #define BIF_CFG_DEV2_RC0_LINK_CNTL2__COMPLIANCE_SOS_MASK 0x0800L |
|---|
| 35546 | #define BIF_CFG_DEV2_RC0_LINK_CNTL2__COMPLIANCE_DEEMPHASIS_MASK 0xF000L |
|---|
| 35547 | //BIF_CFG_DEV2_RC0_LINK_STATUS2 |
|---|
| 35548 | #define BIF_CFG_DEV2_RC0_LINK_STATUS2__CUR_DEEMPHASIS_LEVEL__SHIFT 0x0 |
|---|
| 35549 | #define BIF_CFG_DEV2_RC0_LINK_STATUS2__EQUALIZATION_COMPLETE_8GT__SHIFT 0x1 |
|---|
| 35550 | #define BIF_CFG_DEV2_RC0_LINK_STATUS2__EQUALIZATION_PHASE1_SUCCESS_8GT__SHIFT 0x2 |
|---|
| 35551 | #define BIF_CFG_DEV2_RC0_LINK_STATUS2__EQUALIZATION_PHASE2_SUCCESS_8GT__SHIFT 0x3 |
|---|
| 35552 | #define BIF_CFG_DEV2_RC0_LINK_STATUS2__EQUALIZATION_PHASE3_SUCCESS_8GT__SHIFT 0x4 |
|---|
| 35553 | #define BIF_CFG_DEV2_RC0_LINK_STATUS2__LINK_EQUALIZATION_REQUEST_8GT__SHIFT 0x5 |
|---|
| 35554 | #define BIF_CFG_DEV2_RC0_LINK_STATUS2__RTM1_PRESENCE_DET__SHIFT 0x6 |
|---|
| 35555 | #define BIF_CFG_DEV2_RC0_LINK_STATUS2__RTM2_PRESENCE_DET__SHIFT 0x7 |
|---|
| 35556 | #define BIF_CFG_DEV2_RC0_LINK_STATUS2__CROSSLINK_RESOLUTION__SHIFT 0x8 |
|---|
| 35557 | #define BIF_CFG_DEV2_RC0_LINK_STATUS2__DOWNSTREAM_COMPONENT_PRESENCE__SHIFT 0xc |
|---|
| 35558 | #define BIF_CFG_DEV2_RC0_LINK_STATUS2__DRS_MESSAGE_RECEIVED__SHIFT 0xf |
|---|
| 35559 | #define BIF_CFG_DEV2_RC0_LINK_STATUS2__CUR_DEEMPHASIS_LEVEL_MASK 0x0001L |
|---|
| 35560 | #define BIF_CFG_DEV2_RC0_LINK_STATUS2__EQUALIZATION_COMPLETE_8GT_MASK 0x0002L |
|---|
| 35561 | #define BIF_CFG_DEV2_RC0_LINK_STATUS2__EQUALIZATION_PHASE1_SUCCESS_8GT_MASK 0x0004L |
|---|
| 35562 | #define BIF_CFG_DEV2_RC0_LINK_STATUS2__EQUALIZATION_PHASE2_SUCCESS_8GT_MASK 0x0008L |
|---|
| 35563 | #define BIF_CFG_DEV2_RC0_LINK_STATUS2__EQUALIZATION_PHASE3_SUCCESS_8GT_MASK 0x0010L |
|---|
| 35564 | #define BIF_CFG_DEV2_RC0_LINK_STATUS2__LINK_EQUALIZATION_REQUEST_8GT_MASK 0x0020L |
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| 35565 | #define BIF_CFG_DEV2_RC0_LINK_STATUS2__RTM1_PRESENCE_DET_MASK 0x0040L |
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|---|
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| 35574 | #define BIF_CFG_DEV2_RC0_SLOT_CNTL2__RESERVED__SHIFT 0x0 |
|---|
| 35575 | #define BIF_CFG_DEV2_RC0_SLOT_CNTL2__RESERVED_MASK 0xFFFFL |
|---|
| 35576 | //BIF_CFG_DEV2_RC0_SLOT_STATUS2 |
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| 35577 | #define BIF_CFG_DEV2_RC0_SLOT_STATUS2__RESERVED__SHIFT 0x0 |
|---|
| 35578 | #define BIF_CFG_DEV2_RC0_SLOT_STATUS2__RESERVED_MASK 0xFFFFL |
|---|
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|---|
| 35581 | #define BIF_CFG_DEV2_RC0_MSI_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
|---|
| 35582 | #define BIF_CFG_DEV2_RC0_MSI_CAP_LIST__CAP_ID_MASK 0x00FFL |
|---|
| 35583 | #define BIF_CFG_DEV2_RC0_MSI_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
|---|
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|---|
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| 35586 | #define BIF_CFG_DEV2_RC0_MSI_MSG_CNTL__MSI_MULTI_CAP__SHIFT 0x1 |
|---|
| 35587 | #define BIF_CFG_DEV2_RC0_MSI_MSG_CNTL__MSI_MULTI_EN__SHIFT 0x4 |
|---|
| 35588 | #define BIF_CFG_DEV2_RC0_MSI_MSG_CNTL__MSI_64BIT__SHIFT 0x7 |
|---|
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|---|
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| 35595 | #define BIF_CFG_DEV2_RC0_MSI_MSG_CNTL__MSI_64BIT_MASK 0x0080L |
|---|
| 35596 | #define BIF_CFG_DEV2_RC0_MSI_MSG_CNTL__MSI_PERVECTOR_MASKING_CAP_MASK 0x0100L |
|---|
| 35597 | #define BIF_CFG_DEV2_RC0_MSI_MSG_CNTL__MSI_EXT_MSG_DATA_CAP_MASK 0x0200L |
|---|
| 35598 | #define BIF_CFG_DEV2_RC0_MSI_MSG_CNTL__MSI_EXT_MSG_DATA_EN_MASK 0x0400L |
|---|
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| 35600 | #define BIF_CFG_DEV2_RC0_MSI_MSG_ADDR_LO__MSI_MSG_ADDR_LO__SHIFT 0x2 |
|---|
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| 35603 | #define BIF_CFG_DEV2_RC0_MSI_MSG_ADDR_HI__MSI_MSG_ADDR_HI__SHIFT 0x0 |
|---|
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|---|
| 35607 | #define BIF_CFG_DEV2_RC0_MSI_MSG_DATA__MSI_DATA_MASK 0xFFFFL |
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| 35608 | //BIF_CFG_DEV2_RC0_MSI_EXT_MSG_DATA |
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| 35609 | #define BIF_CFG_DEV2_RC0_MSI_EXT_MSG_DATA__MSI_EXT_DATA__SHIFT 0x0 |
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| 35612 | #define BIF_CFG_DEV2_RC0_MSI_MSG_DATA_64__MSI_DATA_64__SHIFT 0x0 |
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| 35613 | #define BIF_CFG_DEV2_RC0_MSI_MSG_DATA_64__MSI_DATA_64_MASK 0xFFFFL |
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| 35614 | //BIF_CFG_DEV2_RC0_MSI_EXT_MSG_DATA_64 |
|---|
| 35615 | #define BIF_CFG_DEV2_RC0_MSI_EXT_MSG_DATA_64__MSI_EXT_DATA_64__SHIFT 0x0 |
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| 35616 | #define BIF_CFG_DEV2_RC0_MSI_EXT_MSG_DATA_64__MSI_EXT_DATA_64_MASK 0xFFFFL |
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| 35618 | #define BIF_CFG_DEV2_RC0_SSID_CAP_LIST__CAP_ID__SHIFT 0x0 |
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|---|
| 35621 | #define BIF_CFG_DEV2_RC0_SSID_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
|---|
| 35622 | //BIF_CFG_DEV2_RC0_SSID_CAP |
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| 35623 | #define BIF_CFG_DEV2_RC0_SSID_CAP__SUBSYSTEM_VENDOR_ID__SHIFT 0x0 |
|---|
| 35624 | #define BIF_CFG_DEV2_RC0_SSID_CAP__SUBSYSTEM_ID__SHIFT 0x10 |
|---|
| 35625 | #define BIF_CFG_DEV2_RC0_SSID_CAP__SUBSYSTEM_VENDOR_ID_MASK 0x0000FFFFL |
|---|
| 35626 | #define BIF_CFG_DEV2_RC0_SSID_CAP__SUBSYSTEM_ID_MASK 0xFFFF0000L |
|---|
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| 35630 | #define BIF_CFG_DEV2_RC0_MSI_MAP_CAP_LIST__CAP_ID_MASK 0x00FFL |
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| 35631 | #define BIF_CFG_DEV2_RC0_MSI_MAP_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
|---|
| 35632 | //BIF_CFG_DEV2_RC0_MSI_MAP_CAP |
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| 35633 | #define BIF_CFG_DEV2_RC0_MSI_MAP_CAP__EN__SHIFT 0x0 |
|---|
| 35634 | #define BIF_CFG_DEV2_RC0_MSI_MAP_CAP__FIXD__SHIFT 0x1 |
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| 35635 | #define BIF_CFG_DEV2_RC0_MSI_MAP_CAP__CAP_TYPE__SHIFT 0xb |
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| 35636 | #define BIF_CFG_DEV2_RC0_MSI_MAP_CAP__EN_MASK 0x0001L |
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| 35637 | #define BIF_CFG_DEV2_RC0_MSI_MAP_CAP__FIXD_MASK 0x0002L |
|---|
| 35638 | #define BIF_CFG_DEV2_RC0_MSI_MAP_CAP__CAP_TYPE_MASK 0xF800L |
|---|
| 35639 | //BIF_CFG_DEV2_RC0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST |
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| 35640 | #define BIF_CFG_DEV2_RC0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
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|---|
| 35642 | #define BIF_CFG_DEV2_RC0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 35643 | #define BIF_CFG_DEV2_RC0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 35644 | #define BIF_CFG_DEV2_RC0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 35645 | #define BIF_CFG_DEV2_RC0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 35646 | //BIF_CFG_DEV2_RC0_PCIE_VENDOR_SPECIFIC_HDR |
|---|
| 35647 | #define BIF_CFG_DEV2_RC0_PCIE_VENDOR_SPECIFIC_HDR__VSEC_ID__SHIFT 0x0 |
|---|
| 35648 | #define BIF_CFG_DEV2_RC0_PCIE_VENDOR_SPECIFIC_HDR__VSEC_REV__SHIFT 0x10 |
|---|
| 35649 | #define BIF_CFG_DEV2_RC0_PCIE_VENDOR_SPECIFIC_HDR__VSEC_LENGTH__SHIFT 0x14 |
|---|
| 35650 | #define BIF_CFG_DEV2_RC0_PCIE_VENDOR_SPECIFIC_HDR__VSEC_ID_MASK 0x0000FFFFL |
|---|
| 35651 | #define BIF_CFG_DEV2_RC0_PCIE_VENDOR_SPECIFIC_HDR__VSEC_REV_MASK 0x000F0000L |
|---|
| 35652 | #define BIF_CFG_DEV2_RC0_PCIE_VENDOR_SPECIFIC_HDR__VSEC_LENGTH_MASK 0xFFF00000L |
|---|
| 35653 | //BIF_CFG_DEV2_RC0_PCIE_VENDOR_SPECIFIC1 |
|---|
| 35654 | #define BIF_CFG_DEV2_RC0_PCIE_VENDOR_SPECIFIC1__SCRATCH__SHIFT 0x0 |
|---|
| 35655 | #define BIF_CFG_DEV2_RC0_PCIE_VENDOR_SPECIFIC1__SCRATCH_MASK 0xFFFFFFFFL |
|---|
| 35656 | //BIF_CFG_DEV2_RC0_PCIE_VENDOR_SPECIFIC2 |
|---|
| 35657 | #define BIF_CFG_DEV2_RC0_PCIE_VENDOR_SPECIFIC2__SCRATCH__SHIFT 0x0 |
|---|
| 35658 | #define BIF_CFG_DEV2_RC0_PCIE_VENDOR_SPECIFIC2__SCRATCH_MASK 0xFFFFFFFFL |
|---|
| 35659 | //BIF_CFG_DEV2_RC0_PCIE_VC_ENH_CAP_LIST |
|---|
| 35660 | #define BIF_CFG_DEV2_RC0_PCIE_VC_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 35661 | #define BIF_CFG_DEV2_RC0_PCIE_VC_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 35662 | #define BIF_CFG_DEV2_RC0_PCIE_VC_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 35663 | #define BIF_CFG_DEV2_RC0_PCIE_VC_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 35664 | #define BIF_CFG_DEV2_RC0_PCIE_VC_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 35665 | #define BIF_CFG_DEV2_RC0_PCIE_VC_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 35666 | //BIF_CFG_DEV2_RC0_PCIE_PORT_VC_CAP_REG1 |
|---|
| 35667 | #define BIF_CFG_DEV2_RC0_PCIE_PORT_VC_CAP_REG1__EXT_VC_COUNT__SHIFT 0x0 |
|---|
| 35668 | #define BIF_CFG_DEV2_RC0_PCIE_PORT_VC_CAP_REG1__LOW_PRIORITY_EXT_VC_COUNT__SHIFT 0x4 |
|---|
| 35669 | #define BIF_CFG_DEV2_RC0_PCIE_PORT_VC_CAP_REG1__REF_CLK__SHIFT 0x8 |
|---|
| 35670 | #define BIF_CFG_DEV2_RC0_PCIE_PORT_VC_CAP_REG1__PORT_ARB_TABLE_ENTRY_SIZE__SHIFT 0xa |
|---|
| 35671 | #define BIF_CFG_DEV2_RC0_PCIE_PORT_VC_CAP_REG1__EXT_VC_COUNT_MASK 0x00000007L |
|---|
| 35672 | #define BIF_CFG_DEV2_RC0_PCIE_PORT_VC_CAP_REG1__LOW_PRIORITY_EXT_VC_COUNT_MASK 0x00000070L |
|---|
| 35673 | #define BIF_CFG_DEV2_RC0_PCIE_PORT_VC_CAP_REG1__REF_CLK_MASK 0x00000300L |
|---|
| 35674 | #define BIF_CFG_DEV2_RC0_PCIE_PORT_VC_CAP_REG1__PORT_ARB_TABLE_ENTRY_SIZE_MASK 0x00000C00L |
|---|
| 35675 | //BIF_CFG_DEV2_RC0_PCIE_PORT_VC_CAP_REG2 |
|---|
| 35676 | #define BIF_CFG_DEV2_RC0_PCIE_PORT_VC_CAP_REG2__VC_ARB_CAP__SHIFT 0x0 |
|---|
| 35677 | #define BIF_CFG_DEV2_RC0_PCIE_PORT_VC_CAP_REG2__VC_ARB_TABLE_OFFSET__SHIFT 0x18 |
|---|
| 35678 | #define BIF_CFG_DEV2_RC0_PCIE_PORT_VC_CAP_REG2__VC_ARB_CAP_MASK 0x000000FFL |
|---|
| 35679 | #define BIF_CFG_DEV2_RC0_PCIE_PORT_VC_CAP_REG2__VC_ARB_TABLE_OFFSET_MASK 0xFF000000L |
|---|
| 35680 | //BIF_CFG_DEV2_RC0_PCIE_PORT_VC_CNTL |
|---|
| 35681 | #define BIF_CFG_DEV2_RC0_PCIE_PORT_VC_CNTL__LOAD_VC_ARB_TABLE__SHIFT 0x0 |
|---|
| 35682 | #define BIF_CFG_DEV2_RC0_PCIE_PORT_VC_CNTL__VC_ARB_SELECT__SHIFT 0x1 |
|---|
| 35683 | #define BIF_CFG_DEV2_RC0_PCIE_PORT_VC_CNTL__LOAD_VC_ARB_TABLE_MASK 0x0001L |
|---|
| 35684 | #define BIF_CFG_DEV2_RC0_PCIE_PORT_VC_CNTL__VC_ARB_SELECT_MASK 0x000EL |
|---|
| 35685 | //BIF_CFG_DEV2_RC0_PCIE_PORT_VC_STATUS |
|---|
| 35686 | #define BIF_CFG_DEV2_RC0_PCIE_PORT_VC_STATUS__VC_ARB_TABLE_STATUS__SHIFT 0x0 |
|---|
| 35687 | #define BIF_CFG_DEV2_RC0_PCIE_PORT_VC_STATUS__VC_ARB_TABLE_STATUS_MASK 0x0001L |
|---|
| 35688 | //BIF_CFG_DEV2_RC0_PCIE_VC0_RESOURCE_CAP |
|---|
| 35689 | #define BIF_CFG_DEV2_RC0_PCIE_VC0_RESOURCE_CAP__PORT_ARB_CAP__SHIFT 0x0 |
|---|
| 35690 | #define BIF_CFG_DEV2_RC0_PCIE_VC0_RESOURCE_CAP__REJECT_SNOOP_TRANS__SHIFT 0xf |
|---|
| 35691 | #define BIF_CFG_DEV2_RC0_PCIE_VC0_RESOURCE_CAP__MAX_TIME_SLOTS__SHIFT 0x10 |
|---|
| 35692 | #define BIF_CFG_DEV2_RC0_PCIE_VC0_RESOURCE_CAP__PORT_ARB_TABLE_OFFSET__SHIFT 0x18 |
|---|
| 35693 | #define BIF_CFG_DEV2_RC0_PCIE_VC0_RESOURCE_CAP__PORT_ARB_CAP_MASK 0x000000FFL |
|---|
| 35694 | #define BIF_CFG_DEV2_RC0_PCIE_VC0_RESOURCE_CAP__REJECT_SNOOP_TRANS_MASK 0x00008000L |
|---|
| 35695 | #define BIF_CFG_DEV2_RC0_PCIE_VC0_RESOURCE_CAP__MAX_TIME_SLOTS_MASK 0x007F0000L |
|---|
| 35696 | #define BIF_CFG_DEV2_RC0_PCIE_VC0_RESOURCE_CAP__PORT_ARB_TABLE_OFFSET_MASK 0xFF000000L |
|---|
| 35697 | //BIF_CFG_DEV2_RC0_PCIE_VC0_RESOURCE_CNTL |
|---|
| 35698 | #define BIF_CFG_DEV2_RC0_PCIE_VC0_RESOURCE_CNTL__TC_VC_MAP_TC0__SHIFT 0x0 |
|---|
| 35699 | #define BIF_CFG_DEV2_RC0_PCIE_VC0_RESOURCE_CNTL__TC_VC_MAP_TC1_7__SHIFT 0x1 |
|---|
| 35700 | #define BIF_CFG_DEV2_RC0_PCIE_VC0_RESOURCE_CNTL__LOAD_PORT_ARB_TABLE__SHIFT 0x10 |
|---|
| 35701 | #define BIF_CFG_DEV2_RC0_PCIE_VC0_RESOURCE_CNTL__PORT_ARB_SELECT__SHIFT 0x11 |
|---|
| 35702 | #define BIF_CFG_DEV2_RC0_PCIE_VC0_RESOURCE_CNTL__VC_ID__SHIFT 0x18 |
|---|
| 35703 | #define BIF_CFG_DEV2_RC0_PCIE_VC0_RESOURCE_CNTL__VC_ENABLE__SHIFT 0x1f |
|---|
| 35704 | #define BIF_CFG_DEV2_RC0_PCIE_VC0_RESOURCE_CNTL__TC_VC_MAP_TC0_MASK 0x00000001L |
|---|
| 35705 | #define BIF_CFG_DEV2_RC0_PCIE_VC0_RESOURCE_CNTL__TC_VC_MAP_TC1_7_MASK 0x000000FEL |
|---|
| 35706 | #define BIF_CFG_DEV2_RC0_PCIE_VC0_RESOURCE_CNTL__LOAD_PORT_ARB_TABLE_MASK 0x00010000L |
|---|
| 35707 | #define BIF_CFG_DEV2_RC0_PCIE_VC0_RESOURCE_CNTL__PORT_ARB_SELECT_MASK 0x000E0000L |
|---|
| 35708 | #define BIF_CFG_DEV2_RC0_PCIE_VC0_RESOURCE_CNTL__VC_ID_MASK 0x07000000L |
|---|
| 35709 | #define BIF_CFG_DEV2_RC0_PCIE_VC0_RESOURCE_CNTL__VC_ENABLE_MASK 0x80000000L |
|---|
| 35710 | //BIF_CFG_DEV2_RC0_PCIE_VC0_RESOURCE_STATUS |
|---|
| 35711 | #define BIF_CFG_DEV2_RC0_PCIE_VC0_RESOURCE_STATUS__PORT_ARB_TABLE_STATUS__SHIFT 0x0 |
|---|
| 35712 | #define BIF_CFG_DEV2_RC0_PCIE_VC0_RESOURCE_STATUS__VC_NEGOTIATION_PENDING__SHIFT 0x1 |
|---|
| 35713 | #define BIF_CFG_DEV2_RC0_PCIE_VC0_RESOURCE_STATUS__PORT_ARB_TABLE_STATUS_MASK 0x0001L |
|---|
| 35714 | #define BIF_CFG_DEV2_RC0_PCIE_VC0_RESOURCE_STATUS__VC_NEGOTIATION_PENDING_MASK 0x0002L |
|---|
| 35715 | //BIF_CFG_DEV2_RC0_PCIE_VC1_RESOURCE_CAP |
|---|
| 35716 | #define BIF_CFG_DEV2_RC0_PCIE_VC1_RESOURCE_CAP__PORT_ARB_CAP__SHIFT 0x0 |
|---|
| 35717 | #define BIF_CFG_DEV2_RC0_PCIE_VC1_RESOURCE_CAP__REJECT_SNOOP_TRANS__SHIFT 0xf |
|---|
| 35718 | #define BIF_CFG_DEV2_RC0_PCIE_VC1_RESOURCE_CAP__MAX_TIME_SLOTS__SHIFT 0x10 |
|---|
| 35719 | #define BIF_CFG_DEV2_RC0_PCIE_VC1_RESOURCE_CAP__PORT_ARB_TABLE_OFFSET__SHIFT 0x18 |
|---|
| 35720 | #define BIF_CFG_DEV2_RC0_PCIE_VC1_RESOURCE_CAP__PORT_ARB_CAP_MASK 0x000000FFL |
|---|
| 35721 | #define BIF_CFG_DEV2_RC0_PCIE_VC1_RESOURCE_CAP__REJECT_SNOOP_TRANS_MASK 0x00008000L |
|---|
| 35722 | #define BIF_CFG_DEV2_RC0_PCIE_VC1_RESOURCE_CAP__MAX_TIME_SLOTS_MASK 0x003F0000L |
|---|
| 35723 | #define BIF_CFG_DEV2_RC0_PCIE_VC1_RESOURCE_CAP__PORT_ARB_TABLE_OFFSET_MASK 0xFF000000L |
|---|
| 35724 | //BIF_CFG_DEV2_RC0_PCIE_VC1_RESOURCE_CNTL |
|---|
| 35725 | #define BIF_CFG_DEV2_RC0_PCIE_VC1_RESOURCE_CNTL__TC_VC_MAP_TC0__SHIFT 0x0 |
|---|
| 35726 | #define BIF_CFG_DEV2_RC0_PCIE_VC1_RESOURCE_CNTL__TC_VC_MAP_TC1_7__SHIFT 0x1 |
|---|
| 35727 | #define BIF_CFG_DEV2_RC0_PCIE_VC1_RESOURCE_CNTL__LOAD_PORT_ARB_TABLE__SHIFT 0x10 |
|---|
| 35728 | #define BIF_CFG_DEV2_RC0_PCIE_VC1_RESOURCE_CNTL__PORT_ARB_SELECT__SHIFT 0x11 |
|---|
| 35729 | #define BIF_CFG_DEV2_RC0_PCIE_VC1_RESOURCE_CNTL__VC_ID__SHIFT 0x18 |
|---|
| 35730 | #define BIF_CFG_DEV2_RC0_PCIE_VC1_RESOURCE_CNTL__VC_ENABLE__SHIFT 0x1f |
|---|
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| 35876 | #define BIF_CFG_DEV2_RC0_PCIE_CORR_ERR_STATUS__RCV_ERR_STATUS_MASK 0x00000001L |
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| 35877 | #define BIF_CFG_DEV2_RC0_PCIE_CORR_ERR_STATUS__BAD_TLP_STATUS_MASK 0x00000040L |
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| 35878 | #define BIF_CFG_DEV2_RC0_PCIE_CORR_ERR_STATUS__BAD_DLLP_STATUS_MASK 0x00000080L |
|---|
| 35879 | #define BIF_CFG_DEV2_RC0_PCIE_CORR_ERR_STATUS__REPLAY_NUM_ROLLOVER_STATUS_MASK 0x00000100L |
|---|
| 35880 | #define BIF_CFG_DEV2_RC0_PCIE_CORR_ERR_STATUS__REPLAY_TIMER_TIMEOUT_STATUS_MASK 0x00001000L |
|---|
| 35881 | #define BIF_CFG_DEV2_RC0_PCIE_CORR_ERR_STATUS__ADVISORY_NONFATAL_ERR_STATUS_MASK 0x00002000L |
|---|
| 35882 | #define BIF_CFG_DEV2_RC0_PCIE_CORR_ERR_STATUS__CORR_INT_ERR_STATUS_MASK 0x00004000L |
|---|
| 35883 | #define BIF_CFG_DEV2_RC0_PCIE_CORR_ERR_STATUS__HDR_LOG_OVFL_STATUS_MASK 0x00008000L |
|---|
| 35884 | //BIF_CFG_DEV2_RC0_PCIE_CORR_ERR_MASK |
|---|
| 35885 | #define BIF_CFG_DEV2_RC0_PCIE_CORR_ERR_MASK__RCV_ERR_MASK__SHIFT 0x0 |
|---|
| 35886 | #define BIF_CFG_DEV2_RC0_PCIE_CORR_ERR_MASK__BAD_TLP_MASK__SHIFT 0x6 |
|---|
| 35887 | #define BIF_CFG_DEV2_RC0_PCIE_CORR_ERR_MASK__BAD_DLLP_MASK__SHIFT 0x7 |
|---|
| 35888 | #define BIF_CFG_DEV2_RC0_PCIE_CORR_ERR_MASK__REPLAY_NUM_ROLLOVER_MASK__SHIFT 0x8 |
|---|
| 35889 | #define BIF_CFG_DEV2_RC0_PCIE_CORR_ERR_MASK__REPLAY_TIMER_TIMEOUT_MASK__SHIFT 0xc |
|---|
| 35890 | #define BIF_CFG_DEV2_RC0_PCIE_CORR_ERR_MASK__ADVISORY_NONFATAL_ERR_MASK__SHIFT 0xd |
|---|
| 35891 | #define BIF_CFG_DEV2_RC0_PCIE_CORR_ERR_MASK__CORR_INT_ERR_MASK__SHIFT 0xe |
|---|
| 35892 | #define BIF_CFG_DEV2_RC0_PCIE_CORR_ERR_MASK__HDR_LOG_OVFL_MASK__SHIFT 0xf |
|---|
| 35893 | #define BIF_CFG_DEV2_RC0_PCIE_CORR_ERR_MASK__RCV_ERR_MASK_MASK 0x00000001L |
|---|
| 35894 | #define BIF_CFG_DEV2_RC0_PCIE_CORR_ERR_MASK__BAD_TLP_MASK_MASK 0x00000040L |
|---|
| 35895 | #define BIF_CFG_DEV2_RC0_PCIE_CORR_ERR_MASK__BAD_DLLP_MASK_MASK 0x00000080L |
|---|
| 35896 | #define BIF_CFG_DEV2_RC0_PCIE_CORR_ERR_MASK__REPLAY_NUM_ROLLOVER_MASK_MASK 0x00000100L |
|---|
| 35897 | #define BIF_CFG_DEV2_RC0_PCIE_CORR_ERR_MASK__REPLAY_TIMER_TIMEOUT_MASK_MASK 0x00001000L |
|---|
| 35898 | #define BIF_CFG_DEV2_RC0_PCIE_CORR_ERR_MASK__ADVISORY_NONFATAL_ERR_MASK_MASK 0x00002000L |
|---|
| 35899 | #define BIF_CFG_DEV2_RC0_PCIE_CORR_ERR_MASK__CORR_INT_ERR_MASK_MASK 0x00004000L |
|---|
| 35900 | #define BIF_CFG_DEV2_RC0_PCIE_CORR_ERR_MASK__HDR_LOG_OVFL_MASK_MASK 0x00008000L |
|---|
| 35901 | //BIF_CFG_DEV2_RC0_PCIE_ADV_ERR_CAP_CNTL |
|---|
| 35902 | #define BIF_CFG_DEV2_RC0_PCIE_ADV_ERR_CAP_CNTL__FIRST_ERR_PTR__SHIFT 0x0 |
|---|
| 35903 | #define BIF_CFG_DEV2_RC0_PCIE_ADV_ERR_CAP_CNTL__ECRC_GEN_CAP__SHIFT 0x5 |
|---|
| 35904 | #define BIF_CFG_DEV2_RC0_PCIE_ADV_ERR_CAP_CNTL__ECRC_GEN_EN__SHIFT 0x6 |
|---|
| 35905 | #define BIF_CFG_DEV2_RC0_PCIE_ADV_ERR_CAP_CNTL__ECRC_CHECK_CAP__SHIFT 0x7 |
|---|
| 35906 | #define BIF_CFG_DEV2_RC0_PCIE_ADV_ERR_CAP_CNTL__ECRC_CHECK_EN__SHIFT 0x8 |
|---|
| 35907 | #define BIF_CFG_DEV2_RC0_PCIE_ADV_ERR_CAP_CNTL__MULTI_HDR_RECD_CAP__SHIFT 0x9 |
|---|
| 35908 | #define BIF_CFG_DEV2_RC0_PCIE_ADV_ERR_CAP_CNTL__MULTI_HDR_RECD_EN__SHIFT 0xa |
|---|
| 35909 | #define BIF_CFG_DEV2_RC0_PCIE_ADV_ERR_CAP_CNTL__TLP_PREFIX_LOG_PRESENT__SHIFT 0xb |
|---|
| 35910 | #define BIF_CFG_DEV2_RC0_PCIE_ADV_ERR_CAP_CNTL__COMPLETION_TIMEOUT_LOG_CAPABLE__SHIFT 0xc |
|---|
| 35911 | #define BIF_CFG_DEV2_RC0_PCIE_ADV_ERR_CAP_CNTL__FIRST_ERR_PTR_MASK 0x0000001FL |
|---|
| 35912 | #define BIF_CFG_DEV2_RC0_PCIE_ADV_ERR_CAP_CNTL__ECRC_GEN_CAP_MASK 0x00000020L |
|---|
| 35913 | #define BIF_CFG_DEV2_RC0_PCIE_ADV_ERR_CAP_CNTL__ECRC_GEN_EN_MASK 0x00000040L |
|---|
| 35914 | #define BIF_CFG_DEV2_RC0_PCIE_ADV_ERR_CAP_CNTL__ECRC_CHECK_CAP_MASK 0x00000080L |
|---|
| 35915 | #define BIF_CFG_DEV2_RC0_PCIE_ADV_ERR_CAP_CNTL__ECRC_CHECK_EN_MASK 0x00000100L |
|---|
| 35916 | #define BIF_CFG_DEV2_RC0_PCIE_ADV_ERR_CAP_CNTL__MULTI_HDR_RECD_CAP_MASK 0x00000200L |
|---|
| 35917 | #define BIF_CFG_DEV2_RC0_PCIE_ADV_ERR_CAP_CNTL__MULTI_HDR_RECD_EN_MASK 0x00000400L |
|---|
| 35918 | #define BIF_CFG_DEV2_RC0_PCIE_ADV_ERR_CAP_CNTL__TLP_PREFIX_LOG_PRESENT_MASK 0x00000800L |
|---|
| 35919 | #define BIF_CFG_DEV2_RC0_PCIE_ADV_ERR_CAP_CNTL__COMPLETION_TIMEOUT_LOG_CAPABLE_MASK 0x00001000L |
|---|
| 35920 | //BIF_CFG_DEV2_RC0_PCIE_HDR_LOG0 |
|---|
| 35921 | #define BIF_CFG_DEV2_RC0_PCIE_HDR_LOG0__TLP_HDR__SHIFT 0x0 |
|---|
| 35922 | #define BIF_CFG_DEV2_RC0_PCIE_HDR_LOG0__TLP_HDR_MASK 0xFFFFFFFFL |
|---|
| 35923 | //BIF_CFG_DEV2_RC0_PCIE_HDR_LOG1 |
|---|
| 35924 | #define BIF_CFG_DEV2_RC0_PCIE_HDR_LOG1__TLP_HDR__SHIFT 0x0 |
|---|
| 35925 | #define BIF_CFG_DEV2_RC0_PCIE_HDR_LOG1__TLP_HDR_MASK 0xFFFFFFFFL |
|---|
| 35926 | //BIF_CFG_DEV2_RC0_PCIE_HDR_LOG2 |
|---|
| 35927 | #define BIF_CFG_DEV2_RC0_PCIE_HDR_LOG2__TLP_HDR__SHIFT 0x0 |
|---|
| 35928 | #define BIF_CFG_DEV2_RC0_PCIE_HDR_LOG2__TLP_HDR_MASK 0xFFFFFFFFL |
|---|
| 35929 | //BIF_CFG_DEV2_RC0_PCIE_HDR_LOG3 |
|---|
| 35930 | #define BIF_CFG_DEV2_RC0_PCIE_HDR_LOG3__TLP_HDR__SHIFT 0x0 |
|---|
| 35931 | #define BIF_CFG_DEV2_RC0_PCIE_HDR_LOG3__TLP_HDR_MASK 0xFFFFFFFFL |
|---|
| 35932 | //BIF_CFG_DEV2_RC0_PCIE_ROOT_ERR_CMD |
|---|
| 35933 | #define BIF_CFG_DEV2_RC0_PCIE_ROOT_ERR_CMD__CORR_ERR_REP_EN__SHIFT 0x0 |
|---|
| 35934 | #define BIF_CFG_DEV2_RC0_PCIE_ROOT_ERR_CMD__NONFATAL_ERR_REP_EN__SHIFT 0x1 |
|---|
| 35935 | #define BIF_CFG_DEV2_RC0_PCIE_ROOT_ERR_CMD__FATAL_ERR_REP_EN__SHIFT 0x2 |
|---|
| 35936 | #define BIF_CFG_DEV2_RC0_PCIE_ROOT_ERR_CMD__CORR_ERR_REP_EN_MASK 0x00000001L |
|---|
| 35937 | #define BIF_CFG_DEV2_RC0_PCIE_ROOT_ERR_CMD__NONFATAL_ERR_REP_EN_MASK 0x00000002L |
|---|
| 35938 | #define BIF_CFG_DEV2_RC0_PCIE_ROOT_ERR_CMD__FATAL_ERR_REP_EN_MASK 0x00000004L |
|---|
| 35939 | //BIF_CFG_DEV2_RC0_PCIE_ROOT_ERR_STATUS |
|---|
| 35940 | #define BIF_CFG_DEV2_RC0_PCIE_ROOT_ERR_STATUS__ERR_CORR_RCVD__SHIFT 0x0 |
|---|
| 35941 | #define BIF_CFG_DEV2_RC0_PCIE_ROOT_ERR_STATUS__MULT_ERR_CORR_RCVD__SHIFT 0x1 |
|---|
| 35942 | #define BIF_CFG_DEV2_RC0_PCIE_ROOT_ERR_STATUS__ERR_FATAL_NONFATAL_RCVD__SHIFT 0x2 |
|---|
| 35943 | #define BIF_CFG_DEV2_RC0_PCIE_ROOT_ERR_STATUS__MULT_ERR_FATAL_NONFATAL_RCVD__SHIFT 0x3 |
|---|
| 35944 | #define BIF_CFG_DEV2_RC0_PCIE_ROOT_ERR_STATUS__FIRST_UNCORRECTABLE_FATAL__SHIFT 0x4 |
|---|
| 35945 | #define BIF_CFG_DEV2_RC0_PCIE_ROOT_ERR_STATUS__NONFATAL_ERROR_MSG_RCVD__SHIFT 0x5 |
|---|
| 35946 | #define BIF_CFG_DEV2_RC0_PCIE_ROOT_ERR_STATUS__FATAL_ERROR_MSG_RCVD__SHIFT 0x6 |
|---|
| 35947 | #define BIF_CFG_DEV2_RC0_PCIE_ROOT_ERR_STATUS__ADV_ERR_INT_MSG_NUM__SHIFT 0x1b |
|---|
| 35948 | #define BIF_CFG_DEV2_RC0_PCIE_ROOT_ERR_STATUS__ERR_CORR_RCVD_MASK 0x00000001L |
|---|
| 35949 | #define BIF_CFG_DEV2_RC0_PCIE_ROOT_ERR_STATUS__MULT_ERR_CORR_RCVD_MASK 0x00000002L |
|---|
| 35950 | #define BIF_CFG_DEV2_RC0_PCIE_ROOT_ERR_STATUS__ERR_FATAL_NONFATAL_RCVD_MASK 0x00000004L |
|---|
| 35951 | #define BIF_CFG_DEV2_RC0_PCIE_ROOT_ERR_STATUS__MULT_ERR_FATAL_NONFATAL_RCVD_MASK 0x00000008L |
|---|
| 35952 | #define BIF_CFG_DEV2_RC0_PCIE_ROOT_ERR_STATUS__FIRST_UNCORRECTABLE_FATAL_MASK 0x00000010L |
|---|
| 35953 | #define BIF_CFG_DEV2_RC0_PCIE_ROOT_ERR_STATUS__NONFATAL_ERROR_MSG_RCVD_MASK 0x00000020L |
|---|
| 35954 | #define BIF_CFG_DEV2_RC0_PCIE_ROOT_ERR_STATUS__FATAL_ERROR_MSG_RCVD_MASK 0x00000040L |
|---|
| 35955 | #define BIF_CFG_DEV2_RC0_PCIE_ROOT_ERR_STATUS__ADV_ERR_INT_MSG_NUM_MASK 0xF8000000L |
|---|
| 35956 | //BIF_CFG_DEV2_RC0_PCIE_ERR_SRC_ID |
|---|
| 35957 | #define BIF_CFG_DEV2_RC0_PCIE_ERR_SRC_ID__ERR_CORR_SRC_ID__SHIFT 0x0 |
|---|
| 35958 | #define BIF_CFG_DEV2_RC0_PCIE_ERR_SRC_ID__ERR_FATAL_NONFATAL_SRC_ID__SHIFT 0x10 |
|---|
| 35959 | #define BIF_CFG_DEV2_RC0_PCIE_ERR_SRC_ID__ERR_CORR_SRC_ID_MASK 0x0000FFFFL |
|---|
| 35960 | #define BIF_CFG_DEV2_RC0_PCIE_ERR_SRC_ID__ERR_FATAL_NONFATAL_SRC_ID_MASK 0xFFFF0000L |
|---|
| 35961 | //BIF_CFG_DEV2_RC0_PCIE_TLP_PREFIX_LOG0 |
|---|
| 35962 | #define BIF_CFG_DEV2_RC0_PCIE_TLP_PREFIX_LOG0__TLP_PREFIX__SHIFT 0x0 |
|---|
| 35963 | #define BIF_CFG_DEV2_RC0_PCIE_TLP_PREFIX_LOG0__TLP_PREFIX_MASK 0xFFFFFFFFL |
|---|
| 35964 | //BIF_CFG_DEV2_RC0_PCIE_TLP_PREFIX_LOG1 |
|---|
| 35965 | #define BIF_CFG_DEV2_RC0_PCIE_TLP_PREFIX_LOG1__TLP_PREFIX__SHIFT 0x0 |
|---|
| 35966 | #define BIF_CFG_DEV2_RC0_PCIE_TLP_PREFIX_LOG1__TLP_PREFIX_MASK 0xFFFFFFFFL |
|---|
| 35967 | //BIF_CFG_DEV2_RC0_PCIE_TLP_PREFIX_LOG2 |
|---|
| 35968 | #define BIF_CFG_DEV2_RC0_PCIE_TLP_PREFIX_LOG2__TLP_PREFIX__SHIFT 0x0 |
|---|
| 35969 | #define BIF_CFG_DEV2_RC0_PCIE_TLP_PREFIX_LOG2__TLP_PREFIX_MASK 0xFFFFFFFFL |
|---|
| 35970 | //BIF_CFG_DEV2_RC0_PCIE_TLP_PREFIX_LOG3 |
|---|
| 35971 | #define BIF_CFG_DEV2_RC0_PCIE_TLP_PREFIX_LOG3__TLP_PREFIX__SHIFT 0x0 |
|---|
| 35972 | #define BIF_CFG_DEV2_RC0_PCIE_TLP_PREFIX_LOG3__TLP_PREFIX_MASK 0xFFFFFFFFL |
|---|
| 35973 | //BIF_CFG_DEV2_RC0_PCIE_SECONDARY_ENH_CAP_LIST |
|---|
| 35974 | #define BIF_CFG_DEV2_RC0_PCIE_SECONDARY_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 35975 | #define BIF_CFG_DEV2_RC0_PCIE_SECONDARY_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 35976 | #define BIF_CFG_DEV2_RC0_PCIE_SECONDARY_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 35977 | #define BIF_CFG_DEV2_RC0_PCIE_SECONDARY_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 35978 | #define BIF_CFG_DEV2_RC0_PCIE_SECONDARY_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 35979 | #define BIF_CFG_DEV2_RC0_PCIE_SECONDARY_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 35980 | //BIF_CFG_DEV2_RC0_PCIE_LINK_CNTL3 |
|---|
| 35981 | #define BIF_CFG_DEV2_RC0_PCIE_LINK_CNTL3__PERFORM_EQUALIZATION__SHIFT 0x0 |
|---|
| 35982 | #define BIF_CFG_DEV2_RC0_PCIE_LINK_CNTL3__LINK_EQUALIZATION_REQ_INT_EN__SHIFT 0x1 |
|---|
| 35983 | #define BIF_CFG_DEV2_RC0_PCIE_LINK_CNTL3__ENABLE_LOWER_SKP_OS_GEN__SHIFT 0x9 |
|---|
| 35984 | #define BIF_CFG_DEV2_RC0_PCIE_LINK_CNTL3__PERFORM_EQUALIZATION_MASK 0x00000001L |
|---|
| 35985 | #define BIF_CFG_DEV2_RC0_PCIE_LINK_CNTL3__LINK_EQUALIZATION_REQ_INT_EN_MASK 0x00000002L |
|---|
| 35986 | #define BIF_CFG_DEV2_RC0_PCIE_LINK_CNTL3__ENABLE_LOWER_SKP_OS_GEN_MASK 0x0000FE00L |
|---|
| 35987 | //BIF_CFG_DEV2_RC0_PCIE_LANE_ERROR_STATUS |
|---|
| 35988 | #define BIF_CFG_DEV2_RC0_PCIE_LANE_ERROR_STATUS__LANE_ERROR_STATUS_BITS__SHIFT 0x0 |
|---|
| 35989 | #define BIF_CFG_DEV2_RC0_PCIE_LANE_ERROR_STATUS__LANE_ERROR_STATUS_BITS_MASK 0x0000FFFFL |
|---|
| 35990 | //BIF_CFG_DEV2_RC0_PCIE_LANE_0_EQUALIZATION_CNTL |
|---|
| 35991 | #define BIF_CFG_DEV2_RC0_PCIE_LANE_0_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_TX_PRESET__SHIFT 0x0 |
|---|
| 35992 | #define BIF_CFG_DEV2_RC0_PCIE_LANE_0_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_RX_PRESET_HINT__SHIFT 0x4 |
|---|
| 35993 | #define BIF_CFG_DEV2_RC0_PCIE_LANE_0_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_TX_PRESET__SHIFT 0x8 |
|---|
| 35994 | #define BIF_CFG_DEV2_RC0_PCIE_LANE_0_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_RX_PRESET_HINT__SHIFT 0xc |
|---|
| 35995 | #define BIF_CFG_DEV2_RC0_PCIE_LANE_0_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_TX_PRESET_MASK 0x000FL |
|---|
| 35996 | #define BIF_CFG_DEV2_RC0_PCIE_LANE_0_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_RX_PRESET_HINT_MASK 0x0070L |
|---|
| 35997 | #define BIF_CFG_DEV2_RC0_PCIE_LANE_0_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_TX_PRESET_MASK 0x0F00L |
|---|
| 35998 | #define BIF_CFG_DEV2_RC0_PCIE_LANE_0_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_RX_PRESET_HINT_MASK 0x7000L |
|---|
| 35999 | //BIF_CFG_DEV2_RC0_PCIE_LANE_1_EQUALIZATION_CNTL |
|---|
| 36000 | #define BIF_CFG_DEV2_RC0_PCIE_LANE_1_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_TX_PRESET__SHIFT 0x0 |
|---|
| 36001 | #define BIF_CFG_DEV2_RC0_PCIE_LANE_1_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_RX_PRESET_HINT__SHIFT 0x4 |
|---|
| 36002 | #define BIF_CFG_DEV2_RC0_PCIE_LANE_1_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_TX_PRESET__SHIFT 0x8 |
|---|
| 36003 | #define BIF_CFG_DEV2_RC0_PCIE_LANE_1_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_RX_PRESET_HINT__SHIFT 0xc |
|---|
| 36004 | #define BIF_CFG_DEV2_RC0_PCIE_LANE_1_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_TX_PRESET_MASK 0x000FL |
|---|
| 36005 | #define BIF_CFG_DEV2_RC0_PCIE_LANE_1_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_RX_PRESET_HINT_MASK 0x0070L |
|---|
| 36006 | #define BIF_CFG_DEV2_RC0_PCIE_LANE_1_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_TX_PRESET_MASK 0x0F00L |
|---|
| 36007 | #define BIF_CFG_DEV2_RC0_PCIE_LANE_1_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_RX_PRESET_HINT_MASK 0x7000L |
|---|
| 36008 | //BIF_CFG_DEV2_RC0_PCIE_LANE_2_EQUALIZATION_CNTL |
|---|
| 36009 | #define BIF_CFG_DEV2_RC0_PCIE_LANE_2_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_TX_PRESET__SHIFT 0x0 |
|---|
| 36010 | #define BIF_CFG_DEV2_RC0_PCIE_LANE_2_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_RX_PRESET_HINT__SHIFT 0x4 |
|---|
| 36011 | #define BIF_CFG_DEV2_RC0_PCIE_LANE_2_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_TX_PRESET__SHIFT 0x8 |
|---|
| 36012 | #define BIF_CFG_DEV2_RC0_PCIE_LANE_2_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_RX_PRESET_HINT__SHIFT 0xc |
|---|
| 36013 | #define BIF_CFG_DEV2_RC0_PCIE_LANE_2_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_TX_PRESET_MASK 0x000FL |
|---|
| 36014 | #define BIF_CFG_DEV2_RC0_PCIE_LANE_2_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_RX_PRESET_HINT_MASK 0x0070L |
|---|
| 36015 | #define BIF_CFG_DEV2_RC0_PCIE_LANE_2_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_TX_PRESET_MASK 0x0F00L |
|---|
| 36016 | #define BIF_CFG_DEV2_RC0_PCIE_LANE_2_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_RX_PRESET_HINT_MASK 0x7000L |
|---|
| 36017 | //BIF_CFG_DEV2_RC0_PCIE_LANE_3_EQUALIZATION_CNTL |
|---|
| 36018 | #define BIF_CFG_DEV2_RC0_PCIE_LANE_3_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_TX_PRESET__SHIFT 0x0 |
|---|
| 36019 | #define BIF_CFG_DEV2_RC0_PCIE_LANE_3_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_RX_PRESET_HINT__SHIFT 0x4 |
|---|
| 36020 | #define BIF_CFG_DEV2_RC0_PCIE_LANE_3_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_TX_PRESET__SHIFT 0x8 |
|---|
| 36021 | #define BIF_CFG_DEV2_RC0_PCIE_LANE_3_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_RX_PRESET_HINT__SHIFT 0xc |
|---|
| 36022 | #define BIF_CFG_DEV2_RC0_PCIE_LANE_3_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_TX_PRESET_MASK 0x000FL |
|---|
| 36023 | #define BIF_CFG_DEV2_RC0_PCIE_LANE_3_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_RX_PRESET_HINT_MASK 0x0070L |
|---|
| 36024 | #define BIF_CFG_DEV2_RC0_PCIE_LANE_3_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_TX_PRESET_MASK 0x0F00L |
|---|
| 36025 | #define BIF_CFG_DEV2_RC0_PCIE_LANE_3_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_RX_PRESET_HINT_MASK 0x7000L |
|---|
| 36026 | //BIF_CFG_DEV2_RC0_PCIE_LANE_4_EQUALIZATION_CNTL |
|---|
| 36027 | #define BIF_CFG_DEV2_RC0_PCIE_LANE_4_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_TX_PRESET__SHIFT 0x0 |
|---|
| 36028 | #define BIF_CFG_DEV2_RC0_PCIE_LANE_4_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_RX_PRESET_HINT__SHIFT 0x4 |
|---|
| 36029 | #define BIF_CFG_DEV2_RC0_PCIE_LANE_4_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_TX_PRESET__SHIFT 0x8 |
|---|
| 36030 | #define BIF_CFG_DEV2_RC0_PCIE_LANE_4_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_RX_PRESET_HINT__SHIFT 0xc |
|---|
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| 36139 | #define BIF_CFG_DEV2_RC0_PCIE_ACS_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
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| 36152 | #define BIF_CFG_DEV2_RC0_PCIE_ACS_CAP__P2P_REQUEST_REDIRECT_MASK 0x0004L |
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| 36153 | #define BIF_CFG_DEV2_RC0_PCIE_ACS_CAP__P2P_COMPLETION_REDIRECT_MASK 0x0008L |
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| 36154 | #define BIF_CFG_DEV2_RC0_PCIE_ACS_CAP__UPSTREAM_FORWARDING_MASK 0x0010L |
|---|
| 36155 | #define BIF_CFG_DEV2_RC0_PCIE_ACS_CAP__P2P_EGRESS_CONTROL_MASK 0x0020L |
|---|
| 36156 | #define BIF_CFG_DEV2_RC0_PCIE_ACS_CAP__DIRECT_TRANSLATED_P2P_MASK 0x0040L |
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| 36157 | #define BIF_CFG_DEV2_RC0_PCIE_ACS_CAP__EGRESS_CONTROL_VECTOR_SIZE_MASK 0xFF00L |
|---|
| 36158 | //BIF_CFG_DEV2_RC0_PCIE_ACS_CNTL |
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| 36159 | #define BIF_CFG_DEV2_RC0_PCIE_ACS_CNTL__SOURCE_VALIDATION_EN__SHIFT 0x0 |
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| 36160 | #define BIF_CFG_DEV2_RC0_PCIE_ACS_CNTL__TRANSLATION_BLOCKING_EN__SHIFT 0x1 |
|---|
| 36161 | #define BIF_CFG_DEV2_RC0_PCIE_ACS_CNTL__P2P_REQUEST_REDIRECT_EN__SHIFT 0x2 |
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| 36162 | #define BIF_CFG_DEV2_RC0_PCIE_ACS_CNTL__P2P_COMPLETION_REDIRECT_EN__SHIFT 0x3 |
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| 36163 | #define BIF_CFG_DEV2_RC0_PCIE_ACS_CNTL__UPSTREAM_FORWARDING_EN__SHIFT 0x4 |
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| 36165 | #define BIF_CFG_DEV2_RC0_PCIE_ACS_CNTL__DIRECT_TRANSLATED_P2P_EN__SHIFT 0x6 |
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| 36166 | #define BIF_CFG_DEV2_RC0_PCIE_ACS_CNTL__SOURCE_VALIDATION_EN_MASK 0x0001L |
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| 36167 | #define BIF_CFG_DEV2_RC0_PCIE_ACS_CNTL__TRANSLATION_BLOCKING_EN_MASK 0x0002L |
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| 36168 | #define BIF_CFG_DEV2_RC0_PCIE_ACS_CNTL__P2P_REQUEST_REDIRECT_EN_MASK 0x0004L |
|---|
| 36169 | #define BIF_CFG_DEV2_RC0_PCIE_ACS_CNTL__P2P_COMPLETION_REDIRECT_EN_MASK 0x0008L |
|---|
| 36170 | #define BIF_CFG_DEV2_RC0_PCIE_ACS_CNTL__UPSTREAM_FORWARDING_EN_MASK 0x0010L |
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| 36171 | #define BIF_CFG_DEV2_RC0_PCIE_ACS_CNTL__P2P_EGRESS_CONTROL_EN_MASK 0x0020L |
|---|
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| 36628 | #define BIF_BX1_PCIE_DATA__PCIE_DATA_MASK 0xFFFFFFFFL |
|---|
| 36629 | //BIF_BX1_PCIE_INDEX2 |
|---|
| 36630 | #define BIF_BX1_PCIE_INDEX2__PCIE_INDEX2__SHIFT 0x0 |
|---|
| 36631 | #define BIF_BX1_PCIE_INDEX2__PCIE_INDEX2_MASK 0xFFFFFFFFL |
|---|
| 36632 | //BIF_BX1_PCIE_DATA2 |
|---|
| 36633 | #define BIF_BX1_PCIE_DATA2__PCIE_DATA2__SHIFT 0x0 |
|---|
| 36634 | #define BIF_BX1_PCIE_DATA2__PCIE_DATA2_MASK 0xFFFFFFFFL |
|---|
| 36635 | //BIF_BX1_SBIOS_SCRATCH_0 |
|---|
| 36636 | #define BIF_BX1_SBIOS_SCRATCH_0__SBIOS_SCRATCH_DW__SHIFT 0x0 |
|---|
| 36637 | #define BIF_BX1_SBIOS_SCRATCH_0__SBIOS_SCRATCH_DW_MASK 0xFFFFFFFFL |
|---|
| 36638 | //BIF_BX1_SBIOS_SCRATCH_1 |
|---|
| 36639 | #define BIF_BX1_SBIOS_SCRATCH_1__SBIOS_SCRATCH_DW__SHIFT 0x0 |
|---|
| 36640 | #define BIF_BX1_SBIOS_SCRATCH_1__SBIOS_SCRATCH_DW_MASK 0xFFFFFFFFL |
|---|
| 36641 | //BIF_BX1_SBIOS_SCRATCH_2 |
|---|
| 36642 | #define BIF_BX1_SBIOS_SCRATCH_2__SBIOS_SCRATCH_DW__SHIFT 0x0 |
|---|
| 36643 | #define BIF_BX1_SBIOS_SCRATCH_2__SBIOS_SCRATCH_DW_MASK 0xFFFFFFFFL |
|---|
| 36644 | //BIF_BX1_SBIOS_SCRATCH_3 |
|---|
| 36645 | #define BIF_BX1_SBIOS_SCRATCH_3__SBIOS_SCRATCH_DW__SHIFT 0x0 |
|---|
| 36646 | #define BIF_BX1_SBIOS_SCRATCH_3__SBIOS_SCRATCH_DW_MASK 0xFFFFFFFFL |
|---|
| 36647 | //BIF_BX1_BIOS_SCRATCH_0 |
|---|
| 36648 | #define BIF_BX1_BIOS_SCRATCH_0__BIOS_SCRATCH_0__SHIFT 0x0 |
|---|
| 36649 | #define BIF_BX1_BIOS_SCRATCH_0__BIOS_SCRATCH_0_MASK 0xFFFFFFFFL |
|---|
| 36650 | //BIF_BX1_BIOS_SCRATCH_1 |
|---|
| 36651 | #define BIF_BX1_BIOS_SCRATCH_1__BIOS_SCRATCH_1__SHIFT 0x0 |
|---|
| 36652 | #define BIF_BX1_BIOS_SCRATCH_1__BIOS_SCRATCH_1_MASK 0xFFFFFFFFL |
|---|
| 36653 | //BIF_BX1_BIOS_SCRATCH_2 |
|---|
| 36654 | #define BIF_BX1_BIOS_SCRATCH_2__BIOS_SCRATCH_2__SHIFT 0x0 |
|---|
| 36655 | #define BIF_BX1_BIOS_SCRATCH_2__BIOS_SCRATCH_2_MASK 0xFFFFFFFFL |
|---|
| 36656 | //BIF_BX1_BIOS_SCRATCH_3 |
|---|
| 36657 | #define BIF_BX1_BIOS_SCRATCH_3__BIOS_SCRATCH_3__SHIFT 0x0 |
|---|
| 36658 | #define BIF_BX1_BIOS_SCRATCH_3__BIOS_SCRATCH_3_MASK 0xFFFFFFFFL |
|---|
| 36659 | //BIF_BX1_BIOS_SCRATCH_4 |
|---|
| 36660 | #define BIF_BX1_BIOS_SCRATCH_4__BIOS_SCRATCH_4__SHIFT 0x0 |
|---|
| 36661 | #define BIF_BX1_BIOS_SCRATCH_4__BIOS_SCRATCH_4_MASK 0xFFFFFFFFL |
|---|
| 36662 | //BIF_BX1_BIOS_SCRATCH_5 |
|---|
| 36663 | #define BIF_BX1_BIOS_SCRATCH_5__BIOS_SCRATCH_5__SHIFT 0x0 |
|---|
| 36664 | #define BIF_BX1_BIOS_SCRATCH_5__BIOS_SCRATCH_5_MASK 0xFFFFFFFFL |
|---|
| 36665 | //BIF_BX1_BIOS_SCRATCH_6 |
|---|
| 36666 | #define BIF_BX1_BIOS_SCRATCH_6__BIOS_SCRATCH_6__SHIFT 0x0 |
|---|
| 36667 | #define BIF_BX1_BIOS_SCRATCH_6__BIOS_SCRATCH_6_MASK 0xFFFFFFFFL |
|---|
| 36668 | //BIF_BX1_BIOS_SCRATCH_7 |
|---|
| 36669 | #define BIF_BX1_BIOS_SCRATCH_7__BIOS_SCRATCH_7__SHIFT 0x0 |
|---|
| 36670 | #define BIF_BX1_BIOS_SCRATCH_7__BIOS_SCRATCH_7_MASK 0xFFFFFFFFL |
|---|
| 36671 | //BIF_BX1_BIOS_SCRATCH_8 |
|---|
| 36672 | #define BIF_BX1_BIOS_SCRATCH_8__BIOS_SCRATCH_8__SHIFT 0x0 |
|---|
| 36673 | #define BIF_BX1_BIOS_SCRATCH_8__BIOS_SCRATCH_8_MASK 0xFFFFFFFFL |
|---|
| 36674 | //BIF_BX1_BIOS_SCRATCH_9 |
|---|
| 36675 | #define BIF_BX1_BIOS_SCRATCH_9__BIOS_SCRATCH_9__SHIFT 0x0 |
|---|
| 36676 | #define BIF_BX1_BIOS_SCRATCH_9__BIOS_SCRATCH_9_MASK 0xFFFFFFFFL |
|---|
| 36677 | //BIF_BX1_BIOS_SCRATCH_10 |
|---|
| 36678 | #define BIF_BX1_BIOS_SCRATCH_10__BIOS_SCRATCH_10__SHIFT 0x0 |
|---|
| 36679 | #define BIF_BX1_BIOS_SCRATCH_10__BIOS_SCRATCH_10_MASK 0xFFFFFFFFL |
|---|
| 36680 | //BIF_BX1_BIOS_SCRATCH_11 |
|---|
| 36681 | #define BIF_BX1_BIOS_SCRATCH_11__BIOS_SCRATCH_11__SHIFT 0x0 |
|---|
| 36682 | #define BIF_BX1_BIOS_SCRATCH_11__BIOS_SCRATCH_11_MASK 0xFFFFFFFFL |
|---|
| 36683 | //BIF_BX1_BIOS_SCRATCH_12 |
|---|
| 36684 | #define BIF_BX1_BIOS_SCRATCH_12__BIOS_SCRATCH_12__SHIFT 0x0 |
|---|
| 36685 | #define BIF_BX1_BIOS_SCRATCH_12__BIOS_SCRATCH_12_MASK 0xFFFFFFFFL |
|---|
| 36686 | //BIF_BX1_BIOS_SCRATCH_13 |
|---|
| 36687 | #define BIF_BX1_BIOS_SCRATCH_13__BIOS_SCRATCH_13__SHIFT 0x0 |
|---|
| 36688 | #define BIF_BX1_BIOS_SCRATCH_13__BIOS_SCRATCH_13_MASK 0xFFFFFFFFL |
|---|
| 36689 | //BIF_BX1_BIOS_SCRATCH_14 |
|---|
| 36690 | #define BIF_BX1_BIOS_SCRATCH_14__BIOS_SCRATCH_14__SHIFT 0x0 |
|---|
| 36691 | #define BIF_BX1_BIOS_SCRATCH_14__BIOS_SCRATCH_14_MASK 0xFFFFFFFFL |
|---|
| 36692 | //BIF_BX1_BIOS_SCRATCH_15 |
|---|
| 36693 | #define BIF_BX1_BIOS_SCRATCH_15__BIOS_SCRATCH_15__SHIFT 0x0 |
|---|
| 36694 | #define BIF_BX1_BIOS_SCRATCH_15__BIOS_SCRATCH_15_MASK 0xFFFFFFFFL |
|---|
| 36695 | //BIF_BX1_BIF_RLC_INTR_CNTL |
|---|
| 36696 | #define BIF_BX1_BIF_RLC_INTR_CNTL__RLC_CMD_COMPLETE__SHIFT 0x0 |
|---|
| 36697 | #define BIF_BX1_BIF_RLC_INTR_CNTL__RLC_HANG_SELF_RECOVERED__SHIFT 0x1 |
|---|
| 36698 | #define BIF_BX1_BIF_RLC_INTR_CNTL__RLC_HANG_NEED_FLR__SHIFT 0x2 |
|---|
| 36699 | #define BIF_BX1_BIF_RLC_INTR_CNTL__RLC_VM_BUSY_TRANSITION__SHIFT 0x3 |
|---|
| 36700 | #define BIF_BX1_BIF_RLC_INTR_CNTL__RLC_CMD_COMPLETE_MASK 0x00000001L |
|---|
| 36701 | #define BIF_BX1_BIF_RLC_INTR_CNTL__RLC_HANG_SELF_RECOVERED_MASK 0x00000002L |
|---|
| 36702 | #define BIF_BX1_BIF_RLC_INTR_CNTL__RLC_HANG_NEED_FLR_MASK 0x00000004L |
|---|
| 36703 | #define BIF_BX1_BIF_RLC_INTR_CNTL__RLC_VM_BUSY_TRANSITION_MASK 0x00000008L |
|---|
| 36704 | //BIF_BX1_BIF_VCE_INTR_CNTL |
|---|
| 36705 | #define BIF_BX1_BIF_VCE_INTR_CNTL__VCE_CMD_COMPLETE__SHIFT 0x0 |
|---|
| 36706 | #define BIF_BX1_BIF_VCE_INTR_CNTL__VCE_HANG_SELF_RECOVERED__SHIFT 0x1 |
|---|
| 36707 | #define BIF_BX1_BIF_VCE_INTR_CNTL__VCE_HANG_NEED_FLR__SHIFT 0x2 |
|---|
| 36708 | #define BIF_BX1_BIF_VCE_INTR_CNTL__VCE_VM_BUSY_TRANSITION__SHIFT 0x3 |
|---|
| 36709 | #define BIF_BX1_BIF_VCE_INTR_CNTL__VCE_CMD_COMPLETE_MASK 0x00000001L |
|---|
| 36710 | #define BIF_BX1_BIF_VCE_INTR_CNTL__VCE_HANG_SELF_RECOVERED_MASK 0x00000002L |
|---|
| 36711 | #define BIF_BX1_BIF_VCE_INTR_CNTL__VCE_HANG_NEED_FLR_MASK 0x00000004L |
|---|
| 36712 | #define BIF_BX1_BIF_VCE_INTR_CNTL__VCE_VM_BUSY_TRANSITION_MASK 0x00000008L |
|---|
| 36713 | //BIF_BX1_BIF_UVD_INTR_CNTL |
|---|
| 36714 | #define BIF_BX1_BIF_UVD_INTR_CNTL__UVD_CMD_COMPLETE__SHIFT 0x0 |
|---|
| 36715 | #define BIF_BX1_BIF_UVD_INTR_CNTL__UVD_HANG_SELF_RECOVERED__SHIFT 0x1 |
|---|
| 36716 | #define BIF_BX1_BIF_UVD_INTR_CNTL__UVD_HANG_NEED_FLR__SHIFT 0x2 |
|---|
| 36717 | #define BIF_BX1_BIF_UVD_INTR_CNTL__UVD_VM_BUSY_TRANSITION__SHIFT 0x3 |
|---|
| 36718 | #define BIF_BX1_BIF_UVD_INTR_CNTL__UVD_INST_SEL__SHIFT 0x1c |
|---|
| 36719 | #define BIF_BX1_BIF_UVD_INTR_CNTL__UVD_CMD_COMPLETE_MASK 0x00000001L |
|---|
| 36720 | #define BIF_BX1_BIF_UVD_INTR_CNTL__UVD_HANG_SELF_RECOVERED_MASK 0x00000002L |
|---|
| 36721 | #define BIF_BX1_BIF_UVD_INTR_CNTL__UVD_HANG_NEED_FLR_MASK 0x00000004L |
|---|
| 36722 | #define BIF_BX1_BIF_UVD_INTR_CNTL__UVD_VM_BUSY_TRANSITION_MASK 0x00000008L |
|---|
| 36723 | #define BIF_BX1_BIF_UVD_INTR_CNTL__UVD_INST_SEL_MASK 0xF0000000L |
|---|
| 36724 | //BIF_BX1_GFX_MMIOREG_CAM_ADDR0 |
|---|
| 36725 | #define BIF_BX1_GFX_MMIOREG_CAM_ADDR0__CAM_ADDR0__SHIFT 0x0 |
|---|
| 36726 | #define BIF_BX1_GFX_MMIOREG_CAM_ADDR0__CAM_ADDR0_MASK 0x000FFFFFL |
|---|
| 36727 | //BIF_BX1_GFX_MMIOREG_CAM_REMAP_ADDR0 |
|---|
| 36728 | #define BIF_BX1_GFX_MMIOREG_CAM_REMAP_ADDR0__CAM_REMAP_ADDR0__SHIFT 0x0 |
|---|
| 36729 | #define BIF_BX1_GFX_MMIOREG_CAM_REMAP_ADDR0__CAM_REMAP_ADDR0_MASK 0x000FFFFFL |
|---|
| 36730 | //BIF_BX1_GFX_MMIOREG_CAM_ADDR1 |
|---|
| 36731 | #define BIF_BX1_GFX_MMIOREG_CAM_ADDR1__CAM_ADDR1__SHIFT 0x0 |
|---|
| 36732 | #define BIF_BX1_GFX_MMIOREG_CAM_ADDR1__CAM_ADDR1_MASK 0x000FFFFFL |
|---|
| 36733 | //BIF_BX1_GFX_MMIOREG_CAM_REMAP_ADDR1 |
|---|
| 36734 | #define BIF_BX1_GFX_MMIOREG_CAM_REMAP_ADDR1__CAM_REMAP_ADDR1__SHIFT 0x0 |
|---|
| 36735 | #define BIF_BX1_GFX_MMIOREG_CAM_REMAP_ADDR1__CAM_REMAP_ADDR1_MASK 0x000FFFFFL |
|---|
| 36736 | //BIF_BX1_GFX_MMIOREG_CAM_ADDR2 |
|---|
| 36737 | #define BIF_BX1_GFX_MMIOREG_CAM_ADDR2__CAM_ADDR2__SHIFT 0x0 |
|---|
| 36738 | #define BIF_BX1_GFX_MMIOREG_CAM_ADDR2__CAM_ADDR2_MASK 0x000FFFFFL |
|---|
| 36739 | //BIF_BX1_GFX_MMIOREG_CAM_REMAP_ADDR2 |
|---|
| 36740 | #define BIF_BX1_GFX_MMIOREG_CAM_REMAP_ADDR2__CAM_REMAP_ADDR2__SHIFT 0x0 |
|---|
| 36741 | #define BIF_BX1_GFX_MMIOREG_CAM_REMAP_ADDR2__CAM_REMAP_ADDR2_MASK 0x000FFFFFL |
|---|
| 36742 | //BIF_BX1_GFX_MMIOREG_CAM_ADDR3 |
|---|
| 36743 | #define BIF_BX1_GFX_MMIOREG_CAM_ADDR3__CAM_ADDR3__SHIFT 0x0 |
|---|
| 36744 | #define BIF_BX1_GFX_MMIOREG_CAM_ADDR3__CAM_ADDR3_MASK 0x000FFFFFL |
|---|
| 36745 | //BIF_BX1_GFX_MMIOREG_CAM_REMAP_ADDR3 |
|---|
| 36746 | #define BIF_BX1_GFX_MMIOREG_CAM_REMAP_ADDR3__CAM_REMAP_ADDR3__SHIFT 0x0 |
|---|
| 36747 | #define BIF_BX1_GFX_MMIOREG_CAM_REMAP_ADDR3__CAM_REMAP_ADDR3_MASK 0x000FFFFFL |
|---|
| 36748 | //BIF_BX1_GFX_MMIOREG_CAM_ADDR4 |
|---|
| 36749 | #define BIF_BX1_GFX_MMIOREG_CAM_ADDR4__CAM_ADDR4__SHIFT 0x0 |
|---|
| 36750 | #define BIF_BX1_GFX_MMIOREG_CAM_ADDR4__CAM_ADDR4_MASK 0x000FFFFFL |
|---|
| 36751 | //BIF_BX1_GFX_MMIOREG_CAM_REMAP_ADDR4 |
|---|
| 36752 | #define BIF_BX1_GFX_MMIOREG_CAM_REMAP_ADDR4__CAM_REMAP_ADDR4__SHIFT 0x0 |
|---|
| 36753 | #define BIF_BX1_GFX_MMIOREG_CAM_REMAP_ADDR4__CAM_REMAP_ADDR4_MASK 0x000FFFFFL |
|---|
| 36754 | //BIF_BX1_GFX_MMIOREG_CAM_ADDR5 |
|---|
| 36755 | #define BIF_BX1_GFX_MMIOREG_CAM_ADDR5__CAM_ADDR5__SHIFT 0x0 |
|---|
| 36756 | #define BIF_BX1_GFX_MMIOREG_CAM_ADDR5__CAM_ADDR5_MASK 0x000FFFFFL |
|---|
| 36757 | //BIF_BX1_GFX_MMIOREG_CAM_REMAP_ADDR5 |
|---|
| 36758 | #define BIF_BX1_GFX_MMIOREG_CAM_REMAP_ADDR5__CAM_REMAP_ADDR5__SHIFT 0x0 |
|---|
| 36759 | #define BIF_BX1_GFX_MMIOREG_CAM_REMAP_ADDR5__CAM_REMAP_ADDR5_MASK 0x000FFFFFL |
|---|
| 36760 | //BIF_BX1_GFX_MMIOREG_CAM_ADDR6 |
|---|
| 36761 | #define BIF_BX1_GFX_MMIOREG_CAM_ADDR6__CAM_ADDR6__SHIFT 0x0 |
|---|
| 36762 | #define BIF_BX1_GFX_MMIOREG_CAM_ADDR6__CAM_ADDR6_MASK 0x000FFFFFL |
|---|
| 36763 | //BIF_BX1_GFX_MMIOREG_CAM_REMAP_ADDR6 |
|---|
| 36764 | #define BIF_BX1_GFX_MMIOREG_CAM_REMAP_ADDR6__CAM_REMAP_ADDR6__SHIFT 0x0 |
|---|
| 36765 | #define BIF_BX1_GFX_MMIOREG_CAM_REMAP_ADDR6__CAM_REMAP_ADDR6_MASK 0x000FFFFFL |
|---|
| 36766 | //BIF_BX1_GFX_MMIOREG_CAM_ADDR7 |
|---|
| 36767 | #define BIF_BX1_GFX_MMIOREG_CAM_ADDR7__CAM_ADDR7__SHIFT 0x0 |
|---|
| 36768 | #define BIF_BX1_GFX_MMIOREG_CAM_ADDR7__CAM_ADDR7_MASK 0x000FFFFFL |
|---|
| 36769 | //BIF_BX1_GFX_MMIOREG_CAM_REMAP_ADDR7 |
|---|
| 36770 | #define BIF_BX1_GFX_MMIOREG_CAM_REMAP_ADDR7__CAM_REMAP_ADDR7__SHIFT 0x0 |
|---|
| 36771 | #define BIF_BX1_GFX_MMIOREG_CAM_REMAP_ADDR7__CAM_REMAP_ADDR7_MASK 0x000FFFFFL |
|---|
| 36772 | //BIF_BX1_GFX_MMIOREG_CAM_CNTL |
|---|
| 36773 | #define BIF_BX1_GFX_MMIOREG_CAM_CNTL__CAM_ENABLE__SHIFT 0x0 |
|---|
| 36774 | #define BIF_BX1_GFX_MMIOREG_CAM_CNTL__CAM_ENABLE_MASK 0x000000FFL |
|---|
| 36775 | //BIF_BX1_GFX_MMIOREG_CAM_ZERO_CPL |
|---|
| 36776 | #define BIF_BX1_GFX_MMIOREG_CAM_ZERO_CPL__CAM_ZERO_CPL__SHIFT 0x0 |
|---|
| 36777 | #define BIF_BX1_GFX_MMIOREG_CAM_ZERO_CPL__CAM_ZERO_CPL_MASK 0xFFFFFFFFL |
|---|
| 36778 | //BIF_BX1_GFX_MMIOREG_CAM_ONE_CPL |
|---|
| 36779 | #define BIF_BX1_GFX_MMIOREG_CAM_ONE_CPL__CAM_ONE_CPL__SHIFT 0x0 |
|---|
| 36780 | #define BIF_BX1_GFX_MMIOREG_CAM_ONE_CPL__CAM_ONE_CPL_MASK 0xFFFFFFFFL |
|---|
| 36781 | //BIF_BX1_GFX_MMIOREG_CAM_PROGRAMMABLE_CPL |
|---|
| 36782 | #define BIF_BX1_GFX_MMIOREG_CAM_PROGRAMMABLE_CPL__CAM_PROGRAMMABLE_CPL__SHIFT 0x0 |
|---|
| 36783 | #define BIF_BX1_GFX_MMIOREG_CAM_PROGRAMMABLE_CPL__CAM_PROGRAMMABLE_CPL_MASK 0xFFFFFFFFL |
|---|
| 36784 | |
|---|
| 36785 | |
|---|
| 36786 | // addressBlock: nbio_nbif0_rcc_strap_BIFDEC1:1 |
|---|
| 36787 | //RCC_STRAP1_RCC_BIF_STRAP0 |
|---|
| 36788 | #define RCC_STRAP1_RCC_BIF_STRAP0__STRAP_GEN4_DIS_PIN__SHIFT 0x0 |
|---|
| 36789 | #define RCC_STRAP1_RCC_BIF_STRAP0__STRAP_VGA_DIS_PIN__SHIFT 0x2 |
|---|
| 36790 | #define RCC_STRAP1_RCC_BIF_STRAP0__STRAP_MEM_AP_SIZE_PIN__SHIFT 0x3 |
|---|
| 36791 | #define RCC_STRAP1_RCC_BIF_STRAP0__STRAP_BIOS_ROM_EN_PIN__SHIFT 0x6 |
|---|
| 36792 | #define RCC_STRAP1_RCC_BIF_STRAP0__STRAP_PX_CAPABLE__SHIFT 0x7 |
|---|
| 36793 | #define RCC_STRAP1_RCC_BIF_STRAP0__STRAP_BIF_KILL_GEN3__SHIFT 0x8 |
|---|
| 36794 | #define RCC_STRAP1_RCC_BIF_STRAP0__STRAP_MSI_FIRST_BE_FULL_PAYLOAD_EN__SHIFT 0x9 |
|---|
| 36795 | #define RCC_STRAP1_RCC_BIF_STRAP0__STRAP_NBIF_IGNORE_ERR_INFLR__SHIFT 0xa |
|---|
| 36796 | #define RCC_STRAP1_RCC_BIF_STRAP0__STRAP_PME_SUPPORT_COMPLIANCE_EN__SHIFT 0xb |
|---|
| 36797 | #define RCC_STRAP1_RCC_BIF_STRAP0__STRAP_RX_IGNORE_EP_ERR__SHIFT 0xc |
|---|
| 36798 | #define RCC_STRAP1_RCC_BIF_STRAP0__STRAP_RX_IGNORE_MSG_ERR__SHIFT 0xd |
|---|
| 36799 | #define RCC_STRAP1_RCC_BIF_STRAP0__STRAP_RX_IGNORE_MAX_PAYLOAD_ERR__SHIFT 0xe |
|---|
| 36800 | #define RCC_STRAP1_RCC_BIF_STRAP0__STRAP_RX_IGNORE_SHORTPREFIX_ERR_DN__SHIFT 0xf |
|---|
| 36801 | #define RCC_STRAP1_RCC_BIF_STRAP0__STRAP_RX_IGNORE_TC_ERR__SHIFT 0x10 |
|---|
| 36802 | #define RCC_STRAP1_RCC_BIF_STRAP0__STRAP_RX_IGNORE_TC_ERR_DN__SHIFT 0x11 |
|---|
| 36803 | #define RCC_STRAP1_RCC_BIF_STRAP0__STRAP_GEN3_DIS__SHIFT 0x18 |
|---|
| 36804 | #define RCC_STRAP1_RCC_BIF_STRAP0__STRAP_BIF_KILL_GEN4__SHIFT 0x19 |
|---|
| 36805 | #define RCC_STRAP1_RCC_BIF_STRAP0__STRAP_QUICKSIM_START__SHIFT 0x1a |
|---|
| 36806 | #define RCC_STRAP1_RCC_BIF_STRAP0__STRAP_NO_RO_ENABLED_P2P_PASSING__SHIFT 0x1b |
|---|
| 36807 | #define RCC_STRAP1_RCC_BIF_STRAP0__STRAP_CFG0_RD_VF_BUSNUM_CHK_EN__SHIFT 0x1d |
|---|
| 36808 | #define RCC_STRAP1_RCC_BIF_STRAP0__STRAP_BIGAPU_MODE__SHIFT 0x1e |
|---|
| 36809 | #define RCC_STRAP1_RCC_BIF_STRAP0__STRAP_LINK_DOWN_RESET_EN__SHIFT 0x1f |
|---|
| 36810 | #define RCC_STRAP1_RCC_BIF_STRAP0__STRAP_GEN4_DIS_PIN_MASK 0x00000001L |
|---|
| 36811 | #define RCC_STRAP1_RCC_BIF_STRAP0__STRAP_VGA_DIS_PIN_MASK 0x00000004L |
|---|
| 36812 | #define RCC_STRAP1_RCC_BIF_STRAP0__STRAP_MEM_AP_SIZE_PIN_MASK 0x00000038L |
|---|
| 36813 | #define RCC_STRAP1_RCC_BIF_STRAP0__STRAP_BIOS_ROM_EN_PIN_MASK 0x00000040L |
|---|
| 36814 | #define RCC_STRAP1_RCC_BIF_STRAP0__STRAP_PX_CAPABLE_MASK 0x00000080L |
|---|
| 36815 | #define RCC_STRAP1_RCC_BIF_STRAP0__STRAP_BIF_KILL_GEN3_MASK 0x00000100L |
|---|
| 36816 | #define RCC_STRAP1_RCC_BIF_STRAP0__STRAP_MSI_FIRST_BE_FULL_PAYLOAD_EN_MASK 0x00000200L |
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| 36817 | #define RCC_STRAP1_RCC_BIF_STRAP0__STRAP_NBIF_IGNORE_ERR_INFLR_MASK 0x00000400L |
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| 36818 | #define RCC_STRAP1_RCC_BIF_STRAP0__STRAP_PME_SUPPORT_COMPLIANCE_EN_MASK 0x00000800L |
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| 36819 | #define RCC_STRAP1_RCC_BIF_STRAP0__STRAP_RX_IGNORE_EP_ERR_MASK 0x00001000L |
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| 36820 | #define RCC_STRAP1_RCC_BIF_STRAP0__STRAP_RX_IGNORE_MSG_ERR_MASK 0x00002000L |
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| 36821 | #define RCC_STRAP1_RCC_BIF_STRAP0__STRAP_RX_IGNORE_MAX_PAYLOAD_ERR_MASK 0x00004000L |
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| 36822 | #define RCC_STRAP1_RCC_BIF_STRAP0__STRAP_RX_IGNORE_SHORTPREFIX_ERR_DN_MASK 0x00008000L |
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| 36823 | #define RCC_STRAP1_RCC_BIF_STRAP0__STRAP_RX_IGNORE_TC_ERR_MASK 0x00010000L |
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| 36824 | #define RCC_STRAP1_RCC_BIF_STRAP0__STRAP_RX_IGNORE_TC_ERR_DN_MASK 0x00020000L |
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| 36825 | #define RCC_STRAP1_RCC_BIF_STRAP0__STRAP_GEN3_DIS_MASK 0x01000000L |
|---|
| 36826 | #define RCC_STRAP1_RCC_BIF_STRAP0__STRAP_BIF_KILL_GEN4_MASK 0x02000000L |
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| 36827 | #define RCC_STRAP1_RCC_BIF_STRAP0__STRAP_QUICKSIM_START_MASK 0x04000000L |
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| 36829 | #define RCC_STRAP1_RCC_BIF_STRAP0__STRAP_CFG0_RD_VF_BUSNUM_CHK_EN_MASK 0x20000000L |
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| 36830 | #define RCC_STRAP1_RCC_BIF_STRAP0__STRAP_BIGAPU_MODE_MASK 0x40000000L |
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| 36831 | #define RCC_STRAP1_RCC_BIF_STRAP0__STRAP_LINK_DOWN_RESET_EN_MASK 0x80000000L |
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| 36832 | //RCC_STRAP1_RCC_BIF_STRAP1 |
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| 36833 | #define RCC_STRAP1_RCC_BIF_STRAP1__FUSESTRAP_VALID__SHIFT 0x0 |
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| 36834 | #define RCC_STRAP1_RCC_BIF_STRAP1__ROMSTRAP_VALID__SHIFT 0x1 |
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| 36835 | #define RCC_STRAP1_RCC_BIF_STRAP1__WRITE_DISABLE__SHIFT 0x2 |
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| 36840 | #define RCC_STRAP1_RCC_BIF_STRAP1__STRAP_SWUS_APER_EN__SHIFT 0x8 |
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| 36850 | #define RCC_STRAP1_RCC_BIF_STRAP1__STRAP_MARGIN_EN__SHIFT 0x15 |
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| 36851 | #define RCC_STRAP1_RCC_BIF_STRAP1__STRAP_BIF_PSN_UR_RPT_EN__SHIFT 0x16 |
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| 36853 | #define RCC_STRAP1_RCC_BIF_STRAP1__STRAP_GFX_FUNC_LTR_MODE__SHIFT 0x1a |
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| 36854 | #define RCC_STRAP1_RCC_BIF_STRAP1__STRAP_GSI_SMN_POSTWR_MULTI_EN__SHIFT 0x1b |
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| 36855 | #define RCC_STRAP1_RCC_BIF_STRAP1__STRAP_DLF_EN_EP__SHIFT 0x1d |
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| 36857 | #define RCC_STRAP1_RCC_BIF_STRAP1__STRAP_AP_EN_DN__SHIFT 0x1f |
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| 36858 | #define RCC_STRAP1_RCC_BIF_STRAP1__FUSESTRAP_VALID_MASK 0x00000001L |
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| 36859 | #define RCC_STRAP1_RCC_BIF_STRAP1__ROMSTRAP_VALID_MASK 0x00000002L |
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| 36861 | #define RCC_STRAP1_RCC_BIF_STRAP1__STRAP_ECRC_INTERMEDIATE_CHK_EN_MASK 0x00000008L |
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| 36862 | #define RCC_STRAP1_RCC_BIF_STRAP1__STRAP_IGNORE_E2E_PREFIX_UR_SWUS_MASK 0x00000020L |
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| 36863 | #define RCC_STRAP1_RCC_BIF_STRAP1__STRAP_MARGINING_USES_SOFTWARE_MASK 0x00000040L |
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| 36864 | #define RCC_STRAP1_RCC_BIF_STRAP1__STRAP_MARGINING_READY_MASK 0x00000080L |
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| 36865 | #define RCC_STRAP1_RCC_BIF_STRAP1__STRAP_SWUS_APER_EN_MASK 0x00000100L |
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| 36866 | #define RCC_STRAP1_RCC_BIF_STRAP1__STRAP_SWUS_64BAR_EN_MASK 0x00000200L |
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| 36867 | #define RCC_STRAP1_RCC_BIF_STRAP1__STRAP_SWUS_AP_SIZE_MASK 0x00000C00L |
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| 36868 | #define RCC_STRAP1_RCC_BIF_STRAP1__STRAP_SWUS_APER_PREFETCHABLE_MASK 0x00001000L |
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| 36869 | #define RCC_STRAP1_RCC_BIF_STRAP1__STRAP_HWREV_LSB2_MASK 0x00006000L |
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| 36870 | #define RCC_STRAP1_RCC_BIF_STRAP1__STRAP_SWREV_LSB2_MASK 0x00018000L |
|---|
| 36871 | #define RCC_STRAP1_RCC_BIF_STRAP1__STRAP_LINK_RST_CFG_ONLY_MASK 0x00020000L |
|---|
| 36872 | #define RCC_STRAP1_RCC_BIF_STRAP1__STRAP_BIF_IOV_LKRST_DIS_MASK 0x00040000L |
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| 36873 | #define RCC_STRAP1_RCC_BIF_STRAP1__STRAP_DLF_EN_MASK 0x00080000L |
|---|
| 36874 | #define RCC_STRAP1_RCC_BIF_STRAP1__STRAP_PHY_16GT_EN_MASK 0x00100000L |
|---|
| 36875 | #define RCC_STRAP1_RCC_BIF_STRAP1__STRAP_MARGIN_EN_MASK 0x00200000L |
|---|
| 36876 | #define RCC_STRAP1_RCC_BIF_STRAP1__STRAP_BIF_PSN_UR_RPT_EN_MASK 0x00400000L |
|---|
| 36877 | #define RCC_STRAP1_RCC_BIF_STRAP1__STRAP_BIF_SLOT_POWER_SUPPORT_EN_MASK 0x00800000L |
|---|
| 36878 | #define RCC_STRAP1_RCC_BIF_STRAP1__STRAP_GFX_FUNC_LTR_MODE_MASK 0x04000000L |
|---|
| 36879 | #define RCC_STRAP1_RCC_BIF_STRAP1__STRAP_GSI_SMN_POSTWR_MULTI_EN_MASK 0x18000000L |
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| 36880 | #define RCC_STRAP1_RCC_BIF_STRAP1__STRAP_DLF_EN_EP_MASK 0x20000000L |
|---|
| 36881 | #define RCC_STRAP1_RCC_BIF_STRAP1__STRAP_AP_EN_MASK 0x40000000L |
|---|
| 36882 | #define RCC_STRAP1_RCC_BIF_STRAP1__STRAP_AP_EN_DN_MASK 0x80000000L |
|---|
| 36883 | //RCC_STRAP1_RCC_BIF_STRAP2 |
|---|
| 36884 | #define RCC_STRAP1_RCC_BIF_STRAP2__STRAP_PCIESWUS_INDEX_APER_RANGE__SHIFT 0x0 |
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| 36885 | #define RCC_STRAP1_RCC_BIF_STRAP2__STRAP_SUC_IND_ACCESS_DIS__SHIFT 0x3 |
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| 36886 | #define RCC_STRAP1_RCC_BIF_STRAP2__STRAP_SUM_IND_ACCESS_DIS__SHIFT 0x4 |
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| 36887 | #define RCC_STRAP1_RCC_BIF_STRAP2__STRAP_ENDP_LINKDOWN_DROP_DMA__SHIFT 0x5 |
|---|
| 36888 | #define RCC_STRAP1_RCC_BIF_STRAP2__STRAP_SWITCH_LINKDOWN_DROP_DMA__SHIFT 0x6 |
|---|
| 36889 | #define RCC_STRAP1_RCC_BIF_STRAP2__STRAP_SWUS_SEC_LVL_OVRD_EN__SHIFT 0x7 |
|---|
| 36890 | #define RCC_STRAP1_RCC_BIF_STRAP2__STRAP_GMI_DNS_SDP_CLKREQ_TOGGLE_DIS__SHIFT 0x8 |
|---|
| 36891 | #define RCC_STRAP1_RCC_BIF_STRAP2__STRAP_ACS_MSKSEV_EP_HIDE_DIS__SHIFT 0x9 |
|---|
| 36892 | #define RCC_STRAP1_RCC_BIF_STRAP2__STRAP_CFG_PG_FW_INTERLOCK_EXIT_EN__SHIFT 0xa |
|---|
| 36893 | #define RCC_STRAP1_RCC_BIF_STRAP2__RESERVED_BIF_STRAP2__SHIFT 0xd |
|---|
| 36894 | #define RCC_STRAP1_RCC_BIF_STRAP2__STRAP_LTR_IN_ASPML1_DIS__SHIFT 0xe |
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| 36895 | #define RCC_STRAP1_RCC_BIF_STRAP2__STRAP_GFXAZ_POWERSTATE_INTERLOCK_EN__SHIFT 0xf |
|---|
| 36896 | #define RCC_STRAP1_RCC_BIF_STRAP2__STRAP_PWRBRK_DEGLITCH_CYCLE__SHIFT 0x10 |
|---|
| 36897 | #define RCC_STRAP1_RCC_BIF_STRAP2__STRAP_PWRBRK_DEGLITCH_BYPASS__SHIFT 0x18 |
|---|
| 36898 | #define RCC_STRAP1_RCC_BIF_STRAP2__STRAP_VLINK_PMETO_LDN_EXIT_BY_LNKRST_DIS__SHIFT 0x1f |
|---|
| 36899 | #define RCC_STRAP1_RCC_BIF_STRAP2__STRAP_PCIESWUS_INDEX_APER_RANGE_MASK 0x00000001L |
|---|
| 36900 | #define RCC_STRAP1_RCC_BIF_STRAP2__STRAP_SUC_IND_ACCESS_DIS_MASK 0x00000008L |
|---|
| 36901 | #define RCC_STRAP1_RCC_BIF_STRAP2__STRAP_SUM_IND_ACCESS_DIS_MASK 0x00000010L |
|---|
| 36902 | #define RCC_STRAP1_RCC_BIF_STRAP2__STRAP_ENDP_LINKDOWN_DROP_DMA_MASK 0x00000020L |
|---|
| 36903 | #define RCC_STRAP1_RCC_BIF_STRAP2__STRAP_SWITCH_LINKDOWN_DROP_DMA_MASK 0x00000040L |
|---|
| 36904 | #define RCC_STRAP1_RCC_BIF_STRAP2__STRAP_SWUS_SEC_LVL_OVRD_EN_MASK 0x00000080L |
|---|
| 36905 | #define RCC_STRAP1_RCC_BIF_STRAP2__STRAP_GMI_DNS_SDP_CLKREQ_TOGGLE_DIS_MASK 0x00000100L |
|---|
| 36906 | #define RCC_STRAP1_RCC_BIF_STRAP2__STRAP_ACS_MSKSEV_EP_HIDE_DIS_MASK 0x00000200L |
|---|
| 36907 | #define RCC_STRAP1_RCC_BIF_STRAP2__STRAP_CFG_PG_FW_INTERLOCK_EXIT_EN_MASK 0x00000C00L |
|---|
| 36908 | #define RCC_STRAP1_RCC_BIF_STRAP2__RESERVED_BIF_STRAP2_MASK 0x00002000L |
|---|
| 36909 | #define RCC_STRAP1_RCC_BIF_STRAP2__STRAP_LTR_IN_ASPML1_DIS_MASK 0x00004000L |
|---|
| 36910 | #define RCC_STRAP1_RCC_BIF_STRAP2__STRAP_GFXAZ_POWERSTATE_INTERLOCK_EN_MASK 0x00008000L |
|---|
| 36911 | #define RCC_STRAP1_RCC_BIF_STRAP2__STRAP_PWRBRK_DEGLITCH_CYCLE_MASK 0x00FF0000L |
|---|
| 36912 | #define RCC_STRAP1_RCC_BIF_STRAP2__STRAP_PWRBRK_DEGLITCH_BYPASS_MASK 0x01000000L |
|---|
| 36913 | #define RCC_STRAP1_RCC_BIF_STRAP2__STRAP_VLINK_PMETO_LDN_EXIT_BY_LNKRST_DIS_MASK 0x80000000L |
|---|
| 36914 | //RCC_STRAP1_RCC_BIF_STRAP3 |
|---|
| 36915 | #define RCC_STRAP1_RCC_BIF_STRAP3__STRAP_VLINK_ASPM_IDLE_TIMER__SHIFT 0x0 |
|---|
| 36916 | #define RCC_STRAP1_RCC_BIF_STRAP3__STRAP_VLINK_PM_L1_ENTRY_TIMER__SHIFT 0x10 |
|---|
| 36917 | #define RCC_STRAP1_RCC_BIF_STRAP3__STRAP_VLINK_ASPM_IDLE_TIMER_MASK 0x0000FFFFL |
|---|
| 36918 | #define RCC_STRAP1_RCC_BIF_STRAP3__STRAP_VLINK_PM_L1_ENTRY_TIMER_MASK 0xFFFF0000L |
|---|
| 36919 | //RCC_STRAP1_RCC_BIF_STRAP4 |
|---|
| 36920 | #define RCC_STRAP1_RCC_BIF_STRAP4__STRAP_VLINK_L0S_EXIT_TIMER__SHIFT 0x0 |
|---|
| 36921 | #define RCC_STRAP1_RCC_BIF_STRAP4__STRAP_VLINK_L1_EXIT_TIMER__SHIFT 0x10 |
|---|
| 36922 | #define RCC_STRAP1_RCC_BIF_STRAP4__STRAP_VLINK_L0S_EXIT_TIMER_MASK 0x0000FFFFL |
|---|
| 36923 | #define RCC_STRAP1_RCC_BIF_STRAP4__STRAP_VLINK_L1_EXIT_TIMER_MASK 0xFFFF0000L |
|---|
| 36924 | //RCC_STRAP1_RCC_BIF_STRAP5 |
|---|
| 36925 | #define RCC_STRAP1_RCC_BIF_STRAP5__STRAP_VLINK_LDN_ENTRY_TIMER__SHIFT 0x0 |
|---|
| 36926 | #define RCC_STRAP1_RCC_BIF_STRAP5__STRAP_VLINK_LDN_ON_SWUS_LDN_EN__SHIFT 0x10 |
|---|
| 36927 | #define RCC_STRAP1_RCC_BIF_STRAP5__STRAP_VLINK_LDN_ON_SWUS_SECRST_EN__SHIFT 0x11 |
|---|
| 36928 | #define RCC_STRAP1_RCC_BIF_STRAP5__STRAP_VLINK_ENTER_COMPLIANCE_DIS__SHIFT 0x12 |
|---|
| 36929 | #define RCC_STRAP1_RCC_BIF_STRAP5__STRAP_IGNORE_PSN_ON_VDM1_DIS__SHIFT 0x13 |
|---|
| 36930 | #define RCC_STRAP1_RCC_BIF_STRAP5__STRAP_SMN_ERR_STATUS_MASK_EN_UPS__SHIFT 0x14 |
|---|
| 36931 | #define RCC_STRAP1_RCC_BIF_STRAP5__STRAP_REG_PROTECTION_DIS__SHIFT 0x15 |
|---|
| 36932 | #define RCC_STRAP1_RCC_BIF_STRAP5__STRAP_SMN_ERRRSP_DATA_FORCE__SHIFT 0x16 |
|---|
| 36933 | #define RCC_STRAP1_RCC_BIF_STRAP5__STRAP_INTERMEDIATERSP_DATA_ALLF_DATA_FORCE__SHIFT 0x18 |
|---|
| 36934 | #define RCC_STRAP1_RCC_BIF_STRAP5__STRAP_EMER_POWER_REDUCTION_SUPPORTED__SHIFT 0x19 |
|---|
| 36935 | #define RCC_STRAP1_RCC_BIF_STRAP5__STRAP_EMER_POWER_REDUCTION_INIT_REQ__SHIFT 0x1b |
|---|
| 36936 | #define RCC_STRAP1_RCC_BIF_STRAP5__STRAP_PWRBRK_STATUS_TIMER__SHIFT 0x1c |
|---|
| 36937 | #define RCC_STRAP1_RCC_BIF_STRAP5__STRAP_VLINK_LDN_ENTRY_TIMER_MASK 0x0000FFFFL |
|---|
| 36938 | #define RCC_STRAP1_RCC_BIF_STRAP5__STRAP_VLINK_LDN_ON_SWUS_LDN_EN_MASK 0x00010000L |
|---|
| 36939 | #define RCC_STRAP1_RCC_BIF_STRAP5__STRAP_VLINK_LDN_ON_SWUS_SECRST_EN_MASK 0x00020000L |
|---|
| 36940 | #define RCC_STRAP1_RCC_BIF_STRAP5__STRAP_VLINK_ENTER_COMPLIANCE_DIS_MASK 0x00040000L |
|---|
| 36941 | #define RCC_STRAP1_RCC_BIF_STRAP5__STRAP_IGNORE_PSN_ON_VDM1_DIS_MASK 0x00080000L |
|---|
| 36942 | #define RCC_STRAP1_RCC_BIF_STRAP5__STRAP_SMN_ERR_STATUS_MASK_EN_UPS_MASK 0x00100000L |
|---|
| 36943 | #define RCC_STRAP1_RCC_BIF_STRAP5__STRAP_REG_PROTECTION_DIS_MASK 0x00200000L |
|---|
| 36944 | #define RCC_STRAP1_RCC_BIF_STRAP5__STRAP_SMN_ERRRSP_DATA_FORCE_MASK 0x00C00000L |
|---|
| 36945 | #define RCC_STRAP1_RCC_BIF_STRAP5__STRAP_INTERMEDIATERSP_DATA_ALLF_DATA_FORCE_MASK 0x01000000L |
|---|
| 36946 | #define RCC_STRAP1_RCC_BIF_STRAP5__STRAP_EMER_POWER_REDUCTION_SUPPORTED_MASK 0x06000000L |
|---|
| 36947 | #define RCC_STRAP1_RCC_BIF_STRAP5__STRAP_EMER_POWER_REDUCTION_INIT_REQ_MASK 0x08000000L |
|---|
| 36948 | #define RCC_STRAP1_RCC_BIF_STRAP5__STRAP_PWRBRK_STATUS_TIMER_MASK 0x70000000L |
|---|
| 36949 | //RCC_STRAP1_RCC_BIF_STRAP6 |
|---|
| 36950 | #define RCC_STRAP1_RCC_BIF_STRAP6__STRAP_GEN5_DIS_PIN__SHIFT 0x0 |
|---|
| 36951 | #define RCC_STRAP1_RCC_BIF_STRAP6__STRAP_BIF_KILL_GEN5__SHIFT 0x1 |
|---|
| 36952 | #define RCC_STRAP1_RCC_BIF_STRAP6__STRAP_PHY_32GT_EN__SHIFT 0x2 |
|---|
| 36953 | #define RCC_STRAP1_RCC_BIF_STRAP6__STRAP_GEN5_DIS_PIN_MASK 0x00000001L |
|---|
| 36954 | #define RCC_STRAP1_RCC_BIF_STRAP6__STRAP_BIF_KILL_GEN5_MASK 0x00000002L |
|---|
| 36955 | #define RCC_STRAP1_RCC_BIF_STRAP6__STRAP_PHY_32GT_EN_MASK 0x00000004L |
|---|
| 36956 | //RCC_STRAP1_RCC_DEV0_PORT_STRAP0 |
|---|
| 36957 | #define RCC_STRAP1_RCC_DEV0_PORT_STRAP0__STRAP_ARI_EN_DN_DEV0__SHIFT 0x1 |
|---|
| 36958 | #define RCC_STRAP1_RCC_DEV0_PORT_STRAP0__STRAP_ACS_EN_DN_DEV0__SHIFT 0x2 |
|---|
| 36959 | #define RCC_STRAP1_RCC_DEV0_PORT_STRAP0__STRAP_AER_EN_DN_DEV0__SHIFT 0x3 |
|---|
| 36960 | #define RCC_STRAP1_RCC_DEV0_PORT_STRAP0__STRAP_CPL_ABORT_ERR_EN_DN_DEV0__SHIFT 0x4 |
|---|
| 36961 | #define RCC_STRAP1_RCC_DEV0_PORT_STRAP0__STRAP_DEVICE_ID_DN_DEV0__SHIFT 0x5 |
|---|
| 36962 | #define RCC_STRAP1_RCC_DEV0_PORT_STRAP0__STRAP_INTERRUPT_PIN_DN_DEV0__SHIFT 0x15 |
|---|
| 36963 | #define RCC_STRAP1_RCC_DEV0_PORT_STRAP0__STRAP_IGNORE_E2E_PREFIX_UR_DN_DEV0__SHIFT 0x18 |
|---|
| 36964 | #define RCC_STRAP1_RCC_DEV0_PORT_STRAP0__STRAP_MAX_PAYLOAD_SUPPORT_DN_DEV0__SHIFT 0x19 |
|---|
| 36965 | #define RCC_STRAP1_RCC_DEV0_PORT_STRAP0__STRAP_MAX_LINK_WIDTH_SUPPORT_DEV0__SHIFT 0x1c |
|---|
| 36966 | #define RCC_STRAP1_RCC_DEV0_PORT_STRAP0__STRAP_EPF0_DUMMY_EN_DEV0__SHIFT 0x1f |
|---|
| 36967 | #define RCC_STRAP1_RCC_DEV0_PORT_STRAP0__STRAP_ARI_EN_DN_DEV0_MASK 0x00000002L |
|---|
| 36968 | #define RCC_STRAP1_RCC_DEV0_PORT_STRAP0__STRAP_ACS_EN_DN_DEV0_MASK 0x00000004L |
|---|
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| 37031 | #define RCC_STRAP1_RCC_DEV0_PORT_STRAP2__STRAP_GEN2_COMPLIANCE_DEV0__SHIFT 0xe |
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| 37032 | #define RCC_STRAP1_RCC_DEV0_PORT_STRAP2__STRAP_GEN2_EN_DEV0__SHIFT 0xf |
|---|
| 37033 | #define RCC_STRAP1_RCC_DEV0_PORT_STRAP2__STRAP_GEN3_COMPLIANCE_DEV0__SHIFT 0x10 |
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| 37034 | #define RCC_STRAP1_RCC_DEV0_PORT_STRAP2__STRAP_GEN4_COMPLIANCE_DEV0__SHIFT 0x11 |
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| 37035 | #define RCC_STRAP1_RCC_DEV0_PORT_STRAP2__STRAP_L0S_ACCEPTABLE_LATENCY_DEV0__SHIFT 0x14 |
|---|
| 37036 | #define RCC_STRAP1_RCC_DEV0_PORT_STRAP2__STRAP_L0S_EXIT_LATENCY_DEV0__SHIFT 0x17 |
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| 37037 | #define RCC_STRAP1_RCC_DEV0_PORT_STRAP2__STRAP_L1_ACCEPTABLE_LATENCY_DEV0__SHIFT 0x1a |
|---|
| 37038 | #define RCC_STRAP1_RCC_DEV0_PORT_STRAP2__STRAP_L1_EXIT_LATENCY_DEV0__SHIFT 0x1d |
|---|
| 37039 | #define RCC_STRAP1_RCC_DEV0_PORT_STRAP2__STRAP_DE_EMPHASIS_SEL_DN_DEV0_MASK 0x00000001L |
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| 37040 | #define RCC_STRAP1_RCC_DEV0_PORT_STRAP2__STRAP_DSN_EN_DN_DEV0_MASK 0x00000002L |
|---|
| 37041 | #define RCC_STRAP1_RCC_DEV0_PORT_STRAP2__STRAP_E2E_PREFIX_EN_DEV0_MASK 0x00000004L |
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| 37042 | #define RCC_STRAP1_RCC_DEV0_PORT_STRAP2__STRAP_ECN1P1_EN_DEV0_MASK 0x00000008L |
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| 37043 | #define RCC_STRAP1_RCC_DEV0_PORT_STRAP2__STRAP_ECRC_CHECK_EN_DEV0_MASK 0x00000010L |
|---|
| 37044 | #define RCC_STRAP1_RCC_DEV0_PORT_STRAP2__STRAP_ECRC_GEN_EN_DEV0_MASK 0x00000020L |
|---|
| 37045 | #define RCC_STRAP1_RCC_DEV0_PORT_STRAP2__STRAP_ERR_REPORTING_DIS_DEV0_MASK 0x00000040L |
|---|
| 37046 | #define RCC_STRAP1_RCC_DEV0_PORT_STRAP2__STRAP_EXTENDED_FMT_SUPPORTED_DEV0_MASK 0x00000080L |
|---|
| 37047 | #define RCC_STRAP1_RCC_DEV0_PORT_STRAP2__STRAP_EXTENDED_TAG_ECN_EN_DEV0_MASK 0x00000100L |
|---|
| 37048 | #define RCC_STRAP1_RCC_DEV0_PORT_STRAP2__STRAP_EXT_VC_COUNT_DN_DEV0_MASK 0x00000E00L |
|---|
| 37049 | #define RCC_STRAP1_RCC_DEV0_PORT_STRAP2__STRAP_FIRST_RCVD_ERR_LOG_DN_DEV0_MASK 0x00001000L |
|---|
| 37050 | #define RCC_STRAP1_RCC_DEV0_PORT_STRAP2__STRAP_POISONED_ADVISORY_NONFATAL_DN_DEV0_MASK 0x00002000L |
|---|
| 37051 | #define RCC_STRAP1_RCC_DEV0_PORT_STRAP2__STRAP_GEN2_COMPLIANCE_DEV0_MASK 0x00004000L |
|---|
| 37052 | #define RCC_STRAP1_RCC_DEV0_PORT_STRAP2__STRAP_GEN2_EN_DEV0_MASK 0x00008000L |
|---|
| 37053 | #define RCC_STRAP1_RCC_DEV0_PORT_STRAP2__STRAP_GEN3_COMPLIANCE_DEV0_MASK 0x00010000L |
|---|
| 37054 | #define RCC_STRAP1_RCC_DEV0_PORT_STRAP2__STRAP_GEN4_COMPLIANCE_DEV0_MASK 0x00020000L |
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| 37055 | #define RCC_STRAP1_RCC_DEV0_PORT_STRAP2__STRAP_L0S_ACCEPTABLE_LATENCY_DEV0_MASK 0x00700000L |
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| 37056 | #define RCC_STRAP1_RCC_DEV0_PORT_STRAP2__STRAP_L0S_EXIT_LATENCY_DEV0_MASK 0x03800000L |
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| 37057 | #define RCC_STRAP1_RCC_DEV0_PORT_STRAP2__STRAP_L1_ACCEPTABLE_LATENCY_DEV0_MASK 0x1C000000L |
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| 37058 | #define RCC_STRAP1_RCC_DEV0_PORT_STRAP2__STRAP_L1_EXIT_LATENCY_DEV0_MASK 0xE0000000L |
|---|
| 37059 | //RCC_STRAP1_RCC_DEV0_PORT_STRAP3 |
|---|
| 37060 | #define RCC_STRAP1_RCC_DEV0_PORT_STRAP3__STRAP_LINK_BW_NOTIFICATION_CAP_DN_EN_DEV0__SHIFT 0x0 |
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| 37061 | #define RCC_STRAP1_RCC_DEV0_PORT_STRAP3__STRAP_LTR_EN_DEV0__SHIFT 0x1 |
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| 37062 | #define RCC_STRAP1_RCC_DEV0_PORT_STRAP3__STRAP_LTR_EN_DN_DEV0__SHIFT 0x2 |
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| 37063 | #define RCC_STRAP1_RCC_DEV0_PORT_STRAP3__STRAP_MAX_PAYLOAD_SUPPORT_DEV0__SHIFT 0x3 |
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| 37064 | #define RCC_STRAP1_RCC_DEV0_PORT_STRAP3__STRAP_MSI_EN_DN_DEV0__SHIFT 0x6 |
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| 37065 | #define RCC_STRAP1_RCC_DEV0_PORT_STRAP3__STRAP_MSTCPL_TIMEOUT_EN_DEV0__SHIFT 0x7 |
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| 37068 | #define RCC_STRAP1_RCC_DEV0_PORT_STRAP3__STRAP_PCIE_LANE_EQUALIZATION_CNTL_DOWNSTREAM_PORT_RX_PRESET_HINT_DEV0__SHIFT 0xb |
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| 37069 | #define RCC_STRAP1_RCC_DEV0_PORT_STRAP3__STRAP_PCIE_LANE_EQUALIZATION_CNTL_DOWNSTREAM_PORT_TX_PRESET_DEV0__SHIFT 0xe |
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| 37070 | #define RCC_STRAP1_RCC_DEV0_PORT_STRAP3__STRAP_PCIE_LANE_EQUALIZATION_CNTL_UPSTREAM_PORT_RX_PRESET_HINT_DEV0__SHIFT 0x12 |
|---|
| 37071 | #define RCC_STRAP1_RCC_DEV0_PORT_STRAP3__STRAP_PCIE_LANE_EQUALIZATION_CNTL_UPSTREAM_PORT_TX_PRESET_DEV0__SHIFT 0x15 |
|---|
| 37072 | #define RCC_STRAP1_RCC_DEV0_PORT_STRAP3__STRAP_PM_SUPPORT_DEV0__SHIFT 0x19 |
|---|
| 37073 | #define RCC_STRAP1_RCC_DEV0_PORT_STRAP3__STRAP_PM_SUPPORT_DN_DEV0__SHIFT 0x1b |
|---|
| 37074 | #define RCC_STRAP1_RCC_DEV0_PORT_STRAP3__STRAP_ATOMIC_EN_DN_DEV0__SHIFT 0x1d |
|---|
| 37075 | #define RCC_STRAP1_RCC_DEV0_PORT_STRAP3__STRAP_PMC_DSI_DN_DEV0__SHIFT 0x1f |
|---|
| 37076 | #define RCC_STRAP1_RCC_DEV0_PORT_STRAP3__STRAP_LINK_BW_NOTIFICATION_CAP_DN_EN_DEV0_MASK 0x00000001L |
|---|
| 37077 | #define RCC_STRAP1_RCC_DEV0_PORT_STRAP3__STRAP_LTR_EN_DEV0_MASK 0x00000002L |
|---|
| 37078 | #define RCC_STRAP1_RCC_DEV0_PORT_STRAP3__STRAP_LTR_EN_DN_DEV0_MASK 0x00000004L |
|---|
| 37079 | #define RCC_STRAP1_RCC_DEV0_PORT_STRAP3__STRAP_MAX_PAYLOAD_SUPPORT_DEV0_MASK 0x00000038L |
|---|
| 37080 | #define RCC_STRAP1_RCC_DEV0_PORT_STRAP3__STRAP_MSI_EN_DN_DEV0_MASK 0x00000040L |
|---|
| 37081 | #define RCC_STRAP1_RCC_DEV0_PORT_STRAP3__STRAP_MSTCPL_TIMEOUT_EN_DEV0_MASK 0x00000080L |
|---|
| 37082 | #define RCC_STRAP1_RCC_DEV0_PORT_STRAP3__STRAP_NO_SOFT_RESET_DN_DEV0_MASK 0x00000100L |
|---|
| 37083 | #define RCC_STRAP1_RCC_DEV0_PORT_STRAP3__STRAP_OBFF_SUPPORTED_DEV0_MASK 0x00000600L |
|---|
| 37084 | #define RCC_STRAP1_RCC_DEV0_PORT_STRAP3__STRAP_PCIE_LANE_EQUALIZATION_CNTL_DOWNSTREAM_PORT_RX_PRESET_HINT_DEV0_MASK 0x00003800L |
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| 37085 | #define RCC_STRAP1_RCC_DEV0_PORT_STRAP3__STRAP_PCIE_LANE_EQUALIZATION_CNTL_DOWNSTREAM_PORT_TX_PRESET_DEV0_MASK 0x0003C000L |
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| 37086 | #define RCC_STRAP1_RCC_DEV0_PORT_STRAP3__STRAP_PCIE_LANE_EQUALIZATION_CNTL_UPSTREAM_PORT_RX_PRESET_HINT_DEV0_MASK 0x001C0000L |
|---|
| 37087 | #define RCC_STRAP1_RCC_DEV0_PORT_STRAP3__STRAP_PCIE_LANE_EQUALIZATION_CNTL_UPSTREAM_PORT_TX_PRESET_DEV0_MASK 0x01E00000L |
|---|
| 37088 | #define RCC_STRAP1_RCC_DEV0_PORT_STRAP3__STRAP_PM_SUPPORT_DEV0_MASK 0x06000000L |
|---|
| 37089 | #define RCC_STRAP1_RCC_DEV0_PORT_STRAP3__STRAP_PM_SUPPORT_DN_DEV0_MASK 0x18000000L |
|---|
| 37090 | #define RCC_STRAP1_RCC_DEV0_PORT_STRAP3__STRAP_ATOMIC_EN_DN_DEV0_MASK 0x20000000L |
|---|
| 37091 | #define RCC_STRAP1_RCC_DEV0_PORT_STRAP3__STRAP_PMC_DSI_DN_DEV0_MASK 0x80000000L |
|---|
| 37092 | //RCC_STRAP1_RCC_DEV0_PORT_STRAP4 |
|---|
| 37093 | #define RCC_STRAP1_RCC_DEV0_PORT_STRAP4__STRAP_PWR_BUDGET_DATA_8T0_0_DEV0__SHIFT 0x0 |
|---|
| 37094 | #define RCC_STRAP1_RCC_DEV0_PORT_STRAP4__STRAP_PWR_BUDGET_DATA_8T0_1_DEV0__SHIFT 0x8 |
|---|
| 37095 | #define RCC_STRAP1_RCC_DEV0_PORT_STRAP4__STRAP_PWR_BUDGET_DATA_8T0_2_DEV0__SHIFT 0x10 |
|---|
| 37096 | #define RCC_STRAP1_RCC_DEV0_PORT_STRAP4__STRAP_PWR_BUDGET_DATA_8T0_3_DEV0__SHIFT 0x18 |
|---|
| 37097 | #define RCC_STRAP1_RCC_DEV0_PORT_STRAP4__STRAP_PWR_BUDGET_DATA_8T0_0_DEV0_MASK 0x000000FFL |
|---|
| 37098 | #define RCC_STRAP1_RCC_DEV0_PORT_STRAP4__STRAP_PWR_BUDGET_DATA_8T0_1_DEV0_MASK 0x0000FF00L |
|---|
| 37099 | #define RCC_STRAP1_RCC_DEV0_PORT_STRAP4__STRAP_PWR_BUDGET_DATA_8T0_2_DEV0_MASK 0x00FF0000L |
|---|
| 37100 | #define RCC_STRAP1_RCC_DEV0_PORT_STRAP4__STRAP_PWR_BUDGET_DATA_8T0_3_DEV0_MASK 0xFF000000L |
|---|
| 37101 | //RCC_STRAP1_RCC_DEV0_PORT_STRAP5 |
|---|
| 37102 | #define RCC_STRAP1_RCC_DEV0_PORT_STRAP5__STRAP_PWR_BUDGET_DATA_8T0_4_DEV0__SHIFT 0x0 |
|---|
| 37103 | #define RCC_STRAP1_RCC_DEV0_PORT_STRAP5__STRAP_PWR_BUDGET_DATA_8T0_5_DEV0__SHIFT 0x8 |
|---|
| 37104 | #define RCC_STRAP1_RCC_DEV0_PORT_STRAP5__STRAP_PWR_BUDGET_SYSTEM_ALLOCATED_DEV0__SHIFT 0x10 |
|---|
| 37105 | #define RCC_STRAP1_RCC_DEV0_PORT_STRAP5__STRAP_ATOMIC_64BIT_EN_DN_DEV0__SHIFT 0x11 |
|---|
| 37106 | #define RCC_STRAP1_RCC_DEV0_PORT_STRAP5__STRAP_ATOMIC_ROUTING_EN_DEV0__SHIFT 0x12 |
|---|
| 37107 | #define RCC_STRAP1_RCC_DEV0_PORT_STRAP5__STRAP_VC_EN_DN_DEV0__SHIFT 0x13 |
|---|
| 37108 | #define RCC_STRAP1_RCC_DEV0_PORT_STRAP5__STRAP_TwoVC_EN_DEV0__SHIFT 0x14 |
|---|
| 37109 | #define RCC_STRAP1_RCC_DEV0_PORT_STRAP5__STRAP_TwoVC_EN_DN_DEV0__SHIFT 0x15 |
|---|
| 37110 | #define RCC_STRAP1_RCC_DEV0_PORT_STRAP5__STRAP_LOCAL_DLF_SUPPORTED_DEV0__SHIFT 0x16 |
|---|
| 37111 | #define RCC_STRAP1_RCC_DEV0_PORT_STRAP5__STRAP_ACS_SOURCE_VALIDATION_DN_DEV0__SHIFT 0x17 |
|---|
| 37112 | #define RCC_STRAP1_RCC_DEV0_PORT_STRAP5__STRAP_ACS_TRANSLATION_BLOCKING_DN_DEV0__SHIFT 0x18 |
|---|
| 37113 | #define RCC_STRAP1_RCC_DEV0_PORT_STRAP5__STRAP_ACS_P2P_REQUEST_REDIRECT_DN_DEV0__SHIFT 0x19 |
|---|
| 37114 | #define RCC_STRAP1_RCC_DEV0_PORT_STRAP5__STRAP_ACS_P2P_COMPLETION_REDIRECT_DN_DEV0__SHIFT 0x1a |
|---|
| 37115 | #define RCC_STRAP1_RCC_DEV0_PORT_STRAP5__STRAP_ACS_UPSTREAM_FORWARDING_DN_DEV0__SHIFT 0x1b |
|---|
| 37116 | #define RCC_STRAP1_RCC_DEV0_PORT_STRAP5__STRAP_ACS_P2P_EGRESS_CONTROL_DN_DEV0__SHIFT 0x1c |
|---|
| 37117 | #define RCC_STRAP1_RCC_DEV0_PORT_STRAP5__STRAP_ACS_DIRECT_TRANSLATED_P2P_DN_DEV0__SHIFT 0x1d |
|---|
| 37118 | #define RCC_STRAP1_RCC_DEV0_PORT_STRAP5__STRAP_MSI_MAP_EN_DEV0__SHIFT 0x1e |
|---|
| 37119 | #define RCC_STRAP1_RCC_DEV0_PORT_STRAP5__STRAP_SSID_EN_DEV0__SHIFT 0x1f |
|---|
| 37120 | #define RCC_STRAP1_RCC_DEV0_PORT_STRAP5__STRAP_PWR_BUDGET_DATA_8T0_4_DEV0_MASK 0x000000FFL |
|---|
| 37121 | #define RCC_STRAP1_RCC_DEV0_PORT_STRAP5__STRAP_PWR_BUDGET_DATA_8T0_5_DEV0_MASK 0x0000FF00L |
|---|
| 37122 | #define RCC_STRAP1_RCC_DEV0_PORT_STRAP5__STRAP_PWR_BUDGET_SYSTEM_ALLOCATED_DEV0_MASK 0x00010000L |
|---|
| 37123 | #define RCC_STRAP1_RCC_DEV0_PORT_STRAP5__STRAP_ATOMIC_64BIT_EN_DN_DEV0_MASK 0x00020000L |
|---|
| 37124 | #define RCC_STRAP1_RCC_DEV0_PORT_STRAP5__STRAP_ATOMIC_ROUTING_EN_DEV0_MASK 0x00040000L |
|---|
| 37125 | #define RCC_STRAP1_RCC_DEV0_PORT_STRAP5__STRAP_VC_EN_DN_DEV0_MASK 0x00080000L |
|---|
| 37126 | #define RCC_STRAP1_RCC_DEV0_PORT_STRAP5__STRAP_TwoVC_EN_DEV0_MASK 0x00100000L |
|---|
| 37127 | #define RCC_STRAP1_RCC_DEV0_PORT_STRAP5__STRAP_TwoVC_EN_DN_DEV0_MASK 0x00200000L |
|---|
| 37128 | #define RCC_STRAP1_RCC_DEV0_PORT_STRAP5__STRAP_LOCAL_DLF_SUPPORTED_DEV0_MASK 0x00400000L |
|---|
| 37129 | #define RCC_STRAP1_RCC_DEV0_PORT_STRAP5__STRAP_ACS_SOURCE_VALIDATION_DN_DEV0_MASK 0x00800000L |
|---|
| 37130 | #define RCC_STRAP1_RCC_DEV0_PORT_STRAP5__STRAP_ACS_TRANSLATION_BLOCKING_DN_DEV0_MASK 0x01000000L |
|---|
| 37131 | #define RCC_STRAP1_RCC_DEV0_PORT_STRAP5__STRAP_ACS_P2P_REQUEST_REDIRECT_DN_DEV0_MASK 0x02000000L |
|---|
| 37132 | #define RCC_STRAP1_RCC_DEV0_PORT_STRAP5__STRAP_ACS_P2P_COMPLETION_REDIRECT_DN_DEV0_MASK 0x04000000L |
|---|
| 37133 | #define RCC_STRAP1_RCC_DEV0_PORT_STRAP5__STRAP_ACS_UPSTREAM_FORWARDING_DN_DEV0_MASK 0x08000000L |
|---|
| 37134 | #define RCC_STRAP1_RCC_DEV0_PORT_STRAP5__STRAP_ACS_P2P_EGRESS_CONTROL_DN_DEV0_MASK 0x10000000L |
|---|
| 37135 | #define RCC_STRAP1_RCC_DEV0_PORT_STRAP5__STRAP_ACS_DIRECT_TRANSLATED_P2P_DN_DEV0_MASK 0x20000000L |
|---|
| 37136 | #define RCC_STRAP1_RCC_DEV0_PORT_STRAP5__STRAP_MSI_MAP_EN_DEV0_MASK 0x40000000L |
|---|
| 37137 | #define RCC_STRAP1_RCC_DEV0_PORT_STRAP5__STRAP_SSID_EN_DEV0_MASK 0x80000000L |
|---|
| 37138 | //RCC_STRAP1_RCC_DEV0_PORT_STRAP6 |
|---|
| 37139 | #define RCC_STRAP1_RCC_DEV0_PORT_STRAP6__STRAP_CFG_CRS_EN_DEV0__SHIFT 0x0 |
|---|
| 37140 | #define RCC_STRAP1_RCC_DEV0_PORT_STRAP6__STRAP_SMN_ERR_STATUS_MASK_EN_DNS_DEV0__SHIFT 0x1 |
|---|
| 37141 | #define RCC_STRAP1_RCC_DEV0_PORT_STRAP6__STRAP_INTERNAL_ERR_EN_DEV0__SHIFT 0x2 |
|---|
| 37142 | #define RCC_STRAP1_RCC_DEV0_PORT_STRAP6__STRAP_RTM1_PRESENCE_DET_SUPPORT_DEV0__SHIFT 0x3 |
|---|
| 37143 | #define RCC_STRAP1_RCC_DEV0_PORT_STRAP6__STRAP_RTM2_PRESENCE_DET_SUPPORT_DEV0__SHIFT 0x4 |
|---|
| 37144 | #define RCC_STRAP1_RCC_DEV0_PORT_STRAP6__STRAP_10BIT_TAG_COMPLETER_SUPPORTED_DEV0__SHIFT 0x5 |
|---|
| 37145 | #define RCC_STRAP1_RCC_DEV0_PORT_STRAP6__STRAP_10BIT_TAG_REQUESTER_SUPPORTED_DEV0__SHIFT 0x6 |
|---|
| 37146 | #define RCC_STRAP1_RCC_DEV0_PORT_STRAP6__STRAP_VF_10BIT_TAG_REQUESTER_SUPPORTED_DEV0__SHIFT 0x7 |
|---|
| 37147 | #define RCC_STRAP1_RCC_DEV0_PORT_STRAP6__STRAP_PCIE_16GT_LANE_EQUALIZATION_CNTL_DSP_TX_PRESET_DEV0__SHIFT 0x8 |
|---|
| 37148 | #define RCC_STRAP1_RCC_DEV0_PORT_STRAP6__STRAP_PCIE_16GT_LANE_EQUALIZATION_CNTL_USP_TX_PRESET_DEV0__SHIFT 0xc |
|---|
| 37149 | #define RCC_STRAP1_RCC_DEV0_PORT_STRAP6__STRAP_TPH_CPLR_SUPPORTED_DN_DEV0__SHIFT 0x10 |
|---|
| 37150 | #define RCC_STRAP1_RCC_DEV0_PORT_STRAP6__STRAP_MSI_EXT_MSG_DATA_CAP_DN_DEV0__SHIFT 0x12 |
|---|
| 37151 | #define RCC_STRAP1_RCC_DEV0_PORT_STRAP6__STRAP_NO_COMMAND_COMPLETED_SUPPORTED_DEV0__SHIFT 0x13 |
|---|
| 37152 | #define RCC_STRAP1_RCC_DEV0_PORT_STRAP6__STRAP_GEN5_COMPLIANCE_DEV0__SHIFT 0x14 |
|---|
| 37153 | #define RCC_STRAP1_RCC_DEV0_PORT_STRAP6__STRAP_TARGET_LINK_SPEED_DEV0__SHIFT 0x15 |
|---|
| 37154 | #define RCC_STRAP1_RCC_DEV0_PORT_STRAP6__STRAP_PCIE_32GT_LANE_EQUALIZATION_CNTL_DSP_TX_PRESET_DEV0__SHIFT 0x18 |
|---|
| 37155 | #define RCC_STRAP1_RCC_DEV0_PORT_STRAP6__STRAP_PCIE_32GT_LANE_EQUALIZATION_CNTL_USP_TX_PRESET_DEV0__SHIFT 0x1c |
|---|
| 37156 | #define RCC_STRAP1_RCC_DEV0_PORT_STRAP6__STRAP_CFG_CRS_EN_DEV0_MASK 0x00000001L |
|---|
| 37157 | #define RCC_STRAP1_RCC_DEV0_PORT_STRAP6__STRAP_SMN_ERR_STATUS_MASK_EN_DNS_DEV0_MASK 0x00000002L |
|---|
| 37158 | #define RCC_STRAP1_RCC_DEV0_PORT_STRAP6__STRAP_INTERNAL_ERR_EN_DEV0_MASK 0x00000004L |
|---|
| 37159 | #define RCC_STRAP1_RCC_DEV0_PORT_STRAP6__STRAP_RTM1_PRESENCE_DET_SUPPORT_DEV0_MASK 0x00000008L |
|---|
| 37160 | #define RCC_STRAP1_RCC_DEV0_PORT_STRAP6__STRAP_RTM2_PRESENCE_DET_SUPPORT_DEV0_MASK 0x00000010L |
|---|
| 37161 | #define RCC_STRAP1_RCC_DEV0_PORT_STRAP6__STRAP_10BIT_TAG_COMPLETER_SUPPORTED_DEV0_MASK 0x00000020L |
|---|
| 37162 | #define RCC_STRAP1_RCC_DEV0_PORT_STRAP6__STRAP_10BIT_TAG_REQUESTER_SUPPORTED_DEV0_MASK 0x00000040L |
|---|
| 37163 | #define RCC_STRAP1_RCC_DEV0_PORT_STRAP6__STRAP_VF_10BIT_TAG_REQUESTER_SUPPORTED_DEV0_MASK 0x00000080L |
|---|
| 37164 | #define RCC_STRAP1_RCC_DEV0_PORT_STRAP6__STRAP_PCIE_16GT_LANE_EQUALIZATION_CNTL_DSP_TX_PRESET_DEV0_MASK 0x00000F00L |
|---|
| 37165 | #define RCC_STRAP1_RCC_DEV0_PORT_STRAP6__STRAP_PCIE_16GT_LANE_EQUALIZATION_CNTL_USP_TX_PRESET_DEV0_MASK 0x0000F000L |
|---|
| 37166 | #define RCC_STRAP1_RCC_DEV0_PORT_STRAP6__STRAP_TPH_CPLR_SUPPORTED_DN_DEV0_MASK 0x00030000L |
|---|
| 37167 | #define RCC_STRAP1_RCC_DEV0_PORT_STRAP6__STRAP_MSI_EXT_MSG_DATA_CAP_DN_DEV0_MASK 0x00040000L |
|---|
| 37168 | #define RCC_STRAP1_RCC_DEV0_PORT_STRAP6__STRAP_NO_COMMAND_COMPLETED_SUPPORTED_DEV0_MASK 0x00080000L |
|---|
| 37169 | #define RCC_STRAP1_RCC_DEV0_PORT_STRAP6__STRAP_GEN5_COMPLIANCE_DEV0_MASK 0x00100000L |
|---|
| 37170 | #define RCC_STRAP1_RCC_DEV0_PORT_STRAP6__STRAP_TARGET_LINK_SPEED_DEV0_MASK 0x00E00000L |
|---|
| 37171 | #define RCC_STRAP1_RCC_DEV0_PORT_STRAP6__STRAP_PCIE_32GT_LANE_EQUALIZATION_CNTL_DSP_TX_PRESET_DEV0_MASK 0x0F000000L |
|---|
| 37172 | #define RCC_STRAP1_RCC_DEV0_PORT_STRAP6__STRAP_PCIE_32GT_LANE_EQUALIZATION_CNTL_USP_TX_PRESET_DEV0_MASK 0xF0000000L |
|---|
| 37173 | //RCC_STRAP1_RCC_DEV0_PORT_STRAP7 |
|---|
| 37174 | #define RCC_STRAP1_RCC_DEV0_PORT_STRAP7__STRAP_PORT_NUMBER_DEV0__SHIFT 0x0 |
|---|
| 37175 | #define RCC_STRAP1_RCC_DEV0_PORT_STRAP7__STRAP_MAJOR_REV_ID_DN_DEV0__SHIFT 0x8 |
|---|
| 37176 | #define RCC_STRAP1_RCC_DEV0_PORT_STRAP7__STRAP_MINOR_REV_ID_DN_DEV0__SHIFT 0xc |
|---|
| 37177 | #define RCC_STRAP1_RCC_DEV0_PORT_STRAP7__STRAP_RP_BUSNUM_DEV0__SHIFT 0x10 |
|---|
| 37178 | #define RCC_STRAP1_RCC_DEV0_PORT_STRAP7__STRAP_DN_DEVNUM_DEV0__SHIFT 0x18 |
|---|
| 37179 | #define RCC_STRAP1_RCC_DEV0_PORT_STRAP7__STRAP_DN_FUNCID_DEV0__SHIFT 0x1d |
|---|
| 37180 | #define RCC_STRAP1_RCC_DEV0_PORT_STRAP7__STRAP_PORT_NUMBER_DEV0_MASK 0x000000FFL |
|---|
| 37181 | #define RCC_STRAP1_RCC_DEV0_PORT_STRAP7__STRAP_MAJOR_REV_ID_DN_DEV0_MASK 0x00000F00L |
|---|
| 37182 | #define RCC_STRAP1_RCC_DEV0_PORT_STRAP7__STRAP_MINOR_REV_ID_DN_DEV0_MASK 0x0000F000L |
|---|
| 37183 | #define RCC_STRAP1_RCC_DEV0_PORT_STRAP7__STRAP_RP_BUSNUM_DEV0_MASK 0x00FF0000L |
|---|
| 37184 | #define RCC_STRAP1_RCC_DEV0_PORT_STRAP7__STRAP_DN_DEVNUM_DEV0_MASK 0x1F000000L |
|---|
| 37185 | #define RCC_STRAP1_RCC_DEV0_PORT_STRAP7__STRAP_DN_FUNCID_DEV0_MASK 0xE0000000L |
|---|
| 37186 | //RCC_STRAP1_RCC_DEV0_PORT_STRAP8 |
|---|
| 37187 | #define RCC_STRAP1_RCC_DEV0_PORT_STRAP8__STRAP_PWR_BUDGET_DATA_8T0_6_DEV0__SHIFT 0x0 |
|---|
| 37188 | #define RCC_STRAP1_RCC_DEV0_PORT_STRAP8__STRAP_PWR_BUDGET_DATA_8T0_7_DEV0__SHIFT 0x8 |
|---|
| 37189 | #define RCC_STRAP1_RCC_DEV0_PORT_STRAP8__STRAP_PWR_BUDGET_DATA_8T0_8_DEV0__SHIFT 0x10 |
|---|
| 37190 | #define RCC_STRAP1_RCC_DEV0_PORT_STRAP8__STRAP_PWR_BUDGET_DATA_8T0_9_DEV0__SHIFT 0x18 |
|---|
| 37191 | #define RCC_STRAP1_RCC_DEV0_PORT_STRAP8__STRAP_PWR_BUDGET_DATA_8T0_6_DEV0_MASK 0x000000FFL |
|---|
| 37192 | #define RCC_STRAP1_RCC_DEV0_PORT_STRAP8__STRAP_PWR_BUDGET_DATA_8T0_7_DEV0_MASK 0x0000FF00L |
|---|
| 37193 | #define RCC_STRAP1_RCC_DEV0_PORT_STRAP8__STRAP_PWR_BUDGET_DATA_8T0_8_DEV0_MASK 0x00FF0000L |
|---|
| 37194 | #define RCC_STRAP1_RCC_DEV0_PORT_STRAP8__STRAP_PWR_BUDGET_DATA_8T0_9_DEV0_MASK 0xFF000000L |
|---|
| 37195 | //RCC_STRAP1_RCC_DEV0_PORT_STRAP9 |
|---|
| 37196 | #define RCC_STRAP1_RCC_DEV0_PORT_STRAP9__STRAP_PWR_BUDGET_DATA_8T0_a_DEV0__SHIFT 0x0 |
|---|
| 37197 | #define RCC_STRAP1_RCC_DEV0_PORT_STRAP9__STRAP_PWR_BUDGET_DATA_8T0_b_DEV0__SHIFT 0x8 |
|---|
| 37198 | #define RCC_STRAP1_RCC_DEV0_PORT_STRAP9__STRAP_VENDOR_ID_DN_DEV0__SHIFT 0x10 |
|---|
| 37199 | #define RCC_STRAP1_RCC_DEV0_PORT_STRAP9__STRAP_PWR_BUDGET_DATA_8T0_a_DEV0_MASK 0x000000FFL |
|---|
| 37200 | #define RCC_STRAP1_RCC_DEV0_PORT_STRAP9__STRAP_PWR_BUDGET_DATA_8T0_b_DEV0_MASK 0x0000FF00L |
|---|
| 37201 | #define RCC_STRAP1_RCC_DEV0_PORT_STRAP9__STRAP_VENDOR_ID_DN_DEV0_MASK 0xFFFF0000L |
|---|
| 37202 | //RCC_STRAP1_RCC_DEV0_EPF0_STRAP0 |
|---|
| 37203 | #define RCC_STRAP1_RCC_DEV0_EPF0_STRAP0__STRAP_DEVICE_ID_DEV0_F0__SHIFT 0x0 |
|---|
| 37204 | #define RCC_STRAP1_RCC_DEV0_EPF0_STRAP0__STRAP_MAJOR_REV_ID_DEV0_F0__SHIFT 0x10 |
|---|
| 37205 | #define RCC_STRAP1_RCC_DEV0_EPF0_STRAP0__STRAP_MINOR_REV_ID_DEV0_F0__SHIFT 0x14 |
|---|
| 37206 | #define RCC_STRAP1_RCC_DEV0_EPF0_STRAP0__STRAP_ATI_REV_ID_DEV0_F0__SHIFT 0x18 |
|---|
| 37207 | #define RCC_STRAP1_RCC_DEV0_EPF0_STRAP0__STRAP_FUNC_EN_DEV0_F0__SHIFT 0x1c |
|---|
| 37208 | #define RCC_STRAP1_RCC_DEV0_EPF0_STRAP0__STRAP_LEGACY_DEVICE_TYPE_EN_DEV0_F0__SHIFT 0x1d |
|---|
| 37209 | #define RCC_STRAP1_RCC_DEV0_EPF0_STRAP0__STRAP_D1_SUPPORT_DEV0_F0__SHIFT 0x1e |
|---|
| 37210 | #define RCC_STRAP1_RCC_DEV0_EPF0_STRAP0__STRAP_D2_SUPPORT_DEV0_F0__SHIFT 0x1f |
|---|
| 37211 | #define RCC_STRAP1_RCC_DEV0_EPF0_STRAP0__STRAP_DEVICE_ID_DEV0_F0_MASK 0x0000FFFFL |
|---|
| 37212 | #define RCC_STRAP1_RCC_DEV0_EPF0_STRAP0__STRAP_MAJOR_REV_ID_DEV0_F0_MASK 0x000F0000L |
|---|
| 37213 | #define RCC_STRAP1_RCC_DEV0_EPF0_STRAP0__STRAP_MINOR_REV_ID_DEV0_F0_MASK 0x00F00000L |
|---|
| 37214 | #define RCC_STRAP1_RCC_DEV0_EPF0_STRAP0__STRAP_ATI_REV_ID_DEV0_F0_MASK 0x0F000000L |
|---|
| 37215 | #define RCC_STRAP1_RCC_DEV0_EPF0_STRAP0__STRAP_FUNC_EN_DEV0_F0_MASK 0x10000000L |
|---|
| 37216 | #define RCC_STRAP1_RCC_DEV0_EPF0_STRAP0__STRAP_LEGACY_DEVICE_TYPE_EN_DEV0_F0_MASK 0x20000000L |
|---|
| 37217 | #define RCC_STRAP1_RCC_DEV0_EPF0_STRAP0__STRAP_D1_SUPPORT_DEV0_F0_MASK 0x40000000L |
|---|
| 37218 | #define RCC_STRAP1_RCC_DEV0_EPF0_STRAP0__STRAP_D2_SUPPORT_DEV0_F0_MASK 0x80000000L |
|---|
| 37219 | //RCC_STRAP1_RCC_DEV0_EPF0_STRAP1 |
|---|
| 37220 | #define RCC_STRAP1_RCC_DEV0_EPF0_STRAP1__STRAP_SRIOV_VF_DEVICE_ID_DEV0_F0__SHIFT 0x0 |
|---|
| 37221 | #define RCC_STRAP1_RCC_DEV0_EPF0_STRAP1__STRAP_SRIOV_SUPPORTED_PAGE_SIZE_DEV0_F0__SHIFT 0x10 |
|---|
| 37222 | #define RCC_STRAP1_RCC_DEV0_EPF0_STRAP1__STRAP_SRIOV_VF_DEVICE_ID_DEV0_F0_MASK 0x0000FFFFL |
|---|
| 37223 | #define RCC_STRAP1_RCC_DEV0_EPF0_STRAP1__STRAP_SRIOV_SUPPORTED_PAGE_SIZE_DEV0_F0_MASK 0xFFFF0000L |
|---|
| 37224 | //RCC_STRAP1_RCC_DEV0_EPF0_STRAP13 |
|---|
| 37225 | #define RCC_STRAP1_RCC_DEV0_EPF0_STRAP13__STRAP_CLASS_CODE_PIF_DEV0_F0__SHIFT 0x0 |
|---|
| 37226 | #define RCC_STRAP1_RCC_DEV0_EPF0_STRAP13__STRAP_CLASS_CODE_SUB_DEV0_F0__SHIFT 0x8 |
|---|
| 37227 | #define RCC_STRAP1_RCC_DEV0_EPF0_STRAP13__STRAP_CLASS_CODE_BASE_DEV0_F0__SHIFT 0x10 |
|---|
| 37228 | #define RCC_STRAP1_RCC_DEV0_EPF0_STRAP13__STRAP_SRIOV_TOTAL_VFS_DEV0_F0__SHIFT 0x18 |
|---|
| 37229 | #define RCC_STRAP1_RCC_DEV0_EPF0_STRAP13__STRAP_CLASS_CODE_PIF_DEV0_F0_MASK 0x000000FFL |
|---|
| 37230 | #define RCC_STRAP1_RCC_DEV0_EPF0_STRAP13__STRAP_CLASS_CODE_SUB_DEV0_F0_MASK 0x0000FF00L |
|---|
| 37231 | #define RCC_STRAP1_RCC_DEV0_EPF0_STRAP13__STRAP_CLASS_CODE_BASE_DEV0_F0_MASK 0x00FF0000L |
|---|
| 37232 | #define RCC_STRAP1_RCC_DEV0_EPF0_STRAP13__STRAP_SRIOV_TOTAL_VFS_DEV0_F0_MASK 0x7F000000L |
|---|
| 37233 | //RCC_STRAP1_RCC_DEV0_EPF0_STRAP14 |
|---|
| 37234 | #define RCC_STRAP1_RCC_DEV0_EPF0_STRAP14__STRAP_VENDOR_ID_DEV0_F0__SHIFT 0x0 |
|---|
| 37235 | #define RCC_STRAP1_RCC_DEV0_EPF0_STRAP14__STRAP_VENDOR_ID_DEV0_F0_MASK 0x0000FFFFL |
|---|
| 37236 | //RCC_STRAP1_RCC_DEV0_EPF0_STRAP15 |
|---|
| 37237 | #define RCC_STRAP1_RCC_DEV0_EPF0_STRAP15__STRAP_RTR_RESET_TIME_DEV0_F0__SHIFT 0x0 |
|---|
| 37238 | #define RCC_STRAP1_RCC_DEV0_EPF0_STRAP15__STRAP_RTR_DLUP_TIME_DEV0_F0__SHIFT 0xc |
|---|
| 37239 | #define RCC_STRAP1_RCC_DEV0_EPF0_STRAP15__STRAP_RTR_VALID_DEV0_F0__SHIFT 0x18 |
|---|
| 37240 | #define RCC_STRAP1_RCC_DEV0_EPF0_STRAP15__STRAP_RTR_RESET_TIME_DEV0_F0_MASK 0x00000FFFL |
|---|
| 37241 | #define RCC_STRAP1_RCC_DEV0_EPF0_STRAP15__STRAP_RTR_DLUP_TIME_DEV0_F0_MASK 0x00FFF000L |
|---|
| 37242 | #define RCC_STRAP1_RCC_DEV0_EPF0_STRAP15__STRAP_RTR_VALID_DEV0_F0_MASK 0x01000000L |
|---|
| 37243 | //RCC_STRAP1_RCC_DEV0_EPF0_STRAP16 |
|---|
| 37244 | #define RCC_STRAP1_RCC_DEV0_EPF0_STRAP16__STRAP_RTR_FLR_TIME_DEV0_F0__SHIFT 0x0 |
|---|
| 37245 | #define RCC_STRAP1_RCC_DEV0_EPF0_STRAP16__STRAP_RTR_D3HOTD0_TIME_DEV0_F0__SHIFT 0xc |
|---|
| 37246 | #define RCC_STRAP1_RCC_DEV0_EPF0_STRAP16__STRAP_RTR_FLR_TIME_DEV0_F0_MASK 0x00000FFFL |
|---|
| 37247 | #define RCC_STRAP1_RCC_DEV0_EPF0_STRAP16__STRAP_RTR_D3HOTD0_TIME_DEV0_F0_MASK 0x00FFF000L |
|---|
| 37248 | //RCC_STRAP1_RCC_DEV0_EPF0_STRAP17 |
|---|
| 37249 | #define RCC_STRAP1_RCC_DEV0_EPF0_STRAP17__STRAP_RTR_VF_RESET_TIME_DEV0_F0__SHIFT 0x0 |
|---|
| 37250 | #define RCC_STRAP1_RCC_DEV0_EPF0_STRAP17__STRAP_RTR_VF_VALID_DEV0_F0__SHIFT 0xc |
|---|
| 37251 | #define RCC_STRAP1_RCC_DEV0_EPF0_STRAP17__STRAP_RTR_VF_FLR_TIME_DEV0_F0__SHIFT 0xd |
|---|
| 37252 | #define RCC_STRAP1_RCC_DEV0_EPF0_STRAP17__STRAP_RTR_VF_RESET_TIME_DEV0_F0_MASK 0x00000FFFL |
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| 37254 | #define RCC_STRAP1_RCC_DEV0_EPF0_STRAP17__STRAP_RTR_VF_FLR_TIME_DEV0_F0_MASK 0x01FFE000L |
|---|
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| 37256 | #define RCC_STRAP1_RCC_DEV0_EPF0_STRAP18__STRAP_RTR_VF_D3HOTD0_TIME_DEV0_F0__SHIFT 0x0 |
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| 37257 | #define RCC_STRAP1_RCC_DEV0_EPF0_STRAP18__STRAP_RTR_VF_D3HOTD0_TIME_DEV0_F0_MASK 0x00000FFFL |
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| 37258 | //RCC_STRAP1_RCC_DEV0_EPF0_STRAP2 |
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| 37259 | #define RCC_STRAP1_RCC_DEV0_EPF0_STRAP2__STRAP_SRIOV_EN_DEV0_F0__SHIFT 0x0 |
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| 37260 | #define RCC_STRAP1_RCC_DEV0_EPF0_STRAP2__STRAP_64BAR_DIS_DEV0_F0__SHIFT 0x6 |
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| 37270 | #define RCC_STRAP1_RCC_DEV0_EPF0_STRAP2__STRAP_DPA_EN_DEV0_F0__SHIFT 0x15 |
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| 37271 | #define RCC_STRAP1_RCC_DEV0_EPF0_STRAP2__STRAP_DSN_EN_DEV0_F0__SHIFT 0x16 |
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| 37274 | #define RCC_STRAP1_RCC_DEV0_EPF0_STRAP2__STRAP_PAGE_REQ_EN_DEV0_F0__SHIFT 0x1b |
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| 37275 | #define RCC_STRAP1_RCC_DEV0_EPF0_STRAP2__STRAP_PASID_EN_DEV0_F0__SHIFT 0x1c |
|---|
| 37276 | #define RCC_STRAP1_RCC_DEV0_EPF0_STRAP2__STRAP_PASID_EXE_PERMISSION_SUPPORTED_DEV0_F0__SHIFT 0x1d |
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| 37281 | #define RCC_STRAP1_RCC_DEV0_EPF0_STRAP2__STRAP_NO_SOFT_RESET_DEV0_F0_MASK 0x00000080L |
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| 37282 | #define RCC_STRAP1_RCC_DEV0_EPF0_STRAP2__STRAP_RESIZE_BAR_EN_DEV0_F0_MASK 0x00000100L |
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| 37288 | #define RCC_STRAP1_RCC_DEV0_EPF0_STRAP2__STRAP_ATS_EN_DEV0_F0_MASK 0x00040000L |
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| 37289 | #define RCC_STRAP1_RCC_DEV0_EPF0_STRAP2__STRAP_CPL_ABORT_ERR_EN_DEV0_F0_MASK 0x00100000L |
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| 37290 | #define RCC_STRAP1_RCC_DEV0_EPF0_STRAP2__STRAP_DPA_EN_DEV0_F0_MASK 0x00200000L |
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| 37291 | #define RCC_STRAP1_RCC_DEV0_EPF0_STRAP2__STRAP_DSN_EN_DEV0_F0_MASK 0x00400000L |
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| 37293 | #define RCC_STRAP1_RCC_DEV0_EPF0_STRAP2__STRAP_MSI_MULTI_CAP_DEV0_F0_MASK 0x07000000L |
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| 37295 | #define RCC_STRAP1_RCC_DEV0_EPF0_STRAP2__STRAP_PASID_EN_DEV0_F0_MASK 0x10000000L |
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| 37296 | #define RCC_STRAP1_RCC_DEV0_EPF0_STRAP2__STRAP_PASID_EXE_PERMISSION_SUPPORTED_DEV0_F0_MASK 0x20000000L |
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| 37297 | #define RCC_STRAP1_RCC_DEV0_EPF0_STRAP2__STRAP_PASID_GLOBAL_INVALIDATE_SUPPORTED_DEV0_F0_MASK 0x40000000L |
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| 37298 | #define RCC_STRAP1_RCC_DEV0_EPF0_STRAP2__STRAP_PASID_PRIV_MODE_SUPPORTED_DEV0_F0_MASK 0x80000000L |
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| 37299 | //RCC_STRAP1_RCC_DEV0_EPF0_STRAP3 |
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| 37300 | #define RCC_STRAP1_RCC_DEV0_EPF0_STRAP3__STRAP_POISONED_ADVISORY_NONFATAL_DEV0_F0__SHIFT 0x0 |
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| 37302 | #define RCC_STRAP1_RCC_DEV0_EPF0_STRAP3__STRAP_SUBSYS_ID_DEV0_F0__SHIFT 0x2 |
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|---|
| 37304 | #define RCC_STRAP1_RCC_DEV0_EPF0_STRAP3__STRAP_MSI_CLR_PENDING_EN_DEV0_F0__SHIFT 0x13 |
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| 37306 | #define RCC_STRAP1_RCC_DEV0_EPF0_STRAP3__STRAP_MSIX_TABLE_BIR_DEV0_F0__SHIFT 0x15 |
|---|
| 37307 | #define RCC_STRAP1_RCC_DEV0_EPF0_STRAP3__STRAP_PMC_DSI_DEV0_F0__SHIFT 0x18 |
|---|
| 37308 | #define RCC_STRAP1_RCC_DEV0_EPF0_STRAP3__STRAP_ALL_MSI_EVENT_SUPPORT_EN_DEV0_F0__SHIFT 0x1a |
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| 37309 | #define RCC_STRAP1_RCC_DEV0_EPF0_STRAP3__STRAP_SMN_ERR_STATUS_MASK_EN_EP_DEV0_F0__SHIFT 0x1b |
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| 37310 | #define RCC_STRAP1_RCC_DEV0_EPF0_STRAP3__STRAP_VF_RESIZE_BAR_EN_DEV0_F0__SHIFT 0x1c |
|---|
| 37311 | #define RCC_STRAP1_RCC_DEV0_EPF0_STRAP3__STRAP_CLK_PM_EN_DEV0_F0__SHIFT 0x1d |
|---|
| 37312 | #define RCC_STRAP1_RCC_DEV0_EPF0_STRAP3__STRAP_TRUE_PM_STATUS_EN_DEV0_F0__SHIFT 0x1e |
|---|
| 37313 | #define RCC_STRAP1_RCC_DEV0_EPF0_STRAP3__STRAP_RTR_EN_DEV0_F0__SHIFT 0x1f |
|---|
| 37314 | #define RCC_STRAP1_RCC_DEV0_EPF0_STRAP3__STRAP_POISONED_ADVISORY_NONFATAL_DEV0_F0_MASK 0x00000001L |
|---|
| 37315 | #define RCC_STRAP1_RCC_DEV0_EPF0_STRAP3__STRAP_PWR_EN_DEV0_F0_MASK 0x00000002L |
|---|
| 37316 | #define RCC_STRAP1_RCC_DEV0_EPF0_STRAP3__STRAP_SUBSYS_ID_DEV0_F0_MASK 0x0003FFFCL |
|---|
| 37317 | #define RCC_STRAP1_RCC_DEV0_EPF0_STRAP3__STRAP_MSI_EN_DEV0_F0_MASK 0x00040000L |
|---|
| 37318 | #define RCC_STRAP1_RCC_DEV0_EPF0_STRAP3__STRAP_MSI_CLR_PENDING_EN_DEV0_F0_MASK 0x00080000L |
|---|
| 37319 | #define RCC_STRAP1_RCC_DEV0_EPF0_STRAP3__STRAP_MSIX_EN_DEV0_F0_MASK 0x00100000L |
|---|
| 37320 | #define RCC_STRAP1_RCC_DEV0_EPF0_STRAP3__STRAP_MSIX_TABLE_BIR_DEV0_F0_MASK 0x00E00000L |
|---|
| 37321 | #define RCC_STRAP1_RCC_DEV0_EPF0_STRAP3__STRAP_PMC_DSI_DEV0_F0_MASK 0x01000000L |
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| 37322 | #define RCC_STRAP1_RCC_DEV0_EPF0_STRAP3__STRAP_ALL_MSI_EVENT_SUPPORT_EN_DEV0_F0_MASK 0x04000000L |
|---|
| 37323 | #define RCC_STRAP1_RCC_DEV0_EPF0_STRAP3__STRAP_SMN_ERR_STATUS_MASK_EN_EP_DEV0_F0_MASK 0x08000000L |
|---|
| 37324 | #define RCC_STRAP1_RCC_DEV0_EPF0_STRAP3__STRAP_VF_RESIZE_BAR_EN_DEV0_F0_MASK 0x10000000L |
|---|
| 37325 | #define RCC_STRAP1_RCC_DEV0_EPF0_STRAP3__STRAP_CLK_PM_EN_DEV0_F0_MASK 0x20000000L |
|---|
| 37326 | #define RCC_STRAP1_RCC_DEV0_EPF0_STRAP3__STRAP_TRUE_PM_STATUS_EN_DEV0_F0_MASK 0x40000000L |
|---|
| 37327 | #define RCC_STRAP1_RCC_DEV0_EPF0_STRAP3__STRAP_RTR_EN_DEV0_F0_MASK 0x80000000L |
|---|
| 37328 | //RCC_STRAP1_RCC_DEV0_EPF0_STRAP4 |
|---|
| 37329 | #define RCC_STRAP1_RCC_DEV0_EPF0_STRAP4__STRAP_RESERVED_STRAP4_DEV0_F0__SHIFT 0x0 |
|---|
| 37330 | #define RCC_STRAP1_RCC_DEV0_EPF0_STRAP4__STRAP_ATOMIC_64BIT_EN_DEV0_F0__SHIFT 0x14 |
|---|
| 37331 | #define RCC_STRAP1_RCC_DEV0_EPF0_STRAP4__STRAP_ATOMIC_EN_DEV0_F0__SHIFT 0x15 |
|---|
| 37332 | #define RCC_STRAP1_RCC_DEV0_EPF0_STRAP4__STRAP_FLR_EN_DEV0_F0__SHIFT 0x16 |
|---|
| 37333 | #define RCC_STRAP1_RCC_DEV0_EPF0_STRAP4__STRAP_PME_SUPPORT_DEV0_F0__SHIFT 0x17 |
|---|
| 37334 | #define RCC_STRAP1_RCC_DEV0_EPF0_STRAP4__STRAP_INTERRUPT_PIN_DEV0_F0__SHIFT 0x1c |
|---|
| 37335 | #define RCC_STRAP1_RCC_DEV0_EPF0_STRAP4__STRAP_AUXPWR_SUPPORT_DEV0_F0__SHIFT 0x1f |
|---|
| 37336 | #define RCC_STRAP1_RCC_DEV0_EPF0_STRAP4__STRAP_RESERVED_STRAP4_DEV0_F0_MASK 0x000003FFL |
|---|
| 37337 | #define RCC_STRAP1_RCC_DEV0_EPF0_STRAP4__STRAP_ATOMIC_64BIT_EN_DEV0_F0_MASK 0x00100000L |
|---|
| 37338 | #define RCC_STRAP1_RCC_DEV0_EPF0_STRAP4__STRAP_ATOMIC_EN_DEV0_F0_MASK 0x00200000L |
|---|
| 37339 | #define RCC_STRAP1_RCC_DEV0_EPF0_STRAP4__STRAP_FLR_EN_DEV0_F0_MASK 0x00400000L |
|---|
| 37340 | #define RCC_STRAP1_RCC_DEV0_EPF0_STRAP4__STRAP_PME_SUPPORT_DEV0_F0_MASK 0x0F800000L |
|---|
| 37341 | #define RCC_STRAP1_RCC_DEV0_EPF0_STRAP4__STRAP_INTERRUPT_PIN_DEV0_F0_MASK 0x70000000L |
|---|
| 37342 | #define RCC_STRAP1_RCC_DEV0_EPF0_STRAP4__STRAP_AUXPWR_SUPPORT_DEV0_F0_MASK 0x80000000L |
|---|
| 37343 | //RCC_STRAP1_RCC_DEV0_EPF0_STRAP5 |
|---|
| 37344 | #define RCC_STRAP1_RCC_DEV0_EPF0_STRAP5__STRAP_SUBSYS_VEN_ID_DEV0_F0__SHIFT 0x0 |
|---|
| 37345 | #define RCC_STRAP1_RCC_DEV0_EPF0_STRAP5__STRAP_MSI_EXT_MSG_DATA_CAP_DEV0_F0__SHIFT 0x1e |
|---|
| 37346 | #define RCC_STRAP1_RCC_DEV0_EPF0_STRAP5__STRAP_SUBSYS_VEN_ID_DEV0_F0_MASK 0x0000FFFFL |
|---|
| 37347 | #define RCC_STRAP1_RCC_DEV0_EPF0_STRAP5__STRAP_MSI_EXT_MSG_DATA_CAP_DEV0_F0_MASK 0x40000000L |
|---|
| 37348 | //RCC_STRAP1_RCC_DEV0_EPF0_STRAP8 |
|---|
| 37349 | #define RCC_STRAP1_RCC_DEV0_EPF0_STRAP8__STRAP_DOORBELL_APER_SIZE_DEV0_F0__SHIFT 0x0 |
|---|
| 37350 | #define RCC_STRAP1_RCC_DEV0_EPF0_STRAP8__STRAP_DOORBELL_BAR_DIS_DEV0_F0__SHIFT 0x3 |
|---|
| 37351 | #define RCC_STRAP1_RCC_DEV0_EPF0_STRAP8__STRAP_ROM_AP_SIZE_DEV0_F0__SHIFT 0x4 |
|---|
| 37352 | #define RCC_STRAP1_RCC_DEV0_EPF0_STRAP8__STRAP_IO_BAR_DIS_DEV0_F0__SHIFT 0x7 |
|---|
| 37353 | #define RCC_STRAP1_RCC_DEV0_EPF0_STRAP8__STRAP_LFB_ERRMSG_EN_DEV0_F0__SHIFT 0x8 |
|---|
| 37354 | #define RCC_STRAP1_RCC_DEV0_EPF0_STRAP8__STRAP_MEM_AP_SIZE_DEV0_F0__SHIFT 0x9 |
|---|
| 37355 | #define RCC_STRAP1_RCC_DEV0_EPF0_STRAP8__STRAP_REG_AP_SIZE_DEV0_F0__SHIFT 0xd |
|---|
| 37356 | #define RCC_STRAP1_RCC_DEV0_EPF0_STRAP8__STRAP_VF_DOORBELL_APER_SIZE_DEV0_F0__SHIFT 0x10 |
|---|
| 37357 | #define RCC_STRAP1_RCC_DEV0_EPF0_STRAP8__STRAP_VF_MEM_AP_SIZE_DEV0_F0__SHIFT 0x13 |
|---|
| 37358 | #define RCC_STRAP1_RCC_DEV0_EPF0_STRAP8__STRAP_VF_REG_AP_SIZE_DEV0_F0__SHIFT 0x17 |
|---|
| 37359 | #define RCC_STRAP1_RCC_DEV0_EPF0_STRAP8__STRAP_VGA_DIS_DEV0_F0__SHIFT 0x1a |
|---|
| 37360 | #define RCC_STRAP1_RCC_DEV0_EPF0_STRAP8__STRAP_SRIOV_VF_MAPPING_MODE_DEV0_F0__SHIFT 0x1e |
|---|
| 37361 | #define RCC_STRAP1_RCC_DEV0_EPF0_STRAP8__STRAP_DOORBELL_APER_SIZE_DEV0_F0_MASK 0x00000007L |
|---|
| 37362 | #define RCC_STRAP1_RCC_DEV0_EPF0_STRAP8__STRAP_DOORBELL_BAR_DIS_DEV0_F0_MASK 0x00000008L |
|---|
| 37363 | #define RCC_STRAP1_RCC_DEV0_EPF0_STRAP8__STRAP_ROM_AP_SIZE_DEV0_F0_MASK 0x00000070L |
|---|
| 37364 | #define RCC_STRAP1_RCC_DEV0_EPF0_STRAP8__STRAP_IO_BAR_DIS_DEV0_F0_MASK 0x00000080L |
|---|
| 37365 | #define RCC_STRAP1_RCC_DEV0_EPF0_STRAP8__STRAP_LFB_ERRMSG_EN_DEV0_F0_MASK 0x00000100L |
|---|
| 37366 | #define RCC_STRAP1_RCC_DEV0_EPF0_STRAP8__STRAP_MEM_AP_SIZE_DEV0_F0_MASK 0x00001E00L |
|---|
| 37367 | #define RCC_STRAP1_RCC_DEV0_EPF0_STRAP8__STRAP_REG_AP_SIZE_DEV0_F0_MASK 0x0000E000L |
|---|
| 37368 | #define RCC_STRAP1_RCC_DEV0_EPF0_STRAP8__STRAP_VF_DOORBELL_APER_SIZE_DEV0_F0_MASK 0x00070000L |
|---|
| 37369 | #define RCC_STRAP1_RCC_DEV0_EPF0_STRAP8__STRAP_VF_MEM_AP_SIZE_DEV0_F0_MASK 0x00780000L |
|---|
| 37370 | #define RCC_STRAP1_RCC_DEV0_EPF0_STRAP8__STRAP_VF_REG_AP_SIZE_DEV0_F0_MASK 0x03800000L |
|---|
| 37371 | #define RCC_STRAP1_RCC_DEV0_EPF0_STRAP8__STRAP_VGA_DIS_DEV0_F0_MASK 0x04000000L |
|---|
| 37372 | #define RCC_STRAP1_RCC_DEV0_EPF0_STRAP8__STRAP_SRIOV_VF_MAPPING_MODE_DEV0_F0_MASK 0xC0000000L |
|---|
| 37373 | //RCC_STRAP1_RCC_DEV0_EPF0_STRAP9 |
|---|
| 37374 | #define RCC_STRAP1_RCC_DEV0_EPF0_STRAP9__STRAP_OUTSTAND_PAGE_REQ_CAP_DEV0_F0__SHIFT 0x0 |
|---|
| 37375 | #define RCC_STRAP1_RCC_DEV0_EPF0_STRAP9__STRAP_BAR_COMPLIANCE_EN_DEV0_F0__SHIFT 0x12 |
|---|
| 37376 | #define RCC_STRAP1_RCC_DEV0_EPF0_STRAP9__STRAP_NBIF_ROM_BAR_DIS_CHICKEN_DEV0_F0__SHIFT 0x13 |
|---|
| 37377 | #define RCC_STRAP1_RCC_DEV0_EPF0_STRAP9__STRAP_VF_REG_PROT_DIS_DEV0_F0__SHIFT 0x14 |
|---|
| 37378 | #define RCC_STRAP1_RCC_DEV0_EPF0_STRAP9__STRAP_FB_ALWAYS_ON_DEV0_F0__SHIFT 0x15 |
|---|
| 37379 | #define RCC_STRAP1_RCC_DEV0_EPF0_STRAP9__STRAP_FB_CPL_TYPE_SEL_DEV0_F0__SHIFT 0x16 |
|---|
| 37380 | #define RCC_STRAP1_RCC_DEV0_EPF0_STRAP9__STRAP_GPUIOV_VSEC_REV_DEV0_F0__SHIFT 0x18 |
|---|
| 37381 | #define RCC_STRAP1_RCC_DEV0_EPF0_STRAP9__STRAP_OUTSTAND_PAGE_REQ_CAP_DEV0_F0_MASK 0x0000FFFFL |
|---|
| 37382 | #define RCC_STRAP1_RCC_DEV0_EPF0_STRAP9__STRAP_BAR_COMPLIANCE_EN_DEV0_F0_MASK 0x00040000L |
|---|
| 37383 | #define RCC_STRAP1_RCC_DEV0_EPF0_STRAP9__STRAP_NBIF_ROM_BAR_DIS_CHICKEN_DEV0_F0_MASK 0x00080000L |
|---|
| 37384 | #define RCC_STRAP1_RCC_DEV0_EPF0_STRAP9__STRAP_VF_REG_PROT_DIS_DEV0_F0_MASK 0x00100000L |
|---|
| 37385 | #define RCC_STRAP1_RCC_DEV0_EPF0_STRAP9__STRAP_FB_ALWAYS_ON_DEV0_F0_MASK 0x00200000L |
|---|
| 37386 | #define RCC_STRAP1_RCC_DEV0_EPF0_STRAP9__STRAP_FB_CPL_TYPE_SEL_DEV0_F0_MASK 0x00C00000L |
|---|
| 37387 | #define RCC_STRAP1_RCC_DEV0_EPF0_STRAP9__STRAP_GPUIOV_VSEC_REV_DEV0_F0_MASK 0x0F000000L |
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| 37389 | #define RCC_STRAP1_RCC_DEV0_EPF1_STRAP0__STRAP_DEVICE_ID_DEV0_F1__SHIFT 0x0 |
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| 37390 | #define RCC_STRAP1_RCC_DEV0_EPF1_STRAP0__STRAP_MAJOR_REV_ID_DEV0_F1__SHIFT 0x10 |
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| 37396 | #define RCC_STRAP1_RCC_DEV0_EPF1_STRAP0__STRAP_DEVICE_ID_DEV0_F1_MASK 0x0000FFFFL |
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| 37398 | #define RCC_STRAP1_RCC_DEV0_EPF1_STRAP0__STRAP_MINOR_REV_ID_DEV0_F1_MASK 0x00F00000L |
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| 37400 | #define RCC_STRAP1_RCC_DEV0_EPF1_STRAP0__STRAP_LEGACY_DEVICE_TYPE_EN_DEV0_F1_MASK 0x20000000L |
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| 37421 | #define RCC_STRAP1_RCC_DEV0_EPF1_STRAP2__STRAP_RESIZE_BAR_EN_DEV0_F1_MASK 0x00000100L |
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| 37422 | #define RCC_STRAP1_RCC_DEV0_EPF1_STRAP2__STRAP_MAX_PASID_WIDTH_DEV0_F1_MASK 0x00003E00L |
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| 37424 | #define RCC_STRAP1_RCC_DEV0_EPF1_STRAP2__STRAP_AER_EN_DEV0_F1_MASK 0x00010000L |
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| 37425 | #define RCC_STRAP1_RCC_DEV0_EPF1_STRAP2__STRAP_ACS_EN_DEV0_F1_MASK 0x00020000L |
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| 37426 | #define RCC_STRAP1_RCC_DEV0_EPF1_STRAP2__STRAP_ATS_EN_DEV0_F1_MASK 0x00040000L |
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| 37427 | #define RCC_STRAP1_RCC_DEV0_EPF1_STRAP2__STRAP_CPL_ABORT_ERR_EN_DEV0_F1_MASK 0x00100000L |
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| 37428 | #define RCC_STRAP1_RCC_DEV0_EPF1_STRAP2__STRAP_DPA_EN_DEV0_F1_MASK 0x00200000L |
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| 37429 | #define RCC_STRAP1_RCC_DEV0_EPF1_STRAP2__STRAP_DSN_EN_DEV0_F1_MASK 0x00400000L |
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| 37430 | #define RCC_STRAP1_RCC_DEV0_EPF1_STRAP2__STRAP_VC_EN_DEV0_F1_MASK 0x00800000L |
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| 37433 | #define RCC_STRAP1_RCC_DEV0_EPF1_STRAP2__STRAP_PASID_EXE_PERMISSION_SUPPORTED_DEV0_F1_MASK 0x20000000L |
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| 37435 | #define RCC_STRAP1_RCC_DEV0_EPF1_STRAP2__STRAP_PASID_PRIV_MODE_SUPPORTED_DEV0_F1_MASK 0x80000000L |
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| 37445 | #define RCC_STRAP1_RCC_DEV0_EPF1_STRAP3__STRAP_SMN_ERR_STATUS_MASK_EN_EP_DEV0_F1__SHIFT 0x1b |
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| 37446 | #define RCC_STRAP1_RCC_DEV0_EPF1_STRAP3__STRAP_CLK_PM_EN_DEV0_F1__SHIFT 0x1d |
|---|
| 37447 | #define RCC_STRAP1_RCC_DEV0_EPF1_STRAP3__STRAP_TRUE_PM_STATUS_EN_DEV0_F1__SHIFT 0x1e |
|---|
| 37448 | #define RCC_STRAP1_RCC_DEV0_EPF1_STRAP3__STRAP_RTR_EN_DEV0_F1__SHIFT 0x1f |
|---|
| 37449 | #define RCC_STRAP1_RCC_DEV0_EPF1_STRAP3__STRAP_POISONED_ADVISORY_NONFATAL_DEV0_F1_MASK 0x00000001L |
|---|
| 37450 | #define RCC_STRAP1_RCC_DEV0_EPF1_STRAP3__STRAP_PWR_EN_DEV0_F1_MASK 0x00000002L |
|---|
| 37451 | #define RCC_STRAP1_RCC_DEV0_EPF1_STRAP3__STRAP_SUBSYS_ID_DEV0_F1_MASK 0x0003FFFCL |
|---|
| 37452 | #define RCC_STRAP1_RCC_DEV0_EPF1_STRAP3__STRAP_MSI_EN_DEV0_F1_MASK 0x00040000L |
|---|
| 37453 | #define RCC_STRAP1_RCC_DEV0_EPF1_STRAP3__STRAP_MSI_CLR_PENDING_EN_DEV0_F1_MASK 0x00080000L |
|---|
| 37454 | #define RCC_STRAP1_RCC_DEV0_EPF1_STRAP3__STRAP_MSIX_EN_DEV0_F1_MASK 0x00100000L |
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| 37455 | #define RCC_STRAP1_RCC_DEV0_EPF1_STRAP3__STRAP_PMC_DSI_DEV0_F1_MASK 0x01000000L |
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| 37456 | #define RCC_STRAP1_RCC_DEV0_EPF1_STRAP3__STRAP_ALL_MSI_EVENT_SUPPORT_EN_DEV0_F1_MASK 0x04000000L |
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| 37457 | #define RCC_STRAP1_RCC_DEV0_EPF1_STRAP3__STRAP_SMN_ERR_STATUS_MASK_EN_EP_DEV0_F1_MASK 0x08000000L |
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| 37458 | #define RCC_STRAP1_RCC_DEV0_EPF1_STRAP3__STRAP_CLK_PM_EN_DEV0_F1_MASK 0x20000000L |
|---|
| 37459 | #define RCC_STRAP1_RCC_DEV0_EPF1_STRAP3__STRAP_TRUE_PM_STATUS_EN_DEV0_F1_MASK 0x40000000L |
|---|
| 37460 | #define RCC_STRAP1_RCC_DEV0_EPF1_STRAP3__STRAP_RTR_EN_DEV0_F1_MASK 0x80000000L |
|---|
| 37461 | //RCC_STRAP1_RCC_DEV0_EPF1_STRAP4 |
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| 37462 | #define RCC_STRAP1_RCC_DEV0_EPF1_STRAP4__STRAP_ATOMIC_64BIT_EN_DEV0_F1__SHIFT 0x14 |
|---|
| 37463 | #define RCC_STRAP1_RCC_DEV0_EPF1_STRAP4__STRAP_ATOMIC_EN_DEV0_F1__SHIFT 0x15 |
|---|
| 37464 | #define RCC_STRAP1_RCC_DEV0_EPF1_STRAP4__STRAP_FLR_EN_DEV0_F1__SHIFT 0x16 |
|---|
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|---|
| 37466 | #define RCC_STRAP1_RCC_DEV0_EPF1_STRAP4__STRAP_INTERRUPT_PIN_DEV0_F1__SHIFT 0x1c |
|---|
| 37467 | #define RCC_STRAP1_RCC_DEV0_EPF1_STRAP4__STRAP_AUXPWR_SUPPORT_DEV0_F1__SHIFT 0x1f |
|---|
| 37468 | #define RCC_STRAP1_RCC_DEV0_EPF1_STRAP4__STRAP_ATOMIC_64BIT_EN_DEV0_F1_MASK 0x00100000L |
|---|
| 37469 | #define RCC_STRAP1_RCC_DEV0_EPF1_STRAP4__STRAP_ATOMIC_EN_DEV0_F1_MASK 0x00200000L |
|---|
| 37470 | #define RCC_STRAP1_RCC_DEV0_EPF1_STRAP4__STRAP_FLR_EN_DEV0_F1_MASK 0x00400000L |
|---|
| 37471 | #define RCC_STRAP1_RCC_DEV0_EPF1_STRAP4__STRAP_PME_SUPPORT_DEV0_F1_MASK 0x0F800000L |
|---|
| 37472 | #define RCC_STRAP1_RCC_DEV0_EPF1_STRAP4__STRAP_INTERRUPT_PIN_DEV0_F1_MASK 0x70000000L |
|---|
| 37473 | #define RCC_STRAP1_RCC_DEV0_EPF1_STRAP4__STRAP_AUXPWR_SUPPORT_DEV0_F1_MASK 0x80000000L |
|---|
| 37474 | //RCC_STRAP1_RCC_DEV0_EPF1_STRAP5 |
|---|
| 37475 | #define RCC_STRAP1_RCC_DEV0_EPF1_STRAP5__STRAP_SUBSYS_VEN_ID_DEV0_F1__SHIFT 0x0 |
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| 37476 | #define RCC_STRAP1_RCC_DEV0_EPF1_STRAP5__STRAP_MSI_EXT_MSG_DATA_CAP_DEV0_F1__SHIFT 0x1e |
|---|
| 37477 | #define RCC_STRAP1_RCC_DEV0_EPF1_STRAP5__STRAP_SUBSYS_VEN_ID_DEV0_F1_MASK 0x0000FFFFL |
|---|
| 37478 | #define RCC_STRAP1_RCC_DEV0_EPF1_STRAP5__STRAP_MSI_EXT_MSG_DATA_CAP_DEV0_F1_MASK 0x40000000L |
|---|
| 37479 | //RCC_STRAP1_RCC_DEV0_EPF1_STRAP6 |
|---|
| 37480 | #define RCC_STRAP1_RCC_DEV0_EPF1_STRAP6__STRAP_APER0_EN_DEV0_F1__SHIFT 0x0 |
|---|
| 37481 | #define RCC_STRAP1_RCC_DEV0_EPF1_STRAP6__STRAP_APER0_PREFETCHABLE_EN_DEV0_F1__SHIFT 0x1 |
|---|
| 37482 | #define RCC_STRAP1_RCC_DEV0_EPF1_STRAP6__STRAP_APER0_64BAR_EN_DEV0_F1__SHIFT 0x2 |
|---|
| 37483 | #define RCC_STRAP1_RCC_DEV0_EPF1_STRAP6__STRAP_APER0_EN_DEV0_F1_MASK 0x00000001L |
|---|
| 37484 | #define RCC_STRAP1_RCC_DEV0_EPF1_STRAP6__STRAP_APER0_PREFETCHABLE_EN_DEV0_F1_MASK 0x00000002L |
|---|
| 37485 | #define RCC_STRAP1_RCC_DEV0_EPF1_STRAP6__STRAP_APER0_64BAR_EN_DEV0_F1_MASK 0x00000004L |
|---|
| 37486 | //RCC_STRAP1_RCC_DEV0_EPF1_STRAP7 |
|---|
| 37487 | |
|---|
| 37488 | |
|---|
| 37489 | // addressBlock: nbio_nbif0_rcc_ep_dev0_BIFDEC1 |
|---|
| 37490 | //RCC_EP_DEV0_1_EP_PCIE_SCRATCH |
|---|
| 37491 | #define RCC_EP_DEV0_1_EP_PCIE_SCRATCH__PCIE_SCRATCH__SHIFT 0x0 |
|---|
| 37492 | #define RCC_EP_DEV0_1_EP_PCIE_SCRATCH__PCIE_SCRATCH_MASK 0xFFFFFFFFL |
|---|
| 37493 | //RCC_EP_DEV0_1_EP_PCIE_CNTL |
|---|
| 37494 | #define RCC_EP_DEV0_1_EP_PCIE_CNTL__UR_ERR_REPORT_DIS__SHIFT 0x7 |
|---|
| 37495 | #define RCC_EP_DEV0_1_EP_PCIE_CNTL__PCIE_MALFORM_ATOMIC_OPS__SHIFT 0x8 |
|---|
| 37496 | #define RCC_EP_DEV0_1_EP_PCIE_CNTL__RX_IGNORE_LTR_MSG_UR__SHIFT 0x1e |
|---|
| 37497 | #define RCC_EP_DEV0_1_EP_PCIE_CNTL__UR_ERR_REPORT_DIS_MASK 0x00000080L |
|---|
| 37498 | #define RCC_EP_DEV0_1_EP_PCIE_CNTL__PCIE_MALFORM_ATOMIC_OPS_MASK 0x00000100L |
|---|
| 37499 | #define RCC_EP_DEV0_1_EP_PCIE_CNTL__RX_IGNORE_LTR_MSG_UR_MASK 0x40000000L |
|---|
| 37500 | //RCC_EP_DEV0_1_EP_PCIE_INT_CNTL |
|---|
| 37501 | #define RCC_EP_DEV0_1_EP_PCIE_INT_CNTL__CORR_ERR_INT_EN__SHIFT 0x0 |
|---|
| 37502 | #define RCC_EP_DEV0_1_EP_PCIE_INT_CNTL__NON_FATAL_ERR_INT_EN__SHIFT 0x1 |
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| 37503 | #define RCC_EP_DEV0_1_EP_PCIE_INT_CNTL__FATAL_ERR_INT_EN__SHIFT 0x2 |
|---|
| 37504 | #define RCC_EP_DEV0_1_EP_PCIE_INT_CNTL__USR_DETECTED_INT_EN__SHIFT 0x3 |
|---|
| 37505 | #define RCC_EP_DEV0_1_EP_PCIE_INT_CNTL__MISC_ERR_INT_EN__SHIFT 0x4 |
|---|
| 37506 | #define RCC_EP_DEV0_1_EP_PCIE_INT_CNTL__POWER_STATE_CHG_INT_EN__SHIFT 0x6 |
|---|
| 37507 | #define RCC_EP_DEV0_1_EP_PCIE_INT_CNTL__CORR_ERR_INT_EN_MASK 0x00000001L |
|---|
| 37508 | #define RCC_EP_DEV0_1_EP_PCIE_INT_CNTL__NON_FATAL_ERR_INT_EN_MASK 0x00000002L |
|---|
| 37509 | #define RCC_EP_DEV0_1_EP_PCIE_INT_CNTL__FATAL_ERR_INT_EN_MASK 0x00000004L |
|---|
| 37510 | #define RCC_EP_DEV0_1_EP_PCIE_INT_CNTL__USR_DETECTED_INT_EN_MASK 0x00000008L |
|---|
| 37511 | #define RCC_EP_DEV0_1_EP_PCIE_INT_CNTL__MISC_ERR_INT_EN_MASK 0x00000010L |
|---|
| 37512 | #define RCC_EP_DEV0_1_EP_PCIE_INT_CNTL__POWER_STATE_CHG_INT_EN_MASK 0x00000040L |
|---|
| 37513 | //RCC_EP_DEV0_1_EP_PCIE_INT_STATUS |
|---|
| 37514 | #define RCC_EP_DEV0_1_EP_PCIE_INT_STATUS__CORR_ERR_INT_STATUS__SHIFT 0x0 |
|---|
| 37515 | #define RCC_EP_DEV0_1_EP_PCIE_INT_STATUS__NON_FATAL_ERR_INT_STATUS__SHIFT 0x1 |
|---|
| 37516 | #define RCC_EP_DEV0_1_EP_PCIE_INT_STATUS__FATAL_ERR_INT_STATUS__SHIFT 0x2 |
|---|
| 37517 | #define RCC_EP_DEV0_1_EP_PCIE_INT_STATUS__USR_DETECTED_INT_STATUS__SHIFT 0x3 |
|---|
| 37518 | #define RCC_EP_DEV0_1_EP_PCIE_INT_STATUS__MISC_ERR_INT_STATUS__SHIFT 0x4 |
|---|
| 37519 | #define RCC_EP_DEV0_1_EP_PCIE_INT_STATUS__POWER_STATE_CHG_INT_STATUS__SHIFT 0x6 |
|---|
| 37520 | #define RCC_EP_DEV0_1_EP_PCIE_INT_STATUS__POWER_STATE_CHG_INT_STATUS_F0__SHIFT 0x7 |
|---|
| 37521 | #define RCC_EP_DEV0_1_EP_PCIE_INT_STATUS__CORR_ERR_INT_STATUS_MASK 0x00000001L |
|---|
| 37522 | #define RCC_EP_DEV0_1_EP_PCIE_INT_STATUS__NON_FATAL_ERR_INT_STATUS_MASK 0x00000002L |
|---|
| 37523 | #define RCC_EP_DEV0_1_EP_PCIE_INT_STATUS__FATAL_ERR_INT_STATUS_MASK 0x00000004L |
|---|
| 37524 | #define RCC_EP_DEV0_1_EP_PCIE_INT_STATUS__USR_DETECTED_INT_STATUS_MASK 0x00000008L |
|---|
| 37525 | #define RCC_EP_DEV0_1_EP_PCIE_INT_STATUS__MISC_ERR_INT_STATUS_MASK 0x00000010L |
|---|
| 37526 | #define RCC_EP_DEV0_1_EP_PCIE_INT_STATUS__POWER_STATE_CHG_INT_STATUS_MASK 0x00000040L |
|---|
| 37527 | #define RCC_EP_DEV0_1_EP_PCIE_INT_STATUS__POWER_STATE_CHG_INT_STATUS_F0_MASK 0x00000080L |
|---|
| 37528 | //RCC_EP_DEV0_1_EP_PCIE_RX_CNTL2 |
|---|
| 37529 | #define RCC_EP_DEV0_1_EP_PCIE_RX_CNTL2__RX_IGNORE_EP_INVALIDPASID_UR__SHIFT 0x0 |
|---|
| 37530 | #define RCC_EP_DEV0_1_EP_PCIE_RX_CNTL2__RX_IGNORE_EP_INVALIDPASID_UR_MASK 0x00000001L |
|---|
| 37531 | //RCC_EP_DEV0_1_EP_PCIE_BUS_CNTL |
|---|
| 37532 | #define RCC_EP_DEV0_1_EP_PCIE_BUS_CNTL__IMMEDIATE_PMI_DIS__SHIFT 0x7 |
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| 37533 | #define RCC_EP_DEV0_1_EP_PCIE_BUS_CNTL__IMMEDIATE_PMI_DIS_MASK 0x00000080L |
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| 37534 | //RCC_EP_DEV0_1_EP_PCIE_CFG_CNTL |
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| 37535 | #define RCC_EP_DEV0_1_EP_PCIE_CFG_CNTL__CFG_EN_DEC_TO_HIDDEN_REG__SHIFT 0x0 |
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| 37536 | #define RCC_EP_DEV0_1_EP_PCIE_CFG_CNTL__CFG_EN_DEC_TO_GEN2_HIDDEN_REG__SHIFT 0x1 |
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| 37538 | #define RCC_EP_DEV0_1_EP_PCIE_CFG_CNTL__CFG_EN_DEC_TO_GEN4_HIDDEN_REG__SHIFT 0x3 |
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| 37541 | #define RCC_EP_DEV0_1_EP_PCIE_CFG_CNTL__CFG_EN_DEC_TO_GEN2_HIDDEN_REG_MASK 0x00000002L |
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| 37542 | #define RCC_EP_DEV0_1_EP_PCIE_CFG_CNTL__CFG_EN_DEC_TO_GEN3_HIDDEN_REG_MASK 0x00000004L |
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| 37543 | #define RCC_EP_DEV0_1_EP_PCIE_CFG_CNTL__CFG_EN_DEC_TO_GEN4_HIDDEN_REG_MASK 0x00000008L |
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| 37544 | #define RCC_EP_DEV0_1_EP_PCIE_CFG_CNTL__CFG_EN_DEC_TO_GEN5_HIDDEN_REG_MASK 0x00000010L |
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| 37552 | #define RCC_EP_DEV0_1_EP_PCIE_TX_LTR_CNTL__LTR_PRIV_MSG_DIS_IN_PM_NON_D0__SHIFT 0xe |
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| 37561 | #define RCC_EP_DEV0_1_EP_PCIE_TX_LTR_CNTL__LTR_PRIV_NS_REQUIREMENT_MASK 0x00002000L |
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| 37562 | #define RCC_EP_DEV0_1_EP_PCIE_TX_LTR_CNTL__LTR_PRIV_MSG_DIS_IN_PM_NON_D0_MASK 0x00004000L |
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| 37565 | #define RCC_EP_DEV0_1_EP_PCIE_TX_LTR_CNTL__LTR_DSTATE_USING_WDATA_EN_MASK 0x00020000L |
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| 37588 | #define RCC_EP_DEV0_1_PCIE_F1_DPA_SUBSTATE_PWR_ALLOC_7__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
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| 37589 | #define RCC_EP_DEV0_1_PCIE_F1_DPA_SUBSTATE_PWR_ALLOC_7__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
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| 37593 | //RCC_EP_DEV0_1_EP_PCIE_STRAP_MISC2 |
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| 37595 | #define RCC_EP_DEV0_1_EP_PCIE_STRAP_MISC2__STRAP_TPH_SUPPORTED_MASK 0x00000010L |
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| 37600 | #define RCC_EP_DEV0_1_EP_PCIE_F0_DPA_CAP__TRANS_LAT_VAL_1__SHIFT 0x18 |
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| 37601 | #define RCC_EP_DEV0_1_EP_PCIE_F0_DPA_CAP__TRANS_LAT_UNIT_MASK 0x00000300L |
|---|
| 37602 | #define RCC_EP_DEV0_1_EP_PCIE_F0_DPA_CAP__PWR_ALLOC_SCALE_MASK 0x00003000L |
|---|
| 37603 | #define RCC_EP_DEV0_1_EP_PCIE_F0_DPA_CAP__TRANS_LAT_VAL_0_MASK 0x00FF0000L |
|---|
| 37604 | #define RCC_EP_DEV0_1_EP_PCIE_F0_DPA_CAP__TRANS_LAT_VAL_1_MASK 0xFF000000L |
|---|
| 37605 | //RCC_EP_DEV0_1_EP_PCIE_F0_DPA_LATENCY_INDICATOR |
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| 37606 | #define RCC_EP_DEV0_1_EP_PCIE_F0_DPA_LATENCY_INDICATOR__TRANS_LAT_INDICATOR_BITS__SHIFT 0x0 |
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| 37607 | #define RCC_EP_DEV0_1_EP_PCIE_F0_DPA_LATENCY_INDICATOR__TRANS_LAT_INDICATOR_BITS_MASK 0xFFL |
|---|
| 37608 | //RCC_EP_DEV0_1_EP_PCIE_F0_DPA_CNTL |
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| 37609 | #define RCC_EP_DEV0_1_EP_PCIE_F0_DPA_CNTL__SUBSTATE_STATUS__SHIFT 0x0 |
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| 37611 | #define RCC_EP_DEV0_1_EP_PCIE_F0_DPA_CNTL__SUBSTATE_STATUS_MASK 0x001FL |
|---|
| 37612 | #define RCC_EP_DEV0_1_EP_PCIE_F0_DPA_CNTL__DPA_COMPLIANCE_MODE_MASK 0x0100L |
|---|
| 37613 | //RCC_EP_DEV0_1_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_0 |
|---|
| 37614 | #define RCC_EP_DEV0_1_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_0__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 37615 | #define RCC_EP_DEV0_1_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_0__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 37616 | //RCC_EP_DEV0_1_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_1 |
|---|
| 37617 | #define RCC_EP_DEV0_1_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_1__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 37618 | #define RCC_EP_DEV0_1_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_1__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 37619 | //RCC_EP_DEV0_1_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_2 |
|---|
| 37620 | #define RCC_EP_DEV0_1_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_2__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 37621 | #define RCC_EP_DEV0_1_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_2__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 37622 | //RCC_EP_DEV0_1_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_3 |
|---|
| 37623 | #define RCC_EP_DEV0_1_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_3__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 37624 | #define RCC_EP_DEV0_1_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_3__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 37625 | //RCC_EP_DEV0_1_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_4 |
|---|
| 37626 | #define RCC_EP_DEV0_1_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_4__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 37627 | #define RCC_EP_DEV0_1_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_4__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 37628 | //RCC_EP_DEV0_1_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_5 |
|---|
| 37629 | #define RCC_EP_DEV0_1_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_5__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 37630 | #define RCC_EP_DEV0_1_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_5__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 37631 | //RCC_EP_DEV0_1_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_6 |
|---|
| 37632 | #define RCC_EP_DEV0_1_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_6__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 37633 | #define RCC_EP_DEV0_1_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_6__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 37634 | //RCC_EP_DEV0_1_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_7 |
|---|
| 37635 | #define RCC_EP_DEV0_1_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_7__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 37636 | #define RCC_EP_DEV0_1_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_7__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 37637 | //RCC_EP_DEV0_1_EP_PCIE_PME_CONTROL |
|---|
| 37638 | #define RCC_EP_DEV0_1_EP_PCIE_PME_CONTROL__PME_SERVICE_TIMER__SHIFT 0x0 |
|---|
| 37639 | #define RCC_EP_DEV0_1_EP_PCIE_PME_CONTROL__PME_SERVICE_TIMER_MASK 0x1FL |
|---|
| 37640 | //RCC_EP_DEV0_1_EP_PCIEP_RESERVED |
|---|
| 37641 | #define RCC_EP_DEV0_1_EP_PCIEP_RESERVED__PCIEP_RESERVED__SHIFT 0x0 |
|---|
| 37642 | #define RCC_EP_DEV0_1_EP_PCIEP_RESERVED__PCIEP_RESERVED_MASK 0xFFFFFFFFL |
|---|
| 37643 | //RCC_EP_DEV0_1_EP_PCIE_TX_CNTL |
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| 37644 | #define RCC_EP_DEV0_1_EP_PCIE_TX_CNTL__TX_SNR_OVERRIDE__SHIFT 0xa |
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|---|
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|---|
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|---|
| 37648 | #define RCC_EP_DEV0_1_EP_PCIE_TX_CNTL__TX_F2_TPH_DIS__SHIFT 0x1a |
|---|
| 37649 | #define RCC_EP_DEV0_1_EP_PCIE_TX_CNTL__TX_SNR_OVERRIDE_MASK 0x00000C00L |
|---|
| 37650 | #define RCC_EP_DEV0_1_EP_PCIE_TX_CNTL__TX_RO_OVERRIDE_MASK 0x00003000L |
|---|
| 37651 | #define RCC_EP_DEV0_1_EP_PCIE_TX_CNTL__TX_F0_TPH_DIS_MASK 0x01000000L |
|---|
| 37652 | #define RCC_EP_DEV0_1_EP_PCIE_TX_CNTL__TX_F1_TPH_DIS_MASK 0x02000000L |
|---|
| 37653 | #define RCC_EP_DEV0_1_EP_PCIE_TX_CNTL__TX_F2_TPH_DIS_MASK 0x04000000L |
|---|
| 37654 | //RCC_EP_DEV0_1_EP_PCIE_TX_REQUESTER_ID |
|---|
| 37655 | #define RCC_EP_DEV0_1_EP_PCIE_TX_REQUESTER_ID__TX_REQUESTER_ID_FUNCTION__SHIFT 0x0 |
|---|
| 37656 | #define RCC_EP_DEV0_1_EP_PCIE_TX_REQUESTER_ID__TX_REQUESTER_ID_DEVICE__SHIFT 0x3 |
|---|
| 37657 | #define RCC_EP_DEV0_1_EP_PCIE_TX_REQUESTER_ID__TX_REQUESTER_ID_BUS__SHIFT 0x8 |
|---|
| 37658 | #define RCC_EP_DEV0_1_EP_PCIE_TX_REQUESTER_ID__TX_REQUESTER_ID_FUNCTION_MASK 0x00000007L |
|---|
| 37659 | #define RCC_EP_DEV0_1_EP_PCIE_TX_REQUESTER_ID__TX_REQUESTER_ID_DEVICE_MASK 0x000000F8L |
|---|
| 37660 | #define RCC_EP_DEV0_1_EP_PCIE_TX_REQUESTER_ID__TX_REQUESTER_ID_BUS_MASK 0x0000FF00L |
|---|
| 37661 | //RCC_EP_DEV0_1_EP_PCIE_ERR_CNTL |
|---|
| 37662 | #define RCC_EP_DEV0_1_EP_PCIE_ERR_CNTL__ERR_REPORTING_DIS__SHIFT 0x0 |
|---|
| 37663 | #define RCC_EP_DEV0_1_EP_PCIE_ERR_CNTL__AER_HDR_LOG_TIMEOUT__SHIFT 0x8 |
|---|
| 37664 | #define RCC_EP_DEV0_1_EP_PCIE_ERR_CNTL__SEND_ERR_MSG_IMMEDIATELY__SHIFT 0x11 |
|---|
| 37665 | #define RCC_EP_DEV0_1_EP_PCIE_ERR_CNTL__STRAP_POISONED_ADVISORY_NONFATAL__SHIFT 0x12 |
|---|
| 37666 | #define RCC_EP_DEV0_1_EP_PCIE_ERR_CNTL__AER_HDR_LOG_F0_TIMER_EXPIRED__SHIFT 0x18 |
|---|
| 37667 | #define RCC_EP_DEV0_1_EP_PCIE_ERR_CNTL__AER_HDR_LOG_F1_TIMER_EXPIRED__SHIFT 0x19 |
|---|
| 37668 | #define RCC_EP_DEV0_1_EP_PCIE_ERR_CNTL__AER_HDR_LOG_F2_TIMER_EXPIRED__SHIFT 0x1a |
|---|
| 37669 | #define RCC_EP_DEV0_1_EP_PCIE_ERR_CNTL__AER_HDR_LOG_F3_TIMER_EXPIRED__SHIFT 0x1b |
|---|
| 37670 | #define RCC_EP_DEV0_1_EP_PCIE_ERR_CNTL__AER_HDR_LOG_F4_TIMER_EXPIRED__SHIFT 0x1c |
|---|
| 37671 | #define RCC_EP_DEV0_1_EP_PCIE_ERR_CNTL__AER_HDR_LOG_F5_TIMER_EXPIRED__SHIFT 0x1d |
|---|
| 37672 | #define RCC_EP_DEV0_1_EP_PCIE_ERR_CNTL__AER_HDR_LOG_F6_TIMER_EXPIRED__SHIFT 0x1e |
|---|
| 37673 | #define RCC_EP_DEV0_1_EP_PCIE_ERR_CNTL__AER_HDR_LOG_F7_TIMER_EXPIRED__SHIFT 0x1f |
|---|
| 37674 | #define RCC_EP_DEV0_1_EP_PCIE_ERR_CNTL__ERR_REPORTING_DIS_MASK 0x00000001L |
|---|
| 37675 | #define RCC_EP_DEV0_1_EP_PCIE_ERR_CNTL__AER_HDR_LOG_TIMEOUT_MASK 0x00000700L |
|---|
| 37676 | #define RCC_EP_DEV0_1_EP_PCIE_ERR_CNTL__SEND_ERR_MSG_IMMEDIATELY_MASK 0x00020000L |
|---|
| 37677 | #define RCC_EP_DEV0_1_EP_PCIE_ERR_CNTL__STRAP_POISONED_ADVISORY_NONFATAL_MASK 0x00040000L |
|---|
| 37678 | #define RCC_EP_DEV0_1_EP_PCIE_ERR_CNTL__AER_HDR_LOG_F0_TIMER_EXPIRED_MASK 0x01000000L |
|---|
| 37679 | #define RCC_EP_DEV0_1_EP_PCIE_ERR_CNTL__AER_HDR_LOG_F1_TIMER_EXPIRED_MASK 0x02000000L |
|---|
| 37680 | #define RCC_EP_DEV0_1_EP_PCIE_ERR_CNTL__AER_HDR_LOG_F2_TIMER_EXPIRED_MASK 0x04000000L |
|---|
| 37681 | #define RCC_EP_DEV0_1_EP_PCIE_ERR_CNTL__AER_HDR_LOG_F3_TIMER_EXPIRED_MASK 0x08000000L |
|---|
| 37682 | #define RCC_EP_DEV0_1_EP_PCIE_ERR_CNTL__AER_HDR_LOG_F4_TIMER_EXPIRED_MASK 0x10000000L |
|---|
| 37683 | #define RCC_EP_DEV0_1_EP_PCIE_ERR_CNTL__AER_HDR_LOG_F5_TIMER_EXPIRED_MASK 0x20000000L |
|---|
| 37684 | #define RCC_EP_DEV0_1_EP_PCIE_ERR_CNTL__AER_HDR_LOG_F6_TIMER_EXPIRED_MASK 0x40000000L |
|---|
| 37685 | #define RCC_EP_DEV0_1_EP_PCIE_ERR_CNTL__AER_HDR_LOG_F7_TIMER_EXPIRED_MASK 0x80000000L |
|---|
| 37686 | //RCC_EP_DEV0_1_EP_PCIE_RX_CNTL |
|---|
| 37687 | #define RCC_EP_DEV0_1_EP_PCIE_RX_CNTL__RX_IGNORE_MAX_PAYLOAD_ERR__SHIFT 0x8 |
|---|
| 37688 | #define RCC_EP_DEV0_1_EP_PCIE_RX_CNTL__RX_IGNORE_TC_ERR__SHIFT 0x9 |
|---|
| 37689 | #define RCC_EP_DEV0_1_EP_PCIE_RX_CNTL__RX_PCIE_CPL_TIMEOUT_DIS__SHIFT 0x14 |
|---|
| 37690 | #define RCC_EP_DEV0_1_EP_PCIE_RX_CNTL__RX_IGNORE_SHORTPREFIX_ERR__SHIFT 0x15 |
|---|
| 37691 | #define RCC_EP_DEV0_1_EP_PCIE_RX_CNTL__RX_IGNORE_MAXPREFIX_ERR__SHIFT 0x16 |
|---|
| 37692 | #define RCC_EP_DEV0_1_EP_PCIE_RX_CNTL__RX_IGNORE_INVALIDPASID_ERR__SHIFT 0x18 |
|---|
| 37693 | #define RCC_EP_DEV0_1_EP_PCIE_RX_CNTL__RX_IGNORE_NOT_PASID_UR__SHIFT 0x19 |
|---|
| 37694 | #define RCC_EP_DEV0_1_EP_PCIE_RX_CNTL__RX_TPH_DIS__SHIFT 0x1a |
|---|
| 37695 | #define RCC_EP_DEV0_1_EP_PCIE_RX_CNTL__RX_IGNORE_MAX_PAYLOAD_ERR_MASK 0x00000100L |
|---|
| 37696 | #define RCC_EP_DEV0_1_EP_PCIE_RX_CNTL__RX_IGNORE_TC_ERR_MASK 0x00000200L |
|---|
| 37697 | #define RCC_EP_DEV0_1_EP_PCIE_RX_CNTL__RX_PCIE_CPL_TIMEOUT_DIS_MASK 0x00100000L |
|---|
| 37698 | #define RCC_EP_DEV0_1_EP_PCIE_RX_CNTL__RX_IGNORE_SHORTPREFIX_ERR_MASK 0x00200000L |
|---|
| 37699 | #define RCC_EP_DEV0_1_EP_PCIE_RX_CNTL__RX_IGNORE_MAXPREFIX_ERR_MASK 0x00400000L |
|---|
| 37700 | #define RCC_EP_DEV0_1_EP_PCIE_RX_CNTL__RX_IGNORE_INVALIDPASID_ERR_MASK 0x01000000L |
|---|
| 37701 | #define RCC_EP_DEV0_1_EP_PCIE_RX_CNTL__RX_IGNORE_NOT_PASID_UR_MASK 0x02000000L |
|---|
| 37702 | #define RCC_EP_DEV0_1_EP_PCIE_RX_CNTL__RX_TPH_DIS_MASK 0x04000000L |
|---|
| 37703 | //RCC_EP_DEV0_1_EP_PCIE_LC_SPEED_CNTL |
|---|
| 37704 | #define RCC_EP_DEV0_1_EP_PCIE_LC_SPEED_CNTL__LC_GEN2_EN_STRAP__SHIFT 0x0 |
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| 37705 | #define RCC_EP_DEV0_1_EP_PCIE_LC_SPEED_CNTL__LC_GEN3_EN_STRAP__SHIFT 0x1 |
|---|
| 37706 | #define RCC_EP_DEV0_1_EP_PCIE_LC_SPEED_CNTL__LC_GEN4_EN_STRAP__SHIFT 0x2 |
|---|
| 37707 | #define RCC_EP_DEV0_1_EP_PCIE_LC_SPEED_CNTL__LC_GEN5_EN_STRAP__SHIFT 0x3 |
|---|
| 37708 | #define RCC_EP_DEV0_1_EP_PCIE_LC_SPEED_CNTL__LC_GEN2_EN_STRAP_MASK 0x00000001L |
|---|
| 37709 | #define RCC_EP_DEV0_1_EP_PCIE_LC_SPEED_CNTL__LC_GEN3_EN_STRAP_MASK 0x00000002L |
|---|
| 37710 | #define RCC_EP_DEV0_1_EP_PCIE_LC_SPEED_CNTL__LC_GEN4_EN_STRAP_MASK 0x00000004L |
|---|
| 37711 | #define RCC_EP_DEV0_1_EP_PCIE_LC_SPEED_CNTL__LC_GEN5_EN_STRAP_MASK 0x00000008L |
|---|
| 37712 | |
|---|
| 37713 | |
|---|
| 37714 | // addressBlock: nbio_nbif0_rcc_dwn_dev0_BIFDEC1 |
|---|
| 37715 | //RCC_DWN_DEV0_1_DN_PCIE_RESERVED |
|---|
| 37716 | #define RCC_DWN_DEV0_1_DN_PCIE_RESERVED__PCIE_RESERVED__SHIFT 0x0 |
|---|
| 37717 | #define RCC_DWN_DEV0_1_DN_PCIE_RESERVED__PCIE_RESERVED_MASK 0xFFFFFFFFL |
|---|
| 37718 | //RCC_DWN_DEV0_1_DN_PCIE_SCRATCH |
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| 37719 | #define RCC_DWN_DEV0_1_DN_PCIE_SCRATCH__PCIE_SCRATCH__SHIFT 0x0 |
|---|
| 37720 | #define RCC_DWN_DEV0_1_DN_PCIE_SCRATCH__PCIE_SCRATCH_MASK 0xFFFFFFFFL |
|---|
| 37721 | //RCC_DWN_DEV0_1_DN_PCIE_CNTL |
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| 37724 | #define RCC_DWN_DEV0_1_DN_PCIE_CNTL__RX_IGNORE_LTR_MSG_UR__SHIFT 0x1e |
|---|
| 37725 | #define RCC_DWN_DEV0_1_DN_PCIE_CNTL__HWINIT_WR_LOCK_MASK 0x00000001L |
|---|
| 37726 | #define RCC_DWN_DEV0_1_DN_PCIE_CNTL__UR_ERR_REPORT_DIS_DN_MASK 0x00000080L |
|---|
| 37727 | #define RCC_DWN_DEV0_1_DN_PCIE_CNTL__RX_IGNORE_LTR_MSG_UR_MASK 0x40000000L |
|---|
| 37728 | //RCC_DWN_DEV0_1_DN_PCIE_CONFIG_CNTL |
|---|
| 37729 | #define RCC_DWN_DEV0_1_DN_PCIE_CONFIG_CNTL__CI_EXTENDED_TAG_EN_OVERRIDE__SHIFT 0x19 |
|---|
| 37730 | #define RCC_DWN_DEV0_1_DN_PCIE_CONFIG_CNTL__CI_EXTENDED_TAG_EN_OVERRIDE_MASK 0x06000000L |
|---|
| 37731 | //RCC_DWN_DEV0_1_DN_PCIE_RX_CNTL2 |
|---|
| 37732 | #define RCC_DWN_DEV0_1_DN_PCIE_RX_CNTL2__FLR_EXTEND_MODE__SHIFT 0x1c |
|---|
| 37733 | #define RCC_DWN_DEV0_1_DN_PCIE_RX_CNTL2__FLR_EXTEND_MODE_MASK 0x70000000L |
|---|
| 37734 | //RCC_DWN_DEV0_1_DN_PCIE_BUS_CNTL |
|---|
| 37735 | #define RCC_DWN_DEV0_1_DN_PCIE_BUS_CNTL__IMMEDIATE_PMI_DIS__SHIFT 0x7 |
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| 37736 | #define RCC_DWN_DEV0_1_DN_PCIE_BUS_CNTL__AER_CPL_TIMEOUT_RO_DIS_SWDN__SHIFT 0x8 |
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| 37737 | #define RCC_DWN_DEV0_1_DN_PCIE_BUS_CNTL__IMMEDIATE_PMI_DIS_MASK 0x00000080L |
|---|
| 37738 | #define RCC_DWN_DEV0_1_DN_PCIE_BUS_CNTL__AER_CPL_TIMEOUT_RO_DIS_SWDN_MASK 0x00000100L |
|---|
| 37739 | //RCC_DWN_DEV0_1_DN_PCIE_CFG_CNTL |
|---|
| 37740 | #define RCC_DWN_DEV0_1_DN_PCIE_CFG_CNTL__CFG_EN_DEC_TO_HIDDEN_REG__SHIFT 0x0 |
|---|
| 37741 | #define RCC_DWN_DEV0_1_DN_PCIE_CFG_CNTL__CFG_EN_DEC_TO_GEN2_HIDDEN_REG__SHIFT 0x1 |
|---|
| 37742 | #define RCC_DWN_DEV0_1_DN_PCIE_CFG_CNTL__CFG_EN_DEC_TO_GEN3_HIDDEN_REG__SHIFT 0x2 |
|---|
| 37743 | #define RCC_DWN_DEV0_1_DN_PCIE_CFG_CNTL__CFG_EN_DEC_TO_GEN4_HIDDEN_REG__SHIFT 0x3 |
|---|
| 37744 | #define RCC_DWN_DEV0_1_DN_PCIE_CFG_CNTL__CFG_EN_DEC_TO_GEN5_HIDDEN_REG__SHIFT 0x4 |
|---|
| 37745 | #define RCC_DWN_DEV0_1_DN_PCIE_CFG_CNTL__CFG_EN_DEC_TO_HIDDEN_REG_MASK 0x00000001L |
|---|
| 37746 | #define RCC_DWN_DEV0_1_DN_PCIE_CFG_CNTL__CFG_EN_DEC_TO_GEN2_HIDDEN_REG_MASK 0x00000002L |
|---|
| 37747 | #define RCC_DWN_DEV0_1_DN_PCIE_CFG_CNTL__CFG_EN_DEC_TO_GEN3_HIDDEN_REG_MASK 0x00000004L |
|---|
| 37748 | #define RCC_DWN_DEV0_1_DN_PCIE_CFG_CNTL__CFG_EN_DEC_TO_GEN4_HIDDEN_REG_MASK 0x00000008L |
|---|
| 37749 | #define RCC_DWN_DEV0_1_DN_PCIE_CFG_CNTL__CFG_EN_DEC_TO_GEN5_HIDDEN_REG_MASK 0x00000010L |
|---|
| 37750 | //RCC_DWN_DEV0_1_DN_PCIE_STRAP_F0 |
|---|
| 37751 | #define RCC_DWN_DEV0_1_DN_PCIE_STRAP_F0__STRAP_F0_EN__SHIFT 0x0 |
|---|
| 37752 | #define RCC_DWN_DEV0_1_DN_PCIE_STRAP_F0__STRAP_F0_MC_EN__SHIFT 0x11 |
|---|
| 37753 | #define RCC_DWN_DEV0_1_DN_PCIE_STRAP_F0__STRAP_F0_MSI_MULTI_CAP__SHIFT 0x15 |
|---|
| 37754 | #define RCC_DWN_DEV0_1_DN_PCIE_STRAP_F0__STRAP_F0_EN_MASK 0x00000001L |
|---|
| 37755 | #define RCC_DWN_DEV0_1_DN_PCIE_STRAP_F0__STRAP_F0_MC_EN_MASK 0x00020000L |
|---|
| 37756 | #define RCC_DWN_DEV0_1_DN_PCIE_STRAP_F0__STRAP_F0_MSI_MULTI_CAP_MASK 0x00E00000L |
|---|
| 37757 | //RCC_DWN_DEV0_1_DN_PCIE_STRAP_MISC |
|---|
| 37758 | #define RCC_DWN_DEV0_1_DN_PCIE_STRAP_MISC__STRAP_CLK_PM_EN__SHIFT 0x18 |
|---|
| 37759 | #define RCC_DWN_DEV0_1_DN_PCIE_STRAP_MISC__STRAP_MST_ADR64_EN__SHIFT 0x1d |
|---|
| 37760 | #define RCC_DWN_DEV0_1_DN_PCIE_STRAP_MISC__STRAP_CLK_PM_EN_MASK 0x01000000L |
|---|
| 37761 | #define RCC_DWN_DEV0_1_DN_PCIE_STRAP_MISC__STRAP_MST_ADR64_EN_MASK 0x20000000L |
|---|
| 37762 | //RCC_DWN_DEV0_1_DN_PCIE_STRAP_MISC2 |
|---|
| 37763 | #define RCC_DWN_DEV0_1_DN_PCIE_STRAP_MISC2__STRAP_MSTCPL_TIMEOUT_EN__SHIFT 0x2 |
|---|
| 37764 | #define RCC_DWN_DEV0_1_DN_PCIE_STRAP_MISC2__STRAP_MSTCPL_TIMEOUT_EN_MASK 0x00000004L |
|---|
| 37765 | |
|---|
| 37766 | |
|---|
| 37767 | // addressBlock: nbio_nbif0_rcc_dwnp_dev0_BIFDEC1 |
|---|
| 37768 | //RCC_DWNP_DEV0_1_PCIE_ERR_CNTL |
|---|
| 37769 | #define RCC_DWNP_DEV0_1_PCIE_ERR_CNTL__ERR_REPORTING_DIS__SHIFT 0x0 |
|---|
| 37770 | #define RCC_DWNP_DEV0_1_PCIE_ERR_CNTL__AER_HDR_LOG_TIMEOUT__SHIFT 0x8 |
|---|
| 37771 | #define RCC_DWNP_DEV0_1_PCIE_ERR_CNTL__AER_HDR_LOG_F0_TIMER_EXPIRED__SHIFT 0xb |
|---|
| 37772 | #define RCC_DWNP_DEV0_1_PCIE_ERR_CNTL__SEND_ERR_MSG_IMMEDIATELY__SHIFT 0x11 |
|---|
| 37773 | #define RCC_DWNP_DEV0_1_PCIE_ERR_CNTL__ERR_CORR_RCVD_CLR__SHIFT 0x12 |
|---|
| 37774 | #define RCC_DWNP_DEV0_1_PCIE_ERR_CNTL__NONFATAL_ERR_RCVD_CLR__SHIFT 0x13 |
|---|
| 37775 | #define RCC_DWNP_DEV0_1_PCIE_ERR_CNTL__FATAL_ERR_RCVD_CLR__SHIFT 0x14 |
|---|
| 37776 | #define RCC_DWNP_DEV0_1_PCIE_ERR_CNTL__ERR_REPORTING_DIS_MASK 0x00000001L |
|---|
| 37777 | #define RCC_DWNP_DEV0_1_PCIE_ERR_CNTL__AER_HDR_LOG_TIMEOUT_MASK 0x00000700L |
|---|
| 37778 | #define RCC_DWNP_DEV0_1_PCIE_ERR_CNTL__AER_HDR_LOG_F0_TIMER_EXPIRED_MASK 0x00000800L |
|---|
| 37779 | #define RCC_DWNP_DEV0_1_PCIE_ERR_CNTL__SEND_ERR_MSG_IMMEDIATELY_MASK 0x00020000L |
|---|
| 37780 | #define RCC_DWNP_DEV0_1_PCIE_ERR_CNTL__ERR_CORR_RCVD_CLR_MASK 0x00040000L |
|---|
| 37781 | #define RCC_DWNP_DEV0_1_PCIE_ERR_CNTL__NONFATAL_ERR_RCVD_CLR_MASK 0x00080000L |
|---|
| 37782 | #define RCC_DWNP_DEV0_1_PCIE_ERR_CNTL__FATAL_ERR_RCVD_CLR_MASK 0x00100000L |
|---|
| 37783 | //RCC_DWNP_DEV0_1_PCIE_RX_CNTL |
|---|
| 37784 | #define RCC_DWNP_DEV0_1_PCIE_RX_CNTL__RX_IGNORE_MAX_PAYLOAD_ERR__SHIFT 0x8 |
|---|
| 37785 | #define RCC_DWNP_DEV0_1_PCIE_RX_CNTL__RX_IGNORE_TC_ERR_DN__SHIFT 0x9 |
|---|
| 37786 | #define RCC_DWNP_DEV0_1_PCIE_RX_CNTL__RX_PCIE_CPL_TIMEOUT_DIS__SHIFT 0x14 |
|---|
| 37787 | #define RCC_DWNP_DEV0_1_PCIE_RX_CNTL__RX_IGNORE_SHORTPREFIX_ERR_DN__SHIFT 0x15 |
|---|
| 37788 | #define RCC_DWNP_DEV0_1_PCIE_RX_CNTL__RX_RCB_FLR_TIMEOUT_DIS__SHIFT 0x1b |
|---|
| 37789 | #define RCC_DWNP_DEV0_1_PCIE_RX_CNTL__RX_IGNORE_MAX_PAYLOAD_ERR_MASK 0x00000100L |
|---|
| 37790 | #define RCC_DWNP_DEV0_1_PCIE_RX_CNTL__RX_IGNORE_TC_ERR_DN_MASK 0x00000200L |
|---|
| 37791 | #define RCC_DWNP_DEV0_1_PCIE_RX_CNTL__RX_PCIE_CPL_TIMEOUT_DIS_MASK 0x00100000L |
|---|
| 37792 | #define RCC_DWNP_DEV0_1_PCIE_RX_CNTL__RX_IGNORE_SHORTPREFIX_ERR_DN_MASK 0x00200000L |
|---|
| 37793 | #define RCC_DWNP_DEV0_1_PCIE_RX_CNTL__RX_RCB_FLR_TIMEOUT_DIS_MASK 0x08000000L |
|---|
| 37794 | //RCC_DWNP_DEV0_1_PCIE_LC_SPEED_CNTL |
|---|
| 37795 | #define RCC_DWNP_DEV0_1_PCIE_LC_SPEED_CNTL__LC_GEN2_EN_STRAP__SHIFT 0x0 |
|---|
| 37796 | #define RCC_DWNP_DEV0_1_PCIE_LC_SPEED_CNTL__LC_GEN3_EN_STRAP__SHIFT 0x1 |
|---|
| 37797 | #define RCC_DWNP_DEV0_1_PCIE_LC_SPEED_CNTL__LC_GEN4_EN_STRAP__SHIFT 0x2 |
|---|
| 37798 | #define RCC_DWNP_DEV0_1_PCIE_LC_SPEED_CNTL__LC_GEN5_EN_STRAP__SHIFT 0x3 |
|---|
| 37799 | #define RCC_DWNP_DEV0_1_PCIE_LC_SPEED_CNTL__LC_GEN2_EN_STRAP_MASK 0x00000001L |
|---|
| 37800 | #define RCC_DWNP_DEV0_1_PCIE_LC_SPEED_CNTL__LC_GEN3_EN_STRAP_MASK 0x00000002L |
|---|
| 37801 | #define RCC_DWNP_DEV0_1_PCIE_LC_SPEED_CNTL__LC_GEN4_EN_STRAP_MASK 0x00000004L |
|---|
| 37802 | #define RCC_DWNP_DEV0_1_PCIE_LC_SPEED_CNTL__LC_GEN5_EN_STRAP_MASK 0x00000008L |
|---|
| 37803 | //RCC_DWNP_DEV0_1_PCIE_LC_CNTL2 |
|---|
| 37804 | #define RCC_DWNP_DEV0_1_PCIE_LC_CNTL2__DL_STATE_CHANGED_NOTIFICATION_DIS__SHIFT 0x0 |
|---|
| 37805 | #define RCC_DWNP_DEV0_1_PCIE_LC_CNTL2__LC_LINK_BW_NOTIFICATION_DIS__SHIFT 0x1b |
|---|
| 37806 | #define RCC_DWNP_DEV0_1_PCIE_LC_CNTL2__DL_STATE_CHANGED_NOTIFICATION_DIS_MASK 0x00000001L |
|---|
| 37807 | #define RCC_DWNP_DEV0_1_PCIE_LC_CNTL2__LC_LINK_BW_NOTIFICATION_DIS_MASK 0x08000000L |
|---|
| 37808 | //RCC_DWNP_DEV0_1_PCIEP_STRAP_MISC |
|---|
| 37809 | #define RCC_DWNP_DEV0_1_PCIEP_STRAP_MISC__STRAP_MULTI_FUNC_EN__SHIFT 0xa |
|---|
| 37810 | #define RCC_DWNP_DEV0_1_PCIEP_STRAP_MISC__STRAP_MULTI_FUNC_EN_MASK 0x00000400L |
|---|
| 37811 | //RCC_DWNP_DEV0_1_LTR_MSG_INFO_FROM_EP |
|---|
| 37812 | #define RCC_DWNP_DEV0_1_LTR_MSG_INFO_FROM_EP__LTR_MSG_INFO_FROM_EP__SHIFT 0x0 |
|---|
| 37813 | #define RCC_DWNP_DEV0_1_LTR_MSG_INFO_FROM_EP__LTR_MSG_INFO_FROM_EP_MASK 0xFFFFFFFFL |
|---|
| 37814 | |
|---|
| 37815 | |
|---|
| 37816 | // addressBlock: nbio_nbif0_rcc_dev0_BIFDEC1 |
|---|
| 37817 | //RCC_DEV0_1_RCC_ERR_INT_CNTL |
|---|
| 37818 | #define RCC_DEV0_1_RCC_ERR_INT_CNTL__INVALID_REG_ACCESS_IN_SRIOV_INT_EN__SHIFT 0x0 |
|---|
| 37819 | #define RCC_DEV0_1_RCC_ERR_INT_CNTL__INVALID_REG_ACCESS_IN_SRIOV_INT_EN_MASK 0x00000001L |
|---|
| 37820 | //RCC_DEV0_1_RCC_BACO_CNTL_MISC |
|---|
| 37821 | #define RCC_DEV0_1_RCC_BACO_CNTL_MISC__BIF_ROM_REQ_DIS__SHIFT 0x0 |
|---|
| 37822 | #define RCC_DEV0_1_RCC_BACO_CNTL_MISC__BIF_AZ_REQ_DIS__SHIFT 0x1 |
|---|
| 37823 | #define RCC_DEV0_1_RCC_BACO_CNTL_MISC__BIF_ROM_REQ_DIS_MASK 0x00000001L |
|---|
| 37824 | #define RCC_DEV0_1_RCC_BACO_CNTL_MISC__BIF_AZ_REQ_DIS_MASK 0x00000002L |
|---|
| 37825 | //RCC_DEV0_1_RCC_RESET_EN |
|---|
| 37826 | #define RCC_DEV0_1_RCC_RESET_EN__DB_APER_RESET_EN__SHIFT 0xf |
|---|
| 37827 | #define RCC_DEV0_1_RCC_RESET_EN__DB_APER_RESET_EN_MASK 0x00008000L |
|---|
| 37828 | //RCC_DEV0_1_RCC_VDM_SUPPORT |
|---|
| 37829 | #define RCC_DEV0_1_RCC_VDM_SUPPORT__MCTP_SUPPORT__SHIFT 0x0 |
|---|
| 37830 | #define RCC_DEV0_1_RCC_VDM_SUPPORT__AMPTP_SUPPORT__SHIFT 0x1 |
|---|
| 37831 | #define RCC_DEV0_1_RCC_VDM_SUPPORT__OTHER_VDM_SUPPORT__SHIFT 0x2 |
|---|
| 37832 | #define RCC_DEV0_1_RCC_VDM_SUPPORT__ROUTE_TO_RC_CHECK_IN_RCMODE__SHIFT 0x3 |
|---|
| 37833 | #define RCC_DEV0_1_RCC_VDM_SUPPORT__ROUTE_BROADCAST_CHECK_IN_RCMODE__SHIFT 0x4 |
|---|
| 37834 | #define RCC_DEV0_1_RCC_VDM_SUPPORT__MCTP_SUPPORT_MASK 0x00000001L |
|---|
| 37835 | #define RCC_DEV0_1_RCC_VDM_SUPPORT__AMPTP_SUPPORT_MASK 0x00000002L |
|---|
| 37836 | #define RCC_DEV0_1_RCC_VDM_SUPPORT__OTHER_VDM_SUPPORT_MASK 0x00000004L |
|---|
| 37837 | #define RCC_DEV0_1_RCC_VDM_SUPPORT__ROUTE_TO_RC_CHECK_IN_RCMODE_MASK 0x00000008L |
|---|
| 37838 | #define RCC_DEV0_1_RCC_VDM_SUPPORT__ROUTE_BROADCAST_CHECK_IN_RCMODE_MASK 0x00000010L |
|---|
| 37839 | //RCC_DEV0_1_RCC_MARGIN_PARAM_CNTL0 |
|---|
| 37840 | #define RCC_DEV0_1_RCC_MARGIN_PARAM_CNTL0__MARGINING_VOLTAGE_SUPPORTED__SHIFT 0x0 |
|---|
| 37841 | #define RCC_DEV0_1_RCC_MARGIN_PARAM_CNTL0__MARGINING_IND_LEFTRIGHT_TIMING__SHIFT 0x1 |
|---|
| 37842 | #define RCC_DEV0_1_RCC_MARGIN_PARAM_CNTL0__MARGINING_IND_UPDOWN_VOLTAGE__SHIFT 0x2 |
|---|
| 37843 | #define RCC_DEV0_1_RCC_MARGIN_PARAM_CNTL0__MARGINING_IND_ERROR_SAMPLER__SHIFT 0x3 |
|---|
| 37844 | #define RCC_DEV0_1_RCC_MARGIN_PARAM_CNTL0__MARGINING_SAMPLE_REPORTING_METHOD__SHIFT 0x4 |
|---|
| 37845 | #define RCC_DEV0_1_RCC_MARGIN_PARAM_CNTL0__MARGINING_NUM_TIMING_STEPS__SHIFT 0x5 |
|---|
| 37846 | #define RCC_DEV0_1_RCC_MARGIN_PARAM_CNTL0__MARGINING_MAX_TIMING_OFFSET__SHIFT 0xb |
|---|
| 37847 | #define RCC_DEV0_1_RCC_MARGIN_PARAM_CNTL0__MARGINING_NUM_VOLTAGE_STEPS__SHIFT 0x12 |
|---|
| 37848 | #define RCC_DEV0_1_RCC_MARGIN_PARAM_CNTL0__MARGINING_MAX_VOLTAGE_OFFSET__SHIFT 0x19 |
|---|
| 37849 | #define RCC_DEV0_1_RCC_MARGIN_PARAM_CNTL0__MARGINING_VOLTAGE_SUPPORTED_MASK 0x00000001L |
|---|
| 37850 | #define RCC_DEV0_1_RCC_MARGIN_PARAM_CNTL0__MARGINING_IND_LEFTRIGHT_TIMING_MASK 0x00000002L |
|---|
| 37851 | #define RCC_DEV0_1_RCC_MARGIN_PARAM_CNTL0__MARGINING_IND_UPDOWN_VOLTAGE_MASK 0x00000004L |
|---|
| 37852 | #define RCC_DEV0_1_RCC_MARGIN_PARAM_CNTL0__MARGINING_IND_ERROR_SAMPLER_MASK 0x00000008L |
|---|
| 37853 | #define RCC_DEV0_1_RCC_MARGIN_PARAM_CNTL0__MARGINING_SAMPLE_REPORTING_METHOD_MASK 0x00000010L |
|---|
| 37854 | #define RCC_DEV0_1_RCC_MARGIN_PARAM_CNTL0__MARGINING_NUM_TIMING_STEPS_MASK 0x000007E0L |
|---|
| 37855 | #define RCC_DEV0_1_RCC_MARGIN_PARAM_CNTL0__MARGINING_MAX_TIMING_OFFSET_MASK 0x0003F800L |
|---|
| 37856 | #define RCC_DEV0_1_RCC_MARGIN_PARAM_CNTL0__MARGINING_NUM_VOLTAGE_STEPS_MASK 0x01FC0000L |
|---|
| 37857 | #define RCC_DEV0_1_RCC_MARGIN_PARAM_CNTL0__MARGINING_MAX_VOLTAGE_OFFSET_MASK 0xFE000000L |
|---|
| 37858 | //RCC_DEV0_1_RCC_MARGIN_PARAM_CNTL1 |
|---|
| 37859 | #define RCC_DEV0_1_RCC_MARGIN_PARAM_CNTL1__MARGINING_SAMPLING_RATE_VOLTAGE__SHIFT 0x0 |
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| 37860 | #define RCC_DEV0_1_RCC_MARGIN_PARAM_CNTL1__MARGINING_SAMPLING_RATE_TIMING__SHIFT 0x6 |
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| 37861 | #define RCC_DEV0_1_RCC_MARGIN_PARAM_CNTL1__MARGINING_MAX_LANES__SHIFT 0xc |
|---|
| 37862 | #define RCC_DEV0_1_RCC_MARGIN_PARAM_CNTL1__MARGINING_SAMPLE_COUNT__SHIFT 0x11 |
|---|
| 37863 | #define RCC_DEV0_1_RCC_MARGIN_PARAM_CNTL1__MARGINING_SAMPLING_RATE_VOLTAGE_MASK 0x0000003FL |
|---|
| 37864 | #define RCC_DEV0_1_RCC_MARGIN_PARAM_CNTL1__MARGINING_SAMPLING_RATE_TIMING_MASK 0x00000FC0L |
|---|
| 37865 | #define RCC_DEV0_1_RCC_MARGIN_PARAM_CNTL1__MARGINING_MAX_LANES_MASK 0x0001F000L |
|---|
| 37866 | #define RCC_DEV0_1_RCC_MARGIN_PARAM_CNTL1__MARGINING_SAMPLE_COUNT_MASK 0x00FE0000L |
|---|
| 37867 | //RCC_DEV0_1_RCC_GPUIOV_REGION |
|---|
| 37868 | #define RCC_DEV0_1_RCC_GPUIOV_REGION__LFB_REGION__SHIFT 0x0 |
|---|
| 37869 | #define RCC_DEV0_1_RCC_GPUIOV_REGION__MAX_REGION__SHIFT 0x4 |
|---|
| 37870 | #define RCC_DEV0_1_RCC_GPUIOV_REGION__LFB_REGION_MASK 0x0000000FL |
|---|
| 37871 | #define RCC_DEV0_1_RCC_GPUIOV_REGION__MAX_REGION_MASK 0x000000F0L |
|---|
| 37872 | //RCC_DEV0_1_RCC_GPU_HOSTVM_EN |
|---|
| 37873 | #define RCC_DEV0_1_RCC_GPU_HOSTVM_EN__GPU_HOSTVM_EN__SHIFT 0x0 |
|---|
| 37874 | #define RCC_DEV0_1_RCC_GPU_HOSTVM_EN__GPU_HOSTVM_EN_MASK 0x00000001L |
|---|
| 37875 | //RCC_DEV0_1_RCC_CONSOLE_IOV_MODE_CNTL |
|---|
| 37876 | #define RCC_DEV0_1_RCC_CONSOLE_IOV_MODE_CNTL__RCC_CONSOLE_IOV_MODE_ENABLE__SHIFT 0x0 |
|---|
| 37877 | #define RCC_DEV0_1_RCC_CONSOLE_IOV_MODE_CNTL__MULTIOS_IH_SUPPORT_EN__SHIFT 0x1 |
|---|
| 37878 | #define RCC_DEV0_1_RCC_CONSOLE_IOV_MODE_CNTL__RCC_CONSOLE_IOV_MODE_ENABLE_MASK 0x00000001L |
|---|
| 37879 | #define RCC_DEV0_1_RCC_CONSOLE_IOV_MODE_CNTL__MULTIOS_IH_SUPPORT_EN_MASK 0x00000002L |
|---|
| 37880 | //RCC_DEV0_1_RCC_CONSOLE_IOV_FIRST_VF_OFFSET |
|---|
| 37881 | #define RCC_DEV0_1_RCC_CONSOLE_IOV_FIRST_VF_OFFSET__CONSOLE_IOV_FIRST_VF_OFFSET__SHIFT 0x0 |
|---|
| 37882 | #define RCC_DEV0_1_RCC_CONSOLE_IOV_FIRST_VF_OFFSET__CONSOLE_IOV_FIRST_VF_OFFSET_MASK 0xFFFFL |
|---|
| 37883 | //RCC_DEV0_1_RCC_CONSOLE_IOV_VF_STRIDE |
|---|
| 37884 | #define RCC_DEV0_1_RCC_CONSOLE_IOV_VF_STRIDE__CONSOLE_IOV_VF_STRIDE__SHIFT 0x0 |
|---|
| 37885 | #define RCC_DEV0_1_RCC_CONSOLE_IOV_VF_STRIDE__CONSOLE_IOV_VF_STRIDE_MASK 0xFFFFL |
|---|
| 37886 | //RCC_DEV0_1_RCC_PEER_REG_RANGE0 |
|---|
| 37887 | #define RCC_DEV0_1_RCC_PEER_REG_RANGE0__START_ADDR__SHIFT 0x0 |
|---|
| 37888 | #define RCC_DEV0_1_RCC_PEER_REG_RANGE0__END_ADDR__SHIFT 0x10 |
|---|
| 37889 | #define RCC_DEV0_1_RCC_PEER_REG_RANGE0__START_ADDR_MASK 0x0000FFFFL |
|---|
| 37890 | #define RCC_DEV0_1_RCC_PEER_REG_RANGE0__END_ADDR_MASK 0xFFFF0000L |
|---|
| 37891 | //RCC_DEV0_1_RCC_PEER_REG_RANGE1 |
|---|
| 37892 | #define RCC_DEV0_1_RCC_PEER_REG_RANGE1__START_ADDR__SHIFT 0x0 |
|---|
| 37893 | #define RCC_DEV0_1_RCC_PEER_REG_RANGE1__END_ADDR__SHIFT 0x10 |
|---|
| 37894 | #define RCC_DEV0_1_RCC_PEER_REG_RANGE1__START_ADDR_MASK 0x0000FFFFL |
|---|
| 37895 | #define RCC_DEV0_1_RCC_PEER_REG_RANGE1__END_ADDR_MASK 0xFFFF0000L |
|---|
| 37896 | //RCC_DEV0_1_RCC_BUS_CNTL |
|---|
| 37897 | #define RCC_DEV0_1_RCC_BUS_CNTL__PMI_IO_DIS__SHIFT 0x2 |
|---|
| 37898 | #define RCC_DEV0_1_RCC_BUS_CNTL__PMI_MEM_DIS__SHIFT 0x3 |
|---|
| 37899 | #define RCC_DEV0_1_RCC_BUS_CNTL__PMI_BM_DIS__SHIFT 0x4 |
|---|
| 37900 | #define RCC_DEV0_1_RCC_BUS_CNTL__PMI_IO_DIS_DN__SHIFT 0x5 |
|---|
| 37901 | #define RCC_DEV0_1_RCC_BUS_CNTL__PMI_MEM_DIS_DN__SHIFT 0x6 |
|---|
| 37902 | #define RCC_DEV0_1_RCC_BUS_CNTL__PMI_IO_DIS_UP__SHIFT 0x7 |
|---|
| 37903 | #define RCC_DEV0_1_RCC_BUS_CNTL__PMI_MEM_DIS_UP__SHIFT 0x8 |
|---|
| 37904 | #define RCC_DEV0_1_RCC_BUS_CNTL__ROOT_ERR_LOG_ON_EVENT__SHIFT 0xc |
|---|
| 37905 | #define RCC_DEV0_1_RCC_BUS_CNTL__HOST_CPL_POISONED_LOG_IN_RC__SHIFT 0xd |
|---|
| 37906 | #define RCC_DEV0_1_RCC_BUS_CNTL__DN_SEC_SIG_CPLCA_WITH_EP_ERR__SHIFT 0x10 |
|---|
| 37907 | #define RCC_DEV0_1_RCC_BUS_CNTL__DN_SEC_RCV_CPLCA_WITH_EP_ERR__SHIFT 0x11 |
|---|
| 37908 | #define RCC_DEV0_1_RCC_BUS_CNTL__DN_SEC_RCV_CPLUR_WITH_EP_ERR__SHIFT 0x12 |
|---|
| 37909 | #define RCC_DEV0_1_RCC_BUS_CNTL__DN_PRI_SIG_CPLCA_WITH_EP_ERR__SHIFT 0x13 |
|---|
| 37910 | #define RCC_DEV0_1_RCC_BUS_CNTL__DN_PRI_RCV_CPLCA_WITH_EP_ERR__SHIFT 0x14 |
|---|
| 37911 | #define RCC_DEV0_1_RCC_BUS_CNTL__DN_PRI_RCV_CPLUR_WITH_EP_ERR__SHIFT 0x15 |
|---|
| 37912 | #define RCC_DEV0_1_RCC_BUS_CNTL__MAX_PAYLOAD_SIZE_MODE__SHIFT 0x18 |
|---|
| 37913 | #define RCC_DEV0_1_RCC_BUS_CNTL__PRIV_MAX_PAYLOAD_SIZE__SHIFT 0x19 |
|---|
| 37914 | #define RCC_DEV0_1_RCC_BUS_CNTL__MAX_READ_REQUEST_SIZE_MODE__SHIFT 0x1c |
|---|
| 37915 | #define RCC_DEV0_1_RCC_BUS_CNTL__PRIV_MAX_READ_REQUEST_SIZE__SHIFT 0x1d |
|---|
| 37916 | #define RCC_DEV0_1_RCC_BUS_CNTL__PMI_IO_DIS_MASK 0x00000004L |
|---|
| 37917 | #define RCC_DEV0_1_RCC_BUS_CNTL__PMI_MEM_DIS_MASK 0x00000008L |
|---|
| 37918 | #define RCC_DEV0_1_RCC_BUS_CNTL__PMI_BM_DIS_MASK 0x00000010L |
|---|
| 37919 | #define RCC_DEV0_1_RCC_BUS_CNTL__PMI_IO_DIS_DN_MASK 0x00000020L |
|---|
| 37920 | #define RCC_DEV0_1_RCC_BUS_CNTL__PMI_MEM_DIS_DN_MASK 0x00000040L |
|---|
| 37921 | #define RCC_DEV0_1_RCC_BUS_CNTL__PMI_IO_DIS_UP_MASK 0x00000080L |
|---|
| 37922 | #define RCC_DEV0_1_RCC_BUS_CNTL__PMI_MEM_DIS_UP_MASK 0x00000100L |
|---|
| 37923 | #define RCC_DEV0_1_RCC_BUS_CNTL__ROOT_ERR_LOG_ON_EVENT_MASK 0x00001000L |
|---|
| 37924 | #define RCC_DEV0_1_RCC_BUS_CNTL__HOST_CPL_POISONED_LOG_IN_RC_MASK 0x00002000L |
|---|
| 37925 | #define RCC_DEV0_1_RCC_BUS_CNTL__DN_SEC_SIG_CPLCA_WITH_EP_ERR_MASK 0x00010000L |
|---|
| 37926 | #define RCC_DEV0_1_RCC_BUS_CNTL__DN_SEC_RCV_CPLCA_WITH_EP_ERR_MASK 0x00020000L |
|---|
| 37927 | #define RCC_DEV0_1_RCC_BUS_CNTL__DN_SEC_RCV_CPLUR_WITH_EP_ERR_MASK 0x00040000L |
|---|
| 37928 | #define RCC_DEV0_1_RCC_BUS_CNTL__DN_PRI_SIG_CPLCA_WITH_EP_ERR_MASK 0x00080000L |
|---|
| 37929 | #define RCC_DEV0_1_RCC_BUS_CNTL__DN_PRI_RCV_CPLCA_WITH_EP_ERR_MASK 0x00100000L |
|---|
| 37930 | #define RCC_DEV0_1_RCC_BUS_CNTL__DN_PRI_RCV_CPLUR_WITH_EP_ERR_MASK 0x00200000L |
|---|
| 37931 | #define RCC_DEV0_1_RCC_BUS_CNTL__MAX_PAYLOAD_SIZE_MODE_MASK 0x01000000L |
|---|
| 37932 | #define RCC_DEV0_1_RCC_BUS_CNTL__PRIV_MAX_PAYLOAD_SIZE_MASK 0x0E000000L |
|---|
| 37933 | #define RCC_DEV0_1_RCC_BUS_CNTL__MAX_READ_REQUEST_SIZE_MODE_MASK 0x10000000L |
|---|
| 37934 | #define RCC_DEV0_1_RCC_BUS_CNTL__PRIV_MAX_READ_REQUEST_SIZE_MASK 0xE0000000L |
|---|
| 37935 | //RCC_DEV0_1_RCC_CONFIG_CNTL |
|---|
| 37936 | #define RCC_DEV0_1_RCC_CONFIG_CNTL__CFG_VGA_RAM_EN__SHIFT 0x0 |
|---|
| 37937 | #define RCC_DEV0_1_RCC_CONFIG_CNTL__GENMO_MONO_ADDRESS_B__SHIFT 0x2 |
|---|
| 37938 | #define RCC_DEV0_1_RCC_CONFIG_CNTL__GRPH_ADRSEL__SHIFT 0x3 |
|---|
| 37939 | #define RCC_DEV0_1_RCC_CONFIG_CNTL__CFG_VGA_RAM_EN_MASK 0x00000001L |
|---|
| 37940 | #define RCC_DEV0_1_RCC_CONFIG_CNTL__GENMO_MONO_ADDRESS_B_MASK 0x00000004L |
|---|
| 37941 | #define RCC_DEV0_1_RCC_CONFIG_CNTL__GRPH_ADRSEL_MASK 0x00000018L |
|---|
| 37942 | //RCC_DEV0_1_RCC_CONFIG_F0_BASE |
|---|
| 37943 | #define RCC_DEV0_1_RCC_CONFIG_F0_BASE__F0_BASE__SHIFT 0x0 |
|---|
| 37944 | #define RCC_DEV0_1_RCC_CONFIG_F0_BASE__F0_BASE_MASK 0xFFFFFFFFL |
|---|
| 37945 | //RCC_DEV0_1_RCC_CONFIG_APER_SIZE |
|---|
| 37946 | #define RCC_DEV0_1_RCC_CONFIG_APER_SIZE__APER_SIZE__SHIFT 0x0 |
|---|
| 37947 | #define RCC_DEV0_1_RCC_CONFIG_APER_SIZE__APER_SIZE_MASK 0xFFFFFFFFL |
|---|
| 37948 | //RCC_DEV0_1_RCC_CONFIG_REG_APER_SIZE |
|---|
| 37949 | #define RCC_DEV0_1_RCC_CONFIG_REG_APER_SIZE__REG_APER_SIZE__SHIFT 0x0 |
|---|
| 37950 | #define RCC_DEV0_1_RCC_CONFIG_REG_APER_SIZE__REG_APER_SIZE_MASK 0x07FFFFFFL |
|---|
| 37951 | //RCC_DEV0_1_RCC_XDMA_LO |
|---|
| 37952 | #define RCC_DEV0_1_RCC_XDMA_LO__BIF_XDMA_LOWER_BOUND__SHIFT 0x0 |
|---|
| 37953 | #define RCC_DEV0_1_RCC_XDMA_LO__BIF_XDMA_APER_EN__SHIFT 0x1f |
|---|
| 37954 | #define RCC_DEV0_1_RCC_XDMA_LO__BIF_XDMA_LOWER_BOUND_MASK 0x7FFFFFFFL |
|---|
| 37955 | #define RCC_DEV0_1_RCC_XDMA_LO__BIF_XDMA_APER_EN_MASK 0x80000000L |
|---|
| 37956 | //RCC_DEV0_1_RCC_XDMA_HI |
|---|
| 37957 | #define RCC_DEV0_1_RCC_XDMA_HI__BIF_XDMA_UPPER_BOUND__SHIFT 0x0 |
|---|
| 37958 | #define RCC_DEV0_1_RCC_XDMA_HI__BIF_XDMA_UPPER_BOUND_MASK 0x7FFFFFFFL |
|---|
| 37959 | //RCC_DEV0_1_RCC_FEATURES_CONTROL_MISC |
|---|
| 37960 | #define RCC_DEV0_1_RCC_FEATURES_CONTROL_MISC__INIT_PFFLR_CRS_RET_DIS__SHIFT 0x7 |
|---|
| 37961 | #define RCC_DEV0_1_RCC_FEATURES_CONTROL_MISC__ATC_PRG_RESP_PASID_UR_EN__SHIFT 0x8 |
|---|
| 37962 | #define RCC_DEV0_1_RCC_FEATURES_CONTROL_MISC__RX_IGNORE_TRANSMRD_UR__SHIFT 0x9 |
|---|
| 37963 | #define RCC_DEV0_1_RCC_FEATURES_CONTROL_MISC__RX_IGNORE_TRANSMWR_UR__SHIFT 0xa |
|---|
| 37964 | #define RCC_DEV0_1_RCC_FEATURES_CONTROL_MISC__RX_IGNORE_ATSTRANSREQ_UR__SHIFT 0xb |
|---|
| 37965 | #define 0xc |
|---|
| 37966 | #define RCC_DEV0_1_RCC_FEATURES_CONTROL_MISC__RX_IGNORE_INVCPL_UR__SHIFT 0xd |
|---|
| 37967 | #define RCC_DEV0_1_RCC_FEATURES_CONTROL_MISC__CLR_MSI_X_PENDING_WHEN_DISABLED_DIS__SHIFT 0xe |
|---|
| 37968 | #define RCC_DEV0_1_RCC_FEATURES_CONTROL_MISC__CHECK_BME_ON_PENDING_PKT_GEN_DIS__SHIFT 0xf |
|---|
| 37969 | #define RCC_DEV0_1_RCC_FEATURES_CONTROL_MISC__PSN_CHECK_ON_PAYLOAD_DIS__SHIFT 0x10 |
|---|
| 37970 | #define RCC_DEV0_1_RCC_FEATURES_CONTROL_MISC__CLR_MSI_PENDING_ON_MULTIEN_DIS__SHIFT 0x11 |
|---|
| 37971 | #define RCC_DEV0_1_RCC_FEATURES_CONTROL_MISC__SET_DEVICE_ERR_FOR_ECRC_EN__SHIFT 0x12 |
|---|
| 37972 | #define RCC_DEV0_1_RCC_FEATURES_CONTROL_MISC__HOST_POISON_FLAG_CHECK_FOR_CHAIN_DIS__SHIFT 0x13 |
|---|
| 37973 | #define RCC_DEV0_1_RCC_FEATURES_CONTROL_MISC__INIT_PFFLR_CRS_RET_DIS_MASK 0x00000080L |
|---|
| 37974 | #define RCC_DEV0_1_RCC_FEATURES_CONTROL_MISC__ATC_PRG_RESP_PASID_UR_EN_MASK 0x00000100L |
|---|
| 37975 | #define RCC_DEV0_1_RCC_FEATURES_CONTROL_MISC__RX_IGNORE_TRANSMRD_UR_MASK 0x00000200L |
|---|
| 37976 | #define RCC_DEV0_1_RCC_FEATURES_CONTROL_MISC__RX_IGNORE_TRANSMWR_UR_MASK 0x00000400L |
|---|
| 37977 | #define RCC_DEV0_1_RCC_FEATURES_CONTROL_MISC__RX_IGNORE_ATSTRANSREQ_UR_MASK 0x00000800L |
|---|
| 37978 | #define 0x00001000L |
|---|
| 37979 | #define RCC_DEV0_1_RCC_FEATURES_CONTROL_MISC__RX_IGNORE_INVCPL_UR_MASK 0x00002000L |
|---|
| 37980 | #define RCC_DEV0_1_RCC_FEATURES_CONTROL_MISC__CLR_MSI_X_PENDING_WHEN_DISABLED_DIS_MASK 0x00004000L |
|---|
| 37981 | #define RCC_DEV0_1_RCC_FEATURES_CONTROL_MISC__CHECK_BME_ON_PENDING_PKT_GEN_DIS_MASK 0x00008000L |
|---|
| 37982 | #define RCC_DEV0_1_RCC_FEATURES_CONTROL_MISC__PSN_CHECK_ON_PAYLOAD_DIS_MASK 0x00010000L |
|---|
| 37983 | #define RCC_DEV0_1_RCC_FEATURES_CONTROL_MISC__CLR_MSI_PENDING_ON_MULTIEN_DIS_MASK 0x00020000L |
|---|
| 37984 | #define RCC_DEV0_1_RCC_FEATURES_CONTROL_MISC__SET_DEVICE_ERR_FOR_ECRC_EN_MASK 0x00040000L |
|---|
| 37985 | #define RCC_DEV0_1_RCC_FEATURES_CONTROL_MISC__HOST_POISON_FLAG_CHECK_FOR_CHAIN_DIS_MASK 0x00080000L |
|---|
| 37986 | //RCC_DEV0_1_RCC_BUSNUM_CNTL1 |
|---|
| 37987 | #define RCC_DEV0_1_RCC_BUSNUM_CNTL1__ID_MASK__SHIFT 0x0 |
|---|
| 37988 | #define RCC_DEV0_1_RCC_BUSNUM_CNTL1__ID_MASK_MASK 0x000000FFL |
|---|
| 37989 | //RCC_DEV0_1_RCC_BUSNUM_LIST0 |
|---|
| 37990 | #define RCC_DEV0_1_RCC_BUSNUM_LIST0__ID0__SHIFT 0x0 |
|---|
| 37991 | #define RCC_DEV0_1_RCC_BUSNUM_LIST0__ID1__SHIFT 0x8 |
|---|
| 37992 | #define RCC_DEV0_1_RCC_BUSNUM_LIST0__ID2__SHIFT 0x10 |
|---|
| 37993 | #define RCC_DEV0_1_RCC_BUSNUM_LIST0__ID3__SHIFT 0x18 |
|---|
| 37994 | #define RCC_DEV0_1_RCC_BUSNUM_LIST0__ID0_MASK 0x000000FFL |
|---|
| 37995 | #define RCC_DEV0_1_RCC_BUSNUM_LIST0__ID1_MASK 0x0000FF00L |
|---|
| 37996 | #define RCC_DEV0_1_RCC_BUSNUM_LIST0__ID2_MASK 0x00FF0000L |
|---|
| 37997 | #define RCC_DEV0_1_RCC_BUSNUM_LIST0__ID3_MASK 0xFF000000L |
|---|
| 37998 | //RCC_DEV0_1_RCC_BUSNUM_LIST1 |
|---|
| 37999 | #define RCC_DEV0_1_RCC_BUSNUM_LIST1__ID4__SHIFT 0x0 |
|---|
| 38000 | #define RCC_DEV0_1_RCC_BUSNUM_LIST1__ID5__SHIFT 0x8 |
|---|
| 38001 | #define RCC_DEV0_1_RCC_BUSNUM_LIST1__ID6__SHIFT 0x10 |
|---|
| 38002 | #define RCC_DEV0_1_RCC_BUSNUM_LIST1__ID7__SHIFT 0x18 |
|---|
| 38003 | #define RCC_DEV0_1_RCC_BUSNUM_LIST1__ID4_MASK 0x000000FFL |
|---|
| 38004 | #define RCC_DEV0_1_RCC_BUSNUM_LIST1__ID5_MASK 0x0000FF00L |
|---|
| 38005 | #define RCC_DEV0_1_RCC_BUSNUM_LIST1__ID6_MASK 0x00FF0000L |
|---|
| 38006 | #define RCC_DEV0_1_RCC_BUSNUM_LIST1__ID7_MASK 0xFF000000L |
|---|
| 38007 | //RCC_DEV0_1_RCC_BUSNUM_CNTL2 |
|---|
| 38008 | #define RCC_DEV0_1_RCC_BUSNUM_CNTL2__AUTOUPDATE_SEL__SHIFT 0x0 |
|---|
| 38009 | #define RCC_DEV0_1_RCC_BUSNUM_CNTL2__AUTOUPDATE_EN__SHIFT 0x8 |
|---|
| 38010 | #define RCC_DEV0_1_RCC_BUSNUM_CNTL2__HDPREG_CNTL__SHIFT 0x10 |
|---|
| 38011 | #define RCC_DEV0_1_RCC_BUSNUM_CNTL2__ERROR_MULTIPLE_ID_MATCH__SHIFT 0x11 |
|---|
| 38012 | #define RCC_DEV0_1_RCC_BUSNUM_CNTL2__AUTOUPDATE_SEL_MASK 0x000000FFL |
|---|
| 38013 | #define RCC_DEV0_1_RCC_BUSNUM_CNTL2__AUTOUPDATE_EN_MASK 0x00000100L |
|---|
| 38014 | #define RCC_DEV0_1_RCC_BUSNUM_CNTL2__HDPREG_CNTL_MASK 0x00010000L |
|---|
| 38015 | #define RCC_DEV0_1_RCC_BUSNUM_CNTL2__ERROR_MULTIPLE_ID_MATCH_MASK 0x00020000L |
|---|
| 38016 | //RCC_DEV0_1_RCC_CAPTURE_HOST_BUSNUM |
|---|
| 38017 | #define RCC_DEV0_1_RCC_CAPTURE_HOST_BUSNUM__CHECK_EN__SHIFT 0x0 |
|---|
| 38018 | #define RCC_DEV0_1_RCC_CAPTURE_HOST_BUSNUM__CHECK_EN_MASK 0x00000001L |
|---|
| 38019 | //RCC_DEV0_1_RCC_HOST_BUSNUM |
|---|
| 38020 | #define RCC_DEV0_1_RCC_HOST_BUSNUM__HOST_ID__SHIFT 0x0 |
|---|
| 38021 | #define RCC_DEV0_1_RCC_HOST_BUSNUM__HOST_ID_MASK 0x0000FFFFL |
|---|
| 38022 | //RCC_DEV0_1_RCC_PEER0_FB_OFFSET_HI |
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| 38023 | #define RCC_DEV0_1_RCC_PEER0_FB_OFFSET_HI__PEER0_FB_OFFSET_HI__SHIFT 0x0 |
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| 38024 | #define RCC_DEV0_1_RCC_PEER0_FB_OFFSET_HI__PEER0_FB_OFFSET_HI_MASK 0x000FFFFFL |
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| 38025 | //RCC_DEV0_1_RCC_PEER0_FB_OFFSET_LO |
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| 38068 | #define RCC_DEV0_1_RCC_DEVFUNCNUM_LIST1__DEVFUNC_ID4_MASK 0x000000FFL |
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| 38069 | #define RCC_DEV0_1_RCC_DEVFUNCNUM_LIST1__DEVFUNC_ID5_MASK 0x0000FF00L |
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| 38070 | #define RCC_DEV0_1_RCC_DEVFUNCNUM_LIST1__DEVFUNC_ID6_MASK 0x00FF0000L |
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| 38071 | #define RCC_DEV0_1_RCC_DEVFUNCNUM_LIST1__DEVFUNC_ID7_MASK 0xFF000000L |
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| 38072 | //RCC_DEV0_1_RCC_DEV0_LINK_CNTL |
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|---|
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| 38075 | #define RCC_DEV0_1_RCC_DEV0_LINK_CNTL__LINK_DOWN_EXIT_MASK 0x00000001L |
|---|
| 38076 | #define RCC_DEV0_1_RCC_DEV0_LINK_CNTL__LINK_DOWN_ENTRY_MASK 0x00000100L |
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| 38077 | //RCC_DEV0_1_RCC_CMN_LINK_CNTL |
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| 38078 | #define RCC_DEV0_1_RCC_CMN_LINK_CNTL__BLOCK_PME_ON_L0S_DIS__SHIFT 0x0 |
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| 38079 | #define RCC_DEV0_1_RCC_CMN_LINK_CNTL__BLOCK_PME_ON_L1_DIS__SHIFT 0x1 |
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| 38081 | #define RCC_DEV0_1_RCC_CMN_LINK_CNTL__PM_L1_IDLE_CHECK_DMA_EN__SHIFT 0x3 |
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| 38082 | #define RCC_DEV0_1_RCC_CMN_LINK_CNTL__VLINK_IN_L1LTR_TIMER__SHIFT 0x10 |
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| 38083 | #define RCC_DEV0_1_RCC_CMN_LINK_CNTL__BLOCK_PME_ON_L0S_DIS_MASK 0x00000001L |
|---|
| 38084 | #define RCC_DEV0_1_RCC_CMN_LINK_CNTL__BLOCK_PME_ON_L1_DIS_MASK 0x00000002L |
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| 38085 | #define RCC_DEV0_1_RCC_CMN_LINK_CNTL__BLOCK_PME_ON_LDN_DIS_MASK 0x00000004L |
|---|
| 38086 | #define RCC_DEV0_1_RCC_CMN_LINK_CNTL__PM_L1_IDLE_CHECK_DMA_EN_MASK 0x00000008L |
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| 38087 | #define RCC_DEV0_1_RCC_CMN_LINK_CNTL__VLINK_IN_L1LTR_TIMER_MASK 0xFFFF0000L |
|---|
| 38088 | //RCC_DEV0_1_RCC_EP_REQUESTERID_RESTORE |
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| 38089 | #define RCC_DEV0_1_RCC_EP_REQUESTERID_RESTORE__EP_REQID_BUS__SHIFT 0x0 |
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| 38090 | #define RCC_DEV0_1_RCC_EP_REQUESTERID_RESTORE__EP_REQID_DEV__SHIFT 0x8 |
|---|
| 38091 | #define RCC_DEV0_1_RCC_EP_REQUESTERID_RESTORE__EP_REQID_BUS_MASK 0x000000FFL |
|---|
| 38092 | #define RCC_DEV0_1_RCC_EP_REQUESTERID_RESTORE__EP_REQID_DEV_MASK 0x00001F00L |
|---|
| 38093 | //RCC_DEV0_1_RCC_LTR_LSWITCH_CNTL |
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| 38094 | #define RCC_DEV0_1_RCC_LTR_LSWITCH_CNTL__LSWITCH_LATENCY_VALUE__SHIFT 0x0 |
|---|
| 38095 | #define RCC_DEV0_1_RCC_LTR_LSWITCH_CNTL__LSWITCH_LATENCY_VALUE_MASK 0x000003FFL |
|---|
| 38096 | //RCC_DEV0_1_RCC_MH_ARB_CNTL |
|---|
| 38097 | #define RCC_DEV0_1_RCC_MH_ARB_CNTL__MH_ARB_MODE__SHIFT 0x0 |
|---|
| 38098 | #define RCC_DEV0_1_RCC_MH_ARB_CNTL__MH_ARB_FIX_PRIORITY__SHIFT 0x1 |
|---|
| 38099 | #define RCC_DEV0_1_RCC_MH_ARB_CNTL__MH_ARB_MODE_MASK 0x00000001L |
|---|
| 38100 | #define RCC_DEV0_1_RCC_MH_ARB_CNTL__MH_ARB_FIX_PRIORITY_MASK 0x00007FFEL |
|---|
| 38101 | |
|---|
| 38102 | |
|---|
| 38103 | // addressBlock: nbio_nbif0_bif_bx_BIFDEC1 |
|---|
| 38104 | //BIF_BX1_CC_BIF_BX_STRAP0 |
|---|
| 38105 | #define BIF_BX1_CC_BIF_BX_STRAP0__STRAP_RESERVED__SHIFT 0x19 |
|---|
| 38106 | #define BIF_BX1_CC_BIF_BX_STRAP0__STRAP_RESERVED_MASK 0xFE000000L |
|---|
| 38107 | //BIF_BX1_CC_BIF_BX_PINSTRAP0 |
|---|
| 38108 | //BIF_BX1_BIF_MM_INDACCESS_CNTL |
|---|
| 38109 | #define BIF_BX1_BIF_MM_INDACCESS_CNTL__WRITE_DIS__SHIFT 0x0 |
|---|
| 38110 | #define BIF_BX1_BIF_MM_INDACCESS_CNTL__MM_INDACCESS_DIS__SHIFT 0x1 |
|---|
| 38111 | #define BIF_BX1_BIF_MM_INDACCESS_CNTL__WRITE_DIS_MASK 0x00000001L |
|---|
| 38112 | #define BIF_BX1_BIF_MM_INDACCESS_CNTL__MM_INDACCESS_DIS_MASK 0x00000002L |
|---|
| 38113 | //BIF_BX1_BUS_CNTL |
|---|
| 38114 | #define BIF_BX1_BUS_CNTL__VGA_REG_COHERENCY_DIS__SHIFT 0x6 |
|---|
| 38115 | #define BIF_BX1_BUS_CNTL__VGA_MEM_COHERENCY_DIS__SHIFT 0x7 |
|---|
| 38116 | #define BIF_BX1_BUS_CNTL__SET_AZ_TC__SHIFT 0xa |
|---|
| 38117 | #define BIF_BX1_BUS_CNTL__SET_MC_TC__SHIFT 0xd |
|---|
| 38118 | #define BIF_BX1_BUS_CNTL__ZERO_BE_WR_EN__SHIFT 0x10 |
|---|
| 38119 | #define BIF_BX1_BUS_CNTL__ZERO_BE_RD_EN__SHIFT 0x11 |
|---|
| 38120 | #define BIF_BX1_BUS_CNTL__RD_STALL_IO_WR__SHIFT 0x12 |
|---|
| 38121 | #define BIF_BX1_BUS_CNTL__HDP_FB_FLUSH_STALL_DOORBELL_DIS__SHIFT 0x18 |
|---|
| 38122 | #define BIF_BX1_BUS_CNTL__PRECEEDINGWR_STALL_VGA_FB_FLUSH_DIS__SHIFT 0x19 |
|---|
| 38123 | #define BIF_BX1_BUS_CNTL__PRECEEDINGWR_STALL_VGA_REG_FLUSH_DIS__SHIFT 0x1a |
|---|
| 38124 | #define BIF_BX1_BUS_CNTL__MMDAT_RD_HDP_TRIGGER_HDP_FB_FLUSH_DIS__SHIFT 0x1b |
|---|
| 38125 | #define BIF_BX1_BUS_CNTL__HDP_FB_FLUSH_STALL_MMDAT_RD_HDP_DIS__SHIFT 0x1c |
|---|
| 38126 | #define BIF_BX1_BUS_CNTL__HDP_REG_FLUSH_VF_MASK_EN__SHIFT 0x1d |
|---|
| 38127 | #define BIF_BX1_BUS_CNTL__VGAFB_ZERO_BE_WR_EN__SHIFT 0x1e |
|---|
| 38128 | #define BIF_BX1_BUS_CNTL__VGAFB_ZERO_BE_RD_EN__SHIFT 0x1f |
|---|
| 38129 | #define BIF_BX1_BUS_CNTL__VGA_REG_COHERENCY_DIS_MASK 0x00000040L |
|---|
| 38130 | #define BIF_BX1_BUS_CNTL__VGA_MEM_COHERENCY_DIS_MASK 0x00000080L |
|---|
| 38131 | #define BIF_BX1_BUS_CNTL__SET_AZ_TC_MASK 0x00001C00L |
|---|
| 38132 | #define BIF_BX1_BUS_CNTL__SET_MC_TC_MASK 0x0000E000L |
|---|
| 38133 | #define BIF_BX1_BUS_CNTL__ZERO_BE_WR_EN_MASK 0x00010000L |
|---|
| 38134 | #define BIF_BX1_BUS_CNTL__ZERO_BE_RD_EN_MASK 0x00020000L |
|---|
| 38135 | #define BIF_BX1_BUS_CNTL__RD_STALL_IO_WR_MASK 0x00040000L |
|---|
| 38136 | #define BIF_BX1_BUS_CNTL__HDP_FB_FLUSH_STALL_DOORBELL_DIS_MASK 0x01000000L |
|---|
| 38137 | #define BIF_BX1_BUS_CNTL__PRECEEDINGWR_STALL_VGA_FB_FLUSH_DIS_MASK 0x02000000L |
|---|
| 38138 | #define BIF_BX1_BUS_CNTL__PRECEEDINGWR_STALL_VGA_REG_FLUSH_DIS_MASK 0x04000000L |
|---|
| 38139 | #define BIF_BX1_BUS_CNTL__MMDAT_RD_HDP_TRIGGER_HDP_FB_FLUSH_DIS_MASK 0x08000000L |
|---|
| 38140 | #define BIF_BX1_BUS_CNTL__HDP_FB_FLUSH_STALL_MMDAT_RD_HDP_DIS_MASK 0x10000000L |
|---|
| 38141 | #define BIF_BX1_BUS_CNTL__HDP_REG_FLUSH_VF_MASK_EN_MASK 0x20000000L |
|---|
| 38142 | #define BIF_BX1_BUS_CNTL__VGAFB_ZERO_BE_WR_EN_MASK 0x40000000L |
|---|
| 38143 | #define BIF_BX1_BUS_CNTL__VGAFB_ZERO_BE_RD_EN_MASK 0x80000000L |
|---|
| 38144 | //BIF_BX1_BIF_SCRATCH0 |
|---|
| 38145 | #define BIF_BX1_BIF_SCRATCH0__BIF_SCRATCH0__SHIFT 0x0 |
|---|
| 38146 | #define BIF_BX1_BIF_SCRATCH0__BIF_SCRATCH0_MASK 0xFFFFFFFFL |
|---|
| 38147 | //BIF_BX1_BIF_SCRATCH1 |
|---|
| 38148 | #define BIF_BX1_BIF_SCRATCH1__BIF_SCRATCH1__SHIFT 0x0 |
|---|
| 38149 | #define BIF_BX1_BIF_SCRATCH1__BIF_SCRATCH1_MASK 0xFFFFFFFFL |
|---|
| 38150 | //BIF_BX1_BX_RESET_EN |
|---|
| 38151 | #define BIF_BX1_BX_RESET_EN__RESET_ON_VFENABLE_LOW_EN__SHIFT 0x10 |
|---|
| 38152 | #define BIF_BX1_BX_RESET_EN__RESET_ON_VFENABLE_LOW_EN_MASK 0x00010000L |
|---|
| 38153 | //BIF_BX1_MM_CFGREGS_CNTL |
|---|
| 38154 | #define BIF_BX1_MM_CFGREGS_CNTL__MM_CFG_FUNC_SEL__SHIFT 0x0 |
|---|
| 38155 | #define BIF_BX1_MM_CFGREGS_CNTL__MM_CFG_DEV_SEL__SHIFT 0x6 |
|---|
| 38156 | #define BIF_BX1_MM_CFGREGS_CNTL__MM_WR_TO_CFG_EN__SHIFT 0x1f |
|---|
| 38157 | #define BIF_BX1_MM_CFGREGS_CNTL__MM_CFG_FUNC_SEL_MASK 0x00000007L |
|---|
| 38158 | #define BIF_BX1_MM_CFGREGS_CNTL__MM_CFG_DEV_SEL_MASK 0x000000C0L |
|---|
| 38159 | #define BIF_BX1_MM_CFGREGS_CNTL__MM_WR_TO_CFG_EN_MASK 0x80000000L |
|---|
| 38160 | //BIF_BX1_BX_RESET_CNTL |
|---|
| 38161 | #define BIF_BX1_BX_RESET_CNTL__LINK_TRAIN_EN__SHIFT 0x0 |
|---|
| 38162 | #define BIF_BX1_BX_RESET_CNTL__LINK_TRAIN_EN_MASK 0x00000001L |
|---|
| 38163 | //BIF_BX1_INTERRUPT_CNTL |
|---|
| 38164 | #define BIF_BX1_INTERRUPT_CNTL__IH_DUMMY_RD_OVERRIDE__SHIFT 0x0 |
|---|
| 38165 | #define BIF_BX1_INTERRUPT_CNTL__IH_DUMMY_RD_EN__SHIFT 0x1 |
|---|
| 38166 | #define BIF_BX1_INTERRUPT_CNTL__IH_REQ_NONSNOOP_EN__SHIFT 0x3 |
|---|
| 38167 | #define BIF_BX1_INTERRUPT_CNTL__IH_INTR_DLY_CNTR__SHIFT 0x4 |
|---|
| 38168 | #define BIF_BX1_INTERRUPT_CNTL__GEN_IH_INT_EN__SHIFT 0x8 |
|---|
| 38169 | #define BIF_BX1_INTERRUPT_CNTL__BIF_RB_REQ_NONSNOOP_EN__SHIFT 0xf |
|---|
| 38170 | #define BIF_BX1_INTERRUPT_CNTL__DUMMYRD_BYPASS_IN_MSI_EN__SHIFT 0x10 |
|---|
| 38171 | #define BIF_BX1_INTERRUPT_CNTL__ALWAYS_SEND_INTPKT_AFTER_DUMMYRD_DIS__SHIFT 0x11 |
|---|
| 38172 | #define BIF_BX1_INTERRUPT_CNTL__BIF_RB_REQ_RELAX_ORDER_EN__SHIFT 0x12 |
|---|
| 38173 | #define BIF_BX1_INTERRUPT_CNTL__IH_DUMMY_RD_OVERRIDE_MASK 0x00000001L |
|---|
| 38174 | #define BIF_BX1_INTERRUPT_CNTL__IH_DUMMY_RD_EN_MASK 0x00000002L |
|---|
| 38175 | #define BIF_BX1_INTERRUPT_CNTL__IH_REQ_NONSNOOP_EN_MASK 0x00000008L |
|---|
| 38176 | #define BIF_BX1_INTERRUPT_CNTL__IH_INTR_DLY_CNTR_MASK 0x000000F0L |
|---|
| 38177 | #define BIF_BX1_INTERRUPT_CNTL__GEN_IH_INT_EN_MASK 0x00000100L |
|---|
| 38178 | #define BIF_BX1_INTERRUPT_CNTL__BIF_RB_REQ_NONSNOOP_EN_MASK 0x00008000L |
|---|
| 38179 | #define BIF_BX1_INTERRUPT_CNTL__DUMMYRD_BYPASS_IN_MSI_EN_MASK 0x00010000L |
|---|
| 38180 | #define BIF_BX1_INTERRUPT_CNTL__ALWAYS_SEND_INTPKT_AFTER_DUMMYRD_DIS_MASK 0x00020000L |
|---|
| 38181 | #define BIF_BX1_INTERRUPT_CNTL__BIF_RB_REQ_RELAX_ORDER_EN_MASK 0x00040000L |
|---|
| 38182 | //BIF_BX1_INTERRUPT_CNTL2 |
|---|
| 38183 | #define BIF_BX1_INTERRUPT_CNTL2__IH_DUMMY_RD_ADDR__SHIFT 0x0 |
|---|
| 38184 | #define BIF_BX1_INTERRUPT_CNTL2__IH_DUMMY_RD_ADDR_MASK 0xFFFFFFFFL |
|---|
| 38185 | //BIF_BX1_CLKREQB_PAD_CNTL |
|---|
| 38186 | #define BIF_BX1_CLKREQB_PAD_CNTL__CLKREQB_PAD_A__SHIFT 0x0 |
|---|
| 38187 | #define BIF_BX1_CLKREQB_PAD_CNTL__CLKREQB_PAD_SEL__SHIFT 0x1 |
|---|
| 38188 | #define BIF_BX1_CLKREQB_PAD_CNTL__CLKREQB_PAD_MODE__SHIFT 0x2 |
|---|
| 38189 | #define BIF_BX1_CLKREQB_PAD_CNTL__CLKREQB_PAD_SPARE__SHIFT 0x3 |
|---|
| 38190 | #define BIF_BX1_CLKREQB_PAD_CNTL__CLKREQB_PAD_SN0__SHIFT 0x5 |
|---|
| 38191 | #define BIF_BX1_CLKREQB_PAD_CNTL__CLKREQB_PAD_SN1__SHIFT 0x6 |
|---|
| 38192 | #define BIF_BX1_CLKREQB_PAD_CNTL__CLKREQB_PAD_SN2__SHIFT 0x7 |
|---|
| 38193 | #define BIF_BX1_CLKREQB_PAD_CNTL__CLKREQB_PAD_SN3__SHIFT 0x8 |
|---|
| 38194 | #define BIF_BX1_CLKREQB_PAD_CNTL__CLKREQB_PAD_SLEWN__SHIFT 0x9 |
|---|
| 38195 | #define BIF_BX1_CLKREQB_PAD_CNTL__CLKREQB_PAD_WAKE__SHIFT 0xa |
|---|
| 38196 | #define BIF_BX1_CLKREQB_PAD_CNTL__CLKREQB_PAD_SCHMEN__SHIFT 0xb |
|---|
| 38197 | #define BIF_BX1_CLKREQB_PAD_CNTL__CLKREQB_PAD_CNTL_EN__SHIFT 0xc |
|---|
| 38198 | #define BIF_BX1_CLKREQB_PAD_CNTL__CLKREQB_PAD_Y__SHIFT 0xd |
|---|
| 38199 | #define BIF_BX1_CLKREQB_PAD_CNTL__CLKREQB_PAD_A_MASK 0x00000001L |
|---|
| 38200 | #define BIF_BX1_CLKREQB_PAD_CNTL__CLKREQB_PAD_SEL_MASK 0x00000002L |
|---|
| 38201 | #define BIF_BX1_CLKREQB_PAD_CNTL__CLKREQB_PAD_MODE_MASK 0x00000004L |
|---|
| 38202 | #define BIF_BX1_CLKREQB_PAD_CNTL__CLKREQB_PAD_SPARE_MASK 0x00000018L |
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| 38203 | #define BIF_BX1_CLKREQB_PAD_CNTL__CLKREQB_PAD_SN0_MASK 0x00000020L |
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| 38210 | #define BIF_BX1_CLKREQB_PAD_CNTL__CLKREQB_PAD_CNTL_EN_MASK 0x00001000L |
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| 38211 | #define BIF_BX1_CLKREQB_PAD_CNTL__CLKREQB_PAD_Y_MASK 0x00002000L |
|---|
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|---|
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|---|
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|---|
| 38230 | #define BIF_BX1_BIF_FEATURES_CONTROL_MISC__ATOMIC_ERR_INT_DIS_MASK 0x00002000L |
|---|
| 38231 | #define BIF_BX1_BIF_FEATURES_CONTROL_MISC__ATOMIC_ONLY_WRITE_DIS_MASK 0x00004000L |
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| 38232 | #define BIF_BX1_BIF_FEATURES_CONTROL_MISC__BME_HDL_NONVIR_EN_MASK 0x00008000L |
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| 38233 | #define BIF_BX1_BIF_FEATURES_CONTROL_MISC__HDP_NP_OSTD_LIMIT_MASK 0x00FF0000L |
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| 38234 | #define BIF_BX1_BIF_FEATURES_CONTROL_MISC__DOORBELL_SELFRING_GPA_APER_CHK_48BIT_ADDR_MASK 0x01000000L |
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| 38245 | #define BIF_BX1_BIF_DOORBELL_CNTL__SELF_RING_DIS_MASK 0x00000001L |
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| 38246 | #define BIF_BX1_BIF_DOORBELL_CNTL__TRANS_CHECK_DIS_MASK 0x00000002L |
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| 38247 | #define BIF_BX1_BIF_DOORBELL_CNTL__UNTRANS_LBACK_EN_MASK 0x00000004L |
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| 38248 | #define BIF_BX1_BIF_DOORBELL_CNTL__NON_CONSECUTIVE_BE_ZERO_DIS_MASK 0x00000008L |
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| 38249 | #define BIF_BX1_BIF_DOORBELL_CNTL__DOORBELL_MONITOR_EN_MASK 0x00000010L |
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| 38250 | #define BIF_BX1_BIF_DOORBELL_CNTL__DB_MNTR_INTGEN_DIS_MASK 0x01000000L |
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| 38252 | #define BIF_BX1_BIF_DOORBELL_CNTL__DB_MNTR_INTGEN_MODE_1_MASK 0x04000000L |
|---|
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|---|
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|---|
| 38262 | #define BIF_BX1_BIF_DOORBELL_INT_CNTL__RAS_CNTLR_INTERRUPT_DISABLE__SHIFT 0x19 |
|---|
| 38263 | #define BIF_BX1_BIF_DOORBELL_INT_CNTL__RAS_ATHUB_ERR_EVENT_INTERRUPT_DISABLE__SHIFT 0x1a |
|---|
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|---|
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| 38266 | #define BIF_BX1_BIF_DOORBELL_INT_CNTL__SET_ATH_RAS_INTR_STATUS_WHEN_RB_ENABLE__SHIFT 0x1e |
|---|
| 38267 | #define BIF_BX1_BIF_DOORBELL_INT_CNTL__TIMEOUT_ERR_EVENT_INTERRUPT_ENABLE__SHIFT 0x1f |
|---|
| 38268 | #define BIF_BX1_BIF_DOORBELL_INT_CNTL__DOORBELL_INTERRUPT_STATUS_MASK 0x00000001L |
|---|
| 38269 | #define BIF_BX1_BIF_DOORBELL_INT_CNTL__RAS_CNTLR_INTERRUPT_STATUS_MASK 0x00000002L |
|---|
| 38270 | #define BIF_BX1_BIF_DOORBELL_INT_CNTL__RAS_ATHUB_ERR_EVENT_INTERRUPT_STATUS_MASK 0x00000004L |
|---|
| 38271 | #define BIF_BX1_BIF_DOORBELL_INT_CNTL__DOORBELL_INTERRUPT_CLEAR_MASK 0x00010000L |
|---|
| 38272 | #define BIF_BX1_BIF_DOORBELL_INT_CNTL__RAS_CNTLR_INTERRUPT_CLEAR_MASK 0x00020000L |
|---|
| 38273 | #define BIF_BX1_BIF_DOORBELL_INT_CNTL__RAS_ATHUB_ERR_EVENT_INTERRUPT_CLEAR_MASK 0x00040000L |
|---|
| 38274 | #define BIF_BX1_BIF_DOORBELL_INT_CNTL__DOORBELL_INTERRUPT_DISABLE_MASK 0x01000000L |
|---|
| 38275 | #define BIF_BX1_BIF_DOORBELL_INT_CNTL__RAS_CNTLR_INTERRUPT_DISABLE_MASK 0x02000000L |
|---|
| 38276 | #define BIF_BX1_BIF_DOORBELL_INT_CNTL__RAS_ATHUB_ERR_EVENT_INTERRUPT_DISABLE_MASK 0x04000000L |
|---|
| 38277 | #define BIF_BX1_BIF_DOORBELL_INT_CNTL__SET_DB_INTR_STATUS_WHEN_RB_ENABLE_MASK 0x10000000L |
|---|
| 38278 | #define BIF_BX1_BIF_DOORBELL_INT_CNTL__SET_IOH_RAS_INTR_STATUS_WHEN_RB_ENABLE_MASK 0x20000000L |
|---|
| 38279 | #define BIF_BX1_BIF_DOORBELL_INT_CNTL__SET_ATH_RAS_INTR_STATUS_WHEN_RB_ENABLE_MASK 0x40000000L |
|---|
| 38280 | #define BIF_BX1_BIF_DOORBELL_INT_CNTL__TIMEOUT_ERR_EVENT_INTERRUPT_ENABLE_MASK 0x80000000L |
|---|
| 38281 | //BIF_BX1_BIF_FB_EN |
|---|
| 38282 | #define BIF_BX1_BIF_FB_EN__FB_READ_EN__SHIFT 0x0 |
|---|
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|---|
| 38284 | #define BIF_BX1_BIF_FB_EN__FB_READ_EN_MASK 0x00000001L |
|---|
| 38285 | #define BIF_BX1_BIF_FB_EN__FB_WRITE_EN_MASK 0x00000002L |
|---|
| 38286 | //BIF_BX1_BIF_INTR_CNTL |
|---|
| 38287 | #define BIF_BX1_BIF_INTR_CNTL__RAS_INTR_VEC_SEL__SHIFT 0x0 |
|---|
| 38288 | #define BIF_BX1_BIF_INTR_CNTL__RAS_INTR_VEC_SEL_MASK 0x00000001L |
|---|
| 38289 | //BIF_BX1_BIF_MST_TRANS_PENDING_VF |
|---|
| 38290 | #define BIF_BX1_BIF_MST_TRANS_PENDING_VF__BIF_MST_TRANS_PENDING__SHIFT 0x0 |
|---|
| 38291 | #define BIF_BX1_BIF_MST_TRANS_PENDING_VF__BIF_MST_TRANS_PENDING_MASK 0x7FFFFFFFL |
|---|
| 38292 | //BIF_BX1_BIF_SLV_TRANS_PENDING_VF |
|---|
| 38293 | #define BIF_BX1_BIF_SLV_TRANS_PENDING_VF__BIF_SLV_TRANS_PENDING__SHIFT 0x0 |
|---|
| 38294 | #define BIF_BX1_BIF_SLV_TRANS_PENDING_VF__BIF_SLV_TRANS_PENDING_MASK 0x7FFFFFFFL |
|---|
| 38295 | //BIF_BX1_BACO_CNTL |
|---|
| 38296 | #define BIF_BX1_BACO_CNTL__BACO_EN__SHIFT 0x0 |
|---|
| 38297 | #define BIF_BX1_BACO_CNTL__BACO_BIF_LCLK_SWITCH__SHIFT 0x1 |
|---|
| 38298 | #define BIF_BX1_BACO_CNTL__BACO_DUMMY_EN__SHIFT 0x2 |
|---|
| 38299 | #define BIF_BX1_BACO_CNTL__BACO_POWER_OFF__SHIFT 0x3 |
|---|
| 38300 | #define BIF_BX1_BACO_CNTL__BACO_DSTATE_BYPASS__SHIFT 0x5 |
|---|
| 38301 | #define BIF_BX1_BACO_CNTL__BACO_RST_INTR_MASK__SHIFT 0x6 |
|---|
| 38302 | #define BIF_BX1_BACO_CNTL__BACO_MODE__SHIFT 0x8 |
|---|
| 38303 | #define BIF_BX1_BACO_CNTL__RCU_BIF_CONFIG_DONE__SHIFT 0x9 |
|---|
| 38304 | #define BIF_BX1_BACO_CNTL__BACO_AUTO_EXIT__SHIFT 0x1f |
|---|
| 38305 | #define BIF_BX1_BACO_CNTL__BACO_EN_MASK 0x00000001L |
|---|
| 38306 | #define BIF_BX1_BACO_CNTL__BACO_BIF_LCLK_SWITCH_MASK 0x00000002L |
|---|
| 38307 | #define BIF_BX1_BACO_CNTL__BACO_DUMMY_EN_MASK 0x00000004L |
|---|
| 38308 | #define BIF_BX1_BACO_CNTL__BACO_POWER_OFF_MASK 0x00000008L |
|---|
| 38309 | #define BIF_BX1_BACO_CNTL__BACO_DSTATE_BYPASS_MASK 0x00000020L |
|---|
| 38310 | #define BIF_BX1_BACO_CNTL__BACO_RST_INTR_MASK_MASK 0x00000040L |
|---|
| 38311 | #define BIF_BX1_BACO_CNTL__BACO_MODE_MASK 0x00000100L |
|---|
| 38312 | #define BIF_BX1_BACO_CNTL__RCU_BIF_CONFIG_DONE_MASK 0x00000200L |
|---|
| 38313 | #define BIF_BX1_BACO_CNTL__BACO_AUTO_EXIT_MASK 0x80000000L |
|---|
| 38314 | //BIF_BX1_BIF_BACO_EXIT_TIME0 |
|---|
| 38315 | #define BIF_BX1_BIF_BACO_EXIT_TIME0__BACO_EXIT_PXEN_CLR_TIMER__SHIFT 0x0 |
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| 38316 | #define BIF_BX1_BIF_BACO_EXIT_TIME0__BACO_EXIT_PXEN_CLR_TIMER_MASK 0x000FFFFFL |
|---|
| 38317 | //BIF_BX1_BIF_BACO_EXIT_TIMER1 |
|---|
| 38318 | #define BIF_BX1_BIF_BACO_EXIT_TIMER1__BACO_EXIT_SIDEBAND_TIMER__SHIFT 0x0 |
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|---|
| 38320 | #define BIF_BX1_BIF_BACO_EXIT_TIMER1__BACO_HW_EXIT_DIS__SHIFT 0x1a |
|---|
| 38321 | #define BIF_BX1_BIF_BACO_EXIT_TIMER1__PX_EN_OE_IN_PX_EN_HIGH__SHIFT 0x1b |
|---|
| 38322 | #define BIF_BX1_BIF_BACO_EXIT_TIMER1__PX_EN_OE_IN_PX_EN_LOW__SHIFT 0x1c |
|---|
| 38323 | #define BIF_BX1_BIF_BACO_EXIT_TIMER1__BACO_MODE_SEL__SHIFT 0x1d |
|---|
| 38324 | #define BIF_BX1_BIF_BACO_EXIT_TIMER1__AUTO_BACO_EXIT_CLR_BY_HW_DIS__SHIFT 0x1f |
|---|
| 38325 | #define BIF_BX1_BIF_BACO_EXIT_TIMER1__BACO_EXIT_SIDEBAND_TIMER_MASK 0x000FFFFFL |
|---|
| 38326 | #define BIF_BX1_BIF_BACO_EXIT_TIMER1__BACO_HW_AUTO_FLUSH_EN_MASK 0x01000000L |
|---|
| 38327 | #define BIF_BX1_BIF_BACO_EXIT_TIMER1__BACO_HW_EXIT_DIS_MASK 0x04000000L |
|---|
| 38328 | #define BIF_BX1_BIF_BACO_EXIT_TIMER1__PX_EN_OE_IN_PX_EN_HIGH_MASK 0x08000000L |
|---|
| 38329 | #define BIF_BX1_BIF_BACO_EXIT_TIMER1__PX_EN_OE_IN_PX_EN_LOW_MASK 0x10000000L |
|---|
| 38330 | #define BIF_BX1_BIF_BACO_EXIT_TIMER1__BACO_MODE_SEL_MASK 0x60000000L |
|---|
| 38331 | #define BIF_BX1_BIF_BACO_EXIT_TIMER1__AUTO_BACO_EXIT_CLR_BY_HW_DIS_MASK 0x80000000L |
|---|
| 38332 | //BIF_BX1_BIF_BACO_EXIT_TIMER2 |
|---|
| 38333 | #define BIF_BX1_BIF_BACO_EXIT_TIMER2__BACO_EXIT_LCLK_BAK_TIMER__SHIFT 0x0 |
|---|
| 38334 | #define BIF_BX1_BIF_BACO_EXIT_TIMER2__BACO_EXIT_LCLK_BAK_TIMER_MASK 0x000FFFFFL |
|---|
| 38335 | //BIF_BX1_BIF_BACO_EXIT_TIMER3 |
|---|
| 38336 | #define BIF_BX1_BIF_BACO_EXIT_TIMER3__BACO_EXIT_DUMMY_EN_CLR_TIMER__SHIFT 0x0 |
|---|
| 38337 | #define BIF_BX1_BIF_BACO_EXIT_TIMER3__BACO_EXIT_DUMMY_EN_CLR_TIMER_MASK 0x000FFFFFL |
|---|
| 38338 | //BIF_BX1_BIF_BACO_EXIT_TIMER4 |
|---|
| 38339 | #define BIF_BX1_BIF_BACO_EXIT_TIMER4__BACO_EXIT_BACO_EN_CLR_TIMER__SHIFT 0x0 |
|---|
| 38340 | #define BIF_BX1_BIF_BACO_EXIT_TIMER4__BACO_EXIT_BACO_EN_CLR_TIMER_MASK 0x000FFFFFL |
|---|
| 38341 | //BIF_BX1_MEM_TYPE_CNTL |
|---|
| 38342 | #define BIF_BX1_MEM_TYPE_CNTL__BF_MEM_PHY_G5_G3__SHIFT 0x0 |
|---|
| 38343 | #define BIF_BX1_MEM_TYPE_CNTL__BF_MEM_PHY_G5_G3_MASK 0x00000001L |
|---|
| 38344 | //BIF_BX1_NBIF_GFX_ADDR_LUT_CNTL |
|---|
| 38345 | #define BIF_BX1_NBIF_GFX_ADDR_LUT_CNTL__LUT_ENABLE__SHIFT 0x0 |
|---|
| 38346 | #define BIF_BX1_NBIF_GFX_ADDR_LUT_CNTL__MSI_ADDR_MODE__SHIFT 0x1 |
|---|
| 38347 | #define BIF_BX1_NBIF_GFX_ADDR_LUT_CNTL__LUT_BC_MODE__SHIFT 0x8 |
|---|
| 38348 | #define BIF_BX1_NBIF_GFX_ADDR_LUT_CNTL__LUT_ENABLE_MASK 0x00000001L |
|---|
| 38349 | #define BIF_BX1_NBIF_GFX_ADDR_LUT_CNTL__MSI_ADDR_MODE_MASK 0x00000002L |
|---|
| 38350 | #define BIF_BX1_NBIF_GFX_ADDR_LUT_CNTL__LUT_BC_MODE_MASK 0x00000100L |
|---|
| 38351 | //BIF_BX1_NBIF_GFX_ADDR_LUT_0 |
|---|
| 38352 | #define BIF_BX1_NBIF_GFX_ADDR_LUT_0__ADDR__SHIFT 0x0 |
|---|
| 38353 | #define BIF_BX1_NBIF_GFX_ADDR_LUT_0__ADDR_MASK 0x00FFFFFFL |
|---|
| 38354 | //BIF_BX1_NBIF_GFX_ADDR_LUT_1 |
|---|
| 38355 | #define BIF_BX1_NBIF_GFX_ADDR_LUT_1__ADDR__SHIFT 0x0 |
|---|
| 38356 | #define BIF_BX1_NBIF_GFX_ADDR_LUT_1__ADDR_MASK 0x00FFFFFFL |
|---|
| 38357 | //BIF_BX1_NBIF_GFX_ADDR_LUT_2 |
|---|
| 38358 | #define BIF_BX1_NBIF_GFX_ADDR_LUT_2__ADDR__SHIFT 0x0 |
|---|
| 38359 | #define BIF_BX1_NBIF_GFX_ADDR_LUT_2__ADDR_MASK 0x00FFFFFFL |
|---|
| 38360 | //BIF_BX1_NBIF_GFX_ADDR_LUT_3 |
|---|
| 38361 | #define BIF_BX1_NBIF_GFX_ADDR_LUT_3__ADDR__SHIFT 0x0 |
|---|
| 38362 | #define BIF_BX1_NBIF_GFX_ADDR_LUT_3__ADDR_MASK 0x00FFFFFFL |
|---|
| 38363 | //BIF_BX1_NBIF_GFX_ADDR_LUT_4 |
|---|
| 38364 | #define BIF_BX1_NBIF_GFX_ADDR_LUT_4__ADDR__SHIFT 0x0 |
|---|
| 38365 | #define BIF_BX1_NBIF_GFX_ADDR_LUT_4__ADDR_MASK 0x00FFFFFFL |
|---|
| 38366 | //BIF_BX1_NBIF_GFX_ADDR_LUT_5 |
|---|
| 38367 | #define BIF_BX1_NBIF_GFX_ADDR_LUT_5__ADDR__SHIFT 0x0 |
|---|
| 38368 | #define BIF_BX1_NBIF_GFX_ADDR_LUT_5__ADDR_MASK 0x00FFFFFFL |
|---|
| 38369 | //BIF_BX1_NBIF_GFX_ADDR_LUT_6 |
|---|
| 38370 | #define BIF_BX1_NBIF_GFX_ADDR_LUT_6__ADDR__SHIFT 0x0 |
|---|
| 38371 | #define BIF_BX1_NBIF_GFX_ADDR_LUT_6__ADDR_MASK 0x00FFFFFFL |
|---|
| 38372 | //BIF_BX1_NBIF_GFX_ADDR_LUT_7 |
|---|
| 38373 | #define BIF_BX1_NBIF_GFX_ADDR_LUT_7__ADDR__SHIFT 0x0 |
|---|
| 38374 | #define BIF_BX1_NBIF_GFX_ADDR_LUT_7__ADDR_MASK 0x00FFFFFFL |
|---|
| 38375 | //BIF_BX1_NBIF_GFX_ADDR_LUT_8 |
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| 38376 | #define BIF_BX1_NBIF_GFX_ADDR_LUT_8__ADDR__SHIFT 0x0 |
|---|
| 38377 | #define BIF_BX1_NBIF_GFX_ADDR_LUT_8__ADDR_MASK 0x00FFFFFFL |
|---|
| 38378 | //BIF_BX1_NBIF_GFX_ADDR_LUT_9 |
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| 38379 | #define BIF_BX1_NBIF_GFX_ADDR_LUT_9__ADDR__SHIFT 0x0 |
|---|
| 38380 | #define BIF_BX1_NBIF_GFX_ADDR_LUT_9__ADDR_MASK 0x00FFFFFFL |
|---|
| 38381 | //BIF_BX1_NBIF_GFX_ADDR_LUT_10 |
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|---|
| 38383 | #define BIF_BX1_NBIF_GFX_ADDR_LUT_10__ADDR_MASK 0x00FFFFFFL |
|---|
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|---|
| 38386 | #define BIF_BX1_NBIF_GFX_ADDR_LUT_11__ADDR_MASK 0x00FFFFFFL |
|---|
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| 38389 | #define BIF_BX1_NBIF_GFX_ADDR_LUT_12__ADDR_MASK 0x00FFFFFFL |
|---|
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|---|
| 38392 | #define BIF_BX1_NBIF_GFX_ADDR_LUT_13__ADDR_MASK 0x00FFFFFFL |
|---|
| 38393 | //BIF_BX1_NBIF_GFX_ADDR_LUT_14 |
|---|
| 38394 | #define BIF_BX1_NBIF_GFX_ADDR_LUT_14__ADDR__SHIFT 0x0 |
|---|
| 38395 | #define BIF_BX1_NBIF_GFX_ADDR_LUT_14__ADDR_MASK 0x00FFFFFFL |
|---|
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|---|
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|---|
| 38398 | #define BIF_BX1_NBIF_GFX_ADDR_LUT_15__ADDR_MASK 0x00FFFFFFL |
|---|
| 38399 | //BIF_BX1_VF_REGWR_EN |
|---|
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|---|
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| 38402 | #define BIF_BX1_VF_REGWR_EN__VF_REGWR_EN_VF2__SHIFT 0x2 |
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
| 38462 | //BIF_BX1_VF_DOORBELL_EN |
|---|
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|---|
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|---|
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|---|
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|---|
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|---|
| 38500 | #define BIF_BX1_VF_DOORBELL_EN__VF_DOORBELL_EN_VF5_MASK 0x00000020L |
|---|
| 38501 | #define BIF_BX1_VF_DOORBELL_EN__VF_DOORBELL_EN_VF6_MASK 0x00000040L |
|---|
| 38502 | #define BIF_BX1_VF_DOORBELL_EN__VF_DOORBELL_EN_VF7_MASK 0x00000080L |
|---|
| 38503 | #define BIF_BX1_VF_DOORBELL_EN__VF_DOORBELL_EN_VF8_MASK 0x00000100L |
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| 38504 | #define BIF_BX1_VF_DOORBELL_EN__VF_DOORBELL_EN_VF9_MASK 0x00000200L |
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| 38506 | #define BIF_BX1_VF_DOORBELL_EN__VF_DOORBELL_EN_VF11_MASK 0x00000800L |
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| 38507 | #define BIF_BX1_VF_DOORBELL_EN__VF_DOORBELL_EN_VF12_MASK 0x00001000L |
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| 38508 | #define BIF_BX1_VF_DOORBELL_EN__VF_DOORBELL_EN_VF13_MASK 0x00002000L |
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| 38509 | #define BIF_BX1_VF_DOORBELL_EN__VF_DOORBELL_EN_VF14_MASK 0x00004000L |
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| 38510 | #define BIF_BX1_VF_DOORBELL_EN__VF_DOORBELL_EN_VF15_MASK 0x00008000L |
|---|
| 38511 | #define BIF_BX1_VF_DOORBELL_EN__VF_DOORBELL_EN_VF16_MASK 0x00010000L |
|---|
| 38512 | #define BIF_BX1_VF_DOORBELL_EN__VF_DOORBELL_EN_VF17_MASK 0x00020000L |
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| 38513 | #define BIF_BX1_VF_DOORBELL_EN__VF_DOORBELL_EN_VF18_MASK 0x00040000L |
|---|
| 38514 | #define BIF_BX1_VF_DOORBELL_EN__VF_DOORBELL_EN_VF19_MASK 0x00080000L |
|---|
| 38515 | #define BIF_BX1_VF_DOORBELL_EN__VF_DOORBELL_EN_VF20_MASK 0x00100000L |
|---|
| 38516 | #define BIF_BX1_VF_DOORBELL_EN__VF_DOORBELL_EN_VF21_MASK 0x00200000L |
|---|
| 38517 | #define BIF_BX1_VF_DOORBELL_EN__VF_DOORBELL_EN_VF22_MASK 0x00400000L |
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| 38518 | #define BIF_BX1_VF_DOORBELL_EN__VF_DOORBELL_EN_VF23_MASK 0x00800000L |
|---|
| 38519 | #define BIF_BX1_VF_DOORBELL_EN__VF_DOORBELL_EN_VF24_MASK 0x01000000L |
|---|
| 38520 | #define BIF_BX1_VF_DOORBELL_EN__VF_DOORBELL_EN_VF25_MASK 0x02000000L |
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| 38521 | #define BIF_BX1_VF_DOORBELL_EN__VF_DOORBELL_EN_VF26_MASK 0x04000000L |
|---|
| 38522 | #define BIF_BX1_VF_DOORBELL_EN__VF_DOORBELL_EN_VF27_MASK 0x08000000L |
|---|
| 38523 | #define BIF_BX1_VF_DOORBELL_EN__VF_DOORBELL_EN_VF28_MASK 0x10000000L |
|---|
| 38524 | #define BIF_BX1_VF_DOORBELL_EN__VF_DOORBELL_EN_VF29_MASK 0x20000000L |
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| 38525 | #define BIF_BX1_VF_DOORBELL_EN__VF_DOORBELL_EN_VF30_MASK 0x40000000L |
|---|
| 38526 | #define BIF_BX1_VF_DOORBELL_EN__VF_DOORBELL_RD_LOG_DIS_MASK 0x80000000L |
|---|
| 38527 | //BIF_BX1_VF_FB_EN |
|---|
| 38528 | #define BIF_BX1_VF_FB_EN__VF_FB_EN_VF0__SHIFT 0x0 |
|---|
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|---|
| 38530 | #define BIF_BX1_VF_FB_EN__VF_FB_EN_VF2__SHIFT 0x2 |
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| 38531 | #define BIF_BX1_VF_FB_EN__VF_FB_EN_VF3__SHIFT 0x3 |
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| 38532 | #define BIF_BX1_VF_FB_EN__VF_FB_EN_VF4__SHIFT 0x4 |
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| 38533 | #define BIF_BX1_VF_FB_EN__VF_FB_EN_VF5__SHIFT 0x5 |
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| 38534 | #define BIF_BX1_VF_FB_EN__VF_FB_EN_VF6__SHIFT 0x6 |
|---|
| 38535 | #define BIF_BX1_VF_FB_EN__VF_FB_EN_VF7__SHIFT 0x7 |
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| 38536 | #define BIF_BX1_VF_FB_EN__VF_FB_EN_VF8__SHIFT 0x8 |
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| 38537 | #define BIF_BX1_VF_FB_EN__VF_FB_EN_VF9__SHIFT 0x9 |
|---|
| 38538 | #define BIF_BX1_VF_FB_EN__VF_FB_EN_VF10__SHIFT 0xa |
|---|
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| 38706 | #define BIF_BX1_VF_DOORBELL_STATUS__VF_DOORBELL_STATUS_VF21_MASK 0x00200000L |
|---|
| 38707 | #define BIF_BX1_VF_DOORBELL_STATUS__VF_DOORBELL_STATUS_VF22_MASK 0x00400000L |
|---|
| 38708 | #define BIF_BX1_VF_DOORBELL_STATUS__VF_DOORBELL_STATUS_VF23_MASK 0x00800000L |
|---|
| 38709 | #define BIF_BX1_VF_DOORBELL_STATUS__VF_DOORBELL_STATUS_VF24_MASK 0x01000000L |
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| 38710 | #define BIF_BX1_VF_DOORBELL_STATUS__VF_DOORBELL_STATUS_VF25_MASK 0x02000000L |
|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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| 38758 | #define BIF_BX1_VF_FB_STATUS__VF_FB_STATUS_VF10_MASK 0x00000400L |
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| 38760 | #define BIF_BX1_VF_FB_STATUS__VF_FB_STATUS_VF12_MASK 0x00001000L |
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| 38774 | #define BIF_BX1_VF_FB_STATUS__VF_FB_STATUS_VF26_MASK 0x04000000L |
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| 38778 | #define BIF_BX1_VF_FB_STATUS__VF_FB_STATUS_VF30_MASK 0x40000000L |
|---|
| 38779 | //BIF_BX1_REMAP_HDP_MEM_FLUSH_CNTL |
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| 38780 | #define BIF_BX1_REMAP_HDP_MEM_FLUSH_CNTL__ADDRESS__SHIFT 0x2 |
|---|
| 38781 | #define BIF_BX1_REMAP_HDP_MEM_FLUSH_CNTL__ADDRESS_MASK 0x0007FFFCL |
|---|
| 38782 | //BIF_BX1_REMAP_HDP_REG_FLUSH_CNTL |
|---|
| 38783 | #define BIF_BX1_REMAP_HDP_REG_FLUSH_CNTL__ADDRESS__SHIFT 0x2 |
|---|
| 38784 | #define BIF_BX1_REMAP_HDP_REG_FLUSH_CNTL__ADDRESS_MASK 0x0007FFFCL |
|---|
| 38785 | //BIF_BX1_BIF_RB_CNTL |
|---|
| 38786 | #define BIF_BX1_BIF_RB_CNTL__RB_ENABLE__SHIFT 0x0 |
|---|
| 38787 | #define BIF_BX1_BIF_RB_CNTL__RB_SIZE__SHIFT 0x1 |
|---|
| 38788 | #define BIF_BX1_BIF_RB_CNTL__WPTR_WRITEBACK_ENABLE__SHIFT 0x8 |
|---|
| 38789 | #define BIF_BX1_BIF_RB_CNTL__WPTR_WRITEBACK_TIMER__SHIFT 0x9 |
|---|
| 38790 | #define BIF_BX1_BIF_RB_CNTL__BIF_RB_TRAN__SHIFT 0x11 |
|---|
| 38791 | #define BIF_BX1_BIF_RB_CNTL__DIS_PROTECT_WHEN_RB_FULL__SHIFT 0x19 |
|---|
| 38792 | #define BIF_BX1_BIF_RB_CNTL__RB_INTR_FIX_PRIORITY__SHIFT 0x1a |
|---|
| 38793 | #define BIF_BX1_BIF_RB_CNTL__RB_INTR_ARB_MODE__SHIFT 0x1d |
|---|
| 38794 | #define BIF_BX1_BIF_RB_CNTL__RB_RST_BY_FLR_DISABLE__SHIFT 0x1e |
|---|
| 38795 | #define BIF_BX1_BIF_RB_CNTL__WPTR_OVERFLOW_CLEAR__SHIFT 0x1f |
|---|
| 38796 | #define BIF_BX1_BIF_RB_CNTL__RB_ENABLE_MASK 0x00000001L |
|---|
| 38797 | #define BIF_BX1_BIF_RB_CNTL__RB_SIZE_MASK 0x0000003EL |
|---|
| 38798 | #define BIF_BX1_BIF_RB_CNTL__WPTR_WRITEBACK_ENABLE_MASK 0x00000100L |
|---|
| 38799 | #define BIF_BX1_BIF_RB_CNTL__WPTR_WRITEBACK_TIMER_MASK 0x00003E00L |
|---|
| 38800 | #define BIF_BX1_BIF_RB_CNTL__BIF_RB_TRAN_MASK 0x00020000L |
|---|
| 38801 | #define BIF_BX1_BIF_RB_CNTL__DIS_PROTECT_WHEN_RB_FULL_MASK 0x02000000L |
|---|
| 38802 | #define BIF_BX1_BIF_RB_CNTL__RB_INTR_FIX_PRIORITY_MASK 0x1C000000L |
|---|
| 38803 | #define BIF_BX1_BIF_RB_CNTL__RB_INTR_ARB_MODE_MASK 0x20000000L |
|---|
| 38804 | #define BIF_BX1_BIF_RB_CNTL__RB_RST_BY_FLR_DISABLE_MASK 0x40000000L |
|---|
| 38805 | #define BIF_BX1_BIF_RB_CNTL__WPTR_OVERFLOW_CLEAR_MASK 0x80000000L |
|---|
| 38806 | //BIF_BX1_BIF_RB_BASE |
|---|
| 38807 | #define BIF_BX1_BIF_RB_BASE__ADDR__SHIFT 0x0 |
|---|
| 38808 | #define BIF_BX1_BIF_RB_BASE__ADDR_MASK 0xFFFFFFFFL |
|---|
| 38809 | //BIF_BX1_BIF_RB_RPTR |
|---|
| 38810 | #define BIF_BX1_BIF_RB_RPTR__OFFSET__SHIFT 0x2 |
|---|
| 38811 | #define BIF_BX1_BIF_RB_RPTR__OFFSET_MASK 0x0003FFFCL |
|---|
| 38812 | //BIF_BX1_BIF_RB_WPTR |
|---|
| 38813 | #define BIF_BX1_BIF_RB_WPTR__BIF_RB_OVERFLOW__SHIFT 0x0 |
|---|
| 38814 | #define BIF_BX1_BIF_RB_WPTR__OFFSET__SHIFT 0x2 |
|---|
| 38815 | #define BIF_BX1_BIF_RB_WPTR__BIF_RB_OVERFLOW_MASK 0x00000001L |
|---|
| 38816 | #define BIF_BX1_BIF_RB_WPTR__OFFSET_MASK 0x0003FFFCL |
|---|
| 38817 | //BIF_BX1_BIF_RB_WPTR_ADDR_HI |
|---|
| 38818 | #define BIF_BX1_BIF_RB_WPTR_ADDR_HI__ADDR__SHIFT 0x0 |
|---|
| 38819 | #define BIF_BX1_BIF_RB_WPTR_ADDR_HI__ADDR_MASK 0x000000FFL |
|---|
| 38820 | //BIF_BX1_BIF_RB_WPTR_ADDR_LO |
|---|
| 38821 | #define BIF_BX1_BIF_RB_WPTR_ADDR_LO__ADDR__SHIFT 0x2 |
|---|
| 38822 | #define BIF_BX1_BIF_RB_WPTR_ADDR_LO__ADDR_MASK 0xFFFFFFFCL |
|---|
| 38823 | //BIF_BX1_MAILBOX_INDEX |
|---|
| 38824 | #define BIF_BX1_MAILBOX_INDEX__MAILBOX_INDEX__SHIFT 0x0 |
|---|
| 38825 | #define BIF_BX1_MAILBOX_INDEX__MAILBOX_INDEX_MASK 0x0000001FL |
|---|
| 38826 | //BIF_BX1_BIF_VCN0_GPUIOV_CFG_SIZE |
|---|
| 38827 | #define BIF_BX1_BIF_VCN0_GPUIOV_CFG_SIZE__VCN0_GPUIOV_CFG_SIZE__SHIFT 0x0 |
|---|
| 38828 | #define BIF_BX1_BIF_VCN0_GPUIOV_CFG_SIZE__VCN0_GPUIOV_CFG_SIZE_MASK 0x0000000FL |
|---|
| 38829 | //BIF_BX1_BIF_VCN1_GPUIOV_CFG_SIZE |
|---|
| 38830 | #define BIF_BX1_BIF_VCN1_GPUIOV_CFG_SIZE__VCN1_GPUIOV_CFG_SIZE__SHIFT 0x0 |
|---|
| 38831 | #define BIF_BX1_BIF_VCN1_GPUIOV_CFG_SIZE__VCN1_GPUIOV_CFG_SIZE_MASK 0x0000000FL |
|---|
| 38832 | //BIF_BX1_BIF_GFX_SDMA_GPUIOV_CFG_SIZE |
|---|
| 38833 | #define BIF_BX1_BIF_GFX_SDMA_GPUIOV_CFG_SIZE__GFX_SDMA_GPUIOV_CFG_SIZE__SHIFT 0x0 |
|---|
| 38834 | #define BIF_BX1_BIF_GFX_SDMA_GPUIOV_CFG_SIZE__GFX_SDMA_GPUIOV_CFG_SIZE_MASK 0x0000000FL |
|---|
| 38835 | //BIF_BX1_BIF_PERSTB_PAD_CNTL |
|---|
| 38836 | #define BIF_BX1_BIF_PERSTB_PAD_CNTL__PERSTB_PAD_CNTL__SHIFT 0x0 |
|---|
| 38837 | #define BIF_BX1_BIF_PERSTB_PAD_CNTL__PERSTB_PAD_CNTL_MASK 0x0000FFFFL |
|---|
| 38838 | //BIF_BX1_BIF_PX_EN_PAD_CNTL |
|---|
| 38839 | #define BIF_BX1_BIF_PX_EN_PAD_CNTL__PX_EN_PAD_CNTL__SHIFT 0x0 |
|---|
| 38840 | #define BIF_BX1_BIF_PX_EN_PAD_CNTL__PX_EN_PAD_CNTL_MASK 0x000000FFL |
|---|
| 38841 | //BIF_BX1_BIF_REFPADKIN_PAD_CNTL |
|---|
| 38842 | #define BIF_BX1_BIF_REFPADKIN_PAD_CNTL__REFPADKIN_PAD_CNTL__SHIFT 0x0 |
|---|
| 38843 | #define BIF_BX1_BIF_REFPADKIN_PAD_CNTL__REFPADKIN_PAD_CNTL_MASK 0x000000FFL |
|---|
| 38844 | //BIF_BX1_BIF_CLKREQB_PAD_CNTL |
|---|
| 38845 | #define BIF_BX1_BIF_CLKREQB_PAD_CNTL__CLKREQB_PAD_CNTL__SHIFT 0x0 |
|---|
| 38846 | #define BIF_BX1_BIF_CLKREQB_PAD_CNTL__CLKREQB_PAD_CNTL_MASK 0x00FFFFFFL |
|---|
| 38847 | //BIF_BX1_BIF_PWRBRK_PAD_CNTL |
|---|
| 38848 | #define BIF_BX1_BIF_PWRBRK_PAD_CNTL__PWRBRK_PAD_CNTL__SHIFT 0x0 |
|---|
| 38849 | #define BIF_BX1_BIF_PWRBRK_PAD_CNTL__PWRBRK_PAD_CNTL_MASK 0x000000FFL |
|---|
| 38850 | |
|---|
| 38851 | |
|---|
| 38852 | // addressBlock: nbio_nbif0_bif_bx_pf_BIFPFVFDEC1 |
|---|
| 38853 | //BIF_BX_PF1_BIF_BME_STATUS |
|---|
| 38854 | #define BIF_BX_PF1_BIF_BME_STATUS__DMA_ON_BME_LOW__SHIFT 0x0 |
|---|
| 38855 | #define BIF_BX_PF1_BIF_BME_STATUS__CLEAR_DMA_ON_BME_LOW__SHIFT 0x10 |
|---|
| 38856 | #define BIF_BX_PF1_BIF_BME_STATUS__DMA_ON_BME_LOW_MASK 0x00000001L |
|---|
| 38857 | #define BIF_BX_PF1_BIF_BME_STATUS__CLEAR_DMA_ON_BME_LOW_MASK 0x00010000L |
|---|
| 38858 | //BIF_BX_PF1_BIF_ATOMIC_ERR_LOG |
|---|
| 38859 | #define BIF_BX_PF1_BIF_ATOMIC_ERR_LOG__UR_ATOMIC_OPCODE__SHIFT 0x0 |
|---|
| 38860 | #define BIF_BX_PF1_BIF_ATOMIC_ERR_LOG__UR_ATOMIC_REQEN_LOW__SHIFT 0x1 |
|---|
| 38861 | #define BIF_BX_PF1_BIF_ATOMIC_ERR_LOG__UR_ATOMIC_LENGTH__SHIFT 0x2 |
|---|
| 38862 | #define BIF_BX_PF1_BIF_ATOMIC_ERR_LOG__UR_ATOMIC_NR__SHIFT 0x3 |
|---|
| 38863 | #define BIF_BX_PF1_BIF_ATOMIC_ERR_LOG__CLEAR_UR_ATOMIC_OPCODE__SHIFT 0x10 |
|---|
| 38864 | #define BIF_BX_PF1_BIF_ATOMIC_ERR_LOG__CLEAR_UR_ATOMIC_REQEN_LOW__SHIFT 0x11 |
|---|
| 38865 | #define BIF_BX_PF1_BIF_ATOMIC_ERR_LOG__CLEAR_UR_ATOMIC_LENGTH__SHIFT 0x12 |
|---|
| 38866 | #define BIF_BX_PF1_BIF_ATOMIC_ERR_LOG__CLEAR_UR_ATOMIC_NR__SHIFT 0x13 |
|---|
| 38867 | #define BIF_BX_PF1_BIF_ATOMIC_ERR_LOG__UR_ATOMIC_OPCODE_MASK 0x00000001L |
|---|
| 38868 | #define BIF_BX_PF1_BIF_ATOMIC_ERR_LOG__UR_ATOMIC_REQEN_LOW_MASK 0x00000002L |
|---|
| 38869 | #define BIF_BX_PF1_BIF_ATOMIC_ERR_LOG__UR_ATOMIC_LENGTH_MASK 0x00000004L |
|---|
| 38870 | #define BIF_BX_PF1_BIF_ATOMIC_ERR_LOG__UR_ATOMIC_NR_MASK 0x00000008L |
|---|
| 38871 | #define BIF_BX_PF1_BIF_ATOMIC_ERR_LOG__CLEAR_UR_ATOMIC_OPCODE_MASK 0x00010000L |
|---|
| 38872 | #define BIF_BX_PF1_BIF_ATOMIC_ERR_LOG__CLEAR_UR_ATOMIC_REQEN_LOW_MASK 0x00020000L |
|---|
| 38873 | #define BIF_BX_PF1_BIF_ATOMIC_ERR_LOG__CLEAR_UR_ATOMIC_LENGTH_MASK 0x00040000L |
|---|
| 38874 | #define BIF_BX_PF1_BIF_ATOMIC_ERR_LOG__CLEAR_UR_ATOMIC_NR_MASK 0x00080000L |
|---|
| 38875 | //BIF_BX_PF1_DOORBELL_SELFRING_GPA_APER_BASE_HIGH |
|---|
| 38876 | #define BIF_BX_PF1_DOORBELL_SELFRING_GPA_APER_BASE_HIGH__DOORBELL_SELFRING_GPA_APER_BASE_HIGH__SHIFT 0x0 |
|---|
| 38877 | #define BIF_BX_PF1_DOORBELL_SELFRING_GPA_APER_BASE_HIGH__DOORBELL_SELFRING_GPA_APER_BASE_HIGH_MASK 0xFFFFFFFFL |
|---|
| 38878 | //BIF_BX_PF1_DOORBELL_SELFRING_GPA_APER_BASE_LOW |
|---|
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|---|
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| 39166 | #define BIF_BX_PF1_NBIF_GFX_ADDR_LUT_BYPASS__LUT_BYPASS__SHIFT 0x0 |
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| 39172 | #define BIF_BX_PF1_MAILBOX_MSGBUF_TRN_DW1__MSGBUF_DATA__SHIFT 0x0 |
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| 39173 | #define BIF_BX_PF1_MAILBOX_MSGBUF_TRN_DW1__MSGBUF_DATA_MASK 0xFFFFFFFFL |
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| 39174 | //BIF_BX_PF1_MAILBOX_MSGBUF_TRN_DW2 |
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| 39175 | #define BIF_BX_PF1_MAILBOX_MSGBUF_TRN_DW2__MSGBUF_DATA__SHIFT 0x0 |
|---|
| 39176 | #define BIF_BX_PF1_MAILBOX_MSGBUF_TRN_DW2__MSGBUF_DATA_MASK 0xFFFFFFFFL |
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| 39177 | //BIF_BX_PF1_MAILBOX_MSGBUF_TRN_DW3 |
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| 39178 | #define BIF_BX_PF1_MAILBOX_MSGBUF_TRN_DW3__MSGBUF_DATA__SHIFT 0x0 |
|---|
| 39179 | #define BIF_BX_PF1_MAILBOX_MSGBUF_TRN_DW3__MSGBUF_DATA_MASK 0xFFFFFFFFL |
|---|
| 39180 | //BIF_BX_PF1_MAILBOX_MSGBUF_RCV_DW0 |
|---|
| 39181 | #define BIF_BX_PF1_MAILBOX_MSGBUF_RCV_DW0__MSGBUF_DATA__SHIFT 0x0 |
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| 39182 | #define BIF_BX_PF1_MAILBOX_MSGBUF_RCV_DW0__MSGBUF_DATA_MASK 0xFFFFFFFFL |
|---|
| 39183 | //BIF_BX_PF1_MAILBOX_MSGBUF_RCV_DW1 |
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| 39184 | #define BIF_BX_PF1_MAILBOX_MSGBUF_RCV_DW1__MSGBUF_DATA__SHIFT 0x0 |
|---|
| 39185 | #define BIF_BX_PF1_MAILBOX_MSGBUF_RCV_DW1__MSGBUF_DATA_MASK 0xFFFFFFFFL |
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| 39186 | //BIF_BX_PF1_MAILBOX_MSGBUF_RCV_DW2 |
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| 39187 | #define BIF_BX_PF1_MAILBOX_MSGBUF_RCV_DW2__MSGBUF_DATA__SHIFT 0x0 |
|---|
| 39188 | #define BIF_BX_PF1_MAILBOX_MSGBUF_RCV_DW2__MSGBUF_DATA_MASK 0xFFFFFFFFL |
|---|
| 39189 | //BIF_BX_PF1_MAILBOX_MSGBUF_RCV_DW3 |
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| 39190 | #define BIF_BX_PF1_MAILBOX_MSGBUF_RCV_DW3__MSGBUF_DATA__SHIFT 0x0 |
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| 39191 | #define BIF_BX_PF1_MAILBOX_MSGBUF_RCV_DW3__MSGBUF_DATA_MASK 0xFFFFFFFFL |
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| 39192 | //BIF_BX_PF1_MAILBOX_CONTROL |
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| 39193 | #define BIF_BX_PF1_MAILBOX_CONTROL__TRN_MSG_VALID__SHIFT 0x0 |
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| 39197 | #define BIF_BX_PF1_MAILBOX_CONTROL__TRN_MSG_VALID_MASK 0x00000001L |
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| 39199 | #define BIF_BX_PF1_MAILBOX_CONTROL__RCV_MSG_VALID_MASK 0x00000100L |
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| 39200 | #define BIF_BX_PF1_MAILBOX_CONTROL__RCV_MSG_ACK_MASK 0x00000200L |
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| 39201 | //BIF_BX_PF1_MAILBOX_INT_CNTL |
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| 39202 | #define BIF_BX_PF1_MAILBOX_INT_CNTL__VALID_INT_EN__SHIFT 0x0 |
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| 39203 | #define BIF_BX_PF1_MAILBOX_INT_CNTL__ACK_INT_EN__SHIFT 0x1 |
|---|
| 39204 | #define BIF_BX_PF1_MAILBOX_INT_CNTL__VALID_INT_EN_MASK 0x00000001L |
|---|
| 39205 | #define BIF_BX_PF1_MAILBOX_INT_CNTL__ACK_INT_EN_MASK 0x00000002L |
|---|
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|---|
| 39207 | #define BIF_BX_PF1_BIF_VMHV_MAILBOX__VMHV_MAILBOX_TRN_ACK_INTR_EN__SHIFT 0x0 |
|---|
| 39208 | #define BIF_BX_PF1_BIF_VMHV_MAILBOX__VMHV_MAILBOX_RCV_VALID_INTR_EN__SHIFT 0x1 |
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| 39209 | #define BIF_BX_PF1_BIF_VMHV_MAILBOX__VMHV_MAILBOX_TRN_MSG_DATA__SHIFT 0x8 |
|---|
| 39210 | #define BIF_BX_PF1_BIF_VMHV_MAILBOX__VMHV_MAILBOX_TRN_MSG_VALID__SHIFT 0xf |
|---|
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| 39316 | #define RCC_STRAP2_RCC_DEV0_PORT_STRAP3__STRAP_NO_SOFT_RESET_DN_DEV0_MASK 0x00000100L |
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| 39334 | #define RCC_STRAP2_RCC_DEV0_PORT_STRAP4__STRAP_PWR_BUDGET_DATA_8T0_3_DEV0_MASK 0xFF000000L |
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| 39335 | //RCC_STRAP2_RCC_DEV0_PORT_STRAP5 |
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| 39336 | #define RCC_STRAP2_RCC_DEV0_PORT_STRAP5__STRAP_PWR_BUDGET_DATA_8T0_4_DEV0__SHIFT 0x0 |
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| 39338 | #define RCC_STRAP2_RCC_DEV0_PORT_STRAP5__STRAP_PWR_BUDGET_SYSTEM_ALLOCATED_DEV0__SHIFT 0x10 |
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| 39339 | #define RCC_STRAP2_RCC_DEV0_PORT_STRAP5__STRAP_ATOMIC_64BIT_EN_DN_DEV0__SHIFT 0x11 |
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| 39340 | #define RCC_STRAP2_RCC_DEV0_PORT_STRAP5__STRAP_ATOMIC_ROUTING_EN_DEV0__SHIFT 0x12 |
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| 39341 | #define RCC_STRAP2_RCC_DEV0_PORT_STRAP5__STRAP_VC_EN_DN_DEV0__SHIFT 0x13 |
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| 39342 | #define RCC_STRAP2_RCC_DEV0_PORT_STRAP5__STRAP_TwoVC_EN_DEV0__SHIFT 0x14 |
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| 39343 | #define RCC_STRAP2_RCC_DEV0_PORT_STRAP5__STRAP_TwoVC_EN_DN_DEV0__SHIFT 0x15 |
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| 39344 | #define RCC_STRAP2_RCC_DEV0_PORT_STRAP5__STRAP_LOCAL_DLF_SUPPORTED_DEV0__SHIFT 0x16 |
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| 39345 | #define RCC_STRAP2_RCC_DEV0_PORT_STRAP5__STRAP_ACS_SOURCE_VALIDATION_DN_DEV0__SHIFT 0x17 |
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| 39346 | #define RCC_STRAP2_RCC_DEV0_PORT_STRAP5__STRAP_ACS_TRANSLATION_BLOCKING_DN_DEV0__SHIFT 0x18 |
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| 39347 | #define RCC_STRAP2_RCC_DEV0_PORT_STRAP5__STRAP_ACS_P2P_REQUEST_REDIRECT_DN_DEV0__SHIFT 0x19 |
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| 39348 | #define RCC_STRAP2_RCC_DEV0_PORT_STRAP5__STRAP_ACS_P2P_COMPLETION_REDIRECT_DN_DEV0__SHIFT 0x1a |
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| 39349 | #define RCC_STRAP2_RCC_DEV0_PORT_STRAP5__STRAP_ACS_UPSTREAM_FORWARDING_DN_DEV0__SHIFT 0x1b |
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| 39350 | #define RCC_STRAP2_RCC_DEV0_PORT_STRAP5__STRAP_ACS_P2P_EGRESS_CONTROL_DN_DEV0__SHIFT 0x1c |
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| 39351 | #define RCC_STRAP2_RCC_DEV0_PORT_STRAP5__STRAP_ACS_DIRECT_TRANSLATED_P2P_DN_DEV0__SHIFT 0x1d |
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| 39352 | #define RCC_STRAP2_RCC_DEV0_PORT_STRAP5__STRAP_MSI_MAP_EN_DEV0__SHIFT 0x1e |
|---|
| 39353 | #define RCC_STRAP2_RCC_DEV0_PORT_STRAP5__STRAP_SSID_EN_DEV0__SHIFT 0x1f |
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| 39354 | #define RCC_STRAP2_RCC_DEV0_PORT_STRAP5__STRAP_PWR_BUDGET_DATA_8T0_4_DEV0_MASK 0x000000FFL |
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| 39355 | #define RCC_STRAP2_RCC_DEV0_PORT_STRAP5__STRAP_PWR_BUDGET_DATA_8T0_5_DEV0_MASK 0x0000FF00L |
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| 39356 | #define RCC_STRAP2_RCC_DEV0_PORT_STRAP5__STRAP_PWR_BUDGET_SYSTEM_ALLOCATED_DEV0_MASK 0x00010000L |
|---|
| 39357 | #define RCC_STRAP2_RCC_DEV0_PORT_STRAP5__STRAP_ATOMIC_64BIT_EN_DN_DEV0_MASK 0x00020000L |
|---|
| 39358 | #define RCC_STRAP2_RCC_DEV0_PORT_STRAP5__STRAP_ATOMIC_ROUTING_EN_DEV0_MASK 0x00040000L |
|---|
| 39359 | #define RCC_STRAP2_RCC_DEV0_PORT_STRAP5__STRAP_VC_EN_DN_DEV0_MASK 0x00080000L |
|---|
| 39360 | #define RCC_STRAP2_RCC_DEV0_PORT_STRAP5__STRAP_TwoVC_EN_DEV0_MASK 0x00100000L |
|---|
| 39361 | #define RCC_STRAP2_RCC_DEV0_PORT_STRAP5__STRAP_TwoVC_EN_DN_DEV0_MASK 0x00200000L |
|---|
| 39362 | #define RCC_STRAP2_RCC_DEV0_PORT_STRAP5__STRAP_LOCAL_DLF_SUPPORTED_DEV0_MASK 0x00400000L |
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| 39363 | #define RCC_STRAP2_RCC_DEV0_PORT_STRAP5__STRAP_ACS_SOURCE_VALIDATION_DN_DEV0_MASK 0x00800000L |
|---|
| 39364 | #define RCC_STRAP2_RCC_DEV0_PORT_STRAP5__STRAP_ACS_TRANSLATION_BLOCKING_DN_DEV0_MASK 0x01000000L |
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| 39365 | #define RCC_STRAP2_RCC_DEV0_PORT_STRAP5__STRAP_ACS_P2P_REQUEST_REDIRECT_DN_DEV0_MASK 0x02000000L |
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| 39366 | #define RCC_STRAP2_RCC_DEV0_PORT_STRAP5__STRAP_ACS_P2P_COMPLETION_REDIRECT_DN_DEV0_MASK 0x04000000L |
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| 39367 | #define RCC_STRAP2_RCC_DEV0_PORT_STRAP5__STRAP_ACS_UPSTREAM_FORWARDING_DN_DEV0_MASK 0x08000000L |
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| 39368 | #define RCC_STRAP2_RCC_DEV0_PORT_STRAP5__STRAP_ACS_P2P_EGRESS_CONTROL_DN_DEV0_MASK 0x10000000L |
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| 39369 | #define RCC_STRAP2_RCC_DEV0_PORT_STRAP5__STRAP_ACS_DIRECT_TRANSLATED_P2P_DN_DEV0_MASK 0x20000000L |
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| 39370 | #define RCC_STRAP2_RCC_DEV0_PORT_STRAP5__STRAP_MSI_MAP_EN_DEV0_MASK 0x40000000L |
|---|
| 39371 | #define RCC_STRAP2_RCC_DEV0_PORT_STRAP5__STRAP_SSID_EN_DEV0_MASK 0x80000000L |
|---|
| 39372 | //RCC_STRAP2_RCC_DEV0_PORT_STRAP6 |
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| 39373 | #define RCC_STRAP2_RCC_DEV0_PORT_STRAP6__STRAP_CFG_CRS_EN_DEV0__SHIFT 0x0 |
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| 39374 | #define RCC_STRAP2_RCC_DEV0_PORT_STRAP6__STRAP_SMN_ERR_STATUS_MASK_EN_DNS_DEV0__SHIFT 0x1 |
|---|
| 39375 | #define RCC_STRAP2_RCC_DEV0_PORT_STRAP6__STRAP_INTERNAL_ERR_EN_DEV0__SHIFT 0x2 |
|---|
| 39376 | #define RCC_STRAP2_RCC_DEV0_PORT_STRAP6__STRAP_RTM1_PRESENCE_DET_SUPPORT_DEV0__SHIFT 0x3 |
|---|
| 39377 | #define RCC_STRAP2_RCC_DEV0_PORT_STRAP6__STRAP_RTM2_PRESENCE_DET_SUPPORT_DEV0__SHIFT 0x4 |
|---|
| 39378 | #define RCC_STRAP2_RCC_DEV0_PORT_STRAP6__STRAP_10BIT_TAG_COMPLETER_SUPPORTED_DEV0__SHIFT 0x5 |
|---|
| 39379 | #define RCC_STRAP2_RCC_DEV0_PORT_STRAP6__STRAP_10BIT_TAG_REQUESTER_SUPPORTED_DEV0__SHIFT 0x6 |
|---|
| 39380 | #define RCC_STRAP2_RCC_DEV0_PORT_STRAP6__STRAP_VF_10BIT_TAG_REQUESTER_SUPPORTED_DEV0__SHIFT 0x7 |
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| 39381 | #define RCC_STRAP2_RCC_DEV0_PORT_STRAP6__STRAP_PCIE_16GT_LANE_EQUALIZATION_CNTL_DSP_TX_PRESET_DEV0__SHIFT 0x8 |
|---|
| 39382 | #define RCC_STRAP2_RCC_DEV0_PORT_STRAP6__STRAP_PCIE_16GT_LANE_EQUALIZATION_CNTL_USP_TX_PRESET_DEV0__SHIFT 0xc |
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| 39383 | #define RCC_STRAP2_RCC_DEV0_PORT_STRAP6__STRAP_TPH_CPLR_SUPPORTED_DN_DEV0__SHIFT 0x10 |
|---|
| 39384 | #define RCC_STRAP2_RCC_DEV0_PORT_STRAP6__STRAP_MSI_EXT_MSG_DATA_CAP_DN_DEV0__SHIFT 0x12 |
|---|
| 39385 | #define RCC_STRAP2_RCC_DEV0_PORT_STRAP6__STRAP_NO_COMMAND_COMPLETED_SUPPORTED_DEV0__SHIFT 0x13 |
|---|
| 39386 | #define RCC_STRAP2_RCC_DEV0_PORT_STRAP6__STRAP_GEN5_COMPLIANCE_DEV0__SHIFT 0x14 |
|---|
| 39387 | #define RCC_STRAP2_RCC_DEV0_PORT_STRAP6__STRAP_TARGET_LINK_SPEED_DEV0__SHIFT 0x15 |
|---|
| 39388 | #define RCC_STRAP2_RCC_DEV0_PORT_STRAP6__STRAP_PCIE_32GT_LANE_EQUALIZATION_CNTL_DSP_TX_PRESET_DEV0__SHIFT 0x18 |
|---|
| 39389 | #define RCC_STRAP2_RCC_DEV0_PORT_STRAP6__STRAP_PCIE_32GT_LANE_EQUALIZATION_CNTL_USP_TX_PRESET_DEV0__SHIFT 0x1c |
|---|
| 39390 | #define RCC_STRAP2_RCC_DEV0_PORT_STRAP6__STRAP_CFG_CRS_EN_DEV0_MASK 0x00000001L |
|---|
| 39391 | #define RCC_STRAP2_RCC_DEV0_PORT_STRAP6__STRAP_SMN_ERR_STATUS_MASK_EN_DNS_DEV0_MASK 0x00000002L |
|---|
| 39392 | #define RCC_STRAP2_RCC_DEV0_PORT_STRAP6__STRAP_INTERNAL_ERR_EN_DEV0_MASK 0x00000004L |
|---|
| 39393 | #define RCC_STRAP2_RCC_DEV0_PORT_STRAP6__STRAP_RTM1_PRESENCE_DET_SUPPORT_DEV0_MASK 0x00000008L |
|---|
| 39394 | #define RCC_STRAP2_RCC_DEV0_PORT_STRAP6__STRAP_RTM2_PRESENCE_DET_SUPPORT_DEV0_MASK 0x00000010L |
|---|
| 39395 | #define RCC_STRAP2_RCC_DEV0_PORT_STRAP6__STRAP_10BIT_TAG_COMPLETER_SUPPORTED_DEV0_MASK 0x00000020L |
|---|
| 39396 | #define RCC_STRAP2_RCC_DEV0_PORT_STRAP6__STRAP_10BIT_TAG_REQUESTER_SUPPORTED_DEV0_MASK 0x00000040L |
|---|
| 39397 | #define RCC_STRAP2_RCC_DEV0_PORT_STRAP6__STRAP_VF_10BIT_TAG_REQUESTER_SUPPORTED_DEV0_MASK 0x00000080L |
|---|
| 39398 | #define RCC_STRAP2_RCC_DEV0_PORT_STRAP6__STRAP_PCIE_16GT_LANE_EQUALIZATION_CNTL_DSP_TX_PRESET_DEV0_MASK 0x00000F00L |
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| 39399 | #define RCC_STRAP2_RCC_DEV0_PORT_STRAP6__STRAP_PCIE_16GT_LANE_EQUALIZATION_CNTL_USP_TX_PRESET_DEV0_MASK 0x0000F000L |
|---|
| 39400 | #define RCC_STRAP2_RCC_DEV0_PORT_STRAP6__STRAP_TPH_CPLR_SUPPORTED_DN_DEV0_MASK 0x00030000L |
|---|
| 39401 | #define RCC_STRAP2_RCC_DEV0_PORT_STRAP6__STRAP_MSI_EXT_MSG_DATA_CAP_DN_DEV0_MASK 0x00040000L |
|---|
| 39402 | #define RCC_STRAP2_RCC_DEV0_PORT_STRAP6__STRAP_NO_COMMAND_COMPLETED_SUPPORTED_DEV0_MASK 0x00080000L |
|---|
| 39403 | #define RCC_STRAP2_RCC_DEV0_PORT_STRAP6__STRAP_GEN5_COMPLIANCE_DEV0_MASK 0x00100000L |
|---|
| 39404 | #define RCC_STRAP2_RCC_DEV0_PORT_STRAP6__STRAP_TARGET_LINK_SPEED_DEV0_MASK 0x00E00000L |
|---|
| 39405 | #define RCC_STRAP2_RCC_DEV0_PORT_STRAP6__STRAP_PCIE_32GT_LANE_EQUALIZATION_CNTL_DSP_TX_PRESET_DEV0_MASK 0x0F000000L |
|---|
| 39406 | #define RCC_STRAP2_RCC_DEV0_PORT_STRAP6__STRAP_PCIE_32GT_LANE_EQUALIZATION_CNTL_USP_TX_PRESET_DEV0_MASK 0xF0000000L |
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| 39407 | //RCC_STRAP2_RCC_DEV0_PORT_STRAP7 |
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| 39408 | #define RCC_STRAP2_RCC_DEV0_PORT_STRAP7__STRAP_PORT_NUMBER_DEV0__SHIFT 0x0 |
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| 39409 | #define RCC_STRAP2_RCC_DEV0_PORT_STRAP7__STRAP_MAJOR_REV_ID_DN_DEV0__SHIFT 0x8 |
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| 39410 | #define RCC_STRAP2_RCC_DEV0_PORT_STRAP7__STRAP_MINOR_REV_ID_DN_DEV0__SHIFT 0xc |
|---|
| 39411 | #define RCC_STRAP2_RCC_DEV0_PORT_STRAP7__STRAP_RP_BUSNUM_DEV0__SHIFT 0x10 |
|---|
| 39412 | #define RCC_STRAP2_RCC_DEV0_PORT_STRAP7__STRAP_DN_DEVNUM_DEV0__SHIFT 0x18 |
|---|
| 39413 | #define RCC_STRAP2_RCC_DEV0_PORT_STRAP7__STRAP_DN_FUNCID_DEV0__SHIFT 0x1d |
|---|
| 39414 | #define RCC_STRAP2_RCC_DEV0_PORT_STRAP7__STRAP_PORT_NUMBER_DEV0_MASK 0x000000FFL |
|---|
| 39415 | #define RCC_STRAP2_RCC_DEV0_PORT_STRAP7__STRAP_MAJOR_REV_ID_DN_DEV0_MASK 0x00000F00L |
|---|
| 39416 | #define RCC_STRAP2_RCC_DEV0_PORT_STRAP7__STRAP_MINOR_REV_ID_DN_DEV0_MASK 0x0000F000L |
|---|
| 39417 | #define RCC_STRAP2_RCC_DEV0_PORT_STRAP7__STRAP_RP_BUSNUM_DEV0_MASK 0x00FF0000L |
|---|
| 39418 | #define RCC_STRAP2_RCC_DEV0_PORT_STRAP7__STRAP_DN_DEVNUM_DEV0_MASK 0x1F000000L |
|---|
| 39419 | #define RCC_STRAP2_RCC_DEV0_PORT_STRAP7__STRAP_DN_FUNCID_DEV0_MASK 0xE0000000L |
|---|
| 39420 | //RCC_STRAP2_RCC_DEV0_PORT_STRAP8 |
|---|
| 39421 | #define RCC_STRAP2_RCC_DEV0_PORT_STRAP8__STRAP_PWR_BUDGET_DATA_8T0_6_DEV0__SHIFT 0x0 |
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| 39422 | #define RCC_STRAP2_RCC_DEV0_PORT_STRAP8__STRAP_PWR_BUDGET_DATA_8T0_7_DEV0__SHIFT 0x8 |
|---|
| 39423 | #define RCC_STRAP2_RCC_DEV0_PORT_STRAP8__STRAP_PWR_BUDGET_DATA_8T0_8_DEV0__SHIFT 0x10 |
|---|
| 39424 | #define RCC_STRAP2_RCC_DEV0_PORT_STRAP8__STRAP_PWR_BUDGET_DATA_8T0_9_DEV0__SHIFT 0x18 |
|---|
| 39425 | #define RCC_STRAP2_RCC_DEV0_PORT_STRAP8__STRAP_PWR_BUDGET_DATA_8T0_6_DEV0_MASK 0x000000FFL |
|---|
| 39426 | #define RCC_STRAP2_RCC_DEV0_PORT_STRAP8__STRAP_PWR_BUDGET_DATA_8T0_7_DEV0_MASK 0x0000FF00L |
|---|
| 39427 | #define RCC_STRAP2_RCC_DEV0_PORT_STRAP8__STRAP_PWR_BUDGET_DATA_8T0_8_DEV0_MASK 0x00FF0000L |
|---|
| 39428 | #define RCC_STRAP2_RCC_DEV0_PORT_STRAP8__STRAP_PWR_BUDGET_DATA_8T0_9_DEV0_MASK 0xFF000000L |
|---|
| 39429 | //RCC_STRAP2_RCC_DEV0_PORT_STRAP9 |
|---|
| 39430 | #define RCC_STRAP2_RCC_DEV0_PORT_STRAP9__STRAP_PWR_BUDGET_DATA_8T0_a_DEV0__SHIFT 0x0 |
|---|
| 39431 | #define RCC_STRAP2_RCC_DEV0_PORT_STRAP9__STRAP_PWR_BUDGET_DATA_8T0_b_DEV0__SHIFT 0x8 |
|---|
| 39432 | #define RCC_STRAP2_RCC_DEV0_PORT_STRAP9__STRAP_VENDOR_ID_DN_DEV0__SHIFT 0x10 |
|---|
| 39433 | #define RCC_STRAP2_RCC_DEV0_PORT_STRAP9__STRAP_PWR_BUDGET_DATA_8T0_a_DEV0_MASK 0x000000FFL |
|---|
| 39434 | #define RCC_STRAP2_RCC_DEV0_PORT_STRAP9__STRAP_PWR_BUDGET_DATA_8T0_b_DEV0_MASK 0x0000FF00L |
|---|
| 39435 | #define RCC_STRAP2_RCC_DEV0_PORT_STRAP9__STRAP_VENDOR_ID_DN_DEV0_MASK 0xFFFF0000L |
|---|
| 39436 | //RCC_STRAP2_RCC_DEV0_PORT_STRAP10 |
|---|
| 39437 | #define RCC_STRAP2_RCC_DEV0_PORT_STRAP10__STRAP_NO_EQ_NEED_SUPPORTED_DEV0__SHIFT 0x0 |
|---|
| 39438 | #define RCC_STRAP2_RCC_DEV0_PORT_STRAP10__STRAP_NO_EQ_NEED_SUPPORTED_DN_DEV0__SHIFT 0x1 |
|---|
| 39439 | #define RCC_STRAP2_RCC_DEV0_PORT_STRAP10__STRAP_MODIFID_TS_USAGE_MODE1_SUPPORTED_DEV0__SHIFT 0x2 |
|---|
| 39440 | #define RCC_STRAP2_RCC_DEV0_PORT_STRAP10__STRAP_MODIFID_TS_USAGE_MODE2_SUPPORTED_DEV0__SHIFT 0x3 |
|---|
| 39441 | #define RCC_STRAP2_RCC_DEV0_PORT_STRAP10__STRAP_TRANSMITTER_PRECODEING_ON_DEV0__SHIFT 0x4 |
|---|
| 39442 | #define RCC_STRAP2_RCC_DEV0_PORT_STRAP10__STRAP_TRANSMITTER_PRECODE_REQUEST_DEV0__SHIFT 0x5 |
|---|
| 39443 | #define RCC_STRAP2_RCC_DEV0_PORT_STRAP10__STRAP_MODIFIED_TS_INFOR1_DEV0__SHIFT 0x6 |
|---|
| 39444 | #define RCC_STRAP2_RCC_DEV0_PORT_STRAP10__STRAP_NO_EQ_NEED_SUPPORTED_DEV0_MASK 0x00000001L |
|---|
| 39445 | #define RCC_STRAP2_RCC_DEV0_PORT_STRAP10__STRAP_NO_EQ_NEED_SUPPORTED_DN_DEV0_MASK 0x00000002L |
|---|
| 39446 | #define RCC_STRAP2_RCC_DEV0_PORT_STRAP10__STRAP_MODIFID_TS_USAGE_MODE1_SUPPORTED_DEV0_MASK 0x00000004L |
|---|
| 39447 | #define RCC_STRAP2_RCC_DEV0_PORT_STRAP10__STRAP_MODIFID_TS_USAGE_MODE2_SUPPORTED_DEV0_MASK 0x00000008L |
|---|
| 39448 | #define RCC_STRAP2_RCC_DEV0_PORT_STRAP10__STRAP_TRANSMITTER_PRECODEING_ON_DEV0_MASK 0x00000010L |
|---|
| 39449 | #define RCC_STRAP2_RCC_DEV0_PORT_STRAP10__STRAP_TRANSMITTER_PRECODE_REQUEST_DEV0_MASK 0x00000020L |
|---|
| 39450 | #define RCC_STRAP2_RCC_DEV0_PORT_STRAP10__STRAP_MODIFIED_TS_INFOR1_DEV0_MASK 0x0007FFC0L |
|---|
| 39451 | //RCC_STRAP2_RCC_DEV0_PORT_STRAP11 |
|---|
| 39452 | #define RCC_STRAP2_RCC_DEV0_PORT_STRAP11__STRAP_MODIFIED_TS_VENDOR_ID_DEV0__SHIFT 0x0 |
|---|
| 39453 | #define RCC_STRAP2_RCC_DEV0_PORT_STRAP11__STRAP_RTR_RESET_TIME_DN_DEV0__SHIFT 0x10 |
|---|
| 39454 | #define RCC_STRAP2_RCC_DEV0_PORT_STRAP11__STRAP_RTR_VALID_DN_DEV0__SHIFT 0x1c |
|---|
| 39455 | #define RCC_STRAP2_RCC_DEV0_PORT_STRAP11__STRAP_RTR_EN_DN_DEV0__SHIFT 0x1d |
|---|
| 39456 | #define RCC_STRAP2_RCC_DEV0_PORT_STRAP11__STRAP_MODIFIED_TS_VENDOR_ID_DEV0_MASK 0x0000FFFFL |
|---|
| 39457 | #define RCC_STRAP2_RCC_DEV0_PORT_STRAP11__STRAP_RTR_RESET_TIME_DN_DEV0_MASK 0x0FFF0000L |
|---|
| 39458 | #define RCC_STRAP2_RCC_DEV0_PORT_STRAP11__STRAP_RTR_VALID_DN_DEV0_MASK 0x10000000L |
|---|
| 39459 | #define RCC_STRAP2_RCC_DEV0_PORT_STRAP11__STRAP_RTR_EN_DN_DEV0_MASK 0x20000000L |
|---|
| 39460 | //RCC_STRAP2_RCC_DEV0_PORT_STRAP12 |
|---|
| 39461 | #define RCC_STRAP2_RCC_DEV0_PORT_STRAP12__STRAP_MODIFIED_TS_INFOR2_DEV0__SHIFT 0x0 |
|---|
| 39462 | #define RCC_STRAP2_RCC_DEV0_PORT_STRAP12__STRAP_MODIFIED_TS_INFOR2_DEV0_MASK 0x00FFFFFFL |
|---|
| 39463 | //RCC_STRAP2_RCC_DEV0_PORT_STRAP13 |
|---|
| 39464 | #define RCC_STRAP2_RCC_DEV0_PORT_STRAP13__STRAP_ALTERNATE_PROTOCOL_COUNT_DEV0__SHIFT 0x0 |
|---|
| 39465 | #define RCC_STRAP2_RCC_DEV0_PORT_STRAP13__STRAP_ALTERNATE_PROTOCOL_SELECTIVE_ENABLE_SUPPORTED_DEV0__SHIFT 0x8 |
|---|
| 39466 | #define RCC_STRAP2_RCC_DEV0_PORT_STRAP13__STRAP_ALTERNATE_PROTOCOL_DETAILS_DEV0__SHIFT 0x9 |
|---|
| 39467 | #define RCC_STRAP2_RCC_DEV0_PORT_STRAP13__STRAP_RTR_D3HOTD0_TIME_DN_DEV0__SHIFT 0x14 |
|---|
| 39468 | #define RCC_STRAP2_RCC_DEV0_PORT_STRAP13__STRAP_ALTERNATE_PROTOCOL_COUNT_DEV0_MASK 0x000000FFL |
|---|
| 39469 | #define RCC_STRAP2_RCC_DEV0_PORT_STRAP13__STRAP_ALTERNATE_PROTOCOL_SELECTIVE_ENABLE_SUPPORTED_DEV0_MASK 0x00000100L |
|---|
| 39470 | #define RCC_STRAP2_RCC_DEV0_PORT_STRAP13__STRAP_ALTERNATE_PROTOCOL_DETAILS_DEV0_MASK 0x000FFE00L |
|---|
| 39471 | #define RCC_STRAP2_RCC_DEV0_PORT_STRAP13__STRAP_RTR_D3HOTD0_TIME_DN_DEV0_MASK 0xFFF00000L |
|---|
| 39472 | //RCC_DEV1_PORT_STRAP0 |
|---|
| 39473 | #define RCC_DEV1_PORT_STRAP0__STRAP_ARI_EN_DN_DEV1__SHIFT 0x1 |
|---|
| 39474 | #define RCC_DEV1_PORT_STRAP0__STRAP_ACS_EN_DN_DEV1__SHIFT 0x2 |
|---|
| 39475 | #define RCC_DEV1_PORT_STRAP0__STRAP_AER_EN_DN_DEV1__SHIFT 0x3 |
|---|
| 39476 | #define RCC_DEV1_PORT_STRAP0__STRAP_CPL_ABORT_ERR_EN_DN_DEV1__SHIFT 0x4 |
|---|
| 39477 | #define RCC_DEV1_PORT_STRAP0__STRAP_DEVICE_ID_DN_DEV1__SHIFT 0x5 |
|---|
| 39478 | #define RCC_DEV1_PORT_STRAP0__STRAP_INTERRUPT_PIN_DN_DEV1__SHIFT 0x15 |
|---|
| 39479 | #define RCC_DEV1_PORT_STRAP0__STRAP_IGNORE_E2E_PREFIX_UR_DN_DEV1__SHIFT 0x18 |
|---|
| 39480 | #define RCC_DEV1_PORT_STRAP0__STRAP_MAX_PAYLOAD_SUPPORT_DN_DEV1__SHIFT 0x19 |
|---|
| 39481 | #define RCC_DEV1_PORT_STRAP0__STRAP_MAX_LINK_WIDTH_SUPPORT_DEV1__SHIFT 0x1c |
|---|
| 39482 | #define RCC_DEV1_PORT_STRAP0__STRAP_EPF0_DUMMY_EN_DEV1__SHIFT 0x1f |
|---|
| 39483 | #define RCC_DEV1_PORT_STRAP0__STRAP_ARI_EN_DN_DEV1_MASK 0x00000002L |
|---|
| 39484 | #define RCC_DEV1_PORT_STRAP0__STRAP_ACS_EN_DN_DEV1_MASK 0x00000004L |
|---|
| 39485 | #define RCC_DEV1_PORT_STRAP0__STRAP_AER_EN_DN_DEV1_MASK 0x00000008L |
|---|
| 39486 | #define RCC_DEV1_PORT_STRAP0__STRAP_CPL_ABORT_ERR_EN_DN_DEV1_MASK 0x00000010L |
|---|
| 39487 | #define RCC_DEV1_PORT_STRAP0__STRAP_DEVICE_ID_DN_DEV1_MASK 0x001FFFE0L |
|---|
| 39488 | #define RCC_DEV1_PORT_STRAP0__STRAP_INTERRUPT_PIN_DN_DEV1_MASK 0x00E00000L |
|---|
| 39489 | #define RCC_DEV1_PORT_STRAP0__STRAP_IGNORE_E2E_PREFIX_UR_DN_DEV1_MASK 0x01000000L |
|---|
| 39490 | #define RCC_DEV1_PORT_STRAP0__STRAP_MAX_PAYLOAD_SUPPORT_DN_DEV1_MASK 0x0E000000L |
|---|
| 39491 | #define RCC_DEV1_PORT_STRAP0__STRAP_MAX_LINK_WIDTH_SUPPORT_DEV1_MASK 0x70000000L |
|---|
| 39492 | #define RCC_DEV1_PORT_STRAP0__STRAP_EPF0_DUMMY_EN_DEV1_MASK 0x80000000L |
|---|
| 39493 | //RCC_DEV1_PORT_STRAP1 |
|---|
| 39494 | #define RCC_DEV1_PORT_STRAP1__STRAP_SUBSYS_ID_DN_DEV1__SHIFT 0x0 |
|---|
| 39495 | #define RCC_DEV1_PORT_STRAP1__STRAP_SUBSYS_VEN_ID_DN_DEV1__SHIFT 0x10 |
|---|
| 39496 | #define RCC_DEV1_PORT_STRAP1__STRAP_SUBSYS_ID_DN_DEV1_MASK 0x0000FFFFL |
|---|
| 39497 | #define RCC_DEV1_PORT_STRAP1__STRAP_SUBSYS_VEN_ID_DN_DEV1_MASK 0xFFFF0000L |
|---|
| 39498 | //RCC_DEV1_PORT_STRAP2 |
|---|
| 39499 | #define RCC_DEV1_PORT_STRAP2__STRAP_DE_EMPHASIS_SEL_DN_DEV1__SHIFT 0x0 |
|---|
| 39500 | #define RCC_DEV1_PORT_STRAP2__STRAP_DSN_EN_DN_DEV1__SHIFT 0x1 |
|---|
| 39501 | #define RCC_DEV1_PORT_STRAP2__STRAP_E2E_PREFIX_EN_DEV1__SHIFT 0x2 |
|---|
| 39502 | #define RCC_DEV1_PORT_STRAP2__STRAP_ECN1P1_EN_DEV1__SHIFT 0x3 |
|---|
| 39503 | #define RCC_DEV1_PORT_STRAP2__STRAP_ECRC_CHECK_EN_DEV1__SHIFT 0x4 |
|---|
| 39504 | #define RCC_DEV1_PORT_STRAP2__STRAP_ECRC_GEN_EN_DEV1__SHIFT 0x5 |
|---|
| 39505 | #define RCC_DEV1_PORT_STRAP2__STRAP_ERR_REPORTING_DIS_DEV1__SHIFT 0x6 |
|---|
| 39506 | #define RCC_DEV1_PORT_STRAP2__STRAP_EXTENDED_FMT_SUPPORTED_DEV1__SHIFT 0x7 |
|---|
| 39507 | #define RCC_DEV1_PORT_STRAP2__STRAP_EXTENDED_TAG_ECN_EN_DEV1__SHIFT 0x8 |
|---|
| 39508 | #define RCC_DEV1_PORT_STRAP2__STRAP_EXT_VC_COUNT_DN_DEV1__SHIFT 0x9 |
|---|
| 39509 | #define RCC_DEV1_PORT_STRAP2__STRAP_FIRST_RCVD_ERR_LOG_DN_DEV1__SHIFT 0xc |
|---|
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|---|
| 39511 | #define RCC_DEV1_PORT_STRAP2__STRAP_GEN2_COMPLIANCE_DEV1__SHIFT 0xe |
|---|
| 39512 | #define RCC_DEV1_PORT_STRAP2__STRAP_GEN2_EN_DEV1__SHIFT 0xf |
|---|
| 39513 | #define RCC_DEV1_PORT_STRAP2__STRAP_GEN3_COMPLIANCE_DEV1__SHIFT 0x10 |
|---|
| 39514 | #define RCC_DEV1_PORT_STRAP2__STRAP_GEN4_COMPLIANCE_DEV1__SHIFT 0x11 |
|---|
| 39515 | #define RCC_DEV1_PORT_STRAP2__STRAP_L0S_ACCEPTABLE_LATENCY_DEV1__SHIFT 0x14 |
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| 39516 | #define RCC_DEV1_PORT_STRAP2__STRAP_L0S_EXIT_LATENCY_DEV1__SHIFT 0x17 |
|---|
| 39517 | #define RCC_DEV1_PORT_STRAP2__STRAP_L1_ACCEPTABLE_LATENCY_DEV1__SHIFT 0x1a |
|---|
| 39518 | #define RCC_DEV1_PORT_STRAP2__STRAP_L1_EXIT_LATENCY_DEV1__SHIFT 0x1d |
|---|
| 39519 | #define RCC_DEV1_PORT_STRAP2__STRAP_DE_EMPHASIS_SEL_DN_DEV1_MASK 0x00000001L |
|---|
| 39520 | #define RCC_DEV1_PORT_STRAP2__STRAP_DSN_EN_DN_DEV1_MASK 0x00000002L |
|---|
| 39521 | #define RCC_DEV1_PORT_STRAP2__STRAP_E2E_PREFIX_EN_DEV1_MASK 0x00000004L |
|---|
| 39522 | #define RCC_DEV1_PORT_STRAP2__STRAP_ECN1P1_EN_DEV1_MASK 0x00000008L |
|---|
| 39523 | #define RCC_DEV1_PORT_STRAP2__STRAP_ECRC_CHECK_EN_DEV1_MASK 0x00000010L |
|---|
| 39524 | #define RCC_DEV1_PORT_STRAP2__STRAP_ECRC_GEN_EN_DEV1_MASK 0x00000020L |
|---|
| 39525 | #define RCC_DEV1_PORT_STRAP2__STRAP_ERR_REPORTING_DIS_DEV1_MASK 0x00000040L |
|---|
| 39526 | #define RCC_DEV1_PORT_STRAP2__STRAP_EXTENDED_FMT_SUPPORTED_DEV1_MASK 0x00000080L |
|---|
| 39527 | #define RCC_DEV1_PORT_STRAP2__STRAP_EXTENDED_TAG_ECN_EN_DEV1_MASK 0x00000100L |
|---|
| 39528 | #define RCC_DEV1_PORT_STRAP2__STRAP_EXT_VC_COUNT_DN_DEV1_MASK 0x00000E00L |
|---|
| 39529 | #define RCC_DEV1_PORT_STRAP2__STRAP_FIRST_RCVD_ERR_LOG_DN_DEV1_MASK 0x00001000L |
|---|
| 39530 | #define RCC_DEV1_PORT_STRAP2__STRAP_POISONED_ADVISORY_NONFATAL_DN_DEV1_MASK 0x00002000L |
|---|
| 39531 | #define RCC_DEV1_PORT_STRAP2__STRAP_GEN2_COMPLIANCE_DEV1_MASK 0x00004000L |
|---|
| 39532 | #define RCC_DEV1_PORT_STRAP2__STRAP_GEN2_EN_DEV1_MASK 0x00008000L |
|---|
| 39533 | #define RCC_DEV1_PORT_STRAP2__STRAP_GEN3_COMPLIANCE_DEV1_MASK 0x00010000L |
|---|
| 39534 | #define RCC_DEV1_PORT_STRAP2__STRAP_GEN4_COMPLIANCE_DEV1_MASK 0x00020000L |
|---|
| 39535 | #define RCC_DEV1_PORT_STRAP2__STRAP_L0S_ACCEPTABLE_LATENCY_DEV1_MASK 0x00700000L |
|---|
| 39536 | #define RCC_DEV1_PORT_STRAP2__STRAP_L0S_EXIT_LATENCY_DEV1_MASK 0x03800000L |
|---|
| 39537 | #define RCC_DEV1_PORT_STRAP2__STRAP_L1_ACCEPTABLE_LATENCY_DEV1_MASK 0x1C000000L |
|---|
| 39538 | #define RCC_DEV1_PORT_STRAP2__STRAP_L1_EXIT_LATENCY_DEV1_MASK 0xE0000000L |
|---|
| 39539 | //RCC_DEV1_PORT_STRAP3 |
|---|
| 39540 | #define RCC_DEV1_PORT_STRAP3__STRAP_LINK_BW_NOTIFICATION_CAP_DN_EN_DEV1__SHIFT 0x0 |
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| 39541 | #define RCC_DEV1_PORT_STRAP3__STRAP_LTR_EN_DEV1__SHIFT 0x1 |
|---|
| 39542 | #define RCC_DEV1_PORT_STRAP3__STRAP_LTR_EN_DN_DEV1__SHIFT 0x2 |
|---|
| 39543 | #define RCC_DEV1_PORT_STRAP3__STRAP_MAX_PAYLOAD_SUPPORT_DEV1__SHIFT 0x3 |
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|---|
| 39545 | #define RCC_DEV1_PORT_STRAP3__STRAP_MSTCPL_TIMEOUT_EN_DEV1__SHIFT 0x7 |
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| 39546 | #define RCC_DEV1_PORT_STRAP3__STRAP_NO_SOFT_RESET_DN_DEV1__SHIFT 0x8 |
|---|
| 39547 | #define RCC_DEV1_PORT_STRAP3__STRAP_OBFF_SUPPORTED_DEV1__SHIFT 0x9 |
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| 39548 | #define RCC_DEV1_PORT_STRAP3__STRAP_PCIE_LANE_EQUALIZATION_CNTL_DOWNSTREAM_PORT_RX_PRESET_HINT_DEV1__SHIFT 0xb |
|---|
| 39549 | #define RCC_DEV1_PORT_STRAP3__STRAP_PCIE_LANE_EQUALIZATION_CNTL_DOWNSTREAM_PORT_TX_PRESET_DEV1__SHIFT 0xe |
|---|
| 39550 | #define RCC_DEV1_PORT_STRAP3__STRAP_PCIE_LANE_EQUALIZATION_CNTL_UPSTREAM_PORT_RX_PRESET_HINT_DEV1__SHIFT 0x12 |
|---|
| 39551 | #define RCC_DEV1_PORT_STRAP3__STRAP_PCIE_LANE_EQUALIZATION_CNTL_UPSTREAM_PORT_TX_PRESET_DEV1__SHIFT 0x15 |
|---|
| 39552 | #define RCC_DEV1_PORT_STRAP3__STRAP_PM_SUPPORT_DEV1__SHIFT 0x19 |
|---|
| 39553 | #define RCC_DEV1_PORT_STRAP3__STRAP_PM_SUPPORT_DN_DEV1__SHIFT 0x1b |
|---|
| 39554 | #define RCC_DEV1_PORT_STRAP3__STRAP_ATOMIC_EN_DN_DEV1__SHIFT 0x1d |
|---|
| 39555 | #define RCC_DEV1_PORT_STRAP3__STRAP_PMC_DSI_DN_DEV1__SHIFT 0x1f |
|---|
| 39556 | #define RCC_DEV1_PORT_STRAP3__STRAP_LINK_BW_NOTIFICATION_CAP_DN_EN_DEV1_MASK 0x00000001L |
|---|
| 39557 | #define RCC_DEV1_PORT_STRAP3__STRAP_LTR_EN_DEV1_MASK 0x00000002L |
|---|
| 39558 | #define RCC_DEV1_PORT_STRAP3__STRAP_LTR_EN_DN_DEV1_MASK 0x00000004L |
|---|
| 39559 | #define RCC_DEV1_PORT_STRAP3__STRAP_MAX_PAYLOAD_SUPPORT_DEV1_MASK 0x00000038L |
|---|
| 39560 | #define RCC_DEV1_PORT_STRAP3__STRAP_MSI_EN_DN_DEV1_MASK 0x00000040L |
|---|
| 39561 | #define RCC_DEV1_PORT_STRAP3__STRAP_MSTCPL_TIMEOUT_EN_DEV1_MASK 0x00000080L |
|---|
| 39562 | #define RCC_DEV1_PORT_STRAP3__STRAP_NO_SOFT_RESET_DN_DEV1_MASK 0x00000100L |
|---|
| 39563 | #define RCC_DEV1_PORT_STRAP3__STRAP_OBFF_SUPPORTED_DEV1_MASK 0x00000600L |
|---|
| 39564 | #define RCC_DEV1_PORT_STRAP3__STRAP_PCIE_LANE_EQUALIZATION_CNTL_DOWNSTREAM_PORT_RX_PRESET_HINT_DEV1_MASK 0x00003800L |
|---|
| 39565 | #define RCC_DEV1_PORT_STRAP3__STRAP_PCIE_LANE_EQUALIZATION_CNTL_DOWNSTREAM_PORT_TX_PRESET_DEV1_MASK 0x0003C000L |
|---|
| 39566 | #define RCC_DEV1_PORT_STRAP3__STRAP_PCIE_LANE_EQUALIZATION_CNTL_UPSTREAM_PORT_RX_PRESET_HINT_DEV1_MASK 0x001C0000L |
|---|
| 39567 | #define RCC_DEV1_PORT_STRAP3__STRAP_PCIE_LANE_EQUALIZATION_CNTL_UPSTREAM_PORT_TX_PRESET_DEV1_MASK 0x01E00000L |
|---|
| 39568 | #define RCC_DEV1_PORT_STRAP3__STRAP_PM_SUPPORT_DEV1_MASK 0x06000000L |
|---|
| 39569 | #define RCC_DEV1_PORT_STRAP3__STRAP_PM_SUPPORT_DN_DEV1_MASK 0x18000000L |
|---|
| 39570 | #define RCC_DEV1_PORT_STRAP3__STRAP_ATOMIC_EN_DN_DEV1_MASK 0x20000000L |
|---|
| 39571 | #define RCC_DEV1_PORT_STRAP3__STRAP_PMC_DSI_DN_DEV1_MASK 0x80000000L |
|---|
| 39572 | //RCC_DEV1_PORT_STRAP4 |
|---|
| 39573 | #define RCC_DEV1_PORT_STRAP4__STRAP_PWR_BUDGET_DATA_8T0_0_DEV1__SHIFT 0x0 |
|---|
| 39574 | #define RCC_DEV1_PORT_STRAP4__STRAP_PWR_BUDGET_DATA_8T0_1_DEV1__SHIFT 0x8 |
|---|
| 39575 | #define RCC_DEV1_PORT_STRAP4__STRAP_PWR_BUDGET_DATA_8T0_2_DEV1__SHIFT 0x10 |
|---|
| 39576 | #define RCC_DEV1_PORT_STRAP4__STRAP_PWR_BUDGET_DATA_8T0_3_DEV1__SHIFT 0x18 |
|---|
| 39577 | #define RCC_DEV1_PORT_STRAP4__STRAP_PWR_BUDGET_DATA_8T0_0_DEV1_MASK 0x000000FFL |
|---|
| 39578 | #define RCC_DEV1_PORT_STRAP4__STRAP_PWR_BUDGET_DATA_8T0_1_DEV1_MASK 0x0000FF00L |
|---|
| 39579 | #define RCC_DEV1_PORT_STRAP4__STRAP_PWR_BUDGET_DATA_8T0_2_DEV1_MASK 0x00FF0000L |
|---|
| 39580 | #define RCC_DEV1_PORT_STRAP4__STRAP_PWR_BUDGET_DATA_8T0_3_DEV1_MASK 0xFF000000L |
|---|
| 39581 | //RCC_DEV1_PORT_STRAP5 |
|---|
| 39582 | #define RCC_DEV1_PORT_STRAP5__STRAP_PWR_BUDGET_DATA_8T0_4_DEV1__SHIFT 0x0 |
|---|
| 39583 | #define RCC_DEV1_PORT_STRAP5__STRAP_PWR_BUDGET_DATA_8T0_5_DEV1__SHIFT 0x8 |
|---|
| 39584 | #define RCC_DEV1_PORT_STRAP5__STRAP_PWR_BUDGET_SYSTEM_ALLOCATED_DEV1__SHIFT 0x10 |
|---|
| 39585 | #define RCC_DEV1_PORT_STRAP5__STRAP_ATOMIC_64BIT_EN_DN_DEV1__SHIFT 0x11 |
|---|
| 39586 | #define RCC_DEV1_PORT_STRAP5__STRAP_ATOMIC_ROUTING_EN_DEV1__SHIFT 0x12 |
|---|
| 39587 | #define RCC_DEV1_PORT_STRAP5__STRAP_VC_EN_DN_DEV1__SHIFT 0x13 |
|---|
| 39588 | #define RCC_DEV1_PORT_STRAP5__STRAP_TwoVC_EN_DEV1__SHIFT 0x14 |
|---|
| 39589 | #define RCC_DEV1_PORT_STRAP5__STRAP_TwoVC_EN_DN_DEV1__SHIFT 0x15 |
|---|
| 39590 | #define RCC_DEV1_PORT_STRAP5__STRAP_LOCAL_DLF_SUPPORTED_DEV1__SHIFT 0x16 |
|---|
| 39591 | #define RCC_DEV1_PORT_STRAP5__STRAP_ACS_SOURCE_VALIDATION_DN_DEV1__SHIFT 0x17 |
|---|
| 39592 | #define RCC_DEV1_PORT_STRAP5__STRAP_ACS_TRANSLATION_BLOCKING_DN_DEV1__SHIFT 0x18 |
|---|
| 39593 | #define RCC_DEV1_PORT_STRAP5__STRAP_ACS_P2P_REQUEST_REDIRECT_DN_DEV1__SHIFT 0x19 |
|---|
| 39594 | #define RCC_DEV1_PORT_STRAP5__STRAP_ACS_P2P_COMPLETION_REDIRECT_DN_DEV1__SHIFT 0x1a |
|---|
| 39595 | #define RCC_DEV1_PORT_STRAP5__STRAP_ACS_UPSTREAM_FORWARDING_DN_DEV1__SHIFT 0x1b |
|---|
| 39596 | #define RCC_DEV1_PORT_STRAP5__STRAP_ACS_P2P_EGRESS_CONTROL_DN_DEV1__SHIFT 0x1c |
|---|
| 39597 | #define RCC_DEV1_PORT_STRAP5__STRAP_ACS_DIRECT_TRANSLATED_P2P_DN_DEV1__SHIFT 0x1d |
|---|
| 39598 | #define RCC_DEV1_PORT_STRAP5__STRAP_MSI_MAP_EN_DEV1__SHIFT 0x1e |
|---|
| 39599 | #define RCC_DEV1_PORT_STRAP5__STRAP_SSID_EN_DEV1__SHIFT 0x1f |
|---|
| 39600 | #define RCC_DEV1_PORT_STRAP5__STRAP_PWR_BUDGET_DATA_8T0_4_DEV1_MASK 0x000000FFL |
|---|
| 39601 | #define RCC_DEV1_PORT_STRAP5__STRAP_PWR_BUDGET_DATA_8T0_5_DEV1_MASK 0x0000FF00L |
|---|
| 39602 | #define RCC_DEV1_PORT_STRAP5__STRAP_PWR_BUDGET_SYSTEM_ALLOCATED_DEV1_MASK 0x00010000L |
|---|
| 39603 | #define RCC_DEV1_PORT_STRAP5__STRAP_ATOMIC_64BIT_EN_DN_DEV1_MASK 0x00020000L |
|---|
| 39604 | #define RCC_DEV1_PORT_STRAP5__STRAP_ATOMIC_ROUTING_EN_DEV1_MASK 0x00040000L |
|---|
| 39605 | #define RCC_DEV1_PORT_STRAP5__STRAP_VC_EN_DN_DEV1_MASK 0x00080000L |
|---|
| 39606 | #define RCC_DEV1_PORT_STRAP5__STRAP_TwoVC_EN_DEV1_MASK 0x00100000L |
|---|
| 39607 | #define RCC_DEV1_PORT_STRAP5__STRAP_TwoVC_EN_DN_DEV1_MASK 0x00200000L |
|---|
| 39608 | #define RCC_DEV1_PORT_STRAP5__STRAP_LOCAL_DLF_SUPPORTED_DEV1_MASK 0x00400000L |
|---|
| 39609 | #define RCC_DEV1_PORT_STRAP5__STRAP_ACS_SOURCE_VALIDATION_DN_DEV1_MASK 0x00800000L |
|---|
| 39610 | #define RCC_DEV1_PORT_STRAP5__STRAP_ACS_TRANSLATION_BLOCKING_DN_DEV1_MASK 0x01000000L |
|---|
| 39611 | #define RCC_DEV1_PORT_STRAP5__STRAP_ACS_P2P_REQUEST_REDIRECT_DN_DEV1_MASK 0x02000000L |
|---|
| 39612 | #define RCC_DEV1_PORT_STRAP5__STRAP_ACS_P2P_COMPLETION_REDIRECT_DN_DEV1_MASK 0x04000000L |
|---|
| 39613 | #define RCC_DEV1_PORT_STRAP5__STRAP_ACS_UPSTREAM_FORWARDING_DN_DEV1_MASK 0x08000000L |
|---|
| 39614 | #define RCC_DEV1_PORT_STRAP5__STRAP_ACS_P2P_EGRESS_CONTROL_DN_DEV1_MASK 0x10000000L |
|---|
| 39615 | #define RCC_DEV1_PORT_STRAP5__STRAP_ACS_DIRECT_TRANSLATED_P2P_DN_DEV1_MASK 0x20000000L |
|---|
| 39616 | #define RCC_DEV1_PORT_STRAP5__STRAP_MSI_MAP_EN_DEV1_MASK 0x40000000L |
|---|
| 39617 | #define RCC_DEV1_PORT_STRAP5__STRAP_SSID_EN_DEV1_MASK 0x80000000L |
|---|
| 39618 | //RCC_DEV1_PORT_STRAP6 |
|---|
| 39619 | #define RCC_DEV1_PORT_STRAP6__STRAP_CFG_CRS_EN_DEV1__SHIFT 0x0 |
|---|
| 39620 | #define RCC_DEV1_PORT_STRAP6__STRAP_SMN_ERR_STATUS_MASK_EN_DNS_DEV1__SHIFT 0x1 |
|---|
| 39621 | #define RCC_DEV1_PORT_STRAP6__STRAP_INTERNAL_ERR_EN_DEV1__SHIFT 0x2 |
|---|
| 39622 | #define RCC_DEV1_PORT_STRAP6__STRAP_RTM1_PRESENCE_DET_SUPPORT_DEV1__SHIFT 0x3 |
|---|
| 39623 | #define RCC_DEV1_PORT_STRAP6__STRAP_RTM2_PRESENCE_DET_SUPPORT_DEV1__SHIFT 0x4 |
|---|
| 39624 | #define RCC_DEV1_PORT_STRAP6__STRAP_10BIT_TAG_COMPLETER_SUPPORTED_DEV1__SHIFT 0x5 |
|---|
| 39625 | #define RCC_DEV1_PORT_STRAP6__STRAP_10BIT_TAG_REQUESTER_SUPPORTED_DEV1__SHIFT 0x6 |
|---|
| 39626 | #define RCC_DEV1_PORT_STRAP6__STRAP_VF_10BIT_TAG_REQUESTER_SUPPORTED_DEV1__SHIFT 0x7 |
|---|
| 39627 | #define RCC_DEV1_PORT_STRAP6__STRAP_PCIE_16GT_LANE_EQUALIZATION_CNTL_DSP_TX_PRESET_DEV1__SHIFT 0x8 |
|---|
| 39628 | #define RCC_DEV1_PORT_STRAP6__STRAP_PCIE_16GT_LANE_EQUALIZATION_CNTL_USP_TX_PRESET_DEV1__SHIFT 0xc |
|---|
| 39629 | #define RCC_DEV1_PORT_STRAP6__STRAP_TPH_CPLR_SUPPORTED_DN_DEV1__SHIFT 0x10 |
|---|
| 39630 | #define RCC_DEV1_PORT_STRAP6__STRAP_MSI_EXT_MSG_DATA_CAP_DN_DEV1__SHIFT 0x12 |
|---|
| 39631 | #define RCC_DEV1_PORT_STRAP6__STRAP_NO_COMMAND_COMPLETED_SUPPORTED_DEV1__SHIFT 0x13 |
|---|
| 39632 | #define RCC_DEV1_PORT_STRAP6__STRAP_GEN5_COMPLIANCE_DEV1__SHIFT 0x14 |
|---|
| 39633 | #define RCC_DEV1_PORT_STRAP6__STRAP_TARGET_LINK_SPEED_DEV1__SHIFT 0x15 |
|---|
| 39634 | #define RCC_DEV1_PORT_STRAP6__STRAP_PCIE_32GT_LANE_EQUALIZATION_CNTL_DSP_TX_PRESET_DEV1__SHIFT 0x18 |
|---|
| 39635 | #define RCC_DEV1_PORT_STRAP6__STRAP_PCIE_32GT_LANE_EQUALIZATION_CNTL_USP_TX_PRESET_DEV1__SHIFT 0x1c |
|---|
| 39636 | #define RCC_DEV1_PORT_STRAP6__STRAP_CFG_CRS_EN_DEV1_MASK 0x00000001L |
|---|
| 39637 | #define RCC_DEV1_PORT_STRAP6__STRAP_SMN_ERR_STATUS_MASK_EN_DNS_DEV1_MASK 0x00000002L |
|---|
| 39638 | #define RCC_DEV1_PORT_STRAP6__STRAP_INTERNAL_ERR_EN_DEV1_MASK 0x00000004L |
|---|
| 39639 | #define RCC_DEV1_PORT_STRAP6__STRAP_RTM1_PRESENCE_DET_SUPPORT_DEV1_MASK 0x00000008L |
|---|
| 39640 | #define RCC_DEV1_PORT_STRAP6__STRAP_RTM2_PRESENCE_DET_SUPPORT_DEV1_MASK 0x00000010L |
|---|
| 39641 | #define RCC_DEV1_PORT_STRAP6__STRAP_10BIT_TAG_COMPLETER_SUPPORTED_DEV1_MASK 0x00000020L |
|---|
| 39642 | #define RCC_DEV1_PORT_STRAP6__STRAP_10BIT_TAG_REQUESTER_SUPPORTED_DEV1_MASK 0x00000040L |
|---|
| 39643 | #define RCC_DEV1_PORT_STRAP6__STRAP_VF_10BIT_TAG_REQUESTER_SUPPORTED_DEV1_MASK 0x00000080L |
|---|
| 39644 | #define RCC_DEV1_PORT_STRAP6__STRAP_PCIE_16GT_LANE_EQUALIZATION_CNTL_DSP_TX_PRESET_DEV1_MASK 0x00000F00L |
|---|
| 39645 | #define RCC_DEV1_PORT_STRAP6__STRAP_PCIE_16GT_LANE_EQUALIZATION_CNTL_USP_TX_PRESET_DEV1_MASK 0x0000F000L |
|---|
| 39646 | #define RCC_DEV1_PORT_STRAP6__STRAP_TPH_CPLR_SUPPORTED_DN_DEV1_MASK 0x00030000L |
|---|
| 39647 | #define RCC_DEV1_PORT_STRAP6__STRAP_MSI_EXT_MSG_DATA_CAP_DN_DEV1_MASK 0x00040000L |
|---|
| 39648 | #define RCC_DEV1_PORT_STRAP6__STRAP_NO_COMMAND_COMPLETED_SUPPORTED_DEV1_MASK 0x00080000L |
|---|
| 39649 | #define RCC_DEV1_PORT_STRAP6__STRAP_GEN5_COMPLIANCE_DEV1_MASK 0x00100000L |
|---|
| 39650 | #define RCC_DEV1_PORT_STRAP6__STRAP_TARGET_LINK_SPEED_DEV1_MASK 0x00E00000L |
|---|
| 39651 | #define RCC_DEV1_PORT_STRAP6__STRAP_PCIE_32GT_LANE_EQUALIZATION_CNTL_DSP_TX_PRESET_DEV1_MASK 0x0F000000L |
|---|
| 39652 | #define RCC_DEV1_PORT_STRAP6__STRAP_PCIE_32GT_LANE_EQUALIZATION_CNTL_USP_TX_PRESET_DEV1_MASK 0xF0000000L |
|---|
| 39653 | //RCC_DEV1_PORT_STRAP7 |
|---|
| 39654 | #define RCC_DEV1_PORT_STRAP7__STRAP_PORT_NUMBER_DEV1__SHIFT 0x0 |
|---|
| 39655 | #define RCC_DEV1_PORT_STRAP7__STRAP_MAJOR_REV_ID_DN_DEV1__SHIFT 0x8 |
|---|
| 39656 | #define RCC_DEV1_PORT_STRAP7__STRAP_MINOR_REV_ID_DN_DEV1__SHIFT 0xc |
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| 39657 | #define RCC_DEV1_PORT_STRAP7__STRAP_RP_BUSNUM_DEV1__SHIFT 0x10 |
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| 39730 | #define RCC_DEV2_PORT_STRAP0__STRAP_ACS_EN_DN_DEV2_MASK 0x00000004L |
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| 39735 | #define RCC_DEV2_PORT_STRAP0__STRAP_IGNORE_E2E_PREFIX_UR_DN_DEV2_MASK 0x01000000L |
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| 39738 | #define RCC_DEV2_PORT_STRAP0__STRAP_EPF0_DUMMY_EN_DEV2_MASK 0x80000000L |
|---|
| 39739 | //RCC_DEV2_PORT_STRAP1 |
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| 39743 | #define RCC_DEV2_PORT_STRAP1__STRAP_SUBSYS_VEN_ID_DN_DEV2_MASK 0xFFFF0000L |
|---|
| 39744 | //RCC_DEV2_PORT_STRAP2 |
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| 39745 | #define RCC_DEV2_PORT_STRAP2__STRAP_DE_EMPHASIS_SEL_DN_DEV2__SHIFT 0x0 |
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| 39746 | #define RCC_DEV2_PORT_STRAP2__STRAP_DSN_EN_DN_DEV2__SHIFT 0x1 |
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| 39747 | #define RCC_DEV2_PORT_STRAP2__STRAP_E2E_PREFIX_EN_DEV2__SHIFT 0x2 |
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| 39748 | #define RCC_DEV2_PORT_STRAP2__STRAP_ECN1P1_EN_DEV2__SHIFT 0x3 |
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|---|
| 39751 | #define RCC_DEV2_PORT_STRAP2__STRAP_ERR_REPORTING_DIS_DEV2__SHIFT 0x6 |
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|---|
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| 39757 | #define RCC_DEV2_PORT_STRAP2__STRAP_GEN2_COMPLIANCE_DEV2__SHIFT 0xe |
|---|
| 39758 | #define RCC_DEV2_PORT_STRAP2__STRAP_GEN2_EN_DEV2__SHIFT 0xf |
|---|
| 39759 | #define RCC_DEV2_PORT_STRAP2__STRAP_GEN3_COMPLIANCE_DEV2__SHIFT 0x10 |
|---|
| 39760 | #define RCC_DEV2_PORT_STRAP2__STRAP_GEN4_COMPLIANCE_DEV2__SHIFT 0x11 |
|---|
| 39761 | #define RCC_DEV2_PORT_STRAP2__STRAP_L0S_ACCEPTABLE_LATENCY_DEV2__SHIFT 0x14 |
|---|
| 39762 | #define RCC_DEV2_PORT_STRAP2__STRAP_L0S_EXIT_LATENCY_DEV2__SHIFT 0x17 |
|---|
| 39763 | #define RCC_DEV2_PORT_STRAP2__STRAP_L1_ACCEPTABLE_LATENCY_DEV2__SHIFT 0x1a |
|---|
| 39764 | #define RCC_DEV2_PORT_STRAP2__STRAP_L1_EXIT_LATENCY_DEV2__SHIFT 0x1d |
|---|
| 39765 | #define RCC_DEV2_PORT_STRAP2__STRAP_DE_EMPHASIS_SEL_DN_DEV2_MASK 0x00000001L |
|---|
| 39766 | #define RCC_DEV2_PORT_STRAP2__STRAP_DSN_EN_DN_DEV2_MASK 0x00000002L |
|---|
| 39767 | #define RCC_DEV2_PORT_STRAP2__STRAP_E2E_PREFIX_EN_DEV2_MASK 0x00000004L |
|---|
| 39768 | #define RCC_DEV2_PORT_STRAP2__STRAP_ECN1P1_EN_DEV2_MASK 0x00000008L |
|---|
| 39769 | #define RCC_DEV2_PORT_STRAP2__STRAP_ECRC_CHECK_EN_DEV2_MASK 0x00000010L |
|---|
| 39770 | #define RCC_DEV2_PORT_STRAP2__STRAP_ECRC_GEN_EN_DEV2_MASK 0x00000020L |
|---|
| 39771 | #define RCC_DEV2_PORT_STRAP2__STRAP_ERR_REPORTING_DIS_DEV2_MASK 0x00000040L |
|---|
| 39772 | #define RCC_DEV2_PORT_STRAP2__STRAP_EXTENDED_FMT_SUPPORTED_DEV2_MASK 0x00000080L |
|---|
| 39773 | #define RCC_DEV2_PORT_STRAP2__STRAP_EXTENDED_TAG_ECN_EN_DEV2_MASK 0x00000100L |
|---|
| 39774 | #define RCC_DEV2_PORT_STRAP2__STRAP_EXT_VC_COUNT_DN_DEV2_MASK 0x00000E00L |
|---|
| 39775 | #define RCC_DEV2_PORT_STRAP2__STRAP_FIRST_RCVD_ERR_LOG_DN_DEV2_MASK 0x00001000L |
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| 39776 | #define RCC_DEV2_PORT_STRAP2__STRAP_POISONED_ADVISORY_NONFATAL_DN_DEV2_MASK 0x00002000L |
|---|
| 39777 | #define RCC_DEV2_PORT_STRAP2__STRAP_GEN2_COMPLIANCE_DEV2_MASK 0x00004000L |
|---|
| 39778 | #define RCC_DEV2_PORT_STRAP2__STRAP_GEN2_EN_DEV2_MASK 0x00008000L |
|---|
| 39779 | #define RCC_DEV2_PORT_STRAP2__STRAP_GEN3_COMPLIANCE_DEV2_MASK 0x00010000L |
|---|
| 39780 | #define RCC_DEV2_PORT_STRAP2__STRAP_GEN4_COMPLIANCE_DEV2_MASK 0x00020000L |
|---|
| 39781 | #define RCC_DEV2_PORT_STRAP2__STRAP_L0S_ACCEPTABLE_LATENCY_DEV2_MASK 0x00700000L |
|---|
| 39782 | #define RCC_DEV2_PORT_STRAP2__STRAP_L0S_EXIT_LATENCY_DEV2_MASK 0x03800000L |
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| 39783 | #define RCC_DEV2_PORT_STRAP2__STRAP_L1_ACCEPTABLE_LATENCY_DEV2_MASK 0x1C000000L |
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| 39784 | #define RCC_DEV2_PORT_STRAP2__STRAP_L1_EXIT_LATENCY_DEV2_MASK 0xE0000000L |
|---|
| 39785 | //RCC_DEV2_PORT_STRAP3 |
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| 39786 | #define RCC_DEV2_PORT_STRAP3__STRAP_LINK_BW_NOTIFICATION_CAP_DN_EN_DEV2__SHIFT 0x0 |
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| 39787 | #define RCC_DEV2_PORT_STRAP3__STRAP_LTR_EN_DEV2__SHIFT 0x1 |
|---|
| 39788 | #define RCC_DEV2_PORT_STRAP3__STRAP_LTR_EN_DN_DEV2__SHIFT 0x2 |
|---|
| 39789 | #define RCC_DEV2_PORT_STRAP3__STRAP_MAX_PAYLOAD_SUPPORT_DEV2__SHIFT 0x3 |
|---|
| 39790 | #define RCC_DEV2_PORT_STRAP3__STRAP_MSI_EN_DN_DEV2__SHIFT 0x6 |
|---|
| 39791 | #define RCC_DEV2_PORT_STRAP3__STRAP_MSTCPL_TIMEOUT_EN_DEV2__SHIFT 0x7 |
|---|
| 39792 | #define RCC_DEV2_PORT_STRAP3__STRAP_NO_SOFT_RESET_DN_DEV2__SHIFT 0x8 |
|---|
| 39793 | #define RCC_DEV2_PORT_STRAP3__STRAP_OBFF_SUPPORTED_DEV2__SHIFT 0x9 |
|---|
| 39794 | #define RCC_DEV2_PORT_STRAP3__STRAP_PCIE_LANE_EQUALIZATION_CNTL_DOWNSTREAM_PORT_RX_PRESET_HINT_DEV2__SHIFT 0xb |
|---|
| 39795 | #define RCC_DEV2_PORT_STRAP3__STRAP_PCIE_LANE_EQUALIZATION_CNTL_DOWNSTREAM_PORT_TX_PRESET_DEV2__SHIFT 0xe |
|---|
| 39796 | #define RCC_DEV2_PORT_STRAP3__STRAP_PCIE_LANE_EQUALIZATION_CNTL_UPSTREAM_PORT_RX_PRESET_HINT_DEV2__SHIFT 0x12 |
|---|
| 39797 | #define RCC_DEV2_PORT_STRAP3__STRAP_PCIE_LANE_EQUALIZATION_CNTL_UPSTREAM_PORT_TX_PRESET_DEV2__SHIFT 0x15 |
|---|
| 39798 | #define RCC_DEV2_PORT_STRAP3__STRAP_PM_SUPPORT_DEV2__SHIFT 0x19 |
|---|
| 39799 | #define RCC_DEV2_PORT_STRAP3__STRAP_PM_SUPPORT_DN_DEV2__SHIFT 0x1b |
|---|
| 39800 | #define RCC_DEV2_PORT_STRAP3__STRAP_ATOMIC_EN_DN_DEV2__SHIFT 0x1d |
|---|
| 39801 | #define RCC_DEV2_PORT_STRAP3__STRAP_PMC_DSI_DN_DEV2__SHIFT 0x1f |
|---|
| 39802 | #define RCC_DEV2_PORT_STRAP3__STRAP_LINK_BW_NOTIFICATION_CAP_DN_EN_DEV2_MASK 0x00000001L |
|---|
| 39803 | #define RCC_DEV2_PORT_STRAP3__STRAP_LTR_EN_DEV2_MASK 0x00000002L |
|---|
| 39804 | #define RCC_DEV2_PORT_STRAP3__STRAP_LTR_EN_DN_DEV2_MASK 0x00000004L |
|---|
| 39805 | #define RCC_DEV2_PORT_STRAP3__STRAP_MAX_PAYLOAD_SUPPORT_DEV2_MASK 0x00000038L |
|---|
| 39806 | #define RCC_DEV2_PORT_STRAP3__STRAP_MSI_EN_DN_DEV2_MASK 0x00000040L |
|---|
| 39807 | #define RCC_DEV2_PORT_STRAP3__STRAP_MSTCPL_TIMEOUT_EN_DEV2_MASK 0x00000080L |
|---|
| 39808 | #define RCC_DEV2_PORT_STRAP3__STRAP_NO_SOFT_RESET_DN_DEV2_MASK 0x00000100L |
|---|
| 39809 | #define RCC_DEV2_PORT_STRAP3__STRAP_OBFF_SUPPORTED_DEV2_MASK 0x00000600L |
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| 39810 | #define RCC_DEV2_PORT_STRAP3__STRAP_PCIE_LANE_EQUALIZATION_CNTL_DOWNSTREAM_PORT_RX_PRESET_HINT_DEV2_MASK 0x00003800L |
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| 39811 | #define RCC_DEV2_PORT_STRAP3__STRAP_PCIE_LANE_EQUALIZATION_CNTL_DOWNSTREAM_PORT_TX_PRESET_DEV2_MASK 0x0003C000L |
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| 39812 | #define RCC_DEV2_PORT_STRAP3__STRAP_PCIE_LANE_EQUALIZATION_CNTL_UPSTREAM_PORT_RX_PRESET_HINT_DEV2_MASK 0x001C0000L |
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| 39813 | #define RCC_DEV2_PORT_STRAP3__STRAP_PCIE_LANE_EQUALIZATION_CNTL_UPSTREAM_PORT_TX_PRESET_DEV2_MASK 0x01E00000L |
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| 39814 | #define RCC_DEV2_PORT_STRAP3__STRAP_PM_SUPPORT_DEV2_MASK 0x06000000L |
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| 39815 | #define RCC_DEV2_PORT_STRAP3__STRAP_PM_SUPPORT_DN_DEV2_MASK 0x18000000L |
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| 39816 | #define RCC_DEV2_PORT_STRAP3__STRAP_ATOMIC_EN_DN_DEV2_MASK 0x20000000L |
|---|
| 39817 | #define RCC_DEV2_PORT_STRAP3__STRAP_PMC_DSI_DN_DEV2_MASK 0x80000000L |
|---|
| 39818 | //RCC_DEV2_PORT_STRAP4 |
|---|
| 39819 | #define RCC_DEV2_PORT_STRAP4__STRAP_PWR_BUDGET_DATA_8T0_0_DEV2__SHIFT 0x0 |
|---|
| 39820 | #define RCC_DEV2_PORT_STRAP4__STRAP_PWR_BUDGET_DATA_8T0_1_DEV2__SHIFT 0x8 |
|---|
| 39821 | #define RCC_DEV2_PORT_STRAP4__STRAP_PWR_BUDGET_DATA_8T0_2_DEV2__SHIFT 0x10 |
|---|
| 39822 | #define RCC_DEV2_PORT_STRAP4__STRAP_PWR_BUDGET_DATA_8T0_3_DEV2__SHIFT 0x18 |
|---|
| 39823 | #define RCC_DEV2_PORT_STRAP4__STRAP_PWR_BUDGET_DATA_8T0_0_DEV2_MASK 0x000000FFL |
|---|
| 39824 | #define RCC_DEV2_PORT_STRAP4__STRAP_PWR_BUDGET_DATA_8T0_1_DEV2_MASK 0x0000FF00L |
|---|
| 39825 | #define RCC_DEV2_PORT_STRAP4__STRAP_PWR_BUDGET_DATA_8T0_2_DEV2_MASK 0x00FF0000L |
|---|
| 39826 | #define RCC_DEV2_PORT_STRAP4__STRAP_PWR_BUDGET_DATA_8T0_3_DEV2_MASK 0xFF000000L |
|---|
| 39827 | //RCC_DEV2_PORT_STRAP5 |
|---|
| 39828 | #define RCC_DEV2_PORT_STRAP5__STRAP_PWR_BUDGET_DATA_8T0_4_DEV2__SHIFT 0x0 |
|---|
| 39829 | #define RCC_DEV2_PORT_STRAP5__STRAP_PWR_BUDGET_DATA_8T0_5_DEV2__SHIFT 0x8 |
|---|
| 39830 | #define RCC_DEV2_PORT_STRAP5__STRAP_PWR_BUDGET_SYSTEM_ALLOCATED_DEV2__SHIFT 0x10 |
|---|
| 39831 | #define RCC_DEV2_PORT_STRAP5__STRAP_ATOMIC_64BIT_EN_DN_DEV2__SHIFT 0x11 |
|---|
| 39832 | #define RCC_DEV2_PORT_STRAP5__STRAP_ATOMIC_ROUTING_EN_DEV2__SHIFT 0x12 |
|---|
| 39833 | #define RCC_DEV2_PORT_STRAP5__STRAP_VC_EN_DN_DEV2__SHIFT 0x13 |
|---|
| 39834 | #define RCC_DEV2_PORT_STRAP5__STRAP_TwoVC_EN_DEV2__SHIFT 0x14 |
|---|
| 39835 | #define RCC_DEV2_PORT_STRAP5__STRAP_TwoVC_EN_DN_DEV2__SHIFT 0x15 |
|---|
| 39836 | #define RCC_DEV2_PORT_STRAP5__STRAP_LOCAL_DLF_SUPPORTED_DEV2__SHIFT 0x16 |
|---|
| 39837 | #define RCC_DEV2_PORT_STRAP5__STRAP_ACS_SOURCE_VALIDATION_DN_DEV2__SHIFT 0x17 |
|---|
| 39838 | #define RCC_DEV2_PORT_STRAP5__STRAP_ACS_TRANSLATION_BLOCKING_DN_DEV2__SHIFT 0x18 |
|---|
| 39839 | #define RCC_DEV2_PORT_STRAP5__STRAP_ACS_P2P_REQUEST_REDIRECT_DN_DEV2__SHIFT 0x19 |
|---|
| 39840 | #define RCC_DEV2_PORT_STRAP5__STRAP_ACS_P2P_COMPLETION_REDIRECT_DN_DEV2__SHIFT 0x1a |
|---|
| 39841 | #define RCC_DEV2_PORT_STRAP5__STRAP_ACS_UPSTREAM_FORWARDING_DN_DEV2__SHIFT 0x1b |
|---|
| 39842 | #define RCC_DEV2_PORT_STRAP5__STRAP_ACS_P2P_EGRESS_CONTROL_DN_DEV2__SHIFT 0x1c |
|---|
| 39843 | #define RCC_DEV2_PORT_STRAP5__STRAP_ACS_DIRECT_TRANSLATED_P2P_DN_DEV2__SHIFT 0x1d |
|---|
| 39844 | #define RCC_DEV2_PORT_STRAP5__STRAP_MSI_MAP_EN_DEV2__SHIFT 0x1e |
|---|
| 39845 | #define RCC_DEV2_PORT_STRAP5__STRAP_SSID_EN_DEV2__SHIFT 0x1f |
|---|
| 39846 | #define RCC_DEV2_PORT_STRAP5__STRAP_PWR_BUDGET_DATA_8T0_4_DEV2_MASK 0x000000FFL |
|---|
| 39847 | #define RCC_DEV2_PORT_STRAP5__STRAP_PWR_BUDGET_DATA_8T0_5_DEV2_MASK 0x0000FF00L |
|---|
| 39848 | #define RCC_DEV2_PORT_STRAP5__STRAP_PWR_BUDGET_SYSTEM_ALLOCATED_DEV2_MASK 0x00010000L |
|---|
| 39849 | #define RCC_DEV2_PORT_STRAP5__STRAP_ATOMIC_64BIT_EN_DN_DEV2_MASK 0x00020000L |
|---|
| 39850 | #define RCC_DEV2_PORT_STRAP5__STRAP_ATOMIC_ROUTING_EN_DEV2_MASK 0x00040000L |
|---|
| 39851 | #define RCC_DEV2_PORT_STRAP5__STRAP_VC_EN_DN_DEV2_MASK 0x00080000L |
|---|
| 39852 | #define RCC_DEV2_PORT_STRAP5__STRAP_TwoVC_EN_DEV2_MASK 0x00100000L |
|---|
| 39853 | #define RCC_DEV2_PORT_STRAP5__STRAP_TwoVC_EN_DN_DEV2_MASK 0x00200000L |
|---|
| 39854 | #define RCC_DEV2_PORT_STRAP5__STRAP_LOCAL_DLF_SUPPORTED_DEV2_MASK 0x00400000L |
|---|
| 39855 | #define RCC_DEV2_PORT_STRAP5__STRAP_ACS_SOURCE_VALIDATION_DN_DEV2_MASK 0x00800000L |
|---|
| 39856 | #define RCC_DEV2_PORT_STRAP5__STRAP_ACS_TRANSLATION_BLOCKING_DN_DEV2_MASK 0x01000000L |
|---|
| 39857 | #define RCC_DEV2_PORT_STRAP5__STRAP_ACS_P2P_REQUEST_REDIRECT_DN_DEV2_MASK 0x02000000L |
|---|
| 39858 | #define RCC_DEV2_PORT_STRAP5__STRAP_ACS_P2P_COMPLETION_REDIRECT_DN_DEV2_MASK 0x04000000L |
|---|
| 39859 | #define RCC_DEV2_PORT_STRAP5__STRAP_ACS_UPSTREAM_FORWARDING_DN_DEV2_MASK 0x08000000L |
|---|
| 39860 | #define RCC_DEV2_PORT_STRAP5__STRAP_ACS_P2P_EGRESS_CONTROL_DN_DEV2_MASK 0x10000000L |
|---|
| 39861 | #define RCC_DEV2_PORT_STRAP5__STRAP_ACS_DIRECT_TRANSLATED_P2P_DN_DEV2_MASK 0x20000000L |
|---|
| 39862 | #define RCC_DEV2_PORT_STRAP5__STRAP_MSI_MAP_EN_DEV2_MASK 0x40000000L |
|---|
| 39863 | #define RCC_DEV2_PORT_STRAP5__STRAP_SSID_EN_DEV2_MASK 0x80000000L |
|---|
| 39864 | //RCC_DEV2_PORT_STRAP6 |
|---|
| 39865 | #define RCC_DEV2_PORT_STRAP6__STRAP_CFG_CRS_EN_DEV2__SHIFT 0x0 |
|---|
| 39866 | #define RCC_DEV2_PORT_STRAP6__STRAP_SMN_ERR_STATUS_MASK_EN_DNS_DEV2__SHIFT 0x1 |
|---|
| 39867 | #define RCC_DEV2_PORT_STRAP6__STRAP_INTERNAL_ERR_EN_DEV2__SHIFT 0x2 |
|---|
| 39868 | #define RCC_DEV2_PORT_STRAP6__STRAP_RTM1_PRESENCE_DET_SUPPORT_DEV2__SHIFT 0x3 |
|---|
| 39869 | #define RCC_DEV2_PORT_STRAP6__STRAP_RTM2_PRESENCE_DET_SUPPORT_DEV2__SHIFT 0x4 |
|---|
| 39870 | #define RCC_DEV2_PORT_STRAP6__STRAP_10BIT_TAG_COMPLETER_SUPPORTED_DEV2__SHIFT 0x5 |
|---|
| 39871 | #define RCC_DEV2_PORT_STRAP6__STRAP_10BIT_TAG_REQUESTER_SUPPORTED_DEV2__SHIFT 0x6 |
|---|
| 39872 | #define RCC_DEV2_PORT_STRAP6__STRAP_VF_10BIT_TAG_REQUESTER_SUPPORTED_DEV2__SHIFT 0x7 |
|---|
| 39873 | #define RCC_DEV2_PORT_STRAP6__STRAP_PCIE_16GT_LANE_EQUALIZATION_CNTL_DSP_TX_PRESET_DEV2__SHIFT 0x8 |
|---|
| 39874 | #define RCC_DEV2_PORT_STRAP6__STRAP_PCIE_16GT_LANE_EQUALIZATION_CNTL_USP_TX_PRESET_DEV2__SHIFT 0xc |
|---|
| 39875 | #define RCC_DEV2_PORT_STRAP6__STRAP_TPH_CPLR_SUPPORTED_DN_DEV2__SHIFT 0x10 |
|---|
| 39876 | #define RCC_DEV2_PORT_STRAP6__STRAP_MSI_EXT_MSG_DATA_CAP_DN_DEV2__SHIFT 0x12 |
|---|
| 39877 | #define RCC_DEV2_PORT_STRAP6__STRAP_NO_COMMAND_COMPLETED_SUPPORTED_DEV2__SHIFT 0x13 |
|---|
| 39878 | #define RCC_DEV2_PORT_STRAP6__STRAP_GEN5_COMPLIANCE_DEV2__SHIFT 0x14 |
|---|
| 39879 | #define RCC_DEV2_PORT_STRAP6__STRAP_TARGET_LINK_SPEED_DEV2__SHIFT 0x15 |
|---|
| 39880 | #define RCC_DEV2_PORT_STRAP6__STRAP_PCIE_32GT_LANE_EQUALIZATION_CNTL_DSP_TX_PRESET_DEV2__SHIFT 0x18 |
|---|
| 39881 | #define RCC_DEV2_PORT_STRAP6__STRAP_PCIE_32GT_LANE_EQUALIZATION_CNTL_USP_TX_PRESET_DEV2__SHIFT 0x1c |
|---|
| 39882 | #define RCC_DEV2_PORT_STRAP6__STRAP_CFG_CRS_EN_DEV2_MASK 0x00000001L |
|---|
| 39883 | #define RCC_DEV2_PORT_STRAP6__STRAP_SMN_ERR_STATUS_MASK_EN_DNS_DEV2_MASK 0x00000002L |
|---|
| 39884 | #define RCC_DEV2_PORT_STRAP6__STRAP_INTERNAL_ERR_EN_DEV2_MASK 0x00000004L |
|---|
| 39885 | #define RCC_DEV2_PORT_STRAP6__STRAP_RTM1_PRESENCE_DET_SUPPORT_DEV2_MASK 0x00000008L |
|---|
| 39886 | #define RCC_DEV2_PORT_STRAP6__STRAP_RTM2_PRESENCE_DET_SUPPORT_DEV2_MASK 0x00000010L |
|---|
| 39887 | #define RCC_DEV2_PORT_STRAP6__STRAP_10BIT_TAG_COMPLETER_SUPPORTED_DEV2_MASK 0x00000020L |
|---|
| 39888 | #define RCC_DEV2_PORT_STRAP6__STRAP_10BIT_TAG_REQUESTER_SUPPORTED_DEV2_MASK 0x00000040L |
|---|
| 39889 | #define RCC_DEV2_PORT_STRAP6__STRAP_VF_10BIT_TAG_REQUESTER_SUPPORTED_DEV2_MASK 0x00000080L |
|---|
| 39890 | #define RCC_DEV2_PORT_STRAP6__STRAP_PCIE_16GT_LANE_EQUALIZATION_CNTL_DSP_TX_PRESET_DEV2_MASK 0x00000F00L |
|---|
| 39891 | #define RCC_DEV2_PORT_STRAP6__STRAP_PCIE_16GT_LANE_EQUALIZATION_CNTL_USP_TX_PRESET_DEV2_MASK 0x0000F000L |
|---|
| 39892 | #define RCC_DEV2_PORT_STRAP6__STRAP_TPH_CPLR_SUPPORTED_DN_DEV2_MASK 0x00030000L |
|---|
| 39893 | #define RCC_DEV2_PORT_STRAP6__STRAP_MSI_EXT_MSG_DATA_CAP_DN_DEV2_MASK 0x00040000L |
|---|
| 39894 | #define RCC_DEV2_PORT_STRAP6__STRAP_NO_COMMAND_COMPLETED_SUPPORTED_DEV2_MASK 0x00080000L |
|---|
| 39895 | #define RCC_DEV2_PORT_STRAP6__STRAP_GEN5_COMPLIANCE_DEV2_MASK 0x00100000L |
|---|
| 39896 | #define RCC_DEV2_PORT_STRAP6__STRAP_TARGET_LINK_SPEED_DEV2_MASK 0x00E00000L |
|---|
| 39897 | #define RCC_DEV2_PORT_STRAP6__STRAP_PCIE_32GT_LANE_EQUALIZATION_CNTL_DSP_TX_PRESET_DEV2_MASK 0x0F000000L |
|---|
| 39898 | #define RCC_DEV2_PORT_STRAP6__STRAP_PCIE_32GT_LANE_EQUALIZATION_CNTL_USP_TX_PRESET_DEV2_MASK 0xF0000000L |
|---|
| 39899 | //RCC_DEV2_PORT_STRAP7 |
|---|
| 39900 | #define RCC_DEV2_PORT_STRAP7__STRAP_PORT_NUMBER_DEV2__SHIFT 0x0 |
|---|
| 39901 | #define RCC_DEV2_PORT_STRAP7__STRAP_MAJOR_REV_ID_DN_DEV2__SHIFT 0x8 |
|---|
| 39902 | #define RCC_DEV2_PORT_STRAP7__STRAP_MINOR_REV_ID_DN_DEV2__SHIFT 0xc |
|---|
| 39903 | #define RCC_DEV2_PORT_STRAP7__STRAP_RP_BUSNUM_DEV2__SHIFT 0x10 |
|---|
| 39904 | #define RCC_DEV2_PORT_STRAP7__STRAP_DN_DEVNUM_DEV2__SHIFT 0x18 |
|---|
| 39905 | #define RCC_DEV2_PORT_STRAP7__STRAP_DN_FUNCID_DEV2__SHIFT 0x1d |
|---|
| 39906 | #define RCC_DEV2_PORT_STRAP7__STRAP_PORT_NUMBER_DEV2_MASK 0x000000FFL |
|---|
| 39907 | #define RCC_DEV2_PORT_STRAP7__STRAP_MAJOR_REV_ID_DN_DEV2_MASK 0x00000F00L |
|---|
| 39908 | #define RCC_DEV2_PORT_STRAP7__STRAP_MINOR_REV_ID_DN_DEV2_MASK 0x0000F000L |
|---|
| 39909 | #define RCC_DEV2_PORT_STRAP7__STRAP_RP_BUSNUM_DEV2_MASK 0x00FF0000L |
|---|
| 39910 | #define RCC_DEV2_PORT_STRAP7__STRAP_DN_DEVNUM_DEV2_MASK 0x1F000000L |
|---|
| 39911 | #define RCC_DEV2_PORT_STRAP7__STRAP_DN_FUNCID_DEV2_MASK 0xE0000000L |
|---|
| 39912 | //RCC_DEV2_PORT_STRAP8 |
|---|
| 39913 | #define RCC_DEV2_PORT_STRAP8__STRAP_PWR_BUDGET_DATA_8T0_6_DEV2__SHIFT 0x0 |
|---|
| 39914 | #define RCC_DEV2_PORT_STRAP8__STRAP_PWR_BUDGET_DATA_8T0_7_DEV2__SHIFT 0x8 |
|---|
| 39915 | #define RCC_DEV2_PORT_STRAP8__STRAP_PWR_BUDGET_DATA_8T0_8_DEV2__SHIFT 0x10 |
|---|
| 39916 | #define RCC_DEV2_PORT_STRAP8__STRAP_PWR_BUDGET_DATA_8T0_9_DEV2__SHIFT 0x18 |
|---|
| 39917 | #define RCC_DEV2_PORT_STRAP8__STRAP_PWR_BUDGET_DATA_8T0_6_DEV2_MASK 0x000000FFL |
|---|
| 39918 | #define RCC_DEV2_PORT_STRAP8__STRAP_PWR_BUDGET_DATA_8T0_7_DEV2_MASK 0x0000FF00L |
|---|
| 39919 | #define RCC_DEV2_PORT_STRAP8__STRAP_PWR_BUDGET_DATA_8T0_8_DEV2_MASK 0x00FF0000L |
|---|
| 39920 | #define RCC_DEV2_PORT_STRAP8__STRAP_PWR_BUDGET_DATA_8T0_9_DEV2_MASK 0xFF000000L |
|---|
| 39921 | //RCC_DEV2_PORT_STRAP9 |
|---|
| 39922 | #define RCC_DEV2_PORT_STRAP9__STRAP_PWR_BUDGET_DATA_8T0_a_DEV2__SHIFT 0x0 |
|---|
| 39923 | #define RCC_DEV2_PORT_STRAP9__STRAP_PWR_BUDGET_DATA_8T0_b_DEV2__SHIFT 0x8 |
|---|
| 39924 | #define RCC_DEV2_PORT_STRAP9__STRAP_VENDOR_ID_DN_DEV2__SHIFT 0x10 |
|---|
| 39925 | #define RCC_DEV2_PORT_STRAP9__STRAP_PWR_BUDGET_DATA_8T0_a_DEV2_MASK 0x000000FFL |
|---|
| 39926 | #define RCC_DEV2_PORT_STRAP9__STRAP_PWR_BUDGET_DATA_8T0_b_DEV2_MASK 0x0000FF00L |
|---|
| 39927 | #define RCC_DEV2_PORT_STRAP9__STRAP_VENDOR_ID_DN_DEV2_MASK 0xFFFF0000L |
|---|
| 39928 | //RCC_DEV2_PORT_STRAP10 |
|---|
| 39929 | #define RCC_DEV2_PORT_STRAP10__STRAP_NO_EQ_NEED_SUPPORTED_DEV2__SHIFT 0x0 |
|---|
| 39930 | #define RCC_DEV2_PORT_STRAP10__STRAP_NO_EQ_NEED_SUPPORTED_DN_DEV2__SHIFT 0x1 |
|---|
| 39931 | #define RCC_DEV2_PORT_STRAP10__STRAP_MODIFID_TS_USAGE_MODE1_SUPPORTED_DEV2__SHIFT 0x2 |
|---|
| 39932 | #define RCC_DEV2_PORT_STRAP10__STRAP_MODIFID_TS_USAGE_MODE2_SUPPORTED_DEV2__SHIFT 0x3 |
|---|
| 39933 | #define RCC_DEV2_PORT_STRAP10__STRAP_TRANSMITTER_PRECODEING_ON_DEV2__SHIFT 0x4 |
|---|
| 39934 | #define RCC_DEV2_PORT_STRAP10__STRAP_TRANSMITTER_PRECODE_REQUEST_DEV2__SHIFT 0x5 |
|---|
| 39935 | #define RCC_DEV2_PORT_STRAP10__STRAP_MODIFIED_TS_INFOR1_DEV2__SHIFT 0x6 |
|---|
| 39936 | #define RCC_DEV2_PORT_STRAP10__STRAP_NO_EQ_NEED_SUPPORTED_DEV2_MASK 0x00000001L |
|---|
| 39937 | #define RCC_DEV2_PORT_STRAP10__STRAP_NO_EQ_NEED_SUPPORTED_DN_DEV2_MASK 0x00000002L |
|---|
| 39938 | #define RCC_DEV2_PORT_STRAP10__STRAP_MODIFID_TS_USAGE_MODE1_SUPPORTED_DEV2_MASK 0x00000004L |
|---|
| 39939 | #define RCC_DEV2_PORT_STRAP10__STRAP_MODIFID_TS_USAGE_MODE2_SUPPORTED_DEV2_MASK 0x00000008L |
|---|
| 39940 | #define RCC_DEV2_PORT_STRAP10__STRAP_TRANSMITTER_PRECODEING_ON_DEV2_MASK 0x00000010L |
|---|
| 39941 | #define RCC_DEV2_PORT_STRAP10__STRAP_TRANSMITTER_PRECODE_REQUEST_DEV2_MASK 0x00000020L |
|---|
| 39942 | #define RCC_DEV2_PORT_STRAP10__STRAP_MODIFIED_TS_INFOR1_DEV2_MASK 0x0007FFC0L |
|---|
| 39943 | //RCC_DEV2_PORT_STRAP11 |
|---|
| 39944 | #define RCC_DEV2_PORT_STRAP11__STRAP_MODIFIED_TS_VENDOR_ID_DEV2__SHIFT 0x0 |
|---|
| 39945 | #define RCC_DEV2_PORT_STRAP11__STRAP_RTR_RESET_TIME_DN_DEV2__SHIFT 0x10 |
|---|
| 39946 | #define RCC_DEV2_PORT_STRAP11__STRAP_RTR_VALID_DN_DEV2__SHIFT 0x1c |
|---|
| 39947 | #define RCC_DEV2_PORT_STRAP11__STRAP_RTR_EN_DN_DEV2__SHIFT 0x1d |
|---|
| 39948 | #define RCC_DEV2_PORT_STRAP11__STRAP_MODIFIED_TS_VENDOR_ID_DEV2_MASK 0x0000FFFFL |
|---|
| 39949 | #define RCC_DEV2_PORT_STRAP11__STRAP_RTR_RESET_TIME_DN_DEV2_MASK 0x0FFF0000L |
|---|
| 39950 | #define RCC_DEV2_PORT_STRAP11__STRAP_RTR_VALID_DN_DEV2_MASK 0x10000000L |
|---|
| 39951 | #define RCC_DEV2_PORT_STRAP11__STRAP_RTR_EN_DN_DEV2_MASK 0x20000000L |
|---|
| 39952 | //RCC_DEV2_PORT_STRAP12 |
|---|
| 39953 | #define RCC_DEV2_PORT_STRAP12__STRAP_MODIFIED_TS_INFOR2_DEV2__SHIFT 0x0 |
|---|
| 39954 | #define RCC_DEV2_PORT_STRAP12__STRAP_MODIFIED_TS_INFOR2_DEV2_MASK 0x00FFFFFFL |
|---|
| 39955 | //RCC_DEV2_PORT_STRAP13 |
|---|
| 39956 | #define RCC_DEV2_PORT_STRAP13__STRAP_ALTERNATE_PROTOCOL_COUNT_DEV2__SHIFT 0x0 |
|---|
| 39957 | #define RCC_DEV2_PORT_STRAP13__STRAP_ALTERNATE_PROTOCOL_SELECTIVE_ENABLE_SUPPORTED_DEV2__SHIFT 0x8 |
|---|
| 39958 | #define RCC_DEV2_PORT_STRAP13__STRAP_ALTERNATE_PROTOCOL_DETAILS_DEV2__SHIFT 0x9 |
|---|
| 39959 | #define RCC_DEV2_PORT_STRAP13__STRAP_RTR_D3HOTD0_TIME_DN_DEV2__SHIFT 0x14 |
|---|
| 39960 | #define RCC_DEV2_PORT_STRAP13__STRAP_ALTERNATE_PROTOCOL_COUNT_DEV2_MASK 0x000000FFL |
|---|
| 39961 | #define RCC_DEV2_PORT_STRAP13__STRAP_ALTERNATE_PROTOCOL_SELECTIVE_ENABLE_SUPPORTED_DEV2_MASK 0x00000100L |
|---|
| 39962 | #define RCC_DEV2_PORT_STRAP13__STRAP_ALTERNATE_PROTOCOL_DETAILS_DEV2_MASK 0x000FFE00L |
|---|
| 39963 | #define RCC_DEV2_PORT_STRAP13__STRAP_RTR_D3HOTD0_TIME_DN_DEV2_MASK 0xFFF00000L |
|---|
| 39964 | //RCC_STRAP2_RCC_BIF_STRAP0 |
|---|
| 39965 | #define RCC_STRAP2_RCC_BIF_STRAP0__STRAP_GEN4_DIS_PIN__SHIFT 0x0 |
|---|
| 39966 | #define RCC_STRAP2_RCC_BIF_STRAP0__STRAP_VGA_DIS_PIN__SHIFT 0x2 |
|---|
| 39967 | #define RCC_STRAP2_RCC_BIF_STRAP0__STRAP_MEM_AP_SIZE_PIN__SHIFT 0x3 |
|---|
| 39968 | #define RCC_STRAP2_RCC_BIF_STRAP0__STRAP_BIOS_ROM_EN_PIN__SHIFT 0x6 |
|---|
| 39969 | #define RCC_STRAP2_RCC_BIF_STRAP0__STRAP_PX_CAPABLE__SHIFT 0x7 |
|---|
| 39970 | #define RCC_STRAP2_RCC_BIF_STRAP0__STRAP_BIF_KILL_GEN3__SHIFT 0x8 |
|---|
| 39971 | #define RCC_STRAP2_RCC_BIF_STRAP0__STRAP_MSI_FIRST_BE_FULL_PAYLOAD_EN__SHIFT 0x9 |
|---|
| 39972 | #define RCC_STRAP2_RCC_BIF_STRAP0__STRAP_NBIF_IGNORE_ERR_INFLR__SHIFT 0xa |
|---|
| 39973 | #define RCC_STRAP2_RCC_BIF_STRAP0__STRAP_PME_SUPPORT_COMPLIANCE_EN__SHIFT 0xb |
|---|
| 39974 | #define RCC_STRAP2_RCC_BIF_STRAP0__STRAP_RX_IGNORE_EP_ERR__SHIFT 0xc |
|---|
| 39975 | #define RCC_STRAP2_RCC_BIF_STRAP0__STRAP_RX_IGNORE_MSG_ERR__SHIFT 0xd |
|---|
| 39976 | #define RCC_STRAP2_RCC_BIF_STRAP0__STRAP_RX_IGNORE_MAX_PAYLOAD_ERR__SHIFT 0xe |
|---|
| 39977 | #define RCC_STRAP2_RCC_BIF_STRAP0__STRAP_RX_IGNORE_SHORTPREFIX_ERR_DN__SHIFT 0xf |
|---|
| 39978 | #define RCC_STRAP2_RCC_BIF_STRAP0__STRAP_RX_IGNORE_TC_ERR__SHIFT 0x10 |
|---|
| 39979 | #define RCC_STRAP2_RCC_BIF_STRAP0__STRAP_RX_IGNORE_TC_ERR_DN__SHIFT 0x11 |
|---|
| 39980 | #define RCC_STRAP2_RCC_BIF_STRAP0__STRAP_GEN3_DIS__SHIFT 0x18 |
|---|
| 39981 | #define RCC_STRAP2_RCC_BIF_STRAP0__STRAP_BIF_KILL_GEN4__SHIFT 0x19 |
|---|
| 39982 | #define RCC_STRAP2_RCC_BIF_STRAP0__STRAP_QUICKSIM_START__SHIFT 0x1a |
|---|
| 39983 | #define RCC_STRAP2_RCC_BIF_STRAP0__STRAP_NO_RO_ENABLED_P2P_PASSING__SHIFT 0x1b |
|---|
| 39984 | #define RCC_STRAP2_RCC_BIF_STRAP0__STRAP_CFG0_RD_VF_BUSNUM_CHK_EN__SHIFT 0x1d |
|---|
| 39985 | #define RCC_STRAP2_RCC_BIF_STRAP0__STRAP_BIGAPU_MODE__SHIFT 0x1e |
|---|
| 39986 | #define RCC_STRAP2_RCC_BIF_STRAP0__STRAP_LINK_DOWN_RESET_EN__SHIFT 0x1f |
|---|
| 39987 | #define RCC_STRAP2_RCC_BIF_STRAP0__STRAP_GEN4_DIS_PIN_MASK 0x00000001L |
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| 39988 | #define RCC_STRAP2_RCC_BIF_STRAP0__STRAP_VGA_DIS_PIN_MASK 0x00000004L |
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| 39989 | #define RCC_STRAP2_RCC_BIF_STRAP0__STRAP_MEM_AP_SIZE_PIN_MASK 0x00000038L |
|---|
| 39990 | #define RCC_STRAP2_RCC_BIF_STRAP0__STRAP_BIOS_ROM_EN_PIN_MASK 0x00000040L |
|---|
| 39991 | #define RCC_STRAP2_RCC_BIF_STRAP0__STRAP_PX_CAPABLE_MASK 0x00000080L |
|---|
| 39992 | #define RCC_STRAP2_RCC_BIF_STRAP0__STRAP_BIF_KILL_GEN3_MASK 0x00000100L |
|---|
| 39993 | #define RCC_STRAP2_RCC_BIF_STRAP0__STRAP_MSI_FIRST_BE_FULL_PAYLOAD_EN_MASK 0x00000200L |
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| 39994 | #define RCC_STRAP2_RCC_BIF_STRAP0__STRAP_NBIF_IGNORE_ERR_INFLR_MASK 0x00000400L |
|---|
| 39995 | #define RCC_STRAP2_RCC_BIF_STRAP0__STRAP_PME_SUPPORT_COMPLIANCE_EN_MASK 0x00000800L |
|---|
| 39996 | #define RCC_STRAP2_RCC_BIF_STRAP0__STRAP_RX_IGNORE_EP_ERR_MASK 0x00001000L |
|---|
| 39997 | #define RCC_STRAP2_RCC_BIF_STRAP0__STRAP_RX_IGNORE_MSG_ERR_MASK 0x00002000L |
|---|
| 39998 | #define RCC_STRAP2_RCC_BIF_STRAP0__STRAP_RX_IGNORE_MAX_PAYLOAD_ERR_MASK 0x00004000L |
|---|
| 39999 | #define RCC_STRAP2_RCC_BIF_STRAP0__STRAP_RX_IGNORE_SHORTPREFIX_ERR_DN_MASK 0x00008000L |
|---|
| 40000 | #define RCC_STRAP2_RCC_BIF_STRAP0__STRAP_RX_IGNORE_TC_ERR_MASK 0x00010000L |
|---|
| 40001 | #define RCC_STRAP2_RCC_BIF_STRAP0__STRAP_RX_IGNORE_TC_ERR_DN_MASK 0x00020000L |
|---|
| 40002 | #define RCC_STRAP2_RCC_BIF_STRAP0__STRAP_GEN3_DIS_MASK 0x01000000L |
|---|
| 40003 | #define RCC_STRAP2_RCC_BIF_STRAP0__STRAP_BIF_KILL_GEN4_MASK 0x02000000L |
|---|
| 40004 | #define RCC_STRAP2_RCC_BIF_STRAP0__STRAP_QUICKSIM_START_MASK 0x04000000L |
|---|
| 40005 | #define RCC_STRAP2_RCC_BIF_STRAP0__STRAP_NO_RO_ENABLED_P2P_PASSING_MASK 0x08000000L |
|---|
| 40006 | #define RCC_STRAP2_RCC_BIF_STRAP0__STRAP_CFG0_RD_VF_BUSNUM_CHK_EN_MASK 0x20000000L |
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| 40007 | #define RCC_STRAP2_RCC_BIF_STRAP0__STRAP_BIGAPU_MODE_MASK 0x40000000L |
|---|
| 40008 | #define RCC_STRAP2_RCC_BIF_STRAP0__STRAP_LINK_DOWN_RESET_EN_MASK 0x80000000L |
|---|
| 40009 | //RCC_STRAP2_RCC_BIF_STRAP1 |
|---|
| 40010 | #define RCC_STRAP2_RCC_BIF_STRAP1__FUSESTRAP_VALID__SHIFT 0x0 |
|---|
| 40011 | #define RCC_STRAP2_RCC_BIF_STRAP1__ROMSTRAP_VALID__SHIFT 0x1 |
|---|
| 40012 | #define RCC_STRAP2_RCC_BIF_STRAP1__WRITE_DISABLE__SHIFT 0x2 |
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| 40017 | #define RCC_STRAP2_RCC_BIF_STRAP1__STRAP_SWUS_APER_EN__SHIFT 0x8 |
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|---|
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| 40021 | #define RCC_STRAP2_RCC_BIF_STRAP1__STRAP_HWREV_LSB2__SHIFT 0xd |
|---|
| 40022 | #define RCC_STRAP2_RCC_BIF_STRAP1__STRAP_SWREV_LSB2__SHIFT 0xf |
|---|
| 40023 | #define RCC_STRAP2_RCC_BIF_STRAP1__STRAP_LINK_RST_CFG_ONLY__SHIFT 0x11 |
|---|
| 40024 | #define RCC_STRAP2_RCC_BIF_STRAP1__STRAP_BIF_IOV_LKRST_DIS__SHIFT 0x12 |
|---|
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|---|
| 40026 | #define RCC_STRAP2_RCC_BIF_STRAP1__STRAP_PHY_16GT_EN__SHIFT 0x14 |
|---|
| 40027 | #define RCC_STRAP2_RCC_BIF_STRAP1__STRAP_MARGIN_EN__SHIFT 0x15 |
|---|
| 40028 | #define RCC_STRAP2_RCC_BIF_STRAP1__STRAP_BIF_PSN_UR_RPT_EN__SHIFT 0x16 |
|---|
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|---|
| 40030 | #define RCC_STRAP2_RCC_BIF_STRAP1__STRAP_GFX_FUNC_LTR_MODE__SHIFT 0x1a |
|---|
| 40031 | #define RCC_STRAP2_RCC_BIF_STRAP1__STRAP_GSI_SMN_POSTWR_MULTI_EN__SHIFT 0x1b |
|---|
| 40032 | #define RCC_STRAP2_RCC_BIF_STRAP1__STRAP_DLF_EN_EP__SHIFT 0x1d |
|---|
| 40033 | #define RCC_STRAP2_RCC_BIF_STRAP1__STRAP_AP_EN__SHIFT 0x1e |
|---|
| 40034 | #define RCC_STRAP2_RCC_BIF_STRAP1__STRAP_AP_EN_DN__SHIFT 0x1f |
|---|
| 40035 | #define RCC_STRAP2_RCC_BIF_STRAP1__FUSESTRAP_VALID_MASK 0x00000001L |
|---|
| 40036 | #define RCC_STRAP2_RCC_BIF_STRAP1__ROMSTRAP_VALID_MASK 0x00000002L |
|---|
| 40037 | #define RCC_STRAP2_RCC_BIF_STRAP1__WRITE_DISABLE_MASK 0x00000004L |
|---|
| 40038 | #define RCC_STRAP2_RCC_BIF_STRAP1__STRAP_ECRC_INTERMEDIATE_CHK_EN_MASK 0x00000008L |
|---|
| 40039 | #define RCC_STRAP2_RCC_BIF_STRAP1__STRAP_IGNORE_E2E_PREFIX_UR_SWUS_MASK 0x00000020L |
|---|
| 40040 | #define RCC_STRAP2_RCC_BIF_STRAP1__STRAP_MARGINING_USES_SOFTWARE_MASK 0x00000040L |
|---|
| 40041 | #define RCC_STRAP2_RCC_BIF_STRAP1__STRAP_MARGINING_READY_MASK 0x00000080L |
|---|
| 40042 | #define RCC_STRAP2_RCC_BIF_STRAP1__STRAP_SWUS_APER_EN_MASK 0x00000100L |
|---|
| 40043 | #define RCC_STRAP2_RCC_BIF_STRAP1__STRAP_SWUS_64BAR_EN_MASK 0x00000200L |
|---|
| 40044 | #define RCC_STRAP2_RCC_BIF_STRAP1__STRAP_SWUS_AP_SIZE_MASK 0x00000C00L |
|---|
| 40045 | #define RCC_STRAP2_RCC_BIF_STRAP1__STRAP_SWUS_APER_PREFETCHABLE_MASK 0x00001000L |
|---|
| 40046 | #define RCC_STRAP2_RCC_BIF_STRAP1__STRAP_HWREV_LSB2_MASK 0x00006000L |
|---|
| 40047 | #define RCC_STRAP2_RCC_BIF_STRAP1__STRAP_SWREV_LSB2_MASK 0x00018000L |
|---|
| 40048 | #define RCC_STRAP2_RCC_BIF_STRAP1__STRAP_LINK_RST_CFG_ONLY_MASK 0x00020000L |
|---|
| 40049 | #define RCC_STRAP2_RCC_BIF_STRAP1__STRAP_BIF_IOV_LKRST_DIS_MASK 0x00040000L |
|---|
| 40050 | #define RCC_STRAP2_RCC_BIF_STRAP1__STRAP_DLF_EN_MASK 0x00080000L |
|---|
| 40051 | #define RCC_STRAP2_RCC_BIF_STRAP1__STRAP_PHY_16GT_EN_MASK 0x00100000L |
|---|
| 40052 | #define RCC_STRAP2_RCC_BIF_STRAP1__STRAP_MARGIN_EN_MASK 0x00200000L |
|---|
| 40053 | #define RCC_STRAP2_RCC_BIF_STRAP1__STRAP_BIF_PSN_UR_RPT_EN_MASK 0x00400000L |
|---|
| 40054 | #define RCC_STRAP2_RCC_BIF_STRAP1__STRAP_BIF_SLOT_POWER_SUPPORT_EN_MASK 0x00800000L |
|---|
| 40055 | #define RCC_STRAP2_RCC_BIF_STRAP1__STRAP_GFX_FUNC_LTR_MODE_MASK 0x04000000L |
|---|
| 40056 | #define RCC_STRAP2_RCC_BIF_STRAP1__STRAP_GSI_SMN_POSTWR_MULTI_EN_MASK 0x18000000L |
|---|
| 40057 | #define RCC_STRAP2_RCC_BIF_STRAP1__STRAP_DLF_EN_EP_MASK 0x20000000L |
|---|
| 40058 | #define RCC_STRAP2_RCC_BIF_STRAP1__STRAP_AP_EN_MASK 0x40000000L |
|---|
| 40059 | #define RCC_STRAP2_RCC_BIF_STRAP1__STRAP_AP_EN_DN_MASK 0x80000000L |
|---|
| 40060 | //RCC_STRAP2_RCC_BIF_STRAP2 |
|---|
| 40061 | #define RCC_STRAP2_RCC_BIF_STRAP2__STRAP_PCIESWUS_INDEX_APER_RANGE__SHIFT 0x0 |
|---|
| 40062 | #define RCC_STRAP2_RCC_BIF_STRAP2__STRAP_SUC_IND_ACCESS_DIS__SHIFT 0x3 |
|---|
| 40063 | #define RCC_STRAP2_RCC_BIF_STRAP2__STRAP_SUM_IND_ACCESS_DIS__SHIFT 0x4 |
|---|
| 40064 | #define RCC_STRAP2_RCC_BIF_STRAP2__STRAP_ENDP_LINKDOWN_DROP_DMA__SHIFT 0x5 |
|---|
| 40065 | #define RCC_STRAP2_RCC_BIF_STRAP2__STRAP_SWITCH_LINKDOWN_DROP_DMA__SHIFT 0x6 |
|---|
| 40066 | #define RCC_STRAP2_RCC_BIF_STRAP2__STRAP_SWUS_SEC_LVL_OVRD_EN__SHIFT 0x7 |
|---|
| 40067 | #define RCC_STRAP2_RCC_BIF_STRAP2__STRAP_GMI_DNS_SDP_CLKREQ_TOGGLE_DIS__SHIFT 0x8 |
|---|
| 40068 | #define RCC_STRAP2_RCC_BIF_STRAP2__STRAP_ACS_MSKSEV_EP_HIDE_DIS__SHIFT 0x9 |
|---|
| 40069 | #define RCC_STRAP2_RCC_BIF_STRAP2__STRAP_CFG_PG_FW_INTERLOCK_EXIT_EN__SHIFT 0xa |
|---|
| 40070 | #define RCC_STRAP2_RCC_BIF_STRAP2__RESERVED_BIF_STRAP2__SHIFT 0xd |
|---|
| 40071 | #define RCC_STRAP2_RCC_BIF_STRAP2__STRAP_LTR_IN_ASPML1_DIS__SHIFT 0xe |
|---|
| 40072 | #define RCC_STRAP2_RCC_BIF_STRAP2__STRAP_GFXAZ_POWERSTATE_INTERLOCK_EN__SHIFT 0xf |
|---|
| 40073 | #define RCC_STRAP2_RCC_BIF_STRAP2__STRAP_PWRBRK_DEGLITCH_CYCLE__SHIFT 0x10 |
|---|
| 40074 | #define RCC_STRAP2_RCC_BIF_STRAP2__STRAP_PWRBRK_DEGLITCH_BYPASS__SHIFT 0x18 |
|---|
| 40075 | #define RCC_STRAP2_RCC_BIF_STRAP2__STRAP_VLINK_PMETO_LDN_EXIT_BY_LNKRST_DIS__SHIFT 0x1f |
|---|
| 40076 | #define RCC_STRAP2_RCC_BIF_STRAP2__STRAP_PCIESWUS_INDEX_APER_RANGE_MASK 0x00000001L |
|---|
| 40077 | #define RCC_STRAP2_RCC_BIF_STRAP2__STRAP_SUC_IND_ACCESS_DIS_MASK 0x00000008L |
|---|
| 40078 | #define RCC_STRAP2_RCC_BIF_STRAP2__STRAP_SUM_IND_ACCESS_DIS_MASK 0x00000010L |
|---|
| 40079 | #define RCC_STRAP2_RCC_BIF_STRAP2__STRAP_ENDP_LINKDOWN_DROP_DMA_MASK 0x00000020L |
|---|
| 40080 | #define RCC_STRAP2_RCC_BIF_STRAP2__STRAP_SWITCH_LINKDOWN_DROP_DMA_MASK 0x00000040L |
|---|
| 40081 | #define RCC_STRAP2_RCC_BIF_STRAP2__STRAP_SWUS_SEC_LVL_OVRD_EN_MASK 0x00000080L |
|---|
| 40082 | #define RCC_STRAP2_RCC_BIF_STRAP2__STRAP_GMI_DNS_SDP_CLKREQ_TOGGLE_DIS_MASK 0x00000100L |
|---|
| 40083 | #define RCC_STRAP2_RCC_BIF_STRAP2__STRAP_ACS_MSKSEV_EP_HIDE_DIS_MASK 0x00000200L |
|---|
| 40084 | #define RCC_STRAP2_RCC_BIF_STRAP2__STRAP_CFG_PG_FW_INTERLOCK_EXIT_EN_MASK 0x00000C00L |
|---|
| 40085 | #define RCC_STRAP2_RCC_BIF_STRAP2__RESERVED_BIF_STRAP2_MASK 0x00002000L |
|---|
| 40086 | #define RCC_STRAP2_RCC_BIF_STRAP2__STRAP_LTR_IN_ASPML1_DIS_MASK 0x00004000L |
|---|
| 40087 | #define RCC_STRAP2_RCC_BIF_STRAP2__STRAP_GFXAZ_POWERSTATE_INTERLOCK_EN_MASK 0x00008000L |
|---|
| 40088 | #define RCC_STRAP2_RCC_BIF_STRAP2__STRAP_PWRBRK_DEGLITCH_CYCLE_MASK 0x00FF0000L |
|---|
| 40089 | #define RCC_STRAP2_RCC_BIF_STRAP2__STRAP_PWRBRK_DEGLITCH_BYPASS_MASK 0x01000000L |
|---|
| 40090 | #define RCC_STRAP2_RCC_BIF_STRAP2__STRAP_VLINK_PMETO_LDN_EXIT_BY_LNKRST_DIS_MASK 0x80000000L |
|---|
| 40091 | //RCC_STRAP2_RCC_BIF_STRAP3 |
|---|
| 40092 | #define RCC_STRAP2_RCC_BIF_STRAP3__STRAP_VLINK_ASPM_IDLE_TIMER__SHIFT 0x0 |
|---|
| 40093 | #define RCC_STRAP2_RCC_BIF_STRAP3__STRAP_VLINK_PM_L1_ENTRY_TIMER__SHIFT 0x10 |
|---|
| 40094 | #define RCC_STRAP2_RCC_BIF_STRAP3__STRAP_VLINK_ASPM_IDLE_TIMER_MASK 0x0000FFFFL |
|---|
| 40095 | #define RCC_STRAP2_RCC_BIF_STRAP3__STRAP_VLINK_PM_L1_ENTRY_TIMER_MASK 0xFFFF0000L |
|---|
| 40096 | //RCC_STRAP2_RCC_BIF_STRAP4 |
|---|
| 40097 | #define RCC_STRAP2_RCC_BIF_STRAP4__STRAP_VLINK_L0S_EXIT_TIMER__SHIFT 0x0 |
|---|
| 40098 | #define RCC_STRAP2_RCC_BIF_STRAP4__STRAP_VLINK_L1_EXIT_TIMER__SHIFT 0x10 |
|---|
| 40099 | #define RCC_STRAP2_RCC_BIF_STRAP4__STRAP_VLINK_L0S_EXIT_TIMER_MASK 0x0000FFFFL |
|---|
| 40100 | #define RCC_STRAP2_RCC_BIF_STRAP4__STRAP_VLINK_L1_EXIT_TIMER_MASK 0xFFFF0000L |
|---|
| 40101 | //RCC_STRAP2_RCC_BIF_STRAP5 |
|---|
| 40102 | #define RCC_STRAP2_RCC_BIF_STRAP5__STRAP_VLINK_LDN_ENTRY_TIMER__SHIFT 0x0 |
|---|
| 40103 | #define RCC_STRAP2_RCC_BIF_STRAP5__STRAP_VLINK_LDN_ON_SWUS_LDN_EN__SHIFT 0x10 |
|---|
| 40104 | #define RCC_STRAP2_RCC_BIF_STRAP5__STRAP_VLINK_LDN_ON_SWUS_SECRST_EN__SHIFT 0x11 |
|---|
| 40105 | #define RCC_STRAP2_RCC_BIF_STRAP5__STRAP_VLINK_ENTER_COMPLIANCE_DIS__SHIFT 0x12 |
|---|
| 40106 | #define RCC_STRAP2_RCC_BIF_STRAP5__STRAP_IGNORE_PSN_ON_VDM1_DIS__SHIFT 0x13 |
|---|
| 40107 | #define RCC_STRAP2_RCC_BIF_STRAP5__STRAP_SMN_ERR_STATUS_MASK_EN_UPS__SHIFT 0x14 |
|---|
| 40108 | #define RCC_STRAP2_RCC_BIF_STRAP5__STRAP_REG_PROTECTION_DIS__SHIFT 0x15 |
|---|
| 40109 | #define RCC_STRAP2_RCC_BIF_STRAP5__STRAP_SMN_ERRRSP_DATA_FORCE__SHIFT 0x16 |
|---|
| 40110 | #define RCC_STRAP2_RCC_BIF_STRAP5__STRAP_INTERMEDIATERSP_DATA_ALLF_DATA_FORCE__SHIFT 0x18 |
|---|
| 40111 | #define RCC_STRAP2_RCC_BIF_STRAP5__STRAP_EMER_POWER_REDUCTION_SUPPORTED__SHIFT 0x19 |
|---|
| 40112 | #define RCC_STRAP2_RCC_BIF_STRAP5__STRAP_EMER_POWER_REDUCTION_INIT_REQ__SHIFT 0x1b |
|---|
| 40113 | #define RCC_STRAP2_RCC_BIF_STRAP5__STRAP_PWRBRK_STATUS_TIMER__SHIFT 0x1c |
|---|
| 40114 | #define RCC_STRAP2_RCC_BIF_STRAP5__STRAP_VLINK_LDN_ENTRY_TIMER_MASK 0x0000FFFFL |
|---|
| 40115 | #define RCC_STRAP2_RCC_BIF_STRAP5__STRAP_VLINK_LDN_ON_SWUS_LDN_EN_MASK 0x00010000L |
|---|
| 40116 | #define RCC_STRAP2_RCC_BIF_STRAP5__STRAP_VLINK_LDN_ON_SWUS_SECRST_EN_MASK 0x00020000L |
|---|
| 40117 | #define RCC_STRAP2_RCC_BIF_STRAP5__STRAP_VLINK_ENTER_COMPLIANCE_DIS_MASK 0x00040000L |
|---|
| 40118 | #define RCC_STRAP2_RCC_BIF_STRAP5__STRAP_IGNORE_PSN_ON_VDM1_DIS_MASK 0x00080000L |
|---|
| 40119 | #define RCC_STRAP2_RCC_BIF_STRAP5__STRAP_SMN_ERR_STATUS_MASK_EN_UPS_MASK 0x00100000L |
|---|
| 40120 | #define RCC_STRAP2_RCC_BIF_STRAP5__STRAP_REG_PROTECTION_DIS_MASK 0x00200000L |
|---|
| 40121 | #define RCC_STRAP2_RCC_BIF_STRAP5__STRAP_SMN_ERRRSP_DATA_FORCE_MASK 0x00C00000L |
|---|
| 40122 | #define RCC_STRAP2_RCC_BIF_STRAP5__STRAP_INTERMEDIATERSP_DATA_ALLF_DATA_FORCE_MASK 0x01000000L |
|---|
| 40123 | #define RCC_STRAP2_RCC_BIF_STRAP5__STRAP_EMER_POWER_REDUCTION_SUPPORTED_MASK 0x06000000L |
|---|
| 40124 | #define RCC_STRAP2_RCC_BIF_STRAP5__STRAP_EMER_POWER_REDUCTION_INIT_REQ_MASK 0x08000000L |
|---|
| 40125 | #define RCC_STRAP2_RCC_BIF_STRAP5__STRAP_PWRBRK_STATUS_TIMER_MASK 0x70000000L |
|---|
| 40126 | //RCC_STRAP2_RCC_BIF_STRAP6 |
|---|
| 40127 | #define RCC_STRAP2_RCC_BIF_STRAP6__STRAP_GEN5_DIS_PIN__SHIFT 0x0 |
|---|
| 40128 | #define RCC_STRAP2_RCC_BIF_STRAP6__STRAP_BIF_KILL_GEN5__SHIFT 0x1 |
|---|
| 40129 | #define RCC_STRAP2_RCC_BIF_STRAP6__STRAP_PHY_32GT_EN__SHIFT 0x2 |
|---|
| 40130 | #define RCC_STRAP2_RCC_BIF_STRAP6__STRAP_GEN5_DIS_PIN_MASK 0x00000001L |
|---|
| 40131 | #define RCC_STRAP2_RCC_BIF_STRAP6__STRAP_BIF_KILL_GEN5_MASK 0x00000002L |
|---|
| 40132 | #define RCC_STRAP2_RCC_BIF_STRAP6__STRAP_PHY_32GT_EN_MASK 0x00000004L |
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| 40191 | #define RCC_STRAP2_RCC_DEV0_EPF0_STRAP2__STRAP_PAGE_REQ_EN_DEV0_F0_MASK 0x08000000L |
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| 40192 | #define RCC_STRAP2_RCC_DEV0_EPF0_STRAP2__STRAP_PASID_EN_DEV0_F0_MASK 0x10000000L |
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| 40193 | #define RCC_STRAP2_RCC_DEV0_EPF0_STRAP2__STRAP_PASID_EXE_PERMISSION_SUPPORTED_DEV0_F0_MASK 0x20000000L |
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| 40197 | #define RCC_STRAP2_RCC_DEV0_EPF0_STRAP3__STRAP_POISONED_ADVISORY_NONFATAL_DEV0_F0__SHIFT 0x0 |
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|---|
| 40201 | #define RCC_STRAP2_RCC_DEV0_EPF0_STRAP3__STRAP_MSI_CLR_PENDING_EN_DEV0_F0__SHIFT 0x13 |
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| 40205 | #define RCC_STRAP2_RCC_DEV0_EPF0_STRAP3__STRAP_ALL_MSI_EVENT_SUPPORT_EN_DEV0_F0__SHIFT 0x1a |
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| 40206 | #define RCC_STRAP2_RCC_DEV0_EPF0_STRAP3__STRAP_SMN_ERR_STATUS_MASK_EN_EP_DEV0_F0__SHIFT 0x1b |
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| 40207 | #define RCC_STRAP2_RCC_DEV0_EPF0_STRAP3__STRAP_VF_RESIZE_BAR_EN_DEV0_F0__SHIFT 0x1c |
|---|
| 40208 | #define RCC_STRAP2_RCC_DEV0_EPF0_STRAP3__STRAP_CLK_PM_EN_DEV0_F0__SHIFT 0x1d |
|---|
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|---|
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|---|
| 40211 | #define RCC_STRAP2_RCC_DEV0_EPF0_STRAP3__STRAP_POISONED_ADVISORY_NONFATAL_DEV0_F0_MASK 0x00000001L |
|---|
| 40212 | #define RCC_STRAP2_RCC_DEV0_EPF0_STRAP3__STRAP_PWR_EN_DEV0_F0_MASK 0x00000002L |
|---|
| 40213 | #define RCC_STRAP2_RCC_DEV0_EPF0_STRAP3__STRAP_SUBSYS_ID_DEV0_F0_MASK 0x0003FFFCL |
|---|
| 40214 | #define RCC_STRAP2_RCC_DEV0_EPF0_STRAP3__STRAP_MSI_EN_DEV0_F0_MASK 0x00040000L |
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| 40215 | #define RCC_STRAP2_RCC_DEV0_EPF0_STRAP3__STRAP_MSI_CLR_PENDING_EN_DEV0_F0_MASK 0x00080000L |
|---|
| 40216 | #define RCC_STRAP2_RCC_DEV0_EPF0_STRAP3__STRAP_MSIX_EN_DEV0_F0_MASK 0x00100000L |
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| 40217 | #define RCC_STRAP2_RCC_DEV0_EPF0_STRAP3__STRAP_MSIX_TABLE_BIR_DEV0_F0_MASK 0x00E00000L |
|---|
| 40218 | #define RCC_STRAP2_RCC_DEV0_EPF0_STRAP3__STRAP_PMC_DSI_DEV0_F0_MASK 0x01000000L |
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| 40219 | #define RCC_STRAP2_RCC_DEV0_EPF0_STRAP3__STRAP_ALL_MSI_EVENT_SUPPORT_EN_DEV0_F0_MASK 0x04000000L |
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| 40220 | #define RCC_STRAP2_RCC_DEV0_EPF0_STRAP3__STRAP_SMN_ERR_STATUS_MASK_EN_EP_DEV0_F0_MASK 0x08000000L |
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| 40221 | #define RCC_STRAP2_RCC_DEV0_EPF0_STRAP3__STRAP_VF_RESIZE_BAR_EN_DEV0_F0_MASK 0x10000000L |
|---|
| 40222 | #define RCC_STRAP2_RCC_DEV0_EPF0_STRAP3__STRAP_CLK_PM_EN_DEV0_F0_MASK 0x20000000L |
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| 40223 | #define RCC_STRAP2_RCC_DEV0_EPF0_STRAP3__STRAP_TRUE_PM_STATUS_EN_DEV0_F0_MASK 0x40000000L |
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| 40224 | #define RCC_STRAP2_RCC_DEV0_EPF0_STRAP3__STRAP_RTR_EN_DEV0_F0_MASK 0x80000000L |
|---|
| 40225 | //RCC_STRAP2_RCC_DEV0_EPF0_STRAP4 |
|---|
| 40226 | #define RCC_STRAP2_RCC_DEV0_EPF0_STRAP4__STRAP_RESERVED_STRAP4_DEV0_F0__SHIFT 0x0 |
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|---|
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|---|
| 40229 | #define RCC_STRAP2_RCC_DEV0_EPF0_STRAP4__STRAP_FLR_EN_DEV0_F0__SHIFT 0x16 |
|---|
| 40230 | #define RCC_STRAP2_RCC_DEV0_EPF0_STRAP4__STRAP_PME_SUPPORT_DEV0_F0__SHIFT 0x17 |
|---|
| 40231 | #define RCC_STRAP2_RCC_DEV0_EPF0_STRAP4__STRAP_INTERRUPT_PIN_DEV0_F0__SHIFT 0x1c |
|---|
| 40232 | #define RCC_STRAP2_RCC_DEV0_EPF0_STRAP4__STRAP_AUXPWR_SUPPORT_DEV0_F0__SHIFT 0x1f |
|---|
| 40233 | #define RCC_STRAP2_RCC_DEV0_EPF0_STRAP4__STRAP_RESERVED_STRAP4_DEV0_F0_MASK 0x000003FFL |
|---|
| 40234 | #define RCC_STRAP2_RCC_DEV0_EPF0_STRAP4__STRAP_ATOMIC_64BIT_EN_DEV0_F0_MASK 0x00100000L |
|---|
| 40235 | #define RCC_STRAP2_RCC_DEV0_EPF0_STRAP4__STRAP_ATOMIC_EN_DEV0_F0_MASK 0x00200000L |
|---|
| 40236 | #define RCC_STRAP2_RCC_DEV0_EPF0_STRAP4__STRAP_FLR_EN_DEV0_F0_MASK 0x00400000L |
|---|
| 40237 | #define RCC_STRAP2_RCC_DEV0_EPF0_STRAP4__STRAP_PME_SUPPORT_DEV0_F0_MASK 0x0F800000L |
|---|
| 40238 | #define RCC_STRAP2_RCC_DEV0_EPF0_STRAP4__STRAP_INTERRUPT_PIN_DEV0_F0_MASK 0x70000000L |
|---|
| 40239 | #define RCC_STRAP2_RCC_DEV0_EPF0_STRAP4__STRAP_AUXPWR_SUPPORT_DEV0_F0_MASK 0x80000000L |
|---|
| 40240 | //RCC_STRAP2_RCC_DEV0_EPF0_STRAP5 |
|---|
| 40241 | #define RCC_STRAP2_RCC_DEV0_EPF0_STRAP5__STRAP_SUBSYS_VEN_ID_DEV0_F0__SHIFT 0x0 |
|---|
| 40242 | #define RCC_STRAP2_RCC_DEV0_EPF0_STRAP5__STRAP_MSI_EXT_MSG_DATA_CAP_DEV0_F0__SHIFT 0x1e |
|---|
| 40243 | #define RCC_STRAP2_RCC_DEV0_EPF0_STRAP5__STRAP_SUBSYS_VEN_ID_DEV0_F0_MASK 0x0000FFFFL |
|---|
| 40244 | #define RCC_STRAP2_RCC_DEV0_EPF0_STRAP5__STRAP_MSI_EXT_MSG_DATA_CAP_DEV0_F0_MASK 0x40000000L |
|---|
| 40245 | //RCC_STRAP2_RCC_DEV0_EPF0_STRAP8 |
|---|
| 40246 | #define RCC_STRAP2_RCC_DEV0_EPF0_STRAP8__STRAP_DOORBELL_APER_SIZE_DEV0_F0__SHIFT 0x0 |
|---|
| 40247 | #define RCC_STRAP2_RCC_DEV0_EPF0_STRAP8__STRAP_DOORBELL_BAR_DIS_DEV0_F0__SHIFT 0x3 |
|---|
| 40248 | #define RCC_STRAP2_RCC_DEV0_EPF0_STRAP8__STRAP_ROM_AP_SIZE_DEV0_F0__SHIFT 0x4 |
|---|
| 40249 | #define RCC_STRAP2_RCC_DEV0_EPF0_STRAP8__STRAP_IO_BAR_DIS_DEV0_F0__SHIFT 0x7 |
|---|
| 40250 | #define RCC_STRAP2_RCC_DEV0_EPF0_STRAP8__STRAP_LFB_ERRMSG_EN_DEV0_F0__SHIFT 0x8 |
|---|
| 40251 | #define RCC_STRAP2_RCC_DEV0_EPF0_STRAP8__STRAP_MEM_AP_SIZE_DEV0_F0__SHIFT 0x9 |
|---|
| 40252 | #define RCC_STRAP2_RCC_DEV0_EPF0_STRAP8__STRAP_REG_AP_SIZE_DEV0_F0__SHIFT 0xd |
|---|
| 40253 | #define RCC_STRAP2_RCC_DEV0_EPF0_STRAP8__STRAP_VF_DOORBELL_APER_SIZE_DEV0_F0__SHIFT 0x10 |
|---|
| 40254 | #define RCC_STRAP2_RCC_DEV0_EPF0_STRAP8__STRAP_VF_MEM_AP_SIZE_DEV0_F0__SHIFT 0x13 |
|---|
| 40255 | #define RCC_STRAP2_RCC_DEV0_EPF0_STRAP8__STRAP_VF_REG_AP_SIZE_DEV0_F0__SHIFT 0x17 |
|---|
| 40256 | #define RCC_STRAP2_RCC_DEV0_EPF0_STRAP8__STRAP_VGA_DIS_DEV0_F0__SHIFT 0x1a |
|---|
| 40257 | #define RCC_STRAP2_RCC_DEV0_EPF0_STRAP8__STRAP_SRIOV_VF_MAPPING_MODE_DEV0_F0__SHIFT 0x1e |
|---|
| 40258 | #define RCC_STRAP2_RCC_DEV0_EPF0_STRAP8__STRAP_DOORBELL_APER_SIZE_DEV0_F0_MASK 0x00000007L |
|---|
| 40259 | #define RCC_STRAP2_RCC_DEV0_EPF0_STRAP8__STRAP_DOORBELL_BAR_DIS_DEV0_F0_MASK 0x00000008L |
|---|
| 40260 | #define RCC_STRAP2_RCC_DEV0_EPF0_STRAP8__STRAP_ROM_AP_SIZE_DEV0_F0_MASK 0x00000070L |
|---|
| 40261 | #define RCC_STRAP2_RCC_DEV0_EPF0_STRAP8__STRAP_IO_BAR_DIS_DEV0_F0_MASK 0x00000080L |
|---|
| 40262 | #define RCC_STRAP2_RCC_DEV0_EPF0_STRAP8__STRAP_LFB_ERRMSG_EN_DEV0_F0_MASK 0x00000100L |
|---|
| 40263 | #define RCC_STRAP2_RCC_DEV0_EPF0_STRAP8__STRAP_MEM_AP_SIZE_DEV0_F0_MASK 0x00001E00L |
|---|
| 40264 | #define RCC_STRAP2_RCC_DEV0_EPF0_STRAP8__STRAP_REG_AP_SIZE_DEV0_F0_MASK 0x0000E000L |
|---|
| 40265 | #define RCC_STRAP2_RCC_DEV0_EPF0_STRAP8__STRAP_VF_DOORBELL_APER_SIZE_DEV0_F0_MASK 0x00070000L |
|---|
| 40266 | #define RCC_STRAP2_RCC_DEV0_EPF0_STRAP8__STRAP_VF_MEM_AP_SIZE_DEV0_F0_MASK 0x00780000L |
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| 40267 | #define RCC_STRAP2_RCC_DEV0_EPF0_STRAP8__STRAP_VF_REG_AP_SIZE_DEV0_F0_MASK 0x03800000L |
|---|
| 40268 | #define RCC_STRAP2_RCC_DEV0_EPF0_STRAP8__STRAP_VGA_DIS_DEV0_F0_MASK 0x04000000L |
|---|
| 40269 | #define RCC_STRAP2_RCC_DEV0_EPF0_STRAP8__STRAP_SRIOV_VF_MAPPING_MODE_DEV0_F0_MASK 0xC0000000L |
|---|
| 40270 | //RCC_STRAP2_RCC_DEV0_EPF0_STRAP9 |
|---|
| 40271 | #define RCC_STRAP2_RCC_DEV0_EPF0_STRAP9__STRAP_OUTSTAND_PAGE_REQ_CAP_DEV0_F0__SHIFT 0x0 |
|---|
| 40272 | #define RCC_STRAP2_RCC_DEV0_EPF0_STRAP9__STRAP_BAR_COMPLIANCE_EN_DEV0_F0__SHIFT 0x12 |
|---|
| 40273 | #define RCC_STRAP2_RCC_DEV0_EPF0_STRAP9__STRAP_NBIF_ROM_BAR_DIS_CHICKEN_DEV0_F0__SHIFT 0x13 |
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| 40274 | #define RCC_STRAP2_RCC_DEV0_EPF0_STRAP9__STRAP_VF_REG_PROT_DIS_DEV0_F0__SHIFT 0x14 |
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| 40275 | #define RCC_STRAP2_RCC_DEV0_EPF0_STRAP9__STRAP_FB_ALWAYS_ON_DEV0_F0__SHIFT 0x15 |
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| 40276 | #define RCC_STRAP2_RCC_DEV0_EPF0_STRAP9__STRAP_FB_CPL_TYPE_SEL_DEV0_F0__SHIFT 0x16 |
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| 40278 | #define RCC_STRAP2_RCC_DEV0_EPF0_STRAP9__STRAP_OUTSTAND_PAGE_REQ_CAP_DEV0_F0_MASK 0x0000FFFFL |
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| 40279 | #define RCC_STRAP2_RCC_DEV0_EPF0_STRAP9__STRAP_BAR_COMPLIANCE_EN_DEV0_F0_MASK 0x00040000L |
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| 40280 | #define RCC_STRAP2_RCC_DEV0_EPF0_STRAP9__STRAP_NBIF_ROM_BAR_DIS_CHICKEN_DEV0_F0_MASK 0x00080000L |
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| 40281 | #define RCC_STRAP2_RCC_DEV0_EPF0_STRAP9__STRAP_VF_REG_PROT_DIS_DEV0_F0_MASK 0x00100000L |
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| 40282 | #define RCC_STRAP2_RCC_DEV0_EPF0_STRAP9__STRAP_FB_ALWAYS_ON_DEV0_F0_MASK 0x00200000L |
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| 40283 | #define RCC_STRAP2_RCC_DEV0_EPF0_STRAP9__STRAP_FB_CPL_TYPE_SEL_DEV0_F0_MASK 0x00C00000L |
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| 40284 | #define RCC_STRAP2_RCC_DEV0_EPF0_STRAP9__STRAP_GPUIOV_VSEC_REV_DEV0_F0_MASK 0x0F000000L |
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| 40285 | //RCC_STRAP2_RCC_DEV0_EPF0_STRAP13 |
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| 40286 | #define RCC_STRAP2_RCC_DEV0_EPF0_STRAP13__STRAP_CLASS_CODE_PIF_DEV0_F0__SHIFT 0x0 |
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| 40287 | #define RCC_STRAP2_RCC_DEV0_EPF0_STRAP13__STRAP_CLASS_CODE_SUB_DEV0_F0__SHIFT 0x8 |
|---|
| 40288 | #define RCC_STRAP2_RCC_DEV0_EPF0_STRAP13__STRAP_CLASS_CODE_BASE_DEV0_F0__SHIFT 0x10 |
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| 40290 | #define RCC_STRAP2_RCC_DEV0_EPF0_STRAP13__STRAP_CLASS_CODE_PIF_DEV0_F0_MASK 0x000000FFL |
|---|
| 40291 | #define RCC_STRAP2_RCC_DEV0_EPF0_STRAP13__STRAP_CLASS_CODE_SUB_DEV0_F0_MASK 0x0000FF00L |
|---|
| 40292 | #define RCC_STRAP2_RCC_DEV0_EPF0_STRAP13__STRAP_CLASS_CODE_BASE_DEV0_F0_MASK 0x00FF0000L |
|---|
| 40293 | #define RCC_STRAP2_RCC_DEV0_EPF0_STRAP13__STRAP_SRIOV_TOTAL_VFS_DEV0_F0_MASK 0x7F000000L |
|---|
| 40294 | //RCC_STRAP2_RCC_DEV0_EPF0_STRAP14 |
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| 40295 | #define RCC_STRAP2_RCC_DEV0_EPF0_STRAP14__STRAP_VENDOR_ID_DEV0_F0__SHIFT 0x0 |
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| 40296 | #define RCC_STRAP2_RCC_DEV0_EPF0_STRAP14__STRAP_VENDOR_ID_DEV0_F0_MASK 0x0000FFFFL |
|---|
| 40297 | //RCC_STRAP2_RCC_DEV0_EPF0_STRAP15 |
|---|
| 40298 | #define RCC_STRAP2_RCC_DEV0_EPF0_STRAP15__STRAP_RTR_RESET_TIME_DEV0_F0__SHIFT 0x0 |
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| 40300 | #define RCC_STRAP2_RCC_DEV0_EPF0_STRAP15__STRAP_RTR_VALID_DEV0_F0__SHIFT 0x18 |
|---|
| 40301 | #define RCC_STRAP2_RCC_DEV0_EPF0_STRAP15__STRAP_RTR_RESET_TIME_DEV0_F0_MASK 0x00000FFFL |
|---|
| 40302 | #define RCC_STRAP2_RCC_DEV0_EPF0_STRAP15__STRAP_RTR_DLUP_TIME_DEV0_F0_MASK 0x00FFF000L |
|---|
| 40303 | #define RCC_STRAP2_RCC_DEV0_EPF0_STRAP15__STRAP_RTR_VALID_DEV0_F0_MASK 0x01000000L |
|---|
| 40304 | //RCC_STRAP2_RCC_DEV0_EPF0_STRAP16 |
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| 40305 | #define RCC_STRAP2_RCC_DEV0_EPF0_STRAP16__STRAP_RTR_FLR_TIME_DEV0_F0__SHIFT 0x0 |
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| 40306 | #define RCC_STRAP2_RCC_DEV0_EPF0_STRAP16__STRAP_RTR_D3HOTD0_TIME_DEV0_F0__SHIFT 0xc |
|---|
| 40307 | #define RCC_STRAP2_RCC_DEV0_EPF0_STRAP16__STRAP_RTR_FLR_TIME_DEV0_F0_MASK 0x00000FFFL |
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| 40308 | #define RCC_STRAP2_RCC_DEV0_EPF0_STRAP16__STRAP_RTR_D3HOTD0_TIME_DEV0_F0_MASK 0x00FFF000L |
|---|
| 40309 | //RCC_STRAP2_RCC_DEV0_EPF0_STRAP17 |
|---|
| 40310 | #define RCC_STRAP2_RCC_DEV0_EPF0_STRAP17__STRAP_RTR_VF_RESET_TIME_DEV0_F0__SHIFT 0x0 |
|---|
| 40311 | #define RCC_STRAP2_RCC_DEV0_EPF0_STRAP17__STRAP_RTR_VF_VALID_DEV0_F0__SHIFT 0xc |
|---|
| 40312 | #define RCC_STRAP2_RCC_DEV0_EPF0_STRAP17__STRAP_RTR_VF_FLR_TIME_DEV0_F0__SHIFT 0xd |
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| 40313 | #define RCC_STRAP2_RCC_DEV0_EPF0_STRAP17__STRAP_RTR_VF_RESET_TIME_DEV0_F0_MASK 0x00000FFFL |
|---|
| 40314 | #define RCC_STRAP2_RCC_DEV0_EPF0_STRAP17__STRAP_RTR_VF_VALID_DEV0_F0_MASK 0x00001000L |
|---|
| 40315 | #define RCC_STRAP2_RCC_DEV0_EPF0_STRAP17__STRAP_RTR_VF_FLR_TIME_DEV0_F0_MASK 0x01FFE000L |
|---|
| 40316 | //RCC_STRAP2_RCC_DEV0_EPF0_STRAP18 |
|---|
| 40317 | #define RCC_STRAP2_RCC_DEV0_EPF0_STRAP18__STRAP_RTR_VF_D3HOTD0_TIME_DEV0_F0__SHIFT 0x0 |
|---|
| 40318 | #define RCC_STRAP2_RCC_DEV0_EPF0_STRAP18__STRAP_RTR_VF_D3HOTD0_TIME_DEV0_F0_MASK 0x00000FFFL |
|---|
| 40319 | //RCC_STRAP2_RCC_DEV0_EPF1_STRAP0 |
|---|
| 40320 | #define RCC_STRAP2_RCC_DEV0_EPF1_STRAP0__STRAP_DEVICE_ID_DEV0_F1__SHIFT 0x0 |
|---|
| 40321 | #define RCC_STRAP2_RCC_DEV0_EPF1_STRAP0__STRAP_MAJOR_REV_ID_DEV0_F1__SHIFT 0x10 |
|---|
| 40322 | #define RCC_STRAP2_RCC_DEV0_EPF1_STRAP0__STRAP_MINOR_REV_ID_DEV0_F1__SHIFT 0x14 |
|---|
| 40323 | #define RCC_STRAP2_RCC_DEV0_EPF1_STRAP0__STRAP_FUNC_EN_DEV0_F1__SHIFT 0x1c |
|---|
| 40324 | #define RCC_STRAP2_RCC_DEV0_EPF1_STRAP0__STRAP_LEGACY_DEVICE_TYPE_EN_DEV0_F1__SHIFT 0x1d |
|---|
| 40325 | #define RCC_STRAP2_RCC_DEV0_EPF1_STRAP0__STRAP_D1_SUPPORT_DEV0_F1__SHIFT 0x1e |
|---|
| 40326 | #define RCC_STRAP2_RCC_DEV0_EPF1_STRAP0__STRAP_D2_SUPPORT_DEV0_F1__SHIFT 0x1f |
|---|
| 40327 | #define RCC_STRAP2_RCC_DEV0_EPF1_STRAP0__STRAP_DEVICE_ID_DEV0_F1_MASK 0x0000FFFFL |
|---|
| 40328 | #define RCC_STRAP2_RCC_DEV0_EPF1_STRAP0__STRAP_MAJOR_REV_ID_DEV0_F1_MASK 0x000F0000L |
|---|
| 40329 | #define RCC_STRAP2_RCC_DEV0_EPF1_STRAP0__STRAP_MINOR_REV_ID_DEV0_F1_MASK 0x00F00000L |
|---|
| 40330 | #define RCC_STRAP2_RCC_DEV0_EPF1_STRAP0__STRAP_FUNC_EN_DEV0_F1_MASK 0x10000000L |
|---|
| 40331 | #define RCC_STRAP2_RCC_DEV0_EPF1_STRAP0__STRAP_LEGACY_DEVICE_TYPE_EN_DEV0_F1_MASK 0x20000000L |
|---|
| 40332 | #define RCC_STRAP2_RCC_DEV0_EPF1_STRAP0__STRAP_D1_SUPPORT_DEV0_F1_MASK 0x40000000L |
|---|
| 40333 | #define RCC_STRAP2_RCC_DEV0_EPF1_STRAP0__STRAP_D2_SUPPORT_DEV0_F1_MASK 0x80000000L |
|---|
| 40334 | //RCC_STRAP2_RCC_DEV0_EPF1_STRAP2 |
|---|
| 40335 | #define RCC_STRAP2_RCC_DEV0_EPF1_STRAP2__STRAP_NO_SOFT_RESET_DEV0_F1__SHIFT 0x7 |
|---|
| 40336 | #define RCC_STRAP2_RCC_DEV0_EPF1_STRAP2__STRAP_RESIZE_BAR_EN_DEV0_F1__SHIFT 0x8 |
|---|
| 40337 | #define RCC_STRAP2_RCC_DEV0_EPF1_STRAP2__STRAP_MAX_PASID_WIDTH_DEV0_F1__SHIFT 0x9 |
|---|
| 40338 | #define RCC_STRAP2_RCC_DEV0_EPF1_STRAP2__STRAP_MSI_PERVECTOR_MASK_CAP_DEV0_F1__SHIFT 0xe |
|---|
| 40339 | #define RCC_STRAP2_RCC_DEV0_EPF1_STRAP2__STRAP_AER_EN_DEV0_F1__SHIFT 0x10 |
|---|
| 40340 | #define RCC_STRAP2_RCC_DEV0_EPF1_STRAP2__STRAP_ACS_EN_DEV0_F1__SHIFT 0x11 |
|---|
| 40341 | #define RCC_STRAP2_RCC_DEV0_EPF1_STRAP2__STRAP_ATS_EN_DEV0_F1__SHIFT 0x12 |
|---|
| 40342 | #define RCC_STRAP2_RCC_DEV0_EPF1_STRAP2__STRAP_CPL_ABORT_ERR_EN_DEV0_F1__SHIFT 0x14 |
|---|
| 40343 | #define RCC_STRAP2_RCC_DEV0_EPF1_STRAP2__STRAP_DPA_EN_DEV0_F1__SHIFT 0x15 |
|---|
| 40344 | #define RCC_STRAP2_RCC_DEV0_EPF1_STRAP2__STRAP_DSN_EN_DEV0_F1__SHIFT 0x16 |
|---|
| 40345 | #define RCC_STRAP2_RCC_DEV0_EPF1_STRAP2__STRAP_VC_EN_DEV0_F1__SHIFT 0x17 |
|---|
| 40346 | #define RCC_STRAP2_RCC_DEV0_EPF1_STRAP2__STRAP_MSI_MULTI_CAP_DEV0_F1__SHIFT 0x18 |
|---|
| 40347 | #define RCC_STRAP2_RCC_DEV0_EPF1_STRAP2__STRAP_PASID_EN_DEV0_F1__SHIFT 0x1c |
|---|
| 40348 | #define RCC_STRAP2_RCC_DEV0_EPF1_STRAP2__STRAP_PASID_EXE_PERMISSION_SUPPORTED_DEV0_F1__SHIFT 0x1d |
|---|
| 40349 | #define RCC_STRAP2_RCC_DEV0_EPF1_STRAP2__STRAP_PASID_GLOBAL_INVALIDATE_SUPPORTED_DEV0_F1__SHIFT 0x1e |
|---|
| 40350 | #define RCC_STRAP2_RCC_DEV0_EPF1_STRAP2__STRAP_PASID_PRIV_MODE_SUPPORTED_DEV0_F1__SHIFT 0x1f |
|---|
| 40351 | #define RCC_STRAP2_RCC_DEV0_EPF1_STRAP2__STRAP_NO_SOFT_RESET_DEV0_F1_MASK 0x00000080L |
|---|
| 40352 | #define RCC_STRAP2_RCC_DEV0_EPF1_STRAP2__STRAP_RESIZE_BAR_EN_DEV0_F1_MASK 0x00000100L |
|---|
| 40353 | #define RCC_STRAP2_RCC_DEV0_EPF1_STRAP2__STRAP_MAX_PASID_WIDTH_DEV0_F1_MASK 0x00003E00L |
|---|
| 40354 | #define RCC_STRAP2_RCC_DEV0_EPF1_STRAP2__STRAP_MSI_PERVECTOR_MASK_CAP_DEV0_F1_MASK 0x00004000L |
|---|
| 40355 | #define RCC_STRAP2_RCC_DEV0_EPF1_STRAP2__STRAP_AER_EN_DEV0_F1_MASK 0x00010000L |
|---|
| 40356 | #define RCC_STRAP2_RCC_DEV0_EPF1_STRAP2__STRAP_ACS_EN_DEV0_F1_MASK 0x00020000L |
|---|
| 40357 | #define RCC_STRAP2_RCC_DEV0_EPF1_STRAP2__STRAP_ATS_EN_DEV0_F1_MASK 0x00040000L |
|---|
| 40358 | #define RCC_STRAP2_RCC_DEV0_EPF1_STRAP2__STRAP_CPL_ABORT_ERR_EN_DEV0_F1_MASK 0x00100000L |
|---|
| 40359 | #define RCC_STRAP2_RCC_DEV0_EPF1_STRAP2__STRAP_DPA_EN_DEV0_F1_MASK 0x00200000L |
|---|
| 40360 | #define RCC_STRAP2_RCC_DEV0_EPF1_STRAP2__STRAP_DSN_EN_DEV0_F1_MASK 0x00400000L |
|---|
| 40361 | #define RCC_STRAP2_RCC_DEV0_EPF1_STRAP2__STRAP_VC_EN_DEV0_F1_MASK 0x00800000L |
|---|
| 40362 | #define RCC_STRAP2_RCC_DEV0_EPF1_STRAP2__STRAP_MSI_MULTI_CAP_DEV0_F1_MASK 0x07000000L |
|---|
| 40363 | #define RCC_STRAP2_RCC_DEV0_EPF1_STRAP2__STRAP_PASID_EN_DEV0_F1_MASK 0x10000000L |
|---|
| 40364 | #define RCC_STRAP2_RCC_DEV0_EPF1_STRAP2__STRAP_PASID_EXE_PERMISSION_SUPPORTED_DEV0_F1_MASK 0x20000000L |
|---|
| 40365 | #define RCC_STRAP2_RCC_DEV0_EPF1_STRAP2__STRAP_PASID_GLOBAL_INVALIDATE_SUPPORTED_DEV0_F1_MASK 0x40000000L |
|---|
| 40366 | #define RCC_STRAP2_RCC_DEV0_EPF1_STRAP2__STRAP_PASID_PRIV_MODE_SUPPORTED_DEV0_F1_MASK 0x80000000L |
|---|
| 40367 | //RCC_STRAP2_RCC_DEV0_EPF1_STRAP3 |
|---|
| 40368 | #define RCC_STRAP2_RCC_DEV0_EPF1_STRAP3__STRAP_POISONED_ADVISORY_NONFATAL_DEV0_F1__SHIFT 0x0 |
|---|
| 40369 | #define RCC_STRAP2_RCC_DEV0_EPF1_STRAP3__STRAP_PWR_EN_DEV0_F1__SHIFT 0x1 |
|---|
| 40370 | #define RCC_STRAP2_RCC_DEV0_EPF1_STRAP3__STRAP_SUBSYS_ID_DEV0_F1__SHIFT 0x2 |
|---|
| 40371 | #define RCC_STRAP2_RCC_DEV0_EPF1_STRAP3__STRAP_MSI_EN_DEV0_F1__SHIFT 0x12 |
|---|
| 40372 | #define RCC_STRAP2_RCC_DEV0_EPF1_STRAP3__STRAP_MSI_CLR_PENDING_EN_DEV0_F1__SHIFT 0x13 |
|---|
| 40373 | #define RCC_STRAP2_RCC_DEV0_EPF1_STRAP3__STRAP_MSIX_EN_DEV0_F1__SHIFT 0x14 |
|---|
| 40374 | #define RCC_STRAP2_RCC_DEV0_EPF1_STRAP3__STRAP_PMC_DSI_DEV0_F1__SHIFT 0x18 |
|---|
| 40375 | #define RCC_STRAP2_RCC_DEV0_EPF1_STRAP3__STRAP_ALL_MSI_EVENT_SUPPORT_EN_DEV0_F1__SHIFT 0x1a |
|---|
| 40376 | #define RCC_STRAP2_RCC_DEV0_EPF1_STRAP3__STRAP_SMN_ERR_STATUS_MASK_EN_EP_DEV0_F1__SHIFT 0x1b |
|---|
| 40377 | #define RCC_STRAP2_RCC_DEV0_EPF1_STRAP3__STRAP_CLK_PM_EN_DEV0_F1__SHIFT 0x1d |
|---|
| 40378 | #define RCC_STRAP2_RCC_DEV0_EPF1_STRAP3__STRAP_TRUE_PM_STATUS_EN_DEV0_F1__SHIFT 0x1e |
|---|
| 40379 | #define RCC_STRAP2_RCC_DEV0_EPF1_STRAP3__STRAP_RTR_EN_DEV0_F1__SHIFT 0x1f |
|---|
| 40380 | #define RCC_STRAP2_RCC_DEV0_EPF1_STRAP3__STRAP_POISONED_ADVISORY_NONFATAL_DEV0_F1_MASK 0x00000001L |
|---|
| 40381 | #define RCC_STRAP2_RCC_DEV0_EPF1_STRAP3__STRAP_PWR_EN_DEV0_F1_MASK 0x00000002L |
|---|
| 40382 | #define RCC_STRAP2_RCC_DEV0_EPF1_STRAP3__STRAP_SUBSYS_ID_DEV0_F1_MASK 0x0003FFFCL |
|---|
| 40383 | #define RCC_STRAP2_RCC_DEV0_EPF1_STRAP3__STRAP_MSI_EN_DEV0_F1_MASK 0x00040000L |
|---|
| 40384 | #define RCC_STRAP2_RCC_DEV0_EPF1_STRAP3__STRAP_MSI_CLR_PENDING_EN_DEV0_F1_MASK 0x00080000L |
|---|
| 40385 | #define RCC_STRAP2_RCC_DEV0_EPF1_STRAP3__STRAP_MSIX_EN_DEV0_F1_MASK 0x00100000L |
|---|
| 40386 | #define RCC_STRAP2_RCC_DEV0_EPF1_STRAP3__STRAP_PMC_DSI_DEV0_F1_MASK 0x01000000L |
|---|
| 40387 | #define RCC_STRAP2_RCC_DEV0_EPF1_STRAP3__STRAP_ALL_MSI_EVENT_SUPPORT_EN_DEV0_F1_MASK 0x04000000L |
|---|
| 40388 | #define RCC_STRAP2_RCC_DEV0_EPF1_STRAP3__STRAP_SMN_ERR_STATUS_MASK_EN_EP_DEV0_F1_MASK 0x08000000L |
|---|
| 40389 | #define RCC_STRAP2_RCC_DEV0_EPF1_STRAP3__STRAP_CLK_PM_EN_DEV0_F1_MASK 0x20000000L |
|---|
| 40390 | #define RCC_STRAP2_RCC_DEV0_EPF1_STRAP3__STRAP_TRUE_PM_STATUS_EN_DEV0_F1_MASK 0x40000000L |
|---|
| 40391 | #define RCC_STRAP2_RCC_DEV0_EPF1_STRAP3__STRAP_RTR_EN_DEV0_F1_MASK 0x80000000L |
|---|
| 40392 | //RCC_STRAP2_RCC_DEV0_EPF1_STRAP4 |
|---|
| 40393 | #define RCC_STRAP2_RCC_DEV0_EPF1_STRAP4__STRAP_ATOMIC_64BIT_EN_DEV0_F1__SHIFT 0x14 |
|---|
| 40394 | #define RCC_STRAP2_RCC_DEV0_EPF1_STRAP4__STRAP_ATOMIC_EN_DEV0_F1__SHIFT 0x15 |
|---|
| 40395 | #define RCC_STRAP2_RCC_DEV0_EPF1_STRAP4__STRAP_FLR_EN_DEV0_F1__SHIFT 0x16 |
|---|
| 40396 | #define RCC_STRAP2_RCC_DEV0_EPF1_STRAP4__STRAP_PME_SUPPORT_DEV0_F1__SHIFT 0x17 |
|---|
| 40397 | #define RCC_STRAP2_RCC_DEV0_EPF1_STRAP4__STRAP_INTERRUPT_PIN_DEV0_F1__SHIFT 0x1c |
|---|
| 40398 | #define RCC_STRAP2_RCC_DEV0_EPF1_STRAP4__STRAP_AUXPWR_SUPPORT_DEV0_F1__SHIFT 0x1f |
|---|
| 40399 | #define RCC_STRAP2_RCC_DEV0_EPF1_STRAP4__STRAP_ATOMIC_64BIT_EN_DEV0_F1_MASK 0x00100000L |
|---|
| 40400 | #define RCC_STRAP2_RCC_DEV0_EPF1_STRAP4__STRAP_ATOMIC_EN_DEV0_F1_MASK 0x00200000L |
|---|
| 40401 | #define RCC_STRAP2_RCC_DEV0_EPF1_STRAP4__STRAP_FLR_EN_DEV0_F1_MASK 0x00400000L |
|---|
| 40402 | #define RCC_STRAP2_RCC_DEV0_EPF1_STRAP4__STRAP_PME_SUPPORT_DEV0_F1_MASK 0x0F800000L |
|---|
| 40403 | #define RCC_STRAP2_RCC_DEV0_EPF1_STRAP4__STRAP_INTERRUPT_PIN_DEV0_F1_MASK 0x70000000L |
|---|
| 40404 | #define RCC_STRAP2_RCC_DEV0_EPF1_STRAP4__STRAP_AUXPWR_SUPPORT_DEV0_F1_MASK 0x80000000L |
|---|
| 40405 | //RCC_STRAP2_RCC_DEV0_EPF1_STRAP5 |
|---|
| 40406 | #define RCC_STRAP2_RCC_DEV0_EPF1_STRAP5__STRAP_SUBSYS_VEN_ID_DEV0_F1__SHIFT 0x0 |
|---|
| 40407 | #define RCC_STRAP2_RCC_DEV0_EPF1_STRAP5__STRAP_MSI_EXT_MSG_DATA_CAP_DEV0_F1__SHIFT 0x1e |
|---|
| 40408 | #define RCC_STRAP2_RCC_DEV0_EPF1_STRAP5__STRAP_SUBSYS_VEN_ID_DEV0_F1_MASK 0x0000FFFFL |
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| 40409 | #define RCC_STRAP2_RCC_DEV0_EPF1_STRAP5__STRAP_MSI_EXT_MSG_DATA_CAP_DEV0_F1_MASK 0x40000000L |
|---|
| 40410 | //RCC_STRAP2_RCC_DEV0_EPF1_STRAP6 |
|---|
| 40411 | #define RCC_STRAP2_RCC_DEV0_EPF1_STRAP6__STRAP_APER0_EN_DEV0_F1__SHIFT 0x0 |
|---|
| 40412 | #define RCC_STRAP2_RCC_DEV0_EPF1_STRAP6__STRAP_APER0_PREFETCHABLE_EN_DEV0_F1__SHIFT 0x1 |
|---|
| 40413 | #define RCC_STRAP2_RCC_DEV0_EPF1_STRAP6__STRAP_APER0_64BAR_EN_DEV0_F1__SHIFT 0x2 |
|---|
| 40414 | #define RCC_STRAP2_RCC_DEV0_EPF1_STRAP6__STRAP_APER0_EN_DEV0_F1_MASK 0x00000001L |
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| 40415 | #define RCC_STRAP2_RCC_DEV0_EPF1_STRAP6__STRAP_APER0_PREFETCHABLE_EN_DEV0_F1_MASK 0x00000002L |
|---|
| 40416 | #define RCC_STRAP2_RCC_DEV0_EPF1_STRAP6__STRAP_APER0_64BAR_EN_DEV0_F1_MASK 0x00000004L |
|---|
| 40417 | //RCC_STRAP2_RCC_DEV0_EPF1_STRAP7 |
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| 40418 | //RCC_DEV0_EPF2_STRAP0 |
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| 40419 | #define RCC_DEV0_EPF2_STRAP0__STRAP_DEVICE_ID_DEV0_F2__SHIFT 0x0 |
|---|
| 40420 | #define RCC_DEV0_EPF2_STRAP0__STRAP_MAJOR_REV_ID_DEV0_F2__SHIFT 0x10 |
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|---|
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| 40425 | #define RCC_DEV0_EPF2_STRAP0__STRAP_D2_SUPPORT_DEV0_F2__SHIFT 0x1f |
|---|
| 40426 | #define RCC_DEV0_EPF2_STRAP0__STRAP_DEVICE_ID_DEV0_F2_MASK 0x0000FFFFL |
|---|
| 40427 | #define RCC_DEV0_EPF2_STRAP0__STRAP_MAJOR_REV_ID_DEV0_F2_MASK 0x000F0000L |
|---|
| 40428 | #define RCC_DEV0_EPF2_STRAP0__STRAP_MINOR_REV_ID_DEV0_F2_MASK 0x00F00000L |
|---|
| 40429 | #define RCC_DEV0_EPF2_STRAP0__STRAP_FUNC_EN_DEV0_F2_MASK 0x10000000L |
|---|
| 40430 | #define RCC_DEV0_EPF2_STRAP0__STRAP_LEGACY_DEVICE_TYPE_EN_DEV0_F2_MASK 0x20000000L |
|---|
| 40431 | #define RCC_DEV0_EPF2_STRAP0__STRAP_D1_SUPPORT_DEV0_F2_MASK 0x40000000L |
|---|
| 40432 | #define RCC_DEV0_EPF2_STRAP0__STRAP_D2_SUPPORT_DEV0_F2_MASK 0x80000000L |
|---|
| 40433 | //RCC_DEV0_EPF2_STRAP2 |
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| 40438 | #define RCC_DEV0_EPF2_STRAP2__STRAP_AER_EN_DEV0_F2__SHIFT 0x10 |
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| 40439 | #define RCC_DEV0_EPF2_STRAP2__STRAP_ACS_EN_DEV0_F2__SHIFT 0x11 |
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| 40440 | #define RCC_DEV0_EPF2_STRAP2__STRAP_CPL_ABORT_ERR_EN_DEV0_F2__SHIFT 0x14 |
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| 40444 | #define RCC_DEV0_EPF2_STRAP2__STRAP_PASID_EN_DEV0_F2__SHIFT 0x1c |
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| 40445 | #define RCC_DEV0_EPF2_STRAP2__STRAP_PASID_EXE_PERMISSION_SUPPORTED_DEV0_F2__SHIFT 0x1d |
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| 40446 | #define RCC_DEV0_EPF2_STRAP2__STRAP_PASID_GLOBAL_INVALIDATE_SUPPORTED_DEV0_F2__SHIFT 0x1e |
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| 40448 | #define RCC_DEV0_EPF2_STRAP2__STRAP_NO_SOFT_RESET_DEV0_F2_MASK 0x00000080L |
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| 40449 | #define RCC_DEV0_EPF2_STRAP2__STRAP_RESIZE_BAR_EN_DEV0_F2_MASK 0x00000100L |
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| 40450 | #define RCC_DEV0_EPF2_STRAP2__STRAP_MAX_PASID_WIDTH_DEV0_F2_MASK 0x00003E00L |
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| 40451 | #define RCC_DEV0_EPF2_STRAP2__STRAP_MSI_PERVECTOR_MASK_CAP_DEV0_F2_MASK 0x00004000L |
|---|
| 40452 | #define RCC_DEV0_EPF2_STRAP2__STRAP_AER_EN_DEV0_F2_MASK 0x00010000L |
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| 40453 | #define RCC_DEV0_EPF2_STRAP2__STRAP_ACS_EN_DEV0_F2_MASK 0x00020000L |
|---|
| 40454 | #define RCC_DEV0_EPF2_STRAP2__STRAP_CPL_ABORT_ERR_EN_DEV0_F2_MASK 0x00100000L |
|---|
| 40455 | #define RCC_DEV0_EPF2_STRAP2__STRAP_DPA_EN_DEV0_F2_MASK 0x00200000L |
|---|
| 40456 | #define RCC_DEV0_EPF2_STRAP2__STRAP_VC_EN_DEV0_F2_MASK 0x00800000L |
|---|
| 40457 | #define RCC_DEV0_EPF2_STRAP2__STRAP_MSI_MULTI_CAP_DEV0_F2_MASK 0x07000000L |
|---|
| 40458 | #define RCC_DEV0_EPF2_STRAP2__STRAP_PASID_EN_DEV0_F2_MASK 0x10000000L |
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| 40459 | #define RCC_DEV0_EPF2_STRAP2__STRAP_PASID_EXE_PERMISSION_SUPPORTED_DEV0_F2_MASK 0x20000000L |
|---|
| 40460 | #define RCC_DEV0_EPF2_STRAP2__STRAP_PASID_GLOBAL_INVALIDATE_SUPPORTED_DEV0_F2_MASK 0x40000000L |
|---|
| 40461 | #define RCC_DEV0_EPF2_STRAP2__STRAP_PASID_PRIV_MODE_SUPPORTED_DEV0_F2_MASK 0x80000000L |
|---|
| 40462 | //RCC_DEV0_EPF2_STRAP3 |
|---|
| 40463 | #define RCC_DEV0_EPF2_STRAP3__STRAP_POISONED_ADVISORY_NONFATAL_DEV0_F2__SHIFT 0x0 |
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| 40464 | #define RCC_DEV0_EPF2_STRAP3__STRAP_PWR_EN_DEV0_F2__SHIFT 0x1 |
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| 40465 | #define RCC_DEV0_EPF2_STRAP3__STRAP_SUBSYS_ID_DEV0_F2__SHIFT 0x2 |
|---|
| 40466 | #define RCC_DEV0_EPF2_STRAP3__STRAP_MSI_EN_DEV0_F2__SHIFT 0x12 |
|---|
| 40467 | #define RCC_DEV0_EPF2_STRAP3__STRAP_MSI_CLR_PENDING_EN_DEV0_F2__SHIFT 0x13 |
|---|
| 40468 | #define RCC_DEV0_EPF2_STRAP3__STRAP_MSIX_EN_DEV0_F2__SHIFT 0x14 |
|---|
| 40469 | #define RCC_DEV0_EPF2_STRAP3__STRAP_PMC_DSI_DEV0_F2__SHIFT 0x18 |
|---|
| 40470 | #define RCC_DEV0_EPF2_STRAP3__STRAP_ALL_MSI_EVENT_SUPPORT_EN_DEV0_F2__SHIFT 0x1a |
|---|
| 40471 | #define RCC_DEV0_EPF2_STRAP3__STRAP_SMN_ERR_STATUS_MASK_EN_EP_DEV0_F2__SHIFT 0x1b |
|---|
| 40472 | #define RCC_DEV0_EPF2_STRAP3__STRAP_CLK_PM_EN_DEV0_F2__SHIFT 0x1d |
|---|
| 40473 | #define RCC_DEV0_EPF2_STRAP3__STRAP_TRUE_PM_STATUS_EN_DEV0_F2__SHIFT 0x1e |
|---|
| 40474 | #define RCC_DEV0_EPF2_STRAP3__STRAP_RTR_EN_DEV0_F2__SHIFT 0x1f |
|---|
| 40475 | #define RCC_DEV0_EPF2_STRAP3__STRAP_POISONED_ADVISORY_NONFATAL_DEV0_F2_MASK 0x00000001L |
|---|
| 40476 | #define RCC_DEV0_EPF2_STRAP3__STRAP_PWR_EN_DEV0_F2_MASK 0x00000002L |
|---|
| 40477 | #define RCC_DEV0_EPF2_STRAP3__STRAP_SUBSYS_ID_DEV0_F2_MASK 0x0003FFFCL |
|---|
| 40478 | #define RCC_DEV0_EPF2_STRAP3__STRAP_MSI_EN_DEV0_F2_MASK 0x00040000L |
|---|
| 40479 | #define RCC_DEV0_EPF2_STRAP3__STRAP_MSI_CLR_PENDING_EN_DEV0_F2_MASK 0x00080000L |
|---|
| 40480 | #define RCC_DEV0_EPF2_STRAP3__STRAP_MSIX_EN_DEV0_F2_MASK 0x00100000L |
|---|
| 40481 | #define RCC_DEV0_EPF2_STRAP3__STRAP_PMC_DSI_DEV0_F2_MASK 0x01000000L |
|---|
| 40482 | #define RCC_DEV0_EPF2_STRAP3__STRAP_ALL_MSI_EVENT_SUPPORT_EN_DEV0_F2_MASK 0x04000000L |
|---|
| 40483 | #define RCC_DEV0_EPF2_STRAP3__STRAP_SMN_ERR_STATUS_MASK_EN_EP_DEV0_F2_MASK 0x08000000L |
|---|
| 40484 | #define RCC_DEV0_EPF2_STRAP3__STRAP_CLK_PM_EN_DEV0_F2_MASK 0x20000000L |
|---|
| 40485 | #define RCC_DEV0_EPF2_STRAP3__STRAP_TRUE_PM_STATUS_EN_DEV0_F2_MASK 0x40000000L |
|---|
| 40486 | #define RCC_DEV0_EPF2_STRAP3__STRAP_RTR_EN_DEV0_F2_MASK 0x80000000L |
|---|
| 40487 | //RCC_DEV0_EPF2_STRAP4 |
|---|
| 40488 | #define RCC_DEV0_EPF2_STRAP4__STRAP_ATOMIC_64BIT_EN_DEV0_F2__SHIFT 0x14 |
|---|
| 40489 | #define RCC_DEV0_EPF2_STRAP4__STRAP_ATOMIC_EN_DEV0_F2__SHIFT 0x15 |
|---|
| 40490 | #define RCC_DEV0_EPF2_STRAP4__STRAP_FLR_EN_DEV0_F2__SHIFT 0x16 |
|---|
| 40491 | #define RCC_DEV0_EPF2_STRAP4__STRAP_PME_SUPPORT_DEV0_F2__SHIFT 0x17 |
|---|
| 40492 | #define RCC_DEV0_EPF2_STRAP4__STRAP_INTERRUPT_PIN_DEV0_F2__SHIFT 0x1c |
|---|
| 40493 | #define RCC_DEV0_EPF2_STRAP4__STRAP_AUXPWR_SUPPORT_DEV0_F2__SHIFT 0x1f |
|---|
| 40494 | #define RCC_DEV0_EPF2_STRAP4__STRAP_ATOMIC_64BIT_EN_DEV0_F2_MASK 0x00100000L |
|---|
| 40495 | #define RCC_DEV0_EPF2_STRAP4__STRAP_ATOMIC_EN_DEV0_F2_MASK 0x00200000L |
|---|
| 40496 | #define RCC_DEV0_EPF2_STRAP4__STRAP_FLR_EN_DEV0_F2_MASK 0x00400000L |
|---|
| 40497 | #define RCC_DEV0_EPF2_STRAP4__STRAP_PME_SUPPORT_DEV0_F2_MASK 0x0F800000L |
|---|
| 40498 | #define RCC_DEV0_EPF2_STRAP4__STRAP_INTERRUPT_PIN_DEV0_F2_MASK 0x70000000L |
|---|
| 40499 | #define RCC_DEV0_EPF2_STRAP4__STRAP_AUXPWR_SUPPORT_DEV0_F2_MASK 0x80000000L |
|---|
| 40500 | //RCC_DEV0_EPF2_STRAP5 |
|---|
| 40501 | #define RCC_DEV0_EPF2_STRAP5__STRAP_SUBSYS_VEN_ID_DEV0_F2__SHIFT 0x0 |
|---|
| 40502 | #define RCC_DEV0_EPF2_STRAP5__STRAP_MSI_EXT_MSG_DATA_CAP_DEV0_F2__SHIFT 0x1e |
|---|
| 40503 | #define RCC_DEV0_EPF2_STRAP5__STRAP_SUBSYS_VEN_ID_DEV0_F2_MASK 0x0000FFFFL |
|---|
| 40504 | #define RCC_DEV0_EPF2_STRAP5__STRAP_MSI_EXT_MSG_DATA_CAP_DEV0_F2_MASK 0x40000000L |
|---|
| 40505 | //RCC_DEV0_EPF2_STRAP6 |
|---|
| 40506 | #define RCC_DEV0_EPF2_STRAP6__STRAP_APER0_EN_DEV0_F2__SHIFT 0x0 |
|---|
| 40507 | #define RCC_DEV0_EPF2_STRAP6__STRAP_APER0_PREFETCHABLE_EN_DEV0_F2__SHIFT 0x1 |
|---|
| 40508 | #define RCC_DEV0_EPF2_STRAP6__STRAP_APER1_EN_DEV0_F2__SHIFT 0x8 |
|---|
| 40509 | #define RCC_DEV0_EPF2_STRAP6__STRAP_APER1_PREFETCHABLE_EN_DEV0_F2__SHIFT 0x9 |
|---|
| 40510 | #define RCC_DEV0_EPF2_STRAP6__STRAP_APER0_EN_DEV0_F2_MASK 0x00000001L |
|---|
| 40511 | #define RCC_DEV0_EPF2_STRAP6__STRAP_APER0_PREFETCHABLE_EN_DEV0_F2_MASK 0x00000002L |
|---|
| 40512 | #define RCC_DEV0_EPF2_STRAP6__STRAP_APER1_EN_DEV0_F2_MASK 0x00000100L |
|---|
| 40513 | #define RCC_DEV0_EPF2_STRAP6__STRAP_APER1_PREFETCHABLE_EN_DEV0_F2_MASK 0x00000200L |
|---|
| 40514 | //RCC_DEV0_EPF2_STRAP7 |
|---|
| 40515 | #define RCC_DEV0_EPF2_STRAP7__STRAP_MSIX_TABLE_SIZE_DEV0_F2__SHIFT 0x5 |
|---|
| 40516 | #define RCC_DEV0_EPF2_STRAP7__STRAP_MSIX_TABLE_SIZE_DEV0_F2_MASK 0x0000FFE0L |
|---|
| 40517 | //RCC_DEV0_EPF2_STRAP10 |
|---|
| 40518 | //RCC_DEV0_EPF2_STRAP11 |
|---|
| 40519 | //RCC_DEV0_EPF2_STRAP12 |
|---|
| 40520 | //RCC_DEV0_EPF2_STRAP13 |
|---|
| 40521 | #define RCC_DEV0_EPF2_STRAP13__STRAP_CLASS_CODE_PIF_DEV0_F2__SHIFT 0x0 |
|---|
| 40522 | #define RCC_DEV0_EPF2_STRAP13__STRAP_CLASS_CODE_SUB_DEV0_F2__SHIFT 0x8 |
|---|
| 40523 | #define RCC_DEV0_EPF2_STRAP13__STRAP_CLASS_CODE_BASE_DEV0_F2__SHIFT 0x10 |
|---|
| 40524 | #define RCC_DEV0_EPF2_STRAP13__STRAP_CLASS_CODE_PIF_DEV0_F2_MASK 0x000000FFL |
|---|
| 40525 | #define RCC_DEV0_EPF2_STRAP13__STRAP_CLASS_CODE_SUB_DEV0_F2_MASK 0x0000FF00L |
|---|
| 40526 | #define RCC_DEV0_EPF2_STRAP13__STRAP_CLASS_CODE_BASE_DEV0_F2_MASK 0x00FF0000L |
|---|
| 40527 | //RCC_DEV0_EPF2_STRAP14 |
|---|
| 40528 | #define RCC_DEV0_EPF2_STRAP14__STRAP_VENDOR_ID_DEV0_F2__SHIFT 0x0 |
|---|
| 40529 | #define RCC_DEV0_EPF2_STRAP14__STRAP_VENDOR_ID_DEV0_F2_MASK 0x0000FFFFL |
|---|
| 40530 | //RCC_DEV0_EPF3_STRAP0 |
|---|
| 40531 | #define RCC_DEV0_EPF3_STRAP0__STRAP_DEVICE_ID_DEV0_F3__SHIFT 0x0 |
|---|
| 40532 | #define RCC_DEV0_EPF3_STRAP0__STRAP_MAJOR_REV_ID_DEV0_F3__SHIFT 0x10 |
|---|
| 40533 | #define RCC_DEV0_EPF3_STRAP0__STRAP_MINOR_REV_ID_DEV0_F3__SHIFT 0x14 |
|---|
| 40534 | #define RCC_DEV0_EPF3_STRAP0__STRAP_FUNC_EN_DEV0_F3__SHIFT 0x1c |
|---|
| 40535 | #define RCC_DEV0_EPF3_STRAP0__STRAP_LEGACY_DEVICE_TYPE_EN_DEV0_F3__SHIFT 0x1d |
|---|
| 40536 | #define RCC_DEV0_EPF3_STRAP0__STRAP_D1_SUPPORT_DEV0_F3__SHIFT 0x1e |
|---|
| 40537 | #define RCC_DEV0_EPF3_STRAP0__STRAP_D2_SUPPORT_DEV0_F3__SHIFT 0x1f |
|---|
| 40538 | #define RCC_DEV0_EPF3_STRAP0__STRAP_DEVICE_ID_DEV0_F3_MASK 0x0000FFFFL |
|---|
| 40539 | #define RCC_DEV0_EPF3_STRAP0__STRAP_MAJOR_REV_ID_DEV0_F3_MASK 0x000F0000L |
|---|
| 40540 | #define RCC_DEV0_EPF3_STRAP0__STRAP_MINOR_REV_ID_DEV0_F3_MASK 0x00F00000L |
|---|
| 40541 | #define RCC_DEV0_EPF3_STRAP0__STRAP_FUNC_EN_DEV0_F3_MASK 0x10000000L |
|---|
| 40542 | #define RCC_DEV0_EPF3_STRAP0__STRAP_LEGACY_DEVICE_TYPE_EN_DEV0_F3_MASK 0x20000000L |
|---|
| 40543 | #define RCC_DEV0_EPF3_STRAP0__STRAP_D1_SUPPORT_DEV0_F3_MASK 0x40000000L |
|---|
| 40544 | #define RCC_DEV0_EPF3_STRAP0__STRAP_D2_SUPPORT_DEV0_F3_MASK 0x80000000L |
|---|
| 40545 | //RCC_DEV0_EPF3_STRAP2 |
|---|
| 40546 | #define RCC_DEV0_EPF3_STRAP2__STRAP_NO_SOFT_RESET_DEV0_F3__SHIFT 0x7 |
|---|
| 40547 | #define RCC_DEV0_EPF3_STRAP2__STRAP_RESIZE_BAR_EN_DEV0_F3__SHIFT 0x8 |
|---|
| 40548 | #define RCC_DEV0_EPF3_STRAP2__STRAP_MAX_PASID_WIDTH_DEV0_F3__SHIFT 0x9 |
|---|
| 40549 | #define RCC_DEV0_EPF3_STRAP2__STRAP_MSI_PERVECTOR_MASK_CAP_DEV0_F3__SHIFT 0xe |
|---|
| 40550 | #define RCC_DEV0_EPF3_STRAP2__STRAP_AER_EN_DEV0_F3__SHIFT 0x10 |
|---|
| 40551 | #define RCC_DEV0_EPF3_STRAP2__STRAP_ACS_EN_DEV0_F3__SHIFT 0x11 |
|---|
| 40552 | #define RCC_DEV0_EPF3_STRAP2__STRAP_CPL_ABORT_ERR_EN_DEV0_F3__SHIFT 0x14 |
|---|
| 40553 | #define RCC_DEV0_EPF3_STRAP2__STRAP_DPA_EN_DEV0_F3__SHIFT 0x15 |
|---|
| 40554 | #define RCC_DEV0_EPF3_STRAP2__STRAP_VC_EN_DEV0_F3__SHIFT 0x17 |
|---|
| 40555 | #define RCC_DEV0_EPF3_STRAP2__STRAP_MSI_MULTI_CAP_DEV0_F3__SHIFT 0x18 |
|---|
| 40556 | #define RCC_DEV0_EPF3_STRAP2__STRAP_PASID_EN_DEV0_F3__SHIFT 0x1c |
|---|
| 40557 | #define RCC_DEV0_EPF3_STRAP2__STRAP_PASID_EXE_PERMISSION_SUPPORTED_DEV0_F3__SHIFT 0x1d |
|---|
| 40558 | #define RCC_DEV0_EPF3_STRAP2__STRAP_PASID_GLOBAL_INVALIDATE_SUPPORTED_DEV0_F3__SHIFT 0x1e |
|---|
| 40559 | #define RCC_DEV0_EPF3_STRAP2__STRAP_PASID_PRIV_MODE_SUPPORTED_DEV0_F3__SHIFT 0x1f |
|---|
| 40560 | #define RCC_DEV0_EPF3_STRAP2__STRAP_NO_SOFT_RESET_DEV0_F3_MASK 0x00000080L |
|---|
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| 40646 | #define RCC_DEV0_EPF4_STRAP0__STRAP_DEVICE_ID_DEV0_F4_MASK 0x0000FFFFL |
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| 40647 | #define RCC_DEV0_EPF4_STRAP0__STRAP_MAJOR_REV_ID_DEV0_F4_MASK 0x000F0000L |
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|---|
| 40670 | #define RCC_DEV0_EPF4_STRAP2__STRAP_MAX_PASID_WIDTH_DEV0_F4_MASK 0x00003E00L |
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| 40671 | #define RCC_DEV0_EPF4_STRAP2__STRAP_MSI_PERVECTOR_MASK_CAP_DEV0_F4_MASK 0x00004000L |
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| 40676 | #define RCC_DEV0_EPF4_STRAP2__STRAP_VC_EN_DEV0_F4_MASK 0x00800000L |
|---|
| 40677 | #define RCC_DEV0_EPF4_STRAP2__STRAP_MSI_MULTI_CAP_DEV0_F4_MASK 0x07000000L |
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| 40679 | #define RCC_DEV0_EPF4_STRAP2__STRAP_PASID_EXE_PERMISSION_SUPPORTED_DEV0_F4_MASK 0x20000000L |
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| 40680 | #define RCC_DEV0_EPF4_STRAP2__STRAP_PASID_GLOBAL_INVALIDATE_SUPPORTED_DEV0_F4_MASK 0x40000000L |
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| 40681 | #define RCC_DEV0_EPF4_STRAP2__STRAP_PASID_PRIV_MODE_SUPPORTED_DEV0_F4_MASK 0x80000000L |
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| 40682 | //RCC_DEV0_EPF4_STRAP3 |
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| 40690 | #define RCC_DEV0_EPF4_STRAP3__STRAP_ALL_MSI_EVENT_SUPPORT_EN_DEV0_F4__SHIFT 0x1a |
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| 40691 | #define RCC_DEV0_EPF4_STRAP3__STRAP_SMN_ERR_STATUS_MASK_EN_EP_DEV0_F4__SHIFT 0x1b |
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| 40699 | #define RCC_DEV0_EPF4_STRAP3__STRAP_MSI_CLR_PENDING_EN_DEV0_F4_MASK 0x00080000L |
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| 40700 | #define RCC_DEV0_EPF4_STRAP3__STRAP_MSIX_EN_DEV0_F4_MASK 0x00100000L |
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| 40724 | #define RCC_DEV0_EPF4_STRAP5__STRAP_MSI_EXT_MSG_DATA_CAP_DEV0_F4_MASK 0x40000000L |
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| 40773 | #define RCC_DEV0_EPF5_STRAP2__STRAP_NO_SOFT_RESET_DEV0_F5_MASK 0x00000080L |
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| 40777 | #define RCC_DEV0_EPF5_STRAP2__STRAP_AER_EN_DEV0_F5_MASK 0x00010000L |
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| 40778 | #define RCC_DEV0_EPF5_STRAP2__STRAP_ACS_EN_DEV0_F5_MASK 0x00020000L |
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| 40780 | #define RCC_DEV0_EPF5_STRAP2__STRAP_DPA_EN_DEV0_F5_MASK 0x00200000L |
|---|
| 40781 | #define RCC_DEV0_EPF5_STRAP2__STRAP_VC_EN_DEV0_F5_MASK 0x00800000L |
|---|
| 40782 | #define RCC_DEV0_EPF5_STRAP2__STRAP_MSI_MULTI_CAP_DEV0_F5_MASK 0x07000000L |
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| 40785 | #define RCC_DEV0_EPF5_STRAP2__STRAP_PASID_GLOBAL_INVALIDATE_SUPPORTED_DEV0_F5_MASK 0x40000000L |
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| 40786 | #define RCC_DEV0_EPF5_STRAP2__STRAP_PASID_PRIV_MODE_SUPPORTED_DEV0_F5_MASK 0x80000000L |
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|---|
| 40795 | #define RCC_DEV0_EPF5_STRAP3__STRAP_ALL_MSI_EVENT_SUPPORT_EN_DEV0_F5__SHIFT 0x1a |
|---|
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|---|
| 40798 | #define RCC_DEV0_EPF5_STRAP3__STRAP_TRUE_PM_STATUS_EN_DEV0_F5__SHIFT 0x1e |
|---|
| 40799 | #define RCC_DEV0_EPF5_STRAP3__STRAP_RTR_EN_DEV0_F5__SHIFT 0x1f |
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| 40800 | #define RCC_DEV0_EPF5_STRAP3__STRAP_POISONED_ADVISORY_NONFATAL_DEV0_F5_MASK 0x00000001L |
|---|
| 40801 | #define RCC_DEV0_EPF5_STRAP3__STRAP_PWR_EN_DEV0_F5_MASK 0x00000002L |
|---|
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|---|
| 40803 | #define RCC_DEV0_EPF5_STRAP3__STRAP_MSI_EN_DEV0_F5_MASK 0x00040000L |
|---|
| 40804 | #define RCC_DEV0_EPF5_STRAP3__STRAP_MSI_CLR_PENDING_EN_DEV0_F5_MASK 0x00080000L |
|---|
| 40805 | #define RCC_DEV0_EPF5_STRAP3__STRAP_MSIX_EN_DEV0_F5_MASK 0x00100000L |
|---|
| 40806 | #define RCC_DEV0_EPF5_STRAP3__STRAP_PMC_DSI_DEV0_F5_MASK 0x01000000L |
|---|
| 40807 | #define RCC_DEV0_EPF5_STRAP3__STRAP_ALL_MSI_EVENT_SUPPORT_EN_DEV0_F5_MASK 0x04000000L |
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| 40808 | #define RCC_DEV0_EPF5_STRAP3__STRAP_SMN_ERR_STATUS_MASK_EN_EP_DEV0_F5_MASK 0x08000000L |
|---|
| 40809 | #define RCC_DEV0_EPF5_STRAP3__STRAP_CLK_PM_EN_DEV0_F5_MASK 0x20000000L |
|---|
| 40810 | #define RCC_DEV0_EPF5_STRAP3__STRAP_TRUE_PM_STATUS_EN_DEV0_F5_MASK 0x40000000L |
|---|
| 40811 | #define RCC_DEV0_EPF5_STRAP3__STRAP_RTR_EN_DEV0_F5_MASK 0x80000000L |
|---|
| 40812 | //RCC_DEV0_EPF5_STRAP4 |
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| 40813 | #define RCC_DEV0_EPF5_STRAP4__STRAP_ATOMIC_64BIT_EN_DEV0_F5__SHIFT 0x14 |
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| 40814 | #define RCC_DEV0_EPF5_STRAP4__STRAP_ATOMIC_EN_DEV0_F5__SHIFT 0x15 |
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| 40815 | #define RCC_DEV0_EPF5_STRAP4__STRAP_FLR_EN_DEV0_F5__SHIFT 0x16 |
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| 40816 | #define RCC_DEV0_EPF5_STRAP4__STRAP_PME_SUPPORT_DEV0_F5__SHIFT 0x17 |
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| 40817 | #define RCC_DEV0_EPF5_STRAP4__STRAP_INTERRUPT_PIN_DEV0_F5__SHIFT 0x1c |
|---|
| 40818 | #define RCC_DEV0_EPF5_STRAP4__STRAP_AUXPWR_SUPPORT_DEV0_F5__SHIFT 0x1f |
|---|
| 40819 | #define RCC_DEV0_EPF5_STRAP4__STRAP_ATOMIC_64BIT_EN_DEV0_F5_MASK 0x00100000L |
|---|
| 40820 | #define RCC_DEV0_EPF5_STRAP4__STRAP_ATOMIC_EN_DEV0_F5_MASK 0x00200000L |
|---|
| 40821 | #define RCC_DEV0_EPF5_STRAP4__STRAP_FLR_EN_DEV0_F5_MASK 0x00400000L |
|---|
| 40822 | #define RCC_DEV0_EPF5_STRAP4__STRAP_PME_SUPPORT_DEV0_F5_MASK 0x0F800000L |
|---|
| 40823 | #define RCC_DEV0_EPF5_STRAP4__STRAP_INTERRUPT_PIN_DEV0_F5_MASK 0x70000000L |
|---|
| 40824 | #define RCC_DEV0_EPF5_STRAP4__STRAP_AUXPWR_SUPPORT_DEV0_F5_MASK 0x80000000L |
|---|
| 40825 | //RCC_DEV0_EPF5_STRAP5 |
|---|
| 40826 | #define RCC_DEV0_EPF5_STRAP5__STRAP_SUBSYS_VEN_ID_DEV0_F5__SHIFT 0x0 |
|---|
| 40827 | #define RCC_DEV0_EPF5_STRAP5__STRAP_MSI_EXT_MSG_DATA_CAP_DEV0_F5__SHIFT 0x1e |
|---|
| 40828 | #define RCC_DEV0_EPF5_STRAP5__STRAP_SUBSYS_VEN_ID_DEV0_F5_MASK 0x0000FFFFL |
|---|
| 40829 | #define RCC_DEV0_EPF5_STRAP5__STRAP_MSI_EXT_MSG_DATA_CAP_DEV0_F5_MASK 0x40000000L |
|---|
| 40830 | //RCC_DEV0_EPF5_STRAP6 |
|---|
| 40831 | #define RCC_DEV0_EPF5_STRAP6__STRAP_APER0_EN_DEV0_F5__SHIFT 0x0 |
|---|
| 40832 | #define RCC_DEV0_EPF5_STRAP6__STRAP_APER0_PREFETCHABLE_EN_DEV0_F5__SHIFT 0x1 |
|---|
| 40833 | #define RCC_DEV0_EPF5_STRAP6__STRAP_APER1_EN_DEV0_F5__SHIFT 0x8 |
|---|
| 40834 | #define RCC_DEV0_EPF5_STRAP6__STRAP_APER1_PREFETCHABLE_EN_DEV0_F5__SHIFT 0x9 |
|---|
| 40835 | #define RCC_DEV0_EPF5_STRAP6__STRAP_APER0_EN_DEV0_F5_MASK 0x00000001L |
|---|
| 40836 | #define RCC_DEV0_EPF5_STRAP6__STRAP_APER0_PREFETCHABLE_EN_DEV0_F5_MASK 0x00000002L |
|---|
| 40837 | #define RCC_DEV0_EPF5_STRAP6__STRAP_APER1_EN_DEV0_F5_MASK 0x00000100L |
|---|
| 40838 | #define RCC_DEV0_EPF5_STRAP6__STRAP_APER1_PREFETCHABLE_EN_DEV0_F5_MASK 0x00000200L |
|---|
| 40839 | //RCC_DEV0_EPF5_STRAP7 |
|---|
| 40840 | //RCC_DEV0_EPF5_STRAP13 |
|---|
| 40841 | #define RCC_DEV0_EPF5_STRAP13__STRAP_CLASS_CODE_PIF_DEV0_F5__SHIFT 0x0 |
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| 40842 | #define RCC_DEV0_EPF5_STRAP13__STRAP_CLASS_CODE_SUB_DEV0_F5__SHIFT 0x8 |
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| 40843 | #define RCC_DEV0_EPF5_STRAP13__STRAP_CLASS_CODE_BASE_DEV0_F5__SHIFT 0x10 |
|---|
| 40844 | #define RCC_DEV0_EPF5_STRAP13__STRAP_CLASS_CODE_PIF_DEV0_F5_MASK 0x000000FFL |
|---|
| 40845 | #define RCC_DEV0_EPF5_STRAP13__STRAP_CLASS_CODE_SUB_DEV0_F5_MASK 0x0000FF00L |
|---|
| 40846 | #define RCC_DEV0_EPF5_STRAP13__STRAP_CLASS_CODE_BASE_DEV0_F5_MASK 0x00FF0000L |
|---|
| 40847 | //RCC_DEV0_EPF5_STRAP14 |
|---|
| 40848 | #define RCC_DEV0_EPF5_STRAP14__STRAP_VENDOR_ID_DEV0_F5__SHIFT 0x0 |
|---|
| 40849 | #define RCC_DEV0_EPF5_STRAP14__STRAP_VENDOR_ID_DEV0_F5_MASK 0x0000FFFFL |
|---|
| 40850 | //RCC_DEV0_EPF6_STRAP0 |
|---|
| 40851 | #define RCC_DEV0_EPF6_STRAP0__STRAP_DEVICE_ID_DEV0_F6__SHIFT 0x0 |
|---|
| 40852 | #define RCC_DEV0_EPF6_STRAP0__STRAP_MAJOR_REV_ID_DEV0_F6__SHIFT 0x10 |
|---|
| 40853 | #define RCC_DEV0_EPF6_STRAP0__STRAP_MINOR_REV_ID_DEV0_F6__SHIFT 0x14 |
|---|
| 40854 | #define RCC_DEV0_EPF6_STRAP0__STRAP_FUNC_EN_DEV0_F6__SHIFT 0x1c |
|---|
| 40855 | #define RCC_DEV0_EPF6_STRAP0__STRAP_LEGACY_DEVICE_TYPE_EN_DEV0_F6__SHIFT 0x1d |
|---|
| 40856 | #define RCC_DEV0_EPF6_STRAP0__STRAP_D1_SUPPORT_DEV0_F6__SHIFT 0x1e |
|---|
| 40857 | #define RCC_DEV0_EPF6_STRAP0__STRAP_D2_SUPPORT_DEV0_F6__SHIFT 0x1f |
|---|
| 40858 | #define RCC_DEV0_EPF6_STRAP0__STRAP_DEVICE_ID_DEV0_F6_MASK 0x0000FFFFL |
|---|
| 40859 | #define RCC_DEV0_EPF6_STRAP0__STRAP_MAJOR_REV_ID_DEV0_F6_MASK 0x000F0000L |
|---|
| 40860 | #define RCC_DEV0_EPF6_STRAP0__STRAP_MINOR_REV_ID_DEV0_F6_MASK 0x00F00000L |
|---|
| 40861 | #define RCC_DEV0_EPF6_STRAP0__STRAP_FUNC_EN_DEV0_F6_MASK 0x10000000L |
|---|
| 40862 | #define RCC_DEV0_EPF6_STRAP0__STRAP_LEGACY_DEVICE_TYPE_EN_DEV0_F6_MASK 0x20000000L |
|---|
| 40863 | #define RCC_DEV0_EPF6_STRAP0__STRAP_D1_SUPPORT_DEV0_F6_MASK 0x40000000L |
|---|
| 40864 | #define RCC_DEV0_EPF6_STRAP0__STRAP_D2_SUPPORT_DEV0_F6_MASK 0x80000000L |
|---|
| 40865 | //RCC_DEV0_EPF6_STRAP2 |
|---|
| 40866 | #define RCC_DEV0_EPF6_STRAP2__STRAP_NO_SOFT_RESET_DEV0_F6__SHIFT 0x7 |
|---|
| 40867 | #define RCC_DEV0_EPF6_STRAP2__STRAP_RESIZE_BAR_EN_DEV0_F6__SHIFT 0x8 |
|---|
| 40868 | #define RCC_DEV0_EPF6_STRAP2__STRAP_MAX_PASID_WIDTH_DEV0_F6__SHIFT 0x9 |
|---|
| 40869 | #define RCC_DEV0_EPF6_STRAP2__STRAP_MSI_PERVECTOR_MASK_CAP_DEV0_F6__SHIFT 0xe |
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| 40870 | #define RCC_DEV0_EPF6_STRAP2__STRAP_AER_EN_DEV0_F6__SHIFT 0x10 |
|---|
| 40871 | #define RCC_DEV0_EPF6_STRAP2__STRAP_ACS_EN_DEV0_F6__SHIFT 0x11 |
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| 40872 | #define RCC_DEV0_EPF6_STRAP2__STRAP_CPL_ABORT_ERR_EN_DEV0_F6__SHIFT 0x14 |
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| 40936 | #define RCC_DEV0_EPF6_STRAP5__STRAP_MSI_EXT_MSG_DATA_CAP_DEV0_F6_MASK 0x40000000L |
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| 40947 | #define RCC_DEV0_EPF6_STRAP13__STRAP_CLASS_CODE_PIF_DEV0_F6_MASK 0x000000FFL |
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|---|
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|---|
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| 40951 | #define RCC_DEV0_EPF6_STRAP14__STRAP_VENDOR_ID_DEV0_F6__SHIFT 0x0 |
|---|
| 40952 | #define RCC_DEV0_EPF6_STRAP14__STRAP_VENDOR_ID_DEV0_F6_MASK 0x0000FFFFL |
|---|
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| 40957 | #define RCC_DEV0_EPF7_STRAP0__STRAP_FUNC_EN_DEV0_F7__SHIFT 0x1c |
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| 40958 | #define RCC_DEV0_EPF7_STRAP0__STRAP_LEGACY_DEVICE_TYPE_EN_DEV0_F7__SHIFT 0x1d |
|---|
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|---|
| 40960 | #define RCC_DEV0_EPF7_STRAP0__STRAP_D2_SUPPORT_DEV0_F7__SHIFT 0x1f |
|---|
| 40961 | #define RCC_DEV0_EPF7_STRAP0__STRAP_DEVICE_ID_DEV0_F7_MASK 0x0000FFFFL |
|---|
| 40962 | #define RCC_DEV0_EPF7_STRAP0__STRAP_MAJOR_REV_ID_DEV0_F7_MASK 0x000F0000L |
|---|
| 40963 | #define RCC_DEV0_EPF7_STRAP0__STRAP_MINOR_REV_ID_DEV0_F7_MASK 0x00F00000L |
|---|
| 40964 | #define RCC_DEV0_EPF7_STRAP0__STRAP_FUNC_EN_DEV0_F7_MASK 0x10000000L |
|---|
| 40965 | #define RCC_DEV0_EPF7_STRAP0__STRAP_LEGACY_DEVICE_TYPE_EN_DEV0_F7_MASK 0x20000000L |
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| 40966 | #define RCC_DEV0_EPF7_STRAP0__STRAP_D1_SUPPORT_DEV0_F7_MASK 0x40000000L |
|---|
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|---|
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| 40971 | #define RCC_DEV0_EPF7_STRAP2__STRAP_MAX_PASID_WIDTH_DEV0_F7__SHIFT 0x9 |
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| 40975 | #define RCC_DEV0_EPF7_STRAP2__STRAP_CPL_ABORT_ERR_EN_DEV0_F7__SHIFT 0x14 |
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| 40976 | #define RCC_DEV0_EPF7_STRAP2__STRAP_DPA_EN_DEV0_F7__SHIFT 0x15 |
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| 40977 | #define RCC_DEV0_EPF7_STRAP2__STRAP_VC_EN_DEV0_F7__SHIFT 0x17 |
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| 40978 | #define RCC_DEV0_EPF7_STRAP2__STRAP_MSI_MULTI_CAP_DEV0_F7__SHIFT 0x18 |
|---|
| 40979 | #define RCC_DEV0_EPF7_STRAP2__STRAP_PASID_EN_DEV0_F7__SHIFT 0x1c |
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| 40980 | #define RCC_DEV0_EPF7_STRAP2__STRAP_PASID_EXE_PERMISSION_SUPPORTED_DEV0_F7__SHIFT 0x1d |
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| 40981 | #define RCC_DEV0_EPF7_STRAP2__STRAP_PASID_GLOBAL_INVALIDATE_SUPPORTED_DEV0_F7__SHIFT 0x1e |
|---|
| 40982 | #define RCC_DEV0_EPF7_STRAP2__STRAP_PASID_PRIV_MODE_SUPPORTED_DEV0_F7__SHIFT 0x1f |
|---|
| 40983 | #define RCC_DEV0_EPF7_STRAP2__STRAP_NO_SOFT_RESET_DEV0_F7_MASK 0x00000080L |
|---|
| 40984 | #define RCC_DEV0_EPF7_STRAP2__STRAP_RESIZE_BAR_EN_DEV0_F7_MASK 0x00000100L |
|---|
| 40985 | #define RCC_DEV0_EPF7_STRAP2__STRAP_MAX_PASID_WIDTH_DEV0_F7_MASK 0x00003E00L |
|---|
| 40986 | #define RCC_DEV0_EPF7_STRAP2__STRAP_MSI_PERVECTOR_MASK_CAP_DEV0_F7_MASK 0x00004000L |
|---|
| 40987 | #define RCC_DEV0_EPF7_STRAP2__STRAP_AER_EN_DEV0_F7_MASK 0x00010000L |
|---|
| 40988 | #define RCC_DEV0_EPF7_STRAP2__STRAP_ACS_EN_DEV0_F7_MASK 0x00020000L |
|---|
| 40989 | #define RCC_DEV0_EPF7_STRAP2__STRAP_CPL_ABORT_ERR_EN_DEV0_F7_MASK 0x00100000L |
|---|
| 40990 | #define RCC_DEV0_EPF7_STRAP2__STRAP_DPA_EN_DEV0_F7_MASK 0x00200000L |
|---|
| 40991 | #define RCC_DEV0_EPF7_STRAP2__STRAP_VC_EN_DEV0_F7_MASK 0x00800000L |
|---|
| 40992 | #define RCC_DEV0_EPF7_STRAP2__STRAP_MSI_MULTI_CAP_DEV0_F7_MASK 0x07000000L |
|---|
| 40993 | #define RCC_DEV0_EPF7_STRAP2__STRAP_PASID_EN_DEV0_F7_MASK 0x10000000L |
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| 40994 | #define RCC_DEV0_EPF7_STRAP2__STRAP_PASID_EXE_PERMISSION_SUPPORTED_DEV0_F7_MASK 0x20000000L |
|---|
| 40995 | #define RCC_DEV0_EPF7_STRAP2__STRAP_PASID_GLOBAL_INVALIDATE_SUPPORTED_DEV0_F7_MASK 0x40000000L |
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| 40996 | #define RCC_DEV0_EPF7_STRAP2__STRAP_PASID_PRIV_MODE_SUPPORTED_DEV0_F7_MASK 0x80000000L |
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| 40997 | //RCC_DEV0_EPF7_STRAP3 |
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| 40998 | #define RCC_DEV0_EPF7_STRAP3__STRAP_POISONED_ADVISORY_NONFATAL_DEV0_F7__SHIFT 0x0 |
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| 41000 | #define RCC_DEV0_EPF7_STRAP3__STRAP_SUBSYS_ID_DEV0_F7__SHIFT 0x2 |
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| 41001 | #define RCC_DEV0_EPF7_STRAP3__STRAP_MSI_EN_DEV0_F7__SHIFT 0x12 |
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| 41002 | #define RCC_DEV0_EPF7_STRAP3__STRAP_MSI_CLR_PENDING_EN_DEV0_F7__SHIFT 0x13 |
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| 41004 | #define RCC_DEV0_EPF7_STRAP3__STRAP_PMC_DSI_DEV0_F7__SHIFT 0x18 |
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| 41008 | #define RCC_DEV0_EPF7_STRAP3__STRAP_TRUE_PM_STATUS_EN_DEV0_F7__SHIFT 0x1e |
|---|
| 41009 | #define RCC_DEV0_EPF7_STRAP3__STRAP_RTR_EN_DEV0_F7__SHIFT 0x1f |
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| 41010 | #define RCC_DEV0_EPF7_STRAP3__STRAP_POISONED_ADVISORY_NONFATAL_DEV0_F7_MASK 0x00000001L |
|---|
| 41011 | #define RCC_DEV0_EPF7_STRAP3__STRAP_PWR_EN_DEV0_F7_MASK 0x00000002L |
|---|
| 41012 | #define RCC_DEV0_EPF7_STRAP3__STRAP_SUBSYS_ID_DEV0_F7_MASK 0x0003FFFCL |
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| 41013 | #define RCC_DEV0_EPF7_STRAP3__STRAP_MSI_EN_DEV0_F7_MASK 0x00040000L |
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| 41014 | #define RCC_DEV0_EPF7_STRAP3__STRAP_MSI_CLR_PENDING_EN_DEV0_F7_MASK 0x00080000L |
|---|
| 41015 | #define RCC_DEV0_EPF7_STRAP3__STRAP_MSIX_EN_DEV0_F7_MASK 0x00100000L |
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| 41016 | #define RCC_DEV0_EPF7_STRAP3__STRAP_PMC_DSI_DEV0_F7_MASK 0x01000000L |
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| 41020 | #define RCC_DEV0_EPF7_STRAP3__STRAP_TRUE_PM_STATUS_EN_DEV0_F7_MASK 0x40000000L |
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| 41022 | //RCC_DEV0_EPF7_STRAP4 |
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| 41023 | #define RCC_DEV0_EPF7_STRAP4__STRAP_ATOMIC_64BIT_EN_DEV0_F7__SHIFT 0x14 |
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| 41093 | #define RCC_DEV1_EPF0_STRAP2__STRAP_NO_SOFT_RESET_DEV1_F0_MASK 0x00000080L |
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| 41094 | #define RCC_DEV1_EPF0_STRAP2__STRAP_RESIZE_BAR_EN_DEV1_F0_MASK 0x00000100L |
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| 41096 | #define RCC_DEV1_EPF0_STRAP2__STRAP_MSI_PERVECTOR_MASK_CAP_DEV1_F0_MASK 0x00004000L |
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| 41097 | #define RCC_DEV1_EPF0_STRAP2__STRAP_ARI_EN_DEV1_F0_MASK 0x00008000L |
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| 41098 | #define RCC_DEV1_EPF0_STRAP2__STRAP_AER_EN_DEV1_F0_MASK 0x00010000L |
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| 41099 | #define RCC_DEV1_EPF0_STRAP2__STRAP_ACS_EN_DEV1_F0_MASK 0x00020000L |
|---|
| 41100 | #define RCC_DEV1_EPF0_STRAP2__STRAP_CPL_ABORT_ERR_EN_DEV1_F0_MASK 0x00100000L |
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| 41101 | #define RCC_DEV1_EPF0_STRAP2__STRAP_DPA_EN_DEV1_F0_MASK 0x00200000L |
|---|
| 41102 | #define RCC_DEV1_EPF0_STRAP2__STRAP_VC_EN_DEV1_F0_MASK 0x00800000L |
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| 41103 | #define RCC_DEV1_EPF0_STRAP2__STRAP_MSI_MULTI_CAP_DEV1_F0_MASK 0x07000000L |
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| 41106 | #define RCC_DEV1_EPF0_STRAP2__STRAP_PASID_GLOBAL_INVALIDATE_SUPPORTED_DEV1_F0_MASK 0x40000000L |
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| 41107 | #define RCC_DEV1_EPF0_STRAP2__STRAP_PASID_PRIV_MODE_SUPPORTED_DEV1_F0_MASK 0x80000000L |
|---|
| 41108 | //RCC_DEV1_EPF0_STRAP3 |
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| 41109 | #define RCC_DEV1_EPF0_STRAP3__STRAP_POISONED_ADVISORY_NONFATAL_DEV1_F0__SHIFT 0x0 |
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| 41111 | #define RCC_DEV1_EPF0_STRAP3__STRAP_SUBSYS_ID_DEV1_F0__SHIFT 0x2 |
|---|
| 41112 | #define RCC_DEV1_EPF0_STRAP3__STRAP_MSI_EN_DEV1_F0__SHIFT 0x12 |
|---|
| 41113 | #define RCC_DEV1_EPF0_STRAP3__STRAP_MSI_CLR_PENDING_EN_DEV1_F0__SHIFT 0x13 |
|---|
| 41114 | #define RCC_DEV1_EPF0_STRAP3__STRAP_MSIX_EN_DEV1_F0__SHIFT 0x14 |
|---|
| 41115 | #define RCC_DEV1_EPF0_STRAP3__STRAP_PMC_DSI_DEV1_F0__SHIFT 0x18 |
|---|
| 41116 | #define RCC_DEV1_EPF0_STRAP3__STRAP_ALL_MSI_EVENT_SUPPORT_EN_DEV1_F0__SHIFT 0x1a |
|---|
| 41117 | #define RCC_DEV1_EPF0_STRAP3__STRAP_SMN_ERR_STATUS_MASK_EN_EP_DEV1_F0__SHIFT 0x1b |
|---|
| 41118 | #define RCC_DEV1_EPF0_STRAP3__STRAP_CLK_PM_EN_DEV1_F0__SHIFT 0x1d |
|---|
| 41119 | #define RCC_DEV1_EPF0_STRAP3__STRAP_TRUE_PM_STATUS_EN_DEV1_F0__SHIFT 0x1e |
|---|
| 41120 | #define RCC_DEV1_EPF0_STRAP3__STRAP_RTR_EN_DEV1_F0__SHIFT 0x1f |
|---|
| 41121 | #define RCC_DEV1_EPF0_STRAP3__STRAP_POISONED_ADVISORY_NONFATAL_DEV1_F0_MASK 0x00000001L |
|---|
| 41122 | #define RCC_DEV1_EPF0_STRAP3__STRAP_PWR_EN_DEV1_F0_MASK 0x00000002L |
|---|
| 41123 | #define RCC_DEV1_EPF0_STRAP3__STRAP_SUBSYS_ID_DEV1_F0_MASK 0x0003FFFCL |
|---|
| 41124 | #define RCC_DEV1_EPF0_STRAP3__STRAP_MSI_EN_DEV1_F0_MASK 0x00040000L |
|---|
| 41125 | #define RCC_DEV1_EPF0_STRAP3__STRAP_MSI_CLR_PENDING_EN_DEV1_F0_MASK 0x00080000L |
|---|
| 41126 | #define RCC_DEV1_EPF0_STRAP3__STRAP_MSIX_EN_DEV1_F0_MASK 0x00100000L |
|---|
| 41127 | #define RCC_DEV1_EPF0_STRAP3__STRAP_PMC_DSI_DEV1_F0_MASK 0x01000000L |
|---|
| 41128 | #define RCC_DEV1_EPF0_STRAP3__STRAP_ALL_MSI_EVENT_SUPPORT_EN_DEV1_F0_MASK 0x04000000L |
|---|
| 41129 | #define RCC_DEV1_EPF0_STRAP3__STRAP_SMN_ERR_STATUS_MASK_EN_EP_DEV1_F0_MASK 0x08000000L |
|---|
| 41130 | #define RCC_DEV1_EPF0_STRAP3__STRAP_CLK_PM_EN_DEV1_F0_MASK 0x20000000L |
|---|
| 41131 | #define RCC_DEV1_EPF0_STRAP3__STRAP_TRUE_PM_STATUS_EN_DEV1_F0_MASK 0x40000000L |
|---|
| 41132 | #define RCC_DEV1_EPF0_STRAP3__STRAP_RTR_EN_DEV1_F0_MASK 0x80000000L |
|---|
| 41133 | //RCC_DEV1_EPF0_STRAP4 |
|---|
| 41134 | #define RCC_DEV1_EPF0_STRAP4__STRAP_ATOMIC_64BIT_EN_DEV1_F0__SHIFT 0x14 |
|---|
| 41135 | #define RCC_DEV1_EPF0_STRAP4__STRAP_ATOMIC_EN_DEV1_F0__SHIFT 0x15 |
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| 41136 | #define RCC_DEV1_EPF0_STRAP4__STRAP_FLR_EN_DEV1_F0__SHIFT 0x16 |
|---|
| 41137 | #define RCC_DEV1_EPF0_STRAP4__STRAP_PME_SUPPORT_DEV1_F0__SHIFT 0x17 |
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| 41138 | #define RCC_DEV1_EPF0_STRAP4__STRAP_INTERRUPT_PIN_DEV1_F0__SHIFT 0x1c |
|---|
| 41139 | #define RCC_DEV1_EPF0_STRAP4__STRAP_AUXPWR_SUPPORT_DEV1_F0__SHIFT 0x1f |
|---|
| 41140 | #define RCC_DEV1_EPF0_STRAP4__STRAP_ATOMIC_64BIT_EN_DEV1_F0_MASK 0x00100000L |
|---|
| 41141 | #define RCC_DEV1_EPF0_STRAP4__STRAP_ATOMIC_EN_DEV1_F0_MASK 0x00200000L |
|---|
| 41142 | #define RCC_DEV1_EPF0_STRAP4__STRAP_FLR_EN_DEV1_F0_MASK 0x00400000L |
|---|
| 41143 | #define RCC_DEV1_EPF0_STRAP4__STRAP_PME_SUPPORT_DEV1_F0_MASK 0x0F800000L |
|---|
| 41144 | #define RCC_DEV1_EPF0_STRAP4__STRAP_INTERRUPT_PIN_DEV1_F0_MASK 0x70000000L |
|---|
| 41145 | #define RCC_DEV1_EPF0_STRAP4__STRAP_AUXPWR_SUPPORT_DEV1_F0_MASK 0x80000000L |
|---|
| 41146 | //RCC_DEV1_EPF0_STRAP5 |
|---|
| 41147 | #define RCC_DEV1_EPF0_STRAP5__STRAP_SUBSYS_VEN_ID_DEV1_F0__SHIFT 0x0 |
|---|
| 41148 | #define RCC_DEV1_EPF0_STRAP5__STRAP_SATAIDP_EN_DEV1_F0__SHIFT 0x18 |
|---|
| 41149 | #define RCC_DEV1_EPF0_STRAP5__STRAP_SATA_DID_RAID_EN_0_DEV1_F0__SHIFT 0x19 |
|---|
| 41150 | #define RCC_DEV1_EPF0_STRAP5__STRAP_SATA_DID_RAID_EN_1_DEV1_F0__SHIFT 0x1a |
|---|
| 41151 | #define RCC_DEV1_EPF0_STRAP5__STRAP_MSI_EXT_MSG_DATA_CAP_DEV1_F0__SHIFT 0x1e |
|---|
| 41152 | #define RCC_DEV1_EPF0_STRAP5__STRAP_SUBSYS_VEN_ID_DEV1_F0_MASK 0x0000FFFFL |
|---|
| 41153 | #define RCC_DEV1_EPF0_STRAP5__STRAP_SATAIDP_EN_DEV1_F0_MASK 0x01000000L |
|---|
| 41154 | #define RCC_DEV1_EPF0_STRAP5__STRAP_SATA_DID_RAID_EN_0_DEV1_F0_MASK 0x02000000L |
|---|
| 41155 | #define RCC_DEV1_EPF0_STRAP5__STRAP_SATA_DID_RAID_EN_1_DEV1_F0_MASK 0x04000000L |
|---|
| 41156 | #define RCC_DEV1_EPF0_STRAP5__STRAP_MSI_EXT_MSG_DATA_CAP_DEV1_F0_MASK 0x40000000L |
|---|
| 41157 | //RCC_DEV1_EPF0_STRAP6 |
|---|
| 41158 | #define RCC_DEV1_EPF0_STRAP6__STRAP_APER0_EN_DEV1_F0__SHIFT 0x0 |
|---|
| 41159 | #define RCC_DEV1_EPF0_STRAP6__STRAP_APER0_PREFETCHABLE_EN_DEV1_F0__SHIFT 0x1 |
|---|
| 41160 | #define RCC_DEV1_EPF0_STRAP6__STRAP_APER1_PREFETCHABLE_EN_DEV1_F0__SHIFT 0x9 |
|---|
| 41161 | #define RCC_DEV1_EPF0_STRAP6__STRAP_APER2_PREFETCHABLE_EN_DEV1_F0__SHIFT 0x11 |
|---|
| 41162 | #define RCC_DEV1_EPF0_STRAP6__STRAP_APER0_EN_DEV1_F0_MASK 0x00000001L |
|---|
| 41163 | #define RCC_DEV1_EPF0_STRAP6__STRAP_APER0_PREFETCHABLE_EN_DEV1_F0_MASK 0x00000002L |
|---|
| 41164 | #define RCC_DEV1_EPF0_STRAP6__STRAP_APER1_PREFETCHABLE_EN_DEV1_F0_MASK 0x00000200L |
|---|
| 41165 | #define RCC_DEV1_EPF0_STRAP6__STRAP_APER2_PREFETCHABLE_EN_DEV1_F0_MASK 0x00020000L |
|---|
| 41166 | //RCC_DEV1_EPF0_STRAP7 |
|---|
| 41167 | #define RCC_DEV1_EPF0_STRAP7__STRAP_MSIX_TABLE_SIZE_DEV1_F0__SHIFT 0x5 |
|---|
| 41168 | #define RCC_DEV1_EPF0_STRAP7__STRAP_MSIX_TABLE_SIZE_DEV1_F0_MASK 0x0000FFE0L |
|---|
| 41169 | //RCC_DEV1_EPF0_STRAP13 |
|---|
| 41170 | #define RCC_DEV1_EPF0_STRAP13__STRAP_CLASS_CODE_PIF_DEV1_F0__SHIFT 0x0 |
|---|
| 41171 | #define RCC_DEV1_EPF0_STRAP13__STRAP_CLASS_CODE_SUB_DEV1_F0__SHIFT 0x8 |
|---|
| 41172 | #define RCC_DEV1_EPF0_STRAP13__STRAP_CLASS_CODE_BASE_DEV1_F0__SHIFT 0x10 |
|---|
| 41173 | #define RCC_DEV1_EPF0_STRAP13__STRAP_CLASS_CODE_PIF_DEV1_F0_MASK 0x000000FFL |
|---|
| 41174 | #define RCC_DEV1_EPF0_STRAP13__STRAP_CLASS_CODE_SUB_DEV1_F0_MASK 0x0000FF00L |
|---|
| 41175 | #define RCC_DEV1_EPF0_STRAP13__STRAP_CLASS_CODE_BASE_DEV1_F0_MASK 0x00FF0000L |
|---|
| 41176 | //RCC_DEV1_EPF0_STRAP14 |
|---|
| 41177 | #define RCC_DEV1_EPF0_STRAP14__STRAP_VENDOR_ID_DEV1_F0__SHIFT 0x0 |
|---|
| 41178 | #define RCC_DEV1_EPF0_STRAP14__STRAP_VENDOR_ID_DEV1_F0_MASK 0x0000FFFFL |
|---|
| 41179 | //RCC_DEV1_EPF1_STRAP0 |
|---|
| 41180 | #define RCC_DEV1_EPF1_STRAP0__STRAP_DEVICE_ID_DEV1_F1__SHIFT 0x0 |
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| 41181 | #define RCC_DEV1_EPF1_STRAP0__STRAP_MAJOR_REV_ID_DEV1_F1__SHIFT 0x10 |
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| 41278 | #define RCC_DEV1_EPF1_STRAP6__STRAP_APER0_EN_DEV1_F1_MASK 0x00000001L |
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| 41280 | #define RCC_DEV1_EPF1_STRAP6__STRAP_APER1_EN_DEV1_F1_MASK 0x00000100L |
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|---|
| 41282 | #define RCC_DEV1_EPF1_STRAP6__STRAP_APER2_EN_DEV1_F1_MASK 0x00010000L |
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| 41283 | #define RCC_DEV1_EPF1_STRAP6__STRAP_APER2_PREFETCHABLE_EN_DEV1_F1_MASK 0x00020000L |
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| 41284 | #define RCC_DEV1_EPF1_STRAP6__STRAP_APER3_EN_DEV1_F1_MASK 0x01000000L |
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| 41327 | #define RCC_DEV2_EPF0_STRAP0__STRAP_D2_SUPPORT_DEV2_F0__SHIFT 0x1f |
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| 41328 | #define RCC_DEV2_EPF0_STRAP0__STRAP_DEVICE_ID_DEV2_F0_MASK 0x0000FFFFL |
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| 41330 | #define RCC_DEV2_EPF0_STRAP0__STRAP_MINOR_REV_ID_DEV2_F0_MASK 0x00F00000L |
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| 41331 | #define RCC_DEV2_EPF0_STRAP0__STRAP_FUNC_EN_DEV2_F0_MASK 0x10000000L |
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| 41332 | #define RCC_DEV2_EPF0_STRAP0__STRAP_LEGACY_DEVICE_TYPE_EN_DEV2_F0_MASK 0x20000000L |
|---|
| 41333 | #define RCC_DEV2_EPF0_STRAP0__STRAP_D1_SUPPORT_DEV2_F0_MASK 0x40000000L |
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| 41334 | #define RCC_DEV2_EPF0_STRAP0__STRAP_D2_SUPPORT_DEV2_F0_MASK 0x80000000L |
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| 41335 | //RCC_DEV2_EPF0_STRAP2 |
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| 41336 | #define RCC_DEV2_EPF0_STRAP2__STRAP_NO_SOFT_RESET_DEV2_F0__SHIFT 0x7 |
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| 41408 | #define RCC_DEV2_EPF0_STRAP5__STRAP_MSI_EXT_MSG_DATA_CAP_DEV2_F0_MASK 0x40000000L |
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|---|
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|---|
| 41433 | #define RCC_DEV2_EPF1_STRAP0__STRAP_D1_SUPPORT_DEV2_F1__SHIFT 0x1e |
|---|
| 41434 | #define RCC_DEV2_EPF1_STRAP0__STRAP_D2_SUPPORT_DEV2_F1__SHIFT 0x1f |
|---|
| 41435 | #define RCC_DEV2_EPF1_STRAP0__STRAP_DEVICE_ID_DEV2_F1_MASK 0x0000FFFFL |
|---|
| 41436 | #define RCC_DEV2_EPF1_STRAP0__STRAP_MAJOR_REV_ID_DEV2_F1_MASK 0x000F0000L |
|---|
| 41437 | #define RCC_DEV2_EPF1_STRAP0__STRAP_MINOR_REV_ID_DEV2_F1_MASK 0x00F00000L |
|---|
| 41438 | #define RCC_DEV2_EPF1_STRAP0__STRAP_FUNC_EN_DEV2_F1_MASK 0x10000000L |
|---|
| 41439 | #define RCC_DEV2_EPF1_STRAP0__STRAP_LEGACY_DEVICE_TYPE_EN_DEV2_F1_MASK 0x20000000L |
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| 41440 | #define RCC_DEV2_EPF1_STRAP0__STRAP_D1_SUPPORT_DEV2_F1_MASK 0x40000000L |
|---|
| 41441 | #define RCC_DEV2_EPF1_STRAP0__STRAP_D2_SUPPORT_DEV2_F1_MASK 0x80000000L |
|---|
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| 41449 | #define RCC_DEV2_EPF1_STRAP2__STRAP_CPL_ABORT_ERR_EN_DEV2_F1__SHIFT 0x14 |
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| 41450 | #define RCC_DEV2_EPF1_STRAP2__STRAP_DPA_EN_DEV2_F1__SHIFT 0x15 |
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| 41451 | #define RCC_DEV2_EPF1_STRAP2__STRAP_VC_EN_DEV2_F1__SHIFT 0x17 |
|---|
| 41452 | #define RCC_DEV2_EPF1_STRAP2__STRAP_MSI_MULTI_CAP_DEV2_F1__SHIFT 0x18 |
|---|
| 41453 | #define RCC_DEV2_EPF1_STRAP2__STRAP_PASID_EN_DEV2_F1__SHIFT 0x1c |
|---|
| 41454 | #define RCC_DEV2_EPF1_STRAP2__STRAP_PASID_EXE_PERMISSION_SUPPORTED_DEV2_F1__SHIFT 0x1d |
|---|
| 41455 | #define RCC_DEV2_EPF1_STRAP2__STRAP_PASID_GLOBAL_INVALIDATE_SUPPORTED_DEV2_F1__SHIFT 0x1e |
|---|
| 41456 | #define RCC_DEV2_EPF1_STRAP2__STRAP_PASID_PRIV_MODE_SUPPORTED_DEV2_F1__SHIFT 0x1f |
|---|
| 41457 | #define RCC_DEV2_EPF1_STRAP2__STRAP_NO_SOFT_RESET_DEV2_F1_MASK 0x00000080L |
|---|
| 41458 | #define RCC_DEV2_EPF1_STRAP2__STRAP_RESIZE_BAR_EN_DEV2_F1_MASK 0x00000100L |
|---|
| 41459 | #define RCC_DEV2_EPF1_STRAP2__STRAP_MAX_PASID_WIDTH_DEV2_F1_MASK 0x00003E00L |
|---|
| 41460 | #define RCC_DEV2_EPF1_STRAP2__STRAP_MSI_PERVECTOR_MASK_CAP_DEV2_F1_MASK 0x00004000L |
|---|
| 41461 | #define RCC_DEV2_EPF1_STRAP2__STRAP_AER_EN_DEV2_F1_MASK 0x00010000L |
|---|
| 41462 | #define RCC_DEV2_EPF1_STRAP2__STRAP_ACS_EN_DEV2_F1_MASK 0x00020000L |
|---|
| 41463 | #define RCC_DEV2_EPF1_STRAP2__STRAP_CPL_ABORT_ERR_EN_DEV2_F1_MASK 0x00100000L |
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| 41464 | #define RCC_DEV2_EPF1_STRAP2__STRAP_DPA_EN_DEV2_F1_MASK 0x00200000L |
|---|
| 41465 | #define RCC_DEV2_EPF1_STRAP2__STRAP_VC_EN_DEV2_F1_MASK 0x00800000L |
|---|
| 41466 | #define RCC_DEV2_EPF1_STRAP2__STRAP_MSI_MULTI_CAP_DEV2_F1_MASK 0x07000000L |
|---|
| 41467 | #define RCC_DEV2_EPF1_STRAP2__STRAP_PASID_EN_DEV2_F1_MASK 0x10000000L |
|---|
| 41468 | #define RCC_DEV2_EPF1_STRAP2__STRAP_PASID_EXE_PERMISSION_SUPPORTED_DEV2_F1_MASK 0x20000000L |
|---|
| 41469 | #define RCC_DEV2_EPF1_STRAP2__STRAP_PASID_GLOBAL_INVALIDATE_SUPPORTED_DEV2_F1_MASK 0x40000000L |
|---|
| 41470 | #define RCC_DEV2_EPF1_STRAP2__STRAP_PASID_PRIV_MODE_SUPPORTED_DEV2_F1_MASK 0x80000000L |
|---|
| 41471 | //RCC_DEV2_EPF1_STRAP3 |
|---|
| 41472 | #define RCC_DEV2_EPF1_STRAP3__STRAP_POISONED_ADVISORY_NONFATAL_DEV2_F1__SHIFT 0x0 |
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| 41473 | #define RCC_DEV2_EPF1_STRAP3__STRAP_PWR_EN_DEV2_F1__SHIFT 0x1 |
|---|
| 41474 | #define RCC_DEV2_EPF1_STRAP3__STRAP_SUBSYS_ID_DEV2_F1__SHIFT 0x2 |
|---|
| 41475 | #define RCC_DEV2_EPF1_STRAP3__STRAP_MSI_EN_DEV2_F1__SHIFT 0x12 |
|---|
| 41476 | #define RCC_DEV2_EPF1_STRAP3__STRAP_MSI_CLR_PENDING_EN_DEV2_F1__SHIFT 0x13 |
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| 41477 | #define RCC_DEV2_EPF1_STRAP3__STRAP_MSIX_EN_DEV2_F1__SHIFT 0x14 |
|---|
| 41478 | #define RCC_DEV2_EPF1_STRAP3__STRAP_PMC_DSI_DEV2_F1__SHIFT 0x18 |
|---|
| 41479 | #define RCC_DEV2_EPF1_STRAP3__STRAP_ALL_MSI_EVENT_SUPPORT_EN_DEV2_F1__SHIFT 0x1a |
|---|
| 41480 | #define RCC_DEV2_EPF1_STRAP3__STRAP_SMN_ERR_STATUS_MASK_EN_EP_DEV2_F1__SHIFT 0x1b |
|---|
| 41481 | #define RCC_DEV2_EPF1_STRAP3__STRAP_CLK_PM_EN_DEV2_F1__SHIFT 0x1d |
|---|
| 41482 | #define RCC_DEV2_EPF1_STRAP3__STRAP_TRUE_PM_STATUS_EN_DEV2_F1__SHIFT 0x1e |
|---|
| 41483 | #define RCC_DEV2_EPF1_STRAP3__STRAP_RTR_EN_DEV2_F1__SHIFT 0x1f |
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| 41484 | #define RCC_DEV2_EPF1_STRAP3__STRAP_POISONED_ADVISORY_NONFATAL_DEV2_F1_MASK 0x00000001L |
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| 41485 | #define RCC_DEV2_EPF1_STRAP3__STRAP_PWR_EN_DEV2_F1_MASK 0x00000002L |
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| 41486 | #define RCC_DEV2_EPF1_STRAP3__STRAP_SUBSYS_ID_DEV2_F1_MASK 0x0003FFFCL |
|---|
| 41487 | #define RCC_DEV2_EPF1_STRAP3__STRAP_MSI_EN_DEV2_F1_MASK 0x00040000L |
|---|
| 41488 | #define RCC_DEV2_EPF1_STRAP3__STRAP_MSI_CLR_PENDING_EN_DEV2_F1_MASK 0x00080000L |
|---|
| 41489 | #define RCC_DEV2_EPF1_STRAP3__STRAP_MSIX_EN_DEV2_F1_MASK 0x00100000L |
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| 41490 | #define RCC_DEV2_EPF1_STRAP3__STRAP_PMC_DSI_DEV2_F1_MASK 0x01000000L |
|---|
| 41491 | #define RCC_DEV2_EPF1_STRAP3__STRAP_ALL_MSI_EVENT_SUPPORT_EN_DEV2_F1_MASK 0x04000000L |
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| 41492 | #define RCC_DEV2_EPF1_STRAP3__STRAP_SMN_ERR_STATUS_MASK_EN_EP_DEV2_F1_MASK 0x08000000L |
|---|
| 41493 | #define RCC_DEV2_EPF1_STRAP3__STRAP_CLK_PM_EN_DEV2_F1_MASK 0x20000000L |
|---|
| 41494 | #define RCC_DEV2_EPF1_STRAP3__STRAP_TRUE_PM_STATUS_EN_DEV2_F1_MASK 0x40000000L |
|---|
| 41495 | #define RCC_DEV2_EPF1_STRAP3__STRAP_RTR_EN_DEV2_F1_MASK 0x80000000L |
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| 41496 | //RCC_DEV2_EPF1_STRAP4 |
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| 41497 | #define RCC_DEV2_EPF1_STRAP4__STRAP_ATOMIC_64BIT_EN_DEV2_F1__SHIFT 0x14 |
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| 41498 | #define RCC_DEV2_EPF1_STRAP4__STRAP_ATOMIC_EN_DEV2_F1__SHIFT 0x15 |
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| 41499 | #define RCC_DEV2_EPF1_STRAP4__STRAP_FLR_EN_DEV2_F1__SHIFT 0x16 |
|---|
| 41500 | #define RCC_DEV2_EPF1_STRAP4__STRAP_PME_SUPPORT_DEV2_F1__SHIFT 0x17 |
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| 41501 | #define RCC_DEV2_EPF1_STRAP4__STRAP_INTERRUPT_PIN_DEV2_F1__SHIFT 0x1c |
|---|
| 41502 | #define RCC_DEV2_EPF1_STRAP4__STRAP_AUXPWR_SUPPORT_DEV2_F1__SHIFT 0x1f |
|---|
| 41503 | #define RCC_DEV2_EPF1_STRAP4__STRAP_ATOMIC_64BIT_EN_DEV2_F1_MASK 0x00100000L |
|---|
| 41504 | #define RCC_DEV2_EPF1_STRAP4__STRAP_ATOMIC_EN_DEV2_F1_MASK 0x00200000L |
|---|
| 41505 | #define RCC_DEV2_EPF1_STRAP4__STRAP_FLR_EN_DEV2_F1_MASK 0x00400000L |
|---|
| 41506 | #define RCC_DEV2_EPF1_STRAP4__STRAP_PME_SUPPORT_DEV2_F1_MASK 0x0F800000L |
|---|
| 41507 | #define RCC_DEV2_EPF1_STRAP4__STRAP_INTERRUPT_PIN_DEV2_F1_MASK 0x70000000L |
|---|
| 41508 | #define RCC_DEV2_EPF1_STRAP4__STRAP_AUXPWR_SUPPORT_DEV2_F1_MASK 0x80000000L |
|---|
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|---|
| 41511 | #define RCC_DEV2_EPF1_STRAP5__STRAP_MSI_EXT_MSG_DATA_CAP_DEV2_F1__SHIFT 0x1e |
|---|
| 41512 | #define RCC_DEV2_EPF1_STRAP5__STRAP_SUBSYS_VEN_ID_DEV2_F1_MASK 0x0000FFFFL |
|---|
| 41513 | #define RCC_DEV2_EPF1_STRAP5__STRAP_MSI_EXT_MSG_DATA_CAP_DEV2_F1_MASK 0x40000000L |
|---|
| 41514 | //RCC_DEV2_EPF1_STRAP6 |
|---|
| 41515 | #define RCC_DEV2_EPF1_STRAP6__STRAP_APER0_EN_DEV2_F1__SHIFT 0x0 |
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| 41518 | #define RCC_DEV2_EPF1_STRAP6__STRAP_APER3_EN_DEV2_F1__SHIFT 0x18 |
|---|
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|---|
| 41520 | #define RCC_DEV2_EPF1_STRAP6__STRAP_APER0_EN_DEV2_F1_MASK 0x00000001L |
|---|
| 41521 | #define RCC_DEV2_EPF1_STRAP6__STRAP_APER1_EN_DEV2_F1_MASK 0x00000100L |
|---|
| 41522 | #define RCC_DEV2_EPF1_STRAP6__STRAP_APER2_EN_DEV2_F1_MASK 0x00010000L |
|---|
| 41523 | #define RCC_DEV2_EPF1_STRAP6__STRAP_APER3_EN_DEV2_F1_MASK 0x01000000L |
|---|
| 41524 | #define RCC_DEV2_EPF1_STRAP6__STRAP_APER3_PREFETCHABLE_EN_DEV2_F1_MASK 0x02000000L |
|---|
| 41525 | //RCC_DEV2_EPF1_STRAP13 |
|---|
| 41526 | #define RCC_DEV2_EPF1_STRAP13__STRAP_CLASS_CODE_PIF_DEV2_F1__SHIFT 0x0 |
|---|
| 41527 | #define RCC_DEV2_EPF1_STRAP13__STRAP_CLASS_CODE_SUB_DEV2_F1__SHIFT 0x8 |
|---|
| 41528 | #define RCC_DEV2_EPF1_STRAP13__STRAP_CLASS_CODE_BASE_DEV2_F1__SHIFT 0x10 |
|---|
| 41529 | #define RCC_DEV2_EPF1_STRAP13__STRAP_CLASS_CODE_PIF_DEV2_F1_MASK 0x000000FFL |
|---|
| 41530 | #define RCC_DEV2_EPF1_STRAP13__STRAP_CLASS_CODE_SUB_DEV2_F1_MASK 0x0000FF00L |
|---|
| 41531 | #define RCC_DEV2_EPF1_STRAP13__STRAP_CLASS_CODE_BASE_DEV2_F1_MASK 0x00FF0000L |
|---|
| 41532 | //RCC_DEV2_EPF1_STRAP14 |
|---|
| 41533 | #define RCC_DEV2_EPF1_STRAP14__STRAP_VENDOR_ID_DEV2_F1__SHIFT 0x0 |
|---|
| 41534 | #define RCC_DEV2_EPF1_STRAP14__STRAP_VENDOR_ID_DEV2_F1_MASK 0x0000FFFFL |
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| 41535 | //RCC_DEV2_EPF2_STRAP0 |
|---|
| 41536 | #define RCC_DEV2_EPF2_STRAP0__STRAP_DEVICE_ID_DEV2_F2__SHIFT 0x0 |
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| 41538 | #define RCC_DEV2_EPF2_STRAP0__STRAP_MINOR_REV_ID_DEV2_F2__SHIFT 0x14 |
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| 41539 | #define RCC_DEV2_EPF2_STRAP0__STRAP_FUNC_EN_DEV2_F2__SHIFT 0x1c |
|---|
| 41540 | #define RCC_DEV2_EPF2_STRAP0__STRAP_LEGACY_DEVICE_TYPE_EN_DEV2_F2__SHIFT 0x1d |
|---|
| 41541 | #define RCC_DEV2_EPF2_STRAP0__STRAP_D1_SUPPORT_DEV2_F2__SHIFT 0x1e |
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| 41542 | #define RCC_DEV2_EPF2_STRAP0__STRAP_D2_SUPPORT_DEV2_F2__SHIFT 0x1f |
|---|
| 41543 | #define RCC_DEV2_EPF2_STRAP0__STRAP_DEVICE_ID_DEV2_F2_MASK 0x0000FFFFL |
|---|
| 41544 | #define RCC_DEV2_EPF2_STRAP0__STRAP_MAJOR_REV_ID_DEV2_F2_MASK 0x000F0000L |
|---|
| 41545 | #define RCC_DEV2_EPF2_STRAP0__STRAP_MINOR_REV_ID_DEV2_F2_MASK 0x00F00000L |
|---|
| 41546 | #define RCC_DEV2_EPF2_STRAP0__STRAP_FUNC_EN_DEV2_F2_MASK 0x10000000L |
|---|
| 41547 | #define RCC_DEV2_EPF2_STRAP0__STRAP_LEGACY_DEVICE_TYPE_EN_DEV2_F2_MASK 0x20000000L |
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| 41548 | #define RCC_DEV2_EPF2_STRAP0__STRAP_D1_SUPPORT_DEV2_F2_MASK 0x40000000L |
|---|
| 41549 | #define RCC_DEV2_EPF2_STRAP0__STRAP_D2_SUPPORT_DEV2_F2_MASK 0x80000000L |
|---|
| 41550 | //RCC_DEV2_EPF2_STRAP2 |
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| 41551 | #define RCC_DEV2_EPF2_STRAP2__STRAP_NO_SOFT_RESET_DEV2_F2__SHIFT 0x7 |
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| 41552 | #define RCC_DEV2_EPF2_STRAP2__STRAP_RESIZE_BAR_EN_DEV2_F2__SHIFT 0x8 |
|---|
| 41553 | #define RCC_DEV2_EPF2_STRAP2__STRAP_MAX_PASID_WIDTH_DEV2_F2__SHIFT 0x9 |
|---|
| 41554 | #define RCC_DEV2_EPF2_STRAP2__STRAP_MSI_PERVECTOR_MASK_CAP_DEV2_F2__SHIFT 0xe |
|---|
| 41555 | #define RCC_DEV2_EPF2_STRAP2__STRAP_AER_EN_DEV2_F2__SHIFT 0x10 |
|---|
| 41556 | #define RCC_DEV2_EPF2_STRAP2__STRAP_ACS_EN_DEV2_F2__SHIFT 0x11 |
|---|
| 41557 | #define RCC_DEV2_EPF2_STRAP2__STRAP_CPL_ABORT_ERR_EN_DEV2_F2__SHIFT 0x14 |
|---|
| 41558 | #define RCC_DEV2_EPF2_STRAP2__STRAP_DPA_EN_DEV2_F2__SHIFT 0x15 |
|---|
| 41559 | #define RCC_DEV2_EPF2_STRAP2__STRAP_VC_EN_DEV2_F2__SHIFT 0x17 |
|---|
| 41560 | #define RCC_DEV2_EPF2_STRAP2__STRAP_MSI_MULTI_CAP_DEV2_F2__SHIFT 0x18 |
|---|
| 41561 | #define RCC_DEV2_EPF2_STRAP2__STRAP_PASID_EN_DEV2_F2__SHIFT 0x1c |
|---|
| 41562 | #define RCC_DEV2_EPF2_STRAP2__STRAP_PASID_EXE_PERMISSION_SUPPORTED_DEV2_F2__SHIFT 0x1d |
|---|
| 41563 | #define RCC_DEV2_EPF2_STRAP2__STRAP_PASID_GLOBAL_INVALIDATE_SUPPORTED_DEV2_F2__SHIFT 0x1e |
|---|
| 41564 | #define RCC_DEV2_EPF2_STRAP2__STRAP_PASID_PRIV_MODE_SUPPORTED_DEV2_F2__SHIFT 0x1f |
|---|
| 41565 | #define RCC_DEV2_EPF2_STRAP2__STRAP_NO_SOFT_RESET_DEV2_F2_MASK 0x00000080L |
|---|
| 41566 | #define RCC_DEV2_EPF2_STRAP2__STRAP_RESIZE_BAR_EN_DEV2_F2_MASK 0x00000100L |
|---|
| 41567 | #define RCC_DEV2_EPF2_STRAP2__STRAP_MAX_PASID_WIDTH_DEV2_F2_MASK 0x00003E00L |
|---|
| 41568 | #define RCC_DEV2_EPF2_STRAP2__STRAP_MSI_PERVECTOR_MASK_CAP_DEV2_F2_MASK 0x00004000L |
|---|
| 41569 | #define RCC_DEV2_EPF2_STRAP2__STRAP_AER_EN_DEV2_F2_MASK 0x00010000L |
|---|
| 41570 | #define RCC_DEV2_EPF2_STRAP2__STRAP_ACS_EN_DEV2_F2_MASK 0x00020000L |
|---|
| 41571 | #define RCC_DEV2_EPF2_STRAP2__STRAP_CPL_ABORT_ERR_EN_DEV2_F2_MASK 0x00100000L |
|---|
| 41572 | #define RCC_DEV2_EPF2_STRAP2__STRAP_DPA_EN_DEV2_F2_MASK 0x00200000L |
|---|
| 41573 | #define RCC_DEV2_EPF2_STRAP2__STRAP_VC_EN_DEV2_F2_MASK 0x00800000L |
|---|
| 41574 | #define RCC_DEV2_EPF2_STRAP2__STRAP_MSI_MULTI_CAP_DEV2_F2_MASK 0x07000000L |
|---|
| 41575 | #define RCC_DEV2_EPF2_STRAP2__STRAP_PASID_EN_DEV2_F2_MASK 0x10000000L |
|---|
| 41576 | #define RCC_DEV2_EPF2_STRAP2__STRAP_PASID_EXE_PERMISSION_SUPPORTED_DEV2_F2_MASK 0x20000000L |
|---|
| 41577 | #define RCC_DEV2_EPF2_STRAP2__STRAP_PASID_GLOBAL_INVALIDATE_SUPPORTED_DEV2_F2_MASK 0x40000000L |
|---|
| 41578 | #define RCC_DEV2_EPF2_STRAP2__STRAP_PASID_PRIV_MODE_SUPPORTED_DEV2_F2_MASK 0x80000000L |
|---|
| 41579 | //RCC_DEV2_EPF2_STRAP3 |
|---|
| 41580 | #define RCC_DEV2_EPF2_STRAP3__STRAP_POISONED_ADVISORY_NONFATAL_DEV2_F2__SHIFT 0x0 |
|---|
| 41581 | #define RCC_DEV2_EPF2_STRAP3__STRAP_PWR_EN_DEV2_F2__SHIFT 0x1 |
|---|
| 41582 | #define RCC_DEV2_EPF2_STRAP3__STRAP_SUBSYS_ID_DEV2_F2__SHIFT 0x2 |
|---|
| 41583 | #define RCC_DEV2_EPF2_STRAP3__STRAP_MSI_EN_DEV2_F2__SHIFT 0x12 |
|---|
| 41584 | #define RCC_DEV2_EPF2_STRAP3__STRAP_MSI_CLR_PENDING_EN_DEV2_F2__SHIFT 0x13 |
|---|
| 41585 | #define RCC_DEV2_EPF2_STRAP3__STRAP_MSIX_EN_DEV2_F2__SHIFT 0x14 |
|---|
| 41586 | #define RCC_DEV2_EPF2_STRAP3__STRAP_PMC_DSI_DEV2_F2__SHIFT 0x18 |
|---|
| 41587 | #define RCC_DEV2_EPF2_STRAP3__STRAP_ALL_MSI_EVENT_SUPPORT_EN_DEV2_F2__SHIFT 0x1a |
|---|
| 41588 | #define RCC_DEV2_EPF2_STRAP3__STRAP_SMN_ERR_STATUS_MASK_EN_EP_DEV2_F2__SHIFT 0x1b |
|---|
| 41589 | #define RCC_DEV2_EPF2_STRAP3__STRAP_CLK_PM_EN_DEV2_F2__SHIFT 0x1d |
|---|
| 41590 | #define RCC_DEV2_EPF2_STRAP3__STRAP_TRUE_PM_STATUS_EN_DEV2_F2__SHIFT 0x1e |
|---|
| 41591 | #define RCC_DEV2_EPF2_STRAP3__STRAP_RTR_EN_DEV2_F2__SHIFT 0x1f |
|---|
| 41592 | #define RCC_DEV2_EPF2_STRAP3__STRAP_POISONED_ADVISORY_NONFATAL_DEV2_F2_MASK 0x00000001L |
|---|
| 41593 | #define RCC_DEV2_EPF2_STRAP3__STRAP_PWR_EN_DEV2_F2_MASK 0x00000002L |
|---|
| 41594 | #define RCC_DEV2_EPF2_STRAP3__STRAP_SUBSYS_ID_DEV2_F2_MASK 0x0003FFFCL |
|---|
| 41595 | #define RCC_DEV2_EPF2_STRAP3__STRAP_MSI_EN_DEV2_F2_MASK 0x00040000L |
|---|
| 41596 | #define RCC_DEV2_EPF2_STRAP3__STRAP_MSI_CLR_PENDING_EN_DEV2_F2_MASK 0x00080000L |
|---|
| 41597 | #define RCC_DEV2_EPF2_STRAP3__STRAP_MSIX_EN_DEV2_F2_MASK 0x00100000L |
|---|
| 41598 | #define RCC_DEV2_EPF2_STRAP3__STRAP_PMC_DSI_DEV2_F2_MASK 0x01000000L |
|---|
| 41599 | #define RCC_DEV2_EPF2_STRAP3__STRAP_ALL_MSI_EVENT_SUPPORT_EN_DEV2_F2_MASK 0x04000000L |
|---|
| 41600 | #define RCC_DEV2_EPF2_STRAP3__STRAP_SMN_ERR_STATUS_MASK_EN_EP_DEV2_F2_MASK 0x08000000L |
|---|
| 41601 | #define RCC_DEV2_EPF2_STRAP3__STRAP_CLK_PM_EN_DEV2_F2_MASK 0x20000000L |
|---|
| 41602 | #define RCC_DEV2_EPF2_STRAP3__STRAP_TRUE_PM_STATUS_EN_DEV2_F2_MASK 0x40000000L |
|---|
| 41603 | #define RCC_DEV2_EPF2_STRAP3__STRAP_RTR_EN_DEV2_F2_MASK 0x80000000L |
|---|
| 41604 | //RCC_DEV2_EPF2_STRAP4 |
|---|
| 41605 | #define RCC_DEV2_EPF2_STRAP4__STRAP_ATOMIC_64BIT_EN_DEV2_F2__SHIFT 0x14 |
|---|
| 41606 | #define RCC_DEV2_EPF2_STRAP4__STRAP_ATOMIC_EN_DEV2_F2__SHIFT 0x15 |
|---|
| 41607 | #define RCC_DEV2_EPF2_STRAP4__STRAP_FLR_EN_DEV2_F2__SHIFT 0x16 |
|---|
| 41608 | #define RCC_DEV2_EPF2_STRAP4__STRAP_PME_SUPPORT_DEV2_F2__SHIFT 0x17 |
|---|
| 41609 | #define RCC_DEV2_EPF2_STRAP4__STRAP_INTERRUPT_PIN_DEV2_F2__SHIFT 0x1c |
|---|
| 41610 | #define RCC_DEV2_EPF2_STRAP4__STRAP_AUXPWR_SUPPORT_DEV2_F2__SHIFT 0x1f |
|---|
| 41611 | #define RCC_DEV2_EPF2_STRAP4__STRAP_ATOMIC_64BIT_EN_DEV2_F2_MASK 0x00100000L |
|---|
| 41612 | #define RCC_DEV2_EPF2_STRAP4__STRAP_ATOMIC_EN_DEV2_F2_MASK 0x00200000L |
|---|
| 41613 | #define RCC_DEV2_EPF2_STRAP4__STRAP_FLR_EN_DEV2_F2_MASK 0x00400000L |
|---|
| 41614 | #define RCC_DEV2_EPF2_STRAP4__STRAP_PME_SUPPORT_DEV2_F2_MASK 0x0F800000L |
|---|
| 41615 | #define RCC_DEV2_EPF2_STRAP4__STRAP_INTERRUPT_PIN_DEV2_F2_MASK 0x70000000L |
|---|
| 41616 | #define RCC_DEV2_EPF2_STRAP4__STRAP_AUXPWR_SUPPORT_DEV2_F2_MASK 0x80000000L |
|---|
| 41617 | //RCC_DEV2_EPF2_STRAP5 |
|---|
| 41618 | #define RCC_DEV2_EPF2_STRAP5__STRAP_SUBSYS_VEN_ID_DEV2_F2__SHIFT 0x0 |
|---|
| 41619 | #define RCC_DEV2_EPF2_STRAP5__STRAP_MSI_EXT_MSG_DATA_CAP_DEV2_F2__SHIFT 0x1e |
|---|
| 41620 | #define RCC_DEV2_EPF2_STRAP5__STRAP_SUBSYS_VEN_ID_DEV2_F2_MASK 0x0000FFFFL |
|---|
| 41621 | #define RCC_DEV2_EPF2_STRAP5__STRAP_MSI_EXT_MSG_DATA_CAP_DEV2_F2_MASK 0x40000000L |
|---|
| 41622 | //RCC_DEV2_EPF2_STRAP6 |
|---|
| 41623 | #define RCC_DEV2_EPF2_STRAP6__STRAP_APER0_EN_DEV2_F2__SHIFT 0x0 |
|---|
| 41624 | #define RCC_DEV2_EPF2_STRAP6__STRAP_APER0_PREFETCHABLE_EN_DEV2_F2__SHIFT 0x1 |
|---|
| 41625 | #define RCC_DEV2_EPF2_STRAP6__STRAP_APER1_EN_DEV2_F2__SHIFT 0x8 |
|---|
| 41626 | #define RCC_DEV2_EPF2_STRAP6__STRAP_APER0_EN_DEV2_F2_MASK 0x00000001L |
|---|
| 41627 | #define RCC_DEV2_EPF2_STRAP6__STRAP_APER0_PREFETCHABLE_EN_DEV2_F2_MASK 0x00000002L |
|---|
| 41628 | #define RCC_DEV2_EPF2_STRAP6__STRAP_APER1_EN_DEV2_F2_MASK 0x00000100L |
|---|
| 41629 | //RCC_DEV2_EPF2_STRAP13 |
|---|
| 41630 | #define RCC_DEV2_EPF2_STRAP13__STRAP_CLASS_CODE_PIF_DEV2_F2__SHIFT 0x0 |
|---|
| 41631 | #define RCC_DEV2_EPF2_STRAP13__STRAP_CLASS_CODE_SUB_DEV2_F2__SHIFT 0x8 |
|---|
| 41632 | #define RCC_DEV2_EPF2_STRAP13__STRAP_CLASS_CODE_BASE_DEV2_F2__SHIFT 0x10 |
|---|
| 41633 | #define RCC_DEV2_EPF2_STRAP13__STRAP_CLASS_CODE_PIF_DEV2_F2_MASK 0x000000FFL |
|---|
| 41634 | #define RCC_DEV2_EPF2_STRAP13__STRAP_CLASS_CODE_SUB_DEV2_F2_MASK 0x0000FF00L |
|---|
| 41635 | #define RCC_DEV2_EPF2_STRAP13__STRAP_CLASS_CODE_BASE_DEV2_F2_MASK 0x00FF0000L |
|---|
| 41636 | //RCC_DEV2_EPF2_STRAP14 |
|---|
| 41637 | #define RCC_DEV2_EPF2_STRAP14__STRAP_VENDOR_ID_DEV2_F2__SHIFT 0x0 |
|---|
| 41638 | #define RCC_DEV2_EPF2_STRAP14__STRAP_VENDOR_ID_DEV2_F2_MASK 0x0000FFFFL |
|---|
| 41639 | |
|---|
| 41640 | |
|---|
| 41641 | // addressBlock: nbio_nbif0_rcc_dev0_RCCPORTDEC |
|---|
| 41642 | //RCC_DEV0_2_RCC_VDM_SUPPORT |
|---|
| 41643 | #define RCC_DEV0_2_RCC_VDM_SUPPORT__MCTP_SUPPORT__SHIFT 0x0 |
|---|
| 41644 | #define RCC_DEV0_2_RCC_VDM_SUPPORT__AMPTP_SUPPORT__SHIFT 0x1 |
|---|
| 41645 | #define RCC_DEV0_2_RCC_VDM_SUPPORT__OTHER_VDM_SUPPORT__SHIFT 0x2 |
|---|
| 41646 | #define RCC_DEV0_2_RCC_VDM_SUPPORT__ROUTE_TO_RC_CHECK_IN_RCMODE__SHIFT 0x3 |
|---|
| 41647 | #define RCC_DEV0_2_RCC_VDM_SUPPORT__ROUTE_BROADCAST_CHECK_IN_RCMODE__SHIFT 0x4 |
|---|
| 41648 | #define RCC_DEV0_2_RCC_VDM_SUPPORT__MCTP_SUPPORT_MASK 0x00000001L |
|---|
| 41649 | #define RCC_DEV0_2_RCC_VDM_SUPPORT__AMPTP_SUPPORT_MASK 0x00000002L |
|---|
| 41650 | #define RCC_DEV0_2_RCC_VDM_SUPPORT__OTHER_VDM_SUPPORT_MASK 0x00000004L |
|---|
| 41651 | #define RCC_DEV0_2_RCC_VDM_SUPPORT__ROUTE_TO_RC_CHECK_IN_RCMODE_MASK 0x00000008L |
|---|
| 41652 | #define RCC_DEV0_2_RCC_VDM_SUPPORT__ROUTE_BROADCAST_CHECK_IN_RCMODE_MASK 0x00000010L |
|---|
| 41653 | //RCC_DEV0_2_RCC_BUS_CNTL |
|---|
| 41654 | #define RCC_DEV0_2_RCC_BUS_CNTL__PMI_IO_DIS__SHIFT 0x2 |
|---|
| 41655 | #define RCC_DEV0_2_RCC_BUS_CNTL__PMI_MEM_DIS__SHIFT 0x3 |
|---|
| 41656 | #define RCC_DEV0_2_RCC_BUS_CNTL__PMI_BM_DIS__SHIFT 0x4 |
|---|
| 41657 | #define RCC_DEV0_2_RCC_BUS_CNTL__PMI_IO_DIS_DN__SHIFT 0x5 |
|---|
| 41658 | #define RCC_DEV0_2_RCC_BUS_CNTL__PMI_MEM_DIS_DN__SHIFT 0x6 |
|---|
| 41659 | #define RCC_DEV0_2_RCC_BUS_CNTL__PMI_IO_DIS_UP__SHIFT 0x7 |
|---|
| 41660 | #define RCC_DEV0_2_RCC_BUS_CNTL__PMI_MEM_DIS_UP__SHIFT 0x8 |
|---|
| 41661 | #define RCC_DEV0_2_RCC_BUS_CNTL__ROOT_ERR_LOG_ON_EVENT__SHIFT 0xc |
|---|
| 41662 | #define RCC_DEV0_2_RCC_BUS_CNTL__HOST_CPL_POISONED_LOG_IN_RC__SHIFT 0xd |
|---|
| 41663 | #define RCC_DEV0_2_RCC_BUS_CNTL__DN_SEC_SIG_CPLCA_WITH_EP_ERR__SHIFT 0x10 |
|---|
| 41664 | #define RCC_DEV0_2_RCC_BUS_CNTL__DN_SEC_RCV_CPLCA_WITH_EP_ERR__SHIFT 0x11 |
|---|
| 41665 | #define RCC_DEV0_2_RCC_BUS_CNTL__DN_SEC_RCV_CPLUR_WITH_EP_ERR__SHIFT 0x12 |
|---|
| 41666 | #define RCC_DEV0_2_RCC_BUS_CNTL__DN_PRI_SIG_CPLCA_WITH_EP_ERR__SHIFT 0x13 |
|---|
| 41667 | #define RCC_DEV0_2_RCC_BUS_CNTL__DN_PRI_RCV_CPLCA_WITH_EP_ERR__SHIFT 0x14 |
|---|
| 41668 | #define RCC_DEV0_2_RCC_BUS_CNTL__DN_PRI_RCV_CPLUR_WITH_EP_ERR__SHIFT 0x15 |
|---|
| 41669 | #define RCC_DEV0_2_RCC_BUS_CNTL__MAX_PAYLOAD_SIZE_MODE__SHIFT 0x18 |
|---|
| 41670 | #define RCC_DEV0_2_RCC_BUS_CNTL__PRIV_MAX_PAYLOAD_SIZE__SHIFT 0x19 |
|---|
| 41671 | #define RCC_DEV0_2_RCC_BUS_CNTL__MAX_READ_REQUEST_SIZE_MODE__SHIFT 0x1c |
|---|
| 41672 | #define RCC_DEV0_2_RCC_BUS_CNTL__PRIV_MAX_READ_REQUEST_SIZE__SHIFT 0x1d |
|---|
| 41673 | #define RCC_DEV0_2_RCC_BUS_CNTL__PMI_IO_DIS_MASK 0x00000004L |
|---|
| 41674 | #define RCC_DEV0_2_RCC_BUS_CNTL__PMI_MEM_DIS_MASK 0x00000008L |
|---|
| 41675 | #define RCC_DEV0_2_RCC_BUS_CNTL__PMI_BM_DIS_MASK 0x00000010L |
|---|
| 41676 | #define RCC_DEV0_2_RCC_BUS_CNTL__PMI_IO_DIS_DN_MASK 0x00000020L |
|---|
| 41677 | #define RCC_DEV0_2_RCC_BUS_CNTL__PMI_MEM_DIS_DN_MASK 0x00000040L |
|---|
| 41678 | #define RCC_DEV0_2_RCC_BUS_CNTL__PMI_IO_DIS_UP_MASK 0x00000080L |
|---|
| 41679 | #define RCC_DEV0_2_RCC_BUS_CNTL__PMI_MEM_DIS_UP_MASK 0x00000100L |
|---|
| 41680 | #define RCC_DEV0_2_RCC_BUS_CNTL__ROOT_ERR_LOG_ON_EVENT_MASK 0x00001000L |
|---|
| 41681 | #define RCC_DEV0_2_RCC_BUS_CNTL__HOST_CPL_POISONED_LOG_IN_RC_MASK 0x00002000L |
|---|
| 41682 | #define RCC_DEV0_2_RCC_BUS_CNTL__DN_SEC_SIG_CPLCA_WITH_EP_ERR_MASK 0x00010000L |
|---|
| 41683 | #define RCC_DEV0_2_RCC_BUS_CNTL__DN_SEC_RCV_CPLCA_WITH_EP_ERR_MASK 0x00020000L |
|---|
| 41684 | #define RCC_DEV0_2_RCC_BUS_CNTL__DN_SEC_RCV_CPLUR_WITH_EP_ERR_MASK 0x00040000L |
|---|
| 41685 | #define RCC_DEV0_2_RCC_BUS_CNTL__DN_PRI_SIG_CPLCA_WITH_EP_ERR_MASK 0x00080000L |
|---|
| 41686 | #define RCC_DEV0_2_RCC_BUS_CNTL__DN_PRI_RCV_CPLCA_WITH_EP_ERR_MASK 0x00100000L |
|---|
| 41687 | #define RCC_DEV0_2_RCC_BUS_CNTL__DN_PRI_RCV_CPLUR_WITH_EP_ERR_MASK 0x00200000L |
|---|
| 41688 | #define RCC_DEV0_2_RCC_BUS_CNTL__MAX_PAYLOAD_SIZE_MODE_MASK 0x01000000L |
|---|
| 41689 | #define RCC_DEV0_2_RCC_BUS_CNTL__PRIV_MAX_PAYLOAD_SIZE_MASK 0x0E000000L |
|---|
| 41690 | #define RCC_DEV0_2_RCC_BUS_CNTL__MAX_READ_REQUEST_SIZE_MODE_MASK 0x10000000L |
|---|
| 41691 | #define RCC_DEV0_2_RCC_BUS_CNTL__PRIV_MAX_READ_REQUEST_SIZE_MASK 0xE0000000L |
|---|
| 41692 | //RCC_DEV0_2_RCC_FEATURES_CONTROL_MISC |
|---|
| 41693 | #define RCC_DEV0_2_RCC_FEATURES_CONTROL_MISC__INIT_PFFLR_CRS_RET_DIS__SHIFT 0x7 |
|---|
| 41694 | #define RCC_DEV0_2_RCC_FEATURES_CONTROL_MISC__ATC_PRG_RESP_PASID_UR_EN__SHIFT 0x8 |
|---|
| 41695 | #define RCC_DEV0_2_RCC_FEATURES_CONTROL_MISC__RX_IGNORE_TRANSMRD_UR__SHIFT 0x9 |
|---|
| 41696 | #define RCC_DEV0_2_RCC_FEATURES_CONTROL_MISC__RX_IGNORE_TRANSMWR_UR__SHIFT 0xa |
|---|
| 41697 | #define RCC_DEV0_2_RCC_FEATURES_CONTROL_MISC__RX_IGNORE_ATSTRANSREQ_UR__SHIFT 0xb |
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| 41698 | #define 0xc |
|---|
| 41699 | #define RCC_DEV0_2_RCC_FEATURES_CONTROL_MISC__RX_IGNORE_INVCPL_UR__SHIFT 0xd |
|---|
| 41700 | #define RCC_DEV0_2_RCC_FEATURES_CONTROL_MISC__CLR_MSI_X_PENDING_WHEN_DISABLED_DIS__SHIFT 0xe |
|---|
| 41701 | #define RCC_DEV0_2_RCC_FEATURES_CONTROL_MISC__CHECK_BME_ON_PENDING_PKT_GEN_DIS__SHIFT 0xf |
|---|
| 41702 | #define RCC_DEV0_2_RCC_FEATURES_CONTROL_MISC__PSN_CHECK_ON_PAYLOAD_DIS__SHIFT 0x10 |
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| 41703 | #define RCC_DEV0_2_RCC_FEATURES_CONTROL_MISC__CLR_MSI_PENDING_ON_MULTIEN_DIS__SHIFT 0x11 |
|---|
| 41704 | #define RCC_DEV0_2_RCC_FEATURES_CONTROL_MISC__SET_DEVICE_ERR_FOR_ECRC_EN__SHIFT 0x12 |
|---|
| 41705 | #define RCC_DEV0_2_RCC_FEATURES_CONTROL_MISC__HOST_POISON_FLAG_CHECK_FOR_CHAIN_DIS__SHIFT 0x13 |
|---|
| 41706 | #define RCC_DEV0_2_RCC_FEATURES_CONTROL_MISC__INIT_PFFLR_CRS_RET_DIS_MASK 0x00000080L |
|---|
| 41707 | #define RCC_DEV0_2_RCC_FEATURES_CONTROL_MISC__ATC_PRG_RESP_PASID_UR_EN_MASK 0x00000100L |
|---|
| 41708 | #define RCC_DEV0_2_RCC_FEATURES_CONTROL_MISC__RX_IGNORE_TRANSMRD_UR_MASK 0x00000200L |
|---|
| 41709 | #define RCC_DEV0_2_RCC_FEATURES_CONTROL_MISC__RX_IGNORE_TRANSMWR_UR_MASK 0x00000400L |
|---|
| 41710 | #define RCC_DEV0_2_RCC_FEATURES_CONTROL_MISC__RX_IGNORE_ATSTRANSREQ_UR_MASK 0x00000800L |
|---|
| 41711 | #define 0x00001000L |
|---|
| 41712 | #define RCC_DEV0_2_RCC_FEATURES_CONTROL_MISC__RX_IGNORE_INVCPL_UR_MASK 0x00002000L |
|---|
| 41713 | #define RCC_DEV0_2_RCC_FEATURES_CONTROL_MISC__CLR_MSI_X_PENDING_WHEN_DISABLED_DIS_MASK 0x00004000L |
|---|
| 41714 | #define RCC_DEV0_2_RCC_FEATURES_CONTROL_MISC__CHECK_BME_ON_PENDING_PKT_GEN_DIS_MASK 0x00008000L |
|---|
| 41715 | #define RCC_DEV0_2_RCC_FEATURES_CONTROL_MISC__PSN_CHECK_ON_PAYLOAD_DIS_MASK 0x00010000L |
|---|
| 41716 | #define RCC_DEV0_2_RCC_FEATURES_CONTROL_MISC__CLR_MSI_PENDING_ON_MULTIEN_DIS_MASK 0x00020000L |
|---|
| 41717 | #define RCC_DEV0_2_RCC_FEATURES_CONTROL_MISC__SET_DEVICE_ERR_FOR_ECRC_EN_MASK 0x00040000L |
|---|
| 41718 | #define RCC_DEV0_2_RCC_FEATURES_CONTROL_MISC__HOST_POISON_FLAG_CHECK_FOR_CHAIN_DIS_MASK 0x00080000L |
|---|
| 41719 | //RCC_DEV0_2_RCC_DEV0_LINK_CNTL |
|---|
| 41720 | #define RCC_DEV0_2_RCC_DEV0_LINK_CNTL__LINK_DOWN_EXIT__SHIFT 0x0 |
|---|
| 41721 | #define RCC_DEV0_2_RCC_DEV0_LINK_CNTL__LINK_DOWN_ENTRY__SHIFT 0x8 |
|---|
| 41722 | #define RCC_DEV0_2_RCC_DEV0_LINK_CNTL__LINK_DOWN_EXIT_MASK 0x00000001L |
|---|
| 41723 | #define RCC_DEV0_2_RCC_DEV0_LINK_CNTL__LINK_DOWN_ENTRY_MASK 0x00000100L |
|---|
| 41724 | //RCC_DEV0_2_RCC_CMN_LINK_CNTL |
|---|
| 41725 | #define RCC_DEV0_2_RCC_CMN_LINK_CNTL__BLOCK_PME_ON_L0S_DIS__SHIFT 0x0 |
|---|
| 41726 | #define RCC_DEV0_2_RCC_CMN_LINK_CNTL__BLOCK_PME_ON_L1_DIS__SHIFT 0x1 |
|---|
| 41727 | #define RCC_DEV0_2_RCC_CMN_LINK_CNTL__BLOCK_PME_ON_LDN_DIS__SHIFT 0x2 |
|---|
| 41728 | #define RCC_DEV0_2_RCC_CMN_LINK_CNTL__PM_L1_IDLE_CHECK_DMA_EN__SHIFT 0x3 |
|---|
| 41729 | #define RCC_DEV0_2_RCC_CMN_LINK_CNTL__VLINK_IN_L1LTR_TIMER__SHIFT 0x10 |
|---|
| 41730 | #define RCC_DEV0_2_RCC_CMN_LINK_CNTL__BLOCK_PME_ON_L0S_DIS_MASK 0x00000001L |
|---|
| 41731 | #define RCC_DEV0_2_RCC_CMN_LINK_CNTL__BLOCK_PME_ON_L1_DIS_MASK 0x00000002L |
|---|
| 41732 | #define RCC_DEV0_2_RCC_CMN_LINK_CNTL__BLOCK_PME_ON_LDN_DIS_MASK 0x00000004L |
|---|
| 41733 | #define RCC_DEV0_2_RCC_CMN_LINK_CNTL__PM_L1_IDLE_CHECK_DMA_EN_MASK 0x00000008L |
|---|
| 41734 | #define RCC_DEV0_2_RCC_CMN_LINK_CNTL__VLINK_IN_L1LTR_TIMER_MASK 0xFFFF0000L |
|---|
| 41735 | //RCC_DEV0_2_RCC_EP_REQUESTERID_RESTORE |
|---|
| 41736 | #define RCC_DEV0_2_RCC_EP_REQUESTERID_RESTORE__EP_REQID_BUS__SHIFT 0x0 |
|---|
| 41737 | #define RCC_DEV0_2_RCC_EP_REQUESTERID_RESTORE__EP_REQID_DEV__SHIFT 0x8 |
|---|
| 41738 | #define RCC_DEV0_2_RCC_EP_REQUESTERID_RESTORE__EP_REQID_BUS_MASK 0x000000FFL |
|---|
| 41739 | #define RCC_DEV0_2_RCC_EP_REQUESTERID_RESTORE__EP_REQID_DEV_MASK 0x00001F00L |
|---|
| 41740 | //RCC_DEV0_2_RCC_LTR_LSWITCH_CNTL |
|---|
| 41741 | #define RCC_DEV0_2_RCC_LTR_LSWITCH_CNTL__LSWITCH_LATENCY_VALUE__SHIFT 0x0 |
|---|
| 41742 | #define RCC_DEV0_2_RCC_LTR_LSWITCH_CNTL__LSWITCH_LATENCY_VALUE_MASK 0x000003FFL |
|---|
| 41743 | //RCC_DEV0_2_RCC_MH_ARB_CNTL |
|---|
| 41744 | #define RCC_DEV0_2_RCC_MH_ARB_CNTL__MH_ARB_MODE__SHIFT 0x0 |
|---|
| 41745 | #define RCC_DEV0_2_RCC_MH_ARB_CNTL__MH_ARB_FIX_PRIORITY__SHIFT 0x1 |
|---|
| 41746 | #define RCC_DEV0_2_RCC_MH_ARB_CNTL__MH_ARB_MODE_MASK 0x00000001L |
|---|
| 41747 | #define RCC_DEV0_2_RCC_MH_ARB_CNTL__MH_ARB_FIX_PRIORITY_MASK 0x00007FFEL |
|---|
| 41748 | //RCC_DEV0_2_RCC_MARGIN_PARAM_CNTL0 |
|---|
| 41749 | #define RCC_DEV0_2_RCC_MARGIN_PARAM_CNTL0__MARGINING_VOLTAGE_SUPPORTED__SHIFT 0x0 |
|---|
| 41750 | #define RCC_DEV0_2_RCC_MARGIN_PARAM_CNTL0__MARGINING_IND_LEFTRIGHT_TIMING__SHIFT 0x1 |
|---|
| 41751 | #define RCC_DEV0_2_RCC_MARGIN_PARAM_CNTL0__MARGINING_IND_UPDOWN_VOLTAGE__SHIFT 0x2 |
|---|
| 41752 | #define RCC_DEV0_2_RCC_MARGIN_PARAM_CNTL0__MARGINING_IND_ERROR_SAMPLER__SHIFT 0x3 |
|---|
| 41753 | #define RCC_DEV0_2_RCC_MARGIN_PARAM_CNTL0__MARGINING_SAMPLE_REPORTING_METHOD__SHIFT 0x4 |
|---|
| 41754 | #define RCC_DEV0_2_RCC_MARGIN_PARAM_CNTL0__MARGINING_NUM_TIMING_STEPS__SHIFT 0x5 |
|---|
| 41755 | #define RCC_DEV0_2_RCC_MARGIN_PARAM_CNTL0__MARGINING_MAX_TIMING_OFFSET__SHIFT 0xb |
|---|
| 41756 | #define RCC_DEV0_2_RCC_MARGIN_PARAM_CNTL0__MARGINING_NUM_VOLTAGE_STEPS__SHIFT 0x12 |
|---|
| 41757 | #define RCC_DEV0_2_RCC_MARGIN_PARAM_CNTL0__MARGINING_MAX_VOLTAGE_OFFSET__SHIFT 0x19 |
|---|
| 41758 | #define RCC_DEV0_2_RCC_MARGIN_PARAM_CNTL0__MARGINING_VOLTAGE_SUPPORTED_MASK 0x00000001L |
|---|
| 41759 | #define RCC_DEV0_2_RCC_MARGIN_PARAM_CNTL0__MARGINING_IND_LEFTRIGHT_TIMING_MASK 0x00000002L |
|---|
| 41760 | #define RCC_DEV0_2_RCC_MARGIN_PARAM_CNTL0__MARGINING_IND_UPDOWN_VOLTAGE_MASK 0x00000004L |
|---|
| 41761 | #define RCC_DEV0_2_RCC_MARGIN_PARAM_CNTL0__MARGINING_IND_ERROR_SAMPLER_MASK 0x00000008L |
|---|
| 41762 | #define RCC_DEV0_2_RCC_MARGIN_PARAM_CNTL0__MARGINING_SAMPLE_REPORTING_METHOD_MASK 0x00000010L |
|---|
| 41763 | #define RCC_DEV0_2_RCC_MARGIN_PARAM_CNTL0__MARGINING_NUM_TIMING_STEPS_MASK 0x000007E0L |
|---|
| 41764 | #define RCC_DEV0_2_RCC_MARGIN_PARAM_CNTL0__MARGINING_MAX_TIMING_OFFSET_MASK 0x0003F800L |
|---|
| 41765 | #define RCC_DEV0_2_RCC_MARGIN_PARAM_CNTL0__MARGINING_NUM_VOLTAGE_STEPS_MASK 0x01FC0000L |
|---|
| 41766 | #define RCC_DEV0_2_RCC_MARGIN_PARAM_CNTL0__MARGINING_MAX_VOLTAGE_OFFSET_MASK 0xFE000000L |
|---|
| 41767 | //RCC_DEV0_2_RCC_MARGIN_PARAM_CNTL1 |
|---|
| 41768 | #define RCC_DEV0_2_RCC_MARGIN_PARAM_CNTL1__MARGINING_SAMPLING_RATE_VOLTAGE__SHIFT 0x0 |
|---|
| 41769 | #define RCC_DEV0_2_RCC_MARGIN_PARAM_CNTL1__MARGINING_SAMPLING_RATE_TIMING__SHIFT 0x6 |
|---|
| 41770 | #define RCC_DEV0_2_RCC_MARGIN_PARAM_CNTL1__MARGINING_MAX_LANES__SHIFT 0xc |
|---|
| 41771 | #define RCC_DEV0_2_RCC_MARGIN_PARAM_CNTL1__MARGINING_SAMPLE_COUNT__SHIFT 0x11 |
|---|
| 41772 | #define RCC_DEV0_2_RCC_MARGIN_PARAM_CNTL1__MARGINING_SAMPLING_RATE_VOLTAGE_MASK 0x0000003FL |
|---|
| 41773 | #define RCC_DEV0_2_RCC_MARGIN_PARAM_CNTL1__MARGINING_SAMPLING_RATE_TIMING_MASK 0x00000FC0L |
|---|
| 41774 | #define RCC_DEV0_2_RCC_MARGIN_PARAM_CNTL1__MARGINING_MAX_LANES_MASK 0x0001F000L |
|---|
| 41775 | #define RCC_DEV0_2_RCC_MARGIN_PARAM_CNTL1__MARGINING_SAMPLE_COUNT_MASK 0x00FE0000L |
|---|
| 41776 | |
|---|
| 41777 | |
|---|
| 41778 | // addressBlock: nbio_nbif0_rcc_ep_dev0_RCCPORTDEC |
|---|
| 41779 | //RCC_EP_DEV0_2_EP_PCIE_SCRATCH |
|---|
| 41780 | #define RCC_EP_DEV0_2_EP_PCIE_SCRATCH__PCIE_SCRATCH__SHIFT 0x0 |
|---|
| 41781 | #define RCC_EP_DEV0_2_EP_PCIE_SCRATCH__PCIE_SCRATCH_MASK 0xFFFFFFFFL |
|---|
| 41782 | //RCC_EP_DEV0_2_EP_PCIE_CNTL |
|---|
| 41783 | #define RCC_EP_DEV0_2_EP_PCIE_CNTL__UR_ERR_REPORT_DIS__SHIFT 0x7 |
|---|
| 41784 | #define RCC_EP_DEV0_2_EP_PCIE_CNTL__PCIE_MALFORM_ATOMIC_OPS__SHIFT 0x8 |
|---|
| 41785 | #define RCC_EP_DEV0_2_EP_PCIE_CNTL__RX_IGNORE_LTR_MSG_UR__SHIFT 0x1e |
|---|
| 41786 | #define RCC_EP_DEV0_2_EP_PCIE_CNTL__UR_ERR_REPORT_DIS_MASK 0x00000080L |
|---|
| 41787 | #define RCC_EP_DEV0_2_EP_PCIE_CNTL__PCIE_MALFORM_ATOMIC_OPS_MASK 0x00000100L |
|---|
| 41788 | #define RCC_EP_DEV0_2_EP_PCIE_CNTL__RX_IGNORE_LTR_MSG_UR_MASK 0x40000000L |
|---|
| 41789 | //RCC_EP_DEV0_2_EP_PCIE_INT_CNTL |
|---|
| 41790 | #define RCC_EP_DEV0_2_EP_PCIE_INT_CNTL__CORR_ERR_INT_EN__SHIFT 0x0 |
|---|
| 41791 | #define RCC_EP_DEV0_2_EP_PCIE_INT_CNTL__NON_FATAL_ERR_INT_EN__SHIFT 0x1 |
|---|
| 41792 | #define RCC_EP_DEV0_2_EP_PCIE_INT_CNTL__FATAL_ERR_INT_EN__SHIFT 0x2 |
|---|
| 41793 | #define RCC_EP_DEV0_2_EP_PCIE_INT_CNTL__USR_DETECTED_INT_EN__SHIFT 0x3 |
|---|
| 41794 | #define RCC_EP_DEV0_2_EP_PCIE_INT_CNTL__MISC_ERR_INT_EN__SHIFT 0x4 |
|---|
| 41795 | #define RCC_EP_DEV0_2_EP_PCIE_INT_CNTL__POWER_STATE_CHG_INT_EN__SHIFT 0x6 |
|---|
| 41796 | #define RCC_EP_DEV0_2_EP_PCIE_INT_CNTL__CORR_ERR_INT_EN_MASK 0x00000001L |
|---|
| 41797 | #define RCC_EP_DEV0_2_EP_PCIE_INT_CNTL__NON_FATAL_ERR_INT_EN_MASK 0x00000002L |
|---|
| 41798 | #define RCC_EP_DEV0_2_EP_PCIE_INT_CNTL__FATAL_ERR_INT_EN_MASK 0x00000004L |
|---|
| 41799 | #define RCC_EP_DEV0_2_EP_PCIE_INT_CNTL__USR_DETECTED_INT_EN_MASK 0x00000008L |
|---|
| 41800 | #define RCC_EP_DEV0_2_EP_PCIE_INT_CNTL__MISC_ERR_INT_EN_MASK 0x00000010L |
|---|
| 41801 | #define RCC_EP_DEV0_2_EP_PCIE_INT_CNTL__POWER_STATE_CHG_INT_EN_MASK 0x00000040L |
|---|
| 41802 | //RCC_EP_DEV0_2_EP_PCIE_INT_STATUS |
|---|
| 41803 | #define RCC_EP_DEV0_2_EP_PCIE_INT_STATUS__CORR_ERR_INT_STATUS__SHIFT 0x0 |
|---|
| 41804 | #define RCC_EP_DEV0_2_EP_PCIE_INT_STATUS__NON_FATAL_ERR_INT_STATUS__SHIFT 0x1 |
|---|
| 41805 | #define RCC_EP_DEV0_2_EP_PCIE_INT_STATUS__FATAL_ERR_INT_STATUS__SHIFT 0x2 |
|---|
| 41806 | #define RCC_EP_DEV0_2_EP_PCIE_INT_STATUS__USR_DETECTED_INT_STATUS__SHIFT 0x3 |
|---|
| 41807 | #define RCC_EP_DEV0_2_EP_PCIE_INT_STATUS__MISC_ERR_INT_STATUS__SHIFT 0x4 |
|---|
| 41808 | #define RCC_EP_DEV0_2_EP_PCIE_INT_STATUS__POWER_STATE_CHG_INT_STATUS__SHIFT 0x6 |
|---|
| 41809 | #define RCC_EP_DEV0_2_EP_PCIE_INT_STATUS__POWER_STATE_CHG_INT_STATUS_F0__SHIFT 0x7 |
|---|
| 41810 | #define RCC_EP_DEV0_2_EP_PCIE_INT_STATUS__CORR_ERR_INT_STATUS_MASK 0x00000001L |
|---|
| 41811 | #define RCC_EP_DEV0_2_EP_PCIE_INT_STATUS__NON_FATAL_ERR_INT_STATUS_MASK 0x00000002L |
|---|
| 41812 | #define RCC_EP_DEV0_2_EP_PCIE_INT_STATUS__FATAL_ERR_INT_STATUS_MASK 0x00000004L |
|---|
| 41813 | #define RCC_EP_DEV0_2_EP_PCIE_INT_STATUS__USR_DETECTED_INT_STATUS_MASK 0x00000008L |
|---|
| 41814 | #define RCC_EP_DEV0_2_EP_PCIE_INT_STATUS__MISC_ERR_INT_STATUS_MASK 0x00000010L |
|---|
| 41815 | #define RCC_EP_DEV0_2_EP_PCIE_INT_STATUS__POWER_STATE_CHG_INT_STATUS_MASK 0x00000040L |
|---|
| 41816 | #define RCC_EP_DEV0_2_EP_PCIE_INT_STATUS__POWER_STATE_CHG_INT_STATUS_F0_MASK 0x00000080L |
|---|
| 41817 | //RCC_EP_DEV0_2_EP_PCIE_RX_CNTL2 |
|---|
| 41818 | #define RCC_EP_DEV0_2_EP_PCIE_RX_CNTL2__RX_IGNORE_EP_INVALIDPASID_UR__SHIFT 0x0 |
|---|
| 41819 | #define RCC_EP_DEV0_2_EP_PCIE_RX_CNTL2__RX_IGNORE_EP_INVALIDPASID_UR_MASK 0x00000001L |
|---|
| 41820 | //RCC_EP_DEV0_2_EP_PCIE_BUS_CNTL |
|---|
| 41821 | #define RCC_EP_DEV0_2_EP_PCIE_BUS_CNTL__IMMEDIATE_PMI_DIS__SHIFT 0x7 |
|---|
| 41822 | #define RCC_EP_DEV0_2_EP_PCIE_BUS_CNTL__IMMEDIATE_PMI_DIS_MASK 0x00000080L |
|---|
| 41823 | //RCC_EP_DEV0_2_EP_PCIE_CFG_CNTL |
|---|
| 41824 | #define RCC_EP_DEV0_2_EP_PCIE_CFG_CNTL__CFG_EN_DEC_TO_HIDDEN_REG__SHIFT 0x0 |
|---|
| 41825 | #define RCC_EP_DEV0_2_EP_PCIE_CFG_CNTL__CFG_EN_DEC_TO_GEN2_HIDDEN_REG__SHIFT 0x1 |
|---|
| 41826 | #define RCC_EP_DEV0_2_EP_PCIE_CFG_CNTL__CFG_EN_DEC_TO_GEN3_HIDDEN_REG__SHIFT 0x2 |
|---|
| 41827 | #define RCC_EP_DEV0_2_EP_PCIE_CFG_CNTL__CFG_EN_DEC_TO_GEN4_HIDDEN_REG__SHIFT 0x3 |
|---|
| 41828 | #define RCC_EP_DEV0_2_EP_PCIE_CFG_CNTL__CFG_EN_DEC_TO_GEN5_HIDDEN_REG__SHIFT 0x4 |
|---|
| 41829 | #define RCC_EP_DEV0_2_EP_PCIE_CFG_CNTL__CFG_EN_DEC_TO_HIDDEN_REG_MASK 0x00000001L |
|---|
| 41830 | #define RCC_EP_DEV0_2_EP_PCIE_CFG_CNTL__CFG_EN_DEC_TO_GEN2_HIDDEN_REG_MASK 0x00000002L |
|---|
| 41831 | #define RCC_EP_DEV0_2_EP_PCIE_CFG_CNTL__CFG_EN_DEC_TO_GEN3_HIDDEN_REG_MASK 0x00000004L |
|---|
| 41832 | #define RCC_EP_DEV0_2_EP_PCIE_CFG_CNTL__CFG_EN_DEC_TO_GEN4_HIDDEN_REG_MASK 0x00000008L |
|---|
| 41833 | #define RCC_EP_DEV0_2_EP_PCIE_CFG_CNTL__CFG_EN_DEC_TO_GEN5_HIDDEN_REG_MASK 0x00000010L |
|---|
| 41834 | //RCC_EP_DEV0_2_EP_PCIE_TX_LTR_CNTL |
|---|
| 41835 | #define RCC_EP_DEV0_2_EP_PCIE_TX_LTR_CNTL__LTR_PRIV_S_SHORT_VALUE__SHIFT 0x0 |
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| 41836 | #define RCC_EP_DEV0_2_EP_PCIE_TX_LTR_CNTL__LTR_PRIV_S_LONG_VALUE__SHIFT 0x3 |
|---|
| 41837 | #define RCC_EP_DEV0_2_EP_PCIE_TX_LTR_CNTL__LTR_PRIV_S_REQUIREMENT__SHIFT 0x6 |
|---|
| 41838 | #define RCC_EP_DEV0_2_EP_PCIE_TX_LTR_CNTL__LTR_PRIV_NS_SHORT_VALUE__SHIFT 0x7 |
|---|
| 41839 | #define RCC_EP_DEV0_2_EP_PCIE_TX_LTR_CNTL__LTR_PRIV_NS_LONG_VALUE__SHIFT 0xa |
|---|
| 41840 | #define RCC_EP_DEV0_2_EP_PCIE_TX_LTR_CNTL__LTR_PRIV_NS_REQUIREMENT__SHIFT 0xd |
|---|
| 41841 | #define RCC_EP_DEV0_2_EP_PCIE_TX_LTR_CNTL__LTR_PRIV_MSG_DIS_IN_PM_NON_D0__SHIFT 0xe |
|---|
| 41842 | #define RCC_EP_DEV0_2_EP_PCIE_TX_LTR_CNTL__LTR_PRIV_RST_LTR_IN_DL_DOWN__SHIFT 0xf |
|---|
| 41843 | #define RCC_EP_DEV0_2_EP_PCIE_TX_LTR_CNTL__TX_CHK_FC_FOR_L1__SHIFT 0x10 |
|---|
| 41844 | #define RCC_EP_DEV0_2_EP_PCIE_TX_LTR_CNTL__LTR_DSTATE_USING_WDATA_EN__SHIFT 0x11 |
|---|
| 41845 | #define RCC_EP_DEV0_2_EP_PCIE_TX_LTR_CNTL__LTR_PRIV_S_SHORT_VALUE_MASK 0x00000007L |
|---|
| 41846 | #define RCC_EP_DEV0_2_EP_PCIE_TX_LTR_CNTL__LTR_PRIV_S_LONG_VALUE_MASK 0x00000038L |
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| 41847 | #define RCC_EP_DEV0_2_EP_PCIE_TX_LTR_CNTL__LTR_PRIV_S_REQUIREMENT_MASK 0x00000040L |
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| 41848 | #define RCC_EP_DEV0_2_EP_PCIE_TX_LTR_CNTL__LTR_PRIV_NS_SHORT_VALUE_MASK 0x00000380L |
|---|
| 41849 | #define RCC_EP_DEV0_2_EP_PCIE_TX_LTR_CNTL__LTR_PRIV_NS_LONG_VALUE_MASK 0x00001C00L |
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| 41850 | #define RCC_EP_DEV0_2_EP_PCIE_TX_LTR_CNTL__LTR_PRIV_NS_REQUIREMENT_MASK 0x00002000L |
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| 41851 | #define RCC_EP_DEV0_2_EP_PCIE_TX_LTR_CNTL__LTR_PRIV_MSG_DIS_IN_PM_NON_D0_MASK 0x00004000L |
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| 41852 | #define RCC_EP_DEV0_2_EP_PCIE_TX_LTR_CNTL__LTR_PRIV_RST_LTR_IN_DL_DOWN_MASK 0x00008000L |
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| 41853 | #define RCC_EP_DEV0_2_EP_PCIE_TX_LTR_CNTL__TX_CHK_FC_FOR_L1_MASK 0x00010000L |
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| 41854 | #define RCC_EP_DEV0_2_EP_PCIE_TX_LTR_CNTL__LTR_DSTATE_USING_WDATA_EN_MASK 0x00020000L |
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| 41855 | //RCC_EP_DEV0_2_EP_PCIE_STRAP_MISC |
|---|
| 41856 | #define RCC_EP_DEV0_2_EP_PCIE_STRAP_MISC__STRAP_MST_ADR64_EN__SHIFT 0x1d |
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| 41857 | #define RCC_EP_DEV0_2_EP_PCIE_STRAP_MISC__STRAP_MST_ADR64_EN_MASK 0x20000000L |
|---|
| 41858 | //RCC_EP_DEV0_2_EP_PCIE_STRAP_MISC2 |
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| 41859 | #define RCC_EP_DEV0_2_EP_PCIE_STRAP_MISC2__STRAP_TPH_SUPPORTED__SHIFT 0x4 |
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| 41860 | #define RCC_EP_DEV0_2_EP_PCIE_STRAP_MISC2__STRAP_TPH_SUPPORTED_MASK 0x00000010L |
|---|
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| 41864 | #define RCC_EP_DEV0_2_EP_PCIE_F0_DPA_CAP__TRANS_LAT_VAL_0__SHIFT 0x10 |
|---|
| 41865 | #define RCC_EP_DEV0_2_EP_PCIE_F0_DPA_CAP__TRANS_LAT_VAL_1__SHIFT 0x18 |
|---|
| 41866 | #define RCC_EP_DEV0_2_EP_PCIE_F0_DPA_CAP__TRANS_LAT_UNIT_MASK 0x00000300L |
|---|
| 41867 | #define RCC_EP_DEV0_2_EP_PCIE_F0_DPA_CAP__PWR_ALLOC_SCALE_MASK 0x00003000L |
|---|
| 41868 | #define RCC_EP_DEV0_2_EP_PCIE_F0_DPA_CAP__TRANS_LAT_VAL_0_MASK 0x00FF0000L |
|---|
| 41869 | #define RCC_EP_DEV0_2_EP_PCIE_F0_DPA_CAP__TRANS_LAT_VAL_1_MASK 0xFF000000L |
|---|
| 41870 | //RCC_EP_DEV0_2_EP_PCIE_F0_DPA_LATENCY_INDICATOR |
|---|
| 41871 | #define RCC_EP_DEV0_2_EP_PCIE_F0_DPA_LATENCY_INDICATOR__TRANS_LAT_INDICATOR_BITS__SHIFT 0x0 |
|---|
| 41872 | #define RCC_EP_DEV0_2_EP_PCIE_F0_DPA_LATENCY_INDICATOR__TRANS_LAT_INDICATOR_BITS_MASK 0xFFL |
|---|
| 41873 | //RCC_EP_DEV0_2_EP_PCIE_F0_DPA_CNTL |
|---|
| 41874 | #define RCC_EP_DEV0_2_EP_PCIE_F0_DPA_CNTL__SUBSTATE_STATUS__SHIFT 0x0 |
|---|
| 41875 | #define RCC_EP_DEV0_2_EP_PCIE_F0_DPA_CNTL__DPA_COMPLIANCE_MODE__SHIFT 0x8 |
|---|
| 41876 | #define RCC_EP_DEV0_2_EP_PCIE_F0_DPA_CNTL__SUBSTATE_STATUS_MASK 0x001FL |
|---|
| 41877 | #define RCC_EP_DEV0_2_EP_PCIE_F0_DPA_CNTL__DPA_COMPLIANCE_MODE_MASK 0x0100L |
|---|
| 41878 | //RCC_EP_DEV0_2_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_0 |
|---|
| 41879 | #define RCC_EP_DEV0_2_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_0__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 41880 | #define RCC_EP_DEV0_2_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_0__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 41881 | //RCC_EP_DEV0_2_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_1 |
|---|
| 41882 | #define RCC_EP_DEV0_2_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_1__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 41883 | #define RCC_EP_DEV0_2_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_1__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 41884 | //RCC_EP_DEV0_2_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_2 |
|---|
| 41885 | #define RCC_EP_DEV0_2_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_2__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 41886 | #define RCC_EP_DEV0_2_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_2__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 41887 | //RCC_EP_DEV0_2_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_3 |
|---|
| 41888 | #define RCC_EP_DEV0_2_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_3__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 41889 | #define RCC_EP_DEV0_2_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_3__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 41890 | //RCC_EP_DEV0_2_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_4 |
|---|
| 41891 | #define RCC_EP_DEV0_2_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_4__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 41892 | #define RCC_EP_DEV0_2_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_4__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 41893 | //RCC_EP_DEV0_2_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_5 |
|---|
| 41894 | #define RCC_EP_DEV0_2_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_5__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 41895 | #define RCC_EP_DEV0_2_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_5__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 41896 | //RCC_EP_DEV0_2_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_6 |
|---|
| 41897 | #define RCC_EP_DEV0_2_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_6__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 41898 | #define RCC_EP_DEV0_2_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_6__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 41899 | //RCC_EP_DEV0_2_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_7 |
|---|
| 41900 | #define RCC_EP_DEV0_2_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_7__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 41901 | #define RCC_EP_DEV0_2_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_7__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 41902 | //RCC_EP_DEV0_2_EP_PCIE_PME_CONTROL |
|---|
| 41903 | #define RCC_EP_DEV0_2_EP_PCIE_PME_CONTROL__PME_SERVICE_TIMER__SHIFT 0x0 |
|---|
| 41904 | #define RCC_EP_DEV0_2_EP_PCIE_PME_CONTROL__PME_SERVICE_TIMER_MASK 0x1FL |
|---|
| 41905 | //RCC_EP_DEV0_2_EP_PCIEP_RESERVED |
|---|
| 41906 | #define RCC_EP_DEV0_2_EP_PCIEP_RESERVED__PCIEP_RESERVED__SHIFT 0x0 |
|---|
| 41907 | #define RCC_EP_DEV0_2_EP_PCIEP_RESERVED__PCIEP_RESERVED_MASK 0xFFFFFFFFL |
|---|
| 41908 | //RCC_EP_DEV0_2_EP_PCIE_TX_CNTL |
|---|
| 41909 | #define RCC_EP_DEV0_2_EP_PCIE_TX_CNTL__TX_SNR_OVERRIDE__SHIFT 0xa |
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| 41910 | #define RCC_EP_DEV0_2_EP_PCIE_TX_CNTL__TX_RO_OVERRIDE__SHIFT 0xc |
|---|
| 41911 | #define RCC_EP_DEV0_2_EP_PCIE_TX_CNTL__TX_F0_TPH_DIS__SHIFT 0x18 |
|---|
| 41912 | #define RCC_EP_DEV0_2_EP_PCIE_TX_CNTL__TX_F1_TPH_DIS__SHIFT 0x19 |
|---|
| 41913 | #define RCC_EP_DEV0_2_EP_PCIE_TX_CNTL__TX_F2_TPH_DIS__SHIFT 0x1a |
|---|
| 41914 | #define RCC_EP_DEV0_2_EP_PCIE_TX_CNTL__TX_SNR_OVERRIDE_MASK 0x00000C00L |
|---|
| 41915 | #define RCC_EP_DEV0_2_EP_PCIE_TX_CNTL__TX_RO_OVERRIDE_MASK 0x00003000L |
|---|
| 41916 | #define RCC_EP_DEV0_2_EP_PCIE_TX_CNTL__TX_F0_TPH_DIS_MASK 0x01000000L |
|---|
| 41917 | #define RCC_EP_DEV0_2_EP_PCIE_TX_CNTL__TX_F1_TPH_DIS_MASK 0x02000000L |
|---|
| 41918 | #define RCC_EP_DEV0_2_EP_PCIE_TX_CNTL__TX_F2_TPH_DIS_MASK 0x04000000L |
|---|
| 41919 | //RCC_EP_DEV0_2_EP_PCIE_TX_REQUESTER_ID |
|---|
| 41920 | #define RCC_EP_DEV0_2_EP_PCIE_TX_REQUESTER_ID__TX_REQUESTER_ID_FUNCTION__SHIFT 0x0 |
|---|
| 41921 | #define RCC_EP_DEV0_2_EP_PCIE_TX_REQUESTER_ID__TX_REQUESTER_ID_DEVICE__SHIFT 0x3 |
|---|
| 41922 | #define RCC_EP_DEV0_2_EP_PCIE_TX_REQUESTER_ID__TX_REQUESTER_ID_BUS__SHIFT 0x8 |
|---|
| 41923 | #define RCC_EP_DEV0_2_EP_PCIE_TX_REQUESTER_ID__TX_REQUESTER_ID_FUNCTION_MASK 0x00000007L |
|---|
| 41924 | #define RCC_EP_DEV0_2_EP_PCIE_TX_REQUESTER_ID__TX_REQUESTER_ID_DEVICE_MASK 0x000000F8L |
|---|
| 41925 | #define RCC_EP_DEV0_2_EP_PCIE_TX_REQUESTER_ID__TX_REQUESTER_ID_BUS_MASK 0x0000FF00L |
|---|
| 41926 | //RCC_EP_DEV0_2_EP_PCIE_ERR_CNTL |
|---|
| 41927 | #define RCC_EP_DEV0_2_EP_PCIE_ERR_CNTL__ERR_REPORTING_DIS__SHIFT 0x0 |
|---|
| 41928 | #define RCC_EP_DEV0_2_EP_PCIE_ERR_CNTL__AER_HDR_LOG_TIMEOUT__SHIFT 0x8 |
|---|
| 41929 | #define RCC_EP_DEV0_2_EP_PCIE_ERR_CNTL__SEND_ERR_MSG_IMMEDIATELY__SHIFT 0x11 |
|---|
| 41930 | #define RCC_EP_DEV0_2_EP_PCIE_ERR_CNTL__STRAP_POISONED_ADVISORY_NONFATAL__SHIFT 0x12 |
|---|
| 41931 | #define RCC_EP_DEV0_2_EP_PCIE_ERR_CNTL__AER_HDR_LOG_F0_TIMER_EXPIRED__SHIFT 0x18 |
|---|
| 41932 | #define RCC_EP_DEV0_2_EP_PCIE_ERR_CNTL__AER_HDR_LOG_F1_TIMER_EXPIRED__SHIFT 0x19 |
|---|
| 41933 | #define RCC_EP_DEV0_2_EP_PCIE_ERR_CNTL__AER_HDR_LOG_F2_TIMER_EXPIRED__SHIFT 0x1a |
|---|
| 41934 | #define RCC_EP_DEV0_2_EP_PCIE_ERR_CNTL__AER_HDR_LOG_F3_TIMER_EXPIRED__SHIFT 0x1b |
|---|
| 41935 | #define RCC_EP_DEV0_2_EP_PCIE_ERR_CNTL__AER_HDR_LOG_F4_TIMER_EXPIRED__SHIFT 0x1c |
|---|
| 41936 | #define RCC_EP_DEV0_2_EP_PCIE_ERR_CNTL__AER_HDR_LOG_F5_TIMER_EXPIRED__SHIFT 0x1d |
|---|
| 41937 | #define RCC_EP_DEV0_2_EP_PCIE_ERR_CNTL__AER_HDR_LOG_F6_TIMER_EXPIRED__SHIFT 0x1e |
|---|
| 41938 | #define RCC_EP_DEV0_2_EP_PCIE_ERR_CNTL__AER_HDR_LOG_F7_TIMER_EXPIRED__SHIFT 0x1f |
|---|
| 41939 | #define RCC_EP_DEV0_2_EP_PCIE_ERR_CNTL__ERR_REPORTING_DIS_MASK 0x00000001L |
|---|
| 41940 | #define RCC_EP_DEV0_2_EP_PCIE_ERR_CNTL__AER_HDR_LOG_TIMEOUT_MASK 0x00000700L |
|---|
| 41941 | #define RCC_EP_DEV0_2_EP_PCIE_ERR_CNTL__SEND_ERR_MSG_IMMEDIATELY_MASK 0x00020000L |
|---|
| 41942 | #define RCC_EP_DEV0_2_EP_PCIE_ERR_CNTL__STRAP_POISONED_ADVISORY_NONFATAL_MASK 0x00040000L |
|---|
| 41943 | #define RCC_EP_DEV0_2_EP_PCIE_ERR_CNTL__AER_HDR_LOG_F0_TIMER_EXPIRED_MASK 0x01000000L |
|---|
| 41944 | #define RCC_EP_DEV0_2_EP_PCIE_ERR_CNTL__AER_HDR_LOG_F1_TIMER_EXPIRED_MASK 0x02000000L |
|---|
| 41945 | #define RCC_EP_DEV0_2_EP_PCIE_ERR_CNTL__AER_HDR_LOG_F2_TIMER_EXPIRED_MASK 0x04000000L |
|---|
| 41946 | #define RCC_EP_DEV0_2_EP_PCIE_ERR_CNTL__AER_HDR_LOG_F3_TIMER_EXPIRED_MASK 0x08000000L |
|---|
| 41947 | #define RCC_EP_DEV0_2_EP_PCIE_ERR_CNTL__AER_HDR_LOG_F4_TIMER_EXPIRED_MASK 0x10000000L |
|---|
| 41948 | #define RCC_EP_DEV0_2_EP_PCIE_ERR_CNTL__AER_HDR_LOG_F5_TIMER_EXPIRED_MASK 0x20000000L |
|---|
| 41949 | #define RCC_EP_DEV0_2_EP_PCIE_ERR_CNTL__AER_HDR_LOG_F6_TIMER_EXPIRED_MASK 0x40000000L |
|---|
| 41950 | #define RCC_EP_DEV0_2_EP_PCIE_ERR_CNTL__AER_HDR_LOG_F7_TIMER_EXPIRED_MASK 0x80000000L |
|---|
| 41951 | //RCC_EP_DEV0_2_EP_PCIE_RX_CNTL |
|---|
| 41952 | #define RCC_EP_DEV0_2_EP_PCIE_RX_CNTL__RX_IGNORE_MAX_PAYLOAD_ERR__SHIFT 0x8 |
|---|
| 41953 | #define RCC_EP_DEV0_2_EP_PCIE_RX_CNTL__RX_IGNORE_TC_ERR__SHIFT 0x9 |
|---|
| 41954 | #define RCC_EP_DEV0_2_EP_PCIE_RX_CNTL__RX_PCIE_CPL_TIMEOUT_DIS__SHIFT 0x14 |
|---|
| 41955 | #define RCC_EP_DEV0_2_EP_PCIE_RX_CNTL__RX_IGNORE_SHORTPREFIX_ERR__SHIFT 0x15 |
|---|
| 41956 | #define RCC_EP_DEV0_2_EP_PCIE_RX_CNTL__RX_IGNORE_MAXPREFIX_ERR__SHIFT 0x16 |
|---|
| 41957 | #define RCC_EP_DEV0_2_EP_PCIE_RX_CNTL__RX_IGNORE_INVALIDPASID_ERR__SHIFT 0x18 |
|---|
| 41958 | #define RCC_EP_DEV0_2_EP_PCIE_RX_CNTL__RX_IGNORE_NOT_PASID_UR__SHIFT 0x19 |
|---|
| 41959 | #define RCC_EP_DEV0_2_EP_PCIE_RX_CNTL__RX_TPH_DIS__SHIFT 0x1a |
|---|
| 41960 | #define RCC_EP_DEV0_2_EP_PCIE_RX_CNTL__RX_IGNORE_MAX_PAYLOAD_ERR_MASK 0x00000100L |
|---|
| 41961 | #define RCC_EP_DEV0_2_EP_PCIE_RX_CNTL__RX_IGNORE_TC_ERR_MASK 0x00000200L |
|---|
| 41962 | #define RCC_EP_DEV0_2_EP_PCIE_RX_CNTL__RX_PCIE_CPL_TIMEOUT_DIS_MASK 0x00100000L |
|---|
| 41963 | #define RCC_EP_DEV0_2_EP_PCIE_RX_CNTL__RX_IGNORE_SHORTPREFIX_ERR_MASK 0x00200000L |
|---|
| 41964 | #define RCC_EP_DEV0_2_EP_PCIE_RX_CNTL__RX_IGNORE_MAXPREFIX_ERR_MASK 0x00400000L |
|---|
| 41965 | #define RCC_EP_DEV0_2_EP_PCIE_RX_CNTL__RX_IGNORE_INVALIDPASID_ERR_MASK 0x01000000L |
|---|
| 41966 | #define RCC_EP_DEV0_2_EP_PCIE_RX_CNTL__RX_IGNORE_NOT_PASID_UR_MASK 0x02000000L |
|---|
| 41967 | #define RCC_EP_DEV0_2_EP_PCIE_RX_CNTL__RX_TPH_DIS_MASK 0x04000000L |
|---|
| 41968 | //RCC_EP_DEV0_2_EP_PCIE_LC_SPEED_CNTL |
|---|
| 41969 | #define RCC_EP_DEV0_2_EP_PCIE_LC_SPEED_CNTL__LC_GEN2_EN_STRAP__SHIFT 0x0 |
|---|
| 41970 | #define RCC_EP_DEV0_2_EP_PCIE_LC_SPEED_CNTL__LC_GEN3_EN_STRAP__SHIFT 0x1 |
|---|
| 41971 | #define RCC_EP_DEV0_2_EP_PCIE_LC_SPEED_CNTL__LC_GEN4_EN_STRAP__SHIFT 0x2 |
|---|
| 41972 | #define RCC_EP_DEV0_2_EP_PCIE_LC_SPEED_CNTL__LC_GEN5_EN_STRAP__SHIFT 0x3 |
|---|
| 41973 | #define RCC_EP_DEV0_2_EP_PCIE_LC_SPEED_CNTL__LC_GEN2_EN_STRAP_MASK 0x00000001L |
|---|
| 41974 | #define RCC_EP_DEV0_2_EP_PCIE_LC_SPEED_CNTL__LC_GEN3_EN_STRAP_MASK 0x00000002L |
|---|
| 41975 | #define RCC_EP_DEV0_2_EP_PCIE_LC_SPEED_CNTL__LC_GEN4_EN_STRAP_MASK 0x00000004L |
|---|
| 41976 | #define RCC_EP_DEV0_2_EP_PCIE_LC_SPEED_CNTL__LC_GEN5_EN_STRAP_MASK 0x00000008L |
|---|
| 41977 | |
|---|
| 41978 | |
|---|
| 41979 | // addressBlock: nbio_nbif0_rcc_dwn_dev0_RCCPORTDEC |
|---|
| 41980 | //RCC_DWN_DEV0_2_DN_PCIE_RESERVED |
|---|
| 41981 | #define RCC_DWN_DEV0_2_DN_PCIE_RESERVED__PCIE_RESERVED__SHIFT 0x0 |
|---|
| 41982 | #define RCC_DWN_DEV0_2_DN_PCIE_RESERVED__PCIE_RESERVED_MASK 0xFFFFFFFFL |
|---|
| 41983 | //RCC_DWN_DEV0_2_DN_PCIE_SCRATCH |
|---|
| 41984 | #define RCC_DWN_DEV0_2_DN_PCIE_SCRATCH__PCIE_SCRATCH__SHIFT 0x0 |
|---|
| 41985 | #define RCC_DWN_DEV0_2_DN_PCIE_SCRATCH__PCIE_SCRATCH_MASK 0xFFFFFFFFL |
|---|
| 41986 | //RCC_DWN_DEV0_2_DN_PCIE_CNTL |
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| 41987 | #define RCC_DWN_DEV0_2_DN_PCIE_CNTL__HWINIT_WR_LOCK__SHIFT 0x0 |
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| 41989 | #define RCC_DWN_DEV0_2_DN_PCIE_CNTL__RX_IGNORE_LTR_MSG_UR__SHIFT 0x1e |
|---|
| 41990 | #define RCC_DWN_DEV0_2_DN_PCIE_CNTL__HWINIT_WR_LOCK_MASK 0x00000001L |
|---|
| 41991 | #define RCC_DWN_DEV0_2_DN_PCIE_CNTL__UR_ERR_REPORT_DIS_DN_MASK 0x00000080L |
|---|
| 41992 | #define RCC_DWN_DEV0_2_DN_PCIE_CNTL__RX_IGNORE_LTR_MSG_UR_MASK 0x40000000L |
|---|
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|---|
| 41994 | #define RCC_DWN_DEV0_2_DN_PCIE_CONFIG_CNTL__CI_EXTENDED_TAG_EN_OVERRIDE__SHIFT 0x19 |
|---|
| 41995 | #define RCC_DWN_DEV0_2_DN_PCIE_CONFIG_CNTL__CI_EXTENDED_TAG_EN_OVERRIDE_MASK 0x06000000L |
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| 41996 | //RCC_DWN_DEV0_2_DN_PCIE_RX_CNTL2 |
|---|
| 41997 | #define RCC_DWN_DEV0_2_DN_PCIE_RX_CNTL2__FLR_EXTEND_MODE__SHIFT 0x1c |
|---|
| 41998 | #define RCC_DWN_DEV0_2_DN_PCIE_RX_CNTL2__FLR_EXTEND_MODE_MASK 0x70000000L |
|---|
| 41999 | //RCC_DWN_DEV0_2_DN_PCIE_BUS_CNTL |
|---|
| 42000 | #define RCC_DWN_DEV0_2_DN_PCIE_BUS_CNTL__IMMEDIATE_PMI_DIS__SHIFT 0x7 |
|---|
| 42001 | #define RCC_DWN_DEV0_2_DN_PCIE_BUS_CNTL__AER_CPL_TIMEOUT_RO_DIS_SWDN__SHIFT 0x8 |
|---|
| 42002 | #define RCC_DWN_DEV0_2_DN_PCIE_BUS_CNTL__IMMEDIATE_PMI_DIS_MASK 0x00000080L |
|---|
| 42003 | #define RCC_DWN_DEV0_2_DN_PCIE_BUS_CNTL__AER_CPL_TIMEOUT_RO_DIS_SWDN_MASK 0x00000100L |
|---|
| 42004 | //RCC_DWN_DEV0_2_DN_PCIE_CFG_CNTL |
|---|
| 42005 | #define RCC_DWN_DEV0_2_DN_PCIE_CFG_CNTL__CFG_EN_DEC_TO_HIDDEN_REG__SHIFT 0x0 |
|---|
| 42006 | #define RCC_DWN_DEV0_2_DN_PCIE_CFG_CNTL__CFG_EN_DEC_TO_GEN2_HIDDEN_REG__SHIFT 0x1 |
|---|
| 42007 | #define RCC_DWN_DEV0_2_DN_PCIE_CFG_CNTL__CFG_EN_DEC_TO_GEN3_HIDDEN_REG__SHIFT 0x2 |
|---|
| 42008 | #define RCC_DWN_DEV0_2_DN_PCIE_CFG_CNTL__CFG_EN_DEC_TO_GEN4_HIDDEN_REG__SHIFT 0x3 |
|---|
| 42009 | #define RCC_DWN_DEV0_2_DN_PCIE_CFG_CNTL__CFG_EN_DEC_TO_GEN5_HIDDEN_REG__SHIFT 0x4 |
|---|
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| 42011 | #define RCC_DWN_DEV0_2_DN_PCIE_CFG_CNTL__CFG_EN_DEC_TO_GEN2_HIDDEN_REG_MASK 0x00000002L |
|---|
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|---|
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|---|
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|---|
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| 42021 | #define RCC_DWN_DEV0_2_DN_PCIE_STRAP_F0__STRAP_F0_MSI_MULTI_CAP_MASK 0x00E00000L |
|---|
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| 42025 | #define RCC_DWN_DEV0_2_DN_PCIE_STRAP_MISC__STRAP_CLK_PM_EN_MASK 0x01000000L |
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| 42030 | |
|---|
| 42031 | |
|---|
| 42032 | // addressBlock: nbio_nbif0_rcc_dwnp_dev0_RCCPORTDEC |
|---|
| 42033 | //RCC_DWNP_DEV0_2_PCIE_ERR_CNTL |
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| 42043 | #define RCC_DWNP_DEV0_2_PCIE_ERR_CNTL__AER_HDR_LOG_F0_TIMER_EXPIRED_MASK 0x00000800L |
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| 42044 | #define RCC_DWNP_DEV0_2_PCIE_ERR_CNTL__SEND_ERR_MSG_IMMEDIATELY_MASK 0x00020000L |
|---|
| 42045 | #define RCC_DWNP_DEV0_2_PCIE_ERR_CNTL__ERR_CORR_RCVD_CLR_MASK 0x00040000L |
|---|
| 42046 | #define RCC_DWNP_DEV0_2_PCIE_ERR_CNTL__NONFATAL_ERR_RCVD_CLR_MASK 0x00080000L |
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| 42047 | #define RCC_DWNP_DEV0_2_PCIE_ERR_CNTL__FATAL_ERR_RCVD_CLR_MASK 0x00100000L |
|---|
| 42048 | //RCC_DWNP_DEV0_2_PCIE_RX_CNTL |
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| 42050 | #define RCC_DWNP_DEV0_2_PCIE_RX_CNTL__RX_IGNORE_TC_ERR_DN__SHIFT 0x9 |
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|---|
| 42053 | #define RCC_DWNP_DEV0_2_PCIE_RX_CNTL__RX_RCB_FLR_TIMEOUT_DIS__SHIFT 0x1b |
|---|
| 42054 | #define RCC_DWNP_DEV0_2_PCIE_RX_CNTL__RX_IGNORE_MAX_PAYLOAD_ERR_MASK 0x00000100L |
|---|
| 42055 | #define RCC_DWNP_DEV0_2_PCIE_RX_CNTL__RX_IGNORE_TC_ERR_DN_MASK 0x00000200L |
|---|
| 42056 | #define RCC_DWNP_DEV0_2_PCIE_RX_CNTL__RX_PCIE_CPL_TIMEOUT_DIS_MASK 0x00100000L |
|---|
| 42057 | #define RCC_DWNP_DEV0_2_PCIE_RX_CNTL__RX_IGNORE_SHORTPREFIX_ERR_DN_MASK 0x00200000L |
|---|
| 42058 | #define RCC_DWNP_DEV0_2_PCIE_RX_CNTL__RX_RCB_FLR_TIMEOUT_DIS_MASK 0x08000000L |
|---|
| 42059 | //RCC_DWNP_DEV0_2_PCIE_LC_SPEED_CNTL |
|---|
| 42060 | #define RCC_DWNP_DEV0_2_PCIE_LC_SPEED_CNTL__LC_GEN2_EN_STRAP__SHIFT 0x0 |
|---|
| 42061 | #define RCC_DWNP_DEV0_2_PCIE_LC_SPEED_CNTL__LC_GEN3_EN_STRAP__SHIFT 0x1 |
|---|
| 42062 | #define RCC_DWNP_DEV0_2_PCIE_LC_SPEED_CNTL__LC_GEN4_EN_STRAP__SHIFT 0x2 |
|---|
| 42063 | #define RCC_DWNP_DEV0_2_PCIE_LC_SPEED_CNTL__LC_GEN5_EN_STRAP__SHIFT 0x3 |
|---|
| 42064 | #define RCC_DWNP_DEV0_2_PCIE_LC_SPEED_CNTL__LC_GEN2_EN_STRAP_MASK 0x00000001L |
|---|
| 42065 | #define RCC_DWNP_DEV0_2_PCIE_LC_SPEED_CNTL__LC_GEN3_EN_STRAP_MASK 0x00000002L |
|---|
| 42066 | #define RCC_DWNP_DEV0_2_PCIE_LC_SPEED_CNTL__LC_GEN4_EN_STRAP_MASK 0x00000004L |
|---|
| 42067 | #define RCC_DWNP_DEV0_2_PCIE_LC_SPEED_CNTL__LC_GEN5_EN_STRAP_MASK 0x00000008L |
|---|
| 42068 | //RCC_DWNP_DEV0_2_PCIE_LC_CNTL2 |
|---|
| 42069 | #define RCC_DWNP_DEV0_2_PCIE_LC_CNTL2__DL_STATE_CHANGED_NOTIFICATION_DIS__SHIFT 0x0 |
|---|
| 42070 | #define RCC_DWNP_DEV0_2_PCIE_LC_CNTL2__LC_LINK_BW_NOTIFICATION_DIS__SHIFT 0x1b |
|---|
| 42071 | #define RCC_DWNP_DEV0_2_PCIE_LC_CNTL2__DL_STATE_CHANGED_NOTIFICATION_DIS_MASK 0x00000001L |
|---|
| 42072 | #define RCC_DWNP_DEV0_2_PCIE_LC_CNTL2__LC_LINK_BW_NOTIFICATION_DIS_MASK 0x08000000L |
|---|
| 42073 | //RCC_DWNP_DEV0_2_PCIEP_STRAP_MISC |
|---|
| 42074 | #define RCC_DWNP_DEV0_2_PCIEP_STRAP_MISC__STRAP_MULTI_FUNC_EN__SHIFT 0xa |
|---|
| 42075 | #define RCC_DWNP_DEV0_2_PCIEP_STRAP_MISC__STRAP_MULTI_FUNC_EN_MASK 0x00000400L |
|---|
| 42076 | //RCC_DWNP_DEV0_2_LTR_MSG_INFO_FROM_EP |
|---|
| 42077 | #define RCC_DWNP_DEV0_2_LTR_MSG_INFO_FROM_EP__LTR_MSG_INFO_FROM_EP__SHIFT 0x0 |
|---|
| 42078 | #define RCC_DWNP_DEV0_2_LTR_MSG_INFO_FROM_EP__LTR_MSG_INFO_FROM_EP_MASK 0xFFFFFFFFL |
|---|
| 42079 | |
|---|
| 42080 | |
|---|
| 42081 | // addressBlock: nbio_nbif0_rcc_dev1_RCCPORTDEC |
|---|
| 42082 | //RCC_DEV1_RCC_VDM_SUPPORT |
|---|
| 42083 | #define RCC_DEV1_RCC_VDM_SUPPORT__MCTP_SUPPORT__SHIFT 0x0 |
|---|
| 42084 | #define RCC_DEV1_RCC_VDM_SUPPORT__AMPTP_SUPPORT__SHIFT 0x1 |
|---|
| 42085 | #define RCC_DEV1_RCC_VDM_SUPPORT__OTHER_VDM_SUPPORT__SHIFT 0x2 |
|---|
| 42086 | #define RCC_DEV1_RCC_VDM_SUPPORT__ROUTE_TO_RC_CHECK_IN_RCMODE__SHIFT 0x3 |
|---|
| 42087 | #define RCC_DEV1_RCC_VDM_SUPPORT__ROUTE_BROADCAST_CHECK_IN_RCMODE__SHIFT 0x4 |
|---|
| 42088 | #define RCC_DEV1_RCC_VDM_SUPPORT__MCTP_SUPPORT_MASK 0x00000001L |
|---|
| 42089 | #define RCC_DEV1_RCC_VDM_SUPPORT__AMPTP_SUPPORT_MASK 0x00000002L |
|---|
| 42090 | #define RCC_DEV1_RCC_VDM_SUPPORT__OTHER_VDM_SUPPORT_MASK 0x00000004L |
|---|
| 42091 | #define RCC_DEV1_RCC_VDM_SUPPORT__ROUTE_TO_RC_CHECK_IN_RCMODE_MASK 0x00000008L |
|---|
| 42092 | #define RCC_DEV1_RCC_VDM_SUPPORT__ROUTE_BROADCAST_CHECK_IN_RCMODE_MASK 0x00000010L |
|---|
| 42093 | //RCC_DEV1_RCC_BUS_CNTL |
|---|
| 42094 | #define RCC_DEV1_RCC_BUS_CNTL__PMI_IO_DIS__SHIFT 0x2 |
|---|
| 42095 | #define RCC_DEV1_RCC_BUS_CNTL__PMI_MEM_DIS__SHIFT 0x3 |
|---|
| 42096 | #define RCC_DEV1_RCC_BUS_CNTL__PMI_BM_DIS__SHIFT 0x4 |
|---|
| 42097 | #define RCC_DEV1_RCC_BUS_CNTL__PMI_IO_DIS_DN__SHIFT 0x5 |
|---|
| 42098 | #define RCC_DEV1_RCC_BUS_CNTL__PMI_MEM_DIS_DN__SHIFT 0x6 |
|---|
| 42099 | #define RCC_DEV1_RCC_BUS_CNTL__PMI_IO_DIS_UP__SHIFT 0x7 |
|---|
| 42100 | #define RCC_DEV1_RCC_BUS_CNTL__PMI_MEM_DIS_UP__SHIFT 0x8 |
|---|
| 42101 | #define RCC_DEV1_RCC_BUS_CNTL__ROOT_ERR_LOG_ON_EVENT__SHIFT 0xc |
|---|
| 42102 | #define RCC_DEV1_RCC_BUS_CNTL__HOST_CPL_POISONED_LOG_IN_RC__SHIFT 0xd |
|---|
| 42103 | #define RCC_DEV1_RCC_BUS_CNTL__DN_SEC_SIG_CPLCA_WITH_EP_ERR__SHIFT 0x10 |
|---|
| 42104 | #define RCC_DEV1_RCC_BUS_CNTL__DN_SEC_RCV_CPLCA_WITH_EP_ERR__SHIFT 0x11 |
|---|
| 42105 | #define RCC_DEV1_RCC_BUS_CNTL__DN_SEC_RCV_CPLUR_WITH_EP_ERR__SHIFT 0x12 |
|---|
| 42106 | #define RCC_DEV1_RCC_BUS_CNTL__DN_PRI_SIG_CPLCA_WITH_EP_ERR__SHIFT 0x13 |
|---|
| 42107 | #define RCC_DEV1_RCC_BUS_CNTL__DN_PRI_RCV_CPLCA_WITH_EP_ERR__SHIFT 0x14 |
|---|
| 42108 | #define RCC_DEV1_RCC_BUS_CNTL__DN_PRI_RCV_CPLUR_WITH_EP_ERR__SHIFT 0x15 |
|---|
| 42109 | #define RCC_DEV1_RCC_BUS_CNTL__MAX_PAYLOAD_SIZE_MODE__SHIFT 0x18 |
|---|
| 42110 | #define RCC_DEV1_RCC_BUS_CNTL__PRIV_MAX_PAYLOAD_SIZE__SHIFT 0x19 |
|---|
| 42111 | #define RCC_DEV1_RCC_BUS_CNTL__MAX_READ_REQUEST_SIZE_MODE__SHIFT 0x1c |
|---|
| 42112 | #define RCC_DEV1_RCC_BUS_CNTL__PRIV_MAX_READ_REQUEST_SIZE__SHIFT 0x1d |
|---|
| 42113 | #define RCC_DEV1_RCC_BUS_CNTL__PMI_IO_DIS_MASK 0x00000004L |
|---|
| 42114 | #define RCC_DEV1_RCC_BUS_CNTL__PMI_MEM_DIS_MASK 0x00000008L |
|---|
| 42115 | #define RCC_DEV1_RCC_BUS_CNTL__PMI_BM_DIS_MASK 0x00000010L |
|---|
| 42116 | #define RCC_DEV1_RCC_BUS_CNTL__PMI_IO_DIS_DN_MASK 0x00000020L |
|---|
| 42117 | #define RCC_DEV1_RCC_BUS_CNTL__PMI_MEM_DIS_DN_MASK 0x00000040L |
|---|
| 42118 | #define RCC_DEV1_RCC_BUS_CNTL__PMI_IO_DIS_UP_MASK 0x00000080L |
|---|
| 42119 | #define RCC_DEV1_RCC_BUS_CNTL__PMI_MEM_DIS_UP_MASK 0x00000100L |
|---|
| 42120 | #define RCC_DEV1_RCC_BUS_CNTL__ROOT_ERR_LOG_ON_EVENT_MASK 0x00001000L |
|---|
| 42121 | #define RCC_DEV1_RCC_BUS_CNTL__HOST_CPL_POISONED_LOG_IN_RC_MASK 0x00002000L |
|---|
| 42122 | #define RCC_DEV1_RCC_BUS_CNTL__DN_SEC_SIG_CPLCA_WITH_EP_ERR_MASK 0x00010000L |
|---|
| 42123 | #define RCC_DEV1_RCC_BUS_CNTL__DN_SEC_RCV_CPLCA_WITH_EP_ERR_MASK 0x00020000L |
|---|
| 42124 | #define RCC_DEV1_RCC_BUS_CNTL__DN_SEC_RCV_CPLUR_WITH_EP_ERR_MASK 0x00040000L |
|---|
| 42125 | #define RCC_DEV1_RCC_BUS_CNTL__DN_PRI_SIG_CPLCA_WITH_EP_ERR_MASK 0x00080000L |
|---|
| 42126 | #define RCC_DEV1_RCC_BUS_CNTL__DN_PRI_RCV_CPLCA_WITH_EP_ERR_MASK 0x00100000L |
|---|
| 42127 | #define RCC_DEV1_RCC_BUS_CNTL__DN_PRI_RCV_CPLUR_WITH_EP_ERR_MASK 0x00200000L |
|---|
| 42128 | #define RCC_DEV1_RCC_BUS_CNTL__MAX_PAYLOAD_SIZE_MODE_MASK 0x01000000L |
|---|
| 42129 | #define RCC_DEV1_RCC_BUS_CNTL__PRIV_MAX_PAYLOAD_SIZE_MASK 0x0E000000L |
|---|
| 42130 | #define RCC_DEV1_RCC_BUS_CNTL__MAX_READ_REQUEST_SIZE_MODE_MASK 0x10000000L |
|---|
| 42131 | #define RCC_DEV1_RCC_BUS_CNTL__PRIV_MAX_READ_REQUEST_SIZE_MASK 0xE0000000L |
|---|
| 42132 | //RCC_DEV1_RCC_FEATURES_CONTROL_MISC |
|---|
| 42133 | #define RCC_DEV1_RCC_FEATURES_CONTROL_MISC__ATC_PRG_RESP_PASID_UR_EN__SHIFT 0x8 |
|---|
| 42134 | #define RCC_DEV1_RCC_FEATURES_CONTROL_MISC__RX_IGNORE_TRANSMRD_UR__SHIFT 0x9 |
|---|
| 42135 | #define RCC_DEV1_RCC_FEATURES_CONTROL_MISC__RX_IGNORE_TRANSMWR_UR__SHIFT 0xa |
|---|
| 42136 | #define RCC_DEV1_RCC_FEATURES_CONTROL_MISC__RX_IGNORE_ATSTRANSREQ_UR__SHIFT 0xb |
|---|
| 42137 | #define 0xc |
|---|
| 42138 | #define RCC_DEV1_RCC_FEATURES_CONTROL_MISC__RX_IGNORE_INVCPL_UR__SHIFT 0xd |
|---|
| 42139 | #define RCC_DEV1_RCC_FEATURES_CONTROL_MISC__CLR_MSI_X_PENDING_WHEN_DISABLED_DIS__SHIFT 0xe |
|---|
| 42140 | #define RCC_DEV1_RCC_FEATURES_CONTROL_MISC__CHECK_BME_ON_PENDING_PKT_GEN_DIS__SHIFT 0xf |
|---|
| 42141 | #define RCC_DEV1_RCC_FEATURES_CONTROL_MISC__PSN_CHECK_ON_PAYLOAD_DIS__SHIFT 0x10 |
|---|
| 42142 | #define RCC_DEV1_RCC_FEATURES_CONTROL_MISC__CLR_MSI_PENDING_ON_MULTIEN_DIS__SHIFT 0x11 |
|---|
| 42143 | #define RCC_DEV1_RCC_FEATURES_CONTROL_MISC__SET_DEVICE_ERR_FOR_ECRC_EN__SHIFT 0x12 |
|---|
| 42144 | #define RCC_DEV1_RCC_FEATURES_CONTROL_MISC__HOST_POISON_FLAG_CHECK_FOR_CHAIN_DIS__SHIFT 0x13 |
|---|
| 42145 | #define RCC_DEV1_RCC_FEATURES_CONTROL_MISC__ATC_PRG_RESP_PASID_UR_EN_MASK 0x00000100L |
|---|
| 42146 | #define RCC_DEV1_RCC_FEATURES_CONTROL_MISC__RX_IGNORE_TRANSMRD_UR_MASK 0x00000200L |
|---|
| 42147 | #define RCC_DEV1_RCC_FEATURES_CONTROL_MISC__RX_IGNORE_TRANSMWR_UR_MASK 0x00000400L |
|---|
| 42148 | #define RCC_DEV1_RCC_FEATURES_CONTROL_MISC__RX_IGNORE_ATSTRANSREQ_UR_MASK 0x00000800L |
|---|
| 42149 | #define 0x00001000L |
|---|
| 42150 | #define RCC_DEV1_RCC_FEATURES_CONTROL_MISC__RX_IGNORE_INVCPL_UR_MASK 0x00002000L |
|---|
| 42151 | #define RCC_DEV1_RCC_FEATURES_CONTROL_MISC__CLR_MSI_X_PENDING_WHEN_DISABLED_DIS_MASK 0x00004000L |
|---|
| 42152 | #define RCC_DEV1_RCC_FEATURES_CONTROL_MISC__CHECK_BME_ON_PENDING_PKT_GEN_DIS_MASK 0x00008000L |
|---|
| 42153 | #define RCC_DEV1_RCC_FEATURES_CONTROL_MISC__PSN_CHECK_ON_PAYLOAD_DIS_MASK 0x00010000L |
|---|
| 42154 | #define RCC_DEV1_RCC_FEATURES_CONTROL_MISC__CLR_MSI_PENDING_ON_MULTIEN_DIS_MASK 0x00020000L |
|---|
| 42155 | #define RCC_DEV1_RCC_FEATURES_CONTROL_MISC__SET_DEVICE_ERR_FOR_ECRC_EN_MASK 0x00040000L |
|---|
| 42156 | #define RCC_DEV1_RCC_FEATURES_CONTROL_MISC__HOST_POISON_FLAG_CHECK_FOR_CHAIN_DIS_MASK 0x00080000L |
|---|
| 42157 | //RCC_DEV1_RCC_DEV0_LINK_CNTL |
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| 42158 | #define RCC_DEV1_RCC_DEV0_LINK_CNTL__LINK_DOWN_EXIT__SHIFT 0x0 |
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| 42159 | #define RCC_DEV1_RCC_DEV0_LINK_CNTL__LINK_DOWN_ENTRY__SHIFT 0x8 |
|---|
| 42160 | #define RCC_DEV1_RCC_DEV0_LINK_CNTL__LINK_DOWN_EXIT_MASK 0x00000001L |
|---|
| 42161 | #define RCC_DEV1_RCC_DEV0_LINK_CNTL__LINK_DOWN_ENTRY_MASK 0x00000100L |
|---|
| 42162 | //RCC_DEV1_RCC_CMN_LINK_CNTL |
|---|
| 42163 | #define RCC_DEV1_RCC_CMN_LINK_CNTL__BLOCK_PME_ON_L0S_DIS__SHIFT 0x0 |
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| 42164 | #define RCC_DEV1_RCC_CMN_LINK_CNTL__BLOCK_PME_ON_L1_DIS__SHIFT 0x1 |
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| 42165 | #define RCC_DEV1_RCC_CMN_LINK_CNTL__BLOCK_PME_ON_LDN_DIS__SHIFT 0x2 |
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| 42166 | #define RCC_DEV1_RCC_CMN_LINK_CNTL__PM_L1_IDLE_CHECK_DMA_EN__SHIFT 0x3 |
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| 42167 | #define RCC_DEV1_RCC_CMN_LINK_CNTL__VLINK_IN_L1LTR_TIMER__SHIFT 0x10 |
|---|
| 42168 | #define RCC_DEV1_RCC_CMN_LINK_CNTL__BLOCK_PME_ON_L0S_DIS_MASK 0x00000001L |
|---|
| 42169 | #define RCC_DEV1_RCC_CMN_LINK_CNTL__BLOCK_PME_ON_L1_DIS_MASK 0x00000002L |
|---|
| 42170 | #define RCC_DEV1_RCC_CMN_LINK_CNTL__BLOCK_PME_ON_LDN_DIS_MASK 0x00000004L |
|---|
| 42171 | #define RCC_DEV1_RCC_CMN_LINK_CNTL__PM_L1_IDLE_CHECK_DMA_EN_MASK 0x00000008L |
|---|
| 42172 | #define RCC_DEV1_RCC_CMN_LINK_CNTL__VLINK_IN_L1LTR_TIMER_MASK 0xFFFF0000L |
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| 42173 | //RCC_DEV1_RCC_EP_REQUESTERID_RESTORE |
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| 42176 | #define RCC_DEV1_RCC_EP_REQUESTERID_RESTORE__EP_REQID_BUS_MASK 0x000000FFL |
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| 42177 | #define RCC_DEV1_RCC_EP_REQUESTERID_RESTORE__EP_REQID_DEV_MASK 0x00001F00L |
|---|
| 42178 | //RCC_DEV1_RCC_LTR_LSWITCH_CNTL |
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| 42179 | #define RCC_DEV1_RCC_LTR_LSWITCH_CNTL__LSWITCH_LATENCY_VALUE__SHIFT 0x0 |
|---|
| 42180 | #define RCC_DEV1_RCC_LTR_LSWITCH_CNTL__LSWITCH_LATENCY_VALUE_MASK 0x000003FFL |
|---|
| 42181 | //RCC_DEV1_RCC_MH_ARB_CNTL |
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| 42182 | #define RCC_DEV1_RCC_MH_ARB_CNTL__MH_ARB_MODE__SHIFT 0x0 |
|---|
| 42183 | #define RCC_DEV1_RCC_MH_ARB_CNTL__MH_ARB_FIX_PRIORITY__SHIFT 0x1 |
|---|
| 42184 | #define RCC_DEV1_RCC_MH_ARB_CNTL__MH_ARB_MODE_MASK 0x00000001L |
|---|
| 42185 | #define RCC_DEV1_RCC_MH_ARB_CNTL__MH_ARB_FIX_PRIORITY_MASK 0x00007FFEL |
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| 42186 | //RCC_DEV1_RCC_MARGIN_PARAM_CNTL0 |
|---|
| 42187 | #define RCC_DEV1_RCC_MARGIN_PARAM_CNTL0__MARGINING_VOLTAGE_SUPPORTED__SHIFT 0x0 |
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| 42188 | #define RCC_DEV1_RCC_MARGIN_PARAM_CNTL0__MARGINING_IND_LEFTRIGHT_TIMING__SHIFT 0x1 |
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| 42190 | #define RCC_DEV1_RCC_MARGIN_PARAM_CNTL0__MARGINING_IND_ERROR_SAMPLER__SHIFT 0x3 |
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| 42191 | #define RCC_DEV1_RCC_MARGIN_PARAM_CNTL0__MARGINING_SAMPLE_REPORTING_METHOD__SHIFT 0x4 |
|---|
| 42192 | #define RCC_DEV1_RCC_MARGIN_PARAM_CNTL0__MARGINING_NUM_TIMING_STEPS__SHIFT 0x5 |
|---|
| 42193 | #define RCC_DEV1_RCC_MARGIN_PARAM_CNTL0__MARGINING_MAX_TIMING_OFFSET__SHIFT 0xb |
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| 42194 | #define RCC_DEV1_RCC_MARGIN_PARAM_CNTL0__MARGINING_NUM_VOLTAGE_STEPS__SHIFT 0x12 |
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| 42195 | #define RCC_DEV1_RCC_MARGIN_PARAM_CNTL0__MARGINING_MAX_VOLTAGE_OFFSET__SHIFT 0x19 |
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| 42196 | #define RCC_DEV1_RCC_MARGIN_PARAM_CNTL0__MARGINING_VOLTAGE_SUPPORTED_MASK 0x00000001L |
|---|
| 42197 | #define RCC_DEV1_RCC_MARGIN_PARAM_CNTL0__MARGINING_IND_LEFTRIGHT_TIMING_MASK 0x00000002L |
|---|
| 42198 | #define RCC_DEV1_RCC_MARGIN_PARAM_CNTL0__MARGINING_IND_UPDOWN_VOLTAGE_MASK 0x00000004L |
|---|
| 42199 | #define RCC_DEV1_RCC_MARGIN_PARAM_CNTL0__MARGINING_IND_ERROR_SAMPLER_MASK 0x00000008L |
|---|
| 42200 | #define RCC_DEV1_RCC_MARGIN_PARAM_CNTL0__MARGINING_SAMPLE_REPORTING_METHOD_MASK 0x00000010L |
|---|
| 42201 | #define RCC_DEV1_RCC_MARGIN_PARAM_CNTL0__MARGINING_NUM_TIMING_STEPS_MASK 0x000007E0L |
|---|
| 42202 | #define RCC_DEV1_RCC_MARGIN_PARAM_CNTL0__MARGINING_MAX_TIMING_OFFSET_MASK 0x0003F800L |
|---|
| 42203 | #define RCC_DEV1_RCC_MARGIN_PARAM_CNTL0__MARGINING_NUM_VOLTAGE_STEPS_MASK 0x01FC0000L |
|---|
| 42204 | #define RCC_DEV1_RCC_MARGIN_PARAM_CNTL0__MARGINING_MAX_VOLTAGE_OFFSET_MASK 0xFE000000L |
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| 42205 | //RCC_DEV1_RCC_MARGIN_PARAM_CNTL1 |
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| 42206 | #define RCC_DEV1_RCC_MARGIN_PARAM_CNTL1__MARGINING_SAMPLING_RATE_VOLTAGE__SHIFT 0x0 |
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|---|
| 42209 | #define RCC_DEV1_RCC_MARGIN_PARAM_CNTL1__MARGINING_SAMPLE_COUNT__SHIFT 0x11 |
|---|
| 42210 | #define RCC_DEV1_RCC_MARGIN_PARAM_CNTL1__MARGINING_SAMPLING_RATE_VOLTAGE_MASK 0x0000003FL |
|---|
| 42211 | #define RCC_DEV1_RCC_MARGIN_PARAM_CNTL1__MARGINING_SAMPLING_RATE_TIMING_MASK 0x00000FC0L |
|---|
| 42212 | #define RCC_DEV1_RCC_MARGIN_PARAM_CNTL1__MARGINING_MAX_LANES_MASK 0x0001F000L |
|---|
| 42213 | #define RCC_DEV1_RCC_MARGIN_PARAM_CNTL1__MARGINING_SAMPLE_COUNT_MASK 0x00FE0000L |
|---|
| 42214 | |
|---|
| 42215 | |
|---|
| 42216 | // addressBlock: nbio_nbif0_rcc_ep_dev1_RCCPORTDEC |
|---|
| 42217 | //RCC_EP_DEV1_EP_PCIE_SCRATCH |
|---|
| 42218 | #define RCC_EP_DEV1_EP_PCIE_SCRATCH__PCIE_SCRATCH__SHIFT 0x0 |
|---|
| 42219 | #define RCC_EP_DEV1_EP_PCIE_SCRATCH__PCIE_SCRATCH_MASK 0xFFFFFFFFL |
|---|
| 42220 | //RCC_EP_DEV1_EP_PCIE_CNTL |
|---|
| 42221 | #define RCC_EP_DEV1_EP_PCIE_CNTL__UR_ERR_REPORT_DIS__SHIFT 0x7 |
|---|
| 42222 | #define RCC_EP_DEV1_EP_PCIE_CNTL__PCIE_MALFORM_ATOMIC_OPS__SHIFT 0x8 |
|---|
| 42223 | #define RCC_EP_DEV1_EP_PCIE_CNTL__RX_IGNORE_LTR_MSG_UR__SHIFT 0x1e |
|---|
| 42224 | #define RCC_EP_DEV1_EP_PCIE_CNTL__UR_ERR_REPORT_DIS_MASK 0x00000080L |
|---|
| 42225 | #define RCC_EP_DEV1_EP_PCIE_CNTL__PCIE_MALFORM_ATOMIC_OPS_MASK 0x00000100L |
|---|
| 42226 | #define RCC_EP_DEV1_EP_PCIE_CNTL__RX_IGNORE_LTR_MSG_UR_MASK 0x40000000L |
|---|
| 42227 | //RCC_EP_DEV1_EP_PCIE_INT_CNTL |
|---|
| 42228 | #define RCC_EP_DEV1_EP_PCIE_INT_CNTL__CORR_ERR_INT_EN__SHIFT 0x0 |
|---|
| 42229 | #define RCC_EP_DEV1_EP_PCIE_INT_CNTL__NON_FATAL_ERR_INT_EN__SHIFT 0x1 |
|---|
| 42230 | #define RCC_EP_DEV1_EP_PCIE_INT_CNTL__FATAL_ERR_INT_EN__SHIFT 0x2 |
|---|
| 42231 | #define RCC_EP_DEV1_EP_PCIE_INT_CNTL__USR_DETECTED_INT_EN__SHIFT 0x3 |
|---|
| 42232 | #define RCC_EP_DEV1_EP_PCIE_INT_CNTL__MISC_ERR_INT_EN__SHIFT 0x4 |
|---|
| 42233 | #define RCC_EP_DEV1_EP_PCIE_INT_CNTL__POWER_STATE_CHG_INT_EN__SHIFT 0x6 |
|---|
| 42234 | #define RCC_EP_DEV1_EP_PCIE_INT_CNTL__CORR_ERR_INT_EN_MASK 0x00000001L |
|---|
| 42235 | #define RCC_EP_DEV1_EP_PCIE_INT_CNTL__NON_FATAL_ERR_INT_EN_MASK 0x00000002L |
|---|
| 42236 | #define RCC_EP_DEV1_EP_PCIE_INT_CNTL__FATAL_ERR_INT_EN_MASK 0x00000004L |
|---|
| 42237 | #define RCC_EP_DEV1_EP_PCIE_INT_CNTL__USR_DETECTED_INT_EN_MASK 0x00000008L |
|---|
| 42238 | #define RCC_EP_DEV1_EP_PCIE_INT_CNTL__MISC_ERR_INT_EN_MASK 0x00000010L |
|---|
| 42239 | #define RCC_EP_DEV1_EP_PCIE_INT_CNTL__POWER_STATE_CHG_INT_EN_MASK 0x00000040L |
|---|
| 42240 | //RCC_EP_DEV1_EP_PCIE_INT_STATUS |
|---|
| 42241 | #define RCC_EP_DEV1_EP_PCIE_INT_STATUS__CORR_ERR_INT_STATUS__SHIFT 0x0 |
|---|
| 42242 | #define RCC_EP_DEV1_EP_PCIE_INT_STATUS__NON_FATAL_ERR_INT_STATUS__SHIFT 0x1 |
|---|
| 42243 | #define RCC_EP_DEV1_EP_PCIE_INT_STATUS__FATAL_ERR_INT_STATUS__SHIFT 0x2 |
|---|
| 42244 | #define RCC_EP_DEV1_EP_PCIE_INT_STATUS__USR_DETECTED_INT_STATUS__SHIFT 0x3 |
|---|
| 42245 | #define RCC_EP_DEV1_EP_PCIE_INT_STATUS__MISC_ERR_INT_STATUS__SHIFT 0x4 |
|---|
| 42246 | #define RCC_EP_DEV1_EP_PCIE_INT_STATUS__POWER_STATE_CHG_INT_STATUS__SHIFT 0x6 |
|---|
| 42247 | #define RCC_EP_DEV1_EP_PCIE_INT_STATUS__POWER_STATE_CHG_INT_STATUS_F0__SHIFT 0x7 |
|---|
| 42248 | #define RCC_EP_DEV1_EP_PCIE_INT_STATUS__CORR_ERR_INT_STATUS_MASK 0x00000001L |
|---|
| 42249 | #define RCC_EP_DEV1_EP_PCIE_INT_STATUS__NON_FATAL_ERR_INT_STATUS_MASK 0x00000002L |
|---|
| 42250 | #define RCC_EP_DEV1_EP_PCIE_INT_STATUS__FATAL_ERR_INT_STATUS_MASK 0x00000004L |
|---|
| 42251 | #define RCC_EP_DEV1_EP_PCIE_INT_STATUS__USR_DETECTED_INT_STATUS_MASK 0x00000008L |
|---|
| 42252 | #define RCC_EP_DEV1_EP_PCIE_INT_STATUS__MISC_ERR_INT_STATUS_MASK 0x00000010L |
|---|
| 42253 | #define RCC_EP_DEV1_EP_PCIE_INT_STATUS__POWER_STATE_CHG_INT_STATUS_MASK 0x00000040L |
|---|
| 42254 | #define RCC_EP_DEV1_EP_PCIE_INT_STATUS__POWER_STATE_CHG_INT_STATUS_F0_MASK 0x00000080L |
|---|
| 42255 | //RCC_EP_DEV1_EP_PCIE_RX_CNTL2 |
|---|
| 42256 | #define RCC_EP_DEV1_EP_PCIE_RX_CNTL2__RX_IGNORE_EP_INVALIDPASID_UR__SHIFT 0x0 |
|---|
| 42257 | #define RCC_EP_DEV1_EP_PCIE_RX_CNTL2__RX_IGNORE_EP_INVALIDPASID_UR_MASK 0x00000001L |
|---|
| 42258 | //RCC_EP_DEV1_EP_PCIE_BUS_CNTL |
|---|
| 42259 | #define RCC_EP_DEV1_EP_PCIE_BUS_CNTL__IMMEDIATE_PMI_DIS__SHIFT 0x7 |
|---|
| 42260 | #define RCC_EP_DEV1_EP_PCIE_BUS_CNTL__IMMEDIATE_PMI_DIS_MASK 0x00000080L |
|---|
| 42261 | //RCC_EP_DEV1_EP_PCIE_CFG_CNTL |
|---|
| 42262 | #define RCC_EP_DEV1_EP_PCIE_CFG_CNTL__CFG_EN_DEC_TO_HIDDEN_REG__SHIFT 0x0 |
|---|
| 42263 | #define RCC_EP_DEV1_EP_PCIE_CFG_CNTL__CFG_EN_DEC_TO_GEN2_HIDDEN_REG__SHIFT 0x1 |
|---|
| 42264 | #define RCC_EP_DEV1_EP_PCIE_CFG_CNTL__CFG_EN_DEC_TO_GEN3_HIDDEN_REG__SHIFT 0x2 |
|---|
| 42265 | #define RCC_EP_DEV1_EP_PCIE_CFG_CNTL__CFG_EN_DEC_TO_GEN4_HIDDEN_REG__SHIFT 0x3 |
|---|
| 42266 | #define RCC_EP_DEV1_EP_PCIE_CFG_CNTL__CFG_EN_DEC_TO_GEN5_HIDDEN_REG__SHIFT 0x4 |
|---|
| 42267 | #define RCC_EP_DEV1_EP_PCIE_CFG_CNTL__CFG_EN_DEC_TO_HIDDEN_REG_MASK 0x00000001L |
|---|
| 42268 | #define RCC_EP_DEV1_EP_PCIE_CFG_CNTL__CFG_EN_DEC_TO_GEN2_HIDDEN_REG_MASK 0x00000002L |
|---|
| 42269 | #define RCC_EP_DEV1_EP_PCIE_CFG_CNTL__CFG_EN_DEC_TO_GEN3_HIDDEN_REG_MASK 0x00000004L |
|---|
| 42270 | #define RCC_EP_DEV1_EP_PCIE_CFG_CNTL__CFG_EN_DEC_TO_GEN4_HIDDEN_REG_MASK 0x00000008L |
|---|
| 42271 | #define RCC_EP_DEV1_EP_PCIE_CFG_CNTL__CFG_EN_DEC_TO_GEN5_HIDDEN_REG_MASK 0x00000010L |
|---|
| 42272 | //RCC_EP_DEV1_EP_PCIE_TX_LTR_CNTL |
|---|
| 42273 | #define RCC_EP_DEV1_EP_PCIE_TX_LTR_CNTL__LTR_PRIV_S_SHORT_VALUE__SHIFT 0x0 |
|---|
| 42274 | #define RCC_EP_DEV1_EP_PCIE_TX_LTR_CNTL__LTR_PRIV_S_LONG_VALUE__SHIFT 0x3 |
|---|
| 42275 | #define RCC_EP_DEV1_EP_PCIE_TX_LTR_CNTL__LTR_PRIV_S_REQUIREMENT__SHIFT 0x6 |
|---|
| 42276 | #define RCC_EP_DEV1_EP_PCIE_TX_LTR_CNTL__LTR_PRIV_NS_SHORT_VALUE__SHIFT 0x7 |
|---|
| 42277 | #define RCC_EP_DEV1_EP_PCIE_TX_LTR_CNTL__LTR_PRIV_NS_LONG_VALUE__SHIFT 0xa |
|---|
| 42278 | #define RCC_EP_DEV1_EP_PCIE_TX_LTR_CNTL__LTR_PRIV_NS_REQUIREMENT__SHIFT 0xd |
|---|
| 42279 | #define RCC_EP_DEV1_EP_PCIE_TX_LTR_CNTL__LTR_PRIV_MSG_DIS_IN_PM_NON_D0__SHIFT 0xe |
|---|
| 42280 | #define RCC_EP_DEV1_EP_PCIE_TX_LTR_CNTL__LTR_PRIV_RST_LTR_IN_DL_DOWN__SHIFT 0xf |
|---|
| 42281 | #define RCC_EP_DEV1_EP_PCIE_TX_LTR_CNTL__TX_CHK_FC_FOR_L1__SHIFT 0x10 |
|---|
| 42282 | #define RCC_EP_DEV1_EP_PCIE_TX_LTR_CNTL__LTR_DSTATE_USING_WDATA_EN__SHIFT 0x11 |
|---|
| 42283 | #define RCC_EP_DEV1_EP_PCIE_TX_LTR_CNTL__LTR_PRIV_S_SHORT_VALUE_MASK 0x00000007L |
|---|
| 42284 | #define RCC_EP_DEV1_EP_PCIE_TX_LTR_CNTL__LTR_PRIV_S_LONG_VALUE_MASK 0x00000038L |
|---|
| 42285 | #define RCC_EP_DEV1_EP_PCIE_TX_LTR_CNTL__LTR_PRIV_S_REQUIREMENT_MASK 0x00000040L |
|---|
| 42286 | #define RCC_EP_DEV1_EP_PCIE_TX_LTR_CNTL__LTR_PRIV_NS_SHORT_VALUE_MASK 0x00000380L |
|---|
| 42287 | #define RCC_EP_DEV1_EP_PCIE_TX_LTR_CNTL__LTR_PRIV_NS_LONG_VALUE_MASK 0x00001C00L |
|---|
| 42288 | #define RCC_EP_DEV1_EP_PCIE_TX_LTR_CNTL__LTR_PRIV_NS_REQUIREMENT_MASK 0x00002000L |
|---|
| 42289 | #define RCC_EP_DEV1_EP_PCIE_TX_LTR_CNTL__LTR_PRIV_MSG_DIS_IN_PM_NON_D0_MASK 0x00004000L |
|---|
| 42290 | #define RCC_EP_DEV1_EP_PCIE_TX_LTR_CNTL__LTR_PRIV_RST_LTR_IN_DL_DOWN_MASK 0x00008000L |
|---|
| 42291 | #define RCC_EP_DEV1_EP_PCIE_TX_LTR_CNTL__TX_CHK_FC_FOR_L1_MASK 0x00010000L |
|---|
| 42292 | #define RCC_EP_DEV1_EP_PCIE_TX_LTR_CNTL__LTR_DSTATE_USING_WDATA_EN_MASK 0x00020000L |
|---|
| 42293 | //RCC_EP_DEV1_EP_PCIE_STRAP_MISC |
|---|
| 42294 | #define RCC_EP_DEV1_EP_PCIE_STRAP_MISC__STRAP_MST_ADR64_EN__SHIFT 0x1d |
|---|
| 42295 | #define RCC_EP_DEV1_EP_PCIE_STRAP_MISC__STRAP_MST_ADR64_EN_MASK 0x20000000L |
|---|
| 42296 | //RCC_EP_DEV1_EP_PCIE_STRAP_MISC2 |
|---|
| 42297 | #define RCC_EP_DEV1_EP_PCIE_STRAP_MISC2__STRAP_TPH_SUPPORTED__SHIFT 0x4 |
|---|
| 42298 | #define RCC_EP_DEV1_EP_PCIE_STRAP_MISC2__STRAP_TPH_SUPPORTED_MASK 0x00000010L |
|---|
| 42299 | //RCC_EP_DEV1_EP_PCIE_F0_DPA_CAP |
|---|
| 42300 | #define RCC_EP_DEV1_EP_PCIE_F0_DPA_CAP__TRANS_LAT_UNIT__SHIFT 0x8 |
|---|
| 42301 | #define RCC_EP_DEV1_EP_PCIE_F0_DPA_CAP__PWR_ALLOC_SCALE__SHIFT 0xc |
|---|
| 42302 | #define RCC_EP_DEV1_EP_PCIE_F0_DPA_CAP__TRANS_LAT_VAL_0__SHIFT 0x10 |
|---|
| 42303 | #define RCC_EP_DEV1_EP_PCIE_F0_DPA_CAP__TRANS_LAT_VAL_1__SHIFT 0x18 |
|---|
| 42304 | #define RCC_EP_DEV1_EP_PCIE_F0_DPA_CAP__TRANS_LAT_UNIT_MASK 0x00000300L |
|---|
| 42305 | #define RCC_EP_DEV1_EP_PCIE_F0_DPA_CAP__PWR_ALLOC_SCALE_MASK 0x00003000L |
|---|
| 42306 | #define RCC_EP_DEV1_EP_PCIE_F0_DPA_CAP__TRANS_LAT_VAL_0_MASK 0x00FF0000L |
|---|
| 42307 | #define RCC_EP_DEV1_EP_PCIE_F0_DPA_CAP__TRANS_LAT_VAL_1_MASK 0xFF000000L |
|---|
| 42308 | //RCC_EP_DEV1_EP_PCIE_F0_DPA_LATENCY_INDICATOR |
|---|
| 42309 | #define RCC_EP_DEV1_EP_PCIE_F0_DPA_LATENCY_INDICATOR__TRANS_LAT_INDICATOR_BITS__SHIFT 0x0 |
|---|
| 42310 | #define RCC_EP_DEV1_EP_PCIE_F0_DPA_LATENCY_INDICATOR__TRANS_LAT_INDICATOR_BITS_MASK 0xFFL |
|---|
| 42311 | //RCC_EP_DEV1_EP_PCIE_F0_DPA_CNTL |
|---|
| 42312 | #define RCC_EP_DEV1_EP_PCIE_F0_DPA_CNTL__SUBSTATE_STATUS__SHIFT 0x0 |
|---|
| 42313 | #define RCC_EP_DEV1_EP_PCIE_F0_DPA_CNTL__DPA_COMPLIANCE_MODE__SHIFT 0x8 |
|---|
| 42314 | #define RCC_EP_DEV1_EP_PCIE_F0_DPA_CNTL__SUBSTATE_STATUS_MASK 0x001FL |
|---|
| 42315 | #define RCC_EP_DEV1_EP_PCIE_F0_DPA_CNTL__DPA_COMPLIANCE_MODE_MASK 0x0100L |
|---|
| 42316 | //RCC_EP_DEV1_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_0 |
|---|
| 42317 | #define RCC_EP_DEV1_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_0__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
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| 42318 | #define RCC_EP_DEV1_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_0__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 42319 | //RCC_EP_DEV1_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_1 |
|---|
| 42320 | #define RCC_EP_DEV1_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_1__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 42321 | #define RCC_EP_DEV1_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_1__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 42322 | //RCC_EP_DEV1_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_2 |
|---|
| 42323 | #define RCC_EP_DEV1_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_2__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 42324 | #define RCC_EP_DEV1_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_2__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 42325 | //RCC_EP_DEV1_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_3 |
|---|
| 42326 | #define RCC_EP_DEV1_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_3__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 42327 | #define RCC_EP_DEV1_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_3__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 42328 | //RCC_EP_DEV1_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_4 |
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| 42329 | #define RCC_EP_DEV1_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_4__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 42330 | #define RCC_EP_DEV1_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_4__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 42331 | //RCC_EP_DEV1_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_5 |
|---|
| 42332 | #define RCC_EP_DEV1_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_5__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 42333 | #define RCC_EP_DEV1_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_5__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 42334 | //RCC_EP_DEV1_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_6 |
|---|
| 42335 | #define RCC_EP_DEV1_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_6__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 42336 | #define RCC_EP_DEV1_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_6__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 42337 | //RCC_EP_DEV1_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_7 |
|---|
| 42338 | #define RCC_EP_DEV1_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_7__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
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| 42339 | #define RCC_EP_DEV1_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_7__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
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| 42340 | //RCC_EP_DEV1_EP_PCIE_PME_CONTROL |
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| 42343 | //RCC_EP_DEV1_EP_PCIEP_RESERVED |
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| 42344 | #define RCC_EP_DEV1_EP_PCIEP_RESERVED__PCIEP_RESERVED__SHIFT 0x0 |
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| 42345 | #define RCC_EP_DEV1_EP_PCIEP_RESERVED__PCIEP_RESERVED_MASK 0xFFFFFFFFL |
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|---|
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| 42350 | #define RCC_EP_DEV1_EP_PCIE_TX_CNTL__TX_F1_TPH_DIS__SHIFT 0x19 |
|---|
| 42351 | #define RCC_EP_DEV1_EP_PCIE_TX_CNTL__TX_F2_TPH_DIS__SHIFT 0x1a |
|---|
| 42352 | #define RCC_EP_DEV1_EP_PCIE_TX_CNTL__TX_SNR_OVERRIDE_MASK 0x00000C00L |
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| 42353 | #define RCC_EP_DEV1_EP_PCIE_TX_CNTL__TX_RO_OVERRIDE_MASK 0x00003000L |
|---|
| 42354 | #define RCC_EP_DEV1_EP_PCIE_TX_CNTL__TX_F0_TPH_DIS_MASK 0x01000000L |
|---|
| 42355 | #define RCC_EP_DEV1_EP_PCIE_TX_CNTL__TX_F1_TPH_DIS_MASK 0x02000000L |
|---|
| 42356 | #define RCC_EP_DEV1_EP_PCIE_TX_CNTL__TX_F2_TPH_DIS_MASK 0x04000000L |
|---|
| 42357 | //RCC_EP_DEV1_EP_PCIE_TX_REQUESTER_ID |
|---|
| 42358 | #define RCC_EP_DEV1_EP_PCIE_TX_REQUESTER_ID__TX_REQUESTER_ID_FUNCTION__SHIFT 0x0 |
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| 42360 | #define RCC_EP_DEV1_EP_PCIE_TX_REQUESTER_ID__TX_REQUESTER_ID_BUS__SHIFT 0x8 |
|---|
| 42361 | #define RCC_EP_DEV1_EP_PCIE_TX_REQUESTER_ID__TX_REQUESTER_ID_FUNCTION_MASK 0x00000007L |
|---|
| 42362 | #define RCC_EP_DEV1_EP_PCIE_TX_REQUESTER_ID__TX_REQUESTER_ID_DEVICE_MASK 0x000000F8L |
|---|
| 42363 | #define RCC_EP_DEV1_EP_PCIE_TX_REQUESTER_ID__TX_REQUESTER_ID_BUS_MASK 0x0000FF00L |
|---|
| 42364 | //RCC_EP_DEV1_EP_PCIE_ERR_CNTL |
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| 42365 | #define RCC_EP_DEV1_EP_PCIE_ERR_CNTL__ERR_REPORTING_DIS__SHIFT 0x0 |
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|---|
| 42369 | #define RCC_EP_DEV1_EP_PCIE_ERR_CNTL__AER_HDR_LOG_F0_TIMER_EXPIRED__SHIFT 0x18 |
|---|
| 42370 | #define RCC_EP_DEV1_EP_PCIE_ERR_CNTL__AER_HDR_LOG_F1_TIMER_EXPIRED__SHIFT 0x19 |
|---|
| 42371 | #define RCC_EP_DEV1_EP_PCIE_ERR_CNTL__AER_HDR_LOG_F2_TIMER_EXPIRED__SHIFT 0x1a |
|---|
| 42372 | #define RCC_EP_DEV1_EP_PCIE_ERR_CNTL__AER_HDR_LOG_F3_TIMER_EXPIRED__SHIFT 0x1b |
|---|
| 42373 | #define RCC_EP_DEV1_EP_PCIE_ERR_CNTL__AER_HDR_LOG_F4_TIMER_EXPIRED__SHIFT 0x1c |
|---|
| 42374 | #define RCC_EP_DEV1_EP_PCIE_ERR_CNTL__AER_HDR_LOG_F5_TIMER_EXPIRED__SHIFT 0x1d |
|---|
| 42375 | #define RCC_EP_DEV1_EP_PCIE_ERR_CNTL__AER_HDR_LOG_F6_TIMER_EXPIRED__SHIFT 0x1e |
|---|
| 42376 | #define RCC_EP_DEV1_EP_PCIE_ERR_CNTL__AER_HDR_LOG_F7_TIMER_EXPIRED__SHIFT 0x1f |
|---|
| 42377 | #define RCC_EP_DEV1_EP_PCIE_ERR_CNTL__ERR_REPORTING_DIS_MASK 0x00000001L |
|---|
| 42378 | #define RCC_EP_DEV1_EP_PCIE_ERR_CNTL__AER_HDR_LOG_TIMEOUT_MASK 0x00000700L |
|---|
| 42379 | #define RCC_EP_DEV1_EP_PCIE_ERR_CNTL__SEND_ERR_MSG_IMMEDIATELY_MASK 0x00020000L |
|---|
| 42380 | #define RCC_EP_DEV1_EP_PCIE_ERR_CNTL__STRAP_POISONED_ADVISORY_NONFATAL_MASK 0x00040000L |
|---|
| 42381 | #define RCC_EP_DEV1_EP_PCIE_ERR_CNTL__AER_HDR_LOG_F0_TIMER_EXPIRED_MASK 0x01000000L |
|---|
| 42382 | #define RCC_EP_DEV1_EP_PCIE_ERR_CNTL__AER_HDR_LOG_F1_TIMER_EXPIRED_MASK 0x02000000L |
|---|
| 42383 | #define RCC_EP_DEV1_EP_PCIE_ERR_CNTL__AER_HDR_LOG_F2_TIMER_EXPIRED_MASK 0x04000000L |
|---|
| 42384 | #define RCC_EP_DEV1_EP_PCIE_ERR_CNTL__AER_HDR_LOG_F3_TIMER_EXPIRED_MASK 0x08000000L |
|---|
| 42385 | #define RCC_EP_DEV1_EP_PCIE_ERR_CNTL__AER_HDR_LOG_F4_TIMER_EXPIRED_MASK 0x10000000L |
|---|
| 42386 | #define RCC_EP_DEV1_EP_PCIE_ERR_CNTL__AER_HDR_LOG_F5_TIMER_EXPIRED_MASK 0x20000000L |
|---|
| 42387 | #define RCC_EP_DEV1_EP_PCIE_ERR_CNTL__AER_HDR_LOG_F6_TIMER_EXPIRED_MASK 0x40000000L |
|---|
| 42388 | #define RCC_EP_DEV1_EP_PCIE_ERR_CNTL__AER_HDR_LOG_F7_TIMER_EXPIRED_MASK 0x80000000L |
|---|
| 42389 | //RCC_EP_DEV1_EP_PCIE_RX_CNTL |
|---|
| 42390 | #define RCC_EP_DEV1_EP_PCIE_RX_CNTL__RX_IGNORE_MAX_PAYLOAD_ERR__SHIFT 0x8 |
|---|
| 42391 | #define RCC_EP_DEV1_EP_PCIE_RX_CNTL__RX_IGNORE_TC_ERR__SHIFT 0x9 |
|---|
| 42392 | #define RCC_EP_DEV1_EP_PCIE_RX_CNTL__RX_PCIE_CPL_TIMEOUT_DIS__SHIFT 0x14 |
|---|
| 42393 | #define RCC_EP_DEV1_EP_PCIE_RX_CNTL__RX_IGNORE_SHORTPREFIX_ERR__SHIFT 0x15 |
|---|
| 42394 | #define RCC_EP_DEV1_EP_PCIE_RX_CNTL__RX_IGNORE_MAXPREFIX_ERR__SHIFT 0x16 |
|---|
| 42395 | #define RCC_EP_DEV1_EP_PCIE_RX_CNTL__RX_IGNORE_INVALIDPASID_ERR__SHIFT 0x18 |
|---|
| 42396 | #define RCC_EP_DEV1_EP_PCIE_RX_CNTL__RX_IGNORE_NOT_PASID_UR__SHIFT 0x19 |
|---|
| 42397 | #define RCC_EP_DEV1_EP_PCIE_RX_CNTL__RX_TPH_DIS__SHIFT 0x1a |
|---|
| 42398 | #define RCC_EP_DEV1_EP_PCIE_RX_CNTL__RX_IGNORE_MAX_PAYLOAD_ERR_MASK 0x00000100L |
|---|
| 42399 | #define RCC_EP_DEV1_EP_PCIE_RX_CNTL__RX_IGNORE_TC_ERR_MASK 0x00000200L |
|---|
| 42400 | #define RCC_EP_DEV1_EP_PCIE_RX_CNTL__RX_PCIE_CPL_TIMEOUT_DIS_MASK 0x00100000L |
|---|
| 42401 | #define RCC_EP_DEV1_EP_PCIE_RX_CNTL__RX_IGNORE_SHORTPREFIX_ERR_MASK 0x00200000L |
|---|
| 42402 | #define RCC_EP_DEV1_EP_PCIE_RX_CNTL__RX_IGNORE_MAXPREFIX_ERR_MASK 0x00400000L |
|---|
| 42403 | #define RCC_EP_DEV1_EP_PCIE_RX_CNTL__RX_IGNORE_INVALIDPASID_ERR_MASK 0x01000000L |
|---|
| 42404 | #define RCC_EP_DEV1_EP_PCIE_RX_CNTL__RX_IGNORE_NOT_PASID_UR_MASK 0x02000000L |
|---|
| 42405 | #define RCC_EP_DEV1_EP_PCIE_RX_CNTL__RX_TPH_DIS_MASK 0x04000000L |
|---|
| 42406 | //RCC_EP_DEV1_EP_PCIE_LC_SPEED_CNTL |
|---|
| 42407 | #define RCC_EP_DEV1_EP_PCIE_LC_SPEED_CNTL__LC_GEN2_EN_STRAP__SHIFT 0x0 |
|---|
| 42408 | #define RCC_EP_DEV1_EP_PCIE_LC_SPEED_CNTL__LC_GEN3_EN_STRAP__SHIFT 0x1 |
|---|
| 42409 | #define RCC_EP_DEV1_EP_PCIE_LC_SPEED_CNTL__LC_GEN4_EN_STRAP__SHIFT 0x2 |
|---|
| 42410 | #define RCC_EP_DEV1_EP_PCIE_LC_SPEED_CNTL__LC_GEN5_EN_STRAP__SHIFT 0x3 |
|---|
| 42411 | #define RCC_EP_DEV1_EP_PCIE_LC_SPEED_CNTL__LC_GEN2_EN_STRAP_MASK 0x00000001L |
|---|
| 42412 | #define RCC_EP_DEV1_EP_PCIE_LC_SPEED_CNTL__LC_GEN3_EN_STRAP_MASK 0x00000002L |
|---|
| 42413 | #define RCC_EP_DEV1_EP_PCIE_LC_SPEED_CNTL__LC_GEN4_EN_STRAP_MASK 0x00000004L |
|---|
| 42414 | #define RCC_EP_DEV1_EP_PCIE_LC_SPEED_CNTL__LC_GEN5_EN_STRAP_MASK 0x00000008L |
|---|
| 42415 | |
|---|
| 42416 | |
|---|
| 42417 | // addressBlock: nbio_nbif0_rcc_dwn_dev1_RCCPORTDEC |
|---|
| 42418 | //RCC_DWN_DEV1_DN_PCIE_RESERVED |
|---|
| 42419 | #define RCC_DWN_DEV1_DN_PCIE_RESERVED__PCIE_RESERVED__SHIFT 0x0 |
|---|
| 42420 | #define RCC_DWN_DEV1_DN_PCIE_RESERVED__PCIE_RESERVED_MASK 0xFFFFFFFFL |
|---|
| 42421 | //RCC_DWN_DEV1_DN_PCIE_SCRATCH |
|---|
| 42422 | #define RCC_DWN_DEV1_DN_PCIE_SCRATCH__PCIE_SCRATCH__SHIFT 0x0 |
|---|
| 42423 | #define RCC_DWN_DEV1_DN_PCIE_SCRATCH__PCIE_SCRATCH_MASK 0xFFFFFFFFL |
|---|
| 42424 | //RCC_DWN_DEV1_DN_PCIE_CNTL |
|---|
| 42425 | #define RCC_DWN_DEV1_DN_PCIE_CNTL__HWINIT_WR_LOCK__SHIFT 0x0 |
|---|
| 42426 | #define RCC_DWN_DEV1_DN_PCIE_CNTL__UR_ERR_REPORT_DIS_DN__SHIFT 0x7 |
|---|
| 42427 | #define RCC_DWN_DEV1_DN_PCIE_CNTL__RX_IGNORE_LTR_MSG_UR__SHIFT 0x1e |
|---|
| 42428 | #define RCC_DWN_DEV1_DN_PCIE_CNTL__HWINIT_WR_LOCK_MASK 0x00000001L |
|---|
| 42429 | #define RCC_DWN_DEV1_DN_PCIE_CNTL__UR_ERR_REPORT_DIS_DN_MASK 0x00000080L |
|---|
| 42430 | #define RCC_DWN_DEV1_DN_PCIE_CNTL__RX_IGNORE_LTR_MSG_UR_MASK 0x40000000L |
|---|
| 42431 | //RCC_DWN_DEV1_DN_PCIE_CONFIG_CNTL |
|---|
| 42432 | #define RCC_DWN_DEV1_DN_PCIE_CONFIG_CNTL__CI_EXTENDED_TAG_EN_OVERRIDE__SHIFT 0x19 |
|---|
| 42433 | #define RCC_DWN_DEV1_DN_PCIE_CONFIG_CNTL__CI_EXTENDED_TAG_EN_OVERRIDE_MASK 0x06000000L |
|---|
| 42434 | //RCC_DWN_DEV1_DN_PCIE_RX_CNTL2 |
|---|
| 42435 | #define RCC_DWN_DEV1_DN_PCIE_RX_CNTL2__FLR_EXTEND_MODE__SHIFT 0x1c |
|---|
| 42436 | #define RCC_DWN_DEV1_DN_PCIE_RX_CNTL2__FLR_EXTEND_MODE_MASK 0x70000000L |
|---|
| 42437 | //RCC_DWN_DEV1_DN_PCIE_BUS_CNTL |
|---|
| 42438 | #define RCC_DWN_DEV1_DN_PCIE_BUS_CNTL__IMMEDIATE_PMI_DIS__SHIFT 0x7 |
|---|
| 42439 | #define RCC_DWN_DEV1_DN_PCIE_BUS_CNTL__AER_CPL_TIMEOUT_RO_DIS_SWDN__SHIFT 0x8 |
|---|
| 42440 | #define RCC_DWN_DEV1_DN_PCIE_BUS_CNTL__IMMEDIATE_PMI_DIS_MASK 0x00000080L |
|---|
| 42441 | #define RCC_DWN_DEV1_DN_PCIE_BUS_CNTL__AER_CPL_TIMEOUT_RO_DIS_SWDN_MASK 0x00000100L |
|---|
| 42442 | //RCC_DWN_DEV1_DN_PCIE_CFG_CNTL |
|---|
| 42443 | #define RCC_DWN_DEV1_DN_PCIE_CFG_CNTL__CFG_EN_DEC_TO_HIDDEN_REG__SHIFT 0x0 |
|---|
| 42444 | #define RCC_DWN_DEV1_DN_PCIE_CFG_CNTL__CFG_EN_DEC_TO_GEN2_HIDDEN_REG__SHIFT 0x1 |
|---|
| 42445 | #define RCC_DWN_DEV1_DN_PCIE_CFG_CNTL__CFG_EN_DEC_TO_GEN3_HIDDEN_REG__SHIFT 0x2 |
|---|
| 42446 | #define RCC_DWN_DEV1_DN_PCIE_CFG_CNTL__CFG_EN_DEC_TO_GEN4_HIDDEN_REG__SHIFT 0x3 |
|---|
| 42447 | #define RCC_DWN_DEV1_DN_PCIE_CFG_CNTL__CFG_EN_DEC_TO_GEN5_HIDDEN_REG__SHIFT 0x4 |
|---|
| 42448 | #define RCC_DWN_DEV1_DN_PCIE_CFG_CNTL__CFG_EN_DEC_TO_HIDDEN_REG_MASK 0x00000001L |
|---|
| 42449 | #define RCC_DWN_DEV1_DN_PCIE_CFG_CNTL__CFG_EN_DEC_TO_GEN2_HIDDEN_REG_MASK 0x00000002L |
|---|
| 42450 | #define RCC_DWN_DEV1_DN_PCIE_CFG_CNTL__CFG_EN_DEC_TO_GEN3_HIDDEN_REG_MASK 0x00000004L |
|---|
| 42451 | #define RCC_DWN_DEV1_DN_PCIE_CFG_CNTL__CFG_EN_DEC_TO_GEN4_HIDDEN_REG_MASK 0x00000008L |
|---|
| 42452 | #define RCC_DWN_DEV1_DN_PCIE_CFG_CNTL__CFG_EN_DEC_TO_GEN5_HIDDEN_REG_MASK 0x00000010L |
|---|
| 42453 | //RCC_DWN_DEV1_DN_PCIE_STRAP_F0 |
|---|
| 42454 | #define RCC_DWN_DEV1_DN_PCIE_STRAP_F0__STRAP_F0_EN__SHIFT 0x0 |
|---|
| 42455 | #define RCC_DWN_DEV1_DN_PCIE_STRAP_F0__STRAP_F0_MC_EN__SHIFT 0x11 |
|---|
| 42456 | #define RCC_DWN_DEV1_DN_PCIE_STRAP_F0__STRAP_F0_MSI_MULTI_CAP__SHIFT 0x15 |
|---|
| 42457 | #define RCC_DWN_DEV1_DN_PCIE_STRAP_F0__STRAP_F0_EN_MASK 0x00000001L |
|---|
| 42458 | #define RCC_DWN_DEV1_DN_PCIE_STRAP_F0__STRAP_F0_MC_EN_MASK 0x00020000L |
|---|
| 42459 | #define RCC_DWN_DEV1_DN_PCIE_STRAP_F0__STRAP_F0_MSI_MULTI_CAP_MASK 0x00E00000L |
|---|
| 42460 | //RCC_DWN_DEV1_DN_PCIE_STRAP_MISC |
|---|
| 42461 | #define RCC_DWN_DEV1_DN_PCIE_STRAP_MISC__STRAP_CLK_PM_EN__SHIFT 0x18 |
|---|
| 42462 | #define RCC_DWN_DEV1_DN_PCIE_STRAP_MISC__STRAP_MST_ADR64_EN__SHIFT 0x1d |
|---|
| 42463 | #define RCC_DWN_DEV1_DN_PCIE_STRAP_MISC__STRAP_CLK_PM_EN_MASK 0x01000000L |
|---|
| 42464 | #define RCC_DWN_DEV1_DN_PCIE_STRAP_MISC__STRAP_MST_ADR64_EN_MASK 0x20000000L |
|---|
| 42465 | //RCC_DWN_DEV1_DN_PCIE_STRAP_MISC2 |
|---|
| 42466 | #define RCC_DWN_DEV1_DN_PCIE_STRAP_MISC2__STRAP_MSTCPL_TIMEOUT_EN__SHIFT 0x2 |
|---|
| 42467 | #define RCC_DWN_DEV1_DN_PCIE_STRAP_MISC2__STRAP_MSTCPL_TIMEOUT_EN_MASK 0x00000004L |
|---|
| 42468 | |
|---|
| 42469 | |
|---|
| 42470 | // addressBlock: nbio_nbif0_rcc_dwnp_dev1_RCCPORTDEC |
|---|
| 42471 | //RCC_DWNP_DEV1_PCIE_ERR_CNTL |
|---|
| 42472 | #define RCC_DWNP_DEV1_PCIE_ERR_CNTL__ERR_REPORTING_DIS__SHIFT 0x0 |
|---|
| 42473 | #define RCC_DWNP_DEV1_PCIE_ERR_CNTL__AER_HDR_LOG_TIMEOUT__SHIFT 0x8 |
|---|
| 42474 | #define RCC_DWNP_DEV1_PCIE_ERR_CNTL__AER_HDR_LOG_F0_TIMER_EXPIRED__SHIFT 0xb |
|---|
| 42475 | #define RCC_DWNP_DEV1_PCIE_ERR_CNTL__SEND_ERR_MSG_IMMEDIATELY__SHIFT 0x11 |
|---|
| 42476 | #define RCC_DWNP_DEV1_PCIE_ERR_CNTL__ERR_CORR_RCVD_CLR__SHIFT 0x12 |
|---|
| 42477 | #define RCC_DWNP_DEV1_PCIE_ERR_CNTL__NONFATAL_ERR_RCVD_CLR__SHIFT 0x13 |
|---|
| 42478 | #define RCC_DWNP_DEV1_PCIE_ERR_CNTL__FATAL_ERR_RCVD_CLR__SHIFT 0x14 |
|---|
| 42479 | #define RCC_DWNP_DEV1_PCIE_ERR_CNTL__ERR_REPORTING_DIS_MASK 0x00000001L |
|---|
| 42480 | #define RCC_DWNP_DEV1_PCIE_ERR_CNTL__AER_HDR_LOG_TIMEOUT_MASK 0x00000700L |
|---|
| 42481 | #define RCC_DWNP_DEV1_PCIE_ERR_CNTL__AER_HDR_LOG_F0_TIMER_EXPIRED_MASK 0x00000800L |
|---|
| 42482 | #define RCC_DWNP_DEV1_PCIE_ERR_CNTL__SEND_ERR_MSG_IMMEDIATELY_MASK 0x00020000L |
|---|
| 42483 | #define RCC_DWNP_DEV1_PCIE_ERR_CNTL__ERR_CORR_RCVD_CLR_MASK 0x00040000L |
|---|
| 42484 | #define RCC_DWNP_DEV1_PCIE_ERR_CNTL__NONFATAL_ERR_RCVD_CLR_MASK 0x00080000L |
|---|
| 42485 | #define RCC_DWNP_DEV1_PCIE_ERR_CNTL__FATAL_ERR_RCVD_CLR_MASK 0x00100000L |
|---|
| 42486 | //RCC_DWNP_DEV1_PCIE_RX_CNTL |
|---|
| 42487 | #define RCC_DWNP_DEV1_PCIE_RX_CNTL__RX_IGNORE_MAX_PAYLOAD_ERR__SHIFT 0x8 |
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| 42488 | #define RCC_DWNP_DEV1_PCIE_RX_CNTL__RX_IGNORE_TC_ERR_DN__SHIFT 0x9 |
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| 42489 | #define RCC_DWNP_DEV1_PCIE_RX_CNTL__RX_PCIE_CPL_TIMEOUT_DIS__SHIFT 0x14 |
|---|
| 42490 | #define RCC_DWNP_DEV1_PCIE_RX_CNTL__RX_IGNORE_SHORTPREFIX_ERR_DN__SHIFT 0x15 |
|---|
| 42491 | #define RCC_DWNP_DEV1_PCIE_RX_CNTL__RX_RCB_FLR_TIMEOUT_DIS__SHIFT 0x1b |
|---|
| 42492 | #define RCC_DWNP_DEV1_PCIE_RX_CNTL__RX_IGNORE_MAX_PAYLOAD_ERR_MASK 0x00000100L |
|---|
| 42493 | #define RCC_DWNP_DEV1_PCIE_RX_CNTL__RX_IGNORE_TC_ERR_DN_MASK 0x00000200L |
|---|
| 42494 | #define RCC_DWNP_DEV1_PCIE_RX_CNTL__RX_PCIE_CPL_TIMEOUT_DIS_MASK 0x00100000L |
|---|
| 42495 | #define RCC_DWNP_DEV1_PCIE_RX_CNTL__RX_IGNORE_SHORTPREFIX_ERR_DN_MASK 0x00200000L |
|---|
| 42496 | #define RCC_DWNP_DEV1_PCIE_RX_CNTL__RX_RCB_FLR_TIMEOUT_DIS_MASK 0x08000000L |
|---|
| 42497 | //RCC_DWNP_DEV1_PCIE_LC_SPEED_CNTL |
|---|
| 42498 | #define RCC_DWNP_DEV1_PCIE_LC_SPEED_CNTL__LC_GEN2_EN_STRAP__SHIFT 0x0 |
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| 42499 | #define RCC_DWNP_DEV1_PCIE_LC_SPEED_CNTL__LC_GEN3_EN_STRAP__SHIFT 0x1 |
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| 42500 | #define RCC_DWNP_DEV1_PCIE_LC_SPEED_CNTL__LC_GEN4_EN_STRAP__SHIFT 0x2 |
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| 42501 | #define RCC_DWNP_DEV1_PCIE_LC_SPEED_CNTL__LC_GEN5_EN_STRAP__SHIFT 0x3 |
|---|
| 42502 | #define RCC_DWNP_DEV1_PCIE_LC_SPEED_CNTL__LC_GEN2_EN_STRAP_MASK 0x00000001L |
|---|
| 42503 | #define RCC_DWNP_DEV1_PCIE_LC_SPEED_CNTL__LC_GEN3_EN_STRAP_MASK 0x00000002L |
|---|
| 42504 | #define RCC_DWNP_DEV1_PCIE_LC_SPEED_CNTL__LC_GEN4_EN_STRAP_MASK 0x00000004L |
|---|
| 42505 | #define RCC_DWNP_DEV1_PCIE_LC_SPEED_CNTL__LC_GEN5_EN_STRAP_MASK 0x00000008L |
|---|
| 42506 | //RCC_DWNP_DEV1_PCIE_LC_CNTL2 |
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| 42507 | #define RCC_DWNP_DEV1_PCIE_LC_CNTL2__DL_STATE_CHANGED_NOTIFICATION_DIS__SHIFT 0x0 |
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| 42508 | #define RCC_DWNP_DEV1_PCIE_LC_CNTL2__LC_LINK_BW_NOTIFICATION_DIS__SHIFT 0x1b |
|---|
| 42509 | #define RCC_DWNP_DEV1_PCIE_LC_CNTL2__DL_STATE_CHANGED_NOTIFICATION_DIS_MASK 0x00000001L |
|---|
| 42510 | #define RCC_DWNP_DEV1_PCIE_LC_CNTL2__LC_LINK_BW_NOTIFICATION_DIS_MASK 0x08000000L |
|---|
| 42511 | //RCC_DWNP_DEV1_PCIEP_STRAP_MISC |
|---|
| 42512 | #define RCC_DWNP_DEV1_PCIEP_STRAP_MISC__STRAP_MULTI_FUNC_EN__SHIFT 0xa |
|---|
| 42513 | #define RCC_DWNP_DEV1_PCIEP_STRAP_MISC__STRAP_MULTI_FUNC_EN_MASK 0x00000400L |
|---|
| 42514 | //RCC_DWNP_DEV1_LTR_MSG_INFO_FROM_EP |
|---|
| 42515 | #define RCC_DWNP_DEV1_LTR_MSG_INFO_FROM_EP__LTR_MSG_INFO_FROM_EP__SHIFT 0x0 |
|---|
| 42516 | #define RCC_DWNP_DEV1_LTR_MSG_INFO_FROM_EP__LTR_MSG_INFO_FROM_EP_MASK 0xFFFFFFFFL |
|---|
| 42517 | |
|---|
| 42518 | |
|---|
| 42519 | // addressBlock: nbio_nbif0_rcc_dev2_RCCPORTDEC |
|---|
| 42520 | //RCC_DEV2_RCC_VDM_SUPPORT |
|---|
| 42521 | #define RCC_DEV2_RCC_VDM_SUPPORT__MCTP_SUPPORT__SHIFT 0x0 |
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| 42522 | #define RCC_DEV2_RCC_VDM_SUPPORT__AMPTP_SUPPORT__SHIFT 0x1 |
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| 42523 | #define RCC_DEV2_RCC_VDM_SUPPORT__OTHER_VDM_SUPPORT__SHIFT 0x2 |
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| 42524 | #define RCC_DEV2_RCC_VDM_SUPPORT__ROUTE_TO_RC_CHECK_IN_RCMODE__SHIFT 0x3 |
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| 42525 | #define RCC_DEV2_RCC_VDM_SUPPORT__ROUTE_BROADCAST_CHECK_IN_RCMODE__SHIFT 0x4 |
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| 42526 | #define RCC_DEV2_RCC_VDM_SUPPORT__MCTP_SUPPORT_MASK 0x00000001L |
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| 42527 | #define RCC_DEV2_RCC_VDM_SUPPORT__AMPTP_SUPPORT_MASK 0x00000002L |
|---|
| 42528 | #define RCC_DEV2_RCC_VDM_SUPPORT__OTHER_VDM_SUPPORT_MASK 0x00000004L |
|---|
| 42529 | #define RCC_DEV2_RCC_VDM_SUPPORT__ROUTE_TO_RC_CHECK_IN_RCMODE_MASK 0x00000008L |
|---|
| 42530 | #define RCC_DEV2_RCC_VDM_SUPPORT__ROUTE_BROADCAST_CHECK_IN_RCMODE_MASK 0x00000010L |
|---|
| 42531 | //RCC_DEV2_RCC_BUS_CNTL |
|---|
| 42532 | #define RCC_DEV2_RCC_BUS_CNTL__PMI_IO_DIS__SHIFT 0x2 |
|---|
| 42533 | #define RCC_DEV2_RCC_BUS_CNTL__PMI_MEM_DIS__SHIFT 0x3 |
|---|
| 42534 | #define RCC_DEV2_RCC_BUS_CNTL__PMI_BM_DIS__SHIFT 0x4 |
|---|
| 42535 | #define RCC_DEV2_RCC_BUS_CNTL__PMI_IO_DIS_DN__SHIFT 0x5 |
|---|
| 42536 | #define RCC_DEV2_RCC_BUS_CNTL__PMI_MEM_DIS_DN__SHIFT 0x6 |
|---|
| 42537 | #define RCC_DEV2_RCC_BUS_CNTL__PMI_IO_DIS_UP__SHIFT 0x7 |
|---|
| 42538 | #define RCC_DEV2_RCC_BUS_CNTL__PMI_MEM_DIS_UP__SHIFT 0x8 |
|---|
| 42539 | #define RCC_DEV2_RCC_BUS_CNTL__ROOT_ERR_LOG_ON_EVENT__SHIFT 0xc |
|---|
| 42540 | #define RCC_DEV2_RCC_BUS_CNTL__HOST_CPL_POISONED_LOG_IN_RC__SHIFT 0xd |
|---|
| 42541 | #define RCC_DEV2_RCC_BUS_CNTL__DN_SEC_SIG_CPLCA_WITH_EP_ERR__SHIFT 0x10 |
|---|
| 42542 | #define RCC_DEV2_RCC_BUS_CNTL__DN_SEC_RCV_CPLCA_WITH_EP_ERR__SHIFT 0x11 |
|---|
| 42543 | #define RCC_DEV2_RCC_BUS_CNTL__DN_SEC_RCV_CPLUR_WITH_EP_ERR__SHIFT 0x12 |
|---|
| 42544 | #define RCC_DEV2_RCC_BUS_CNTL__DN_PRI_SIG_CPLCA_WITH_EP_ERR__SHIFT 0x13 |
|---|
| 42545 | #define RCC_DEV2_RCC_BUS_CNTL__DN_PRI_RCV_CPLCA_WITH_EP_ERR__SHIFT 0x14 |
|---|
| 42546 | #define RCC_DEV2_RCC_BUS_CNTL__DN_PRI_RCV_CPLUR_WITH_EP_ERR__SHIFT 0x15 |
|---|
| 42547 | #define RCC_DEV2_RCC_BUS_CNTL__MAX_PAYLOAD_SIZE_MODE__SHIFT 0x18 |
|---|
| 42548 | #define RCC_DEV2_RCC_BUS_CNTL__PRIV_MAX_PAYLOAD_SIZE__SHIFT 0x19 |
|---|
| 42549 | #define RCC_DEV2_RCC_BUS_CNTL__MAX_READ_REQUEST_SIZE_MODE__SHIFT 0x1c |
|---|
| 42550 | #define RCC_DEV2_RCC_BUS_CNTL__PRIV_MAX_READ_REQUEST_SIZE__SHIFT 0x1d |
|---|
| 42551 | #define RCC_DEV2_RCC_BUS_CNTL__PMI_IO_DIS_MASK 0x00000004L |
|---|
| 42552 | #define RCC_DEV2_RCC_BUS_CNTL__PMI_MEM_DIS_MASK 0x00000008L |
|---|
| 42553 | #define RCC_DEV2_RCC_BUS_CNTL__PMI_BM_DIS_MASK 0x00000010L |
|---|
| 42554 | #define RCC_DEV2_RCC_BUS_CNTL__PMI_IO_DIS_DN_MASK 0x00000020L |
|---|
| 42555 | #define RCC_DEV2_RCC_BUS_CNTL__PMI_MEM_DIS_DN_MASK 0x00000040L |
|---|
| 42556 | #define RCC_DEV2_RCC_BUS_CNTL__PMI_IO_DIS_UP_MASK 0x00000080L |
|---|
| 42557 | #define RCC_DEV2_RCC_BUS_CNTL__PMI_MEM_DIS_UP_MASK 0x00000100L |
|---|
| 42558 | #define RCC_DEV2_RCC_BUS_CNTL__ROOT_ERR_LOG_ON_EVENT_MASK 0x00001000L |
|---|
| 42559 | #define RCC_DEV2_RCC_BUS_CNTL__HOST_CPL_POISONED_LOG_IN_RC_MASK 0x00002000L |
|---|
| 42560 | #define RCC_DEV2_RCC_BUS_CNTL__DN_SEC_SIG_CPLCA_WITH_EP_ERR_MASK 0x00010000L |
|---|
| 42561 | #define RCC_DEV2_RCC_BUS_CNTL__DN_SEC_RCV_CPLCA_WITH_EP_ERR_MASK 0x00020000L |
|---|
| 42562 | #define RCC_DEV2_RCC_BUS_CNTL__DN_SEC_RCV_CPLUR_WITH_EP_ERR_MASK 0x00040000L |
|---|
| 42563 | #define RCC_DEV2_RCC_BUS_CNTL__DN_PRI_SIG_CPLCA_WITH_EP_ERR_MASK 0x00080000L |
|---|
| 42564 | #define RCC_DEV2_RCC_BUS_CNTL__DN_PRI_RCV_CPLCA_WITH_EP_ERR_MASK 0x00100000L |
|---|
| 42565 | #define RCC_DEV2_RCC_BUS_CNTL__DN_PRI_RCV_CPLUR_WITH_EP_ERR_MASK 0x00200000L |
|---|
| 42566 | #define RCC_DEV2_RCC_BUS_CNTL__MAX_PAYLOAD_SIZE_MODE_MASK 0x01000000L |
|---|
| 42567 | #define RCC_DEV2_RCC_BUS_CNTL__PRIV_MAX_PAYLOAD_SIZE_MASK 0x0E000000L |
|---|
| 42568 | #define RCC_DEV2_RCC_BUS_CNTL__MAX_READ_REQUEST_SIZE_MODE_MASK 0x10000000L |
|---|
| 42569 | #define RCC_DEV2_RCC_BUS_CNTL__PRIV_MAX_READ_REQUEST_SIZE_MASK 0xE0000000L |
|---|
| 42570 | //RCC_DEV2_RCC_FEATURES_CONTROL_MISC |
|---|
| 42571 | #define RCC_DEV2_RCC_FEATURES_CONTROL_MISC__ATC_PRG_RESP_PASID_UR_EN__SHIFT 0x8 |
|---|
| 42572 | #define RCC_DEV2_RCC_FEATURES_CONTROL_MISC__RX_IGNORE_TRANSMRD_UR__SHIFT 0x9 |
|---|
| 42573 | #define RCC_DEV2_RCC_FEATURES_CONTROL_MISC__RX_IGNORE_TRANSMWR_UR__SHIFT 0xa |
|---|
| 42574 | #define RCC_DEV2_RCC_FEATURES_CONTROL_MISC__RX_IGNORE_ATSTRANSREQ_UR__SHIFT 0xb |
|---|
| 42575 | #define 0xc |
|---|
| 42576 | #define RCC_DEV2_RCC_FEATURES_CONTROL_MISC__RX_IGNORE_INVCPL_UR__SHIFT 0xd |
|---|
| 42577 | #define RCC_DEV2_RCC_FEATURES_CONTROL_MISC__CLR_MSI_X_PENDING_WHEN_DISABLED_DIS__SHIFT 0xe |
|---|
| 42578 | #define RCC_DEV2_RCC_FEATURES_CONTROL_MISC__CHECK_BME_ON_PENDING_PKT_GEN_DIS__SHIFT 0xf |
|---|
| 42579 | #define RCC_DEV2_RCC_FEATURES_CONTROL_MISC__PSN_CHECK_ON_PAYLOAD_DIS__SHIFT 0x10 |
|---|
| 42580 | #define RCC_DEV2_RCC_FEATURES_CONTROL_MISC__CLR_MSI_PENDING_ON_MULTIEN_DIS__SHIFT 0x11 |
|---|
| 42581 | #define RCC_DEV2_RCC_FEATURES_CONTROL_MISC__SET_DEVICE_ERR_FOR_ECRC_EN__SHIFT 0x12 |
|---|
| 42582 | #define RCC_DEV2_RCC_FEATURES_CONTROL_MISC__HOST_POISON_FLAG_CHECK_FOR_CHAIN_DIS__SHIFT 0x13 |
|---|
| 42583 | #define RCC_DEV2_RCC_FEATURES_CONTROL_MISC__ATC_PRG_RESP_PASID_UR_EN_MASK 0x00000100L |
|---|
| 42584 | #define RCC_DEV2_RCC_FEATURES_CONTROL_MISC__RX_IGNORE_TRANSMRD_UR_MASK 0x00000200L |
|---|
| 42585 | #define RCC_DEV2_RCC_FEATURES_CONTROL_MISC__RX_IGNORE_TRANSMWR_UR_MASK 0x00000400L |
|---|
| 42586 | #define RCC_DEV2_RCC_FEATURES_CONTROL_MISC__RX_IGNORE_ATSTRANSREQ_UR_MASK 0x00000800L |
|---|
| 42587 | #define 0x00001000L |
|---|
| 42588 | #define RCC_DEV2_RCC_FEATURES_CONTROL_MISC__RX_IGNORE_INVCPL_UR_MASK 0x00002000L |
|---|
| 42589 | #define RCC_DEV2_RCC_FEATURES_CONTROL_MISC__CLR_MSI_X_PENDING_WHEN_DISABLED_DIS_MASK 0x00004000L |
|---|
| 42590 | #define RCC_DEV2_RCC_FEATURES_CONTROL_MISC__CHECK_BME_ON_PENDING_PKT_GEN_DIS_MASK 0x00008000L |
|---|
| 42591 | #define RCC_DEV2_RCC_FEATURES_CONTROL_MISC__PSN_CHECK_ON_PAYLOAD_DIS_MASK 0x00010000L |
|---|
| 42592 | #define RCC_DEV2_RCC_FEATURES_CONTROL_MISC__CLR_MSI_PENDING_ON_MULTIEN_DIS_MASK 0x00020000L |
|---|
| 42593 | #define RCC_DEV2_RCC_FEATURES_CONTROL_MISC__SET_DEVICE_ERR_FOR_ECRC_EN_MASK 0x00040000L |
|---|
| 42594 | #define RCC_DEV2_RCC_FEATURES_CONTROL_MISC__HOST_POISON_FLAG_CHECK_FOR_CHAIN_DIS_MASK 0x00080000L |
|---|
| 42595 | //RCC_DEV2_RCC_DEV0_LINK_CNTL |
|---|
| 42596 | #define RCC_DEV2_RCC_DEV0_LINK_CNTL__LINK_DOWN_EXIT__SHIFT 0x0 |
|---|
| 42597 | #define RCC_DEV2_RCC_DEV0_LINK_CNTL__LINK_DOWN_ENTRY__SHIFT 0x8 |
|---|
| 42598 | #define RCC_DEV2_RCC_DEV0_LINK_CNTL__LINK_DOWN_EXIT_MASK 0x00000001L |
|---|
| 42599 | #define RCC_DEV2_RCC_DEV0_LINK_CNTL__LINK_DOWN_ENTRY_MASK 0x00000100L |
|---|
| 42600 | //RCC_DEV2_RCC_CMN_LINK_CNTL |
|---|
| 42601 | #define RCC_DEV2_RCC_CMN_LINK_CNTL__BLOCK_PME_ON_L0S_DIS__SHIFT 0x0 |
|---|
| 42602 | #define RCC_DEV2_RCC_CMN_LINK_CNTL__BLOCK_PME_ON_L1_DIS__SHIFT 0x1 |
|---|
| 42603 | #define RCC_DEV2_RCC_CMN_LINK_CNTL__BLOCK_PME_ON_LDN_DIS__SHIFT 0x2 |
|---|
| 42604 | #define RCC_DEV2_RCC_CMN_LINK_CNTL__PM_L1_IDLE_CHECK_DMA_EN__SHIFT 0x3 |
|---|
| 42605 | #define RCC_DEV2_RCC_CMN_LINK_CNTL__VLINK_IN_L1LTR_TIMER__SHIFT 0x10 |
|---|
| 42606 | #define RCC_DEV2_RCC_CMN_LINK_CNTL__BLOCK_PME_ON_L0S_DIS_MASK 0x00000001L |
|---|
| 42607 | #define RCC_DEV2_RCC_CMN_LINK_CNTL__BLOCK_PME_ON_L1_DIS_MASK 0x00000002L |
|---|
| 42608 | #define RCC_DEV2_RCC_CMN_LINK_CNTL__BLOCK_PME_ON_LDN_DIS_MASK 0x00000004L |
|---|
| 42609 | #define RCC_DEV2_RCC_CMN_LINK_CNTL__PM_L1_IDLE_CHECK_DMA_EN_MASK 0x00000008L |
|---|
| 42610 | #define RCC_DEV2_RCC_CMN_LINK_CNTL__VLINK_IN_L1LTR_TIMER_MASK 0xFFFF0000L |
|---|
| 42611 | //RCC_DEV2_RCC_EP_REQUESTERID_RESTORE |
|---|
| 42612 | #define RCC_DEV2_RCC_EP_REQUESTERID_RESTORE__EP_REQID_BUS__SHIFT 0x0 |
|---|
| 42613 | #define RCC_DEV2_RCC_EP_REQUESTERID_RESTORE__EP_REQID_DEV__SHIFT 0x8 |
|---|
| 42614 | #define RCC_DEV2_RCC_EP_REQUESTERID_RESTORE__EP_REQID_BUS_MASK 0x000000FFL |
|---|
| 42615 | #define RCC_DEV2_RCC_EP_REQUESTERID_RESTORE__EP_REQID_DEV_MASK 0x00001F00L |
|---|
| 42616 | //RCC_DEV2_RCC_LTR_LSWITCH_CNTL |
|---|
| 42617 | #define RCC_DEV2_RCC_LTR_LSWITCH_CNTL__LSWITCH_LATENCY_VALUE__SHIFT 0x0 |
|---|
| 42618 | #define RCC_DEV2_RCC_LTR_LSWITCH_CNTL__LSWITCH_LATENCY_VALUE_MASK 0x000003FFL |
|---|
| 42619 | //RCC_DEV2_RCC_MH_ARB_CNTL |
|---|
| 42620 | #define RCC_DEV2_RCC_MH_ARB_CNTL__MH_ARB_MODE__SHIFT 0x0 |
|---|
| 42621 | #define RCC_DEV2_RCC_MH_ARB_CNTL__MH_ARB_FIX_PRIORITY__SHIFT 0x1 |
|---|
| 42622 | #define RCC_DEV2_RCC_MH_ARB_CNTL__MH_ARB_MODE_MASK 0x00000001L |
|---|
| 42623 | #define RCC_DEV2_RCC_MH_ARB_CNTL__MH_ARB_FIX_PRIORITY_MASK 0x00007FFEL |
|---|
| 42624 | //RCC_DEV2_RCC_MARGIN_PARAM_CNTL0 |
|---|
| 42625 | #define RCC_DEV2_RCC_MARGIN_PARAM_CNTL0__MARGINING_VOLTAGE_SUPPORTED__SHIFT 0x0 |
|---|
| 42626 | #define RCC_DEV2_RCC_MARGIN_PARAM_CNTL0__MARGINING_IND_LEFTRIGHT_TIMING__SHIFT 0x1 |
|---|
| 42627 | #define RCC_DEV2_RCC_MARGIN_PARAM_CNTL0__MARGINING_IND_UPDOWN_VOLTAGE__SHIFT 0x2 |
|---|
| 42628 | #define RCC_DEV2_RCC_MARGIN_PARAM_CNTL0__MARGINING_IND_ERROR_SAMPLER__SHIFT 0x3 |
|---|
| 42629 | #define RCC_DEV2_RCC_MARGIN_PARAM_CNTL0__MARGINING_SAMPLE_REPORTING_METHOD__SHIFT 0x4 |
|---|
| 42630 | #define RCC_DEV2_RCC_MARGIN_PARAM_CNTL0__MARGINING_NUM_TIMING_STEPS__SHIFT 0x5 |
|---|
| 42631 | #define RCC_DEV2_RCC_MARGIN_PARAM_CNTL0__MARGINING_MAX_TIMING_OFFSET__SHIFT 0xb |
|---|
| 42632 | #define RCC_DEV2_RCC_MARGIN_PARAM_CNTL0__MARGINING_NUM_VOLTAGE_STEPS__SHIFT 0x12 |
|---|
| 42633 | #define RCC_DEV2_RCC_MARGIN_PARAM_CNTL0__MARGINING_MAX_VOLTAGE_OFFSET__SHIFT 0x19 |
|---|
| 42634 | #define RCC_DEV2_RCC_MARGIN_PARAM_CNTL0__MARGINING_VOLTAGE_SUPPORTED_MASK 0x00000001L |
|---|
| 42635 | #define RCC_DEV2_RCC_MARGIN_PARAM_CNTL0__MARGINING_IND_LEFTRIGHT_TIMING_MASK 0x00000002L |
|---|
| 42636 | #define RCC_DEV2_RCC_MARGIN_PARAM_CNTL0__MARGINING_IND_UPDOWN_VOLTAGE_MASK 0x00000004L |
|---|
| 42637 | #define RCC_DEV2_RCC_MARGIN_PARAM_CNTL0__MARGINING_IND_ERROR_SAMPLER_MASK 0x00000008L |
|---|
| 42638 | #define RCC_DEV2_RCC_MARGIN_PARAM_CNTL0__MARGINING_SAMPLE_REPORTING_METHOD_MASK 0x00000010L |
|---|
| 42639 | #define RCC_DEV2_RCC_MARGIN_PARAM_CNTL0__MARGINING_NUM_TIMING_STEPS_MASK 0x000007E0L |
|---|
| 42640 | #define RCC_DEV2_RCC_MARGIN_PARAM_CNTL0__MARGINING_MAX_TIMING_OFFSET_MASK 0x0003F800L |
|---|
| 42641 | #define RCC_DEV2_RCC_MARGIN_PARAM_CNTL0__MARGINING_NUM_VOLTAGE_STEPS_MASK 0x01FC0000L |
|---|
| 42642 | #define RCC_DEV2_RCC_MARGIN_PARAM_CNTL0__MARGINING_MAX_VOLTAGE_OFFSET_MASK 0xFE000000L |
|---|
| 42643 | //RCC_DEV2_RCC_MARGIN_PARAM_CNTL1 |
|---|
| 42644 | #define RCC_DEV2_RCC_MARGIN_PARAM_CNTL1__MARGINING_SAMPLING_RATE_VOLTAGE__SHIFT 0x0 |
|---|
| 42645 | #define RCC_DEV2_RCC_MARGIN_PARAM_CNTL1__MARGINING_SAMPLING_RATE_TIMING__SHIFT 0x6 |
|---|
| 42646 | #define RCC_DEV2_RCC_MARGIN_PARAM_CNTL1__MARGINING_MAX_LANES__SHIFT 0xc |
|---|
| 42647 | #define RCC_DEV2_RCC_MARGIN_PARAM_CNTL1__MARGINING_SAMPLE_COUNT__SHIFT 0x11 |
|---|
| 42648 | #define RCC_DEV2_RCC_MARGIN_PARAM_CNTL1__MARGINING_SAMPLING_RATE_VOLTAGE_MASK 0x0000003FL |
|---|
| 42649 | #define RCC_DEV2_RCC_MARGIN_PARAM_CNTL1__MARGINING_SAMPLING_RATE_TIMING_MASK 0x00000FC0L |
|---|
| 42650 | #define RCC_DEV2_RCC_MARGIN_PARAM_CNTL1__MARGINING_MAX_LANES_MASK 0x0001F000L |
|---|
| 42651 | #define RCC_DEV2_RCC_MARGIN_PARAM_CNTL1__MARGINING_SAMPLE_COUNT_MASK 0x00FE0000L |
|---|
| 42652 | |
|---|
| 42653 | |
|---|
| 42654 | // addressBlock: nbio_nbif0_rcc_ep_dev2_RCCPORTDEC |
|---|
| 42655 | //RCC_EP_DEV2_EP_PCIE_SCRATCH |
|---|
| 42656 | #define RCC_EP_DEV2_EP_PCIE_SCRATCH__PCIE_SCRATCH__SHIFT 0x0 |
|---|
| 42657 | #define RCC_EP_DEV2_EP_PCIE_SCRATCH__PCIE_SCRATCH_MASK 0xFFFFFFFFL |
|---|
| 42658 | //RCC_EP_DEV2_EP_PCIE_CNTL |
|---|
| 42659 | #define RCC_EP_DEV2_EP_PCIE_CNTL__UR_ERR_REPORT_DIS__SHIFT 0x7 |
|---|
| 42660 | #define RCC_EP_DEV2_EP_PCIE_CNTL__PCIE_MALFORM_ATOMIC_OPS__SHIFT 0x8 |
|---|
| 42661 | #define RCC_EP_DEV2_EP_PCIE_CNTL__RX_IGNORE_LTR_MSG_UR__SHIFT 0x1e |
|---|
| 42662 | #define RCC_EP_DEV2_EP_PCIE_CNTL__UR_ERR_REPORT_DIS_MASK 0x00000080L |
|---|
| 42663 | #define RCC_EP_DEV2_EP_PCIE_CNTL__PCIE_MALFORM_ATOMIC_OPS_MASK 0x00000100L |
|---|
| 42664 | #define RCC_EP_DEV2_EP_PCIE_CNTL__RX_IGNORE_LTR_MSG_UR_MASK 0x40000000L |
|---|
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|---|
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| 42667 | #define RCC_EP_DEV2_EP_PCIE_INT_CNTL__NON_FATAL_ERR_INT_EN__SHIFT 0x1 |
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| 42669 | #define RCC_EP_DEV2_EP_PCIE_INT_CNTL__USR_DETECTED_INT_EN__SHIFT 0x3 |
|---|
| 42670 | #define RCC_EP_DEV2_EP_PCIE_INT_CNTL__MISC_ERR_INT_EN__SHIFT 0x4 |
|---|
| 42671 | #define RCC_EP_DEV2_EP_PCIE_INT_CNTL__POWER_STATE_CHG_INT_EN__SHIFT 0x6 |
|---|
| 42672 | #define RCC_EP_DEV2_EP_PCIE_INT_CNTL__CORR_ERR_INT_EN_MASK 0x00000001L |
|---|
| 42673 | #define RCC_EP_DEV2_EP_PCIE_INT_CNTL__NON_FATAL_ERR_INT_EN_MASK 0x00000002L |
|---|
| 42674 | #define RCC_EP_DEV2_EP_PCIE_INT_CNTL__FATAL_ERR_INT_EN_MASK 0x00000004L |
|---|
| 42675 | #define RCC_EP_DEV2_EP_PCIE_INT_CNTL__USR_DETECTED_INT_EN_MASK 0x00000008L |
|---|
| 42676 | #define RCC_EP_DEV2_EP_PCIE_INT_CNTL__MISC_ERR_INT_EN_MASK 0x00000010L |
|---|
| 42677 | #define RCC_EP_DEV2_EP_PCIE_INT_CNTL__POWER_STATE_CHG_INT_EN_MASK 0x00000040L |
|---|
| 42678 | //RCC_EP_DEV2_EP_PCIE_INT_STATUS |
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| 42679 | #define RCC_EP_DEV2_EP_PCIE_INT_STATUS__CORR_ERR_INT_STATUS__SHIFT 0x0 |
|---|
| 42680 | #define RCC_EP_DEV2_EP_PCIE_INT_STATUS__NON_FATAL_ERR_INT_STATUS__SHIFT 0x1 |
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| 42681 | #define RCC_EP_DEV2_EP_PCIE_INT_STATUS__FATAL_ERR_INT_STATUS__SHIFT 0x2 |
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| 42682 | #define RCC_EP_DEV2_EP_PCIE_INT_STATUS__USR_DETECTED_INT_STATUS__SHIFT 0x3 |
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| 42683 | #define RCC_EP_DEV2_EP_PCIE_INT_STATUS__MISC_ERR_INT_STATUS__SHIFT 0x4 |
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| 42684 | #define RCC_EP_DEV2_EP_PCIE_INT_STATUS__POWER_STATE_CHG_INT_STATUS__SHIFT 0x6 |
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| 42685 | #define RCC_EP_DEV2_EP_PCIE_INT_STATUS__POWER_STATE_CHG_INT_STATUS_F0__SHIFT 0x7 |
|---|
| 42686 | #define RCC_EP_DEV2_EP_PCIE_INT_STATUS__CORR_ERR_INT_STATUS_MASK 0x00000001L |
|---|
| 42687 | #define RCC_EP_DEV2_EP_PCIE_INT_STATUS__NON_FATAL_ERR_INT_STATUS_MASK 0x00000002L |
|---|
| 42688 | #define RCC_EP_DEV2_EP_PCIE_INT_STATUS__FATAL_ERR_INT_STATUS_MASK 0x00000004L |
|---|
| 42689 | #define RCC_EP_DEV2_EP_PCIE_INT_STATUS__USR_DETECTED_INT_STATUS_MASK 0x00000008L |
|---|
| 42690 | #define RCC_EP_DEV2_EP_PCIE_INT_STATUS__MISC_ERR_INT_STATUS_MASK 0x00000010L |
|---|
| 42691 | #define RCC_EP_DEV2_EP_PCIE_INT_STATUS__POWER_STATE_CHG_INT_STATUS_MASK 0x00000040L |
|---|
| 42692 | #define RCC_EP_DEV2_EP_PCIE_INT_STATUS__POWER_STATE_CHG_INT_STATUS_F0_MASK 0x00000080L |
|---|
| 42693 | //RCC_EP_DEV2_EP_PCIE_RX_CNTL2 |
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| 42694 | #define RCC_EP_DEV2_EP_PCIE_RX_CNTL2__RX_IGNORE_EP_INVALIDPASID_UR__SHIFT 0x0 |
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| 42695 | #define RCC_EP_DEV2_EP_PCIE_RX_CNTL2__RX_IGNORE_EP_INVALIDPASID_UR_MASK 0x00000001L |
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| 42696 | //RCC_EP_DEV2_EP_PCIE_BUS_CNTL |
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| 42697 | #define RCC_EP_DEV2_EP_PCIE_BUS_CNTL__IMMEDIATE_PMI_DIS__SHIFT 0x7 |
|---|
| 42698 | #define RCC_EP_DEV2_EP_PCIE_BUS_CNTL__IMMEDIATE_PMI_DIS_MASK 0x00000080L |
|---|
| 42699 | //RCC_EP_DEV2_EP_PCIE_CFG_CNTL |
|---|
| 42700 | #define RCC_EP_DEV2_EP_PCIE_CFG_CNTL__CFG_EN_DEC_TO_HIDDEN_REG__SHIFT 0x0 |
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| 42701 | #define RCC_EP_DEV2_EP_PCIE_CFG_CNTL__CFG_EN_DEC_TO_GEN2_HIDDEN_REG__SHIFT 0x1 |
|---|
| 42702 | #define RCC_EP_DEV2_EP_PCIE_CFG_CNTL__CFG_EN_DEC_TO_GEN3_HIDDEN_REG__SHIFT 0x2 |
|---|
| 42703 | #define RCC_EP_DEV2_EP_PCIE_CFG_CNTL__CFG_EN_DEC_TO_GEN4_HIDDEN_REG__SHIFT 0x3 |
|---|
| 42704 | #define RCC_EP_DEV2_EP_PCIE_CFG_CNTL__CFG_EN_DEC_TO_GEN5_HIDDEN_REG__SHIFT 0x4 |
|---|
| 42705 | #define RCC_EP_DEV2_EP_PCIE_CFG_CNTL__CFG_EN_DEC_TO_HIDDEN_REG_MASK 0x00000001L |
|---|
| 42706 | #define RCC_EP_DEV2_EP_PCIE_CFG_CNTL__CFG_EN_DEC_TO_GEN2_HIDDEN_REG_MASK 0x00000002L |
|---|
| 42707 | #define RCC_EP_DEV2_EP_PCIE_CFG_CNTL__CFG_EN_DEC_TO_GEN3_HIDDEN_REG_MASK 0x00000004L |
|---|
| 42708 | #define RCC_EP_DEV2_EP_PCIE_CFG_CNTL__CFG_EN_DEC_TO_GEN4_HIDDEN_REG_MASK 0x00000008L |
|---|
| 42709 | #define RCC_EP_DEV2_EP_PCIE_CFG_CNTL__CFG_EN_DEC_TO_GEN5_HIDDEN_REG_MASK 0x00000010L |
|---|
| 42710 | //RCC_EP_DEV2_EP_PCIE_TX_LTR_CNTL |
|---|
| 42711 | #define RCC_EP_DEV2_EP_PCIE_TX_LTR_CNTL__LTR_PRIV_S_SHORT_VALUE__SHIFT 0x0 |
|---|
| 42712 | #define RCC_EP_DEV2_EP_PCIE_TX_LTR_CNTL__LTR_PRIV_S_LONG_VALUE__SHIFT 0x3 |
|---|
| 42713 | #define RCC_EP_DEV2_EP_PCIE_TX_LTR_CNTL__LTR_PRIV_S_REQUIREMENT__SHIFT 0x6 |
|---|
| 42714 | #define RCC_EP_DEV2_EP_PCIE_TX_LTR_CNTL__LTR_PRIV_NS_SHORT_VALUE__SHIFT 0x7 |
|---|
| 42715 | #define RCC_EP_DEV2_EP_PCIE_TX_LTR_CNTL__LTR_PRIV_NS_LONG_VALUE__SHIFT 0xa |
|---|
| 42716 | #define RCC_EP_DEV2_EP_PCIE_TX_LTR_CNTL__LTR_PRIV_NS_REQUIREMENT__SHIFT 0xd |
|---|
| 42717 | #define RCC_EP_DEV2_EP_PCIE_TX_LTR_CNTL__LTR_PRIV_MSG_DIS_IN_PM_NON_D0__SHIFT 0xe |
|---|
| 42718 | #define RCC_EP_DEV2_EP_PCIE_TX_LTR_CNTL__LTR_PRIV_RST_LTR_IN_DL_DOWN__SHIFT 0xf |
|---|
| 42719 | #define RCC_EP_DEV2_EP_PCIE_TX_LTR_CNTL__TX_CHK_FC_FOR_L1__SHIFT 0x10 |
|---|
| 42720 | #define RCC_EP_DEV2_EP_PCIE_TX_LTR_CNTL__LTR_DSTATE_USING_WDATA_EN__SHIFT 0x11 |
|---|
| 42721 | #define RCC_EP_DEV2_EP_PCIE_TX_LTR_CNTL__LTR_PRIV_S_SHORT_VALUE_MASK 0x00000007L |
|---|
| 42722 | #define RCC_EP_DEV2_EP_PCIE_TX_LTR_CNTL__LTR_PRIV_S_LONG_VALUE_MASK 0x00000038L |
|---|
| 42723 | #define RCC_EP_DEV2_EP_PCIE_TX_LTR_CNTL__LTR_PRIV_S_REQUIREMENT_MASK 0x00000040L |
|---|
| 42724 | #define RCC_EP_DEV2_EP_PCIE_TX_LTR_CNTL__LTR_PRIV_NS_SHORT_VALUE_MASK 0x00000380L |
|---|
| 42725 | #define RCC_EP_DEV2_EP_PCIE_TX_LTR_CNTL__LTR_PRIV_NS_LONG_VALUE_MASK 0x00001C00L |
|---|
| 42726 | #define RCC_EP_DEV2_EP_PCIE_TX_LTR_CNTL__LTR_PRIV_NS_REQUIREMENT_MASK 0x00002000L |
|---|
| 42727 | #define RCC_EP_DEV2_EP_PCIE_TX_LTR_CNTL__LTR_PRIV_MSG_DIS_IN_PM_NON_D0_MASK 0x00004000L |
|---|
| 42728 | #define RCC_EP_DEV2_EP_PCIE_TX_LTR_CNTL__LTR_PRIV_RST_LTR_IN_DL_DOWN_MASK 0x00008000L |
|---|
| 42729 | #define RCC_EP_DEV2_EP_PCIE_TX_LTR_CNTL__TX_CHK_FC_FOR_L1_MASK 0x00010000L |
|---|
| 42730 | #define RCC_EP_DEV2_EP_PCIE_TX_LTR_CNTL__LTR_DSTATE_USING_WDATA_EN_MASK 0x00020000L |
|---|
| 42731 | //RCC_EP_DEV2_EP_PCIE_STRAP_MISC |
|---|
| 42732 | #define RCC_EP_DEV2_EP_PCIE_STRAP_MISC__STRAP_MST_ADR64_EN__SHIFT 0x1d |
|---|
| 42733 | #define RCC_EP_DEV2_EP_PCIE_STRAP_MISC__STRAP_MST_ADR64_EN_MASK 0x20000000L |
|---|
| 42734 | //RCC_EP_DEV2_EP_PCIE_STRAP_MISC2 |
|---|
| 42735 | #define RCC_EP_DEV2_EP_PCIE_STRAP_MISC2__STRAP_TPH_SUPPORTED__SHIFT 0x4 |
|---|
| 42736 | #define RCC_EP_DEV2_EP_PCIE_STRAP_MISC2__STRAP_TPH_SUPPORTED_MASK 0x00000010L |
|---|
| 42737 | //RCC_EP_DEV2_EP_PCIE_F0_DPA_CAP |
|---|
| 42738 | #define RCC_EP_DEV2_EP_PCIE_F0_DPA_CAP__TRANS_LAT_UNIT__SHIFT 0x8 |
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| 42739 | #define RCC_EP_DEV2_EP_PCIE_F0_DPA_CAP__PWR_ALLOC_SCALE__SHIFT 0xc |
|---|
| 42740 | #define RCC_EP_DEV2_EP_PCIE_F0_DPA_CAP__TRANS_LAT_VAL_0__SHIFT 0x10 |
|---|
| 42741 | #define RCC_EP_DEV2_EP_PCIE_F0_DPA_CAP__TRANS_LAT_VAL_1__SHIFT 0x18 |
|---|
| 42742 | #define RCC_EP_DEV2_EP_PCIE_F0_DPA_CAP__TRANS_LAT_UNIT_MASK 0x00000300L |
|---|
| 42743 | #define RCC_EP_DEV2_EP_PCIE_F0_DPA_CAP__PWR_ALLOC_SCALE_MASK 0x00003000L |
|---|
| 42744 | #define RCC_EP_DEV2_EP_PCIE_F0_DPA_CAP__TRANS_LAT_VAL_0_MASK 0x00FF0000L |
|---|
| 42745 | #define RCC_EP_DEV2_EP_PCIE_F0_DPA_CAP__TRANS_LAT_VAL_1_MASK 0xFF000000L |
|---|
| 42746 | //RCC_EP_DEV2_EP_PCIE_F0_DPA_LATENCY_INDICATOR |
|---|
| 42747 | #define RCC_EP_DEV2_EP_PCIE_F0_DPA_LATENCY_INDICATOR__TRANS_LAT_INDICATOR_BITS__SHIFT 0x0 |
|---|
| 42748 | #define RCC_EP_DEV2_EP_PCIE_F0_DPA_LATENCY_INDICATOR__TRANS_LAT_INDICATOR_BITS_MASK 0xFFL |
|---|
| 42749 | //RCC_EP_DEV2_EP_PCIE_F0_DPA_CNTL |
|---|
| 42750 | #define RCC_EP_DEV2_EP_PCIE_F0_DPA_CNTL__SUBSTATE_STATUS__SHIFT 0x0 |
|---|
| 42751 | #define RCC_EP_DEV2_EP_PCIE_F0_DPA_CNTL__DPA_COMPLIANCE_MODE__SHIFT 0x8 |
|---|
| 42752 | #define RCC_EP_DEV2_EP_PCIE_F0_DPA_CNTL__SUBSTATE_STATUS_MASK 0x001FL |
|---|
| 42753 | #define RCC_EP_DEV2_EP_PCIE_F0_DPA_CNTL__DPA_COMPLIANCE_MODE_MASK 0x0100L |
|---|
| 42754 | //RCC_EP_DEV2_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_0 |
|---|
| 42755 | #define RCC_EP_DEV2_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_0__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 42756 | #define RCC_EP_DEV2_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_0__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 42757 | //RCC_EP_DEV2_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_1 |
|---|
| 42758 | #define RCC_EP_DEV2_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_1__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 42759 | #define RCC_EP_DEV2_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_1__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 42760 | //RCC_EP_DEV2_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_2 |
|---|
| 42761 | #define RCC_EP_DEV2_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_2__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 42762 | #define RCC_EP_DEV2_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_2__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 42763 | //RCC_EP_DEV2_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_3 |
|---|
| 42764 | #define RCC_EP_DEV2_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_3__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 42765 | #define RCC_EP_DEV2_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_3__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 42766 | //RCC_EP_DEV2_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_4 |
|---|
| 42767 | #define RCC_EP_DEV2_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_4__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 42768 | #define RCC_EP_DEV2_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_4__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 42769 | //RCC_EP_DEV2_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_5 |
|---|
| 42770 | #define RCC_EP_DEV2_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_5__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 42771 | #define RCC_EP_DEV2_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_5__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 42772 | //RCC_EP_DEV2_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_6 |
|---|
| 42773 | #define RCC_EP_DEV2_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_6__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 42774 | #define RCC_EP_DEV2_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_6__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 42775 | //RCC_EP_DEV2_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_7 |
|---|
| 42776 | #define RCC_EP_DEV2_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_7__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 42777 | #define RCC_EP_DEV2_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_7__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 42778 | //RCC_EP_DEV2_EP_PCIE_PME_CONTROL |
|---|
| 42779 | #define RCC_EP_DEV2_EP_PCIE_PME_CONTROL__PME_SERVICE_TIMER__SHIFT 0x0 |
|---|
| 42780 | #define RCC_EP_DEV2_EP_PCIE_PME_CONTROL__PME_SERVICE_TIMER_MASK 0x1FL |
|---|
| 42781 | //RCC_EP_DEV2_EP_PCIEP_RESERVED |
|---|
| 42782 | #define RCC_EP_DEV2_EP_PCIEP_RESERVED__PCIEP_RESERVED__SHIFT 0x0 |
|---|
| 42783 | #define RCC_EP_DEV2_EP_PCIEP_RESERVED__PCIEP_RESERVED_MASK 0xFFFFFFFFL |
|---|
| 42784 | //RCC_EP_DEV2_EP_PCIE_TX_CNTL |
|---|
| 42785 | #define RCC_EP_DEV2_EP_PCIE_TX_CNTL__TX_SNR_OVERRIDE__SHIFT 0xa |
|---|
| 42786 | #define RCC_EP_DEV2_EP_PCIE_TX_CNTL__TX_RO_OVERRIDE__SHIFT 0xc |
|---|
| 42787 | #define RCC_EP_DEV2_EP_PCIE_TX_CNTL__TX_F0_TPH_DIS__SHIFT 0x18 |
|---|
| 42788 | #define RCC_EP_DEV2_EP_PCIE_TX_CNTL__TX_F1_TPH_DIS__SHIFT 0x19 |
|---|
| 42789 | #define RCC_EP_DEV2_EP_PCIE_TX_CNTL__TX_F2_TPH_DIS__SHIFT 0x1a |
|---|
| 42790 | #define RCC_EP_DEV2_EP_PCIE_TX_CNTL__TX_SNR_OVERRIDE_MASK 0x00000C00L |
|---|
| 42791 | #define RCC_EP_DEV2_EP_PCIE_TX_CNTL__TX_RO_OVERRIDE_MASK 0x00003000L |
|---|
| 42792 | #define RCC_EP_DEV2_EP_PCIE_TX_CNTL__TX_F0_TPH_DIS_MASK 0x01000000L |
|---|
| 42793 | #define RCC_EP_DEV2_EP_PCIE_TX_CNTL__TX_F1_TPH_DIS_MASK 0x02000000L |
|---|
| 42794 | #define RCC_EP_DEV2_EP_PCIE_TX_CNTL__TX_F2_TPH_DIS_MASK 0x04000000L |
|---|
| 42795 | //RCC_EP_DEV2_EP_PCIE_TX_REQUESTER_ID |
|---|
| 42796 | #define RCC_EP_DEV2_EP_PCIE_TX_REQUESTER_ID__TX_REQUESTER_ID_FUNCTION__SHIFT 0x0 |
|---|
| 42797 | #define RCC_EP_DEV2_EP_PCIE_TX_REQUESTER_ID__TX_REQUESTER_ID_DEVICE__SHIFT 0x3 |
|---|
| 42798 | #define RCC_EP_DEV2_EP_PCIE_TX_REQUESTER_ID__TX_REQUESTER_ID_BUS__SHIFT 0x8 |
|---|
| 42799 | #define RCC_EP_DEV2_EP_PCIE_TX_REQUESTER_ID__TX_REQUESTER_ID_FUNCTION_MASK 0x00000007L |
|---|
| 42800 | #define RCC_EP_DEV2_EP_PCIE_TX_REQUESTER_ID__TX_REQUESTER_ID_DEVICE_MASK 0x000000F8L |
|---|
| 42801 | #define RCC_EP_DEV2_EP_PCIE_TX_REQUESTER_ID__TX_REQUESTER_ID_BUS_MASK 0x0000FF00L |
|---|
| 42802 | //RCC_EP_DEV2_EP_PCIE_ERR_CNTL |
|---|
| 42803 | #define RCC_EP_DEV2_EP_PCIE_ERR_CNTL__ERR_REPORTING_DIS__SHIFT 0x0 |
|---|
| 42804 | #define RCC_EP_DEV2_EP_PCIE_ERR_CNTL__AER_HDR_LOG_TIMEOUT__SHIFT 0x8 |
|---|
| 42805 | #define RCC_EP_DEV2_EP_PCIE_ERR_CNTL__SEND_ERR_MSG_IMMEDIATELY__SHIFT 0x11 |
|---|
| 42806 | #define RCC_EP_DEV2_EP_PCIE_ERR_CNTL__STRAP_POISONED_ADVISORY_NONFATAL__SHIFT 0x12 |
|---|
| 42807 | #define RCC_EP_DEV2_EP_PCIE_ERR_CNTL__AER_HDR_LOG_F0_TIMER_EXPIRED__SHIFT 0x18 |
|---|
| 42808 | #define RCC_EP_DEV2_EP_PCIE_ERR_CNTL__AER_HDR_LOG_F1_TIMER_EXPIRED__SHIFT 0x19 |
|---|
| 42809 | #define RCC_EP_DEV2_EP_PCIE_ERR_CNTL__AER_HDR_LOG_F2_TIMER_EXPIRED__SHIFT 0x1a |
|---|
| 42810 | #define RCC_EP_DEV2_EP_PCIE_ERR_CNTL__AER_HDR_LOG_F3_TIMER_EXPIRED__SHIFT 0x1b |
|---|
| 42811 | #define RCC_EP_DEV2_EP_PCIE_ERR_CNTL__AER_HDR_LOG_F4_TIMER_EXPIRED__SHIFT 0x1c |
|---|
| 42812 | #define RCC_EP_DEV2_EP_PCIE_ERR_CNTL__AER_HDR_LOG_F5_TIMER_EXPIRED__SHIFT 0x1d |
|---|
| 42813 | #define RCC_EP_DEV2_EP_PCIE_ERR_CNTL__AER_HDR_LOG_F6_TIMER_EXPIRED__SHIFT 0x1e |
|---|
| 42814 | #define RCC_EP_DEV2_EP_PCIE_ERR_CNTL__AER_HDR_LOG_F7_TIMER_EXPIRED__SHIFT 0x1f |
|---|
| 42815 | #define RCC_EP_DEV2_EP_PCIE_ERR_CNTL__ERR_REPORTING_DIS_MASK 0x00000001L |
|---|
| 42816 | #define RCC_EP_DEV2_EP_PCIE_ERR_CNTL__AER_HDR_LOG_TIMEOUT_MASK 0x00000700L |
|---|
| 42817 | #define RCC_EP_DEV2_EP_PCIE_ERR_CNTL__SEND_ERR_MSG_IMMEDIATELY_MASK 0x00020000L |
|---|
| 42818 | #define RCC_EP_DEV2_EP_PCIE_ERR_CNTL__STRAP_POISONED_ADVISORY_NONFATAL_MASK 0x00040000L |
|---|
| 42819 | #define RCC_EP_DEV2_EP_PCIE_ERR_CNTL__AER_HDR_LOG_F0_TIMER_EXPIRED_MASK 0x01000000L |
|---|
| 42820 | #define RCC_EP_DEV2_EP_PCIE_ERR_CNTL__AER_HDR_LOG_F1_TIMER_EXPIRED_MASK 0x02000000L |
|---|
| 42821 | #define RCC_EP_DEV2_EP_PCIE_ERR_CNTL__AER_HDR_LOG_F2_TIMER_EXPIRED_MASK 0x04000000L |
|---|
| 42822 | #define RCC_EP_DEV2_EP_PCIE_ERR_CNTL__AER_HDR_LOG_F3_TIMER_EXPIRED_MASK 0x08000000L |
|---|
| 42823 | #define RCC_EP_DEV2_EP_PCIE_ERR_CNTL__AER_HDR_LOG_F4_TIMER_EXPIRED_MASK 0x10000000L |
|---|
| 42824 | #define RCC_EP_DEV2_EP_PCIE_ERR_CNTL__AER_HDR_LOG_F5_TIMER_EXPIRED_MASK 0x20000000L |
|---|
| 42825 | #define RCC_EP_DEV2_EP_PCIE_ERR_CNTL__AER_HDR_LOG_F6_TIMER_EXPIRED_MASK 0x40000000L |
|---|
| 42826 | #define RCC_EP_DEV2_EP_PCIE_ERR_CNTL__AER_HDR_LOG_F7_TIMER_EXPIRED_MASK 0x80000000L |
|---|
| 42827 | //RCC_EP_DEV2_EP_PCIE_RX_CNTL |
|---|
| 42828 | #define RCC_EP_DEV2_EP_PCIE_RX_CNTL__RX_IGNORE_MAX_PAYLOAD_ERR__SHIFT 0x8 |
|---|
| 42829 | #define RCC_EP_DEV2_EP_PCIE_RX_CNTL__RX_IGNORE_TC_ERR__SHIFT 0x9 |
|---|
| 42830 | #define RCC_EP_DEV2_EP_PCIE_RX_CNTL__RX_PCIE_CPL_TIMEOUT_DIS__SHIFT 0x14 |
|---|
| 42831 | #define RCC_EP_DEV2_EP_PCIE_RX_CNTL__RX_IGNORE_SHORTPREFIX_ERR__SHIFT 0x15 |
|---|
| 42832 | #define RCC_EP_DEV2_EP_PCIE_RX_CNTL__RX_IGNORE_MAXPREFIX_ERR__SHIFT 0x16 |
|---|
| 42833 | #define RCC_EP_DEV2_EP_PCIE_RX_CNTL__RX_IGNORE_INVALIDPASID_ERR__SHIFT 0x18 |
|---|
| 42834 | #define RCC_EP_DEV2_EP_PCIE_RX_CNTL__RX_IGNORE_NOT_PASID_UR__SHIFT 0x19 |
|---|
| 42835 | #define RCC_EP_DEV2_EP_PCIE_RX_CNTL__RX_TPH_DIS__SHIFT 0x1a |
|---|
| 42836 | #define RCC_EP_DEV2_EP_PCIE_RX_CNTL__RX_IGNORE_MAX_PAYLOAD_ERR_MASK 0x00000100L |
|---|
| 42837 | #define RCC_EP_DEV2_EP_PCIE_RX_CNTL__RX_IGNORE_TC_ERR_MASK 0x00000200L |
|---|
| 42838 | #define RCC_EP_DEV2_EP_PCIE_RX_CNTL__RX_PCIE_CPL_TIMEOUT_DIS_MASK 0x00100000L |
|---|
| 42839 | #define RCC_EP_DEV2_EP_PCIE_RX_CNTL__RX_IGNORE_SHORTPREFIX_ERR_MASK 0x00200000L |
|---|
| 42840 | #define RCC_EP_DEV2_EP_PCIE_RX_CNTL__RX_IGNORE_MAXPREFIX_ERR_MASK 0x00400000L |
|---|
| 42841 | #define RCC_EP_DEV2_EP_PCIE_RX_CNTL__RX_IGNORE_INVALIDPASID_ERR_MASK 0x01000000L |
|---|
| 42842 | #define RCC_EP_DEV2_EP_PCIE_RX_CNTL__RX_IGNORE_NOT_PASID_UR_MASK 0x02000000L |
|---|
| 42843 | #define RCC_EP_DEV2_EP_PCIE_RX_CNTL__RX_TPH_DIS_MASK 0x04000000L |
|---|
| 42844 | //RCC_EP_DEV2_EP_PCIE_LC_SPEED_CNTL |
|---|
| 42845 | #define RCC_EP_DEV2_EP_PCIE_LC_SPEED_CNTL__LC_GEN2_EN_STRAP__SHIFT 0x0 |
|---|
| 42846 | #define RCC_EP_DEV2_EP_PCIE_LC_SPEED_CNTL__LC_GEN3_EN_STRAP__SHIFT 0x1 |
|---|
| 42847 | #define RCC_EP_DEV2_EP_PCIE_LC_SPEED_CNTL__LC_GEN4_EN_STRAP__SHIFT 0x2 |
|---|
| 42848 | #define RCC_EP_DEV2_EP_PCIE_LC_SPEED_CNTL__LC_GEN5_EN_STRAP__SHIFT 0x3 |
|---|
| 42849 | #define RCC_EP_DEV2_EP_PCIE_LC_SPEED_CNTL__LC_GEN2_EN_STRAP_MASK 0x00000001L |
|---|
| 42850 | #define RCC_EP_DEV2_EP_PCIE_LC_SPEED_CNTL__LC_GEN3_EN_STRAP_MASK 0x00000002L |
|---|
| 42851 | #define RCC_EP_DEV2_EP_PCIE_LC_SPEED_CNTL__LC_GEN4_EN_STRAP_MASK 0x00000004L |
|---|
| 42852 | #define RCC_EP_DEV2_EP_PCIE_LC_SPEED_CNTL__LC_GEN5_EN_STRAP_MASK 0x00000008L |
|---|
| 42853 | |
|---|
| 42854 | |
|---|
| 42855 | // addressBlock: nbio_nbif0_rcc_dwn_dev2_RCCPORTDEC |
|---|
| 42856 | //RCC_DWN_DEV2_DN_PCIE_RESERVED |
|---|
| 42857 | #define RCC_DWN_DEV2_DN_PCIE_RESERVED__PCIE_RESERVED__SHIFT 0x0 |
|---|
| 42858 | #define RCC_DWN_DEV2_DN_PCIE_RESERVED__PCIE_RESERVED_MASK 0xFFFFFFFFL |
|---|
| 42859 | //RCC_DWN_DEV2_DN_PCIE_SCRATCH |
|---|
| 42860 | #define RCC_DWN_DEV2_DN_PCIE_SCRATCH__PCIE_SCRATCH__SHIFT 0x0 |
|---|
| 42861 | #define RCC_DWN_DEV2_DN_PCIE_SCRATCH__PCIE_SCRATCH_MASK 0xFFFFFFFFL |
|---|
| 42862 | //RCC_DWN_DEV2_DN_PCIE_CNTL |
|---|
| 42863 | #define RCC_DWN_DEV2_DN_PCIE_CNTL__HWINIT_WR_LOCK__SHIFT 0x0 |
|---|
| 42864 | #define RCC_DWN_DEV2_DN_PCIE_CNTL__UR_ERR_REPORT_DIS_DN__SHIFT 0x7 |
|---|
| 42865 | #define RCC_DWN_DEV2_DN_PCIE_CNTL__RX_IGNORE_LTR_MSG_UR__SHIFT 0x1e |
|---|
| 42866 | #define RCC_DWN_DEV2_DN_PCIE_CNTL__HWINIT_WR_LOCK_MASK 0x00000001L |
|---|
| 42867 | #define RCC_DWN_DEV2_DN_PCIE_CNTL__UR_ERR_REPORT_DIS_DN_MASK 0x00000080L |
|---|
| 42868 | #define RCC_DWN_DEV2_DN_PCIE_CNTL__RX_IGNORE_LTR_MSG_UR_MASK 0x40000000L |
|---|
| 42869 | //RCC_DWN_DEV2_DN_PCIE_CONFIG_CNTL |
|---|
| 42870 | #define RCC_DWN_DEV2_DN_PCIE_CONFIG_CNTL__CI_EXTENDED_TAG_EN_OVERRIDE__SHIFT 0x19 |
|---|
| 42871 | #define RCC_DWN_DEV2_DN_PCIE_CONFIG_CNTL__CI_EXTENDED_TAG_EN_OVERRIDE_MASK 0x06000000L |
|---|
| 42872 | //RCC_DWN_DEV2_DN_PCIE_RX_CNTL2 |
|---|
| 42873 | #define RCC_DWN_DEV2_DN_PCIE_RX_CNTL2__FLR_EXTEND_MODE__SHIFT 0x1c |
|---|
| 42874 | #define RCC_DWN_DEV2_DN_PCIE_RX_CNTL2__FLR_EXTEND_MODE_MASK 0x70000000L |
|---|
| 42875 | //RCC_DWN_DEV2_DN_PCIE_BUS_CNTL |
|---|
| 42876 | #define RCC_DWN_DEV2_DN_PCIE_BUS_CNTL__IMMEDIATE_PMI_DIS__SHIFT 0x7 |
|---|
| 42877 | #define RCC_DWN_DEV2_DN_PCIE_BUS_CNTL__AER_CPL_TIMEOUT_RO_DIS_SWDN__SHIFT 0x8 |
|---|
| 42878 | #define RCC_DWN_DEV2_DN_PCIE_BUS_CNTL__IMMEDIATE_PMI_DIS_MASK 0x00000080L |
|---|
| 42879 | #define RCC_DWN_DEV2_DN_PCIE_BUS_CNTL__AER_CPL_TIMEOUT_RO_DIS_SWDN_MASK 0x00000100L |
|---|
| 42880 | //RCC_DWN_DEV2_DN_PCIE_CFG_CNTL |
|---|
| 42881 | #define RCC_DWN_DEV2_DN_PCIE_CFG_CNTL__CFG_EN_DEC_TO_HIDDEN_REG__SHIFT 0x0 |
|---|
| 42882 | #define RCC_DWN_DEV2_DN_PCIE_CFG_CNTL__CFG_EN_DEC_TO_GEN2_HIDDEN_REG__SHIFT 0x1 |
|---|
| 42883 | #define RCC_DWN_DEV2_DN_PCIE_CFG_CNTL__CFG_EN_DEC_TO_GEN3_HIDDEN_REG__SHIFT 0x2 |
|---|
| 42884 | #define RCC_DWN_DEV2_DN_PCIE_CFG_CNTL__CFG_EN_DEC_TO_GEN4_HIDDEN_REG__SHIFT 0x3 |
|---|
| 42885 | #define RCC_DWN_DEV2_DN_PCIE_CFG_CNTL__CFG_EN_DEC_TO_GEN5_HIDDEN_REG__SHIFT 0x4 |
|---|
| 42886 | #define RCC_DWN_DEV2_DN_PCIE_CFG_CNTL__CFG_EN_DEC_TO_HIDDEN_REG_MASK 0x00000001L |
|---|
| 42887 | #define RCC_DWN_DEV2_DN_PCIE_CFG_CNTL__CFG_EN_DEC_TO_GEN2_HIDDEN_REG_MASK 0x00000002L |
|---|
| 42888 | #define RCC_DWN_DEV2_DN_PCIE_CFG_CNTL__CFG_EN_DEC_TO_GEN3_HIDDEN_REG_MASK 0x00000004L |
|---|
| 42889 | #define RCC_DWN_DEV2_DN_PCIE_CFG_CNTL__CFG_EN_DEC_TO_GEN4_HIDDEN_REG_MASK 0x00000008L |
|---|
| 42890 | #define RCC_DWN_DEV2_DN_PCIE_CFG_CNTL__CFG_EN_DEC_TO_GEN5_HIDDEN_REG_MASK 0x00000010L |
|---|
| 42891 | //RCC_DWN_DEV2_DN_PCIE_STRAP_F0 |
|---|
| 42892 | #define RCC_DWN_DEV2_DN_PCIE_STRAP_F0__STRAP_F0_EN__SHIFT 0x0 |
|---|
| 42893 | #define RCC_DWN_DEV2_DN_PCIE_STRAP_F0__STRAP_F0_MC_EN__SHIFT 0x11 |
|---|
| 42894 | #define RCC_DWN_DEV2_DN_PCIE_STRAP_F0__STRAP_F0_MSI_MULTI_CAP__SHIFT 0x15 |
|---|
| 42895 | #define RCC_DWN_DEV2_DN_PCIE_STRAP_F0__STRAP_F0_EN_MASK 0x00000001L |
|---|
| 42896 | #define RCC_DWN_DEV2_DN_PCIE_STRAP_F0__STRAP_F0_MC_EN_MASK 0x00020000L |
|---|
| 42897 | #define RCC_DWN_DEV2_DN_PCIE_STRAP_F0__STRAP_F0_MSI_MULTI_CAP_MASK 0x00E00000L |
|---|
| 42898 | //RCC_DWN_DEV2_DN_PCIE_STRAP_MISC |
|---|
| 42899 | #define RCC_DWN_DEV2_DN_PCIE_STRAP_MISC__STRAP_CLK_PM_EN__SHIFT 0x18 |
|---|
| 42900 | #define RCC_DWN_DEV2_DN_PCIE_STRAP_MISC__STRAP_MST_ADR64_EN__SHIFT 0x1d |
|---|
| 42901 | #define RCC_DWN_DEV2_DN_PCIE_STRAP_MISC__STRAP_CLK_PM_EN_MASK 0x01000000L |
|---|
| 42902 | #define RCC_DWN_DEV2_DN_PCIE_STRAP_MISC__STRAP_MST_ADR64_EN_MASK 0x20000000L |
|---|
| 42903 | //RCC_DWN_DEV2_DN_PCIE_STRAP_MISC2 |
|---|
| 42904 | #define RCC_DWN_DEV2_DN_PCIE_STRAP_MISC2__STRAP_MSTCPL_TIMEOUT_EN__SHIFT 0x2 |
|---|
| 42905 | #define RCC_DWN_DEV2_DN_PCIE_STRAP_MISC2__STRAP_MSTCPL_TIMEOUT_EN_MASK 0x00000004L |
|---|
| 42906 | |
|---|
| 42907 | |
|---|
| 42908 | // addressBlock: nbio_nbif0_rcc_dwnp_dev2_RCCPORTDEC |
|---|
| 42909 | //RCC_DWNP_DEV2_PCIE_ERR_CNTL |
|---|
| 42910 | #define RCC_DWNP_DEV2_PCIE_ERR_CNTL__ERR_REPORTING_DIS__SHIFT 0x0 |
|---|
| 42911 | #define RCC_DWNP_DEV2_PCIE_ERR_CNTL__AER_HDR_LOG_TIMEOUT__SHIFT 0x8 |
|---|
| 42912 | #define RCC_DWNP_DEV2_PCIE_ERR_CNTL__AER_HDR_LOG_F0_TIMER_EXPIRED__SHIFT 0xb |
|---|
| 42913 | #define RCC_DWNP_DEV2_PCIE_ERR_CNTL__SEND_ERR_MSG_IMMEDIATELY__SHIFT 0x11 |
|---|
| 42914 | #define RCC_DWNP_DEV2_PCIE_ERR_CNTL__ERR_CORR_RCVD_CLR__SHIFT 0x12 |
|---|
| 42915 | #define RCC_DWNP_DEV2_PCIE_ERR_CNTL__NONFATAL_ERR_RCVD_CLR__SHIFT 0x13 |
|---|
| 42916 | #define RCC_DWNP_DEV2_PCIE_ERR_CNTL__FATAL_ERR_RCVD_CLR__SHIFT 0x14 |
|---|
| 42917 | #define RCC_DWNP_DEV2_PCIE_ERR_CNTL__ERR_REPORTING_DIS_MASK 0x00000001L |
|---|
| 42918 | #define RCC_DWNP_DEV2_PCIE_ERR_CNTL__AER_HDR_LOG_TIMEOUT_MASK 0x00000700L |
|---|
| 42919 | #define RCC_DWNP_DEV2_PCIE_ERR_CNTL__AER_HDR_LOG_F0_TIMER_EXPIRED_MASK 0x00000800L |
|---|
| 42920 | #define RCC_DWNP_DEV2_PCIE_ERR_CNTL__SEND_ERR_MSG_IMMEDIATELY_MASK 0x00020000L |
|---|
| 42921 | #define RCC_DWNP_DEV2_PCIE_ERR_CNTL__ERR_CORR_RCVD_CLR_MASK 0x00040000L |
|---|
| 42922 | #define RCC_DWNP_DEV2_PCIE_ERR_CNTL__NONFATAL_ERR_RCVD_CLR_MASK 0x00080000L |
|---|
| 42923 | #define RCC_DWNP_DEV2_PCIE_ERR_CNTL__FATAL_ERR_RCVD_CLR_MASK 0x00100000L |
|---|
| 42924 | //RCC_DWNP_DEV2_PCIE_RX_CNTL |
|---|
| 42925 | #define RCC_DWNP_DEV2_PCIE_RX_CNTL__RX_IGNORE_MAX_PAYLOAD_ERR__SHIFT 0x8 |
|---|
| 42926 | #define RCC_DWNP_DEV2_PCIE_RX_CNTL__RX_IGNORE_TC_ERR_DN__SHIFT 0x9 |
|---|
| 42927 | #define RCC_DWNP_DEV2_PCIE_RX_CNTL__RX_PCIE_CPL_TIMEOUT_DIS__SHIFT 0x14 |
|---|
| 42928 | #define RCC_DWNP_DEV2_PCIE_RX_CNTL__RX_IGNORE_SHORTPREFIX_ERR_DN__SHIFT 0x15 |
|---|
| 42929 | #define RCC_DWNP_DEV2_PCIE_RX_CNTL__RX_RCB_FLR_TIMEOUT_DIS__SHIFT 0x1b |
|---|
| 42930 | #define RCC_DWNP_DEV2_PCIE_RX_CNTL__RX_IGNORE_MAX_PAYLOAD_ERR_MASK 0x00000100L |
|---|
| 42931 | #define RCC_DWNP_DEV2_PCIE_RX_CNTL__RX_IGNORE_TC_ERR_DN_MASK 0x00000200L |
|---|
| 42932 | #define RCC_DWNP_DEV2_PCIE_RX_CNTL__RX_PCIE_CPL_TIMEOUT_DIS_MASK 0x00100000L |
|---|
| 42933 | #define RCC_DWNP_DEV2_PCIE_RX_CNTL__RX_IGNORE_SHORTPREFIX_ERR_DN_MASK 0x00200000L |
|---|
| 42934 | #define RCC_DWNP_DEV2_PCIE_RX_CNTL__RX_RCB_FLR_TIMEOUT_DIS_MASK 0x08000000L |
|---|
| 42935 | //RCC_DWNP_DEV2_PCIE_LC_SPEED_CNTL |
|---|
| 42936 | #define RCC_DWNP_DEV2_PCIE_LC_SPEED_CNTL__LC_GEN2_EN_STRAP__SHIFT 0x0 |
|---|
| 42937 | #define RCC_DWNP_DEV2_PCIE_LC_SPEED_CNTL__LC_GEN3_EN_STRAP__SHIFT 0x1 |
|---|
| 42938 | #define RCC_DWNP_DEV2_PCIE_LC_SPEED_CNTL__LC_GEN4_EN_STRAP__SHIFT 0x2 |
|---|
| 42939 | #define RCC_DWNP_DEV2_PCIE_LC_SPEED_CNTL__LC_GEN5_EN_STRAP__SHIFT 0x3 |
|---|
| 42940 | #define RCC_DWNP_DEV2_PCIE_LC_SPEED_CNTL__LC_GEN2_EN_STRAP_MASK 0x00000001L |
|---|
| 42941 | #define RCC_DWNP_DEV2_PCIE_LC_SPEED_CNTL__LC_GEN3_EN_STRAP_MASK 0x00000002L |
|---|
| 42942 | #define RCC_DWNP_DEV2_PCIE_LC_SPEED_CNTL__LC_GEN4_EN_STRAP_MASK 0x00000004L |
|---|
| 42943 | #define RCC_DWNP_DEV2_PCIE_LC_SPEED_CNTL__LC_GEN5_EN_STRAP_MASK 0x00000008L |
|---|
| 42944 | //RCC_DWNP_DEV2_PCIE_LC_CNTL2 |
|---|
| 42945 | #define RCC_DWNP_DEV2_PCIE_LC_CNTL2__DL_STATE_CHANGED_NOTIFICATION_DIS__SHIFT 0x0 |
|---|
| 42946 | #define RCC_DWNP_DEV2_PCIE_LC_CNTL2__LC_LINK_BW_NOTIFICATION_DIS__SHIFT 0x1b |
|---|
| 42947 | #define RCC_DWNP_DEV2_PCIE_LC_CNTL2__DL_STATE_CHANGED_NOTIFICATION_DIS_MASK 0x00000001L |
|---|
| 42948 | #define RCC_DWNP_DEV2_PCIE_LC_CNTL2__LC_LINK_BW_NOTIFICATION_DIS_MASK 0x08000000L |
|---|
| 42949 | //RCC_DWNP_DEV2_PCIEP_STRAP_MISC |
|---|
| 42950 | #define RCC_DWNP_DEV2_PCIEP_STRAP_MISC__STRAP_MULTI_FUNC_EN__SHIFT 0xa |
|---|
| 42951 | #define RCC_DWNP_DEV2_PCIEP_STRAP_MISC__STRAP_MULTI_FUNC_EN_MASK 0x00000400L |
|---|
| 42952 | //RCC_DWNP_DEV2_LTR_MSG_INFO_FROM_EP |
|---|
| 42953 | #define RCC_DWNP_DEV2_LTR_MSG_INFO_FROM_EP__LTR_MSG_INFO_FROM_EP__SHIFT 0x0 |
|---|
| 42954 | #define RCC_DWNP_DEV2_LTR_MSG_INFO_FROM_EP__LTR_MSG_INFO_FROM_EP_MASK 0xFFFFFFFFL |
|---|
| 42955 | |
|---|
| 42956 | |
|---|
| 42957 | // addressBlock: nbio_nbif0_bif_misc_bif_misc_regblk |
|---|
| 42958 | //NBIF_STRAP_BIOS_CNTL |
|---|
| 42959 | #define NBIF_STRAP_BIOS_CNTL__NBIF_STRAP_BIOS_EN__SHIFT 0x0 |
|---|
| 42960 | #define NBIF_STRAP_BIOS_CNTL__NBIF_STRAP_BIOS_EN_MASK 0x00000001L |
|---|
| 42961 | //MISC_SCRATCH |
|---|
| 42962 | #define MISC_SCRATCH__MISC_SCRATCH0__SHIFT 0x0 |
|---|
| 42963 | #define MISC_SCRATCH__MISC_SCRATCH0_MASK 0xFFFFFFFFL |
|---|
| 42964 | //INTR_LINE_POLARITY |
|---|
| 42965 | #define INTR_LINE_POLARITY__INTR_LINE_POLARITY_DEV0__SHIFT 0x0 |
|---|
| 42966 | #define INTR_LINE_POLARITY__INTR_LINE_POLARITY_DEV1__SHIFT 0x8 |
|---|
| 42967 | #define INTR_LINE_POLARITY__INTR_LINE_POLARITY_DEV2__SHIFT 0x10 |
|---|
| 42968 | #define INTR_LINE_POLARITY__INTR_LINE_POLARITY_DEV0_MASK 0x000000FFL |
|---|
| 42969 | #define INTR_LINE_POLARITY__INTR_LINE_POLARITY_DEV1_MASK 0x0000FF00L |
|---|
| 42970 | #define INTR_LINE_POLARITY__INTR_LINE_POLARITY_DEV2_MASK 0x00FF0000L |
|---|
| 42971 | //INTR_LINE_ENABLE |
|---|
| 42972 | #define INTR_LINE_ENABLE__INTR_LINE_ENABLE_DEV0__SHIFT 0x0 |
|---|
| 42973 | #define INTR_LINE_ENABLE__INTR_LINE_ENABLE_DEV1__SHIFT 0x8 |
|---|
| 42974 | #define INTR_LINE_ENABLE__INTR_LINE_ENABLE_DEV2__SHIFT 0x10 |
|---|
| 42975 | #define INTR_LINE_ENABLE__INTR_LINE_ENABLE_DEV0_MASK 0x000000FFL |
|---|
| 42976 | #define INTR_LINE_ENABLE__INTR_LINE_ENABLE_DEV1_MASK 0x0000FF00L |
|---|
| 42977 | #define INTR_LINE_ENABLE__INTR_LINE_ENABLE_DEV2_MASK 0x00FF0000L |
|---|
| 42978 | //OUTSTANDING_VC_ALLOC |
|---|
| 42979 | #define OUTSTANDING_VC_ALLOC__DMA_OUTSTANDING_VC0_ALLOC__SHIFT 0x0 |
|---|
| 42980 | #define OUTSTANDING_VC_ALLOC__DMA_OUTSTANDING_VC1_ALLOC__SHIFT 0x2 |
|---|
| 42981 | #define OUTSTANDING_VC_ALLOC__DMA_OUTSTANDING_VC2_ALLOC__SHIFT 0x4 |
|---|
| 42982 | #define OUTSTANDING_VC_ALLOC__DMA_OUTSTANDING_VC3_ALLOC__SHIFT 0x6 |
|---|
| 42983 | #define OUTSTANDING_VC_ALLOC__DMA_OUTSTANDING_VC4_ALLOC__SHIFT 0x8 |
|---|
| 42984 | #define OUTSTANDING_VC_ALLOC__DMA_OUTSTANDING_VC5_ALLOC__SHIFT 0xa |
|---|
| 42985 | #define OUTSTANDING_VC_ALLOC__DMA_OUTSTANDING_VC6_ALLOC__SHIFT 0xc |
|---|
| 42986 | #define OUTSTANDING_VC_ALLOC__DMA_OUTSTANDING_VC7_ALLOC__SHIFT 0xe |
|---|
| 42987 | #define OUTSTANDING_VC_ALLOC__DMA_OUTSTANDING_THRD__SHIFT 0x10 |
|---|
| 42988 | #define OUTSTANDING_VC_ALLOC__HST_OUTSTANDING_VC0_ALLOC__SHIFT 0x18 |
|---|
| 42989 | #define OUTSTANDING_VC_ALLOC__HST_OUTSTANDING_VC1_ALLOC__SHIFT 0x1a |
|---|
| 42990 | #define OUTSTANDING_VC_ALLOC__HST_OUTSTANDING_THRD__SHIFT 0x1c |
|---|
| 42991 | #define OUTSTANDING_VC_ALLOC__DMA_OUTSTANDING_VC0_ALLOC_MASK 0x00000003L |
|---|
| 42992 | #define OUTSTANDING_VC_ALLOC__DMA_OUTSTANDING_VC1_ALLOC_MASK 0x0000000CL |
|---|
| 42993 | #define OUTSTANDING_VC_ALLOC__DMA_OUTSTANDING_VC2_ALLOC_MASK 0x00000030L |
|---|
| 42994 | #define OUTSTANDING_VC_ALLOC__DMA_OUTSTANDING_VC3_ALLOC_MASK 0x000000C0L |
|---|
| 42995 | #define OUTSTANDING_VC_ALLOC__DMA_OUTSTANDING_VC4_ALLOC_MASK 0x00000300L |
|---|
| 42996 | #define OUTSTANDING_VC_ALLOC__DMA_OUTSTANDING_VC5_ALLOC_MASK 0x00000C00L |
|---|
| 42997 | #define OUTSTANDING_VC_ALLOC__DMA_OUTSTANDING_VC6_ALLOC_MASK 0x00003000L |
|---|
| 42998 | #define OUTSTANDING_VC_ALLOC__DMA_OUTSTANDING_VC7_ALLOC_MASK 0x0000C000L |
|---|
| 42999 | #define OUTSTANDING_VC_ALLOC__DMA_OUTSTANDING_THRD_MASK 0x000F0000L |
|---|
| 43000 | #define OUTSTANDING_VC_ALLOC__HST_OUTSTANDING_VC0_ALLOC_MASK 0x03000000L |
|---|
| 43001 | #define OUTSTANDING_VC_ALLOC__HST_OUTSTANDING_VC1_ALLOC_MASK 0x0C000000L |
|---|
| 43002 | #define OUTSTANDING_VC_ALLOC__HST_OUTSTANDING_THRD_MASK 0xF0000000L |
|---|
| 43003 | //BIFC_MISC_CTRL0 |
|---|
| 43004 | #define BIFC_MISC_CTRL0__VWIRE_TARG_UNITID_CHECK_EN__SHIFT 0x0 |
|---|
| 43005 | #define BIFC_MISC_CTRL0__VWIRE_SRC_UNITID_CHECK_EN__SHIFT 0x1 |
|---|
| 43006 | #define BIFC_MISC_CTRL0__DMA_VC4_NON_DVM_STS__SHIFT 0x4 |
|---|
| 43007 | #define BIFC_MISC_CTRL0__DMA_CHAIN_BREAK_IN_RCMODE__SHIFT 0x8 |
|---|
| 43008 | #define BIFC_MISC_CTRL0__HST_ARB_CHAIN_LOCK__SHIFT 0x9 |
|---|
| 43009 | #define BIFC_MISC_CTRL0__GSI_SST_ARB_CHAIN_LOCK__SHIFT 0xa |
|---|
| 43010 | #define BIFC_MISC_CTRL0__GSI_RD_SPLIT_STALL_FLUSH_EN__SHIFT 0xb |
|---|
| 43011 | #define BIFC_MISC_CTRL0__GSI_RD_SPLIT_STALL_NPWR_DIS__SHIFT 0xc |
|---|
| 43012 | #define BIFC_MISC_CTRL0__GSI_SET_PRECEEDINGWR_DIS__SHIFT 0xd |
|---|
| 43013 | #define BIFC_MISC_CTRL0__DMA_ATOMIC_LENGTH_CHK_DIS__SHIFT 0x10 |
|---|
| 43014 | #define BIFC_MISC_CTRL0__DMA_ATOMIC_FAILED_STS_SEL__SHIFT 0x11 |
|---|
| 43015 | #define BIFC_MISC_CTRL0__DMA_FORCE_VF_AS_PF_SRIOIVEN_LOW__SHIFT 0x12 |
|---|
| 43016 | #define BIFC_MISC_CTRL0__DMA_ADDR_KEEP_PH__SHIFT 0x13 |
|---|
| 43017 | #define BIFC_MISC_CTRL0__RCC_GMI_TD_FORCE_ZERO__SHIFT 0x14 |
|---|
| 43018 | #define BIFC_MISC_CTRL0__HST_FLUSH_DEFER_EN__SHIFT 0x15 |
|---|
| 43019 | #define BIFC_MISC_CTRL0__HST_FLUSH_CLR_LOCK_EN__SHIFT 0x16 |
|---|
| 43020 | #define BIFC_MISC_CTRL0__PCIE_CAPABILITY_PROT_DIS__SHIFT 0x18 |
|---|
| 43021 | #define BIFC_MISC_CTRL0__DMA_2ND_REQ_DIS__SHIFT 0x1a |
|---|
| 43022 | #define BIFC_MISC_CTRL0__PORT_DSTATE_BYPASS_MODE__SHIFT 0x1b |
|---|
| 43023 | #define BIFC_MISC_CTRL0__PME_TURNOFF_MODE__SHIFT 0x1c |
|---|
| 43024 | #define BIFC_MISC_CTRL0__DMA_ALL_RST_PROTECT_STS_SEL__SHIFT 0x1d |
|---|
| 43025 | #define BIFC_MISC_CTRL0__HDP_P2P_DIRECT_ADD_ADJUST__SHIFT 0x1e |
|---|
| 43026 | #define BIFC_MISC_CTRL0__PCIESWUS_SELECTION__SHIFT 0x1f |
|---|
| 43027 | #define BIFC_MISC_CTRL0__VWIRE_TARG_UNITID_CHECK_EN_MASK 0x00000001L |
|---|
| 43028 | #define BIFC_MISC_CTRL0__VWIRE_SRC_UNITID_CHECK_EN_MASK 0x00000006L |
|---|
| 43029 | #define BIFC_MISC_CTRL0__DMA_VC4_NON_DVM_STS_MASK 0x000000F0L |
|---|
| 43030 | #define BIFC_MISC_CTRL0__DMA_CHAIN_BREAK_IN_RCMODE_MASK 0x00000100L |
|---|
| 43031 | #define BIFC_MISC_CTRL0__HST_ARB_CHAIN_LOCK_MASK 0x00000200L |
|---|
| 43032 | #define BIFC_MISC_CTRL0__GSI_SST_ARB_CHAIN_LOCK_MASK 0x00000400L |
|---|
| 43033 | #define BIFC_MISC_CTRL0__GSI_RD_SPLIT_STALL_FLUSH_EN_MASK 0x00000800L |
|---|
| 43034 | #define BIFC_MISC_CTRL0__GSI_RD_SPLIT_STALL_NPWR_DIS_MASK 0x00001000L |
|---|
| 43035 | #define BIFC_MISC_CTRL0__GSI_SET_PRECEEDINGWR_DIS_MASK 0x00002000L |
|---|
| 43036 | #define BIFC_MISC_CTRL0__DMA_ATOMIC_LENGTH_CHK_DIS_MASK 0x00010000L |
|---|
| 43037 | #define BIFC_MISC_CTRL0__DMA_ATOMIC_FAILED_STS_SEL_MASK 0x00020000L |
|---|
| 43038 | #define BIFC_MISC_CTRL0__DMA_FORCE_VF_AS_PF_SRIOIVEN_LOW_MASK 0x00040000L |
|---|
| 43039 | #define BIFC_MISC_CTRL0__DMA_ADDR_KEEP_PH_MASK 0x00080000L |
|---|
| 43040 | #define BIFC_MISC_CTRL0__RCC_GMI_TD_FORCE_ZERO_MASK 0x00100000L |
|---|
| 43041 | #define BIFC_MISC_CTRL0__HST_FLUSH_DEFER_EN_MASK 0x00200000L |
|---|
| 43042 | #define BIFC_MISC_CTRL0__HST_FLUSH_CLR_LOCK_EN_MASK 0x00400000L |
|---|
| 43043 | #define BIFC_MISC_CTRL0__PCIE_CAPABILITY_PROT_DIS_MASK 0x01000000L |
|---|
| 43044 | #define BIFC_MISC_CTRL0__DMA_2ND_REQ_DIS_MASK 0x04000000L |
|---|
| 43045 | #define BIFC_MISC_CTRL0__PORT_DSTATE_BYPASS_MODE_MASK 0x08000000L |
|---|
| 43046 | #define BIFC_MISC_CTRL0__PME_TURNOFF_MODE_MASK 0x10000000L |
|---|
| 43047 | #define BIFC_MISC_CTRL0__DMA_ALL_RST_PROTECT_STS_SEL_MASK 0x20000000L |
|---|
| 43048 | #define BIFC_MISC_CTRL0__HDP_P2P_DIRECT_ADD_ADJUST_MASK 0x40000000L |
|---|
| 43049 | #define BIFC_MISC_CTRL0__PCIESWUS_SELECTION_MASK 0x80000000L |
|---|
| 43050 | //BIFC_MISC_CTRL1 |
|---|
| 43051 | #define BIFC_MISC_CTRL1__THT_HST_CPLD_POISON_REPORT__SHIFT 0x0 |
|---|
| 43052 | #define BIFC_MISC_CTRL1__DMA_REQ_POISON_REPORT__SHIFT 0x1 |
|---|
| 43053 | #define BIFC_MISC_CTRL1__DMA_REQ_ACSVIO_REPORT__SHIFT 0x2 |
|---|
| 43054 | #define BIFC_MISC_CTRL1__DMA_RSP_POISON_CPLD_REPORT__SHIFT 0x3 |
|---|
| 43055 | #define BIFC_MISC_CTRL1__GSI_SMN_WORST_ERR_STSTUS__SHIFT 0x4 |
|---|
| 43056 | #define BIFC_MISC_CTRL1__GSI_SDP_RDRSP_DATA_FORCE1_FOR_ERROR__SHIFT 0x5 |
|---|
| 43057 | #define BIFC_MISC_CTRL1__GSI_RDWR_BALANCE_DIS__SHIFT 0x6 |
|---|
| 43058 | #define BIFC_MISC_CTRL1__GMI_ATOMIC_POISON_DROP__SHIFT 0x7 |
|---|
| 43059 | #define BIFC_MISC_CTRL1__HST_UNSUPPORT_SDPCMD_STS__SHIFT 0x8 |
|---|
| 43060 | #define BIFC_MISC_CTRL1__HST_UNSUPPORT_SDPCMD_DATASTS__SHIFT 0xa |
|---|
| 43061 | #define BIFC_MISC_CTRL1__DROP_OTHER_HT_ADDR_REQ__SHIFT 0xc |
|---|
| 43062 | #define BIFC_MISC_CTRL1__DMAWRREQ_HSTRDRSP_ORDER_FORCE__SHIFT 0xd |
|---|
| 43063 | #define BIFC_MISC_CTRL1__DMAWRREQ_HSTRDRSP_ORDER_FORCE_VALUE__SHIFT 0xe |
|---|
| 43064 | #define BIFC_MISC_CTRL1__UPS_SDP_RDY_TIE1__SHIFT 0xf |
|---|
| 43065 | #define BIFC_MISC_CTRL1__GMI_RCC_DN_BME_DROP_DIS__SHIFT 0x10 |
|---|
| 43066 | #define BIFC_MISC_CTRL1__GMI_RCC_EP_BME_DROP_DIS__SHIFT 0x11 |
|---|
| 43067 | #define BIFC_MISC_CTRL1__GMI_BIH_DN_BME_DROP_DIS__SHIFT 0x12 |
|---|
| 43068 | #define BIFC_MISC_CTRL1__GMI_BIH_EP_BME_DROP_DIS__SHIFT 0x13 |
|---|
| 43069 | #define BIFC_MISC_CTRL1__GSI_SDP_RDRSP_DATA_FORCE0_FOR_ERROR__SHIFT 0x14 |
|---|
| 43070 | #define BIFC_MISC_CTRL1__GMI_ATOMIC_POISON_FOR_AERLOG__SHIFT 0x17 |
|---|
| 43071 | #define BIFC_MISC_CTRL1__GMI_RDSIZED_REQATTR_MASK__SHIFT 0x18 |
|---|
| 43072 | #define BIFC_MISC_CTRL1__GMI_RDSIZEDDW_REQATTR_MASK__SHIFT 0x19 |
|---|
| 43073 | #define BIFC_MISC_CTRL1__GMI_WRSIZED_REQATTR_MASK__SHIFT 0x1a |
|---|
| 43074 | #define BIFC_MISC_CTRL1__GMI_WRSIZEDFL_REQATTR_MASK__SHIFT 0x1b |
|---|
| 43075 | #define BIFC_MISC_CTRL1__GMI_FORCE_NOT_SEND_NON_BASEVC_RSPCREDIT__SHIFT 0x1c |
|---|
| 43076 | #define BIFC_MISC_CTRL1__GMI_CPLBUF_EN__SHIFT 0x1d |
|---|
| 43077 | #define BIFC_MISC_CTRL1__GMI_MSG_BLOCKLVL_SEL__SHIFT 0x1e |
|---|
| 43078 | #define BIFC_MISC_CTRL1__THT_HST_CPLD_POISON_REPORT_MASK 0x00000001L |
|---|
| 43079 | #define BIFC_MISC_CTRL1__DMA_REQ_POISON_REPORT_MASK 0x00000002L |
|---|
| 43080 | #define BIFC_MISC_CTRL1__DMA_REQ_ACSVIO_REPORT_MASK 0x00000004L |
|---|
| 43081 | #define BIFC_MISC_CTRL1__DMA_RSP_POISON_CPLD_REPORT_MASK 0x00000008L |
|---|
| 43082 | #define BIFC_MISC_CTRL1__GSI_SMN_WORST_ERR_STSTUS_MASK 0x00000010L |
|---|
| 43083 | #define BIFC_MISC_CTRL1__GSI_SDP_RDRSP_DATA_FORCE1_FOR_ERROR_MASK 0x00000020L |
|---|
| 43084 | #define BIFC_MISC_CTRL1__GSI_RDWR_BALANCE_DIS_MASK 0x00000040L |
|---|
| 43085 | #define BIFC_MISC_CTRL1__GMI_ATOMIC_POISON_DROP_MASK 0x00000080L |
|---|
| 43086 | #define BIFC_MISC_CTRL1__HST_UNSUPPORT_SDPCMD_STS_MASK 0x00000300L |
|---|
| 43087 | #define BIFC_MISC_CTRL1__HST_UNSUPPORT_SDPCMD_DATASTS_MASK 0x00000C00L |
|---|
| 43088 | #define BIFC_MISC_CTRL1__DROP_OTHER_HT_ADDR_REQ_MASK 0x00001000L |
|---|
| 43089 | #define BIFC_MISC_CTRL1__DMAWRREQ_HSTRDRSP_ORDER_FORCE_MASK 0x00002000L |
|---|
| 43090 | #define BIFC_MISC_CTRL1__DMAWRREQ_HSTRDRSP_ORDER_FORCE_VALUE_MASK 0x00004000L |
|---|
| 43091 | #define BIFC_MISC_CTRL1__UPS_SDP_RDY_TIE1_MASK 0x00008000L |
|---|
| 43092 | #define BIFC_MISC_CTRL1__GMI_RCC_DN_BME_DROP_DIS_MASK 0x00010000L |
|---|
| 43093 | #define BIFC_MISC_CTRL1__GMI_RCC_EP_BME_DROP_DIS_MASK 0x00020000L |
|---|
| 43094 | #define BIFC_MISC_CTRL1__GMI_BIH_DN_BME_DROP_DIS_MASK 0x00040000L |
|---|
| 43095 | #define BIFC_MISC_CTRL1__GMI_BIH_EP_BME_DROP_DIS_MASK 0x00080000L |
|---|
| 43096 | #define BIFC_MISC_CTRL1__GSI_SDP_RDRSP_DATA_FORCE0_FOR_ERROR_MASK 0x00100000L |
|---|
| 43097 | #define BIFC_MISC_CTRL1__GMI_ATOMIC_POISON_FOR_AERLOG_MASK 0x00800000L |
|---|
| 43098 | #define BIFC_MISC_CTRL1__GMI_RDSIZED_REQATTR_MASK_MASK 0x01000000L |
|---|
| 43099 | #define BIFC_MISC_CTRL1__GMI_RDSIZEDDW_REQATTR_MASK_MASK 0x02000000L |
|---|
| 43100 | #define BIFC_MISC_CTRL1__GMI_WRSIZED_REQATTR_MASK_MASK 0x04000000L |
|---|
| 43101 | #define BIFC_MISC_CTRL1__GMI_WRSIZEDFL_REQATTR_MASK_MASK 0x08000000L |
|---|
| 43102 | #define BIFC_MISC_CTRL1__GMI_FORCE_NOT_SEND_NON_BASEVC_RSPCREDIT_MASK 0x10000000L |
|---|
| 43103 | #define BIFC_MISC_CTRL1__GMI_CPLBUF_EN_MASK 0x20000000L |
|---|
| 43104 | #define BIFC_MISC_CTRL1__GMI_MSG_BLOCKLVL_SEL_MASK 0xC0000000L |
|---|
| 43105 | //BIFC_BME_ERR_LOG_LB |
|---|
| 43106 | #define BIFC_BME_ERR_LOG_LB__DMA_ON_BME_LOW_DEV0_F0__SHIFT 0x0 |
|---|
| 43107 | #define BIFC_BME_ERR_LOG_LB__DMA_ON_BME_LOW_DEV0_F1__SHIFT 0x1 |
|---|
| 43108 | #define BIFC_BME_ERR_LOG_LB__DMA_ON_BME_LOW_DEV0_F2__SHIFT 0x2 |
|---|
| 43109 | #define BIFC_BME_ERR_LOG_LB__DMA_ON_BME_LOW_DEV0_F3__SHIFT 0x3 |
|---|
| 43110 | #define BIFC_BME_ERR_LOG_LB__DMA_ON_BME_LOW_DEV0_F4__SHIFT 0x4 |
|---|
| 43111 | #define BIFC_BME_ERR_LOG_LB__DMA_ON_BME_LOW_DEV0_F5__SHIFT 0x5 |
|---|
| 43112 | #define BIFC_BME_ERR_LOG_LB__DMA_ON_BME_LOW_DEV0_F6__SHIFT 0x6 |
|---|
| 43113 | #define BIFC_BME_ERR_LOG_LB__DMA_ON_BME_LOW_DEV0_F7__SHIFT 0x7 |
|---|
| 43114 | #define BIFC_BME_ERR_LOG_LB__DMA_ON_BME_LOW_DEV1_F0__SHIFT 0x8 |
|---|
| 43115 | #define BIFC_BME_ERR_LOG_LB__DMA_ON_BME_LOW_DEV1_F1__SHIFT 0x9 |
|---|
| 43116 | #define BIFC_BME_ERR_LOG_LB__CLEAR_DMA_ON_BME_LOW_DEV0_F0__SHIFT 0x10 |
|---|
| 43117 | #define BIFC_BME_ERR_LOG_LB__CLEAR_DMA_ON_BME_LOW_DEV0_F1__SHIFT 0x11 |
|---|
| 43118 | #define BIFC_BME_ERR_LOG_LB__CLEAR_DMA_ON_BME_LOW_DEV0_F2__SHIFT 0x12 |
|---|
| 43119 | #define BIFC_BME_ERR_LOG_LB__CLEAR_DMA_ON_BME_LOW_DEV0_F3__SHIFT 0x13 |
|---|
| 43120 | #define BIFC_BME_ERR_LOG_LB__CLEAR_DMA_ON_BME_LOW_DEV0_F4__SHIFT 0x14 |
|---|
| 43121 | #define BIFC_BME_ERR_LOG_LB__CLEAR_DMA_ON_BME_LOW_DEV0_F5__SHIFT 0x15 |
|---|
| 43122 | #define BIFC_BME_ERR_LOG_LB__CLEAR_DMA_ON_BME_LOW_DEV0_F6__SHIFT 0x16 |
|---|
| 43123 | #define BIFC_BME_ERR_LOG_LB__CLEAR_DMA_ON_BME_LOW_DEV0_F7__SHIFT 0x17 |
|---|
| 43124 | #define BIFC_BME_ERR_LOG_LB__CLEAR_DMA_ON_BME_LOW_DEV1_F0__SHIFT 0x18 |
|---|
| 43125 | #define BIFC_BME_ERR_LOG_LB__CLEAR_DMA_ON_BME_LOW_DEV1_F1__SHIFT 0x19 |
|---|
| 43126 | #define BIFC_BME_ERR_LOG_LB__DMA_ON_BME_LOW_DEV0_F0_MASK 0x00000001L |
|---|
| 43127 | #define BIFC_BME_ERR_LOG_LB__DMA_ON_BME_LOW_DEV0_F1_MASK 0x00000002L |
|---|
| 43128 | #define BIFC_BME_ERR_LOG_LB__DMA_ON_BME_LOW_DEV0_F2_MASK 0x00000004L |
|---|
| 43129 | #define BIFC_BME_ERR_LOG_LB__DMA_ON_BME_LOW_DEV0_F3_MASK 0x00000008L |
|---|
| 43130 | #define BIFC_BME_ERR_LOG_LB__DMA_ON_BME_LOW_DEV0_F4_MASK 0x00000010L |
|---|
| 43131 | #define BIFC_BME_ERR_LOG_LB__DMA_ON_BME_LOW_DEV0_F5_MASK 0x00000020L |
|---|
| 43132 | #define BIFC_BME_ERR_LOG_LB__DMA_ON_BME_LOW_DEV0_F6_MASK 0x00000040L |
|---|
| 43133 | #define BIFC_BME_ERR_LOG_LB__DMA_ON_BME_LOW_DEV0_F7_MASK 0x00000080L |
|---|
| 43134 | #define BIFC_BME_ERR_LOG_LB__DMA_ON_BME_LOW_DEV1_F0_MASK 0x00000100L |
|---|
| 43135 | #define BIFC_BME_ERR_LOG_LB__DMA_ON_BME_LOW_DEV1_F1_MASK 0x00000200L |
|---|
| 43136 | #define BIFC_BME_ERR_LOG_LB__CLEAR_DMA_ON_BME_LOW_DEV0_F0_MASK 0x00010000L |
|---|
| 43137 | #define BIFC_BME_ERR_LOG_LB__CLEAR_DMA_ON_BME_LOW_DEV0_F1_MASK 0x00020000L |
|---|
| 43138 | #define BIFC_BME_ERR_LOG_LB__CLEAR_DMA_ON_BME_LOW_DEV0_F2_MASK 0x00040000L |
|---|
| 43139 | #define BIFC_BME_ERR_LOG_LB__CLEAR_DMA_ON_BME_LOW_DEV0_F3_MASK 0x00080000L |
|---|
| 43140 | #define BIFC_BME_ERR_LOG_LB__CLEAR_DMA_ON_BME_LOW_DEV0_F4_MASK 0x00100000L |
|---|
| 43141 | #define BIFC_BME_ERR_LOG_LB__CLEAR_DMA_ON_BME_LOW_DEV0_F5_MASK 0x00200000L |
|---|
| 43142 | #define BIFC_BME_ERR_LOG_LB__CLEAR_DMA_ON_BME_LOW_DEV0_F6_MASK 0x00400000L |
|---|
| 43143 | #define BIFC_BME_ERR_LOG_LB__CLEAR_DMA_ON_BME_LOW_DEV0_F7_MASK 0x00800000L |
|---|
| 43144 | #define BIFC_BME_ERR_LOG_LB__CLEAR_DMA_ON_BME_LOW_DEV1_F0_MASK 0x01000000L |
|---|
| 43145 | #define BIFC_BME_ERR_LOG_LB__CLEAR_DMA_ON_BME_LOW_DEV1_F1_MASK 0x02000000L |
|---|
| 43146 | //BIFC_LC_TIMER_CTRL |
|---|
| 43147 | #define BIFC_LC_TIMER_CTRL__ASPM_IDLE_TIMER_SCALE__SHIFT 0x0 |
|---|
| 43148 | #define BIFC_LC_TIMER_CTRL__L1_EXIT_TIMER_SCALE__SHIFT 0x10 |
|---|
| 43149 | #define BIFC_LC_TIMER_CTRL__ASPM_IDLE_TIMER_SCALE_MASK 0x0000FFFFL |
|---|
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| 43823 | #define BIFC_SDP_CNTL_0__GMI_UPS_SDP_DISCON_HYSTERESIS_MASK 0xFF000000L |
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| 43837 | #define BIFC_SDP_CNTL_1__GMI_UPS_SDP_DISCON_DIS_MASK 0x00000008L |
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| 43838 | #define BIFC_SDP_CNTL_1__HRP_SDP_DISCON_VLINK_NONL0_ONLY_MASK 0x00000010L |
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| 43839 | #define BIFC_SDP_CNTL_1__NP_KEEP_GOING_STALL_P_MASK 0x00000020L |
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| 43840 | #define BIFC_SDP_CNTL_1__GMI_UPS_SDP_DISCON_VLINK_NONL0_ONLY_MASK 0x00000080L |
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| 43841 | #define BIFC_SDP_CNTL_1__ATOMIC_STALL_BY_RDWR_EN_MASK 0x00000100L |
|---|
| 43842 | #define BIFC_SDP_CNTL_1__NBIF_OBFF_HW_URGENT_EARLY_WAKEUP_EN_MASK 0x40000000L |
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|---|
| 43853 | #define BIFC_ATHUB_ACT_CNTL__ATHUB_ACT_GSI_RSP_STS_TYPE_MASK 0x00000007L |
|---|
| 43854 | #define BIFC_ATHUB_ACT_CNTL__ATHUB_SLFR_DATAERR_RSP_STS_TYPE_MASK 0x00000038L |
|---|
| 43855 | #define BIFC_ATHUB_ACT_CNTL__ATHUB_ACT_GSI_REQ_DROP_DIS_MASK 0x00000100L |
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| 43856 | #define BIFC_ATHUB_ACT_CNTL__GSI_ATHUB_ACT_FLUSH_DIS_MASK 0x00000200L |
|---|
| 43857 | #define BIFC_ATHUB_ACT_CNTL__GMI_ATHUB_ACT_FLUSH_DIS_MASK 0x00000400L |
|---|
| 43858 | #define BIFC_ATHUB_ACT_CNTL__ATHUB_ACT_GSI_SST_PP_REQ_DROP_EN_MASK 0x00000800L |
|---|
| 43859 | //BIFC_PERF_CNTL_0 |
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|---|
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| 43863 | #define BIFC_PERF_CNTL_0__PERF_CNT_MMIO_WR_RESET__SHIFT 0x9 |
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| 43864 | #define BIFC_PERF_CNTL_0__PERF_CNT_MMIO_RD_SEL__SHIFT 0x10 |
|---|
| 43865 | #define BIFC_PERF_CNTL_0__PERF_CNT_MMIO_WR_SEL__SHIFT 0x18 |
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| 43866 | #define BIFC_PERF_CNTL_0__PERF_CNT_MMIO_RD_EN_MASK 0x00000001L |
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| 43867 | #define BIFC_PERF_CNTL_0__PERF_CNT_MMIO_WR_EN_MASK 0x00000002L |
|---|
| 43868 | #define BIFC_PERF_CNTL_0__PERF_CNT_MMIO_RD_RESET_MASK 0x00000100L |
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| 43869 | #define BIFC_PERF_CNTL_0__PERF_CNT_MMIO_WR_RESET_MASK 0x00000200L |
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| 43870 | #define BIFC_PERF_CNTL_0__PERF_CNT_MMIO_RD_SEL_MASK 0x007F0000L |
|---|
| 43871 | #define BIFC_PERF_CNTL_0__PERF_CNT_MMIO_WR_SEL_MASK 0x7F000000L |
|---|
| 43872 | //BIFC_PERF_CNTL_1 |
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|---|
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| 43875 | #define BIFC_PERF_CNTL_1__PERF_CNT_DMA_RD_RESET__SHIFT 0x4 |
|---|
| 43876 | #define BIFC_PERF_CNTL_1__PERF_CNT_DMA_WR_RESET__SHIFT 0x5 |
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| 43877 | #define BIFC_PERF_CNTL_1__PERF_CNT_DMA_RD_SEL__SHIFT 0x8 |
|---|
| 43878 | #define BIFC_PERF_CNTL_1__PERF_CNT_DMA_WR_SEL__SHIFT 0x10 |
|---|
| 43879 | #define BIFC_PERF_CNTL_1__PERF_CNT_DMA_RD_EN_MASK 0x00000001L |
|---|
| 43880 | #define BIFC_PERF_CNTL_1__PERF_CNT_DMA_WR_EN_MASK 0x00000002L |
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|---|
| 43884 | #define BIFC_PERF_CNTL_1__PERF_CNT_DMA_WR_SEL_MASK 0x01FF0000L |
|---|
| 43885 | //BIFC_PERF_CNT_MMIO_RD_L32BIT |
|---|
| 43886 | #define BIFC_PERF_CNT_MMIO_RD_L32BIT__PERF_CNT_MMIO_RD_VALUE_L32BIT__SHIFT 0x0 |
|---|
| 43887 | #define BIFC_PERF_CNT_MMIO_RD_L32BIT__PERF_CNT_MMIO_RD_VALUE_L32BIT_MASK 0xFFFFFFFFL |
|---|
| 43888 | //BIFC_PERF_CNT_MMIO_WR_L32BIT |
|---|
| 43889 | #define BIFC_PERF_CNT_MMIO_WR_L32BIT__PERF_CNT_MMIO_WR_VALUE_L32BIT__SHIFT 0x0 |
|---|
| 43890 | #define BIFC_PERF_CNT_MMIO_WR_L32BIT__PERF_CNT_MMIO_WR_VALUE_L32BIT_MASK 0xFFFFFFFFL |
|---|
| 43891 | //BIFC_PERF_CNT_DMA_RD_L32BIT |
|---|
| 43892 | #define BIFC_PERF_CNT_DMA_RD_L32BIT__PERF_CNT_DMA_RD_VALUE_L32BIT__SHIFT 0x0 |
|---|
| 43893 | #define BIFC_PERF_CNT_DMA_RD_L32BIT__PERF_CNT_DMA_RD_VALUE_L32BIT_MASK 0xFFFFFFFFL |
|---|
| 43894 | //BIFC_PERF_CNT_DMA_WR_L32BIT |
|---|
| 43895 | #define BIFC_PERF_CNT_DMA_WR_L32BIT__PERF_CNT_DMA_WR_VALUE_L32BIT__SHIFT 0x0 |
|---|
| 43896 | #define BIFC_PERF_CNT_DMA_WR_L32BIT__PERF_CNT_DMA_WR_VALUE_L32BIT_MASK 0xFFFFFFFFL |
|---|
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| 43899 | #define NBIF_REGIF_ERRSET_CTRL__DROP_NONPF_MMREGREQ_SETERR_DIS_MASK 0x00000001L |
|---|
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| 43901 | #define BIFC_SDP_CNTL_2__SDP_SION_DISCON_HYSTERESIS__SHIFT 0x0 |
|---|
| 43902 | #define BIFC_SDP_CNTL_2__SDP_SION_DISCON_HYSTERESIS_H__SHIFT 0x8 |
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| 43903 | #define BIFC_SDP_CNTL_2__HRP_SDP_DISCON_HYSTERESIS_H__SHIFT 0x10 |
|---|
| 43904 | #define BIFC_SDP_CNTL_2__GSI_SDP_DISCON_HYSTERESIS_H__SHIFT 0x18 |
|---|
| 43905 | #define BIFC_SDP_CNTL_2__SDP_SION_DISCON_HYSTERESIS_MASK 0x000000FFL |
|---|
| 43906 | #define BIFC_SDP_CNTL_2__SDP_SION_DISCON_HYSTERESIS_H_MASK 0x00000F00L |
|---|
| 43907 | #define BIFC_SDP_CNTL_2__HRP_SDP_DISCON_HYSTERESIS_H_MASK 0x000F0000L |
|---|
| 43908 | #define BIFC_SDP_CNTL_2__GSI_SDP_DISCON_HYSTERESIS_H_MASK 0x0F000000L |
|---|
| 43909 | //NBIF_PGMST_CTRL |
|---|
| 43910 | #define NBIF_PGMST_CTRL__NBIF_CFG_PG_HYSTERESIS__SHIFT 0x0 |
|---|
| 43911 | #define NBIF_PGMST_CTRL__NBIF_CFG_PG_EN__SHIFT 0x8 |
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| 43912 | #define NBIF_PGMST_CTRL__NBIF_CFG_IDLENESS_COUNT_EN__SHIFT 0xa |
|---|
| 43913 | #define NBIF_PGMST_CTRL__NBIF_CFG_FW_PG_EXIT_EN__SHIFT 0xe |
|---|
| 43914 | #define NBIF_PGMST_CTRL__NBIF_CFG_PG_HYSTERESIS_MASK 0x000000FFL |
|---|
| 43915 | #define NBIF_PGMST_CTRL__NBIF_CFG_PG_EN_MASK 0x00000100L |
|---|
| 43916 | #define NBIF_PGMST_CTRL__NBIF_CFG_IDLENESS_COUNT_EN_MASK 0x00003C00L |
|---|
| 43917 | #define NBIF_PGMST_CTRL__NBIF_CFG_FW_PG_EXIT_EN_MASK 0x0000C000L |
|---|
| 43918 | //NBIF_PGSLV_CTRL |
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| 43919 | #define NBIF_PGSLV_CTRL__NBIF_CFG_IDLE_HYSTERESIS__SHIFT 0x0 |
|---|
| 43920 | #define NBIF_PGSLV_CTRL__NBIF_CFG_IDLE_HYSTERESIS_MASK 0x0000001FL |
|---|
| 43921 | //NBIF_PG_MISC_CTRL |
|---|
| 43922 | #define NBIF_PG_MISC_CTRL__NBIF_PG_ENDP_D3_ONLY__SHIFT 0xa |
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| 43923 | #define NBIF_PG_MISC_CTRL__NBIF_PG_CLK_PERM1__SHIFT 0xd |
|---|
| 43924 | #define NBIF_PG_MISC_CTRL__NBIF_PG_DS_ALLOW_DIS__SHIFT 0xe |
|---|
| 43925 | #define NBIF_PG_MISC_CTRL__NBIF_PG_CLK_PERM2__SHIFT 0x10 |
|---|
| 43926 | #define NBIF_PG_MISC_CTRL__NBIF_CFG_REFCLK_CYCLE_FOR_200NS__SHIFT 0x18 |
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| 43927 | #define NBIF_PG_MISC_CTRL__NBIF_PG_PCIE_NBIF_LD_MASK__SHIFT 0x1e |
|---|
| 43928 | #define NBIF_PG_MISC_CTRL__NBIF_CFG_PG_EXIT_OVERRIDE__SHIFT 0x1f |
|---|
| 43929 | #define NBIF_PG_MISC_CTRL__NBIF_PG_ENDP_D3_ONLY_MASK 0x00000400L |
|---|
| 43930 | #define NBIF_PG_MISC_CTRL__NBIF_PG_CLK_PERM1_MASK 0x00002000L |
|---|
| 43931 | #define NBIF_PG_MISC_CTRL__NBIF_PG_DS_ALLOW_DIS_MASK 0x00004000L |
|---|
| 43932 | #define NBIF_PG_MISC_CTRL__NBIF_PG_CLK_PERM2_MASK 0x00010000L |
|---|
| 43933 | #define NBIF_PG_MISC_CTRL__NBIF_CFG_REFCLK_CYCLE_FOR_200NS_MASK 0x3F000000L |
|---|
| 43934 | #define NBIF_PG_MISC_CTRL__NBIF_PG_PCIE_NBIF_LD_MASK_MASK 0x40000000L |
|---|
| 43935 | #define NBIF_PG_MISC_CTRL__NBIF_CFG_PG_EXIT_OVERRIDE_MASK 0x80000000L |
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| 43936 | //NBIF_HST_MISC_CTRL |
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| 43937 | #define NBIF_HST_MISC_CTRL__ACP_NP_OSTD_LIMIT__SHIFT 0x0 |
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| 43938 | #define NBIF_HST_MISC_CTRL__CVIP_NP_OSTD_LIMIT__SHIFT 0x8 |
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| 43939 | #define NBIF_HST_MISC_CTRL__ACP_NP_OSTD_LIMIT_MASK 0x000000FFL |
|---|
| 43940 | #define NBIF_HST_MISC_CTRL__CVIP_NP_OSTD_LIMIT_MASK 0x0000FF00L |
|---|
| 43941 | //SMN_MST_EP_CNTL3 |
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| 43943 | #define SMN_MST_EP_CNTL3__SMN_ZERO_BE_WR_EN_EP_DEV0_PF1__SHIFT 0x1 |
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| 43944 | #define SMN_MST_EP_CNTL3__SMN_ZERO_BE_WR_EN_EP_DEV0_PF2__SHIFT 0x2 |
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| 43945 | #define SMN_MST_EP_CNTL3__SMN_ZERO_BE_WR_EN_EP_DEV0_PF3__SHIFT 0x3 |
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| 43946 | #define SMN_MST_EP_CNTL3__SMN_ZERO_BE_WR_EN_EP_DEV0_PF4__SHIFT 0x4 |
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| 43947 | #define SMN_MST_EP_CNTL3__SMN_ZERO_BE_WR_EN_EP_DEV0_PF5__SHIFT 0x5 |
|---|
| 43948 | #define SMN_MST_EP_CNTL3__SMN_ZERO_BE_WR_EN_EP_DEV0_PF6__SHIFT 0x6 |
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| 43949 | #define SMN_MST_EP_CNTL3__SMN_ZERO_BE_WR_EN_EP_DEV0_PF7__SHIFT 0x7 |
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| 43950 | #define SMN_MST_EP_CNTL3__SMN_ZERO_BE_WR_EN_EP_DEV1_PF0__SHIFT 0x8 |
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| 43951 | #define SMN_MST_EP_CNTL3__SMN_ZERO_BE_WR_EN_EP_DEV1_PF1__SHIFT 0x9 |
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| 43952 | #define SMN_MST_EP_CNTL3__SMN_ZERO_BE_WR_EN_EP_DEV1_PF2__SHIFT 0xa |
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| 43956 | #define SMN_MST_EP_CNTL3__SMN_ZERO_BE_WR_EN_EP_DEV1_PF6__SHIFT 0xe |
|---|
| 43957 | #define SMN_MST_EP_CNTL3__SMN_ZERO_BE_WR_EN_EP_DEV1_PF7__SHIFT 0xf |
|---|
| 43958 | #define SMN_MST_EP_CNTL3__SMN_ZERO_BE_WR_EN_EP_DEV2_PF0__SHIFT 0x10 |
|---|
| 43959 | #define SMN_MST_EP_CNTL3__SMN_ZERO_BE_WR_EN_EP_DEV2_PF1__SHIFT 0x11 |
|---|
| 43960 | #define SMN_MST_EP_CNTL3__SMN_ZERO_BE_WR_EN_EP_DEV2_PF2__SHIFT 0x12 |
|---|
| 43961 | #define SMN_MST_EP_CNTL3__SMN_ZERO_BE_WR_EN_EP_DEV2_PF3__SHIFT 0x13 |
|---|
| 43962 | #define SMN_MST_EP_CNTL3__SMN_ZERO_BE_WR_EN_EP_DEV2_PF4__SHIFT 0x14 |
|---|
| 43963 | #define SMN_MST_EP_CNTL3__SMN_ZERO_BE_WR_EN_EP_DEV2_PF5__SHIFT 0x15 |
|---|
| 43964 | #define SMN_MST_EP_CNTL3__SMN_ZERO_BE_WR_EN_EP_DEV2_PF6__SHIFT 0x16 |
|---|
| 43965 | #define SMN_MST_EP_CNTL3__SMN_ZERO_BE_WR_EN_EP_DEV2_PF7__SHIFT 0x17 |
|---|
| 43966 | #define SMN_MST_EP_CNTL3__SMN_ZERO_BE_WR_EN_EP_DEV0_PF0_MASK 0x00000001L |
|---|
| 43967 | #define SMN_MST_EP_CNTL3__SMN_ZERO_BE_WR_EN_EP_DEV0_PF1_MASK 0x00000002L |
|---|
| 43968 | #define SMN_MST_EP_CNTL3__SMN_ZERO_BE_WR_EN_EP_DEV0_PF2_MASK 0x00000004L |
|---|
| 43969 | #define SMN_MST_EP_CNTL3__SMN_ZERO_BE_WR_EN_EP_DEV0_PF3_MASK 0x00000008L |
|---|
| 43970 | #define SMN_MST_EP_CNTL3__SMN_ZERO_BE_WR_EN_EP_DEV0_PF4_MASK 0x00000010L |
|---|
| 43971 | #define SMN_MST_EP_CNTL3__SMN_ZERO_BE_WR_EN_EP_DEV0_PF5_MASK 0x00000020L |
|---|
| 43972 | #define SMN_MST_EP_CNTL3__SMN_ZERO_BE_WR_EN_EP_DEV0_PF6_MASK 0x00000040L |
|---|
| 43973 | #define SMN_MST_EP_CNTL3__SMN_ZERO_BE_WR_EN_EP_DEV0_PF7_MASK 0x00000080L |
|---|
| 43974 | #define SMN_MST_EP_CNTL3__SMN_ZERO_BE_WR_EN_EP_DEV1_PF0_MASK 0x00000100L |
|---|
| 43975 | #define SMN_MST_EP_CNTL3__SMN_ZERO_BE_WR_EN_EP_DEV1_PF1_MASK 0x00000200L |
|---|
| 43976 | #define SMN_MST_EP_CNTL3__SMN_ZERO_BE_WR_EN_EP_DEV1_PF2_MASK 0x00000400L |
|---|
| 43977 | #define SMN_MST_EP_CNTL3__SMN_ZERO_BE_WR_EN_EP_DEV1_PF3_MASK 0x00000800L |
|---|
| 43978 | #define SMN_MST_EP_CNTL3__SMN_ZERO_BE_WR_EN_EP_DEV1_PF4_MASK 0x00001000L |
|---|
| 43979 | #define SMN_MST_EP_CNTL3__SMN_ZERO_BE_WR_EN_EP_DEV1_PF5_MASK 0x00002000L |
|---|
| 43980 | #define SMN_MST_EP_CNTL3__SMN_ZERO_BE_WR_EN_EP_DEV1_PF6_MASK 0x00004000L |
|---|
| 43981 | #define SMN_MST_EP_CNTL3__SMN_ZERO_BE_WR_EN_EP_DEV1_PF7_MASK 0x00008000L |
|---|
| 43982 | #define SMN_MST_EP_CNTL3__SMN_ZERO_BE_WR_EN_EP_DEV2_PF0_MASK 0x00010000L |
|---|
| 43983 | #define SMN_MST_EP_CNTL3__SMN_ZERO_BE_WR_EN_EP_DEV2_PF1_MASK 0x00020000L |
|---|
| 43984 | #define SMN_MST_EP_CNTL3__SMN_ZERO_BE_WR_EN_EP_DEV2_PF2_MASK 0x00040000L |
|---|
| 43985 | #define SMN_MST_EP_CNTL3__SMN_ZERO_BE_WR_EN_EP_DEV2_PF3_MASK 0x00080000L |
|---|
| 43986 | #define SMN_MST_EP_CNTL3__SMN_ZERO_BE_WR_EN_EP_DEV2_PF4_MASK 0x00100000L |
|---|
| 43987 | #define SMN_MST_EP_CNTL3__SMN_ZERO_BE_WR_EN_EP_DEV2_PF5_MASK 0x00200000L |
|---|
| 43988 | #define SMN_MST_EP_CNTL3__SMN_ZERO_BE_WR_EN_EP_DEV2_PF6_MASK 0x00400000L |
|---|
| 43989 | #define SMN_MST_EP_CNTL3__SMN_ZERO_BE_WR_EN_EP_DEV2_PF7_MASK 0x00800000L |
|---|
| 43990 | //SMN_MST_EP_CNTL4 |
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| 43993 | #define SMN_MST_EP_CNTL4__SMN_ZERO_BE_RD_EN_EP_DEV0_PF2__SHIFT 0x2 |
|---|
| 43994 | #define SMN_MST_EP_CNTL4__SMN_ZERO_BE_RD_EN_EP_DEV0_PF3__SHIFT 0x3 |
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| 43995 | #define SMN_MST_EP_CNTL4__SMN_ZERO_BE_RD_EN_EP_DEV0_PF4__SHIFT 0x4 |
|---|
| 43996 | #define SMN_MST_EP_CNTL4__SMN_ZERO_BE_RD_EN_EP_DEV0_PF5__SHIFT 0x5 |
|---|
| 43997 | #define SMN_MST_EP_CNTL4__SMN_ZERO_BE_RD_EN_EP_DEV0_PF6__SHIFT 0x6 |
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| 44007 | #define SMN_MST_EP_CNTL4__SMN_ZERO_BE_RD_EN_EP_DEV2_PF0__SHIFT 0x10 |
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| 44009 | #define SMN_MST_EP_CNTL4__SMN_ZERO_BE_RD_EN_EP_DEV2_PF2__SHIFT 0x12 |
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| 44010 | #define SMN_MST_EP_CNTL4__SMN_ZERO_BE_RD_EN_EP_DEV2_PF3__SHIFT 0x13 |
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| 44012 | #define SMN_MST_EP_CNTL4__SMN_ZERO_BE_RD_EN_EP_DEV2_PF5__SHIFT 0x15 |
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| 44013 | #define SMN_MST_EP_CNTL4__SMN_ZERO_BE_RD_EN_EP_DEV2_PF6__SHIFT 0x16 |
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| 44014 | #define SMN_MST_EP_CNTL4__SMN_ZERO_BE_RD_EN_EP_DEV2_PF7__SHIFT 0x17 |
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| 44015 | #define SMN_MST_EP_CNTL4__SMN_ZERO_BE_RD_EN_EP_DEV0_PF0_MASK 0x00000001L |
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| 44016 | #define SMN_MST_EP_CNTL4__SMN_ZERO_BE_RD_EN_EP_DEV0_PF1_MASK 0x00000002L |
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| 44017 | #define SMN_MST_EP_CNTL4__SMN_ZERO_BE_RD_EN_EP_DEV0_PF2_MASK 0x00000004L |
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| 44018 | #define SMN_MST_EP_CNTL4__SMN_ZERO_BE_RD_EN_EP_DEV0_PF3_MASK 0x00000008L |
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| 44020 | #define SMN_MST_EP_CNTL4__SMN_ZERO_BE_RD_EN_EP_DEV0_PF5_MASK 0x00000020L |
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| 44022 | #define SMN_MST_EP_CNTL4__SMN_ZERO_BE_RD_EN_EP_DEV0_PF7_MASK 0x00000080L |
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| 44023 | #define SMN_MST_EP_CNTL4__SMN_ZERO_BE_RD_EN_EP_DEV1_PF0_MASK 0x00000100L |
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| 44024 | #define SMN_MST_EP_CNTL4__SMN_ZERO_BE_RD_EN_EP_DEV1_PF1_MASK 0x00000200L |
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| 44025 | #define SMN_MST_EP_CNTL4__SMN_ZERO_BE_RD_EN_EP_DEV1_PF2_MASK 0x00000400L |
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| 44026 | #define SMN_MST_EP_CNTL4__SMN_ZERO_BE_RD_EN_EP_DEV1_PF3_MASK 0x00000800L |
|---|
| 44027 | #define SMN_MST_EP_CNTL4__SMN_ZERO_BE_RD_EN_EP_DEV1_PF4_MASK 0x00001000L |
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| 44028 | #define SMN_MST_EP_CNTL4__SMN_ZERO_BE_RD_EN_EP_DEV1_PF5_MASK 0x00002000L |
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| 44029 | #define SMN_MST_EP_CNTL4__SMN_ZERO_BE_RD_EN_EP_DEV1_PF6_MASK 0x00004000L |
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| 44030 | #define SMN_MST_EP_CNTL4__SMN_ZERO_BE_RD_EN_EP_DEV1_PF7_MASK 0x00008000L |
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| 44031 | #define SMN_MST_EP_CNTL4__SMN_ZERO_BE_RD_EN_EP_DEV2_PF0_MASK 0x00010000L |
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| 44032 | #define SMN_MST_EP_CNTL4__SMN_ZERO_BE_RD_EN_EP_DEV2_PF1_MASK 0x00020000L |
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| 44033 | #define SMN_MST_EP_CNTL4__SMN_ZERO_BE_RD_EN_EP_DEV2_PF2_MASK 0x00040000L |
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| 44034 | #define SMN_MST_EP_CNTL4__SMN_ZERO_BE_RD_EN_EP_DEV2_PF3_MASK 0x00080000L |
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| 44035 | #define SMN_MST_EP_CNTL4__SMN_ZERO_BE_RD_EN_EP_DEV2_PF4_MASK 0x00100000L |
|---|
| 44036 | #define SMN_MST_EP_CNTL4__SMN_ZERO_BE_RD_EN_EP_DEV2_PF5_MASK 0x00200000L |
|---|
| 44037 | #define SMN_MST_EP_CNTL4__SMN_ZERO_BE_RD_EN_EP_DEV2_PF6_MASK 0x00400000L |
|---|
| 44038 | #define SMN_MST_EP_CNTL4__SMN_ZERO_BE_RD_EN_EP_DEV2_PF7_MASK 0x00800000L |
|---|
| 44039 | //SMN_MST_CNTL1 |
|---|
| 44040 | #define SMN_MST_CNTL1__SMN_ERRRSP_DATA_ALLF_DIS_UPS__SHIFT 0x0 |
|---|
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|---|
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| 44091 | #define SMN_MST_EP_CNTL5__SMN_ERRRSP_DATA_ALLF_DIS_EP_DEV2_PF2_MASK 0x00040000L |
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| 44094 | #define SMN_MST_EP_CNTL5__SMN_ERRRSP_DATA_ALLF_DIS_EP_DEV2_PF5_MASK 0x00200000L |
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| 44103 | #define BIF_SELFRING_BUFFER_VID__RAS_ATHUB_ERR_EVENT_INTR_CID_MASK 0x00FF0000L |
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| 44104 | //BIF_SELFRING_VECTOR_CNTL |
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|---|
| 44107 | #define BIF_SELFRING_VECTOR_CNTL__MISC_DB_MNTR_INTR_DIS_MASK 0x00000001L |
|---|
| 44108 | #define BIF_SELFRING_VECTOR_CNTL__DB_MNTR_TS_FROM_MASK 0x00000002L |
|---|
| 44109 | //NBIF_STRAP_WRITE_CTRL |
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| 44110 | #define NBIF_STRAP_WRITE_CTRL__NBIF_STRAP_WRITE_ONCE_ENABLE__SHIFT 0x0 |
|---|
| 44111 | #define NBIF_STRAP_WRITE_CTRL__NBIF_STRAP_WRITE_ONCE_ENABLE_MASK 0x00000001L |
|---|
| 44112 | //NBIF_INTX_DSTATE_MISC_CNTL |
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| 44113 | #define NBIF_INTX_DSTATE_MISC_CNTL__DEASRT_INTX_DSTATE_CHK_DIS_EP__SHIFT 0x0 |
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|---|
| 44117 | #define NBIF_INTX_DSTATE_MISC_CNTL__DEASRT_INTX_IN_NOND0_EN_DN__SHIFT 0x4 |
|---|
| 44118 | #define NBIF_INTX_DSTATE_MISC_CNTL__PMI_INT_DIS_EP__SHIFT 0x5 |
|---|
| 44119 | #define NBIF_INTX_DSTATE_MISC_CNTL__PMI_INT_DIS_DN__SHIFT 0x6 |
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| 44120 | #define NBIF_INTX_DSTATE_MISC_CNTL__PMI_INT_DIS_SWUS__SHIFT 0x7 |
|---|
| 44121 | #define NBIF_INTX_DSTATE_MISC_CNTL__DEASRT_INTX_DSTATE_CHK_DIS_EP_MASK 0x00000001L |
|---|
| 44122 | #define NBIF_INTX_DSTATE_MISC_CNTL__DEASRT_INTX_DSTATE_CHK_DIS_DN_MASK 0x00000002L |
|---|
| 44123 | #define NBIF_INTX_DSTATE_MISC_CNTL__DEASRT_INTX_DSTATE_CHK_DIS_SWUS_MASK 0x00000004L |
|---|
| 44124 | #define NBIF_INTX_DSTATE_MISC_CNTL__DEASRT_INTX_IN_NOND0_EN_EP_MASK 0x00000008L |
|---|
| 44125 | #define NBIF_INTX_DSTATE_MISC_CNTL__DEASRT_INTX_IN_NOND0_EN_DN_MASK 0x00000010L |
|---|
| 44126 | #define NBIF_INTX_DSTATE_MISC_CNTL__PMI_INT_DIS_EP_MASK 0x00000020L |
|---|
| 44127 | #define NBIF_INTX_DSTATE_MISC_CNTL__PMI_INT_DIS_DN_MASK 0x00000040L |
|---|
| 44128 | #define NBIF_INTX_DSTATE_MISC_CNTL__PMI_INT_DIS_SWUS_MASK 0x00000080L |
|---|
| 44129 | //NBIF_PENDING_MISC_CNTL |
|---|
| 44130 | #define NBIF_PENDING_MISC_CNTL__FLR_MST_PEND_CHK_DIS__SHIFT 0x0 |
|---|
| 44131 | #define NBIF_PENDING_MISC_CNTL__FLR_SLV_PEND_CHK_DIS__SHIFT 0x1 |
|---|
| 44132 | #define NBIF_PENDING_MISC_CNTL__FLR_MST_PEND_CHK_DIS_MASK 0x00000001L |
|---|
| 44133 | #define NBIF_PENDING_MISC_CNTL__FLR_SLV_PEND_CHK_DIS_MASK 0x00000002L |
|---|
| 44134 | //BIF_GMI_WRR_WEIGHT |
|---|
| 44135 | #define BIF_GMI_WRR_WEIGHT__GMI_REQ_WRR_LRG_COUNTER_MODE__SHIFT 0x1d |
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| 44136 | #define BIF_GMI_WRR_WEIGHT__GMI_REQ_WRR_LRG_MODE__SHIFT 0x1e |
|---|
| 44137 | #define BIF_GMI_WRR_WEIGHT__GMI_REQ_WRR_LRG_SIZE_MODE__SHIFT 0x1f |
|---|
| 44138 | #define BIF_GMI_WRR_WEIGHT__GMI_REQ_WRR_LRG_COUNTER_MODE_MASK 0x20000000L |
|---|
| 44139 | #define BIF_GMI_WRR_WEIGHT__GMI_REQ_WRR_LRG_MODE_MASK 0x40000000L |
|---|
| 44140 | #define BIF_GMI_WRR_WEIGHT__GMI_REQ_WRR_LRG_SIZE_MODE_MASK 0x80000000L |
|---|
| 44141 | //BIF_GMI_WRR_WEIGHT2 |
|---|
| 44142 | #define BIF_GMI_WRR_WEIGHT2__GMI_REQ_ENTRY0_WEIGHT__SHIFT 0x0 |
|---|
| 44143 | #define BIF_GMI_WRR_WEIGHT2__GMI_REQ_ENTRY1_WEIGHT__SHIFT 0x8 |
|---|
| 44144 | #define BIF_GMI_WRR_WEIGHT2__GMI_REQ_ENTRY2_WEIGHT__SHIFT 0x10 |
|---|
| 44145 | #define BIF_GMI_WRR_WEIGHT2__GMI_REQ_ENTRY3_WEIGHT__SHIFT 0x18 |
|---|
| 44146 | #define BIF_GMI_WRR_WEIGHT2__GMI_REQ_ENTRY0_WEIGHT_MASK 0x000000FFL |
|---|
| 44147 | #define BIF_GMI_WRR_WEIGHT2__GMI_REQ_ENTRY1_WEIGHT_MASK 0x0000FF00L |
|---|
| 44148 | #define BIF_GMI_WRR_WEIGHT2__GMI_REQ_ENTRY2_WEIGHT_MASK 0x00FF0000L |
|---|
| 44149 | #define BIF_GMI_WRR_WEIGHT2__GMI_REQ_ENTRY3_WEIGHT_MASK 0xFF000000L |
|---|
| 44150 | //BIF_GMI_WRR_WEIGHT3 |
|---|
| 44151 | #define BIF_GMI_WRR_WEIGHT3__GMI_REQ_ENTRY4_WEIGHT__SHIFT 0x0 |
|---|
| 44152 | #define BIF_GMI_WRR_WEIGHT3__GMI_REQ_ENTRY5_WEIGHT__SHIFT 0x8 |
|---|
| 44153 | #define BIF_GMI_WRR_WEIGHT3__GMI_REQ_ENTRY6_WEIGHT__SHIFT 0x10 |
|---|
| 44154 | #define BIF_GMI_WRR_WEIGHT3__GMI_REQ_ENTRY7_WEIGHT__SHIFT 0x18 |
|---|
| 44155 | #define BIF_GMI_WRR_WEIGHT3__GMI_REQ_ENTRY4_WEIGHT_MASK 0x000000FFL |
|---|
| 44156 | #define BIF_GMI_WRR_WEIGHT3__GMI_REQ_ENTRY5_WEIGHT_MASK 0x0000FF00L |
|---|
| 44157 | #define BIF_GMI_WRR_WEIGHT3__GMI_REQ_ENTRY6_WEIGHT_MASK 0x00FF0000L |
|---|
| 44158 | #define BIF_GMI_WRR_WEIGHT3__GMI_REQ_ENTRY7_WEIGHT_MASK 0xFF000000L |
|---|
| 44159 | //NBIF_PWRBRK_REQUEST |
|---|
| 44160 | #define NBIF_PWRBRK_REQUEST__NBIF_PWRBRK_REQUEST__SHIFT 0x0 |
|---|
| 44161 | #define NBIF_PWRBRK_REQUEST__NBIF_PWRBRK_REQUEST_MASK 0x00000001L |
|---|
| 44162 | //BIF_ATOMIC_ERR_LOG_DEV0_F0 |
|---|
| 44163 | #define BIF_ATOMIC_ERR_LOG_DEV0_F0__UR_ATOMIC_OPCODE_DEV0_F0__SHIFT 0x0 |
|---|
| 44164 | #define BIF_ATOMIC_ERR_LOG_DEV0_F0__UR_ATOMIC_REQEN_LOW_DEV0_F0__SHIFT 0x1 |
|---|
| 44165 | #define BIF_ATOMIC_ERR_LOG_DEV0_F0__UR_ATOMIC_LENGTH_DEV0_F0__SHIFT 0x2 |
|---|
| 44166 | #define BIF_ATOMIC_ERR_LOG_DEV0_F0__UR_ATOMIC_NR_DEV0_F0__SHIFT 0x3 |
|---|
| 44167 | #define BIF_ATOMIC_ERR_LOG_DEV0_F0__CLEAR_UR_ATOMIC_OPCODE_DEV0_F0__SHIFT 0x10 |
|---|
| 44168 | #define BIF_ATOMIC_ERR_LOG_DEV0_F0__CLEAR_UR_ATOMIC_REQEN_LOW_DEV0_F0__SHIFT 0x11 |
|---|
| 44169 | #define BIF_ATOMIC_ERR_LOG_DEV0_F0__CLEAR_UR_ATOMIC_LENGTH_DEV0_F0__SHIFT 0x12 |
|---|
| 44170 | #define BIF_ATOMIC_ERR_LOG_DEV0_F0__CLEAR_UR_ATOMIC_NR_DEV0_F0__SHIFT 0x13 |
|---|
| 44171 | #define BIF_ATOMIC_ERR_LOG_DEV0_F0__UR_ATOMIC_OPCODE_DEV0_F0_MASK 0x00000001L |
|---|
| 44172 | #define BIF_ATOMIC_ERR_LOG_DEV0_F0__UR_ATOMIC_REQEN_LOW_DEV0_F0_MASK 0x00000002L |
|---|
| 44173 | #define BIF_ATOMIC_ERR_LOG_DEV0_F0__UR_ATOMIC_LENGTH_DEV0_F0_MASK 0x00000004L |
|---|
| 44174 | #define BIF_ATOMIC_ERR_LOG_DEV0_F0__UR_ATOMIC_NR_DEV0_F0_MASK 0x00000008L |
|---|
| 44175 | #define BIF_ATOMIC_ERR_LOG_DEV0_F0__CLEAR_UR_ATOMIC_OPCODE_DEV0_F0_MASK 0x00010000L |
|---|
| 44176 | #define BIF_ATOMIC_ERR_LOG_DEV0_F0__CLEAR_UR_ATOMIC_REQEN_LOW_DEV0_F0_MASK 0x00020000L |
|---|
| 44177 | #define BIF_ATOMIC_ERR_LOG_DEV0_F0__CLEAR_UR_ATOMIC_LENGTH_DEV0_F0_MASK 0x00040000L |
|---|
| 44178 | #define BIF_ATOMIC_ERR_LOG_DEV0_F0__CLEAR_UR_ATOMIC_NR_DEV0_F0_MASK 0x00080000L |
|---|
| 44179 | //BIF_ATOMIC_ERR_LOG_DEV0_F1 |
|---|
| 44180 | #define BIF_ATOMIC_ERR_LOG_DEV0_F1__UR_ATOMIC_OPCODE_DEV0_F1__SHIFT 0x0 |
|---|
| 44181 | #define BIF_ATOMIC_ERR_LOG_DEV0_F1__UR_ATOMIC_REQEN_LOW_DEV0_F1__SHIFT 0x1 |
|---|
| 44182 | #define BIF_ATOMIC_ERR_LOG_DEV0_F1__UR_ATOMIC_LENGTH_DEV0_F1__SHIFT 0x2 |
|---|
| 44183 | #define BIF_ATOMIC_ERR_LOG_DEV0_F1__UR_ATOMIC_NR_DEV0_F1__SHIFT 0x3 |
|---|
| 44184 | #define BIF_ATOMIC_ERR_LOG_DEV0_F1__CLEAR_UR_ATOMIC_OPCODE_DEV0_F1__SHIFT 0x10 |
|---|
| 44185 | #define BIF_ATOMIC_ERR_LOG_DEV0_F1__CLEAR_UR_ATOMIC_REQEN_LOW_DEV0_F1__SHIFT 0x11 |
|---|
| 44186 | #define BIF_ATOMIC_ERR_LOG_DEV0_F1__CLEAR_UR_ATOMIC_LENGTH_DEV0_F1__SHIFT 0x12 |
|---|
| 44187 | #define BIF_ATOMIC_ERR_LOG_DEV0_F1__CLEAR_UR_ATOMIC_NR_DEV0_F1__SHIFT 0x13 |
|---|
| 44188 | #define BIF_ATOMIC_ERR_LOG_DEV0_F1__UR_ATOMIC_OPCODE_DEV0_F1_MASK 0x00000001L |
|---|
| 44189 | #define BIF_ATOMIC_ERR_LOG_DEV0_F1__UR_ATOMIC_REQEN_LOW_DEV0_F1_MASK 0x00000002L |
|---|
| 44190 | #define BIF_ATOMIC_ERR_LOG_DEV0_F1__UR_ATOMIC_LENGTH_DEV0_F1_MASK 0x00000004L |
|---|
| 44191 | #define BIF_ATOMIC_ERR_LOG_DEV0_F1__UR_ATOMIC_NR_DEV0_F1_MASK 0x00000008L |
|---|
| 44192 | #define BIF_ATOMIC_ERR_LOG_DEV0_F1__CLEAR_UR_ATOMIC_OPCODE_DEV0_F1_MASK 0x00010000L |
|---|
| 44193 | #define BIF_ATOMIC_ERR_LOG_DEV0_F1__CLEAR_UR_ATOMIC_REQEN_LOW_DEV0_F1_MASK 0x00020000L |
|---|
| 44194 | #define BIF_ATOMIC_ERR_LOG_DEV0_F1__CLEAR_UR_ATOMIC_LENGTH_DEV0_F1_MASK 0x00040000L |
|---|
| 44195 | #define BIF_ATOMIC_ERR_LOG_DEV0_F1__CLEAR_UR_ATOMIC_NR_DEV0_F1_MASK 0x00080000L |
|---|
| 44196 | //BIF_ATOMIC_ERR_LOG_DEV0_F2 |
|---|
| 44197 | #define BIF_ATOMIC_ERR_LOG_DEV0_F2__UR_ATOMIC_OPCODE_DEV0_F2__SHIFT 0x0 |
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| 44259 | #define BIF_ATOMIC_ERR_LOG_DEV0_F5__UR_ATOMIC_NR_DEV0_F5_MASK 0x00000008L |
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| 44313 | #define BIF_ATOMIC_ERR_LOG_DEV1_F0__CLEAR_UR_ATOMIC_LENGTH_DEV1_F0_MASK 0x00040000L |
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| 44314 | #define BIF_ATOMIC_ERR_LOG_DEV1_F0__CLEAR_UR_ATOMIC_NR_DEV1_F0_MASK 0x00080000L |
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| 44315 | //BIF_ATOMIC_ERR_LOG_DEV1_F1 |
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| 44320 | #define BIF_ATOMIC_ERR_LOG_DEV1_F1__CLEAR_UR_ATOMIC_OPCODE_DEV1_F1__SHIFT 0x10 |
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| 44321 | #define BIF_ATOMIC_ERR_LOG_DEV1_F1__CLEAR_UR_ATOMIC_REQEN_LOW_DEV1_F1__SHIFT 0x11 |
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| 44322 | #define BIF_ATOMIC_ERR_LOG_DEV1_F1__CLEAR_UR_ATOMIC_LENGTH_DEV1_F1__SHIFT 0x12 |
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| 44323 | #define BIF_ATOMIC_ERR_LOG_DEV1_F1__CLEAR_UR_ATOMIC_NR_DEV1_F1__SHIFT 0x13 |
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| 44324 | #define BIF_ATOMIC_ERR_LOG_DEV1_F1__UR_ATOMIC_OPCODE_DEV1_F1_MASK 0x00000001L |
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| 44325 | #define BIF_ATOMIC_ERR_LOG_DEV1_F1__UR_ATOMIC_REQEN_LOW_DEV1_F1_MASK 0x00000002L |
|---|
| 44326 | #define BIF_ATOMIC_ERR_LOG_DEV1_F1__UR_ATOMIC_LENGTH_DEV1_F1_MASK 0x00000004L |
|---|
| 44327 | #define BIF_ATOMIC_ERR_LOG_DEV1_F1__UR_ATOMIC_NR_DEV1_F1_MASK 0x00000008L |
|---|
| 44328 | #define BIF_ATOMIC_ERR_LOG_DEV1_F1__CLEAR_UR_ATOMIC_OPCODE_DEV1_F1_MASK 0x00010000L |
|---|
| 44329 | #define BIF_ATOMIC_ERR_LOG_DEV1_F1__CLEAR_UR_ATOMIC_REQEN_LOW_DEV1_F1_MASK 0x00020000L |
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| 44330 | #define BIF_ATOMIC_ERR_LOG_DEV1_F1__CLEAR_UR_ATOMIC_LENGTH_DEV1_F1_MASK 0x00040000L |
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| 44331 | #define BIF_ATOMIC_ERR_LOG_DEV1_F1__CLEAR_UR_ATOMIC_NR_DEV1_F1_MASK 0x00080000L |
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| 44332 | //BIF_ATOMIC_ERR_LOG_DEV2_F0 |
|---|
| 44333 | #define BIF_ATOMIC_ERR_LOG_DEV2_F0__UR_ATOMIC_OPCODE_DEV2_F0__SHIFT 0x0 |
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| 44334 | #define BIF_ATOMIC_ERR_LOG_DEV2_F0__UR_ATOMIC_REQEN_LOW_DEV2_F0__SHIFT 0x1 |
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| 44335 | #define BIF_ATOMIC_ERR_LOG_DEV2_F0__UR_ATOMIC_LENGTH_DEV2_F0__SHIFT 0x2 |
|---|
| 44336 | #define BIF_ATOMIC_ERR_LOG_DEV2_F0__UR_ATOMIC_NR_DEV2_F0__SHIFT 0x3 |
|---|
| 44337 | #define BIF_ATOMIC_ERR_LOG_DEV2_F0__CLEAR_UR_ATOMIC_OPCODE_DEV2_F0__SHIFT 0x10 |
|---|
| 44338 | #define BIF_ATOMIC_ERR_LOG_DEV2_F0__CLEAR_UR_ATOMIC_REQEN_LOW_DEV2_F0__SHIFT 0x11 |
|---|
| 44339 | #define BIF_ATOMIC_ERR_LOG_DEV2_F0__CLEAR_UR_ATOMIC_LENGTH_DEV2_F0__SHIFT 0x12 |
|---|
| 44340 | #define BIF_ATOMIC_ERR_LOG_DEV2_F0__CLEAR_UR_ATOMIC_NR_DEV2_F0__SHIFT 0x13 |
|---|
| 44341 | #define BIF_ATOMIC_ERR_LOG_DEV2_F0__UR_ATOMIC_OPCODE_DEV2_F0_MASK 0x00000001L |
|---|
| 44342 | #define BIF_ATOMIC_ERR_LOG_DEV2_F0__UR_ATOMIC_REQEN_LOW_DEV2_F0_MASK 0x00000002L |
|---|
| 44343 | #define BIF_ATOMIC_ERR_LOG_DEV2_F0__UR_ATOMIC_LENGTH_DEV2_F0_MASK 0x00000004L |
|---|
| 44344 | #define BIF_ATOMIC_ERR_LOG_DEV2_F0__UR_ATOMIC_NR_DEV2_F0_MASK 0x00000008L |
|---|
| 44345 | #define BIF_ATOMIC_ERR_LOG_DEV2_F0__CLEAR_UR_ATOMIC_OPCODE_DEV2_F0_MASK 0x00010000L |
|---|
| 44346 | #define BIF_ATOMIC_ERR_LOG_DEV2_F0__CLEAR_UR_ATOMIC_REQEN_LOW_DEV2_F0_MASK 0x00020000L |
|---|
| 44347 | #define BIF_ATOMIC_ERR_LOG_DEV2_F0__CLEAR_UR_ATOMIC_LENGTH_DEV2_F0_MASK 0x00040000L |
|---|
| 44348 | #define BIF_ATOMIC_ERR_LOG_DEV2_F0__CLEAR_UR_ATOMIC_NR_DEV2_F0_MASK 0x00080000L |
|---|
| 44349 | //BIF_ATOMIC_ERR_LOG_DEV2_F1 |
|---|
| 44350 | #define BIF_ATOMIC_ERR_LOG_DEV2_F1__UR_ATOMIC_OPCODE_DEV2_F1__SHIFT 0x0 |
|---|
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| 44429 | #define BIF_ATOMIC_ERR_LOG_DEV2_F5__UR_ATOMIC_NR_DEV2_F5_MASK 0x00000008L |
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| 44430 | #define BIF_ATOMIC_ERR_LOG_DEV2_F5__CLEAR_UR_ATOMIC_OPCODE_DEV2_F5_MASK 0x00010000L |
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| 44431 | #define BIF_ATOMIC_ERR_LOG_DEV2_F5__CLEAR_UR_ATOMIC_REQEN_LOW_DEV2_F5_MASK 0x00020000L |
|---|
| 44432 | #define BIF_ATOMIC_ERR_LOG_DEV2_F5__CLEAR_UR_ATOMIC_LENGTH_DEV2_F5_MASK 0x00040000L |
|---|
| 44433 | #define BIF_ATOMIC_ERR_LOG_DEV2_F5__CLEAR_UR_ATOMIC_NR_DEV2_F5_MASK 0x00080000L |
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| 44434 | //BIF_ATOMIC_ERR_LOG_DEV2_F6 |
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| 44435 | #define BIF_ATOMIC_ERR_LOG_DEV2_F6__UR_ATOMIC_OPCODE_DEV2_F6__SHIFT 0x0 |
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| 44437 | #define BIF_ATOMIC_ERR_LOG_DEV2_F6__UR_ATOMIC_LENGTH_DEV2_F6__SHIFT 0x2 |
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| 44444 | #define BIF_ATOMIC_ERR_LOG_DEV2_F6__UR_ATOMIC_REQEN_LOW_DEV2_F6_MASK 0x00000002L |
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| 44445 | #define BIF_ATOMIC_ERR_LOG_DEV2_F6__UR_ATOMIC_LENGTH_DEV2_F6_MASK 0x00000004L |
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| 44446 | #define BIF_ATOMIC_ERR_LOG_DEV2_F6__UR_ATOMIC_NR_DEV2_F6_MASK 0x00000008L |
|---|
| 44447 | #define BIF_ATOMIC_ERR_LOG_DEV2_F6__CLEAR_UR_ATOMIC_OPCODE_DEV2_F6_MASK 0x00010000L |
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| 44449 | #define BIF_ATOMIC_ERR_LOG_DEV2_F6__CLEAR_UR_ATOMIC_LENGTH_DEV2_F6_MASK 0x00040000L |
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| 44450 | #define BIF_ATOMIC_ERR_LOG_DEV2_F6__CLEAR_UR_ATOMIC_NR_DEV2_F6_MASK 0x00080000L |
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| 44457 | #define BIF_DMA_MP4_ERR_LOG__MP4SDP_ATOMIC_REQEN_LOW_ERR_MASK 0x00000002L |
|---|
| 44458 | #define BIF_DMA_MP4_ERR_LOG__CLEAR_MP4SDP_VC4_NON_DVM_ERR_MASK 0x00010000L |
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| 44459 | #define BIF_DMA_MP4_ERR_LOG__CLEAR_MP4SDP_ATOMIC_REQEN_LOW_ERR_MASK 0x00020000L |
|---|
| 44460 | //BIF_PASID_ERR_LOG |
|---|
| 44461 | #define BIF_PASID_ERR_LOG__PASID_ERR_DEV0_F0__SHIFT 0x0 |
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|---|
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| 44470 | #define BIF_PASID_ERR_LOG__PASID_ERR_DEV1_F1__SHIFT 0x9 |
|---|
| 44471 | #define BIF_PASID_ERR_LOG__PASID_ERR_DEV2_F0__SHIFT 0x10 |
|---|
| 44472 | #define BIF_PASID_ERR_LOG__PASID_ERR_DEV2_F1__SHIFT 0x11 |
|---|
| 44473 | #define BIF_PASID_ERR_LOG__PASID_ERR_DEV2_F2__SHIFT 0x12 |
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| 44474 | #define BIF_PASID_ERR_LOG__PASID_ERR_DEV2_F3__SHIFT 0x13 |
|---|
| 44475 | #define BIF_PASID_ERR_LOG__PASID_ERR_DEV2_F4__SHIFT 0x14 |
|---|
| 44476 | #define BIF_PASID_ERR_LOG__PASID_ERR_DEV2_F5__SHIFT 0x15 |
|---|
| 44477 | #define BIF_PASID_ERR_LOG__PASID_ERR_DEV2_F6__SHIFT 0x16 |
|---|
| 44478 | #define BIF_PASID_ERR_LOG__PASID_ERR_DEV0_F0_MASK 0x00000001L |
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| 44479 | #define BIF_PASID_ERR_LOG__PASID_ERR_DEV0_F1_MASK 0x00000002L |
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| 44480 | #define BIF_PASID_ERR_LOG__PASID_ERR_DEV0_F2_MASK 0x00000004L |
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| 44481 | #define BIF_PASID_ERR_LOG__PASID_ERR_DEV0_F3_MASK 0x00000008L |
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| 44482 | #define BIF_PASID_ERR_LOG__PASID_ERR_DEV0_F4_MASK 0x00000010L |
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| 44483 | #define BIF_PASID_ERR_LOG__PASID_ERR_DEV0_F5_MASK 0x00000020L |
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| 44491 | #define BIF_PASID_ERR_LOG__PASID_ERR_DEV2_F3_MASK 0x00080000L |
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| 44493 | #define BIF_PASID_ERR_LOG__PASID_ERR_DEV2_F5_MASK 0x00200000L |
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| 44494 | #define BIF_PASID_ERR_LOG__PASID_ERR_DEV2_F6_MASK 0x00400000L |
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| 44495 | //BIF_PASID_ERR_CLR |
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| 44496 | #define BIF_PASID_ERR_CLR__PASID_ERR_CLR_DEV0_F0__SHIFT 0x0 |
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| 44508 | #define BIF_PASID_ERR_CLR__PASID_ERR_CLR_DEV2_F2__SHIFT 0x12 |
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| 45206 | #define NBIF_SMN_VWR_VCHG_DIS_CTRL_HI__SMN_VWR_VCHG_SET39_DIS__SHIFT 0x7 |
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| 45208 | #define NBIF_SMN_VWR_VCHG_DIS_CTRL_HI__SMN_VWR_VCHG_SET41_DIS__SHIFT 0x9 |
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| 45209 | #define NBIF_SMN_VWR_VCHG_DIS_CTRL_HI__SMN_VWR_VCHG_SET42_DIS__SHIFT 0xa |
|---|
| 45210 | #define NBIF_SMN_VWR_VCHG_DIS_CTRL_HI__SMN_VWR_VCHG_SET43_DIS__SHIFT 0xb |
|---|
| 45211 | #define NBIF_SMN_VWR_VCHG_DIS_CTRL_HI__SMN_VWR_VCHG_SET44_DIS__SHIFT 0xc |
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| 45212 | #define NBIF_SMN_VWR_VCHG_DIS_CTRL_HI__SMN_VWR_VCHG_SET45_DIS__SHIFT 0xd |
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| 45213 | #define NBIF_SMN_VWR_VCHG_DIS_CTRL_HI__SMN_VWR_VCHG_SET32_DIS_MASK 0x00000001L |
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| 45214 | #define NBIF_SMN_VWR_VCHG_DIS_CTRL_HI__SMN_VWR_VCHG_SET33_DIS_MASK 0x00000002L |
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| 45228 | #define NBIF_SMN_VWR_VCHG_RST_CTRL0_HI__SMN_VWR_VCHG_SET32_RST_DEF_REV__SHIFT 0x0 |
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| 45371 | #define BIFC_GMI_SDP_DAT_POOLCRED_ALLOC__VC0_ALLOC__SHIFT 0x0 |
|---|
| 45372 | #define BIFC_GMI_SDP_DAT_POOLCRED_ALLOC__VC1_ALLOC__SHIFT 0x4 |
|---|
| 45373 | #define BIFC_GMI_SDP_DAT_POOLCRED_ALLOC__VC2_ALLOC__SHIFT 0x8 |
|---|
| 45374 | #define BIFC_GMI_SDP_DAT_POOLCRED_ALLOC__VC3_ALLOC__SHIFT 0xc |
|---|
| 45375 | #define BIFC_GMI_SDP_DAT_POOLCRED_ALLOC__VC4_ALLOC__SHIFT 0x10 |
|---|
| 45376 | #define BIFC_GMI_SDP_DAT_POOLCRED_ALLOC__VC5_ALLOC__SHIFT 0x14 |
|---|
| 45377 | #define BIFC_GMI_SDP_DAT_POOLCRED_ALLOC__VC6_ALLOC__SHIFT 0x18 |
|---|
| 45378 | #define BIFC_GMI_SDP_DAT_POOLCRED_ALLOC__VC7_ALLOC__SHIFT 0x1c |
|---|
| 45379 | #define BIFC_GMI_SDP_DAT_POOLCRED_ALLOC__VC0_ALLOC_MASK 0x0000000FL |
|---|
| 45380 | #define BIFC_GMI_SDP_DAT_POOLCRED_ALLOC__VC1_ALLOC_MASK 0x000000F0L |
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| 45381 | #define BIFC_GMI_SDP_DAT_POOLCRED_ALLOC__VC2_ALLOC_MASK 0x00000F00L |
|---|
| 45382 | #define BIFC_GMI_SDP_DAT_POOLCRED_ALLOC__VC3_ALLOC_MASK 0x0000F000L |
|---|
| 45383 | #define BIFC_GMI_SDP_DAT_POOLCRED_ALLOC__VC4_ALLOC_MASK 0x000F0000L |
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| 45384 | #define BIFC_GMI_SDP_DAT_POOLCRED_ALLOC__VC5_ALLOC_MASK 0x00F00000L |
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| 45385 | #define BIFC_GMI_SDP_DAT_POOLCRED_ALLOC__VC6_ALLOC_MASK 0x0F000000L |
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| 45386 | #define BIFC_GMI_SDP_DAT_POOLCRED_ALLOC__VC7_ALLOC_MASK 0xF0000000L |
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|---|
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|---|
| 45392 | #define BIFC_GMI_SST_RDRSP_POOLCRED_ALLOC__VC4_ALLOC__SHIFT 0x10 |
|---|
| 45393 | #define BIFC_GMI_SST_RDRSP_POOLCRED_ALLOC__VC5_ALLOC__SHIFT 0x14 |
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| 45394 | #define BIFC_GMI_SST_RDRSP_POOLCRED_ALLOC__VC6_ALLOC__SHIFT 0x18 |
|---|
| 45395 | #define BIFC_GMI_SST_RDRSP_POOLCRED_ALLOC__VC7_ALLOC__SHIFT 0x1c |
|---|
| 45396 | #define BIFC_GMI_SST_RDRSP_POOLCRED_ALLOC__VC0_ALLOC_MASK 0x0000000FL |
|---|
| 45397 | #define BIFC_GMI_SST_RDRSP_POOLCRED_ALLOC__VC1_ALLOC_MASK 0x000000F0L |
|---|
| 45398 | #define BIFC_GMI_SST_RDRSP_POOLCRED_ALLOC__VC2_ALLOC_MASK 0x00000F00L |
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| 45399 | #define BIFC_GMI_SST_RDRSP_POOLCRED_ALLOC__VC3_ALLOC_MASK 0x0000F000L |
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| 45400 | #define BIFC_GMI_SST_RDRSP_POOLCRED_ALLOC__VC4_ALLOC_MASK 0x000F0000L |
|---|
| 45401 | #define BIFC_GMI_SST_RDRSP_POOLCRED_ALLOC__VC5_ALLOC_MASK 0x00F00000L |
|---|
| 45402 | #define BIFC_GMI_SST_RDRSP_POOLCRED_ALLOC__VC6_ALLOC_MASK 0x0F000000L |
|---|
| 45403 | #define BIFC_GMI_SST_RDRSP_POOLCRED_ALLOC__VC7_ALLOC_MASK 0xF0000000L |
|---|
| 45404 | //BIFC_GMI_SST_WRRSP_POOLCRED_ALLOC |
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| 45405 | #define BIFC_GMI_SST_WRRSP_POOLCRED_ALLOC__VC0_ALLOC__SHIFT 0x0 |
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| 45406 | #define BIFC_GMI_SST_WRRSP_POOLCRED_ALLOC__VC1_ALLOC__SHIFT 0x4 |
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| 45407 | #define BIFC_GMI_SST_WRRSP_POOLCRED_ALLOC__VC2_ALLOC__SHIFT 0x8 |
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| 45408 | #define BIFC_GMI_SST_WRRSP_POOLCRED_ALLOC__VC3_ALLOC__SHIFT 0xc |
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| 45409 | #define BIFC_GMI_SST_WRRSP_POOLCRED_ALLOC__VC4_ALLOC__SHIFT 0x10 |
|---|
| 45410 | #define BIFC_GMI_SST_WRRSP_POOLCRED_ALLOC__VC5_ALLOC__SHIFT 0x14 |
|---|
| 45411 | #define BIFC_GMI_SST_WRRSP_POOLCRED_ALLOC__VC6_ALLOC__SHIFT 0x18 |
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| 45412 | #define BIFC_GMI_SST_WRRSP_POOLCRED_ALLOC__VC7_ALLOC__SHIFT 0x1c |
|---|
| 45413 | #define BIFC_GMI_SST_WRRSP_POOLCRED_ALLOC__VC0_ALLOC_MASK 0x0000000FL |
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| 45414 | #define BIFC_GMI_SST_WRRSP_POOLCRED_ALLOC__VC1_ALLOC_MASK 0x000000F0L |
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| 45415 | #define BIFC_GMI_SST_WRRSP_POOLCRED_ALLOC__VC2_ALLOC_MASK 0x00000F00L |
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| 45416 | #define BIFC_GMI_SST_WRRSP_POOLCRED_ALLOC__VC3_ALLOC_MASK 0x0000F000L |
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| 45417 | #define BIFC_GMI_SST_WRRSP_POOLCRED_ALLOC__VC4_ALLOC_MASK 0x000F0000L |
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| 45418 | #define BIFC_GMI_SST_WRRSP_POOLCRED_ALLOC__VC5_ALLOC_MASK 0x00F00000L |
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| 45419 | #define BIFC_GMI_SST_WRRSP_POOLCRED_ALLOC__VC6_ALLOC_MASK 0x0F000000L |
|---|
| 45420 | #define BIFC_GMI_SST_WRRSP_POOLCRED_ALLOC__VC7_ALLOC_MASK 0xF0000000L |
|---|
| 45421 | //DISCON_HYSTERESIS_HEAD_CTRL |
|---|
| 45422 | #define DISCON_HYSTERESIS_HEAD_CTRL__GMI_DNS_SDP_DISCON_HYSTERESIS_H__SHIFT 0x0 |
|---|
| 45423 | #define DISCON_HYSTERESIS_HEAD_CTRL__GMI_UPS_SDP_DISCON_HYSTERESIS_H__SHIFT 0x8 |
|---|
| 45424 | #define DISCON_HYSTERESIS_HEAD_CTRL__GMI_DNS_SDP_DISCON_HYSTERESIS_H_MASK 0x0000000FL |
|---|
| 45425 | #define DISCON_HYSTERESIS_HEAD_CTRL__GMI_UPS_SDP_DISCON_HYSTERESIS_H_MASK 0x00000F00L |
|---|
| 45426 | //BIFC_PCIE_BDF_CNTL0 |
|---|
| 45427 | #define BIFC_PCIE_BDF_CNTL0__DMA_NON_PCIEFUNC_BUSDEVFUNC_CL0__SHIFT 0x0 |
|---|
| 45428 | #define BIFC_PCIE_BDF_CNTL0__DMA_NON_PCIEFUNC_BUSDEVFUNC_CL1__SHIFT 0x10 |
|---|
| 45429 | #define BIFC_PCIE_BDF_CNTL0__DMA_NON_PCIEFUNC_BUSDEVFUNC_CL0_MASK 0x0000FFFFL |
|---|
| 45430 | #define BIFC_PCIE_BDF_CNTL0__DMA_NON_PCIEFUNC_BUSDEVFUNC_CL1_MASK 0xFFFF0000L |
|---|
| 45431 | //BIFC_PCIE_BDF_CNTL1 |
|---|
| 45432 | #define BIFC_PCIE_BDF_CNTL1__DMA_NON_PCIEFUNC_BUSDEVFUNC_CL2__SHIFT 0x0 |
|---|
| 45433 | #define BIFC_PCIE_BDF_CNTL1__DMA_NON_PCIEFUNC_BUSDEVFUNC_CL3__SHIFT 0x10 |
|---|
| 45434 | #define BIFC_PCIE_BDF_CNTL1__DMA_NON_PCIEFUNC_BUSDEVFUNC_CL2_MASK 0x0000FFFFL |
|---|
| 45435 | #define BIFC_PCIE_BDF_CNTL1__DMA_NON_PCIEFUNC_BUSDEVFUNC_CL3_MASK 0xFFFF0000L |
|---|
| 45436 | //BIFC_EARLY_WAKEUP_CNTL |
|---|
| 45437 | #define BIFC_EARLY_WAKEUP_CNTL__NBIF_EARLY_WAKEUP_BY_CLIENT_ACTIVE__SHIFT 0x0 |
|---|
| 45438 | #define BIFC_EARLY_WAKEUP_CNTL__NBIF_EARLY_WAKEUP_BY_CLIENT_DS_EXIT__SHIFT 0x1 |
|---|
| 45439 | #define BIFC_EARLY_WAKEUP_CNTL__NBIF_EARLY_WAKEUP_ALLOW_AER_ACTIVE__SHIFT 0x2 |
|---|
| 45440 | #define BIFC_EARLY_WAKEUP_CNTL__NBIF_EARLY_WAKEUP_BY_CLIENT_ACTIVE_MASK 0x00000001L |
|---|
| 45441 | #define BIFC_EARLY_WAKEUP_CNTL__NBIF_EARLY_WAKEUP_BY_CLIENT_DS_EXIT_MASK 0x00000002L |
|---|
| 45442 | #define BIFC_EARLY_WAKEUP_CNTL__NBIF_EARLY_WAKEUP_ALLOW_AER_ACTIVE_MASK 0x00000004L |
|---|
| 45443 | //BIFC_PERF_CNT_MMIO_RD_H16BIT |
|---|
| 45444 | #define BIFC_PERF_CNT_MMIO_RD_H16BIT__PERF_CNT_MMIO_RD_VALUE_H16BIT__SHIFT 0x0 |
|---|
| 45445 | #define BIFC_PERF_CNT_MMIO_RD_H16BIT__PERF_CNT_MMIO_RD_VALUE_H16BIT_MASK 0x0000FFFFL |
|---|
| 45446 | //BIFC_PERF_CNT_MMIO_WR_H16BIT |
|---|
| 45447 | #define BIFC_PERF_CNT_MMIO_WR_H16BIT__PERF_CNT_MMIO_WR_VALUE_H16BIT__SHIFT 0x0 |
|---|
| 45448 | #define BIFC_PERF_CNT_MMIO_WR_H16BIT__PERF_CNT_MMIO_WR_VALUE_H16BIT_MASK 0x0000FFFFL |
|---|
| 45449 | //BIFC_PERF_CNT_DMA_RD_H16BIT |
|---|
| 45450 | #define BIFC_PERF_CNT_DMA_RD_H16BIT__PERF_CNT_DMA_RD_VALUE_H16BIT__SHIFT 0x0 |
|---|
| 45451 | #define BIFC_PERF_CNT_DMA_RD_H16BIT__PERF_CNT_DMA_RD_VALUE_H16BIT_MASK 0x0000FFFFL |
|---|
| 45452 | //BIFC_PERF_CNT_DMA_WR_H16BIT |
|---|
| 45453 | #define BIFC_PERF_CNT_DMA_WR_H16BIT__PERF_CNT_DMA_WR_VALUE_H16BIT__SHIFT 0x0 |
|---|
| 45454 | #define BIFC_PERF_CNT_DMA_WR_H16BIT__PERF_CNT_DMA_WR_VALUE_H16BIT_MASK 0x0000FFFFL |
|---|
| 45455 | |
|---|
| 45456 | |
|---|
| 45457 | // addressBlock: nbio_nbif0_bif_rst_bif_rst_regblk |
|---|
| 45458 | //HARD_RST_CTRL |
|---|
| 45459 | #define HARD_RST_CTRL__DSPT_CFG_RST_EN__SHIFT 0x0 |
|---|
| 45460 | #define HARD_RST_CTRL__DSPT_CFG_STICKY_RST_EN__SHIFT 0x1 |
|---|
| 45461 | #define HARD_RST_CTRL__DSPT_PRV_RST_EN__SHIFT 0x2 |
|---|
| 45462 | #define HARD_RST_CTRL__DSPT_PRV_STICKY_RST_EN__SHIFT 0x3 |
|---|
| 45463 | #define HARD_RST_CTRL__EP_CFG_RST_EN__SHIFT 0x4 |
|---|
| 45464 | #define HARD_RST_CTRL__EP_CFG_STICKY_RST_EN__SHIFT 0x5 |
|---|
| 45465 | #define HARD_RST_CTRL__EP_PRV_RST_EN__SHIFT 0x6 |
|---|
| 45466 | #define HARD_RST_CTRL__EP_PRV_STICKY_RST_EN__SHIFT 0x7 |
|---|
| 45467 | #define HARD_RST_CTRL__SDP_PORT_RESET_EN__SHIFT 0x9 |
|---|
| 45468 | #define HARD_RST_CTRL__SION_AON_RESET_EN__SHIFT 0xa |
|---|
| 45469 | #define HARD_RST_CTRL__STRAP_RST_EN__SHIFT 0x17 |
|---|
| 45470 | #define HARD_RST_CTRL__SWUS_SHADOW_RST_EN__SHIFT 0x1c |
|---|
| 45471 | #define HARD_RST_CTRL__CORE_STICKY_RST_EN__SHIFT 0x1d |
|---|
| 45472 | #define HARD_RST_CTRL__RELOAD_STRAP_EN__SHIFT 0x1e |
|---|
| 45473 | #define HARD_RST_CTRL__CORE_RST_EN__SHIFT 0x1f |
|---|
| 45474 | #define HARD_RST_CTRL__DSPT_CFG_RST_EN_MASK 0x00000001L |
|---|
| 45475 | #define HARD_RST_CTRL__DSPT_CFG_STICKY_RST_EN_MASK 0x00000002L |
|---|
| 45476 | #define HARD_RST_CTRL__DSPT_PRV_RST_EN_MASK 0x00000004L |
|---|
| 45477 | #define HARD_RST_CTRL__DSPT_PRV_STICKY_RST_EN_MASK 0x00000008L |
|---|
| 45478 | #define HARD_RST_CTRL__EP_CFG_RST_EN_MASK 0x00000010L |
|---|
| 45479 | #define HARD_RST_CTRL__EP_CFG_STICKY_RST_EN_MASK 0x00000020L |
|---|
| 45480 | #define HARD_RST_CTRL__EP_PRV_RST_EN_MASK 0x00000040L |
|---|
| 45481 | #define HARD_RST_CTRL__EP_PRV_STICKY_RST_EN_MASK 0x00000080L |
|---|
| 45482 | #define HARD_RST_CTRL__SDP_PORT_RESET_EN_MASK 0x00000200L |
|---|
| 45483 | #define HARD_RST_CTRL__SION_AON_RESET_EN_MASK 0x00000400L |
|---|
| 45484 | #define HARD_RST_CTRL__STRAP_RST_EN_MASK 0x00800000L |
|---|
| 45485 | #define HARD_RST_CTRL__SWUS_SHADOW_RST_EN_MASK 0x10000000L |
|---|
| 45486 | #define HARD_RST_CTRL__CORE_STICKY_RST_EN_MASK 0x20000000L |
|---|
| 45487 | #define HARD_RST_CTRL__RELOAD_STRAP_EN_MASK 0x40000000L |
|---|
| 45488 | #define HARD_RST_CTRL__CORE_RST_EN_MASK 0x80000000L |
|---|
| 45489 | //SELF_SOFT_RST |
|---|
| 45490 | #define SELF_SOFT_RST__DSPT0_CFG_RST__SHIFT 0x0 |
|---|
| 45491 | #define SELF_SOFT_RST__DSPT0_CFG_STICKY_RST__SHIFT 0x1 |
|---|
| 45492 | #define SELF_SOFT_RST__DSPT0_PRV_RST__SHIFT 0x2 |
|---|
| 45493 | #define SELF_SOFT_RST__DSPT0_PRV_STICKY_RST__SHIFT 0x3 |
|---|
| 45494 | #define SELF_SOFT_RST__EP0_CFG_RST__SHIFT 0x4 |
|---|
| 45495 | #define SELF_SOFT_RST__EP0_CFG_STICKY_RST__SHIFT 0x5 |
|---|
| 45496 | #define SELF_SOFT_RST__EP0_PRV_RST__SHIFT 0x6 |
|---|
| 45497 | #define SELF_SOFT_RST__EP0_PRV_STICKY_RST__SHIFT 0x7 |
|---|
| 45498 | #define SELF_SOFT_RST__DSPT1_CFG_RST__SHIFT 0x8 |
|---|
| 45499 | #define SELF_SOFT_RST__DSPT1_CFG_STICKY_RST__SHIFT 0x9 |
|---|
| 45500 | #define SELF_SOFT_RST__DSPT1_PRV_RST__SHIFT 0xa |
|---|
| 45501 | #define SELF_SOFT_RST__DSPT1_PRV_STICKY_RST__SHIFT 0xb |
|---|
| 45502 | #define SELF_SOFT_RST__EP1_CFG_RST__SHIFT 0xc |
|---|
| 45503 | #define SELF_SOFT_RST__EP1_CFG_STICKY_RST__SHIFT 0xd |
|---|
| 45504 | #define SELF_SOFT_RST__EP1_PRV_RST__SHIFT 0xe |
|---|
| 45505 | #define SELF_SOFT_RST__EP1_PRV_STICKY_RST__SHIFT 0xf |
|---|
| 45506 | #define SELF_SOFT_RST__DSPT2_CFG_RST__SHIFT 0x10 |
|---|
| 45507 | #define SELF_SOFT_RST__DSPT2_CFG_STICKY_RST__SHIFT 0x11 |
|---|
| 45508 | #define SELF_SOFT_RST__DSPT2_PRV_RST__SHIFT 0x12 |
|---|
| 45509 | #define SELF_SOFT_RST__DSPT2_PRV_STICKY_RST__SHIFT 0x13 |
|---|
| 45510 | #define SELF_SOFT_RST__EP2_CFG_RST__SHIFT 0x14 |
|---|
| 45511 | #define SELF_SOFT_RST__EP2_CFG_STICKY_RST__SHIFT 0x15 |
|---|
| 45512 | #define SELF_SOFT_RST__EP2_PRV_RST__SHIFT 0x16 |
|---|
| 45513 | #define SELF_SOFT_RST__EP2_PRV_STICKY_RST__SHIFT 0x17 |
|---|
| 45514 | #define SELF_SOFT_RST__HRPU_SDP_PORT_RST__SHIFT 0x18 |
|---|
| 45515 | #define SELF_SOFT_RST__GSID_SDP_PORT_RST__SHIFT 0x19 |
|---|
| 45516 | #define SELF_SOFT_RST__GMIU_SDP_PORT_RST__SHIFT 0x1a |
|---|
| 45517 | #define SELF_SOFT_RST__GMID_SDP_PORT_RST__SHIFT 0x1b |
|---|
| 45518 | #define SELF_SOFT_RST__SWUS_SHADOW_RST__SHIFT 0x1c |
|---|
| 45519 | #define SELF_SOFT_RST__CORE_STICKY_RST__SHIFT 0x1d |
|---|
| 45520 | #define SELF_SOFT_RST__RELOAD_STRAP__SHIFT 0x1e |
|---|
| 45521 | #define SELF_SOFT_RST__CORE_RST__SHIFT 0x1f |
|---|
| 45522 | #define SELF_SOFT_RST__DSPT0_CFG_RST_MASK 0x00000001L |
|---|
| 45523 | #define SELF_SOFT_RST__DSPT0_CFG_STICKY_RST_MASK 0x00000002L |
|---|
| 45524 | #define SELF_SOFT_RST__DSPT0_PRV_RST_MASK 0x00000004L |
|---|
| 45525 | #define SELF_SOFT_RST__DSPT0_PRV_STICKY_RST_MASK 0x00000008L |
|---|
| 45526 | #define SELF_SOFT_RST__EP0_CFG_RST_MASK 0x00000010L |
|---|
| 45527 | #define SELF_SOFT_RST__EP0_CFG_STICKY_RST_MASK 0x00000020L |
|---|
| 45528 | #define SELF_SOFT_RST__EP0_PRV_RST_MASK 0x00000040L |
|---|
| 45529 | #define SELF_SOFT_RST__EP0_PRV_STICKY_RST_MASK 0x00000080L |
|---|
| 45530 | #define SELF_SOFT_RST__DSPT1_CFG_RST_MASK 0x00000100L |
|---|
| 45531 | #define SELF_SOFT_RST__DSPT1_CFG_STICKY_RST_MASK 0x00000200L |
|---|
| 45532 | #define SELF_SOFT_RST__DSPT1_PRV_RST_MASK 0x00000400L |
|---|
| 45533 | #define SELF_SOFT_RST__DSPT1_PRV_STICKY_RST_MASK 0x00000800L |
|---|
| 45534 | #define SELF_SOFT_RST__EP1_CFG_RST_MASK 0x00001000L |
|---|
| 45535 | #define SELF_SOFT_RST__EP1_CFG_STICKY_RST_MASK 0x00002000L |
|---|
| 45536 | #define SELF_SOFT_RST__EP1_PRV_RST_MASK 0x00004000L |
|---|
| 45537 | #define SELF_SOFT_RST__EP1_PRV_STICKY_RST_MASK 0x00008000L |
|---|
| 45538 | #define SELF_SOFT_RST__DSPT2_CFG_RST_MASK 0x00010000L |
|---|
| 45539 | #define SELF_SOFT_RST__DSPT2_CFG_STICKY_RST_MASK 0x00020000L |
|---|
| 45540 | #define SELF_SOFT_RST__DSPT2_PRV_RST_MASK 0x00040000L |
|---|
| 45541 | #define SELF_SOFT_RST__DSPT2_PRV_STICKY_RST_MASK 0x00080000L |
|---|
| 45542 | #define SELF_SOFT_RST__EP2_CFG_RST_MASK 0x00100000L |
|---|
| 45543 | #define SELF_SOFT_RST__EP2_CFG_STICKY_RST_MASK 0x00200000L |
|---|
| 45544 | #define SELF_SOFT_RST__EP2_PRV_RST_MASK 0x00400000L |
|---|
| 45545 | #define SELF_SOFT_RST__EP2_PRV_STICKY_RST_MASK 0x00800000L |
|---|
| 45546 | #define SELF_SOFT_RST__HRPU_SDP_PORT_RST_MASK 0x01000000L |
|---|
| 45547 | #define SELF_SOFT_RST__GSID_SDP_PORT_RST_MASK 0x02000000L |
|---|
| 45548 | #define SELF_SOFT_RST__GMIU_SDP_PORT_RST_MASK 0x04000000L |
|---|
| 45549 | #define SELF_SOFT_RST__GMID_SDP_PORT_RST_MASK 0x08000000L |
|---|
| 45550 | #define SELF_SOFT_RST__SWUS_SHADOW_RST_MASK 0x10000000L |
|---|
| 45551 | #define SELF_SOFT_RST__CORE_STICKY_RST_MASK 0x20000000L |
|---|
| 45552 | #define SELF_SOFT_RST__RELOAD_STRAP_MASK 0x40000000L |
|---|
| 45553 | #define SELF_SOFT_RST__CORE_RST_MASK 0x80000000L |
|---|
| 45554 | //BIF_GFX_DRV_VPU_RST |
|---|
| 45555 | #define BIF_GFX_DRV_VPU_RST__DRV_MODE1_PF_CFG_RST__SHIFT 0x0 |
|---|
| 45556 | #define BIF_GFX_DRV_VPU_RST__DRV_MODE1_PF_CFG_FLR_EXC_RST__SHIFT 0x1 |
|---|
| 45557 | #define BIF_GFX_DRV_VPU_RST__DRV_MODE1_PF_CFG_STICKY_RST__SHIFT 0x2 |
|---|
| 45558 | #define BIF_GFX_DRV_VPU_RST__DRV_MODE1_PF_PRV_RST__SHIFT 0x3 |
|---|
| 45559 | #define BIF_GFX_DRV_VPU_RST__DRV_MODE1_PF_PRV_STICKY_RST__SHIFT 0x4 |
|---|
| 45560 | #define BIF_GFX_DRV_VPU_RST__DRV_MODE1_VF_CFG_RST__SHIFT 0x5 |
|---|
| 45561 | #define BIF_GFX_DRV_VPU_RST__DRV_MODE1_VF_CFG_STICKY_RST__SHIFT 0x6 |
|---|
| 45562 | #define BIF_GFX_DRV_VPU_RST__DRV_MODE1_VF_PRV_RST__SHIFT 0x7 |
|---|
| 45563 | #define BIF_GFX_DRV_VPU_RST__DRV_MODE1_PF_CFG_RST_MASK 0x00000001L |
|---|
| 45564 | #define BIF_GFX_DRV_VPU_RST__DRV_MODE1_PF_CFG_FLR_EXC_RST_MASK 0x00000002L |
|---|
| 45565 | #define BIF_GFX_DRV_VPU_RST__DRV_MODE1_PF_CFG_STICKY_RST_MASK 0x00000004L |
|---|
| 45566 | #define BIF_GFX_DRV_VPU_RST__DRV_MODE1_PF_PRV_RST_MASK 0x00000008L |
|---|
| 45567 | #define BIF_GFX_DRV_VPU_RST__DRV_MODE1_PF_PRV_STICKY_RST_MASK 0x00000010L |
|---|
| 45568 | #define BIF_GFX_DRV_VPU_RST__DRV_MODE1_VF_CFG_RST_MASK 0x00000020L |
|---|
| 45569 | #define BIF_GFX_DRV_VPU_RST__DRV_MODE1_VF_CFG_STICKY_RST_MASK 0x00000040L |
|---|
| 45570 | #define BIF_GFX_DRV_VPU_RST__DRV_MODE1_VF_PRV_RST_MASK 0x00000080L |
|---|
| 45571 | //BIF_RST_MISC_CTRL |
|---|
| 45572 | #define BIF_RST_MISC_CTRL__ERRSTATUS_KEPT_IN_PERSTB__SHIFT 0x0 |
|---|
| 45573 | #define BIF_RST_MISC_CTRL__DRV_RST_MODE__SHIFT 0x2 |
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| 45574 | #define BIF_RST_MISC_CTRL__DRV_RST_CFG_MASK__SHIFT 0x4 |
|---|
| 45575 | #define BIF_RST_MISC_CTRL__DRV_RST_BITS_AUTO_CLEAR__SHIFT 0x5 |
|---|
| 45576 | #define BIF_RST_MISC_CTRL__FLR_RST_BIT_AUTO_CLEAR__SHIFT 0x6 |
|---|
| 45577 | #define BIF_RST_MISC_CTRL__STRAP_EP_LNK_RST_IOV_EN__SHIFT 0x8 |
|---|
| 45578 | #define BIF_RST_MISC_CTRL__LNK_RST_GRACE_MODE__SHIFT 0x9 |
|---|
| 45579 | #define BIF_RST_MISC_CTRL__LNK_RST_GRACE_TIMEOUT__SHIFT 0xa |
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| 45580 | #define BIF_RST_MISC_CTRL__LNK_RST_TIMER_SEL__SHIFT 0xd |
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| 45581 | #define BIF_RST_MISC_CTRL__LNK_RST_TIMER2_SEL__SHIFT 0xf |
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| 45582 | #define BIF_RST_MISC_CTRL__SRIOV_SAVE_VFS_ON_VFENABLE_CLR__SHIFT 0x11 |
|---|
| 45583 | #define BIF_RST_MISC_CTRL__LNK_RST_DMA_DUMMY_DIS__SHIFT 0x17 |
|---|
| 45584 | #define BIF_RST_MISC_CTRL__LNK_RST_DMA_DUMMY_RSPSTS__SHIFT 0x18 |
|---|
| 45585 | #define BIF_RST_MISC_CTRL__ERRSTATUS_KEPT_IN_PERSTB_MASK 0x00000001L |
|---|
| 45586 | #define BIF_RST_MISC_CTRL__DRV_RST_MODE_MASK 0x0000000CL |
|---|
| 45587 | #define BIF_RST_MISC_CTRL__DRV_RST_CFG_MASK_MASK 0x00000010L |
|---|
| 45588 | #define BIF_RST_MISC_CTRL__DRV_RST_BITS_AUTO_CLEAR_MASK 0x00000020L |
|---|
| 45589 | #define BIF_RST_MISC_CTRL__FLR_RST_BIT_AUTO_CLEAR_MASK 0x00000040L |
|---|
| 45590 | #define BIF_RST_MISC_CTRL__STRAP_EP_LNK_RST_IOV_EN_MASK 0x00000100L |
|---|
| 45591 | #define BIF_RST_MISC_CTRL__LNK_RST_GRACE_MODE_MASK 0x00000200L |
|---|
| 45592 | #define BIF_RST_MISC_CTRL__LNK_RST_GRACE_TIMEOUT_MASK 0x00001C00L |
|---|
| 45593 | #define BIF_RST_MISC_CTRL__LNK_RST_TIMER_SEL_MASK 0x00006000L |
|---|
| 45594 | #define BIF_RST_MISC_CTRL__LNK_RST_TIMER2_SEL_MASK 0x00018000L |
|---|
| 45595 | #define BIF_RST_MISC_CTRL__SRIOV_SAVE_VFS_ON_VFENABLE_CLR_MASK 0x000E0000L |
|---|
| 45596 | #define BIF_RST_MISC_CTRL__LNK_RST_DMA_DUMMY_DIS_MASK 0x00800000L |
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| 45597 | #define BIF_RST_MISC_CTRL__LNK_RST_DMA_DUMMY_RSPSTS_MASK 0x03000000L |
|---|
| 45598 | //BIF_RST_MISC_CTRL2 |
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| 45599 | #define BIF_RST_MISC_CTRL2__SWUS_LNK_RST_PROTECT__SHIFT 0x0 |
|---|
| 45600 | #define BIF_RST_MISC_CTRL2__SWDS_LNK_RST_PROTECT__SHIFT 0x1 |
|---|
| 45601 | #define BIF_RST_MISC_CTRL2__ENDP0_LNK_RST_PROTECT__SHIFT 0x2 |
|---|
| 45602 | #define BIF_RST_MISC_CTRL2__ENDP1_LNK_RST_PROTECT__SHIFT 0x3 |
|---|
| 45603 | #define BIF_RST_MISC_CTRL2__ENDP2_LNK_RST_PROTECT__SHIFT 0x4 |
|---|
| 45604 | #define BIF_RST_MISC_CTRL2__ALL_RST_PROTECT__SHIFT 0xf |
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| 45605 | #define BIF_RST_MISC_CTRL2__SWUS_LNK_RST_TRANS_IDLE__SHIFT 0x10 |
|---|
| 45606 | #define BIF_RST_MISC_CTRL2__SWDS_LNK_RST_TRANS_IDLE__SHIFT 0x11 |
|---|
| 45607 | #define BIF_RST_MISC_CTRL2__ENDP0_LNK_RST_TRANS_IDLE__SHIFT 0x12 |
|---|
| 45608 | #define BIF_RST_MISC_CTRL2__ENDP1_LNK_RST_TRANS_IDLE__SHIFT 0x13 |
|---|
| 45609 | #define BIF_RST_MISC_CTRL2__ENDP2_LNK_RST_TRANS_IDLE__SHIFT 0x14 |
|---|
| 45610 | #define BIF_RST_MISC_CTRL2__ALL_RST_PROTECT_DIS__SHIFT 0x1e |
|---|
| 45611 | #define BIF_RST_MISC_CTRL2__ALL_RST_TRANS_IDLE__SHIFT 0x1f |
|---|
| 45612 | #define BIF_RST_MISC_CTRL2__SWUS_LNK_RST_PROTECT_MASK 0x00000001L |
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| 45613 | #define BIF_RST_MISC_CTRL2__SWDS_LNK_RST_PROTECT_MASK 0x00000002L |
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| 45614 | #define BIF_RST_MISC_CTRL2__ENDP0_LNK_RST_PROTECT_MASK 0x00000004L |
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| 45615 | #define BIF_RST_MISC_CTRL2__ENDP1_LNK_RST_PROTECT_MASK 0x00000008L |
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| 45616 | #define BIF_RST_MISC_CTRL2__ENDP2_LNK_RST_PROTECT_MASK 0x00000010L |
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|---|
| 45618 | #define BIF_RST_MISC_CTRL2__SWUS_LNK_RST_TRANS_IDLE_MASK 0x00010000L |
|---|
| 45619 | #define BIF_RST_MISC_CTRL2__SWDS_LNK_RST_TRANS_IDLE_MASK 0x00020000L |
|---|
| 45620 | #define BIF_RST_MISC_CTRL2__ENDP0_LNK_RST_TRANS_IDLE_MASK 0x00040000L |
|---|
| 45621 | #define BIF_RST_MISC_CTRL2__ENDP1_LNK_RST_TRANS_IDLE_MASK 0x00080000L |
|---|
| 45622 | #define BIF_RST_MISC_CTRL2__ENDP2_LNK_RST_TRANS_IDLE_MASK 0x00100000L |
|---|
| 45623 | #define BIF_RST_MISC_CTRL2__ALL_RST_PROTECT_DIS_MASK 0x40000000L |
|---|
| 45624 | #define BIF_RST_MISC_CTRL2__ALL_RST_TRANS_IDLE_MASK 0x80000000L |
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| 45625 | //BIF_RST_MISC_CTRL3 |
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| 45630 | #define BIF_RST_MISC_CTRL3__RELOAD_STRAP_DELAY_SOFT__SHIFT 0xa |
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| 45631 | #define BIF_RST_MISC_CTRL3__RELOAD_STRAP_DELAY_SELF__SHIFT 0xd |
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| 45632 | #define BIF_RST_MISC_CTRL3__TIMER_SCALE_MASK 0x0000000FL |
|---|
| 45633 | #define BIF_RST_MISC_CTRL3__PME_TURNOFF_TIMEOUT_MASK 0x00000030L |
|---|
| 45634 | #define BIF_RST_MISC_CTRL3__PME_TURNOFF_MODE_MASK 0x00000040L |
|---|
| 45635 | #define BIF_RST_MISC_CTRL3__RELOAD_STRAP_DELAY_HARD_MASK 0x00000380L |
|---|
| 45636 | #define BIF_RST_MISC_CTRL3__RELOAD_STRAP_DELAY_SOFT_MASK 0x00001C00L |
|---|
| 45637 | #define BIF_RST_MISC_CTRL3__RELOAD_STRAP_DELAY_SELF_MASK 0x0000E000L |
|---|
| 45638 | //DEV0_PF0_FLR_RST_CTRL |
|---|
| 45639 | #define DEV0_PF0_FLR_RST_CTRL__PF_CFG_EN__SHIFT 0x0 |
|---|
| 45640 | #define DEV0_PF0_FLR_RST_CTRL__PF_CFG_FLR_EXC_EN__SHIFT 0x1 |
|---|
| 45641 | #define DEV0_PF0_FLR_RST_CTRL__PF_CFG_STICKY_EN__SHIFT 0x2 |
|---|
| 45642 | #define DEV0_PF0_FLR_RST_CTRL__PF_PRV_EN__SHIFT 0x3 |
|---|
| 45643 | #define DEV0_PF0_FLR_RST_CTRL__PF_PRV_STICKY_EN__SHIFT 0x4 |
|---|
| 45644 | #define DEV0_PF0_FLR_RST_CTRL__FLR_GRACE_MODE__SHIFT 0x11 |
|---|
| 45645 | #define DEV0_PF0_FLR_RST_CTRL__FLR_GRACE_TIMEOUT__SHIFT 0x12 |
|---|
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|---|
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|---|
| 45648 | #define DEV0_PF0_FLR_RST_CTRL__PF_CFG_EN_MASK 0x00000001L |
|---|
| 45649 | #define DEV0_PF0_FLR_RST_CTRL__PF_CFG_FLR_EXC_EN_MASK 0x00000002L |
|---|
| 45650 | #define DEV0_PF0_FLR_RST_CTRL__PF_CFG_STICKY_EN_MASK 0x00000004L |
|---|
| 45651 | #define DEV0_PF0_FLR_RST_CTRL__PF_PRV_EN_MASK 0x00000008L |
|---|
| 45652 | #define DEV0_PF0_FLR_RST_CTRL__PF_PRV_STICKY_EN_MASK 0x00000010L |
|---|
| 45653 | #define DEV0_PF0_FLR_RST_CTRL__FLR_GRACE_MODE_MASK 0x00020000L |
|---|
| 45654 | #define DEV0_PF0_FLR_RST_CTRL__FLR_GRACE_TIMEOUT_MASK 0x001C0000L |
|---|
| 45655 | #define DEV0_PF0_FLR_RST_CTRL__FLR_DMA_DUMMY_RSPSTS_MASK 0x01800000L |
|---|
| 45656 | #define DEV0_PF0_FLR_RST_CTRL__FLR_HST_DUMMY_RSPSTS_MASK 0x06000000L |
|---|
| 45657 | //DEV0_PF1_FLR_RST_CTRL |
|---|
| 45658 | #define DEV0_PF1_FLR_RST_CTRL__PF_CFG_EN__SHIFT 0x0 |
|---|
| 45659 | #define DEV0_PF1_FLR_RST_CTRL__PF_CFG_FLR_EXC_EN__SHIFT 0x1 |
|---|
| 45660 | #define DEV0_PF1_FLR_RST_CTRL__PF_CFG_STICKY_EN__SHIFT 0x2 |
|---|
| 45661 | #define DEV0_PF1_FLR_RST_CTRL__PF_PRV_EN__SHIFT 0x3 |
|---|
| 45662 | #define DEV0_PF1_FLR_RST_CTRL__PF_PRV_STICKY_EN__SHIFT 0x4 |
|---|
| 45663 | #define DEV0_PF1_FLR_RST_CTRL__FLR_GRACE_MODE__SHIFT 0x11 |
|---|
| 45664 | #define DEV0_PF1_FLR_RST_CTRL__FLR_GRACE_TIMEOUT__SHIFT 0x12 |
|---|
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|---|
| 45667 | #define DEV0_PF1_FLR_RST_CTRL__PF_CFG_EN_MASK 0x00000001L |
|---|
| 45668 | #define DEV0_PF1_FLR_RST_CTRL__PF_CFG_FLR_EXC_EN_MASK 0x00000002L |
|---|
| 45669 | #define DEV0_PF1_FLR_RST_CTRL__PF_CFG_STICKY_EN_MASK 0x00000004L |
|---|
| 45670 | #define DEV0_PF1_FLR_RST_CTRL__PF_PRV_EN_MASK 0x00000008L |
|---|
| 45671 | #define DEV0_PF1_FLR_RST_CTRL__PF_PRV_STICKY_EN_MASK 0x00000010L |
|---|
| 45672 | #define DEV0_PF1_FLR_RST_CTRL__FLR_GRACE_MODE_MASK 0x00020000L |
|---|
| 45673 | #define DEV0_PF1_FLR_RST_CTRL__FLR_GRACE_TIMEOUT_MASK 0x001C0000L |
|---|
| 45674 | #define DEV0_PF1_FLR_RST_CTRL__FLR_DMA_DUMMY_RSPSTS_MASK 0x01800000L |
|---|
| 45675 | #define DEV0_PF1_FLR_RST_CTRL__FLR_HST_DUMMY_RSPSTS_MASK 0x06000000L |
|---|
| 45676 | //DEV0_PF2_FLR_RST_CTRL |
|---|
| 45677 | #define DEV0_PF2_FLR_RST_CTRL__PF_CFG_EN__SHIFT 0x0 |
|---|
| 45678 | #define DEV0_PF2_FLR_RST_CTRL__PF_CFG_FLR_EXC_EN__SHIFT 0x1 |
|---|
| 45679 | #define DEV0_PF2_FLR_RST_CTRL__PF_CFG_STICKY_EN__SHIFT 0x2 |
|---|
| 45680 | #define DEV0_PF2_FLR_RST_CTRL__PF_PRV_EN__SHIFT 0x3 |
|---|
| 45681 | #define DEV0_PF2_FLR_RST_CTRL__PF_PRV_STICKY_EN__SHIFT 0x4 |
|---|
| 45682 | #define DEV0_PF2_FLR_RST_CTRL__FLR_GRACE_MODE__SHIFT 0x11 |
|---|
| 45683 | #define DEV0_PF2_FLR_RST_CTRL__FLR_GRACE_TIMEOUT__SHIFT 0x12 |
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| 45685 | #define DEV0_PF2_FLR_RST_CTRL__FLR_HST_DUMMY_RSPSTS__SHIFT 0x19 |
|---|
| 45686 | #define DEV0_PF2_FLR_RST_CTRL__PF_CFG_EN_MASK 0x00000001L |
|---|
| 45687 | #define DEV0_PF2_FLR_RST_CTRL__PF_CFG_FLR_EXC_EN_MASK 0x00000002L |
|---|
| 45688 | #define DEV0_PF2_FLR_RST_CTRL__PF_CFG_STICKY_EN_MASK 0x00000004L |
|---|
| 45689 | #define DEV0_PF2_FLR_RST_CTRL__PF_PRV_EN_MASK 0x00000008L |
|---|
| 45690 | #define DEV0_PF2_FLR_RST_CTRL__PF_PRV_STICKY_EN_MASK 0x00000010L |
|---|
| 45691 | #define DEV0_PF2_FLR_RST_CTRL__FLR_GRACE_MODE_MASK 0x00020000L |
|---|
| 45692 | #define DEV0_PF2_FLR_RST_CTRL__FLR_GRACE_TIMEOUT_MASK 0x001C0000L |
|---|
| 45693 | #define DEV0_PF2_FLR_RST_CTRL__FLR_DMA_DUMMY_RSPSTS_MASK 0x01800000L |
|---|
| 45694 | #define DEV0_PF2_FLR_RST_CTRL__FLR_HST_DUMMY_RSPSTS_MASK 0x06000000L |
|---|
| 45695 | //DEV0_PF3_FLR_RST_CTRL |
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| 45696 | #define DEV0_PF3_FLR_RST_CTRL__PF_CFG_EN__SHIFT 0x0 |
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| 45697 | #define DEV0_PF3_FLR_RST_CTRL__PF_CFG_FLR_EXC_EN__SHIFT 0x1 |
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| 45698 | #define DEV0_PF3_FLR_RST_CTRL__PF_CFG_STICKY_EN__SHIFT 0x2 |
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| 45700 | #define DEV0_PF3_FLR_RST_CTRL__PF_PRV_STICKY_EN__SHIFT 0x4 |
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| 45701 | #define DEV0_PF3_FLR_RST_CTRL__FLR_GRACE_MODE__SHIFT 0x11 |
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| 45702 | #define DEV0_PF3_FLR_RST_CTRL__FLR_GRACE_TIMEOUT__SHIFT 0x12 |
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|---|
| 45707 | #define DEV0_PF3_FLR_RST_CTRL__PF_CFG_STICKY_EN_MASK 0x00000004L |
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| 45708 | #define DEV0_PF3_FLR_RST_CTRL__PF_PRV_EN_MASK 0x00000008L |
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| 45709 | #define DEV0_PF3_FLR_RST_CTRL__PF_PRV_STICKY_EN_MASK 0x00000010L |
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| 45710 | #define DEV0_PF3_FLR_RST_CTRL__FLR_GRACE_MODE_MASK 0x00020000L |
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| 45711 | #define DEV0_PF3_FLR_RST_CTRL__FLR_GRACE_TIMEOUT_MASK 0x001C0000L |
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| 45712 | #define DEV0_PF3_FLR_RST_CTRL__FLR_DMA_DUMMY_RSPSTS_MASK 0x01800000L |
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| 45713 | #define DEV0_PF3_FLR_RST_CTRL__FLR_HST_DUMMY_RSPSTS_MASK 0x06000000L |
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| 45714 | //DEV0_PF4_FLR_RST_CTRL |
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| 45715 | #define DEV0_PF4_FLR_RST_CTRL__PF_CFG_EN__SHIFT 0x0 |
|---|
| 45716 | #define DEV0_PF4_FLR_RST_CTRL__PF_CFG_FLR_EXC_EN__SHIFT 0x1 |
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| 45720 | #define DEV0_PF4_FLR_RST_CTRL__FLR_GRACE_MODE__SHIFT 0x11 |
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| 45721 | #define DEV0_PF4_FLR_RST_CTRL__FLR_GRACE_TIMEOUT__SHIFT 0x12 |
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| 45722 | #define DEV0_PF4_FLR_RST_CTRL__FLR_DMA_DUMMY_RSPSTS__SHIFT 0x17 |
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| 45723 | #define DEV0_PF4_FLR_RST_CTRL__FLR_HST_DUMMY_RSPSTS__SHIFT 0x19 |
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| 45724 | #define DEV0_PF4_FLR_RST_CTRL__PF_CFG_EN_MASK 0x00000001L |
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| 45725 | #define DEV0_PF4_FLR_RST_CTRL__PF_CFG_FLR_EXC_EN_MASK 0x00000002L |
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| 45726 | #define DEV0_PF4_FLR_RST_CTRL__PF_CFG_STICKY_EN_MASK 0x00000004L |
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| 45727 | #define DEV0_PF4_FLR_RST_CTRL__PF_PRV_EN_MASK 0x00000008L |
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| 45728 | #define DEV0_PF4_FLR_RST_CTRL__PF_PRV_STICKY_EN_MASK 0x00000010L |
|---|
| 45729 | #define DEV0_PF4_FLR_RST_CTRL__FLR_GRACE_MODE_MASK 0x00020000L |
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| 45730 | #define DEV0_PF4_FLR_RST_CTRL__FLR_GRACE_TIMEOUT_MASK 0x001C0000L |
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| 45731 | #define DEV0_PF4_FLR_RST_CTRL__FLR_DMA_DUMMY_RSPSTS_MASK 0x01800000L |
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| 45732 | #define DEV0_PF4_FLR_RST_CTRL__FLR_HST_DUMMY_RSPSTS_MASK 0x06000000L |
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| 45733 | //DEV0_PF5_FLR_RST_CTRL |
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| 46701 | #define BIFL_RAS_LEAF0_CTRL__ERR_EVENT_PROP_EN__SHIFT 0xa |
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| 46702 | #define BIFL_RAS_LEAF0_CTRL__EGRESS_STALL_PROP_EN__SHIFT 0xb |
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| 46703 | #define BIFL_RAS_LEAF0_CTRL__POISON_DBUG_EN__SHIFT 0xc |
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| 46704 | #define BIFL_RAS_LEAF0_CTRL__PARITY_DBUG_EN__SHIFT 0xd |
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| 46708 | #define BIFL_RAS_LEAF0_CTRL__POISON_STALL_EN_MASK 0x00000004L |
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| 46709 | #define BIFL_RAS_LEAF0_CTRL__PARITY_ERREVENT_EN_MASK 0x00000008L |
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| 46710 | #define BIFL_RAS_LEAF0_CTRL__PARITY_STALL_EN_MASK 0x00000010L |
|---|
| 46711 | #define BIFL_RAS_LEAF0_CTRL__RCVERREVENT_ERREVENT_EN_MASK 0x00000020L |
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| 46712 | #define BIFL_RAS_LEAF0_CTRL__RCVERREVENT_STALL_EN_MASK 0x00000040L |
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| 46713 | #define BIFL_RAS_LEAF0_CTRL__ERR_EVENT_GEN_EN_MASK 0x00000100L |
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| 46714 | #define BIFL_RAS_LEAF0_CTRL__EGRESS_STALL_GEN_EN_MASK 0x00000200L |
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| 46715 | #define BIFL_RAS_LEAF0_CTRL__ERR_EVENT_PROP_EN_MASK 0x00000400L |
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| 46716 | #define BIFL_RAS_LEAF0_CTRL__EGRESS_STALL_PROP_EN_MASK 0x00000800L |
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| 46717 | #define BIFL_RAS_LEAF0_CTRL__POISON_DBUG_EN_MASK 0x00001000L |
|---|
| 46718 | #define BIFL_RAS_LEAF0_CTRL__PARITY_DBUG_EN_MASK 0x00002000L |
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| 46719 | #define BIFL_RAS_LEAF0_CTRL__ERR_EVENT_RAS_INTR_EN_MASK 0x00010000L |
|---|
| 46720 | //BIFL_RAS_LEAF1_CTRL |
|---|
| 46721 | #define BIFL_RAS_LEAF1_CTRL__ERR_EVENT_DET_EN__SHIFT 0x0 |
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| 46723 | #define BIFL_RAS_LEAF1_CTRL__POISON_STALL_EN__SHIFT 0x2 |
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| 46724 | #define BIFL_RAS_LEAF1_CTRL__PARITY_ERREVENT_EN__SHIFT 0x3 |
|---|
| 46725 | #define BIFL_RAS_LEAF1_CTRL__PARITY_STALL_EN__SHIFT 0x4 |
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| 46726 | #define BIFL_RAS_LEAF1_CTRL__RCVERREVENT_ERREVENT_EN__SHIFT 0x5 |
|---|
| 46727 | #define BIFL_RAS_LEAF1_CTRL__RCVERREVENT_STALL_EN__SHIFT 0x6 |
|---|
| 46728 | #define BIFL_RAS_LEAF1_CTRL__ERR_EVENT_GEN_EN__SHIFT 0x8 |
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| 46729 | #define BIFL_RAS_LEAF1_CTRL__EGRESS_STALL_GEN_EN__SHIFT 0x9 |
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| 46730 | #define BIFL_RAS_LEAF1_CTRL__ERR_EVENT_PROP_EN__SHIFT 0xa |
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| 46731 | #define BIFL_RAS_LEAF1_CTRL__EGRESS_STALL_PROP_EN__SHIFT 0xb |
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| 46732 | #define BIFL_RAS_LEAF1_CTRL__POISON_DBUG_EN__SHIFT 0xc |
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| 46734 | #define BIFL_RAS_LEAF1_CTRL__ERR_EVENT_RAS_INTR_EN__SHIFT 0x10 |
|---|
| 46735 | #define BIFL_RAS_LEAF1_CTRL__ERR_EVENT_DET_EN_MASK 0x00000001L |
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| 46736 | #define BIFL_RAS_LEAF1_CTRL__POISON_ERREVENT_EN_MASK 0x00000002L |
|---|
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| 46927 | #define SION_CL1_Req_TimeSlot_REG1__Req_TimeSlot_63_32_MASK 0xFFFFFFFFL |
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| 46930 | #define SION_CL1_ReqPoolCredit_Alloc_REG0__ReqPoolCredit_Alloc_31_0_MASK 0xFFFFFFFFL |
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| 46931 | //SION_CL1_ReqPoolCredit_Alloc_REG1 |
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| 46932 | #define SION_CL1_ReqPoolCredit_Alloc_REG1__ReqPoolCredit_Alloc_63_32__SHIFT 0x0 |
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| 46989 | #define SION_CL2_ReqPoolCredit_Alloc_REG0__ReqPoolCredit_Alloc_31_0__SHIFT 0x0 |
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| 46990 | #define SION_CL2_ReqPoolCredit_Alloc_REG0__ReqPoolCredit_Alloc_31_0_MASK 0xFFFFFFFFL |
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| 46991 | //SION_CL2_ReqPoolCredit_Alloc_REG1 |
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| 46998 | #define SION_CL2_DataPoolCredit_Alloc_REG1__DataPoolCredit_Alloc_63_32__SHIFT 0x0 |
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| 46999 | #define SION_CL2_DataPoolCredit_Alloc_REG1__DataPoolCredit_Alloc_63_32_MASK 0xFFFFFFFFL |
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| 47000 | //SION_CL2_RdRspPoolCredit_Alloc_REG0 |
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| 47001 | #define SION_CL2_RdRspPoolCredit_Alloc_REG0__RdRspPoolCredit_Alloc_31_0__SHIFT 0x0 |
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| 47002 | #define SION_CL2_RdRspPoolCredit_Alloc_REG0__RdRspPoolCredit_Alloc_31_0_MASK 0xFFFFFFFFL |
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| 47003 | //SION_CL2_RdRspPoolCredit_Alloc_REG1 |
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| 47004 | #define SION_CL2_RdRspPoolCredit_Alloc_REG1__RdRspPoolCredit_Alloc_63_32__SHIFT 0x0 |
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| 47005 | #define SION_CL2_RdRspPoolCredit_Alloc_REG1__RdRspPoolCredit_Alloc_63_32_MASK 0xFFFFFFFFL |
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| 47006 | //SION_CL2_WrRspPoolCredit_Alloc_REG0 |
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| 47007 | #define SION_CL2_WrRspPoolCredit_Alloc_REG0__WrRspPoolCredit_Alloc_31_0__SHIFT 0x0 |
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| 47008 | #define SION_CL2_WrRspPoolCredit_Alloc_REG0__WrRspPoolCredit_Alloc_31_0_MASK 0xFFFFFFFFL |
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| 47009 | //SION_CL2_WrRspPoolCredit_Alloc_REG1 |
|---|
| 47010 | #define SION_CL2_WrRspPoolCredit_Alloc_REG1__WrRspPoolCredit_Alloc_63_32__SHIFT 0x0 |
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| 47011 | #define SION_CL2_WrRspPoolCredit_Alloc_REG1__WrRspPoolCredit_Alloc_63_32_MASK 0xFFFFFFFFL |
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|---|
| 47018 | #define SION_CNTL_REG0__NBIFSION_GLUE_CG_LCLK_CTRL_0_SOFT_OVERRIDE_CLK5__SHIFT 0x5 |
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| 47027 | #define SION_CNTL_REG0__NBIFSION_GLUE_CG_LCLK_CTRL_1_SOFT_OVERRIDE_CLK4__SHIFT 0xe |
|---|
| 47028 | #define SION_CNTL_REG0__NBIFSION_GLUE_CG_LCLK_CTRL_1_SOFT_OVERRIDE_CLK5__SHIFT 0xf |
|---|
| 47029 | #define SION_CNTL_REG0__NBIFSION_GLUE_CG_LCLK_CTRL_1_SOFT_OVERRIDE_CLK6__SHIFT 0x10 |
|---|
| 47030 | #define SION_CNTL_REG0__NBIFSION_GLUE_CG_LCLK_CTRL_1_SOFT_OVERRIDE_CLK7__SHIFT 0x11 |
|---|
| 47031 | #define SION_CNTL_REG0__NBIFSION_GLUE_CG_LCLK_CTRL_1_SOFT_OVERRIDE_CLK8__SHIFT 0x12 |
|---|
| 47032 | #define SION_CNTL_REG0__NBIFSION_GLUE_CG_LCLK_CTRL_1_SOFT_OVERRIDE_CLK9__SHIFT 0x13 |
|---|
| 47033 | #define SION_CNTL_REG0__NBIFSION_GLUE_CG_LCLK_CTRL_0_SOFT_OVERRIDE_CLK0_MASK 0x00000001L |
|---|
| 47034 | #define SION_CNTL_REG0__NBIFSION_GLUE_CG_LCLK_CTRL_0_SOFT_OVERRIDE_CLK1_MASK 0x00000002L |
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| 47035 | #define SION_CNTL_REG0__NBIFSION_GLUE_CG_LCLK_CTRL_0_SOFT_OVERRIDE_CLK2_MASK 0x00000004L |
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| 47036 | #define SION_CNTL_REG0__NBIFSION_GLUE_CG_LCLK_CTRL_0_SOFT_OVERRIDE_CLK3_MASK 0x00000008L |
|---|
| 47037 | #define SION_CNTL_REG0__NBIFSION_GLUE_CG_LCLK_CTRL_0_SOFT_OVERRIDE_CLK4_MASK 0x00000010L |
|---|
| 47038 | #define SION_CNTL_REG0__NBIFSION_GLUE_CG_LCLK_CTRL_0_SOFT_OVERRIDE_CLK5_MASK 0x00000020L |
|---|
| 47039 | #define SION_CNTL_REG0__NBIFSION_GLUE_CG_LCLK_CTRL_0_SOFT_OVERRIDE_CLK6_MASK 0x00000040L |
|---|
| 47040 | #define SION_CNTL_REG0__NBIFSION_GLUE_CG_LCLK_CTRL_0_SOFT_OVERRIDE_CLK7_MASK 0x00000080L |
|---|
| 47041 | #define SION_CNTL_REG0__NBIFSION_GLUE_CG_LCLK_CTRL_0_SOFT_OVERRIDE_CLK8_MASK 0x00000100L |
|---|
| 47042 | #define SION_CNTL_REG0__NBIFSION_GLUE_CG_LCLK_CTRL_0_SOFT_OVERRIDE_CLK9_MASK 0x00000200L |
|---|
| 47043 | #define SION_CNTL_REG0__NBIFSION_GLUE_CG_LCLK_CTRL_1_SOFT_OVERRIDE_CLK0_MASK 0x00000400L |
|---|
| 47044 | #define SION_CNTL_REG0__NBIFSION_GLUE_CG_LCLK_CTRL_1_SOFT_OVERRIDE_CLK1_MASK 0x00000800L |
|---|
| 47045 | #define SION_CNTL_REG0__NBIFSION_GLUE_CG_LCLK_CTRL_1_SOFT_OVERRIDE_CLK2_MASK 0x00001000L |
|---|
| 47046 | #define SION_CNTL_REG0__NBIFSION_GLUE_CG_LCLK_CTRL_1_SOFT_OVERRIDE_CLK3_MASK 0x00002000L |
|---|
| 47047 | #define SION_CNTL_REG0__NBIFSION_GLUE_CG_LCLK_CTRL_1_SOFT_OVERRIDE_CLK4_MASK 0x00004000L |
|---|
| 47048 | #define SION_CNTL_REG0__NBIFSION_GLUE_CG_LCLK_CTRL_1_SOFT_OVERRIDE_CLK5_MASK 0x00008000L |
|---|
| 47049 | #define SION_CNTL_REG0__NBIFSION_GLUE_CG_LCLK_CTRL_1_SOFT_OVERRIDE_CLK6_MASK 0x00010000L |
|---|
| 47050 | #define SION_CNTL_REG0__NBIFSION_GLUE_CG_LCLK_CTRL_1_SOFT_OVERRIDE_CLK7_MASK 0x00020000L |
|---|
| 47051 | #define SION_CNTL_REG0__NBIFSION_GLUE_CG_LCLK_CTRL_1_SOFT_OVERRIDE_CLK8_MASK 0x00040000L |
|---|
| 47052 | #define SION_CNTL_REG0__NBIFSION_GLUE_CG_LCLK_CTRL_1_SOFT_OVERRIDE_CLK9_MASK 0x00080000L |
|---|
| 47053 | //SION_CNTL_REG1 |
|---|
| 47054 | #define SION_CNTL_REG1__LIVELOCK_WATCHDOG_THRESHOLD__SHIFT 0x0 |
|---|
| 47055 | #define SION_CNTL_REG1__CG_OFF_HYSTERESIS__SHIFT 0x8 |
|---|
| 47056 | #define SION_CNTL_REG1__LIVELOCK_WATCHDOG_THRESHOLD_MASK 0x000000FFL |
|---|
| 47057 | #define SION_CNTL_REG1__CG_OFF_HYSTERESIS_MASK 0x0000FF00L |
|---|
| 47058 | |
|---|
| 47059 | |
|---|
| 47060 | // addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_bifcfgdecp |
|---|
| 47061 | //BIF_CFG_DEV0_EPF0_0_VENDOR_ID |
|---|
| 47062 | #define BIF_CFG_DEV0_EPF0_0_VENDOR_ID__VENDOR_ID__SHIFT 0x0 |
|---|
| 47063 | #define BIF_CFG_DEV0_EPF0_0_VENDOR_ID__VENDOR_ID_MASK 0xFFFFL |
|---|
| 47064 | //BIF_CFG_DEV0_EPF0_0_DEVICE_ID |
|---|
| 47065 | #define BIF_CFG_DEV0_EPF0_0_DEVICE_ID__DEVICE_ID__SHIFT 0x0 |
|---|
| 47066 | #define BIF_CFG_DEV0_EPF0_0_DEVICE_ID__DEVICE_ID_MASK 0xFFFFL |
|---|
| 47067 | //BIF_CFG_DEV0_EPF0_0_COMMAND |
|---|
| 47068 | #define BIF_CFG_DEV0_EPF0_0_COMMAND__IO_ACCESS_EN__SHIFT 0x0 |
|---|
| 47069 | #define BIF_CFG_DEV0_EPF0_0_COMMAND__MEM_ACCESS_EN__SHIFT 0x1 |
|---|
| 47070 | #define BIF_CFG_DEV0_EPF0_0_COMMAND__BUS_MASTER_EN__SHIFT 0x2 |
|---|
| 47071 | #define BIF_CFG_DEV0_EPF0_0_COMMAND__SPECIAL_CYCLE_EN__SHIFT 0x3 |
|---|
| 47072 | #define BIF_CFG_DEV0_EPF0_0_COMMAND__MEM_WRITE_INVALIDATE_EN__SHIFT 0x4 |
|---|
| 47073 | #define BIF_CFG_DEV0_EPF0_0_COMMAND__PAL_SNOOP_EN__SHIFT 0x5 |
|---|
| 47074 | #define BIF_CFG_DEV0_EPF0_0_COMMAND__PARITY_ERROR_RESPONSE__SHIFT 0x6 |
|---|
| 47075 | #define BIF_CFG_DEV0_EPF0_0_COMMAND__AD_STEPPING__SHIFT 0x7 |
|---|
| 47076 | #define BIF_CFG_DEV0_EPF0_0_COMMAND__SERR_EN__SHIFT 0x8 |
|---|
| 47077 | #define BIF_CFG_DEV0_EPF0_0_COMMAND__FAST_B2B_EN__SHIFT 0x9 |
|---|
| 47078 | #define BIF_CFG_DEV0_EPF0_0_COMMAND__INT_DIS__SHIFT 0xa |
|---|
| 47079 | #define BIF_CFG_DEV0_EPF0_0_COMMAND__IO_ACCESS_EN_MASK 0x0001L |
|---|
| 47080 | #define BIF_CFG_DEV0_EPF0_0_COMMAND__MEM_ACCESS_EN_MASK 0x0002L |
|---|
| 47081 | #define BIF_CFG_DEV0_EPF0_0_COMMAND__BUS_MASTER_EN_MASK 0x0004L |
|---|
| 47082 | #define BIF_CFG_DEV0_EPF0_0_COMMAND__SPECIAL_CYCLE_EN_MASK 0x0008L |
|---|
| 47083 | #define BIF_CFG_DEV0_EPF0_0_COMMAND__MEM_WRITE_INVALIDATE_EN_MASK 0x0010L |
|---|
| 47084 | #define BIF_CFG_DEV0_EPF0_0_COMMAND__PAL_SNOOP_EN_MASK 0x0020L |
|---|
| 47085 | #define BIF_CFG_DEV0_EPF0_0_COMMAND__PARITY_ERROR_RESPONSE_MASK 0x0040L |
|---|
| 47086 | #define BIF_CFG_DEV0_EPF0_0_COMMAND__AD_STEPPING_MASK 0x0080L |
|---|
| 47087 | #define BIF_CFG_DEV0_EPF0_0_COMMAND__SERR_EN_MASK 0x0100L |
|---|
| 47088 | #define BIF_CFG_DEV0_EPF0_0_COMMAND__FAST_B2B_EN_MASK 0x0200L |
|---|
| 47089 | #define BIF_CFG_DEV0_EPF0_0_COMMAND__INT_DIS_MASK 0x0400L |
|---|
| 47090 | //BIF_CFG_DEV0_EPF0_0_STATUS |
|---|
| 47091 | #define BIF_CFG_DEV0_EPF0_0_STATUS__IMMEDIATE_READINESS__SHIFT 0x0 |
|---|
| 47092 | #define BIF_CFG_DEV0_EPF0_0_STATUS__INT_STATUS__SHIFT 0x3 |
|---|
| 47093 | #define BIF_CFG_DEV0_EPF0_0_STATUS__CAP_LIST__SHIFT 0x4 |
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| 47094 | #define BIF_CFG_DEV0_EPF0_0_STATUS__PCI_66_CAP__SHIFT 0x5 |
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| 47095 | #define BIF_CFG_DEV0_EPF0_0_STATUS__FAST_BACK_CAPABLE__SHIFT 0x7 |
|---|
| 47096 | #define BIF_CFG_DEV0_EPF0_0_STATUS__MASTER_DATA_PARITY_ERROR__SHIFT 0x8 |
|---|
| 47097 | #define BIF_CFG_DEV0_EPF0_0_STATUS__DEVSEL_TIMING__SHIFT 0x9 |
|---|
| 47098 | #define BIF_CFG_DEV0_EPF0_0_STATUS__SIGNAL_TARGET_ABORT__SHIFT 0xb |
|---|
| 47099 | #define BIF_CFG_DEV0_EPF0_0_STATUS__RECEIVED_TARGET_ABORT__SHIFT 0xc |
|---|
| 47100 | #define BIF_CFG_DEV0_EPF0_0_STATUS__RECEIVED_MASTER_ABORT__SHIFT 0xd |
|---|
| 47101 | #define BIF_CFG_DEV0_EPF0_0_STATUS__SIGNALED_SYSTEM_ERROR__SHIFT 0xe |
|---|
| 47102 | #define BIF_CFG_DEV0_EPF0_0_STATUS__PARITY_ERROR_DETECTED__SHIFT 0xf |
|---|
| 47103 | #define BIF_CFG_DEV0_EPF0_0_STATUS__IMMEDIATE_READINESS_MASK 0x0001L |
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| 47151 | #define BIF_CFG_DEV0_EPF0_0_BASE_ADDR_2__BASE_ADDR__SHIFT 0x0 |
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| 47166 | #define BIF_CFG_DEV0_EPF0_0_CARDBUS_CIS_PTR__CARDBUS_CIS_PTR__SHIFT 0x0 |
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| 47172 | #define BIF_CFG_DEV0_EPF0_0_ADAPTER_ID__SUBSYSTEM_ID_MASK 0xFFFF0000L |
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| 47173 | //BIF_CFG_DEV0_EPF0_0_ROM_BASE_ADDR |
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| 47178 | #define BIF_CFG_DEV0_EPF0_0_CAP_PTR__CAP_PTR_MASK 0xFFL |
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| 47181 | #define BIF_CFG_DEV0_EPF0_0_INTERRUPT_LINE__INTERRUPT_LINE_MASK 0xFFL |
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| 47184 | #define BIF_CFG_DEV0_EPF0_0_INTERRUPT_PIN__INTERRUPT_PIN_MASK 0xFFL |
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| 47188 | //BIF_CFG_DEV0_EPF0_0_MAX_LATENCY |
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| 47189 | #define BIF_CFG_DEV0_EPF0_0_MAX_LATENCY__MAX_LAT__SHIFT 0x0 |
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| 47190 | #define BIF_CFG_DEV0_EPF0_0_MAX_LATENCY__MAX_LAT_MASK 0xFFL |
|---|
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| 47197 | #define BIF_CFG_DEV0_EPF0_0_VENDOR_CAP_LIST__LENGTH_MASK 0x00FF0000L |
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| 47198 | //BIF_CFG_DEV0_EPF0_0_ADAPTER_ID_W |
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| 47201 | #define BIF_CFG_DEV0_EPF0_0_ADAPTER_ID_W__SUBSYSTEM_VENDOR_ID_MASK 0x0000FFFFL |
|---|
| 47202 | #define BIF_CFG_DEV0_EPF0_0_ADAPTER_ID_W__SUBSYSTEM_ID_MASK 0xFFFF0000L |
|---|
| 47203 | //BIF_CFG_DEV0_EPF0_0_PMI_CAP_LIST |
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| 47204 | #define BIF_CFG_DEV0_EPF0_0_PMI_CAP_LIST__CAP_ID__SHIFT 0x0 |
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| 47206 | #define BIF_CFG_DEV0_EPF0_0_PMI_CAP_LIST__CAP_ID_MASK 0x00FFL |
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| 47207 | #define BIF_CFG_DEV0_EPF0_0_PMI_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
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| 47208 | //BIF_CFG_DEV0_EPF0_0_PMI_CAP |
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|---|
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|---|
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|---|
| 47218 | #define BIF_CFG_DEV0_EPF0_0_PMI_CAP__PME_CLOCK_MASK 0x0008L |
|---|
| 47219 | #define BIF_CFG_DEV0_EPF0_0_PMI_CAP__IMMEDIATE_READINESS_ON_RETURN_TO_D0_MASK 0x0010L |
|---|
| 47220 | #define BIF_CFG_DEV0_EPF0_0_PMI_CAP__DEV_SPECIFIC_INIT_MASK 0x0020L |
|---|
| 47221 | #define BIF_CFG_DEV0_EPF0_0_PMI_CAP__AUX_CURRENT_MASK 0x01C0L |
|---|
| 47222 | #define BIF_CFG_DEV0_EPF0_0_PMI_CAP__D1_SUPPORT_MASK 0x0200L |
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|---|
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|---|
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| 47229 | #define BIF_CFG_DEV0_EPF0_0_PMI_STATUS_CNTL__DATA_SELECT__SHIFT 0x9 |
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| 47231 | #define BIF_CFG_DEV0_EPF0_0_PMI_STATUS_CNTL__PME_STATUS__SHIFT 0xf |
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| 47232 | #define BIF_CFG_DEV0_EPF0_0_PMI_STATUS_CNTL__B2_B3_SUPPORT__SHIFT 0x16 |
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| 47234 | #define BIF_CFG_DEV0_EPF0_0_PMI_STATUS_CNTL__PMI_DATA__SHIFT 0x18 |
|---|
| 47235 | #define BIF_CFG_DEV0_EPF0_0_PMI_STATUS_CNTL__POWER_STATE_MASK 0x00000003L |
|---|
| 47236 | #define BIF_CFG_DEV0_EPF0_0_PMI_STATUS_CNTL__NO_SOFT_RESET_MASK 0x00000008L |
|---|
| 47237 | #define BIF_CFG_DEV0_EPF0_0_PMI_STATUS_CNTL__PME_EN_MASK 0x00000100L |
|---|
| 47238 | #define BIF_CFG_DEV0_EPF0_0_PMI_STATUS_CNTL__DATA_SELECT_MASK 0x00001E00L |
|---|
| 47239 | #define BIF_CFG_DEV0_EPF0_0_PMI_STATUS_CNTL__DATA_SCALE_MASK 0x00006000L |
|---|
| 47240 | #define BIF_CFG_DEV0_EPF0_0_PMI_STATUS_CNTL__PME_STATUS_MASK 0x00008000L |
|---|
| 47241 | #define BIF_CFG_DEV0_EPF0_0_PMI_STATUS_CNTL__B2_B3_SUPPORT_MASK 0x00400000L |
|---|
| 47242 | #define BIF_CFG_DEV0_EPF0_0_PMI_STATUS_CNTL__BUS_PWR_EN_MASK 0x00800000L |
|---|
| 47243 | #define BIF_CFG_DEV0_EPF0_0_PMI_STATUS_CNTL__PMI_DATA_MASK 0xFF000000L |
|---|
| 47244 | //BIF_CFG_DEV0_EPF0_0_PCIE_CAP_LIST |
|---|
| 47245 | #define BIF_CFG_DEV0_EPF0_0_PCIE_CAP_LIST__CAP_ID__SHIFT 0x0 |
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| 47246 | #define BIF_CFG_DEV0_EPF0_0_PCIE_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
|---|
| 47247 | #define BIF_CFG_DEV0_EPF0_0_PCIE_CAP_LIST__CAP_ID_MASK 0x00FFL |
|---|
| 47248 | #define BIF_CFG_DEV0_EPF0_0_PCIE_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
|---|
| 47249 | //BIF_CFG_DEV0_EPF0_0_PCIE_CAP |
|---|
| 47250 | #define BIF_CFG_DEV0_EPF0_0_PCIE_CAP__VERSION__SHIFT 0x0 |
|---|
| 47251 | #define BIF_CFG_DEV0_EPF0_0_PCIE_CAP__DEVICE_TYPE__SHIFT 0x4 |
|---|
| 47252 | #define BIF_CFG_DEV0_EPF0_0_PCIE_CAP__SLOT_IMPLEMENTED__SHIFT 0x8 |
|---|
| 47253 | #define BIF_CFG_DEV0_EPF0_0_PCIE_CAP__INT_MESSAGE_NUM__SHIFT 0x9 |
|---|
| 47254 | #define BIF_CFG_DEV0_EPF0_0_PCIE_CAP__VERSION_MASK 0x000FL |
|---|
| 47255 | #define BIF_CFG_DEV0_EPF0_0_PCIE_CAP__DEVICE_TYPE_MASK 0x00F0L |
|---|
| 47256 | #define BIF_CFG_DEV0_EPF0_0_PCIE_CAP__SLOT_IMPLEMENTED_MASK 0x0100L |
|---|
| 47257 | #define BIF_CFG_DEV0_EPF0_0_PCIE_CAP__INT_MESSAGE_NUM_MASK 0x3E00L |
|---|
| 47258 | //BIF_CFG_DEV0_EPF0_0_DEVICE_CAP |
|---|
| 47259 | #define BIF_CFG_DEV0_EPF0_0_DEVICE_CAP__MAX_PAYLOAD_SUPPORT__SHIFT 0x0 |
|---|
| 47260 | #define BIF_CFG_DEV0_EPF0_0_DEVICE_CAP__PHANTOM_FUNC__SHIFT 0x3 |
|---|
| 47261 | #define BIF_CFG_DEV0_EPF0_0_DEVICE_CAP__EXTENDED_TAG__SHIFT 0x5 |
|---|
| 47262 | #define BIF_CFG_DEV0_EPF0_0_DEVICE_CAP__L0S_ACCEPTABLE_LATENCY__SHIFT 0x6 |
|---|
| 47263 | #define BIF_CFG_DEV0_EPF0_0_DEVICE_CAP__L1_ACCEPTABLE_LATENCY__SHIFT 0x9 |
|---|
| 47264 | #define BIF_CFG_DEV0_EPF0_0_DEVICE_CAP__ROLE_BASED_ERR_REPORTING__SHIFT 0xf |
|---|
| 47265 | #define BIF_CFG_DEV0_EPF0_0_DEVICE_CAP__CAPTURED_SLOT_POWER_LIMIT__SHIFT 0x12 |
|---|
| 47266 | #define BIF_CFG_DEV0_EPF0_0_DEVICE_CAP__CAPTURED_SLOT_POWER_SCALE__SHIFT 0x1a |
|---|
| 47267 | #define BIF_CFG_DEV0_EPF0_0_DEVICE_CAP__FLR_CAPABLE__SHIFT 0x1c |
|---|
| 47268 | #define BIF_CFG_DEV0_EPF0_0_DEVICE_CAP__MAX_PAYLOAD_SUPPORT_MASK 0x00000007L |
|---|
| 47269 | #define BIF_CFG_DEV0_EPF0_0_DEVICE_CAP__PHANTOM_FUNC_MASK 0x00000018L |
|---|
| 47270 | #define BIF_CFG_DEV0_EPF0_0_DEVICE_CAP__EXTENDED_TAG_MASK 0x00000020L |
|---|
| 47271 | #define BIF_CFG_DEV0_EPF0_0_DEVICE_CAP__L0S_ACCEPTABLE_LATENCY_MASK 0x000001C0L |
|---|
| 47272 | #define BIF_CFG_DEV0_EPF0_0_DEVICE_CAP__L1_ACCEPTABLE_LATENCY_MASK 0x00000E00L |
|---|
| 47273 | #define BIF_CFG_DEV0_EPF0_0_DEVICE_CAP__ROLE_BASED_ERR_REPORTING_MASK 0x00008000L |
|---|
| 47274 | #define BIF_CFG_DEV0_EPF0_0_DEVICE_CAP__CAPTURED_SLOT_POWER_LIMIT_MASK 0x03FC0000L |
|---|
| 47275 | #define BIF_CFG_DEV0_EPF0_0_DEVICE_CAP__CAPTURED_SLOT_POWER_SCALE_MASK 0x0C000000L |
|---|
| 47276 | #define BIF_CFG_DEV0_EPF0_0_DEVICE_CAP__FLR_CAPABLE_MASK 0x10000000L |
|---|
| 47277 | //BIF_CFG_DEV0_EPF0_0_DEVICE_CNTL |
|---|
| 47278 | #define BIF_CFG_DEV0_EPF0_0_DEVICE_CNTL__CORR_ERR_EN__SHIFT 0x0 |
|---|
| 47279 | #define BIF_CFG_DEV0_EPF0_0_DEVICE_CNTL__NON_FATAL_ERR_EN__SHIFT 0x1 |
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| 47280 | #define BIF_CFG_DEV0_EPF0_0_DEVICE_CNTL__FATAL_ERR_EN__SHIFT 0x2 |
|---|
| 47281 | #define BIF_CFG_DEV0_EPF0_0_DEVICE_CNTL__USR_REPORT_EN__SHIFT 0x3 |
|---|
| 47282 | #define BIF_CFG_DEV0_EPF0_0_DEVICE_CNTL__RELAXED_ORD_EN__SHIFT 0x4 |
|---|
| 47283 | #define BIF_CFG_DEV0_EPF0_0_DEVICE_CNTL__MAX_PAYLOAD_SIZE__SHIFT 0x5 |
|---|
| 47284 | #define BIF_CFG_DEV0_EPF0_0_DEVICE_CNTL__EXTENDED_TAG_EN__SHIFT 0x8 |
|---|
| 47285 | #define BIF_CFG_DEV0_EPF0_0_DEVICE_CNTL__PHANTOM_FUNC_EN__SHIFT 0x9 |
|---|
| 47286 | #define BIF_CFG_DEV0_EPF0_0_DEVICE_CNTL__AUX_POWER_PM_EN__SHIFT 0xa |
|---|
| 47287 | #define BIF_CFG_DEV0_EPF0_0_DEVICE_CNTL__NO_SNOOP_EN__SHIFT 0xb |
|---|
| 47288 | #define BIF_CFG_DEV0_EPF0_0_DEVICE_CNTL__MAX_READ_REQUEST_SIZE__SHIFT 0xc |
|---|
| 47289 | #define BIF_CFG_DEV0_EPF0_0_DEVICE_CNTL__INITIATE_FLR__SHIFT 0xf |
|---|
| 47290 | #define BIF_CFG_DEV0_EPF0_0_DEVICE_CNTL__CORR_ERR_EN_MASK 0x0001L |
|---|
| 47291 | #define BIF_CFG_DEV0_EPF0_0_DEVICE_CNTL__NON_FATAL_ERR_EN_MASK 0x0002L |
|---|
| 47292 | #define BIF_CFG_DEV0_EPF0_0_DEVICE_CNTL__FATAL_ERR_EN_MASK 0x0004L |
|---|
| 47293 | #define BIF_CFG_DEV0_EPF0_0_DEVICE_CNTL__USR_REPORT_EN_MASK 0x0008L |
|---|
| 47294 | #define BIF_CFG_DEV0_EPF0_0_DEVICE_CNTL__RELAXED_ORD_EN_MASK 0x0010L |
|---|
| 47295 | #define BIF_CFG_DEV0_EPF0_0_DEVICE_CNTL__MAX_PAYLOAD_SIZE_MASK 0x00E0L |
|---|
| 47296 | #define BIF_CFG_DEV0_EPF0_0_DEVICE_CNTL__EXTENDED_TAG_EN_MASK 0x0100L |
|---|
| 47297 | #define BIF_CFG_DEV0_EPF0_0_DEVICE_CNTL__PHANTOM_FUNC_EN_MASK 0x0200L |
|---|
| 47298 | #define BIF_CFG_DEV0_EPF0_0_DEVICE_CNTL__AUX_POWER_PM_EN_MASK 0x0400L |
|---|
| 47299 | #define BIF_CFG_DEV0_EPF0_0_DEVICE_CNTL__NO_SNOOP_EN_MASK 0x0800L |
|---|
| 47300 | #define BIF_CFG_DEV0_EPF0_0_DEVICE_CNTL__MAX_READ_REQUEST_SIZE_MASK 0x7000L |
|---|
| 47301 | #define BIF_CFG_DEV0_EPF0_0_DEVICE_CNTL__INITIATE_FLR_MASK 0x8000L |
|---|
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|---|
| 47303 | #define BIF_CFG_DEV0_EPF0_0_DEVICE_STATUS__CORR_ERR__SHIFT 0x0 |
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|---|
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|---|
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|---|
| 47308 | #define BIF_CFG_DEV0_EPF0_0_DEVICE_STATUS__TRANSACTIONS_PEND__SHIFT 0x5 |
|---|
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| 47313 | #define BIF_CFG_DEV0_EPF0_0_DEVICE_STATUS__USR_DETECTED_MASK 0x0008L |
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| 47314 | #define BIF_CFG_DEV0_EPF0_0_DEVICE_STATUS__AUX_PWR_MASK 0x0010L |
|---|
| 47315 | #define BIF_CFG_DEV0_EPF0_0_DEVICE_STATUS__TRANSACTIONS_PEND_MASK 0x0020L |
|---|
| 47316 | #define BIF_CFG_DEV0_EPF0_0_DEVICE_STATUS__EMER_POWER_REDUCTION_DETECTED_MASK 0x0040L |
|---|
| 47317 | //BIF_CFG_DEV0_EPF0_0_LINK_CAP |
|---|
| 47318 | #define BIF_CFG_DEV0_EPF0_0_LINK_CAP__LINK_SPEED__SHIFT 0x0 |
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|---|
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|---|
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|---|
| 47328 | #define BIF_CFG_DEV0_EPF0_0_LINK_CAP__PORT_NUMBER__SHIFT 0x18 |
|---|
| 47329 | #define BIF_CFG_DEV0_EPF0_0_LINK_CAP__LINK_SPEED_MASK 0x0000000FL |
|---|
| 47330 | #define BIF_CFG_DEV0_EPF0_0_LINK_CAP__LINK_WIDTH_MASK 0x000003F0L |
|---|
| 47331 | #define BIF_CFG_DEV0_EPF0_0_LINK_CAP__PM_SUPPORT_MASK 0x00000C00L |
|---|
| 47332 | #define BIF_CFG_DEV0_EPF0_0_LINK_CAP__L0S_EXIT_LATENCY_MASK 0x00007000L |
|---|
| 47333 | #define BIF_CFG_DEV0_EPF0_0_LINK_CAP__L1_EXIT_LATENCY_MASK 0x00038000L |
|---|
| 47334 | #define BIF_CFG_DEV0_EPF0_0_LINK_CAP__CLOCK_POWER_MANAGEMENT_MASK 0x00040000L |
|---|
| 47335 | #define BIF_CFG_DEV0_EPF0_0_LINK_CAP__SURPRISE_DOWN_ERR_REPORTING_MASK 0x00080000L |
|---|
| 47336 | #define BIF_CFG_DEV0_EPF0_0_LINK_CAP__DL_ACTIVE_REPORTING_CAPABLE_MASK 0x00100000L |
|---|
| 47337 | #define BIF_CFG_DEV0_EPF0_0_LINK_CAP__LINK_BW_NOTIFICATION_CAP_MASK 0x00200000L |
|---|
| 47338 | #define BIF_CFG_DEV0_EPF0_0_LINK_CAP__ASPM_OPTIONALITY_COMPLIANCE_MASK 0x00400000L |
|---|
| 47339 | #define BIF_CFG_DEV0_EPF0_0_LINK_CAP__PORT_NUMBER_MASK 0xFF000000L |
|---|
| 47340 | //BIF_CFG_DEV0_EPF0_0_LINK_CNTL |
|---|
| 47341 | #define BIF_CFG_DEV0_EPF0_0_LINK_CNTL__PM_CONTROL__SHIFT 0x0 |
|---|
| 47342 | #define BIF_CFG_DEV0_EPF0_0_LINK_CNTL__PTM_PROP_DELAY_ADAPT_INTER_B__SHIFT 0x2 |
|---|
| 47343 | #define BIF_CFG_DEV0_EPF0_0_LINK_CNTL__READ_CPL_BOUNDARY__SHIFT 0x3 |
|---|
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|---|
| 47345 | #define BIF_CFG_DEV0_EPF0_0_LINK_CNTL__RETRAIN_LINK__SHIFT 0x5 |
|---|
| 47346 | #define BIF_CFG_DEV0_EPF0_0_LINK_CNTL__COMMON_CLOCK_CFG__SHIFT 0x6 |
|---|
| 47347 | #define BIF_CFG_DEV0_EPF0_0_LINK_CNTL__EXTENDED_SYNC__SHIFT 0x7 |
|---|
| 47348 | #define BIF_CFG_DEV0_EPF0_0_LINK_CNTL__CLOCK_POWER_MANAGEMENT_EN__SHIFT 0x8 |
|---|
| 47349 | #define BIF_CFG_DEV0_EPF0_0_LINK_CNTL__HW_AUTONOMOUS_WIDTH_DISABLE__SHIFT 0x9 |
|---|
| 47350 | #define BIF_CFG_DEV0_EPF0_0_LINK_CNTL__LINK_BW_MANAGEMENT_INT_EN__SHIFT 0xa |
|---|
| 47351 | #define BIF_CFG_DEV0_EPF0_0_LINK_CNTL__LINK_AUTONOMOUS_BW_INT_EN__SHIFT 0xb |
|---|
| 47352 | #define BIF_CFG_DEV0_EPF0_0_LINK_CNTL__DRS_SIGNALING_CONTROL__SHIFT 0xe |
|---|
| 47353 | #define BIF_CFG_DEV0_EPF0_0_LINK_CNTL__PM_CONTROL_MASK 0x0003L |
|---|
| 47354 | #define BIF_CFG_DEV0_EPF0_0_LINK_CNTL__PTM_PROP_DELAY_ADAPT_INTER_B_MASK 0x0004L |
|---|
| 47355 | #define BIF_CFG_DEV0_EPF0_0_LINK_CNTL__READ_CPL_BOUNDARY_MASK 0x0008L |
|---|
| 47356 | #define BIF_CFG_DEV0_EPF0_0_LINK_CNTL__LINK_DIS_MASK 0x0010L |
|---|
| 47357 | #define BIF_CFG_DEV0_EPF0_0_LINK_CNTL__RETRAIN_LINK_MASK 0x0020L |
|---|
| 47358 | #define BIF_CFG_DEV0_EPF0_0_LINK_CNTL__COMMON_CLOCK_CFG_MASK 0x0040L |
|---|
| 47359 | #define BIF_CFG_DEV0_EPF0_0_LINK_CNTL__EXTENDED_SYNC_MASK 0x0080L |
|---|
| 47360 | #define BIF_CFG_DEV0_EPF0_0_LINK_CNTL__CLOCK_POWER_MANAGEMENT_EN_MASK 0x0100L |
|---|
| 47361 | #define BIF_CFG_DEV0_EPF0_0_LINK_CNTL__HW_AUTONOMOUS_WIDTH_DISABLE_MASK 0x0200L |
|---|
| 47362 | #define BIF_CFG_DEV0_EPF0_0_LINK_CNTL__LINK_BW_MANAGEMENT_INT_EN_MASK 0x0400L |
|---|
| 47363 | #define BIF_CFG_DEV0_EPF0_0_LINK_CNTL__LINK_AUTONOMOUS_BW_INT_EN_MASK 0x0800L |
|---|
| 47364 | #define BIF_CFG_DEV0_EPF0_0_LINK_CNTL__DRS_SIGNALING_CONTROL_MASK 0xC000L |
|---|
| 47365 | //BIF_CFG_DEV0_EPF0_0_LINK_STATUS |
|---|
| 47366 | #define BIF_CFG_DEV0_EPF0_0_LINK_STATUS__CURRENT_LINK_SPEED__SHIFT 0x0 |
|---|
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|---|
| 47369 | #define BIF_CFG_DEV0_EPF0_0_LINK_STATUS__SLOT_CLOCK_CFG__SHIFT 0xc |
|---|
| 47370 | #define BIF_CFG_DEV0_EPF0_0_LINK_STATUS__DL_ACTIVE__SHIFT 0xd |
|---|
| 47371 | #define BIF_CFG_DEV0_EPF0_0_LINK_STATUS__LINK_BW_MANAGEMENT_STATUS__SHIFT 0xe |
|---|
| 47372 | #define BIF_CFG_DEV0_EPF0_0_LINK_STATUS__LINK_AUTONOMOUS_BW_STATUS__SHIFT 0xf |
|---|
| 47373 | #define BIF_CFG_DEV0_EPF0_0_LINK_STATUS__CURRENT_LINK_SPEED_MASK 0x000FL |
|---|
| 47374 | #define BIF_CFG_DEV0_EPF0_0_LINK_STATUS__NEGOTIATED_LINK_WIDTH_MASK 0x03F0L |
|---|
| 47375 | #define BIF_CFG_DEV0_EPF0_0_LINK_STATUS__LINK_TRAINING_MASK 0x0800L |
|---|
| 47376 | #define BIF_CFG_DEV0_EPF0_0_LINK_STATUS__SLOT_CLOCK_CFG_MASK 0x1000L |
|---|
| 47377 | #define BIF_CFG_DEV0_EPF0_0_LINK_STATUS__DL_ACTIVE_MASK 0x2000L |
|---|
| 47378 | #define BIF_CFG_DEV0_EPF0_0_LINK_STATUS__LINK_BW_MANAGEMENT_STATUS_MASK 0x4000L |
|---|
| 47379 | #define BIF_CFG_DEV0_EPF0_0_LINK_STATUS__LINK_AUTONOMOUS_BW_STATUS_MASK 0x8000L |
|---|
| 47380 | //BIF_CFG_DEV0_EPF0_0_DEVICE_CAP2 |
|---|
| 47381 | #define BIF_CFG_DEV0_EPF0_0_DEVICE_CAP2__CPL_TIMEOUT_RANGE_SUPPORTED__SHIFT 0x0 |
|---|
| 47382 | #define BIF_CFG_DEV0_EPF0_0_DEVICE_CAP2__CPL_TIMEOUT_DIS_SUPPORTED__SHIFT 0x4 |
|---|
| 47383 | #define BIF_CFG_DEV0_EPF0_0_DEVICE_CAP2__ARI_FORWARDING_SUPPORTED__SHIFT 0x5 |
|---|
| 47384 | #define BIF_CFG_DEV0_EPF0_0_DEVICE_CAP2__ATOMICOP_ROUTING_SUPPORTED__SHIFT 0x6 |
|---|
| 47385 | #define BIF_CFG_DEV0_EPF0_0_DEVICE_CAP2__ATOMICOP_32CMPLT_SUPPORTED__SHIFT 0x7 |
|---|
| 47386 | #define BIF_CFG_DEV0_EPF0_0_DEVICE_CAP2__ATOMICOP_64CMPLT_SUPPORTED__SHIFT 0x8 |
|---|
| 47387 | #define BIF_CFG_DEV0_EPF0_0_DEVICE_CAP2__CAS128_CMPLT_SUPPORTED__SHIFT 0x9 |
|---|
| 47388 | #define BIF_CFG_DEV0_EPF0_0_DEVICE_CAP2__NO_RO_ENABLED_P2P_PASSING__SHIFT 0xa |
|---|
| 47389 | #define BIF_CFG_DEV0_EPF0_0_DEVICE_CAP2__LTR_SUPPORTED__SHIFT 0xb |
|---|
| 47390 | #define BIF_CFG_DEV0_EPF0_0_DEVICE_CAP2__TPH_CPLR_SUPPORTED__SHIFT 0xc |
|---|
| 47391 | #define BIF_CFG_DEV0_EPF0_0_DEVICE_CAP2__LN_SYSTEM_CLS__SHIFT 0xe |
|---|
| 47392 | #define BIF_CFG_DEV0_EPF0_0_DEVICE_CAP2__TEN_BIT_TAG_COMPLETER_SUPPORTED__SHIFT 0x10 |
|---|
| 47393 | #define BIF_CFG_DEV0_EPF0_0_DEVICE_CAP2__TEN_BIT_TAG_REQUESTER_SUPPORTED__SHIFT 0x11 |
|---|
| 47394 | #define BIF_CFG_DEV0_EPF0_0_DEVICE_CAP2__OBFF_SUPPORTED__SHIFT 0x12 |
|---|
| 47395 | #define BIF_CFG_DEV0_EPF0_0_DEVICE_CAP2__EXTENDED_FMT_FIELD_SUPPORTED__SHIFT 0x14 |
|---|
| 47396 | #define BIF_CFG_DEV0_EPF0_0_DEVICE_CAP2__END_END_TLP_PREFIX_SUPPORTED__SHIFT 0x15 |
|---|
| 47397 | #define BIF_CFG_DEV0_EPF0_0_DEVICE_CAP2__MAX_END_END_TLP_PREFIXES__SHIFT 0x16 |
|---|
| 47398 | #define BIF_CFG_DEV0_EPF0_0_DEVICE_CAP2__EMER_POWER_REDUCTION_SUPPORTED__SHIFT 0x18 |
|---|
| 47399 | #define BIF_CFG_DEV0_EPF0_0_DEVICE_CAP2__EMER_POWER_REDUCTION_INIT_REQ__SHIFT 0x1a |
|---|
| 47400 | #define BIF_CFG_DEV0_EPF0_0_DEVICE_CAP2__FRS_SUPPORTED__SHIFT 0x1f |
|---|
| 47401 | #define BIF_CFG_DEV0_EPF0_0_DEVICE_CAP2__CPL_TIMEOUT_RANGE_SUPPORTED_MASK 0x0000000FL |
|---|
| 47402 | #define BIF_CFG_DEV0_EPF0_0_DEVICE_CAP2__CPL_TIMEOUT_DIS_SUPPORTED_MASK 0x00000010L |
|---|
| 47403 | #define BIF_CFG_DEV0_EPF0_0_DEVICE_CAP2__ARI_FORWARDING_SUPPORTED_MASK 0x00000020L |
|---|
| 47404 | #define BIF_CFG_DEV0_EPF0_0_DEVICE_CAP2__ATOMICOP_ROUTING_SUPPORTED_MASK 0x00000040L |
|---|
| 47405 | #define BIF_CFG_DEV0_EPF0_0_DEVICE_CAP2__ATOMICOP_32CMPLT_SUPPORTED_MASK 0x00000080L |
|---|
| 47406 | #define BIF_CFG_DEV0_EPF0_0_DEVICE_CAP2__ATOMICOP_64CMPLT_SUPPORTED_MASK 0x00000100L |
|---|
| 47407 | #define BIF_CFG_DEV0_EPF0_0_DEVICE_CAP2__CAS128_CMPLT_SUPPORTED_MASK 0x00000200L |
|---|
| 47408 | #define BIF_CFG_DEV0_EPF0_0_DEVICE_CAP2__NO_RO_ENABLED_P2P_PASSING_MASK 0x00000400L |
|---|
| 47409 | #define BIF_CFG_DEV0_EPF0_0_DEVICE_CAP2__LTR_SUPPORTED_MASK 0x00000800L |
|---|
| 47410 | #define BIF_CFG_DEV0_EPF0_0_DEVICE_CAP2__TPH_CPLR_SUPPORTED_MASK 0x00003000L |
|---|
| 47411 | #define BIF_CFG_DEV0_EPF0_0_DEVICE_CAP2__LN_SYSTEM_CLS_MASK 0x0000C000L |
|---|
| 47412 | #define BIF_CFG_DEV0_EPF0_0_DEVICE_CAP2__TEN_BIT_TAG_COMPLETER_SUPPORTED_MASK 0x00010000L |
|---|
| 47413 | #define BIF_CFG_DEV0_EPF0_0_DEVICE_CAP2__TEN_BIT_TAG_REQUESTER_SUPPORTED_MASK 0x00020000L |
|---|
| 47414 | #define BIF_CFG_DEV0_EPF0_0_DEVICE_CAP2__OBFF_SUPPORTED_MASK 0x000C0000L |
|---|
| 47415 | #define BIF_CFG_DEV0_EPF0_0_DEVICE_CAP2__EXTENDED_FMT_FIELD_SUPPORTED_MASK 0x00100000L |
|---|
| 47416 | #define BIF_CFG_DEV0_EPF0_0_DEVICE_CAP2__END_END_TLP_PREFIX_SUPPORTED_MASK 0x00200000L |
|---|
| 47417 | #define BIF_CFG_DEV0_EPF0_0_DEVICE_CAP2__MAX_END_END_TLP_PREFIXES_MASK 0x00C00000L |
|---|
| 47418 | #define BIF_CFG_DEV0_EPF0_0_DEVICE_CAP2__EMER_POWER_REDUCTION_SUPPORTED_MASK 0x03000000L |
|---|
| 47419 | #define BIF_CFG_DEV0_EPF0_0_DEVICE_CAP2__EMER_POWER_REDUCTION_INIT_REQ_MASK 0x04000000L |
|---|
| 47420 | #define BIF_CFG_DEV0_EPF0_0_DEVICE_CAP2__FRS_SUPPORTED_MASK 0x80000000L |
|---|
| 47421 | //BIF_CFG_DEV0_EPF0_0_DEVICE_CNTL2 |
|---|
| 47422 | #define BIF_CFG_DEV0_EPF0_0_DEVICE_CNTL2__CPL_TIMEOUT_VALUE__SHIFT 0x0 |
|---|
| 47423 | #define BIF_CFG_DEV0_EPF0_0_DEVICE_CNTL2__CPL_TIMEOUT_DIS__SHIFT 0x4 |
|---|
| 47424 | #define BIF_CFG_DEV0_EPF0_0_DEVICE_CNTL2__ARI_FORWARDING_EN__SHIFT 0x5 |
|---|
| 47425 | #define BIF_CFG_DEV0_EPF0_0_DEVICE_CNTL2__ATOMICOP_REQUEST_EN__SHIFT 0x6 |
|---|
| 47426 | #define BIF_CFG_DEV0_EPF0_0_DEVICE_CNTL2__ATOMICOP_EGRESS_BLOCKING__SHIFT 0x7 |
|---|
| 47427 | #define BIF_CFG_DEV0_EPF0_0_DEVICE_CNTL2__IDO_REQUEST_ENABLE__SHIFT 0x8 |
|---|
| 47428 | #define BIF_CFG_DEV0_EPF0_0_DEVICE_CNTL2__IDO_COMPLETION_ENABLE__SHIFT 0x9 |
|---|
| 47429 | #define BIF_CFG_DEV0_EPF0_0_DEVICE_CNTL2__LTR_EN__SHIFT 0xa |
|---|
| 47430 | #define BIF_CFG_DEV0_EPF0_0_DEVICE_CNTL2__EMER_POWER_REDUCTION_REQUEST__SHIFT 0xb |
|---|
| 47431 | #define BIF_CFG_DEV0_EPF0_0_DEVICE_CNTL2__TEN_BIT_TAG_REQUESTER_ENABLE__SHIFT 0xc |
|---|
| 47432 | #define BIF_CFG_DEV0_EPF0_0_DEVICE_CNTL2__OBFF_EN__SHIFT 0xd |
|---|
| 47433 | #define BIF_CFG_DEV0_EPF0_0_DEVICE_CNTL2__END_END_TLP_PREFIX_BLOCKING__SHIFT 0xf |
|---|
| 47434 | #define BIF_CFG_DEV0_EPF0_0_DEVICE_CNTL2__CPL_TIMEOUT_VALUE_MASK 0x000FL |
|---|
| 47435 | #define BIF_CFG_DEV0_EPF0_0_DEVICE_CNTL2__CPL_TIMEOUT_DIS_MASK 0x0010L |
|---|
| 47436 | #define BIF_CFG_DEV0_EPF0_0_DEVICE_CNTL2__ARI_FORWARDING_EN_MASK 0x0020L |
|---|
| 47437 | #define BIF_CFG_DEV0_EPF0_0_DEVICE_CNTL2__ATOMICOP_REQUEST_EN_MASK 0x0040L |
|---|
| 47438 | #define BIF_CFG_DEV0_EPF0_0_DEVICE_CNTL2__ATOMICOP_EGRESS_BLOCKING_MASK 0x0080L |
|---|
| 47439 | #define BIF_CFG_DEV0_EPF0_0_DEVICE_CNTL2__IDO_REQUEST_ENABLE_MASK 0x0100L |
|---|
| 47440 | #define BIF_CFG_DEV0_EPF0_0_DEVICE_CNTL2__IDO_COMPLETION_ENABLE_MASK 0x0200L |
|---|
| 47441 | #define BIF_CFG_DEV0_EPF0_0_DEVICE_CNTL2__LTR_EN_MASK 0x0400L |
|---|
| 47442 | #define BIF_CFG_DEV0_EPF0_0_DEVICE_CNTL2__EMER_POWER_REDUCTION_REQUEST_MASK 0x0800L |
|---|
| 47443 | #define BIF_CFG_DEV0_EPF0_0_DEVICE_CNTL2__TEN_BIT_TAG_REQUESTER_ENABLE_MASK 0x1000L |
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| 47444 | #define BIF_CFG_DEV0_EPF0_0_DEVICE_CNTL2__OBFF_EN_MASK 0x6000L |
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| 47445 | #define BIF_CFG_DEV0_EPF0_0_DEVICE_CNTL2__END_END_TLP_PREFIX_BLOCKING_MASK 0x8000L |
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| 47461 | #define BIF_CFG_DEV0_EPF0_0_LINK_CAP2__RTM1_PRESENCE_DET_SUPPORT_MASK 0x00800000L |
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| 47475 | #define BIF_CFG_DEV0_EPF0_0_LINK_CNTL2__HW_AUTONOMOUS_SPEED_DISABLE_MASK 0x0020L |
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| 47478 | #define BIF_CFG_DEV0_EPF0_0_LINK_CNTL2__ENTER_MOD_COMPLIANCE_MASK 0x0400L |
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| 47479 | #define BIF_CFG_DEV0_EPF0_0_LINK_CNTL2__COMPLIANCE_SOS_MASK 0x0800L |
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|---|
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|---|
| 47498 | #define BIF_CFG_DEV0_EPF0_0_LINK_STATUS2__LINK_EQUALIZATION_REQUEST_8GT_MASK 0x0020L |
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| 47499 | #define BIF_CFG_DEV0_EPF0_0_LINK_STATUS2__RTM1_PRESENCE_DET_MASK 0x0040L |
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| 47500 | #define BIF_CFG_DEV0_EPF0_0_LINK_STATUS2__RTM2_PRESENCE_DET_MASK 0x0080L |
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| 47502 | #define BIF_CFG_DEV0_EPF0_0_LINK_STATUS2__DOWNSTREAM_COMPONENT_PRESENCE_MASK 0x7000L |
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| 47503 | #define BIF_CFG_DEV0_EPF0_0_LINK_STATUS2__DRS_MESSAGE_RECEIVED_MASK 0x8000L |
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|---|
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| 47518 | #define BIF_CFG_DEV0_EPF0_0_MSI_MSG_CNTL__MSI_MULTI_CAP_MASK 0x000EL |
|---|
| 47519 | #define BIF_CFG_DEV0_EPF0_0_MSI_MSG_CNTL__MSI_MULTI_EN_MASK 0x0070L |
|---|
| 47520 | #define BIF_CFG_DEV0_EPF0_0_MSI_MSG_CNTL__MSI_64BIT_MASK 0x0080L |
|---|
| 47521 | #define BIF_CFG_DEV0_EPF0_0_MSI_MSG_CNTL__MSI_PERVECTOR_MASKING_CAP_MASK 0x0100L |
|---|
| 47522 | #define BIF_CFG_DEV0_EPF0_0_MSI_MSG_CNTL__MSI_EXT_MSG_DATA_CAP_MASK 0x0200L |
|---|
| 47523 | #define BIF_CFG_DEV0_EPF0_0_MSI_MSG_CNTL__MSI_EXT_MSG_DATA_EN_MASK 0x0400L |
|---|
| 47524 | //BIF_CFG_DEV0_EPF0_0_MSI_MSG_ADDR_LO |
|---|
| 47525 | #define BIF_CFG_DEV0_EPF0_0_MSI_MSG_ADDR_LO__MSI_MSG_ADDR_LO__SHIFT 0x2 |
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| 47526 | #define BIF_CFG_DEV0_EPF0_0_MSI_MSG_ADDR_LO__MSI_MSG_ADDR_LO_MASK 0xFFFFFFFCL |
|---|
| 47527 | //BIF_CFG_DEV0_EPF0_0_MSI_MSG_ADDR_HI |
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| 47528 | #define BIF_CFG_DEV0_EPF0_0_MSI_MSG_ADDR_HI__MSI_MSG_ADDR_HI__SHIFT 0x0 |
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| 47529 | #define BIF_CFG_DEV0_EPF0_0_MSI_MSG_ADDR_HI__MSI_MSG_ADDR_HI_MASK 0xFFFFFFFFL |
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| 47533 | //BIF_CFG_DEV0_EPF0_0_MSI_EXT_MSG_DATA |
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| 47534 | #define BIF_CFG_DEV0_EPF0_0_MSI_EXT_MSG_DATA__MSI_EXT_DATA__SHIFT 0x0 |
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| 47537 | #define BIF_CFG_DEV0_EPF0_0_MSI_MASK__MSI_MASK__SHIFT 0x0 |
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| 47538 | #define BIF_CFG_DEV0_EPF0_0_MSI_MASK__MSI_MASK_MASK 0xFFFFFFFFL |
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| 47541 | #define BIF_CFG_DEV0_EPF0_0_MSI_MSG_DATA_64__MSI_DATA_64_MASK 0xFFFFL |
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| 47542 | //BIF_CFG_DEV0_EPF0_0_MSI_EXT_MSG_DATA_64 |
|---|
| 47543 | #define BIF_CFG_DEV0_EPF0_0_MSI_EXT_MSG_DATA_64__MSI_EXT_DATA_64__SHIFT 0x0 |
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| 47545 | //BIF_CFG_DEV0_EPF0_0_MSI_MASK_64 |
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| 47550 | #define BIF_CFG_DEV0_EPF0_0_MSI_PENDING__MSI_PENDING_MASK 0xFFFFFFFFL |
|---|
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| 47564 | #define BIF_CFG_DEV0_EPF0_0_MSIX_MSG_CNTL__MSIX_FUNC_MASK_MASK 0x4000L |
|---|
| 47565 | #define BIF_CFG_DEV0_EPF0_0_MSIX_MSG_CNTL__MSIX_EN_MASK 0x8000L |
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| 47566 | //BIF_CFG_DEV0_EPF0_0_MSIX_TABLE |
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|---|
| 47570 | #define BIF_CFG_DEV0_EPF0_0_MSIX_TABLE__MSIX_TABLE_OFFSET_MASK 0xFFFFFFF8L |
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|---|
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| 47575 | #define BIF_CFG_DEV0_EPF0_0_MSIX_PBA__MSIX_PBA_OFFSET_MASK 0xFFFFFFF8L |
|---|
| 47576 | //BIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST |
|---|
| 47577 | #define BIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
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| 47579 | #define BIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
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| 47580 | #define BIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
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| 47581 | #define BIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
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| 47582 | #define BIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
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| 47583 | //BIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR |
|---|
| 47584 | #define BIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR__VSEC_ID__SHIFT 0x0 |
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| 47587 | #define BIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR__VSEC_ID_MASK 0x0000FFFFL |
|---|
| 47588 | #define BIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR__VSEC_REV_MASK 0x000F0000L |
|---|
| 47589 | #define BIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR__VSEC_LENGTH_MASK 0xFFF00000L |
|---|
| 47590 | //BIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC1 |
|---|
| 47591 | #define BIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC1__SCRATCH__SHIFT 0x0 |
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| 47592 | #define BIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC1__SCRATCH_MASK 0xFFFFFFFFL |
|---|
| 47593 | //BIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC2 |
|---|
| 47594 | #define BIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC2__SCRATCH__SHIFT 0x0 |
|---|
| 47595 | #define BIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC2__SCRATCH_MASK 0xFFFFFFFFL |
|---|
| 47596 | //BIF_CFG_DEV0_EPF0_0_PCIE_VC_ENH_CAP_LIST |
|---|
| 47597 | #define BIF_CFG_DEV0_EPF0_0_PCIE_VC_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
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| 47598 | #define BIF_CFG_DEV0_EPF0_0_PCIE_VC_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
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| 47599 | #define BIF_CFG_DEV0_EPF0_0_PCIE_VC_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 47600 | #define BIF_CFG_DEV0_EPF0_0_PCIE_VC_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 47601 | #define BIF_CFG_DEV0_EPF0_0_PCIE_VC_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 47602 | #define BIF_CFG_DEV0_EPF0_0_PCIE_VC_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 47603 | //BIF_CFG_DEV0_EPF0_0_PCIE_PORT_VC_CAP_REG1 |
|---|
| 47604 | #define BIF_CFG_DEV0_EPF0_0_PCIE_PORT_VC_CAP_REG1__EXT_VC_COUNT__SHIFT 0x0 |
|---|
| 47605 | #define BIF_CFG_DEV0_EPF0_0_PCIE_PORT_VC_CAP_REG1__LOW_PRIORITY_EXT_VC_COUNT__SHIFT 0x4 |
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| 47606 | #define BIF_CFG_DEV0_EPF0_0_PCIE_PORT_VC_CAP_REG1__REF_CLK__SHIFT 0x8 |
|---|
| 47607 | #define BIF_CFG_DEV0_EPF0_0_PCIE_PORT_VC_CAP_REG1__PORT_ARB_TABLE_ENTRY_SIZE__SHIFT 0xa |
|---|
| 47608 | #define BIF_CFG_DEV0_EPF0_0_PCIE_PORT_VC_CAP_REG1__EXT_VC_COUNT_MASK 0x00000007L |
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| 47609 | #define BIF_CFG_DEV0_EPF0_0_PCIE_PORT_VC_CAP_REG1__LOW_PRIORITY_EXT_VC_COUNT_MASK 0x00000070L |
|---|
| 47610 | #define BIF_CFG_DEV0_EPF0_0_PCIE_PORT_VC_CAP_REG1__REF_CLK_MASK 0x00000300L |
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| 47611 | #define BIF_CFG_DEV0_EPF0_0_PCIE_PORT_VC_CAP_REG1__PORT_ARB_TABLE_ENTRY_SIZE_MASK 0x00000C00L |
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|---|
| 47613 | #define BIF_CFG_DEV0_EPF0_0_PCIE_PORT_VC_CAP_REG2__VC_ARB_CAP__SHIFT 0x0 |
|---|
| 47614 | #define BIF_CFG_DEV0_EPF0_0_PCIE_PORT_VC_CAP_REG2__VC_ARB_TABLE_OFFSET__SHIFT 0x18 |
|---|
| 47615 | #define BIF_CFG_DEV0_EPF0_0_PCIE_PORT_VC_CAP_REG2__VC_ARB_CAP_MASK 0x000000FFL |
|---|
| 47616 | #define BIF_CFG_DEV0_EPF0_0_PCIE_PORT_VC_CAP_REG2__VC_ARB_TABLE_OFFSET_MASK 0xFF000000L |
|---|
| 47617 | //BIF_CFG_DEV0_EPF0_0_PCIE_PORT_VC_CNTL |
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| 47618 | #define BIF_CFG_DEV0_EPF0_0_PCIE_PORT_VC_CNTL__LOAD_VC_ARB_TABLE__SHIFT 0x0 |
|---|
| 47619 | #define BIF_CFG_DEV0_EPF0_0_PCIE_PORT_VC_CNTL__VC_ARB_SELECT__SHIFT 0x1 |
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| 47620 | #define BIF_CFG_DEV0_EPF0_0_PCIE_PORT_VC_CNTL__LOAD_VC_ARB_TABLE_MASK 0x0001L |
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| 47621 | #define BIF_CFG_DEV0_EPF0_0_PCIE_PORT_VC_CNTL__VC_ARB_SELECT_MASK 0x000EL |
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|---|
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|---|
| 47624 | #define BIF_CFG_DEV0_EPF0_0_PCIE_PORT_VC_STATUS__VC_ARB_TABLE_STATUS_MASK 0x0001L |
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| 47625 | //BIF_CFG_DEV0_EPF0_0_PCIE_VC0_RESOURCE_CAP |
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| 47629 | #define BIF_CFG_DEV0_EPF0_0_PCIE_VC0_RESOURCE_CAP__PORT_ARB_TABLE_OFFSET__SHIFT 0x18 |
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| 47630 | #define BIF_CFG_DEV0_EPF0_0_PCIE_VC0_RESOURCE_CAP__PORT_ARB_CAP_MASK 0x000000FFL |
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| 47634 | //BIF_CFG_DEV0_EPF0_0_PCIE_VC0_RESOURCE_CNTL |
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| 47635 | #define BIF_CFG_DEV0_EPF0_0_PCIE_VC0_RESOURCE_CNTL__TC_VC_MAP_TC0__SHIFT 0x0 |
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| 47639 | #define BIF_CFG_DEV0_EPF0_0_PCIE_VC0_RESOURCE_CNTL__VC_ID__SHIFT 0x18 |
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| 47640 | #define BIF_CFG_DEV0_EPF0_0_PCIE_VC0_RESOURCE_CNTL__VC_ENABLE__SHIFT 0x1f |
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| 47641 | #define BIF_CFG_DEV0_EPF0_0_PCIE_VC0_RESOURCE_CNTL__TC_VC_MAP_TC0_MASK 0x00000001L |
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| 47648 | #define BIF_CFG_DEV0_EPF0_0_PCIE_VC0_RESOURCE_STATUS__PORT_ARB_TABLE_STATUS__SHIFT 0x0 |
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| 47649 | #define BIF_CFG_DEV0_EPF0_0_PCIE_VC0_RESOURCE_STATUS__VC_NEGOTIATION_PENDING__SHIFT 0x1 |
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| 47650 | #define BIF_CFG_DEV0_EPF0_0_PCIE_VC0_RESOURCE_STATUS__PORT_ARB_TABLE_STATUS_MASK 0x0001L |
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| 47658 | #define BIF_CFG_DEV0_EPF0_0_PCIE_VC1_RESOURCE_CAP__REJECT_SNOOP_TRANS_MASK 0x00008000L |
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| 47659 | #define BIF_CFG_DEV0_EPF0_0_PCIE_VC1_RESOURCE_CAP__MAX_TIME_SLOTS_MASK 0x003F0000L |
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| 47660 | #define BIF_CFG_DEV0_EPF0_0_PCIE_VC1_RESOURCE_CAP__PORT_ARB_TABLE_OFFSET_MASK 0xFF000000L |
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| 47661 | //BIF_CFG_DEV0_EPF0_0_PCIE_VC1_RESOURCE_CNTL |
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| 47667 | #define BIF_CFG_DEV0_EPF0_0_PCIE_VC1_RESOURCE_CNTL__VC_ENABLE__SHIFT 0x1f |
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| 47668 | #define BIF_CFG_DEV0_EPF0_0_PCIE_VC1_RESOURCE_CNTL__TC_VC_MAP_TC0_MASK 0x00000001L |
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| 47669 | #define BIF_CFG_DEV0_EPF0_0_PCIE_VC1_RESOURCE_CNTL__TC_VC_MAP_TC1_7_MASK 0x000000FEL |
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| 47670 | #define BIF_CFG_DEV0_EPF0_0_PCIE_VC1_RESOURCE_CNTL__LOAD_PORT_ARB_TABLE_MASK 0x00010000L |
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| 47671 | #define BIF_CFG_DEV0_EPF0_0_PCIE_VC1_RESOURCE_CNTL__PORT_ARB_SELECT_MASK 0x000E0000L |
|---|
| 47672 | #define BIF_CFG_DEV0_EPF0_0_PCIE_VC1_RESOURCE_CNTL__VC_ID_MASK 0x07000000L |
|---|
| 47673 | #define BIF_CFG_DEV0_EPF0_0_PCIE_VC1_RESOURCE_CNTL__VC_ENABLE_MASK 0x80000000L |
|---|
| 47674 | //BIF_CFG_DEV0_EPF0_0_PCIE_VC1_RESOURCE_STATUS |
|---|
| 47675 | #define BIF_CFG_DEV0_EPF0_0_PCIE_VC1_RESOURCE_STATUS__PORT_ARB_TABLE_STATUS__SHIFT 0x0 |
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| 47676 | #define BIF_CFG_DEV0_EPF0_0_PCIE_VC1_RESOURCE_STATUS__VC_NEGOTIATION_PENDING__SHIFT 0x1 |
|---|
| 47677 | #define BIF_CFG_DEV0_EPF0_0_PCIE_VC1_RESOURCE_STATUS__PORT_ARB_TABLE_STATUS_MASK 0x0001L |
|---|
| 47678 | #define BIF_CFG_DEV0_EPF0_0_PCIE_VC1_RESOURCE_STATUS__VC_NEGOTIATION_PENDING_MASK 0x0002L |
|---|
| 47679 | //BIF_CFG_DEV0_EPF0_0_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST |
|---|
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| 47681 | #define BIF_CFG_DEV0_EPF0_0_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 47682 | #define BIF_CFG_DEV0_EPF0_0_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 47683 | #define BIF_CFG_DEV0_EPF0_0_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 47684 | #define BIF_CFG_DEV0_EPF0_0_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 47685 | #define BIF_CFG_DEV0_EPF0_0_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 47686 | //BIF_CFG_DEV0_EPF0_0_PCIE_DEV_SERIAL_NUM_DW1 |
|---|
| 47687 | #define BIF_CFG_DEV0_EPF0_0_PCIE_DEV_SERIAL_NUM_DW1__SERIAL_NUMBER_LO__SHIFT 0x0 |
|---|
| 47688 | #define BIF_CFG_DEV0_EPF0_0_PCIE_DEV_SERIAL_NUM_DW1__SERIAL_NUMBER_LO_MASK 0xFFFFFFFFL |
|---|
| 47689 | //BIF_CFG_DEV0_EPF0_0_PCIE_DEV_SERIAL_NUM_DW2 |
|---|
| 47690 | #define BIF_CFG_DEV0_EPF0_0_PCIE_DEV_SERIAL_NUM_DW2__SERIAL_NUMBER_HI__SHIFT 0x0 |
|---|
| 47691 | #define BIF_CFG_DEV0_EPF0_0_PCIE_DEV_SERIAL_NUM_DW2__SERIAL_NUMBER_HI_MASK 0xFFFFFFFFL |
|---|
| 47692 | //BIF_CFG_DEV0_EPF0_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST |
|---|
| 47693 | #define BIF_CFG_DEV0_EPF0_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
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| 47694 | #define BIF_CFG_DEV0_EPF0_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 47695 | #define BIF_CFG_DEV0_EPF0_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
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| 47697 | #define BIF_CFG_DEV0_EPF0_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 47698 | #define BIF_CFG_DEV0_EPF0_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
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| 47699 | //BIF_CFG_DEV0_EPF0_0_PCIE_UNCORR_ERR_STATUS |
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| 47700 | #define BIF_CFG_DEV0_EPF0_0_PCIE_UNCORR_ERR_STATUS__DLP_ERR_STATUS__SHIFT 0x4 |
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| 47704 | #define BIF_CFG_DEV0_EPF0_0_PCIE_UNCORR_ERR_STATUS__CPL_TIMEOUT_STATUS__SHIFT 0xe |
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| 47705 | #define BIF_CFG_DEV0_EPF0_0_PCIE_UNCORR_ERR_STATUS__CPL_ABORT_ERR_STATUS__SHIFT 0xf |
|---|
| 47706 | #define BIF_CFG_DEV0_EPF0_0_PCIE_UNCORR_ERR_STATUS__UNEXP_CPL_STATUS__SHIFT 0x10 |
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| 47707 | #define BIF_CFG_DEV0_EPF0_0_PCIE_UNCORR_ERR_STATUS__RCV_OVFL_STATUS__SHIFT 0x11 |
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|---|
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| 47710 | #define BIF_CFG_DEV0_EPF0_0_PCIE_UNCORR_ERR_STATUS__UNSUPP_REQ_ERR_STATUS__SHIFT 0x14 |
|---|
| 47711 | #define BIF_CFG_DEV0_EPF0_0_PCIE_UNCORR_ERR_STATUS__ACS_VIOLATION_STATUS__SHIFT 0x15 |
|---|
| 47712 | #define BIF_CFG_DEV0_EPF0_0_PCIE_UNCORR_ERR_STATUS__UNCORR_INT_ERR_STATUS__SHIFT 0x16 |
|---|
| 47713 | #define BIF_CFG_DEV0_EPF0_0_PCIE_UNCORR_ERR_STATUS__MC_BLOCKED_TLP_STATUS__SHIFT 0x17 |
|---|
| 47714 | #define BIF_CFG_DEV0_EPF0_0_PCIE_UNCORR_ERR_STATUS__ATOMICOP_EGRESS_BLOCKED_STATUS__SHIFT 0x18 |
|---|
| 47715 | #define BIF_CFG_DEV0_EPF0_0_PCIE_UNCORR_ERR_STATUS__TLP_PREFIX_BLOCKED_ERR_STATUS__SHIFT 0x19 |
|---|
| 47716 | #define BIF_CFG_DEV0_EPF0_0_PCIE_UNCORR_ERR_STATUS__POISONED_TLP_EGRESS_BLOCKED_STATUS__SHIFT 0x1a |
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| 47717 | #define BIF_CFG_DEV0_EPF0_0_PCIE_UNCORR_ERR_STATUS__DLP_ERR_STATUS_MASK 0x00000010L |
|---|
| 47718 | #define BIF_CFG_DEV0_EPF0_0_PCIE_UNCORR_ERR_STATUS__SURPDN_ERR_STATUS_MASK 0x00000020L |
|---|
| 47719 | #define BIF_CFG_DEV0_EPF0_0_PCIE_UNCORR_ERR_STATUS__PSN_ERR_STATUS_MASK 0x00001000L |
|---|
| 47720 | #define BIF_CFG_DEV0_EPF0_0_PCIE_UNCORR_ERR_STATUS__FC_ERR_STATUS_MASK 0x00002000L |
|---|
| 47721 | #define BIF_CFG_DEV0_EPF0_0_PCIE_UNCORR_ERR_STATUS__CPL_TIMEOUT_STATUS_MASK 0x00004000L |
|---|
| 47722 | #define BIF_CFG_DEV0_EPF0_0_PCIE_UNCORR_ERR_STATUS__CPL_ABORT_ERR_STATUS_MASK 0x00008000L |
|---|
| 47723 | #define BIF_CFG_DEV0_EPF0_0_PCIE_UNCORR_ERR_STATUS__UNEXP_CPL_STATUS_MASK 0x00010000L |
|---|
| 47724 | #define BIF_CFG_DEV0_EPF0_0_PCIE_UNCORR_ERR_STATUS__RCV_OVFL_STATUS_MASK 0x00020000L |
|---|
| 47725 | #define BIF_CFG_DEV0_EPF0_0_PCIE_UNCORR_ERR_STATUS__MAL_TLP_STATUS_MASK 0x00040000L |
|---|
| 47726 | #define BIF_CFG_DEV0_EPF0_0_PCIE_UNCORR_ERR_STATUS__ECRC_ERR_STATUS_MASK 0x00080000L |
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| 47727 | #define BIF_CFG_DEV0_EPF0_0_PCIE_UNCORR_ERR_STATUS__UNSUPP_REQ_ERR_STATUS_MASK 0x00100000L |
|---|
| 47728 | #define BIF_CFG_DEV0_EPF0_0_PCIE_UNCORR_ERR_STATUS__ACS_VIOLATION_STATUS_MASK 0x00200000L |
|---|
| 47729 | #define BIF_CFG_DEV0_EPF0_0_PCIE_UNCORR_ERR_STATUS__UNCORR_INT_ERR_STATUS_MASK 0x00400000L |
|---|
| 47730 | #define BIF_CFG_DEV0_EPF0_0_PCIE_UNCORR_ERR_STATUS__MC_BLOCKED_TLP_STATUS_MASK 0x00800000L |
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| 47731 | #define BIF_CFG_DEV0_EPF0_0_PCIE_UNCORR_ERR_STATUS__ATOMICOP_EGRESS_BLOCKED_STATUS_MASK 0x01000000L |
|---|
| 47732 | #define BIF_CFG_DEV0_EPF0_0_PCIE_UNCORR_ERR_STATUS__TLP_PREFIX_BLOCKED_ERR_STATUS_MASK 0x02000000L |
|---|
| 47733 | #define BIF_CFG_DEV0_EPF0_0_PCIE_UNCORR_ERR_STATUS__POISONED_TLP_EGRESS_BLOCKED_STATUS_MASK 0x04000000L |
|---|
| 47734 | //BIF_CFG_DEV0_EPF0_0_PCIE_UNCORR_ERR_MASK |
|---|
| 47735 | #define BIF_CFG_DEV0_EPF0_0_PCIE_UNCORR_ERR_MASK__DLP_ERR_MASK__SHIFT 0x4 |
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| 47736 | #define BIF_CFG_DEV0_EPF0_0_PCIE_UNCORR_ERR_MASK__SURPDN_ERR_MASK__SHIFT 0x5 |
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| 47737 | #define BIF_CFG_DEV0_EPF0_0_PCIE_UNCORR_ERR_MASK__PSN_ERR_MASK__SHIFT 0xc |
|---|
| 47738 | #define BIF_CFG_DEV0_EPF0_0_PCIE_UNCORR_ERR_MASK__FC_ERR_MASK__SHIFT 0xd |
|---|
| 47739 | #define BIF_CFG_DEV0_EPF0_0_PCIE_UNCORR_ERR_MASK__CPL_TIMEOUT_MASK__SHIFT 0xe |
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| 47740 | #define BIF_CFG_DEV0_EPF0_0_PCIE_UNCORR_ERR_MASK__CPL_ABORT_ERR_MASK__SHIFT 0xf |
|---|
| 47741 | #define BIF_CFG_DEV0_EPF0_0_PCIE_UNCORR_ERR_MASK__UNEXP_CPL_MASK__SHIFT 0x10 |
|---|
| 47742 | #define BIF_CFG_DEV0_EPF0_0_PCIE_UNCORR_ERR_MASK__RCV_OVFL_MASK__SHIFT 0x11 |
|---|
| 47743 | #define BIF_CFG_DEV0_EPF0_0_PCIE_UNCORR_ERR_MASK__MAL_TLP_MASK__SHIFT 0x12 |
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| 47744 | #define BIF_CFG_DEV0_EPF0_0_PCIE_UNCORR_ERR_MASK__ECRC_ERR_MASK__SHIFT 0x13 |
|---|
| 47745 | #define BIF_CFG_DEV0_EPF0_0_PCIE_UNCORR_ERR_MASK__UNSUPP_REQ_ERR_MASK__SHIFT 0x14 |
|---|
| 47746 | #define BIF_CFG_DEV0_EPF0_0_PCIE_UNCORR_ERR_MASK__ACS_VIOLATION_MASK__SHIFT 0x15 |
|---|
| 47747 | #define BIF_CFG_DEV0_EPF0_0_PCIE_UNCORR_ERR_MASK__UNCORR_INT_ERR_MASK__SHIFT 0x16 |
|---|
| 47748 | #define BIF_CFG_DEV0_EPF0_0_PCIE_UNCORR_ERR_MASK__MC_BLOCKED_TLP_MASK__SHIFT 0x17 |
|---|
| 47749 | #define BIF_CFG_DEV0_EPF0_0_PCIE_UNCORR_ERR_MASK__ATOMICOP_EGRESS_BLOCKED_MASK__SHIFT 0x18 |
|---|
| 47750 | #define BIF_CFG_DEV0_EPF0_0_PCIE_UNCORR_ERR_MASK__TLP_PREFIX_BLOCKED_ERR_MASK__SHIFT 0x19 |
|---|
| 47751 | #define BIF_CFG_DEV0_EPF0_0_PCIE_UNCORR_ERR_MASK__POISONED_TLP_EGRESS_BLOCKED_MASK__SHIFT 0x1a |
|---|
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| 47820 | #define BIF_CFG_DEV0_EPF0_0_PCIE_CORR_ERR_STATUS__HDR_LOG_OVFL_STATUS_MASK 0x00008000L |
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| 47843 | #define BIF_CFG_DEV0_EPF0_0_PCIE_ADV_ERR_CAP_CNTL__ECRC_CHECK_EN__SHIFT 0x8 |
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|---|
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| 47850 | #define BIF_CFG_DEV0_EPF0_0_PCIE_ADV_ERR_CAP_CNTL__ECRC_GEN_EN_MASK 0x00000040L |
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| 47851 | #define BIF_CFG_DEV0_EPF0_0_PCIE_ADV_ERR_CAP_CNTL__ECRC_CHECK_CAP_MASK 0x00000080L |
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| 47852 | #define BIF_CFG_DEV0_EPF0_0_PCIE_ADV_ERR_CAP_CNTL__ECRC_CHECK_EN_MASK 0x00000100L |
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| 47853 | #define BIF_CFG_DEV0_EPF0_0_PCIE_ADV_ERR_CAP_CNTL__MULTI_HDR_RECD_CAP_MASK 0x00000200L |
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| 47854 | #define BIF_CFG_DEV0_EPF0_0_PCIE_ADV_ERR_CAP_CNTL__MULTI_HDR_RECD_EN_MASK 0x00000400L |
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| 47855 | #define BIF_CFG_DEV0_EPF0_0_PCIE_ADV_ERR_CAP_CNTL__TLP_PREFIX_LOG_PRESENT_MASK 0x00000800L |
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| 47856 | #define BIF_CFG_DEV0_EPF0_0_PCIE_ADV_ERR_CAP_CNTL__COMPLETION_TIMEOUT_LOG_CAPABLE_MASK 0x00001000L |
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| 47858 | #define BIF_CFG_DEV0_EPF0_0_PCIE_HDR_LOG0__TLP_HDR__SHIFT 0x0 |
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| 47860 | //BIF_CFG_DEV0_EPF0_0_PCIE_HDR_LOG1 |
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| 47861 | #define BIF_CFG_DEV0_EPF0_0_PCIE_HDR_LOG1__TLP_HDR__SHIFT 0x0 |
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| 47862 | #define BIF_CFG_DEV0_EPF0_0_PCIE_HDR_LOG1__TLP_HDR_MASK 0xFFFFFFFFL |
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| 47863 | //BIF_CFG_DEV0_EPF0_0_PCIE_HDR_LOG2 |
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| 47864 | #define BIF_CFG_DEV0_EPF0_0_PCIE_HDR_LOG2__TLP_HDR__SHIFT 0x0 |
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| 47865 | #define BIF_CFG_DEV0_EPF0_0_PCIE_HDR_LOG2__TLP_HDR_MASK 0xFFFFFFFFL |
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| 47866 | //BIF_CFG_DEV0_EPF0_0_PCIE_HDR_LOG3 |
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| 47867 | #define BIF_CFG_DEV0_EPF0_0_PCIE_HDR_LOG3__TLP_HDR__SHIFT 0x0 |
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| 47870 | #define BIF_CFG_DEV0_EPF0_0_PCIE_TLP_PREFIX_LOG0__TLP_PREFIX__SHIFT 0x0 |
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| 47871 | #define BIF_CFG_DEV0_EPF0_0_PCIE_TLP_PREFIX_LOG0__TLP_PREFIX_MASK 0xFFFFFFFFL |
|---|
| 47872 | //BIF_CFG_DEV0_EPF0_0_PCIE_TLP_PREFIX_LOG1 |
|---|
| 47873 | #define BIF_CFG_DEV0_EPF0_0_PCIE_TLP_PREFIX_LOG1__TLP_PREFIX__SHIFT 0x0 |
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|---|
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|---|
| 47876 | #define BIF_CFG_DEV0_EPF0_0_PCIE_TLP_PREFIX_LOG2__TLP_PREFIX__SHIFT 0x0 |
|---|
| 47877 | #define BIF_CFG_DEV0_EPF0_0_PCIE_TLP_PREFIX_LOG2__TLP_PREFIX_MASK 0xFFFFFFFFL |
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| 47878 | //BIF_CFG_DEV0_EPF0_0_PCIE_TLP_PREFIX_LOG3 |
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| 47879 | #define BIF_CFG_DEV0_EPF0_0_PCIE_TLP_PREFIX_LOG3__TLP_PREFIX__SHIFT 0x0 |
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| 47881 | //BIF_CFG_DEV0_EPF0_0_PCIE_BAR_ENH_CAP_LIST |
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| 47886 | #define BIF_CFG_DEV0_EPF0_0_PCIE_BAR_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 47887 | #define BIF_CFG_DEV0_EPF0_0_PCIE_BAR_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
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| 47888 | //BIF_CFG_DEV0_EPF0_0_PCIE_BAR1_CAP |
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| 47892 | #define BIF_CFG_DEV0_EPF0_0_PCIE_BAR1_CNTL__BAR_INDEX__SHIFT 0x0 |
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| 47894 | #define BIF_CFG_DEV0_EPF0_0_PCIE_BAR1_CNTL__BAR_SIZE__SHIFT 0x8 |
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| 47895 | #define BIF_CFG_DEV0_EPF0_0_PCIE_BAR1_CNTL__BAR_SIZE_SUPPORTED_UPPER__SHIFT 0x10 |
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| 47943 | #define BIF_CFG_DEV0_EPF0_0_PCIE_BAR5_CNTL__BAR_SIZE_SUPPORTED_UPPER__SHIFT 0x10 |
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| 47944 | #define BIF_CFG_DEV0_EPF0_0_PCIE_BAR5_CNTL__BAR_INDEX_MASK 0x00000007L |
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| 47945 | #define BIF_CFG_DEV0_EPF0_0_PCIE_BAR5_CNTL__BAR_TOTAL_NUM_MASK 0x000000E0L |
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| 47946 | #define BIF_CFG_DEV0_EPF0_0_PCIE_BAR5_CNTL__BAR_SIZE_MASK 0x00003F00L |
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| 47947 | #define BIF_CFG_DEV0_EPF0_0_PCIE_BAR5_CNTL__BAR_SIZE_SUPPORTED_UPPER_MASK 0xFFFF0000L |
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| 47948 | //BIF_CFG_DEV0_EPF0_0_PCIE_BAR6_CAP |
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| 47949 | #define BIF_CFG_DEV0_EPF0_0_PCIE_BAR6_CAP__BAR_SIZE_SUPPORTED__SHIFT 0x4 |
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| 47950 | #define BIF_CFG_DEV0_EPF0_0_PCIE_BAR6_CAP__BAR_SIZE_SUPPORTED_MASK 0xFFFFFFF0L |
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| 47951 | //BIF_CFG_DEV0_EPF0_0_PCIE_BAR6_CNTL |
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| 47952 | #define BIF_CFG_DEV0_EPF0_0_PCIE_BAR6_CNTL__BAR_INDEX__SHIFT 0x0 |
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| 47955 | #define BIF_CFG_DEV0_EPF0_0_PCIE_BAR6_CNTL__BAR_SIZE_SUPPORTED_UPPER__SHIFT 0x10 |
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| 47956 | #define BIF_CFG_DEV0_EPF0_0_PCIE_BAR6_CNTL__BAR_INDEX_MASK 0x00000007L |
|---|
| 47957 | #define BIF_CFG_DEV0_EPF0_0_PCIE_BAR6_CNTL__BAR_TOTAL_NUM_MASK 0x000000E0L |
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| 47958 | #define BIF_CFG_DEV0_EPF0_0_PCIE_BAR6_CNTL__BAR_SIZE_MASK 0x00003F00L |
|---|
| 47959 | #define BIF_CFG_DEV0_EPF0_0_PCIE_BAR6_CNTL__BAR_SIZE_SUPPORTED_UPPER_MASK 0xFFFF0000L |
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| 47960 | //BIF_CFG_DEV0_EPF0_0_PCIE_PWR_BUDGET_ENH_CAP_LIST |
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| 47961 | #define BIF_CFG_DEV0_EPF0_0_PCIE_PWR_BUDGET_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
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| 47962 | #define BIF_CFG_DEV0_EPF0_0_PCIE_PWR_BUDGET_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
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| 47963 | #define BIF_CFG_DEV0_EPF0_0_PCIE_PWR_BUDGET_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
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| 47964 | #define BIF_CFG_DEV0_EPF0_0_PCIE_PWR_BUDGET_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
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| 47965 | #define BIF_CFG_DEV0_EPF0_0_PCIE_PWR_BUDGET_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
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| 47966 | #define BIF_CFG_DEV0_EPF0_0_PCIE_PWR_BUDGET_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
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| 47967 | //BIF_CFG_DEV0_EPF0_0_PCIE_PWR_BUDGET_DATA_SELECT |
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| 47968 | #define BIF_CFG_DEV0_EPF0_0_PCIE_PWR_BUDGET_DATA_SELECT__DATA_SELECT__SHIFT 0x0 |
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| 47971 | #define BIF_CFG_DEV0_EPF0_0_PCIE_PWR_BUDGET_DATA__BASE_POWER__SHIFT 0x0 |
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| 47974 | #define BIF_CFG_DEV0_EPF0_0_PCIE_PWR_BUDGET_DATA__PM_STATE__SHIFT 0xd |
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| 47975 | #define BIF_CFG_DEV0_EPF0_0_PCIE_PWR_BUDGET_DATA__TYPE__SHIFT 0xf |
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| 47976 | #define BIF_CFG_DEV0_EPF0_0_PCIE_PWR_BUDGET_DATA__POWER_RAIL__SHIFT 0x12 |
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| 47977 | #define BIF_CFG_DEV0_EPF0_0_PCIE_PWR_BUDGET_DATA__BASE_POWER_MASK 0x000000FFL |
|---|
| 47978 | #define BIF_CFG_DEV0_EPF0_0_PCIE_PWR_BUDGET_DATA__DATA_SCALE_MASK 0x00000300L |
|---|
| 47979 | #define BIF_CFG_DEV0_EPF0_0_PCIE_PWR_BUDGET_DATA__PM_SUB_STATE_MASK 0x00001C00L |
|---|
| 47980 | #define BIF_CFG_DEV0_EPF0_0_PCIE_PWR_BUDGET_DATA__PM_STATE_MASK 0x00006000L |
|---|
| 47981 | #define BIF_CFG_DEV0_EPF0_0_PCIE_PWR_BUDGET_DATA__TYPE_MASK 0x00038000L |
|---|
| 47982 | #define BIF_CFG_DEV0_EPF0_0_PCIE_PWR_BUDGET_DATA__POWER_RAIL_MASK 0x001C0000L |
|---|
| 47983 | //BIF_CFG_DEV0_EPF0_0_PCIE_PWR_BUDGET_CAP |
|---|
| 47984 | #define BIF_CFG_DEV0_EPF0_0_PCIE_PWR_BUDGET_CAP__SYSTEM_ALLOCATED__SHIFT 0x0 |
|---|
| 47985 | #define BIF_CFG_DEV0_EPF0_0_PCIE_PWR_BUDGET_CAP__SYSTEM_ALLOCATED_MASK 0x01L |
|---|
| 47986 | //BIF_CFG_DEV0_EPF0_0_PCIE_DPA_ENH_CAP_LIST |
|---|
| 47987 | #define BIF_CFG_DEV0_EPF0_0_PCIE_DPA_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 47988 | #define BIF_CFG_DEV0_EPF0_0_PCIE_DPA_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 47989 | #define BIF_CFG_DEV0_EPF0_0_PCIE_DPA_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 47990 | #define BIF_CFG_DEV0_EPF0_0_PCIE_DPA_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 47991 | #define BIF_CFG_DEV0_EPF0_0_PCIE_DPA_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 47992 | #define BIF_CFG_DEV0_EPF0_0_PCIE_DPA_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 47993 | //BIF_CFG_DEV0_EPF0_0_PCIE_DPA_CAP |
|---|
| 47994 | #define BIF_CFG_DEV0_EPF0_0_PCIE_DPA_CAP__SUBSTATE_MAX__SHIFT 0x0 |
|---|
| 47995 | #define BIF_CFG_DEV0_EPF0_0_PCIE_DPA_CAP__TRANS_LAT_UNIT__SHIFT 0x8 |
|---|
| 47996 | #define BIF_CFG_DEV0_EPF0_0_PCIE_DPA_CAP__PWR_ALLOC_SCALE__SHIFT 0xc |
|---|
| 47997 | #define BIF_CFG_DEV0_EPF0_0_PCIE_DPA_CAP__TRANS_LAT_VAL_0__SHIFT 0x10 |
|---|
| 47998 | #define BIF_CFG_DEV0_EPF0_0_PCIE_DPA_CAP__TRANS_LAT_VAL_1__SHIFT 0x18 |
|---|
| 47999 | #define BIF_CFG_DEV0_EPF0_0_PCIE_DPA_CAP__SUBSTATE_MAX_MASK 0x0000001FL |
|---|
| 48000 | #define BIF_CFG_DEV0_EPF0_0_PCIE_DPA_CAP__TRANS_LAT_UNIT_MASK 0x00000300L |
|---|
| 48001 | #define BIF_CFG_DEV0_EPF0_0_PCIE_DPA_CAP__PWR_ALLOC_SCALE_MASK 0x00003000L |
|---|
| 48002 | #define BIF_CFG_DEV0_EPF0_0_PCIE_DPA_CAP__TRANS_LAT_VAL_0_MASK 0x00FF0000L |
|---|
| 48003 | #define BIF_CFG_DEV0_EPF0_0_PCIE_DPA_CAP__TRANS_LAT_VAL_1_MASK 0xFF000000L |
|---|
| 48004 | //BIF_CFG_DEV0_EPF0_0_PCIE_DPA_LATENCY_INDICATOR |
|---|
| 48005 | #define BIF_CFG_DEV0_EPF0_0_PCIE_DPA_LATENCY_INDICATOR__TRANS_LAT_INDICATOR_BITS__SHIFT 0x0 |
|---|
| 48006 | #define BIF_CFG_DEV0_EPF0_0_PCIE_DPA_LATENCY_INDICATOR__TRANS_LAT_INDICATOR_BITS_MASK 0x000000FFL |
|---|
| 48007 | //BIF_CFG_DEV0_EPF0_0_PCIE_DPA_STATUS |
|---|
| 48008 | #define BIF_CFG_DEV0_EPF0_0_PCIE_DPA_STATUS__SUBSTATE_STATUS__SHIFT 0x0 |
|---|
| 48009 | #define BIF_CFG_DEV0_EPF0_0_PCIE_DPA_STATUS__SUBSTATE_CNTL_ENABLED__SHIFT 0x8 |
|---|
| 48010 | #define BIF_CFG_DEV0_EPF0_0_PCIE_DPA_STATUS__SUBSTATE_STATUS_MASK 0x001FL |
|---|
| 48011 | #define BIF_CFG_DEV0_EPF0_0_PCIE_DPA_STATUS__SUBSTATE_CNTL_ENABLED_MASK 0x0100L |
|---|
| 48012 | //BIF_CFG_DEV0_EPF0_0_PCIE_DPA_CNTL |
|---|
| 48013 | #define BIF_CFG_DEV0_EPF0_0_PCIE_DPA_CNTL__SUBSTATE_CNTL__SHIFT 0x0 |
|---|
| 48014 | #define BIF_CFG_DEV0_EPF0_0_PCIE_DPA_CNTL__SUBSTATE_CNTL_MASK 0x001FL |
|---|
| 48015 | //BIF_CFG_DEV0_EPF0_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_0 |
|---|
| 48016 | #define BIF_CFG_DEV0_EPF0_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_0__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 48017 | #define BIF_CFG_DEV0_EPF0_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_0__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 48018 | //BIF_CFG_DEV0_EPF0_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_1 |
|---|
| 48019 | #define BIF_CFG_DEV0_EPF0_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_1__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 48020 | #define BIF_CFG_DEV0_EPF0_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_1__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 48021 | //BIF_CFG_DEV0_EPF0_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_2 |
|---|
| 48022 | #define BIF_CFG_DEV0_EPF0_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_2__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 48023 | #define BIF_CFG_DEV0_EPF0_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_2__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 48024 | //BIF_CFG_DEV0_EPF0_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_3 |
|---|
| 48025 | #define BIF_CFG_DEV0_EPF0_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_3__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 48026 | #define BIF_CFG_DEV0_EPF0_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_3__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 48027 | //BIF_CFG_DEV0_EPF0_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_4 |
|---|
| 48028 | #define BIF_CFG_DEV0_EPF0_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_4__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 48029 | #define BIF_CFG_DEV0_EPF0_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_4__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 48030 | //BIF_CFG_DEV0_EPF0_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_5 |
|---|
| 48031 | #define BIF_CFG_DEV0_EPF0_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_5__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 48032 | #define BIF_CFG_DEV0_EPF0_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_5__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 48033 | //BIF_CFG_DEV0_EPF0_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_6 |
|---|
| 48034 | #define BIF_CFG_DEV0_EPF0_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_6__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 48035 | #define BIF_CFG_DEV0_EPF0_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_6__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 48036 | //BIF_CFG_DEV0_EPF0_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_7 |
|---|
| 48037 | #define BIF_CFG_DEV0_EPF0_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_7__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 48038 | #define BIF_CFG_DEV0_EPF0_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_7__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 48039 | //BIF_CFG_DEV0_EPF0_0_PCIE_SECONDARY_ENH_CAP_LIST |
|---|
| 48040 | #define BIF_CFG_DEV0_EPF0_0_PCIE_SECONDARY_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 48041 | #define BIF_CFG_DEV0_EPF0_0_PCIE_SECONDARY_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 48042 | #define BIF_CFG_DEV0_EPF0_0_PCIE_SECONDARY_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 48043 | #define BIF_CFG_DEV0_EPF0_0_PCIE_SECONDARY_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 48044 | #define BIF_CFG_DEV0_EPF0_0_PCIE_SECONDARY_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 48045 | #define BIF_CFG_DEV0_EPF0_0_PCIE_SECONDARY_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 48046 | //BIF_CFG_DEV0_EPF0_0_PCIE_LINK_CNTL3 |
|---|
| 48047 | #define BIF_CFG_DEV0_EPF0_0_PCIE_LINK_CNTL3__PERFORM_EQUALIZATION__SHIFT 0x0 |
|---|
| 48048 | #define BIF_CFG_DEV0_EPF0_0_PCIE_LINK_CNTL3__LINK_EQUALIZATION_REQ_INT_EN__SHIFT 0x1 |
|---|
| 48049 | #define BIF_CFG_DEV0_EPF0_0_PCIE_LINK_CNTL3__ENABLE_LOWER_SKP_OS_GEN__SHIFT 0x9 |
|---|
| 48050 | #define BIF_CFG_DEV0_EPF0_0_PCIE_LINK_CNTL3__PERFORM_EQUALIZATION_MASK 0x00000001L |
|---|
| 48051 | #define BIF_CFG_DEV0_EPF0_0_PCIE_LINK_CNTL3__LINK_EQUALIZATION_REQ_INT_EN_MASK 0x00000002L |
|---|
| 48052 | #define BIF_CFG_DEV0_EPF0_0_PCIE_LINK_CNTL3__ENABLE_LOWER_SKP_OS_GEN_MASK 0x0000FE00L |
|---|
| 48053 | //BIF_CFG_DEV0_EPF0_0_PCIE_LANE_ERROR_STATUS |
|---|
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| 48185 | #define BIF_CFG_DEV0_EPF0_0_PCIE_LANE_14_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_TX_PRESET__SHIFT 0x8 |
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| 48186 | #define BIF_CFG_DEV0_EPF0_0_PCIE_LANE_14_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_RX_PRESET_HINT__SHIFT 0xc |
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| 48187 | #define BIF_CFG_DEV0_EPF0_0_PCIE_LANE_14_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_TX_PRESET_MASK 0x000FL |
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| 48218 | #define BIF_CFG_DEV0_EPF0_0_PCIE_ACS_CAP__P2P_REQUEST_REDIRECT_MASK 0x0004L |
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| 48219 | #define BIF_CFG_DEV0_EPF0_0_PCIE_ACS_CAP__P2P_COMPLETION_REDIRECT_MASK 0x0008L |
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| 48221 | #define BIF_CFG_DEV0_EPF0_0_PCIE_ACS_CAP__P2P_EGRESS_CONTROL_MASK 0x0020L |
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| 48222 | #define BIF_CFG_DEV0_EPF0_0_PCIE_ACS_CAP__DIRECT_TRANSLATED_P2P_MASK 0x0040L |
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| 48223 | #define BIF_CFG_DEV0_EPF0_0_PCIE_ACS_CAP__EGRESS_CONTROL_VECTOR_SIZE_MASK 0xFF00L |
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| 48233 | #define BIF_CFG_DEV0_EPF0_0_PCIE_ACS_CNTL__TRANSLATION_BLOCKING_EN_MASK 0x0002L |
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| 48234 | #define BIF_CFG_DEV0_EPF0_0_PCIE_ACS_CNTL__P2P_REQUEST_REDIRECT_EN_MASK 0x0004L |
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| 48235 | #define BIF_CFG_DEV0_EPF0_0_PCIE_ACS_CNTL__P2P_COMPLETION_REDIRECT_EN_MASK 0x0008L |
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| 48236 | #define BIF_CFG_DEV0_EPF0_0_PCIE_ACS_CNTL__UPSTREAM_FORWARDING_EN_MASK 0x0010L |
|---|
| 48237 | #define BIF_CFG_DEV0_EPF0_0_PCIE_ACS_CNTL__P2P_EGRESS_CONTROL_EN_MASK 0x0020L |
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| 48238 | #define BIF_CFG_DEV0_EPF0_0_PCIE_ACS_CNTL__DIRECT_TRANSLATED_P2P_EN_MASK 0x0040L |
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| 48239 | //BIF_CFG_DEV0_EPF0_0_PCIE_ATS_ENH_CAP_LIST |
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| 48242 | #define BIF_CFG_DEV0_EPF0_0_PCIE_ATS_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
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| 48243 | #define BIF_CFG_DEV0_EPF0_0_PCIE_ATS_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
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| 48244 | #define BIF_CFG_DEV0_EPF0_0_PCIE_ATS_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
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| 48245 | #define BIF_CFG_DEV0_EPF0_0_PCIE_ATS_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
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| 48251 | #define BIF_CFG_DEV0_EPF0_0_PCIE_ATS_CAP__INVALIDATE_Q_DEPTH_MASK 0x001FL |
|---|
| 48252 | #define BIF_CFG_DEV0_EPF0_0_PCIE_ATS_CAP__PAGE_ALIGNED_REQUEST_MASK 0x0020L |
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| 48253 | #define BIF_CFG_DEV0_EPF0_0_PCIE_ATS_CAP__GLOBAL_INVALIDATE_SUPPORTED_MASK 0x0040L |
|---|
| 48254 | #define BIF_CFG_DEV0_EPF0_0_PCIE_ATS_CAP__RELAXED_ORDERING_SUPPORTED_MASK 0x0080L |
|---|
| 48255 | //BIF_CFG_DEV0_EPF0_0_PCIE_ATS_CNTL |
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| 48256 | #define BIF_CFG_DEV0_EPF0_0_PCIE_ATS_CNTL__STU__SHIFT 0x0 |
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|---|
| 48258 | #define BIF_CFG_DEV0_EPF0_0_PCIE_ATS_CNTL__STU_MASK 0x001FL |
|---|
| 48259 | #define BIF_CFG_DEV0_EPF0_0_PCIE_ATS_CNTL__ATC_ENABLE_MASK 0x8000L |
|---|
| 48260 | //BIF_CFG_DEV0_EPF0_0_PCIE_PAGE_REQ_ENH_CAP_LIST |
|---|
| 48261 | #define BIF_CFG_DEV0_EPF0_0_PCIE_PAGE_REQ_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 48262 | #define BIF_CFG_DEV0_EPF0_0_PCIE_PAGE_REQ_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 48263 | #define BIF_CFG_DEV0_EPF0_0_PCIE_PAGE_REQ_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 48264 | #define BIF_CFG_DEV0_EPF0_0_PCIE_PAGE_REQ_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 48265 | #define BIF_CFG_DEV0_EPF0_0_PCIE_PAGE_REQ_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 48266 | #define BIF_CFG_DEV0_EPF0_0_PCIE_PAGE_REQ_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 48267 | //BIF_CFG_DEV0_EPF0_0_PCIE_PAGE_REQ_CNTL |
|---|
| 48268 | #define BIF_CFG_DEV0_EPF0_0_PCIE_PAGE_REQ_CNTL__PRI_ENABLE__SHIFT 0x0 |
|---|
| 48269 | #define BIF_CFG_DEV0_EPF0_0_PCIE_PAGE_REQ_CNTL__PRI_RESET__SHIFT 0x1 |
|---|
| 48270 | #define BIF_CFG_DEV0_EPF0_0_PCIE_PAGE_REQ_CNTL__PRI_ENABLE_MASK 0x0001L |
|---|
| 48271 | #define BIF_CFG_DEV0_EPF0_0_PCIE_PAGE_REQ_CNTL__PRI_RESET_MASK 0x0002L |
|---|
| 48272 | //BIF_CFG_DEV0_EPF0_0_PCIE_PAGE_REQ_STATUS |
|---|
| 48273 | #define BIF_CFG_DEV0_EPF0_0_PCIE_PAGE_REQ_STATUS__RESPONSE_FAILURE__SHIFT 0x0 |
|---|
| 48274 | #define BIF_CFG_DEV0_EPF0_0_PCIE_PAGE_REQ_STATUS__UNEXPECTED_PAGE_REQ_GRP_INDEX__SHIFT 0x1 |
|---|
| 48275 | #define BIF_CFG_DEV0_EPF0_0_PCIE_PAGE_REQ_STATUS__STOPPED__SHIFT 0x8 |
|---|
| 48276 | #define BIF_CFG_DEV0_EPF0_0_PCIE_PAGE_REQ_STATUS__PRG_RESPONSE_PASID_REQUIRED__SHIFT 0xf |
|---|
| 48277 | #define BIF_CFG_DEV0_EPF0_0_PCIE_PAGE_REQ_STATUS__RESPONSE_FAILURE_MASK 0x0001L |
|---|
| 48278 | #define BIF_CFG_DEV0_EPF0_0_PCIE_PAGE_REQ_STATUS__UNEXPECTED_PAGE_REQ_GRP_INDEX_MASK 0x0002L |
|---|
| 48279 | #define BIF_CFG_DEV0_EPF0_0_PCIE_PAGE_REQ_STATUS__STOPPED_MASK 0x0100L |
|---|
| 48280 | #define BIF_CFG_DEV0_EPF0_0_PCIE_PAGE_REQ_STATUS__PRG_RESPONSE_PASID_REQUIRED_MASK 0x8000L |
|---|
| 48281 | //BIF_CFG_DEV0_EPF0_0_PCIE_OUTSTAND_PAGE_REQ_CAPACITY |
|---|
| 48282 | #define BIF_CFG_DEV0_EPF0_0_PCIE_OUTSTAND_PAGE_REQ_CAPACITY__OUTSTAND_PAGE_REQ_CAPACITY__SHIFT 0x0 |
|---|
| 48283 | #define BIF_CFG_DEV0_EPF0_0_PCIE_OUTSTAND_PAGE_REQ_CAPACITY__OUTSTAND_PAGE_REQ_CAPACITY_MASK 0xFFFFFFFFL |
|---|
| 48284 | //BIF_CFG_DEV0_EPF0_0_PCIE_OUTSTAND_PAGE_REQ_ALLOC |
|---|
| 48285 | #define BIF_CFG_DEV0_EPF0_0_PCIE_OUTSTAND_PAGE_REQ_ALLOC__OUTSTAND_PAGE_REQ_ALLOC__SHIFT 0x0 |
|---|
| 48286 | #define BIF_CFG_DEV0_EPF0_0_PCIE_OUTSTAND_PAGE_REQ_ALLOC__OUTSTAND_PAGE_REQ_ALLOC_MASK 0xFFFFFFFFL |
|---|
| 48287 | //BIF_CFG_DEV0_EPF0_0_PCIE_PASID_ENH_CAP_LIST |
|---|
| 48288 | #define BIF_CFG_DEV0_EPF0_0_PCIE_PASID_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 48289 | #define BIF_CFG_DEV0_EPF0_0_PCIE_PASID_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 48290 | #define BIF_CFG_DEV0_EPF0_0_PCIE_PASID_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 48291 | #define BIF_CFG_DEV0_EPF0_0_PCIE_PASID_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 48292 | #define BIF_CFG_DEV0_EPF0_0_PCIE_PASID_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 48293 | #define BIF_CFG_DEV0_EPF0_0_PCIE_PASID_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 48294 | //BIF_CFG_DEV0_EPF0_0_PCIE_PASID_CAP |
|---|
| 48295 | #define BIF_CFG_DEV0_EPF0_0_PCIE_PASID_CAP__PASID_EXE_PERMISSION_SUPPORTED__SHIFT 0x1 |
|---|
| 48296 | #define BIF_CFG_DEV0_EPF0_0_PCIE_PASID_CAP__PASID_PRIV_MODE_SUPPORTED__SHIFT 0x2 |
|---|
| 48297 | #define BIF_CFG_DEV0_EPF0_0_PCIE_PASID_CAP__MAX_PASID_WIDTH__SHIFT 0x8 |
|---|
| 48298 | #define BIF_CFG_DEV0_EPF0_0_PCIE_PASID_CAP__PASID_EXE_PERMISSION_SUPPORTED_MASK 0x0002L |
|---|
| 48299 | #define BIF_CFG_DEV0_EPF0_0_PCIE_PASID_CAP__PASID_PRIV_MODE_SUPPORTED_MASK 0x0004L |
|---|
| 48300 | #define BIF_CFG_DEV0_EPF0_0_PCIE_PASID_CAP__MAX_PASID_WIDTH_MASK 0x1F00L |
|---|
| 48301 | //BIF_CFG_DEV0_EPF0_0_PCIE_PASID_CNTL |
|---|
| 48302 | #define BIF_CFG_DEV0_EPF0_0_PCIE_PASID_CNTL__PASID_ENABLE__SHIFT 0x0 |
|---|
| 48303 | #define BIF_CFG_DEV0_EPF0_0_PCIE_PASID_CNTL__PASID_EXE_PERMISSION_ENABLE__SHIFT 0x1 |
|---|
| 48304 | #define BIF_CFG_DEV0_EPF0_0_PCIE_PASID_CNTL__PASID_PRIV_MODE_SUPPORTED_ENABLE__SHIFT 0x2 |
|---|
| 48305 | #define BIF_CFG_DEV0_EPF0_0_PCIE_PASID_CNTL__PASID_ENABLE_MASK 0x0001L |
|---|
| 48306 | #define BIF_CFG_DEV0_EPF0_0_PCIE_PASID_CNTL__PASID_EXE_PERMISSION_ENABLE_MASK 0x0002L |
|---|
| 48307 | #define BIF_CFG_DEV0_EPF0_0_PCIE_PASID_CNTL__PASID_PRIV_MODE_SUPPORTED_ENABLE_MASK 0x0004L |
|---|
| 48308 | //BIF_CFG_DEV0_EPF0_0_PCIE_MC_ENH_CAP_LIST |
|---|
| 48309 | #define BIF_CFG_DEV0_EPF0_0_PCIE_MC_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 48310 | #define BIF_CFG_DEV0_EPF0_0_PCIE_MC_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 48311 | #define BIF_CFG_DEV0_EPF0_0_PCIE_MC_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 48312 | #define BIF_CFG_DEV0_EPF0_0_PCIE_MC_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 48313 | #define BIF_CFG_DEV0_EPF0_0_PCIE_MC_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 48314 | #define BIF_CFG_DEV0_EPF0_0_PCIE_MC_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 48315 | //BIF_CFG_DEV0_EPF0_0_PCIE_MC_CAP |
|---|
| 48316 | #define BIF_CFG_DEV0_EPF0_0_PCIE_MC_CAP__MC_MAX_GROUP__SHIFT 0x0 |
|---|
| 48317 | #define BIF_CFG_DEV0_EPF0_0_PCIE_MC_CAP__MC_WIN_SIZE_REQ__SHIFT 0x8 |
|---|
| 48318 | #define BIF_CFG_DEV0_EPF0_0_PCIE_MC_CAP__MC_ECRC_REGEN_SUPP__SHIFT 0xf |
|---|
| 48319 | #define BIF_CFG_DEV0_EPF0_0_PCIE_MC_CAP__MC_MAX_GROUP_MASK 0x003FL |
|---|
| 48320 | #define BIF_CFG_DEV0_EPF0_0_PCIE_MC_CAP__MC_WIN_SIZE_REQ_MASK 0x3F00L |
|---|
| 48321 | #define BIF_CFG_DEV0_EPF0_0_PCIE_MC_CAP__MC_ECRC_REGEN_SUPP_MASK 0x8000L |
|---|
| 48322 | //BIF_CFG_DEV0_EPF0_0_PCIE_MC_CNTL |
|---|
| 48323 | #define BIF_CFG_DEV0_EPF0_0_PCIE_MC_CNTL__MC_NUM_GROUP__SHIFT 0x0 |
|---|
| 48324 | #define BIF_CFG_DEV0_EPF0_0_PCIE_MC_CNTL__MC_ENABLE__SHIFT 0xf |
|---|
| 48325 | #define BIF_CFG_DEV0_EPF0_0_PCIE_MC_CNTL__MC_NUM_GROUP_MASK 0x003FL |
|---|
| 48326 | #define BIF_CFG_DEV0_EPF0_0_PCIE_MC_CNTL__MC_ENABLE_MASK 0x8000L |
|---|
| 48327 | //BIF_CFG_DEV0_EPF0_0_PCIE_MC_ADDR0 |
|---|
| 48328 | #define BIF_CFG_DEV0_EPF0_0_PCIE_MC_ADDR0__MC_INDEX_POS__SHIFT 0x0 |
|---|
| 48329 | #define BIF_CFG_DEV0_EPF0_0_PCIE_MC_ADDR0__MC_BASE_ADDR_0__SHIFT 0xc |
|---|
| 48330 | #define BIF_CFG_DEV0_EPF0_0_PCIE_MC_ADDR0__MC_INDEX_POS_MASK 0x0000003FL |
|---|
| 48331 | #define BIF_CFG_DEV0_EPF0_0_PCIE_MC_ADDR0__MC_BASE_ADDR_0_MASK 0xFFFFF000L |
|---|
| 48332 | //BIF_CFG_DEV0_EPF0_0_PCIE_MC_ADDR1 |
|---|
| 48333 | #define BIF_CFG_DEV0_EPF0_0_PCIE_MC_ADDR1__MC_BASE_ADDR_1__SHIFT 0x0 |
|---|
| 48334 | #define BIF_CFG_DEV0_EPF0_0_PCIE_MC_ADDR1__MC_BASE_ADDR_1_MASK 0xFFFFFFFFL |
|---|
| 48335 | //BIF_CFG_DEV0_EPF0_0_PCIE_MC_RCV0 |
|---|
| 48336 | #define BIF_CFG_DEV0_EPF0_0_PCIE_MC_RCV0__MC_RECEIVE_0__SHIFT 0x0 |
|---|
| 48337 | #define BIF_CFG_DEV0_EPF0_0_PCIE_MC_RCV0__MC_RECEIVE_0_MASK 0xFFFFFFFFL |
|---|
| 48338 | //BIF_CFG_DEV0_EPF0_0_PCIE_MC_RCV1 |
|---|
| 48339 | #define BIF_CFG_DEV0_EPF0_0_PCIE_MC_RCV1__MC_RECEIVE_1__SHIFT 0x0 |
|---|
| 48340 | #define BIF_CFG_DEV0_EPF0_0_PCIE_MC_RCV1__MC_RECEIVE_1_MASK 0xFFFFFFFFL |
|---|
| 48341 | //BIF_CFG_DEV0_EPF0_0_PCIE_MC_BLOCK_ALL0 |
|---|
| 48342 | #define BIF_CFG_DEV0_EPF0_0_PCIE_MC_BLOCK_ALL0__MC_BLOCK_ALL_0__SHIFT 0x0 |
|---|
| 48343 | #define BIF_CFG_DEV0_EPF0_0_PCIE_MC_BLOCK_ALL0__MC_BLOCK_ALL_0_MASK 0xFFFFFFFFL |
|---|
| 48344 | //BIF_CFG_DEV0_EPF0_0_PCIE_MC_BLOCK_ALL1 |
|---|
| 48345 | #define BIF_CFG_DEV0_EPF0_0_PCIE_MC_BLOCK_ALL1__MC_BLOCK_ALL_1__SHIFT 0x0 |
|---|
| 48346 | #define BIF_CFG_DEV0_EPF0_0_PCIE_MC_BLOCK_ALL1__MC_BLOCK_ALL_1_MASK 0xFFFFFFFFL |
|---|
| 48347 | //BIF_CFG_DEV0_EPF0_0_PCIE_MC_BLOCK_UNTRANSLATED_0 |
|---|
| 48348 | #define BIF_CFG_DEV0_EPF0_0_PCIE_MC_BLOCK_UNTRANSLATED_0__MC_BLOCK_UNTRANSLATED_0__SHIFT 0x0 |
|---|
| 48349 | #define BIF_CFG_DEV0_EPF0_0_PCIE_MC_BLOCK_UNTRANSLATED_0__MC_BLOCK_UNTRANSLATED_0_MASK 0xFFFFFFFFL |
|---|
| 48350 | //BIF_CFG_DEV0_EPF0_0_PCIE_MC_BLOCK_UNTRANSLATED_1 |
|---|
| 48351 | #define BIF_CFG_DEV0_EPF0_0_PCIE_MC_BLOCK_UNTRANSLATED_1__MC_BLOCK_UNTRANSLATED_1__SHIFT 0x0 |
|---|
| 48352 | #define BIF_CFG_DEV0_EPF0_0_PCIE_MC_BLOCK_UNTRANSLATED_1__MC_BLOCK_UNTRANSLATED_1_MASK 0xFFFFFFFFL |
|---|
| 48353 | //BIF_CFG_DEV0_EPF0_0_PCIE_LTR_ENH_CAP_LIST |
|---|
| 48354 | #define BIF_CFG_DEV0_EPF0_0_PCIE_LTR_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 48355 | #define BIF_CFG_DEV0_EPF0_0_PCIE_LTR_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 48356 | #define BIF_CFG_DEV0_EPF0_0_PCIE_LTR_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 48357 | #define BIF_CFG_DEV0_EPF0_0_PCIE_LTR_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 48358 | #define BIF_CFG_DEV0_EPF0_0_PCIE_LTR_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 48359 | #define BIF_CFG_DEV0_EPF0_0_PCIE_LTR_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 48360 | //BIF_CFG_DEV0_EPF0_0_PCIE_LTR_CAP |
|---|
| 48361 | #define BIF_CFG_DEV0_EPF0_0_PCIE_LTR_CAP__LTR_MAX_S_LATENCY_VALUE__SHIFT 0x0 |
|---|
| 48362 | #define BIF_CFG_DEV0_EPF0_0_PCIE_LTR_CAP__LTR_MAX_S_LATENCY_SCALE__SHIFT 0xa |
|---|
| 48363 | #define BIF_CFG_DEV0_EPF0_0_PCIE_LTR_CAP__LTR_MAX_NS_LATENCY_VALUE__SHIFT 0x10 |
|---|
| 48364 | #define BIF_CFG_DEV0_EPF0_0_PCIE_LTR_CAP__LTR_MAX_NS_LATENCY_SCALE__SHIFT 0x1a |
|---|
| 48365 | #define BIF_CFG_DEV0_EPF0_0_PCIE_LTR_CAP__LTR_MAX_S_LATENCY_VALUE_MASK 0x000003FFL |
|---|
| 48366 | #define BIF_CFG_DEV0_EPF0_0_PCIE_LTR_CAP__LTR_MAX_S_LATENCY_SCALE_MASK 0x00001C00L |
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| 48367 | #define BIF_CFG_DEV0_EPF0_0_PCIE_LTR_CAP__LTR_MAX_NS_LATENCY_VALUE_MASK 0x03FF0000L |
|---|
| 48368 | #define BIF_CFG_DEV0_EPF0_0_PCIE_LTR_CAP__LTR_MAX_NS_LATENCY_SCALE_MASK 0x1C000000L |
|---|
| 48369 | //BIF_CFG_DEV0_EPF0_0_PCIE_ARI_ENH_CAP_LIST |
|---|
| 48370 | #define BIF_CFG_DEV0_EPF0_0_PCIE_ARI_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 48371 | #define BIF_CFG_DEV0_EPF0_0_PCIE_ARI_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 48372 | #define BIF_CFG_DEV0_EPF0_0_PCIE_ARI_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 48373 | #define BIF_CFG_DEV0_EPF0_0_PCIE_ARI_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 48374 | #define BIF_CFG_DEV0_EPF0_0_PCIE_ARI_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 48375 | #define BIF_CFG_DEV0_EPF0_0_PCIE_ARI_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 48376 | //BIF_CFG_DEV0_EPF0_0_PCIE_ARI_CAP |
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| 48377 | #define BIF_CFG_DEV0_EPF0_0_PCIE_ARI_CAP__ARI_MFVC_FUNC_GROUPS_CAP__SHIFT 0x0 |
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| 48378 | #define BIF_CFG_DEV0_EPF0_0_PCIE_ARI_CAP__ARI_ACS_FUNC_GROUPS_CAP__SHIFT 0x1 |
|---|
| 48379 | #define BIF_CFG_DEV0_EPF0_0_PCIE_ARI_CAP__ARI_NEXT_FUNC_NUM__SHIFT 0x8 |
|---|
| 48380 | #define BIF_CFG_DEV0_EPF0_0_PCIE_ARI_CAP__ARI_MFVC_FUNC_GROUPS_CAP_MASK 0x0001L |
|---|
| 48381 | #define BIF_CFG_DEV0_EPF0_0_PCIE_ARI_CAP__ARI_ACS_FUNC_GROUPS_CAP_MASK 0x0002L |
|---|
| 48382 | #define BIF_CFG_DEV0_EPF0_0_PCIE_ARI_CAP__ARI_NEXT_FUNC_NUM_MASK 0xFF00L |
|---|
| 48383 | //BIF_CFG_DEV0_EPF0_0_PCIE_ARI_CNTL |
|---|
| 48384 | #define BIF_CFG_DEV0_EPF0_0_PCIE_ARI_CNTL__ARI_MFVC_FUNC_GROUPS_EN__SHIFT 0x0 |
|---|
| 48385 | #define BIF_CFG_DEV0_EPF0_0_PCIE_ARI_CNTL__ARI_ACS_FUNC_GROUPS_EN__SHIFT 0x1 |
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| 48386 | #define BIF_CFG_DEV0_EPF0_0_PCIE_ARI_CNTL__ARI_FUNCTION_GROUP__SHIFT 0x4 |
|---|
| 48387 | #define BIF_CFG_DEV0_EPF0_0_PCIE_ARI_CNTL__ARI_MFVC_FUNC_GROUPS_EN_MASK 0x0001L |
|---|
| 48388 | #define BIF_CFG_DEV0_EPF0_0_PCIE_ARI_CNTL__ARI_ACS_FUNC_GROUPS_EN_MASK 0x0002L |
|---|
| 48389 | #define BIF_CFG_DEV0_EPF0_0_PCIE_ARI_CNTL__ARI_FUNCTION_GROUP_MASK 0x0070L |
|---|
| 48390 | //BIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_ENH_CAP_LIST |
|---|
| 48391 | #define BIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 48392 | #define BIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 48393 | #define BIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 48394 | #define BIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 48395 | #define BIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 48396 | #define BIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 48397 | //BIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_CAP |
|---|
| 48398 | #define BIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_CAP__SRIOV_VF_MIGRATION_CAP__SHIFT 0x0 |
|---|
| 48399 | #define BIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_CAP__SRIOV_ARI_CAP_HIERARCHY_PRESERVED__SHIFT 0x1 |
|---|
| 48400 | #define BIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_CAP__SRIOV_VF_TEN_BIT_TAG_REQUESTER_SUPPORTED__SHIFT 0x2 |
|---|
| 48401 | #define BIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_CAP__SRIOV_VF_MIGRATION_INTR_MSG_NUM__SHIFT 0x15 |
|---|
| 48402 | #define BIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_CAP__SRIOV_VF_MIGRATION_CAP_MASK 0x00000001L |
|---|
| 48403 | #define BIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_CAP__SRIOV_ARI_CAP_HIERARCHY_PRESERVED_MASK 0x00000002L |
|---|
| 48404 | #define BIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_CAP__SRIOV_VF_TEN_BIT_TAG_REQUESTER_SUPPORTED_MASK 0x00000004L |
|---|
| 48405 | #define BIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_CAP__SRIOV_VF_MIGRATION_INTR_MSG_NUM_MASK 0xFFE00000L |
|---|
| 48406 | //BIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_CONTROL |
|---|
| 48407 | #define BIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_CONTROL__SRIOV_VF_ENABLE__SHIFT 0x0 |
|---|
| 48408 | #define BIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_CONTROL__SRIOV_VF_MIGRATION_ENABLE__SHIFT 0x1 |
|---|
| 48409 | #define BIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_CONTROL__SRIOV_VF_MIGRATION_INTR_ENABLE__SHIFT 0x2 |
|---|
| 48410 | #define BIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_CONTROL__SRIOV_VF_MSE__SHIFT 0x3 |
|---|
| 48411 | #define BIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_CONTROL__SRIOV_ARI_CAP_HIERARCHY__SHIFT 0x4 |
|---|
| 48412 | #define BIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_CONTROL__SRIOV_VF_TEN_BIT_TAG_REQUESTER_ENABLE__SHIFT 0x5 |
|---|
| 48413 | #define BIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_CONTROL__SRIOV_VF_ENABLE_MASK 0x0001L |
|---|
| 48414 | #define BIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_CONTROL__SRIOV_VF_MIGRATION_ENABLE_MASK 0x0002L |
|---|
| 48415 | #define BIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_CONTROL__SRIOV_VF_MIGRATION_INTR_ENABLE_MASK 0x0004L |
|---|
| 48416 | #define BIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_CONTROL__SRIOV_VF_MSE_MASK 0x0008L |
|---|
| 48417 | #define BIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_CONTROL__SRIOV_ARI_CAP_HIERARCHY_MASK 0x0010L |
|---|
| 48418 | #define BIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_CONTROL__SRIOV_VF_TEN_BIT_TAG_REQUESTER_ENABLE_MASK 0x0020L |
|---|
| 48419 | //BIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_STATUS |
|---|
| 48420 | #define BIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_STATUS__SRIOV_VF_MIGRATION_STATUS__SHIFT 0x0 |
|---|
| 48421 | #define BIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_STATUS__SRIOV_VF_MIGRATION_STATUS_MASK 0x0001L |
|---|
| 48422 | //BIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_INITIAL_VFS |
|---|
| 48423 | #define BIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_INITIAL_VFS__SRIOV_INITIAL_VFS__SHIFT 0x0 |
|---|
| 48424 | #define BIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_INITIAL_VFS__SRIOV_INITIAL_VFS_MASK 0xFFFFL |
|---|
| 48425 | //BIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_TOTAL_VFS |
|---|
| 48426 | #define BIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_TOTAL_VFS__SRIOV_TOTAL_VFS__SHIFT 0x0 |
|---|
| 48427 | #define BIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_TOTAL_VFS__SRIOV_TOTAL_VFS_MASK 0xFFFFL |
|---|
| 48428 | //BIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_NUM_VFS |
|---|
| 48429 | #define BIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_NUM_VFS__SRIOV_NUM_VFS__SHIFT 0x0 |
|---|
| 48430 | #define BIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_NUM_VFS__SRIOV_NUM_VFS_MASK 0xFFFFL |
|---|
| 48431 | //BIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_FUNC_DEP_LINK |
|---|
| 48432 | #define BIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_FUNC_DEP_LINK__SRIOV_FUNC_DEP_LINK__SHIFT 0x0 |
|---|
| 48433 | #define BIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_FUNC_DEP_LINK__SRIOV_FUNC_DEP_LINK_MASK 0xFFL |
|---|
| 48434 | //BIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_FIRST_VF_OFFSET |
|---|
| 48435 | #define BIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_FIRST_VF_OFFSET__SRIOV_FIRST_VF_OFFSET__SHIFT 0x0 |
|---|
| 48436 | #define BIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_FIRST_VF_OFFSET__SRIOV_FIRST_VF_OFFSET_MASK 0xFFFFL |
|---|
| 48437 | //BIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_VF_STRIDE |
|---|
| 48438 | #define BIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_VF_STRIDE__SRIOV_VF_STRIDE__SHIFT 0x0 |
|---|
| 48439 | #define BIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_VF_STRIDE__SRIOV_VF_STRIDE_MASK 0xFFFFL |
|---|
| 48440 | //BIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_VF_DEVICE_ID |
|---|
| 48441 | #define BIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_VF_DEVICE_ID__SRIOV_VF_DEVICE_ID__SHIFT 0x0 |
|---|
| 48442 | #define BIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_VF_DEVICE_ID__SRIOV_VF_DEVICE_ID_MASK 0xFFFFL |
|---|
| 48443 | //BIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_SUPPORTED_PAGE_SIZE |
|---|
| 48444 | #define BIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_SUPPORTED_PAGE_SIZE__SRIOV_SUPPORTED_PAGE_SIZE__SHIFT 0x0 |
|---|
| 48445 | #define BIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_SUPPORTED_PAGE_SIZE__SRIOV_SUPPORTED_PAGE_SIZE_MASK 0xFFFFFFFFL |
|---|
| 48446 | //BIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_SYSTEM_PAGE_SIZE |
|---|
| 48447 | #define BIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_SYSTEM_PAGE_SIZE__SRIOV_SYSTEM_PAGE_SIZE__SHIFT 0x0 |
|---|
| 48448 | #define BIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_SYSTEM_PAGE_SIZE__SRIOV_SYSTEM_PAGE_SIZE_MASK 0xFFFFFFFFL |
|---|
| 48449 | //BIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_VF_BASE_ADDR_0 |
|---|
| 48450 | #define BIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_VF_BASE_ADDR_0__VF_BASE_ADDR__SHIFT 0x0 |
|---|
| 48451 | #define BIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_VF_BASE_ADDR_0__VF_BASE_ADDR_MASK 0xFFFFFFFFL |
|---|
| 48452 | //BIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_VF_BASE_ADDR_1 |
|---|
| 48453 | #define BIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_VF_BASE_ADDR_1__VF_BASE_ADDR__SHIFT 0x0 |
|---|
| 48454 | #define BIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_VF_BASE_ADDR_1__VF_BASE_ADDR_MASK 0xFFFFFFFFL |
|---|
| 48455 | //BIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_VF_BASE_ADDR_2 |
|---|
| 48456 | #define BIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_VF_BASE_ADDR_2__VF_BASE_ADDR__SHIFT 0x0 |
|---|
| 48457 | #define BIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_VF_BASE_ADDR_2__VF_BASE_ADDR_MASK 0xFFFFFFFFL |
|---|
| 48458 | //BIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_VF_BASE_ADDR_3 |
|---|
| 48459 | #define BIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_VF_BASE_ADDR_3__VF_BASE_ADDR__SHIFT 0x0 |
|---|
| 48460 | #define BIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_VF_BASE_ADDR_3__VF_BASE_ADDR_MASK 0xFFFFFFFFL |
|---|
| 48461 | //BIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_VF_BASE_ADDR_4 |
|---|
| 48462 | #define BIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_VF_BASE_ADDR_4__VF_BASE_ADDR__SHIFT 0x0 |
|---|
| 48463 | #define BIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_VF_BASE_ADDR_4__VF_BASE_ADDR_MASK 0xFFFFFFFFL |
|---|
| 48464 | //BIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_VF_BASE_ADDR_5 |
|---|
| 48465 | #define BIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_VF_BASE_ADDR_5__VF_BASE_ADDR__SHIFT 0x0 |
|---|
| 48466 | #define BIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_VF_BASE_ADDR_5__VF_BASE_ADDR_MASK 0xFFFFFFFFL |
|---|
| 48467 | //BIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_VF_MIGRATION_STATE_ARRAY_OFFSET |
|---|
| 48468 | #define BIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_VF_MIGRATION_STATE_ARRAY_OFFSET__SRIOV_VF_MIGRATION_STATE_BIR__SHIFT 0x0 |
|---|
| 48469 | #define BIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_VF_MIGRATION_STATE_ARRAY_OFFSET__SRIOV_VF_MIGRATION_STATE_ARRAY_OFFSET__SHIFT 0x3 |
|---|
| 48470 | #define BIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_VF_MIGRATION_STATE_ARRAY_OFFSET__SRIOV_VF_MIGRATION_STATE_BIR_MASK 0x00000007L |
|---|
| 48471 | #define BIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_VF_MIGRATION_STATE_ARRAY_OFFSET__SRIOV_VF_MIGRATION_STATE_ARRAY_OFFSET_MASK 0xFFFFFFF8L |
|---|
| 48472 | //BIF_CFG_DEV0_EPF0_0_PCIE_DLF_ENH_CAP_LIST |
|---|
| 48473 | #define BIF_CFG_DEV0_EPF0_0_PCIE_DLF_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 48474 | #define BIF_CFG_DEV0_EPF0_0_PCIE_DLF_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 48475 | #define BIF_CFG_DEV0_EPF0_0_PCIE_DLF_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 48476 | #define BIF_CFG_DEV0_EPF0_0_PCIE_DLF_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 48477 | #define BIF_CFG_DEV0_EPF0_0_PCIE_DLF_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 48478 | #define BIF_CFG_DEV0_EPF0_0_PCIE_DLF_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 48479 | //BIF_CFG_DEV0_EPF0_0_DATA_LINK_FEATURE_CAP |
|---|
| 48480 | #define BIF_CFG_DEV0_EPF0_0_DATA_LINK_FEATURE_CAP__LOCAL_DLF_SUPPORTED__SHIFT 0x0 |
|---|
| 48481 | #define BIF_CFG_DEV0_EPF0_0_DATA_LINK_FEATURE_CAP__DLF_EXCHANGE_ENABLE__SHIFT 0x1f |
|---|
| 48482 | #define BIF_CFG_DEV0_EPF0_0_DATA_LINK_FEATURE_CAP__LOCAL_DLF_SUPPORTED_MASK 0x007FFFFFL |
|---|
| 48483 | #define BIF_CFG_DEV0_EPF0_0_DATA_LINK_FEATURE_CAP__DLF_EXCHANGE_ENABLE_MASK 0x80000000L |
|---|
| 48484 | //BIF_CFG_DEV0_EPF0_0_DATA_LINK_FEATURE_STATUS |
|---|
| 48485 | #define BIF_CFG_DEV0_EPF0_0_DATA_LINK_FEATURE_STATUS__REMOTE_DLF_SUPPORTED__SHIFT 0x0 |
|---|
| 48486 | #define BIF_CFG_DEV0_EPF0_0_DATA_LINK_FEATURE_STATUS__REMOTE_DLF_SUPPORTED_VALID__SHIFT 0x1f |
|---|
| 48487 | #define BIF_CFG_DEV0_EPF0_0_DATA_LINK_FEATURE_STATUS__REMOTE_DLF_SUPPORTED_MASK 0x007FFFFFL |
|---|
| 48488 | #define BIF_CFG_DEV0_EPF0_0_DATA_LINK_FEATURE_STATUS__REMOTE_DLF_SUPPORTED_VALID_MASK 0x80000000L |
|---|
| 48489 | //BIF_CFG_DEV0_EPF0_0_PCIE_PHY_16GT_ENH_CAP_LIST |
|---|
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| 48968 | #define BIF_CFG_DEV0_EPF0_0_PCIE_VF_RESIZE_BAR5_CNTL__VF_BAR_INDEX_MASK 0x00000007L |
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| 48973 | #define BIF_CFG_DEV0_EPF0_0_PCIE_VF_RESIZE_BAR6_CAP__VF_BAR_SIZE_SUPPORTED__SHIFT 0x4 |
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| 48976 | #define BIF_CFG_DEV0_EPF0_0_PCIE_VF_RESIZE_BAR6_CNTL__VF_BAR_INDEX__SHIFT 0x0 |
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| 48981 | #define BIF_CFG_DEV0_EPF0_0_PCIE_VF_RESIZE_BAR6_CNTL__VF_BAR_TOTAL_NUM_MASK 0x000000E0L |
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| 49002 | #define BIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_SRIOV_SHADOW__VF_NUM_MASK 0xFFFF0000L |
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| 49011 | #define BIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_HVVM_MBOX_DW0__RCV_MSG_ACK__SHIFT 0x18 |
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| 49013 | #define BIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_HVVM_MBOX_DW0__TRN_MSG_DATA_MASK 0x00000F00L |
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| 49014 | #define BIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_HVVM_MBOX_DW0__TRN_MSG_VALID_MASK 0x00008000L |
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| 49016 | #define BIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_HVVM_MBOX_DW0__RCV_MSG_ACK_MASK 0x01000000L |
|---|
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|---|
| 49018 | #define BIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_HVVM_MBOX_DW1__VF0_TRN_ACK__SHIFT 0x0 |
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| 49019 | #define BIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_HVVM_MBOX_DW1__VF0_RCV_VALID__SHIFT 0x1 |
|---|
| 49020 | #define BIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_HVVM_MBOX_DW1__VF1_TRN_ACK__SHIFT 0x2 |
|---|
| 49021 | #define BIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_HVVM_MBOX_DW1__VF1_RCV_VALID__SHIFT 0x3 |
|---|
| 49022 | #define BIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_HVVM_MBOX_DW1__VF2_TRN_ACK__SHIFT 0x4 |
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| 49023 | #define BIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_HVVM_MBOX_DW1__VF2_RCV_VALID__SHIFT 0x5 |
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| 49024 | #define BIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_HVVM_MBOX_DW1__VF3_TRN_ACK__SHIFT 0x6 |
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| 49025 | #define BIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_HVVM_MBOX_DW1__VF3_RCV_VALID__SHIFT 0x7 |
|---|
| 49026 | #define BIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_HVVM_MBOX_DW1__VF4_TRN_ACK__SHIFT 0x8 |
|---|
| 49027 | #define BIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_HVVM_MBOX_DW1__VF4_RCV_VALID__SHIFT 0x9 |
|---|
| 49028 | #define BIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_HVVM_MBOX_DW1__VF5_TRN_ACK__SHIFT 0xa |
|---|
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|---|
| 49030 | #define BIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_HVVM_MBOX_DW1__VF6_TRN_ACK__SHIFT 0xc |
|---|
| 49031 | #define BIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_HVVM_MBOX_DW1__VF6_RCV_VALID__SHIFT 0xd |
|---|
| 49032 | #define BIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_HVVM_MBOX_DW1__VF7_TRN_ACK__SHIFT 0xe |
|---|
| 49033 | #define BIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_HVVM_MBOX_DW1__VF7_RCV_VALID__SHIFT 0xf |
|---|
| 49034 | #define BIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_HVVM_MBOX_DW1__VF8_TRN_ACK__SHIFT 0x10 |
|---|
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| 49037 | #define BIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_HVVM_MBOX_DW1__VF9_RCV_VALID__SHIFT 0x13 |
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| 49039 | #define BIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_HVVM_MBOX_DW1__VF10_RCV_VALID__SHIFT 0x15 |
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| 49040 | #define BIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_HVVM_MBOX_DW1__VF11_TRN_ACK__SHIFT 0x16 |
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| 49041 | #define BIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_HVVM_MBOX_DW1__VF11_RCV_VALID__SHIFT 0x17 |
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| 49042 | #define BIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_HVVM_MBOX_DW1__VF12_TRN_ACK__SHIFT 0x18 |
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| 49043 | #define BIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_HVVM_MBOX_DW1__VF12_RCV_VALID__SHIFT 0x19 |
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| 49044 | #define BIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_HVVM_MBOX_DW1__VF13_TRN_ACK__SHIFT 0x1a |
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| 49173 | #define BIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF15_FB__VF15_FB_OFFSET_MASK 0xFFFF0000L |
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| 49175 | #define BIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW0__DW0__SHIFT 0x0 |
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| 49178 | #define BIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW1__DW1__SHIFT 0x0 |
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|---|
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|---|
| 49229 | #define BIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW0__DW0__SHIFT 0x0 |
|---|
| 49230 | #define BIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW0__DW0_MASK 0xFFFFFFFFL |
|---|
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|---|
| 49232 | #define BIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW1__DW1__SHIFT 0x0 |
|---|
| 49233 | #define BIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW1__DW1_MASK 0xFFFFFFFFL |
|---|
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| 49235 | #define BIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW2__DW2__SHIFT 0x0 |
|---|
| 49236 | #define BIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW2__DW2_MASK 0xFFFFFFFFL |
|---|
| 49237 | //BIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW3 |
|---|
| 49238 | #define BIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW3__DW3__SHIFT 0x0 |
|---|
| 49239 | #define BIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW3__DW3_MASK 0xFFFFFFFFL |
|---|
| 49240 | //BIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW4 |
|---|
| 49241 | #define BIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW4__DW4__SHIFT 0x0 |
|---|
| 49242 | #define BIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW4__DW4_MASK 0xFFFFFFFFL |
|---|
| 49243 | //BIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW5 |
|---|
| 49244 | #define BIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW5__DW5__SHIFT 0x0 |
|---|
| 49245 | #define BIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW5__DW5_MASK 0xFFFFFFFFL |
|---|
| 49246 | //BIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW6 |
|---|
| 49247 | #define BIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW6__DW6__SHIFT 0x0 |
|---|
| 49248 | #define BIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW6__DW6_MASK 0xFFFFFFFFL |
|---|
| 49249 | //BIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW7 |
|---|
| 49250 | #define BIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW7__DW7__SHIFT 0x0 |
|---|
| 49251 | #define BIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW7__DW7_MASK 0xFFFFFFFFL |
|---|
| 49252 | //BIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW8 |
|---|
| 49253 | #define BIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW8__DW8__SHIFT 0x0 |
|---|
| 49254 | #define BIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW8__DW8_MASK 0xFFFFFFFFL |
|---|
| 49255 | |
|---|
| 49256 | |
|---|
| 49257 | // addressBlock: nbio_nbif0_bif_cfg_dev0_epf1_bifcfgdecp |
|---|
| 49258 | //BIF_CFG_DEV0_EPF1_0_VENDOR_ID |
|---|
| 49259 | #define BIF_CFG_DEV0_EPF1_0_VENDOR_ID__VENDOR_ID__SHIFT 0x0 |
|---|
| 49260 | #define BIF_CFG_DEV0_EPF1_0_VENDOR_ID__VENDOR_ID_MASK 0xFFFFL |
|---|
| 49261 | //BIF_CFG_DEV0_EPF1_0_DEVICE_ID |
|---|
| 49262 | #define BIF_CFG_DEV0_EPF1_0_DEVICE_ID__DEVICE_ID__SHIFT 0x0 |
|---|
| 49263 | #define BIF_CFG_DEV0_EPF1_0_DEVICE_ID__DEVICE_ID_MASK 0xFFFFL |
|---|
| 49264 | //BIF_CFG_DEV0_EPF1_0_COMMAND |
|---|
| 49265 | #define BIF_CFG_DEV0_EPF1_0_COMMAND__IO_ACCESS_EN__SHIFT 0x0 |
|---|
| 49266 | #define BIF_CFG_DEV0_EPF1_0_COMMAND__MEM_ACCESS_EN__SHIFT 0x1 |
|---|
| 49267 | #define BIF_CFG_DEV0_EPF1_0_COMMAND__BUS_MASTER_EN__SHIFT 0x2 |
|---|
| 49268 | #define BIF_CFG_DEV0_EPF1_0_COMMAND__SPECIAL_CYCLE_EN__SHIFT 0x3 |
|---|
| 49269 | #define BIF_CFG_DEV0_EPF1_0_COMMAND__MEM_WRITE_INVALIDATE_EN__SHIFT 0x4 |
|---|
| 49270 | #define BIF_CFG_DEV0_EPF1_0_COMMAND__PAL_SNOOP_EN__SHIFT 0x5 |
|---|
| 49271 | #define BIF_CFG_DEV0_EPF1_0_COMMAND__PARITY_ERROR_RESPONSE__SHIFT 0x6 |
|---|
| 49272 | #define BIF_CFG_DEV0_EPF1_0_COMMAND__AD_STEPPING__SHIFT 0x7 |
|---|
| 49273 | #define BIF_CFG_DEV0_EPF1_0_COMMAND__SERR_EN__SHIFT 0x8 |
|---|
| 49274 | #define BIF_CFG_DEV0_EPF1_0_COMMAND__FAST_B2B_EN__SHIFT 0x9 |
|---|
| 49275 | #define BIF_CFG_DEV0_EPF1_0_COMMAND__INT_DIS__SHIFT 0xa |
|---|
| 49276 | #define BIF_CFG_DEV0_EPF1_0_COMMAND__IO_ACCESS_EN_MASK 0x0001L |
|---|
| 49277 | #define BIF_CFG_DEV0_EPF1_0_COMMAND__MEM_ACCESS_EN_MASK 0x0002L |
|---|
| 49278 | #define BIF_CFG_DEV0_EPF1_0_COMMAND__BUS_MASTER_EN_MASK 0x0004L |
|---|
| 49279 | #define BIF_CFG_DEV0_EPF1_0_COMMAND__SPECIAL_CYCLE_EN_MASK 0x0008L |
|---|
| 49280 | #define BIF_CFG_DEV0_EPF1_0_COMMAND__MEM_WRITE_INVALIDATE_EN_MASK 0x0010L |
|---|
| 49281 | #define BIF_CFG_DEV0_EPF1_0_COMMAND__PAL_SNOOP_EN_MASK 0x0020L |
|---|
| 49282 | #define BIF_CFG_DEV0_EPF1_0_COMMAND__PARITY_ERROR_RESPONSE_MASK 0x0040L |
|---|
| 49283 | #define BIF_CFG_DEV0_EPF1_0_COMMAND__AD_STEPPING_MASK 0x0080L |
|---|
| 49284 | #define BIF_CFG_DEV0_EPF1_0_COMMAND__SERR_EN_MASK 0x0100L |
|---|
| 49285 | #define BIF_CFG_DEV0_EPF1_0_COMMAND__FAST_B2B_EN_MASK 0x0200L |
|---|
| 49286 | #define BIF_CFG_DEV0_EPF1_0_COMMAND__INT_DIS_MASK 0x0400L |
|---|
| 49287 | //BIF_CFG_DEV0_EPF1_0_STATUS |
|---|
| 49288 | #define BIF_CFG_DEV0_EPF1_0_STATUS__IMMEDIATE_READINESS__SHIFT 0x0 |
|---|
| 49289 | #define BIF_CFG_DEV0_EPF1_0_STATUS__INT_STATUS__SHIFT 0x3 |
|---|
| 49290 | #define BIF_CFG_DEV0_EPF1_0_STATUS__CAP_LIST__SHIFT 0x4 |
|---|
| 49291 | #define BIF_CFG_DEV0_EPF1_0_STATUS__PCI_66_CAP__SHIFT 0x5 |
|---|
| 49292 | #define BIF_CFG_DEV0_EPF1_0_STATUS__FAST_BACK_CAPABLE__SHIFT 0x7 |
|---|
| 49293 | #define BIF_CFG_DEV0_EPF1_0_STATUS__MASTER_DATA_PARITY_ERROR__SHIFT 0x8 |
|---|
| 49294 | #define BIF_CFG_DEV0_EPF1_0_STATUS__DEVSEL_TIMING__SHIFT 0x9 |
|---|
| 49295 | #define BIF_CFG_DEV0_EPF1_0_STATUS__SIGNAL_TARGET_ABORT__SHIFT 0xb |
|---|
| 49296 | #define BIF_CFG_DEV0_EPF1_0_STATUS__RECEIVED_TARGET_ABORT__SHIFT 0xc |
|---|
| 49297 | #define BIF_CFG_DEV0_EPF1_0_STATUS__RECEIVED_MASTER_ABORT__SHIFT 0xd |
|---|
| 49298 | #define BIF_CFG_DEV0_EPF1_0_STATUS__SIGNALED_SYSTEM_ERROR__SHIFT 0xe |
|---|
| 49299 | #define BIF_CFG_DEV0_EPF1_0_STATUS__PARITY_ERROR_DETECTED__SHIFT 0xf |
|---|
| 49300 | #define BIF_CFG_DEV0_EPF1_0_STATUS__IMMEDIATE_READINESS_MASK 0x0001L |
|---|
| 49301 | #define BIF_CFG_DEV0_EPF1_0_STATUS__INT_STATUS_MASK 0x0008L |
|---|
| 49302 | #define BIF_CFG_DEV0_EPF1_0_STATUS__CAP_LIST_MASK 0x0010L |
|---|
| 49303 | #define BIF_CFG_DEV0_EPF1_0_STATUS__PCI_66_CAP_MASK 0x0020L |
|---|
| 49304 | #define BIF_CFG_DEV0_EPF1_0_STATUS__FAST_BACK_CAPABLE_MASK 0x0080L |
|---|
| 49305 | #define BIF_CFG_DEV0_EPF1_0_STATUS__MASTER_DATA_PARITY_ERROR_MASK 0x0100L |
|---|
| 49306 | #define BIF_CFG_DEV0_EPF1_0_STATUS__DEVSEL_TIMING_MASK 0x0600L |
|---|
| 49307 | #define BIF_CFG_DEV0_EPF1_0_STATUS__SIGNAL_TARGET_ABORT_MASK 0x0800L |
|---|
| 49308 | #define BIF_CFG_DEV0_EPF1_0_STATUS__RECEIVED_TARGET_ABORT_MASK 0x1000L |
|---|
| 49309 | #define BIF_CFG_DEV0_EPF1_0_STATUS__RECEIVED_MASTER_ABORT_MASK 0x2000L |
|---|
| 49310 | #define BIF_CFG_DEV0_EPF1_0_STATUS__SIGNALED_SYSTEM_ERROR_MASK 0x4000L |
|---|
| 49311 | #define BIF_CFG_DEV0_EPF1_0_STATUS__PARITY_ERROR_DETECTED_MASK 0x8000L |
|---|
| 49312 | //BIF_CFG_DEV0_EPF1_0_REVISION_ID |
|---|
| 49313 | #define BIF_CFG_DEV0_EPF1_0_REVISION_ID__MINOR_REV_ID__SHIFT 0x0 |
|---|
| 49314 | #define BIF_CFG_DEV0_EPF1_0_REVISION_ID__MAJOR_REV_ID__SHIFT 0x4 |
|---|
| 49315 | #define BIF_CFG_DEV0_EPF1_0_REVISION_ID__MINOR_REV_ID_MASK 0x0FL |
|---|
| 49316 | #define BIF_CFG_DEV0_EPF1_0_REVISION_ID__MAJOR_REV_ID_MASK 0xF0L |
|---|
| 49317 | //BIF_CFG_DEV0_EPF1_0_PROG_INTERFACE |
|---|
| 49318 | #define BIF_CFG_DEV0_EPF1_0_PROG_INTERFACE__PROG_INTERFACE__SHIFT 0x0 |
|---|
| 49319 | #define BIF_CFG_DEV0_EPF1_0_PROG_INTERFACE__PROG_INTERFACE_MASK 0xFFL |
|---|
| 49320 | //BIF_CFG_DEV0_EPF1_0_SUB_CLASS |
|---|
| 49321 | #define BIF_CFG_DEV0_EPF1_0_SUB_CLASS__SUB_CLASS__SHIFT 0x0 |
|---|
| 49322 | #define BIF_CFG_DEV0_EPF1_0_SUB_CLASS__SUB_CLASS_MASK 0xFFL |
|---|
| 49323 | //BIF_CFG_DEV0_EPF1_0_BASE_CLASS |
|---|
| 49324 | #define BIF_CFG_DEV0_EPF1_0_BASE_CLASS__BASE_CLASS__SHIFT 0x0 |
|---|
| 49325 | #define BIF_CFG_DEV0_EPF1_0_BASE_CLASS__BASE_CLASS_MASK 0xFFL |
|---|
| 49326 | //BIF_CFG_DEV0_EPF1_0_CACHE_LINE |
|---|
| 49327 | #define BIF_CFG_DEV0_EPF1_0_CACHE_LINE__CACHE_LINE_SIZE__SHIFT 0x0 |
|---|
| 49328 | #define BIF_CFG_DEV0_EPF1_0_CACHE_LINE__CACHE_LINE_SIZE_MASK 0xFFL |
|---|
| 49329 | //BIF_CFG_DEV0_EPF1_0_LATENCY |
|---|
| 49330 | #define BIF_CFG_DEV0_EPF1_0_LATENCY__LATENCY_TIMER__SHIFT 0x0 |
|---|
| 49331 | #define BIF_CFG_DEV0_EPF1_0_LATENCY__LATENCY_TIMER_MASK 0xFFL |
|---|
| 49332 | //BIF_CFG_DEV0_EPF1_0_HEADER |
|---|
| 49333 | #define 0x0 |
|---|
| 49334 | #define 0x7 |
|---|
| 49335 | #define 0x7FL |
|---|
| 49336 | #define 0x80L |
|---|
| 49337 | //BIF_CFG_DEV0_EPF1_0_BIST |
|---|
| 49338 | #define BIF_CFG_DEV0_EPF1_0_BIST__BIST_COMP__SHIFT 0x0 |
|---|
| 49339 | #define BIF_CFG_DEV0_EPF1_0_BIST__BIST_STRT__SHIFT 0x6 |
|---|
| 49340 | #define BIF_CFG_DEV0_EPF1_0_BIST__BIST_CAP__SHIFT 0x7 |
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| 49416 | #define BIF_CFG_DEV0_EPF1_0_PMI_CAP__IMMEDIATE_READINESS_ON_RETURN_TO_D0_MASK 0x0010L |
|---|
| 49417 | #define BIF_CFG_DEV0_EPF1_0_PMI_CAP__DEV_SPECIFIC_INIT_MASK 0x0020L |
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| 49418 | #define BIF_CFG_DEV0_EPF1_0_PMI_CAP__AUX_CURRENT_MASK 0x01C0L |
|---|
| 49419 | #define BIF_CFG_DEV0_EPF1_0_PMI_CAP__D1_SUPPORT_MASK 0x0200L |
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| 49420 | #define BIF_CFG_DEV0_EPF1_0_PMI_CAP__D2_SUPPORT_MASK 0x0400L |
|---|
| 49421 | #define BIF_CFG_DEV0_EPF1_0_PMI_CAP__PME_SUPPORT_MASK 0xF800L |
|---|
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|---|
| 49432 | #define BIF_CFG_DEV0_EPF1_0_PMI_STATUS_CNTL__POWER_STATE_MASK 0x00000003L |
|---|
| 49433 | #define BIF_CFG_DEV0_EPF1_0_PMI_STATUS_CNTL__NO_SOFT_RESET_MASK 0x00000008L |
|---|
| 49434 | #define BIF_CFG_DEV0_EPF1_0_PMI_STATUS_CNTL__PME_EN_MASK 0x00000100L |
|---|
| 49435 | #define BIF_CFG_DEV0_EPF1_0_PMI_STATUS_CNTL__DATA_SELECT_MASK 0x00001E00L |
|---|
| 49436 | #define BIF_CFG_DEV0_EPF1_0_PMI_STATUS_CNTL__DATA_SCALE_MASK 0x00006000L |
|---|
| 49437 | #define BIF_CFG_DEV0_EPF1_0_PMI_STATUS_CNTL__PME_STATUS_MASK 0x00008000L |
|---|
| 49438 | #define BIF_CFG_DEV0_EPF1_0_PMI_STATUS_CNTL__B2_B3_SUPPORT_MASK 0x00400000L |
|---|
| 49439 | #define BIF_CFG_DEV0_EPF1_0_PMI_STATUS_CNTL__BUS_PWR_EN_MASK 0x00800000L |
|---|
| 49440 | #define BIF_CFG_DEV0_EPF1_0_PMI_STATUS_CNTL__PMI_DATA_MASK 0xFF000000L |
|---|
| 49441 | //BIF_CFG_DEV0_EPF1_0_PCIE_CAP_LIST |
|---|
| 49442 | #define BIF_CFG_DEV0_EPF1_0_PCIE_CAP_LIST__CAP_ID__SHIFT 0x0 |
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| 49443 | #define BIF_CFG_DEV0_EPF1_0_PCIE_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
|---|
| 49444 | #define BIF_CFG_DEV0_EPF1_0_PCIE_CAP_LIST__CAP_ID_MASK 0x00FFL |
|---|
| 49445 | #define BIF_CFG_DEV0_EPF1_0_PCIE_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
|---|
| 49446 | //BIF_CFG_DEV0_EPF1_0_PCIE_CAP |
|---|
| 49447 | #define BIF_CFG_DEV0_EPF1_0_PCIE_CAP__VERSION__SHIFT 0x0 |
|---|
| 49448 | #define BIF_CFG_DEV0_EPF1_0_PCIE_CAP__DEVICE_TYPE__SHIFT 0x4 |
|---|
| 49449 | #define BIF_CFG_DEV0_EPF1_0_PCIE_CAP__SLOT_IMPLEMENTED__SHIFT 0x8 |
|---|
| 49450 | #define BIF_CFG_DEV0_EPF1_0_PCIE_CAP__INT_MESSAGE_NUM__SHIFT 0x9 |
|---|
| 49451 | #define BIF_CFG_DEV0_EPF1_0_PCIE_CAP__VERSION_MASK 0x000FL |
|---|
| 49452 | #define BIF_CFG_DEV0_EPF1_0_PCIE_CAP__DEVICE_TYPE_MASK 0x00F0L |
|---|
| 49453 | #define BIF_CFG_DEV0_EPF1_0_PCIE_CAP__SLOT_IMPLEMENTED_MASK 0x0100L |
|---|
| 49454 | #define BIF_CFG_DEV0_EPF1_0_PCIE_CAP__INT_MESSAGE_NUM_MASK 0x3E00L |
|---|
| 49455 | //BIF_CFG_DEV0_EPF1_0_DEVICE_CAP |
|---|
| 49456 | #define BIF_CFG_DEV0_EPF1_0_DEVICE_CAP__MAX_PAYLOAD_SUPPORT__SHIFT 0x0 |
|---|
| 49457 | #define BIF_CFG_DEV0_EPF1_0_DEVICE_CAP__PHANTOM_FUNC__SHIFT 0x3 |
|---|
| 49458 | #define BIF_CFG_DEV0_EPF1_0_DEVICE_CAP__EXTENDED_TAG__SHIFT 0x5 |
|---|
| 49459 | #define BIF_CFG_DEV0_EPF1_0_DEVICE_CAP__L0S_ACCEPTABLE_LATENCY__SHIFT 0x6 |
|---|
| 49460 | #define BIF_CFG_DEV0_EPF1_0_DEVICE_CAP__L1_ACCEPTABLE_LATENCY__SHIFT 0x9 |
|---|
| 49461 | #define BIF_CFG_DEV0_EPF1_0_DEVICE_CAP__ROLE_BASED_ERR_REPORTING__SHIFT 0xf |
|---|
| 49462 | #define BIF_CFG_DEV0_EPF1_0_DEVICE_CAP__CAPTURED_SLOT_POWER_LIMIT__SHIFT 0x12 |
|---|
| 49463 | #define BIF_CFG_DEV0_EPF1_0_DEVICE_CAP__CAPTURED_SLOT_POWER_SCALE__SHIFT 0x1a |
|---|
| 49464 | #define BIF_CFG_DEV0_EPF1_0_DEVICE_CAP__FLR_CAPABLE__SHIFT 0x1c |
|---|
| 49465 | #define BIF_CFG_DEV0_EPF1_0_DEVICE_CAP__MAX_PAYLOAD_SUPPORT_MASK 0x00000007L |
|---|
| 49466 | #define BIF_CFG_DEV0_EPF1_0_DEVICE_CAP__PHANTOM_FUNC_MASK 0x00000018L |
|---|
| 49467 | #define BIF_CFG_DEV0_EPF1_0_DEVICE_CAP__EXTENDED_TAG_MASK 0x00000020L |
|---|
| 49468 | #define BIF_CFG_DEV0_EPF1_0_DEVICE_CAP__L0S_ACCEPTABLE_LATENCY_MASK 0x000001C0L |
|---|
| 49469 | #define BIF_CFG_DEV0_EPF1_0_DEVICE_CAP__L1_ACCEPTABLE_LATENCY_MASK 0x00000E00L |
|---|
| 49470 | #define BIF_CFG_DEV0_EPF1_0_DEVICE_CAP__ROLE_BASED_ERR_REPORTING_MASK 0x00008000L |
|---|
| 49471 | #define BIF_CFG_DEV0_EPF1_0_DEVICE_CAP__CAPTURED_SLOT_POWER_LIMIT_MASK 0x03FC0000L |
|---|
| 49472 | #define BIF_CFG_DEV0_EPF1_0_DEVICE_CAP__CAPTURED_SLOT_POWER_SCALE_MASK 0x0C000000L |
|---|
| 49473 | #define BIF_CFG_DEV0_EPF1_0_DEVICE_CAP__FLR_CAPABLE_MASK 0x10000000L |
|---|
| 49474 | //BIF_CFG_DEV0_EPF1_0_DEVICE_CNTL |
|---|
| 49475 | #define BIF_CFG_DEV0_EPF1_0_DEVICE_CNTL__CORR_ERR_EN__SHIFT 0x0 |
|---|
| 49476 | #define BIF_CFG_DEV0_EPF1_0_DEVICE_CNTL__NON_FATAL_ERR_EN__SHIFT 0x1 |
|---|
| 49477 | #define BIF_CFG_DEV0_EPF1_0_DEVICE_CNTL__FATAL_ERR_EN__SHIFT 0x2 |
|---|
| 49478 | #define BIF_CFG_DEV0_EPF1_0_DEVICE_CNTL__USR_REPORT_EN__SHIFT 0x3 |
|---|
| 49479 | #define BIF_CFG_DEV0_EPF1_0_DEVICE_CNTL__RELAXED_ORD_EN__SHIFT 0x4 |
|---|
| 49480 | #define BIF_CFG_DEV0_EPF1_0_DEVICE_CNTL__MAX_PAYLOAD_SIZE__SHIFT 0x5 |
|---|
| 49481 | #define BIF_CFG_DEV0_EPF1_0_DEVICE_CNTL__EXTENDED_TAG_EN__SHIFT 0x8 |
|---|
| 49482 | #define BIF_CFG_DEV0_EPF1_0_DEVICE_CNTL__PHANTOM_FUNC_EN__SHIFT 0x9 |
|---|
| 49483 | #define BIF_CFG_DEV0_EPF1_0_DEVICE_CNTL__AUX_POWER_PM_EN__SHIFT 0xa |
|---|
| 49484 | #define BIF_CFG_DEV0_EPF1_0_DEVICE_CNTL__NO_SNOOP_EN__SHIFT 0xb |
|---|
| 49485 | #define BIF_CFG_DEV0_EPF1_0_DEVICE_CNTL__MAX_READ_REQUEST_SIZE__SHIFT 0xc |
|---|
| 49486 | #define BIF_CFG_DEV0_EPF1_0_DEVICE_CNTL__INITIATE_FLR__SHIFT 0xf |
|---|
| 49487 | #define BIF_CFG_DEV0_EPF1_0_DEVICE_CNTL__CORR_ERR_EN_MASK 0x0001L |
|---|
| 49488 | #define BIF_CFG_DEV0_EPF1_0_DEVICE_CNTL__NON_FATAL_ERR_EN_MASK 0x0002L |
|---|
| 49489 | #define BIF_CFG_DEV0_EPF1_0_DEVICE_CNTL__FATAL_ERR_EN_MASK 0x0004L |
|---|
| 49490 | #define BIF_CFG_DEV0_EPF1_0_DEVICE_CNTL__USR_REPORT_EN_MASK 0x0008L |
|---|
| 49491 | #define BIF_CFG_DEV0_EPF1_0_DEVICE_CNTL__RELAXED_ORD_EN_MASK 0x0010L |
|---|
| 49492 | #define BIF_CFG_DEV0_EPF1_0_DEVICE_CNTL__MAX_PAYLOAD_SIZE_MASK 0x00E0L |
|---|
| 49493 | #define BIF_CFG_DEV0_EPF1_0_DEVICE_CNTL__EXTENDED_TAG_EN_MASK 0x0100L |
|---|
| 49494 | #define BIF_CFG_DEV0_EPF1_0_DEVICE_CNTL__PHANTOM_FUNC_EN_MASK 0x0200L |
|---|
| 49495 | #define BIF_CFG_DEV0_EPF1_0_DEVICE_CNTL__AUX_POWER_PM_EN_MASK 0x0400L |
|---|
| 49496 | #define BIF_CFG_DEV0_EPF1_0_DEVICE_CNTL__NO_SNOOP_EN_MASK 0x0800L |
|---|
| 49497 | #define BIF_CFG_DEV0_EPF1_0_DEVICE_CNTL__MAX_READ_REQUEST_SIZE_MASK 0x7000L |
|---|
| 49498 | #define BIF_CFG_DEV0_EPF1_0_DEVICE_CNTL__INITIATE_FLR_MASK 0x8000L |
|---|
| 49499 | //BIF_CFG_DEV0_EPF1_0_DEVICE_STATUS |
|---|
| 49500 | #define BIF_CFG_DEV0_EPF1_0_DEVICE_STATUS__CORR_ERR__SHIFT 0x0 |
|---|
| 49501 | #define BIF_CFG_DEV0_EPF1_0_DEVICE_STATUS__NON_FATAL_ERR__SHIFT 0x1 |
|---|
| 49502 | #define BIF_CFG_DEV0_EPF1_0_DEVICE_STATUS__FATAL_ERR__SHIFT 0x2 |
|---|
| 49503 | #define BIF_CFG_DEV0_EPF1_0_DEVICE_STATUS__USR_DETECTED__SHIFT 0x3 |
|---|
| 49504 | #define BIF_CFG_DEV0_EPF1_0_DEVICE_STATUS__AUX_PWR__SHIFT 0x4 |
|---|
| 49505 | #define BIF_CFG_DEV0_EPF1_0_DEVICE_STATUS__TRANSACTIONS_PEND__SHIFT 0x5 |
|---|
| 49506 | #define BIF_CFG_DEV0_EPF1_0_DEVICE_STATUS__EMER_POWER_REDUCTION_DETECTED__SHIFT 0x6 |
|---|
| 49507 | #define BIF_CFG_DEV0_EPF1_0_DEVICE_STATUS__CORR_ERR_MASK 0x0001L |
|---|
| 49508 | #define BIF_CFG_DEV0_EPF1_0_DEVICE_STATUS__NON_FATAL_ERR_MASK 0x0002L |
|---|
| 49509 | #define BIF_CFG_DEV0_EPF1_0_DEVICE_STATUS__FATAL_ERR_MASK 0x0004L |
|---|
| 49510 | #define BIF_CFG_DEV0_EPF1_0_DEVICE_STATUS__USR_DETECTED_MASK 0x0008L |
|---|
| 49511 | #define BIF_CFG_DEV0_EPF1_0_DEVICE_STATUS__AUX_PWR_MASK 0x0010L |
|---|
| 49512 | #define BIF_CFG_DEV0_EPF1_0_DEVICE_STATUS__TRANSACTIONS_PEND_MASK 0x0020L |
|---|
| 49513 | #define BIF_CFG_DEV0_EPF1_0_DEVICE_STATUS__EMER_POWER_REDUCTION_DETECTED_MASK 0x0040L |
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| 49514 | //BIF_CFG_DEV0_EPF1_0_LINK_CAP |
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| 49515 | #define BIF_CFG_DEV0_EPF1_0_LINK_CAP__LINK_SPEED__SHIFT 0x0 |
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|---|
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| 49535 | #define BIF_CFG_DEV0_EPF1_0_LINK_CAP__ASPM_OPTIONALITY_COMPLIANCE_MASK 0x00400000L |
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| 49551 | #define BIF_CFG_DEV0_EPF1_0_LINK_CNTL__PTM_PROP_DELAY_ADAPT_INTER_B_MASK 0x0004L |
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| 49553 | #define BIF_CFG_DEV0_EPF1_0_LINK_CNTL__LINK_DIS_MASK 0x0010L |
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| 49554 | #define BIF_CFG_DEV0_EPF1_0_LINK_CNTL__RETRAIN_LINK_MASK 0x0020L |
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| 49555 | #define BIF_CFG_DEV0_EPF1_0_LINK_CNTL__COMMON_CLOCK_CFG_MASK 0x0040L |
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| 49556 | #define BIF_CFG_DEV0_EPF1_0_LINK_CNTL__EXTENDED_SYNC_MASK 0x0080L |
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| 49557 | #define BIF_CFG_DEV0_EPF1_0_LINK_CNTL__CLOCK_POWER_MANAGEMENT_EN_MASK 0x0100L |
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| 49558 | #define BIF_CFG_DEV0_EPF1_0_LINK_CNTL__HW_AUTONOMOUS_WIDTH_DISABLE_MASK 0x0200L |
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| 49559 | #define BIF_CFG_DEV0_EPF1_0_LINK_CNTL__LINK_BW_MANAGEMENT_INT_EN_MASK 0x0400L |
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| 49560 | #define BIF_CFG_DEV0_EPF1_0_LINK_CNTL__LINK_AUTONOMOUS_BW_INT_EN_MASK 0x0800L |
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| 49573 | #define BIF_CFG_DEV0_EPF1_0_LINK_STATUS__SLOT_CLOCK_CFG_MASK 0x1000L |
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| 49577 | //BIF_CFG_DEV0_EPF1_0_DEVICE_CAP2 |
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| 49578 | #define BIF_CFG_DEV0_EPF1_0_DEVICE_CAP2__CPL_TIMEOUT_RANGE_SUPPORTED__SHIFT 0x0 |
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| 49580 | #define BIF_CFG_DEV0_EPF1_0_DEVICE_CAP2__ARI_FORWARDING_SUPPORTED__SHIFT 0x5 |
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| 49581 | #define BIF_CFG_DEV0_EPF1_0_DEVICE_CAP2__ATOMICOP_ROUTING_SUPPORTED__SHIFT 0x6 |
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| 49582 | #define BIF_CFG_DEV0_EPF1_0_DEVICE_CAP2__ATOMICOP_32CMPLT_SUPPORTED__SHIFT 0x7 |
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| 49583 | #define BIF_CFG_DEV0_EPF1_0_DEVICE_CAP2__ATOMICOP_64CMPLT_SUPPORTED__SHIFT 0x8 |
|---|
| 49584 | #define BIF_CFG_DEV0_EPF1_0_DEVICE_CAP2__CAS128_CMPLT_SUPPORTED__SHIFT 0x9 |
|---|
| 49585 | #define BIF_CFG_DEV0_EPF1_0_DEVICE_CAP2__NO_RO_ENABLED_P2P_PASSING__SHIFT 0xa |
|---|
| 49586 | #define BIF_CFG_DEV0_EPF1_0_DEVICE_CAP2__LTR_SUPPORTED__SHIFT 0xb |
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| 49587 | #define BIF_CFG_DEV0_EPF1_0_DEVICE_CAP2__TPH_CPLR_SUPPORTED__SHIFT 0xc |
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| 49588 | #define BIF_CFG_DEV0_EPF1_0_DEVICE_CAP2__LN_SYSTEM_CLS__SHIFT 0xe |
|---|
| 49589 | #define BIF_CFG_DEV0_EPF1_0_DEVICE_CAP2__TEN_BIT_TAG_COMPLETER_SUPPORTED__SHIFT 0x10 |
|---|
| 49590 | #define BIF_CFG_DEV0_EPF1_0_DEVICE_CAP2__TEN_BIT_TAG_REQUESTER_SUPPORTED__SHIFT 0x11 |
|---|
| 49591 | #define BIF_CFG_DEV0_EPF1_0_DEVICE_CAP2__OBFF_SUPPORTED__SHIFT 0x12 |
|---|
| 49592 | #define BIF_CFG_DEV0_EPF1_0_DEVICE_CAP2__EXTENDED_FMT_FIELD_SUPPORTED__SHIFT 0x14 |
|---|
| 49593 | #define BIF_CFG_DEV0_EPF1_0_DEVICE_CAP2__END_END_TLP_PREFIX_SUPPORTED__SHIFT 0x15 |
|---|
| 49594 | #define BIF_CFG_DEV0_EPF1_0_DEVICE_CAP2__MAX_END_END_TLP_PREFIXES__SHIFT 0x16 |
|---|
| 49595 | #define BIF_CFG_DEV0_EPF1_0_DEVICE_CAP2__EMER_POWER_REDUCTION_SUPPORTED__SHIFT 0x18 |
|---|
| 49596 | #define BIF_CFG_DEV0_EPF1_0_DEVICE_CAP2__EMER_POWER_REDUCTION_INIT_REQ__SHIFT 0x1a |
|---|
| 49597 | #define BIF_CFG_DEV0_EPF1_0_DEVICE_CAP2__FRS_SUPPORTED__SHIFT 0x1f |
|---|
| 49598 | #define BIF_CFG_DEV0_EPF1_0_DEVICE_CAP2__CPL_TIMEOUT_RANGE_SUPPORTED_MASK 0x0000000FL |
|---|
| 49599 | #define BIF_CFG_DEV0_EPF1_0_DEVICE_CAP2__CPL_TIMEOUT_DIS_SUPPORTED_MASK 0x00000010L |
|---|
| 49600 | #define BIF_CFG_DEV0_EPF1_0_DEVICE_CAP2__ARI_FORWARDING_SUPPORTED_MASK 0x00000020L |
|---|
| 49601 | #define BIF_CFG_DEV0_EPF1_0_DEVICE_CAP2__ATOMICOP_ROUTING_SUPPORTED_MASK 0x00000040L |
|---|
| 49602 | #define BIF_CFG_DEV0_EPF1_0_DEVICE_CAP2__ATOMICOP_32CMPLT_SUPPORTED_MASK 0x00000080L |
|---|
| 49603 | #define BIF_CFG_DEV0_EPF1_0_DEVICE_CAP2__ATOMICOP_64CMPLT_SUPPORTED_MASK 0x00000100L |
|---|
| 49604 | #define BIF_CFG_DEV0_EPF1_0_DEVICE_CAP2__CAS128_CMPLT_SUPPORTED_MASK 0x00000200L |
|---|
| 49605 | #define BIF_CFG_DEV0_EPF1_0_DEVICE_CAP2__NO_RO_ENABLED_P2P_PASSING_MASK 0x00000400L |
|---|
| 49606 | #define BIF_CFG_DEV0_EPF1_0_DEVICE_CAP2__LTR_SUPPORTED_MASK 0x00000800L |
|---|
| 49607 | #define BIF_CFG_DEV0_EPF1_0_DEVICE_CAP2__TPH_CPLR_SUPPORTED_MASK 0x00003000L |
|---|
| 49608 | #define BIF_CFG_DEV0_EPF1_0_DEVICE_CAP2__LN_SYSTEM_CLS_MASK 0x0000C000L |
|---|
| 49609 | #define BIF_CFG_DEV0_EPF1_0_DEVICE_CAP2__TEN_BIT_TAG_COMPLETER_SUPPORTED_MASK 0x00010000L |
|---|
| 49610 | #define BIF_CFG_DEV0_EPF1_0_DEVICE_CAP2__TEN_BIT_TAG_REQUESTER_SUPPORTED_MASK 0x00020000L |
|---|
| 49611 | #define BIF_CFG_DEV0_EPF1_0_DEVICE_CAP2__OBFF_SUPPORTED_MASK 0x000C0000L |
|---|
| 49612 | #define BIF_CFG_DEV0_EPF1_0_DEVICE_CAP2__EXTENDED_FMT_FIELD_SUPPORTED_MASK 0x00100000L |
|---|
| 49613 | #define BIF_CFG_DEV0_EPF1_0_DEVICE_CAP2__END_END_TLP_PREFIX_SUPPORTED_MASK 0x00200000L |
|---|
| 49614 | #define BIF_CFG_DEV0_EPF1_0_DEVICE_CAP2__MAX_END_END_TLP_PREFIXES_MASK 0x00C00000L |
|---|
| 49615 | #define BIF_CFG_DEV0_EPF1_0_DEVICE_CAP2__EMER_POWER_REDUCTION_SUPPORTED_MASK 0x03000000L |
|---|
| 49616 | #define BIF_CFG_DEV0_EPF1_0_DEVICE_CAP2__EMER_POWER_REDUCTION_INIT_REQ_MASK 0x04000000L |
|---|
| 49617 | #define BIF_CFG_DEV0_EPF1_0_DEVICE_CAP2__FRS_SUPPORTED_MASK 0x80000000L |
|---|
| 49618 | //BIF_CFG_DEV0_EPF1_0_DEVICE_CNTL2 |
|---|
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| 49622 | #define BIF_CFG_DEV0_EPF1_0_DEVICE_CNTL2__ATOMICOP_REQUEST_EN__SHIFT 0x6 |
|---|
| 49623 | #define BIF_CFG_DEV0_EPF1_0_DEVICE_CNTL2__ATOMICOP_EGRESS_BLOCKING__SHIFT 0x7 |
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| 49625 | #define BIF_CFG_DEV0_EPF1_0_DEVICE_CNTL2__IDO_COMPLETION_ENABLE__SHIFT 0x9 |
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| 49626 | #define BIF_CFG_DEV0_EPF1_0_DEVICE_CNTL2__LTR_EN__SHIFT 0xa |
|---|
| 49627 | #define BIF_CFG_DEV0_EPF1_0_DEVICE_CNTL2__EMER_POWER_REDUCTION_REQUEST__SHIFT 0xb |
|---|
| 49628 | #define BIF_CFG_DEV0_EPF1_0_DEVICE_CNTL2__TEN_BIT_TAG_REQUESTER_ENABLE__SHIFT 0xc |
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|---|
| 49630 | #define BIF_CFG_DEV0_EPF1_0_DEVICE_CNTL2__END_END_TLP_PREFIX_BLOCKING__SHIFT 0xf |
|---|
| 49631 | #define BIF_CFG_DEV0_EPF1_0_DEVICE_CNTL2__CPL_TIMEOUT_VALUE_MASK 0x000FL |
|---|
| 49632 | #define BIF_CFG_DEV0_EPF1_0_DEVICE_CNTL2__CPL_TIMEOUT_DIS_MASK 0x0010L |
|---|
| 49633 | #define BIF_CFG_DEV0_EPF1_0_DEVICE_CNTL2__ARI_FORWARDING_EN_MASK 0x0020L |
|---|
| 49634 | #define BIF_CFG_DEV0_EPF1_0_DEVICE_CNTL2__ATOMICOP_REQUEST_EN_MASK 0x0040L |
|---|
| 49635 | #define BIF_CFG_DEV0_EPF1_0_DEVICE_CNTL2__ATOMICOP_EGRESS_BLOCKING_MASK 0x0080L |
|---|
| 49636 | #define BIF_CFG_DEV0_EPF1_0_DEVICE_CNTL2__IDO_REQUEST_ENABLE_MASK 0x0100L |
|---|
| 49637 | #define BIF_CFG_DEV0_EPF1_0_DEVICE_CNTL2__IDO_COMPLETION_ENABLE_MASK 0x0200L |
|---|
| 49638 | #define BIF_CFG_DEV0_EPF1_0_DEVICE_CNTL2__LTR_EN_MASK 0x0400L |
|---|
| 49639 | #define BIF_CFG_DEV0_EPF1_0_DEVICE_CNTL2__EMER_POWER_REDUCTION_REQUEST_MASK 0x0800L |
|---|
| 49640 | #define BIF_CFG_DEV0_EPF1_0_DEVICE_CNTL2__TEN_BIT_TAG_REQUESTER_ENABLE_MASK 0x1000L |
|---|
| 49641 | #define BIF_CFG_DEV0_EPF1_0_DEVICE_CNTL2__OBFF_EN_MASK 0x6000L |
|---|
| 49642 | #define BIF_CFG_DEV0_EPF1_0_DEVICE_CNTL2__END_END_TLP_PREFIX_BLOCKING_MASK 0x8000L |
|---|
| 49643 | //BIF_CFG_DEV0_EPF1_0_DEVICE_STATUS2 |
|---|
| 49644 | #define BIF_CFG_DEV0_EPF1_0_DEVICE_STATUS2__RESERVED__SHIFT 0x0 |
|---|
| 49645 | #define BIF_CFG_DEV0_EPF1_0_DEVICE_STATUS2__RESERVED_MASK 0xFFFFL |
|---|
| 49646 | //BIF_CFG_DEV0_EPF1_0_LINK_CAP2 |
|---|
| 49647 | #define BIF_CFG_DEV0_EPF1_0_LINK_CAP2__SUPPORTED_LINK_SPEED__SHIFT 0x1 |
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| 49648 | #define BIF_CFG_DEV0_EPF1_0_LINK_CAP2__CROSSLINK_SUPPORTED__SHIFT 0x8 |
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| 49649 | #define BIF_CFG_DEV0_EPF1_0_LINK_CAP2__LOWER_SKP_OS_GEN_SUPPORT__SHIFT 0x9 |
|---|
| 49650 | #define BIF_CFG_DEV0_EPF1_0_LINK_CAP2__LOWER_SKP_OS_RCV_SUPPORT__SHIFT 0x10 |
|---|
| 49651 | #define BIF_CFG_DEV0_EPF1_0_LINK_CAP2__RTM1_PRESENCE_DET_SUPPORT__SHIFT 0x17 |
|---|
| 49652 | #define BIF_CFG_DEV0_EPF1_0_LINK_CAP2__RTM2_PRESENCE_DET_SUPPORT__SHIFT 0x18 |
|---|
| 49653 | #define BIF_CFG_DEV0_EPF1_0_LINK_CAP2__DRS_SUPPORTED__SHIFT 0x1f |
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| 49654 | #define BIF_CFG_DEV0_EPF1_0_LINK_CAP2__SUPPORTED_LINK_SPEED_MASK 0x000000FEL |
|---|
| 49655 | #define BIF_CFG_DEV0_EPF1_0_LINK_CAP2__CROSSLINK_SUPPORTED_MASK 0x00000100L |
|---|
| 49656 | #define BIF_CFG_DEV0_EPF1_0_LINK_CAP2__LOWER_SKP_OS_GEN_SUPPORT_MASK 0x0000FE00L |
|---|
| 49657 | #define BIF_CFG_DEV0_EPF1_0_LINK_CAP2__LOWER_SKP_OS_RCV_SUPPORT_MASK 0x007F0000L |
|---|
| 49658 | #define BIF_CFG_DEV0_EPF1_0_LINK_CAP2__RTM1_PRESENCE_DET_SUPPORT_MASK 0x00800000L |
|---|
| 49659 | #define BIF_CFG_DEV0_EPF1_0_LINK_CAP2__RTM2_PRESENCE_DET_SUPPORT_MASK 0x01000000L |
|---|
| 49660 | #define BIF_CFG_DEV0_EPF1_0_LINK_CAP2__DRS_SUPPORTED_MASK 0x80000000L |
|---|
| 49661 | //BIF_CFG_DEV0_EPF1_0_LINK_CNTL2 |
|---|
| 49662 | #define BIF_CFG_DEV0_EPF1_0_LINK_CNTL2__TARGET_LINK_SPEED__SHIFT 0x0 |
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| 49663 | #define BIF_CFG_DEV0_EPF1_0_LINK_CNTL2__ENTER_COMPLIANCE__SHIFT 0x4 |
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| 49664 | #define BIF_CFG_DEV0_EPF1_0_LINK_CNTL2__HW_AUTONOMOUS_SPEED_DISABLE__SHIFT 0x5 |
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| 49665 | #define BIF_CFG_DEV0_EPF1_0_LINK_CNTL2__SELECTABLE_DEEMPHASIS__SHIFT 0x6 |
|---|
| 49666 | #define BIF_CFG_DEV0_EPF1_0_LINK_CNTL2__XMIT_MARGIN__SHIFT 0x7 |
|---|
| 49667 | #define BIF_CFG_DEV0_EPF1_0_LINK_CNTL2__ENTER_MOD_COMPLIANCE__SHIFT 0xa |
|---|
| 49668 | #define BIF_CFG_DEV0_EPF1_0_LINK_CNTL2__COMPLIANCE_SOS__SHIFT 0xb |
|---|
| 49669 | #define BIF_CFG_DEV0_EPF1_0_LINK_CNTL2__COMPLIANCE_DEEMPHASIS__SHIFT 0xc |
|---|
| 49670 | #define BIF_CFG_DEV0_EPF1_0_LINK_CNTL2__TARGET_LINK_SPEED_MASK 0x000FL |
|---|
| 49671 | #define BIF_CFG_DEV0_EPF1_0_LINK_CNTL2__ENTER_COMPLIANCE_MASK 0x0010L |
|---|
| 49672 | #define BIF_CFG_DEV0_EPF1_0_LINK_CNTL2__HW_AUTONOMOUS_SPEED_DISABLE_MASK 0x0020L |
|---|
| 49673 | #define BIF_CFG_DEV0_EPF1_0_LINK_CNTL2__SELECTABLE_DEEMPHASIS_MASK 0x0040L |
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| 49674 | #define BIF_CFG_DEV0_EPF1_0_LINK_CNTL2__XMIT_MARGIN_MASK 0x0380L |
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| 49675 | #define BIF_CFG_DEV0_EPF1_0_LINK_CNTL2__ENTER_MOD_COMPLIANCE_MASK 0x0400L |
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| 49676 | #define BIF_CFG_DEV0_EPF1_0_LINK_CNTL2__COMPLIANCE_SOS_MASK 0x0800L |
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| 49677 | #define BIF_CFG_DEV0_EPF1_0_LINK_CNTL2__COMPLIANCE_DEEMPHASIS_MASK 0xF000L |
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|---|
| 49695 | #define BIF_CFG_DEV0_EPF1_0_LINK_STATUS2__LINK_EQUALIZATION_REQUEST_8GT_MASK 0x0020L |
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| 49696 | #define BIF_CFG_DEV0_EPF1_0_LINK_STATUS2__RTM1_PRESENCE_DET_MASK 0x0040L |
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| 49697 | #define BIF_CFG_DEV0_EPF1_0_LINK_STATUS2__RTM2_PRESENCE_DET_MASK 0x0080L |
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| 49699 | #define BIF_CFG_DEV0_EPF1_0_LINK_STATUS2__DOWNSTREAM_COMPONENT_PRESENCE_MASK 0x7000L |
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| 49700 | #define BIF_CFG_DEV0_EPF1_0_LINK_STATUS2__DRS_MESSAGE_RECEIVED_MASK 0x8000L |
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| 49716 | #define BIF_CFG_DEV0_EPF1_0_MSI_MSG_CNTL__MSI_MULTI_EN_MASK 0x0070L |
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| 49717 | #define BIF_CFG_DEV0_EPF1_0_MSI_MSG_CNTL__MSI_64BIT_MASK 0x0080L |
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| 49718 | #define BIF_CFG_DEV0_EPF1_0_MSI_MSG_CNTL__MSI_PERVECTOR_MASKING_CAP_MASK 0x0100L |
|---|
| 49719 | #define BIF_CFG_DEV0_EPF1_0_MSI_MSG_CNTL__MSI_EXT_MSG_DATA_CAP_MASK 0x0200L |
|---|
| 49720 | #define BIF_CFG_DEV0_EPF1_0_MSI_MSG_CNTL__MSI_EXT_MSG_DATA_EN_MASK 0x0400L |
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| 49722 | #define BIF_CFG_DEV0_EPF1_0_MSI_MSG_ADDR_LO__MSI_MSG_ADDR_LO__SHIFT 0x2 |
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| 49723 | #define BIF_CFG_DEV0_EPF1_0_MSI_MSG_ADDR_LO__MSI_MSG_ADDR_LO_MASK 0xFFFFFFFCL |
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| 49724 | //BIF_CFG_DEV0_EPF1_0_MSI_MSG_ADDR_HI |
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| 49725 | #define BIF_CFG_DEV0_EPF1_0_MSI_MSG_ADDR_HI__MSI_MSG_ADDR_HI__SHIFT 0x0 |
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| 49726 | #define BIF_CFG_DEV0_EPF1_0_MSI_MSG_ADDR_HI__MSI_MSG_ADDR_HI_MASK 0xFFFFFFFFL |
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| 49727 | //BIF_CFG_DEV0_EPF1_0_MSI_MSG_DATA |
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| 49730 | //BIF_CFG_DEV0_EPF1_0_MSI_EXT_MSG_DATA |
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| 49731 | #define BIF_CFG_DEV0_EPF1_0_MSI_EXT_MSG_DATA__MSI_EXT_DATA__SHIFT 0x0 |
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| 49733 | //BIF_CFG_DEV0_EPF1_0_MSI_MASK |
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| 49734 | #define BIF_CFG_DEV0_EPF1_0_MSI_MASK__MSI_MASK__SHIFT 0x0 |
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| 49735 | #define BIF_CFG_DEV0_EPF1_0_MSI_MASK__MSI_MASK_MASK 0xFFFFFFFFL |
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| 49736 | //BIF_CFG_DEV0_EPF1_0_MSI_MSG_DATA_64 |
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| 49737 | #define BIF_CFG_DEV0_EPF1_0_MSI_MSG_DATA_64__MSI_DATA_64__SHIFT 0x0 |
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| 49738 | #define BIF_CFG_DEV0_EPF1_0_MSI_MSG_DATA_64__MSI_DATA_64_MASK 0xFFFFL |
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| 49739 | //BIF_CFG_DEV0_EPF1_0_MSI_EXT_MSG_DATA_64 |
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| 49740 | #define BIF_CFG_DEV0_EPF1_0_MSI_EXT_MSG_DATA_64__MSI_EXT_DATA_64__SHIFT 0x0 |
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| 49741 | #define BIF_CFG_DEV0_EPF1_0_MSI_EXT_MSG_DATA_64__MSI_EXT_DATA_64_MASK 0xFFFFL |
|---|
| 49742 | //BIF_CFG_DEV0_EPF1_0_MSI_MASK_64 |
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| 49743 | #define BIF_CFG_DEV0_EPF1_0_MSI_MASK_64__MSI_MASK_64__SHIFT 0x0 |
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| 49744 | #define BIF_CFG_DEV0_EPF1_0_MSI_MASK_64__MSI_MASK_64_MASK 0xFFFFFFFFL |
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| 49747 | #define BIF_CFG_DEV0_EPF1_0_MSI_PENDING__MSI_PENDING_MASK 0xFFFFFFFFL |
|---|
| 49748 | //BIF_CFG_DEV0_EPF1_0_MSI_PENDING_64 |
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| 49750 | #define BIF_CFG_DEV0_EPF1_0_MSI_PENDING_64__MSI_PENDING_64_MASK 0xFFFFFFFFL |
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| 49755 | #define BIF_CFG_DEV0_EPF1_0_MSIX_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
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| 49756 | //BIF_CFG_DEV0_EPF1_0_MSIX_MSG_CNTL |
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|---|
| 49760 | #define BIF_CFG_DEV0_EPF1_0_MSIX_MSG_CNTL__MSIX_TABLE_SIZE_MASK 0x07FFL |
|---|
| 49761 | #define BIF_CFG_DEV0_EPF1_0_MSIX_MSG_CNTL__MSIX_FUNC_MASK_MASK 0x4000L |
|---|
| 49762 | #define BIF_CFG_DEV0_EPF1_0_MSIX_MSG_CNTL__MSIX_EN_MASK 0x8000L |
|---|
| 49763 | //BIF_CFG_DEV0_EPF1_0_MSIX_TABLE |
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| 49764 | #define BIF_CFG_DEV0_EPF1_0_MSIX_TABLE__MSIX_TABLE_BIR__SHIFT 0x0 |
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| 49766 | #define BIF_CFG_DEV0_EPF1_0_MSIX_TABLE__MSIX_TABLE_BIR_MASK 0x00000007L |
|---|
| 49767 | #define BIF_CFG_DEV0_EPF1_0_MSIX_TABLE__MSIX_TABLE_OFFSET_MASK 0xFFFFFFF8L |
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| 49768 | //BIF_CFG_DEV0_EPF1_0_MSIX_PBA |
|---|
| 49769 | #define BIF_CFG_DEV0_EPF1_0_MSIX_PBA__MSIX_PBA_BIR__SHIFT 0x0 |
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| 49770 | #define BIF_CFG_DEV0_EPF1_0_MSIX_PBA__MSIX_PBA_OFFSET__SHIFT 0x3 |
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| 49771 | #define BIF_CFG_DEV0_EPF1_0_MSIX_PBA__MSIX_PBA_BIR_MASK 0x00000007L |
|---|
| 49772 | #define BIF_CFG_DEV0_EPF1_0_MSIX_PBA__MSIX_PBA_OFFSET_MASK 0xFFFFFFF8L |
|---|
| 49773 | //BIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST |
|---|
| 49774 | #define BIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 49775 | #define BIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 49776 | #define BIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 49777 | #define BIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 49778 | #define BIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 49779 | #define BIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 49780 | //BIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR |
|---|
| 49781 | #define BIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR__VSEC_ID__SHIFT 0x0 |
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| 49782 | #define BIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR__VSEC_REV__SHIFT 0x10 |
|---|
| 49783 | #define BIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR__VSEC_LENGTH__SHIFT 0x14 |
|---|
| 49784 | #define BIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR__VSEC_ID_MASK 0x0000FFFFL |
|---|
| 49785 | #define BIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR__VSEC_REV_MASK 0x000F0000L |
|---|
| 49786 | #define BIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR__VSEC_LENGTH_MASK 0xFFF00000L |
|---|
| 49787 | //BIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC1 |
|---|
| 49788 | #define BIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC1__SCRATCH__SHIFT 0x0 |
|---|
| 49789 | #define BIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC1__SCRATCH_MASK 0xFFFFFFFFL |
|---|
| 49790 | //BIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC2 |
|---|
| 49791 | #define BIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC2__SCRATCH__SHIFT 0x0 |
|---|
| 49792 | #define BIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC2__SCRATCH_MASK 0xFFFFFFFFL |
|---|
| 49793 | //BIF_CFG_DEV0_EPF1_0_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST |
|---|
| 49794 | #define BIF_CFG_DEV0_EPF1_0_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 49795 | #define BIF_CFG_DEV0_EPF1_0_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 49796 | #define BIF_CFG_DEV0_EPF1_0_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 49797 | #define BIF_CFG_DEV0_EPF1_0_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 49798 | #define BIF_CFG_DEV0_EPF1_0_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 49799 | #define BIF_CFG_DEV0_EPF1_0_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 49800 | //BIF_CFG_DEV0_EPF1_0_PCIE_DEV_SERIAL_NUM_DW1 |
|---|
| 49801 | #define BIF_CFG_DEV0_EPF1_0_PCIE_DEV_SERIAL_NUM_DW1__SERIAL_NUMBER_LO__SHIFT 0x0 |
|---|
| 49802 | #define BIF_CFG_DEV0_EPF1_0_PCIE_DEV_SERIAL_NUM_DW1__SERIAL_NUMBER_LO_MASK 0xFFFFFFFFL |
|---|
| 49803 | //BIF_CFG_DEV0_EPF1_0_PCIE_DEV_SERIAL_NUM_DW2 |
|---|
| 49804 | #define BIF_CFG_DEV0_EPF1_0_PCIE_DEV_SERIAL_NUM_DW2__SERIAL_NUMBER_HI__SHIFT 0x0 |
|---|
| 49805 | #define BIF_CFG_DEV0_EPF1_0_PCIE_DEV_SERIAL_NUM_DW2__SERIAL_NUMBER_HI_MASK 0xFFFFFFFFL |
|---|
| 49806 | //BIF_CFG_DEV0_EPF1_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST |
|---|
| 49807 | #define BIF_CFG_DEV0_EPF1_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 49808 | #define BIF_CFG_DEV0_EPF1_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 49809 | #define BIF_CFG_DEV0_EPF1_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 49810 | #define BIF_CFG_DEV0_EPF1_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 49811 | #define BIF_CFG_DEV0_EPF1_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 49812 | #define BIF_CFG_DEV0_EPF1_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 49813 | //BIF_CFG_DEV0_EPF1_0_PCIE_UNCORR_ERR_STATUS |
|---|
| 49814 | #define BIF_CFG_DEV0_EPF1_0_PCIE_UNCORR_ERR_STATUS__DLP_ERR_STATUS__SHIFT 0x4 |
|---|
| 49815 | #define BIF_CFG_DEV0_EPF1_0_PCIE_UNCORR_ERR_STATUS__SURPDN_ERR_STATUS__SHIFT 0x5 |
|---|
| 49816 | #define BIF_CFG_DEV0_EPF1_0_PCIE_UNCORR_ERR_STATUS__PSN_ERR_STATUS__SHIFT 0xc |
|---|
| 49817 | #define BIF_CFG_DEV0_EPF1_0_PCIE_UNCORR_ERR_STATUS__FC_ERR_STATUS__SHIFT 0xd |
|---|
| 49818 | #define BIF_CFG_DEV0_EPF1_0_PCIE_UNCORR_ERR_STATUS__CPL_TIMEOUT_STATUS__SHIFT 0xe |
|---|
| 49819 | #define BIF_CFG_DEV0_EPF1_0_PCIE_UNCORR_ERR_STATUS__CPL_ABORT_ERR_STATUS__SHIFT 0xf |
|---|
| 49820 | #define BIF_CFG_DEV0_EPF1_0_PCIE_UNCORR_ERR_STATUS__UNEXP_CPL_STATUS__SHIFT 0x10 |
|---|
| 49821 | #define BIF_CFG_DEV0_EPF1_0_PCIE_UNCORR_ERR_STATUS__RCV_OVFL_STATUS__SHIFT 0x11 |
|---|
| 49822 | #define BIF_CFG_DEV0_EPF1_0_PCIE_UNCORR_ERR_STATUS__MAL_TLP_STATUS__SHIFT 0x12 |
|---|
| 49823 | #define BIF_CFG_DEV0_EPF1_0_PCIE_UNCORR_ERR_STATUS__ECRC_ERR_STATUS__SHIFT 0x13 |
|---|
| 49824 | #define BIF_CFG_DEV0_EPF1_0_PCIE_UNCORR_ERR_STATUS__UNSUPP_REQ_ERR_STATUS__SHIFT 0x14 |
|---|
| 49825 | #define BIF_CFG_DEV0_EPF1_0_PCIE_UNCORR_ERR_STATUS__ACS_VIOLATION_STATUS__SHIFT 0x15 |
|---|
| 49826 | #define BIF_CFG_DEV0_EPF1_0_PCIE_UNCORR_ERR_STATUS__UNCORR_INT_ERR_STATUS__SHIFT 0x16 |
|---|
| 49827 | #define BIF_CFG_DEV0_EPF1_0_PCIE_UNCORR_ERR_STATUS__MC_BLOCKED_TLP_STATUS__SHIFT 0x17 |
|---|
| 49828 | #define BIF_CFG_DEV0_EPF1_0_PCIE_UNCORR_ERR_STATUS__ATOMICOP_EGRESS_BLOCKED_STATUS__SHIFT 0x18 |
|---|
| 49829 | #define BIF_CFG_DEV0_EPF1_0_PCIE_UNCORR_ERR_STATUS__TLP_PREFIX_BLOCKED_ERR_STATUS__SHIFT 0x19 |
|---|
| 49830 | #define BIF_CFG_DEV0_EPF1_0_PCIE_UNCORR_ERR_STATUS__POISONED_TLP_EGRESS_BLOCKED_STATUS__SHIFT 0x1a |
|---|
| 49831 | #define BIF_CFG_DEV0_EPF1_0_PCIE_UNCORR_ERR_STATUS__DLP_ERR_STATUS_MASK 0x00000010L |
|---|
| 49832 | #define BIF_CFG_DEV0_EPF1_0_PCIE_UNCORR_ERR_STATUS__SURPDN_ERR_STATUS_MASK 0x00000020L |
|---|
| 49833 | #define BIF_CFG_DEV0_EPF1_0_PCIE_UNCORR_ERR_STATUS__PSN_ERR_STATUS_MASK 0x00001000L |
|---|
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| 49907 | #define BIF_CFG_DEV0_EPF1_0_PCIE_UNCORR_ERR_SEVERITY__UNEXP_CPL_SEVERITY_MASK 0x00010000L |
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| 49933 | #define BIF_CFG_DEV0_EPF1_0_PCIE_CORR_ERR_STATUS__CORR_INT_ERR_STATUS_MASK 0x00004000L |
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| 49934 | #define BIF_CFG_DEV0_EPF1_0_PCIE_CORR_ERR_STATUS__HDR_LOG_OVFL_STATUS_MASK 0x00008000L |
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| 49935 | //BIF_CFG_DEV0_EPF1_0_PCIE_CORR_ERR_MASK |
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| 49936 | #define BIF_CFG_DEV0_EPF1_0_PCIE_CORR_ERR_MASK__RCV_ERR_MASK__SHIFT 0x0 |
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| 49939 | #define BIF_CFG_DEV0_EPF1_0_PCIE_CORR_ERR_MASK__REPLAY_NUM_ROLLOVER_MASK__SHIFT 0x8 |
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| 49944 | #define BIF_CFG_DEV0_EPF1_0_PCIE_CORR_ERR_MASK__RCV_ERR_MASK_MASK 0x00000001L |
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| 49947 | #define BIF_CFG_DEV0_EPF1_0_PCIE_CORR_ERR_MASK__REPLAY_NUM_ROLLOVER_MASK_MASK 0x00000100L |
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| 49948 | #define BIF_CFG_DEV0_EPF1_0_PCIE_CORR_ERR_MASK__REPLAY_TIMER_TIMEOUT_MASK_MASK 0x00001000L |
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| 49949 | #define BIF_CFG_DEV0_EPF1_0_PCIE_CORR_ERR_MASK__ADVISORY_NONFATAL_ERR_MASK_MASK 0x00002000L |
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| 49950 | #define BIF_CFG_DEV0_EPF1_0_PCIE_CORR_ERR_MASK__CORR_INT_ERR_MASK_MASK 0x00004000L |
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| 49951 | #define BIF_CFG_DEV0_EPF1_0_PCIE_CORR_ERR_MASK__HDR_LOG_OVFL_MASK_MASK 0x00008000L |
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| 49952 | //BIF_CFG_DEV0_EPF1_0_PCIE_ADV_ERR_CAP_CNTL |
|---|
| 49953 | #define BIF_CFG_DEV0_EPF1_0_PCIE_ADV_ERR_CAP_CNTL__FIRST_ERR_PTR__SHIFT 0x0 |
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| 49954 | #define BIF_CFG_DEV0_EPF1_0_PCIE_ADV_ERR_CAP_CNTL__ECRC_GEN_CAP__SHIFT 0x5 |
|---|
| 49955 | #define BIF_CFG_DEV0_EPF1_0_PCIE_ADV_ERR_CAP_CNTL__ECRC_GEN_EN__SHIFT 0x6 |
|---|
| 49956 | #define BIF_CFG_DEV0_EPF1_0_PCIE_ADV_ERR_CAP_CNTL__ECRC_CHECK_CAP__SHIFT 0x7 |
|---|
| 49957 | #define BIF_CFG_DEV0_EPF1_0_PCIE_ADV_ERR_CAP_CNTL__ECRC_CHECK_EN__SHIFT 0x8 |
|---|
| 49958 | #define BIF_CFG_DEV0_EPF1_0_PCIE_ADV_ERR_CAP_CNTL__MULTI_HDR_RECD_CAP__SHIFT 0x9 |
|---|
| 49959 | #define BIF_CFG_DEV0_EPF1_0_PCIE_ADV_ERR_CAP_CNTL__MULTI_HDR_RECD_EN__SHIFT 0xa |
|---|
| 49960 | #define BIF_CFG_DEV0_EPF1_0_PCIE_ADV_ERR_CAP_CNTL__TLP_PREFIX_LOG_PRESENT__SHIFT 0xb |
|---|
| 49961 | #define BIF_CFG_DEV0_EPF1_0_PCIE_ADV_ERR_CAP_CNTL__COMPLETION_TIMEOUT_LOG_CAPABLE__SHIFT 0xc |
|---|
| 49962 | #define BIF_CFG_DEV0_EPF1_0_PCIE_ADV_ERR_CAP_CNTL__FIRST_ERR_PTR_MASK 0x0000001FL |
|---|
| 49963 | #define BIF_CFG_DEV0_EPF1_0_PCIE_ADV_ERR_CAP_CNTL__ECRC_GEN_CAP_MASK 0x00000020L |
|---|
| 49964 | #define BIF_CFG_DEV0_EPF1_0_PCIE_ADV_ERR_CAP_CNTL__ECRC_GEN_EN_MASK 0x00000040L |
|---|
| 49965 | #define BIF_CFG_DEV0_EPF1_0_PCIE_ADV_ERR_CAP_CNTL__ECRC_CHECK_CAP_MASK 0x00000080L |
|---|
| 49966 | #define BIF_CFG_DEV0_EPF1_0_PCIE_ADV_ERR_CAP_CNTL__ECRC_CHECK_EN_MASK 0x00000100L |
|---|
| 49967 | #define BIF_CFG_DEV0_EPF1_0_PCIE_ADV_ERR_CAP_CNTL__MULTI_HDR_RECD_CAP_MASK 0x00000200L |
|---|
| 49968 | #define BIF_CFG_DEV0_EPF1_0_PCIE_ADV_ERR_CAP_CNTL__MULTI_HDR_RECD_EN_MASK 0x00000400L |
|---|
| 49969 | #define BIF_CFG_DEV0_EPF1_0_PCIE_ADV_ERR_CAP_CNTL__TLP_PREFIX_LOG_PRESENT_MASK 0x00000800L |
|---|
| 49970 | #define BIF_CFG_DEV0_EPF1_0_PCIE_ADV_ERR_CAP_CNTL__COMPLETION_TIMEOUT_LOG_CAPABLE_MASK 0x00001000L |
|---|
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|---|
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| 50063 | #define BIF_CFG_DEV0_EPF1_0_PCIE_BAR6_CAP__BAR_SIZE_SUPPORTED__SHIFT 0x4 |
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| 50070 | #define BIF_CFG_DEV0_EPF1_0_PCIE_BAR6_CNTL__BAR_INDEX_MASK 0x00000007L |
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| 50071 | #define BIF_CFG_DEV0_EPF1_0_PCIE_BAR6_CNTL__BAR_TOTAL_NUM_MASK 0x000000E0L |
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| 50072 | #define BIF_CFG_DEV0_EPF1_0_PCIE_BAR6_CNTL__BAR_SIZE_MASK 0x00003F00L |
|---|
| 50073 | #define BIF_CFG_DEV0_EPF1_0_PCIE_BAR6_CNTL__BAR_SIZE_SUPPORTED_UPPER_MASK 0xFFFF0000L |
|---|
| 50074 | //BIF_CFG_DEV0_EPF1_0_PCIE_PWR_BUDGET_ENH_CAP_LIST |
|---|
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|---|
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| 50081 | //BIF_CFG_DEV0_EPF1_0_PCIE_PWR_BUDGET_DATA_SELECT |
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| 50082 | #define BIF_CFG_DEV0_EPF1_0_PCIE_PWR_BUDGET_DATA_SELECT__DATA_SELECT__SHIFT 0x0 |
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| 50083 | #define BIF_CFG_DEV0_EPF1_0_PCIE_PWR_BUDGET_DATA_SELECT__DATA_SELECT_MASK 0xFFL |
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| 50084 | //BIF_CFG_DEV0_EPF1_0_PCIE_PWR_BUDGET_DATA |
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| 50085 | #define BIF_CFG_DEV0_EPF1_0_PCIE_PWR_BUDGET_DATA__BASE_POWER__SHIFT 0x0 |
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| 50087 | #define BIF_CFG_DEV0_EPF1_0_PCIE_PWR_BUDGET_DATA__PM_SUB_STATE__SHIFT 0xa |
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| 50088 | #define BIF_CFG_DEV0_EPF1_0_PCIE_PWR_BUDGET_DATA__PM_STATE__SHIFT 0xd |
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| 50089 | #define BIF_CFG_DEV0_EPF1_0_PCIE_PWR_BUDGET_DATA__TYPE__SHIFT 0xf |
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| 50090 | #define BIF_CFG_DEV0_EPF1_0_PCIE_PWR_BUDGET_DATA__POWER_RAIL__SHIFT 0x12 |
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| 50091 | #define BIF_CFG_DEV0_EPF1_0_PCIE_PWR_BUDGET_DATA__BASE_POWER_MASK 0x000000FFL |
|---|
| 50092 | #define BIF_CFG_DEV0_EPF1_0_PCIE_PWR_BUDGET_DATA__DATA_SCALE_MASK 0x00000300L |
|---|
| 50093 | #define BIF_CFG_DEV0_EPF1_0_PCIE_PWR_BUDGET_DATA__PM_SUB_STATE_MASK 0x00001C00L |
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| 50094 | #define BIF_CFG_DEV0_EPF1_0_PCIE_PWR_BUDGET_DATA__PM_STATE_MASK 0x00006000L |
|---|
| 50095 | #define BIF_CFG_DEV0_EPF1_0_PCIE_PWR_BUDGET_DATA__TYPE_MASK 0x00038000L |
|---|
| 50096 | #define BIF_CFG_DEV0_EPF1_0_PCIE_PWR_BUDGET_DATA__POWER_RAIL_MASK 0x001C0000L |
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| 50097 | //BIF_CFG_DEV0_EPF1_0_PCIE_PWR_BUDGET_CAP |
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| 50098 | #define BIF_CFG_DEV0_EPF1_0_PCIE_PWR_BUDGET_CAP__SYSTEM_ALLOCATED__SHIFT 0x0 |
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| 50099 | #define BIF_CFG_DEV0_EPF1_0_PCIE_PWR_BUDGET_CAP__SYSTEM_ALLOCATED_MASK 0x01L |
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| 50100 | //BIF_CFG_DEV0_EPF1_0_PCIE_DPA_ENH_CAP_LIST |
|---|
| 50101 | #define BIF_CFG_DEV0_EPF1_0_PCIE_DPA_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 50102 | #define BIF_CFG_DEV0_EPF1_0_PCIE_DPA_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 50103 | #define BIF_CFG_DEV0_EPF1_0_PCIE_DPA_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
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| 50104 | #define BIF_CFG_DEV0_EPF1_0_PCIE_DPA_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 50105 | #define BIF_CFG_DEV0_EPF1_0_PCIE_DPA_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 50106 | #define BIF_CFG_DEV0_EPF1_0_PCIE_DPA_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 50107 | //BIF_CFG_DEV0_EPF1_0_PCIE_DPA_CAP |
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| 50108 | #define BIF_CFG_DEV0_EPF1_0_PCIE_DPA_CAP__SUBSTATE_MAX__SHIFT 0x0 |
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| 50109 | #define BIF_CFG_DEV0_EPF1_0_PCIE_DPA_CAP__TRANS_LAT_UNIT__SHIFT 0x8 |
|---|
| 50110 | #define BIF_CFG_DEV0_EPF1_0_PCIE_DPA_CAP__PWR_ALLOC_SCALE__SHIFT 0xc |
|---|
| 50111 | #define BIF_CFG_DEV0_EPF1_0_PCIE_DPA_CAP__TRANS_LAT_VAL_0__SHIFT 0x10 |
|---|
| 50112 | #define BIF_CFG_DEV0_EPF1_0_PCIE_DPA_CAP__TRANS_LAT_VAL_1__SHIFT 0x18 |
|---|
| 50113 | #define BIF_CFG_DEV0_EPF1_0_PCIE_DPA_CAP__SUBSTATE_MAX_MASK 0x0000001FL |
|---|
| 50114 | #define BIF_CFG_DEV0_EPF1_0_PCIE_DPA_CAP__TRANS_LAT_UNIT_MASK 0x00000300L |
|---|
| 50115 | #define BIF_CFG_DEV0_EPF1_0_PCIE_DPA_CAP__PWR_ALLOC_SCALE_MASK 0x00003000L |
|---|
| 50116 | #define BIF_CFG_DEV0_EPF1_0_PCIE_DPA_CAP__TRANS_LAT_VAL_0_MASK 0x00FF0000L |
|---|
| 50117 | #define BIF_CFG_DEV0_EPF1_0_PCIE_DPA_CAP__TRANS_LAT_VAL_1_MASK 0xFF000000L |
|---|
| 50118 | //BIF_CFG_DEV0_EPF1_0_PCIE_DPA_LATENCY_INDICATOR |
|---|
| 50119 | #define BIF_CFG_DEV0_EPF1_0_PCIE_DPA_LATENCY_INDICATOR__TRANS_LAT_INDICATOR_BITS__SHIFT 0x0 |
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| 50120 | #define BIF_CFG_DEV0_EPF1_0_PCIE_DPA_LATENCY_INDICATOR__TRANS_LAT_INDICATOR_BITS_MASK 0x000000FFL |
|---|
| 50121 | //BIF_CFG_DEV0_EPF1_0_PCIE_DPA_STATUS |
|---|
| 50122 | #define BIF_CFG_DEV0_EPF1_0_PCIE_DPA_STATUS__SUBSTATE_STATUS__SHIFT 0x0 |
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| 50123 | #define BIF_CFG_DEV0_EPF1_0_PCIE_DPA_STATUS__SUBSTATE_CNTL_ENABLED__SHIFT 0x8 |
|---|
| 50124 | #define BIF_CFG_DEV0_EPF1_0_PCIE_DPA_STATUS__SUBSTATE_STATUS_MASK 0x001FL |
|---|
| 50125 | #define BIF_CFG_DEV0_EPF1_0_PCIE_DPA_STATUS__SUBSTATE_CNTL_ENABLED_MASK 0x0100L |
|---|
| 50126 | //BIF_CFG_DEV0_EPF1_0_PCIE_DPA_CNTL |
|---|
| 50127 | #define BIF_CFG_DEV0_EPF1_0_PCIE_DPA_CNTL__SUBSTATE_CNTL__SHIFT 0x0 |
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| 50128 | #define BIF_CFG_DEV0_EPF1_0_PCIE_DPA_CNTL__SUBSTATE_CNTL_MASK 0x001FL |
|---|
| 50129 | //BIF_CFG_DEV0_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_0 |
|---|
| 50130 | #define BIF_CFG_DEV0_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_0__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 50131 | #define BIF_CFG_DEV0_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_0__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 50132 | //BIF_CFG_DEV0_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_1 |
|---|
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|---|
| 50333 | #define BIF_CFG_DEV0_EPF1_0_PCIE_ACS_CAP__P2P_COMPLETION_REDIRECT_MASK 0x0008L |
|---|
| 50334 | #define BIF_CFG_DEV0_EPF1_0_PCIE_ACS_CAP__UPSTREAM_FORWARDING_MASK 0x0010L |
|---|
| 50335 | #define BIF_CFG_DEV0_EPF1_0_PCIE_ACS_CAP__P2P_EGRESS_CONTROL_MASK 0x0020L |
|---|
| 50336 | #define BIF_CFG_DEV0_EPF1_0_PCIE_ACS_CAP__DIRECT_TRANSLATED_P2P_MASK 0x0040L |
|---|
| 50337 | #define BIF_CFG_DEV0_EPF1_0_PCIE_ACS_CAP__EGRESS_CONTROL_VECTOR_SIZE_MASK 0xFF00L |
|---|
| 50338 | //BIF_CFG_DEV0_EPF1_0_PCIE_ACS_CNTL |
|---|
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| 50340 | #define BIF_CFG_DEV0_EPF1_0_PCIE_ACS_CNTL__TRANSLATION_BLOCKING_EN__SHIFT 0x1 |
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| 50341 | #define BIF_CFG_DEV0_EPF1_0_PCIE_ACS_CNTL__P2P_REQUEST_REDIRECT_EN__SHIFT 0x2 |
|---|
| 50342 | #define BIF_CFG_DEV0_EPF1_0_PCIE_ACS_CNTL__P2P_COMPLETION_REDIRECT_EN__SHIFT 0x3 |
|---|
| 50343 | #define BIF_CFG_DEV0_EPF1_0_PCIE_ACS_CNTL__UPSTREAM_FORWARDING_EN__SHIFT 0x4 |
|---|
| 50344 | #define BIF_CFG_DEV0_EPF1_0_PCIE_ACS_CNTL__P2P_EGRESS_CONTROL_EN__SHIFT 0x5 |
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| 50346 | #define BIF_CFG_DEV0_EPF1_0_PCIE_ACS_CNTL__SOURCE_VALIDATION_EN_MASK 0x0001L |
|---|
| 50347 | #define BIF_CFG_DEV0_EPF1_0_PCIE_ACS_CNTL__TRANSLATION_BLOCKING_EN_MASK 0x0002L |
|---|
| 50348 | #define BIF_CFG_DEV0_EPF1_0_PCIE_ACS_CNTL__P2P_REQUEST_REDIRECT_EN_MASK 0x0004L |
|---|
| 50349 | #define BIF_CFG_DEV0_EPF1_0_PCIE_ACS_CNTL__P2P_COMPLETION_REDIRECT_EN_MASK 0x0008L |
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| 50350 | #define BIF_CFG_DEV0_EPF1_0_PCIE_ACS_CNTL__UPSTREAM_FORWARDING_EN_MASK 0x0010L |
|---|
| 50351 | #define BIF_CFG_DEV0_EPF1_0_PCIE_ACS_CNTL__P2P_EGRESS_CONTROL_EN_MASK 0x0020L |
|---|
| 50352 | #define BIF_CFG_DEV0_EPF1_0_PCIE_ACS_CNTL__DIRECT_TRANSLATED_P2P_EN_MASK 0x0040L |
|---|
| 50353 | //BIF_CFG_DEV0_EPF1_0_PCIE_ATS_ENH_CAP_LIST |
|---|
| 50354 | #define BIF_CFG_DEV0_EPF1_0_PCIE_ATS_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 50355 | #define BIF_CFG_DEV0_EPF1_0_PCIE_ATS_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 50356 | #define BIF_CFG_DEV0_EPF1_0_PCIE_ATS_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 50357 | #define BIF_CFG_DEV0_EPF1_0_PCIE_ATS_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 50358 | #define BIF_CFG_DEV0_EPF1_0_PCIE_ATS_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 50359 | #define BIF_CFG_DEV0_EPF1_0_PCIE_ATS_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 50360 | //BIF_CFG_DEV0_EPF1_0_PCIE_ATS_CAP |
|---|
| 50361 | #define BIF_CFG_DEV0_EPF1_0_PCIE_ATS_CAP__INVALIDATE_Q_DEPTH__SHIFT 0x0 |
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|---|
| 50363 | #define BIF_CFG_DEV0_EPF1_0_PCIE_ATS_CAP__GLOBAL_INVALIDATE_SUPPORTED__SHIFT 0x6 |
|---|
| 50364 | #define BIF_CFG_DEV0_EPF1_0_PCIE_ATS_CAP__RELAXED_ORDERING_SUPPORTED__SHIFT 0x7 |
|---|
| 50365 | #define BIF_CFG_DEV0_EPF1_0_PCIE_ATS_CAP__INVALIDATE_Q_DEPTH_MASK 0x001FL |
|---|
| 50366 | #define BIF_CFG_DEV0_EPF1_0_PCIE_ATS_CAP__PAGE_ALIGNED_REQUEST_MASK 0x0020L |
|---|
| 50367 | #define BIF_CFG_DEV0_EPF1_0_PCIE_ATS_CAP__GLOBAL_INVALIDATE_SUPPORTED_MASK 0x0040L |
|---|
| 50368 | #define BIF_CFG_DEV0_EPF1_0_PCIE_ATS_CAP__RELAXED_ORDERING_SUPPORTED_MASK 0x0080L |
|---|
| 50369 | //BIF_CFG_DEV0_EPF1_0_PCIE_ATS_CNTL |
|---|
| 50370 | #define BIF_CFG_DEV0_EPF1_0_PCIE_ATS_CNTL__STU__SHIFT 0x0 |
|---|
| 50371 | #define BIF_CFG_DEV0_EPF1_0_PCIE_ATS_CNTL__ATC_ENABLE__SHIFT 0xf |
|---|
| 50372 | #define BIF_CFG_DEV0_EPF1_0_PCIE_ATS_CNTL__STU_MASK 0x001FL |
|---|
| 50373 | #define BIF_CFG_DEV0_EPF1_0_PCIE_ATS_CNTL__ATC_ENABLE_MASK 0x8000L |
|---|
| 50374 | //BIF_CFG_DEV0_EPF1_0_PCIE_PAGE_REQ_ENH_CAP_LIST |
|---|
| 50375 | #define BIF_CFG_DEV0_EPF1_0_PCIE_PAGE_REQ_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 50376 | #define BIF_CFG_DEV0_EPF1_0_PCIE_PAGE_REQ_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 50377 | #define BIF_CFG_DEV0_EPF1_0_PCIE_PAGE_REQ_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 50378 | #define BIF_CFG_DEV0_EPF1_0_PCIE_PAGE_REQ_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 50379 | #define BIF_CFG_DEV0_EPF1_0_PCIE_PAGE_REQ_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 50380 | #define BIF_CFG_DEV0_EPF1_0_PCIE_PAGE_REQ_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 50381 | //BIF_CFG_DEV0_EPF1_0_PCIE_PAGE_REQ_CNTL |
|---|
| 50382 | #define BIF_CFG_DEV0_EPF1_0_PCIE_PAGE_REQ_CNTL__PRI_ENABLE__SHIFT 0x0 |
|---|
| 50383 | #define BIF_CFG_DEV0_EPF1_0_PCIE_PAGE_REQ_CNTL__PRI_RESET__SHIFT 0x1 |
|---|
| 50384 | #define BIF_CFG_DEV0_EPF1_0_PCIE_PAGE_REQ_CNTL__PRI_ENABLE_MASK 0x0001L |
|---|
| 50385 | #define BIF_CFG_DEV0_EPF1_0_PCIE_PAGE_REQ_CNTL__PRI_RESET_MASK 0x0002L |
|---|
| 50386 | //BIF_CFG_DEV0_EPF1_0_PCIE_PAGE_REQ_STATUS |
|---|
| 50387 | #define BIF_CFG_DEV0_EPF1_0_PCIE_PAGE_REQ_STATUS__RESPONSE_FAILURE__SHIFT 0x0 |
|---|
| 50388 | #define BIF_CFG_DEV0_EPF1_0_PCIE_PAGE_REQ_STATUS__UNEXPECTED_PAGE_REQ_GRP_INDEX__SHIFT 0x1 |
|---|
| 50389 | #define BIF_CFG_DEV0_EPF1_0_PCIE_PAGE_REQ_STATUS__STOPPED__SHIFT 0x8 |
|---|
| 50390 | #define BIF_CFG_DEV0_EPF1_0_PCIE_PAGE_REQ_STATUS__PRG_RESPONSE_PASID_REQUIRED__SHIFT 0xf |
|---|
| 50391 | #define BIF_CFG_DEV0_EPF1_0_PCIE_PAGE_REQ_STATUS__RESPONSE_FAILURE_MASK 0x0001L |
|---|
| 50392 | #define BIF_CFG_DEV0_EPF1_0_PCIE_PAGE_REQ_STATUS__UNEXPECTED_PAGE_REQ_GRP_INDEX_MASK 0x0002L |
|---|
| 50393 | #define BIF_CFG_DEV0_EPF1_0_PCIE_PAGE_REQ_STATUS__STOPPED_MASK 0x0100L |
|---|
| 50394 | #define BIF_CFG_DEV0_EPF1_0_PCIE_PAGE_REQ_STATUS__PRG_RESPONSE_PASID_REQUIRED_MASK 0x8000L |
|---|
| 50395 | //BIF_CFG_DEV0_EPF1_0_PCIE_OUTSTAND_PAGE_REQ_CAPACITY |
|---|
| 50396 | #define BIF_CFG_DEV0_EPF1_0_PCIE_OUTSTAND_PAGE_REQ_CAPACITY__OUTSTAND_PAGE_REQ_CAPACITY__SHIFT 0x0 |
|---|
| 50397 | #define BIF_CFG_DEV0_EPF1_0_PCIE_OUTSTAND_PAGE_REQ_CAPACITY__OUTSTAND_PAGE_REQ_CAPACITY_MASK 0xFFFFFFFFL |
|---|
| 50398 | //BIF_CFG_DEV0_EPF1_0_PCIE_OUTSTAND_PAGE_REQ_ALLOC |
|---|
| 50399 | #define BIF_CFG_DEV0_EPF1_0_PCIE_OUTSTAND_PAGE_REQ_ALLOC__OUTSTAND_PAGE_REQ_ALLOC__SHIFT 0x0 |
|---|
| 50400 | #define BIF_CFG_DEV0_EPF1_0_PCIE_OUTSTAND_PAGE_REQ_ALLOC__OUTSTAND_PAGE_REQ_ALLOC_MASK 0xFFFFFFFFL |
|---|
| 50401 | //BIF_CFG_DEV0_EPF1_0_PCIE_PASID_ENH_CAP_LIST |
|---|
| 50402 | #define BIF_CFG_DEV0_EPF1_0_PCIE_PASID_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 50403 | #define BIF_CFG_DEV0_EPF1_0_PCIE_PASID_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 50404 | #define BIF_CFG_DEV0_EPF1_0_PCIE_PASID_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 50405 | #define BIF_CFG_DEV0_EPF1_0_PCIE_PASID_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 50406 | #define BIF_CFG_DEV0_EPF1_0_PCIE_PASID_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 50407 | #define BIF_CFG_DEV0_EPF1_0_PCIE_PASID_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 50408 | //BIF_CFG_DEV0_EPF1_0_PCIE_PASID_CAP |
|---|
| 50409 | #define BIF_CFG_DEV0_EPF1_0_PCIE_PASID_CAP__PASID_EXE_PERMISSION_SUPPORTED__SHIFT 0x1 |
|---|
| 50410 | #define BIF_CFG_DEV0_EPF1_0_PCIE_PASID_CAP__PASID_PRIV_MODE_SUPPORTED__SHIFT 0x2 |
|---|
| 50411 | #define BIF_CFG_DEV0_EPF1_0_PCIE_PASID_CAP__MAX_PASID_WIDTH__SHIFT 0x8 |
|---|
| 50412 | #define BIF_CFG_DEV0_EPF1_0_PCIE_PASID_CAP__PASID_EXE_PERMISSION_SUPPORTED_MASK 0x0002L |
|---|
| 50413 | #define BIF_CFG_DEV0_EPF1_0_PCIE_PASID_CAP__PASID_PRIV_MODE_SUPPORTED_MASK 0x0004L |
|---|
| 50414 | #define BIF_CFG_DEV0_EPF1_0_PCIE_PASID_CAP__MAX_PASID_WIDTH_MASK 0x1F00L |
|---|
| 50415 | //BIF_CFG_DEV0_EPF1_0_PCIE_PASID_CNTL |
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| 50416 | #define BIF_CFG_DEV0_EPF1_0_PCIE_PASID_CNTL__PASID_ENABLE__SHIFT 0x0 |
|---|
| 50417 | #define BIF_CFG_DEV0_EPF1_0_PCIE_PASID_CNTL__PASID_EXE_PERMISSION_ENABLE__SHIFT 0x1 |
|---|
| 50418 | #define BIF_CFG_DEV0_EPF1_0_PCIE_PASID_CNTL__PASID_PRIV_MODE_SUPPORTED_ENABLE__SHIFT 0x2 |
|---|
| 50419 | #define BIF_CFG_DEV0_EPF1_0_PCIE_PASID_CNTL__PASID_ENABLE_MASK 0x0001L |
|---|
| 50420 | #define BIF_CFG_DEV0_EPF1_0_PCIE_PASID_CNTL__PASID_EXE_PERMISSION_ENABLE_MASK 0x0002L |
|---|
| 50421 | #define BIF_CFG_DEV0_EPF1_0_PCIE_PASID_CNTL__PASID_PRIV_MODE_SUPPORTED_ENABLE_MASK 0x0004L |
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| 50422 | //BIF_CFG_DEV0_EPF1_0_PCIE_MC_ENH_CAP_LIST |
|---|
| 50423 | #define BIF_CFG_DEV0_EPF1_0_PCIE_MC_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
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| 50425 | #define BIF_CFG_DEV0_EPF1_0_PCIE_MC_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
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| 50426 | #define BIF_CFG_DEV0_EPF1_0_PCIE_MC_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 50427 | #define BIF_CFG_DEV0_EPF1_0_PCIE_MC_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 50428 | #define BIF_CFG_DEV0_EPF1_0_PCIE_MC_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
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|---|
| 50434 | #define BIF_CFG_DEV0_EPF1_0_PCIE_MC_CAP__MC_WIN_SIZE_REQ_MASK 0x3F00L |
|---|
| 50435 | #define BIF_CFG_DEV0_EPF1_0_PCIE_MC_CAP__MC_ECRC_REGEN_SUPP_MASK 0x8000L |
|---|
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| 50439 | #define BIF_CFG_DEV0_EPF1_0_PCIE_MC_CNTL__MC_NUM_GROUP_MASK 0x003FL |
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| 50440 | #define BIF_CFG_DEV0_EPF1_0_PCIE_MC_CNTL__MC_ENABLE_MASK 0x8000L |
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| 50441 | //BIF_CFG_DEV0_EPF1_0_PCIE_MC_ADDR0 |
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| 50444 | #define BIF_CFG_DEV0_EPF1_0_PCIE_MC_ADDR0__MC_INDEX_POS_MASK 0x0000003FL |
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| 50448 | #define BIF_CFG_DEV0_EPF1_0_PCIE_MC_ADDR1__MC_BASE_ADDR_1_MASK 0xFFFFFFFFL |
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| 50451 | #define BIF_CFG_DEV0_EPF1_0_PCIE_MC_RCV0__MC_RECEIVE_0_MASK 0xFFFFFFFFL |
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| 50452 | //BIF_CFG_DEV0_EPF1_0_PCIE_MC_RCV1 |
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| 50453 | #define BIF_CFG_DEV0_EPF1_0_PCIE_MC_RCV1__MC_RECEIVE_1__SHIFT 0x0 |
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| 50454 | #define BIF_CFG_DEV0_EPF1_0_PCIE_MC_RCV1__MC_RECEIVE_1_MASK 0xFFFFFFFFL |
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| 50455 | //BIF_CFG_DEV0_EPF1_0_PCIE_MC_BLOCK_ALL0 |
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| 50456 | #define BIF_CFG_DEV0_EPF1_0_PCIE_MC_BLOCK_ALL0__MC_BLOCK_ALL_0__SHIFT 0x0 |
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| 50458 | //BIF_CFG_DEV0_EPF1_0_PCIE_MC_BLOCK_ALL1 |
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| 50459 | #define BIF_CFG_DEV0_EPF1_0_PCIE_MC_BLOCK_ALL1__MC_BLOCK_ALL_1__SHIFT 0x0 |
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| 50460 | #define BIF_CFG_DEV0_EPF1_0_PCIE_MC_BLOCK_ALL1__MC_BLOCK_ALL_1_MASK 0xFFFFFFFFL |
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| 50461 | //BIF_CFG_DEV0_EPF1_0_PCIE_MC_BLOCK_UNTRANSLATED_0 |
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| 50462 | #define BIF_CFG_DEV0_EPF1_0_PCIE_MC_BLOCK_UNTRANSLATED_0__MC_BLOCK_UNTRANSLATED_0__SHIFT 0x0 |
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| 50463 | #define BIF_CFG_DEV0_EPF1_0_PCIE_MC_BLOCK_UNTRANSLATED_0__MC_BLOCK_UNTRANSLATED_0_MASK 0xFFFFFFFFL |
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| 50464 | //BIF_CFG_DEV0_EPF1_0_PCIE_MC_BLOCK_UNTRANSLATED_1 |
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| 50465 | #define BIF_CFG_DEV0_EPF1_0_PCIE_MC_BLOCK_UNTRANSLATED_1__MC_BLOCK_UNTRANSLATED_1__SHIFT 0x0 |
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| 50466 | #define BIF_CFG_DEV0_EPF1_0_PCIE_MC_BLOCK_UNTRANSLATED_1__MC_BLOCK_UNTRANSLATED_1_MASK 0xFFFFFFFFL |
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| 50467 | //BIF_CFG_DEV0_EPF1_0_PCIE_LTR_ENH_CAP_LIST |
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| 50468 | #define BIF_CFG_DEV0_EPF1_0_PCIE_LTR_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
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| 50471 | #define BIF_CFG_DEV0_EPF1_0_PCIE_LTR_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
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| 50472 | #define BIF_CFG_DEV0_EPF1_0_PCIE_LTR_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 50473 | #define BIF_CFG_DEV0_EPF1_0_PCIE_LTR_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 50474 | //BIF_CFG_DEV0_EPF1_0_PCIE_LTR_CAP |
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| 50477 | #define BIF_CFG_DEV0_EPF1_0_PCIE_LTR_CAP__LTR_MAX_NS_LATENCY_VALUE__SHIFT 0x10 |
|---|
| 50478 | #define BIF_CFG_DEV0_EPF1_0_PCIE_LTR_CAP__LTR_MAX_NS_LATENCY_SCALE__SHIFT 0x1a |
|---|
| 50479 | #define BIF_CFG_DEV0_EPF1_0_PCIE_LTR_CAP__LTR_MAX_S_LATENCY_VALUE_MASK 0x000003FFL |
|---|
| 50480 | #define BIF_CFG_DEV0_EPF1_0_PCIE_LTR_CAP__LTR_MAX_S_LATENCY_SCALE_MASK 0x00001C00L |
|---|
| 50481 | #define BIF_CFG_DEV0_EPF1_0_PCIE_LTR_CAP__LTR_MAX_NS_LATENCY_VALUE_MASK 0x03FF0000L |
|---|
| 50482 | #define BIF_CFG_DEV0_EPF1_0_PCIE_LTR_CAP__LTR_MAX_NS_LATENCY_SCALE_MASK 0x1C000000L |
|---|
| 50483 | //BIF_CFG_DEV0_EPF1_0_PCIE_ARI_ENH_CAP_LIST |
|---|
| 50484 | #define BIF_CFG_DEV0_EPF1_0_PCIE_ARI_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
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| 50485 | #define BIF_CFG_DEV0_EPF1_0_PCIE_ARI_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
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| 50486 | #define BIF_CFG_DEV0_EPF1_0_PCIE_ARI_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
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| 50487 | #define BIF_CFG_DEV0_EPF1_0_PCIE_ARI_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 50488 | #define BIF_CFG_DEV0_EPF1_0_PCIE_ARI_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 50489 | #define BIF_CFG_DEV0_EPF1_0_PCIE_ARI_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 50490 | //BIF_CFG_DEV0_EPF1_0_PCIE_ARI_CAP |
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| 50491 | #define BIF_CFG_DEV0_EPF1_0_PCIE_ARI_CAP__ARI_MFVC_FUNC_GROUPS_CAP__SHIFT 0x0 |
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| 50492 | #define BIF_CFG_DEV0_EPF1_0_PCIE_ARI_CAP__ARI_ACS_FUNC_GROUPS_CAP__SHIFT 0x1 |
|---|
| 50493 | #define BIF_CFG_DEV0_EPF1_0_PCIE_ARI_CAP__ARI_NEXT_FUNC_NUM__SHIFT 0x8 |
|---|
| 50494 | #define BIF_CFG_DEV0_EPF1_0_PCIE_ARI_CAP__ARI_MFVC_FUNC_GROUPS_CAP_MASK 0x0001L |
|---|
| 50495 | #define BIF_CFG_DEV0_EPF1_0_PCIE_ARI_CAP__ARI_ACS_FUNC_GROUPS_CAP_MASK 0x0002L |
|---|
| 50496 | #define BIF_CFG_DEV0_EPF1_0_PCIE_ARI_CAP__ARI_NEXT_FUNC_NUM_MASK 0xFF00L |
|---|
| 50497 | //BIF_CFG_DEV0_EPF1_0_PCIE_ARI_CNTL |
|---|
| 50498 | #define BIF_CFG_DEV0_EPF1_0_PCIE_ARI_CNTL__ARI_MFVC_FUNC_GROUPS_EN__SHIFT 0x0 |
|---|
| 50499 | #define BIF_CFG_DEV0_EPF1_0_PCIE_ARI_CNTL__ARI_ACS_FUNC_GROUPS_EN__SHIFT 0x1 |
|---|
| 50500 | #define BIF_CFG_DEV0_EPF1_0_PCIE_ARI_CNTL__ARI_FUNCTION_GROUP__SHIFT 0x4 |
|---|
| 50501 | #define BIF_CFG_DEV0_EPF1_0_PCIE_ARI_CNTL__ARI_MFVC_FUNC_GROUPS_EN_MASK 0x0001L |
|---|
| 50502 | #define BIF_CFG_DEV0_EPF1_0_PCIE_ARI_CNTL__ARI_ACS_FUNC_GROUPS_EN_MASK 0x0002L |
|---|
| 50503 | #define BIF_CFG_DEV0_EPF1_0_PCIE_ARI_CNTL__ARI_FUNCTION_GROUP_MASK 0x0070L |
|---|
| 50504 | //BIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_ENH_CAP_LIST |
|---|
| 50505 | #define BIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 50506 | #define BIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 50507 | #define BIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 50508 | #define BIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 50509 | #define BIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 50510 | #define BIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 50511 | //BIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_CAP |
|---|
| 50512 | #define BIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_CAP__SRIOV_VF_MIGRATION_CAP__SHIFT 0x0 |
|---|
| 50513 | #define BIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_CAP__SRIOV_ARI_CAP_HIERARCHY_PRESERVED__SHIFT 0x1 |
|---|
| 50514 | #define BIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_CAP__SRIOV_VF_TEN_BIT_TAG_REQUESTER_SUPPORTED__SHIFT 0x2 |
|---|
| 50515 | #define BIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_CAP__SRIOV_VF_MIGRATION_INTR_MSG_NUM__SHIFT 0x15 |
|---|
| 50516 | #define BIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_CAP__SRIOV_VF_MIGRATION_CAP_MASK 0x00000001L |
|---|
| 50517 | #define BIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_CAP__SRIOV_ARI_CAP_HIERARCHY_PRESERVED_MASK 0x00000002L |
|---|
| 50518 | #define BIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_CAP__SRIOV_VF_TEN_BIT_TAG_REQUESTER_SUPPORTED_MASK 0x00000004L |
|---|
| 50519 | #define BIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_CAP__SRIOV_VF_MIGRATION_INTR_MSG_NUM_MASK 0xFFE00000L |
|---|
| 50520 | //BIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_CONTROL |
|---|
| 50521 | #define BIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_CONTROL__SRIOV_VF_ENABLE__SHIFT 0x0 |
|---|
| 50522 | #define BIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_CONTROL__SRIOV_VF_MIGRATION_ENABLE__SHIFT 0x1 |
|---|
| 50523 | #define BIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_CONTROL__SRIOV_VF_MIGRATION_INTR_ENABLE__SHIFT 0x2 |
|---|
| 50524 | #define BIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_CONTROL__SRIOV_VF_MSE__SHIFT 0x3 |
|---|
| 50525 | #define BIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_CONTROL__SRIOV_ARI_CAP_HIERARCHY__SHIFT 0x4 |
|---|
| 50526 | #define BIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_CONTROL__SRIOV_VF_TEN_BIT_TAG_REQUESTER_ENABLE__SHIFT 0x5 |
|---|
| 50527 | #define BIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_CONTROL__SRIOV_VF_ENABLE_MASK 0x0001L |
|---|
| 50528 | #define BIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_CONTROL__SRIOV_VF_MIGRATION_ENABLE_MASK 0x0002L |
|---|
| 50529 | #define BIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_CONTROL__SRIOV_VF_MIGRATION_INTR_ENABLE_MASK 0x0004L |
|---|
| 50530 | #define BIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_CONTROL__SRIOV_VF_MSE_MASK 0x0008L |
|---|
| 50531 | #define BIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_CONTROL__SRIOV_ARI_CAP_HIERARCHY_MASK 0x0010L |
|---|
| 50532 | #define BIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_CONTROL__SRIOV_VF_TEN_BIT_TAG_REQUESTER_ENABLE_MASK 0x0020L |
|---|
| 50533 | //BIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_STATUS |
|---|
| 50534 | #define BIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_STATUS__SRIOV_VF_MIGRATION_STATUS__SHIFT 0x0 |
|---|
| 50535 | #define BIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_STATUS__SRIOV_VF_MIGRATION_STATUS_MASK 0x0001L |
|---|
| 50536 | //BIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_INITIAL_VFS |
|---|
| 50537 | #define BIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_INITIAL_VFS__SRIOV_INITIAL_VFS__SHIFT 0x0 |
|---|
| 50538 | #define BIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_INITIAL_VFS__SRIOV_INITIAL_VFS_MASK 0xFFFFL |
|---|
| 50539 | //BIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_TOTAL_VFS |
|---|
| 50540 | #define BIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_TOTAL_VFS__SRIOV_TOTAL_VFS__SHIFT 0x0 |
|---|
| 50541 | #define BIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_TOTAL_VFS__SRIOV_TOTAL_VFS_MASK 0xFFFFL |
|---|
| 50542 | //BIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_NUM_VFS |
|---|
| 50543 | #define BIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_NUM_VFS__SRIOV_NUM_VFS__SHIFT 0x0 |
|---|
| 50544 | #define BIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_NUM_VFS__SRIOV_NUM_VFS_MASK 0xFFFFL |
|---|
| 50545 | //BIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_FUNC_DEP_LINK |
|---|
| 50546 | #define BIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_FUNC_DEP_LINK__SRIOV_FUNC_DEP_LINK__SHIFT 0x0 |
|---|
| 50547 | #define BIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_FUNC_DEP_LINK__SRIOV_FUNC_DEP_LINK_MASK 0xFFL |
|---|
| 50548 | //BIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_FIRST_VF_OFFSET |
|---|
| 50549 | #define BIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_FIRST_VF_OFFSET__SRIOV_FIRST_VF_OFFSET__SHIFT 0x0 |
|---|
| 50550 | #define BIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_FIRST_VF_OFFSET__SRIOV_FIRST_VF_OFFSET_MASK 0xFFFFL |
|---|
| 50551 | //BIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_VF_STRIDE |
|---|
| 50552 | #define BIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_VF_STRIDE__SRIOV_VF_STRIDE__SHIFT 0x0 |
|---|
| 50553 | #define BIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_VF_STRIDE__SRIOV_VF_STRIDE_MASK 0xFFFFL |
|---|
| 50554 | //BIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_VF_DEVICE_ID |
|---|
| 50555 | #define BIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_VF_DEVICE_ID__SRIOV_VF_DEVICE_ID__SHIFT 0x0 |
|---|
| 50556 | #define BIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_VF_DEVICE_ID__SRIOV_VF_DEVICE_ID_MASK 0xFFFFL |
|---|
| 50557 | //BIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_SUPPORTED_PAGE_SIZE |
|---|
| 50558 | #define BIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_SUPPORTED_PAGE_SIZE__SRIOV_SUPPORTED_PAGE_SIZE__SHIFT 0x0 |
|---|
| 50559 | #define BIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_SUPPORTED_PAGE_SIZE__SRIOV_SUPPORTED_PAGE_SIZE_MASK 0xFFFFFFFFL |
|---|
| 50560 | //BIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_SYSTEM_PAGE_SIZE |
|---|
| 50561 | #define BIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_SYSTEM_PAGE_SIZE__SRIOV_SYSTEM_PAGE_SIZE__SHIFT 0x0 |
|---|
| 50562 | #define BIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_SYSTEM_PAGE_SIZE__SRIOV_SYSTEM_PAGE_SIZE_MASK 0xFFFFFFFFL |
|---|
| 50563 | //BIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_VF_BASE_ADDR_0 |
|---|
| 50564 | #define BIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_VF_BASE_ADDR_0__VF_BASE_ADDR__SHIFT 0x0 |
|---|
| 50565 | #define BIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_VF_BASE_ADDR_0__VF_BASE_ADDR_MASK 0xFFFFFFFFL |
|---|
| 50566 | //BIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_VF_BASE_ADDR_1 |
|---|
| 50567 | #define BIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_VF_BASE_ADDR_1__VF_BASE_ADDR__SHIFT 0x0 |
|---|
| 50568 | #define BIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_VF_BASE_ADDR_1__VF_BASE_ADDR_MASK 0xFFFFFFFFL |
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| 50570 | #define BIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_VF_BASE_ADDR_2__VF_BASE_ADDR__SHIFT 0x0 |
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| 51061 | #define BIF_CFG_DEV0_EPF1_0_PCIE_VF_RESIZE_BAR3_CNTL__VF_BAR_SIZE_SUPPORTED_UPPER_MASK 0xFFFF0000L |
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| 51063 | #define BIF_CFG_DEV0_EPF1_0_PCIE_VF_RESIZE_BAR4_CAP__VF_BAR_SIZE_SUPPORTED__SHIFT 0x4 |
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| 51073 | #define BIF_CFG_DEV0_EPF1_0_PCIE_VF_RESIZE_BAR4_CNTL__VF_BAR_SIZE_SUPPORTED_UPPER_MASK 0xFFFF0000L |
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|---|
| 51075 | #define BIF_CFG_DEV0_EPF1_0_PCIE_VF_RESIZE_BAR5_CAP__VF_BAR_SIZE_SUPPORTED__SHIFT 0x4 |
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| 51077 | //BIF_CFG_DEV0_EPF1_0_PCIE_VF_RESIZE_BAR5_CNTL |
|---|
| 51078 | #define BIF_CFG_DEV0_EPF1_0_PCIE_VF_RESIZE_BAR5_CNTL__VF_BAR_INDEX__SHIFT 0x0 |
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| 51079 | #define BIF_CFG_DEV0_EPF1_0_PCIE_VF_RESIZE_BAR5_CNTL__VF_BAR_TOTAL_NUM__SHIFT 0x5 |
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| 51082 | #define BIF_CFG_DEV0_EPF1_0_PCIE_VF_RESIZE_BAR5_CNTL__VF_BAR_INDEX_MASK 0x00000007L |
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| 51083 | #define BIF_CFG_DEV0_EPF1_0_PCIE_VF_RESIZE_BAR5_CNTL__VF_BAR_TOTAL_NUM_MASK 0x000000E0L |
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| 51084 | #define BIF_CFG_DEV0_EPF1_0_PCIE_VF_RESIZE_BAR5_CNTL__VF_BAR_SIZE_MASK 0x00003F00L |
|---|
| 51085 | #define BIF_CFG_DEV0_EPF1_0_PCIE_VF_RESIZE_BAR5_CNTL__VF_BAR_SIZE_SUPPORTED_UPPER_MASK 0xFFFF0000L |
|---|
| 51086 | //BIF_CFG_DEV0_EPF1_0_PCIE_VF_RESIZE_BAR6_CAP |
|---|
| 51087 | #define BIF_CFG_DEV0_EPF1_0_PCIE_VF_RESIZE_BAR6_CAP__VF_BAR_SIZE_SUPPORTED__SHIFT 0x4 |
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| 51088 | #define BIF_CFG_DEV0_EPF1_0_PCIE_VF_RESIZE_BAR6_CAP__VF_BAR_SIZE_SUPPORTED_MASK 0xFFFFFFF0L |
|---|
| 51089 | //BIF_CFG_DEV0_EPF1_0_PCIE_VF_RESIZE_BAR6_CNTL |
|---|
| 51090 | #define BIF_CFG_DEV0_EPF1_0_PCIE_VF_RESIZE_BAR6_CNTL__VF_BAR_INDEX__SHIFT 0x0 |
|---|
| 51091 | #define BIF_CFG_DEV0_EPF1_0_PCIE_VF_RESIZE_BAR6_CNTL__VF_BAR_TOTAL_NUM__SHIFT 0x5 |
|---|
| 51092 | #define BIF_CFG_DEV0_EPF1_0_PCIE_VF_RESIZE_BAR6_CNTL__VF_BAR_SIZE__SHIFT 0x8 |
|---|
| 51093 | #define BIF_CFG_DEV0_EPF1_0_PCIE_VF_RESIZE_BAR6_CNTL__VF_BAR_SIZE_SUPPORTED_UPPER__SHIFT 0x10 |
|---|
| 51094 | #define BIF_CFG_DEV0_EPF1_0_PCIE_VF_RESIZE_BAR6_CNTL__VF_BAR_INDEX_MASK 0x00000007L |
|---|
| 51095 | #define BIF_CFG_DEV0_EPF1_0_PCIE_VF_RESIZE_BAR6_CNTL__VF_BAR_TOTAL_NUM_MASK 0x000000E0L |
|---|
| 51096 | #define BIF_CFG_DEV0_EPF1_0_PCIE_VF_RESIZE_BAR6_CNTL__VF_BAR_SIZE_MASK 0x00003F00L |
|---|
| 51097 | #define BIF_CFG_DEV0_EPF1_0_PCIE_VF_RESIZE_BAR6_CNTL__VF_BAR_SIZE_SUPPORTED_UPPER_MASK 0xFFFF0000L |
|---|
| 51098 | |
|---|
| 51099 | |
|---|
| 51100 | // addressBlock: nbio_nbif0_bif_cfg_dev0_epf2_bifcfgdecp |
|---|
| 51101 | //BIF_CFG_DEV0_EPF2_0_VENDOR_ID |
|---|
| 51102 | #define BIF_CFG_DEV0_EPF2_0_VENDOR_ID__VENDOR_ID__SHIFT 0x0 |
|---|
| 51103 | #define BIF_CFG_DEV0_EPF2_0_VENDOR_ID__VENDOR_ID_MASK 0xFFFFL |
|---|
| 51104 | //BIF_CFG_DEV0_EPF2_0_DEVICE_ID |
|---|
| 51105 | #define BIF_CFG_DEV0_EPF2_0_DEVICE_ID__DEVICE_ID__SHIFT 0x0 |
|---|
| 51106 | #define BIF_CFG_DEV0_EPF2_0_DEVICE_ID__DEVICE_ID_MASK 0xFFFFL |
|---|
| 51107 | //BIF_CFG_DEV0_EPF2_0_COMMAND |
|---|
| 51108 | #define BIF_CFG_DEV0_EPF2_0_COMMAND__IO_ACCESS_EN__SHIFT 0x0 |
|---|
| 51109 | #define BIF_CFG_DEV0_EPF2_0_COMMAND__MEM_ACCESS_EN__SHIFT 0x1 |
|---|
| 51110 | #define BIF_CFG_DEV0_EPF2_0_COMMAND__BUS_MASTER_EN__SHIFT 0x2 |
|---|
| 51111 | #define BIF_CFG_DEV0_EPF2_0_COMMAND__SPECIAL_CYCLE_EN__SHIFT 0x3 |
|---|
| 51112 | #define BIF_CFG_DEV0_EPF2_0_COMMAND__MEM_WRITE_INVALIDATE_EN__SHIFT 0x4 |
|---|
| 51113 | #define BIF_CFG_DEV0_EPF2_0_COMMAND__PAL_SNOOP_EN__SHIFT 0x5 |
|---|
| 51114 | #define BIF_CFG_DEV0_EPF2_0_COMMAND__PARITY_ERROR_RESPONSE__SHIFT 0x6 |
|---|
| 51115 | #define BIF_CFG_DEV0_EPF2_0_COMMAND__AD_STEPPING__SHIFT 0x7 |
|---|
| 51116 | #define BIF_CFG_DEV0_EPF2_0_COMMAND__SERR_EN__SHIFT 0x8 |
|---|
| 51117 | #define BIF_CFG_DEV0_EPF2_0_COMMAND__FAST_B2B_EN__SHIFT 0x9 |
|---|
| 51118 | #define BIF_CFG_DEV0_EPF2_0_COMMAND__INT_DIS__SHIFT 0xa |
|---|
| 51119 | #define BIF_CFG_DEV0_EPF2_0_COMMAND__IO_ACCESS_EN_MASK 0x0001L |
|---|
| 51120 | #define BIF_CFG_DEV0_EPF2_0_COMMAND__MEM_ACCESS_EN_MASK 0x0002L |
|---|
| 51121 | #define BIF_CFG_DEV0_EPF2_0_COMMAND__BUS_MASTER_EN_MASK 0x0004L |
|---|
| 51122 | #define BIF_CFG_DEV0_EPF2_0_COMMAND__SPECIAL_CYCLE_EN_MASK 0x0008L |
|---|
| 51123 | #define BIF_CFG_DEV0_EPF2_0_COMMAND__MEM_WRITE_INVALIDATE_EN_MASK 0x0010L |
|---|
| 51124 | #define BIF_CFG_DEV0_EPF2_0_COMMAND__PAL_SNOOP_EN_MASK 0x0020L |
|---|
| 51125 | #define BIF_CFG_DEV0_EPF2_0_COMMAND__PARITY_ERROR_RESPONSE_MASK 0x0040L |
|---|
| 51126 | #define BIF_CFG_DEV0_EPF2_0_COMMAND__AD_STEPPING_MASK 0x0080L |
|---|
| 51127 | #define BIF_CFG_DEV0_EPF2_0_COMMAND__SERR_EN_MASK 0x0100L |
|---|
| 51128 | #define BIF_CFG_DEV0_EPF2_0_COMMAND__FAST_B2B_EN_MASK 0x0200L |
|---|
| 51129 | #define BIF_CFG_DEV0_EPF2_0_COMMAND__INT_DIS_MASK 0x0400L |
|---|
| 51130 | //BIF_CFG_DEV0_EPF2_0_STATUS |
|---|
| 51131 | #define BIF_CFG_DEV0_EPF2_0_STATUS__IMMEDIATE_READINESS__SHIFT 0x0 |
|---|
| 51132 | #define BIF_CFG_DEV0_EPF2_0_STATUS__INT_STATUS__SHIFT 0x3 |
|---|
| 51133 | #define BIF_CFG_DEV0_EPF2_0_STATUS__CAP_LIST__SHIFT 0x4 |
|---|
| 51134 | #define BIF_CFG_DEV0_EPF2_0_STATUS__PCI_66_CAP__SHIFT 0x5 |
|---|
| 51135 | #define BIF_CFG_DEV0_EPF2_0_STATUS__FAST_BACK_CAPABLE__SHIFT 0x7 |
|---|
| 51136 | #define BIF_CFG_DEV0_EPF2_0_STATUS__MASTER_DATA_PARITY_ERROR__SHIFT 0x8 |
|---|
| 51137 | #define BIF_CFG_DEV0_EPF2_0_STATUS__DEVSEL_TIMING__SHIFT 0x9 |
|---|
| 51138 | #define BIF_CFG_DEV0_EPF2_0_STATUS__SIGNAL_TARGET_ABORT__SHIFT 0xb |
|---|
| 51139 | #define BIF_CFG_DEV0_EPF2_0_STATUS__RECEIVED_TARGET_ABORT__SHIFT 0xc |
|---|
| 51140 | #define BIF_CFG_DEV0_EPF2_0_STATUS__RECEIVED_MASTER_ABORT__SHIFT 0xd |
|---|
| 51141 | #define BIF_CFG_DEV0_EPF2_0_STATUS__SIGNALED_SYSTEM_ERROR__SHIFT 0xe |
|---|
| 51142 | #define BIF_CFG_DEV0_EPF2_0_STATUS__PARITY_ERROR_DETECTED__SHIFT 0xf |
|---|
| 51143 | #define BIF_CFG_DEV0_EPF2_0_STATUS__IMMEDIATE_READINESS_MASK 0x0001L |
|---|
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| 51259 | #define BIF_CFG_DEV0_EPF2_0_PMI_CAP__IMMEDIATE_READINESS_ON_RETURN_TO_D0_MASK 0x0010L |
|---|
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| 51275 | #define BIF_CFG_DEV0_EPF2_0_PMI_STATUS_CNTL__POWER_STATE_MASK 0x00000003L |
|---|
| 51276 | #define BIF_CFG_DEV0_EPF2_0_PMI_STATUS_CNTL__NO_SOFT_RESET_MASK 0x00000008L |
|---|
| 51277 | #define BIF_CFG_DEV0_EPF2_0_PMI_STATUS_CNTL__PME_EN_MASK 0x00000100L |
|---|
| 51278 | #define BIF_CFG_DEV0_EPF2_0_PMI_STATUS_CNTL__DATA_SELECT_MASK 0x00001E00L |
|---|
| 51279 | #define BIF_CFG_DEV0_EPF2_0_PMI_STATUS_CNTL__DATA_SCALE_MASK 0x00006000L |
|---|
| 51280 | #define BIF_CFG_DEV0_EPF2_0_PMI_STATUS_CNTL__PME_STATUS_MASK 0x00008000L |
|---|
| 51281 | #define BIF_CFG_DEV0_EPF2_0_PMI_STATUS_CNTL__B2_B3_SUPPORT_MASK 0x00400000L |
|---|
| 51282 | #define BIF_CFG_DEV0_EPF2_0_PMI_STATUS_CNTL__BUS_PWR_EN_MASK 0x00800000L |
|---|
| 51283 | #define BIF_CFG_DEV0_EPF2_0_PMI_STATUS_CNTL__PMI_DATA_MASK 0xFF000000L |
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|---|
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| 51288 | #define BIF_CFG_DEV0_EPF2_0_FLADJ__FLADJ__SHIFT 0x0 |
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|---|
| 51291 | #define BIF_CFG_DEV0_EPF2_0_FLADJ__NFC_MASK 0x40L |
|---|
| 51292 | //BIF_CFG_DEV0_EPF2_0_DBESL_DBESLD |
|---|
| 51293 | #define BIF_CFG_DEV0_EPF2_0_DBESL_DBESLD__DBESL__SHIFT 0x0 |
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|---|
| 51295 | #define BIF_CFG_DEV0_EPF2_0_DBESL_DBESLD__DBESL_MASK 0x0FL |
|---|
| 51296 | #define BIF_CFG_DEV0_EPF2_0_DBESL_DBESLD__DBESLD_MASK 0xF0L |
|---|
| 51297 | //BIF_CFG_DEV0_EPF2_0_PCIE_CAP_LIST |
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| 51298 | #define BIF_CFG_DEV0_EPF2_0_PCIE_CAP_LIST__CAP_ID__SHIFT 0x0 |
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|---|
| 51300 | #define BIF_CFG_DEV0_EPF2_0_PCIE_CAP_LIST__CAP_ID_MASK 0x00FFL |
|---|
| 51301 | #define BIF_CFG_DEV0_EPF2_0_PCIE_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
|---|
| 51302 | //BIF_CFG_DEV0_EPF2_0_PCIE_CAP |
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| 51303 | #define BIF_CFG_DEV0_EPF2_0_PCIE_CAP__VERSION__SHIFT 0x0 |
|---|
| 51304 | #define BIF_CFG_DEV0_EPF2_0_PCIE_CAP__DEVICE_TYPE__SHIFT 0x4 |
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| 51305 | #define BIF_CFG_DEV0_EPF2_0_PCIE_CAP__SLOT_IMPLEMENTED__SHIFT 0x8 |
|---|
| 51306 | #define BIF_CFG_DEV0_EPF2_0_PCIE_CAP__INT_MESSAGE_NUM__SHIFT 0x9 |
|---|
| 51307 | #define BIF_CFG_DEV0_EPF2_0_PCIE_CAP__VERSION_MASK 0x000FL |
|---|
| 51308 | #define BIF_CFG_DEV0_EPF2_0_PCIE_CAP__DEVICE_TYPE_MASK 0x00F0L |
|---|
| 51309 | #define BIF_CFG_DEV0_EPF2_0_PCIE_CAP__SLOT_IMPLEMENTED_MASK 0x0100L |
|---|
| 51310 | #define BIF_CFG_DEV0_EPF2_0_PCIE_CAP__INT_MESSAGE_NUM_MASK 0x3E00L |
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| 51311 | //BIF_CFG_DEV0_EPF2_0_DEVICE_CAP |
|---|
| 51312 | #define BIF_CFG_DEV0_EPF2_0_DEVICE_CAP__MAX_PAYLOAD_SUPPORT__SHIFT 0x0 |
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| 51314 | #define BIF_CFG_DEV0_EPF2_0_DEVICE_CAP__EXTENDED_TAG__SHIFT 0x5 |
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| 51315 | #define BIF_CFG_DEV0_EPF2_0_DEVICE_CAP__L0S_ACCEPTABLE_LATENCY__SHIFT 0x6 |
|---|
| 51316 | #define BIF_CFG_DEV0_EPF2_0_DEVICE_CAP__L1_ACCEPTABLE_LATENCY__SHIFT 0x9 |
|---|
| 51317 | #define BIF_CFG_DEV0_EPF2_0_DEVICE_CAP__ROLE_BASED_ERR_REPORTING__SHIFT 0xf |
|---|
| 51318 | #define BIF_CFG_DEV0_EPF2_0_DEVICE_CAP__CAPTURED_SLOT_POWER_LIMIT__SHIFT 0x12 |
|---|
| 51319 | #define BIF_CFG_DEV0_EPF2_0_DEVICE_CAP__CAPTURED_SLOT_POWER_SCALE__SHIFT 0x1a |
|---|
| 51320 | #define BIF_CFG_DEV0_EPF2_0_DEVICE_CAP__FLR_CAPABLE__SHIFT 0x1c |
|---|
| 51321 | #define BIF_CFG_DEV0_EPF2_0_DEVICE_CAP__MAX_PAYLOAD_SUPPORT_MASK 0x00000007L |
|---|
| 51322 | #define BIF_CFG_DEV0_EPF2_0_DEVICE_CAP__PHANTOM_FUNC_MASK 0x00000018L |
|---|
| 51323 | #define BIF_CFG_DEV0_EPF2_0_DEVICE_CAP__EXTENDED_TAG_MASK 0x00000020L |
|---|
| 51324 | #define BIF_CFG_DEV0_EPF2_0_DEVICE_CAP__L0S_ACCEPTABLE_LATENCY_MASK 0x000001C0L |
|---|
| 51325 | #define BIF_CFG_DEV0_EPF2_0_DEVICE_CAP__L1_ACCEPTABLE_LATENCY_MASK 0x00000E00L |
|---|
| 51326 | #define BIF_CFG_DEV0_EPF2_0_DEVICE_CAP__ROLE_BASED_ERR_REPORTING_MASK 0x00008000L |
|---|
| 51327 | #define BIF_CFG_DEV0_EPF2_0_DEVICE_CAP__CAPTURED_SLOT_POWER_LIMIT_MASK 0x03FC0000L |
|---|
| 51328 | #define BIF_CFG_DEV0_EPF2_0_DEVICE_CAP__CAPTURED_SLOT_POWER_SCALE_MASK 0x0C000000L |
|---|
| 51329 | #define BIF_CFG_DEV0_EPF2_0_DEVICE_CAP__FLR_CAPABLE_MASK 0x10000000L |
|---|
| 51330 | //BIF_CFG_DEV0_EPF2_0_DEVICE_CNTL |
|---|
| 51331 | #define BIF_CFG_DEV0_EPF2_0_DEVICE_CNTL__CORR_ERR_EN__SHIFT 0x0 |
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| 51332 | #define BIF_CFG_DEV0_EPF2_0_DEVICE_CNTL__NON_FATAL_ERR_EN__SHIFT 0x1 |
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| 51333 | #define BIF_CFG_DEV0_EPF2_0_DEVICE_CNTL__FATAL_ERR_EN__SHIFT 0x2 |
|---|
| 51334 | #define BIF_CFG_DEV0_EPF2_0_DEVICE_CNTL__USR_REPORT_EN__SHIFT 0x3 |
|---|
| 51335 | #define BIF_CFG_DEV0_EPF2_0_DEVICE_CNTL__RELAXED_ORD_EN__SHIFT 0x4 |
|---|
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|---|
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| 51347 | #define BIF_CFG_DEV0_EPF2_0_DEVICE_CNTL__RELAXED_ORD_EN_MASK 0x0010L |
|---|
| 51348 | #define BIF_CFG_DEV0_EPF2_0_DEVICE_CNTL__MAX_PAYLOAD_SIZE_MASK 0x00E0L |
|---|
| 51349 | #define BIF_CFG_DEV0_EPF2_0_DEVICE_CNTL__EXTENDED_TAG_EN_MASK 0x0100L |
|---|
| 51350 | #define BIF_CFG_DEV0_EPF2_0_DEVICE_CNTL__PHANTOM_FUNC_EN_MASK 0x0200L |
|---|
| 51351 | #define BIF_CFG_DEV0_EPF2_0_DEVICE_CNTL__AUX_POWER_PM_EN_MASK 0x0400L |
|---|
| 51352 | #define BIF_CFG_DEV0_EPF2_0_DEVICE_CNTL__NO_SNOOP_EN_MASK 0x0800L |
|---|
| 51353 | #define BIF_CFG_DEV0_EPF2_0_DEVICE_CNTL__MAX_READ_REQUEST_SIZE_MASK 0x7000L |
|---|
| 51354 | #define BIF_CFG_DEV0_EPF2_0_DEVICE_CNTL__INITIATE_FLR_MASK 0x8000L |
|---|
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| 51356 | #define BIF_CFG_DEV0_EPF2_0_DEVICE_STATUS__CORR_ERR__SHIFT 0x0 |
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| 51360 | #define BIF_CFG_DEV0_EPF2_0_DEVICE_STATUS__AUX_PWR__SHIFT 0x4 |
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| 51361 | #define BIF_CFG_DEV0_EPF2_0_DEVICE_STATUS__TRANSACTIONS_PEND__SHIFT 0x5 |
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| 51362 | #define BIF_CFG_DEV0_EPF2_0_DEVICE_STATUS__EMER_POWER_REDUCTION_DETECTED__SHIFT 0x6 |
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|---|
| 51368 | #define BIF_CFG_DEV0_EPF2_0_DEVICE_STATUS__TRANSACTIONS_PEND_MASK 0x0020L |
|---|
| 51369 | #define BIF_CFG_DEV0_EPF2_0_DEVICE_STATUS__EMER_POWER_REDUCTION_DETECTED_MASK 0x0040L |
|---|
| 51370 | //BIF_CFG_DEV0_EPF2_0_LINK_CAP |
|---|
| 51371 | #define BIF_CFG_DEV0_EPF2_0_LINK_CAP__LINK_SPEED__SHIFT 0x0 |
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|---|
| 51374 | #define BIF_CFG_DEV0_EPF2_0_LINK_CAP__L0S_EXIT_LATENCY__SHIFT 0xc |
|---|
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|---|
| 51378 | #define BIF_CFG_DEV0_EPF2_0_LINK_CAP__DL_ACTIVE_REPORTING_CAPABLE__SHIFT 0x14 |
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| 51379 | #define BIF_CFG_DEV0_EPF2_0_LINK_CAP__LINK_BW_NOTIFICATION_CAP__SHIFT 0x15 |
|---|
| 51380 | #define BIF_CFG_DEV0_EPF2_0_LINK_CAP__ASPM_OPTIONALITY_COMPLIANCE__SHIFT 0x16 |
|---|
| 51381 | #define BIF_CFG_DEV0_EPF2_0_LINK_CAP__PORT_NUMBER__SHIFT 0x18 |
|---|
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|---|
| 51383 | #define BIF_CFG_DEV0_EPF2_0_LINK_CAP__LINK_WIDTH_MASK 0x000003F0L |
|---|
| 51384 | #define BIF_CFG_DEV0_EPF2_0_LINK_CAP__PM_SUPPORT_MASK 0x00000C00L |
|---|
| 51385 | #define BIF_CFG_DEV0_EPF2_0_LINK_CAP__L0S_EXIT_LATENCY_MASK 0x00007000L |
|---|
| 51386 | #define BIF_CFG_DEV0_EPF2_0_LINK_CAP__L1_EXIT_LATENCY_MASK 0x00038000L |
|---|
| 51387 | #define BIF_CFG_DEV0_EPF2_0_LINK_CAP__CLOCK_POWER_MANAGEMENT_MASK 0x00040000L |
|---|
| 51388 | #define BIF_CFG_DEV0_EPF2_0_LINK_CAP__SURPRISE_DOWN_ERR_REPORTING_MASK 0x00080000L |
|---|
| 51389 | #define BIF_CFG_DEV0_EPF2_0_LINK_CAP__DL_ACTIVE_REPORTING_CAPABLE_MASK 0x00100000L |
|---|
| 51390 | #define BIF_CFG_DEV0_EPF2_0_LINK_CAP__LINK_BW_NOTIFICATION_CAP_MASK 0x00200000L |
|---|
| 51391 | #define BIF_CFG_DEV0_EPF2_0_LINK_CAP__ASPM_OPTIONALITY_COMPLIANCE_MASK 0x00400000L |
|---|
| 51392 | #define BIF_CFG_DEV0_EPF2_0_LINK_CAP__PORT_NUMBER_MASK 0xFF000000L |
|---|
| 51393 | //BIF_CFG_DEV0_EPF2_0_LINK_CNTL |
|---|
| 51394 | #define BIF_CFG_DEV0_EPF2_0_LINK_CNTL__PM_CONTROL__SHIFT 0x0 |
|---|
| 51395 | #define BIF_CFG_DEV0_EPF2_0_LINK_CNTL__PTM_PROP_DELAY_ADAPT_INTER_B__SHIFT 0x2 |
|---|
| 51396 | #define BIF_CFG_DEV0_EPF2_0_LINK_CNTL__READ_CPL_BOUNDARY__SHIFT 0x3 |
|---|
| 51397 | #define BIF_CFG_DEV0_EPF2_0_LINK_CNTL__LINK_DIS__SHIFT 0x4 |
|---|
| 51398 | #define BIF_CFG_DEV0_EPF2_0_LINK_CNTL__RETRAIN_LINK__SHIFT 0x5 |
|---|
| 51399 | #define BIF_CFG_DEV0_EPF2_0_LINK_CNTL__COMMON_CLOCK_CFG__SHIFT 0x6 |
|---|
| 51400 | #define BIF_CFG_DEV0_EPF2_0_LINK_CNTL__EXTENDED_SYNC__SHIFT 0x7 |
|---|
| 51401 | #define BIF_CFG_DEV0_EPF2_0_LINK_CNTL__CLOCK_POWER_MANAGEMENT_EN__SHIFT 0x8 |
|---|
| 51402 | #define BIF_CFG_DEV0_EPF2_0_LINK_CNTL__HW_AUTONOMOUS_WIDTH_DISABLE__SHIFT 0x9 |
|---|
| 51403 | #define BIF_CFG_DEV0_EPF2_0_LINK_CNTL__LINK_BW_MANAGEMENT_INT_EN__SHIFT 0xa |
|---|
| 51404 | #define BIF_CFG_DEV0_EPF2_0_LINK_CNTL__LINK_AUTONOMOUS_BW_INT_EN__SHIFT 0xb |
|---|
| 51405 | #define BIF_CFG_DEV0_EPF2_0_LINK_CNTL__DRS_SIGNALING_CONTROL__SHIFT 0xe |
|---|
| 51406 | #define BIF_CFG_DEV0_EPF2_0_LINK_CNTL__PM_CONTROL_MASK 0x0003L |
|---|
| 51407 | #define BIF_CFG_DEV0_EPF2_0_LINK_CNTL__PTM_PROP_DELAY_ADAPT_INTER_B_MASK 0x0004L |
|---|
| 51408 | #define BIF_CFG_DEV0_EPF2_0_LINK_CNTL__READ_CPL_BOUNDARY_MASK 0x0008L |
|---|
| 51409 | #define BIF_CFG_DEV0_EPF2_0_LINK_CNTL__LINK_DIS_MASK 0x0010L |
|---|
| 51410 | #define BIF_CFG_DEV0_EPF2_0_LINK_CNTL__RETRAIN_LINK_MASK 0x0020L |
|---|
| 51411 | #define BIF_CFG_DEV0_EPF2_0_LINK_CNTL__COMMON_CLOCK_CFG_MASK 0x0040L |
|---|
| 51412 | #define BIF_CFG_DEV0_EPF2_0_LINK_CNTL__EXTENDED_SYNC_MASK 0x0080L |
|---|
| 51413 | #define BIF_CFG_DEV0_EPF2_0_LINK_CNTL__CLOCK_POWER_MANAGEMENT_EN_MASK 0x0100L |
|---|
| 51414 | #define BIF_CFG_DEV0_EPF2_0_LINK_CNTL__HW_AUTONOMOUS_WIDTH_DISABLE_MASK 0x0200L |
|---|
| 51415 | #define BIF_CFG_DEV0_EPF2_0_LINK_CNTL__LINK_BW_MANAGEMENT_INT_EN_MASK 0x0400L |
|---|
| 51416 | #define BIF_CFG_DEV0_EPF2_0_LINK_CNTL__LINK_AUTONOMOUS_BW_INT_EN_MASK 0x0800L |
|---|
| 51417 | #define BIF_CFG_DEV0_EPF2_0_LINK_CNTL__DRS_SIGNALING_CONTROL_MASK 0xC000L |
|---|
| 51418 | //BIF_CFG_DEV0_EPF2_0_LINK_STATUS |
|---|
| 51419 | #define BIF_CFG_DEV0_EPF2_0_LINK_STATUS__CURRENT_LINK_SPEED__SHIFT 0x0 |
|---|
| 51420 | #define BIF_CFG_DEV0_EPF2_0_LINK_STATUS__NEGOTIATED_LINK_WIDTH__SHIFT 0x4 |
|---|
| 51421 | #define BIF_CFG_DEV0_EPF2_0_LINK_STATUS__LINK_TRAINING__SHIFT 0xb |
|---|
| 51422 | #define BIF_CFG_DEV0_EPF2_0_LINK_STATUS__SLOT_CLOCK_CFG__SHIFT 0xc |
|---|
| 51423 | #define BIF_CFG_DEV0_EPF2_0_LINK_STATUS__DL_ACTIVE__SHIFT 0xd |
|---|
| 51424 | #define BIF_CFG_DEV0_EPF2_0_LINK_STATUS__LINK_BW_MANAGEMENT_STATUS__SHIFT 0xe |
|---|
| 51425 | #define BIF_CFG_DEV0_EPF2_0_LINK_STATUS__LINK_AUTONOMOUS_BW_STATUS__SHIFT 0xf |
|---|
| 51426 | #define BIF_CFG_DEV0_EPF2_0_LINK_STATUS__CURRENT_LINK_SPEED_MASK 0x000FL |
|---|
| 51427 | #define BIF_CFG_DEV0_EPF2_0_LINK_STATUS__NEGOTIATED_LINK_WIDTH_MASK 0x03F0L |
|---|
| 51428 | #define BIF_CFG_DEV0_EPF2_0_LINK_STATUS__LINK_TRAINING_MASK 0x0800L |
|---|
| 51429 | #define BIF_CFG_DEV0_EPF2_0_LINK_STATUS__SLOT_CLOCK_CFG_MASK 0x1000L |
|---|
| 51430 | #define BIF_CFG_DEV0_EPF2_0_LINK_STATUS__DL_ACTIVE_MASK 0x2000L |
|---|
| 51431 | #define BIF_CFG_DEV0_EPF2_0_LINK_STATUS__LINK_BW_MANAGEMENT_STATUS_MASK 0x4000L |
|---|
| 51432 | #define BIF_CFG_DEV0_EPF2_0_LINK_STATUS__LINK_AUTONOMOUS_BW_STATUS_MASK 0x8000L |
|---|
| 51433 | //BIF_CFG_DEV0_EPF2_0_DEVICE_CAP2 |
|---|
| 51434 | #define BIF_CFG_DEV0_EPF2_0_DEVICE_CAP2__CPL_TIMEOUT_RANGE_SUPPORTED__SHIFT 0x0 |
|---|
| 51435 | #define BIF_CFG_DEV0_EPF2_0_DEVICE_CAP2__CPL_TIMEOUT_DIS_SUPPORTED__SHIFT 0x4 |
|---|
| 51436 | #define BIF_CFG_DEV0_EPF2_0_DEVICE_CAP2__ARI_FORWARDING_SUPPORTED__SHIFT 0x5 |
|---|
| 51437 | #define BIF_CFG_DEV0_EPF2_0_DEVICE_CAP2__ATOMICOP_ROUTING_SUPPORTED__SHIFT 0x6 |
|---|
| 51438 | #define BIF_CFG_DEV0_EPF2_0_DEVICE_CAP2__ATOMICOP_32CMPLT_SUPPORTED__SHIFT 0x7 |
|---|
| 51439 | #define BIF_CFG_DEV0_EPF2_0_DEVICE_CAP2__ATOMICOP_64CMPLT_SUPPORTED__SHIFT 0x8 |
|---|
| 51440 | #define BIF_CFG_DEV0_EPF2_0_DEVICE_CAP2__CAS128_CMPLT_SUPPORTED__SHIFT 0x9 |
|---|
| 51441 | #define BIF_CFG_DEV0_EPF2_0_DEVICE_CAP2__NO_RO_ENABLED_P2P_PASSING__SHIFT 0xa |
|---|
| 51442 | #define BIF_CFG_DEV0_EPF2_0_DEVICE_CAP2__LTR_SUPPORTED__SHIFT 0xb |
|---|
| 51443 | #define BIF_CFG_DEV0_EPF2_0_DEVICE_CAP2__TPH_CPLR_SUPPORTED__SHIFT 0xc |
|---|
| 51444 | #define BIF_CFG_DEV0_EPF2_0_DEVICE_CAP2__LN_SYSTEM_CLS__SHIFT 0xe |
|---|
| 51445 | #define BIF_CFG_DEV0_EPF2_0_DEVICE_CAP2__TEN_BIT_TAG_COMPLETER_SUPPORTED__SHIFT 0x10 |
|---|
| 51446 | #define BIF_CFG_DEV0_EPF2_0_DEVICE_CAP2__TEN_BIT_TAG_REQUESTER_SUPPORTED__SHIFT 0x11 |
|---|
| 51447 | #define BIF_CFG_DEV0_EPF2_0_DEVICE_CAP2__OBFF_SUPPORTED__SHIFT 0x12 |
|---|
| 51448 | #define BIF_CFG_DEV0_EPF2_0_DEVICE_CAP2__EXTENDED_FMT_FIELD_SUPPORTED__SHIFT 0x14 |
|---|
| 51449 | #define BIF_CFG_DEV0_EPF2_0_DEVICE_CAP2__END_END_TLP_PREFIX_SUPPORTED__SHIFT 0x15 |
|---|
| 51450 | #define BIF_CFG_DEV0_EPF2_0_DEVICE_CAP2__MAX_END_END_TLP_PREFIXES__SHIFT 0x16 |
|---|
| 51451 | #define BIF_CFG_DEV0_EPF2_0_DEVICE_CAP2__EMER_POWER_REDUCTION_SUPPORTED__SHIFT 0x18 |
|---|
| 51452 | #define BIF_CFG_DEV0_EPF2_0_DEVICE_CAP2__EMER_POWER_REDUCTION_INIT_REQ__SHIFT 0x1a |
|---|
| 51453 | #define BIF_CFG_DEV0_EPF2_0_DEVICE_CAP2__FRS_SUPPORTED__SHIFT 0x1f |
|---|
| 51454 | #define BIF_CFG_DEV0_EPF2_0_DEVICE_CAP2__CPL_TIMEOUT_RANGE_SUPPORTED_MASK 0x0000000FL |
|---|
| 51455 | #define BIF_CFG_DEV0_EPF2_0_DEVICE_CAP2__CPL_TIMEOUT_DIS_SUPPORTED_MASK 0x00000010L |
|---|
| 51456 | #define BIF_CFG_DEV0_EPF2_0_DEVICE_CAP2__ARI_FORWARDING_SUPPORTED_MASK 0x00000020L |
|---|
| 51457 | #define BIF_CFG_DEV0_EPF2_0_DEVICE_CAP2__ATOMICOP_ROUTING_SUPPORTED_MASK 0x00000040L |
|---|
| 51458 | #define BIF_CFG_DEV0_EPF2_0_DEVICE_CAP2__ATOMICOP_32CMPLT_SUPPORTED_MASK 0x00000080L |
|---|
| 51459 | #define BIF_CFG_DEV0_EPF2_0_DEVICE_CAP2__ATOMICOP_64CMPLT_SUPPORTED_MASK 0x00000100L |
|---|
| 51460 | #define BIF_CFG_DEV0_EPF2_0_DEVICE_CAP2__CAS128_CMPLT_SUPPORTED_MASK 0x00000200L |
|---|
| 51461 | #define BIF_CFG_DEV0_EPF2_0_DEVICE_CAP2__NO_RO_ENABLED_P2P_PASSING_MASK 0x00000400L |
|---|
| 51462 | #define BIF_CFG_DEV0_EPF2_0_DEVICE_CAP2__LTR_SUPPORTED_MASK 0x00000800L |
|---|
| 51463 | #define BIF_CFG_DEV0_EPF2_0_DEVICE_CAP2__TPH_CPLR_SUPPORTED_MASK 0x00003000L |
|---|
| 51464 | #define BIF_CFG_DEV0_EPF2_0_DEVICE_CAP2__LN_SYSTEM_CLS_MASK 0x0000C000L |
|---|
| 51465 | #define BIF_CFG_DEV0_EPF2_0_DEVICE_CAP2__TEN_BIT_TAG_COMPLETER_SUPPORTED_MASK 0x00010000L |
|---|
| 51466 | #define BIF_CFG_DEV0_EPF2_0_DEVICE_CAP2__TEN_BIT_TAG_REQUESTER_SUPPORTED_MASK 0x00020000L |
|---|
| 51467 | #define BIF_CFG_DEV0_EPF2_0_DEVICE_CAP2__OBFF_SUPPORTED_MASK 0x000C0000L |
|---|
| 51468 | #define BIF_CFG_DEV0_EPF2_0_DEVICE_CAP2__EXTENDED_FMT_FIELD_SUPPORTED_MASK 0x00100000L |
|---|
| 51469 | #define BIF_CFG_DEV0_EPF2_0_DEVICE_CAP2__END_END_TLP_PREFIX_SUPPORTED_MASK 0x00200000L |
|---|
| 51470 | #define BIF_CFG_DEV0_EPF2_0_DEVICE_CAP2__MAX_END_END_TLP_PREFIXES_MASK 0x00C00000L |
|---|
| 51471 | #define BIF_CFG_DEV0_EPF2_0_DEVICE_CAP2__EMER_POWER_REDUCTION_SUPPORTED_MASK 0x03000000L |
|---|
| 51472 | #define BIF_CFG_DEV0_EPF2_0_DEVICE_CAP2__EMER_POWER_REDUCTION_INIT_REQ_MASK 0x04000000L |
|---|
| 51473 | #define BIF_CFG_DEV0_EPF2_0_DEVICE_CAP2__FRS_SUPPORTED_MASK 0x80000000L |
|---|
| 51474 | //BIF_CFG_DEV0_EPF2_0_DEVICE_CNTL2 |
|---|
| 51475 | #define BIF_CFG_DEV0_EPF2_0_DEVICE_CNTL2__CPL_TIMEOUT_VALUE__SHIFT 0x0 |
|---|
| 51476 | #define BIF_CFG_DEV0_EPF2_0_DEVICE_CNTL2__CPL_TIMEOUT_DIS__SHIFT 0x4 |
|---|
| 51477 | #define BIF_CFG_DEV0_EPF2_0_DEVICE_CNTL2__ARI_FORWARDING_EN__SHIFT 0x5 |
|---|
| 51478 | #define BIF_CFG_DEV0_EPF2_0_DEVICE_CNTL2__ATOMICOP_REQUEST_EN__SHIFT 0x6 |
|---|
| 51479 | #define BIF_CFG_DEV0_EPF2_0_DEVICE_CNTL2__ATOMICOP_EGRESS_BLOCKING__SHIFT 0x7 |
|---|
| 51480 | #define BIF_CFG_DEV0_EPF2_0_DEVICE_CNTL2__IDO_REQUEST_ENABLE__SHIFT 0x8 |
|---|
| 51481 | #define BIF_CFG_DEV0_EPF2_0_DEVICE_CNTL2__IDO_COMPLETION_ENABLE__SHIFT 0x9 |
|---|
| 51482 | #define BIF_CFG_DEV0_EPF2_0_DEVICE_CNTL2__LTR_EN__SHIFT 0xa |
|---|
| 51483 | #define BIF_CFG_DEV0_EPF2_0_DEVICE_CNTL2__EMER_POWER_REDUCTION_REQUEST__SHIFT 0xb |
|---|
| 51484 | #define BIF_CFG_DEV0_EPF2_0_DEVICE_CNTL2__TEN_BIT_TAG_REQUESTER_ENABLE__SHIFT 0xc |
|---|
| 51485 | #define BIF_CFG_DEV0_EPF2_0_DEVICE_CNTL2__OBFF_EN__SHIFT 0xd |
|---|
| 51486 | #define BIF_CFG_DEV0_EPF2_0_DEVICE_CNTL2__END_END_TLP_PREFIX_BLOCKING__SHIFT 0xf |
|---|
| 51487 | #define BIF_CFG_DEV0_EPF2_0_DEVICE_CNTL2__CPL_TIMEOUT_VALUE_MASK 0x000FL |
|---|
| 51488 | #define BIF_CFG_DEV0_EPF2_0_DEVICE_CNTL2__CPL_TIMEOUT_DIS_MASK 0x0010L |
|---|
| 51489 | #define BIF_CFG_DEV0_EPF2_0_DEVICE_CNTL2__ARI_FORWARDING_EN_MASK 0x0020L |
|---|
| 51490 | #define BIF_CFG_DEV0_EPF2_0_DEVICE_CNTL2__ATOMICOP_REQUEST_EN_MASK 0x0040L |
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| 51491 | #define BIF_CFG_DEV0_EPF2_0_DEVICE_CNTL2__ATOMICOP_EGRESS_BLOCKING_MASK 0x0080L |
|---|
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| 51493 | #define BIF_CFG_DEV0_EPF2_0_DEVICE_CNTL2__IDO_COMPLETION_ENABLE_MASK 0x0200L |
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| 51494 | #define BIF_CFG_DEV0_EPF2_0_DEVICE_CNTL2__LTR_EN_MASK 0x0400L |
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| 51495 | #define BIF_CFG_DEV0_EPF2_0_DEVICE_CNTL2__EMER_POWER_REDUCTION_REQUEST_MASK 0x0800L |
|---|
| 51496 | #define BIF_CFG_DEV0_EPF2_0_DEVICE_CNTL2__TEN_BIT_TAG_REQUESTER_ENABLE_MASK 0x1000L |
|---|
| 51497 | #define BIF_CFG_DEV0_EPF2_0_DEVICE_CNTL2__OBFF_EN_MASK 0x6000L |
|---|
| 51498 | #define BIF_CFG_DEV0_EPF2_0_DEVICE_CNTL2__END_END_TLP_PREFIX_BLOCKING_MASK 0x8000L |
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| 51500 | #define BIF_CFG_DEV0_EPF2_0_DEVICE_STATUS2__RESERVED__SHIFT 0x0 |
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| 51501 | #define BIF_CFG_DEV0_EPF2_0_DEVICE_STATUS2__RESERVED_MASK 0xFFFFL |
|---|
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|---|
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|---|
| 51506 | #define BIF_CFG_DEV0_EPF2_0_LINK_CAP2__LOWER_SKP_OS_RCV_SUPPORT__SHIFT 0x10 |
|---|
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|---|
| 51508 | #define BIF_CFG_DEV0_EPF2_0_LINK_CAP2__RTM2_PRESENCE_DET_SUPPORT__SHIFT 0x18 |
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| 51509 | #define BIF_CFG_DEV0_EPF2_0_LINK_CAP2__DRS_SUPPORTED__SHIFT 0x1f |
|---|
| 51510 | #define BIF_CFG_DEV0_EPF2_0_LINK_CAP2__SUPPORTED_LINK_SPEED_MASK 0x000000FEL |
|---|
| 51511 | #define BIF_CFG_DEV0_EPF2_0_LINK_CAP2__CROSSLINK_SUPPORTED_MASK 0x00000100L |
|---|
| 51512 | #define BIF_CFG_DEV0_EPF2_0_LINK_CAP2__LOWER_SKP_OS_GEN_SUPPORT_MASK 0x0000FE00L |
|---|
| 51513 | #define BIF_CFG_DEV0_EPF2_0_LINK_CAP2__LOWER_SKP_OS_RCV_SUPPORT_MASK 0x007F0000L |
|---|
| 51514 | #define BIF_CFG_DEV0_EPF2_0_LINK_CAP2__RTM1_PRESENCE_DET_SUPPORT_MASK 0x00800000L |
|---|
| 51515 | #define BIF_CFG_DEV0_EPF2_0_LINK_CAP2__RTM2_PRESENCE_DET_SUPPORT_MASK 0x01000000L |
|---|
| 51516 | #define BIF_CFG_DEV0_EPF2_0_LINK_CAP2__DRS_SUPPORTED_MASK 0x80000000L |
|---|
| 51517 | //BIF_CFG_DEV0_EPF2_0_LINK_CNTL2 |
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|---|
| 51528 | #define BIF_CFG_DEV0_EPF2_0_LINK_CNTL2__HW_AUTONOMOUS_SPEED_DISABLE_MASK 0x0020L |
|---|
| 51529 | #define BIF_CFG_DEV0_EPF2_0_LINK_CNTL2__SELECTABLE_DEEMPHASIS_MASK 0x0040L |
|---|
| 51530 | #define BIF_CFG_DEV0_EPF2_0_LINK_CNTL2__XMIT_MARGIN_MASK 0x0380L |
|---|
| 51531 | #define BIF_CFG_DEV0_EPF2_0_LINK_CNTL2__ENTER_MOD_COMPLIANCE_MASK 0x0400L |
|---|
| 51532 | #define BIF_CFG_DEV0_EPF2_0_LINK_CNTL2__COMPLIANCE_SOS_MASK 0x0800L |
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| 51533 | #define BIF_CFG_DEV0_EPF2_0_LINK_CNTL2__COMPLIANCE_DEEMPHASIS_MASK 0xF000L |
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|---|
| 51541 | #define BIF_CFG_DEV0_EPF2_0_LINK_STATUS2__RTM1_PRESENCE_DET__SHIFT 0x6 |
|---|
| 51542 | #define BIF_CFG_DEV0_EPF2_0_LINK_STATUS2__RTM2_PRESENCE_DET__SHIFT 0x7 |
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| 51543 | #define BIF_CFG_DEV0_EPF2_0_LINK_STATUS2__CROSSLINK_RESOLUTION__SHIFT 0x8 |
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| 51544 | #define BIF_CFG_DEV0_EPF2_0_LINK_STATUS2__DOWNSTREAM_COMPONENT_PRESENCE__SHIFT 0xc |
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| 51545 | #define BIF_CFG_DEV0_EPF2_0_LINK_STATUS2__DRS_MESSAGE_RECEIVED__SHIFT 0xf |
|---|
| 51546 | #define BIF_CFG_DEV0_EPF2_0_LINK_STATUS2__CUR_DEEMPHASIS_LEVEL_MASK 0x0001L |
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| 51547 | #define BIF_CFG_DEV0_EPF2_0_LINK_STATUS2__EQUALIZATION_COMPLETE_8GT_MASK 0x0002L |
|---|
| 51548 | #define BIF_CFG_DEV0_EPF2_0_LINK_STATUS2__EQUALIZATION_PHASE1_SUCCESS_8GT_MASK 0x0004L |
|---|
| 51549 | #define BIF_CFG_DEV0_EPF2_0_LINK_STATUS2__EQUALIZATION_PHASE2_SUCCESS_8GT_MASK 0x0008L |
|---|
| 51550 | #define BIF_CFG_DEV0_EPF2_0_LINK_STATUS2__EQUALIZATION_PHASE3_SUCCESS_8GT_MASK 0x0010L |
|---|
| 51551 | #define BIF_CFG_DEV0_EPF2_0_LINK_STATUS2__LINK_EQUALIZATION_REQUEST_8GT_MASK 0x0020L |
|---|
| 51552 | #define BIF_CFG_DEV0_EPF2_0_LINK_STATUS2__RTM1_PRESENCE_DET_MASK 0x0040L |
|---|
| 51553 | #define BIF_CFG_DEV0_EPF2_0_LINK_STATUS2__RTM2_PRESENCE_DET_MASK 0x0080L |
|---|
| 51554 | #define BIF_CFG_DEV0_EPF2_0_LINK_STATUS2__CROSSLINK_RESOLUTION_MASK 0x0300L |
|---|
| 51555 | #define BIF_CFG_DEV0_EPF2_0_LINK_STATUS2__DOWNSTREAM_COMPONENT_PRESENCE_MASK 0x7000L |
|---|
| 51556 | #define BIF_CFG_DEV0_EPF2_0_LINK_STATUS2__DRS_MESSAGE_RECEIVED_MASK 0x8000L |
|---|
| 51557 | //BIF_CFG_DEV0_EPF2_0_MSI_CAP_LIST |
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| 51558 | #define BIF_CFG_DEV0_EPF2_0_MSI_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 51559 | #define BIF_CFG_DEV0_EPF2_0_MSI_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
|---|
| 51560 | #define BIF_CFG_DEV0_EPF2_0_MSI_CAP_LIST__CAP_ID_MASK 0x00FFL |
|---|
| 51561 | #define BIF_CFG_DEV0_EPF2_0_MSI_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
|---|
| 51562 | //BIF_CFG_DEV0_EPF2_0_MSI_MSG_CNTL |
|---|
| 51563 | #define BIF_CFG_DEV0_EPF2_0_MSI_MSG_CNTL__MSI_EN__SHIFT 0x0 |
|---|
| 51564 | #define BIF_CFG_DEV0_EPF2_0_MSI_MSG_CNTL__MSI_MULTI_CAP__SHIFT 0x1 |
|---|
| 51565 | #define BIF_CFG_DEV0_EPF2_0_MSI_MSG_CNTL__MSI_MULTI_EN__SHIFT 0x4 |
|---|
| 51566 | #define BIF_CFG_DEV0_EPF2_0_MSI_MSG_CNTL__MSI_64BIT__SHIFT 0x7 |
|---|
| 51567 | #define BIF_CFG_DEV0_EPF2_0_MSI_MSG_CNTL__MSI_PERVECTOR_MASKING_CAP__SHIFT 0x8 |
|---|
| 51568 | #define BIF_CFG_DEV0_EPF2_0_MSI_MSG_CNTL__MSI_EXT_MSG_DATA_CAP__SHIFT 0x9 |
|---|
| 51569 | #define BIF_CFG_DEV0_EPF2_0_MSI_MSG_CNTL__MSI_EXT_MSG_DATA_EN__SHIFT 0xa |
|---|
| 51570 | #define BIF_CFG_DEV0_EPF2_0_MSI_MSG_CNTL__MSI_EN_MASK 0x0001L |
|---|
| 51571 | #define BIF_CFG_DEV0_EPF2_0_MSI_MSG_CNTL__MSI_MULTI_CAP_MASK 0x000EL |
|---|
| 51572 | #define BIF_CFG_DEV0_EPF2_0_MSI_MSG_CNTL__MSI_MULTI_EN_MASK 0x0070L |
|---|
| 51573 | #define BIF_CFG_DEV0_EPF2_0_MSI_MSG_CNTL__MSI_64BIT_MASK 0x0080L |
|---|
| 51574 | #define BIF_CFG_DEV0_EPF2_0_MSI_MSG_CNTL__MSI_PERVECTOR_MASKING_CAP_MASK 0x0100L |
|---|
| 51575 | #define BIF_CFG_DEV0_EPF2_0_MSI_MSG_CNTL__MSI_EXT_MSG_DATA_CAP_MASK 0x0200L |
|---|
| 51576 | #define BIF_CFG_DEV0_EPF2_0_MSI_MSG_CNTL__MSI_EXT_MSG_DATA_EN_MASK 0x0400L |
|---|
| 51577 | //BIF_CFG_DEV0_EPF2_0_MSI_MSG_ADDR_LO |
|---|
| 51578 | #define BIF_CFG_DEV0_EPF2_0_MSI_MSG_ADDR_LO__MSI_MSG_ADDR_LO__SHIFT 0x2 |
|---|
| 51579 | #define BIF_CFG_DEV0_EPF2_0_MSI_MSG_ADDR_LO__MSI_MSG_ADDR_LO_MASK 0xFFFFFFFCL |
|---|
| 51580 | //BIF_CFG_DEV0_EPF2_0_MSI_MSG_ADDR_HI |
|---|
| 51581 | #define BIF_CFG_DEV0_EPF2_0_MSI_MSG_ADDR_HI__MSI_MSG_ADDR_HI__SHIFT 0x0 |
|---|
| 51582 | #define BIF_CFG_DEV0_EPF2_0_MSI_MSG_ADDR_HI__MSI_MSG_ADDR_HI_MASK 0xFFFFFFFFL |
|---|
| 51583 | //BIF_CFG_DEV0_EPF2_0_MSI_MSG_DATA |
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| 51584 | #define BIF_CFG_DEV0_EPF2_0_MSI_MSG_DATA__MSI_DATA__SHIFT 0x0 |
|---|
| 51585 | #define BIF_CFG_DEV0_EPF2_0_MSI_MSG_DATA__MSI_DATA_MASK 0xFFFFL |
|---|
| 51586 | //BIF_CFG_DEV0_EPF2_0_MSI_EXT_MSG_DATA |
|---|
| 51587 | #define BIF_CFG_DEV0_EPF2_0_MSI_EXT_MSG_DATA__MSI_EXT_DATA__SHIFT 0x0 |
|---|
| 51588 | #define BIF_CFG_DEV0_EPF2_0_MSI_EXT_MSG_DATA__MSI_EXT_DATA_MASK 0xFFFFL |
|---|
| 51589 | //BIF_CFG_DEV0_EPF2_0_MSI_MASK |
|---|
| 51590 | #define BIF_CFG_DEV0_EPF2_0_MSI_MASK__MSI_MASK__SHIFT 0x0 |
|---|
| 51591 | #define BIF_CFG_DEV0_EPF2_0_MSI_MASK__MSI_MASK_MASK 0xFFFFFFFFL |
|---|
| 51592 | //BIF_CFG_DEV0_EPF2_0_MSI_MSG_DATA_64 |
|---|
| 51593 | #define BIF_CFG_DEV0_EPF2_0_MSI_MSG_DATA_64__MSI_DATA_64__SHIFT 0x0 |
|---|
| 51594 | #define BIF_CFG_DEV0_EPF2_0_MSI_MSG_DATA_64__MSI_DATA_64_MASK 0xFFFFL |
|---|
| 51595 | //BIF_CFG_DEV0_EPF2_0_MSI_EXT_MSG_DATA_64 |
|---|
| 51596 | #define BIF_CFG_DEV0_EPF2_0_MSI_EXT_MSG_DATA_64__MSI_EXT_DATA_64__SHIFT 0x0 |
|---|
| 51597 | #define BIF_CFG_DEV0_EPF2_0_MSI_EXT_MSG_DATA_64__MSI_EXT_DATA_64_MASK 0xFFFFL |
|---|
| 51598 | //BIF_CFG_DEV0_EPF2_0_MSI_MASK_64 |
|---|
| 51599 | #define BIF_CFG_DEV0_EPF2_0_MSI_MASK_64__MSI_MASK_64__SHIFT 0x0 |
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| 51600 | #define BIF_CFG_DEV0_EPF2_0_MSI_MASK_64__MSI_MASK_64_MASK 0xFFFFFFFFL |
|---|
| 51601 | //BIF_CFG_DEV0_EPF2_0_MSI_PENDING |
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| 51602 | #define BIF_CFG_DEV0_EPF2_0_MSI_PENDING__MSI_PENDING__SHIFT 0x0 |
|---|
| 51603 | #define BIF_CFG_DEV0_EPF2_0_MSI_PENDING__MSI_PENDING_MASK 0xFFFFFFFFL |
|---|
| 51604 | //BIF_CFG_DEV0_EPF2_0_MSI_PENDING_64 |
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| 51605 | #define BIF_CFG_DEV0_EPF2_0_MSI_PENDING_64__MSI_PENDING_64__SHIFT 0x0 |
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|---|
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| 51611 | #define BIF_CFG_DEV0_EPF2_0_MSIX_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
|---|
| 51612 | //BIF_CFG_DEV0_EPF2_0_MSIX_MSG_CNTL |
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| 51613 | #define BIF_CFG_DEV0_EPF2_0_MSIX_MSG_CNTL__MSIX_TABLE_SIZE__SHIFT 0x0 |
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|---|
| 51616 | #define BIF_CFG_DEV0_EPF2_0_MSIX_MSG_CNTL__MSIX_TABLE_SIZE_MASK 0x07FFL |
|---|
| 51617 | #define BIF_CFG_DEV0_EPF2_0_MSIX_MSG_CNTL__MSIX_FUNC_MASK_MASK 0x4000L |
|---|
| 51618 | #define BIF_CFG_DEV0_EPF2_0_MSIX_MSG_CNTL__MSIX_EN_MASK 0x8000L |
|---|
| 51619 | //BIF_CFG_DEV0_EPF2_0_MSIX_TABLE |
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| 51620 | #define BIF_CFG_DEV0_EPF2_0_MSIX_TABLE__MSIX_TABLE_BIR__SHIFT 0x0 |
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| 51621 | #define BIF_CFG_DEV0_EPF2_0_MSIX_TABLE__MSIX_TABLE_OFFSET__SHIFT 0x3 |
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| 51622 | #define BIF_CFG_DEV0_EPF2_0_MSIX_TABLE__MSIX_TABLE_BIR_MASK 0x00000007L |
|---|
| 51623 | #define BIF_CFG_DEV0_EPF2_0_MSIX_TABLE__MSIX_TABLE_OFFSET_MASK 0xFFFFFFF8L |
|---|
| 51624 | //BIF_CFG_DEV0_EPF2_0_MSIX_PBA |
|---|
| 51625 | #define BIF_CFG_DEV0_EPF2_0_MSIX_PBA__MSIX_PBA_BIR__SHIFT 0x0 |
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| 51626 | #define BIF_CFG_DEV0_EPF2_0_MSIX_PBA__MSIX_PBA_OFFSET__SHIFT 0x3 |
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| 51627 | #define BIF_CFG_DEV0_EPF2_0_MSIX_PBA__MSIX_PBA_BIR_MASK 0x00000007L |
|---|
| 51628 | #define BIF_CFG_DEV0_EPF2_0_MSIX_PBA__MSIX_PBA_OFFSET_MASK 0xFFFFFFF8L |
|---|
| 51629 | //BIF_CFG_DEV0_EPF2_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST |
|---|
| 51630 | #define BIF_CFG_DEV0_EPF2_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
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| 51632 | #define BIF_CFG_DEV0_EPF2_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
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| 51633 | #define BIF_CFG_DEV0_EPF2_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 51634 | #define BIF_CFG_DEV0_EPF2_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
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| 51635 | #define BIF_CFG_DEV0_EPF2_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 51636 | //BIF_CFG_DEV0_EPF2_0_PCIE_VENDOR_SPECIFIC_HDR |
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| 51637 | #define BIF_CFG_DEV0_EPF2_0_PCIE_VENDOR_SPECIFIC_HDR__VSEC_ID__SHIFT 0x0 |
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| 51638 | #define BIF_CFG_DEV0_EPF2_0_PCIE_VENDOR_SPECIFIC_HDR__VSEC_REV__SHIFT 0x10 |
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| 51639 | #define BIF_CFG_DEV0_EPF2_0_PCIE_VENDOR_SPECIFIC_HDR__VSEC_LENGTH__SHIFT 0x14 |
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| 51640 | #define BIF_CFG_DEV0_EPF2_0_PCIE_VENDOR_SPECIFIC_HDR__VSEC_ID_MASK 0x0000FFFFL |
|---|
| 51641 | #define BIF_CFG_DEV0_EPF2_0_PCIE_VENDOR_SPECIFIC_HDR__VSEC_REV_MASK 0x000F0000L |
|---|
| 51642 | #define BIF_CFG_DEV0_EPF2_0_PCIE_VENDOR_SPECIFIC_HDR__VSEC_LENGTH_MASK 0xFFF00000L |
|---|
| 51643 | //BIF_CFG_DEV0_EPF2_0_PCIE_VENDOR_SPECIFIC1 |
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| 51644 | #define BIF_CFG_DEV0_EPF2_0_PCIE_VENDOR_SPECIFIC1__SCRATCH__SHIFT 0x0 |
|---|
| 51645 | #define BIF_CFG_DEV0_EPF2_0_PCIE_VENDOR_SPECIFIC1__SCRATCH_MASK 0xFFFFFFFFL |
|---|
| 51646 | //BIF_CFG_DEV0_EPF2_0_PCIE_VENDOR_SPECIFIC2 |
|---|
| 51647 | #define BIF_CFG_DEV0_EPF2_0_PCIE_VENDOR_SPECIFIC2__SCRATCH__SHIFT 0x0 |
|---|
| 51648 | #define BIF_CFG_DEV0_EPF2_0_PCIE_VENDOR_SPECIFIC2__SCRATCH_MASK 0xFFFFFFFFL |
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| 51649 | //BIF_CFG_DEV0_EPF2_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST |
|---|
| 51650 | #define BIF_CFG_DEV0_EPF2_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
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| 51906 | #define BIF_CFG_DEV0_EPF2_0_PCIE_BAR6_CAP__BAR_SIZE_SUPPORTED__SHIFT 0x4 |
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| 51909 | #define BIF_CFG_DEV0_EPF2_0_PCIE_BAR6_CNTL__BAR_INDEX__SHIFT 0x0 |
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| 51913 | #define BIF_CFG_DEV0_EPF2_0_PCIE_BAR6_CNTL__BAR_INDEX_MASK 0x00000007L |
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| 51922 | #define BIF_CFG_DEV0_EPF2_0_PCIE_PWR_BUDGET_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 51923 | #define BIF_CFG_DEV0_EPF2_0_PCIE_PWR_BUDGET_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
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| 51924 | //BIF_CFG_DEV0_EPF2_0_PCIE_PWR_BUDGET_DATA_SELECT |
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| 51925 | #define BIF_CFG_DEV0_EPF2_0_PCIE_PWR_BUDGET_DATA_SELECT__DATA_SELECT__SHIFT 0x0 |
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| 51926 | #define BIF_CFG_DEV0_EPF2_0_PCIE_PWR_BUDGET_DATA_SELECT__DATA_SELECT_MASK 0xFFL |
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| 51927 | //BIF_CFG_DEV0_EPF2_0_PCIE_PWR_BUDGET_DATA |
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| 51928 | #define BIF_CFG_DEV0_EPF2_0_PCIE_PWR_BUDGET_DATA__BASE_POWER__SHIFT 0x0 |
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| 51930 | #define BIF_CFG_DEV0_EPF2_0_PCIE_PWR_BUDGET_DATA__PM_SUB_STATE__SHIFT 0xa |
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| 51931 | #define BIF_CFG_DEV0_EPF2_0_PCIE_PWR_BUDGET_DATA__PM_STATE__SHIFT 0xd |
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| 51932 | #define BIF_CFG_DEV0_EPF2_0_PCIE_PWR_BUDGET_DATA__TYPE__SHIFT 0xf |
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| 51933 | #define BIF_CFG_DEV0_EPF2_0_PCIE_PWR_BUDGET_DATA__POWER_RAIL__SHIFT 0x12 |
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| 51934 | #define BIF_CFG_DEV0_EPF2_0_PCIE_PWR_BUDGET_DATA__BASE_POWER_MASK 0x000000FFL |
|---|
| 51935 | #define BIF_CFG_DEV0_EPF2_0_PCIE_PWR_BUDGET_DATA__DATA_SCALE_MASK 0x00000300L |
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| 51936 | #define BIF_CFG_DEV0_EPF2_0_PCIE_PWR_BUDGET_DATA__PM_SUB_STATE_MASK 0x00001C00L |
|---|
| 51937 | #define BIF_CFG_DEV0_EPF2_0_PCIE_PWR_BUDGET_DATA__PM_STATE_MASK 0x00006000L |
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| 51938 | #define BIF_CFG_DEV0_EPF2_0_PCIE_PWR_BUDGET_DATA__TYPE_MASK 0x00038000L |
|---|
| 51939 | #define BIF_CFG_DEV0_EPF2_0_PCIE_PWR_BUDGET_DATA__POWER_RAIL_MASK 0x001C0000L |
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| 51940 | //BIF_CFG_DEV0_EPF2_0_PCIE_PWR_BUDGET_CAP |
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| 51941 | #define BIF_CFG_DEV0_EPF2_0_PCIE_PWR_BUDGET_CAP__SYSTEM_ALLOCATED__SHIFT 0x0 |
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| 51942 | #define BIF_CFG_DEV0_EPF2_0_PCIE_PWR_BUDGET_CAP__SYSTEM_ALLOCATED_MASK 0x01L |
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| 51943 | //BIF_CFG_DEV0_EPF2_0_PCIE_DPA_ENH_CAP_LIST |
|---|
| 51944 | #define BIF_CFG_DEV0_EPF2_0_PCIE_DPA_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
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| 51945 | #define BIF_CFG_DEV0_EPF2_0_PCIE_DPA_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
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| 51946 | #define BIF_CFG_DEV0_EPF2_0_PCIE_DPA_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
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| 51947 | #define BIF_CFG_DEV0_EPF2_0_PCIE_DPA_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
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| 51948 | #define BIF_CFG_DEV0_EPF2_0_PCIE_DPA_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
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| 51956 | #define BIF_CFG_DEV0_EPF2_0_PCIE_DPA_CAP__SUBSTATE_MAX_MASK 0x0000001FL |
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| 51957 | #define BIF_CFG_DEV0_EPF2_0_PCIE_DPA_CAP__TRANS_LAT_UNIT_MASK 0x00000300L |
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| 51958 | #define BIF_CFG_DEV0_EPF2_0_PCIE_DPA_CAP__PWR_ALLOC_SCALE_MASK 0x00003000L |
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| 51959 | #define BIF_CFG_DEV0_EPF2_0_PCIE_DPA_CAP__TRANS_LAT_VAL_0_MASK 0x00FF0000L |
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| 51982 | #define BIF_CFG_DEV0_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_3__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
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| 51985 | #define BIF_CFG_DEV0_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_4__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
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| 51988 | #define BIF_CFG_DEV0_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_5__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
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| 51989 | #define BIF_CFG_DEV0_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_5__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
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| 51990 | //BIF_CFG_DEV0_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_6 |
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| 51991 | #define BIF_CFG_DEV0_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_6__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
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| 51992 | #define BIF_CFG_DEV0_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_6__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
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| 51993 | //BIF_CFG_DEV0_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_7 |
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| 51994 | #define BIF_CFG_DEV0_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_7__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
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| 51995 | #define BIF_CFG_DEV0_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_7__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
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| 51996 | //BIF_CFG_DEV0_EPF2_0_PCIE_ACS_ENH_CAP_LIST |
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| 51997 | #define BIF_CFG_DEV0_EPF2_0_PCIE_ACS_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
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| 51998 | #define BIF_CFG_DEV0_EPF2_0_PCIE_ACS_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
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| 51999 | #define BIF_CFG_DEV0_EPF2_0_PCIE_ACS_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
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| 52000 | #define BIF_CFG_DEV0_EPF2_0_PCIE_ACS_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
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| 52001 | #define BIF_CFG_DEV0_EPF2_0_PCIE_ACS_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 52002 | #define BIF_CFG_DEV0_EPF2_0_PCIE_ACS_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 52003 | //BIF_CFG_DEV0_EPF2_0_PCIE_ACS_CAP |
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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| 52023 | #define BIF_CFG_DEV0_EPF2_0_PCIE_ACS_CNTL__P2P_REQUEST_REDIRECT_EN__SHIFT 0x2 |
|---|
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|---|
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|---|
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|---|
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|---|
| 52029 | #define BIF_CFG_DEV0_EPF2_0_PCIE_ACS_CNTL__TRANSLATION_BLOCKING_EN_MASK 0x0002L |
|---|
| 52030 | #define BIF_CFG_DEV0_EPF2_0_PCIE_ACS_CNTL__P2P_REQUEST_REDIRECT_EN_MASK 0x0004L |
|---|
| 52031 | #define BIF_CFG_DEV0_EPF2_0_PCIE_ACS_CNTL__P2P_COMPLETION_REDIRECT_EN_MASK 0x0008L |
|---|
| 52032 | #define BIF_CFG_DEV0_EPF2_0_PCIE_ACS_CNTL__UPSTREAM_FORWARDING_EN_MASK 0x0010L |
|---|
| 52033 | #define BIF_CFG_DEV0_EPF2_0_PCIE_ACS_CNTL__P2P_EGRESS_CONTROL_EN_MASK 0x0020L |
|---|
| 52034 | #define BIF_CFG_DEV0_EPF2_0_PCIE_ACS_CNTL__DIRECT_TRANSLATED_P2P_EN_MASK 0x0040L |
|---|
| 52035 | //BIF_CFG_DEV0_EPF2_0_PCIE_PASID_ENH_CAP_LIST |
|---|
| 52036 | #define BIF_CFG_DEV0_EPF2_0_PCIE_PASID_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
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| 52037 | #define BIF_CFG_DEV0_EPF2_0_PCIE_PASID_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 52038 | #define BIF_CFG_DEV0_EPF2_0_PCIE_PASID_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 52039 | #define BIF_CFG_DEV0_EPF2_0_PCIE_PASID_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 52040 | #define BIF_CFG_DEV0_EPF2_0_PCIE_PASID_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 52041 | #define BIF_CFG_DEV0_EPF2_0_PCIE_PASID_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 52042 | //BIF_CFG_DEV0_EPF2_0_PCIE_PASID_CAP |
|---|
| 52043 | #define BIF_CFG_DEV0_EPF2_0_PCIE_PASID_CAP__PASID_EXE_PERMISSION_SUPPORTED__SHIFT 0x1 |
|---|
| 52044 | #define BIF_CFG_DEV0_EPF2_0_PCIE_PASID_CAP__PASID_PRIV_MODE_SUPPORTED__SHIFT 0x2 |
|---|
| 52045 | #define BIF_CFG_DEV0_EPF2_0_PCIE_PASID_CAP__MAX_PASID_WIDTH__SHIFT 0x8 |
|---|
| 52046 | #define BIF_CFG_DEV0_EPF2_0_PCIE_PASID_CAP__PASID_EXE_PERMISSION_SUPPORTED_MASK 0x0002L |
|---|
| 52047 | #define BIF_CFG_DEV0_EPF2_0_PCIE_PASID_CAP__PASID_PRIV_MODE_SUPPORTED_MASK 0x0004L |
|---|
| 52048 | #define BIF_CFG_DEV0_EPF2_0_PCIE_PASID_CAP__MAX_PASID_WIDTH_MASK 0x1F00L |
|---|
| 52049 | //BIF_CFG_DEV0_EPF2_0_PCIE_PASID_CNTL |
|---|
| 52050 | #define BIF_CFG_DEV0_EPF2_0_PCIE_PASID_CNTL__PASID_ENABLE__SHIFT 0x0 |
|---|
| 52051 | #define BIF_CFG_DEV0_EPF2_0_PCIE_PASID_CNTL__PASID_EXE_PERMISSION_ENABLE__SHIFT 0x1 |
|---|
| 52052 | #define BIF_CFG_DEV0_EPF2_0_PCIE_PASID_CNTL__PASID_PRIV_MODE_SUPPORTED_ENABLE__SHIFT 0x2 |
|---|
| 52053 | #define BIF_CFG_DEV0_EPF2_0_PCIE_PASID_CNTL__PASID_ENABLE_MASK 0x0001L |
|---|
| 52054 | #define BIF_CFG_DEV0_EPF2_0_PCIE_PASID_CNTL__PASID_EXE_PERMISSION_ENABLE_MASK 0x0002L |
|---|
| 52055 | #define BIF_CFG_DEV0_EPF2_0_PCIE_PASID_CNTL__PASID_PRIV_MODE_SUPPORTED_ENABLE_MASK 0x0004L |
|---|
| 52056 | //BIF_CFG_DEV0_EPF2_0_PCIE_ARI_ENH_CAP_LIST |
|---|
| 52057 | #define BIF_CFG_DEV0_EPF2_0_PCIE_ARI_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
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|---|
| 52059 | #define BIF_CFG_DEV0_EPF2_0_PCIE_ARI_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 52060 | #define BIF_CFG_DEV0_EPF2_0_PCIE_ARI_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 52061 | #define BIF_CFG_DEV0_EPF2_0_PCIE_ARI_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 52062 | #define BIF_CFG_DEV0_EPF2_0_PCIE_ARI_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 52063 | //BIF_CFG_DEV0_EPF2_0_PCIE_ARI_CAP |
|---|
| 52064 | #define BIF_CFG_DEV0_EPF2_0_PCIE_ARI_CAP__ARI_MFVC_FUNC_GROUPS_CAP__SHIFT 0x0 |
|---|
| 52065 | #define BIF_CFG_DEV0_EPF2_0_PCIE_ARI_CAP__ARI_ACS_FUNC_GROUPS_CAP__SHIFT 0x1 |
|---|
| 52066 | #define BIF_CFG_DEV0_EPF2_0_PCIE_ARI_CAP__ARI_NEXT_FUNC_NUM__SHIFT 0x8 |
|---|
| 52067 | #define BIF_CFG_DEV0_EPF2_0_PCIE_ARI_CAP__ARI_MFVC_FUNC_GROUPS_CAP_MASK 0x0001L |
|---|
| 52068 | #define BIF_CFG_DEV0_EPF2_0_PCIE_ARI_CAP__ARI_ACS_FUNC_GROUPS_CAP_MASK 0x0002L |
|---|
| 52069 | #define BIF_CFG_DEV0_EPF2_0_PCIE_ARI_CAP__ARI_NEXT_FUNC_NUM_MASK 0xFF00L |
|---|
| 52070 | //BIF_CFG_DEV0_EPF2_0_PCIE_ARI_CNTL |
|---|
| 52071 | #define BIF_CFG_DEV0_EPF2_0_PCIE_ARI_CNTL__ARI_MFVC_FUNC_GROUPS_EN__SHIFT 0x0 |
|---|
| 52072 | #define BIF_CFG_DEV0_EPF2_0_PCIE_ARI_CNTL__ARI_ACS_FUNC_GROUPS_EN__SHIFT 0x1 |
|---|
| 52073 | #define BIF_CFG_DEV0_EPF2_0_PCIE_ARI_CNTL__ARI_FUNCTION_GROUP__SHIFT 0x4 |
|---|
| 52074 | #define BIF_CFG_DEV0_EPF2_0_PCIE_ARI_CNTL__ARI_MFVC_FUNC_GROUPS_EN_MASK 0x0001L |
|---|
| 52075 | #define BIF_CFG_DEV0_EPF2_0_PCIE_ARI_CNTL__ARI_ACS_FUNC_GROUPS_EN_MASK 0x0002L |
|---|
| 52076 | #define BIF_CFG_DEV0_EPF2_0_PCIE_ARI_CNTL__ARI_FUNCTION_GROUP_MASK 0x0070L |
|---|
| 52077 | |
|---|
| 52078 | |
|---|
| 52079 | // addressBlock: nbio_nbif0_bif_cfg_dev0_epf3_bifcfgdecp |
|---|
| 52080 | //BIF_CFG_DEV0_EPF3_0_VENDOR_ID |
|---|
| 52081 | #define BIF_CFG_DEV0_EPF3_0_VENDOR_ID__VENDOR_ID__SHIFT 0x0 |
|---|
| 52082 | #define BIF_CFG_DEV0_EPF3_0_VENDOR_ID__VENDOR_ID_MASK 0xFFFFL |
|---|
| 52083 | //BIF_CFG_DEV0_EPF3_0_DEVICE_ID |
|---|
| 52084 | #define BIF_CFG_DEV0_EPF3_0_DEVICE_ID__DEVICE_ID__SHIFT 0x0 |
|---|
| 52085 | #define BIF_CFG_DEV0_EPF3_0_DEVICE_ID__DEVICE_ID_MASK 0xFFFFL |
|---|
| 52086 | //BIF_CFG_DEV0_EPF3_0_COMMAND |
|---|
| 52087 | #define BIF_CFG_DEV0_EPF3_0_COMMAND__IO_ACCESS_EN__SHIFT 0x0 |
|---|
| 52088 | #define BIF_CFG_DEV0_EPF3_0_COMMAND__MEM_ACCESS_EN__SHIFT 0x1 |
|---|
| 52089 | #define BIF_CFG_DEV0_EPF3_0_COMMAND__BUS_MASTER_EN__SHIFT 0x2 |
|---|
| 52090 | #define BIF_CFG_DEV0_EPF3_0_COMMAND__SPECIAL_CYCLE_EN__SHIFT 0x3 |
|---|
| 52091 | #define BIF_CFG_DEV0_EPF3_0_COMMAND__MEM_WRITE_INVALIDATE_EN__SHIFT 0x4 |
|---|
| 52092 | #define BIF_CFG_DEV0_EPF3_0_COMMAND__PAL_SNOOP_EN__SHIFT 0x5 |
|---|
| 52093 | #define BIF_CFG_DEV0_EPF3_0_COMMAND__PARITY_ERROR_RESPONSE__SHIFT 0x6 |
|---|
| 52094 | #define BIF_CFG_DEV0_EPF3_0_COMMAND__AD_STEPPING__SHIFT 0x7 |
|---|
| 52095 | #define BIF_CFG_DEV0_EPF3_0_COMMAND__SERR_EN__SHIFT 0x8 |
|---|
| 52096 | #define BIF_CFG_DEV0_EPF3_0_COMMAND__FAST_B2B_EN__SHIFT 0x9 |
|---|
| 52097 | #define BIF_CFG_DEV0_EPF3_0_COMMAND__INT_DIS__SHIFT 0xa |
|---|
| 52098 | #define BIF_CFG_DEV0_EPF3_0_COMMAND__IO_ACCESS_EN_MASK 0x0001L |
|---|
| 52099 | #define BIF_CFG_DEV0_EPF3_0_COMMAND__MEM_ACCESS_EN_MASK 0x0002L |
|---|
| 52100 | #define BIF_CFG_DEV0_EPF3_0_COMMAND__BUS_MASTER_EN_MASK 0x0004L |
|---|
| 52101 | #define BIF_CFG_DEV0_EPF3_0_COMMAND__SPECIAL_CYCLE_EN_MASK 0x0008L |
|---|
| 52102 | #define BIF_CFG_DEV0_EPF3_0_COMMAND__MEM_WRITE_INVALIDATE_EN_MASK 0x0010L |
|---|
| 52103 | #define BIF_CFG_DEV0_EPF3_0_COMMAND__PAL_SNOOP_EN_MASK 0x0020L |
|---|
| 52104 | #define BIF_CFG_DEV0_EPF3_0_COMMAND__PARITY_ERROR_RESPONSE_MASK 0x0040L |
|---|
| 52105 | #define BIF_CFG_DEV0_EPF3_0_COMMAND__AD_STEPPING_MASK 0x0080L |
|---|
| 52106 | #define BIF_CFG_DEV0_EPF3_0_COMMAND__SERR_EN_MASK 0x0100L |
|---|
| 52107 | #define BIF_CFG_DEV0_EPF3_0_COMMAND__FAST_B2B_EN_MASK 0x0200L |
|---|
| 52108 | #define BIF_CFG_DEV0_EPF3_0_COMMAND__INT_DIS_MASK 0x0400L |
|---|
| 52109 | //BIF_CFG_DEV0_EPF3_0_STATUS |
|---|
| 52110 | #define BIF_CFG_DEV0_EPF3_0_STATUS__IMMEDIATE_READINESS__SHIFT 0x0 |
|---|
| 52111 | #define BIF_CFG_DEV0_EPF3_0_STATUS__INT_STATUS__SHIFT 0x3 |
|---|
| 52112 | #define BIF_CFG_DEV0_EPF3_0_STATUS__CAP_LIST__SHIFT 0x4 |
|---|
| 52113 | #define BIF_CFG_DEV0_EPF3_0_STATUS__PCI_66_CAP__SHIFT 0x5 |
|---|
| 52114 | #define BIF_CFG_DEV0_EPF3_0_STATUS__FAST_BACK_CAPABLE__SHIFT 0x7 |
|---|
| 52115 | #define BIF_CFG_DEV0_EPF3_0_STATUS__MASTER_DATA_PARITY_ERROR__SHIFT 0x8 |
|---|
| 52116 | #define BIF_CFG_DEV0_EPF3_0_STATUS__DEVSEL_TIMING__SHIFT 0x9 |
|---|
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|---|
| 52118 | #define BIF_CFG_DEV0_EPF3_0_STATUS__RECEIVED_TARGET_ABORT__SHIFT 0xc |
|---|
| 52119 | #define BIF_CFG_DEV0_EPF3_0_STATUS__RECEIVED_MASTER_ABORT__SHIFT 0xd |
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| 52120 | #define BIF_CFG_DEV0_EPF3_0_STATUS__SIGNALED_SYSTEM_ERROR__SHIFT 0xe |
|---|
| 52121 | #define BIF_CFG_DEV0_EPF3_0_STATUS__PARITY_ERROR_DETECTED__SHIFT 0xf |
|---|
| 52122 | #define BIF_CFG_DEV0_EPF3_0_STATUS__IMMEDIATE_READINESS_MASK 0x0001L |
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|---|
| 52124 | #define BIF_CFG_DEV0_EPF3_0_STATUS__CAP_LIST_MASK 0x0010L |
|---|
| 52125 | #define BIF_CFG_DEV0_EPF3_0_STATUS__PCI_66_CAP_MASK 0x0020L |
|---|
| 52126 | #define BIF_CFG_DEV0_EPF3_0_STATUS__FAST_BACK_CAPABLE_MASK 0x0080L |
|---|
| 52127 | #define BIF_CFG_DEV0_EPF3_0_STATUS__MASTER_DATA_PARITY_ERROR_MASK 0x0100L |
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| 52128 | #define BIF_CFG_DEV0_EPF3_0_STATUS__DEVSEL_TIMING_MASK 0x0600L |
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| 52129 | #define BIF_CFG_DEV0_EPF3_0_STATUS__SIGNAL_TARGET_ABORT_MASK 0x0800L |
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| 52131 | #define BIF_CFG_DEV0_EPF3_0_STATUS__RECEIVED_MASTER_ABORT_MASK 0x2000L |
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| 52132 | #define BIF_CFG_DEV0_EPF3_0_STATUS__SIGNALED_SYSTEM_ERROR_MASK 0x4000L |
|---|
| 52133 | #define BIF_CFG_DEV0_EPF3_0_STATUS__PARITY_ERROR_DETECTED_MASK 0x8000L |
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| 52134 | //BIF_CFG_DEV0_EPF3_0_REVISION_ID |
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| 52141 | #define BIF_CFG_DEV0_EPF3_0_PROG_INTERFACE__PROG_INTERFACE_MASK 0xFFL |
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| 52143 | #define BIF_CFG_DEV0_EPF3_0_SUB_CLASS__SUB_CLASS__SHIFT 0x0 |
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| 52144 | #define BIF_CFG_DEV0_EPF3_0_SUB_CLASS__SUB_CLASS_MASK 0xFFL |
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| 52145 | //BIF_CFG_DEV0_EPF3_0_BASE_CLASS |
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| 52147 | #define BIF_CFG_DEV0_EPF3_0_BASE_CLASS__BASE_CLASS_MASK 0xFFL |
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| 52150 | #define BIF_CFG_DEV0_EPF3_0_CACHE_LINE__CACHE_LINE_SIZE_MASK 0xFFL |
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| 52153 | #define BIF_CFG_DEV0_EPF3_0_LATENCY__LATENCY_TIMER_MASK 0xFFL |
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| 52162 | #define BIF_CFG_DEV0_EPF3_0_BIST__BIST_CAP__SHIFT 0x7 |
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| 52163 | #define BIF_CFG_DEV0_EPF3_0_BIST__BIST_COMP_MASK 0x0FL |
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| 52164 | #define BIF_CFG_DEV0_EPF3_0_BIST__BIST_STRT_MASK 0x40L |
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| 52165 | #define BIF_CFG_DEV0_EPF3_0_BIST__BIST_CAP_MASK 0x80L |
|---|
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| 52167 | #define BIF_CFG_DEV0_EPF3_0_BASE_ADDR_1__BASE_ADDR__SHIFT 0x0 |
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|---|
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| 52176 | #define BIF_CFG_DEV0_EPF3_0_BASE_ADDR_4__BASE_ADDR__SHIFT 0x0 |
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| 52179 | #define BIF_CFG_DEV0_EPF3_0_BASE_ADDR_5__BASE_ADDR__SHIFT 0x0 |
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| 52180 | #define BIF_CFG_DEV0_EPF3_0_BASE_ADDR_5__BASE_ADDR_MASK 0xFFFFFFFFL |
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|---|
| 52182 | #define BIF_CFG_DEV0_EPF3_0_BASE_ADDR_6__BASE_ADDR__SHIFT 0x0 |
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| 52183 | #define BIF_CFG_DEV0_EPF3_0_BASE_ADDR_6__BASE_ADDR_MASK 0xFFFFFFFFL |
|---|
| 52184 | //BIF_CFG_DEV0_EPF3_0_CARDBUS_CIS_PTR |
|---|
| 52185 | #define BIF_CFG_DEV0_EPF3_0_CARDBUS_CIS_PTR__CARDBUS_CIS_PTR__SHIFT 0x0 |
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| 52186 | #define BIF_CFG_DEV0_EPF3_0_CARDBUS_CIS_PTR__CARDBUS_CIS_PTR_MASK 0xFFFFFFFFL |
|---|
| 52187 | //BIF_CFG_DEV0_EPF3_0_ADAPTER_ID |
|---|
| 52188 | #define BIF_CFG_DEV0_EPF3_0_ADAPTER_ID__SUBSYSTEM_VENDOR_ID__SHIFT 0x0 |
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| 52189 | #define BIF_CFG_DEV0_EPF3_0_ADAPTER_ID__SUBSYSTEM_ID__SHIFT 0x10 |
|---|
| 52190 | #define BIF_CFG_DEV0_EPF3_0_ADAPTER_ID__SUBSYSTEM_VENDOR_ID_MASK 0x0000FFFFL |
|---|
| 52191 | #define BIF_CFG_DEV0_EPF3_0_ADAPTER_ID__SUBSYSTEM_ID_MASK 0xFFFF0000L |
|---|
| 52192 | //BIF_CFG_DEV0_EPF3_0_ROM_BASE_ADDR |
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| 52193 | #define BIF_CFG_DEV0_EPF3_0_ROM_BASE_ADDR__BASE_ADDR__SHIFT 0x0 |
|---|
| 52194 | #define BIF_CFG_DEV0_EPF3_0_ROM_BASE_ADDR__BASE_ADDR_MASK 0xFFFFFFFFL |
|---|
| 52195 | //BIF_CFG_DEV0_EPF3_0_CAP_PTR |
|---|
| 52196 | #define BIF_CFG_DEV0_EPF3_0_CAP_PTR__CAP_PTR__SHIFT 0x0 |
|---|
| 52197 | #define BIF_CFG_DEV0_EPF3_0_CAP_PTR__CAP_PTR_MASK 0xFFL |
|---|
| 52198 | //BIF_CFG_DEV0_EPF3_0_INTERRUPT_LINE |
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| 52199 | #define BIF_CFG_DEV0_EPF3_0_INTERRUPT_LINE__INTERRUPT_LINE__SHIFT 0x0 |
|---|
| 52200 | #define BIF_CFG_DEV0_EPF3_0_INTERRUPT_LINE__INTERRUPT_LINE_MASK 0xFFL |
|---|
| 52201 | //BIF_CFG_DEV0_EPF3_0_INTERRUPT_PIN |
|---|
| 52202 | #define BIF_CFG_DEV0_EPF3_0_INTERRUPT_PIN__INTERRUPT_PIN__SHIFT 0x0 |
|---|
| 52203 | #define BIF_CFG_DEV0_EPF3_0_INTERRUPT_PIN__INTERRUPT_PIN_MASK 0xFFL |
|---|
| 52204 | //BIF_CFG_DEV0_EPF3_0_MIN_GRANT |
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| 52205 | #define BIF_CFG_DEV0_EPF3_0_MIN_GRANT__MIN_GNT__SHIFT 0x0 |
|---|
| 52206 | #define BIF_CFG_DEV0_EPF3_0_MIN_GRANT__MIN_GNT_MASK 0xFFL |
|---|
| 52207 | //BIF_CFG_DEV0_EPF3_0_MAX_LATENCY |
|---|
| 52208 | #define BIF_CFG_DEV0_EPF3_0_MAX_LATENCY__MAX_LAT__SHIFT 0x0 |
|---|
| 52209 | #define BIF_CFG_DEV0_EPF3_0_MAX_LATENCY__MAX_LAT_MASK 0xFFL |
|---|
| 52210 | //BIF_CFG_DEV0_EPF3_0_VENDOR_CAP_LIST |
|---|
| 52211 | #define BIF_CFG_DEV0_EPF3_0_VENDOR_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 52212 | #define BIF_CFG_DEV0_EPF3_0_VENDOR_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
|---|
| 52213 | #define BIF_CFG_DEV0_EPF3_0_VENDOR_CAP_LIST__LENGTH__SHIFT 0x10 |
|---|
| 52214 | #define BIF_CFG_DEV0_EPF3_0_VENDOR_CAP_LIST__CAP_ID_MASK 0x000000FFL |
|---|
| 52215 | #define BIF_CFG_DEV0_EPF3_0_VENDOR_CAP_LIST__NEXT_PTR_MASK 0x0000FF00L |
|---|
| 52216 | #define BIF_CFG_DEV0_EPF3_0_VENDOR_CAP_LIST__LENGTH_MASK 0x00FF0000L |
|---|
| 52217 | //BIF_CFG_DEV0_EPF3_0_ADAPTER_ID_W |
|---|
| 52218 | #define BIF_CFG_DEV0_EPF3_0_ADAPTER_ID_W__SUBSYSTEM_VENDOR_ID__SHIFT 0x0 |
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| 52219 | #define BIF_CFG_DEV0_EPF3_0_ADAPTER_ID_W__SUBSYSTEM_ID__SHIFT 0x10 |
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| 52220 | #define BIF_CFG_DEV0_EPF3_0_ADAPTER_ID_W__SUBSYSTEM_VENDOR_ID_MASK 0x0000FFFFL |
|---|
| 52221 | #define BIF_CFG_DEV0_EPF3_0_ADAPTER_ID_W__SUBSYSTEM_ID_MASK 0xFFFF0000L |
|---|
| 52222 | //BIF_CFG_DEV0_EPF3_0_PMI_CAP_LIST |
|---|
| 52223 | #define BIF_CFG_DEV0_EPF3_0_PMI_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 52224 | #define BIF_CFG_DEV0_EPF3_0_PMI_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
|---|
| 52225 | #define BIF_CFG_DEV0_EPF3_0_PMI_CAP_LIST__CAP_ID_MASK 0x00FFL |
|---|
| 52226 | #define BIF_CFG_DEV0_EPF3_0_PMI_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
|---|
| 52227 | //BIF_CFG_DEV0_EPF3_0_PMI_CAP |
|---|
| 52228 | #define BIF_CFG_DEV0_EPF3_0_PMI_CAP__VERSION__SHIFT 0x0 |
|---|
| 52229 | #define BIF_CFG_DEV0_EPF3_0_PMI_CAP__PME_CLOCK__SHIFT 0x3 |
|---|
| 52230 | #define BIF_CFG_DEV0_EPF3_0_PMI_CAP__IMMEDIATE_READINESS_ON_RETURN_TO_D0__SHIFT 0x4 |
|---|
| 52231 | #define BIF_CFG_DEV0_EPF3_0_PMI_CAP__DEV_SPECIFIC_INIT__SHIFT 0x5 |
|---|
| 52232 | #define BIF_CFG_DEV0_EPF3_0_PMI_CAP__AUX_CURRENT__SHIFT 0x6 |
|---|
| 52233 | #define BIF_CFG_DEV0_EPF3_0_PMI_CAP__D1_SUPPORT__SHIFT 0x9 |
|---|
| 52234 | #define BIF_CFG_DEV0_EPF3_0_PMI_CAP__D2_SUPPORT__SHIFT 0xa |
|---|
| 52235 | #define BIF_CFG_DEV0_EPF3_0_PMI_CAP__PME_SUPPORT__SHIFT 0xb |
|---|
| 52236 | #define BIF_CFG_DEV0_EPF3_0_PMI_CAP__VERSION_MASK 0x0007L |
|---|
| 52237 | #define BIF_CFG_DEV0_EPF3_0_PMI_CAP__PME_CLOCK_MASK 0x0008L |
|---|
| 52238 | #define BIF_CFG_DEV0_EPF3_0_PMI_CAP__IMMEDIATE_READINESS_ON_RETURN_TO_D0_MASK 0x0010L |
|---|
| 52239 | #define BIF_CFG_DEV0_EPF3_0_PMI_CAP__DEV_SPECIFIC_INIT_MASK 0x0020L |
|---|
| 52240 | #define BIF_CFG_DEV0_EPF3_0_PMI_CAP__AUX_CURRENT_MASK 0x01C0L |
|---|
| 52241 | #define BIF_CFG_DEV0_EPF3_0_PMI_CAP__D1_SUPPORT_MASK 0x0200L |
|---|
| 52242 | #define BIF_CFG_DEV0_EPF3_0_PMI_CAP__D2_SUPPORT_MASK 0x0400L |
|---|
| 52243 | #define BIF_CFG_DEV0_EPF3_0_PMI_CAP__PME_SUPPORT_MASK 0xF800L |
|---|
| 52244 | //BIF_CFG_DEV0_EPF3_0_PMI_STATUS_CNTL |
|---|
| 52245 | #define BIF_CFG_DEV0_EPF3_0_PMI_STATUS_CNTL__POWER_STATE__SHIFT 0x0 |
|---|
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|---|
| 52247 | #define BIF_CFG_DEV0_EPF3_0_PMI_STATUS_CNTL__PME_EN__SHIFT 0x8 |
|---|
| 52248 | #define BIF_CFG_DEV0_EPF3_0_PMI_STATUS_CNTL__DATA_SELECT__SHIFT 0x9 |
|---|
| 52249 | #define BIF_CFG_DEV0_EPF3_0_PMI_STATUS_CNTL__DATA_SCALE__SHIFT 0xd |
|---|
| 52250 | #define BIF_CFG_DEV0_EPF3_0_PMI_STATUS_CNTL__PME_STATUS__SHIFT 0xf |
|---|
| 52251 | #define BIF_CFG_DEV0_EPF3_0_PMI_STATUS_CNTL__B2_B3_SUPPORT__SHIFT 0x16 |
|---|
| 52252 | #define BIF_CFG_DEV0_EPF3_0_PMI_STATUS_CNTL__BUS_PWR_EN__SHIFT 0x17 |
|---|
| 52253 | #define BIF_CFG_DEV0_EPF3_0_PMI_STATUS_CNTL__PMI_DATA__SHIFT 0x18 |
|---|
| 52254 | #define BIF_CFG_DEV0_EPF3_0_PMI_STATUS_CNTL__POWER_STATE_MASK 0x00000003L |
|---|
| 52255 | #define BIF_CFG_DEV0_EPF3_0_PMI_STATUS_CNTL__NO_SOFT_RESET_MASK 0x00000008L |
|---|
| 52256 | #define BIF_CFG_DEV0_EPF3_0_PMI_STATUS_CNTL__PME_EN_MASK 0x00000100L |
|---|
| 52257 | #define BIF_CFG_DEV0_EPF3_0_PMI_STATUS_CNTL__DATA_SELECT_MASK 0x00001E00L |
|---|
| 52258 | #define BIF_CFG_DEV0_EPF3_0_PMI_STATUS_CNTL__DATA_SCALE_MASK 0x00006000L |
|---|
| 52259 | #define BIF_CFG_DEV0_EPF3_0_PMI_STATUS_CNTL__PME_STATUS_MASK 0x00008000L |
|---|
| 52260 | #define BIF_CFG_DEV0_EPF3_0_PMI_STATUS_CNTL__B2_B3_SUPPORT_MASK 0x00400000L |
|---|
| 52261 | #define BIF_CFG_DEV0_EPF3_0_PMI_STATUS_CNTL__BUS_PWR_EN_MASK 0x00800000L |
|---|
| 52262 | #define BIF_CFG_DEV0_EPF3_0_PMI_STATUS_CNTL__PMI_DATA_MASK 0xFF000000L |
|---|
| 52263 | //BIF_CFG_DEV0_EPF3_0_SBRN |
|---|
| 52264 | #define BIF_CFG_DEV0_EPF3_0_SBRN__SBRN__SHIFT 0x0 |
|---|
| 52265 | #define BIF_CFG_DEV0_EPF3_0_SBRN__SBRN_MASK 0xFFL |
|---|
| 52266 | //BIF_CFG_DEV0_EPF3_0_FLADJ |
|---|
| 52267 | #define BIF_CFG_DEV0_EPF3_0_FLADJ__FLADJ__SHIFT 0x0 |
|---|
| 52268 | #define BIF_CFG_DEV0_EPF3_0_FLADJ__NFC__SHIFT 0x6 |
|---|
| 52269 | #define BIF_CFG_DEV0_EPF3_0_FLADJ__FLADJ_MASK 0x3FL |
|---|
| 52270 | #define BIF_CFG_DEV0_EPF3_0_FLADJ__NFC_MASK 0x40L |
|---|
| 52271 | //BIF_CFG_DEV0_EPF3_0_DBESL_DBESLD |
|---|
| 52272 | #define BIF_CFG_DEV0_EPF3_0_DBESL_DBESLD__DBESL__SHIFT 0x0 |
|---|
| 52273 | #define BIF_CFG_DEV0_EPF3_0_DBESL_DBESLD__DBESLD__SHIFT 0x4 |
|---|
| 52274 | #define BIF_CFG_DEV0_EPF3_0_DBESL_DBESLD__DBESL_MASK 0x0FL |
|---|
| 52275 | #define BIF_CFG_DEV0_EPF3_0_DBESL_DBESLD__DBESLD_MASK 0xF0L |
|---|
| 52276 | //BIF_CFG_DEV0_EPF3_0_PCIE_CAP_LIST |
|---|
| 52277 | #define BIF_CFG_DEV0_EPF3_0_PCIE_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 52278 | #define BIF_CFG_DEV0_EPF3_0_PCIE_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
|---|
| 52279 | #define BIF_CFG_DEV0_EPF3_0_PCIE_CAP_LIST__CAP_ID_MASK 0x00FFL |
|---|
| 52280 | #define BIF_CFG_DEV0_EPF3_0_PCIE_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
|---|
| 52281 | //BIF_CFG_DEV0_EPF3_0_PCIE_CAP |
|---|
| 52282 | #define BIF_CFG_DEV0_EPF3_0_PCIE_CAP__VERSION__SHIFT 0x0 |
|---|
| 52283 | #define BIF_CFG_DEV0_EPF3_0_PCIE_CAP__DEVICE_TYPE__SHIFT 0x4 |
|---|
| 52284 | #define BIF_CFG_DEV0_EPF3_0_PCIE_CAP__SLOT_IMPLEMENTED__SHIFT 0x8 |
|---|
| 52285 | #define BIF_CFG_DEV0_EPF3_0_PCIE_CAP__INT_MESSAGE_NUM__SHIFT 0x9 |
|---|
| 52286 | #define BIF_CFG_DEV0_EPF3_0_PCIE_CAP__VERSION_MASK 0x000FL |
|---|
| 52287 | #define BIF_CFG_DEV0_EPF3_0_PCIE_CAP__DEVICE_TYPE_MASK 0x00F0L |
|---|
| 52288 | #define BIF_CFG_DEV0_EPF3_0_PCIE_CAP__SLOT_IMPLEMENTED_MASK 0x0100L |
|---|
| 52289 | #define BIF_CFG_DEV0_EPF3_0_PCIE_CAP__INT_MESSAGE_NUM_MASK 0x3E00L |
|---|
| 52290 | //BIF_CFG_DEV0_EPF3_0_DEVICE_CAP |
|---|
| 52291 | #define BIF_CFG_DEV0_EPF3_0_DEVICE_CAP__MAX_PAYLOAD_SUPPORT__SHIFT 0x0 |
|---|
| 52292 | #define BIF_CFG_DEV0_EPF3_0_DEVICE_CAP__PHANTOM_FUNC__SHIFT 0x3 |
|---|
| 52293 | #define BIF_CFG_DEV0_EPF3_0_DEVICE_CAP__EXTENDED_TAG__SHIFT 0x5 |
|---|
| 52294 | #define BIF_CFG_DEV0_EPF3_0_DEVICE_CAP__L0S_ACCEPTABLE_LATENCY__SHIFT 0x6 |
|---|
| 52295 | #define BIF_CFG_DEV0_EPF3_0_DEVICE_CAP__L1_ACCEPTABLE_LATENCY__SHIFT 0x9 |
|---|
| 52296 | #define BIF_CFG_DEV0_EPF3_0_DEVICE_CAP__ROLE_BASED_ERR_REPORTING__SHIFT 0xf |
|---|
| 52297 | #define BIF_CFG_DEV0_EPF3_0_DEVICE_CAP__CAPTURED_SLOT_POWER_LIMIT__SHIFT 0x12 |
|---|
| 52298 | #define BIF_CFG_DEV0_EPF3_0_DEVICE_CAP__CAPTURED_SLOT_POWER_SCALE__SHIFT 0x1a |
|---|
| 52299 | #define BIF_CFG_DEV0_EPF3_0_DEVICE_CAP__FLR_CAPABLE__SHIFT 0x1c |
|---|
| 52300 | #define BIF_CFG_DEV0_EPF3_0_DEVICE_CAP__MAX_PAYLOAD_SUPPORT_MASK 0x00000007L |
|---|
| 52301 | #define BIF_CFG_DEV0_EPF3_0_DEVICE_CAP__PHANTOM_FUNC_MASK 0x00000018L |
|---|
| 52302 | #define BIF_CFG_DEV0_EPF3_0_DEVICE_CAP__EXTENDED_TAG_MASK 0x00000020L |
|---|
| 52303 | #define BIF_CFG_DEV0_EPF3_0_DEVICE_CAP__L0S_ACCEPTABLE_LATENCY_MASK 0x000001C0L |
|---|
| 52304 | #define BIF_CFG_DEV0_EPF3_0_DEVICE_CAP__L1_ACCEPTABLE_LATENCY_MASK 0x00000E00L |
|---|
| 52305 | #define BIF_CFG_DEV0_EPF3_0_DEVICE_CAP__ROLE_BASED_ERR_REPORTING_MASK 0x00008000L |
|---|
| 52306 | #define BIF_CFG_DEV0_EPF3_0_DEVICE_CAP__CAPTURED_SLOT_POWER_LIMIT_MASK 0x03FC0000L |
|---|
| 52307 | #define BIF_CFG_DEV0_EPF3_0_DEVICE_CAP__CAPTURED_SLOT_POWER_SCALE_MASK 0x0C000000L |
|---|
| 52308 | #define BIF_CFG_DEV0_EPF3_0_DEVICE_CAP__FLR_CAPABLE_MASK 0x10000000L |
|---|
| 52309 | //BIF_CFG_DEV0_EPF3_0_DEVICE_CNTL |
|---|
| 52310 | #define BIF_CFG_DEV0_EPF3_0_DEVICE_CNTL__CORR_ERR_EN__SHIFT 0x0 |
|---|
| 52311 | #define BIF_CFG_DEV0_EPF3_0_DEVICE_CNTL__NON_FATAL_ERR_EN__SHIFT 0x1 |
|---|
| 52312 | #define BIF_CFG_DEV0_EPF3_0_DEVICE_CNTL__FATAL_ERR_EN__SHIFT 0x2 |
|---|
| 52313 | #define BIF_CFG_DEV0_EPF3_0_DEVICE_CNTL__USR_REPORT_EN__SHIFT 0x3 |
|---|
| 52314 | #define BIF_CFG_DEV0_EPF3_0_DEVICE_CNTL__RELAXED_ORD_EN__SHIFT 0x4 |
|---|
| 52315 | #define BIF_CFG_DEV0_EPF3_0_DEVICE_CNTL__MAX_PAYLOAD_SIZE__SHIFT 0x5 |
|---|
| 52316 | #define BIF_CFG_DEV0_EPF3_0_DEVICE_CNTL__EXTENDED_TAG_EN__SHIFT 0x8 |
|---|
| 52317 | #define BIF_CFG_DEV0_EPF3_0_DEVICE_CNTL__PHANTOM_FUNC_EN__SHIFT 0x9 |
|---|
| 52318 | #define BIF_CFG_DEV0_EPF3_0_DEVICE_CNTL__AUX_POWER_PM_EN__SHIFT 0xa |
|---|
| 52319 | #define BIF_CFG_DEV0_EPF3_0_DEVICE_CNTL__NO_SNOOP_EN__SHIFT 0xb |
|---|
| 52320 | #define BIF_CFG_DEV0_EPF3_0_DEVICE_CNTL__MAX_READ_REQUEST_SIZE__SHIFT 0xc |
|---|
| 52321 | #define BIF_CFG_DEV0_EPF3_0_DEVICE_CNTL__INITIATE_FLR__SHIFT 0xf |
|---|
| 52322 | #define BIF_CFG_DEV0_EPF3_0_DEVICE_CNTL__CORR_ERR_EN_MASK 0x0001L |
|---|
| 52323 | #define BIF_CFG_DEV0_EPF3_0_DEVICE_CNTL__NON_FATAL_ERR_EN_MASK 0x0002L |
|---|
| 52324 | #define BIF_CFG_DEV0_EPF3_0_DEVICE_CNTL__FATAL_ERR_EN_MASK 0x0004L |
|---|
| 52325 | #define BIF_CFG_DEV0_EPF3_0_DEVICE_CNTL__USR_REPORT_EN_MASK 0x0008L |
|---|
| 52326 | #define BIF_CFG_DEV0_EPF3_0_DEVICE_CNTL__RELAXED_ORD_EN_MASK 0x0010L |
|---|
| 52327 | #define BIF_CFG_DEV0_EPF3_0_DEVICE_CNTL__MAX_PAYLOAD_SIZE_MASK 0x00E0L |
|---|
| 52328 | #define BIF_CFG_DEV0_EPF3_0_DEVICE_CNTL__EXTENDED_TAG_EN_MASK 0x0100L |
|---|
| 52329 | #define BIF_CFG_DEV0_EPF3_0_DEVICE_CNTL__PHANTOM_FUNC_EN_MASK 0x0200L |
|---|
| 52330 | #define BIF_CFG_DEV0_EPF3_0_DEVICE_CNTL__AUX_POWER_PM_EN_MASK 0x0400L |
|---|
| 52331 | #define BIF_CFG_DEV0_EPF3_0_DEVICE_CNTL__NO_SNOOP_EN_MASK 0x0800L |
|---|
| 52332 | #define BIF_CFG_DEV0_EPF3_0_DEVICE_CNTL__MAX_READ_REQUEST_SIZE_MASK 0x7000L |
|---|
| 52333 | #define BIF_CFG_DEV0_EPF3_0_DEVICE_CNTL__INITIATE_FLR_MASK 0x8000L |
|---|
| 52334 | //BIF_CFG_DEV0_EPF3_0_DEVICE_STATUS |
|---|
| 52335 | #define BIF_CFG_DEV0_EPF3_0_DEVICE_STATUS__CORR_ERR__SHIFT 0x0 |
|---|
| 52336 | #define BIF_CFG_DEV0_EPF3_0_DEVICE_STATUS__NON_FATAL_ERR__SHIFT 0x1 |
|---|
| 52337 | #define BIF_CFG_DEV0_EPF3_0_DEVICE_STATUS__FATAL_ERR__SHIFT 0x2 |
|---|
| 52338 | #define BIF_CFG_DEV0_EPF3_0_DEVICE_STATUS__USR_DETECTED__SHIFT 0x3 |
|---|
| 52339 | #define BIF_CFG_DEV0_EPF3_0_DEVICE_STATUS__AUX_PWR__SHIFT 0x4 |
|---|
| 52340 | #define BIF_CFG_DEV0_EPF3_0_DEVICE_STATUS__TRANSACTIONS_PEND__SHIFT 0x5 |
|---|
| 52341 | #define BIF_CFG_DEV0_EPF3_0_DEVICE_STATUS__EMER_POWER_REDUCTION_DETECTED__SHIFT 0x6 |
|---|
| 52342 | #define BIF_CFG_DEV0_EPF3_0_DEVICE_STATUS__CORR_ERR_MASK 0x0001L |
|---|
| 52343 | #define BIF_CFG_DEV0_EPF3_0_DEVICE_STATUS__NON_FATAL_ERR_MASK 0x0002L |
|---|
| 52344 | #define BIF_CFG_DEV0_EPF3_0_DEVICE_STATUS__FATAL_ERR_MASK 0x0004L |
|---|
| 52345 | #define BIF_CFG_DEV0_EPF3_0_DEVICE_STATUS__USR_DETECTED_MASK 0x0008L |
|---|
| 52346 | #define BIF_CFG_DEV0_EPF3_0_DEVICE_STATUS__AUX_PWR_MASK 0x0010L |
|---|
| 52347 | #define BIF_CFG_DEV0_EPF3_0_DEVICE_STATUS__TRANSACTIONS_PEND_MASK 0x0020L |
|---|
| 52348 | #define BIF_CFG_DEV0_EPF3_0_DEVICE_STATUS__EMER_POWER_REDUCTION_DETECTED_MASK 0x0040L |
|---|
| 52349 | //BIF_CFG_DEV0_EPF3_0_LINK_CAP |
|---|
| 52350 | #define BIF_CFG_DEV0_EPF3_0_LINK_CAP__LINK_SPEED__SHIFT 0x0 |
|---|
| 52351 | #define BIF_CFG_DEV0_EPF3_0_LINK_CAP__LINK_WIDTH__SHIFT 0x4 |
|---|
| 52352 | #define BIF_CFG_DEV0_EPF3_0_LINK_CAP__PM_SUPPORT__SHIFT 0xa |
|---|
| 52353 | #define BIF_CFG_DEV0_EPF3_0_LINK_CAP__L0S_EXIT_LATENCY__SHIFT 0xc |
|---|
| 52354 | #define BIF_CFG_DEV0_EPF3_0_LINK_CAP__L1_EXIT_LATENCY__SHIFT 0xf |
|---|
| 52355 | #define BIF_CFG_DEV0_EPF3_0_LINK_CAP__CLOCK_POWER_MANAGEMENT__SHIFT 0x12 |
|---|
| 52356 | #define BIF_CFG_DEV0_EPF3_0_LINK_CAP__SURPRISE_DOWN_ERR_REPORTING__SHIFT 0x13 |
|---|
| 52357 | #define BIF_CFG_DEV0_EPF3_0_LINK_CAP__DL_ACTIVE_REPORTING_CAPABLE__SHIFT 0x14 |
|---|
| 52358 | #define BIF_CFG_DEV0_EPF3_0_LINK_CAP__LINK_BW_NOTIFICATION_CAP__SHIFT 0x15 |
|---|
| 52359 | #define BIF_CFG_DEV0_EPF3_0_LINK_CAP__ASPM_OPTIONALITY_COMPLIANCE__SHIFT 0x16 |
|---|
| 52360 | #define BIF_CFG_DEV0_EPF3_0_LINK_CAP__PORT_NUMBER__SHIFT 0x18 |
|---|
| 52361 | #define BIF_CFG_DEV0_EPF3_0_LINK_CAP__LINK_SPEED_MASK 0x0000000FL |
|---|
| 52362 | #define BIF_CFG_DEV0_EPF3_0_LINK_CAP__LINK_WIDTH_MASK 0x000003F0L |
|---|
| 52363 | #define BIF_CFG_DEV0_EPF3_0_LINK_CAP__PM_SUPPORT_MASK 0x00000C00L |
|---|
| 52364 | #define BIF_CFG_DEV0_EPF3_0_LINK_CAP__L0S_EXIT_LATENCY_MASK 0x00007000L |
|---|
| 52365 | #define BIF_CFG_DEV0_EPF3_0_LINK_CAP__L1_EXIT_LATENCY_MASK 0x00038000L |
|---|
| 52366 | #define BIF_CFG_DEV0_EPF3_0_LINK_CAP__CLOCK_POWER_MANAGEMENT_MASK 0x00040000L |
|---|
| 52367 | #define BIF_CFG_DEV0_EPF3_0_LINK_CAP__SURPRISE_DOWN_ERR_REPORTING_MASK 0x00080000L |
|---|
| 52368 | #define BIF_CFG_DEV0_EPF3_0_LINK_CAP__DL_ACTIVE_REPORTING_CAPABLE_MASK 0x00100000L |
|---|
| 52369 | #define BIF_CFG_DEV0_EPF3_0_LINK_CAP__LINK_BW_NOTIFICATION_CAP_MASK 0x00200000L |
|---|
| 52370 | #define BIF_CFG_DEV0_EPF3_0_LINK_CAP__ASPM_OPTIONALITY_COMPLIANCE_MASK 0x00400000L |
|---|
| 52371 | #define BIF_CFG_DEV0_EPF3_0_LINK_CAP__PORT_NUMBER_MASK 0xFF000000L |
|---|
| 52372 | //BIF_CFG_DEV0_EPF3_0_LINK_CNTL |
|---|
| 52373 | #define BIF_CFG_DEV0_EPF3_0_LINK_CNTL__PM_CONTROL__SHIFT 0x0 |
|---|
| 52374 | #define BIF_CFG_DEV0_EPF3_0_LINK_CNTL__PTM_PROP_DELAY_ADAPT_INTER_B__SHIFT 0x2 |
|---|
| 52375 | #define BIF_CFG_DEV0_EPF3_0_LINK_CNTL__READ_CPL_BOUNDARY__SHIFT 0x3 |
|---|
| 52376 | #define BIF_CFG_DEV0_EPF3_0_LINK_CNTL__LINK_DIS__SHIFT 0x4 |
|---|
| 52377 | #define BIF_CFG_DEV0_EPF3_0_LINK_CNTL__RETRAIN_LINK__SHIFT 0x5 |
|---|
| 52378 | #define BIF_CFG_DEV0_EPF3_0_LINK_CNTL__COMMON_CLOCK_CFG__SHIFT 0x6 |
|---|
| 52379 | #define BIF_CFG_DEV0_EPF3_0_LINK_CNTL__EXTENDED_SYNC__SHIFT 0x7 |
|---|
| 52380 | #define BIF_CFG_DEV0_EPF3_0_LINK_CNTL__CLOCK_POWER_MANAGEMENT_EN__SHIFT 0x8 |
|---|
| 52381 | #define BIF_CFG_DEV0_EPF3_0_LINK_CNTL__HW_AUTONOMOUS_WIDTH_DISABLE__SHIFT 0x9 |
|---|
| 52382 | #define BIF_CFG_DEV0_EPF3_0_LINK_CNTL__LINK_BW_MANAGEMENT_INT_EN__SHIFT 0xa |
|---|
| 52383 | #define BIF_CFG_DEV0_EPF3_0_LINK_CNTL__LINK_AUTONOMOUS_BW_INT_EN__SHIFT 0xb |
|---|
| 52384 | #define BIF_CFG_DEV0_EPF3_0_LINK_CNTL__DRS_SIGNALING_CONTROL__SHIFT 0xe |
|---|
| 52385 | #define BIF_CFG_DEV0_EPF3_0_LINK_CNTL__PM_CONTROL_MASK 0x0003L |
|---|
| 52386 | #define BIF_CFG_DEV0_EPF3_0_LINK_CNTL__PTM_PROP_DELAY_ADAPT_INTER_B_MASK 0x0004L |
|---|
| 52387 | #define BIF_CFG_DEV0_EPF3_0_LINK_CNTL__READ_CPL_BOUNDARY_MASK 0x0008L |
|---|
| 52388 | #define BIF_CFG_DEV0_EPF3_0_LINK_CNTL__LINK_DIS_MASK 0x0010L |
|---|
| 52389 | #define BIF_CFG_DEV0_EPF3_0_LINK_CNTL__RETRAIN_LINK_MASK 0x0020L |
|---|
| 52390 | #define BIF_CFG_DEV0_EPF3_0_LINK_CNTL__COMMON_CLOCK_CFG_MASK 0x0040L |
|---|
| 52391 | #define BIF_CFG_DEV0_EPF3_0_LINK_CNTL__EXTENDED_SYNC_MASK 0x0080L |
|---|
| 52392 | #define BIF_CFG_DEV0_EPF3_0_LINK_CNTL__CLOCK_POWER_MANAGEMENT_EN_MASK 0x0100L |
|---|
| 52393 | #define BIF_CFG_DEV0_EPF3_0_LINK_CNTL__HW_AUTONOMOUS_WIDTH_DISABLE_MASK 0x0200L |
|---|
| 52394 | #define BIF_CFG_DEV0_EPF3_0_LINK_CNTL__LINK_BW_MANAGEMENT_INT_EN_MASK 0x0400L |
|---|
| 52395 | #define BIF_CFG_DEV0_EPF3_0_LINK_CNTL__LINK_AUTONOMOUS_BW_INT_EN_MASK 0x0800L |
|---|
| 52396 | #define BIF_CFG_DEV0_EPF3_0_LINK_CNTL__DRS_SIGNALING_CONTROL_MASK 0xC000L |
|---|
| 52397 | //BIF_CFG_DEV0_EPF3_0_LINK_STATUS |
|---|
| 52398 | #define BIF_CFG_DEV0_EPF3_0_LINK_STATUS__CURRENT_LINK_SPEED__SHIFT 0x0 |
|---|
| 52399 | #define BIF_CFG_DEV0_EPF3_0_LINK_STATUS__NEGOTIATED_LINK_WIDTH__SHIFT 0x4 |
|---|
| 52400 | #define BIF_CFG_DEV0_EPF3_0_LINK_STATUS__LINK_TRAINING__SHIFT 0xb |
|---|
| 52401 | #define BIF_CFG_DEV0_EPF3_0_LINK_STATUS__SLOT_CLOCK_CFG__SHIFT 0xc |
|---|
| 52402 | #define BIF_CFG_DEV0_EPF3_0_LINK_STATUS__DL_ACTIVE__SHIFT 0xd |
|---|
| 52403 | #define BIF_CFG_DEV0_EPF3_0_LINK_STATUS__LINK_BW_MANAGEMENT_STATUS__SHIFT 0xe |
|---|
| 52404 | #define BIF_CFG_DEV0_EPF3_0_LINK_STATUS__LINK_AUTONOMOUS_BW_STATUS__SHIFT 0xf |
|---|
| 52405 | #define BIF_CFG_DEV0_EPF3_0_LINK_STATUS__CURRENT_LINK_SPEED_MASK 0x000FL |
|---|
| 52406 | #define BIF_CFG_DEV0_EPF3_0_LINK_STATUS__NEGOTIATED_LINK_WIDTH_MASK 0x03F0L |
|---|
| 52407 | #define BIF_CFG_DEV0_EPF3_0_LINK_STATUS__LINK_TRAINING_MASK 0x0800L |
|---|
| 52408 | #define BIF_CFG_DEV0_EPF3_0_LINK_STATUS__SLOT_CLOCK_CFG_MASK 0x1000L |
|---|
| 52409 | #define BIF_CFG_DEV0_EPF3_0_LINK_STATUS__DL_ACTIVE_MASK 0x2000L |
|---|
| 52410 | #define BIF_CFG_DEV0_EPF3_0_LINK_STATUS__LINK_BW_MANAGEMENT_STATUS_MASK 0x4000L |
|---|
| 52411 | #define BIF_CFG_DEV0_EPF3_0_LINK_STATUS__LINK_AUTONOMOUS_BW_STATUS_MASK 0x8000L |
|---|
| 52412 | //BIF_CFG_DEV0_EPF3_0_DEVICE_CAP2 |
|---|
| 52413 | #define BIF_CFG_DEV0_EPF3_0_DEVICE_CAP2__CPL_TIMEOUT_RANGE_SUPPORTED__SHIFT 0x0 |
|---|
| 52414 | #define BIF_CFG_DEV0_EPF3_0_DEVICE_CAP2__CPL_TIMEOUT_DIS_SUPPORTED__SHIFT 0x4 |
|---|
| 52415 | #define BIF_CFG_DEV0_EPF3_0_DEVICE_CAP2__ARI_FORWARDING_SUPPORTED__SHIFT 0x5 |
|---|
| 52416 | #define BIF_CFG_DEV0_EPF3_0_DEVICE_CAP2__ATOMICOP_ROUTING_SUPPORTED__SHIFT 0x6 |
|---|
| 52417 | #define BIF_CFG_DEV0_EPF3_0_DEVICE_CAP2__ATOMICOP_32CMPLT_SUPPORTED__SHIFT 0x7 |
|---|
| 52418 | #define BIF_CFG_DEV0_EPF3_0_DEVICE_CAP2__ATOMICOP_64CMPLT_SUPPORTED__SHIFT 0x8 |
|---|
| 52419 | #define BIF_CFG_DEV0_EPF3_0_DEVICE_CAP2__CAS128_CMPLT_SUPPORTED__SHIFT 0x9 |
|---|
| 52420 | #define BIF_CFG_DEV0_EPF3_0_DEVICE_CAP2__NO_RO_ENABLED_P2P_PASSING__SHIFT 0xa |
|---|
| 52421 | #define BIF_CFG_DEV0_EPF3_0_DEVICE_CAP2__LTR_SUPPORTED__SHIFT 0xb |
|---|
| 52422 | #define BIF_CFG_DEV0_EPF3_0_DEVICE_CAP2__TPH_CPLR_SUPPORTED__SHIFT 0xc |
|---|
| 52423 | #define BIF_CFG_DEV0_EPF3_0_DEVICE_CAP2__LN_SYSTEM_CLS__SHIFT 0xe |
|---|
| 52424 | #define BIF_CFG_DEV0_EPF3_0_DEVICE_CAP2__TEN_BIT_TAG_COMPLETER_SUPPORTED__SHIFT 0x10 |
|---|
| 52425 | #define BIF_CFG_DEV0_EPF3_0_DEVICE_CAP2__TEN_BIT_TAG_REQUESTER_SUPPORTED__SHIFT 0x11 |
|---|
| 52426 | #define BIF_CFG_DEV0_EPF3_0_DEVICE_CAP2__OBFF_SUPPORTED__SHIFT 0x12 |
|---|
| 52427 | #define BIF_CFG_DEV0_EPF3_0_DEVICE_CAP2__EXTENDED_FMT_FIELD_SUPPORTED__SHIFT 0x14 |
|---|
| 52428 | #define BIF_CFG_DEV0_EPF3_0_DEVICE_CAP2__END_END_TLP_PREFIX_SUPPORTED__SHIFT 0x15 |
|---|
| 52429 | #define BIF_CFG_DEV0_EPF3_0_DEVICE_CAP2__MAX_END_END_TLP_PREFIXES__SHIFT 0x16 |
|---|
| 52430 | #define BIF_CFG_DEV0_EPF3_0_DEVICE_CAP2__EMER_POWER_REDUCTION_SUPPORTED__SHIFT 0x18 |
|---|
| 52431 | #define BIF_CFG_DEV0_EPF3_0_DEVICE_CAP2__EMER_POWER_REDUCTION_INIT_REQ__SHIFT 0x1a |
|---|
| 52432 | #define BIF_CFG_DEV0_EPF3_0_DEVICE_CAP2__FRS_SUPPORTED__SHIFT 0x1f |
|---|
| 52433 | #define BIF_CFG_DEV0_EPF3_0_DEVICE_CAP2__CPL_TIMEOUT_RANGE_SUPPORTED_MASK 0x0000000FL |
|---|
| 52434 | #define BIF_CFG_DEV0_EPF3_0_DEVICE_CAP2__CPL_TIMEOUT_DIS_SUPPORTED_MASK 0x00000010L |
|---|
| 52435 | #define BIF_CFG_DEV0_EPF3_0_DEVICE_CAP2__ARI_FORWARDING_SUPPORTED_MASK 0x00000020L |
|---|
| 52436 | #define BIF_CFG_DEV0_EPF3_0_DEVICE_CAP2__ATOMICOP_ROUTING_SUPPORTED_MASK 0x00000040L |
|---|
| 52437 | #define BIF_CFG_DEV0_EPF3_0_DEVICE_CAP2__ATOMICOP_32CMPLT_SUPPORTED_MASK 0x00000080L |
|---|
| 52438 | #define BIF_CFG_DEV0_EPF3_0_DEVICE_CAP2__ATOMICOP_64CMPLT_SUPPORTED_MASK 0x00000100L |
|---|
| 52439 | #define BIF_CFG_DEV0_EPF3_0_DEVICE_CAP2__CAS128_CMPLT_SUPPORTED_MASK 0x00000200L |
|---|
| 52440 | #define BIF_CFG_DEV0_EPF3_0_DEVICE_CAP2__NO_RO_ENABLED_P2P_PASSING_MASK 0x00000400L |
|---|
| 52441 | #define BIF_CFG_DEV0_EPF3_0_DEVICE_CAP2__LTR_SUPPORTED_MASK 0x00000800L |
|---|
| 52442 | #define BIF_CFG_DEV0_EPF3_0_DEVICE_CAP2__TPH_CPLR_SUPPORTED_MASK 0x00003000L |
|---|
| 52443 | #define BIF_CFG_DEV0_EPF3_0_DEVICE_CAP2__LN_SYSTEM_CLS_MASK 0x0000C000L |
|---|
| 52444 | #define BIF_CFG_DEV0_EPF3_0_DEVICE_CAP2__TEN_BIT_TAG_COMPLETER_SUPPORTED_MASK 0x00010000L |
|---|
| 52445 | #define BIF_CFG_DEV0_EPF3_0_DEVICE_CAP2__TEN_BIT_TAG_REQUESTER_SUPPORTED_MASK 0x00020000L |
|---|
| 52446 | #define BIF_CFG_DEV0_EPF3_0_DEVICE_CAP2__OBFF_SUPPORTED_MASK 0x000C0000L |
|---|
| 52447 | #define BIF_CFG_DEV0_EPF3_0_DEVICE_CAP2__EXTENDED_FMT_FIELD_SUPPORTED_MASK 0x00100000L |
|---|
| 52448 | #define BIF_CFG_DEV0_EPF3_0_DEVICE_CAP2__END_END_TLP_PREFIX_SUPPORTED_MASK 0x00200000L |
|---|
| 52449 | #define BIF_CFG_DEV0_EPF3_0_DEVICE_CAP2__MAX_END_END_TLP_PREFIXES_MASK 0x00C00000L |
|---|
| 52450 | #define BIF_CFG_DEV0_EPF3_0_DEVICE_CAP2__EMER_POWER_REDUCTION_SUPPORTED_MASK 0x03000000L |
|---|
| 52451 | #define BIF_CFG_DEV0_EPF3_0_DEVICE_CAP2__EMER_POWER_REDUCTION_INIT_REQ_MASK 0x04000000L |
|---|
| 52452 | #define BIF_CFG_DEV0_EPF3_0_DEVICE_CAP2__FRS_SUPPORTED_MASK 0x80000000L |
|---|
| 52453 | //BIF_CFG_DEV0_EPF3_0_DEVICE_CNTL2 |
|---|
| 52454 | #define BIF_CFG_DEV0_EPF3_0_DEVICE_CNTL2__CPL_TIMEOUT_VALUE__SHIFT 0x0 |
|---|
| 52455 | #define BIF_CFG_DEV0_EPF3_0_DEVICE_CNTL2__CPL_TIMEOUT_DIS__SHIFT 0x4 |
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| 52456 | #define BIF_CFG_DEV0_EPF3_0_DEVICE_CNTL2__ARI_FORWARDING_EN__SHIFT 0x5 |
|---|
| 52457 | #define BIF_CFG_DEV0_EPF3_0_DEVICE_CNTL2__ATOMICOP_REQUEST_EN__SHIFT 0x6 |
|---|
| 52458 | #define BIF_CFG_DEV0_EPF3_0_DEVICE_CNTL2__ATOMICOP_EGRESS_BLOCKING__SHIFT 0x7 |
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| 52477 | #define BIF_CFG_DEV0_EPF3_0_DEVICE_CNTL2__END_END_TLP_PREFIX_BLOCKING_MASK 0x8000L |
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| 52493 | #define BIF_CFG_DEV0_EPF3_0_LINK_CAP2__RTM1_PRESENCE_DET_SUPPORT_MASK 0x00800000L |
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| 52494 | #define BIF_CFG_DEV0_EPF3_0_LINK_CAP2__RTM2_PRESENCE_DET_SUPPORT_MASK 0x01000000L |
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| 52505 | #define BIF_CFG_DEV0_EPF3_0_LINK_CNTL2__TARGET_LINK_SPEED_MASK 0x000FL |
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| 52506 | #define BIF_CFG_DEV0_EPF3_0_LINK_CNTL2__ENTER_COMPLIANCE_MASK 0x0010L |
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| 52507 | #define BIF_CFG_DEV0_EPF3_0_LINK_CNTL2__HW_AUTONOMOUS_SPEED_DISABLE_MASK 0x0020L |
|---|
| 52508 | #define BIF_CFG_DEV0_EPF3_0_LINK_CNTL2__SELECTABLE_DEEMPHASIS_MASK 0x0040L |
|---|
| 52509 | #define BIF_CFG_DEV0_EPF3_0_LINK_CNTL2__XMIT_MARGIN_MASK 0x0380L |
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| 52510 | #define BIF_CFG_DEV0_EPF3_0_LINK_CNTL2__ENTER_MOD_COMPLIANCE_MASK 0x0400L |
|---|
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|---|
| 52518 | #define BIF_CFG_DEV0_EPF3_0_LINK_STATUS2__EQUALIZATION_PHASE3_SUCCESS_8GT__SHIFT 0x4 |
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| 52519 | #define BIF_CFG_DEV0_EPF3_0_LINK_STATUS2__LINK_EQUALIZATION_REQUEST_8GT__SHIFT 0x5 |
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| 52520 | #define BIF_CFG_DEV0_EPF3_0_LINK_STATUS2__RTM1_PRESENCE_DET__SHIFT 0x6 |
|---|
| 52521 | #define BIF_CFG_DEV0_EPF3_0_LINK_STATUS2__RTM2_PRESENCE_DET__SHIFT 0x7 |
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| 52522 | #define BIF_CFG_DEV0_EPF3_0_LINK_STATUS2__CROSSLINK_RESOLUTION__SHIFT 0x8 |
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| 52523 | #define BIF_CFG_DEV0_EPF3_0_LINK_STATUS2__DOWNSTREAM_COMPONENT_PRESENCE__SHIFT 0xc |
|---|
| 52524 | #define BIF_CFG_DEV0_EPF3_0_LINK_STATUS2__DRS_MESSAGE_RECEIVED__SHIFT 0xf |
|---|
| 52525 | #define BIF_CFG_DEV0_EPF3_0_LINK_STATUS2__CUR_DEEMPHASIS_LEVEL_MASK 0x0001L |
|---|
| 52526 | #define BIF_CFG_DEV0_EPF3_0_LINK_STATUS2__EQUALIZATION_COMPLETE_8GT_MASK 0x0002L |
|---|
| 52527 | #define BIF_CFG_DEV0_EPF3_0_LINK_STATUS2__EQUALIZATION_PHASE1_SUCCESS_8GT_MASK 0x0004L |
|---|
| 52528 | #define BIF_CFG_DEV0_EPF3_0_LINK_STATUS2__EQUALIZATION_PHASE2_SUCCESS_8GT_MASK 0x0008L |
|---|
| 52529 | #define BIF_CFG_DEV0_EPF3_0_LINK_STATUS2__EQUALIZATION_PHASE3_SUCCESS_8GT_MASK 0x0010L |
|---|
| 52530 | #define BIF_CFG_DEV0_EPF3_0_LINK_STATUS2__LINK_EQUALIZATION_REQUEST_8GT_MASK 0x0020L |
|---|
| 52531 | #define BIF_CFG_DEV0_EPF3_0_LINK_STATUS2__RTM1_PRESENCE_DET_MASK 0x0040L |
|---|
| 52532 | #define BIF_CFG_DEV0_EPF3_0_LINK_STATUS2__RTM2_PRESENCE_DET_MASK 0x0080L |
|---|
| 52533 | #define BIF_CFG_DEV0_EPF3_0_LINK_STATUS2__CROSSLINK_RESOLUTION_MASK 0x0300L |
|---|
| 52534 | #define BIF_CFG_DEV0_EPF3_0_LINK_STATUS2__DOWNSTREAM_COMPONENT_PRESENCE_MASK 0x7000L |
|---|
| 52535 | #define BIF_CFG_DEV0_EPF3_0_LINK_STATUS2__DRS_MESSAGE_RECEIVED_MASK 0x8000L |
|---|
| 52536 | //BIF_CFG_DEV0_EPF3_0_MSI_CAP_LIST |
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| 52537 | #define BIF_CFG_DEV0_EPF3_0_MSI_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
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|---|
| 52539 | #define BIF_CFG_DEV0_EPF3_0_MSI_CAP_LIST__CAP_ID_MASK 0x00FFL |
|---|
| 52540 | #define BIF_CFG_DEV0_EPF3_0_MSI_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
|---|
| 52541 | //BIF_CFG_DEV0_EPF3_0_MSI_MSG_CNTL |
|---|
| 52542 | #define BIF_CFG_DEV0_EPF3_0_MSI_MSG_CNTL__MSI_EN__SHIFT 0x0 |
|---|
| 52543 | #define BIF_CFG_DEV0_EPF3_0_MSI_MSG_CNTL__MSI_MULTI_CAP__SHIFT 0x1 |
|---|
| 52544 | #define BIF_CFG_DEV0_EPF3_0_MSI_MSG_CNTL__MSI_MULTI_EN__SHIFT 0x4 |
|---|
| 52545 | #define BIF_CFG_DEV0_EPF3_0_MSI_MSG_CNTL__MSI_64BIT__SHIFT 0x7 |
|---|
| 52546 | #define BIF_CFG_DEV0_EPF3_0_MSI_MSG_CNTL__MSI_PERVECTOR_MASKING_CAP__SHIFT 0x8 |
|---|
| 52547 | #define BIF_CFG_DEV0_EPF3_0_MSI_MSG_CNTL__MSI_EXT_MSG_DATA_CAP__SHIFT 0x9 |
|---|
| 52548 | #define BIF_CFG_DEV0_EPF3_0_MSI_MSG_CNTL__MSI_EXT_MSG_DATA_EN__SHIFT 0xa |
|---|
| 52549 | #define BIF_CFG_DEV0_EPF3_0_MSI_MSG_CNTL__MSI_EN_MASK 0x0001L |
|---|
| 52550 | #define BIF_CFG_DEV0_EPF3_0_MSI_MSG_CNTL__MSI_MULTI_CAP_MASK 0x000EL |
|---|
| 52551 | #define BIF_CFG_DEV0_EPF3_0_MSI_MSG_CNTL__MSI_MULTI_EN_MASK 0x0070L |
|---|
| 52552 | #define BIF_CFG_DEV0_EPF3_0_MSI_MSG_CNTL__MSI_64BIT_MASK 0x0080L |
|---|
| 52553 | #define BIF_CFG_DEV0_EPF3_0_MSI_MSG_CNTL__MSI_PERVECTOR_MASKING_CAP_MASK 0x0100L |
|---|
| 52554 | #define BIF_CFG_DEV0_EPF3_0_MSI_MSG_CNTL__MSI_EXT_MSG_DATA_CAP_MASK 0x0200L |
|---|
| 52555 | #define BIF_CFG_DEV0_EPF3_0_MSI_MSG_CNTL__MSI_EXT_MSG_DATA_EN_MASK 0x0400L |
|---|
| 52556 | //BIF_CFG_DEV0_EPF3_0_MSI_MSG_ADDR_LO |
|---|
| 52557 | #define BIF_CFG_DEV0_EPF3_0_MSI_MSG_ADDR_LO__MSI_MSG_ADDR_LO__SHIFT 0x2 |
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| 52558 | #define BIF_CFG_DEV0_EPF3_0_MSI_MSG_ADDR_LO__MSI_MSG_ADDR_LO_MASK 0xFFFFFFFCL |
|---|
| 52559 | //BIF_CFG_DEV0_EPF3_0_MSI_MSG_ADDR_HI |
|---|
| 52560 | #define BIF_CFG_DEV0_EPF3_0_MSI_MSG_ADDR_HI__MSI_MSG_ADDR_HI__SHIFT 0x0 |
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| 52561 | #define BIF_CFG_DEV0_EPF3_0_MSI_MSG_ADDR_HI__MSI_MSG_ADDR_HI_MASK 0xFFFFFFFFL |
|---|
| 52562 | //BIF_CFG_DEV0_EPF3_0_MSI_MSG_DATA |
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| 52563 | #define BIF_CFG_DEV0_EPF3_0_MSI_MSG_DATA__MSI_DATA__SHIFT 0x0 |
|---|
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| 52565 | //BIF_CFG_DEV0_EPF3_0_MSI_EXT_MSG_DATA |
|---|
| 52566 | #define BIF_CFG_DEV0_EPF3_0_MSI_EXT_MSG_DATA__MSI_EXT_DATA__SHIFT 0x0 |
|---|
| 52567 | #define BIF_CFG_DEV0_EPF3_0_MSI_EXT_MSG_DATA__MSI_EXT_DATA_MASK 0xFFFFL |
|---|
| 52568 | //BIF_CFG_DEV0_EPF3_0_MSI_MASK |
|---|
| 52569 | #define BIF_CFG_DEV0_EPF3_0_MSI_MASK__MSI_MASK__SHIFT 0x0 |
|---|
| 52570 | #define BIF_CFG_DEV0_EPF3_0_MSI_MASK__MSI_MASK_MASK 0xFFFFFFFFL |
|---|
| 52571 | //BIF_CFG_DEV0_EPF3_0_MSI_MSG_DATA_64 |
|---|
| 52572 | #define BIF_CFG_DEV0_EPF3_0_MSI_MSG_DATA_64__MSI_DATA_64__SHIFT 0x0 |
|---|
| 52573 | #define BIF_CFG_DEV0_EPF3_0_MSI_MSG_DATA_64__MSI_DATA_64_MASK 0xFFFFL |
|---|
| 52574 | //BIF_CFG_DEV0_EPF3_0_MSI_EXT_MSG_DATA_64 |
|---|
| 52575 | #define BIF_CFG_DEV0_EPF3_0_MSI_EXT_MSG_DATA_64__MSI_EXT_DATA_64__SHIFT 0x0 |
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| 52576 | #define BIF_CFG_DEV0_EPF3_0_MSI_EXT_MSG_DATA_64__MSI_EXT_DATA_64_MASK 0xFFFFL |
|---|
| 52577 | //BIF_CFG_DEV0_EPF3_0_MSI_MASK_64 |
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| 52578 | #define BIF_CFG_DEV0_EPF3_0_MSI_MASK_64__MSI_MASK_64__SHIFT 0x0 |
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| 52582 | #define BIF_CFG_DEV0_EPF3_0_MSI_PENDING__MSI_PENDING_MASK 0xFFFFFFFFL |
|---|
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| 52589 | #define BIF_CFG_DEV0_EPF3_0_MSIX_CAP_LIST__CAP_ID_MASK 0x00FFL |
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| 52590 | #define BIF_CFG_DEV0_EPF3_0_MSIX_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
|---|
| 52591 | //BIF_CFG_DEV0_EPF3_0_MSIX_MSG_CNTL |
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| 52592 | #define BIF_CFG_DEV0_EPF3_0_MSIX_MSG_CNTL__MSIX_TABLE_SIZE__SHIFT 0x0 |
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| 52593 | #define BIF_CFG_DEV0_EPF3_0_MSIX_MSG_CNTL__MSIX_FUNC_MASK__SHIFT 0xe |
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| 52594 | #define BIF_CFG_DEV0_EPF3_0_MSIX_MSG_CNTL__MSIX_EN__SHIFT 0xf |
|---|
| 52595 | #define BIF_CFG_DEV0_EPF3_0_MSIX_MSG_CNTL__MSIX_TABLE_SIZE_MASK 0x07FFL |
|---|
| 52596 | #define BIF_CFG_DEV0_EPF3_0_MSIX_MSG_CNTL__MSIX_FUNC_MASK_MASK 0x4000L |
|---|
| 52597 | #define BIF_CFG_DEV0_EPF3_0_MSIX_MSG_CNTL__MSIX_EN_MASK 0x8000L |
|---|
| 52598 | //BIF_CFG_DEV0_EPF3_0_MSIX_TABLE |
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| 52599 | #define BIF_CFG_DEV0_EPF3_0_MSIX_TABLE__MSIX_TABLE_BIR__SHIFT 0x0 |
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| 52600 | #define BIF_CFG_DEV0_EPF3_0_MSIX_TABLE__MSIX_TABLE_OFFSET__SHIFT 0x3 |
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| 52601 | #define BIF_CFG_DEV0_EPF3_0_MSIX_TABLE__MSIX_TABLE_BIR_MASK 0x00000007L |
|---|
| 52602 | #define BIF_CFG_DEV0_EPF3_0_MSIX_TABLE__MSIX_TABLE_OFFSET_MASK 0xFFFFFFF8L |
|---|
| 52603 | //BIF_CFG_DEV0_EPF3_0_MSIX_PBA |
|---|
| 52604 | #define BIF_CFG_DEV0_EPF3_0_MSIX_PBA__MSIX_PBA_BIR__SHIFT 0x0 |
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| 52605 | #define BIF_CFG_DEV0_EPF3_0_MSIX_PBA__MSIX_PBA_OFFSET__SHIFT 0x3 |
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| 52606 | #define BIF_CFG_DEV0_EPF3_0_MSIX_PBA__MSIX_PBA_BIR_MASK 0x00000007L |
|---|
| 52607 | #define BIF_CFG_DEV0_EPF3_0_MSIX_PBA__MSIX_PBA_OFFSET_MASK 0xFFFFFFF8L |
|---|
| 52608 | //BIF_CFG_DEV0_EPF3_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST |
|---|
| 52609 | #define BIF_CFG_DEV0_EPF3_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
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| 52611 | #define BIF_CFG_DEV0_EPF3_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
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| 52612 | #define BIF_CFG_DEV0_EPF3_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 52613 | #define BIF_CFG_DEV0_EPF3_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
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| 52614 | #define BIF_CFG_DEV0_EPF3_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 52615 | //BIF_CFG_DEV0_EPF3_0_PCIE_VENDOR_SPECIFIC_HDR |
|---|
| 52616 | #define BIF_CFG_DEV0_EPF3_0_PCIE_VENDOR_SPECIFIC_HDR__VSEC_ID__SHIFT 0x0 |
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| 52617 | #define BIF_CFG_DEV0_EPF3_0_PCIE_VENDOR_SPECIFIC_HDR__VSEC_REV__SHIFT 0x10 |
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| 52618 | #define BIF_CFG_DEV0_EPF3_0_PCIE_VENDOR_SPECIFIC_HDR__VSEC_LENGTH__SHIFT 0x14 |
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| 52757 | //BIF_CFG_DEV0_EPF3_0_PCIE_CORR_ERR_MASK |
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| 52758 | #define BIF_CFG_DEV0_EPF3_0_PCIE_CORR_ERR_MASK__RCV_ERR_MASK__SHIFT 0x0 |
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| 52885 | #define BIF_CFG_DEV0_EPF3_0_PCIE_BAR6_CAP__BAR_SIZE_SUPPORTED__SHIFT 0x4 |
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| 52892 | #define BIF_CFG_DEV0_EPF3_0_PCIE_BAR6_CNTL__BAR_INDEX_MASK 0x00000007L |
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| 52893 | #define BIF_CFG_DEV0_EPF3_0_PCIE_BAR6_CNTL__BAR_TOTAL_NUM_MASK 0x000000E0L |
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| 52894 | #define BIF_CFG_DEV0_EPF3_0_PCIE_BAR6_CNTL__BAR_SIZE_MASK 0x00003F00L |
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| 52903 | //BIF_CFG_DEV0_EPF3_0_PCIE_PWR_BUDGET_DATA_SELECT |
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| 52914 | #define BIF_CFG_DEV0_EPF3_0_PCIE_PWR_BUDGET_DATA__DATA_SCALE_MASK 0x00000300L |
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| 52915 | #define BIF_CFG_DEV0_EPF3_0_PCIE_PWR_BUDGET_DATA__PM_SUB_STATE_MASK 0x00001C00L |
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| 52916 | #define BIF_CFG_DEV0_EPF3_0_PCIE_PWR_BUDGET_DATA__PM_STATE_MASK 0x00006000L |
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| 52917 | #define BIF_CFG_DEV0_EPF3_0_PCIE_PWR_BUDGET_DATA__TYPE_MASK 0x00038000L |
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| 52958 | #define BIF_CFG_DEV0_EPF3_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_2__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
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| 52964 | #define BIF_CFG_DEV0_EPF3_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_4__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
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| 52966 | //BIF_CFG_DEV0_EPF3_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_5 |
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| 52967 | #define BIF_CFG_DEV0_EPF3_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_5__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
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| 52968 | #define BIF_CFG_DEV0_EPF3_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_5__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
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| 52969 | //BIF_CFG_DEV0_EPF3_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_6 |
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| 52970 | #define BIF_CFG_DEV0_EPF3_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_6__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
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| 52971 | #define BIF_CFG_DEV0_EPF3_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_6__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
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| 52972 | //BIF_CFG_DEV0_EPF3_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_7 |
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| 52973 | #define BIF_CFG_DEV0_EPF3_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_7__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
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| 52974 | #define BIF_CFG_DEV0_EPF3_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_7__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
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| 52975 | //BIF_CFG_DEV0_EPF3_0_PCIE_ACS_ENH_CAP_LIST |
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| 52976 | #define BIF_CFG_DEV0_EPF3_0_PCIE_ACS_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
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| 52978 | #define BIF_CFG_DEV0_EPF3_0_PCIE_ACS_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
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| 52979 | #define BIF_CFG_DEV0_EPF3_0_PCIE_ACS_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
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| 52980 | #define BIF_CFG_DEV0_EPF3_0_PCIE_ACS_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 52981 | #define BIF_CFG_DEV0_EPF3_0_PCIE_ACS_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
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| 52982 | //BIF_CFG_DEV0_EPF3_0_PCIE_ACS_CAP |
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| 52983 | #define BIF_CFG_DEV0_EPF3_0_PCIE_ACS_CAP__SOURCE_VALIDATION__SHIFT 0x0 |
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| 52986 | #define BIF_CFG_DEV0_EPF3_0_PCIE_ACS_CAP__P2P_COMPLETION_REDIRECT__SHIFT 0x3 |
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| 52987 | #define BIF_CFG_DEV0_EPF3_0_PCIE_ACS_CAP__UPSTREAM_FORWARDING__SHIFT 0x4 |
|---|
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|---|
| 52990 | #define BIF_CFG_DEV0_EPF3_0_PCIE_ACS_CAP__EGRESS_CONTROL_VECTOR_SIZE__SHIFT 0x8 |
|---|
| 52991 | #define BIF_CFG_DEV0_EPF3_0_PCIE_ACS_CAP__SOURCE_VALIDATION_MASK 0x0001L |
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| 52992 | #define BIF_CFG_DEV0_EPF3_0_PCIE_ACS_CAP__TRANSLATION_BLOCKING_MASK 0x0002L |
|---|
| 52993 | #define BIF_CFG_DEV0_EPF3_0_PCIE_ACS_CAP__P2P_REQUEST_REDIRECT_MASK 0x0004L |
|---|
| 52994 | #define BIF_CFG_DEV0_EPF3_0_PCIE_ACS_CAP__P2P_COMPLETION_REDIRECT_MASK 0x0008L |
|---|
| 52995 | #define BIF_CFG_DEV0_EPF3_0_PCIE_ACS_CAP__UPSTREAM_FORWARDING_MASK 0x0010L |
|---|
| 52996 | #define BIF_CFG_DEV0_EPF3_0_PCIE_ACS_CAP__P2P_EGRESS_CONTROL_MASK 0x0020L |
|---|
| 52997 | #define BIF_CFG_DEV0_EPF3_0_PCIE_ACS_CAP__DIRECT_TRANSLATED_P2P_MASK 0x0040L |
|---|
| 52998 | #define BIF_CFG_DEV0_EPF3_0_PCIE_ACS_CAP__EGRESS_CONTROL_VECTOR_SIZE_MASK 0xFF00L |
|---|
| 52999 | //BIF_CFG_DEV0_EPF3_0_PCIE_ACS_CNTL |
|---|
| 53000 | #define BIF_CFG_DEV0_EPF3_0_PCIE_ACS_CNTL__SOURCE_VALIDATION_EN__SHIFT 0x0 |
|---|
| 53001 | #define BIF_CFG_DEV0_EPF3_0_PCIE_ACS_CNTL__TRANSLATION_BLOCKING_EN__SHIFT 0x1 |
|---|
| 53002 | #define BIF_CFG_DEV0_EPF3_0_PCIE_ACS_CNTL__P2P_REQUEST_REDIRECT_EN__SHIFT 0x2 |
|---|
| 53003 | #define BIF_CFG_DEV0_EPF3_0_PCIE_ACS_CNTL__P2P_COMPLETION_REDIRECT_EN__SHIFT 0x3 |
|---|
| 53004 | #define BIF_CFG_DEV0_EPF3_0_PCIE_ACS_CNTL__UPSTREAM_FORWARDING_EN__SHIFT 0x4 |
|---|
| 53005 | #define BIF_CFG_DEV0_EPF3_0_PCIE_ACS_CNTL__P2P_EGRESS_CONTROL_EN__SHIFT 0x5 |
|---|
| 53006 | #define BIF_CFG_DEV0_EPF3_0_PCIE_ACS_CNTL__DIRECT_TRANSLATED_P2P_EN__SHIFT 0x6 |
|---|
| 53007 | #define BIF_CFG_DEV0_EPF3_0_PCIE_ACS_CNTL__SOURCE_VALIDATION_EN_MASK 0x0001L |
|---|
| 53008 | #define BIF_CFG_DEV0_EPF3_0_PCIE_ACS_CNTL__TRANSLATION_BLOCKING_EN_MASK 0x0002L |
|---|
| 53009 | #define BIF_CFG_DEV0_EPF3_0_PCIE_ACS_CNTL__P2P_REQUEST_REDIRECT_EN_MASK 0x0004L |
|---|
| 53010 | #define BIF_CFG_DEV0_EPF3_0_PCIE_ACS_CNTL__P2P_COMPLETION_REDIRECT_EN_MASK 0x0008L |
|---|
| 53011 | #define BIF_CFG_DEV0_EPF3_0_PCIE_ACS_CNTL__UPSTREAM_FORWARDING_EN_MASK 0x0010L |
|---|
| 53012 | #define BIF_CFG_DEV0_EPF3_0_PCIE_ACS_CNTL__P2P_EGRESS_CONTROL_EN_MASK 0x0020L |
|---|
| 53013 | #define BIF_CFG_DEV0_EPF3_0_PCIE_ACS_CNTL__DIRECT_TRANSLATED_P2P_EN_MASK 0x0040L |
|---|
| 53014 | //BIF_CFG_DEV0_EPF3_0_PCIE_PASID_ENH_CAP_LIST |
|---|
| 53015 | #define BIF_CFG_DEV0_EPF3_0_PCIE_PASID_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 53016 | #define BIF_CFG_DEV0_EPF3_0_PCIE_PASID_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 53017 | #define BIF_CFG_DEV0_EPF3_0_PCIE_PASID_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 53018 | #define BIF_CFG_DEV0_EPF3_0_PCIE_PASID_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 53019 | #define BIF_CFG_DEV0_EPF3_0_PCIE_PASID_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 53020 | #define BIF_CFG_DEV0_EPF3_0_PCIE_PASID_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 53021 | //BIF_CFG_DEV0_EPF3_0_PCIE_PASID_CAP |
|---|
| 53022 | #define BIF_CFG_DEV0_EPF3_0_PCIE_PASID_CAP__PASID_EXE_PERMISSION_SUPPORTED__SHIFT 0x1 |
|---|
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|---|
| 53024 | #define BIF_CFG_DEV0_EPF3_0_PCIE_PASID_CAP__MAX_PASID_WIDTH__SHIFT 0x8 |
|---|
| 53025 | #define BIF_CFG_DEV0_EPF3_0_PCIE_PASID_CAP__PASID_EXE_PERMISSION_SUPPORTED_MASK 0x0002L |
|---|
| 53026 | #define BIF_CFG_DEV0_EPF3_0_PCIE_PASID_CAP__PASID_PRIV_MODE_SUPPORTED_MASK 0x0004L |
|---|
| 53027 | #define BIF_CFG_DEV0_EPF3_0_PCIE_PASID_CAP__MAX_PASID_WIDTH_MASK 0x1F00L |
|---|
| 53028 | //BIF_CFG_DEV0_EPF3_0_PCIE_PASID_CNTL |
|---|
| 53029 | #define BIF_CFG_DEV0_EPF3_0_PCIE_PASID_CNTL__PASID_ENABLE__SHIFT 0x0 |
|---|
| 53030 | #define BIF_CFG_DEV0_EPF3_0_PCIE_PASID_CNTL__PASID_EXE_PERMISSION_ENABLE__SHIFT 0x1 |
|---|
| 53031 | #define BIF_CFG_DEV0_EPF3_0_PCIE_PASID_CNTL__PASID_PRIV_MODE_SUPPORTED_ENABLE__SHIFT 0x2 |
|---|
| 53032 | #define BIF_CFG_DEV0_EPF3_0_PCIE_PASID_CNTL__PASID_ENABLE_MASK 0x0001L |
|---|
| 53033 | #define BIF_CFG_DEV0_EPF3_0_PCIE_PASID_CNTL__PASID_EXE_PERMISSION_ENABLE_MASK 0x0002L |
|---|
| 53034 | #define BIF_CFG_DEV0_EPF3_0_PCIE_PASID_CNTL__PASID_PRIV_MODE_SUPPORTED_ENABLE_MASK 0x0004L |
|---|
| 53035 | //BIF_CFG_DEV0_EPF3_0_PCIE_ARI_ENH_CAP_LIST |
|---|
| 53036 | #define BIF_CFG_DEV0_EPF3_0_PCIE_ARI_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
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| 53037 | #define BIF_CFG_DEV0_EPF3_0_PCIE_ARI_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 53038 | #define BIF_CFG_DEV0_EPF3_0_PCIE_ARI_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 53039 | #define BIF_CFG_DEV0_EPF3_0_PCIE_ARI_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 53040 | #define BIF_CFG_DEV0_EPF3_0_PCIE_ARI_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 53041 | #define BIF_CFG_DEV0_EPF3_0_PCIE_ARI_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 53042 | //BIF_CFG_DEV0_EPF3_0_PCIE_ARI_CAP |
|---|
| 53043 | #define BIF_CFG_DEV0_EPF3_0_PCIE_ARI_CAP__ARI_MFVC_FUNC_GROUPS_CAP__SHIFT 0x0 |
|---|
| 53044 | #define BIF_CFG_DEV0_EPF3_0_PCIE_ARI_CAP__ARI_ACS_FUNC_GROUPS_CAP__SHIFT 0x1 |
|---|
| 53045 | #define BIF_CFG_DEV0_EPF3_0_PCIE_ARI_CAP__ARI_NEXT_FUNC_NUM__SHIFT 0x8 |
|---|
| 53046 | #define BIF_CFG_DEV0_EPF3_0_PCIE_ARI_CAP__ARI_MFVC_FUNC_GROUPS_CAP_MASK 0x0001L |
|---|
| 53047 | #define BIF_CFG_DEV0_EPF3_0_PCIE_ARI_CAP__ARI_ACS_FUNC_GROUPS_CAP_MASK 0x0002L |
|---|
| 53048 | #define BIF_CFG_DEV0_EPF3_0_PCIE_ARI_CAP__ARI_NEXT_FUNC_NUM_MASK 0xFF00L |
|---|
| 53049 | //BIF_CFG_DEV0_EPF3_0_PCIE_ARI_CNTL |
|---|
| 53050 | #define BIF_CFG_DEV0_EPF3_0_PCIE_ARI_CNTL__ARI_MFVC_FUNC_GROUPS_EN__SHIFT 0x0 |
|---|
| 53051 | #define BIF_CFG_DEV0_EPF3_0_PCIE_ARI_CNTL__ARI_ACS_FUNC_GROUPS_EN__SHIFT 0x1 |
|---|
| 53052 | #define BIF_CFG_DEV0_EPF3_0_PCIE_ARI_CNTL__ARI_FUNCTION_GROUP__SHIFT 0x4 |
|---|
| 53053 | #define BIF_CFG_DEV0_EPF3_0_PCIE_ARI_CNTL__ARI_MFVC_FUNC_GROUPS_EN_MASK 0x0001L |
|---|
| 53054 | #define BIF_CFG_DEV0_EPF3_0_PCIE_ARI_CNTL__ARI_ACS_FUNC_GROUPS_EN_MASK 0x0002L |
|---|
| 53055 | #define BIF_CFG_DEV0_EPF3_0_PCIE_ARI_CNTL__ARI_FUNCTION_GROUP_MASK 0x0070L |
|---|
| 53056 | |
|---|
| 53057 | |
|---|
| 53058 | // addressBlock: nbio_nbif0_bif_cfg_dev0_epf4_bifcfgdecp |
|---|
| 53059 | //BIF_CFG_DEV0_EPF4_0_VENDOR_ID |
|---|
| 53060 | #define BIF_CFG_DEV0_EPF4_0_VENDOR_ID__VENDOR_ID__SHIFT 0x0 |
|---|
| 53061 | #define BIF_CFG_DEV0_EPF4_0_VENDOR_ID__VENDOR_ID_MASK 0xFFFFL |
|---|
| 53062 | //BIF_CFG_DEV0_EPF4_0_DEVICE_ID |
|---|
| 53063 | #define BIF_CFG_DEV0_EPF4_0_DEVICE_ID__DEVICE_ID__SHIFT 0x0 |
|---|
| 53064 | #define BIF_CFG_DEV0_EPF4_0_DEVICE_ID__DEVICE_ID_MASK 0xFFFFL |
|---|
| 53065 | //BIF_CFG_DEV0_EPF4_0_COMMAND |
|---|
| 53066 | #define BIF_CFG_DEV0_EPF4_0_COMMAND__IO_ACCESS_EN__SHIFT 0x0 |
|---|
| 53067 | #define BIF_CFG_DEV0_EPF4_0_COMMAND__MEM_ACCESS_EN__SHIFT 0x1 |
|---|
| 53068 | #define BIF_CFG_DEV0_EPF4_0_COMMAND__BUS_MASTER_EN__SHIFT 0x2 |
|---|
| 53069 | #define BIF_CFG_DEV0_EPF4_0_COMMAND__SPECIAL_CYCLE_EN__SHIFT 0x3 |
|---|
| 53070 | #define BIF_CFG_DEV0_EPF4_0_COMMAND__MEM_WRITE_INVALIDATE_EN__SHIFT 0x4 |
|---|
| 53071 | #define BIF_CFG_DEV0_EPF4_0_COMMAND__PAL_SNOOP_EN__SHIFT 0x5 |
|---|
| 53072 | #define BIF_CFG_DEV0_EPF4_0_COMMAND__PARITY_ERROR_RESPONSE__SHIFT 0x6 |
|---|
| 53073 | #define BIF_CFG_DEV0_EPF4_0_COMMAND__AD_STEPPING__SHIFT 0x7 |
|---|
| 53074 | #define BIF_CFG_DEV0_EPF4_0_COMMAND__SERR_EN__SHIFT 0x8 |
|---|
| 53075 | #define BIF_CFG_DEV0_EPF4_0_COMMAND__FAST_B2B_EN__SHIFT 0x9 |
|---|
| 53076 | #define BIF_CFG_DEV0_EPF4_0_COMMAND__INT_DIS__SHIFT 0xa |
|---|
| 53077 | #define BIF_CFG_DEV0_EPF4_0_COMMAND__IO_ACCESS_EN_MASK 0x0001L |
|---|
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| 53143 | #define BIF_CFG_DEV0_EPF4_0_BIST__BIST_STRT_MASK 0x40L |
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| 53144 | #define BIF_CFG_DEV0_EPF4_0_BIST__BIST_CAP_MASK 0x80L |
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| 53146 | #define BIF_CFG_DEV0_EPF4_0_BASE_ADDR_1__BASE_ADDR__SHIFT 0x0 |
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| 53149 | #define BIF_CFG_DEV0_EPF4_0_BASE_ADDR_2__BASE_ADDR__SHIFT 0x0 |
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| 53164 | #define BIF_CFG_DEV0_EPF4_0_CARDBUS_CIS_PTR__CARDBUS_CIS_PTR__SHIFT 0x0 |
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| 53165 | #define BIF_CFG_DEV0_EPF4_0_CARDBUS_CIS_PTR__CARDBUS_CIS_PTR_MASK 0xFFFFFFFFL |
|---|
| 53166 | //BIF_CFG_DEV0_EPF4_0_ADAPTER_ID |
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| 53167 | #define BIF_CFG_DEV0_EPF4_0_ADAPTER_ID__SUBSYSTEM_VENDOR_ID__SHIFT 0x0 |
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| 53171 | //BIF_CFG_DEV0_EPF4_0_ROM_BASE_ADDR |
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| 53172 | #define BIF_CFG_DEV0_EPF4_0_ROM_BASE_ADDR__BASE_ADDR__SHIFT 0x0 |
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|---|
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|---|
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|---|
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|---|
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| 53182 | #define BIF_CFG_DEV0_EPF4_0_INTERRUPT_PIN__INTERRUPT_PIN_MASK 0xFFL |
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| 53187 | #define BIF_CFG_DEV0_EPF4_0_MAX_LATENCY__MAX_LAT__SHIFT 0x0 |
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|---|
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|---|
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|---|
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| 53196 | //BIF_CFG_DEV0_EPF4_0_ADAPTER_ID_W |
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|---|
| 53200 | #define BIF_CFG_DEV0_EPF4_0_ADAPTER_ID_W__SUBSYSTEM_ID_MASK 0xFFFF0000L |
|---|
| 53201 | //BIF_CFG_DEV0_EPF4_0_PMI_CAP_LIST |
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|---|
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| 53205 | #define BIF_CFG_DEV0_EPF4_0_PMI_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
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|---|
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|---|
| 53216 | #define BIF_CFG_DEV0_EPF4_0_PMI_CAP__PME_CLOCK_MASK 0x0008L |
|---|
| 53217 | #define BIF_CFG_DEV0_EPF4_0_PMI_CAP__IMMEDIATE_READINESS_ON_RETURN_TO_D0_MASK 0x0010L |
|---|
| 53218 | #define BIF_CFG_DEV0_EPF4_0_PMI_CAP__DEV_SPECIFIC_INIT_MASK 0x0020L |
|---|
| 53219 | #define BIF_CFG_DEV0_EPF4_0_PMI_CAP__AUX_CURRENT_MASK 0x01C0L |
|---|
| 53220 | #define BIF_CFG_DEV0_EPF4_0_PMI_CAP__D1_SUPPORT_MASK 0x0200L |
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| 53221 | #define BIF_CFG_DEV0_EPF4_0_PMI_CAP__D2_SUPPORT_MASK 0x0400L |
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| 53222 | #define BIF_CFG_DEV0_EPF4_0_PMI_CAP__PME_SUPPORT_MASK 0xF800L |
|---|
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| 53227 | #define BIF_CFG_DEV0_EPF4_0_PMI_STATUS_CNTL__DATA_SELECT__SHIFT 0x9 |
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| 53229 | #define BIF_CFG_DEV0_EPF4_0_PMI_STATUS_CNTL__PME_STATUS__SHIFT 0xf |
|---|
| 53230 | #define BIF_CFG_DEV0_EPF4_0_PMI_STATUS_CNTL__B2_B3_SUPPORT__SHIFT 0x16 |
|---|
| 53231 | #define BIF_CFG_DEV0_EPF4_0_PMI_STATUS_CNTL__BUS_PWR_EN__SHIFT 0x17 |
|---|
| 53232 | #define BIF_CFG_DEV0_EPF4_0_PMI_STATUS_CNTL__PMI_DATA__SHIFT 0x18 |
|---|
| 53233 | #define BIF_CFG_DEV0_EPF4_0_PMI_STATUS_CNTL__POWER_STATE_MASK 0x00000003L |
|---|
| 53234 | #define BIF_CFG_DEV0_EPF4_0_PMI_STATUS_CNTL__NO_SOFT_RESET_MASK 0x00000008L |
|---|
| 53235 | #define BIF_CFG_DEV0_EPF4_0_PMI_STATUS_CNTL__PME_EN_MASK 0x00000100L |
|---|
| 53236 | #define BIF_CFG_DEV0_EPF4_0_PMI_STATUS_CNTL__DATA_SELECT_MASK 0x00001E00L |
|---|
| 53237 | #define BIF_CFG_DEV0_EPF4_0_PMI_STATUS_CNTL__DATA_SCALE_MASK 0x00006000L |
|---|
| 53238 | #define BIF_CFG_DEV0_EPF4_0_PMI_STATUS_CNTL__PME_STATUS_MASK 0x00008000L |
|---|
| 53239 | #define BIF_CFG_DEV0_EPF4_0_PMI_STATUS_CNTL__B2_B3_SUPPORT_MASK 0x00400000L |
|---|
| 53240 | #define BIF_CFG_DEV0_EPF4_0_PMI_STATUS_CNTL__BUS_PWR_EN_MASK 0x00800000L |
|---|
| 53241 | #define BIF_CFG_DEV0_EPF4_0_PMI_STATUS_CNTL__PMI_DATA_MASK 0xFF000000L |
|---|
| 53242 | //BIF_CFG_DEV0_EPF4_0_SBRN |
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| 53243 | #define BIF_CFG_DEV0_EPF4_0_SBRN__SBRN__SHIFT 0x0 |
|---|
| 53244 | #define BIF_CFG_DEV0_EPF4_0_SBRN__SBRN_MASK 0xFFL |
|---|
| 53245 | //BIF_CFG_DEV0_EPF4_0_FLADJ |
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| 53246 | #define BIF_CFG_DEV0_EPF4_0_FLADJ__FLADJ__SHIFT 0x0 |
|---|
| 53247 | #define BIF_CFG_DEV0_EPF4_0_FLADJ__NFC__SHIFT 0x6 |
|---|
| 53248 | #define BIF_CFG_DEV0_EPF4_0_FLADJ__FLADJ_MASK 0x3FL |
|---|
| 53249 | #define BIF_CFG_DEV0_EPF4_0_FLADJ__NFC_MASK 0x40L |
|---|
| 53250 | //BIF_CFG_DEV0_EPF4_0_DBESL_DBESLD |
|---|
| 53251 | #define BIF_CFG_DEV0_EPF4_0_DBESL_DBESLD__DBESL__SHIFT 0x0 |
|---|
| 53252 | #define BIF_CFG_DEV0_EPF4_0_DBESL_DBESLD__DBESLD__SHIFT 0x4 |
|---|
| 53253 | #define BIF_CFG_DEV0_EPF4_0_DBESL_DBESLD__DBESL_MASK 0x0FL |
|---|
| 53254 | #define BIF_CFG_DEV0_EPF4_0_DBESL_DBESLD__DBESLD_MASK 0xF0L |
|---|
| 53255 | //BIF_CFG_DEV0_EPF4_0_PCIE_CAP_LIST |
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| 53256 | #define BIF_CFG_DEV0_EPF4_0_PCIE_CAP_LIST__CAP_ID__SHIFT 0x0 |
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| 53257 | #define BIF_CFG_DEV0_EPF4_0_PCIE_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
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| 53258 | #define BIF_CFG_DEV0_EPF4_0_PCIE_CAP_LIST__CAP_ID_MASK 0x00FFL |
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| 53259 | #define BIF_CFG_DEV0_EPF4_0_PCIE_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
|---|
| 53260 | //BIF_CFG_DEV0_EPF4_0_PCIE_CAP |
|---|
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| 53327 | #define BIF_CFG_DEV0_EPF4_0_DEVICE_STATUS__EMER_POWER_REDUCTION_DETECTED_MASK 0x0040L |
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| 53341 | #define BIF_CFG_DEV0_EPF4_0_LINK_CAP__LINK_WIDTH_MASK 0x000003F0L |
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| 53342 | #define BIF_CFG_DEV0_EPF4_0_LINK_CAP__PM_SUPPORT_MASK 0x00000C00L |
|---|
| 53343 | #define BIF_CFG_DEV0_EPF4_0_LINK_CAP__L0S_EXIT_LATENCY_MASK 0x00007000L |
|---|
| 53344 | #define BIF_CFG_DEV0_EPF4_0_LINK_CAP__L1_EXIT_LATENCY_MASK 0x00038000L |
|---|
| 53345 | #define BIF_CFG_DEV0_EPF4_0_LINK_CAP__CLOCK_POWER_MANAGEMENT_MASK 0x00040000L |
|---|
| 53346 | #define BIF_CFG_DEV0_EPF4_0_LINK_CAP__SURPRISE_DOWN_ERR_REPORTING_MASK 0x00080000L |
|---|
| 53347 | #define BIF_CFG_DEV0_EPF4_0_LINK_CAP__DL_ACTIVE_REPORTING_CAPABLE_MASK 0x00100000L |
|---|
| 53348 | #define BIF_CFG_DEV0_EPF4_0_LINK_CAP__LINK_BW_NOTIFICATION_CAP_MASK 0x00200000L |
|---|
| 53349 | #define BIF_CFG_DEV0_EPF4_0_LINK_CAP__ASPM_OPTIONALITY_COMPLIANCE_MASK 0x00400000L |
|---|
| 53350 | #define BIF_CFG_DEV0_EPF4_0_LINK_CAP__PORT_NUMBER_MASK 0xFF000000L |
|---|
| 53351 | //BIF_CFG_DEV0_EPF4_0_LINK_CNTL |
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| 53352 | #define BIF_CFG_DEV0_EPF4_0_LINK_CNTL__PM_CONTROL__SHIFT 0x0 |
|---|
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|---|
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|---|
| 53358 | #define BIF_CFG_DEV0_EPF4_0_LINK_CNTL__EXTENDED_SYNC__SHIFT 0x7 |
|---|
| 53359 | #define BIF_CFG_DEV0_EPF4_0_LINK_CNTL__CLOCK_POWER_MANAGEMENT_EN__SHIFT 0x8 |
|---|
| 53360 | #define BIF_CFG_DEV0_EPF4_0_LINK_CNTL__HW_AUTONOMOUS_WIDTH_DISABLE__SHIFT 0x9 |
|---|
| 53361 | #define BIF_CFG_DEV0_EPF4_0_LINK_CNTL__LINK_BW_MANAGEMENT_INT_EN__SHIFT 0xa |
|---|
| 53362 | #define BIF_CFG_DEV0_EPF4_0_LINK_CNTL__LINK_AUTONOMOUS_BW_INT_EN__SHIFT 0xb |
|---|
| 53363 | #define BIF_CFG_DEV0_EPF4_0_LINK_CNTL__DRS_SIGNALING_CONTROL__SHIFT 0xe |
|---|
| 53364 | #define BIF_CFG_DEV0_EPF4_0_LINK_CNTL__PM_CONTROL_MASK 0x0003L |
|---|
| 53365 | #define BIF_CFG_DEV0_EPF4_0_LINK_CNTL__PTM_PROP_DELAY_ADAPT_INTER_B_MASK 0x0004L |
|---|
| 53366 | #define BIF_CFG_DEV0_EPF4_0_LINK_CNTL__READ_CPL_BOUNDARY_MASK 0x0008L |
|---|
| 53367 | #define BIF_CFG_DEV0_EPF4_0_LINK_CNTL__LINK_DIS_MASK 0x0010L |
|---|
| 53368 | #define BIF_CFG_DEV0_EPF4_0_LINK_CNTL__RETRAIN_LINK_MASK 0x0020L |
|---|
| 53369 | #define BIF_CFG_DEV0_EPF4_0_LINK_CNTL__COMMON_CLOCK_CFG_MASK 0x0040L |
|---|
| 53370 | #define BIF_CFG_DEV0_EPF4_0_LINK_CNTL__EXTENDED_SYNC_MASK 0x0080L |
|---|
| 53371 | #define BIF_CFG_DEV0_EPF4_0_LINK_CNTL__CLOCK_POWER_MANAGEMENT_EN_MASK 0x0100L |
|---|
| 53372 | #define BIF_CFG_DEV0_EPF4_0_LINK_CNTL__HW_AUTONOMOUS_WIDTH_DISABLE_MASK 0x0200L |
|---|
| 53373 | #define BIF_CFG_DEV0_EPF4_0_LINK_CNTL__LINK_BW_MANAGEMENT_INT_EN_MASK 0x0400L |
|---|
| 53374 | #define BIF_CFG_DEV0_EPF4_0_LINK_CNTL__LINK_AUTONOMOUS_BW_INT_EN_MASK 0x0800L |
|---|
| 53375 | #define BIF_CFG_DEV0_EPF4_0_LINK_CNTL__DRS_SIGNALING_CONTROL_MASK 0xC000L |
|---|
| 53376 | //BIF_CFG_DEV0_EPF4_0_LINK_STATUS |
|---|
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| 53380 | #define BIF_CFG_DEV0_EPF4_0_LINK_STATUS__SLOT_CLOCK_CFG__SHIFT 0xc |
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| 53381 | #define BIF_CFG_DEV0_EPF4_0_LINK_STATUS__DL_ACTIVE__SHIFT 0xd |
|---|
| 53382 | #define BIF_CFG_DEV0_EPF4_0_LINK_STATUS__LINK_BW_MANAGEMENT_STATUS__SHIFT 0xe |
|---|
| 53383 | #define BIF_CFG_DEV0_EPF4_0_LINK_STATUS__LINK_AUTONOMOUS_BW_STATUS__SHIFT 0xf |
|---|
| 53384 | #define BIF_CFG_DEV0_EPF4_0_LINK_STATUS__CURRENT_LINK_SPEED_MASK 0x000FL |
|---|
| 53385 | #define BIF_CFG_DEV0_EPF4_0_LINK_STATUS__NEGOTIATED_LINK_WIDTH_MASK 0x03F0L |
|---|
| 53386 | #define BIF_CFG_DEV0_EPF4_0_LINK_STATUS__LINK_TRAINING_MASK 0x0800L |
|---|
| 53387 | #define BIF_CFG_DEV0_EPF4_0_LINK_STATUS__SLOT_CLOCK_CFG_MASK 0x1000L |
|---|
| 53388 | #define BIF_CFG_DEV0_EPF4_0_LINK_STATUS__DL_ACTIVE_MASK 0x2000L |
|---|
| 53389 | #define BIF_CFG_DEV0_EPF4_0_LINK_STATUS__LINK_BW_MANAGEMENT_STATUS_MASK 0x4000L |
|---|
| 53390 | #define BIF_CFG_DEV0_EPF4_0_LINK_STATUS__LINK_AUTONOMOUS_BW_STATUS_MASK 0x8000L |
|---|
| 53391 | //BIF_CFG_DEV0_EPF4_0_DEVICE_CAP2 |
|---|
| 53392 | #define BIF_CFG_DEV0_EPF4_0_DEVICE_CAP2__CPL_TIMEOUT_RANGE_SUPPORTED__SHIFT 0x0 |
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| 53393 | #define BIF_CFG_DEV0_EPF4_0_DEVICE_CAP2__CPL_TIMEOUT_DIS_SUPPORTED__SHIFT 0x4 |
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| 53394 | #define BIF_CFG_DEV0_EPF4_0_DEVICE_CAP2__ARI_FORWARDING_SUPPORTED__SHIFT 0x5 |
|---|
| 53395 | #define BIF_CFG_DEV0_EPF4_0_DEVICE_CAP2__ATOMICOP_ROUTING_SUPPORTED__SHIFT 0x6 |
|---|
| 53396 | #define BIF_CFG_DEV0_EPF4_0_DEVICE_CAP2__ATOMICOP_32CMPLT_SUPPORTED__SHIFT 0x7 |
|---|
| 53397 | #define BIF_CFG_DEV0_EPF4_0_DEVICE_CAP2__ATOMICOP_64CMPLT_SUPPORTED__SHIFT 0x8 |
|---|
| 53398 | #define BIF_CFG_DEV0_EPF4_0_DEVICE_CAP2__CAS128_CMPLT_SUPPORTED__SHIFT 0x9 |
|---|
| 53399 | #define BIF_CFG_DEV0_EPF4_0_DEVICE_CAP2__NO_RO_ENABLED_P2P_PASSING__SHIFT 0xa |
|---|
| 53400 | #define BIF_CFG_DEV0_EPF4_0_DEVICE_CAP2__LTR_SUPPORTED__SHIFT 0xb |
|---|
| 53401 | #define BIF_CFG_DEV0_EPF4_0_DEVICE_CAP2__TPH_CPLR_SUPPORTED__SHIFT 0xc |
|---|
| 53402 | #define BIF_CFG_DEV0_EPF4_0_DEVICE_CAP2__LN_SYSTEM_CLS__SHIFT 0xe |
|---|
| 53403 | #define BIF_CFG_DEV0_EPF4_0_DEVICE_CAP2__TEN_BIT_TAG_COMPLETER_SUPPORTED__SHIFT 0x10 |
|---|
| 53404 | #define BIF_CFG_DEV0_EPF4_0_DEVICE_CAP2__TEN_BIT_TAG_REQUESTER_SUPPORTED__SHIFT 0x11 |
|---|
| 53405 | #define BIF_CFG_DEV0_EPF4_0_DEVICE_CAP2__OBFF_SUPPORTED__SHIFT 0x12 |
|---|
| 53406 | #define BIF_CFG_DEV0_EPF4_0_DEVICE_CAP2__EXTENDED_FMT_FIELD_SUPPORTED__SHIFT 0x14 |
|---|
| 53407 | #define BIF_CFG_DEV0_EPF4_0_DEVICE_CAP2__END_END_TLP_PREFIX_SUPPORTED__SHIFT 0x15 |
|---|
| 53408 | #define BIF_CFG_DEV0_EPF4_0_DEVICE_CAP2__MAX_END_END_TLP_PREFIXES__SHIFT 0x16 |
|---|
| 53409 | #define BIF_CFG_DEV0_EPF4_0_DEVICE_CAP2__EMER_POWER_REDUCTION_SUPPORTED__SHIFT 0x18 |
|---|
| 53410 | #define BIF_CFG_DEV0_EPF4_0_DEVICE_CAP2__EMER_POWER_REDUCTION_INIT_REQ__SHIFT 0x1a |
|---|
| 53411 | #define BIF_CFG_DEV0_EPF4_0_DEVICE_CAP2__FRS_SUPPORTED__SHIFT 0x1f |
|---|
| 53412 | #define BIF_CFG_DEV0_EPF4_0_DEVICE_CAP2__CPL_TIMEOUT_RANGE_SUPPORTED_MASK 0x0000000FL |
|---|
| 53413 | #define BIF_CFG_DEV0_EPF4_0_DEVICE_CAP2__CPL_TIMEOUT_DIS_SUPPORTED_MASK 0x00000010L |
|---|
| 53414 | #define BIF_CFG_DEV0_EPF4_0_DEVICE_CAP2__ARI_FORWARDING_SUPPORTED_MASK 0x00000020L |
|---|
| 53415 | #define BIF_CFG_DEV0_EPF4_0_DEVICE_CAP2__ATOMICOP_ROUTING_SUPPORTED_MASK 0x00000040L |
|---|
| 53416 | #define BIF_CFG_DEV0_EPF4_0_DEVICE_CAP2__ATOMICOP_32CMPLT_SUPPORTED_MASK 0x00000080L |
|---|
| 53417 | #define BIF_CFG_DEV0_EPF4_0_DEVICE_CAP2__ATOMICOP_64CMPLT_SUPPORTED_MASK 0x00000100L |
|---|
| 53418 | #define BIF_CFG_DEV0_EPF4_0_DEVICE_CAP2__CAS128_CMPLT_SUPPORTED_MASK 0x00000200L |
|---|
| 53419 | #define BIF_CFG_DEV0_EPF4_0_DEVICE_CAP2__NO_RO_ENABLED_P2P_PASSING_MASK 0x00000400L |
|---|
| 53420 | #define BIF_CFG_DEV0_EPF4_0_DEVICE_CAP2__LTR_SUPPORTED_MASK 0x00000800L |
|---|
| 53421 | #define BIF_CFG_DEV0_EPF4_0_DEVICE_CAP2__TPH_CPLR_SUPPORTED_MASK 0x00003000L |
|---|
| 53422 | #define BIF_CFG_DEV0_EPF4_0_DEVICE_CAP2__LN_SYSTEM_CLS_MASK 0x0000C000L |
|---|
| 53423 | #define BIF_CFG_DEV0_EPF4_0_DEVICE_CAP2__TEN_BIT_TAG_COMPLETER_SUPPORTED_MASK 0x00010000L |
|---|
| 53424 | #define BIF_CFG_DEV0_EPF4_0_DEVICE_CAP2__TEN_BIT_TAG_REQUESTER_SUPPORTED_MASK 0x00020000L |
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| 53425 | #define BIF_CFG_DEV0_EPF4_0_DEVICE_CAP2__OBFF_SUPPORTED_MASK 0x000C0000L |
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| 53426 | #define BIF_CFG_DEV0_EPF4_0_DEVICE_CAP2__EXTENDED_FMT_FIELD_SUPPORTED_MASK 0x00100000L |
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| 53427 | #define BIF_CFG_DEV0_EPF4_0_DEVICE_CAP2__END_END_TLP_PREFIX_SUPPORTED_MASK 0x00200000L |
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| 53428 | #define BIF_CFG_DEV0_EPF4_0_DEVICE_CAP2__MAX_END_END_TLP_PREFIXES_MASK 0x00C00000L |
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| 53447 | #define BIF_CFG_DEV0_EPF4_0_DEVICE_CNTL2__ARI_FORWARDING_EN_MASK 0x0020L |
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| 53456 | #define BIF_CFG_DEV0_EPF4_0_DEVICE_CNTL2__END_END_TLP_PREFIX_BLOCKING_MASK 0x8000L |
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| 53472 | #define BIF_CFG_DEV0_EPF4_0_LINK_CAP2__RTM1_PRESENCE_DET_SUPPORT_MASK 0x00800000L |
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| 53473 | #define BIF_CFG_DEV0_EPF4_0_LINK_CAP2__RTM2_PRESENCE_DET_SUPPORT_MASK 0x01000000L |
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| 53474 | #define BIF_CFG_DEV0_EPF4_0_LINK_CAP2__DRS_SUPPORTED_MASK 0x80000000L |
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| 53486 | #define BIF_CFG_DEV0_EPF4_0_LINK_CNTL2__HW_AUTONOMOUS_SPEED_DISABLE_MASK 0x0020L |
|---|
| 53487 | #define BIF_CFG_DEV0_EPF4_0_LINK_CNTL2__SELECTABLE_DEEMPHASIS_MASK 0x0040L |
|---|
| 53488 | #define BIF_CFG_DEV0_EPF4_0_LINK_CNTL2__XMIT_MARGIN_MASK 0x0380L |
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| 53489 | #define BIF_CFG_DEV0_EPF4_0_LINK_CNTL2__ENTER_MOD_COMPLIANCE_MASK 0x0400L |
|---|
| 53490 | #define BIF_CFG_DEV0_EPF4_0_LINK_CNTL2__COMPLIANCE_SOS_MASK 0x0800L |
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| 53491 | #define BIF_CFG_DEV0_EPF4_0_LINK_CNTL2__COMPLIANCE_DEEMPHASIS_MASK 0xF000L |
|---|
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|---|
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|---|
| 53498 | #define BIF_CFG_DEV0_EPF4_0_LINK_STATUS2__LINK_EQUALIZATION_REQUEST_8GT__SHIFT 0x5 |
|---|
| 53499 | #define BIF_CFG_DEV0_EPF4_0_LINK_STATUS2__RTM1_PRESENCE_DET__SHIFT 0x6 |
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| 53500 | #define BIF_CFG_DEV0_EPF4_0_LINK_STATUS2__RTM2_PRESENCE_DET__SHIFT 0x7 |
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| 53501 | #define BIF_CFG_DEV0_EPF4_0_LINK_STATUS2__CROSSLINK_RESOLUTION__SHIFT 0x8 |
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| 53502 | #define BIF_CFG_DEV0_EPF4_0_LINK_STATUS2__DOWNSTREAM_COMPONENT_PRESENCE__SHIFT 0xc |
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|---|
| 53504 | #define BIF_CFG_DEV0_EPF4_0_LINK_STATUS2__CUR_DEEMPHASIS_LEVEL_MASK 0x0001L |
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| 53505 | #define BIF_CFG_DEV0_EPF4_0_LINK_STATUS2__EQUALIZATION_COMPLETE_8GT_MASK 0x0002L |
|---|
| 53506 | #define BIF_CFG_DEV0_EPF4_0_LINK_STATUS2__EQUALIZATION_PHASE1_SUCCESS_8GT_MASK 0x0004L |
|---|
| 53507 | #define BIF_CFG_DEV0_EPF4_0_LINK_STATUS2__EQUALIZATION_PHASE2_SUCCESS_8GT_MASK 0x0008L |
|---|
| 53508 | #define BIF_CFG_DEV0_EPF4_0_LINK_STATUS2__EQUALIZATION_PHASE3_SUCCESS_8GT_MASK 0x0010L |
|---|
| 53509 | #define BIF_CFG_DEV0_EPF4_0_LINK_STATUS2__LINK_EQUALIZATION_REQUEST_8GT_MASK 0x0020L |
|---|
| 53510 | #define BIF_CFG_DEV0_EPF4_0_LINK_STATUS2__RTM1_PRESENCE_DET_MASK 0x0040L |
|---|
| 53511 | #define BIF_CFG_DEV0_EPF4_0_LINK_STATUS2__RTM2_PRESENCE_DET_MASK 0x0080L |
|---|
| 53512 | #define BIF_CFG_DEV0_EPF4_0_LINK_STATUS2__CROSSLINK_RESOLUTION_MASK 0x0300L |
|---|
| 53513 | #define BIF_CFG_DEV0_EPF4_0_LINK_STATUS2__DOWNSTREAM_COMPONENT_PRESENCE_MASK 0x7000L |
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| 53514 | #define BIF_CFG_DEV0_EPF4_0_LINK_STATUS2__DRS_MESSAGE_RECEIVED_MASK 0x8000L |
|---|
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|---|
| 53519 | #define BIF_CFG_DEV0_EPF4_0_MSI_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
|---|
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| 53521 | #define BIF_CFG_DEV0_EPF4_0_MSI_MSG_CNTL__MSI_EN__SHIFT 0x0 |
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| 53522 | #define BIF_CFG_DEV0_EPF4_0_MSI_MSG_CNTL__MSI_MULTI_CAP__SHIFT 0x1 |
|---|
| 53523 | #define BIF_CFG_DEV0_EPF4_0_MSI_MSG_CNTL__MSI_MULTI_EN__SHIFT 0x4 |
|---|
| 53524 | #define BIF_CFG_DEV0_EPF4_0_MSI_MSG_CNTL__MSI_64BIT__SHIFT 0x7 |
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| 53525 | #define BIF_CFG_DEV0_EPF4_0_MSI_MSG_CNTL__MSI_PERVECTOR_MASKING_CAP__SHIFT 0x8 |
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|---|
| 53527 | #define BIF_CFG_DEV0_EPF4_0_MSI_MSG_CNTL__MSI_EXT_MSG_DATA_EN__SHIFT 0xa |
|---|
| 53528 | #define BIF_CFG_DEV0_EPF4_0_MSI_MSG_CNTL__MSI_EN_MASK 0x0001L |
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| 53529 | #define BIF_CFG_DEV0_EPF4_0_MSI_MSG_CNTL__MSI_MULTI_CAP_MASK 0x000EL |
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|---|
| 53531 | #define BIF_CFG_DEV0_EPF4_0_MSI_MSG_CNTL__MSI_64BIT_MASK 0x0080L |
|---|
| 53532 | #define BIF_CFG_DEV0_EPF4_0_MSI_MSG_CNTL__MSI_PERVECTOR_MASKING_CAP_MASK 0x0100L |
|---|
| 53533 | #define BIF_CFG_DEV0_EPF4_0_MSI_MSG_CNTL__MSI_EXT_MSG_DATA_CAP_MASK 0x0200L |
|---|
| 53534 | #define BIF_CFG_DEV0_EPF4_0_MSI_MSG_CNTL__MSI_EXT_MSG_DATA_EN_MASK 0x0400L |
|---|
| 53535 | //BIF_CFG_DEV0_EPF4_0_MSI_MSG_ADDR_LO |
|---|
| 53536 | #define BIF_CFG_DEV0_EPF4_0_MSI_MSG_ADDR_LO__MSI_MSG_ADDR_LO__SHIFT 0x2 |
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| 53537 | #define BIF_CFG_DEV0_EPF4_0_MSI_MSG_ADDR_LO__MSI_MSG_ADDR_LO_MASK 0xFFFFFFFCL |
|---|
| 53538 | //BIF_CFG_DEV0_EPF4_0_MSI_MSG_ADDR_HI |
|---|
| 53539 | #define BIF_CFG_DEV0_EPF4_0_MSI_MSG_ADDR_HI__MSI_MSG_ADDR_HI__SHIFT 0x0 |
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| 53540 | #define BIF_CFG_DEV0_EPF4_0_MSI_MSG_ADDR_HI__MSI_MSG_ADDR_HI_MASK 0xFFFFFFFFL |
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| 53541 | //BIF_CFG_DEV0_EPF4_0_MSI_MSG_DATA |
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| 53542 | #define BIF_CFG_DEV0_EPF4_0_MSI_MSG_DATA__MSI_DATA__SHIFT 0x0 |
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| 53543 | #define BIF_CFG_DEV0_EPF4_0_MSI_MSG_DATA__MSI_DATA_MASK 0xFFFFL |
|---|
| 53544 | //BIF_CFG_DEV0_EPF4_0_MSI_EXT_MSG_DATA |
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| 53545 | #define BIF_CFG_DEV0_EPF4_0_MSI_EXT_MSG_DATA__MSI_EXT_DATA__SHIFT 0x0 |
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| 53546 | #define BIF_CFG_DEV0_EPF4_0_MSI_EXT_MSG_DATA__MSI_EXT_DATA_MASK 0xFFFFL |
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| 53547 | //BIF_CFG_DEV0_EPF4_0_MSI_MASK |
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| 53548 | #define BIF_CFG_DEV0_EPF4_0_MSI_MASK__MSI_MASK__SHIFT 0x0 |
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| 53549 | #define BIF_CFG_DEV0_EPF4_0_MSI_MASK__MSI_MASK_MASK 0xFFFFFFFFL |
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| 53550 | //BIF_CFG_DEV0_EPF4_0_MSI_MSG_DATA_64 |
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| 53551 | #define BIF_CFG_DEV0_EPF4_0_MSI_MSG_DATA_64__MSI_DATA_64__SHIFT 0x0 |
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| 53552 | #define BIF_CFG_DEV0_EPF4_0_MSI_MSG_DATA_64__MSI_DATA_64_MASK 0xFFFFL |
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| 53553 | //BIF_CFG_DEV0_EPF4_0_MSI_EXT_MSG_DATA_64 |
|---|
| 53554 | #define BIF_CFG_DEV0_EPF4_0_MSI_EXT_MSG_DATA_64__MSI_EXT_DATA_64__SHIFT 0x0 |
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| 53555 | #define BIF_CFG_DEV0_EPF4_0_MSI_EXT_MSG_DATA_64__MSI_EXT_DATA_64_MASK 0xFFFFL |
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| 53556 | //BIF_CFG_DEV0_EPF4_0_MSI_MASK_64 |
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| 53557 | #define BIF_CFG_DEV0_EPF4_0_MSI_MASK_64__MSI_MASK_64__SHIFT 0x0 |
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| 53561 | #define BIF_CFG_DEV0_EPF4_0_MSI_PENDING__MSI_PENDING_MASK 0xFFFFFFFFL |
|---|
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| 53565 | //BIF_CFG_DEV0_EPF4_0_MSIX_CAP_LIST |
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| 53568 | #define BIF_CFG_DEV0_EPF4_0_MSIX_CAP_LIST__CAP_ID_MASK 0x00FFL |
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| 53569 | #define BIF_CFG_DEV0_EPF4_0_MSIX_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
|---|
| 53570 | //BIF_CFG_DEV0_EPF4_0_MSIX_MSG_CNTL |
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| 53571 | #define BIF_CFG_DEV0_EPF4_0_MSIX_MSG_CNTL__MSIX_TABLE_SIZE__SHIFT 0x0 |
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| 53574 | #define BIF_CFG_DEV0_EPF4_0_MSIX_MSG_CNTL__MSIX_TABLE_SIZE_MASK 0x07FFL |
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| 53575 | #define BIF_CFG_DEV0_EPF4_0_MSIX_MSG_CNTL__MSIX_FUNC_MASK_MASK 0x4000L |
|---|
| 53576 | #define BIF_CFG_DEV0_EPF4_0_MSIX_MSG_CNTL__MSIX_EN_MASK 0x8000L |
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| 53577 | //BIF_CFG_DEV0_EPF4_0_MSIX_TABLE |
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| 53578 | #define BIF_CFG_DEV0_EPF4_0_MSIX_TABLE__MSIX_TABLE_BIR__SHIFT 0x0 |
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| 53580 | #define BIF_CFG_DEV0_EPF4_0_MSIX_TABLE__MSIX_TABLE_BIR_MASK 0x00000007L |
|---|
| 53581 | #define BIF_CFG_DEV0_EPF4_0_MSIX_TABLE__MSIX_TABLE_OFFSET_MASK 0xFFFFFFF8L |
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| 53582 | //BIF_CFG_DEV0_EPF4_0_MSIX_PBA |
|---|
| 53583 | #define BIF_CFG_DEV0_EPF4_0_MSIX_PBA__MSIX_PBA_BIR__SHIFT 0x0 |
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| 53584 | #define BIF_CFG_DEV0_EPF4_0_MSIX_PBA__MSIX_PBA_OFFSET__SHIFT 0x3 |
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| 53585 | #define BIF_CFG_DEV0_EPF4_0_MSIX_PBA__MSIX_PBA_BIR_MASK 0x00000007L |
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| 53586 | #define BIF_CFG_DEV0_EPF4_0_MSIX_PBA__MSIX_PBA_OFFSET_MASK 0xFFFFFFF8L |
|---|
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| 53771 | #define BIF_CFG_DEV0_EPF4_0_PCIE_ADV_ERR_CAP_CNTL__COMPLETION_TIMEOUT_LOG_CAPABLE_MASK 0x00001000L |
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| 53788 | #define BIF_CFG_DEV0_EPF4_0_PCIE_TLP_PREFIX_LOG1__TLP_PREFIX__SHIFT 0x0 |
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| 53793 | //BIF_CFG_DEV0_EPF4_0_PCIE_TLP_PREFIX_LOG3 |
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| 53794 | #define BIF_CFG_DEV0_EPF4_0_PCIE_TLP_PREFIX_LOG3__TLP_PREFIX__SHIFT 0x0 |
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| 53858 | #define BIF_CFG_DEV0_EPF4_0_PCIE_BAR5_CNTL__BAR_SIZE_SUPPORTED_UPPER__SHIFT 0x10 |
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| 53859 | #define BIF_CFG_DEV0_EPF4_0_PCIE_BAR5_CNTL__BAR_INDEX_MASK 0x00000007L |
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| 53867 | #define BIF_CFG_DEV0_EPF4_0_PCIE_BAR6_CNTL__BAR_INDEX__SHIFT 0x0 |
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| 53868 | #define BIF_CFG_DEV0_EPF4_0_PCIE_BAR6_CNTL__BAR_TOTAL_NUM__SHIFT 0x5 |
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| 53873 | #define BIF_CFG_DEV0_EPF4_0_PCIE_BAR6_CNTL__BAR_SIZE_MASK 0x00003F00L |
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| 53874 | #define BIF_CFG_DEV0_EPF4_0_PCIE_BAR6_CNTL__BAR_SIZE_SUPPORTED_UPPER_MASK 0xFFFF0000L |
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| 53883 | #define BIF_CFG_DEV0_EPF4_0_PCIE_PWR_BUDGET_DATA_SELECT__DATA_SELECT__SHIFT 0x0 |
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| 53884 | #define BIF_CFG_DEV0_EPF4_0_PCIE_PWR_BUDGET_DATA_SELECT__DATA_SELECT_MASK 0xFFL |
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| 53952 | #define BIF_CFG_DEV0_EPF4_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_7__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
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| 53953 | #define BIF_CFG_DEV0_EPF4_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_7__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
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| 53958 | #define BIF_CFG_DEV0_EPF4_0_PCIE_ACS_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
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| 53960 | #define BIF_CFG_DEV0_EPF4_0_PCIE_ACS_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
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| 53972 | #define BIF_CFG_DEV0_EPF4_0_PCIE_ACS_CAP__P2P_REQUEST_REDIRECT_MASK 0x0004L |
|---|
| 53973 | #define BIF_CFG_DEV0_EPF4_0_PCIE_ACS_CAP__P2P_COMPLETION_REDIRECT_MASK 0x0008L |
|---|
| 53974 | #define BIF_CFG_DEV0_EPF4_0_PCIE_ACS_CAP__UPSTREAM_FORWARDING_MASK 0x0010L |
|---|
| 53975 | #define BIF_CFG_DEV0_EPF4_0_PCIE_ACS_CAP__P2P_EGRESS_CONTROL_MASK 0x0020L |
|---|
| 53976 | #define BIF_CFG_DEV0_EPF4_0_PCIE_ACS_CAP__DIRECT_TRANSLATED_P2P_MASK 0x0040L |
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| 53977 | #define BIF_CFG_DEV0_EPF4_0_PCIE_ACS_CAP__EGRESS_CONTROL_VECTOR_SIZE_MASK 0xFF00L |
|---|
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|---|
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| 53981 | #define BIF_CFG_DEV0_EPF4_0_PCIE_ACS_CNTL__P2P_REQUEST_REDIRECT_EN__SHIFT 0x2 |
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| 53982 | #define BIF_CFG_DEV0_EPF4_0_PCIE_ACS_CNTL__P2P_COMPLETION_REDIRECT_EN__SHIFT 0x3 |
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| 53983 | #define BIF_CFG_DEV0_EPF4_0_PCIE_ACS_CNTL__UPSTREAM_FORWARDING_EN__SHIFT 0x4 |
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| 53984 | #define BIF_CFG_DEV0_EPF4_0_PCIE_ACS_CNTL__P2P_EGRESS_CONTROL_EN__SHIFT 0x5 |
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| 53988 | #define BIF_CFG_DEV0_EPF4_0_PCIE_ACS_CNTL__P2P_REQUEST_REDIRECT_EN_MASK 0x0004L |
|---|
| 53989 | #define BIF_CFG_DEV0_EPF4_0_PCIE_ACS_CNTL__P2P_COMPLETION_REDIRECT_EN_MASK 0x0008L |
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| 53991 | #define BIF_CFG_DEV0_EPF4_0_PCIE_ACS_CNTL__P2P_EGRESS_CONTROL_EN_MASK 0x0020L |
|---|
| 53992 | #define BIF_CFG_DEV0_EPF4_0_PCIE_ACS_CNTL__DIRECT_TRANSLATED_P2P_EN_MASK 0x0040L |
|---|
| 53993 | //BIF_CFG_DEV0_EPF4_0_PCIE_PASID_ENH_CAP_LIST |
|---|
| 53994 | #define BIF_CFG_DEV0_EPF4_0_PCIE_PASID_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
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| 53995 | #define BIF_CFG_DEV0_EPF4_0_PCIE_PASID_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 53996 | #define BIF_CFG_DEV0_EPF4_0_PCIE_PASID_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
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| 53997 | #define BIF_CFG_DEV0_EPF4_0_PCIE_PASID_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 53998 | #define BIF_CFG_DEV0_EPF4_0_PCIE_PASID_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 53999 | #define BIF_CFG_DEV0_EPF4_0_PCIE_PASID_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 54000 | //BIF_CFG_DEV0_EPF4_0_PCIE_PASID_CAP |
|---|
| 54001 | #define BIF_CFG_DEV0_EPF4_0_PCIE_PASID_CAP__PASID_EXE_PERMISSION_SUPPORTED__SHIFT 0x1 |
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|---|
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|---|
| 54005 | #define BIF_CFG_DEV0_EPF4_0_PCIE_PASID_CAP__PASID_PRIV_MODE_SUPPORTED_MASK 0x0004L |
|---|
| 54006 | #define BIF_CFG_DEV0_EPF4_0_PCIE_PASID_CAP__MAX_PASID_WIDTH_MASK 0x1F00L |
|---|
| 54007 | //BIF_CFG_DEV0_EPF4_0_PCIE_PASID_CNTL |
|---|
| 54008 | #define BIF_CFG_DEV0_EPF4_0_PCIE_PASID_CNTL__PASID_ENABLE__SHIFT 0x0 |
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| 54009 | #define BIF_CFG_DEV0_EPF4_0_PCIE_PASID_CNTL__PASID_EXE_PERMISSION_ENABLE__SHIFT 0x1 |
|---|
| 54010 | #define BIF_CFG_DEV0_EPF4_0_PCIE_PASID_CNTL__PASID_PRIV_MODE_SUPPORTED_ENABLE__SHIFT 0x2 |
|---|
| 54011 | #define BIF_CFG_DEV0_EPF4_0_PCIE_PASID_CNTL__PASID_ENABLE_MASK 0x0001L |
|---|
| 54012 | #define BIF_CFG_DEV0_EPF4_0_PCIE_PASID_CNTL__PASID_EXE_PERMISSION_ENABLE_MASK 0x0002L |
|---|
| 54013 | #define BIF_CFG_DEV0_EPF4_0_PCIE_PASID_CNTL__PASID_PRIV_MODE_SUPPORTED_ENABLE_MASK 0x0004L |
|---|
| 54014 | //BIF_CFG_DEV0_EPF4_0_PCIE_ARI_ENH_CAP_LIST |
|---|
| 54015 | #define BIF_CFG_DEV0_EPF4_0_PCIE_ARI_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
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| 54016 | #define BIF_CFG_DEV0_EPF4_0_PCIE_ARI_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 54017 | #define BIF_CFG_DEV0_EPF4_0_PCIE_ARI_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 54018 | #define BIF_CFG_DEV0_EPF4_0_PCIE_ARI_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 54019 | #define BIF_CFG_DEV0_EPF4_0_PCIE_ARI_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 54020 | #define BIF_CFG_DEV0_EPF4_0_PCIE_ARI_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 54021 | //BIF_CFG_DEV0_EPF4_0_PCIE_ARI_CAP |
|---|
| 54022 | #define BIF_CFG_DEV0_EPF4_0_PCIE_ARI_CAP__ARI_MFVC_FUNC_GROUPS_CAP__SHIFT 0x0 |
|---|
| 54023 | #define BIF_CFG_DEV0_EPF4_0_PCIE_ARI_CAP__ARI_ACS_FUNC_GROUPS_CAP__SHIFT 0x1 |
|---|
| 54024 | #define BIF_CFG_DEV0_EPF4_0_PCIE_ARI_CAP__ARI_NEXT_FUNC_NUM__SHIFT 0x8 |
|---|
| 54025 | #define BIF_CFG_DEV0_EPF4_0_PCIE_ARI_CAP__ARI_MFVC_FUNC_GROUPS_CAP_MASK 0x0001L |
|---|
| 54026 | #define BIF_CFG_DEV0_EPF4_0_PCIE_ARI_CAP__ARI_ACS_FUNC_GROUPS_CAP_MASK 0x0002L |
|---|
| 54027 | #define BIF_CFG_DEV0_EPF4_0_PCIE_ARI_CAP__ARI_NEXT_FUNC_NUM_MASK 0xFF00L |
|---|
| 54028 | //BIF_CFG_DEV0_EPF4_0_PCIE_ARI_CNTL |
|---|
| 54029 | #define BIF_CFG_DEV0_EPF4_0_PCIE_ARI_CNTL__ARI_MFVC_FUNC_GROUPS_EN__SHIFT 0x0 |
|---|
| 54030 | #define BIF_CFG_DEV0_EPF4_0_PCIE_ARI_CNTL__ARI_ACS_FUNC_GROUPS_EN__SHIFT 0x1 |
|---|
| 54031 | #define BIF_CFG_DEV0_EPF4_0_PCIE_ARI_CNTL__ARI_FUNCTION_GROUP__SHIFT 0x4 |
|---|
| 54032 | #define BIF_CFG_DEV0_EPF4_0_PCIE_ARI_CNTL__ARI_MFVC_FUNC_GROUPS_EN_MASK 0x0001L |
|---|
| 54033 | #define BIF_CFG_DEV0_EPF4_0_PCIE_ARI_CNTL__ARI_ACS_FUNC_GROUPS_EN_MASK 0x0002L |
|---|
| 54034 | #define BIF_CFG_DEV0_EPF4_0_PCIE_ARI_CNTL__ARI_FUNCTION_GROUP_MASK 0x0070L |
|---|
| 54035 | |
|---|
| 54036 | |
|---|
| 54037 | // addressBlock: nbio_nbif0_bif_cfg_dev0_epf5_bifcfgdecp |
|---|
| 54038 | //BIF_CFG_DEV0_EPF5_0_VENDOR_ID |
|---|
| 54039 | #define BIF_CFG_DEV0_EPF5_0_VENDOR_ID__VENDOR_ID__SHIFT 0x0 |
|---|
| 54040 | #define BIF_CFG_DEV0_EPF5_0_VENDOR_ID__VENDOR_ID_MASK 0xFFFFL |
|---|
| 54041 | //BIF_CFG_DEV0_EPF5_0_DEVICE_ID |
|---|
| 54042 | #define BIF_CFG_DEV0_EPF5_0_DEVICE_ID__DEVICE_ID__SHIFT 0x0 |
|---|
| 54043 | #define BIF_CFG_DEV0_EPF5_0_DEVICE_ID__DEVICE_ID_MASK 0xFFFFL |
|---|
| 54044 | //BIF_CFG_DEV0_EPF5_0_COMMAND |
|---|
| 54045 | #define BIF_CFG_DEV0_EPF5_0_COMMAND__IO_ACCESS_EN__SHIFT 0x0 |
|---|
| 54046 | #define BIF_CFG_DEV0_EPF5_0_COMMAND__MEM_ACCESS_EN__SHIFT 0x1 |
|---|
| 54047 | #define BIF_CFG_DEV0_EPF5_0_COMMAND__BUS_MASTER_EN__SHIFT 0x2 |
|---|
| 54048 | #define BIF_CFG_DEV0_EPF5_0_COMMAND__SPECIAL_CYCLE_EN__SHIFT 0x3 |
|---|
| 54049 | #define BIF_CFG_DEV0_EPF5_0_COMMAND__MEM_WRITE_INVALIDATE_EN__SHIFT 0x4 |
|---|
| 54050 | #define BIF_CFG_DEV0_EPF5_0_COMMAND__PAL_SNOOP_EN__SHIFT 0x5 |
|---|
| 54051 | #define BIF_CFG_DEV0_EPF5_0_COMMAND__PARITY_ERROR_RESPONSE__SHIFT 0x6 |
|---|
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|---|
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| 54060 | #define BIF_CFG_DEV0_EPF5_0_COMMAND__MEM_WRITE_INVALIDATE_EN_MASK 0x0010L |
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| 54061 | #define BIF_CFG_DEV0_EPF5_0_COMMAND__PAL_SNOOP_EN_MASK 0x0020L |
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| 54066 | #define BIF_CFG_DEV0_EPF5_0_COMMAND__INT_DIS_MASK 0x0400L |
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| 54085 | #define BIF_CFG_DEV0_EPF5_0_STATUS__MASTER_DATA_PARITY_ERROR_MASK 0x0100L |
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| 54121 | #define BIF_CFG_DEV0_EPF5_0_BIST__BIST_COMP_MASK 0x0FL |
|---|
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| 54123 | #define BIF_CFG_DEV0_EPF5_0_BIST__BIST_CAP_MASK 0x80L |
|---|
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| 54125 | #define BIF_CFG_DEV0_EPF5_0_BASE_ADDR_1__BASE_ADDR__SHIFT 0x0 |
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|---|
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|---|
| 54128 | #define BIF_CFG_DEV0_EPF5_0_BASE_ADDR_2__BASE_ADDR__SHIFT 0x0 |
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|---|
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|---|
| 54131 | #define BIF_CFG_DEV0_EPF5_0_BASE_ADDR_3__BASE_ADDR__SHIFT 0x0 |
|---|
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|---|
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|---|
| 54134 | #define BIF_CFG_DEV0_EPF5_0_BASE_ADDR_4__BASE_ADDR__SHIFT 0x0 |
|---|
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|---|
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|---|
| 54137 | #define BIF_CFG_DEV0_EPF5_0_BASE_ADDR_5__BASE_ADDR__SHIFT 0x0 |
|---|
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|---|
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|---|
| 54140 | #define BIF_CFG_DEV0_EPF5_0_BASE_ADDR_6__BASE_ADDR__SHIFT 0x0 |
|---|
| 54141 | #define BIF_CFG_DEV0_EPF5_0_BASE_ADDR_6__BASE_ADDR_MASK 0xFFFFFFFFL |
|---|
| 54142 | //BIF_CFG_DEV0_EPF5_0_CARDBUS_CIS_PTR |
|---|
| 54143 | #define BIF_CFG_DEV0_EPF5_0_CARDBUS_CIS_PTR__CARDBUS_CIS_PTR__SHIFT 0x0 |
|---|
| 54144 | #define BIF_CFG_DEV0_EPF5_0_CARDBUS_CIS_PTR__CARDBUS_CIS_PTR_MASK 0xFFFFFFFFL |
|---|
| 54145 | //BIF_CFG_DEV0_EPF5_0_ADAPTER_ID |
|---|
| 54146 | #define BIF_CFG_DEV0_EPF5_0_ADAPTER_ID__SUBSYSTEM_VENDOR_ID__SHIFT 0x0 |
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|---|
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|---|
| 54149 | #define BIF_CFG_DEV0_EPF5_0_ADAPTER_ID__SUBSYSTEM_ID_MASK 0xFFFF0000L |
|---|
| 54150 | //BIF_CFG_DEV0_EPF5_0_ROM_BASE_ADDR |
|---|
| 54151 | #define BIF_CFG_DEV0_EPF5_0_ROM_BASE_ADDR__BASE_ADDR__SHIFT 0x0 |
|---|
| 54152 | #define BIF_CFG_DEV0_EPF5_0_ROM_BASE_ADDR__BASE_ADDR_MASK 0xFFFFFFFFL |
|---|
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|---|
| 54154 | #define BIF_CFG_DEV0_EPF5_0_CAP_PTR__CAP_PTR__SHIFT 0x0 |
|---|
| 54155 | #define BIF_CFG_DEV0_EPF5_0_CAP_PTR__CAP_PTR_MASK 0xFFL |
|---|
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| 54157 | #define BIF_CFG_DEV0_EPF5_0_INTERRUPT_LINE__INTERRUPT_LINE__SHIFT 0x0 |
|---|
| 54158 | #define BIF_CFG_DEV0_EPF5_0_INTERRUPT_LINE__INTERRUPT_LINE_MASK 0xFFL |
|---|
| 54159 | //BIF_CFG_DEV0_EPF5_0_INTERRUPT_PIN |
|---|
| 54160 | #define BIF_CFG_DEV0_EPF5_0_INTERRUPT_PIN__INTERRUPT_PIN__SHIFT 0x0 |
|---|
| 54161 | #define BIF_CFG_DEV0_EPF5_0_INTERRUPT_PIN__INTERRUPT_PIN_MASK 0xFFL |
|---|
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| 54163 | #define BIF_CFG_DEV0_EPF5_0_MIN_GRANT__MIN_GNT__SHIFT 0x0 |
|---|
| 54164 | #define BIF_CFG_DEV0_EPF5_0_MIN_GRANT__MIN_GNT_MASK 0xFFL |
|---|
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| 54166 | #define BIF_CFG_DEV0_EPF5_0_MAX_LATENCY__MAX_LAT__SHIFT 0x0 |
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|---|
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|---|
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|---|
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|---|
| 54173 | #define BIF_CFG_DEV0_EPF5_0_VENDOR_CAP_LIST__NEXT_PTR_MASK 0x0000FF00L |
|---|
| 54174 | #define BIF_CFG_DEV0_EPF5_0_VENDOR_CAP_LIST__LENGTH_MASK 0x00FF0000L |
|---|
| 54175 | //BIF_CFG_DEV0_EPF5_0_ADAPTER_ID_W |
|---|
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| 54178 | #define BIF_CFG_DEV0_EPF5_0_ADAPTER_ID_W__SUBSYSTEM_VENDOR_ID_MASK 0x0000FFFFL |
|---|
| 54179 | #define BIF_CFG_DEV0_EPF5_0_ADAPTER_ID_W__SUBSYSTEM_ID_MASK 0xFFFF0000L |
|---|
| 54180 | //BIF_CFG_DEV0_EPF5_0_PMI_CAP_LIST |
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| 54184 | #define BIF_CFG_DEV0_EPF5_0_PMI_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
|---|
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|---|
| 54195 | #define BIF_CFG_DEV0_EPF5_0_PMI_CAP__PME_CLOCK_MASK 0x0008L |
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| 54196 | #define BIF_CFG_DEV0_EPF5_0_PMI_CAP__IMMEDIATE_READINESS_ON_RETURN_TO_D0_MASK 0x0010L |
|---|
| 54197 | #define BIF_CFG_DEV0_EPF5_0_PMI_CAP__DEV_SPECIFIC_INIT_MASK 0x0020L |
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| 54198 | #define BIF_CFG_DEV0_EPF5_0_PMI_CAP__AUX_CURRENT_MASK 0x01C0L |
|---|
| 54199 | #define BIF_CFG_DEV0_EPF5_0_PMI_CAP__D1_SUPPORT_MASK 0x0200L |
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| 54200 | #define BIF_CFG_DEV0_EPF5_0_PMI_CAP__D2_SUPPORT_MASK 0x0400L |
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| 54201 | #define BIF_CFG_DEV0_EPF5_0_PMI_CAP__PME_SUPPORT_MASK 0xF800L |
|---|
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| 54208 | #define BIF_CFG_DEV0_EPF5_0_PMI_STATUS_CNTL__PME_STATUS__SHIFT 0xf |
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| 54209 | #define BIF_CFG_DEV0_EPF5_0_PMI_STATUS_CNTL__B2_B3_SUPPORT__SHIFT 0x16 |
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| 54210 | #define BIF_CFG_DEV0_EPF5_0_PMI_STATUS_CNTL__BUS_PWR_EN__SHIFT 0x17 |
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| 54212 | #define BIF_CFG_DEV0_EPF5_0_PMI_STATUS_CNTL__POWER_STATE_MASK 0x00000003L |
|---|
| 54213 | #define BIF_CFG_DEV0_EPF5_0_PMI_STATUS_CNTL__NO_SOFT_RESET_MASK 0x00000008L |
|---|
| 54214 | #define BIF_CFG_DEV0_EPF5_0_PMI_STATUS_CNTL__PME_EN_MASK 0x00000100L |
|---|
| 54215 | #define BIF_CFG_DEV0_EPF5_0_PMI_STATUS_CNTL__DATA_SELECT_MASK 0x00001E00L |
|---|
| 54216 | #define BIF_CFG_DEV0_EPF5_0_PMI_STATUS_CNTL__DATA_SCALE_MASK 0x00006000L |
|---|
| 54217 | #define BIF_CFG_DEV0_EPF5_0_PMI_STATUS_CNTL__PME_STATUS_MASK 0x00008000L |
|---|
| 54218 | #define BIF_CFG_DEV0_EPF5_0_PMI_STATUS_CNTL__B2_B3_SUPPORT_MASK 0x00400000L |
|---|
| 54219 | #define BIF_CFG_DEV0_EPF5_0_PMI_STATUS_CNTL__BUS_PWR_EN_MASK 0x00800000L |
|---|
| 54220 | #define BIF_CFG_DEV0_EPF5_0_PMI_STATUS_CNTL__PMI_DATA_MASK 0xFF000000L |
|---|
| 54221 | //BIF_CFG_DEV0_EPF5_0_SBRN |
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| 54222 | #define BIF_CFG_DEV0_EPF5_0_SBRN__SBRN__SHIFT 0x0 |
|---|
| 54223 | #define BIF_CFG_DEV0_EPF5_0_SBRN__SBRN_MASK 0xFFL |
|---|
| 54224 | //BIF_CFG_DEV0_EPF5_0_FLADJ |
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| 54225 | #define BIF_CFG_DEV0_EPF5_0_FLADJ__FLADJ__SHIFT 0x0 |
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|---|
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|---|
| 54323 | #define BIF_CFG_DEV0_EPF5_0_LINK_CAP__L1_EXIT_LATENCY_MASK 0x00038000L |
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|---|
| 54325 | #define BIF_CFG_DEV0_EPF5_0_LINK_CAP__SURPRISE_DOWN_ERR_REPORTING_MASK 0x00080000L |
|---|
| 54326 | #define BIF_CFG_DEV0_EPF5_0_LINK_CAP__DL_ACTIVE_REPORTING_CAPABLE_MASK 0x00100000L |
|---|
| 54327 | #define BIF_CFG_DEV0_EPF5_0_LINK_CAP__LINK_BW_NOTIFICATION_CAP_MASK 0x00200000L |
|---|
| 54328 | #define BIF_CFG_DEV0_EPF5_0_LINK_CAP__ASPM_OPTIONALITY_COMPLIANCE_MASK 0x00400000L |
|---|
| 54329 | #define BIF_CFG_DEV0_EPF5_0_LINK_CAP__PORT_NUMBER_MASK 0xFF000000L |
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| 54330 | //BIF_CFG_DEV0_EPF5_0_LINK_CNTL |
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| 54331 | #define BIF_CFG_DEV0_EPF5_0_LINK_CNTL__PM_CONTROL__SHIFT 0x0 |
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|---|
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| 54342 | #define BIF_CFG_DEV0_EPF5_0_LINK_CNTL__DRS_SIGNALING_CONTROL__SHIFT 0xe |
|---|
| 54343 | #define BIF_CFG_DEV0_EPF5_0_LINK_CNTL__PM_CONTROL_MASK 0x0003L |
|---|
| 54344 | #define BIF_CFG_DEV0_EPF5_0_LINK_CNTL__PTM_PROP_DELAY_ADAPT_INTER_B_MASK 0x0004L |
|---|
| 54345 | #define BIF_CFG_DEV0_EPF5_0_LINK_CNTL__READ_CPL_BOUNDARY_MASK 0x0008L |
|---|
| 54346 | #define BIF_CFG_DEV0_EPF5_0_LINK_CNTL__LINK_DIS_MASK 0x0010L |
|---|
| 54347 | #define BIF_CFG_DEV0_EPF5_0_LINK_CNTL__RETRAIN_LINK_MASK 0x0020L |
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| 54348 | #define BIF_CFG_DEV0_EPF5_0_LINK_CNTL__COMMON_CLOCK_CFG_MASK 0x0040L |
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| 54349 | #define BIF_CFG_DEV0_EPF5_0_LINK_CNTL__EXTENDED_SYNC_MASK 0x0080L |
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| 54350 | #define BIF_CFG_DEV0_EPF5_0_LINK_CNTL__CLOCK_POWER_MANAGEMENT_EN_MASK 0x0100L |
|---|
| 54351 | #define BIF_CFG_DEV0_EPF5_0_LINK_CNTL__HW_AUTONOMOUS_WIDTH_DISABLE_MASK 0x0200L |
|---|
| 54352 | #define BIF_CFG_DEV0_EPF5_0_LINK_CNTL__LINK_BW_MANAGEMENT_INT_EN_MASK 0x0400L |
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| 54353 | #define BIF_CFG_DEV0_EPF5_0_LINK_CNTL__LINK_AUTONOMOUS_BW_INT_EN_MASK 0x0800L |
|---|
| 54354 | #define BIF_CFG_DEV0_EPF5_0_LINK_CNTL__DRS_SIGNALING_CONTROL_MASK 0xC000L |
|---|
| 54355 | //BIF_CFG_DEV0_EPF5_0_LINK_STATUS |
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| 54359 | #define BIF_CFG_DEV0_EPF5_0_LINK_STATUS__SLOT_CLOCK_CFG__SHIFT 0xc |
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| 54360 | #define BIF_CFG_DEV0_EPF5_0_LINK_STATUS__DL_ACTIVE__SHIFT 0xd |
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| 54361 | #define BIF_CFG_DEV0_EPF5_0_LINK_STATUS__LINK_BW_MANAGEMENT_STATUS__SHIFT 0xe |
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| 54362 | #define BIF_CFG_DEV0_EPF5_0_LINK_STATUS__LINK_AUTONOMOUS_BW_STATUS__SHIFT 0xf |
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| 54363 | #define BIF_CFG_DEV0_EPF5_0_LINK_STATUS__CURRENT_LINK_SPEED_MASK 0x000FL |
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| 54364 | #define BIF_CFG_DEV0_EPF5_0_LINK_STATUS__NEGOTIATED_LINK_WIDTH_MASK 0x03F0L |
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| 54365 | #define BIF_CFG_DEV0_EPF5_0_LINK_STATUS__LINK_TRAINING_MASK 0x0800L |
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| 54366 | #define BIF_CFG_DEV0_EPF5_0_LINK_STATUS__SLOT_CLOCK_CFG_MASK 0x1000L |
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| 54367 | #define BIF_CFG_DEV0_EPF5_0_LINK_STATUS__DL_ACTIVE_MASK 0x2000L |
|---|
| 54368 | #define BIF_CFG_DEV0_EPF5_0_LINK_STATUS__LINK_BW_MANAGEMENT_STATUS_MASK 0x4000L |
|---|
| 54369 | #define BIF_CFG_DEV0_EPF5_0_LINK_STATUS__LINK_AUTONOMOUS_BW_STATUS_MASK 0x8000L |
|---|
| 54370 | //BIF_CFG_DEV0_EPF5_0_DEVICE_CAP2 |
|---|
| 54371 | #define BIF_CFG_DEV0_EPF5_0_DEVICE_CAP2__CPL_TIMEOUT_RANGE_SUPPORTED__SHIFT 0x0 |
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| 54372 | #define BIF_CFG_DEV0_EPF5_0_DEVICE_CAP2__CPL_TIMEOUT_DIS_SUPPORTED__SHIFT 0x4 |
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| 54373 | #define BIF_CFG_DEV0_EPF5_0_DEVICE_CAP2__ARI_FORWARDING_SUPPORTED__SHIFT 0x5 |
|---|
| 54374 | #define BIF_CFG_DEV0_EPF5_0_DEVICE_CAP2__ATOMICOP_ROUTING_SUPPORTED__SHIFT 0x6 |
|---|
| 54375 | #define BIF_CFG_DEV0_EPF5_0_DEVICE_CAP2__ATOMICOP_32CMPLT_SUPPORTED__SHIFT 0x7 |
|---|
| 54376 | #define BIF_CFG_DEV0_EPF5_0_DEVICE_CAP2__ATOMICOP_64CMPLT_SUPPORTED__SHIFT 0x8 |
|---|
| 54377 | #define BIF_CFG_DEV0_EPF5_0_DEVICE_CAP2__CAS128_CMPLT_SUPPORTED__SHIFT 0x9 |
|---|
| 54378 | #define BIF_CFG_DEV0_EPF5_0_DEVICE_CAP2__NO_RO_ENABLED_P2P_PASSING__SHIFT 0xa |
|---|
| 54379 | #define BIF_CFG_DEV0_EPF5_0_DEVICE_CAP2__LTR_SUPPORTED__SHIFT 0xb |
|---|
| 54380 | #define BIF_CFG_DEV0_EPF5_0_DEVICE_CAP2__TPH_CPLR_SUPPORTED__SHIFT 0xc |
|---|
| 54381 | #define BIF_CFG_DEV0_EPF5_0_DEVICE_CAP2__LN_SYSTEM_CLS__SHIFT 0xe |
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| 54382 | #define BIF_CFG_DEV0_EPF5_0_DEVICE_CAP2__TEN_BIT_TAG_COMPLETER_SUPPORTED__SHIFT 0x10 |
|---|
| 54383 | #define BIF_CFG_DEV0_EPF5_0_DEVICE_CAP2__TEN_BIT_TAG_REQUESTER_SUPPORTED__SHIFT 0x11 |
|---|
| 54384 | #define BIF_CFG_DEV0_EPF5_0_DEVICE_CAP2__OBFF_SUPPORTED__SHIFT 0x12 |
|---|
| 54385 | #define BIF_CFG_DEV0_EPF5_0_DEVICE_CAP2__EXTENDED_FMT_FIELD_SUPPORTED__SHIFT 0x14 |
|---|
| 54386 | #define BIF_CFG_DEV0_EPF5_0_DEVICE_CAP2__END_END_TLP_PREFIX_SUPPORTED__SHIFT 0x15 |
|---|
| 54387 | #define BIF_CFG_DEV0_EPF5_0_DEVICE_CAP2__MAX_END_END_TLP_PREFIXES__SHIFT 0x16 |
|---|
| 54388 | #define BIF_CFG_DEV0_EPF5_0_DEVICE_CAP2__EMER_POWER_REDUCTION_SUPPORTED__SHIFT 0x18 |
|---|
| 54389 | #define BIF_CFG_DEV0_EPF5_0_DEVICE_CAP2__EMER_POWER_REDUCTION_INIT_REQ__SHIFT 0x1a |
|---|
| 54390 | #define BIF_CFG_DEV0_EPF5_0_DEVICE_CAP2__FRS_SUPPORTED__SHIFT 0x1f |
|---|
| 54391 | #define BIF_CFG_DEV0_EPF5_0_DEVICE_CAP2__CPL_TIMEOUT_RANGE_SUPPORTED_MASK 0x0000000FL |
|---|
| 54392 | #define BIF_CFG_DEV0_EPF5_0_DEVICE_CAP2__CPL_TIMEOUT_DIS_SUPPORTED_MASK 0x00000010L |
|---|
| 54393 | #define BIF_CFG_DEV0_EPF5_0_DEVICE_CAP2__ARI_FORWARDING_SUPPORTED_MASK 0x00000020L |
|---|
| 54394 | #define BIF_CFG_DEV0_EPF5_0_DEVICE_CAP2__ATOMICOP_ROUTING_SUPPORTED_MASK 0x00000040L |
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| 54465 | #define BIF_CFG_DEV0_EPF5_0_LINK_CNTL2__HW_AUTONOMOUS_SPEED_DISABLE_MASK 0x0020L |
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| 54467 | #define BIF_CFG_DEV0_EPF5_0_LINK_CNTL2__XMIT_MARGIN_MASK 0x0380L |
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| 54468 | #define BIF_CFG_DEV0_EPF5_0_LINK_CNTL2__ENTER_MOD_COMPLIANCE_MASK 0x0400L |
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| 54469 | #define BIF_CFG_DEV0_EPF5_0_LINK_CNTL2__COMPLIANCE_SOS_MASK 0x0800L |
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| 54479 | #define BIF_CFG_DEV0_EPF5_0_LINK_STATUS2__RTM2_PRESENCE_DET__SHIFT 0x7 |
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|---|
| 54488 | #define BIF_CFG_DEV0_EPF5_0_LINK_STATUS2__LINK_EQUALIZATION_REQUEST_8GT_MASK 0x0020L |
|---|
| 54489 | #define BIF_CFG_DEV0_EPF5_0_LINK_STATUS2__RTM1_PRESENCE_DET_MASK 0x0040L |
|---|
| 54490 | #define BIF_CFG_DEV0_EPF5_0_LINK_STATUS2__RTM2_PRESENCE_DET_MASK 0x0080L |
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| 54491 | #define BIF_CFG_DEV0_EPF5_0_LINK_STATUS2__CROSSLINK_RESOLUTION_MASK 0x0300L |
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| 54492 | #define BIF_CFG_DEV0_EPF5_0_LINK_STATUS2__DOWNSTREAM_COMPONENT_PRESENCE_MASK 0x7000L |
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| 54510 | #define BIF_CFG_DEV0_EPF5_0_MSI_MSG_CNTL__MSI_64BIT_MASK 0x0080L |
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| 54511 | #define BIF_CFG_DEV0_EPF5_0_MSI_MSG_CNTL__MSI_PERVECTOR_MASKING_CAP_MASK 0x0100L |
|---|
| 54512 | #define BIF_CFG_DEV0_EPF5_0_MSI_MSG_CNTL__MSI_EXT_MSG_DATA_CAP_MASK 0x0200L |
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| 54513 | #define BIF_CFG_DEV0_EPF5_0_MSI_MSG_CNTL__MSI_EXT_MSG_DATA_EN_MASK 0x0400L |
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| 54517 | //BIF_CFG_DEV0_EPF5_0_MSI_MSG_ADDR_HI |
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| 54518 | #define BIF_CFG_DEV0_EPF5_0_MSI_MSG_ADDR_HI__MSI_MSG_ADDR_HI__SHIFT 0x0 |
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| 54519 | #define BIF_CFG_DEV0_EPF5_0_MSI_MSG_ADDR_HI__MSI_MSG_ADDR_HI_MASK 0xFFFFFFFFL |
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| 54533 | #define BIF_CFG_DEV0_EPF5_0_MSI_EXT_MSG_DATA_64__MSI_EXT_DATA_64__SHIFT 0x0 |
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| 54535 | //BIF_CFG_DEV0_EPF5_0_MSI_MASK_64 |
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| 54554 | #define BIF_CFG_DEV0_EPF5_0_MSIX_MSG_CNTL__MSIX_FUNC_MASK_MASK 0x4000L |
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| 54555 | #define BIF_CFG_DEV0_EPF5_0_MSIX_MSG_CNTL__MSIX_EN_MASK 0x8000L |
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| 54748 | #define BIF_CFG_DEV0_EPF5_0_PCIE_ADV_ERR_CAP_CNTL__MULTI_HDR_RECD_EN_MASK 0x00000400L |
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| 54763 | //BIF_CFG_DEV0_EPF5_0_PCIE_TLP_PREFIX_LOG0 |
|---|
| 54764 | #define BIF_CFG_DEV0_EPF5_0_PCIE_TLP_PREFIX_LOG0__TLP_PREFIX__SHIFT 0x0 |
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| 54765 | #define BIF_CFG_DEV0_EPF5_0_PCIE_TLP_PREFIX_LOG0__TLP_PREFIX_MASK 0xFFFFFFFFL |
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| 54766 | //BIF_CFG_DEV0_EPF5_0_PCIE_TLP_PREFIX_LOG1 |
|---|
| 54767 | #define BIF_CFG_DEV0_EPF5_0_PCIE_TLP_PREFIX_LOG1__TLP_PREFIX__SHIFT 0x0 |
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| 54768 | #define BIF_CFG_DEV0_EPF5_0_PCIE_TLP_PREFIX_LOG1__TLP_PREFIX_MASK 0xFFFFFFFFL |
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| 54769 | //BIF_CFG_DEV0_EPF5_0_PCIE_TLP_PREFIX_LOG2 |
|---|
| 54770 | #define BIF_CFG_DEV0_EPF5_0_PCIE_TLP_PREFIX_LOG2__TLP_PREFIX__SHIFT 0x0 |
|---|
| 54771 | #define BIF_CFG_DEV0_EPF5_0_PCIE_TLP_PREFIX_LOG2__TLP_PREFIX_MASK 0xFFFFFFFFL |
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| 54772 | //BIF_CFG_DEV0_EPF5_0_PCIE_TLP_PREFIX_LOG3 |
|---|
| 54773 | #define BIF_CFG_DEV0_EPF5_0_PCIE_TLP_PREFIX_LOG3__TLP_PREFIX__SHIFT 0x0 |
|---|
| 54774 | #define BIF_CFG_DEV0_EPF5_0_PCIE_TLP_PREFIX_LOG3__TLP_PREFIX_MASK 0xFFFFFFFFL |
|---|
| 54775 | //BIF_CFG_DEV0_EPF5_0_PCIE_BAR_ENH_CAP_LIST |
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| 54779 | #define BIF_CFG_DEV0_EPF5_0_PCIE_BAR_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
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| 54780 | #define BIF_CFG_DEV0_EPF5_0_PCIE_BAR_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
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| 54781 | #define BIF_CFG_DEV0_EPF5_0_PCIE_BAR_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
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|---|
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| 54797 | //BIF_CFG_DEV0_EPF5_0_PCIE_BAR2_CNTL |
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| 54798 | #define BIF_CFG_DEV0_EPF5_0_PCIE_BAR2_CNTL__BAR_INDEX__SHIFT 0x0 |
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| 54799 | #define BIF_CFG_DEV0_EPF5_0_PCIE_BAR2_CNTL__BAR_TOTAL_NUM__SHIFT 0x5 |
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| 54800 | #define BIF_CFG_DEV0_EPF5_0_PCIE_BAR2_CNTL__BAR_SIZE__SHIFT 0x8 |
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| 54802 | #define BIF_CFG_DEV0_EPF5_0_PCIE_BAR2_CNTL__BAR_INDEX_MASK 0x00000007L |
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| 54803 | #define BIF_CFG_DEV0_EPF5_0_PCIE_BAR2_CNTL__BAR_TOTAL_NUM_MASK 0x000000E0L |
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|---|
| 54805 | #define BIF_CFG_DEV0_EPF5_0_PCIE_BAR2_CNTL__BAR_SIZE_SUPPORTED_UPPER_MASK 0xFFFF0000L |
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| 54807 | #define BIF_CFG_DEV0_EPF5_0_PCIE_BAR3_CAP__BAR_SIZE_SUPPORTED__SHIFT 0x4 |
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| 54831 | #define BIF_CFG_DEV0_EPF5_0_PCIE_BAR5_CAP__BAR_SIZE_SUPPORTED__SHIFT 0x4 |
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| 54833 | //BIF_CFG_DEV0_EPF5_0_PCIE_BAR5_CNTL |
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| 54834 | #define BIF_CFG_DEV0_EPF5_0_PCIE_BAR5_CNTL__BAR_INDEX__SHIFT 0x0 |
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| 54837 | #define BIF_CFG_DEV0_EPF5_0_PCIE_BAR5_CNTL__BAR_SIZE_SUPPORTED_UPPER__SHIFT 0x10 |
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| 54838 | #define BIF_CFG_DEV0_EPF5_0_PCIE_BAR5_CNTL__BAR_INDEX_MASK 0x00000007L |
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| 54842 | //BIF_CFG_DEV0_EPF5_0_PCIE_BAR6_CAP |
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| 54843 | #define BIF_CFG_DEV0_EPF5_0_PCIE_BAR6_CAP__BAR_SIZE_SUPPORTED__SHIFT 0x4 |
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| 54844 | #define BIF_CFG_DEV0_EPF5_0_PCIE_BAR6_CAP__BAR_SIZE_SUPPORTED_MASK 0xFFFFFFF0L |
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| 54846 | #define BIF_CFG_DEV0_EPF5_0_PCIE_BAR6_CNTL__BAR_INDEX__SHIFT 0x0 |
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| 54849 | #define BIF_CFG_DEV0_EPF5_0_PCIE_BAR6_CNTL__BAR_SIZE_SUPPORTED_UPPER__SHIFT 0x10 |
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| 54850 | #define BIF_CFG_DEV0_EPF5_0_PCIE_BAR6_CNTL__BAR_INDEX_MASK 0x00000007L |
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| 54851 | #define BIF_CFG_DEV0_EPF5_0_PCIE_BAR6_CNTL__BAR_TOTAL_NUM_MASK 0x000000E0L |
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| 54852 | #define BIF_CFG_DEV0_EPF5_0_PCIE_BAR6_CNTL__BAR_SIZE_MASK 0x00003F00L |
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| 54921 | //BIF_CFG_DEV0_EPF5_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_4 |
|---|
| 54922 | #define BIF_CFG_DEV0_EPF5_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_4__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
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| 54925 | #define BIF_CFG_DEV0_EPF5_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_5__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
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|---|
| 54928 | #define BIF_CFG_DEV0_EPF5_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_6__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
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|---|
| 54931 | #define BIF_CFG_DEV0_EPF5_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_7__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 54932 | #define BIF_CFG_DEV0_EPF5_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_7__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
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| 54933 | //BIF_CFG_DEV0_EPF5_0_PCIE_ACS_ENH_CAP_LIST |
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| 54934 | #define BIF_CFG_DEV0_EPF5_0_PCIE_ACS_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
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| 54936 | #define BIF_CFG_DEV0_EPF5_0_PCIE_ACS_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
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| 54937 | #define BIF_CFG_DEV0_EPF5_0_PCIE_ACS_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
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| 54938 | #define BIF_CFG_DEV0_EPF5_0_PCIE_ACS_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
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| 54939 | #define BIF_CFG_DEV0_EPF5_0_PCIE_ACS_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
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|---|
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|---|
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|---|
| 54948 | #define BIF_CFG_DEV0_EPF5_0_PCIE_ACS_CAP__EGRESS_CONTROL_VECTOR_SIZE__SHIFT 0x8 |
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| 54949 | #define BIF_CFG_DEV0_EPF5_0_PCIE_ACS_CAP__SOURCE_VALIDATION_MASK 0x0001L |
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| 54950 | #define BIF_CFG_DEV0_EPF5_0_PCIE_ACS_CAP__TRANSLATION_BLOCKING_MASK 0x0002L |
|---|
| 54951 | #define BIF_CFG_DEV0_EPF5_0_PCIE_ACS_CAP__P2P_REQUEST_REDIRECT_MASK 0x0004L |
|---|
| 54952 | #define BIF_CFG_DEV0_EPF5_0_PCIE_ACS_CAP__P2P_COMPLETION_REDIRECT_MASK 0x0008L |
|---|
| 54953 | #define BIF_CFG_DEV0_EPF5_0_PCIE_ACS_CAP__UPSTREAM_FORWARDING_MASK 0x0010L |
|---|
| 54954 | #define BIF_CFG_DEV0_EPF5_0_PCIE_ACS_CAP__P2P_EGRESS_CONTROL_MASK 0x0020L |
|---|
| 54955 | #define BIF_CFG_DEV0_EPF5_0_PCIE_ACS_CAP__DIRECT_TRANSLATED_P2P_MASK 0x0040L |
|---|
| 54956 | #define BIF_CFG_DEV0_EPF5_0_PCIE_ACS_CAP__EGRESS_CONTROL_VECTOR_SIZE_MASK 0xFF00L |
|---|
| 54957 | //BIF_CFG_DEV0_EPF5_0_PCIE_ACS_CNTL |
|---|
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| 54959 | #define BIF_CFG_DEV0_EPF5_0_PCIE_ACS_CNTL__TRANSLATION_BLOCKING_EN__SHIFT 0x1 |
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| 54960 | #define BIF_CFG_DEV0_EPF5_0_PCIE_ACS_CNTL__P2P_REQUEST_REDIRECT_EN__SHIFT 0x2 |
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| 54961 | #define BIF_CFG_DEV0_EPF5_0_PCIE_ACS_CNTL__P2P_COMPLETION_REDIRECT_EN__SHIFT 0x3 |
|---|
| 54962 | #define BIF_CFG_DEV0_EPF5_0_PCIE_ACS_CNTL__UPSTREAM_FORWARDING_EN__SHIFT 0x4 |
|---|
| 54963 | #define BIF_CFG_DEV0_EPF5_0_PCIE_ACS_CNTL__P2P_EGRESS_CONTROL_EN__SHIFT 0x5 |
|---|
| 54964 | #define BIF_CFG_DEV0_EPF5_0_PCIE_ACS_CNTL__DIRECT_TRANSLATED_P2P_EN__SHIFT 0x6 |
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| 54965 | #define BIF_CFG_DEV0_EPF5_0_PCIE_ACS_CNTL__SOURCE_VALIDATION_EN_MASK 0x0001L |
|---|
| 54966 | #define BIF_CFG_DEV0_EPF5_0_PCIE_ACS_CNTL__TRANSLATION_BLOCKING_EN_MASK 0x0002L |
|---|
| 54967 | #define BIF_CFG_DEV0_EPF5_0_PCIE_ACS_CNTL__P2P_REQUEST_REDIRECT_EN_MASK 0x0004L |
|---|
| 54968 | #define BIF_CFG_DEV0_EPF5_0_PCIE_ACS_CNTL__P2P_COMPLETION_REDIRECT_EN_MASK 0x0008L |
|---|
| 54969 | #define BIF_CFG_DEV0_EPF5_0_PCIE_ACS_CNTL__UPSTREAM_FORWARDING_EN_MASK 0x0010L |
|---|
| 54970 | #define BIF_CFG_DEV0_EPF5_0_PCIE_ACS_CNTL__P2P_EGRESS_CONTROL_EN_MASK 0x0020L |
|---|
| 54971 | #define BIF_CFG_DEV0_EPF5_0_PCIE_ACS_CNTL__DIRECT_TRANSLATED_P2P_EN_MASK 0x0040L |
|---|
| 54972 | //BIF_CFG_DEV0_EPF5_0_PCIE_PASID_ENH_CAP_LIST |
|---|
| 54973 | #define BIF_CFG_DEV0_EPF5_0_PCIE_PASID_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 54974 | #define BIF_CFG_DEV0_EPF5_0_PCIE_PASID_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 54975 | #define BIF_CFG_DEV0_EPF5_0_PCIE_PASID_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 54976 | #define BIF_CFG_DEV0_EPF5_0_PCIE_PASID_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 54977 | #define BIF_CFG_DEV0_EPF5_0_PCIE_PASID_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 54978 | #define BIF_CFG_DEV0_EPF5_0_PCIE_PASID_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 54979 | //BIF_CFG_DEV0_EPF5_0_PCIE_PASID_CAP |
|---|
| 54980 | #define BIF_CFG_DEV0_EPF5_0_PCIE_PASID_CAP__PASID_EXE_PERMISSION_SUPPORTED__SHIFT 0x1 |
|---|
| 54981 | #define BIF_CFG_DEV0_EPF5_0_PCIE_PASID_CAP__PASID_PRIV_MODE_SUPPORTED__SHIFT 0x2 |
|---|
| 54982 | #define BIF_CFG_DEV0_EPF5_0_PCIE_PASID_CAP__MAX_PASID_WIDTH__SHIFT 0x8 |
|---|
| 54983 | #define BIF_CFG_DEV0_EPF5_0_PCIE_PASID_CAP__PASID_EXE_PERMISSION_SUPPORTED_MASK 0x0002L |
|---|
| 54984 | #define BIF_CFG_DEV0_EPF5_0_PCIE_PASID_CAP__PASID_PRIV_MODE_SUPPORTED_MASK 0x0004L |
|---|
| 54985 | #define BIF_CFG_DEV0_EPF5_0_PCIE_PASID_CAP__MAX_PASID_WIDTH_MASK 0x1F00L |
|---|
| 54986 | //BIF_CFG_DEV0_EPF5_0_PCIE_PASID_CNTL |
|---|
| 54987 | #define BIF_CFG_DEV0_EPF5_0_PCIE_PASID_CNTL__PASID_ENABLE__SHIFT 0x0 |
|---|
| 54988 | #define BIF_CFG_DEV0_EPF5_0_PCIE_PASID_CNTL__PASID_EXE_PERMISSION_ENABLE__SHIFT 0x1 |
|---|
| 54989 | #define BIF_CFG_DEV0_EPF5_0_PCIE_PASID_CNTL__PASID_PRIV_MODE_SUPPORTED_ENABLE__SHIFT 0x2 |
|---|
| 54990 | #define BIF_CFG_DEV0_EPF5_0_PCIE_PASID_CNTL__PASID_ENABLE_MASK 0x0001L |
|---|
| 54991 | #define BIF_CFG_DEV0_EPF5_0_PCIE_PASID_CNTL__PASID_EXE_PERMISSION_ENABLE_MASK 0x0002L |
|---|
| 54992 | #define BIF_CFG_DEV0_EPF5_0_PCIE_PASID_CNTL__PASID_PRIV_MODE_SUPPORTED_ENABLE_MASK 0x0004L |
|---|
| 54993 | //BIF_CFG_DEV0_EPF5_0_PCIE_ARI_ENH_CAP_LIST |
|---|
| 54994 | #define BIF_CFG_DEV0_EPF5_0_PCIE_ARI_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
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| 54995 | #define BIF_CFG_DEV0_EPF5_0_PCIE_ARI_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
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| 54996 | #define BIF_CFG_DEV0_EPF5_0_PCIE_ARI_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 54997 | #define BIF_CFG_DEV0_EPF5_0_PCIE_ARI_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 54998 | #define BIF_CFG_DEV0_EPF5_0_PCIE_ARI_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
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| 54999 | #define BIF_CFG_DEV0_EPF5_0_PCIE_ARI_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
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| 55000 | //BIF_CFG_DEV0_EPF5_0_PCIE_ARI_CAP |
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| 55001 | #define BIF_CFG_DEV0_EPF5_0_PCIE_ARI_CAP__ARI_MFVC_FUNC_GROUPS_CAP__SHIFT 0x0 |
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| 55003 | #define BIF_CFG_DEV0_EPF5_0_PCIE_ARI_CAP__ARI_NEXT_FUNC_NUM__SHIFT 0x8 |
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| 55004 | #define BIF_CFG_DEV0_EPF5_0_PCIE_ARI_CAP__ARI_MFVC_FUNC_GROUPS_CAP_MASK 0x0001L |
|---|
| 55005 | #define BIF_CFG_DEV0_EPF5_0_PCIE_ARI_CAP__ARI_ACS_FUNC_GROUPS_CAP_MASK 0x0002L |
|---|
| 55006 | #define BIF_CFG_DEV0_EPF5_0_PCIE_ARI_CAP__ARI_NEXT_FUNC_NUM_MASK 0xFF00L |
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| 55007 | //BIF_CFG_DEV0_EPF5_0_PCIE_ARI_CNTL |
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| 55008 | #define BIF_CFG_DEV0_EPF5_0_PCIE_ARI_CNTL__ARI_MFVC_FUNC_GROUPS_EN__SHIFT 0x0 |
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| 55011 | #define BIF_CFG_DEV0_EPF5_0_PCIE_ARI_CNTL__ARI_MFVC_FUNC_GROUPS_EN_MASK 0x0001L |
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| 55013 | #define BIF_CFG_DEV0_EPF5_0_PCIE_ARI_CNTL__ARI_FUNCTION_GROUP_MASK 0x0070L |
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| 55100 | #define BIF_CFG_DEV0_EPF6_0_BIST__BIST_COMP_MASK 0x0FL |
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| 55107 | #define BIF_CFG_DEV0_EPF6_0_BASE_ADDR_2__BASE_ADDR__SHIFT 0x0 |
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| 55110 | #define BIF_CFG_DEV0_EPF6_0_BASE_ADDR_3__BASE_ADDR__SHIFT 0x0 |
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| 55113 | #define BIF_CFG_DEV0_EPF6_0_BASE_ADDR_4__BASE_ADDR__SHIFT 0x0 |
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|---|
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| 55116 | #define BIF_CFG_DEV0_EPF6_0_BASE_ADDR_5__BASE_ADDR__SHIFT 0x0 |
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| 55119 | #define BIF_CFG_DEV0_EPF6_0_BASE_ADDR_6__BASE_ADDR__SHIFT 0x0 |
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|---|
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|---|
| 55122 | #define BIF_CFG_DEV0_EPF6_0_CARDBUS_CIS_PTR__CARDBUS_CIS_PTR__SHIFT 0x0 |
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| 55123 | #define BIF_CFG_DEV0_EPF6_0_CARDBUS_CIS_PTR__CARDBUS_CIS_PTR_MASK 0xFFFFFFFFL |
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| 55124 | //BIF_CFG_DEV0_EPF6_0_ADAPTER_ID |
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| 55125 | #define BIF_CFG_DEV0_EPF6_0_ADAPTER_ID__SUBSYSTEM_VENDOR_ID__SHIFT 0x0 |
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| 55128 | #define BIF_CFG_DEV0_EPF6_0_ADAPTER_ID__SUBSYSTEM_ID_MASK 0xFFFF0000L |
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|---|
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|---|
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|---|
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|---|
| 55140 | #define BIF_CFG_DEV0_EPF6_0_INTERRUPT_PIN__INTERRUPT_PIN_MASK 0xFFL |
|---|
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| 55145 | #define BIF_CFG_DEV0_EPF6_0_MAX_LATENCY__MAX_LAT__SHIFT 0x0 |
|---|
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|---|
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|---|
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| 55152 | #define BIF_CFG_DEV0_EPF6_0_VENDOR_CAP_LIST__NEXT_PTR_MASK 0x0000FF00L |
|---|
| 55153 | #define BIF_CFG_DEV0_EPF6_0_VENDOR_CAP_LIST__LENGTH_MASK 0x00FF0000L |
|---|
| 55154 | //BIF_CFG_DEV0_EPF6_0_ADAPTER_ID_W |
|---|
| 55155 | #define BIF_CFG_DEV0_EPF6_0_ADAPTER_ID_W__SUBSYSTEM_VENDOR_ID__SHIFT 0x0 |
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| 55157 | #define BIF_CFG_DEV0_EPF6_0_ADAPTER_ID_W__SUBSYSTEM_VENDOR_ID_MASK 0x0000FFFFL |
|---|
| 55158 | #define BIF_CFG_DEV0_EPF6_0_ADAPTER_ID_W__SUBSYSTEM_ID_MASK 0xFFFF0000L |
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| 55159 | //BIF_CFG_DEV0_EPF6_0_PMI_CAP_LIST |
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| 55163 | #define BIF_CFG_DEV0_EPF6_0_PMI_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
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| 55164 | //BIF_CFG_DEV0_EPF6_0_PMI_CAP |
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| 55165 | #define BIF_CFG_DEV0_EPF6_0_PMI_CAP__VERSION__SHIFT 0x0 |
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| 55173 | #define BIF_CFG_DEV0_EPF6_0_PMI_CAP__VERSION_MASK 0x0007L |
|---|
| 55174 | #define BIF_CFG_DEV0_EPF6_0_PMI_CAP__PME_CLOCK_MASK 0x0008L |
|---|
| 55175 | #define BIF_CFG_DEV0_EPF6_0_PMI_CAP__IMMEDIATE_READINESS_ON_RETURN_TO_D0_MASK 0x0010L |
|---|
| 55176 | #define BIF_CFG_DEV0_EPF6_0_PMI_CAP__DEV_SPECIFIC_INIT_MASK 0x0020L |
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|---|
| 55178 | #define BIF_CFG_DEV0_EPF6_0_PMI_CAP__D1_SUPPORT_MASK 0x0200L |
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| 55179 | #define BIF_CFG_DEV0_EPF6_0_PMI_CAP__D2_SUPPORT_MASK 0x0400L |
|---|
| 55180 | #define BIF_CFG_DEV0_EPF6_0_PMI_CAP__PME_SUPPORT_MASK 0xF800L |
|---|
| 55181 | //BIF_CFG_DEV0_EPF6_0_PMI_STATUS_CNTL |
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| 55182 | #define BIF_CFG_DEV0_EPF6_0_PMI_STATUS_CNTL__POWER_STATE__SHIFT 0x0 |
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| 55187 | #define BIF_CFG_DEV0_EPF6_0_PMI_STATUS_CNTL__PME_STATUS__SHIFT 0xf |
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| 55188 | #define BIF_CFG_DEV0_EPF6_0_PMI_STATUS_CNTL__B2_B3_SUPPORT__SHIFT 0x16 |
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| 55189 | #define BIF_CFG_DEV0_EPF6_0_PMI_STATUS_CNTL__BUS_PWR_EN__SHIFT 0x17 |
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| 55190 | #define BIF_CFG_DEV0_EPF6_0_PMI_STATUS_CNTL__PMI_DATA__SHIFT 0x18 |
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| 55191 | #define BIF_CFG_DEV0_EPF6_0_PMI_STATUS_CNTL__POWER_STATE_MASK 0x00000003L |
|---|
| 55192 | #define BIF_CFG_DEV0_EPF6_0_PMI_STATUS_CNTL__NO_SOFT_RESET_MASK 0x00000008L |
|---|
| 55193 | #define BIF_CFG_DEV0_EPF6_0_PMI_STATUS_CNTL__PME_EN_MASK 0x00000100L |
|---|
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| 55321 | #define BIF_CFG_DEV0_EPF6_0_LINK_CNTL__DRS_SIGNALING_CONTROL__SHIFT 0xe |
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| 55323 | #define BIF_CFG_DEV0_EPF6_0_LINK_CNTL__PTM_PROP_DELAY_ADAPT_INTER_B_MASK 0x0004L |
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| 55324 | #define BIF_CFG_DEV0_EPF6_0_LINK_CNTL__READ_CPL_BOUNDARY_MASK 0x0008L |
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| 55325 | #define BIF_CFG_DEV0_EPF6_0_LINK_CNTL__LINK_DIS_MASK 0x0010L |
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| 55326 | #define BIF_CFG_DEV0_EPF6_0_LINK_CNTL__RETRAIN_LINK_MASK 0x0020L |
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| 55327 | #define BIF_CFG_DEV0_EPF6_0_LINK_CNTL__COMMON_CLOCK_CFG_MASK 0x0040L |
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| 55328 | #define BIF_CFG_DEV0_EPF6_0_LINK_CNTL__EXTENDED_SYNC_MASK 0x0080L |
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| 55329 | #define BIF_CFG_DEV0_EPF6_0_LINK_CNTL__CLOCK_POWER_MANAGEMENT_EN_MASK 0x0100L |
|---|
| 55330 | #define BIF_CFG_DEV0_EPF6_0_LINK_CNTL__HW_AUTONOMOUS_WIDTH_DISABLE_MASK 0x0200L |
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| 55331 | #define BIF_CFG_DEV0_EPF6_0_LINK_CNTL__LINK_BW_MANAGEMENT_INT_EN_MASK 0x0400L |
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| 55332 | #define BIF_CFG_DEV0_EPF6_0_LINK_CNTL__LINK_AUTONOMOUS_BW_INT_EN_MASK 0x0800L |
|---|
| 55333 | #define BIF_CFG_DEV0_EPF6_0_LINK_CNTL__DRS_SIGNALING_CONTROL_MASK 0xC000L |
|---|
| 55334 | //BIF_CFG_DEV0_EPF6_0_LINK_STATUS |
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| 55338 | #define BIF_CFG_DEV0_EPF6_0_LINK_STATUS__SLOT_CLOCK_CFG__SHIFT 0xc |
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| 55339 | #define BIF_CFG_DEV0_EPF6_0_LINK_STATUS__DL_ACTIVE__SHIFT 0xd |
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| 55340 | #define BIF_CFG_DEV0_EPF6_0_LINK_STATUS__LINK_BW_MANAGEMENT_STATUS__SHIFT 0xe |
|---|
| 55341 | #define BIF_CFG_DEV0_EPF6_0_LINK_STATUS__LINK_AUTONOMOUS_BW_STATUS__SHIFT 0xf |
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| 55342 | #define BIF_CFG_DEV0_EPF6_0_LINK_STATUS__CURRENT_LINK_SPEED_MASK 0x000FL |
|---|
| 55343 | #define BIF_CFG_DEV0_EPF6_0_LINK_STATUS__NEGOTIATED_LINK_WIDTH_MASK 0x03F0L |
|---|
| 55344 | #define BIF_CFG_DEV0_EPF6_0_LINK_STATUS__LINK_TRAINING_MASK 0x0800L |
|---|
| 55345 | #define BIF_CFG_DEV0_EPF6_0_LINK_STATUS__SLOT_CLOCK_CFG_MASK 0x1000L |
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| 55346 | #define BIF_CFG_DEV0_EPF6_0_LINK_STATUS__DL_ACTIVE_MASK 0x2000L |
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| 55347 | #define BIF_CFG_DEV0_EPF6_0_LINK_STATUS__LINK_BW_MANAGEMENT_STATUS_MASK 0x4000L |
|---|
| 55348 | #define BIF_CFG_DEV0_EPF6_0_LINK_STATUS__LINK_AUTONOMOUS_BW_STATUS_MASK 0x8000L |
|---|
| 55349 | //BIF_CFG_DEV0_EPF6_0_DEVICE_CAP2 |
|---|
| 55350 | #define BIF_CFG_DEV0_EPF6_0_DEVICE_CAP2__CPL_TIMEOUT_RANGE_SUPPORTED__SHIFT 0x0 |
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| 55352 | #define BIF_CFG_DEV0_EPF6_0_DEVICE_CAP2__ARI_FORWARDING_SUPPORTED__SHIFT 0x5 |
|---|
| 55353 | #define BIF_CFG_DEV0_EPF6_0_DEVICE_CAP2__ATOMICOP_ROUTING_SUPPORTED__SHIFT 0x6 |
|---|
| 55354 | #define BIF_CFG_DEV0_EPF6_0_DEVICE_CAP2__ATOMICOP_32CMPLT_SUPPORTED__SHIFT 0x7 |
|---|
| 55355 | #define BIF_CFG_DEV0_EPF6_0_DEVICE_CAP2__ATOMICOP_64CMPLT_SUPPORTED__SHIFT 0x8 |
|---|
| 55356 | #define BIF_CFG_DEV0_EPF6_0_DEVICE_CAP2__CAS128_CMPLT_SUPPORTED__SHIFT 0x9 |
|---|
| 55357 | #define BIF_CFG_DEV0_EPF6_0_DEVICE_CAP2__NO_RO_ENABLED_P2P_PASSING__SHIFT 0xa |
|---|
| 55358 | #define BIF_CFG_DEV0_EPF6_0_DEVICE_CAP2__LTR_SUPPORTED__SHIFT 0xb |
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| 55359 | #define BIF_CFG_DEV0_EPF6_0_DEVICE_CAP2__TPH_CPLR_SUPPORTED__SHIFT 0xc |
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| 55360 | #define BIF_CFG_DEV0_EPF6_0_DEVICE_CAP2__LN_SYSTEM_CLS__SHIFT 0xe |
|---|
| 55361 | #define BIF_CFG_DEV0_EPF6_0_DEVICE_CAP2__TEN_BIT_TAG_COMPLETER_SUPPORTED__SHIFT 0x10 |
|---|
| 55362 | #define BIF_CFG_DEV0_EPF6_0_DEVICE_CAP2__TEN_BIT_TAG_REQUESTER_SUPPORTED__SHIFT 0x11 |
|---|
| 55363 | #define BIF_CFG_DEV0_EPF6_0_DEVICE_CAP2__OBFF_SUPPORTED__SHIFT 0x12 |
|---|
| 55364 | #define BIF_CFG_DEV0_EPF6_0_DEVICE_CAP2__EXTENDED_FMT_FIELD_SUPPORTED__SHIFT 0x14 |
|---|
| 55365 | #define BIF_CFG_DEV0_EPF6_0_DEVICE_CAP2__END_END_TLP_PREFIX_SUPPORTED__SHIFT 0x15 |
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| 55366 | #define BIF_CFG_DEV0_EPF6_0_DEVICE_CAP2__MAX_END_END_TLP_PREFIXES__SHIFT 0x16 |
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|---|
| 55371 | #define BIF_CFG_DEV0_EPF6_0_DEVICE_CAP2__CPL_TIMEOUT_DIS_SUPPORTED_MASK 0x00000010L |
|---|
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| 55376 | #define BIF_CFG_DEV0_EPF6_0_DEVICE_CAP2__CAS128_CMPLT_SUPPORTED_MASK 0x00000200L |
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| 55377 | #define BIF_CFG_DEV0_EPF6_0_DEVICE_CAP2__NO_RO_ENABLED_P2P_PASSING_MASK 0x00000400L |
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| 55379 | #define BIF_CFG_DEV0_EPF6_0_DEVICE_CAP2__TPH_CPLR_SUPPORTED_MASK 0x00003000L |
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| 55404 | #define BIF_CFG_DEV0_EPF6_0_DEVICE_CNTL2__CPL_TIMEOUT_DIS_MASK 0x0010L |
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| 55405 | #define BIF_CFG_DEV0_EPF6_0_DEVICE_CNTL2__ARI_FORWARDING_EN_MASK 0x0020L |
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| 55406 | #define BIF_CFG_DEV0_EPF6_0_DEVICE_CNTL2__ATOMICOP_REQUEST_EN_MASK 0x0040L |
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| 55407 | #define BIF_CFG_DEV0_EPF6_0_DEVICE_CNTL2__ATOMICOP_EGRESS_BLOCKING_MASK 0x0080L |
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| 55408 | #define BIF_CFG_DEV0_EPF6_0_DEVICE_CNTL2__IDO_REQUEST_ENABLE_MASK 0x0100L |
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| 55409 | #define BIF_CFG_DEV0_EPF6_0_DEVICE_CNTL2__IDO_COMPLETION_ENABLE_MASK 0x0200L |
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| 55410 | #define BIF_CFG_DEV0_EPF6_0_DEVICE_CNTL2__LTR_EN_MASK 0x0400L |
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| 55411 | #define BIF_CFG_DEV0_EPF6_0_DEVICE_CNTL2__EMER_POWER_REDUCTION_REQUEST_MASK 0x0800L |
|---|
| 55412 | #define BIF_CFG_DEV0_EPF6_0_DEVICE_CNTL2__TEN_BIT_TAG_REQUESTER_ENABLE_MASK 0x1000L |
|---|
| 55413 | #define BIF_CFG_DEV0_EPF6_0_DEVICE_CNTL2__OBFF_EN_MASK 0x6000L |
|---|
| 55414 | #define BIF_CFG_DEV0_EPF6_0_DEVICE_CNTL2__END_END_TLP_PREFIX_BLOCKING_MASK 0x8000L |
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| 55416 | #define BIF_CFG_DEV0_EPF6_0_DEVICE_STATUS2__RESERVED__SHIFT 0x0 |
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| 55417 | #define BIF_CFG_DEV0_EPF6_0_DEVICE_STATUS2__RESERVED_MASK 0xFFFFL |
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|---|
| 55427 | #define BIF_CFG_DEV0_EPF6_0_LINK_CAP2__CROSSLINK_SUPPORTED_MASK 0x00000100L |
|---|
| 55428 | #define BIF_CFG_DEV0_EPF6_0_LINK_CAP2__LOWER_SKP_OS_GEN_SUPPORT_MASK 0x0000FE00L |
|---|
| 55429 | #define BIF_CFG_DEV0_EPF6_0_LINK_CAP2__LOWER_SKP_OS_RCV_SUPPORT_MASK 0x007F0000L |
|---|
| 55430 | #define BIF_CFG_DEV0_EPF6_0_LINK_CAP2__RTM1_PRESENCE_DET_SUPPORT_MASK 0x00800000L |
|---|
| 55431 | #define BIF_CFG_DEV0_EPF6_0_LINK_CAP2__RTM2_PRESENCE_DET_SUPPORT_MASK 0x01000000L |
|---|
| 55432 | #define BIF_CFG_DEV0_EPF6_0_LINK_CAP2__DRS_SUPPORTED_MASK 0x80000000L |
|---|
| 55433 | //BIF_CFG_DEV0_EPF6_0_LINK_CNTL2 |
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|---|
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|---|
| 55442 | #define BIF_CFG_DEV0_EPF6_0_LINK_CNTL2__TARGET_LINK_SPEED_MASK 0x000FL |
|---|
| 55443 | #define BIF_CFG_DEV0_EPF6_0_LINK_CNTL2__ENTER_COMPLIANCE_MASK 0x0010L |
|---|
| 55444 | #define BIF_CFG_DEV0_EPF6_0_LINK_CNTL2__HW_AUTONOMOUS_SPEED_DISABLE_MASK 0x0020L |
|---|
| 55445 | #define BIF_CFG_DEV0_EPF6_0_LINK_CNTL2__SELECTABLE_DEEMPHASIS_MASK 0x0040L |
|---|
| 55446 | #define BIF_CFG_DEV0_EPF6_0_LINK_CNTL2__XMIT_MARGIN_MASK 0x0380L |
|---|
| 55447 | #define BIF_CFG_DEV0_EPF6_0_LINK_CNTL2__ENTER_MOD_COMPLIANCE_MASK 0x0400L |
|---|
| 55448 | #define BIF_CFG_DEV0_EPF6_0_LINK_CNTL2__COMPLIANCE_SOS_MASK 0x0800L |
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| 55449 | #define BIF_CFG_DEV0_EPF6_0_LINK_CNTL2__COMPLIANCE_DEEMPHASIS_MASK 0xF000L |
|---|
| 55450 | //BIF_CFG_DEV0_EPF6_0_LINK_STATUS2 |
|---|
| 55451 | #define BIF_CFG_DEV0_EPF6_0_LINK_STATUS2__CUR_DEEMPHASIS_LEVEL__SHIFT 0x0 |
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| 55452 | #define BIF_CFG_DEV0_EPF6_0_LINK_STATUS2__EQUALIZATION_COMPLETE_8GT__SHIFT 0x1 |
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| 55453 | #define BIF_CFG_DEV0_EPF6_0_LINK_STATUS2__EQUALIZATION_PHASE1_SUCCESS_8GT__SHIFT 0x2 |
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|---|
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|---|
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|---|
| 55457 | #define BIF_CFG_DEV0_EPF6_0_LINK_STATUS2__RTM1_PRESENCE_DET__SHIFT 0x6 |
|---|
| 55458 | #define BIF_CFG_DEV0_EPF6_0_LINK_STATUS2__RTM2_PRESENCE_DET__SHIFT 0x7 |
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| 55459 | #define BIF_CFG_DEV0_EPF6_0_LINK_STATUS2__CROSSLINK_RESOLUTION__SHIFT 0x8 |
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| 55460 | #define BIF_CFG_DEV0_EPF6_0_LINK_STATUS2__DOWNSTREAM_COMPONENT_PRESENCE__SHIFT 0xc |
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|---|
| 55462 | #define BIF_CFG_DEV0_EPF6_0_LINK_STATUS2__CUR_DEEMPHASIS_LEVEL_MASK 0x0001L |
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| 55463 | #define BIF_CFG_DEV0_EPF6_0_LINK_STATUS2__EQUALIZATION_COMPLETE_8GT_MASK 0x0002L |
|---|
| 55464 | #define BIF_CFG_DEV0_EPF6_0_LINK_STATUS2__EQUALIZATION_PHASE1_SUCCESS_8GT_MASK 0x0004L |
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| 55465 | #define BIF_CFG_DEV0_EPF6_0_LINK_STATUS2__EQUALIZATION_PHASE2_SUCCESS_8GT_MASK 0x0008L |
|---|
| 55466 | #define BIF_CFG_DEV0_EPF6_0_LINK_STATUS2__EQUALIZATION_PHASE3_SUCCESS_8GT_MASK 0x0010L |
|---|
| 55467 | #define BIF_CFG_DEV0_EPF6_0_LINK_STATUS2__LINK_EQUALIZATION_REQUEST_8GT_MASK 0x0020L |
|---|
| 55468 | #define BIF_CFG_DEV0_EPF6_0_LINK_STATUS2__RTM1_PRESENCE_DET_MASK 0x0040L |
|---|
| 55469 | #define BIF_CFG_DEV0_EPF6_0_LINK_STATUS2__RTM2_PRESENCE_DET_MASK 0x0080L |
|---|
| 55470 | #define BIF_CFG_DEV0_EPF6_0_LINK_STATUS2__CROSSLINK_RESOLUTION_MASK 0x0300L |
|---|
| 55471 | #define BIF_CFG_DEV0_EPF6_0_LINK_STATUS2__DOWNSTREAM_COMPONENT_PRESENCE_MASK 0x7000L |
|---|
| 55472 | #define BIF_CFG_DEV0_EPF6_0_LINK_STATUS2__DRS_MESSAGE_RECEIVED_MASK 0x8000L |
|---|
| 55473 | //BIF_CFG_DEV0_EPF6_0_MSI_CAP_LIST |
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| 55474 | #define BIF_CFG_DEV0_EPF6_0_MSI_CAP_LIST__CAP_ID__SHIFT 0x0 |
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| 55475 | #define BIF_CFG_DEV0_EPF6_0_MSI_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
|---|
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|---|
| 55477 | #define BIF_CFG_DEV0_EPF6_0_MSI_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
|---|
| 55478 | //BIF_CFG_DEV0_EPF6_0_MSI_MSG_CNTL |
|---|
| 55479 | #define BIF_CFG_DEV0_EPF6_0_MSI_MSG_CNTL__MSI_EN__SHIFT 0x0 |
|---|
| 55480 | #define BIF_CFG_DEV0_EPF6_0_MSI_MSG_CNTL__MSI_MULTI_CAP__SHIFT 0x1 |
|---|
| 55481 | #define BIF_CFG_DEV0_EPF6_0_MSI_MSG_CNTL__MSI_MULTI_EN__SHIFT 0x4 |
|---|
| 55482 | #define BIF_CFG_DEV0_EPF6_0_MSI_MSG_CNTL__MSI_64BIT__SHIFT 0x7 |
|---|
| 55483 | #define BIF_CFG_DEV0_EPF6_0_MSI_MSG_CNTL__MSI_PERVECTOR_MASKING_CAP__SHIFT 0x8 |
|---|
| 55484 | #define BIF_CFG_DEV0_EPF6_0_MSI_MSG_CNTL__MSI_EXT_MSG_DATA_CAP__SHIFT 0x9 |
|---|
| 55485 | #define BIF_CFG_DEV0_EPF6_0_MSI_MSG_CNTL__MSI_EXT_MSG_DATA_EN__SHIFT 0xa |
|---|
| 55486 | #define BIF_CFG_DEV0_EPF6_0_MSI_MSG_CNTL__MSI_EN_MASK 0x0001L |
|---|
| 55487 | #define BIF_CFG_DEV0_EPF6_0_MSI_MSG_CNTL__MSI_MULTI_CAP_MASK 0x000EL |
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| 55488 | #define BIF_CFG_DEV0_EPF6_0_MSI_MSG_CNTL__MSI_MULTI_EN_MASK 0x0070L |
|---|
| 55489 | #define BIF_CFG_DEV0_EPF6_0_MSI_MSG_CNTL__MSI_64BIT_MASK 0x0080L |
|---|
| 55490 | #define BIF_CFG_DEV0_EPF6_0_MSI_MSG_CNTL__MSI_PERVECTOR_MASKING_CAP_MASK 0x0100L |
|---|
| 55491 | #define BIF_CFG_DEV0_EPF6_0_MSI_MSG_CNTL__MSI_EXT_MSG_DATA_CAP_MASK 0x0200L |
|---|
| 55492 | #define BIF_CFG_DEV0_EPF6_0_MSI_MSG_CNTL__MSI_EXT_MSG_DATA_EN_MASK 0x0400L |
|---|
| 55493 | //BIF_CFG_DEV0_EPF6_0_MSI_MSG_ADDR_LO |
|---|
| 55494 | #define BIF_CFG_DEV0_EPF6_0_MSI_MSG_ADDR_LO__MSI_MSG_ADDR_LO__SHIFT 0x2 |
|---|
| 55495 | #define BIF_CFG_DEV0_EPF6_0_MSI_MSG_ADDR_LO__MSI_MSG_ADDR_LO_MASK 0xFFFFFFFCL |
|---|
| 55496 | //BIF_CFG_DEV0_EPF6_0_MSI_MSG_ADDR_HI |
|---|
| 55497 | #define BIF_CFG_DEV0_EPF6_0_MSI_MSG_ADDR_HI__MSI_MSG_ADDR_HI__SHIFT 0x0 |
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| 55498 | #define BIF_CFG_DEV0_EPF6_0_MSI_MSG_ADDR_HI__MSI_MSG_ADDR_HI_MASK 0xFFFFFFFFL |
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| 55499 | //BIF_CFG_DEV0_EPF6_0_MSI_MSG_DATA |
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| 55500 | #define BIF_CFG_DEV0_EPF6_0_MSI_MSG_DATA__MSI_DATA__SHIFT 0x0 |
|---|
| 55501 | #define BIF_CFG_DEV0_EPF6_0_MSI_MSG_DATA__MSI_DATA_MASK 0xFFFFL |
|---|
| 55502 | //BIF_CFG_DEV0_EPF6_0_MSI_EXT_MSG_DATA |
|---|
| 55503 | #define BIF_CFG_DEV0_EPF6_0_MSI_EXT_MSG_DATA__MSI_EXT_DATA__SHIFT 0x0 |
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| 55504 | #define BIF_CFG_DEV0_EPF6_0_MSI_EXT_MSG_DATA__MSI_EXT_DATA_MASK 0xFFFFL |
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| 55505 | //BIF_CFG_DEV0_EPF6_0_MSI_MASK |
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| 55506 | #define BIF_CFG_DEV0_EPF6_0_MSI_MASK__MSI_MASK__SHIFT 0x0 |
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| 55507 | #define BIF_CFG_DEV0_EPF6_0_MSI_MASK__MSI_MASK_MASK 0xFFFFFFFFL |
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| 55508 | //BIF_CFG_DEV0_EPF6_0_MSI_MSG_DATA_64 |
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| 55509 | #define BIF_CFG_DEV0_EPF6_0_MSI_MSG_DATA_64__MSI_DATA_64__SHIFT 0x0 |
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| 55510 | #define BIF_CFG_DEV0_EPF6_0_MSI_MSG_DATA_64__MSI_DATA_64_MASK 0xFFFFL |
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| 55511 | //BIF_CFG_DEV0_EPF6_0_MSI_EXT_MSG_DATA_64 |
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| 55512 | #define BIF_CFG_DEV0_EPF6_0_MSI_EXT_MSG_DATA_64__MSI_EXT_DATA_64__SHIFT 0x0 |
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| 55513 | #define BIF_CFG_DEV0_EPF6_0_MSI_EXT_MSG_DATA_64__MSI_EXT_DATA_64_MASK 0xFFFFL |
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| 55514 | //BIF_CFG_DEV0_EPF6_0_MSI_MASK_64 |
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| 55515 | #define BIF_CFG_DEV0_EPF6_0_MSI_MASK_64__MSI_MASK_64__SHIFT 0x0 |
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| 55522 | #define BIF_CFG_DEV0_EPF6_0_MSI_PENDING_64__MSI_PENDING_64_MASK 0xFFFFFFFFL |
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| 55707 | #define BIF_CFG_DEV0_EPF6_0_PCIE_CORR_ERR_MASK__REPLAY_TIMER_TIMEOUT_MASK_MASK 0x00001000L |
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| 55708 | #define BIF_CFG_DEV0_EPF6_0_PCIE_CORR_ERR_MASK__ADVISORY_NONFATAL_ERR_MASK_MASK 0x00002000L |
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| 55710 | #define BIF_CFG_DEV0_EPF6_0_PCIE_CORR_ERR_MASK__HDR_LOG_OVFL_MASK_MASK 0x00008000L |
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| 55716 | #define BIF_CFG_DEV0_EPF6_0_PCIE_ADV_ERR_CAP_CNTL__ECRC_CHECK_EN__SHIFT 0x8 |
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| 55723 | #define BIF_CFG_DEV0_EPF6_0_PCIE_ADV_ERR_CAP_CNTL__ECRC_GEN_EN_MASK 0x00000040L |
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| 55724 | #define BIF_CFG_DEV0_EPF6_0_PCIE_ADV_ERR_CAP_CNTL__ECRC_CHECK_CAP_MASK 0x00000080L |
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| 55725 | #define BIF_CFG_DEV0_EPF6_0_PCIE_ADV_ERR_CAP_CNTL__ECRC_CHECK_EN_MASK 0x00000100L |
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| 55726 | #define BIF_CFG_DEV0_EPF6_0_PCIE_ADV_ERR_CAP_CNTL__MULTI_HDR_RECD_CAP_MASK 0x00000200L |
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| 55727 | #define BIF_CFG_DEV0_EPF6_0_PCIE_ADV_ERR_CAP_CNTL__MULTI_HDR_RECD_EN_MASK 0x00000400L |
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| 55728 | #define BIF_CFG_DEV0_EPF6_0_PCIE_ADV_ERR_CAP_CNTL__TLP_PREFIX_LOG_PRESENT_MASK 0x00000800L |
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| 55729 | #define BIF_CFG_DEV0_EPF6_0_PCIE_ADV_ERR_CAP_CNTL__COMPLETION_TIMEOUT_LOG_CAPABLE_MASK 0x00001000L |
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| 55731 | #define BIF_CFG_DEV0_EPF6_0_PCIE_HDR_LOG0__TLP_HDR__SHIFT 0x0 |
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| 55733 | //BIF_CFG_DEV0_EPF6_0_PCIE_HDR_LOG1 |
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| 55734 | #define BIF_CFG_DEV0_EPF6_0_PCIE_HDR_LOG1__TLP_HDR__SHIFT 0x0 |
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| 55736 | //BIF_CFG_DEV0_EPF6_0_PCIE_HDR_LOG2 |
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| 55737 | #define BIF_CFG_DEV0_EPF6_0_PCIE_HDR_LOG2__TLP_HDR__SHIFT 0x0 |
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| 55738 | #define BIF_CFG_DEV0_EPF6_0_PCIE_HDR_LOG2__TLP_HDR_MASK 0xFFFFFFFFL |
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| 55739 | //BIF_CFG_DEV0_EPF6_0_PCIE_HDR_LOG3 |
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| 55740 | #define BIF_CFG_DEV0_EPF6_0_PCIE_HDR_LOG3__TLP_HDR__SHIFT 0x0 |
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| 55741 | #define BIF_CFG_DEV0_EPF6_0_PCIE_HDR_LOG3__TLP_HDR_MASK 0xFFFFFFFFL |
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| 55742 | //BIF_CFG_DEV0_EPF6_0_PCIE_TLP_PREFIX_LOG0 |
|---|
| 55743 | #define BIF_CFG_DEV0_EPF6_0_PCIE_TLP_PREFIX_LOG0__TLP_PREFIX__SHIFT 0x0 |
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| 55744 | #define BIF_CFG_DEV0_EPF6_0_PCIE_TLP_PREFIX_LOG0__TLP_PREFIX_MASK 0xFFFFFFFFL |
|---|
| 55745 | //BIF_CFG_DEV0_EPF6_0_PCIE_TLP_PREFIX_LOG1 |
|---|
| 55746 | #define BIF_CFG_DEV0_EPF6_0_PCIE_TLP_PREFIX_LOG1__TLP_PREFIX__SHIFT 0x0 |
|---|
| 55747 | #define BIF_CFG_DEV0_EPF6_0_PCIE_TLP_PREFIX_LOG1__TLP_PREFIX_MASK 0xFFFFFFFFL |
|---|
| 55748 | //BIF_CFG_DEV0_EPF6_0_PCIE_TLP_PREFIX_LOG2 |
|---|
| 55749 | #define BIF_CFG_DEV0_EPF6_0_PCIE_TLP_PREFIX_LOG2__TLP_PREFIX__SHIFT 0x0 |
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| 55750 | #define BIF_CFG_DEV0_EPF6_0_PCIE_TLP_PREFIX_LOG2__TLP_PREFIX_MASK 0xFFFFFFFFL |
|---|
| 55751 | //BIF_CFG_DEV0_EPF6_0_PCIE_TLP_PREFIX_LOG3 |
|---|
| 55752 | #define BIF_CFG_DEV0_EPF6_0_PCIE_TLP_PREFIX_LOG3__TLP_PREFIX__SHIFT 0x0 |
|---|
| 55753 | #define BIF_CFG_DEV0_EPF6_0_PCIE_TLP_PREFIX_LOG3__TLP_PREFIX_MASK 0xFFFFFFFFL |
|---|
| 55754 | //BIF_CFG_DEV0_EPF6_0_PCIE_BAR_ENH_CAP_LIST |
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| 55757 | #define BIF_CFG_DEV0_EPF6_0_PCIE_BAR_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
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| 55758 | #define BIF_CFG_DEV0_EPF6_0_PCIE_BAR_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 55759 | #define BIF_CFG_DEV0_EPF6_0_PCIE_BAR_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 55760 | #define BIF_CFG_DEV0_EPF6_0_PCIE_BAR_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
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| 55770 | #define BIF_CFG_DEV0_EPF6_0_PCIE_BAR1_CNTL__BAR_TOTAL_NUM_MASK 0x000000E0L |
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| 55771 | #define BIF_CFG_DEV0_EPF6_0_PCIE_BAR1_CNTL__BAR_SIZE_MASK 0x00003F00L |
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| 55775 | #define BIF_CFG_DEV0_EPF6_0_PCIE_BAR2_CAP__BAR_SIZE_SUPPORTED_MASK 0xFFFFFFF0L |
|---|
| 55776 | //BIF_CFG_DEV0_EPF6_0_PCIE_BAR2_CNTL |
|---|
| 55777 | #define BIF_CFG_DEV0_EPF6_0_PCIE_BAR2_CNTL__BAR_INDEX__SHIFT 0x0 |
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| 55778 | #define BIF_CFG_DEV0_EPF6_0_PCIE_BAR2_CNTL__BAR_TOTAL_NUM__SHIFT 0x5 |
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| 55779 | #define BIF_CFG_DEV0_EPF6_0_PCIE_BAR2_CNTL__BAR_SIZE__SHIFT 0x8 |
|---|
| 55780 | #define BIF_CFG_DEV0_EPF6_0_PCIE_BAR2_CNTL__BAR_SIZE_SUPPORTED_UPPER__SHIFT 0x10 |
|---|
| 55781 | #define BIF_CFG_DEV0_EPF6_0_PCIE_BAR2_CNTL__BAR_INDEX_MASK 0x00000007L |
|---|
| 55782 | #define BIF_CFG_DEV0_EPF6_0_PCIE_BAR2_CNTL__BAR_TOTAL_NUM_MASK 0x000000E0L |
|---|
| 55783 | #define BIF_CFG_DEV0_EPF6_0_PCIE_BAR2_CNTL__BAR_SIZE_MASK 0x00003F00L |
|---|
| 55784 | #define BIF_CFG_DEV0_EPF6_0_PCIE_BAR2_CNTL__BAR_SIZE_SUPPORTED_UPPER_MASK 0xFFFF0000L |
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| 55786 | #define BIF_CFG_DEV0_EPF6_0_PCIE_BAR3_CAP__BAR_SIZE_SUPPORTED__SHIFT 0x4 |
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|---|
| 55794 | #define BIF_CFG_DEV0_EPF6_0_PCIE_BAR3_CNTL__BAR_TOTAL_NUM_MASK 0x000000E0L |
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| 55805 | #define BIF_CFG_DEV0_EPF6_0_PCIE_BAR4_CNTL__BAR_INDEX_MASK 0x00000007L |
|---|
| 55806 | #define BIF_CFG_DEV0_EPF6_0_PCIE_BAR4_CNTL__BAR_TOTAL_NUM_MASK 0x000000E0L |
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| 55807 | #define BIF_CFG_DEV0_EPF6_0_PCIE_BAR4_CNTL__BAR_SIZE_MASK 0x00003F00L |
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| 55808 | #define BIF_CFG_DEV0_EPF6_0_PCIE_BAR4_CNTL__BAR_SIZE_SUPPORTED_UPPER_MASK 0xFFFF0000L |
|---|
| 55809 | //BIF_CFG_DEV0_EPF6_0_PCIE_BAR5_CAP |
|---|
| 55810 | #define BIF_CFG_DEV0_EPF6_0_PCIE_BAR5_CAP__BAR_SIZE_SUPPORTED__SHIFT 0x4 |
|---|
| 55811 | #define BIF_CFG_DEV0_EPF6_0_PCIE_BAR5_CAP__BAR_SIZE_SUPPORTED_MASK 0xFFFFFFF0L |
|---|
| 55812 | //BIF_CFG_DEV0_EPF6_0_PCIE_BAR5_CNTL |
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| 55813 | #define BIF_CFG_DEV0_EPF6_0_PCIE_BAR5_CNTL__BAR_INDEX__SHIFT 0x0 |
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| 55814 | #define BIF_CFG_DEV0_EPF6_0_PCIE_BAR5_CNTL__BAR_TOTAL_NUM__SHIFT 0x5 |
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| 55816 | #define BIF_CFG_DEV0_EPF6_0_PCIE_BAR5_CNTL__BAR_SIZE_SUPPORTED_UPPER__SHIFT 0x10 |
|---|
| 55817 | #define BIF_CFG_DEV0_EPF6_0_PCIE_BAR5_CNTL__BAR_INDEX_MASK 0x00000007L |
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| 55818 | #define BIF_CFG_DEV0_EPF6_0_PCIE_BAR5_CNTL__BAR_TOTAL_NUM_MASK 0x000000E0L |
|---|
| 55819 | #define BIF_CFG_DEV0_EPF6_0_PCIE_BAR5_CNTL__BAR_SIZE_MASK 0x00003F00L |
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| 55820 | #define BIF_CFG_DEV0_EPF6_0_PCIE_BAR5_CNTL__BAR_SIZE_SUPPORTED_UPPER_MASK 0xFFFF0000L |
|---|
| 55821 | //BIF_CFG_DEV0_EPF6_0_PCIE_BAR6_CAP |
|---|
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| 55823 | #define BIF_CFG_DEV0_EPF6_0_PCIE_BAR6_CAP__BAR_SIZE_SUPPORTED_MASK 0xFFFFFFF0L |
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| 55824 | //BIF_CFG_DEV0_EPF6_0_PCIE_BAR6_CNTL |
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| 55832 | #define BIF_CFG_DEV0_EPF6_0_PCIE_BAR6_CNTL__BAR_SIZE_SUPPORTED_UPPER_MASK 0xFFFF0000L |
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| 55874 | #define BIF_CFG_DEV0_EPF6_0_PCIE_DPA_CAP__PWR_ALLOC_SCALE_MASK 0x00003000L |
|---|
| 55875 | #define BIF_CFG_DEV0_EPF6_0_PCIE_DPA_CAP__TRANS_LAT_VAL_0_MASK 0x00FF0000L |
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| 55877 | //BIF_CFG_DEV0_EPF6_0_PCIE_DPA_LATENCY_INDICATOR |
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| 55880 | //BIF_CFG_DEV0_EPF6_0_PCIE_DPA_STATUS |
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| 55881 | #define BIF_CFG_DEV0_EPF6_0_PCIE_DPA_STATUS__SUBSTATE_STATUS__SHIFT 0x0 |
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| 55883 | #define BIF_CFG_DEV0_EPF6_0_PCIE_DPA_STATUS__SUBSTATE_STATUS_MASK 0x001FL |
|---|
| 55884 | #define BIF_CFG_DEV0_EPF6_0_PCIE_DPA_STATUS__SUBSTATE_CNTL_ENABLED_MASK 0x0100L |
|---|
| 55885 | //BIF_CFG_DEV0_EPF6_0_PCIE_DPA_CNTL |
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| 55886 | #define BIF_CFG_DEV0_EPF6_0_PCIE_DPA_CNTL__SUBSTATE_CNTL__SHIFT 0x0 |
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| 55887 | #define BIF_CFG_DEV0_EPF6_0_PCIE_DPA_CNTL__SUBSTATE_CNTL_MASK 0x001FL |
|---|
| 55888 | //BIF_CFG_DEV0_EPF6_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_0 |
|---|
| 55889 | #define BIF_CFG_DEV0_EPF6_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_0__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 55890 | #define BIF_CFG_DEV0_EPF6_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_0__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 55891 | //BIF_CFG_DEV0_EPF6_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_1 |
|---|
| 55892 | #define BIF_CFG_DEV0_EPF6_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_1__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 55893 | #define BIF_CFG_DEV0_EPF6_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_1__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 55894 | //BIF_CFG_DEV0_EPF6_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_2 |
|---|
| 55895 | #define BIF_CFG_DEV0_EPF6_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_2__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 55896 | #define BIF_CFG_DEV0_EPF6_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_2__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 55897 | //BIF_CFG_DEV0_EPF6_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_3 |
|---|
| 55898 | #define BIF_CFG_DEV0_EPF6_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_3__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 55899 | #define BIF_CFG_DEV0_EPF6_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_3__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 55900 | //BIF_CFG_DEV0_EPF6_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_4 |
|---|
| 55901 | #define BIF_CFG_DEV0_EPF6_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_4__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 55902 | #define BIF_CFG_DEV0_EPF6_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_4__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 55903 | //BIF_CFG_DEV0_EPF6_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_5 |
|---|
| 55904 | #define BIF_CFG_DEV0_EPF6_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_5__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 55905 | #define BIF_CFG_DEV0_EPF6_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_5__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 55906 | //BIF_CFG_DEV0_EPF6_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_6 |
|---|
| 55907 | #define BIF_CFG_DEV0_EPF6_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_6__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 55908 | #define BIF_CFG_DEV0_EPF6_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_6__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 55909 | //BIF_CFG_DEV0_EPF6_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_7 |
|---|
| 55910 | #define BIF_CFG_DEV0_EPF6_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_7__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 55911 | #define BIF_CFG_DEV0_EPF6_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_7__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 55912 | //BIF_CFG_DEV0_EPF6_0_PCIE_ACS_ENH_CAP_LIST |
|---|
| 55913 | #define BIF_CFG_DEV0_EPF6_0_PCIE_ACS_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 55914 | #define BIF_CFG_DEV0_EPF6_0_PCIE_ACS_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 55915 | #define BIF_CFG_DEV0_EPF6_0_PCIE_ACS_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 55916 | #define BIF_CFG_DEV0_EPF6_0_PCIE_ACS_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 55917 | #define BIF_CFG_DEV0_EPF6_0_PCIE_ACS_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 55918 | #define BIF_CFG_DEV0_EPF6_0_PCIE_ACS_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 55919 | //BIF_CFG_DEV0_EPF6_0_PCIE_ACS_CAP |
|---|
| 55920 | #define BIF_CFG_DEV0_EPF6_0_PCIE_ACS_CAP__SOURCE_VALIDATION__SHIFT 0x0 |
|---|
| 55921 | #define BIF_CFG_DEV0_EPF6_0_PCIE_ACS_CAP__TRANSLATION_BLOCKING__SHIFT 0x1 |
|---|
| 55922 | #define BIF_CFG_DEV0_EPF6_0_PCIE_ACS_CAP__P2P_REQUEST_REDIRECT__SHIFT 0x2 |
|---|
| 55923 | #define BIF_CFG_DEV0_EPF6_0_PCIE_ACS_CAP__P2P_COMPLETION_REDIRECT__SHIFT 0x3 |
|---|
| 55924 | #define BIF_CFG_DEV0_EPF6_0_PCIE_ACS_CAP__UPSTREAM_FORWARDING__SHIFT 0x4 |
|---|
| 55925 | #define BIF_CFG_DEV0_EPF6_0_PCIE_ACS_CAP__P2P_EGRESS_CONTROL__SHIFT 0x5 |
|---|
| 55926 | #define BIF_CFG_DEV0_EPF6_0_PCIE_ACS_CAP__DIRECT_TRANSLATED_P2P__SHIFT 0x6 |
|---|
| 55927 | #define BIF_CFG_DEV0_EPF6_0_PCIE_ACS_CAP__EGRESS_CONTROL_VECTOR_SIZE__SHIFT 0x8 |
|---|
| 55928 | #define BIF_CFG_DEV0_EPF6_0_PCIE_ACS_CAP__SOURCE_VALIDATION_MASK 0x0001L |
|---|
| 55929 | #define BIF_CFG_DEV0_EPF6_0_PCIE_ACS_CAP__TRANSLATION_BLOCKING_MASK 0x0002L |
|---|
| 55930 | #define BIF_CFG_DEV0_EPF6_0_PCIE_ACS_CAP__P2P_REQUEST_REDIRECT_MASK 0x0004L |
|---|
| 55931 | #define BIF_CFG_DEV0_EPF6_0_PCIE_ACS_CAP__P2P_COMPLETION_REDIRECT_MASK 0x0008L |
|---|
| 55932 | #define BIF_CFG_DEV0_EPF6_0_PCIE_ACS_CAP__UPSTREAM_FORWARDING_MASK 0x0010L |
|---|
| 55933 | #define BIF_CFG_DEV0_EPF6_0_PCIE_ACS_CAP__P2P_EGRESS_CONTROL_MASK 0x0020L |
|---|
| 55934 | #define BIF_CFG_DEV0_EPF6_0_PCIE_ACS_CAP__DIRECT_TRANSLATED_P2P_MASK 0x0040L |
|---|
| 55935 | #define BIF_CFG_DEV0_EPF6_0_PCIE_ACS_CAP__EGRESS_CONTROL_VECTOR_SIZE_MASK 0xFF00L |
|---|
| 55936 | //BIF_CFG_DEV0_EPF6_0_PCIE_ACS_CNTL |
|---|
| 55937 | #define BIF_CFG_DEV0_EPF6_0_PCIE_ACS_CNTL__SOURCE_VALIDATION_EN__SHIFT 0x0 |
|---|
| 55938 | #define BIF_CFG_DEV0_EPF6_0_PCIE_ACS_CNTL__TRANSLATION_BLOCKING_EN__SHIFT 0x1 |
|---|
| 55939 | #define BIF_CFG_DEV0_EPF6_0_PCIE_ACS_CNTL__P2P_REQUEST_REDIRECT_EN__SHIFT 0x2 |
|---|
| 55940 | #define BIF_CFG_DEV0_EPF6_0_PCIE_ACS_CNTL__P2P_COMPLETION_REDIRECT_EN__SHIFT 0x3 |
|---|
| 55941 | #define BIF_CFG_DEV0_EPF6_0_PCIE_ACS_CNTL__UPSTREAM_FORWARDING_EN__SHIFT 0x4 |
|---|
| 55942 | #define BIF_CFG_DEV0_EPF6_0_PCIE_ACS_CNTL__P2P_EGRESS_CONTROL_EN__SHIFT 0x5 |
|---|
| 55943 | #define BIF_CFG_DEV0_EPF6_0_PCIE_ACS_CNTL__DIRECT_TRANSLATED_P2P_EN__SHIFT 0x6 |
|---|
| 55944 | #define BIF_CFG_DEV0_EPF6_0_PCIE_ACS_CNTL__SOURCE_VALIDATION_EN_MASK 0x0001L |
|---|
| 55945 | #define BIF_CFG_DEV0_EPF6_0_PCIE_ACS_CNTL__TRANSLATION_BLOCKING_EN_MASK 0x0002L |
|---|
| 55946 | #define BIF_CFG_DEV0_EPF6_0_PCIE_ACS_CNTL__P2P_REQUEST_REDIRECT_EN_MASK 0x0004L |
|---|
| 55947 | #define BIF_CFG_DEV0_EPF6_0_PCIE_ACS_CNTL__P2P_COMPLETION_REDIRECT_EN_MASK 0x0008L |
|---|
| 55948 | #define BIF_CFG_DEV0_EPF6_0_PCIE_ACS_CNTL__UPSTREAM_FORWARDING_EN_MASK 0x0010L |
|---|
| 55949 | #define BIF_CFG_DEV0_EPF6_0_PCIE_ACS_CNTL__P2P_EGRESS_CONTROL_EN_MASK 0x0020L |
|---|
| 55950 | #define BIF_CFG_DEV0_EPF6_0_PCIE_ACS_CNTL__DIRECT_TRANSLATED_P2P_EN_MASK 0x0040L |
|---|
| 55951 | //BIF_CFG_DEV0_EPF6_0_PCIE_PASID_ENH_CAP_LIST |
|---|
| 55952 | #define BIF_CFG_DEV0_EPF6_0_PCIE_PASID_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 55953 | #define BIF_CFG_DEV0_EPF6_0_PCIE_PASID_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 55954 | #define BIF_CFG_DEV0_EPF6_0_PCIE_PASID_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 55955 | #define BIF_CFG_DEV0_EPF6_0_PCIE_PASID_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 55956 | #define BIF_CFG_DEV0_EPF6_0_PCIE_PASID_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 55957 | #define BIF_CFG_DEV0_EPF6_0_PCIE_PASID_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 55958 | //BIF_CFG_DEV0_EPF6_0_PCIE_PASID_CAP |
|---|
| 55959 | #define BIF_CFG_DEV0_EPF6_0_PCIE_PASID_CAP__PASID_EXE_PERMISSION_SUPPORTED__SHIFT 0x1 |
|---|
| 55960 | #define BIF_CFG_DEV0_EPF6_0_PCIE_PASID_CAP__PASID_PRIV_MODE_SUPPORTED__SHIFT 0x2 |
|---|
| 55961 | #define BIF_CFG_DEV0_EPF6_0_PCIE_PASID_CAP__MAX_PASID_WIDTH__SHIFT 0x8 |
|---|
| 55962 | #define BIF_CFG_DEV0_EPF6_0_PCIE_PASID_CAP__PASID_EXE_PERMISSION_SUPPORTED_MASK 0x0002L |
|---|
| 55963 | #define BIF_CFG_DEV0_EPF6_0_PCIE_PASID_CAP__PASID_PRIV_MODE_SUPPORTED_MASK 0x0004L |
|---|
| 55964 | #define BIF_CFG_DEV0_EPF6_0_PCIE_PASID_CAP__MAX_PASID_WIDTH_MASK 0x1F00L |
|---|
| 55965 | //BIF_CFG_DEV0_EPF6_0_PCIE_PASID_CNTL |
|---|
| 55966 | #define BIF_CFG_DEV0_EPF6_0_PCIE_PASID_CNTL__PASID_ENABLE__SHIFT 0x0 |
|---|
| 55967 | #define BIF_CFG_DEV0_EPF6_0_PCIE_PASID_CNTL__PASID_EXE_PERMISSION_ENABLE__SHIFT 0x1 |
|---|
| 55968 | #define BIF_CFG_DEV0_EPF6_0_PCIE_PASID_CNTL__PASID_PRIV_MODE_SUPPORTED_ENABLE__SHIFT 0x2 |
|---|
| 55969 | #define BIF_CFG_DEV0_EPF6_0_PCIE_PASID_CNTL__PASID_ENABLE_MASK 0x0001L |
|---|
| 55970 | #define BIF_CFG_DEV0_EPF6_0_PCIE_PASID_CNTL__PASID_EXE_PERMISSION_ENABLE_MASK 0x0002L |
|---|
| 55971 | #define BIF_CFG_DEV0_EPF6_0_PCIE_PASID_CNTL__PASID_PRIV_MODE_SUPPORTED_ENABLE_MASK 0x0004L |
|---|
| 55972 | //BIF_CFG_DEV0_EPF6_0_PCIE_ARI_ENH_CAP_LIST |
|---|
| 55973 | #define BIF_CFG_DEV0_EPF6_0_PCIE_ARI_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 55974 | #define BIF_CFG_DEV0_EPF6_0_PCIE_ARI_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 55975 | #define BIF_CFG_DEV0_EPF6_0_PCIE_ARI_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 55976 | #define BIF_CFG_DEV0_EPF6_0_PCIE_ARI_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 55977 | #define BIF_CFG_DEV0_EPF6_0_PCIE_ARI_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 55978 | #define BIF_CFG_DEV0_EPF6_0_PCIE_ARI_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
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| 55983 | #define BIF_CFG_DEV0_EPF6_0_PCIE_ARI_CAP__ARI_MFVC_FUNC_GROUPS_CAP_MASK 0x0001L |
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| 55984 | #define BIF_CFG_DEV0_EPF6_0_PCIE_ARI_CAP__ARI_ACS_FUNC_GROUPS_CAP_MASK 0x0002L |
|---|
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|---|
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|---|
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| 56001 | #define BIF_CFG_DEV0_EPF7_0_DEVICE_ID__DEVICE_ID_MASK 0xFFFFL |
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| 56042 | #define BIF_CFG_DEV0_EPF7_0_STATUS__FAST_BACK_CAPABLE_MASK 0x0080L |
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| 56043 | #define BIF_CFG_DEV0_EPF7_0_STATUS__MASTER_DATA_PARITY_ERROR_MASK 0x0100L |
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| 56045 | #define BIF_CFG_DEV0_EPF7_0_STATUS__SIGNAL_TARGET_ABORT_MASK 0x0800L |
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| 56049 | #define BIF_CFG_DEV0_EPF7_0_STATUS__PARITY_ERROR_DETECTED_MASK 0x8000L |
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| 56059 | #define BIF_CFG_DEV0_EPF7_0_SUB_CLASS__SUB_CLASS__SHIFT 0x0 |
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| 56060 | #define BIF_CFG_DEV0_EPF7_0_SUB_CLASS__SUB_CLASS_MASK 0xFFL |
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| 56063 | #define BIF_CFG_DEV0_EPF7_0_BASE_CLASS__BASE_CLASS_MASK 0xFFL |
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| 56065 | #define BIF_CFG_DEV0_EPF7_0_CACHE_LINE__CACHE_LINE_SIZE__SHIFT 0x0 |
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| 56066 | #define BIF_CFG_DEV0_EPF7_0_CACHE_LINE__CACHE_LINE_SIZE_MASK 0xFFL |
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| 56068 | #define BIF_CFG_DEV0_EPF7_0_LATENCY__LATENCY_TIMER__SHIFT 0x0 |
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| 56073 | #define 0x7FL |
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|---|
| 56078 | #define BIF_CFG_DEV0_EPF7_0_BIST__BIST_CAP__SHIFT 0x7 |
|---|
| 56079 | #define BIF_CFG_DEV0_EPF7_0_BIST__BIST_COMP_MASK 0x0FL |
|---|
| 56080 | #define BIF_CFG_DEV0_EPF7_0_BIST__BIST_STRT_MASK 0x40L |
|---|
| 56081 | #define BIF_CFG_DEV0_EPF7_0_BIST__BIST_CAP_MASK 0x80L |
|---|
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| 56083 | #define BIF_CFG_DEV0_EPF7_0_BASE_ADDR_1__BASE_ADDR__SHIFT 0x0 |
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| 56089 | #define BIF_CFG_DEV0_EPF7_0_BASE_ADDR_3__BASE_ADDR__SHIFT 0x0 |
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| 56092 | #define BIF_CFG_DEV0_EPF7_0_BASE_ADDR_4__BASE_ADDR__SHIFT 0x0 |
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| 56095 | #define BIF_CFG_DEV0_EPF7_0_BASE_ADDR_5__BASE_ADDR__SHIFT 0x0 |
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| 56098 | #define BIF_CFG_DEV0_EPF7_0_BASE_ADDR_6__BASE_ADDR__SHIFT 0x0 |
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| 56099 | #define BIF_CFG_DEV0_EPF7_0_BASE_ADDR_6__BASE_ADDR_MASK 0xFFFFFFFFL |
|---|
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|---|
| 56101 | #define BIF_CFG_DEV0_EPF7_0_CARDBUS_CIS_PTR__CARDBUS_CIS_PTR__SHIFT 0x0 |
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| 56102 | #define BIF_CFG_DEV0_EPF7_0_CARDBUS_CIS_PTR__CARDBUS_CIS_PTR_MASK 0xFFFFFFFFL |
|---|
| 56103 | //BIF_CFG_DEV0_EPF7_0_ADAPTER_ID |
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| 56104 | #define BIF_CFG_DEV0_EPF7_0_ADAPTER_ID__SUBSYSTEM_VENDOR_ID__SHIFT 0x0 |
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|---|
| 56107 | #define BIF_CFG_DEV0_EPF7_0_ADAPTER_ID__SUBSYSTEM_ID_MASK 0xFFFF0000L |
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| 56108 | //BIF_CFG_DEV0_EPF7_0_ROM_BASE_ADDR |
|---|
| 56109 | #define BIF_CFG_DEV0_EPF7_0_ROM_BASE_ADDR__BASE_ADDR__SHIFT 0x0 |
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| 56110 | #define BIF_CFG_DEV0_EPF7_0_ROM_BASE_ADDR__BASE_ADDR_MASK 0xFFFFFFFFL |
|---|
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|---|
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| 56119 | #define BIF_CFG_DEV0_EPF7_0_INTERRUPT_PIN__INTERRUPT_PIN_MASK 0xFFL |
|---|
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| 56121 | #define BIF_CFG_DEV0_EPF7_0_MIN_GRANT__MIN_GNT__SHIFT 0x0 |
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| 56124 | #define BIF_CFG_DEV0_EPF7_0_MAX_LATENCY__MAX_LAT__SHIFT 0x0 |
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|---|
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| 56127 | #define BIF_CFG_DEV0_EPF7_0_VENDOR_CAP_LIST__CAP_ID__SHIFT 0x0 |
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| 56131 | #define BIF_CFG_DEV0_EPF7_0_VENDOR_CAP_LIST__NEXT_PTR_MASK 0x0000FF00L |
|---|
| 56132 | #define BIF_CFG_DEV0_EPF7_0_VENDOR_CAP_LIST__LENGTH_MASK 0x00FF0000L |
|---|
| 56133 | //BIF_CFG_DEV0_EPF7_0_ADAPTER_ID_W |
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| 56134 | #define BIF_CFG_DEV0_EPF7_0_ADAPTER_ID_W__SUBSYSTEM_VENDOR_ID__SHIFT 0x0 |
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| 56136 | #define BIF_CFG_DEV0_EPF7_0_ADAPTER_ID_W__SUBSYSTEM_VENDOR_ID_MASK 0x0000FFFFL |
|---|
| 56137 | #define BIF_CFG_DEV0_EPF7_0_ADAPTER_ID_W__SUBSYSTEM_ID_MASK 0xFFFF0000L |
|---|
| 56138 | //BIF_CFG_DEV0_EPF7_0_PMI_CAP_LIST |
|---|
| 56139 | #define BIF_CFG_DEV0_EPF7_0_PMI_CAP_LIST__CAP_ID__SHIFT 0x0 |
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| 56140 | #define BIF_CFG_DEV0_EPF7_0_PMI_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
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| 56141 | #define BIF_CFG_DEV0_EPF7_0_PMI_CAP_LIST__CAP_ID_MASK 0x00FFL |
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| 56142 | #define BIF_CFG_DEV0_EPF7_0_PMI_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
|---|
| 56143 | //BIF_CFG_DEV0_EPF7_0_PMI_CAP |
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| 56144 | #define BIF_CFG_DEV0_EPF7_0_PMI_CAP__VERSION__SHIFT 0x0 |
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| 56145 | #define BIF_CFG_DEV0_EPF7_0_PMI_CAP__PME_CLOCK__SHIFT 0x3 |
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| 56146 | #define BIF_CFG_DEV0_EPF7_0_PMI_CAP__IMMEDIATE_READINESS_ON_RETURN_TO_D0__SHIFT 0x4 |
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| 56148 | #define BIF_CFG_DEV0_EPF7_0_PMI_CAP__AUX_CURRENT__SHIFT 0x6 |
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| 56149 | #define BIF_CFG_DEV0_EPF7_0_PMI_CAP__D1_SUPPORT__SHIFT 0x9 |
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| 56150 | #define BIF_CFG_DEV0_EPF7_0_PMI_CAP__D2_SUPPORT__SHIFT 0xa |
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| 56151 | #define BIF_CFG_DEV0_EPF7_0_PMI_CAP__PME_SUPPORT__SHIFT 0xb |
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| 56152 | #define BIF_CFG_DEV0_EPF7_0_PMI_CAP__VERSION_MASK 0x0007L |
|---|
| 56153 | #define BIF_CFG_DEV0_EPF7_0_PMI_CAP__PME_CLOCK_MASK 0x0008L |
|---|
| 56154 | #define BIF_CFG_DEV0_EPF7_0_PMI_CAP__IMMEDIATE_READINESS_ON_RETURN_TO_D0_MASK 0x0010L |
|---|
| 56155 | #define BIF_CFG_DEV0_EPF7_0_PMI_CAP__DEV_SPECIFIC_INIT_MASK 0x0020L |
|---|
| 56156 | #define BIF_CFG_DEV0_EPF7_0_PMI_CAP__AUX_CURRENT_MASK 0x01C0L |
|---|
| 56157 | #define BIF_CFG_DEV0_EPF7_0_PMI_CAP__D1_SUPPORT_MASK 0x0200L |
|---|
| 56158 | #define BIF_CFG_DEV0_EPF7_0_PMI_CAP__D2_SUPPORT_MASK 0x0400L |
|---|
| 56159 | #define BIF_CFG_DEV0_EPF7_0_PMI_CAP__PME_SUPPORT_MASK 0xF800L |
|---|
| 56160 | //BIF_CFG_DEV0_EPF7_0_PMI_STATUS_CNTL |
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| 56161 | #define BIF_CFG_DEV0_EPF7_0_PMI_STATUS_CNTL__POWER_STATE__SHIFT 0x0 |
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| 56283 | #define BIF_CFG_DEV0_EPF7_0_LINK_CAP__SURPRISE_DOWN_ERR_REPORTING_MASK 0x00080000L |
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|---|
| 56285 | #define BIF_CFG_DEV0_EPF7_0_LINK_CAP__LINK_BW_NOTIFICATION_CAP_MASK 0x00200000L |
|---|
| 56286 | #define BIF_CFG_DEV0_EPF7_0_LINK_CAP__ASPM_OPTIONALITY_COMPLIANCE_MASK 0x00400000L |
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| 56287 | #define BIF_CFG_DEV0_EPF7_0_LINK_CAP__PORT_NUMBER_MASK 0xFF000000L |
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| 56288 | //BIF_CFG_DEV0_EPF7_0_LINK_CNTL |
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| 56289 | #define BIF_CFG_DEV0_EPF7_0_LINK_CNTL__PM_CONTROL__SHIFT 0x0 |
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| 56299 | #define BIF_CFG_DEV0_EPF7_0_LINK_CNTL__LINK_AUTONOMOUS_BW_INT_EN__SHIFT 0xb |
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| 56300 | #define BIF_CFG_DEV0_EPF7_0_LINK_CNTL__DRS_SIGNALING_CONTROL__SHIFT 0xe |
|---|
| 56301 | #define BIF_CFG_DEV0_EPF7_0_LINK_CNTL__PM_CONTROL_MASK 0x0003L |
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| 56302 | #define BIF_CFG_DEV0_EPF7_0_LINK_CNTL__PTM_PROP_DELAY_ADAPT_INTER_B_MASK 0x0004L |
|---|
| 56303 | #define BIF_CFG_DEV0_EPF7_0_LINK_CNTL__READ_CPL_BOUNDARY_MASK 0x0008L |
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| 56304 | #define BIF_CFG_DEV0_EPF7_0_LINK_CNTL__LINK_DIS_MASK 0x0010L |
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| 56305 | #define BIF_CFG_DEV0_EPF7_0_LINK_CNTL__RETRAIN_LINK_MASK 0x0020L |
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| 56306 | #define BIF_CFG_DEV0_EPF7_0_LINK_CNTL__COMMON_CLOCK_CFG_MASK 0x0040L |
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| 56307 | #define BIF_CFG_DEV0_EPF7_0_LINK_CNTL__EXTENDED_SYNC_MASK 0x0080L |
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| 56308 | #define BIF_CFG_DEV0_EPF7_0_LINK_CNTL__CLOCK_POWER_MANAGEMENT_EN_MASK 0x0100L |
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| 56309 | #define BIF_CFG_DEV0_EPF7_0_LINK_CNTL__HW_AUTONOMOUS_WIDTH_DISABLE_MASK 0x0200L |
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| 56310 | #define BIF_CFG_DEV0_EPF7_0_LINK_CNTL__LINK_BW_MANAGEMENT_INT_EN_MASK 0x0400L |
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| 56311 | #define BIF_CFG_DEV0_EPF7_0_LINK_CNTL__LINK_AUTONOMOUS_BW_INT_EN_MASK 0x0800L |
|---|
| 56312 | #define BIF_CFG_DEV0_EPF7_0_LINK_CNTL__DRS_SIGNALING_CONTROL_MASK 0xC000L |
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| 56313 | //BIF_CFG_DEV0_EPF7_0_LINK_STATUS |
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| 56318 | #define BIF_CFG_DEV0_EPF7_0_LINK_STATUS__DL_ACTIVE__SHIFT 0xd |
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| 56319 | #define BIF_CFG_DEV0_EPF7_0_LINK_STATUS__LINK_BW_MANAGEMENT_STATUS__SHIFT 0xe |
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| 56320 | #define BIF_CFG_DEV0_EPF7_0_LINK_STATUS__LINK_AUTONOMOUS_BW_STATUS__SHIFT 0xf |
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| 56321 | #define BIF_CFG_DEV0_EPF7_0_LINK_STATUS__CURRENT_LINK_SPEED_MASK 0x000FL |
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| 56322 | #define BIF_CFG_DEV0_EPF7_0_LINK_STATUS__NEGOTIATED_LINK_WIDTH_MASK 0x03F0L |
|---|
| 56323 | #define BIF_CFG_DEV0_EPF7_0_LINK_STATUS__LINK_TRAINING_MASK 0x0800L |
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| 56324 | #define BIF_CFG_DEV0_EPF7_0_LINK_STATUS__SLOT_CLOCK_CFG_MASK 0x1000L |
|---|
| 56325 | #define BIF_CFG_DEV0_EPF7_0_LINK_STATUS__DL_ACTIVE_MASK 0x2000L |
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| 56326 | #define BIF_CFG_DEV0_EPF7_0_LINK_STATUS__LINK_BW_MANAGEMENT_STATUS_MASK 0x4000L |
|---|
| 56327 | #define BIF_CFG_DEV0_EPF7_0_LINK_STATUS__LINK_AUTONOMOUS_BW_STATUS_MASK 0x8000L |
|---|
| 56328 | //BIF_CFG_DEV0_EPF7_0_DEVICE_CAP2 |
|---|
| 56329 | #define BIF_CFG_DEV0_EPF7_0_DEVICE_CAP2__CPL_TIMEOUT_RANGE_SUPPORTED__SHIFT 0x0 |
|---|
| 56330 | #define BIF_CFG_DEV0_EPF7_0_DEVICE_CAP2__CPL_TIMEOUT_DIS_SUPPORTED__SHIFT 0x4 |
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| 56331 | #define BIF_CFG_DEV0_EPF7_0_DEVICE_CAP2__ARI_FORWARDING_SUPPORTED__SHIFT 0x5 |
|---|
| 56332 | #define BIF_CFG_DEV0_EPF7_0_DEVICE_CAP2__ATOMICOP_ROUTING_SUPPORTED__SHIFT 0x6 |
|---|
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|---|
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|---|
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|---|
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|---|
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| 56344 | #define BIF_CFG_DEV0_EPF7_0_DEVICE_CAP2__END_END_TLP_PREFIX_SUPPORTED__SHIFT 0x15 |
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|---|
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| 56354 | #define BIF_CFG_DEV0_EPF7_0_DEVICE_CAP2__ATOMICOP_64CMPLT_SUPPORTED_MASK 0x00000100L |
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| 56355 | #define BIF_CFG_DEV0_EPF7_0_DEVICE_CAP2__CAS128_CMPLT_SUPPORTED_MASK 0x00000200L |
|---|
| 56356 | #define BIF_CFG_DEV0_EPF7_0_DEVICE_CAP2__NO_RO_ENABLED_P2P_PASSING_MASK 0x00000400L |
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| 56358 | #define BIF_CFG_DEV0_EPF7_0_DEVICE_CAP2__TPH_CPLR_SUPPORTED_MASK 0x00003000L |
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| 56360 | #define BIF_CFG_DEV0_EPF7_0_DEVICE_CAP2__TEN_BIT_TAG_COMPLETER_SUPPORTED_MASK 0x00010000L |
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| 56361 | #define BIF_CFG_DEV0_EPF7_0_DEVICE_CAP2__TEN_BIT_TAG_REQUESTER_SUPPORTED_MASK 0x00020000L |
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| 56362 | #define BIF_CFG_DEV0_EPF7_0_DEVICE_CAP2__OBFF_SUPPORTED_MASK 0x000C0000L |
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| 56363 | #define BIF_CFG_DEV0_EPF7_0_DEVICE_CAP2__EXTENDED_FMT_FIELD_SUPPORTED_MASK 0x00100000L |
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| 56365 | #define BIF_CFG_DEV0_EPF7_0_DEVICE_CAP2__MAX_END_END_TLP_PREFIXES_MASK 0x00C00000L |
|---|
| 56366 | #define BIF_CFG_DEV0_EPF7_0_DEVICE_CAP2__EMER_POWER_REDUCTION_SUPPORTED_MASK 0x03000000L |
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| 56368 | #define BIF_CFG_DEV0_EPF7_0_DEVICE_CAP2__FRS_SUPPORTED_MASK 0x80000000L |
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| 56376 | #define BIF_CFG_DEV0_EPF7_0_DEVICE_CNTL2__IDO_COMPLETION_ENABLE__SHIFT 0x9 |
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| 56384 | #define BIF_CFG_DEV0_EPF7_0_DEVICE_CNTL2__ARI_FORWARDING_EN_MASK 0x0020L |
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| 56385 | #define BIF_CFG_DEV0_EPF7_0_DEVICE_CNTL2__ATOMICOP_REQUEST_EN_MASK 0x0040L |
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| 56386 | #define BIF_CFG_DEV0_EPF7_0_DEVICE_CNTL2__ATOMICOP_EGRESS_BLOCKING_MASK 0x0080L |
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| 56387 | #define BIF_CFG_DEV0_EPF7_0_DEVICE_CNTL2__IDO_REQUEST_ENABLE_MASK 0x0100L |
|---|
| 56388 | #define BIF_CFG_DEV0_EPF7_0_DEVICE_CNTL2__IDO_COMPLETION_ENABLE_MASK 0x0200L |
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| 56389 | #define BIF_CFG_DEV0_EPF7_0_DEVICE_CNTL2__LTR_EN_MASK 0x0400L |
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| 56390 | #define BIF_CFG_DEV0_EPF7_0_DEVICE_CNTL2__EMER_POWER_REDUCTION_REQUEST_MASK 0x0800L |
|---|
| 56391 | #define BIF_CFG_DEV0_EPF7_0_DEVICE_CNTL2__TEN_BIT_TAG_REQUESTER_ENABLE_MASK 0x1000L |
|---|
| 56392 | #define BIF_CFG_DEV0_EPF7_0_DEVICE_CNTL2__OBFF_EN_MASK 0x6000L |
|---|
| 56393 | #define BIF_CFG_DEV0_EPF7_0_DEVICE_CNTL2__END_END_TLP_PREFIX_BLOCKING_MASK 0x8000L |
|---|
| 56394 | //BIF_CFG_DEV0_EPF7_0_DEVICE_STATUS2 |
|---|
| 56395 | #define BIF_CFG_DEV0_EPF7_0_DEVICE_STATUS2__RESERVED__SHIFT 0x0 |
|---|
| 56396 | #define BIF_CFG_DEV0_EPF7_0_DEVICE_STATUS2__RESERVED_MASK 0xFFFFL |
|---|
| 56397 | //BIF_CFG_DEV0_EPF7_0_LINK_CAP2 |
|---|
| 56398 | #define BIF_CFG_DEV0_EPF7_0_LINK_CAP2__SUPPORTED_LINK_SPEED__SHIFT 0x1 |
|---|
| 56399 | #define BIF_CFG_DEV0_EPF7_0_LINK_CAP2__CROSSLINK_SUPPORTED__SHIFT 0x8 |
|---|
| 56400 | #define BIF_CFG_DEV0_EPF7_0_LINK_CAP2__LOWER_SKP_OS_GEN_SUPPORT__SHIFT 0x9 |
|---|
| 56401 | #define BIF_CFG_DEV0_EPF7_0_LINK_CAP2__LOWER_SKP_OS_RCV_SUPPORT__SHIFT 0x10 |
|---|
| 56402 | #define BIF_CFG_DEV0_EPF7_0_LINK_CAP2__RTM1_PRESENCE_DET_SUPPORT__SHIFT 0x17 |
|---|
| 56403 | #define BIF_CFG_DEV0_EPF7_0_LINK_CAP2__RTM2_PRESENCE_DET_SUPPORT__SHIFT 0x18 |
|---|
| 56404 | #define BIF_CFG_DEV0_EPF7_0_LINK_CAP2__DRS_SUPPORTED__SHIFT 0x1f |
|---|
| 56405 | #define BIF_CFG_DEV0_EPF7_0_LINK_CAP2__SUPPORTED_LINK_SPEED_MASK 0x000000FEL |
|---|
| 56406 | #define BIF_CFG_DEV0_EPF7_0_LINK_CAP2__CROSSLINK_SUPPORTED_MASK 0x00000100L |
|---|
| 56407 | #define BIF_CFG_DEV0_EPF7_0_LINK_CAP2__LOWER_SKP_OS_GEN_SUPPORT_MASK 0x0000FE00L |
|---|
| 56408 | #define BIF_CFG_DEV0_EPF7_0_LINK_CAP2__LOWER_SKP_OS_RCV_SUPPORT_MASK 0x007F0000L |
|---|
| 56409 | #define BIF_CFG_DEV0_EPF7_0_LINK_CAP2__RTM1_PRESENCE_DET_SUPPORT_MASK 0x00800000L |
|---|
| 56410 | #define BIF_CFG_DEV0_EPF7_0_LINK_CAP2__RTM2_PRESENCE_DET_SUPPORT_MASK 0x01000000L |
|---|
| 56411 | #define BIF_CFG_DEV0_EPF7_0_LINK_CAP2__DRS_SUPPORTED_MASK 0x80000000L |
|---|
| 56412 | //BIF_CFG_DEV0_EPF7_0_LINK_CNTL2 |
|---|
| 56413 | #define BIF_CFG_DEV0_EPF7_0_LINK_CNTL2__TARGET_LINK_SPEED__SHIFT 0x0 |
|---|
| 56414 | #define BIF_CFG_DEV0_EPF7_0_LINK_CNTL2__ENTER_COMPLIANCE__SHIFT 0x4 |
|---|
| 56415 | #define BIF_CFG_DEV0_EPF7_0_LINK_CNTL2__HW_AUTONOMOUS_SPEED_DISABLE__SHIFT 0x5 |
|---|
| 56416 | #define BIF_CFG_DEV0_EPF7_0_LINK_CNTL2__SELECTABLE_DEEMPHASIS__SHIFT 0x6 |
|---|
| 56417 | #define BIF_CFG_DEV0_EPF7_0_LINK_CNTL2__XMIT_MARGIN__SHIFT 0x7 |
|---|
| 56418 | #define BIF_CFG_DEV0_EPF7_0_LINK_CNTL2__ENTER_MOD_COMPLIANCE__SHIFT 0xa |
|---|
| 56419 | #define BIF_CFG_DEV0_EPF7_0_LINK_CNTL2__COMPLIANCE_SOS__SHIFT 0xb |
|---|
| 56420 | #define BIF_CFG_DEV0_EPF7_0_LINK_CNTL2__COMPLIANCE_DEEMPHASIS__SHIFT 0xc |
|---|
| 56421 | #define BIF_CFG_DEV0_EPF7_0_LINK_CNTL2__TARGET_LINK_SPEED_MASK 0x000FL |
|---|
| 56422 | #define BIF_CFG_DEV0_EPF7_0_LINK_CNTL2__ENTER_COMPLIANCE_MASK 0x0010L |
|---|
| 56423 | #define BIF_CFG_DEV0_EPF7_0_LINK_CNTL2__HW_AUTONOMOUS_SPEED_DISABLE_MASK 0x0020L |
|---|
| 56424 | #define BIF_CFG_DEV0_EPF7_0_LINK_CNTL2__SELECTABLE_DEEMPHASIS_MASK 0x0040L |
|---|
| 56425 | #define BIF_CFG_DEV0_EPF7_0_LINK_CNTL2__XMIT_MARGIN_MASK 0x0380L |
|---|
| 56426 | #define BIF_CFG_DEV0_EPF7_0_LINK_CNTL2__ENTER_MOD_COMPLIANCE_MASK 0x0400L |
|---|
| 56427 | #define BIF_CFG_DEV0_EPF7_0_LINK_CNTL2__COMPLIANCE_SOS_MASK 0x0800L |
|---|
| 56428 | #define BIF_CFG_DEV0_EPF7_0_LINK_CNTL2__COMPLIANCE_DEEMPHASIS_MASK 0xF000L |
|---|
| 56429 | //BIF_CFG_DEV0_EPF7_0_LINK_STATUS2 |
|---|
| 56430 | #define BIF_CFG_DEV0_EPF7_0_LINK_STATUS2__CUR_DEEMPHASIS_LEVEL__SHIFT 0x0 |
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| 56431 | #define BIF_CFG_DEV0_EPF7_0_LINK_STATUS2__EQUALIZATION_COMPLETE_8GT__SHIFT 0x1 |
|---|
| 56432 | #define BIF_CFG_DEV0_EPF7_0_LINK_STATUS2__EQUALIZATION_PHASE1_SUCCESS_8GT__SHIFT 0x2 |
|---|
| 56433 | #define BIF_CFG_DEV0_EPF7_0_LINK_STATUS2__EQUALIZATION_PHASE2_SUCCESS_8GT__SHIFT 0x3 |
|---|
| 56434 | #define BIF_CFG_DEV0_EPF7_0_LINK_STATUS2__EQUALIZATION_PHASE3_SUCCESS_8GT__SHIFT 0x4 |
|---|
| 56435 | #define BIF_CFG_DEV0_EPF7_0_LINK_STATUS2__LINK_EQUALIZATION_REQUEST_8GT__SHIFT 0x5 |
|---|
| 56436 | #define BIF_CFG_DEV0_EPF7_0_LINK_STATUS2__RTM1_PRESENCE_DET__SHIFT 0x6 |
|---|
| 56437 | #define BIF_CFG_DEV0_EPF7_0_LINK_STATUS2__RTM2_PRESENCE_DET__SHIFT 0x7 |
|---|
| 56438 | #define BIF_CFG_DEV0_EPF7_0_LINK_STATUS2__CROSSLINK_RESOLUTION__SHIFT 0x8 |
|---|
| 56439 | #define BIF_CFG_DEV0_EPF7_0_LINK_STATUS2__DOWNSTREAM_COMPONENT_PRESENCE__SHIFT 0xc |
|---|
| 56440 | #define BIF_CFG_DEV0_EPF7_0_LINK_STATUS2__DRS_MESSAGE_RECEIVED__SHIFT 0xf |
|---|
| 56441 | #define BIF_CFG_DEV0_EPF7_0_LINK_STATUS2__CUR_DEEMPHASIS_LEVEL_MASK 0x0001L |
|---|
| 56442 | #define BIF_CFG_DEV0_EPF7_0_LINK_STATUS2__EQUALIZATION_COMPLETE_8GT_MASK 0x0002L |
|---|
| 56443 | #define BIF_CFG_DEV0_EPF7_0_LINK_STATUS2__EQUALIZATION_PHASE1_SUCCESS_8GT_MASK 0x0004L |
|---|
| 56444 | #define BIF_CFG_DEV0_EPF7_0_LINK_STATUS2__EQUALIZATION_PHASE2_SUCCESS_8GT_MASK 0x0008L |
|---|
| 56445 | #define BIF_CFG_DEV0_EPF7_0_LINK_STATUS2__EQUALIZATION_PHASE3_SUCCESS_8GT_MASK 0x0010L |
|---|
| 56446 | #define BIF_CFG_DEV0_EPF7_0_LINK_STATUS2__LINK_EQUALIZATION_REQUEST_8GT_MASK 0x0020L |
|---|
| 56447 | #define BIF_CFG_DEV0_EPF7_0_LINK_STATUS2__RTM1_PRESENCE_DET_MASK 0x0040L |
|---|
| 56448 | #define BIF_CFG_DEV0_EPF7_0_LINK_STATUS2__RTM2_PRESENCE_DET_MASK 0x0080L |
|---|
| 56449 | #define BIF_CFG_DEV0_EPF7_0_LINK_STATUS2__CROSSLINK_RESOLUTION_MASK 0x0300L |
|---|
| 56450 | #define BIF_CFG_DEV0_EPF7_0_LINK_STATUS2__DOWNSTREAM_COMPONENT_PRESENCE_MASK 0x7000L |
|---|
| 56451 | #define BIF_CFG_DEV0_EPF7_0_LINK_STATUS2__DRS_MESSAGE_RECEIVED_MASK 0x8000L |
|---|
| 56452 | //BIF_CFG_DEV0_EPF7_0_MSI_CAP_LIST |
|---|
| 56453 | #define BIF_CFG_DEV0_EPF7_0_MSI_CAP_LIST__CAP_ID__SHIFT 0x0 |
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| 56454 | #define BIF_CFG_DEV0_EPF7_0_MSI_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
|---|
| 56455 | #define BIF_CFG_DEV0_EPF7_0_MSI_CAP_LIST__CAP_ID_MASK 0x00FFL |
|---|
| 56456 | #define BIF_CFG_DEV0_EPF7_0_MSI_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
|---|
| 56457 | //BIF_CFG_DEV0_EPF7_0_MSI_MSG_CNTL |
|---|
| 56458 | #define BIF_CFG_DEV0_EPF7_0_MSI_MSG_CNTL__MSI_EN__SHIFT 0x0 |
|---|
| 56459 | #define BIF_CFG_DEV0_EPF7_0_MSI_MSG_CNTL__MSI_MULTI_CAP__SHIFT 0x1 |
|---|
| 56460 | #define BIF_CFG_DEV0_EPF7_0_MSI_MSG_CNTL__MSI_MULTI_EN__SHIFT 0x4 |
|---|
| 56461 | #define BIF_CFG_DEV0_EPF7_0_MSI_MSG_CNTL__MSI_64BIT__SHIFT 0x7 |
|---|
| 56462 | #define BIF_CFG_DEV0_EPF7_0_MSI_MSG_CNTL__MSI_PERVECTOR_MASKING_CAP__SHIFT 0x8 |
|---|
| 56463 | #define BIF_CFG_DEV0_EPF7_0_MSI_MSG_CNTL__MSI_EXT_MSG_DATA_CAP__SHIFT 0x9 |
|---|
| 56464 | #define BIF_CFG_DEV0_EPF7_0_MSI_MSG_CNTL__MSI_EXT_MSG_DATA_EN__SHIFT 0xa |
|---|
| 56465 | #define BIF_CFG_DEV0_EPF7_0_MSI_MSG_CNTL__MSI_EN_MASK 0x0001L |
|---|
| 56466 | #define BIF_CFG_DEV0_EPF7_0_MSI_MSG_CNTL__MSI_MULTI_CAP_MASK 0x000EL |
|---|
| 56467 | #define BIF_CFG_DEV0_EPF7_0_MSI_MSG_CNTL__MSI_MULTI_EN_MASK 0x0070L |
|---|
| 56468 | #define BIF_CFG_DEV0_EPF7_0_MSI_MSG_CNTL__MSI_64BIT_MASK 0x0080L |
|---|
| 56469 | #define BIF_CFG_DEV0_EPF7_0_MSI_MSG_CNTL__MSI_PERVECTOR_MASKING_CAP_MASK 0x0100L |
|---|
| 56470 | #define BIF_CFG_DEV0_EPF7_0_MSI_MSG_CNTL__MSI_EXT_MSG_DATA_CAP_MASK 0x0200L |
|---|
| 56471 | #define BIF_CFG_DEV0_EPF7_0_MSI_MSG_CNTL__MSI_EXT_MSG_DATA_EN_MASK 0x0400L |
|---|
| 56472 | //BIF_CFG_DEV0_EPF7_0_MSI_MSG_ADDR_LO |
|---|
| 56473 | #define BIF_CFG_DEV0_EPF7_0_MSI_MSG_ADDR_LO__MSI_MSG_ADDR_LO__SHIFT 0x2 |
|---|
| 56474 | #define BIF_CFG_DEV0_EPF7_0_MSI_MSG_ADDR_LO__MSI_MSG_ADDR_LO_MASK 0xFFFFFFFCL |
|---|
| 56475 | //BIF_CFG_DEV0_EPF7_0_MSI_MSG_ADDR_HI |
|---|
| 56476 | #define BIF_CFG_DEV0_EPF7_0_MSI_MSG_ADDR_HI__MSI_MSG_ADDR_HI__SHIFT 0x0 |
|---|
| 56477 | #define BIF_CFG_DEV0_EPF7_0_MSI_MSG_ADDR_HI__MSI_MSG_ADDR_HI_MASK 0xFFFFFFFFL |
|---|
| 56478 | //BIF_CFG_DEV0_EPF7_0_MSI_MSG_DATA |
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| 56479 | #define BIF_CFG_DEV0_EPF7_0_MSI_MSG_DATA__MSI_DATA__SHIFT 0x0 |
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| 56480 | #define BIF_CFG_DEV0_EPF7_0_MSI_MSG_DATA__MSI_DATA_MASK 0xFFFFL |
|---|
| 56481 | //BIF_CFG_DEV0_EPF7_0_MSI_EXT_MSG_DATA |
|---|
| 56482 | #define BIF_CFG_DEV0_EPF7_0_MSI_EXT_MSG_DATA__MSI_EXT_DATA__SHIFT 0x0 |
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| 56483 | #define BIF_CFG_DEV0_EPF7_0_MSI_EXT_MSG_DATA__MSI_EXT_DATA_MASK 0xFFFFL |
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| 56484 | //BIF_CFG_DEV0_EPF7_0_MSI_MASK |
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| 56485 | #define BIF_CFG_DEV0_EPF7_0_MSI_MASK__MSI_MASK__SHIFT 0x0 |
|---|
| 56486 | #define BIF_CFG_DEV0_EPF7_0_MSI_MASK__MSI_MASK_MASK 0xFFFFFFFFL |
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| 56487 | //BIF_CFG_DEV0_EPF7_0_MSI_MSG_DATA_64 |
|---|
| 56488 | #define BIF_CFG_DEV0_EPF7_0_MSI_MSG_DATA_64__MSI_DATA_64__SHIFT 0x0 |
|---|
| 56489 | #define BIF_CFG_DEV0_EPF7_0_MSI_MSG_DATA_64__MSI_DATA_64_MASK 0xFFFFL |
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| 56640 | #define BIF_CFG_DEV0_EPF7_0_PCIE_UNCORR_ERR_SEVERITY__SURPDN_ERR_SEVERITY_MASK 0x00000020L |
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| 56641 | #define BIF_CFG_DEV0_EPF7_0_PCIE_UNCORR_ERR_SEVERITY__PSN_ERR_SEVERITY_MASK 0x00001000L |
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| 56642 | #define BIF_CFG_DEV0_EPF7_0_PCIE_UNCORR_ERR_SEVERITY__FC_ERR_SEVERITY_MASK 0x00002000L |
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| 56643 | #define BIF_CFG_DEV0_EPF7_0_PCIE_UNCORR_ERR_SEVERITY__CPL_TIMEOUT_SEVERITY_MASK 0x00004000L |
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| 56695 | #define BIF_CFG_DEV0_EPF7_0_PCIE_ADV_ERR_CAP_CNTL__ECRC_CHECK_EN__SHIFT 0x8 |
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| 56696 | #define BIF_CFG_DEV0_EPF7_0_PCIE_ADV_ERR_CAP_CNTL__MULTI_HDR_RECD_CAP__SHIFT 0x9 |
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| 56698 | #define BIF_CFG_DEV0_EPF7_0_PCIE_ADV_ERR_CAP_CNTL__TLP_PREFIX_LOG_PRESENT__SHIFT 0xb |
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| 56702 | #define BIF_CFG_DEV0_EPF7_0_PCIE_ADV_ERR_CAP_CNTL__ECRC_GEN_EN_MASK 0x00000040L |
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| 56703 | #define BIF_CFG_DEV0_EPF7_0_PCIE_ADV_ERR_CAP_CNTL__ECRC_CHECK_CAP_MASK 0x00000080L |
|---|
| 56704 | #define BIF_CFG_DEV0_EPF7_0_PCIE_ADV_ERR_CAP_CNTL__ECRC_CHECK_EN_MASK 0x00000100L |
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| 56705 | #define BIF_CFG_DEV0_EPF7_0_PCIE_ADV_ERR_CAP_CNTL__MULTI_HDR_RECD_CAP_MASK 0x00000200L |
|---|
| 56706 | #define BIF_CFG_DEV0_EPF7_0_PCIE_ADV_ERR_CAP_CNTL__MULTI_HDR_RECD_EN_MASK 0x00000400L |
|---|
| 56707 | #define BIF_CFG_DEV0_EPF7_0_PCIE_ADV_ERR_CAP_CNTL__TLP_PREFIX_LOG_PRESENT_MASK 0x00000800L |
|---|
| 56708 | #define BIF_CFG_DEV0_EPF7_0_PCIE_ADV_ERR_CAP_CNTL__COMPLETION_TIMEOUT_LOG_CAPABLE_MASK 0x00001000L |
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| 56709 | //BIF_CFG_DEV0_EPF7_0_PCIE_HDR_LOG0 |
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| 56710 | #define BIF_CFG_DEV0_EPF7_0_PCIE_HDR_LOG0__TLP_HDR__SHIFT 0x0 |
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| 56711 | #define BIF_CFG_DEV0_EPF7_0_PCIE_HDR_LOG0__TLP_HDR_MASK 0xFFFFFFFFL |
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| 56712 | //BIF_CFG_DEV0_EPF7_0_PCIE_HDR_LOG1 |
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| 56713 | #define BIF_CFG_DEV0_EPF7_0_PCIE_HDR_LOG1__TLP_HDR__SHIFT 0x0 |
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| 56716 | #define BIF_CFG_DEV0_EPF7_0_PCIE_HDR_LOG2__TLP_HDR__SHIFT 0x0 |
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| 56717 | #define BIF_CFG_DEV0_EPF7_0_PCIE_HDR_LOG2__TLP_HDR_MASK 0xFFFFFFFFL |
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| 56718 | //BIF_CFG_DEV0_EPF7_0_PCIE_HDR_LOG3 |
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| 56719 | #define BIF_CFG_DEV0_EPF7_0_PCIE_HDR_LOG3__TLP_HDR__SHIFT 0x0 |
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| 56720 | #define BIF_CFG_DEV0_EPF7_0_PCIE_HDR_LOG3__TLP_HDR_MASK 0xFFFFFFFFL |
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| 56721 | //BIF_CFG_DEV0_EPF7_0_PCIE_TLP_PREFIX_LOG0 |
|---|
| 56722 | #define BIF_CFG_DEV0_EPF7_0_PCIE_TLP_PREFIX_LOG0__TLP_PREFIX__SHIFT 0x0 |
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| 56723 | #define BIF_CFG_DEV0_EPF7_0_PCIE_TLP_PREFIX_LOG0__TLP_PREFIX_MASK 0xFFFFFFFFL |
|---|
| 56724 | //BIF_CFG_DEV0_EPF7_0_PCIE_TLP_PREFIX_LOG1 |
|---|
| 56725 | #define BIF_CFG_DEV0_EPF7_0_PCIE_TLP_PREFIX_LOG1__TLP_PREFIX__SHIFT 0x0 |
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| 56726 | #define BIF_CFG_DEV0_EPF7_0_PCIE_TLP_PREFIX_LOG1__TLP_PREFIX_MASK 0xFFFFFFFFL |
|---|
| 56727 | //BIF_CFG_DEV0_EPF7_0_PCIE_TLP_PREFIX_LOG2 |
|---|
| 56728 | #define BIF_CFG_DEV0_EPF7_0_PCIE_TLP_PREFIX_LOG2__TLP_PREFIX__SHIFT 0x0 |
|---|
| 56729 | #define BIF_CFG_DEV0_EPF7_0_PCIE_TLP_PREFIX_LOG2__TLP_PREFIX_MASK 0xFFFFFFFFL |
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| 56730 | //BIF_CFG_DEV0_EPF7_0_PCIE_TLP_PREFIX_LOG3 |
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| 56731 | #define BIF_CFG_DEV0_EPF7_0_PCIE_TLP_PREFIX_LOG3__TLP_PREFIX__SHIFT 0x0 |
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| 56732 | #define BIF_CFG_DEV0_EPF7_0_PCIE_TLP_PREFIX_LOG3__TLP_PREFIX_MASK 0xFFFFFFFFL |
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| 56733 | //BIF_CFG_DEV0_EPF7_0_PCIE_BAR_ENH_CAP_LIST |
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| 56737 | #define BIF_CFG_DEV0_EPF7_0_PCIE_BAR_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
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| 56738 | #define BIF_CFG_DEV0_EPF7_0_PCIE_BAR_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 56739 | #define BIF_CFG_DEV0_EPF7_0_PCIE_BAR_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
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|---|
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| 56760 | #define BIF_CFG_DEV0_EPF7_0_PCIE_BAR2_CNTL__BAR_INDEX_MASK 0x00000007L |
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| 56761 | #define BIF_CFG_DEV0_EPF7_0_PCIE_BAR2_CNTL__BAR_TOTAL_NUM_MASK 0x000000E0L |
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| 56770 | #define BIF_CFG_DEV0_EPF7_0_PCIE_BAR3_CNTL__BAR_SIZE__SHIFT 0x8 |
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| 56783 | #define BIF_CFG_DEV0_EPF7_0_PCIE_BAR4_CNTL__BAR_SIZE_SUPPORTED_UPPER__SHIFT 0x10 |
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| 56784 | #define BIF_CFG_DEV0_EPF7_0_PCIE_BAR4_CNTL__BAR_INDEX_MASK 0x00000007L |
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| 56785 | #define BIF_CFG_DEV0_EPF7_0_PCIE_BAR4_CNTL__BAR_TOTAL_NUM_MASK 0x000000E0L |
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| 56786 | #define BIF_CFG_DEV0_EPF7_0_PCIE_BAR4_CNTL__BAR_SIZE_MASK 0x00003F00L |
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| 56787 | #define BIF_CFG_DEV0_EPF7_0_PCIE_BAR4_CNTL__BAR_SIZE_SUPPORTED_UPPER_MASK 0xFFFF0000L |
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| 56788 | //BIF_CFG_DEV0_EPF7_0_PCIE_BAR5_CAP |
|---|
| 56789 | #define BIF_CFG_DEV0_EPF7_0_PCIE_BAR5_CAP__BAR_SIZE_SUPPORTED__SHIFT 0x4 |
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| 56855 | #define BIF_CFG_DEV0_EPF7_0_PCIE_DPA_CAP__TRANS_LAT_VAL_1_MASK 0xFF000000L |
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| 56857 | #define BIF_CFG_DEV0_EPF7_0_PCIE_DPA_LATENCY_INDICATOR__TRANS_LAT_INDICATOR_BITS__SHIFT 0x0 |
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| 56862 | #define BIF_CFG_DEV0_EPF7_0_PCIE_DPA_STATUS__SUBSTATE_STATUS_MASK 0x001FL |
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| 56863 | #define BIF_CFG_DEV0_EPF7_0_PCIE_DPA_STATUS__SUBSTATE_CNTL_ENABLED_MASK 0x0100L |
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| 56867 | //BIF_CFG_DEV0_EPF7_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_0 |
|---|
| 56868 | #define BIF_CFG_DEV0_EPF7_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_0__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
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| 56869 | #define BIF_CFG_DEV0_EPF7_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_0__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 56870 | //BIF_CFG_DEV0_EPF7_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_1 |
|---|
| 56871 | #define BIF_CFG_DEV0_EPF7_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_1__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 56872 | #define BIF_CFG_DEV0_EPF7_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_1__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 56873 | //BIF_CFG_DEV0_EPF7_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_2 |
|---|
| 56874 | #define BIF_CFG_DEV0_EPF7_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_2__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 56875 | #define BIF_CFG_DEV0_EPF7_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_2__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 56876 | //BIF_CFG_DEV0_EPF7_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_3 |
|---|
| 56877 | #define BIF_CFG_DEV0_EPF7_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_3__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 56878 | #define BIF_CFG_DEV0_EPF7_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_3__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 56879 | //BIF_CFG_DEV0_EPF7_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_4 |
|---|
| 56880 | #define BIF_CFG_DEV0_EPF7_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_4__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 56881 | #define BIF_CFG_DEV0_EPF7_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_4__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 56882 | //BIF_CFG_DEV0_EPF7_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_5 |
|---|
| 56883 | #define BIF_CFG_DEV0_EPF7_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_5__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 56884 | #define BIF_CFG_DEV0_EPF7_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_5__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 56885 | //BIF_CFG_DEV0_EPF7_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_6 |
|---|
| 56886 | #define BIF_CFG_DEV0_EPF7_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_6__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 56887 | #define BIF_CFG_DEV0_EPF7_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_6__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 56888 | //BIF_CFG_DEV0_EPF7_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_7 |
|---|
| 56889 | #define BIF_CFG_DEV0_EPF7_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_7__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 56890 | #define BIF_CFG_DEV0_EPF7_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_7__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 56891 | //BIF_CFG_DEV0_EPF7_0_PCIE_ACS_ENH_CAP_LIST |
|---|
| 56892 | #define BIF_CFG_DEV0_EPF7_0_PCIE_ACS_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
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| 56893 | #define BIF_CFG_DEV0_EPF7_0_PCIE_ACS_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 56894 | #define BIF_CFG_DEV0_EPF7_0_PCIE_ACS_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 56895 | #define BIF_CFG_DEV0_EPF7_0_PCIE_ACS_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 56896 | #define BIF_CFG_DEV0_EPF7_0_PCIE_ACS_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 56897 | #define BIF_CFG_DEV0_EPF7_0_PCIE_ACS_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 56898 | //BIF_CFG_DEV0_EPF7_0_PCIE_ACS_CAP |
|---|
| 56899 | #define BIF_CFG_DEV0_EPF7_0_PCIE_ACS_CAP__SOURCE_VALIDATION__SHIFT 0x0 |
|---|
| 56900 | #define BIF_CFG_DEV0_EPF7_0_PCIE_ACS_CAP__TRANSLATION_BLOCKING__SHIFT 0x1 |
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| 56901 | #define BIF_CFG_DEV0_EPF7_0_PCIE_ACS_CAP__P2P_REQUEST_REDIRECT__SHIFT 0x2 |
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| 56902 | #define BIF_CFG_DEV0_EPF7_0_PCIE_ACS_CAP__P2P_COMPLETION_REDIRECT__SHIFT 0x3 |
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| 56903 | #define BIF_CFG_DEV0_EPF7_0_PCIE_ACS_CAP__UPSTREAM_FORWARDING__SHIFT 0x4 |
|---|
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|---|
| 56905 | #define BIF_CFG_DEV0_EPF7_0_PCIE_ACS_CAP__DIRECT_TRANSLATED_P2P__SHIFT 0x6 |
|---|
| 56906 | #define BIF_CFG_DEV0_EPF7_0_PCIE_ACS_CAP__EGRESS_CONTROL_VECTOR_SIZE__SHIFT 0x8 |
|---|
| 56907 | #define BIF_CFG_DEV0_EPF7_0_PCIE_ACS_CAP__SOURCE_VALIDATION_MASK 0x0001L |
|---|
| 56908 | #define BIF_CFG_DEV0_EPF7_0_PCIE_ACS_CAP__TRANSLATION_BLOCKING_MASK 0x0002L |
|---|
| 56909 | #define BIF_CFG_DEV0_EPF7_0_PCIE_ACS_CAP__P2P_REQUEST_REDIRECT_MASK 0x0004L |
|---|
| 56910 | #define BIF_CFG_DEV0_EPF7_0_PCIE_ACS_CAP__P2P_COMPLETION_REDIRECT_MASK 0x0008L |
|---|
| 56911 | #define BIF_CFG_DEV0_EPF7_0_PCIE_ACS_CAP__UPSTREAM_FORWARDING_MASK 0x0010L |
|---|
| 56912 | #define BIF_CFG_DEV0_EPF7_0_PCIE_ACS_CAP__P2P_EGRESS_CONTROL_MASK 0x0020L |
|---|
| 56913 | #define BIF_CFG_DEV0_EPF7_0_PCIE_ACS_CAP__DIRECT_TRANSLATED_P2P_MASK 0x0040L |
|---|
| 56914 | #define BIF_CFG_DEV0_EPF7_0_PCIE_ACS_CAP__EGRESS_CONTROL_VECTOR_SIZE_MASK 0xFF00L |
|---|
| 56915 | //BIF_CFG_DEV0_EPF7_0_PCIE_ACS_CNTL |
|---|
| 56916 | #define BIF_CFG_DEV0_EPF7_0_PCIE_ACS_CNTL__SOURCE_VALIDATION_EN__SHIFT 0x0 |
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| 56917 | #define BIF_CFG_DEV0_EPF7_0_PCIE_ACS_CNTL__TRANSLATION_BLOCKING_EN__SHIFT 0x1 |
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| 56918 | #define BIF_CFG_DEV0_EPF7_0_PCIE_ACS_CNTL__P2P_REQUEST_REDIRECT_EN__SHIFT 0x2 |
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| 56919 | #define BIF_CFG_DEV0_EPF7_0_PCIE_ACS_CNTL__P2P_COMPLETION_REDIRECT_EN__SHIFT 0x3 |
|---|
| 56920 | #define BIF_CFG_DEV0_EPF7_0_PCIE_ACS_CNTL__UPSTREAM_FORWARDING_EN__SHIFT 0x4 |
|---|
| 56921 | #define BIF_CFG_DEV0_EPF7_0_PCIE_ACS_CNTL__P2P_EGRESS_CONTROL_EN__SHIFT 0x5 |
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| 56922 | #define BIF_CFG_DEV0_EPF7_0_PCIE_ACS_CNTL__DIRECT_TRANSLATED_P2P_EN__SHIFT 0x6 |
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| 56923 | #define BIF_CFG_DEV0_EPF7_0_PCIE_ACS_CNTL__SOURCE_VALIDATION_EN_MASK 0x0001L |
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| 56924 | #define BIF_CFG_DEV0_EPF7_0_PCIE_ACS_CNTL__TRANSLATION_BLOCKING_EN_MASK 0x0002L |
|---|
| 56925 | #define BIF_CFG_DEV0_EPF7_0_PCIE_ACS_CNTL__P2P_REQUEST_REDIRECT_EN_MASK 0x0004L |
|---|
| 56926 | #define BIF_CFG_DEV0_EPF7_0_PCIE_ACS_CNTL__P2P_COMPLETION_REDIRECT_EN_MASK 0x0008L |
|---|
| 56927 | #define BIF_CFG_DEV0_EPF7_0_PCIE_ACS_CNTL__UPSTREAM_FORWARDING_EN_MASK 0x0010L |
|---|
| 56928 | #define BIF_CFG_DEV0_EPF7_0_PCIE_ACS_CNTL__P2P_EGRESS_CONTROL_EN_MASK 0x0020L |
|---|
| 56929 | #define BIF_CFG_DEV0_EPF7_0_PCIE_ACS_CNTL__DIRECT_TRANSLATED_P2P_EN_MASK 0x0040L |
|---|
| 56930 | //BIF_CFG_DEV0_EPF7_0_PCIE_PASID_ENH_CAP_LIST |
|---|
| 56931 | #define BIF_CFG_DEV0_EPF7_0_PCIE_PASID_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
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| 56932 | #define BIF_CFG_DEV0_EPF7_0_PCIE_PASID_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
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| 56933 | #define BIF_CFG_DEV0_EPF7_0_PCIE_PASID_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
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| 56934 | #define BIF_CFG_DEV0_EPF7_0_PCIE_PASID_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 56935 | #define BIF_CFG_DEV0_EPF7_0_PCIE_PASID_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 56936 | #define BIF_CFG_DEV0_EPF7_0_PCIE_PASID_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
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| 56937 | //BIF_CFG_DEV0_EPF7_0_PCIE_PASID_CAP |
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| 56938 | #define BIF_CFG_DEV0_EPF7_0_PCIE_PASID_CAP__PASID_EXE_PERMISSION_SUPPORTED__SHIFT 0x1 |
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| 56940 | #define BIF_CFG_DEV0_EPF7_0_PCIE_PASID_CAP__MAX_PASID_WIDTH__SHIFT 0x8 |
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| 56941 | #define BIF_CFG_DEV0_EPF7_0_PCIE_PASID_CAP__PASID_EXE_PERMISSION_SUPPORTED_MASK 0x0002L |
|---|
| 56942 | #define BIF_CFG_DEV0_EPF7_0_PCIE_PASID_CAP__PASID_PRIV_MODE_SUPPORTED_MASK 0x0004L |
|---|
| 56943 | #define BIF_CFG_DEV0_EPF7_0_PCIE_PASID_CAP__MAX_PASID_WIDTH_MASK 0x1F00L |
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| 56944 | //BIF_CFG_DEV0_EPF7_0_PCIE_PASID_CNTL |
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| 56945 | #define BIF_CFG_DEV0_EPF7_0_PCIE_PASID_CNTL__PASID_ENABLE__SHIFT 0x0 |
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| 56946 | #define BIF_CFG_DEV0_EPF7_0_PCIE_PASID_CNTL__PASID_EXE_PERMISSION_ENABLE__SHIFT 0x1 |
|---|
| 56947 | #define BIF_CFG_DEV0_EPF7_0_PCIE_PASID_CNTL__PASID_PRIV_MODE_SUPPORTED_ENABLE__SHIFT 0x2 |
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| 56948 | #define BIF_CFG_DEV0_EPF7_0_PCIE_PASID_CNTL__PASID_ENABLE_MASK 0x0001L |
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| 56949 | #define BIF_CFG_DEV0_EPF7_0_PCIE_PASID_CNTL__PASID_EXE_PERMISSION_ENABLE_MASK 0x0002L |
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| 56950 | #define BIF_CFG_DEV0_EPF7_0_PCIE_PASID_CNTL__PASID_PRIV_MODE_SUPPORTED_ENABLE_MASK 0x0004L |
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| 56951 | //BIF_CFG_DEV0_EPF7_0_PCIE_ARI_ENH_CAP_LIST |
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|---|
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| 56998 | #define BIF_CFG_DEV1_EPF0_0_COMMAND__PAL_SNOOP_EN_MASK 0x0020L |
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| 56999 | #define BIF_CFG_DEV1_EPF0_0_COMMAND__PARITY_ERROR_RESPONSE_MASK 0x0040L |
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| 57000 | #define BIF_CFG_DEV1_EPF0_0_COMMAND__AD_STEPPING_MASK 0x0080L |
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| 57001 | #define BIF_CFG_DEV1_EPF0_0_COMMAND__SERR_EN_MASK 0x0100L |
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| 57002 | #define BIF_CFG_DEV1_EPF0_0_COMMAND__FAST_B2B_EN_MASK 0x0200L |
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| 57003 | #define BIF_CFG_DEV1_EPF0_0_COMMAND__INT_DIS_MASK 0x0400L |
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| 57018 | #define BIF_CFG_DEV1_EPF0_0_STATUS__INT_STATUS_MASK 0x0008L |
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| 57021 | #define BIF_CFG_DEV1_EPF0_0_STATUS__FAST_BACK_CAPABLE_MASK 0x0080L |
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| 57022 | #define BIF_CFG_DEV1_EPF0_0_STATUS__MASTER_DATA_PARITY_ERROR_MASK 0x0100L |
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| 57023 | #define BIF_CFG_DEV1_EPF0_0_STATUS__DEVSEL_TIMING_MASK 0x0600L |
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| 57024 | #define BIF_CFG_DEV1_EPF0_0_STATUS__SIGNAL_TARGET_ABORT_MASK 0x0800L |
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| 57025 | #define BIF_CFG_DEV1_EPF0_0_STATUS__RECEIVED_TARGET_ABORT_MASK 0x1000L |
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| 57026 | #define BIF_CFG_DEV1_EPF0_0_STATUS__RECEIVED_MASTER_ABORT_MASK 0x2000L |
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| 57027 | #define BIF_CFG_DEV1_EPF0_0_STATUS__SIGNALED_SYSTEM_ERROR_MASK 0x4000L |
|---|
| 57028 | #define BIF_CFG_DEV1_EPF0_0_STATUS__PARITY_ERROR_DETECTED_MASK 0x8000L |
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| 57030 | #define BIF_CFG_DEV1_EPF0_0_REVISION_ID__MINOR_REV_ID__SHIFT 0x0 |
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|---|
| 57033 | #define BIF_CFG_DEV1_EPF0_0_REVISION_ID__MAJOR_REV_ID_MASK 0xF0L |
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| 57035 | #define BIF_CFG_DEV1_EPF0_0_PROG_INTERFACE__PROG_INTERFACE__SHIFT 0x0 |
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| 57037 | //BIF_CFG_DEV1_EPF0_0_SUB_CLASS |
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| 57038 | #define BIF_CFG_DEV1_EPF0_0_SUB_CLASS__SUB_CLASS__SHIFT 0x0 |
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| 57039 | #define BIF_CFG_DEV1_EPF0_0_SUB_CLASS__SUB_CLASS_MASK 0xFFL |
|---|
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| 57041 | #define BIF_CFG_DEV1_EPF0_0_BASE_CLASS__BASE_CLASS__SHIFT 0x0 |
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| 57042 | #define BIF_CFG_DEV1_EPF0_0_BASE_CLASS__BASE_CLASS_MASK 0xFFL |
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| 57043 | //BIF_CFG_DEV1_EPF0_0_CACHE_LINE |
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| 57044 | #define BIF_CFG_DEV1_EPF0_0_CACHE_LINE__CACHE_LINE_SIZE__SHIFT 0x0 |
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|---|
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| 57047 | #define BIF_CFG_DEV1_EPF0_0_LATENCY__LATENCY_TIMER__SHIFT 0x0 |
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| 57048 | #define BIF_CFG_DEV1_EPF0_0_LATENCY__LATENCY_TIMER_MASK 0xFFL |
|---|
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| 57052 | #define 0x7FL |
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|---|
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| 57055 | #define BIF_CFG_DEV1_EPF0_0_BIST__BIST_COMP__SHIFT 0x0 |
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|---|
| 57057 | #define BIF_CFG_DEV1_EPF0_0_BIST__BIST_CAP__SHIFT 0x7 |
|---|
| 57058 | #define BIF_CFG_DEV1_EPF0_0_BIST__BIST_COMP_MASK 0x0FL |
|---|
| 57059 | #define BIF_CFG_DEV1_EPF0_0_BIST__BIST_STRT_MASK 0x40L |
|---|
| 57060 | #define BIF_CFG_DEV1_EPF0_0_BIST__BIST_CAP_MASK 0x80L |
|---|
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| 57062 | #define BIF_CFG_DEV1_EPF0_0_BASE_ADDR_1__BASE_ADDR__SHIFT 0x0 |
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| 57065 | #define BIF_CFG_DEV1_EPF0_0_BASE_ADDR_2__BASE_ADDR__SHIFT 0x0 |
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|---|
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|---|
| 57074 | #define BIF_CFG_DEV1_EPF0_0_BASE_ADDR_5__BASE_ADDR__SHIFT 0x0 |
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|---|
| 57077 | #define BIF_CFG_DEV1_EPF0_0_BASE_ADDR_6__BASE_ADDR__SHIFT 0x0 |
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| 57078 | #define BIF_CFG_DEV1_EPF0_0_BASE_ADDR_6__BASE_ADDR_MASK 0xFFFFFFFFL |
|---|
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|---|
| 57080 | #define BIF_CFG_DEV1_EPF0_0_CARDBUS_CIS_PTR__CARDBUS_CIS_PTR__SHIFT 0x0 |
|---|
| 57081 | #define BIF_CFG_DEV1_EPF0_0_CARDBUS_CIS_PTR__CARDBUS_CIS_PTR_MASK 0xFFFFFFFFL |
|---|
| 57082 | //BIF_CFG_DEV1_EPF0_0_ADAPTER_ID |
|---|
| 57083 | #define BIF_CFG_DEV1_EPF0_0_ADAPTER_ID__SUBSYSTEM_VENDOR_ID__SHIFT 0x0 |
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| 57086 | #define BIF_CFG_DEV1_EPF0_0_ADAPTER_ID__SUBSYSTEM_ID_MASK 0xFFFF0000L |
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| 57087 | //BIF_CFG_DEV1_EPF0_0_ROM_BASE_ADDR |
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| 57088 | #define BIF_CFG_DEV1_EPF0_0_ROM_BASE_ADDR__BASE_ADDR__SHIFT 0x0 |
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| 57089 | #define BIF_CFG_DEV1_EPF0_0_ROM_BASE_ADDR__BASE_ADDR_MASK 0xFFFFFFFFL |
|---|
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|---|
| 57092 | #define BIF_CFG_DEV1_EPF0_0_CAP_PTR__CAP_PTR_MASK 0xFFL |
|---|
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| 57094 | #define BIF_CFG_DEV1_EPF0_0_INTERRUPT_LINE__INTERRUPT_LINE__SHIFT 0x0 |
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| 57095 | #define BIF_CFG_DEV1_EPF0_0_INTERRUPT_LINE__INTERRUPT_LINE_MASK 0xFFL |
|---|
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| 57098 | #define BIF_CFG_DEV1_EPF0_0_INTERRUPT_PIN__INTERRUPT_PIN_MASK 0xFFL |
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| 57100 | #define BIF_CFG_DEV1_EPF0_0_MIN_GRANT__MIN_GNT__SHIFT 0x0 |
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| 57101 | #define BIF_CFG_DEV1_EPF0_0_MIN_GRANT__MIN_GNT_MASK 0xFFL |
|---|
| 57102 | //BIF_CFG_DEV1_EPF0_0_MAX_LATENCY |
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| 57103 | #define BIF_CFG_DEV1_EPF0_0_MAX_LATENCY__MAX_LAT__SHIFT 0x0 |
|---|
| 57104 | #define BIF_CFG_DEV1_EPF0_0_MAX_LATENCY__MAX_LAT_MASK 0xFFL |
|---|
| 57105 | //BIF_CFG_DEV1_EPF0_0_VENDOR_CAP_LIST |
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| 57106 | #define BIF_CFG_DEV1_EPF0_0_VENDOR_CAP_LIST__CAP_ID__SHIFT 0x0 |
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|---|
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|---|
| 57111 | #define BIF_CFG_DEV1_EPF0_0_VENDOR_CAP_LIST__LENGTH_MASK 0x00FF0000L |
|---|
| 57112 | //BIF_CFG_DEV1_EPF0_0_ADAPTER_ID_W |
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| 57113 | #define BIF_CFG_DEV1_EPF0_0_ADAPTER_ID_W__SUBSYSTEM_VENDOR_ID__SHIFT 0x0 |
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| 57115 | #define BIF_CFG_DEV1_EPF0_0_ADAPTER_ID_W__SUBSYSTEM_VENDOR_ID_MASK 0x0000FFFFL |
|---|
| 57116 | #define BIF_CFG_DEV1_EPF0_0_ADAPTER_ID_W__SUBSYSTEM_ID_MASK 0xFFFF0000L |
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| 57117 | //BIF_CFG_DEV1_EPF0_0_PMI_CAP_LIST |
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| 57118 | #define BIF_CFG_DEV1_EPF0_0_PMI_CAP_LIST__CAP_ID__SHIFT 0x0 |
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| 57120 | #define BIF_CFG_DEV1_EPF0_0_PMI_CAP_LIST__CAP_ID_MASK 0x00FFL |
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| 57121 | #define BIF_CFG_DEV1_EPF0_0_PMI_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
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| 57122 | //BIF_CFG_DEV1_EPF0_0_PMI_CAP |
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| 57123 | #define BIF_CFG_DEV1_EPF0_0_PMI_CAP__VERSION__SHIFT 0x0 |
|---|
| 57124 | #define BIF_CFG_DEV1_EPF0_0_PMI_CAP__PME_CLOCK__SHIFT 0x3 |
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| 57125 | #define BIF_CFG_DEV1_EPF0_0_PMI_CAP__IMMEDIATE_READINESS_ON_RETURN_TO_D0__SHIFT 0x4 |
|---|
| 57126 | #define BIF_CFG_DEV1_EPF0_0_PMI_CAP__DEV_SPECIFIC_INIT__SHIFT 0x5 |
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| 57127 | #define BIF_CFG_DEV1_EPF0_0_PMI_CAP__AUX_CURRENT__SHIFT 0x6 |
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| 57128 | #define BIF_CFG_DEV1_EPF0_0_PMI_CAP__D1_SUPPORT__SHIFT 0x9 |
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| 57129 | #define BIF_CFG_DEV1_EPF0_0_PMI_CAP__D2_SUPPORT__SHIFT 0xa |
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|---|
| 57224 | #define BIF_CFG_DEV1_EPF0_0_DEVICE_CNTL__PHANTOM_FUNC_EN_MASK 0x0200L |
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| 57227 | #define BIF_CFG_DEV1_EPF0_0_DEVICE_CNTL__MAX_READ_REQUEST_SIZE_MASK 0x7000L |
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| 57243 | #define BIF_CFG_DEV1_EPF0_0_DEVICE_STATUS__EMER_POWER_REDUCTION_DETECTED_MASK 0x0040L |
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| 57254 | #define BIF_CFG_DEV1_EPF0_0_LINK_CAP__ASPM_OPTIONALITY_COMPLIANCE__SHIFT 0x16 |
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|---|
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|---|
| 57258 | #define BIF_CFG_DEV1_EPF0_0_LINK_CAP__PM_SUPPORT_MASK 0x00000C00L |
|---|
| 57259 | #define BIF_CFG_DEV1_EPF0_0_LINK_CAP__L0S_EXIT_LATENCY_MASK 0x00007000L |
|---|
| 57260 | #define BIF_CFG_DEV1_EPF0_0_LINK_CAP__L1_EXIT_LATENCY_MASK 0x00038000L |
|---|
| 57261 | #define BIF_CFG_DEV1_EPF0_0_LINK_CAP__CLOCK_POWER_MANAGEMENT_MASK 0x00040000L |
|---|
| 57262 | #define BIF_CFG_DEV1_EPF0_0_LINK_CAP__SURPRISE_DOWN_ERR_REPORTING_MASK 0x00080000L |
|---|
| 57263 | #define BIF_CFG_DEV1_EPF0_0_LINK_CAP__DL_ACTIVE_REPORTING_CAPABLE_MASK 0x00100000L |
|---|
| 57264 | #define BIF_CFG_DEV1_EPF0_0_LINK_CAP__LINK_BW_NOTIFICATION_CAP_MASK 0x00200000L |
|---|
| 57265 | #define BIF_CFG_DEV1_EPF0_0_LINK_CAP__ASPM_OPTIONALITY_COMPLIANCE_MASK 0x00400000L |
|---|
| 57266 | #define BIF_CFG_DEV1_EPF0_0_LINK_CAP__PORT_NUMBER_MASK 0xFF000000L |
|---|
| 57267 | //BIF_CFG_DEV1_EPF0_0_LINK_CNTL |
|---|
| 57268 | #define BIF_CFG_DEV1_EPF0_0_LINK_CNTL__PM_CONTROL__SHIFT 0x0 |
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| 57269 | #define BIF_CFG_DEV1_EPF0_0_LINK_CNTL__PTM_PROP_DELAY_ADAPT_INTER_B__SHIFT 0x2 |
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| 57271 | #define BIF_CFG_DEV1_EPF0_0_LINK_CNTL__LINK_DIS__SHIFT 0x4 |
|---|
| 57272 | #define BIF_CFG_DEV1_EPF0_0_LINK_CNTL__RETRAIN_LINK__SHIFT 0x5 |
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|---|
| 57274 | #define BIF_CFG_DEV1_EPF0_0_LINK_CNTL__EXTENDED_SYNC__SHIFT 0x7 |
|---|
| 57275 | #define BIF_CFG_DEV1_EPF0_0_LINK_CNTL__CLOCK_POWER_MANAGEMENT_EN__SHIFT 0x8 |
|---|
| 57276 | #define BIF_CFG_DEV1_EPF0_0_LINK_CNTL__HW_AUTONOMOUS_WIDTH_DISABLE__SHIFT 0x9 |
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| 57277 | #define BIF_CFG_DEV1_EPF0_0_LINK_CNTL__LINK_BW_MANAGEMENT_INT_EN__SHIFT 0xa |
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| 57278 | #define BIF_CFG_DEV1_EPF0_0_LINK_CNTL__LINK_AUTONOMOUS_BW_INT_EN__SHIFT 0xb |
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| 57279 | #define BIF_CFG_DEV1_EPF0_0_LINK_CNTL__DRS_SIGNALING_CONTROL__SHIFT 0xe |
|---|
| 57280 | #define BIF_CFG_DEV1_EPF0_0_LINK_CNTL__PM_CONTROL_MASK 0x0003L |
|---|
| 57281 | #define BIF_CFG_DEV1_EPF0_0_LINK_CNTL__PTM_PROP_DELAY_ADAPT_INTER_B_MASK 0x0004L |
|---|
| 57282 | #define BIF_CFG_DEV1_EPF0_0_LINK_CNTL__READ_CPL_BOUNDARY_MASK 0x0008L |
|---|
| 57283 | #define BIF_CFG_DEV1_EPF0_0_LINK_CNTL__LINK_DIS_MASK 0x0010L |
|---|
| 57284 | #define BIF_CFG_DEV1_EPF0_0_LINK_CNTL__RETRAIN_LINK_MASK 0x0020L |
|---|
| 57285 | #define BIF_CFG_DEV1_EPF0_0_LINK_CNTL__COMMON_CLOCK_CFG_MASK 0x0040L |
|---|
| 57286 | #define BIF_CFG_DEV1_EPF0_0_LINK_CNTL__EXTENDED_SYNC_MASK 0x0080L |
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| 57287 | #define BIF_CFG_DEV1_EPF0_0_LINK_CNTL__CLOCK_POWER_MANAGEMENT_EN_MASK 0x0100L |
|---|
| 57288 | #define BIF_CFG_DEV1_EPF0_0_LINK_CNTL__HW_AUTONOMOUS_WIDTH_DISABLE_MASK 0x0200L |
|---|
| 57289 | #define BIF_CFG_DEV1_EPF0_0_LINK_CNTL__LINK_BW_MANAGEMENT_INT_EN_MASK 0x0400L |
|---|
| 57290 | #define BIF_CFG_DEV1_EPF0_0_LINK_CNTL__LINK_AUTONOMOUS_BW_INT_EN_MASK 0x0800L |
|---|
| 57291 | #define BIF_CFG_DEV1_EPF0_0_LINK_CNTL__DRS_SIGNALING_CONTROL_MASK 0xC000L |
|---|
| 57292 | //BIF_CFG_DEV1_EPF0_0_LINK_STATUS |
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| 57293 | #define BIF_CFG_DEV1_EPF0_0_LINK_STATUS__CURRENT_LINK_SPEED__SHIFT 0x0 |
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| 57295 | #define BIF_CFG_DEV1_EPF0_0_LINK_STATUS__LINK_TRAINING__SHIFT 0xb |
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|---|
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| 57362 | #define BIF_CFG_DEV1_EPF0_0_DEVICE_CNTL2__CPL_TIMEOUT_DIS_MASK 0x0010L |
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| 57363 | #define BIF_CFG_DEV1_EPF0_0_DEVICE_CNTL2__ARI_FORWARDING_EN_MASK 0x0020L |
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| 57364 | #define BIF_CFG_DEV1_EPF0_0_DEVICE_CNTL2__ATOMICOP_REQUEST_EN_MASK 0x0040L |
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| 57365 | #define BIF_CFG_DEV1_EPF0_0_DEVICE_CNTL2__ATOMICOP_EGRESS_BLOCKING_MASK 0x0080L |
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| 57367 | #define BIF_CFG_DEV1_EPF0_0_DEVICE_CNTL2__IDO_COMPLETION_ENABLE_MASK 0x0200L |
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| 57368 | #define BIF_CFG_DEV1_EPF0_0_DEVICE_CNTL2__LTR_EN_MASK 0x0400L |
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| 57369 | #define BIF_CFG_DEV1_EPF0_0_DEVICE_CNTL2__EMER_POWER_REDUCTION_REQUEST_MASK 0x0800L |
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| 57371 | #define BIF_CFG_DEV1_EPF0_0_DEVICE_CNTL2__OBFF_EN_MASK 0x6000L |
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| 57372 | #define BIF_CFG_DEV1_EPF0_0_DEVICE_CNTL2__END_END_TLP_PREFIX_BLOCKING_MASK 0x8000L |
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| 57374 | #define BIF_CFG_DEV1_EPF0_0_DEVICE_STATUS2__RESERVED__SHIFT 0x0 |
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|---|
| 57387 | #define BIF_CFG_DEV1_EPF0_0_LINK_CAP2__LOWER_SKP_OS_RCV_SUPPORT_MASK 0x007F0000L |
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| 57388 | #define BIF_CFG_DEV1_EPF0_0_LINK_CAP2__RTM1_PRESENCE_DET_SUPPORT_MASK 0x00800000L |
|---|
| 57389 | #define BIF_CFG_DEV1_EPF0_0_LINK_CAP2__RTM2_PRESENCE_DET_SUPPORT_MASK 0x01000000L |
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|---|
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| 57396 | #define BIF_CFG_DEV1_EPF0_0_LINK_CNTL2__XMIT_MARGIN__SHIFT 0x7 |
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|---|
| 57400 | #define BIF_CFG_DEV1_EPF0_0_LINK_CNTL2__TARGET_LINK_SPEED_MASK 0x000FL |
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| 57401 | #define BIF_CFG_DEV1_EPF0_0_LINK_CNTL2__ENTER_COMPLIANCE_MASK 0x0010L |
|---|
| 57402 | #define BIF_CFG_DEV1_EPF0_0_LINK_CNTL2__HW_AUTONOMOUS_SPEED_DISABLE_MASK 0x0020L |
|---|
| 57403 | #define BIF_CFG_DEV1_EPF0_0_LINK_CNTL2__SELECTABLE_DEEMPHASIS_MASK 0x0040L |
|---|
| 57404 | #define BIF_CFG_DEV1_EPF0_0_LINK_CNTL2__XMIT_MARGIN_MASK 0x0380L |
|---|
| 57405 | #define BIF_CFG_DEV1_EPF0_0_LINK_CNTL2__ENTER_MOD_COMPLIANCE_MASK 0x0400L |
|---|
| 57406 | #define BIF_CFG_DEV1_EPF0_0_LINK_CNTL2__COMPLIANCE_SOS_MASK 0x0800L |
|---|
| 57407 | #define BIF_CFG_DEV1_EPF0_0_LINK_CNTL2__COMPLIANCE_DEEMPHASIS_MASK 0xF000L |
|---|
| 57408 | //BIF_CFG_DEV1_EPF0_0_LINK_STATUS2 |
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| 57409 | #define BIF_CFG_DEV1_EPF0_0_LINK_STATUS2__CUR_DEEMPHASIS_LEVEL__SHIFT 0x0 |
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|---|
| 57413 | #define BIF_CFG_DEV1_EPF0_0_LINK_STATUS2__EQUALIZATION_PHASE3_SUCCESS_8GT__SHIFT 0x4 |
|---|
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|---|
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|---|
| 57416 | #define BIF_CFG_DEV1_EPF0_0_LINK_STATUS2__RTM2_PRESENCE_DET__SHIFT 0x7 |
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| 57417 | #define BIF_CFG_DEV1_EPF0_0_LINK_STATUS2__CROSSLINK_RESOLUTION__SHIFT 0x8 |
|---|
| 57418 | #define BIF_CFG_DEV1_EPF0_0_LINK_STATUS2__DOWNSTREAM_COMPONENT_PRESENCE__SHIFT 0xc |
|---|
| 57419 | #define BIF_CFG_DEV1_EPF0_0_LINK_STATUS2__DRS_MESSAGE_RECEIVED__SHIFT 0xf |
|---|
| 57420 | #define BIF_CFG_DEV1_EPF0_0_LINK_STATUS2__CUR_DEEMPHASIS_LEVEL_MASK 0x0001L |
|---|
| 57421 | #define BIF_CFG_DEV1_EPF0_0_LINK_STATUS2__EQUALIZATION_COMPLETE_8GT_MASK 0x0002L |
|---|
| 57422 | #define BIF_CFG_DEV1_EPF0_0_LINK_STATUS2__EQUALIZATION_PHASE1_SUCCESS_8GT_MASK 0x0004L |
|---|
| 57423 | #define BIF_CFG_DEV1_EPF0_0_LINK_STATUS2__EQUALIZATION_PHASE2_SUCCESS_8GT_MASK 0x0008L |
|---|
| 57424 | #define BIF_CFG_DEV1_EPF0_0_LINK_STATUS2__EQUALIZATION_PHASE3_SUCCESS_8GT_MASK 0x0010L |
|---|
| 57425 | #define BIF_CFG_DEV1_EPF0_0_LINK_STATUS2__LINK_EQUALIZATION_REQUEST_8GT_MASK 0x0020L |
|---|
| 57426 | #define BIF_CFG_DEV1_EPF0_0_LINK_STATUS2__RTM1_PRESENCE_DET_MASK 0x0040L |
|---|
| 57427 | #define BIF_CFG_DEV1_EPF0_0_LINK_STATUS2__RTM2_PRESENCE_DET_MASK 0x0080L |
|---|
| 57428 | #define BIF_CFG_DEV1_EPF0_0_LINK_STATUS2__CROSSLINK_RESOLUTION_MASK 0x0300L |
|---|
| 57429 | #define BIF_CFG_DEV1_EPF0_0_LINK_STATUS2__DOWNSTREAM_COMPONENT_PRESENCE_MASK 0x7000L |
|---|
| 57430 | #define BIF_CFG_DEV1_EPF0_0_LINK_STATUS2__DRS_MESSAGE_RECEIVED_MASK 0x8000L |
|---|
| 57431 | //BIF_CFG_DEV1_EPF0_0_MSI_CAP_LIST |
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| 57432 | #define BIF_CFG_DEV1_EPF0_0_MSI_CAP_LIST__CAP_ID__SHIFT 0x0 |
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| 57433 | #define BIF_CFG_DEV1_EPF0_0_MSI_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
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|---|
| 57435 | #define BIF_CFG_DEV1_EPF0_0_MSI_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
|---|
| 57436 | //BIF_CFG_DEV1_EPF0_0_MSI_MSG_CNTL |
|---|
| 57437 | #define BIF_CFG_DEV1_EPF0_0_MSI_MSG_CNTL__MSI_EN__SHIFT 0x0 |
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|---|
| 57439 | #define BIF_CFG_DEV1_EPF0_0_MSI_MSG_CNTL__MSI_MULTI_EN__SHIFT 0x4 |
|---|
| 57440 | #define BIF_CFG_DEV1_EPF0_0_MSI_MSG_CNTL__MSI_64BIT__SHIFT 0x7 |
|---|
| 57441 | #define BIF_CFG_DEV1_EPF0_0_MSI_MSG_CNTL__MSI_PERVECTOR_MASKING_CAP__SHIFT 0x8 |
|---|
| 57442 | #define BIF_CFG_DEV1_EPF0_0_MSI_MSG_CNTL__MSI_EXT_MSG_DATA_CAP__SHIFT 0x9 |
|---|
| 57443 | #define BIF_CFG_DEV1_EPF0_0_MSI_MSG_CNTL__MSI_EXT_MSG_DATA_EN__SHIFT 0xa |
|---|
| 57444 | #define BIF_CFG_DEV1_EPF0_0_MSI_MSG_CNTL__MSI_EN_MASK 0x0001L |
|---|
| 57445 | #define BIF_CFG_DEV1_EPF0_0_MSI_MSG_CNTL__MSI_MULTI_CAP_MASK 0x000EL |
|---|
| 57446 | #define BIF_CFG_DEV1_EPF0_0_MSI_MSG_CNTL__MSI_MULTI_EN_MASK 0x0070L |
|---|
| 57447 | #define BIF_CFG_DEV1_EPF0_0_MSI_MSG_CNTL__MSI_64BIT_MASK 0x0080L |
|---|
| 57448 | #define BIF_CFG_DEV1_EPF0_0_MSI_MSG_CNTL__MSI_PERVECTOR_MASKING_CAP_MASK 0x0100L |
|---|
| 57449 | #define BIF_CFG_DEV1_EPF0_0_MSI_MSG_CNTL__MSI_EXT_MSG_DATA_CAP_MASK 0x0200L |
|---|
| 57450 | #define BIF_CFG_DEV1_EPF0_0_MSI_MSG_CNTL__MSI_EXT_MSG_DATA_EN_MASK 0x0400L |
|---|
| 57451 | //BIF_CFG_DEV1_EPF0_0_MSI_MSG_ADDR_LO |
|---|
| 57452 | #define BIF_CFG_DEV1_EPF0_0_MSI_MSG_ADDR_LO__MSI_MSG_ADDR_LO__SHIFT 0x2 |
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| 57453 | #define BIF_CFG_DEV1_EPF0_0_MSI_MSG_ADDR_LO__MSI_MSG_ADDR_LO_MASK 0xFFFFFFFCL |
|---|
| 57454 | //BIF_CFG_DEV1_EPF0_0_MSI_MSG_ADDR_HI |
|---|
| 57455 | #define BIF_CFG_DEV1_EPF0_0_MSI_MSG_ADDR_HI__MSI_MSG_ADDR_HI__SHIFT 0x0 |
|---|
| 57456 | #define BIF_CFG_DEV1_EPF0_0_MSI_MSG_ADDR_HI__MSI_MSG_ADDR_HI_MASK 0xFFFFFFFFL |
|---|
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| 57536 | #define BIF_CFG_DEV1_EPF0_0_PCIE_PORT_VC_CAP_REG1__LOW_PRIORITY_EXT_VC_COUNT_MASK 0x00000070L |
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|---|
| 57543 | #define BIF_CFG_DEV1_EPF0_0_PCIE_PORT_VC_CAP_REG2__VC_ARB_TABLE_OFFSET_MASK 0xFF000000L |
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|---|
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|---|
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|---|
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|---|
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| 57552 | //BIF_CFG_DEV1_EPF0_0_PCIE_VC0_RESOURCE_CAP |
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| 57553 | #define BIF_CFG_DEV1_EPF0_0_PCIE_VC0_RESOURCE_CAP__PORT_ARB_CAP__SHIFT 0x0 |
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| 57557 | #define BIF_CFG_DEV1_EPF0_0_PCIE_VC0_RESOURCE_CAP__PORT_ARB_CAP_MASK 0x000000FFL |
|---|
| 57558 | #define BIF_CFG_DEV1_EPF0_0_PCIE_VC0_RESOURCE_CAP__REJECT_SNOOP_TRANS_MASK 0x00008000L |
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| 57560 | #define BIF_CFG_DEV1_EPF0_0_PCIE_VC0_RESOURCE_CAP__PORT_ARB_TABLE_OFFSET_MASK 0xFF000000L |
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| 57561 | //BIF_CFG_DEV1_EPF0_0_PCIE_VC0_RESOURCE_CNTL |
|---|
| 57562 | #define BIF_CFG_DEV1_EPF0_0_PCIE_VC0_RESOURCE_CNTL__TC_VC_MAP_TC0__SHIFT 0x0 |
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|---|
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|---|
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| 57566 | #define BIF_CFG_DEV1_EPF0_0_PCIE_VC0_RESOURCE_CNTL__VC_ID__SHIFT 0x18 |
|---|
| 57567 | #define BIF_CFG_DEV1_EPF0_0_PCIE_VC0_RESOURCE_CNTL__VC_ENABLE__SHIFT 0x1f |
|---|
| 57568 | #define BIF_CFG_DEV1_EPF0_0_PCIE_VC0_RESOURCE_CNTL__TC_VC_MAP_TC0_MASK 0x00000001L |
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| 57569 | #define BIF_CFG_DEV1_EPF0_0_PCIE_VC0_RESOURCE_CNTL__TC_VC_MAP_TC1_7_MASK 0x000000FEL |
|---|
| 57570 | #define BIF_CFG_DEV1_EPF0_0_PCIE_VC0_RESOURCE_CNTL__LOAD_PORT_ARB_TABLE_MASK 0x00010000L |
|---|
| 57571 | #define BIF_CFG_DEV1_EPF0_0_PCIE_VC0_RESOURCE_CNTL__PORT_ARB_SELECT_MASK 0x000E0000L |
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|---|
| 57574 | //BIF_CFG_DEV1_EPF0_0_PCIE_VC0_RESOURCE_STATUS |
|---|
| 57575 | #define BIF_CFG_DEV1_EPF0_0_PCIE_VC0_RESOURCE_STATUS__PORT_ARB_TABLE_STATUS__SHIFT 0x0 |
|---|
| 57576 | #define BIF_CFG_DEV1_EPF0_0_PCIE_VC0_RESOURCE_STATUS__VC_NEGOTIATION_PENDING__SHIFT 0x1 |
|---|
| 57577 | #define BIF_CFG_DEV1_EPF0_0_PCIE_VC0_RESOURCE_STATUS__PORT_ARB_TABLE_STATUS_MASK 0x0001L |
|---|
| 57578 | #define BIF_CFG_DEV1_EPF0_0_PCIE_VC0_RESOURCE_STATUS__VC_NEGOTIATION_PENDING_MASK 0x0002L |
|---|
| 57579 | //BIF_CFG_DEV1_EPF0_0_PCIE_VC1_RESOURCE_CAP |
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| 57580 | #define BIF_CFG_DEV1_EPF0_0_PCIE_VC1_RESOURCE_CAP__PORT_ARB_CAP__SHIFT 0x0 |
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| 57583 | #define BIF_CFG_DEV1_EPF0_0_PCIE_VC1_RESOURCE_CAP__PORT_ARB_TABLE_OFFSET__SHIFT 0x18 |
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| 57584 | #define BIF_CFG_DEV1_EPF0_0_PCIE_VC1_RESOURCE_CAP__PORT_ARB_CAP_MASK 0x000000FFL |
|---|
| 57585 | #define BIF_CFG_DEV1_EPF0_0_PCIE_VC1_RESOURCE_CAP__REJECT_SNOOP_TRANS_MASK 0x00008000L |
|---|
| 57586 | #define BIF_CFG_DEV1_EPF0_0_PCIE_VC1_RESOURCE_CAP__MAX_TIME_SLOTS_MASK 0x003F0000L |
|---|
| 57587 | #define BIF_CFG_DEV1_EPF0_0_PCIE_VC1_RESOURCE_CAP__PORT_ARB_TABLE_OFFSET_MASK 0xFF000000L |
|---|
| 57588 | //BIF_CFG_DEV1_EPF0_0_PCIE_VC1_RESOURCE_CNTL |
|---|
| 57589 | #define BIF_CFG_DEV1_EPF0_0_PCIE_VC1_RESOURCE_CNTL__TC_VC_MAP_TC0__SHIFT 0x0 |
|---|
| 57590 | #define BIF_CFG_DEV1_EPF0_0_PCIE_VC1_RESOURCE_CNTL__TC_VC_MAP_TC1_7__SHIFT 0x1 |
|---|
| 57591 | #define BIF_CFG_DEV1_EPF0_0_PCIE_VC1_RESOURCE_CNTL__LOAD_PORT_ARB_TABLE__SHIFT 0x10 |
|---|
| 57592 | #define BIF_CFG_DEV1_EPF0_0_PCIE_VC1_RESOURCE_CNTL__PORT_ARB_SELECT__SHIFT 0x11 |
|---|
| 57593 | #define BIF_CFG_DEV1_EPF0_0_PCIE_VC1_RESOURCE_CNTL__VC_ID__SHIFT 0x18 |
|---|
| 57594 | #define BIF_CFG_DEV1_EPF0_0_PCIE_VC1_RESOURCE_CNTL__VC_ENABLE__SHIFT 0x1f |
|---|
| 57595 | #define BIF_CFG_DEV1_EPF0_0_PCIE_VC1_RESOURCE_CNTL__TC_VC_MAP_TC0_MASK 0x00000001L |
|---|
| 57596 | #define BIF_CFG_DEV1_EPF0_0_PCIE_VC1_RESOURCE_CNTL__TC_VC_MAP_TC1_7_MASK 0x000000FEL |
|---|
| 57597 | #define BIF_CFG_DEV1_EPF0_0_PCIE_VC1_RESOURCE_CNTL__LOAD_PORT_ARB_TABLE_MASK 0x00010000L |
|---|
| 57598 | #define BIF_CFG_DEV1_EPF0_0_PCIE_VC1_RESOURCE_CNTL__PORT_ARB_SELECT_MASK 0x000E0000L |
|---|
| 57599 | #define BIF_CFG_DEV1_EPF0_0_PCIE_VC1_RESOURCE_CNTL__VC_ID_MASK 0x07000000L |
|---|
| 57600 | #define BIF_CFG_DEV1_EPF0_0_PCIE_VC1_RESOURCE_CNTL__VC_ENABLE_MASK 0x80000000L |
|---|
| 57601 | //BIF_CFG_DEV1_EPF0_0_PCIE_VC1_RESOURCE_STATUS |
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| 57602 | #define BIF_CFG_DEV1_EPF0_0_PCIE_VC1_RESOURCE_STATUS__PORT_ARB_TABLE_STATUS__SHIFT 0x0 |
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| 57603 | #define BIF_CFG_DEV1_EPF0_0_PCIE_VC1_RESOURCE_STATUS__VC_NEGOTIATION_PENDING__SHIFT 0x1 |
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| 57604 | #define BIF_CFG_DEV1_EPF0_0_PCIE_VC1_RESOURCE_STATUS__PORT_ARB_TABLE_STATUS_MASK 0x0001L |
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| 57605 | #define BIF_CFG_DEV1_EPF0_0_PCIE_VC1_RESOURCE_STATUS__VC_NEGOTIATION_PENDING_MASK 0x0002L |
|---|
| 57606 | //BIF_CFG_DEV1_EPF0_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST |
|---|
| 57607 | #define BIF_CFG_DEV1_EPF0_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
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| 57608 | #define BIF_CFG_DEV1_EPF0_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 57609 | #define BIF_CFG_DEV1_EPF0_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 57610 | #define BIF_CFG_DEV1_EPF0_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 57611 | #define BIF_CFG_DEV1_EPF0_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 57612 | #define BIF_CFG_DEV1_EPF0_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 57613 | //BIF_CFG_DEV1_EPF0_0_PCIE_UNCORR_ERR_STATUS |
|---|
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| 57882 | #define BIF_CFG_DEV1_EPF0_0_PCIE_PWR_BUDGET_DATA_SELECT__DATA_SELECT__SHIFT 0x0 |
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| 57895 | #define BIF_CFG_DEV1_EPF0_0_PCIE_PWR_BUDGET_DATA__TYPE_MASK 0x00038000L |
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| 57896 | #define BIF_CFG_DEV1_EPF0_0_PCIE_PWR_BUDGET_DATA__POWER_RAIL_MASK 0x001C0000L |
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| 57900 | //BIF_CFG_DEV1_EPF0_0_PCIE_DPA_ENH_CAP_LIST |
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| 57901 | #define BIF_CFG_DEV1_EPF0_0_PCIE_DPA_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
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| 57905 | #define BIF_CFG_DEV1_EPF0_0_PCIE_DPA_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
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| 57906 | #define BIF_CFG_DEV1_EPF0_0_PCIE_DPA_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
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| 57907 | //BIF_CFG_DEV1_EPF0_0_PCIE_DPA_CAP |
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| 57908 | #define BIF_CFG_DEV1_EPF0_0_PCIE_DPA_CAP__SUBSTATE_MAX__SHIFT 0x0 |
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| 57910 | #define BIF_CFG_DEV1_EPF0_0_PCIE_DPA_CAP__PWR_ALLOC_SCALE__SHIFT 0xc |
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| 58166 | #define BIF_CFG_DEV1_EPF0_0_PCIE_PASID_CAP__MAX_PASID_WIDTH_MASK 0x1F00L |
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| 58167 | //BIF_CFG_DEV1_EPF0_0_PCIE_PASID_CNTL |
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| 58168 | #define BIF_CFG_DEV1_EPF0_0_PCIE_PASID_CNTL__PASID_ENABLE__SHIFT 0x0 |
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| 58169 | #define BIF_CFG_DEV1_EPF0_0_PCIE_PASID_CNTL__PASID_EXE_PERMISSION_ENABLE__SHIFT 0x1 |
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| 58170 | #define BIF_CFG_DEV1_EPF0_0_PCIE_PASID_CNTL__PASID_PRIV_MODE_SUPPORTED_ENABLE__SHIFT 0x2 |
|---|
| 58171 | #define BIF_CFG_DEV1_EPF0_0_PCIE_PASID_CNTL__PASID_ENABLE_MASK 0x0001L |
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| 58172 | #define BIF_CFG_DEV1_EPF0_0_PCIE_PASID_CNTL__PASID_EXE_PERMISSION_ENABLE_MASK 0x0002L |
|---|
| 58173 | #define BIF_CFG_DEV1_EPF0_0_PCIE_PASID_CNTL__PASID_PRIV_MODE_SUPPORTED_ENABLE_MASK 0x0004L |
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| 58174 | //BIF_CFG_DEV1_EPF0_0_PCIE_LTR_ENH_CAP_LIST |
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| 58175 | #define BIF_CFG_DEV1_EPF0_0_PCIE_LTR_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
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| 58178 | #define BIF_CFG_DEV1_EPF0_0_PCIE_LTR_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
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| 58179 | #define BIF_CFG_DEV1_EPF0_0_PCIE_LTR_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
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| 58180 | #define BIF_CFG_DEV1_EPF0_0_PCIE_LTR_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
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| 58181 | //BIF_CFG_DEV1_EPF0_0_PCIE_LTR_CAP |
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| 58182 | #define BIF_CFG_DEV1_EPF0_0_PCIE_LTR_CAP__LTR_MAX_S_LATENCY_VALUE__SHIFT 0x0 |
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| 58185 | #define BIF_CFG_DEV1_EPF0_0_PCIE_LTR_CAP__LTR_MAX_NS_LATENCY_SCALE__SHIFT 0x1a |
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| 58187 | #define BIF_CFG_DEV1_EPF0_0_PCIE_LTR_CAP__LTR_MAX_S_LATENCY_SCALE_MASK 0x00001C00L |
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| 58188 | #define BIF_CFG_DEV1_EPF0_0_PCIE_LTR_CAP__LTR_MAX_NS_LATENCY_VALUE_MASK 0x03FF0000L |
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| 58189 | #define BIF_CFG_DEV1_EPF0_0_PCIE_LTR_CAP__LTR_MAX_NS_LATENCY_SCALE_MASK 0x1C000000L |
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| 58190 | //BIF_CFG_DEV1_EPF0_0_PCIE_ARI_ENH_CAP_LIST |
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| 58191 | #define BIF_CFG_DEV1_EPF0_0_PCIE_ARI_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
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| 58192 | #define BIF_CFG_DEV1_EPF0_0_PCIE_ARI_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
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| 58618 | #define BIF_CFG_DEV1_EPF0_0_LANE_14_MARGINING_LANE_STATUS__LANE_14_RECEIVER_NUMBER_STATUS__SHIFT 0x0 |
|---|
| 58619 | #define BIF_CFG_DEV1_EPF0_0_LANE_14_MARGINING_LANE_STATUS__LANE_14_MARGIN_TYPE_STATUS__SHIFT 0x3 |
|---|
| 58620 | #define BIF_CFG_DEV1_EPF0_0_LANE_14_MARGINING_LANE_STATUS__LANE_14_USAGE_MODEL_STATUS__SHIFT 0x6 |
|---|
| 58621 | #define BIF_CFG_DEV1_EPF0_0_LANE_14_MARGINING_LANE_STATUS__LANE_14_MARGIN_PAYLOAD_STATUS__SHIFT 0x8 |
|---|
| 58622 | #define BIF_CFG_DEV1_EPF0_0_LANE_14_MARGINING_LANE_STATUS__LANE_14_RECEIVER_NUMBER_STATUS_MASK 0x0007L |
|---|
| 58623 | #define BIF_CFG_DEV1_EPF0_0_LANE_14_MARGINING_LANE_STATUS__LANE_14_MARGIN_TYPE_STATUS_MASK 0x0038L |
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| 58624 | #define BIF_CFG_DEV1_EPF0_0_LANE_14_MARGINING_LANE_STATUS__LANE_14_USAGE_MODEL_STATUS_MASK 0x0040L |
|---|
| 58625 | #define BIF_CFG_DEV1_EPF0_0_LANE_14_MARGINING_LANE_STATUS__LANE_14_MARGIN_PAYLOAD_STATUS_MASK 0xFF00L |
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|---|
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| 58632 | #define BIF_CFG_DEV1_EPF0_0_LANE_15_MARGINING_LANE_CNTL__LANE_15_MARGIN_TYPE_MASK 0x0038L |
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| 58633 | #define BIF_CFG_DEV1_EPF0_0_LANE_15_MARGINING_LANE_CNTL__LANE_15_USAGE_MODEL_MASK 0x0040L |
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| 58640 | #define BIF_CFG_DEV1_EPF0_0_LANE_15_MARGINING_LANE_STATUS__LANE_15_RECEIVER_NUMBER_STATUS_MASK 0x0007L |
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| 58641 | #define BIF_CFG_DEV1_EPF0_0_LANE_15_MARGINING_LANE_STATUS__LANE_15_MARGIN_TYPE_STATUS_MASK 0x0038L |
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| 58642 | #define BIF_CFG_DEV1_EPF0_0_LANE_15_MARGINING_LANE_STATUS__LANE_15_USAGE_MODEL_STATUS_MASK 0x0040L |
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| 58643 | #define BIF_CFG_DEV1_EPF0_0_LANE_15_MARGINING_LANE_STATUS__LANE_15_MARGIN_PAYLOAD_STATUS_MASK 0xFF00L |
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| 58644 | |
|---|
| 58645 | |
|---|
| 58646 | // addressBlock: nbio_nbif0_bif_cfg_dev1_epf1_bifcfgdecp |
|---|
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|---|
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|---|
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| 58652 | #define BIF_CFG_DEV1_EPF1_0_DEVICE_ID__DEVICE_ID_MASK 0xFFFFL |
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| 58665 | #define BIF_CFG_DEV1_EPF1_0_COMMAND__IO_ACCESS_EN_MASK 0x0001L |
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| 58666 | #define BIF_CFG_DEV1_EPF1_0_COMMAND__MEM_ACCESS_EN_MASK 0x0002L |
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| 58669 | #define BIF_CFG_DEV1_EPF1_0_COMMAND__MEM_WRITE_INVALIDATE_EN_MASK 0x0010L |
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| 58670 | #define BIF_CFG_DEV1_EPF1_0_COMMAND__PAL_SNOOP_EN_MASK 0x0020L |
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| 58671 | #define BIF_CFG_DEV1_EPF1_0_COMMAND__PARITY_ERROR_RESPONSE_MASK 0x0040L |
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| 58672 | #define BIF_CFG_DEV1_EPF1_0_COMMAND__AD_STEPPING_MASK 0x0080L |
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| 58673 | #define BIF_CFG_DEV1_EPF1_0_COMMAND__SERR_EN_MASK 0x0100L |
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| 58674 | #define BIF_CFG_DEV1_EPF1_0_COMMAND__FAST_B2B_EN_MASK 0x0200L |
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| 58675 | #define BIF_CFG_DEV1_EPF1_0_COMMAND__INT_DIS_MASK 0x0400L |
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| 58676 | //BIF_CFG_DEV1_EPF1_0_STATUS |
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| 58686 | #define BIF_CFG_DEV1_EPF1_0_STATUS__RECEIVED_MASTER_ABORT__SHIFT 0xd |
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| 58687 | #define BIF_CFG_DEV1_EPF1_0_STATUS__SIGNALED_SYSTEM_ERROR__SHIFT 0xe |
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| 58688 | #define BIF_CFG_DEV1_EPF1_0_STATUS__PARITY_ERROR_DETECTED__SHIFT 0xf |
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| 58689 | #define BIF_CFG_DEV1_EPF1_0_STATUS__IMMEDIATE_READINESS_MASK 0x0001L |
|---|
| 58690 | #define BIF_CFG_DEV1_EPF1_0_STATUS__INT_STATUS_MASK 0x0008L |
|---|
| 58691 | #define BIF_CFG_DEV1_EPF1_0_STATUS__CAP_LIST_MASK 0x0010L |
|---|
| 58692 | #define BIF_CFG_DEV1_EPF1_0_STATUS__PCI_66_CAP_MASK 0x0020L |
|---|
| 58693 | #define BIF_CFG_DEV1_EPF1_0_STATUS__FAST_BACK_CAPABLE_MASK 0x0080L |
|---|
| 58694 | #define BIF_CFG_DEV1_EPF1_0_STATUS__MASTER_DATA_PARITY_ERROR_MASK 0x0100L |
|---|
| 58695 | #define BIF_CFG_DEV1_EPF1_0_STATUS__DEVSEL_TIMING_MASK 0x0600L |
|---|
| 58696 | #define BIF_CFG_DEV1_EPF1_0_STATUS__SIGNAL_TARGET_ABORT_MASK 0x0800L |
|---|
| 58697 | #define BIF_CFG_DEV1_EPF1_0_STATUS__RECEIVED_TARGET_ABORT_MASK 0x1000L |
|---|
| 58698 | #define BIF_CFG_DEV1_EPF1_0_STATUS__RECEIVED_MASTER_ABORT_MASK 0x2000L |
|---|
| 58699 | #define BIF_CFG_DEV1_EPF1_0_STATUS__SIGNALED_SYSTEM_ERROR_MASK 0x4000L |
|---|
| 58700 | #define BIF_CFG_DEV1_EPF1_0_STATUS__PARITY_ERROR_DETECTED_MASK 0x8000L |
|---|
| 58701 | //BIF_CFG_DEV1_EPF1_0_REVISION_ID |
|---|
| 58702 | #define BIF_CFG_DEV1_EPF1_0_REVISION_ID__MINOR_REV_ID__SHIFT 0x0 |
|---|
| 58703 | #define BIF_CFG_DEV1_EPF1_0_REVISION_ID__MAJOR_REV_ID__SHIFT 0x4 |
|---|
| 58704 | #define BIF_CFG_DEV1_EPF1_0_REVISION_ID__MINOR_REV_ID_MASK 0x0FL |
|---|
| 58705 | #define BIF_CFG_DEV1_EPF1_0_REVISION_ID__MAJOR_REV_ID_MASK 0xF0L |
|---|
| 58706 | //BIF_CFG_DEV1_EPF1_0_PROG_INTERFACE |
|---|
| 58707 | #define BIF_CFG_DEV1_EPF1_0_PROG_INTERFACE__PROG_INTERFACE__SHIFT 0x0 |
|---|
| 58708 | #define BIF_CFG_DEV1_EPF1_0_PROG_INTERFACE__PROG_INTERFACE_MASK 0xFFL |
|---|
| 58709 | //BIF_CFG_DEV1_EPF1_0_SUB_CLASS |
|---|
| 58710 | #define BIF_CFG_DEV1_EPF1_0_SUB_CLASS__SUB_CLASS__SHIFT 0x0 |
|---|
| 58711 | #define BIF_CFG_DEV1_EPF1_0_SUB_CLASS__SUB_CLASS_MASK 0xFFL |
|---|
| 58712 | //BIF_CFG_DEV1_EPF1_0_BASE_CLASS |
|---|
| 58713 | #define BIF_CFG_DEV1_EPF1_0_BASE_CLASS__BASE_CLASS__SHIFT 0x0 |
|---|
| 58714 | #define BIF_CFG_DEV1_EPF1_0_BASE_CLASS__BASE_CLASS_MASK 0xFFL |
|---|
| 58715 | //BIF_CFG_DEV1_EPF1_0_CACHE_LINE |
|---|
| 58716 | #define BIF_CFG_DEV1_EPF1_0_CACHE_LINE__CACHE_LINE_SIZE__SHIFT 0x0 |
|---|
| 58717 | #define BIF_CFG_DEV1_EPF1_0_CACHE_LINE__CACHE_LINE_SIZE_MASK 0xFFL |
|---|
| 58718 | //BIF_CFG_DEV1_EPF1_0_LATENCY |
|---|
| 58719 | #define BIF_CFG_DEV1_EPF1_0_LATENCY__LATENCY_TIMER__SHIFT 0x0 |
|---|
| 58720 | #define BIF_CFG_DEV1_EPF1_0_LATENCY__LATENCY_TIMER_MASK 0xFFL |
|---|
| 58721 | //BIF_CFG_DEV1_EPF1_0_HEADER |
|---|
| 58722 | #define 0x0 |
|---|
| 58723 | #define 0x7 |
|---|
| 58724 | #define 0x7FL |
|---|
| 58725 | #define 0x80L |
|---|
| 58726 | //BIF_CFG_DEV1_EPF1_0_BIST |
|---|
| 58727 | #define BIF_CFG_DEV1_EPF1_0_BIST__BIST_COMP__SHIFT 0x0 |
|---|
| 58728 | #define BIF_CFG_DEV1_EPF1_0_BIST__BIST_STRT__SHIFT 0x6 |
|---|
| 58729 | #define BIF_CFG_DEV1_EPF1_0_BIST__BIST_CAP__SHIFT 0x7 |
|---|
| 58730 | #define BIF_CFG_DEV1_EPF1_0_BIST__BIST_COMP_MASK 0x0FL |
|---|
| 58731 | #define BIF_CFG_DEV1_EPF1_0_BIST__BIST_STRT_MASK 0x40L |
|---|
| 58732 | #define BIF_CFG_DEV1_EPF1_0_BIST__BIST_CAP_MASK 0x80L |
|---|
| 58733 | //BIF_CFG_DEV1_EPF1_0_BASE_ADDR_1 |
|---|
| 58734 | #define BIF_CFG_DEV1_EPF1_0_BASE_ADDR_1__BASE_ADDR__SHIFT 0x0 |
|---|
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|---|
| 58736 | //BIF_CFG_DEV1_EPF1_0_BASE_ADDR_2 |
|---|
| 58737 | #define BIF_CFG_DEV1_EPF1_0_BASE_ADDR_2__BASE_ADDR__SHIFT 0x0 |
|---|
| 58738 | #define BIF_CFG_DEV1_EPF1_0_BASE_ADDR_2__BASE_ADDR_MASK 0xFFFFFFFFL |
|---|
| 58739 | //BIF_CFG_DEV1_EPF1_0_BASE_ADDR_3 |
|---|
| 58740 | #define BIF_CFG_DEV1_EPF1_0_BASE_ADDR_3__BASE_ADDR__SHIFT 0x0 |
|---|
| 58741 | #define BIF_CFG_DEV1_EPF1_0_BASE_ADDR_3__BASE_ADDR_MASK 0xFFFFFFFFL |
|---|
| 58742 | //BIF_CFG_DEV1_EPF1_0_BASE_ADDR_4 |
|---|
| 58743 | #define BIF_CFG_DEV1_EPF1_0_BASE_ADDR_4__BASE_ADDR__SHIFT 0x0 |
|---|
| 58744 | #define BIF_CFG_DEV1_EPF1_0_BASE_ADDR_4__BASE_ADDR_MASK 0xFFFFFFFFL |
|---|
| 58745 | //BIF_CFG_DEV1_EPF1_0_BASE_ADDR_5 |
|---|
| 58746 | #define BIF_CFG_DEV1_EPF1_0_BASE_ADDR_5__BASE_ADDR__SHIFT 0x0 |
|---|
| 58747 | #define BIF_CFG_DEV1_EPF1_0_BASE_ADDR_5__BASE_ADDR_MASK 0xFFFFFFFFL |
|---|
| 58748 | //BIF_CFG_DEV1_EPF1_0_BASE_ADDR_6 |
|---|
| 58749 | #define BIF_CFG_DEV1_EPF1_0_BASE_ADDR_6__BASE_ADDR__SHIFT 0x0 |
|---|
| 58750 | #define BIF_CFG_DEV1_EPF1_0_BASE_ADDR_6__BASE_ADDR_MASK 0xFFFFFFFFL |
|---|
| 58751 | //BIF_CFG_DEV1_EPF1_0_CARDBUS_CIS_PTR |
|---|
| 58752 | #define BIF_CFG_DEV1_EPF1_0_CARDBUS_CIS_PTR__CARDBUS_CIS_PTR__SHIFT 0x0 |
|---|
| 58753 | #define BIF_CFG_DEV1_EPF1_0_CARDBUS_CIS_PTR__CARDBUS_CIS_PTR_MASK 0xFFFFFFFFL |
|---|
| 58754 | //BIF_CFG_DEV1_EPF1_0_ADAPTER_ID |
|---|
| 58755 | #define BIF_CFG_DEV1_EPF1_0_ADAPTER_ID__SUBSYSTEM_VENDOR_ID__SHIFT 0x0 |
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| 58756 | #define BIF_CFG_DEV1_EPF1_0_ADAPTER_ID__SUBSYSTEM_ID__SHIFT 0x10 |
|---|
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|---|
| 58758 | #define BIF_CFG_DEV1_EPF1_0_ADAPTER_ID__SUBSYSTEM_ID_MASK 0xFFFF0000L |
|---|
| 58759 | //BIF_CFG_DEV1_EPF1_0_ROM_BASE_ADDR |
|---|
| 58760 | #define BIF_CFG_DEV1_EPF1_0_ROM_BASE_ADDR__BASE_ADDR__SHIFT 0x0 |
|---|
| 58761 | #define BIF_CFG_DEV1_EPF1_0_ROM_BASE_ADDR__BASE_ADDR_MASK 0xFFFFFFFFL |
|---|
| 58762 | //BIF_CFG_DEV1_EPF1_0_CAP_PTR |
|---|
| 58763 | #define BIF_CFG_DEV1_EPF1_0_CAP_PTR__CAP_PTR__SHIFT 0x0 |
|---|
| 58764 | #define BIF_CFG_DEV1_EPF1_0_CAP_PTR__CAP_PTR_MASK 0xFFL |
|---|
| 58765 | //BIF_CFG_DEV1_EPF1_0_INTERRUPT_LINE |
|---|
| 58766 | #define BIF_CFG_DEV1_EPF1_0_INTERRUPT_LINE__INTERRUPT_LINE__SHIFT 0x0 |
|---|
| 58767 | #define BIF_CFG_DEV1_EPF1_0_INTERRUPT_LINE__INTERRUPT_LINE_MASK 0xFFL |
|---|
| 58768 | //BIF_CFG_DEV1_EPF1_0_INTERRUPT_PIN |
|---|
| 58769 | #define BIF_CFG_DEV1_EPF1_0_INTERRUPT_PIN__INTERRUPT_PIN__SHIFT 0x0 |
|---|
| 58770 | #define BIF_CFG_DEV1_EPF1_0_INTERRUPT_PIN__INTERRUPT_PIN_MASK 0xFFL |
|---|
| 58771 | //BIF_CFG_DEV1_EPF1_0_MIN_GRANT |
|---|
| 58772 | #define BIF_CFG_DEV1_EPF1_0_MIN_GRANT__MIN_GNT__SHIFT 0x0 |
|---|
| 58773 | #define BIF_CFG_DEV1_EPF1_0_MIN_GRANT__MIN_GNT_MASK 0xFFL |
|---|
| 58774 | //BIF_CFG_DEV1_EPF1_0_MAX_LATENCY |
|---|
| 58775 | #define BIF_CFG_DEV1_EPF1_0_MAX_LATENCY__MAX_LAT__SHIFT 0x0 |
|---|
| 58776 | #define BIF_CFG_DEV1_EPF1_0_MAX_LATENCY__MAX_LAT_MASK 0xFFL |
|---|
| 58777 | //BIF_CFG_DEV1_EPF1_0_VENDOR_CAP_LIST |
|---|
| 58778 | #define BIF_CFG_DEV1_EPF1_0_VENDOR_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 58779 | #define BIF_CFG_DEV1_EPF1_0_VENDOR_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
|---|
| 58780 | #define BIF_CFG_DEV1_EPF1_0_VENDOR_CAP_LIST__LENGTH__SHIFT 0x10 |
|---|
| 58781 | #define BIF_CFG_DEV1_EPF1_0_VENDOR_CAP_LIST__CAP_ID_MASK 0x000000FFL |
|---|
| 58782 | #define BIF_CFG_DEV1_EPF1_0_VENDOR_CAP_LIST__NEXT_PTR_MASK 0x0000FF00L |
|---|
| 58783 | #define BIF_CFG_DEV1_EPF1_0_VENDOR_CAP_LIST__LENGTH_MASK 0x00FF0000L |
|---|
| 58784 | //BIF_CFG_DEV1_EPF1_0_ADAPTER_ID_W |
|---|
| 58785 | #define BIF_CFG_DEV1_EPF1_0_ADAPTER_ID_W__SUBSYSTEM_VENDOR_ID__SHIFT 0x0 |
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| 58786 | #define BIF_CFG_DEV1_EPF1_0_ADAPTER_ID_W__SUBSYSTEM_ID__SHIFT 0x10 |
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| 58787 | #define BIF_CFG_DEV1_EPF1_0_ADAPTER_ID_W__SUBSYSTEM_VENDOR_ID_MASK 0x0000FFFFL |
|---|
| 58788 | #define BIF_CFG_DEV1_EPF1_0_ADAPTER_ID_W__SUBSYSTEM_ID_MASK 0xFFFF0000L |
|---|
| 58789 | //BIF_CFG_DEV1_EPF1_0_PMI_CAP_LIST |
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| 58790 | #define BIF_CFG_DEV1_EPF1_0_PMI_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 58791 | #define BIF_CFG_DEV1_EPF1_0_PMI_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
|---|
| 58792 | #define BIF_CFG_DEV1_EPF1_0_PMI_CAP_LIST__CAP_ID_MASK 0x00FFL |
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| 58793 | #define BIF_CFG_DEV1_EPF1_0_PMI_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
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| 58794 | //BIF_CFG_DEV1_EPF1_0_PMI_CAP |
|---|
| 58795 | #define BIF_CFG_DEV1_EPF1_0_PMI_CAP__VERSION__SHIFT 0x0 |
|---|
| 58796 | #define BIF_CFG_DEV1_EPF1_0_PMI_CAP__PME_CLOCK__SHIFT 0x3 |
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| 58797 | #define BIF_CFG_DEV1_EPF1_0_PMI_CAP__IMMEDIATE_READINESS_ON_RETURN_TO_D0__SHIFT 0x4 |
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|---|
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| 58893 | #define BIF_CFG_DEV1_EPF1_0_DEVICE_CNTL__RELAXED_ORD_EN_MASK 0x0010L |
|---|
| 58894 | #define BIF_CFG_DEV1_EPF1_0_DEVICE_CNTL__MAX_PAYLOAD_SIZE_MASK 0x00E0L |
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| 58895 | #define BIF_CFG_DEV1_EPF1_0_DEVICE_CNTL__EXTENDED_TAG_EN_MASK 0x0100L |
|---|
| 58896 | #define BIF_CFG_DEV1_EPF1_0_DEVICE_CNTL__PHANTOM_FUNC_EN_MASK 0x0200L |
|---|
| 58897 | #define BIF_CFG_DEV1_EPF1_0_DEVICE_CNTL__AUX_POWER_PM_EN_MASK 0x0400L |
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| 58898 | #define BIF_CFG_DEV1_EPF1_0_DEVICE_CNTL__NO_SNOOP_EN_MASK 0x0800L |
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| 58899 | #define BIF_CFG_DEV1_EPF1_0_DEVICE_CNTL__MAX_READ_REQUEST_SIZE_MASK 0x7000L |
|---|
| 58900 | #define BIF_CFG_DEV1_EPF1_0_DEVICE_CNTL__INITIATE_FLR_MASK 0x8000L |
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| 58901 | //BIF_CFG_DEV1_EPF1_0_DEVICE_STATUS |
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| 58902 | #define BIF_CFG_DEV1_EPF1_0_DEVICE_STATUS__CORR_ERR__SHIFT 0x0 |
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| 58913 | #define BIF_CFG_DEV1_EPF1_0_DEVICE_STATUS__AUX_PWR_MASK 0x0010L |
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| 58914 | #define BIF_CFG_DEV1_EPF1_0_DEVICE_STATUS__TRANSACTIONS_PEND_MASK 0x0020L |
|---|
| 58915 | #define BIF_CFG_DEV1_EPF1_0_DEVICE_STATUS__EMER_POWER_REDUCTION_DETECTED_MASK 0x0040L |
|---|
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| 58926 | #define BIF_CFG_DEV1_EPF1_0_LINK_CAP__ASPM_OPTIONALITY_COMPLIANCE__SHIFT 0x16 |
|---|
| 58927 | #define BIF_CFG_DEV1_EPF1_0_LINK_CAP__PORT_NUMBER__SHIFT 0x18 |
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| 58928 | #define BIF_CFG_DEV1_EPF1_0_LINK_CAP__LINK_SPEED_MASK 0x0000000FL |
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| 58929 | #define BIF_CFG_DEV1_EPF1_0_LINK_CAP__LINK_WIDTH_MASK 0x000003F0L |
|---|
| 58930 | #define BIF_CFG_DEV1_EPF1_0_LINK_CAP__PM_SUPPORT_MASK 0x00000C00L |
|---|
| 58931 | #define BIF_CFG_DEV1_EPF1_0_LINK_CAP__L0S_EXIT_LATENCY_MASK 0x00007000L |
|---|
| 58932 | #define BIF_CFG_DEV1_EPF1_0_LINK_CAP__L1_EXIT_LATENCY_MASK 0x00038000L |
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| 58933 | #define BIF_CFG_DEV1_EPF1_0_LINK_CAP__CLOCK_POWER_MANAGEMENT_MASK 0x00040000L |
|---|
| 58934 | #define BIF_CFG_DEV1_EPF1_0_LINK_CAP__SURPRISE_DOWN_ERR_REPORTING_MASK 0x00080000L |
|---|
| 58935 | #define BIF_CFG_DEV1_EPF1_0_LINK_CAP__DL_ACTIVE_REPORTING_CAPABLE_MASK 0x00100000L |
|---|
| 58936 | #define BIF_CFG_DEV1_EPF1_0_LINK_CAP__LINK_BW_NOTIFICATION_CAP_MASK 0x00200000L |
|---|
| 58937 | #define BIF_CFG_DEV1_EPF1_0_LINK_CAP__ASPM_OPTIONALITY_COMPLIANCE_MASK 0x00400000L |
|---|
| 58938 | #define BIF_CFG_DEV1_EPF1_0_LINK_CAP__PORT_NUMBER_MASK 0xFF000000L |
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| 58939 | //BIF_CFG_DEV1_EPF1_0_LINK_CNTL |
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| 58940 | #define BIF_CFG_DEV1_EPF1_0_LINK_CNTL__PM_CONTROL__SHIFT 0x0 |
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| 58941 | #define BIF_CFG_DEV1_EPF1_0_LINK_CNTL__PTM_PROP_DELAY_ADAPT_INTER_B__SHIFT 0x2 |
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| 58943 | #define BIF_CFG_DEV1_EPF1_0_LINK_CNTL__LINK_DIS__SHIFT 0x4 |
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| 58944 | #define BIF_CFG_DEV1_EPF1_0_LINK_CNTL__RETRAIN_LINK__SHIFT 0x5 |
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|---|
| 58947 | #define BIF_CFG_DEV1_EPF1_0_LINK_CNTL__CLOCK_POWER_MANAGEMENT_EN__SHIFT 0x8 |
|---|
| 58948 | #define BIF_CFG_DEV1_EPF1_0_LINK_CNTL__HW_AUTONOMOUS_WIDTH_DISABLE__SHIFT 0x9 |
|---|
| 58949 | #define BIF_CFG_DEV1_EPF1_0_LINK_CNTL__LINK_BW_MANAGEMENT_INT_EN__SHIFT 0xa |
|---|
| 58950 | #define BIF_CFG_DEV1_EPF1_0_LINK_CNTL__LINK_AUTONOMOUS_BW_INT_EN__SHIFT 0xb |
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| 58951 | #define BIF_CFG_DEV1_EPF1_0_LINK_CNTL__DRS_SIGNALING_CONTROL__SHIFT 0xe |
|---|
| 58952 | #define BIF_CFG_DEV1_EPF1_0_LINK_CNTL__PM_CONTROL_MASK 0x0003L |
|---|
| 58953 | #define BIF_CFG_DEV1_EPF1_0_LINK_CNTL__PTM_PROP_DELAY_ADAPT_INTER_B_MASK 0x0004L |
|---|
| 58954 | #define BIF_CFG_DEV1_EPF1_0_LINK_CNTL__READ_CPL_BOUNDARY_MASK 0x0008L |
|---|
| 58955 | #define BIF_CFG_DEV1_EPF1_0_LINK_CNTL__LINK_DIS_MASK 0x0010L |
|---|
| 58956 | #define BIF_CFG_DEV1_EPF1_0_LINK_CNTL__RETRAIN_LINK_MASK 0x0020L |
|---|
| 58957 | #define BIF_CFG_DEV1_EPF1_0_LINK_CNTL__COMMON_CLOCK_CFG_MASK 0x0040L |
|---|
| 58958 | #define BIF_CFG_DEV1_EPF1_0_LINK_CNTL__EXTENDED_SYNC_MASK 0x0080L |
|---|
| 58959 | #define BIF_CFG_DEV1_EPF1_0_LINK_CNTL__CLOCK_POWER_MANAGEMENT_EN_MASK 0x0100L |
|---|
| 58960 | #define BIF_CFG_DEV1_EPF1_0_LINK_CNTL__HW_AUTONOMOUS_WIDTH_DISABLE_MASK 0x0200L |
|---|
| 58961 | #define BIF_CFG_DEV1_EPF1_0_LINK_CNTL__LINK_BW_MANAGEMENT_INT_EN_MASK 0x0400L |
|---|
| 58962 | #define BIF_CFG_DEV1_EPF1_0_LINK_CNTL__LINK_AUTONOMOUS_BW_INT_EN_MASK 0x0800L |
|---|
| 58963 | #define BIF_CFG_DEV1_EPF1_0_LINK_CNTL__DRS_SIGNALING_CONTROL_MASK 0xC000L |
|---|
| 58964 | //BIF_CFG_DEV1_EPF1_0_LINK_STATUS |
|---|
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| 59038 | #define BIF_CFG_DEV1_EPF1_0_DEVICE_CNTL2__IDO_REQUEST_ENABLE_MASK 0x0100L |
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| 59039 | #define BIF_CFG_DEV1_EPF1_0_DEVICE_CNTL2__IDO_COMPLETION_ENABLE_MASK 0x0200L |
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| 59040 | #define BIF_CFG_DEV1_EPF1_0_DEVICE_CNTL2__LTR_EN_MASK 0x0400L |
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| 59041 | #define BIF_CFG_DEV1_EPF1_0_DEVICE_CNTL2__EMER_POWER_REDUCTION_REQUEST_MASK 0x0800L |
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| 59042 | #define BIF_CFG_DEV1_EPF1_0_DEVICE_CNTL2__TEN_BIT_TAG_REQUESTER_ENABLE_MASK 0x1000L |
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| 59043 | #define BIF_CFG_DEV1_EPF1_0_DEVICE_CNTL2__OBFF_EN_MASK 0x6000L |
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| 59044 | #define BIF_CFG_DEV1_EPF1_0_DEVICE_CNTL2__END_END_TLP_PREFIX_BLOCKING_MASK 0x8000L |
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| 59058 | #define BIF_CFG_DEV1_EPF1_0_LINK_CAP2__LOWER_SKP_OS_GEN_SUPPORT_MASK 0x0000FE00L |
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| 59059 | #define BIF_CFG_DEV1_EPF1_0_LINK_CAP2__LOWER_SKP_OS_RCV_SUPPORT_MASK 0x007F0000L |
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| 59060 | #define BIF_CFG_DEV1_EPF1_0_LINK_CAP2__RTM1_PRESENCE_DET_SUPPORT_MASK 0x00800000L |
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| 59061 | #define BIF_CFG_DEV1_EPF1_0_LINK_CAP2__RTM2_PRESENCE_DET_SUPPORT_MASK 0x01000000L |
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| 59062 | #define BIF_CFG_DEV1_EPF1_0_LINK_CAP2__DRS_SUPPORTED_MASK 0x80000000L |
|---|
| 59063 | //BIF_CFG_DEV1_EPF1_0_LINK_CNTL2 |
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| 59071 | #define BIF_CFG_DEV1_EPF1_0_LINK_CNTL2__COMPLIANCE_DEEMPHASIS__SHIFT 0xc |
|---|
| 59072 | #define BIF_CFG_DEV1_EPF1_0_LINK_CNTL2__TARGET_LINK_SPEED_MASK 0x000FL |
|---|
| 59073 | #define BIF_CFG_DEV1_EPF1_0_LINK_CNTL2__ENTER_COMPLIANCE_MASK 0x0010L |
|---|
| 59074 | #define BIF_CFG_DEV1_EPF1_0_LINK_CNTL2__HW_AUTONOMOUS_SPEED_DISABLE_MASK 0x0020L |
|---|
| 59075 | #define BIF_CFG_DEV1_EPF1_0_LINK_CNTL2__SELECTABLE_DEEMPHASIS_MASK 0x0040L |
|---|
| 59076 | #define BIF_CFG_DEV1_EPF1_0_LINK_CNTL2__XMIT_MARGIN_MASK 0x0380L |
|---|
| 59077 | #define BIF_CFG_DEV1_EPF1_0_LINK_CNTL2__ENTER_MOD_COMPLIANCE_MASK 0x0400L |
|---|
| 59078 | #define BIF_CFG_DEV1_EPF1_0_LINK_CNTL2__COMPLIANCE_SOS_MASK 0x0800L |
|---|
| 59079 | #define BIF_CFG_DEV1_EPF1_0_LINK_CNTL2__COMPLIANCE_DEEMPHASIS_MASK 0xF000L |
|---|
| 59080 | //BIF_CFG_DEV1_EPF1_0_LINK_STATUS2 |
|---|
| 59081 | #define BIF_CFG_DEV1_EPF1_0_LINK_STATUS2__CUR_DEEMPHASIS_LEVEL__SHIFT 0x0 |
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| 59082 | #define BIF_CFG_DEV1_EPF1_0_LINK_STATUS2__EQUALIZATION_COMPLETE_8GT__SHIFT 0x1 |
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| 59083 | #define BIF_CFG_DEV1_EPF1_0_LINK_STATUS2__EQUALIZATION_PHASE1_SUCCESS_8GT__SHIFT 0x2 |
|---|
| 59084 | #define BIF_CFG_DEV1_EPF1_0_LINK_STATUS2__EQUALIZATION_PHASE2_SUCCESS_8GT__SHIFT 0x3 |
|---|
| 59085 | #define BIF_CFG_DEV1_EPF1_0_LINK_STATUS2__EQUALIZATION_PHASE3_SUCCESS_8GT__SHIFT 0x4 |
|---|
| 59086 | #define BIF_CFG_DEV1_EPF1_0_LINK_STATUS2__LINK_EQUALIZATION_REQUEST_8GT__SHIFT 0x5 |
|---|
| 59087 | #define BIF_CFG_DEV1_EPF1_0_LINK_STATUS2__RTM1_PRESENCE_DET__SHIFT 0x6 |
|---|
| 59088 | #define BIF_CFG_DEV1_EPF1_0_LINK_STATUS2__RTM2_PRESENCE_DET__SHIFT 0x7 |
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| 59089 | #define BIF_CFG_DEV1_EPF1_0_LINK_STATUS2__CROSSLINK_RESOLUTION__SHIFT 0x8 |
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| 59090 | #define BIF_CFG_DEV1_EPF1_0_LINK_STATUS2__DOWNSTREAM_COMPONENT_PRESENCE__SHIFT 0xc |
|---|
| 59091 | #define BIF_CFG_DEV1_EPF1_0_LINK_STATUS2__DRS_MESSAGE_RECEIVED__SHIFT 0xf |
|---|
| 59092 | #define BIF_CFG_DEV1_EPF1_0_LINK_STATUS2__CUR_DEEMPHASIS_LEVEL_MASK 0x0001L |
|---|
| 59093 | #define BIF_CFG_DEV1_EPF1_0_LINK_STATUS2__EQUALIZATION_COMPLETE_8GT_MASK 0x0002L |
|---|
| 59094 | #define BIF_CFG_DEV1_EPF1_0_LINK_STATUS2__EQUALIZATION_PHASE1_SUCCESS_8GT_MASK 0x0004L |
|---|
| 59095 | #define BIF_CFG_DEV1_EPF1_0_LINK_STATUS2__EQUALIZATION_PHASE2_SUCCESS_8GT_MASK 0x0008L |
|---|
| 59096 | #define BIF_CFG_DEV1_EPF1_0_LINK_STATUS2__EQUALIZATION_PHASE3_SUCCESS_8GT_MASK 0x0010L |
|---|
| 59097 | #define BIF_CFG_DEV1_EPF1_0_LINK_STATUS2__LINK_EQUALIZATION_REQUEST_8GT_MASK 0x0020L |
|---|
| 59098 | #define BIF_CFG_DEV1_EPF1_0_LINK_STATUS2__RTM1_PRESENCE_DET_MASK 0x0040L |
|---|
| 59099 | #define BIF_CFG_DEV1_EPF1_0_LINK_STATUS2__RTM2_PRESENCE_DET_MASK 0x0080L |
|---|
| 59100 | #define BIF_CFG_DEV1_EPF1_0_LINK_STATUS2__CROSSLINK_RESOLUTION_MASK 0x0300L |
|---|
| 59101 | #define BIF_CFG_DEV1_EPF1_0_LINK_STATUS2__DOWNSTREAM_COMPONENT_PRESENCE_MASK 0x7000L |
|---|
| 59102 | #define BIF_CFG_DEV1_EPF1_0_LINK_STATUS2__DRS_MESSAGE_RECEIVED_MASK 0x8000L |
|---|
| 59103 | //BIF_CFG_DEV1_EPF1_0_MSI_CAP_LIST |
|---|
| 59104 | #define BIF_CFG_DEV1_EPF1_0_MSI_CAP_LIST__CAP_ID__SHIFT 0x0 |
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| 59105 | #define BIF_CFG_DEV1_EPF1_0_MSI_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
|---|
| 59106 | #define BIF_CFG_DEV1_EPF1_0_MSI_CAP_LIST__CAP_ID_MASK 0x00FFL |
|---|
| 59107 | #define BIF_CFG_DEV1_EPF1_0_MSI_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
|---|
| 59108 | //BIF_CFG_DEV1_EPF1_0_MSI_MSG_CNTL |
|---|
| 59109 | #define BIF_CFG_DEV1_EPF1_0_MSI_MSG_CNTL__MSI_EN__SHIFT 0x0 |
|---|
| 59110 | #define BIF_CFG_DEV1_EPF1_0_MSI_MSG_CNTL__MSI_MULTI_CAP__SHIFT 0x1 |
|---|
| 59111 | #define BIF_CFG_DEV1_EPF1_0_MSI_MSG_CNTL__MSI_MULTI_EN__SHIFT 0x4 |
|---|
| 59112 | #define BIF_CFG_DEV1_EPF1_0_MSI_MSG_CNTL__MSI_64BIT__SHIFT 0x7 |
|---|
| 59113 | #define BIF_CFG_DEV1_EPF1_0_MSI_MSG_CNTL__MSI_PERVECTOR_MASKING_CAP__SHIFT 0x8 |
|---|
| 59114 | #define BIF_CFG_DEV1_EPF1_0_MSI_MSG_CNTL__MSI_EXT_MSG_DATA_CAP__SHIFT 0x9 |
|---|
| 59115 | #define BIF_CFG_DEV1_EPF1_0_MSI_MSG_CNTL__MSI_EXT_MSG_DATA_EN__SHIFT 0xa |
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| 59116 | #define BIF_CFG_DEV1_EPF1_0_MSI_MSG_CNTL__MSI_EN_MASK 0x0001L |
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| 59117 | #define BIF_CFG_DEV1_EPF1_0_MSI_MSG_CNTL__MSI_MULTI_CAP_MASK 0x000EL |
|---|
| 59118 | #define BIF_CFG_DEV1_EPF1_0_MSI_MSG_CNTL__MSI_MULTI_EN_MASK 0x0070L |
|---|
| 59119 | #define BIF_CFG_DEV1_EPF1_0_MSI_MSG_CNTL__MSI_64BIT_MASK 0x0080L |
|---|
| 59120 | #define BIF_CFG_DEV1_EPF1_0_MSI_MSG_CNTL__MSI_PERVECTOR_MASKING_CAP_MASK 0x0100L |
|---|
| 59121 | #define BIF_CFG_DEV1_EPF1_0_MSI_MSG_CNTL__MSI_EXT_MSG_DATA_CAP_MASK 0x0200L |
|---|
| 59122 | #define BIF_CFG_DEV1_EPF1_0_MSI_MSG_CNTL__MSI_EXT_MSG_DATA_EN_MASK 0x0400L |
|---|
| 59123 | //BIF_CFG_DEV1_EPF1_0_MSI_MSG_ADDR_LO |
|---|
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| 59346 | #define BIF_CFG_DEV1_EPF1_0_PCIE_ADV_ERR_CAP_CNTL__ECRC_CHECK_EN__SHIFT 0x8 |
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| 59355 | #define BIF_CFG_DEV1_EPF1_0_PCIE_ADV_ERR_CAP_CNTL__ECRC_CHECK_EN_MASK 0x00000100L |
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| 59356 | #define BIF_CFG_DEV1_EPF1_0_PCIE_ADV_ERR_CAP_CNTL__MULTI_HDR_RECD_CAP_MASK 0x00000200L |
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| 59357 | #define BIF_CFG_DEV1_EPF1_0_PCIE_ADV_ERR_CAP_CNTL__MULTI_HDR_RECD_EN_MASK 0x00000400L |
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| 59358 | #define BIF_CFG_DEV1_EPF1_0_PCIE_ADV_ERR_CAP_CNTL__TLP_PREFIX_LOG_PRESENT_MASK 0x00000800L |
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| 59359 | #define BIF_CFG_DEV1_EPF1_0_PCIE_ADV_ERR_CAP_CNTL__COMPLETION_TIMEOUT_LOG_CAPABLE_MASK 0x00001000L |
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| 59363 | //BIF_CFG_DEV1_EPF1_0_PCIE_HDR_LOG1 |
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| 59364 | #define BIF_CFG_DEV1_EPF1_0_PCIE_HDR_LOG1__TLP_HDR__SHIFT 0x0 |
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|---|
| 59375 | //BIF_CFG_DEV1_EPF1_0_PCIE_TLP_PREFIX_LOG1 |
|---|
| 59376 | #define BIF_CFG_DEV1_EPF1_0_PCIE_TLP_PREFIX_LOG1__TLP_PREFIX__SHIFT 0x0 |
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| 59405 | #define BIF_CFG_DEV1_EPF1_0_PCIE_BAR2_CAP__BAR_SIZE_SUPPORTED_MASK 0xFFFFFFF0L |
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| 59406 | //BIF_CFG_DEV1_EPF1_0_PCIE_BAR2_CNTL |
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| 59408 | #define BIF_CFG_DEV1_EPF1_0_PCIE_BAR2_CNTL__BAR_TOTAL_NUM__SHIFT 0x5 |
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| 59409 | #define BIF_CFG_DEV1_EPF1_0_PCIE_BAR2_CNTL__BAR_SIZE__SHIFT 0x8 |
|---|
| 59410 | #define BIF_CFG_DEV1_EPF1_0_PCIE_BAR2_CNTL__BAR_SIZE_SUPPORTED_UPPER__SHIFT 0x10 |
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| 59411 | #define BIF_CFG_DEV1_EPF1_0_PCIE_BAR2_CNTL__BAR_INDEX_MASK 0x00000007L |
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| 59412 | #define BIF_CFG_DEV1_EPF1_0_PCIE_BAR2_CNTL__BAR_TOTAL_NUM_MASK 0x000000E0L |
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| 59424 | #define BIF_CFG_DEV1_EPF1_0_PCIE_BAR3_CNTL__BAR_TOTAL_NUM_MASK 0x000000E0L |
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| 59481 | #define BIF_CFG_DEV1_EPF1_0_PCIE_PWR_BUDGET_DATA__DATA_SCALE_MASK 0x00000300L |
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| 59484 | #define BIF_CFG_DEV1_EPF1_0_PCIE_PWR_BUDGET_DATA__TYPE_MASK 0x00038000L |
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| 59489 | //BIF_CFG_DEV1_EPF1_0_PCIE_DPA_ENH_CAP_LIST |
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| 59493 | #define BIF_CFG_DEV1_EPF1_0_PCIE_DPA_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
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| 59494 | #define BIF_CFG_DEV1_EPF1_0_PCIE_DPA_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
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| 59501 | #define BIF_CFG_DEV1_EPF1_0_PCIE_DPA_CAP__TRANS_LAT_VAL_1__SHIFT 0x18 |
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| 59502 | #define BIF_CFG_DEV1_EPF1_0_PCIE_DPA_CAP__SUBSTATE_MAX_MASK 0x0000001FL |
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| 59503 | #define BIF_CFG_DEV1_EPF1_0_PCIE_DPA_CAP__TRANS_LAT_UNIT_MASK 0x00000300L |
|---|
| 59504 | #define BIF_CFG_DEV1_EPF1_0_PCIE_DPA_CAP__PWR_ALLOC_SCALE_MASK 0x00003000L |
|---|
| 59505 | #define BIF_CFG_DEV1_EPF1_0_PCIE_DPA_CAP__TRANS_LAT_VAL_0_MASK 0x00FF0000L |
|---|
| 59506 | #define BIF_CFG_DEV1_EPF1_0_PCIE_DPA_CAP__TRANS_LAT_VAL_1_MASK 0xFF000000L |
|---|
| 59507 | //BIF_CFG_DEV1_EPF1_0_PCIE_DPA_LATENCY_INDICATOR |
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| 59508 | #define BIF_CFG_DEV1_EPF1_0_PCIE_DPA_LATENCY_INDICATOR__TRANS_LAT_INDICATOR_BITS__SHIFT 0x0 |
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| 59509 | #define BIF_CFG_DEV1_EPF1_0_PCIE_DPA_LATENCY_INDICATOR__TRANS_LAT_INDICATOR_BITS_MASK 0x000000FFL |
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| 59510 | //BIF_CFG_DEV1_EPF1_0_PCIE_DPA_STATUS |
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| 59511 | #define BIF_CFG_DEV1_EPF1_0_PCIE_DPA_STATUS__SUBSTATE_STATUS__SHIFT 0x0 |
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| 59513 | #define BIF_CFG_DEV1_EPF1_0_PCIE_DPA_STATUS__SUBSTATE_STATUS_MASK 0x001FL |
|---|
| 59514 | #define BIF_CFG_DEV1_EPF1_0_PCIE_DPA_STATUS__SUBSTATE_CNTL_ENABLED_MASK 0x0100L |
|---|
| 59515 | //BIF_CFG_DEV1_EPF1_0_PCIE_DPA_CNTL |
|---|
| 59516 | #define BIF_CFG_DEV1_EPF1_0_PCIE_DPA_CNTL__SUBSTATE_CNTL__SHIFT 0x0 |
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| 59517 | #define BIF_CFG_DEV1_EPF1_0_PCIE_DPA_CNTL__SUBSTATE_CNTL_MASK 0x001FL |
|---|
| 59518 | //BIF_CFG_DEV1_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_0 |
|---|
| 59519 | #define BIF_CFG_DEV1_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_0__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 59520 | #define BIF_CFG_DEV1_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_0__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 59521 | //BIF_CFG_DEV1_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_1 |
|---|
| 59522 | #define BIF_CFG_DEV1_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_1__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 59523 | #define BIF_CFG_DEV1_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_1__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 59524 | //BIF_CFG_DEV1_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_2 |
|---|
| 59525 | #define BIF_CFG_DEV1_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_2__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 59526 | #define BIF_CFG_DEV1_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_2__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 59527 | //BIF_CFG_DEV1_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_3 |
|---|
| 59528 | #define BIF_CFG_DEV1_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_3__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 59529 | #define BIF_CFG_DEV1_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_3__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 59530 | //BIF_CFG_DEV1_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_4 |
|---|
| 59531 | #define BIF_CFG_DEV1_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_4__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 59532 | #define BIF_CFG_DEV1_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_4__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 59533 | //BIF_CFG_DEV1_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_5 |
|---|
| 59534 | #define BIF_CFG_DEV1_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_5__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 59535 | #define BIF_CFG_DEV1_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_5__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 59536 | //BIF_CFG_DEV1_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_6 |
|---|
| 59537 | #define BIF_CFG_DEV1_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_6__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 59538 | #define BIF_CFG_DEV1_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_6__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 59539 | //BIF_CFG_DEV1_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_7 |
|---|
| 59540 | #define BIF_CFG_DEV1_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_7__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 59541 | #define BIF_CFG_DEV1_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_7__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 59542 | //BIF_CFG_DEV1_EPF1_0_PCIE_ACS_ENH_CAP_LIST |
|---|
| 59543 | #define BIF_CFG_DEV1_EPF1_0_PCIE_ACS_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 59544 | #define BIF_CFG_DEV1_EPF1_0_PCIE_ACS_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 59545 | #define BIF_CFG_DEV1_EPF1_0_PCIE_ACS_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 59546 | #define BIF_CFG_DEV1_EPF1_0_PCIE_ACS_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 59547 | #define BIF_CFG_DEV1_EPF1_0_PCIE_ACS_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 59548 | #define BIF_CFG_DEV1_EPF1_0_PCIE_ACS_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 59549 | //BIF_CFG_DEV1_EPF1_0_PCIE_ACS_CAP |
|---|
| 59550 | #define BIF_CFG_DEV1_EPF1_0_PCIE_ACS_CAP__SOURCE_VALIDATION__SHIFT 0x0 |
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| 59551 | #define BIF_CFG_DEV1_EPF1_0_PCIE_ACS_CAP__TRANSLATION_BLOCKING__SHIFT 0x1 |
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| 59552 | #define BIF_CFG_DEV1_EPF1_0_PCIE_ACS_CAP__P2P_REQUEST_REDIRECT__SHIFT 0x2 |
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| 59553 | #define BIF_CFG_DEV1_EPF1_0_PCIE_ACS_CAP__P2P_COMPLETION_REDIRECT__SHIFT 0x3 |
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| 59554 | #define BIF_CFG_DEV1_EPF1_0_PCIE_ACS_CAP__UPSTREAM_FORWARDING__SHIFT 0x4 |
|---|
| 59555 | #define BIF_CFG_DEV1_EPF1_0_PCIE_ACS_CAP__P2P_EGRESS_CONTROL__SHIFT 0x5 |
|---|
| 59556 | #define BIF_CFG_DEV1_EPF1_0_PCIE_ACS_CAP__DIRECT_TRANSLATED_P2P__SHIFT 0x6 |
|---|
| 59557 | #define BIF_CFG_DEV1_EPF1_0_PCIE_ACS_CAP__EGRESS_CONTROL_VECTOR_SIZE__SHIFT 0x8 |
|---|
| 59558 | #define BIF_CFG_DEV1_EPF1_0_PCIE_ACS_CAP__SOURCE_VALIDATION_MASK 0x0001L |
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| 59559 | #define BIF_CFG_DEV1_EPF1_0_PCIE_ACS_CAP__TRANSLATION_BLOCKING_MASK 0x0002L |
|---|
| 59560 | #define BIF_CFG_DEV1_EPF1_0_PCIE_ACS_CAP__P2P_REQUEST_REDIRECT_MASK 0x0004L |
|---|
| 59561 | #define BIF_CFG_DEV1_EPF1_0_PCIE_ACS_CAP__P2P_COMPLETION_REDIRECT_MASK 0x0008L |
|---|
| 59562 | #define BIF_CFG_DEV1_EPF1_0_PCIE_ACS_CAP__UPSTREAM_FORWARDING_MASK 0x0010L |
|---|
| 59563 | #define BIF_CFG_DEV1_EPF1_0_PCIE_ACS_CAP__P2P_EGRESS_CONTROL_MASK 0x0020L |
|---|
| 59564 | #define BIF_CFG_DEV1_EPF1_0_PCIE_ACS_CAP__DIRECT_TRANSLATED_P2P_MASK 0x0040L |
|---|
| 59565 | #define BIF_CFG_DEV1_EPF1_0_PCIE_ACS_CAP__EGRESS_CONTROL_VECTOR_SIZE_MASK 0xFF00L |
|---|
| 59566 | //BIF_CFG_DEV1_EPF1_0_PCIE_ACS_CNTL |
|---|
| 59567 | #define BIF_CFG_DEV1_EPF1_0_PCIE_ACS_CNTL__SOURCE_VALIDATION_EN__SHIFT 0x0 |
|---|
| 59568 | #define BIF_CFG_DEV1_EPF1_0_PCIE_ACS_CNTL__TRANSLATION_BLOCKING_EN__SHIFT 0x1 |
|---|
| 59569 | #define BIF_CFG_DEV1_EPF1_0_PCIE_ACS_CNTL__P2P_REQUEST_REDIRECT_EN__SHIFT 0x2 |
|---|
| 59570 | #define BIF_CFG_DEV1_EPF1_0_PCIE_ACS_CNTL__P2P_COMPLETION_REDIRECT_EN__SHIFT 0x3 |
|---|
| 59571 | #define BIF_CFG_DEV1_EPF1_0_PCIE_ACS_CNTL__UPSTREAM_FORWARDING_EN__SHIFT 0x4 |
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| 59572 | #define BIF_CFG_DEV1_EPF1_0_PCIE_ACS_CNTL__P2P_EGRESS_CONTROL_EN__SHIFT 0x5 |
|---|
| 59573 | #define BIF_CFG_DEV1_EPF1_0_PCIE_ACS_CNTL__DIRECT_TRANSLATED_P2P_EN__SHIFT 0x6 |
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| 59574 | #define BIF_CFG_DEV1_EPF1_0_PCIE_ACS_CNTL__SOURCE_VALIDATION_EN_MASK 0x0001L |
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| 59575 | #define BIF_CFG_DEV1_EPF1_0_PCIE_ACS_CNTL__TRANSLATION_BLOCKING_EN_MASK 0x0002L |
|---|
| 59576 | #define BIF_CFG_DEV1_EPF1_0_PCIE_ACS_CNTL__P2P_REQUEST_REDIRECT_EN_MASK 0x0004L |
|---|
| 59577 | #define BIF_CFG_DEV1_EPF1_0_PCIE_ACS_CNTL__P2P_COMPLETION_REDIRECT_EN_MASK 0x0008L |
|---|
| 59578 | #define BIF_CFG_DEV1_EPF1_0_PCIE_ACS_CNTL__UPSTREAM_FORWARDING_EN_MASK 0x0010L |
|---|
| 59579 | #define BIF_CFG_DEV1_EPF1_0_PCIE_ACS_CNTL__P2P_EGRESS_CONTROL_EN_MASK 0x0020L |
|---|
| 59580 | #define BIF_CFG_DEV1_EPF1_0_PCIE_ACS_CNTL__DIRECT_TRANSLATED_P2P_EN_MASK 0x0040L |
|---|
| 59581 | //BIF_CFG_DEV1_EPF1_0_PCIE_PASID_ENH_CAP_LIST |
|---|
| 59582 | #define BIF_CFG_DEV1_EPF1_0_PCIE_PASID_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 59583 | #define BIF_CFG_DEV1_EPF1_0_PCIE_PASID_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 59584 | #define BIF_CFG_DEV1_EPF1_0_PCIE_PASID_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 59585 | #define BIF_CFG_DEV1_EPF1_0_PCIE_PASID_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 59586 | #define BIF_CFG_DEV1_EPF1_0_PCIE_PASID_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
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| 59587 | #define BIF_CFG_DEV1_EPF1_0_PCIE_PASID_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 59588 | //BIF_CFG_DEV1_EPF1_0_PCIE_PASID_CAP |
|---|
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| 59592 | #define BIF_CFG_DEV1_EPF1_0_PCIE_PASID_CAP__PASID_EXE_PERMISSION_SUPPORTED_MASK 0x0002L |
|---|
| 59593 | #define BIF_CFG_DEV1_EPF1_0_PCIE_PASID_CAP__PASID_PRIV_MODE_SUPPORTED_MASK 0x0004L |
|---|
| 59594 | #define BIF_CFG_DEV1_EPF1_0_PCIE_PASID_CAP__MAX_PASID_WIDTH_MASK 0x1F00L |
|---|
| 59595 | //BIF_CFG_DEV1_EPF1_0_PCIE_PASID_CNTL |
|---|
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| 59597 | #define BIF_CFG_DEV1_EPF1_0_PCIE_PASID_CNTL__PASID_EXE_PERMISSION_ENABLE__SHIFT 0x1 |
|---|
| 59598 | #define BIF_CFG_DEV1_EPF1_0_PCIE_PASID_CNTL__PASID_PRIV_MODE_SUPPORTED_ENABLE__SHIFT 0x2 |
|---|
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| 59600 | #define BIF_CFG_DEV1_EPF1_0_PCIE_PASID_CNTL__PASID_EXE_PERMISSION_ENABLE_MASK 0x0002L |
|---|
| 59601 | #define BIF_CFG_DEV1_EPF1_0_PCIE_PASID_CNTL__PASID_PRIV_MODE_SUPPORTED_ENABLE_MASK 0x0004L |
|---|
| 59602 | //BIF_CFG_DEV1_EPF1_0_PCIE_ARI_ENH_CAP_LIST |
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| 59603 | #define BIF_CFG_DEV1_EPF1_0_PCIE_ARI_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
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|---|
| 59605 | #define BIF_CFG_DEV1_EPF1_0_PCIE_ARI_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
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| 59606 | #define BIF_CFG_DEV1_EPF1_0_PCIE_ARI_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 59607 | #define BIF_CFG_DEV1_EPF1_0_PCIE_ARI_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
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| 59613 | #define BIF_CFG_DEV1_EPF1_0_PCIE_ARI_CAP__ARI_MFVC_FUNC_GROUPS_CAP_MASK 0x0001L |
|---|
| 59614 | #define BIF_CFG_DEV1_EPF1_0_PCIE_ARI_CAP__ARI_ACS_FUNC_GROUPS_CAP_MASK 0x0002L |
|---|
| 59615 | #define BIF_CFG_DEV1_EPF1_0_PCIE_ARI_CAP__ARI_NEXT_FUNC_NUM_MASK 0xFF00L |
|---|
| 59616 | //BIF_CFG_DEV1_EPF1_0_PCIE_ARI_CNTL |
|---|
| 59617 | #define BIF_CFG_DEV1_EPF1_0_PCIE_ARI_CNTL__ARI_MFVC_FUNC_GROUPS_EN__SHIFT 0x0 |
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| 59618 | #define BIF_CFG_DEV1_EPF1_0_PCIE_ARI_CNTL__ARI_ACS_FUNC_GROUPS_EN__SHIFT 0x1 |
|---|
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| 59620 | #define BIF_CFG_DEV1_EPF1_0_PCIE_ARI_CNTL__ARI_MFVC_FUNC_GROUPS_EN_MASK 0x0001L |
|---|
| 59621 | #define BIF_CFG_DEV1_EPF1_0_PCIE_ARI_CNTL__ARI_ACS_FUNC_GROUPS_EN_MASK 0x0002L |
|---|
| 59622 | #define BIF_CFG_DEV1_EPF1_0_PCIE_ARI_CNTL__ARI_FUNCTION_GROUP_MASK 0x0070L |
|---|
| 59623 | |
|---|
| 59624 | |
|---|
| 59625 | // addressBlock: nbio_nbif0_bif_cfg_dev2_epf0_bifcfgdecp |
|---|
| 59626 | //BIF_CFG_DEV2_EPF0_0_VENDOR_ID |
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| 59627 | #define BIF_CFG_DEV2_EPF0_0_VENDOR_ID__VENDOR_ID__SHIFT 0x0 |
|---|
| 59628 | #define BIF_CFG_DEV2_EPF0_0_VENDOR_ID__VENDOR_ID_MASK 0xFFFFL |
|---|
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| 59630 | #define BIF_CFG_DEV2_EPF0_0_DEVICE_ID__DEVICE_ID__SHIFT 0x0 |
|---|
| 59631 | #define BIF_CFG_DEV2_EPF0_0_DEVICE_ID__DEVICE_ID_MASK 0xFFFFL |
|---|
| 59632 | //BIF_CFG_DEV2_EPF0_0_COMMAND |
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| 59633 | #define BIF_CFG_DEV2_EPF0_0_COMMAND__IO_ACCESS_EN__SHIFT 0x0 |
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|---|
| 59639 | #define BIF_CFG_DEV2_EPF0_0_COMMAND__PARITY_ERROR_RESPONSE__SHIFT 0x6 |
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|---|
| 59643 | #define BIF_CFG_DEV2_EPF0_0_COMMAND__INT_DIS__SHIFT 0xa |
|---|
| 59644 | #define BIF_CFG_DEV2_EPF0_0_COMMAND__IO_ACCESS_EN_MASK 0x0001L |
|---|
| 59645 | #define BIF_CFG_DEV2_EPF0_0_COMMAND__MEM_ACCESS_EN_MASK 0x0002L |
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| 59646 | #define BIF_CFG_DEV2_EPF0_0_COMMAND__BUS_MASTER_EN_MASK 0x0004L |
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| 59647 | #define BIF_CFG_DEV2_EPF0_0_COMMAND__SPECIAL_CYCLE_EN_MASK 0x0008L |
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| 59648 | #define BIF_CFG_DEV2_EPF0_0_COMMAND__MEM_WRITE_INVALIDATE_EN_MASK 0x0010L |
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| 59649 | #define BIF_CFG_DEV2_EPF0_0_COMMAND__PAL_SNOOP_EN_MASK 0x0020L |
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| 59650 | #define BIF_CFG_DEV2_EPF0_0_COMMAND__PARITY_ERROR_RESPONSE_MASK 0x0040L |
|---|
| 59651 | #define BIF_CFG_DEV2_EPF0_0_COMMAND__AD_STEPPING_MASK 0x0080L |
|---|
| 59652 | #define BIF_CFG_DEV2_EPF0_0_COMMAND__SERR_EN_MASK 0x0100L |
|---|
| 59653 | #define BIF_CFG_DEV2_EPF0_0_COMMAND__FAST_B2B_EN_MASK 0x0200L |
|---|
| 59654 | #define BIF_CFG_DEV2_EPF0_0_COMMAND__INT_DIS_MASK 0x0400L |
|---|
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|---|
| 59657 | #define BIF_CFG_DEV2_EPF0_0_STATUS__INT_STATUS__SHIFT 0x3 |
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| 59658 | #define BIF_CFG_DEV2_EPF0_0_STATUS__CAP_LIST__SHIFT 0x4 |
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| 59660 | #define BIF_CFG_DEV2_EPF0_0_STATUS__FAST_BACK_CAPABLE__SHIFT 0x7 |
|---|
| 59661 | #define BIF_CFG_DEV2_EPF0_0_STATUS__MASTER_DATA_PARITY_ERROR__SHIFT 0x8 |
|---|
| 59662 | #define BIF_CFG_DEV2_EPF0_0_STATUS__DEVSEL_TIMING__SHIFT 0x9 |
|---|
| 59663 | #define BIF_CFG_DEV2_EPF0_0_STATUS__SIGNAL_TARGET_ABORT__SHIFT 0xb |
|---|
| 59664 | #define BIF_CFG_DEV2_EPF0_0_STATUS__RECEIVED_TARGET_ABORT__SHIFT 0xc |
|---|
| 59665 | #define BIF_CFG_DEV2_EPF0_0_STATUS__RECEIVED_MASTER_ABORT__SHIFT 0xd |
|---|
| 59666 | #define BIF_CFG_DEV2_EPF0_0_STATUS__SIGNALED_SYSTEM_ERROR__SHIFT 0xe |
|---|
| 59667 | #define BIF_CFG_DEV2_EPF0_0_STATUS__PARITY_ERROR_DETECTED__SHIFT 0xf |
|---|
| 59668 | #define BIF_CFG_DEV2_EPF0_0_STATUS__IMMEDIATE_READINESS_MASK 0x0001L |
|---|
| 59669 | #define BIF_CFG_DEV2_EPF0_0_STATUS__INT_STATUS_MASK 0x0008L |
|---|
| 59670 | #define BIF_CFG_DEV2_EPF0_0_STATUS__CAP_LIST_MASK 0x0010L |
|---|
| 59671 | #define BIF_CFG_DEV2_EPF0_0_STATUS__PCI_66_CAP_MASK 0x0020L |
|---|
| 59672 | #define BIF_CFG_DEV2_EPF0_0_STATUS__FAST_BACK_CAPABLE_MASK 0x0080L |
|---|
| 59673 | #define BIF_CFG_DEV2_EPF0_0_STATUS__MASTER_DATA_PARITY_ERROR_MASK 0x0100L |
|---|
| 59674 | #define BIF_CFG_DEV2_EPF0_0_STATUS__DEVSEL_TIMING_MASK 0x0600L |
|---|
| 59675 | #define BIF_CFG_DEV2_EPF0_0_STATUS__SIGNAL_TARGET_ABORT_MASK 0x0800L |
|---|
| 59676 | #define BIF_CFG_DEV2_EPF0_0_STATUS__RECEIVED_TARGET_ABORT_MASK 0x1000L |
|---|
| 59677 | #define BIF_CFG_DEV2_EPF0_0_STATUS__RECEIVED_MASTER_ABORT_MASK 0x2000L |
|---|
| 59678 | #define BIF_CFG_DEV2_EPF0_0_STATUS__SIGNALED_SYSTEM_ERROR_MASK 0x4000L |
|---|
| 59679 | #define BIF_CFG_DEV2_EPF0_0_STATUS__PARITY_ERROR_DETECTED_MASK 0x8000L |
|---|
| 59680 | //BIF_CFG_DEV2_EPF0_0_REVISION_ID |
|---|
| 59681 | #define BIF_CFG_DEV2_EPF0_0_REVISION_ID__MINOR_REV_ID__SHIFT 0x0 |
|---|
| 59682 | #define BIF_CFG_DEV2_EPF0_0_REVISION_ID__MAJOR_REV_ID__SHIFT 0x4 |
|---|
| 59683 | #define BIF_CFG_DEV2_EPF0_0_REVISION_ID__MINOR_REV_ID_MASK 0x0FL |
|---|
| 59684 | #define BIF_CFG_DEV2_EPF0_0_REVISION_ID__MAJOR_REV_ID_MASK 0xF0L |
|---|
| 59685 | //BIF_CFG_DEV2_EPF0_0_PROG_INTERFACE |
|---|
| 59686 | #define BIF_CFG_DEV2_EPF0_0_PROG_INTERFACE__PROG_INTERFACE__SHIFT 0x0 |
|---|
| 59687 | #define BIF_CFG_DEV2_EPF0_0_PROG_INTERFACE__PROG_INTERFACE_MASK 0xFFL |
|---|
| 59688 | //BIF_CFG_DEV2_EPF0_0_SUB_CLASS |
|---|
| 59689 | #define BIF_CFG_DEV2_EPF0_0_SUB_CLASS__SUB_CLASS__SHIFT 0x0 |
|---|
| 59690 | #define BIF_CFG_DEV2_EPF0_0_SUB_CLASS__SUB_CLASS_MASK 0xFFL |
|---|
| 59691 | //BIF_CFG_DEV2_EPF0_0_BASE_CLASS |
|---|
| 59692 | #define BIF_CFG_DEV2_EPF0_0_BASE_CLASS__BASE_CLASS__SHIFT 0x0 |
|---|
| 59693 | #define BIF_CFG_DEV2_EPF0_0_BASE_CLASS__BASE_CLASS_MASK 0xFFL |
|---|
| 59694 | //BIF_CFG_DEV2_EPF0_0_CACHE_LINE |
|---|
| 59695 | #define BIF_CFG_DEV2_EPF0_0_CACHE_LINE__CACHE_LINE_SIZE__SHIFT 0x0 |
|---|
| 59696 | #define BIF_CFG_DEV2_EPF0_0_CACHE_LINE__CACHE_LINE_SIZE_MASK 0xFFL |
|---|
| 59697 | //BIF_CFG_DEV2_EPF0_0_LATENCY |
|---|
| 59698 | #define BIF_CFG_DEV2_EPF0_0_LATENCY__LATENCY_TIMER__SHIFT 0x0 |
|---|
| 59699 | #define BIF_CFG_DEV2_EPF0_0_LATENCY__LATENCY_TIMER_MASK 0xFFL |
|---|
| 59700 | //BIF_CFG_DEV2_EPF0_0_HEADER |
|---|
| 59701 | #define 0x0 |
|---|
| 59702 | #define 0x7 |
|---|
| 59703 | #define 0x7FL |
|---|
| 59704 | #define 0x80L |
|---|
| 59705 | //BIF_CFG_DEV2_EPF0_0_BIST |
|---|
| 59706 | #define BIF_CFG_DEV2_EPF0_0_BIST__BIST_COMP__SHIFT 0x0 |
|---|
| 59707 | #define BIF_CFG_DEV2_EPF0_0_BIST__BIST_STRT__SHIFT 0x6 |
|---|
| 59708 | #define BIF_CFG_DEV2_EPF0_0_BIST__BIST_CAP__SHIFT 0x7 |
|---|
| 59709 | #define BIF_CFG_DEV2_EPF0_0_BIST__BIST_COMP_MASK 0x0FL |
|---|
| 59710 | #define BIF_CFG_DEV2_EPF0_0_BIST__BIST_STRT_MASK 0x40L |
|---|
| 59711 | #define BIF_CFG_DEV2_EPF0_0_BIST__BIST_CAP_MASK 0x80L |
|---|
| 59712 | //BIF_CFG_DEV2_EPF0_0_BASE_ADDR_1 |
|---|
| 59713 | #define BIF_CFG_DEV2_EPF0_0_BASE_ADDR_1__BASE_ADDR__SHIFT 0x0 |
|---|
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|---|
| 59715 | //BIF_CFG_DEV2_EPF0_0_BASE_ADDR_2 |
|---|
| 59716 | #define BIF_CFG_DEV2_EPF0_0_BASE_ADDR_2__BASE_ADDR__SHIFT 0x0 |
|---|
| 59717 | #define BIF_CFG_DEV2_EPF0_0_BASE_ADDR_2__BASE_ADDR_MASK 0xFFFFFFFFL |
|---|
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|---|
| 59719 | #define BIF_CFG_DEV2_EPF0_0_BASE_ADDR_3__BASE_ADDR__SHIFT 0x0 |
|---|
| 59720 | #define BIF_CFG_DEV2_EPF0_0_BASE_ADDR_3__BASE_ADDR_MASK 0xFFFFFFFFL |
|---|
| 59721 | //BIF_CFG_DEV2_EPF0_0_BASE_ADDR_4 |
|---|
| 59722 | #define BIF_CFG_DEV2_EPF0_0_BASE_ADDR_4__BASE_ADDR__SHIFT 0x0 |
|---|
| 59723 | #define BIF_CFG_DEV2_EPF0_0_BASE_ADDR_4__BASE_ADDR_MASK 0xFFFFFFFFL |
|---|
| 59724 | //BIF_CFG_DEV2_EPF0_0_BASE_ADDR_5 |
|---|
| 59725 | #define BIF_CFG_DEV2_EPF0_0_BASE_ADDR_5__BASE_ADDR__SHIFT 0x0 |
|---|
| 59726 | #define BIF_CFG_DEV2_EPF0_0_BASE_ADDR_5__BASE_ADDR_MASK 0xFFFFFFFFL |
|---|
| 59727 | //BIF_CFG_DEV2_EPF0_0_BASE_ADDR_6 |
|---|
| 59728 | #define BIF_CFG_DEV2_EPF0_0_BASE_ADDR_6__BASE_ADDR__SHIFT 0x0 |
|---|
| 59729 | #define BIF_CFG_DEV2_EPF0_0_BASE_ADDR_6__BASE_ADDR_MASK 0xFFFFFFFFL |
|---|
| 59730 | //BIF_CFG_DEV2_EPF0_0_CARDBUS_CIS_PTR |
|---|
| 59731 | #define BIF_CFG_DEV2_EPF0_0_CARDBUS_CIS_PTR__CARDBUS_CIS_PTR__SHIFT 0x0 |
|---|
| 59732 | #define BIF_CFG_DEV2_EPF0_0_CARDBUS_CIS_PTR__CARDBUS_CIS_PTR_MASK 0xFFFFFFFFL |
|---|
| 59733 | //BIF_CFG_DEV2_EPF0_0_ADAPTER_ID |
|---|
| 59734 | #define BIF_CFG_DEV2_EPF0_0_ADAPTER_ID__SUBSYSTEM_VENDOR_ID__SHIFT 0x0 |
|---|
| 59735 | #define BIF_CFG_DEV2_EPF0_0_ADAPTER_ID__SUBSYSTEM_ID__SHIFT 0x10 |
|---|
| 59736 | #define BIF_CFG_DEV2_EPF0_0_ADAPTER_ID__SUBSYSTEM_VENDOR_ID_MASK 0x0000FFFFL |
|---|
| 59737 | #define BIF_CFG_DEV2_EPF0_0_ADAPTER_ID__SUBSYSTEM_ID_MASK 0xFFFF0000L |
|---|
| 59738 | //BIF_CFG_DEV2_EPF0_0_ROM_BASE_ADDR |
|---|
| 59739 | #define BIF_CFG_DEV2_EPF0_0_ROM_BASE_ADDR__BASE_ADDR__SHIFT 0x0 |
|---|
| 59740 | #define BIF_CFG_DEV2_EPF0_0_ROM_BASE_ADDR__BASE_ADDR_MASK 0xFFFFFFFFL |
|---|
| 59741 | //BIF_CFG_DEV2_EPF0_0_CAP_PTR |
|---|
| 59742 | #define BIF_CFG_DEV2_EPF0_0_CAP_PTR__CAP_PTR__SHIFT 0x0 |
|---|
| 59743 | #define BIF_CFG_DEV2_EPF0_0_CAP_PTR__CAP_PTR_MASK 0xFFL |
|---|
| 59744 | //BIF_CFG_DEV2_EPF0_0_INTERRUPT_LINE |
|---|
| 59745 | #define BIF_CFG_DEV2_EPF0_0_INTERRUPT_LINE__INTERRUPT_LINE__SHIFT 0x0 |
|---|
| 59746 | #define BIF_CFG_DEV2_EPF0_0_INTERRUPT_LINE__INTERRUPT_LINE_MASK 0xFFL |
|---|
| 59747 | //BIF_CFG_DEV2_EPF0_0_INTERRUPT_PIN |
|---|
| 59748 | #define BIF_CFG_DEV2_EPF0_0_INTERRUPT_PIN__INTERRUPT_PIN__SHIFT 0x0 |
|---|
| 59749 | #define BIF_CFG_DEV2_EPF0_0_INTERRUPT_PIN__INTERRUPT_PIN_MASK 0xFFL |
|---|
| 59750 | //BIF_CFG_DEV2_EPF0_0_MIN_GRANT |
|---|
| 59751 | #define BIF_CFG_DEV2_EPF0_0_MIN_GRANT__MIN_GNT__SHIFT 0x0 |
|---|
| 59752 | #define BIF_CFG_DEV2_EPF0_0_MIN_GRANT__MIN_GNT_MASK 0xFFL |
|---|
| 59753 | //BIF_CFG_DEV2_EPF0_0_MAX_LATENCY |
|---|
| 59754 | #define BIF_CFG_DEV2_EPF0_0_MAX_LATENCY__MAX_LAT__SHIFT 0x0 |
|---|
| 59755 | #define BIF_CFG_DEV2_EPF0_0_MAX_LATENCY__MAX_LAT_MASK 0xFFL |
|---|
| 59756 | //BIF_CFG_DEV2_EPF0_0_VENDOR_CAP_LIST |
|---|
| 59757 | #define BIF_CFG_DEV2_EPF0_0_VENDOR_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 59758 | #define BIF_CFG_DEV2_EPF0_0_VENDOR_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
|---|
| 59759 | #define BIF_CFG_DEV2_EPF0_0_VENDOR_CAP_LIST__LENGTH__SHIFT 0x10 |
|---|
| 59760 | #define BIF_CFG_DEV2_EPF0_0_VENDOR_CAP_LIST__CAP_ID_MASK 0x000000FFL |
|---|
| 59761 | #define BIF_CFG_DEV2_EPF0_0_VENDOR_CAP_LIST__NEXT_PTR_MASK 0x0000FF00L |
|---|
| 59762 | #define BIF_CFG_DEV2_EPF0_0_VENDOR_CAP_LIST__LENGTH_MASK 0x00FF0000L |
|---|
| 59763 | //BIF_CFG_DEV2_EPF0_0_ADAPTER_ID_W |
|---|
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| 59842 | //BIF_CFG_DEV2_EPF0_0_DEVICE_CNTL |
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| 59852 | #define BIF_CFG_DEV2_EPF0_0_DEVICE_CNTL__NO_SNOOP_EN__SHIFT 0xb |
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|---|
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|---|
| 59855 | #define BIF_CFG_DEV2_EPF0_0_DEVICE_CNTL__CORR_ERR_EN_MASK 0x0001L |
|---|
| 59856 | #define BIF_CFG_DEV2_EPF0_0_DEVICE_CNTL__NON_FATAL_ERR_EN_MASK 0x0002L |
|---|
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|---|
| 59858 | #define BIF_CFG_DEV2_EPF0_0_DEVICE_CNTL__USR_REPORT_EN_MASK 0x0008L |
|---|
| 59859 | #define BIF_CFG_DEV2_EPF0_0_DEVICE_CNTL__RELAXED_ORD_EN_MASK 0x0010L |
|---|
| 59860 | #define BIF_CFG_DEV2_EPF0_0_DEVICE_CNTL__MAX_PAYLOAD_SIZE_MASK 0x00E0L |
|---|
| 59861 | #define BIF_CFG_DEV2_EPF0_0_DEVICE_CNTL__EXTENDED_TAG_EN_MASK 0x0100L |
|---|
| 59862 | #define BIF_CFG_DEV2_EPF0_0_DEVICE_CNTL__PHANTOM_FUNC_EN_MASK 0x0200L |
|---|
| 59863 | #define BIF_CFG_DEV2_EPF0_0_DEVICE_CNTL__AUX_POWER_PM_EN_MASK 0x0400L |
|---|
| 59864 | #define BIF_CFG_DEV2_EPF0_0_DEVICE_CNTL__NO_SNOOP_EN_MASK 0x0800L |
|---|
| 59865 | #define BIF_CFG_DEV2_EPF0_0_DEVICE_CNTL__MAX_READ_REQUEST_SIZE_MASK 0x7000L |
|---|
| 59866 | #define BIF_CFG_DEV2_EPF0_0_DEVICE_CNTL__INITIATE_FLR_MASK 0x8000L |
|---|
| 59867 | //BIF_CFG_DEV2_EPF0_0_DEVICE_STATUS |
|---|
| 59868 | #define BIF_CFG_DEV2_EPF0_0_DEVICE_STATUS__CORR_ERR__SHIFT 0x0 |
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| 59870 | #define BIF_CFG_DEV2_EPF0_0_DEVICE_STATUS__FATAL_ERR__SHIFT 0x2 |
|---|
| 59871 | #define BIF_CFG_DEV2_EPF0_0_DEVICE_STATUS__USR_DETECTED__SHIFT 0x3 |
|---|
| 59872 | #define BIF_CFG_DEV2_EPF0_0_DEVICE_STATUS__AUX_PWR__SHIFT 0x4 |
|---|
| 59873 | #define BIF_CFG_DEV2_EPF0_0_DEVICE_STATUS__TRANSACTIONS_PEND__SHIFT 0x5 |
|---|
| 59874 | #define BIF_CFG_DEV2_EPF0_0_DEVICE_STATUS__EMER_POWER_REDUCTION_DETECTED__SHIFT 0x6 |
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| 59875 | #define BIF_CFG_DEV2_EPF0_0_DEVICE_STATUS__CORR_ERR_MASK 0x0001L |
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| 59877 | #define BIF_CFG_DEV2_EPF0_0_DEVICE_STATUS__FATAL_ERR_MASK 0x0004L |
|---|
| 59878 | #define BIF_CFG_DEV2_EPF0_0_DEVICE_STATUS__USR_DETECTED_MASK 0x0008L |
|---|
| 59879 | #define BIF_CFG_DEV2_EPF0_0_DEVICE_STATUS__AUX_PWR_MASK 0x0010L |
|---|
| 59880 | #define BIF_CFG_DEV2_EPF0_0_DEVICE_STATUS__TRANSACTIONS_PEND_MASK 0x0020L |
|---|
| 59881 | #define BIF_CFG_DEV2_EPF0_0_DEVICE_STATUS__EMER_POWER_REDUCTION_DETECTED_MASK 0x0040L |
|---|
| 59882 | //BIF_CFG_DEV2_EPF0_0_LINK_CAP |
|---|
| 59883 | #define BIF_CFG_DEV2_EPF0_0_LINK_CAP__LINK_SPEED__SHIFT 0x0 |
|---|
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|---|
| 59885 | #define BIF_CFG_DEV2_EPF0_0_LINK_CAP__PM_SUPPORT__SHIFT 0xa |
|---|
| 59886 | #define BIF_CFG_DEV2_EPF0_0_LINK_CAP__L0S_EXIT_LATENCY__SHIFT 0xc |
|---|
| 59887 | #define BIF_CFG_DEV2_EPF0_0_LINK_CAP__L1_EXIT_LATENCY__SHIFT 0xf |
|---|
| 59888 | #define BIF_CFG_DEV2_EPF0_0_LINK_CAP__CLOCK_POWER_MANAGEMENT__SHIFT 0x12 |
|---|
| 59889 | #define BIF_CFG_DEV2_EPF0_0_LINK_CAP__SURPRISE_DOWN_ERR_REPORTING__SHIFT 0x13 |
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| 59890 | #define BIF_CFG_DEV2_EPF0_0_LINK_CAP__DL_ACTIVE_REPORTING_CAPABLE__SHIFT 0x14 |
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| 59891 | #define BIF_CFG_DEV2_EPF0_0_LINK_CAP__LINK_BW_NOTIFICATION_CAP__SHIFT 0x15 |
|---|
| 59892 | #define BIF_CFG_DEV2_EPF0_0_LINK_CAP__ASPM_OPTIONALITY_COMPLIANCE__SHIFT 0x16 |
|---|
| 59893 | #define BIF_CFG_DEV2_EPF0_0_LINK_CAP__PORT_NUMBER__SHIFT 0x18 |
|---|
| 59894 | #define BIF_CFG_DEV2_EPF0_0_LINK_CAP__LINK_SPEED_MASK 0x0000000FL |
|---|
| 59895 | #define BIF_CFG_DEV2_EPF0_0_LINK_CAP__LINK_WIDTH_MASK 0x000003F0L |
|---|
| 59896 | #define BIF_CFG_DEV2_EPF0_0_LINK_CAP__PM_SUPPORT_MASK 0x00000C00L |
|---|
| 59897 | #define BIF_CFG_DEV2_EPF0_0_LINK_CAP__L0S_EXIT_LATENCY_MASK 0x00007000L |
|---|
| 59898 | #define BIF_CFG_DEV2_EPF0_0_LINK_CAP__L1_EXIT_LATENCY_MASK 0x00038000L |
|---|
| 59899 | #define BIF_CFG_DEV2_EPF0_0_LINK_CAP__CLOCK_POWER_MANAGEMENT_MASK 0x00040000L |
|---|
| 59900 | #define BIF_CFG_DEV2_EPF0_0_LINK_CAP__SURPRISE_DOWN_ERR_REPORTING_MASK 0x00080000L |
|---|
| 59901 | #define BIF_CFG_DEV2_EPF0_0_LINK_CAP__DL_ACTIVE_REPORTING_CAPABLE_MASK 0x00100000L |
|---|
| 59902 | #define BIF_CFG_DEV2_EPF0_0_LINK_CAP__LINK_BW_NOTIFICATION_CAP_MASK 0x00200000L |
|---|
| 59903 | #define BIF_CFG_DEV2_EPF0_0_LINK_CAP__ASPM_OPTIONALITY_COMPLIANCE_MASK 0x00400000L |
|---|
| 59904 | #define BIF_CFG_DEV2_EPF0_0_LINK_CAP__PORT_NUMBER_MASK 0xFF000000L |
|---|
| 59905 | //BIF_CFG_DEV2_EPF0_0_LINK_CNTL |
|---|
| 59906 | #define BIF_CFG_DEV2_EPF0_0_LINK_CNTL__PM_CONTROL__SHIFT 0x0 |
|---|
| 59907 | #define BIF_CFG_DEV2_EPF0_0_LINK_CNTL__PTM_PROP_DELAY_ADAPT_INTER_B__SHIFT 0x2 |
|---|
| 59908 | #define BIF_CFG_DEV2_EPF0_0_LINK_CNTL__READ_CPL_BOUNDARY__SHIFT 0x3 |
|---|
| 59909 | #define BIF_CFG_DEV2_EPF0_0_LINK_CNTL__LINK_DIS__SHIFT 0x4 |
|---|
| 59910 | #define BIF_CFG_DEV2_EPF0_0_LINK_CNTL__RETRAIN_LINK__SHIFT 0x5 |
|---|
| 59911 | #define BIF_CFG_DEV2_EPF0_0_LINK_CNTL__COMMON_CLOCK_CFG__SHIFT 0x6 |
|---|
| 59912 | #define BIF_CFG_DEV2_EPF0_0_LINK_CNTL__EXTENDED_SYNC__SHIFT 0x7 |
|---|
| 59913 | #define BIF_CFG_DEV2_EPF0_0_LINK_CNTL__CLOCK_POWER_MANAGEMENT_EN__SHIFT 0x8 |
|---|
| 59914 | #define BIF_CFG_DEV2_EPF0_0_LINK_CNTL__HW_AUTONOMOUS_WIDTH_DISABLE__SHIFT 0x9 |
|---|
| 59915 | #define BIF_CFG_DEV2_EPF0_0_LINK_CNTL__LINK_BW_MANAGEMENT_INT_EN__SHIFT 0xa |
|---|
| 59916 | #define BIF_CFG_DEV2_EPF0_0_LINK_CNTL__LINK_AUTONOMOUS_BW_INT_EN__SHIFT 0xb |
|---|
| 59917 | #define BIF_CFG_DEV2_EPF0_0_LINK_CNTL__DRS_SIGNALING_CONTROL__SHIFT 0xe |
|---|
| 59918 | #define BIF_CFG_DEV2_EPF0_0_LINK_CNTL__PM_CONTROL_MASK 0x0003L |
|---|
| 59919 | #define BIF_CFG_DEV2_EPF0_0_LINK_CNTL__PTM_PROP_DELAY_ADAPT_INTER_B_MASK 0x0004L |
|---|
| 59920 | #define BIF_CFG_DEV2_EPF0_0_LINK_CNTL__READ_CPL_BOUNDARY_MASK 0x0008L |
|---|
| 59921 | #define BIF_CFG_DEV2_EPF0_0_LINK_CNTL__LINK_DIS_MASK 0x0010L |
|---|
| 59922 | #define BIF_CFG_DEV2_EPF0_0_LINK_CNTL__RETRAIN_LINK_MASK 0x0020L |
|---|
| 59923 | #define BIF_CFG_DEV2_EPF0_0_LINK_CNTL__COMMON_CLOCK_CFG_MASK 0x0040L |
|---|
| 59924 | #define BIF_CFG_DEV2_EPF0_0_LINK_CNTL__EXTENDED_SYNC_MASK 0x0080L |
|---|
| 59925 | #define BIF_CFG_DEV2_EPF0_0_LINK_CNTL__CLOCK_POWER_MANAGEMENT_EN_MASK 0x0100L |
|---|
| 59926 | #define BIF_CFG_DEV2_EPF0_0_LINK_CNTL__HW_AUTONOMOUS_WIDTH_DISABLE_MASK 0x0200L |
|---|
| 59927 | #define BIF_CFG_DEV2_EPF0_0_LINK_CNTL__LINK_BW_MANAGEMENT_INT_EN_MASK 0x0400L |
|---|
| 59928 | #define BIF_CFG_DEV2_EPF0_0_LINK_CNTL__LINK_AUTONOMOUS_BW_INT_EN_MASK 0x0800L |
|---|
| 59929 | #define BIF_CFG_DEV2_EPF0_0_LINK_CNTL__DRS_SIGNALING_CONTROL_MASK 0xC000L |
|---|
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| 59931 | #define BIF_CFG_DEV2_EPF0_0_LINK_STATUS__CURRENT_LINK_SPEED__SHIFT 0x0 |
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| 59943 | #define BIF_CFG_DEV2_EPF0_0_LINK_STATUS__LINK_BW_MANAGEMENT_STATUS_MASK 0x4000L |
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| 59944 | #define BIF_CFG_DEV2_EPF0_0_LINK_STATUS__LINK_AUTONOMOUS_BW_STATUS_MASK 0x8000L |
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| 59962 | #define BIF_CFG_DEV2_EPF0_0_DEVICE_CAP2__MAX_END_END_TLP_PREFIXES__SHIFT 0x16 |
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| 59966 | #define BIF_CFG_DEV2_EPF0_0_DEVICE_CAP2__CPL_TIMEOUT_RANGE_SUPPORTED_MASK 0x0000000FL |
|---|
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|---|
| 59969 | #define BIF_CFG_DEV2_EPF0_0_DEVICE_CAP2__ATOMICOP_ROUTING_SUPPORTED_MASK 0x00000040L |
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| 59971 | #define BIF_CFG_DEV2_EPF0_0_DEVICE_CAP2__ATOMICOP_64CMPLT_SUPPORTED_MASK 0x00000100L |
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| 59972 | #define BIF_CFG_DEV2_EPF0_0_DEVICE_CAP2__CAS128_CMPLT_SUPPORTED_MASK 0x00000200L |
|---|
| 59973 | #define BIF_CFG_DEV2_EPF0_0_DEVICE_CAP2__NO_RO_ENABLED_P2P_PASSING_MASK 0x00000400L |
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| 59974 | #define BIF_CFG_DEV2_EPF0_0_DEVICE_CAP2__LTR_SUPPORTED_MASK 0x00000800L |
|---|
| 59975 | #define BIF_CFG_DEV2_EPF0_0_DEVICE_CAP2__TPH_CPLR_SUPPORTED_MASK 0x00003000L |
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| 59976 | #define BIF_CFG_DEV2_EPF0_0_DEVICE_CAP2__LN_SYSTEM_CLS_MASK 0x0000C000L |
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| 59977 | #define BIF_CFG_DEV2_EPF0_0_DEVICE_CAP2__TEN_BIT_TAG_COMPLETER_SUPPORTED_MASK 0x00010000L |
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| 59978 | #define BIF_CFG_DEV2_EPF0_0_DEVICE_CAP2__TEN_BIT_TAG_REQUESTER_SUPPORTED_MASK 0x00020000L |
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| 59979 | #define BIF_CFG_DEV2_EPF0_0_DEVICE_CAP2__OBFF_SUPPORTED_MASK 0x000C0000L |
|---|
| 59980 | #define BIF_CFG_DEV2_EPF0_0_DEVICE_CAP2__EXTENDED_FMT_FIELD_SUPPORTED_MASK 0x00100000L |
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| 59981 | #define BIF_CFG_DEV2_EPF0_0_DEVICE_CAP2__END_END_TLP_PREFIX_SUPPORTED_MASK 0x00200000L |
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| 59982 | #define BIF_CFG_DEV2_EPF0_0_DEVICE_CAP2__MAX_END_END_TLP_PREFIXES_MASK 0x00C00000L |
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| 59983 | #define BIF_CFG_DEV2_EPF0_0_DEVICE_CAP2__EMER_POWER_REDUCTION_SUPPORTED_MASK 0x03000000L |
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| 59984 | #define BIF_CFG_DEV2_EPF0_0_DEVICE_CAP2__EMER_POWER_REDUCTION_INIT_REQ_MASK 0x04000000L |
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| 59985 | #define BIF_CFG_DEV2_EPF0_0_DEVICE_CAP2__FRS_SUPPORTED_MASK 0x80000000L |
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| 59986 | //BIF_CFG_DEV2_EPF0_0_DEVICE_CNTL2 |
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| 59987 | #define BIF_CFG_DEV2_EPF0_0_DEVICE_CNTL2__CPL_TIMEOUT_VALUE__SHIFT 0x0 |
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| 59990 | #define BIF_CFG_DEV2_EPF0_0_DEVICE_CNTL2__ATOMICOP_REQUEST_EN__SHIFT 0x6 |
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| 59993 | #define BIF_CFG_DEV2_EPF0_0_DEVICE_CNTL2__IDO_COMPLETION_ENABLE__SHIFT 0x9 |
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| 59994 | #define BIF_CFG_DEV2_EPF0_0_DEVICE_CNTL2__LTR_EN__SHIFT 0xa |
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| 59997 | #define BIF_CFG_DEV2_EPF0_0_DEVICE_CNTL2__OBFF_EN__SHIFT 0xd |
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| 59998 | #define BIF_CFG_DEV2_EPF0_0_DEVICE_CNTL2__END_END_TLP_PREFIX_BLOCKING__SHIFT 0xf |
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| 59999 | #define BIF_CFG_DEV2_EPF0_0_DEVICE_CNTL2__CPL_TIMEOUT_VALUE_MASK 0x000FL |
|---|
| 60000 | #define BIF_CFG_DEV2_EPF0_0_DEVICE_CNTL2__CPL_TIMEOUT_DIS_MASK 0x0010L |
|---|
| 60001 | #define BIF_CFG_DEV2_EPF0_0_DEVICE_CNTL2__ARI_FORWARDING_EN_MASK 0x0020L |
|---|
| 60002 | #define BIF_CFG_DEV2_EPF0_0_DEVICE_CNTL2__ATOMICOP_REQUEST_EN_MASK 0x0040L |
|---|
| 60003 | #define BIF_CFG_DEV2_EPF0_0_DEVICE_CNTL2__ATOMICOP_EGRESS_BLOCKING_MASK 0x0080L |
|---|
| 60004 | #define BIF_CFG_DEV2_EPF0_0_DEVICE_CNTL2__IDO_REQUEST_ENABLE_MASK 0x0100L |
|---|
| 60005 | #define BIF_CFG_DEV2_EPF0_0_DEVICE_CNTL2__IDO_COMPLETION_ENABLE_MASK 0x0200L |
|---|
| 60006 | #define BIF_CFG_DEV2_EPF0_0_DEVICE_CNTL2__LTR_EN_MASK 0x0400L |
|---|
| 60007 | #define BIF_CFG_DEV2_EPF0_0_DEVICE_CNTL2__EMER_POWER_REDUCTION_REQUEST_MASK 0x0800L |
|---|
| 60008 | #define BIF_CFG_DEV2_EPF0_0_DEVICE_CNTL2__TEN_BIT_TAG_REQUESTER_ENABLE_MASK 0x1000L |
|---|
| 60009 | #define BIF_CFG_DEV2_EPF0_0_DEVICE_CNTL2__OBFF_EN_MASK 0x6000L |
|---|
| 60010 | #define BIF_CFG_DEV2_EPF0_0_DEVICE_CNTL2__END_END_TLP_PREFIX_BLOCKING_MASK 0x8000L |
|---|
| 60011 | //BIF_CFG_DEV2_EPF0_0_DEVICE_STATUS2 |
|---|
| 60012 | #define BIF_CFG_DEV2_EPF0_0_DEVICE_STATUS2__RESERVED__SHIFT 0x0 |
|---|
| 60013 | #define BIF_CFG_DEV2_EPF0_0_DEVICE_STATUS2__RESERVED_MASK 0xFFFFL |
|---|
| 60014 | //BIF_CFG_DEV2_EPF0_0_LINK_CAP2 |
|---|
| 60015 | #define BIF_CFG_DEV2_EPF0_0_LINK_CAP2__SUPPORTED_LINK_SPEED__SHIFT 0x1 |
|---|
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|---|
| 60017 | #define BIF_CFG_DEV2_EPF0_0_LINK_CAP2__LOWER_SKP_OS_GEN_SUPPORT__SHIFT 0x9 |
|---|
| 60018 | #define BIF_CFG_DEV2_EPF0_0_LINK_CAP2__LOWER_SKP_OS_RCV_SUPPORT__SHIFT 0x10 |
|---|
| 60019 | #define BIF_CFG_DEV2_EPF0_0_LINK_CAP2__RTM1_PRESENCE_DET_SUPPORT__SHIFT 0x17 |
|---|
| 60020 | #define BIF_CFG_DEV2_EPF0_0_LINK_CAP2__RTM2_PRESENCE_DET_SUPPORT__SHIFT 0x18 |
|---|
| 60021 | #define BIF_CFG_DEV2_EPF0_0_LINK_CAP2__DRS_SUPPORTED__SHIFT 0x1f |
|---|
| 60022 | #define BIF_CFG_DEV2_EPF0_0_LINK_CAP2__SUPPORTED_LINK_SPEED_MASK 0x000000FEL |
|---|
| 60023 | #define BIF_CFG_DEV2_EPF0_0_LINK_CAP2__CROSSLINK_SUPPORTED_MASK 0x00000100L |
|---|
| 60024 | #define BIF_CFG_DEV2_EPF0_0_LINK_CAP2__LOWER_SKP_OS_GEN_SUPPORT_MASK 0x0000FE00L |
|---|
| 60025 | #define BIF_CFG_DEV2_EPF0_0_LINK_CAP2__LOWER_SKP_OS_RCV_SUPPORT_MASK 0x007F0000L |
|---|
| 60026 | #define BIF_CFG_DEV2_EPF0_0_LINK_CAP2__RTM1_PRESENCE_DET_SUPPORT_MASK 0x00800000L |
|---|
| 60027 | #define BIF_CFG_DEV2_EPF0_0_LINK_CAP2__RTM2_PRESENCE_DET_SUPPORT_MASK 0x01000000L |
|---|
| 60028 | #define BIF_CFG_DEV2_EPF0_0_LINK_CAP2__DRS_SUPPORTED_MASK 0x80000000L |
|---|
| 60029 | //BIF_CFG_DEV2_EPF0_0_LINK_CNTL2 |
|---|
| 60030 | #define BIF_CFG_DEV2_EPF0_0_LINK_CNTL2__TARGET_LINK_SPEED__SHIFT 0x0 |
|---|
| 60031 | #define BIF_CFG_DEV2_EPF0_0_LINK_CNTL2__ENTER_COMPLIANCE__SHIFT 0x4 |
|---|
| 60032 | #define BIF_CFG_DEV2_EPF0_0_LINK_CNTL2__HW_AUTONOMOUS_SPEED_DISABLE__SHIFT 0x5 |
|---|
| 60033 | #define BIF_CFG_DEV2_EPF0_0_LINK_CNTL2__SELECTABLE_DEEMPHASIS__SHIFT 0x6 |
|---|
| 60034 | #define BIF_CFG_DEV2_EPF0_0_LINK_CNTL2__XMIT_MARGIN__SHIFT 0x7 |
|---|
| 60035 | #define BIF_CFG_DEV2_EPF0_0_LINK_CNTL2__ENTER_MOD_COMPLIANCE__SHIFT 0xa |
|---|
| 60036 | #define BIF_CFG_DEV2_EPF0_0_LINK_CNTL2__COMPLIANCE_SOS__SHIFT 0xb |
|---|
| 60037 | #define BIF_CFG_DEV2_EPF0_0_LINK_CNTL2__COMPLIANCE_DEEMPHASIS__SHIFT 0xc |
|---|
| 60038 | #define BIF_CFG_DEV2_EPF0_0_LINK_CNTL2__TARGET_LINK_SPEED_MASK 0x000FL |
|---|
| 60039 | #define BIF_CFG_DEV2_EPF0_0_LINK_CNTL2__ENTER_COMPLIANCE_MASK 0x0010L |
|---|
| 60040 | #define BIF_CFG_DEV2_EPF0_0_LINK_CNTL2__HW_AUTONOMOUS_SPEED_DISABLE_MASK 0x0020L |
|---|
| 60041 | #define BIF_CFG_DEV2_EPF0_0_LINK_CNTL2__SELECTABLE_DEEMPHASIS_MASK 0x0040L |
|---|
| 60042 | #define BIF_CFG_DEV2_EPF0_0_LINK_CNTL2__XMIT_MARGIN_MASK 0x0380L |
|---|
| 60043 | #define BIF_CFG_DEV2_EPF0_0_LINK_CNTL2__ENTER_MOD_COMPLIANCE_MASK 0x0400L |
|---|
| 60044 | #define BIF_CFG_DEV2_EPF0_0_LINK_CNTL2__COMPLIANCE_SOS_MASK 0x0800L |
|---|
| 60045 | #define BIF_CFG_DEV2_EPF0_0_LINK_CNTL2__COMPLIANCE_DEEMPHASIS_MASK 0xF000L |
|---|
| 60046 | //BIF_CFG_DEV2_EPF0_0_LINK_STATUS2 |
|---|
| 60047 | #define BIF_CFG_DEV2_EPF0_0_LINK_STATUS2__CUR_DEEMPHASIS_LEVEL__SHIFT 0x0 |
|---|
| 60048 | #define BIF_CFG_DEV2_EPF0_0_LINK_STATUS2__EQUALIZATION_COMPLETE_8GT__SHIFT 0x1 |
|---|
| 60049 | #define BIF_CFG_DEV2_EPF0_0_LINK_STATUS2__EQUALIZATION_PHASE1_SUCCESS_8GT__SHIFT 0x2 |
|---|
| 60050 | #define BIF_CFG_DEV2_EPF0_0_LINK_STATUS2__EQUALIZATION_PHASE2_SUCCESS_8GT__SHIFT 0x3 |
|---|
| 60051 | #define BIF_CFG_DEV2_EPF0_0_LINK_STATUS2__EQUALIZATION_PHASE3_SUCCESS_8GT__SHIFT 0x4 |
|---|
| 60052 | #define BIF_CFG_DEV2_EPF0_0_LINK_STATUS2__LINK_EQUALIZATION_REQUEST_8GT__SHIFT 0x5 |
|---|
| 60053 | #define BIF_CFG_DEV2_EPF0_0_LINK_STATUS2__RTM1_PRESENCE_DET__SHIFT 0x6 |
|---|
| 60054 | #define BIF_CFG_DEV2_EPF0_0_LINK_STATUS2__RTM2_PRESENCE_DET__SHIFT 0x7 |
|---|
| 60055 | #define BIF_CFG_DEV2_EPF0_0_LINK_STATUS2__CROSSLINK_RESOLUTION__SHIFT 0x8 |
|---|
| 60056 | #define BIF_CFG_DEV2_EPF0_0_LINK_STATUS2__DOWNSTREAM_COMPONENT_PRESENCE__SHIFT 0xc |
|---|
| 60057 | #define BIF_CFG_DEV2_EPF0_0_LINK_STATUS2__DRS_MESSAGE_RECEIVED__SHIFT 0xf |
|---|
| 60058 | #define BIF_CFG_DEV2_EPF0_0_LINK_STATUS2__CUR_DEEMPHASIS_LEVEL_MASK 0x0001L |
|---|
| 60059 | #define BIF_CFG_DEV2_EPF0_0_LINK_STATUS2__EQUALIZATION_COMPLETE_8GT_MASK 0x0002L |
|---|
| 60060 | #define BIF_CFG_DEV2_EPF0_0_LINK_STATUS2__EQUALIZATION_PHASE1_SUCCESS_8GT_MASK 0x0004L |
|---|
| 60061 | #define BIF_CFG_DEV2_EPF0_0_LINK_STATUS2__EQUALIZATION_PHASE2_SUCCESS_8GT_MASK 0x0008L |
|---|
| 60062 | #define BIF_CFG_DEV2_EPF0_0_LINK_STATUS2__EQUALIZATION_PHASE3_SUCCESS_8GT_MASK 0x0010L |
|---|
| 60063 | #define BIF_CFG_DEV2_EPF0_0_LINK_STATUS2__LINK_EQUALIZATION_REQUEST_8GT_MASK 0x0020L |
|---|
| 60064 | #define BIF_CFG_DEV2_EPF0_0_LINK_STATUS2__RTM1_PRESENCE_DET_MASK 0x0040L |
|---|
| 60065 | #define BIF_CFG_DEV2_EPF0_0_LINK_STATUS2__RTM2_PRESENCE_DET_MASK 0x0080L |
|---|
| 60066 | #define BIF_CFG_DEV2_EPF0_0_LINK_STATUS2__CROSSLINK_RESOLUTION_MASK 0x0300L |
|---|
| 60067 | #define BIF_CFG_DEV2_EPF0_0_LINK_STATUS2__DOWNSTREAM_COMPONENT_PRESENCE_MASK 0x7000L |
|---|
| 60068 | #define BIF_CFG_DEV2_EPF0_0_LINK_STATUS2__DRS_MESSAGE_RECEIVED_MASK 0x8000L |
|---|
| 60069 | //BIF_CFG_DEV2_EPF0_0_MSI_CAP_LIST |
|---|
| 60070 | #define BIF_CFG_DEV2_EPF0_0_MSI_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 60071 | #define BIF_CFG_DEV2_EPF0_0_MSI_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
|---|
| 60072 | #define BIF_CFG_DEV2_EPF0_0_MSI_CAP_LIST__CAP_ID_MASK 0x00FFL |
|---|
| 60073 | #define BIF_CFG_DEV2_EPF0_0_MSI_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
|---|
| 60074 | //BIF_CFG_DEV2_EPF0_0_MSI_MSG_CNTL |
|---|
| 60075 | #define BIF_CFG_DEV2_EPF0_0_MSI_MSG_CNTL__MSI_EN__SHIFT 0x0 |
|---|
| 60076 | #define BIF_CFG_DEV2_EPF0_0_MSI_MSG_CNTL__MSI_MULTI_CAP__SHIFT 0x1 |
|---|
| 60077 | #define BIF_CFG_DEV2_EPF0_0_MSI_MSG_CNTL__MSI_MULTI_EN__SHIFT 0x4 |
|---|
| 60078 | #define BIF_CFG_DEV2_EPF0_0_MSI_MSG_CNTL__MSI_64BIT__SHIFT 0x7 |
|---|
| 60079 | #define BIF_CFG_DEV2_EPF0_0_MSI_MSG_CNTL__MSI_PERVECTOR_MASKING_CAP__SHIFT 0x8 |
|---|
| 60080 | #define BIF_CFG_DEV2_EPF0_0_MSI_MSG_CNTL__MSI_EXT_MSG_DATA_CAP__SHIFT 0x9 |
|---|
| 60081 | #define BIF_CFG_DEV2_EPF0_0_MSI_MSG_CNTL__MSI_EXT_MSG_DATA_EN__SHIFT 0xa |
|---|
| 60082 | #define BIF_CFG_DEV2_EPF0_0_MSI_MSG_CNTL__MSI_EN_MASK 0x0001L |
|---|
| 60083 | #define BIF_CFG_DEV2_EPF0_0_MSI_MSG_CNTL__MSI_MULTI_CAP_MASK 0x000EL |
|---|
| 60084 | #define BIF_CFG_DEV2_EPF0_0_MSI_MSG_CNTL__MSI_MULTI_EN_MASK 0x0070L |
|---|
| 60085 | #define BIF_CFG_DEV2_EPF0_0_MSI_MSG_CNTL__MSI_64BIT_MASK 0x0080L |
|---|
| 60086 | #define BIF_CFG_DEV2_EPF0_0_MSI_MSG_CNTL__MSI_PERVECTOR_MASKING_CAP_MASK 0x0100L |
|---|
| 60087 | #define BIF_CFG_DEV2_EPF0_0_MSI_MSG_CNTL__MSI_EXT_MSG_DATA_CAP_MASK 0x0200L |
|---|
| 60088 | #define BIF_CFG_DEV2_EPF0_0_MSI_MSG_CNTL__MSI_EXT_MSG_DATA_EN_MASK 0x0400L |
|---|
| 60089 | //BIF_CFG_DEV2_EPF0_0_MSI_MSG_ADDR_LO |
|---|
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| 60161 | //BIF_CFG_DEV2_EPF0_0_PCIE_VC_ENH_CAP_LIST |
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| 60162 | #define BIF_CFG_DEV2_EPF0_0_PCIE_VC_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
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| 60165 | #define BIF_CFG_DEV2_EPF0_0_PCIE_VC_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 60166 | #define BIF_CFG_DEV2_EPF0_0_PCIE_VC_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
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| 60168 | //BIF_CFG_DEV2_EPF0_0_PCIE_PORT_VC_CAP_REG1 |
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| 60172 | #define BIF_CFG_DEV2_EPF0_0_PCIE_PORT_VC_CAP_REG1__PORT_ARB_TABLE_ENTRY_SIZE__SHIFT 0xa |
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| 60173 | #define BIF_CFG_DEV2_EPF0_0_PCIE_PORT_VC_CAP_REG1__EXT_VC_COUNT_MASK 0x00000007L |
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| 60174 | #define BIF_CFG_DEV2_EPF0_0_PCIE_PORT_VC_CAP_REG1__LOW_PRIORITY_EXT_VC_COUNT_MASK 0x00000070L |
|---|
| 60175 | #define BIF_CFG_DEV2_EPF0_0_PCIE_PORT_VC_CAP_REG1__REF_CLK_MASK 0x00000300L |
|---|
| 60176 | #define BIF_CFG_DEV2_EPF0_0_PCIE_PORT_VC_CAP_REG1__PORT_ARB_TABLE_ENTRY_SIZE_MASK 0x00000C00L |
|---|
| 60177 | //BIF_CFG_DEV2_EPF0_0_PCIE_PORT_VC_CAP_REG2 |
|---|
| 60178 | #define BIF_CFG_DEV2_EPF0_0_PCIE_PORT_VC_CAP_REG2__VC_ARB_CAP__SHIFT 0x0 |
|---|
| 60179 | #define BIF_CFG_DEV2_EPF0_0_PCIE_PORT_VC_CAP_REG2__VC_ARB_TABLE_OFFSET__SHIFT 0x18 |
|---|
| 60180 | #define BIF_CFG_DEV2_EPF0_0_PCIE_PORT_VC_CAP_REG2__VC_ARB_CAP_MASK 0x000000FFL |
|---|
| 60181 | #define BIF_CFG_DEV2_EPF0_0_PCIE_PORT_VC_CAP_REG2__VC_ARB_TABLE_OFFSET_MASK 0xFF000000L |
|---|
| 60182 | //BIF_CFG_DEV2_EPF0_0_PCIE_PORT_VC_CNTL |
|---|
| 60183 | #define BIF_CFG_DEV2_EPF0_0_PCIE_PORT_VC_CNTL__LOAD_VC_ARB_TABLE__SHIFT 0x0 |
|---|
| 60184 | #define BIF_CFG_DEV2_EPF0_0_PCIE_PORT_VC_CNTL__VC_ARB_SELECT__SHIFT 0x1 |
|---|
| 60185 | #define BIF_CFG_DEV2_EPF0_0_PCIE_PORT_VC_CNTL__LOAD_VC_ARB_TABLE_MASK 0x0001L |
|---|
| 60186 | #define BIF_CFG_DEV2_EPF0_0_PCIE_PORT_VC_CNTL__VC_ARB_SELECT_MASK 0x000EL |
|---|
| 60187 | //BIF_CFG_DEV2_EPF0_0_PCIE_PORT_VC_STATUS |
|---|
| 60188 | #define BIF_CFG_DEV2_EPF0_0_PCIE_PORT_VC_STATUS__VC_ARB_TABLE_STATUS__SHIFT 0x0 |
|---|
| 60189 | #define BIF_CFG_DEV2_EPF0_0_PCIE_PORT_VC_STATUS__VC_ARB_TABLE_STATUS_MASK 0x0001L |
|---|
| 60190 | //BIF_CFG_DEV2_EPF0_0_PCIE_VC0_RESOURCE_CAP |
|---|
| 60191 | #define BIF_CFG_DEV2_EPF0_0_PCIE_VC0_RESOURCE_CAP__PORT_ARB_CAP__SHIFT 0x0 |
|---|
| 60192 | #define BIF_CFG_DEV2_EPF0_0_PCIE_VC0_RESOURCE_CAP__REJECT_SNOOP_TRANS__SHIFT 0xf |
|---|
| 60193 | #define BIF_CFG_DEV2_EPF0_0_PCIE_VC0_RESOURCE_CAP__MAX_TIME_SLOTS__SHIFT 0x10 |
|---|
| 60194 | #define BIF_CFG_DEV2_EPF0_0_PCIE_VC0_RESOURCE_CAP__PORT_ARB_TABLE_OFFSET__SHIFT 0x18 |
|---|
| 60195 | #define BIF_CFG_DEV2_EPF0_0_PCIE_VC0_RESOURCE_CAP__PORT_ARB_CAP_MASK 0x000000FFL |
|---|
| 60196 | #define BIF_CFG_DEV2_EPF0_0_PCIE_VC0_RESOURCE_CAP__REJECT_SNOOP_TRANS_MASK 0x00008000L |
|---|
| 60197 | #define BIF_CFG_DEV2_EPF0_0_PCIE_VC0_RESOURCE_CAP__MAX_TIME_SLOTS_MASK 0x007F0000L |
|---|
| 60198 | #define BIF_CFG_DEV2_EPF0_0_PCIE_VC0_RESOURCE_CAP__PORT_ARB_TABLE_OFFSET_MASK 0xFF000000L |
|---|
| 60199 | //BIF_CFG_DEV2_EPF0_0_PCIE_VC0_RESOURCE_CNTL |
|---|
| 60200 | #define BIF_CFG_DEV2_EPF0_0_PCIE_VC0_RESOURCE_CNTL__TC_VC_MAP_TC0__SHIFT 0x0 |
|---|
| 60201 | #define BIF_CFG_DEV2_EPF0_0_PCIE_VC0_RESOURCE_CNTL__TC_VC_MAP_TC1_7__SHIFT 0x1 |
|---|
| 60202 | #define BIF_CFG_DEV2_EPF0_0_PCIE_VC0_RESOURCE_CNTL__LOAD_PORT_ARB_TABLE__SHIFT 0x10 |
|---|
| 60203 | #define BIF_CFG_DEV2_EPF0_0_PCIE_VC0_RESOURCE_CNTL__PORT_ARB_SELECT__SHIFT 0x11 |
|---|
| 60204 | #define BIF_CFG_DEV2_EPF0_0_PCIE_VC0_RESOURCE_CNTL__VC_ID__SHIFT 0x18 |
|---|
| 60205 | #define BIF_CFG_DEV2_EPF0_0_PCIE_VC0_RESOURCE_CNTL__VC_ENABLE__SHIFT 0x1f |
|---|
| 60206 | #define BIF_CFG_DEV2_EPF0_0_PCIE_VC0_RESOURCE_CNTL__TC_VC_MAP_TC0_MASK 0x00000001L |
|---|
| 60207 | #define BIF_CFG_DEV2_EPF0_0_PCIE_VC0_RESOURCE_CNTL__TC_VC_MAP_TC1_7_MASK 0x000000FEL |
|---|
| 60208 | #define BIF_CFG_DEV2_EPF0_0_PCIE_VC0_RESOURCE_CNTL__LOAD_PORT_ARB_TABLE_MASK 0x00010000L |
|---|
| 60209 | #define BIF_CFG_DEV2_EPF0_0_PCIE_VC0_RESOURCE_CNTL__PORT_ARB_SELECT_MASK 0x000E0000L |
|---|
| 60210 | #define BIF_CFG_DEV2_EPF0_0_PCIE_VC0_RESOURCE_CNTL__VC_ID_MASK 0x07000000L |
|---|
| 60211 | #define BIF_CFG_DEV2_EPF0_0_PCIE_VC0_RESOURCE_CNTL__VC_ENABLE_MASK 0x80000000L |
|---|
| 60212 | //BIF_CFG_DEV2_EPF0_0_PCIE_VC0_RESOURCE_STATUS |
|---|
| 60213 | #define BIF_CFG_DEV2_EPF0_0_PCIE_VC0_RESOURCE_STATUS__PORT_ARB_TABLE_STATUS__SHIFT 0x0 |
|---|
| 60214 | #define BIF_CFG_DEV2_EPF0_0_PCIE_VC0_RESOURCE_STATUS__VC_NEGOTIATION_PENDING__SHIFT 0x1 |
|---|
| 60215 | #define BIF_CFG_DEV2_EPF0_0_PCIE_VC0_RESOURCE_STATUS__PORT_ARB_TABLE_STATUS_MASK 0x0001L |
|---|
| 60216 | #define BIF_CFG_DEV2_EPF0_0_PCIE_VC0_RESOURCE_STATUS__VC_NEGOTIATION_PENDING_MASK 0x0002L |
|---|
| 60217 | //BIF_CFG_DEV2_EPF0_0_PCIE_VC1_RESOURCE_CAP |
|---|
| 60218 | #define BIF_CFG_DEV2_EPF0_0_PCIE_VC1_RESOURCE_CAP__PORT_ARB_CAP__SHIFT 0x0 |
|---|
| 60219 | #define BIF_CFG_DEV2_EPF0_0_PCIE_VC1_RESOURCE_CAP__REJECT_SNOOP_TRANS__SHIFT 0xf |
|---|
| 60220 | #define BIF_CFG_DEV2_EPF0_0_PCIE_VC1_RESOURCE_CAP__MAX_TIME_SLOTS__SHIFT 0x10 |
|---|
| 60221 | #define BIF_CFG_DEV2_EPF0_0_PCIE_VC1_RESOURCE_CAP__PORT_ARB_TABLE_OFFSET__SHIFT 0x18 |
|---|
| 60222 | #define BIF_CFG_DEV2_EPF0_0_PCIE_VC1_RESOURCE_CAP__PORT_ARB_CAP_MASK 0x000000FFL |
|---|
| 60223 | #define BIF_CFG_DEV2_EPF0_0_PCIE_VC1_RESOURCE_CAP__REJECT_SNOOP_TRANS_MASK 0x00008000L |
|---|
| 60224 | #define BIF_CFG_DEV2_EPF0_0_PCIE_VC1_RESOURCE_CAP__MAX_TIME_SLOTS_MASK 0x003F0000L |
|---|
| 60225 | #define BIF_CFG_DEV2_EPF0_0_PCIE_VC1_RESOURCE_CAP__PORT_ARB_TABLE_OFFSET_MASK 0xFF000000L |
|---|
| 60226 | //BIF_CFG_DEV2_EPF0_0_PCIE_VC1_RESOURCE_CNTL |
|---|
| 60227 | #define BIF_CFG_DEV2_EPF0_0_PCIE_VC1_RESOURCE_CNTL__TC_VC_MAP_TC0__SHIFT 0x0 |
|---|
| 60228 | #define BIF_CFG_DEV2_EPF0_0_PCIE_VC1_RESOURCE_CNTL__TC_VC_MAP_TC1_7__SHIFT 0x1 |
|---|
| 60229 | #define BIF_CFG_DEV2_EPF0_0_PCIE_VC1_RESOURCE_CNTL__LOAD_PORT_ARB_TABLE__SHIFT 0x10 |
|---|
| 60230 | #define BIF_CFG_DEV2_EPF0_0_PCIE_VC1_RESOURCE_CNTL__PORT_ARB_SELECT__SHIFT 0x11 |
|---|
| 60231 | #define BIF_CFG_DEV2_EPF0_0_PCIE_VC1_RESOURCE_CNTL__VC_ID__SHIFT 0x18 |
|---|
| 60232 | #define BIF_CFG_DEV2_EPF0_0_PCIE_VC1_RESOURCE_CNTL__VC_ENABLE__SHIFT 0x1f |
|---|
| 60233 | #define BIF_CFG_DEV2_EPF0_0_PCIE_VC1_RESOURCE_CNTL__TC_VC_MAP_TC0_MASK 0x00000001L |
|---|
| 60234 | #define BIF_CFG_DEV2_EPF0_0_PCIE_VC1_RESOURCE_CNTL__TC_VC_MAP_TC1_7_MASK 0x000000FEL |
|---|
| 60235 | #define BIF_CFG_DEV2_EPF0_0_PCIE_VC1_RESOURCE_CNTL__LOAD_PORT_ARB_TABLE_MASK 0x00010000L |
|---|
| 60236 | #define BIF_CFG_DEV2_EPF0_0_PCIE_VC1_RESOURCE_CNTL__PORT_ARB_SELECT_MASK 0x000E0000L |
|---|
| 60237 | #define BIF_CFG_DEV2_EPF0_0_PCIE_VC1_RESOURCE_CNTL__VC_ID_MASK 0x07000000L |
|---|
| 60238 | #define BIF_CFG_DEV2_EPF0_0_PCIE_VC1_RESOURCE_CNTL__VC_ENABLE_MASK 0x80000000L |
|---|
| 60239 | //BIF_CFG_DEV2_EPF0_0_PCIE_VC1_RESOURCE_STATUS |
|---|
| 60240 | #define BIF_CFG_DEV2_EPF0_0_PCIE_VC1_RESOURCE_STATUS__PORT_ARB_TABLE_STATUS__SHIFT 0x0 |
|---|
| 60241 | #define BIF_CFG_DEV2_EPF0_0_PCIE_VC1_RESOURCE_STATUS__VC_NEGOTIATION_PENDING__SHIFT 0x1 |
|---|
| 60242 | #define BIF_CFG_DEV2_EPF0_0_PCIE_VC1_RESOURCE_STATUS__PORT_ARB_TABLE_STATUS_MASK 0x0001L |
|---|
| 60243 | #define BIF_CFG_DEV2_EPF0_0_PCIE_VC1_RESOURCE_STATUS__VC_NEGOTIATION_PENDING_MASK 0x0002L |
|---|
| 60244 | //BIF_CFG_DEV2_EPF0_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST |
|---|
| 60245 | #define BIF_CFG_DEV2_EPF0_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 60246 | #define BIF_CFG_DEV2_EPF0_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
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| 60501 | #define BIF_CFG_DEV2_EPF0_0_PCIE_BAR6_CAP__BAR_SIZE_SUPPORTED__SHIFT 0x4 |
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| 60504 | #define BIF_CFG_DEV2_EPF0_0_PCIE_BAR6_CNTL__BAR_INDEX__SHIFT 0x0 |
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| 60511 | #define BIF_CFG_DEV2_EPF0_0_PCIE_BAR6_CNTL__BAR_SIZE_SUPPORTED_UPPER_MASK 0xFFFF0000L |
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| 60512 | //BIF_CFG_DEV2_EPF0_0_PCIE_PWR_BUDGET_ENH_CAP_LIST |
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|---|
| 60518 | #define BIF_CFG_DEV2_EPF0_0_PCIE_PWR_BUDGET_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 60519 | //BIF_CFG_DEV2_EPF0_0_PCIE_PWR_BUDGET_DATA_SELECT |
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| 60520 | #define BIF_CFG_DEV2_EPF0_0_PCIE_PWR_BUDGET_DATA_SELECT__DATA_SELECT__SHIFT 0x0 |
|---|
| 60521 | #define BIF_CFG_DEV2_EPF0_0_PCIE_PWR_BUDGET_DATA_SELECT__DATA_SELECT_MASK 0xFFL |
|---|
| 60522 | //BIF_CFG_DEV2_EPF0_0_PCIE_PWR_BUDGET_DATA |
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| 60523 | #define BIF_CFG_DEV2_EPF0_0_PCIE_PWR_BUDGET_DATA__BASE_POWER__SHIFT 0x0 |
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| 60526 | #define BIF_CFG_DEV2_EPF0_0_PCIE_PWR_BUDGET_DATA__PM_STATE__SHIFT 0xd |
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| 60527 | #define BIF_CFG_DEV2_EPF0_0_PCIE_PWR_BUDGET_DATA__TYPE__SHIFT 0xf |
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| 60528 | #define BIF_CFG_DEV2_EPF0_0_PCIE_PWR_BUDGET_DATA__POWER_RAIL__SHIFT 0x12 |
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| 60529 | #define BIF_CFG_DEV2_EPF0_0_PCIE_PWR_BUDGET_DATA__BASE_POWER_MASK 0x000000FFL |
|---|
| 60530 | #define BIF_CFG_DEV2_EPF0_0_PCIE_PWR_BUDGET_DATA__DATA_SCALE_MASK 0x00000300L |
|---|
| 60531 | #define BIF_CFG_DEV2_EPF0_0_PCIE_PWR_BUDGET_DATA__PM_SUB_STATE_MASK 0x00001C00L |
|---|
| 60532 | #define BIF_CFG_DEV2_EPF0_0_PCIE_PWR_BUDGET_DATA__PM_STATE_MASK 0x00006000L |
|---|
| 60533 | #define BIF_CFG_DEV2_EPF0_0_PCIE_PWR_BUDGET_DATA__TYPE_MASK 0x00038000L |
|---|
| 60534 | #define BIF_CFG_DEV2_EPF0_0_PCIE_PWR_BUDGET_DATA__POWER_RAIL_MASK 0x001C0000L |
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| 60535 | //BIF_CFG_DEV2_EPF0_0_PCIE_PWR_BUDGET_CAP |
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| 60536 | #define BIF_CFG_DEV2_EPF0_0_PCIE_PWR_BUDGET_CAP__SYSTEM_ALLOCATED__SHIFT 0x0 |
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| 60537 | #define BIF_CFG_DEV2_EPF0_0_PCIE_PWR_BUDGET_CAP__SYSTEM_ALLOCATED_MASK 0x01L |
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| 60538 | //BIF_CFG_DEV2_EPF0_0_PCIE_DPA_ENH_CAP_LIST |
|---|
| 60539 | #define BIF_CFG_DEV2_EPF0_0_PCIE_DPA_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 60540 | #define BIF_CFG_DEV2_EPF0_0_PCIE_DPA_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 60541 | #define BIF_CFG_DEV2_EPF0_0_PCIE_DPA_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
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| 60542 | #define BIF_CFG_DEV2_EPF0_0_PCIE_DPA_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
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| 60804 | #define BIF_CFG_DEV2_EPF0_0_PCIE_PASID_CAP__MAX_PASID_WIDTH_MASK 0x1F00L |
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| 60808 | #define BIF_CFG_DEV2_EPF0_0_PCIE_PASID_CNTL__PASID_PRIV_MODE_SUPPORTED_ENABLE__SHIFT 0x2 |
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| 60809 | #define BIF_CFG_DEV2_EPF0_0_PCIE_PASID_CNTL__PASID_ENABLE_MASK 0x0001L |
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| 60810 | #define BIF_CFG_DEV2_EPF0_0_PCIE_PASID_CNTL__PASID_EXE_PERMISSION_ENABLE_MASK 0x0002L |
|---|
| 60811 | #define BIF_CFG_DEV2_EPF0_0_PCIE_PASID_CNTL__PASID_PRIV_MODE_SUPPORTED_ENABLE_MASK 0x0004L |
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| 60812 | //BIF_CFG_DEV2_EPF0_0_PCIE_LTR_ENH_CAP_LIST |
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| 60813 | #define BIF_CFG_DEV2_EPF0_0_PCIE_LTR_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
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| 60816 | #define BIF_CFG_DEV2_EPF0_0_PCIE_LTR_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
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| 60817 | #define BIF_CFG_DEV2_EPF0_0_PCIE_LTR_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
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| 60823 | #define BIF_CFG_DEV2_EPF0_0_PCIE_LTR_CAP__LTR_MAX_NS_LATENCY_SCALE__SHIFT 0x1a |
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| 61332 | #define BIF_CFG_DEV2_EPF1_0_STATUS__MASTER_DATA_PARITY_ERROR_MASK 0x0100L |
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| 61334 | #define BIF_CFG_DEV2_EPF1_0_STATUS__SIGNAL_TARGET_ABORT_MASK 0x0800L |
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| 61352 | #define BIF_CFG_DEV2_EPF1_0_BASE_CLASS__BASE_CLASS_MASK 0xFFL |
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| 61353 | //BIF_CFG_DEV2_EPF1_0_CACHE_LINE |
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| 61368 | #define BIF_CFG_DEV2_EPF1_0_BIST__BIST_COMP_MASK 0x0FL |
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| 61370 | #define BIF_CFG_DEV2_EPF1_0_BIST__BIST_CAP_MASK 0x80L |
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| 61391 | #define BIF_CFG_DEV2_EPF1_0_CARDBUS_CIS_PTR__CARDBUS_CIS_PTR_MASK 0xFFFFFFFFL |
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| 61392 | //BIF_CFG_DEV2_EPF1_0_ADAPTER_ID |
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| 61423 | #define BIF_CFG_DEV2_EPF1_0_ADAPTER_ID_W__SUBSYSTEM_VENDOR_ID__SHIFT 0x0 |
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| 61426 | #define BIF_CFG_DEV2_EPF1_0_ADAPTER_ID_W__SUBSYSTEM_ID_MASK 0xFFFF0000L |
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|---|
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| 61512 | #define BIF_CFG_DEV2_EPF1_0_DEVICE_CAP__CAPTURED_SLOT_POWER_SCALE_MASK 0x0C000000L |
|---|
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|---|
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|---|
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| 61522 | #define BIF_CFG_DEV2_EPF1_0_DEVICE_CNTL__PHANTOM_FUNC_EN__SHIFT 0x9 |
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|---|
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|---|
| 61526 | #define BIF_CFG_DEV2_EPF1_0_DEVICE_CNTL__INITIATE_FLR__SHIFT 0xf |
|---|
| 61527 | #define BIF_CFG_DEV2_EPF1_0_DEVICE_CNTL__CORR_ERR_EN_MASK 0x0001L |
|---|
| 61528 | #define BIF_CFG_DEV2_EPF1_0_DEVICE_CNTL__NON_FATAL_ERR_EN_MASK 0x0002L |
|---|
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|---|
| 61530 | #define BIF_CFG_DEV2_EPF1_0_DEVICE_CNTL__USR_REPORT_EN_MASK 0x0008L |
|---|
| 61531 | #define BIF_CFG_DEV2_EPF1_0_DEVICE_CNTL__RELAXED_ORD_EN_MASK 0x0010L |
|---|
| 61532 | #define BIF_CFG_DEV2_EPF1_0_DEVICE_CNTL__MAX_PAYLOAD_SIZE_MASK 0x00E0L |
|---|
| 61533 | #define BIF_CFG_DEV2_EPF1_0_DEVICE_CNTL__EXTENDED_TAG_EN_MASK 0x0100L |
|---|
| 61534 | #define BIF_CFG_DEV2_EPF1_0_DEVICE_CNTL__PHANTOM_FUNC_EN_MASK 0x0200L |
|---|
| 61535 | #define BIF_CFG_DEV2_EPF1_0_DEVICE_CNTL__AUX_POWER_PM_EN_MASK 0x0400L |
|---|
| 61536 | #define BIF_CFG_DEV2_EPF1_0_DEVICE_CNTL__NO_SNOOP_EN_MASK 0x0800L |
|---|
| 61537 | #define BIF_CFG_DEV2_EPF1_0_DEVICE_CNTL__MAX_READ_REQUEST_SIZE_MASK 0x7000L |
|---|
| 61538 | #define BIF_CFG_DEV2_EPF1_0_DEVICE_CNTL__INITIATE_FLR_MASK 0x8000L |
|---|
| 61539 | //BIF_CFG_DEV2_EPF1_0_DEVICE_STATUS |
|---|
| 61540 | #define BIF_CFG_DEV2_EPF1_0_DEVICE_STATUS__CORR_ERR__SHIFT 0x0 |
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| 61541 | #define BIF_CFG_DEV2_EPF1_0_DEVICE_STATUS__NON_FATAL_ERR__SHIFT 0x1 |
|---|
| 61542 | #define BIF_CFG_DEV2_EPF1_0_DEVICE_STATUS__FATAL_ERR__SHIFT 0x2 |
|---|
| 61543 | #define BIF_CFG_DEV2_EPF1_0_DEVICE_STATUS__USR_DETECTED__SHIFT 0x3 |
|---|
| 61544 | #define BIF_CFG_DEV2_EPF1_0_DEVICE_STATUS__AUX_PWR__SHIFT 0x4 |
|---|
| 61545 | #define BIF_CFG_DEV2_EPF1_0_DEVICE_STATUS__TRANSACTIONS_PEND__SHIFT 0x5 |
|---|
| 61546 | #define BIF_CFG_DEV2_EPF1_0_DEVICE_STATUS__EMER_POWER_REDUCTION_DETECTED__SHIFT 0x6 |
|---|
| 61547 | #define BIF_CFG_DEV2_EPF1_0_DEVICE_STATUS__CORR_ERR_MASK 0x0001L |
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| 61548 | #define BIF_CFG_DEV2_EPF1_0_DEVICE_STATUS__NON_FATAL_ERR_MASK 0x0002L |
|---|
| 61549 | #define BIF_CFG_DEV2_EPF1_0_DEVICE_STATUS__FATAL_ERR_MASK 0x0004L |
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| 61551 | #define BIF_CFG_DEV2_EPF1_0_DEVICE_STATUS__AUX_PWR_MASK 0x0010L |
|---|
| 61552 | #define BIF_CFG_DEV2_EPF1_0_DEVICE_STATUS__TRANSACTIONS_PEND_MASK 0x0020L |
|---|
| 61553 | #define BIF_CFG_DEV2_EPF1_0_DEVICE_STATUS__EMER_POWER_REDUCTION_DETECTED_MASK 0x0040L |
|---|
| 61554 | //BIF_CFG_DEV2_EPF1_0_LINK_CAP |
|---|
| 61555 | #define BIF_CFG_DEV2_EPF1_0_LINK_CAP__LINK_SPEED__SHIFT 0x0 |
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|---|
| 61558 | #define BIF_CFG_DEV2_EPF1_0_LINK_CAP__L0S_EXIT_LATENCY__SHIFT 0xc |
|---|
| 61559 | #define BIF_CFG_DEV2_EPF1_0_LINK_CAP__L1_EXIT_LATENCY__SHIFT 0xf |
|---|
| 61560 | #define BIF_CFG_DEV2_EPF1_0_LINK_CAP__CLOCK_POWER_MANAGEMENT__SHIFT 0x12 |
|---|
| 61561 | #define BIF_CFG_DEV2_EPF1_0_LINK_CAP__SURPRISE_DOWN_ERR_REPORTING__SHIFT 0x13 |
|---|
| 61562 | #define BIF_CFG_DEV2_EPF1_0_LINK_CAP__DL_ACTIVE_REPORTING_CAPABLE__SHIFT 0x14 |
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| 61563 | #define BIF_CFG_DEV2_EPF1_0_LINK_CAP__LINK_BW_NOTIFICATION_CAP__SHIFT 0x15 |
|---|
| 61564 | #define BIF_CFG_DEV2_EPF1_0_LINK_CAP__ASPM_OPTIONALITY_COMPLIANCE__SHIFT 0x16 |
|---|
| 61565 | #define BIF_CFG_DEV2_EPF1_0_LINK_CAP__PORT_NUMBER__SHIFT 0x18 |
|---|
| 61566 | #define BIF_CFG_DEV2_EPF1_0_LINK_CAP__LINK_SPEED_MASK 0x0000000FL |
|---|
| 61567 | #define BIF_CFG_DEV2_EPF1_0_LINK_CAP__LINK_WIDTH_MASK 0x000003F0L |
|---|
| 61568 | #define BIF_CFG_DEV2_EPF1_0_LINK_CAP__PM_SUPPORT_MASK 0x00000C00L |
|---|
| 61569 | #define BIF_CFG_DEV2_EPF1_0_LINK_CAP__L0S_EXIT_LATENCY_MASK 0x00007000L |
|---|
| 61570 | #define BIF_CFG_DEV2_EPF1_0_LINK_CAP__L1_EXIT_LATENCY_MASK 0x00038000L |
|---|
| 61571 | #define BIF_CFG_DEV2_EPF1_0_LINK_CAP__CLOCK_POWER_MANAGEMENT_MASK 0x00040000L |
|---|
| 61572 | #define BIF_CFG_DEV2_EPF1_0_LINK_CAP__SURPRISE_DOWN_ERR_REPORTING_MASK 0x00080000L |
|---|
| 61573 | #define BIF_CFG_DEV2_EPF1_0_LINK_CAP__DL_ACTIVE_REPORTING_CAPABLE_MASK 0x00100000L |
|---|
| 61574 | #define BIF_CFG_DEV2_EPF1_0_LINK_CAP__LINK_BW_NOTIFICATION_CAP_MASK 0x00200000L |
|---|
| 61575 | #define BIF_CFG_DEV2_EPF1_0_LINK_CAP__ASPM_OPTIONALITY_COMPLIANCE_MASK 0x00400000L |
|---|
| 61576 | #define BIF_CFG_DEV2_EPF1_0_LINK_CAP__PORT_NUMBER_MASK 0xFF000000L |
|---|
| 61577 | //BIF_CFG_DEV2_EPF1_0_LINK_CNTL |
|---|
| 61578 | #define BIF_CFG_DEV2_EPF1_0_LINK_CNTL__PM_CONTROL__SHIFT 0x0 |
|---|
| 61579 | #define BIF_CFG_DEV2_EPF1_0_LINK_CNTL__PTM_PROP_DELAY_ADAPT_INTER_B__SHIFT 0x2 |
|---|
| 61580 | #define BIF_CFG_DEV2_EPF1_0_LINK_CNTL__READ_CPL_BOUNDARY__SHIFT 0x3 |
|---|
| 61581 | #define BIF_CFG_DEV2_EPF1_0_LINK_CNTL__LINK_DIS__SHIFT 0x4 |
|---|
| 61582 | #define BIF_CFG_DEV2_EPF1_0_LINK_CNTL__RETRAIN_LINK__SHIFT 0x5 |
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| 61583 | #define BIF_CFG_DEV2_EPF1_0_LINK_CNTL__COMMON_CLOCK_CFG__SHIFT 0x6 |
|---|
| 61584 | #define BIF_CFG_DEV2_EPF1_0_LINK_CNTL__EXTENDED_SYNC__SHIFT 0x7 |
|---|
| 61585 | #define BIF_CFG_DEV2_EPF1_0_LINK_CNTL__CLOCK_POWER_MANAGEMENT_EN__SHIFT 0x8 |
|---|
| 61586 | #define BIF_CFG_DEV2_EPF1_0_LINK_CNTL__HW_AUTONOMOUS_WIDTH_DISABLE__SHIFT 0x9 |
|---|
| 61587 | #define BIF_CFG_DEV2_EPF1_0_LINK_CNTL__LINK_BW_MANAGEMENT_INT_EN__SHIFT 0xa |
|---|
| 61588 | #define BIF_CFG_DEV2_EPF1_0_LINK_CNTL__LINK_AUTONOMOUS_BW_INT_EN__SHIFT 0xb |
|---|
| 61589 | #define BIF_CFG_DEV2_EPF1_0_LINK_CNTL__DRS_SIGNALING_CONTROL__SHIFT 0xe |
|---|
| 61590 | #define BIF_CFG_DEV2_EPF1_0_LINK_CNTL__PM_CONTROL_MASK 0x0003L |
|---|
| 61591 | #define BIF_CFG_DEV2_EPF1_0_LINK_CNTL__PTM_PROP_DELAY_ADAPT_INTER_B_MASK 0x0004L |
|---|
| 61592 | #define BIF_CFG_DEV2_EPF1_0_LINK_CNTL__READ_CPL_BOUNDARY_MASK 0x0008L |
|---|
| 61593 | #define BIF_CFG_DEV2_EPF1_0_LINK_CNTL__LINK_DIS_MASK 0x0010L |
|---|
| 61594 | #define BIF_CFG_DEV2_EPF1_0_LINK_CNTL__RETRAIN_LINK_MASK 0x0020L |
|---|
| 61595 | #define BIF_CFG_DEV2_EPF1_0_LINK_CNTL__COMMON_CLOCK_CFG_MASK 0x0040L |
|---|
| 61596 | #define BIF_CFG_DEV2_EPF1_0_LINK_CNTL__EXTENDED_SYNC_MASK 0x0080L |
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| 61597 | #define BIF_CFG_DEV2_EPF1_0_LINK_CNTL__CLOCK_POWER_MANAGEMENT_EN_MASK 0x0100L |
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| 61598 | #define BIF_CFG_DEV2_EPF1_0_LINK_CNTL__HW_AUTONOMOUS_WIDTH_DISABLE_MASK 0x0200L |
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| 61599 | #define BIF_CFG_DEV2_EPF1_0_LINK_CNTL__LINK_BW_MANAGEMENT_INT_EN_MASK 0x0400L |
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| 61600 | #define BIF_CFG_DEV2_EPF1_0_LINK_CNTL__LINK_AUTONOMOUS_BW_INT_EN_MASK 0x0800L |
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|---|
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| 61643 | #define BIF_CFG_DEV2_EPF1_0_DEVICE_CAP2__ATOMICOP_64CMPLT_SUPPORTED_MASK 0x00000100L |
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| 61644 | #define BIF_CFG_DEV2_EPF1_0_DEVICE_CAP2__CAS128_CMPLT_SUPPORTED_MASK 0x00000200L |
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| 61645 | #define BIF_CFG_DEV2_EPF1_0_DEVICE_CAP2__NO_RO_ENABLED_P2P_PASSING_MASK 0x00000400L |
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| 61651 | #define BIF_CFG_DEV2_EPF1_0_DEVICE_CAP2__OBFF_SUPPORTED_MASK 0x000C0000L |
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| 61652 | #define BIF_CFG_DEV2_EPF1_0_DEVICE_CAP2__EXTENDED_FMT_FIELD_SUPPORTED_MASK 0x00100000L |
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| 61654 | #define BIF_CFG_DEV2_EPF1_0_DEVICE_CAP2__MAX_END_END_TLP_PREFIXES_MASK 0x00C00000L |
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| 61655 | #define BIF_CFG_DEV2_EPF1_0_DEVICE_CAP2__EMER_POWER_REDUCTION_SUPPORTED_MASK 0x03000000L |
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| 61656 | #define BIF_CFG_DEV2_EPF1_0_DEVICE_CAP2__EMER_POWER_REDUCTION_INIT_REQ_MASK 0x04000000L |
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| 61657 | #define BIF_CFG_DEV2_EPF1_0_DEVICE_CAP2__FRS_SUPPORTED_MASK 0x80000000L |
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| 61671 | #define BIF_CFG_DEV2_EPF1_0_DEVICE_CNTL2__CPL_TIMEOUT_VALUE_MASK 0x000FL |
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| 61672 | #define BIF_CFG_DEV2_EPF1_0_DEVICE_CNTL2__CPL_TIMEOUT_DIS_MASK 0x0010L |
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| 61673 | #define BIF_CFG_DEV2_EPF1_0_DEVICE_CNTL2__ARI_FORWARDING_EN_MASK 0x0020L |
|---|
| 61674 | #define BIF_CFG_DEV2_EPF1_0_DEVICE_CNTL2__ATOMICOP_REQUEST_EN_MASK 0x0040L |
|---|
| 61675 | #define BIF_CFG_DEV2_EPF1_0_DEVICE_CNTL2__ATOMICOP_EGRESS_BLOCKING_MASK 0x0080L |
|---|
| 61676 | #define BIF_CFG_DEV2_EPF1_0_DEVICE_CNTL2__IDO_REQUEST_ENABLE_MASK 0x0100L |
|---|
| 61677 | #define BIF_CFG_DEV2_EPF1_0_DEVICE_CNTL2__IDO_COMPLETION_ENABLE_MASK 0x0200L |
|---|
| 61678 | #define BIF_CFG_DEV2_EPF1_0_DEVICE_CNTL2__LTR_EN_MASK 0x0400L |
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| 61679 | #define BIF_CFG_DEV2_EPF1_0_DEVICE_CNTL2__EMER_POWER_REDUCTION_REQUEST_MASK 0x0800L |
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| 61680 | #define BIF_CFG_DEV2_EPF1_0_DEVICE_CNTL2__TEN_BIT_TAG_REQUESTER_ENABLE_MASK 0x1000L |
|---|
| 61681 | #define BIF_CFG_DEV2_EPF1_0_DEVICE_CNTL2__OBFF_EN_MASK 0x6000L |
|---|
| 61682 | #define BIF_CFG_DEV2_EPF1_0_DEVICE_CNTL2__END_END_TLP_PREFIX_BLOCKING_MASK 0x8000L |
|---|
| 61683 | //BIF_CFG_DEV2_EPF1_0_DEVICE_STATUS2 |
|---|
| 61684 | #define BIF_CFG_DEV2_EPF1_0_DEVICE_STATUS2__RESERVED__SHIFT 0x0 |
|---|
| 61685 | #define BIF_CFG_DEV2_EPF1_0_DEVICE_STATUS2__RESERVED_MASK 0xFFFFL |
|---|
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| 61689 | #define BIF_CFG_DEV2_EPF1_0_LINK_CAP2__LOWER_SKP_OS_GEN_SUPPORT__SHIFT 0x9 |
|---|
| 61690 | #define BIF_CFG_DEV2_EPF1_0_LINK_CAP2__LOWER_SKP_OS_RCV_SUPPORT__SHIFT 0x10 |
|---|
| 61691 | #define BIF_CFG_DEV2_EPF1_0_LINK_CAP2__RTM1_PRESENCE_DET_SUPPORT__SHIFT 0x17 |
|---|
| 61692 | #define BIF_CFG_DEV2_EPF1_0_LINK_CAP2__RTM2_PRESENCE_DET_SUPPORT__SHIFT 0x18 |
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| 61693 | #define BIF_CFG_DEV2_EPF1_0_LINK_CAP2__DRS_SUPPORTED__SHIFT 0x1f |
|---|
| 61694 | #define BIF_CFG_DEV2_EPF1_0_LINK_CAP2__SUPPORTED_LINK_SPEED_MASK 0x000000FEL |
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| 61695 | #define BIF_CFG_DEV2_EPF1_0_LINK_CAP2__CROSSLINK_SUPPORTED_MASK 0x00000100L |
|---|
| 61696 | #define BIF_CFG_DEV2_EPF1_0_LINK_CAP2__LOWER_SKP_OS_GEN_SUPPORT_MASK 0x0000FE00L |
|---|
| 61697 | #define BIF_CFG_DEV2_EPF1_0_LINK_CAP2__LOWER_SKP_OS_RCV_SUPPORT_MASK 0x007F0000L |
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| 61698 | #define BIF_CFG_DEV2_EPF1_0_LINK_CAP2__RTM1_PRESENCE_DET_SUPPORT_MASK 0x00800000L |
|---|
| 61699 | #define BIF_CFG_DEV2_EPF1_0_LINK_CAP2__RTM2_PRESENCE_DET_SUPPORT_MASK 0x01000000L |
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| 61700 | #define BIF_CFG_DEV2_EPF1_0_LINK_CAP2__DRS_SUPPORTED_MASK 0x80000000L |
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| 61701 | //BIF_CFG_DEV2_EPF1_0_LINK_CNTL2 |
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| 61702 | #define BIF_CFG_DEV2_EPF1_0_LINK_CNTL2__TARGET_LINK_SPEED__SHIFT 0x0 |
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|---|
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| 61706 | #define BIF_CFG_DEV2_EPF1_0_LINK_CNTL2__XMIT_MARGIN__SHIFT 0x7 |
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| 61708 | #define BIF_CFG_DEV2_EPF1_0_LINK_CNTL2__COMPLIANCE_SOS__SHIFT 0xb |
|---|
| 61709 | #define BIF_CFG_DEV2_EPF1_0_LINK_CNTL2__COMPLIANCE_DEEMPHASIS__SHIFT 0xc |
|---|
| 61710 | #define BIF_CFG_DEV2_EPF1_0_LINK_CNTL2__TARGET_LINK_SPEED_MASK 0x000FL |
|---|
| 61711 | #define BIF_CFG_DEV2_EPF1_0_LINK_CNTL2__ENTER_COMPLIANCE_MASK 0x0010L |
|---|
| 61712 | #define BIF_CFG_DEV2_EPF1_0_LINK_CNTL2__HW_AUTONOMOUS_SPEED_DISABLE_MASK 0x0020L |
|---|
| 61713 | #define BIF_CFG_DEV2_EPF1_0_LINK_CNTL2__SELECTABLE_DEEMPHASIS_MASK 0x0040L |
|---|
| 61714 | #define BIF_CFG_DEV2_EPF1_0_LINK_CNTL2__XMIT_MARGIN_MASK 0x0380L |
|---|
| 61715 | #define BIF_CFG_DEV2_EPF1_0_LINK_CNTL2__ENTER_MOD_COMPLIANCE_MASK 0x0400L |
|---|
| 61716 | #define BIF_CFG_DEV2_EPF1_0_LINK_CNTL2__COMPLIANCE_SOS_MASK 0x0800L |
|---|
| 61717 | #define BIF_CFG_DEV2_EPF1_0_LINK_CNTL2__COMPLIANCE_DEEMPHASIS_MASK 0xF000L |
|---|
| 61718 | //BIF_CFG_DEV2_EPF1_0_LINK_STATUS2 |
|---|
| 61719 | #define BIF_CFG_DEV2_EPF1_0_LINK_STATUS2__CUR_DEEMPHASIS_LEVEL__SHIFT 0x0 |
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| 61720 | #define BIF_CFG_DEV2_EPF1_0_LINK_STATUS2__EQUALIZATION_COMPLETE_8GT__SHIFT 0x1 |
|---|
| 61721 | #define BIF_CFG_DEV2_EPF1_0_LINK_STATUS2__EQUALIZATION_PHASE1_SUCCESS_8GT__SHIFT 0x2 |
|---|
| 61722 | #define BIF_CFG_DEV2_EPF1_0_LINK_STATUS2__EQUALIZATION_PHASE2_SUCCESS_8GT__SHIFT 0x3 |
|---|
| 61723 | #define BIF_CFG_DEV2_EPF1_0_LINK_STATUS2__EQUALIZATION_PHASE3_SUCCESS_8GT__SHIFT 0x4 |
|---|
| 61724 | #define BIF_CFG_DEV2_EPF1_0_LINK_STATUS2__LINK_EQUALIZATION_REQUEST_8GT__SHIFT 0x5 |
|---|
| 61725 | #define BIF_CFG_DEV2_EPF1_0_LINK_STATUS2__RTM1_PRESENCE_DET__SHIFT 0x6 |
|---|
| 61726 | #define BIF_CFG_DEV2_EPF1_0_LINK_STATUS2__RTM2_PRESENCE_DET__SHIFT 0x7 |
|---|
| 61727 | #define BIF_CFG_DEV2_EPF1_0_LINK_STATUS2__CROSSLINK_RESOLUTION__SHIFT 0x8 |
|---|
| 61728 | #define BIF_CFG_DEV2_EPF1_0_LINK_STATUS2__DOWNSTREAM_COMPONENT_PRESENCE__SHIFT 0xc |
|---|
| 61729 | #define BIF_CFG_DEV2_EPF1_0_LINK_STATUS2__DRS_MESSAGE_RECEIVED__SHIFT 0xf |
|---|
| 61730 | #define BIF_CFG_DEV2_EPF1_0_LINK_STATUS2__CUR_DEEMPHASIS_LEVEL_MASK 0x0001L |
|---|
| 61731 | #define BIF_CFG_DEV2_EPF1_0_LINK_STATUS2__EQUALIZATION_COMPLETE_8GT_MASK 0x0002L |
|---|
| 61732 | #define BIF_CFG_DEV2_EPF1_0_LINK_STATUS2__EQUALIZATION_PHASE1_SUCCESS_8GT_MASK 0x0004L |
|---|
| 61733 | #define BIF_CFG_DEV2_EPF1_0_LINK_STATUS2__EQUALIZATION_PHASE2_SUCCESS_8GT_MASK 0x0008L |
|---|
| 61734 | #define BIF_CFG_DEV2_EPF1_0_LINK_STATUS2__EQUALIZATION_PHASE3_SUCCESS_8GT_MASK 0x0010L |
|---|
| 61735 | #define BIF_CFG_DEV2_EPF1_0_LINK_STATUS2__LINK_EQUALIZATION_REQUEST_8GT_MASK 0x0020L |
|---|
| 61736 | #define BIF_CFG_DEV2_EPF1_0_LINK_STATUS2__RTM1_PRESENCE_DET_MASK 0x0040L |
|---|
| 61737 | #define BIF_CFG_DEV2_EPF1_0_LINK_STATUS2__RTM2_PRESENCE_DET_MASK 0x0080L |
|---|
| 61738 | #define BIF_CFG_DEV2_EPF1_0_LINK_STATUS2__CROSSLINK_RESOLUTION_MASK 0x0300L |
|---|
| 61739 | #define BIF_CFG_DEV2_EPF1_0_LINK_STATUS2__DOWNSTREAM_COMPONENT_PRESENCE_MASK 0x7000L |
|---|
| 61740 | #define BIF_CFG_DEV2_EPF1_0_LINK_STATUS2__DRS_MESSAGE_RECEIVED_MASK 0x8000L |
|---|
| 61741 | //BIF_CFG_DEV2_EPF1_0_MSI_CAP_LIST |
|---|
| 61742 | #define BIF_CFG_DEV2_EPF1_0_MSI_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 61743 | #define BIF_CFG_DEV2_EPF1_0_MSI_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
|---|
| 61744 | #define BIF_CFG_DEV2_EPF1_0_MSI_CAP_LIST__CAP_ID_MASK 0x00FFL |
|---|
| 61745 | #define BIF_CFG_DEV2_EPF1_0_MSI_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
|---|
| 61746 | //BIF_CFG_DEV2_EPF1_0_MSI_MSG_CNTL |
|---|
| 61747 | #define BIF_CFG_DEV2_EPF1_0_MSI_MSG_CNTL__MSI_EN__SHIFT 0x0 |
|---|
| 61748 | #define BIF_CFG_DEV2_EPF1_0_MSI_MSG_CNTL__MSI_MULTI_CAP__SHIFT 0x1 |
|---|
| 61749 | #define BIF_CFG_DEV2_EPF1_0_MSI_MSG_CNTL__MSI_MULTI_EN__SHIFT 0x4 |
|---|
| 61750 | #define BIF_CFG_DEV2_EPF1_0_MSI_MSG_CNTL__MSI_64BIT__SHIFT 0x7 |
|---|
| 61751 | #define BIF_CFG_DEV2_EPF1_0_MSI_MSG_CNTL__MSI_PERVECTOR_MASKING_CAP__SHIFT 0x8 |
|---|
| 61752 | #define BIF_CFG_DEV2_EPF1_0_MSI_MSG_CNTL__MSI_EXT_MSG_DATA_CAP__SHIFT 0x9 |
|---|
| 61753 | #define BIF_CFG_DEV2_EPF1_0_MSI_MSG_CNTL__MSI_EXT_MSG_DATA_EN__SHIFT 0xa |
|---|
| 61754 | #define BIF_CFG_DEV2_EPF1_0_MSI_MSG_CNTL__MSI_EN_MASK 0x0001L |
|---|
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| 61909 | #define BIF_CFG_DEV2_EPF1_0_PCIE_UNCORR_ERR_MASK__POISONED_TLP_EGRESS_BLOCKED_MASK_MASK 0x04000000L |
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|---|
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| 61919 | #define BIF_CFG_DEV2_EPF1_0_PCIE_UNCORR_ERR_SEVERITY__MAL_TLP_SEVERITY__SHIFT 0x12 |
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| 61920 | #define BIF_CFG_DEV2_EPF1_0_PCIE_UNCORR_ERR_SEVERITY__ECRC_ERR_SEVERITY__SHIFT 0x13 |
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| 61938 | #define BIF_CFG_DEV2_EPF1_0_PCIE_UNCORR_ERR_SEVERITY__UNSUPP_REQ_ERR_SEVERITY_MASK 0x00100000L |
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| 61944 | #define BIF_CFG_DEV2_EPF1_0_PCIE_UNCORR_ERR_SEVERITY__POISONED_TLP_EGRESS_BLOCKED_SEVERITY_MASK 0x04000000L |
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| 61957 | #define BIF_CFG_DEV2_EPF1_0_PCIE_CORR_ERR_STATUS__REPLAY_NUM_ROLLOVER_STATUS_MASK 0x00000100L |
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| 61960 | #define BIF_CFG_DEV2_EPF1_0_PCIE_CORR_ERR_STATUS__CORR_INT_ERR_STATUS_MASK 0x00004000L |
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| 61961 | #define BIF_CFG_DEV2_EPF1_0_PCIE_CORR_ERR_STATUS__HDR_LOG_OVFL_STATUS_MASK 0x00008000L |
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| 61962 | //BIF_CFG_DEV2_EPF1_0_PCIE_CORR_ERR_MASK |
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| 61963 | #define BIF_CFG_DEV2_EPF1_0_PCIE_CORR_ERR_MASK__RCV_ERR_MASK__SHIFT 0x0 |
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| 61964 | #define BIF_CFG_DEV2_EPF1_0_PCIE_CORR_ERR_MASK__BAD_TLP_MASK__SHIFT 0x6 |
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| 61965 | #define BIF_CFG_DEV2_EPF1_0_PCIE_CORR_ERR_MASK__BAD_DLLP_MASK__SHIFT 0x7 |
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| 61966 | #define BIF_CFG_DEV2_EPF1_0_PCIE_CORR_ERR_MASK__REPLAY_NUM_ROLLOVER_MASK__SHIFT 0x8 |
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| 61967 | #define BIF_CFG_DEV2_EPF1_0_PCIE_CORR_ERR_MASK__REPLAY_TIMER_TIMEOUT_MASK__SHIFT 0xc |
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| 61968 | #define BIF_CFG_DEV2_EPF1_0_PCIE_CORR_ERR_MASK__ADVISORY_NONFATAL_ERR_MASK__SHIFT 0xd |
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| 61969 | #define BIF_CFG_DEV2_EPF1_0_PCIE_CORR_ERR_MASK__CORR_INT_ERR_MASK__SHIFT 0xe |
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| 61970 | #define BIF_CFG_DEV2_EPF1_0_PCIE_CORR_ERR_MASK__HDR_LOG_OVFL_MASK__SHIFT 0xf |
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| 61971 | #define BIF_CFG_DEV2_EPF1_0_PCIE_CORR_ERR_MASK__RCV_ERR_MASK_MASK 0x00000001L |
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| 61973 | #define BIF_CFG_DEV2_EPF1_0_PCIE_CORR_ERR_MASK__BAD_DLLP_MASK_MASK 0x00000080L |
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| 61974 | #define BIF_CFG_DEV2_EPF1_0_PCIE_CORR_ERR_MASK__REPLAY_NUM_ROLLOVER_MASK_MASK 0x00000100L |
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| 61975 | #define BIF_CFG_DEV2_EPF1_0_PCIE_CORR_ERR_MASK__REPLAY_TIMER_TIMEOUT_MASK_MASK 0x00001000L |
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| 61976 | #define BIF_CFG_DEV2_EPF1_0_PCIE_CORR_ERR_MASK__ADVISORY_NONFATAL_ERR_MASK_MASK 0x00002000L |
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| 61977 | #define BIF_CFG_DEV2_EPF1_0_PCIE_CORR_ERR_MASK__CORR_INT_ERR_MASK_MASK 0x00004000L |
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| 61978 | #define BIF_CFG_DEV2_EPF1_0_PCIE_CORR_ERR_MASK__HDR_LOG_OVFL_MASK_MASK 0x00008000L |
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|---|
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|---|
| 61982 | #define BIF_CFG_DEV2_EPF1_0_PCIE_ADV_ERR_CAP_CNTL__ECRC_GEN_EN__SHIFT 0x6 |
|---|
| 61983 | #define BIF_CFG_DEV2_EPF1_0_PCIE_ADV_ERR_CAP_CNTL__ECRC_CHECK_CAP__SHIFT 0x7 |
|---|
| 61984 | #define BIF_CFG_DEV2_EPF1_0_PCIE_ADV_ERR_CAP_CNTL__ECRC_CHECK_EN__SHIFT 0x8 |
|---|
| 61985 | #define BIF_CFG_DEV2_EPF1_0_PCIE_ADV_ERR_CAP_CNTL__MULTI_HDR_RECD_CAP__SHIFT 0x9 |
|---|
| 61986 | #define BIF_CFG_DEV2_EPF1_0_PCIE_ADV_ERR_CAP_CNTL__MULTI_HDR_RECD_EN__SHIFT 0xa |
|---|
| 61987 | #define BIF_CFG_DEV2_EPF1_0_PCIE_ADV_ERR_CAP_CNTL__TLP_PREFIX_LOG_PRESENT__SHIFT 0xb |
|---|
| 61988 | #define BIF_CFG_DEV2_EPF1_0_PCIE_ADV_ERR_CAP_CNTL__COMPLETION_TIMEOUT_LOG_CAPABLE__SHIFT 0xc |
|---|
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|---|
| 61990 | #define BIF_CFG_DEV2_EPF1_0_PCIE_ADV_ERR_CAP_CNTL__ECRC_GEN_CAP_MASK 0x00000020L |
|---|
| 61991 | #define BIF_CFG_DEV2_EPF1_0_PCIE_ADV_ERR_CAP_CNTL__ECRC_GEN_EN_MASK 0x00000040L |
|---|
| 61992 | #define BIF_CFG_DEV2_EPF1_0_PCIE_ADV_ERR_CAP_CNTL__ECRC_CHECK_CAP_MASK 0x00000080L |
|---|
| 61993 | #define BIF_CFG_DEV2_EPF1_0_PCIE_ADV_ERR_CAP_CNTL__ECRC_CHECK_EN_MASK 0x00000100L |
|---|
| 61994 | #define BIF_CFG_DEV2_EPF1_0_PCIE_ADV_ERR_CAP_CNTL__MULTI_HDR_RECD_CAP_MASK 0x00000200L |
|---|
| 61995 | #define BIF_CFG_DEV2_EPF1_0_PCIE_ADV_ERR_CAP_CNTL__MULTI_HDR_RECD_EN_MASK 0x00000400L |
|---|
| 61996 | #define BIF_CFG_DEV2_EPF1_0_PCIE_ADV_ERR_CAP_CNTL__TLP_PREFIX_LOG_PRESENT_MASK 0x00000800L |
|---|
| 61997 | #define BIF_CFG_DEV2_EPF1_0_PCIE_ADV_ERR_CAP_CNTL__COMPLETION_TIMEOUT_LOG_CAPABLE_MASK 0x00001000L |
|---|
| 61998 | //BIF_CFG_DEV2_EPF1_0_PCIE_HDR_LOG0 |
|---|
| 61999 | #define BIF_CFG_DEV2_EPF1_0_PCIE_HDR_LOG0__TLP_HDR__SHIFT 0x0 |
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| 62000 | #define BIF_CFG_DEV2_EPF1_0_PCIE_HDR_LOG0__TLP_HDR_MASK 0xFFFFFFFFL |
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| 62001 | //BIF_CFG_DEV2_EPF1_0_PCIE_HDR_LOG1 |
|---|
| 62002 | #define BIF_CFG_DEV2_EPF1_0_PCIE_HDR_LOG1__TLP_HDR__SHIFT 0x0 |
|---|
| 62003 | #define BIF_CFG_DEV2_EPF1_0_PCIE_HDR_LOG1__TLP_HDR_MASK 0xFFFFFFFFL |
|---|
| 62004 | //BIF_CFG_DEV2_EPF1_0_PCIE_HDR_LOG2 |
|---|
| 62005 | #define BIF_CFG_DEV2_EPF1_0_PCIE_HDR_LOG2__TLP_HDR__SHIFT 0x0 |
|---|
| 62006 | #define BIF_CFG_DEV2_EPF1_0_PCIE_HDR_LOG2__TLP_HDR_MASK 0xFFFFFFFFL |
|---|
| 62007 | //BIF_CFG_DEV2_EPF1_0_PCIE_HDR_LOG3 |
|---|
| 62008 | #define BIF_CFG_DEV2_EPF1_0_PCIE_HDR_LOG3__TLP_HDR__SHIFT 0x0 |
|---|
| 62009 | #define BIF_CFG_DEV2_EPF1_0_PCIE_HDR_LOG3__TLP_HDR_MASK 0xFFFFFFFFL |
|---|
| 62010 | //BIF_CFG_DEV2_EPF1_0_PCIE_TLP_PREFIX_LOG0 |
|---|
| 62011 | #define BIF_CFG_DEV2_EPF1_0_PCIE_TLP_PREFIX_LOG0__TLP_PREFIX__SHIFT 0x0 |
|---|
| 62012 | #define BIF_CFG_DEV2_EPF1_0_PCIE_TLP_PREFIX_LOG0__TLP_PREFIX_MASK 0xFFFFFFFFL |
|---|
| 62013 | //BIF_CFG_DEV2_EPF1_0_PCIE_TLP_PREFIX_LOG1 |
|---|
| 62014 | #define BIF_CFG_DEV2_EPF1_0_PCIE_TLP_PREFIX_LOG1__TLP_PREFIX__SHIFT 0x0 |
|---|
| 62015 | #define BIF_CFG_DEV2_EPF1_0_PCIE_TLP_PREFIX_LOG1__TLP_PREFIX_MASK 0xFFFFFFFFL |
|---|
| 62016 | //BIF_CFG_DEV2_EPF1_0_PCIE_TLP_PREFIX_LOG2 |
|---|
| 62017 | #define BIF_CFG_DEV2_EPF1_0_PCIE_TLP_PREFIX_LOG2__TLP_PREFIX__SHIFT 0x0 |
|---|
| 62018 | #define BIF_CFG_DEV2_EPF1_0_PCIE_TLP_PREFIX_LOG2__TLP_PREFIX_MASK 0xFFFFFFFFL |
|---|
| 62019 | //BIF_CFG_DEV2_EPF1_0_PCIE_TLP_PREFIX_LOG3 |
|---|
| 62020 | #define BIF_CFG_DEV2_EPF1_0_PCIE_TLP_PREFIX_LOG3__TLP_PREFIX__SHIFT 0x0 |
|---|
| 62021 | #define BIF_CFG_DEV2_EPF1_0_PCIE_TLP_PREFIX_LOG3__TLP_PREFIX_MASK 0xFFFFFFFFL |
|---|
| 62022 | //BIF_CFG_DEV2_EPF1_0_PCIE_BAR_ENH_CAP_LIST |
|---|
| 62023 | #define BIF_CFG_DEV2_EPF1_0_PCIE_BAR_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
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| 62024 | #define BIF_CFG_DEV2_EPF1_0_PCIE_BAR_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
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| 62025 | #define BIF_CFG_DEV2_EPF1_0_PCIE_BAR_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
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| 62026 | #define BIF_CFG_DEV2_EPF1_0_PCIE_BAR_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 62027 | #define BIF_CFG_DEV2_EPF1_0_PCIE_BAR_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 62028 | #define BIF_CFG_DEV2_EPF1_0_PCIE_BAR_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 62029 | //BIF_CFG_DEV2_EPF1_0_PCIE_BAR1_CAP |
|---|
| 62030 | #define BIF_CFG_DEV2_EPF1_0_PCIE_BAR1_CAP__BAR_SIZE_SUPPORTED__SHIFT 0x4 |
|---|
| 62031 | #define BIF_CFG_DEV2_EPF1_0_PCIE_BAR1_CAP__BAR_SIZE_SUPPORTED_MASK 0xFFFFFFF0L |
|---|
| 62032 | //BIF_CFG_DEV2_EPF1_0_PCIE_BAR1_CNTL |
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| 62033 | #define BIF_CFG_DEV2_EPF1_0_PCIE_BAR1_CNTL__BAR_INDEX__SHIFT 0x0 |
|---|
| 62034 | #define BIF_CFG_DEV2_EPF1_0_PCIE_BAR1_CNTL__BAR_TOTAL_NUM__SHIFT 0x5 |
|---|
| 62035 | #define BIF_CFG_DEV2_EPF1_0_PCIE_BAR1_CNTL__BAR_SIZE__SHIFT 0x8 |
|---|
| 62036 | #define BIF_CFG_DEV2_EPF1_0_PCIE_BAR1_CNTL__BAR_SIZE_SUPPORTED_UPPER__SHIFT 0x10 |
|---|
| 62037 | #define BIF_CFG_DEV2_EPF1_0_PCIE_BAR1_CNTL__BAR_INDEX_MASK 0x00000007L |
|---|
| 62038 | #define BIF_CFG_DEV2_EPF1_0_PCIE_BAR1_CNTL__BAR_TOTAL_NUM_MASK 0x000000E0L |
|---|
| 62039 | #define BIF_CFG_DEV2_EPF1_0_PCIE_BAR1_CNTL__BAR_SIZE_MASK 0x00003F00L |
|---|
| 62040 | #define BIF_CFG_DEV2_EPF1_0_PCIE_BAR1_CNTL__BAR_SIZE_SUPPORTED_UPPER_MASK 0xFFFF0000L |
|---|
| 62041 | //BIF_CFG_DEV2_EPF1_0_PCIE_BAR2_CAP |
|---|
| 62042 | #define BIF_CFG_DEV2_EPF1_0_PCIE_BAR2_CAP__BAR_SIZE_SUPPORTED__SHIFT 0x4 |
|---|
| 62043 | #define BIF_CFG_DEV2_EPF1_0_PCIE_BAR2_CAP__BAR_SIZE_SUPPORTED_MASK 0xFFFFFFF0L |
|---|
| 62044 | //BIF_CFG_DEV2_EPF1_0_PCIE_BAR2_CNTL |
|---|
| 62045 | #define BIF_CFG_DEV2_EPF1_0_PCIE_BAR2_CNTL__BAR_INDEX__SHIFT 0x0 |
|---|
| 62046 | #define BIF_CFG_DEV2_EPF1_0_PCIE_BAR2_CNTL__BAR_TOTAL_NUM__SHIFT 0x5 |
|---|
| 62047 | #define BIF_CFG_DEV2_EPF1_0_PCIE_BAR2_CNTL__BAR_SIZE__SHIFT 0x8 |
|---|
| 62048 | #define BIF_CFG_DEV2_EPF1_0_PCIE_BAR2_CNTL__BAR_SIZE_SUPPORTED_UPPER__SHIFT 0x10 |
|---|
| 62049 | #define BIF_CFG_DEV2_EPF1_0_PCIE_BAR2_CNTL__BAR_INDEX_MASK 0x00000007L |
|---|
| 62050 | #define BIF_CFG_DEV2_EPF1_0_PCIE_BAR2_CNTL__BAR_TOTAL_NUM_MASK 0x000000E0L |
|---|
| 62051 | #define BIF_CFG_DEV2_EPF1_0_PCIE_BAR2_CNTL__BAR_SIZE_MASK 0x00003F00L |
|---|
| 62052 | #define BIF_CFG_DEV2_EPF1_0_PCIE_BAR2_CNTL__BAR_SIZE_SUPPORTED_UPPER_MASK 0xFFFF0000L |
|---|
| 62053 | //BIF_CFG_DEV2_EPF1_0_PCIE_BAR3_CAP |
|---|
| 62054 | #define BIF_CFG_DEV2_EPF1_0_PCIE_BAR3_CAP__BAR_SIZE_SUPPORTED__SHIFT 0x4 |
|---|
| 62055 | #define BIF_CFG_DEV2_EPF1_0_PCIE_BAR3_CAP__BAR_SIZE_SUPPORTED_MASK 0xFFFFFFF0L |
|---|
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| 62141 | #define BIF_CFG_DEV2_EPF1_0_PCIE_DPA_CAP__TRANS_LAT_UNIT_MASK 0x00000300L |
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| 62142 | #define BIF_CFG_DEV2_EPF1_0_PCIE_DPA_CAP__PWR_ALLOC_SCALE_MASK 0x00003000L |
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| 62143 | #define BIF_CFG_DEV2_EPF1_0_PCIE_DPA_CAP__TRANS_LAT_VAL_0_MASK 0x00FF0000L |
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| 62144 | #define BIF_CFG_DEV2_EPF1_0_PCIE_DPA_CAP__TRANS_LAT_VAL_1_MASK 0xFF000000L |
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| 62145 | //BIF_CFG_DEV2_EPF1_0_PCIE_DPA_LATENCY_INDICATOR |
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| 62146 | #define BIF_CFG_DEV2_EPF1_0_PCIE_DPA_LATENCY_INDICATOR__TRANS_LAT_INDICATOR_BITS__SHIFT 0x0 |
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| 62152 | #define BIF_CFG_DEV2_EPF1_0_PCIE_DPA_STATUS__SUBSTATE_CNTL_ENABLED_MASK 0x0100L |
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| 62154 | #define BIF_CFG_DEV2_EPF1_0_PCIE_DPA_CNTL__SUBSTATE_CNTL__SHIFT 0x0 |
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| 62156 | //BIF_CFG_DEV2_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_0 |
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| 62157 | #define BIF_CFG_DEV2_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_0__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
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| 62158 | #define BIF_CFG_DEV2_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_0__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
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| 62160 | #define BIF_CFG_DEV2_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_1__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
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| 62161 | #define BIF_CFG_DEV2_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_1__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 62162 | //BIF_CFG_DEV2_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_2 |
|---|
| 62163 | #define BIF_CFG_DEV2_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_2__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 62164 | #define BIF_CFG_DEV2_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_2__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 62165 | //BIF_CFG_DEV2_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_3 |
|---|
| 62166 | #define BIF_CFG_DEV2_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_3__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
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|---|
| 62168 | //BIF_CFG_DEV2_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_4 |
|---|
| 62169 | #define BIF_CFG_DEV2_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_4__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
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|---|
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|---|
| 62172 | #define BIF_CFG_DEV2_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_5__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 62173 | #define BIF_CFG_DEV2_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_5__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 62174 | //BIF_CFG_DEV2_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_6 |
|---|
| 62175 | #define BIF_CFG_DEV2_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_6__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 62176 | #define BIF_CFG_DEV2_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_6__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 62177 | //BIF_CFG_DEV2_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_7 |
|---|
| 62178 | #define BIF_CFG_DEV2_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_7__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 62179 | #define BIF_CFG_DEV2_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_7__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
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| 62180 | //BIF_CFG_DEV2_EPF1_0_PCIE_ACS_ENH_CAP_LIST |
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| 62181 | #define BIF_CFG_DEV2_EPF1_0_PCIE_ACS_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
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| 62182 | #define BIF_CFG_DEV2_EPF1_0_PCIE_ACS_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
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| 62183 | #define BIF_CFG_DEV2_EPF1_0_PCIE_ACS_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
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| 62184 | #define BIF_CFG_DEV2_EPF1_0_PCIE_ACS_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
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| 62185 | #define BIF_CFG_DEV2_EPF1_0_PCIE_ACS_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 62186 | #define BIF_CFG_DEV2_EPF1_0_PCIE_ACS_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 62187 | //BIF_CFG_DEV2_EPF1_0_PCIE_ACS_CAP |
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| 62188 | #define BIF_CFG_DEV2_EPF1_0_PCIE_ACS_CAP__SOURCE_VALIDATION__SHIFT 0x0 |
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| 62189 | #define BIF_CFG_DEV2_EPF1_0_PCIE_ACS_CAP__TRANSLATION_BLOCKING__SHIFT 0x1 |
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| 62190 | #define BIF_CFG_DEV2_EPF1_0_PCIE_ACS_CAP__P2P_REQUEST_REDIRECT__SHIFT 0x2 |
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| 62191 | #define BIF_CFG_DEV2_EPF1_0_PCIE_ACS_CAP__P2P_COMPLETION_REDIRECT__SHIFT 0x3 |
|---|
| 62192 | #define BIF_CFG_DEV2_EPF1_0_PCIE_ACS_CAP__UPSTREAM_FORWARDING__SHIFT 0x4 |
|---|
| 62193 | #define BIF_CFG_DEV2_EPF1_0_PCIE_ACS_CAP__P2P_EGRESS_CONTROL__SHIFT 0x5 |
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| 62194 | #define BIF_CFG_DEV2_EPF1_0_PCIE_ACS_CAP__DIRECT_TRANSLATED_P2P__SHIFT 0x6 |
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| 62195 | #define BIF_CFG_DEV2_EPF1_0_PCIE_ACS_CAP__EGRESS_CONTROL_VECTOR_SIZE__SHIFT 0x8 |
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| 62196 | #define BIF_CFG_DEV2_EPF1_0_PCIE_ACS_CAP__SOURCE_VALIDATION_MASK 0x0001L |
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| 62197 | #define BIF_CFG_DEV2_EPF1_0_PCIE_ACS_CAP__TRANSLATION_BLOCKING_MASK 0x0002L |
|---|
| 62198 | #define BIF_CFG_DEV2_EPF1_0_PCIE_ACS_CAP__P2P_REQUEST_REDIRECT_MASK 0x0004L |
|---|
| 62199 | #define BIF_CFG_DEV2_EPF1_0_PCIE_ACS_CAP__P2P_COMPLETION_REDIRECT_MASK 0x0008L |
|---|
| 62200 | #define BIF_CFG_DEV2_EPF1_0_PCIE_ACS_CAP__UPSTREAM_FORWARDING_MASK 0x0010L |
|---|
| 62201 | #define BIF_CFG_DEV2_EPF1_0_PCIE_ACS_CAP__P2P_EGRESS_CONTROL_MASK 0x0020L |
|---|
| 62202 | #define BIF_CFG_DEV2_EPF1_0_PCIE_ACS_CAP__DIRECT_TRANSLATED_P2P_MASK 0x0040L |
|---|
| 62203 | #define BIF_CFG_DEV2_EPF1_0_PCIE_ACS_CAP__EGRESS_CONTROL_VECTOR_SIZE_MASK 0xFF00L |
|---|
| 62204 | //BIF_CFG_DEV2_EPF1_0_PCIE_ACS_CNTL |
|---|
| 62205 | #define BIF_CFG_DEV2_EPF1_0_PCIE_ACS_CNTL__SOURCE_VALIDATION_EN__SHIFT 0x0 |
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| 62206 | #define BIF_CFG_DEV2_EPF1_0_PCIE_ACS_CNTL__TRANSLATION_BLOCKING_EN__SHIFT 0x1 |
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| 62207 | #define BIF_CFG_DEV2_EPF1_0_PCIE_ACS_CNTL__P2P_REQUEST_REDIRECT_EN__SHIFT 0x2 |
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| 62208 | #define BIF_CFG_DEV2_EPF1_0_PCIE_ACS_CNTL__P2P_COMPLETION_REDIRECT_EN__SHIFT 0x3 |
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| 62209 | #define BIF_CFG_DEV2_EPF1_0_PCIE_ACS_CNTL__UPSTREAM_FORWARDING_EN__SHIFT 0x4 |
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| 62210 | #define BIF_CFG_DEV2_EPF1_0_PCIE_ACS_CNTL__P2P_EGRESS_CONTROL_EN__SHIFT 0x5 |
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| 62211 | #define BIF_CFG_DEV2_EPF1_0_PCIE_ACS_CNTL__DIRECT_TRANSLATED_P2P_EN__SHIFT 0x6 |
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| 62212 | #define BIF_CFG_DEV2_EPF1_0_PCIE_ACS_CNTL__SOURCE_VALIDATION_EN_MASK 0x0001L |
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| 62213 | #define BIF_CFG_DEV2_EPF1_0_PCIE_ACS_CNTL__TRANSLATION_BLOCKING_EN_MASK 0x0002L |
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| 62214 | #define BIF_CFG_DEV2_EPF1_0_PCIE_ACS_CNTL__P2P_REQUEST_REDIRECT_EN_MASK 0x0004L |
|---|
| 62215 | #define BIF_CFG_DEV2_EPF1_0_PCIE_ACS_CNTL__P2P_COMPLETION_REDIRECT_EN_MASK 0x0008L |
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| 62216 | #define BIF_CFG_DEV2_EPF1_0_PCIE_ACS_CNTL__UPSTREAM_FORWARDING_EN_MASK 0x0010L |
|---|
| 62217 | #define BIF_CFG_DEV2_EPF1_0_PCIE_ACS_CNTL__P2P_EGRESS_CONTROL_EN_MASK 0x0020L |
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| 62218 | #define BIF_CFG_DEV2_EPF1_0_PCIE_ACS_CNTL__DIRECT_TRANSLATED_P2P_EN_MASK 0x0040L |
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| 62219 | //BIF_CFG_DEV2_EPF1_0_PCIE_PASID_ENH_CAP_LIST |
|---|
| 62220 | #define BIF_CFG_DEV2_EPF1_0_PCIE_PASID_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
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|---|
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| 62230 | #define BIF_CFG_DEV2_EPF1_0_PCIE_PASID_CAP__PASID_EXE_PERMISSION_SUPPORTED_MASK 0x0002L |
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| 62231 | #define BIF_CFG_DEV2_EPF1_0_PCIE_PASID_CAP__PASID_PRIV_MODE_SUPPORTED_MASK 0x0004L |
|---|
| 62232 | #define BIF_CFG_DEV2_EPF1_0_PCIE_PASID_CAP__MAX_PASID_WIDTH_MASK 0x1F00L |
|---|
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| 62235 | #define BIF_CFG_DEV2_EPF1_0_PCIE_PASID_CNTL__PASID_EXE_PERMISSION_ENABLE__SHIFT 0x1 |
|---|
| 62236 | #define BIF_CFG_DEV2_EPF1_0_PCIE_PASID_CNTL__PASID_PRIV_MODE_SUPPORTED_ENABLE__SHIFT 0x2 |
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|---|
| 62238 | #define BIF_CFG_DEV2_EPF1_0_PCIE_PASID_CNTL__PASID_EXE_PERMISSION_ENABLE_MASK 0x0002L |
|---|
| 62239 | #define BIF_CFG_DEV2_EPF1_0_PCIE_PASID_CNTL__PASID_PRIV_MODE_SUPPORTED_ENABLE_MASK 0x0004L |
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| 62240 | //BIF_CFG_DEV2_EPF1_0_PCIE_ARI_ENH_CAP_LIST |
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| 62244 | #define BIF_CFG_DEV2_EPF1_0_PCIE_ARI_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 62245 | #define BIF_CFG_DEV2_EPF1_0_PCIE_ARI_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
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| 62251 | #define BIF_CFG_DEV2_EPF1_0_PCIE_ARI_CAP__ARI_MFVC_FUNC_GROUPS_CAP_MASK 0x0001L |
|---|
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|---|
| 62253 | #define BIF_CFG_DEV2_EPF1_0_PCIE_ARI_CAP__ARI_NEXT_FUNC_NUM_MASK 0xFF00L |
|---|
| 62254 | //BIF_CFG_DEV2_EPF1_0_PCIE_ARI_CNTL |
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| 62255 | #define BIF_CFG_DEV2_EPF1_0_PCIE_ARI_CNTL__ARI_MFVC_FUNC_GROUPS_EN__SHIFT 0x0 |
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| 62258 | #define BIF_CFG_DEV2_EPF1_0_PCIE_ARI_CNTL__ARI_MFVC_FUNC_GROUPS_EN_MASK 0x0001L |
|---|
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|---|
| 62260 | #define BIF_CFG_DEV2_EPF1_0_PCIE_ARI_CNTL__ARI_FUNCTION_GROUP_MASK 0x0070L |
|---|
| 62261 | |
|---|
| 62262 | |
|---|
| 62263 | // addressBlock: nbio_nbif0_bif_cfg_dev2_epf2_bifcfgdecp |
|---|
| 62264 | //BIF_CFG_DEV2_EPF2_0_VENDOR_ID |
|---|
| 62265 | #define BIF_CFG_DEV2_EPF2_0_VENDOR_ID__VENDOR_ID__SHIFT 0x0 |
|---|
| 62266 | #define BIF_CFG_DEV2_EPF2_0_VENDOR_ID__VENDOR_ID_MASK 0xFFFFL |
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| 62268 | #define BIF_CFG_DEV2_EPF2_0_DEVICE_ID__DEVICE_ID__SHIFT 0x0 |
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| 62269 | #define BIF_CFG_DEV2_EPF2_0_DEVICE_ID__DEVICE_ID_MASK 0xFFFFL |
|---|
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| 62282 | #define BIF_CFG_DEV2_EPF2_0_COMMAND__IO_ACCESS_EN_MASK 0x0001L |
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| 62283 | #define BIF_CFG_DEV2_EPF2_0_COMMAND__MEM_ACCESS_EN_MASK 0x0002L |
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| 62284 | #define BIF_CFG_DEV2_EPF2_0_COMMAND__BUS_MASTER_EN_MASK 0x0004L |
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| 62286 | #define BIF_CFG_DEV2_EPF2_0_COMMAND__MEM_WRITE_INVALIDATE_EN_MASK 0x0010L |
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| 62287 | #define BIF_CFG_DEV2_EPF2_0_COMMAND__PAL_SNOOP_EN_MASK 0x0020L |
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| 62288 | #define BIF_CFG_DEV2_EPF2_0_COMMAND__PARITY_ERROR_RESPONSE_MASK 0x0040L |
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| 62289 | #define BIF_CFG_DEV2_EPF2_0_COMMAND__AD_STEPPING_MASK 0x0080L |
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| 62290 | #define BIF_CFG_DEV2_EPF2_0_COMMAND__SERR_EN_MASK 0x0100L |
|---|
| 62291 | #define BIF_CFG_DEV2_EPF2_0_COMMAND__FAST_B2B_EN_MASK 0x0200L |
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| 62292 | #define BIF_CFG_DEV2_EPF2_0_COMMAND__INT_DIS_MASK 0x0400L |
|---|
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| 62303 | #define BIF_CFG_DEV2_EPF2_0_STATUS__RECEIVED_MASTER_ABORT__SHIFT 0xd |
|---|
| 62304 | #define BIF_CFG_DEV2_EPF2_0_STATUS__SIGNALED_SYSTEM_ERROR__SHIFT 0xe |
|---|
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|---|
| 62306 | #define BIF_CFG_DEV2_EPF2_0_STATUS__IMMEDIATE_READINESS_MASK 0x0001L |
|---|
| 62307 | #define BIF_CFG_DEV2_EPF2_0_STATUS__INT_STATUS_MASK 0x0008L |
|---|
| 62308 | #define BIF_CFG_DEV2_EPF2_0_STATUS__CAP_LIST_MASK 0x0010L |
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| 62309 | #define BIF_CFG_DEV2_EPF2_0_STATUS__PCI_66_CAP_MASK 0x0020L |
|---|
| 62310 | #define BIF_CFG_DEV2_EPF2_0_STATUS__FAST_BACK_CAPABLE_MASK 0x0080L |
|---|
| 62311 | #define BIF_CFG_DEV2_EPF2_0_STATUS__MASTER_DATA_PARITY_ERROR_MASK 0x0100L |
|---|
| 62312 | #define BIF_CFG_DEV2_EPF2_0_STATUS__DEVSEL_TIMING_MASK 0x0600L |
|---|
| 62313 | #define BIF_CFG_DEV2_EPF2_0_STATUS__SIGNAL_TARGET_ABORT_MASK 0x0800L |
|---|
| 62314 | #define BIF_CFG_DEV2_EPF2_0_STATUS__RECEIVED_TARGET_ABORT_MASK 0x1000L |
|---|
| 62315 | #define BIF_CFG_DEV2_EPF2_0_STATUS__RECEIVED_MASTER_ABORT_MASK 0x2000L |
|---|
| 62316 | #define BIF_CFG_DEV2_EPF2_0_STATUS__SIGNALED_SYSTEM_ERROR_MASK 0x4000L |
|---|
| 62317 | #define BIF_CFG_DEV2_EPF2_0_STATUS__PARITY_ERROR_DETECTED_MASK 0x8000L |
|---|
| 62318 | //BIF_CFG_DEV2_EPF2_0_REVISION_ID |
|---|
| 62319 | #define BIF_CFG_DEV2_EPF2_0_REVISION_ID__MINOR_REV_ID__SHIFT 0x0 |
|---|
| 62320 | #define BIF_CFG_DEV2_EPF2_0_REVISION_ID__MAJOR_REV_ID__SHIFT 0x4 |
|---|
| 62321 | #define BIF_CFG_DEV2_EPF2_0_REVISION_ID__MINOR_REV_ID_MASK 0x0FL |
|---|
| 62322 | #define BIF_CFG_DEV2_EPF2_0_REVISION_ID__MAJOR_REV_ID_MASK 0xF0L |
|---|
| 62323 | //BIF_CFG_DEV2_EPF2_0_PROG_INTERFACE |
|---|
| 62324 | #define BIF_CFG_DEV2_EPF2_0_PROG_INTERFACE__PROG_INTERFACE__SHIFT 0x0 |
|---|
| 62325 | #define BIF_CFG_DEV2_EPF2_0_PROG_INTERFACE__PROG_INTERFACE_MASK 0xFFL |
|---|
| 62326 | //BIF_CFG_DEV2_EPF2_0_SUB_CLASS |
|---|
| 62327 | #define BIF_CFG_DEV2_EPF2_0_SUB_CLASS__SUB_CLASS__SHIFT 0x0 |
|---|
| 62328 | #define BIF_CFG_DEV2_EPF2_0_SUB_CLASS__SUB_CLASS_MASK 0xFFL |
|---|
| 62329 | //BIF_CFG_DEV2_EPF2_0_BASE_CLASS |
|---|
| 62330 | #define BIF_CFG_DEV2_EPF2_0_BASE_CLASS__BASE_CLASS__SHIFT 0x0 |
|---|
| 62331 | #define BIF_CFG_DEV2_EPF2_0_BASE_CLASS__BASE_CLASS_MASK 0xFFL |
|---|
| 62332 | //BIF_CFG_DEV2_EPF2_0_CACHE_LINE |
|---|
| 62333 | #define BIF_CFG_DEV2_EPF2_0_CACHE_LINE__CACHE_LINE_SIZE__SHIFT 0x0 |
|---|
| 62334 | #define BIF_CFG_DEV2_EPF2_0_CACHE_LINE__CACHE_LINE_SIZE_MASK 0xFFL |
|---|
| 62335 | //BIF_CFG_DEV2_EPF2_0_LATENCY |
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| 62336 | #define BIF_CFG_DEV2_EPF2_0_LATENCY__LATENCY_TIMER__SHIFT 0x0 |
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| 62337 | #define BIF_CFG_DEV2_EPF2_0_LATENCY__LATENCY_TIMER_MASK 0xFFL |
|---|
| 62338 | //BIF_CFG_DEV2_EPF2_0_HEADER |
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|---|
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|---|
| 62343 | //BIF_CFG_DEV2_EPF2_0_BIST |
|---|
| 62344 | #define BIF_CFG_DEV2_EPF2_0_BIST__BIST_COMP__SHIFT 0x0 |
|---|
| 62345 | #define BIF_CFG_DEV2_EPF2_0_BIST__BIST_STRT__SHIFT 0x6 |
|---|
| 62346 | #define BIF_CFG_DEV2_EPF2_0_BIST__BIST_CAP__SHIFT 0x7 |
|---|
| 62347 | #define BIF_CFG_DEV2_EPF2_0_BIST__BIST_COMP_MASK 0x0FL |
|---|
| 62348 | #define BIF_CFG_DEV2_EPF2_0_BIST__BIST_STRT_MASK 0x40L |
|---|
| 62349 | #define BIF_CFG_DEV2_EPF2_0_BIST__BIST_CAP_MASK 0x80L |
|---|
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| 62351 | #define BIF_CFG_DEV2_EPF2_0_BASE_ADDR_1__BASE_ADDR__SHIFT 0x0 |
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|---|
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| 62354 | #define BIF_CFG_DEV2_EPF2_0_BASE_ADDR_2__BASE_ADDR__SHIFT 0x0 |
|---|
| 62355 | #define BIF_CFG_DEV2_EPF2_0_BASE_ADDR_2__BASE_ADDR_MASK 0xFFFFFFFFL |
|---|
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|---|
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| 62361 | #define BIF_CFG_DEV2_EPF2_0_BASE_ADDR_4__BASE_ADDR_MASK 0xFFFFFFFFL |
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| 62363 | #define BIF_CFG_DEV2_EPF2_0_BASE_ADDR_5__BASE_ADDR__SHIFT 0x0 |
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|---|
| 62365 | //BIF_CFG_DEV2_EPF2_0_BASE_ADDR_6 |
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| 62366 | #define BIF_CFG_DEV2_EPF2_0_BASE_ADDR_6__BASE_ADDR__SHIFT 0x0 |
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| 62367 | #define BIF_CFG_DEV2_EPF2_0_BASE_ADDR_6__BASE_ADDR_MASK 0xFFFFFFFFL |
|---|
| 62368 | //BIF_CFG_DEV2_EPF2_0_CARDBUS_CIS_PTR |
|---|
| 62369 | #define BIF_CFG_DEV2_EPF2_0_CARDBUS_CIS_PTR__CARDBUS_CIS_PTR__SHIFT 0x0 |
|---|
| 62370 | #define BIF_CFG_DEV2_EPF2_0_CARDBUS_CIS_PTR__CARDBUS_CIS_PTR_MASK 0xFFFFFFFFL |
|---|
| 62371 | //BIF_CFG_DEV2_EPF2_0_ADAPTER_ID |
|---|
| 62372 | #define BIF_CFG_DEV2_EPF2_0_ADAPTER_ID__SUBSYSTEM_VENDOR_ID__SHIFT 0x0 |
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| 62373 | #define BIF_CFG_DEV2_EPF2_0_ADAPTER_ID__SUBSYSTEM_ID__SHIFT 0x10 |
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| 62374 | #define BIF_CFG_DEV2_EPF2_0_ADAPTER_ID__SUBSYSTEM_VENDOR_ID_MASK 0x0000FFFFL |
|---|
| 62375 | #define BIF_CFG_DEV2_EPF2_0_ADAPTER_ID__SUBSYSTEM_ID_MASK 0xFFFF0000L |
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| 62376 | //BIF_CFG_DEV2_EPF2_0_ROM_BASE_ADDR |
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| 62377 | #define BIF_CFG_DEV2_EPF2_0_ROM_BASE_ADDR__BASE_ADDR__SHIFT 0x0 |
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| 62378 | #define BIF_CFG_DEV2_EPF2_0_ROM_BASE_ADDR__BASE_ADDR_MASK 0xFFFFFFFFL |
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| 62379 | //BIF_CFG_DEV2_EPF2_0_CAP_PTR |
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| 62380 | #define BIF_CFG_DEV2_EPF2_0_CAP_PTR__CAP_PTR__SHIFT 0x0 |
|---|
| 62381 | #define BIF_CFG_DEV2_EPF2_0_CAP_PTR__CAP_PTR_MASK 0xFFL |
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| 62382 | //BIF_CFG_DEV2_EPF2_0_INTERRUPT_LINE |
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| 62383 | #define BIF_CFG_DEV2_EPF2_0_INTERRUPT_LINE__INTERRUPT_LINE__SHIFT 0x0 |
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| 62384 | #define BIF_CFG_DEV2_EPF2_0_INTERRUPT_LINE__INTERRUPT_LINE_MASK 0xFFL |
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| 62387 | #define BIF_CFG_DEV2_EPF2_0_INTERRUPT_PIN__INTERRUPT_PIN_MASK 0xFFL |
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| 62389 | #define BIF_CFG_DEV2_EPF2_0_MIN_GRANT__MIN_GNT__SHIFT 0x0 |
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| 62391 | //BIF_CFG_DEV2_EPF2_0_MAX_LATENCY |
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| 62392 | #define BIF_CFG_DEV2_EPF2_0_MAX_LATENCY__MAX_LAT__SHIFT 0x0 |
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| 62393 | #define BIF_CFG_DEV2_EPF2_0_MAX_LATENCY__MAX_LAT_MASK 0xFFL |
|---|
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| 62473 | #define BIF_CFG_DEV2_EPF2_0_PCIE_CAP__INT_MESSAGE_NUM_MASK 0x3E00L |
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| 62474 | //BIF_CFG_DEV2_EPF2_0_DEVICE_CAP |
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|---|
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|---|
| 62486 | #define BIF_CFG_DEV2_EPF2_0_DEVICE_CAP__EXTENDED_TAG_MASK 0x00000020L |
|---|
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|---|
| 62488 | #define BIF_CFG_DEV2_EPF2_0_DEVICE_CAP__L1_ACCEPTABLE_LATENCY_MASK 0x00000E00L |
|---|
| 62489 | #define BIF_CFG_DEV2_EPF2_0_DEVICE_CAP__ROLE_BASED_ERR_REPORTING_MASK 0x00008000L |
|---|
| 62490 | #define BIF_CFG_DEV2_EPF2_0_DEVICE_CAP__CAPTURED_SLOT_POWER_LIMIT_MASK 0x03FC0000L |
|---|
| 62491 | #define BIF_CFG_DEV2_EPF2_0_DEVICE_CAP__CAPTURED_SLOT_POWER_SCALE_MASK 0x0C000000L |
|---|
| 62492 | #define BIF_CFG_DEV2_EPF2_0_DEVICE_CAP__FLR_CAPABLE_MASK 0x10000000L |
|---|
| 62493 | //BIF_CFG_DEV2_EPF2_0_DEVICE_CNTL |
|---|
| 62494 | #define BIF_CFG_DEV2_EPF2_0_DEVICE_CNTL__CORR_ERR_EN__SHIFT 0x0 |
|---|
| 62495 | #define BIF_CFG_DEV2_EPF2_0_DEVICE_CNTL__NON_FATAL_ERR_EN__SHIFT 0x1 |
|---|
| 62496 | #define BIF_CFG_DEV2_EPF2_0_DEVICE_CNTL__FATAL_ERR_EN__SHIFT 0x2 |
|---|
| 62497 | #define BIF_CFG_DEV2_EPF2_0_DEVICE_CNTL__USR_REPORT_EN__SHIFT 0x3 |
|---|
| 62498 | #define BIF_CFG_DEV2_EPF2_0_DEVICE_CNTL__RELAXED_ORD_EN__SHIFT 0x4 |
|---|
| 62499 | #define BIF_CFG_DEV2_EPF2_0_DEVICE_CNTL__MAX_PAYLOAD_SIZE__SHIFT 0x5 |
|---|
| 62500 | #define BIF_CFG_DEV2_EPF2_0_DEVICE_CNTL__EXTENDED_TAG_EN__SHIFT 0x8 |
|---|
| 62501 | #define BIF_CFG_DEV2_EPF2_0_DEVICE_CNTL__PHANTOM_FUNC_EN__SHIFT 0x9 |
|---|
| 62502 | #define BIF_CFG_DEV2_EPF2_0_DEVICE_CNTL__AUX_POWER_PM_EN__SHIFT 0xa |
|---|
| 62503 | #define BIF_CFG_DEV2_EPF2_0_DEVICE_CNTL__NO_SNOOP_EN__SHIFT 0xb |
|---|
| 62504 | #define BIF_CFG_DEV2_EPF2_0_DEVICE_CNTL__MAX_READ_REQUEST_SIZE__SHIFT 0xc |
|---|
| 62505 | #define BIF_CFG_DEV2_EPF2_0_DEVICE_CNTL__INITIATE_FLR__SHIFT 0xf |
|---|
| 62506 | #define BIF_CFG_DEV2_EPF2_0_DEVICE_CNTL__CORR_ERR_EN_MASK 0x0001L |
|---|
| 62507 | #define BIF_CFG_DEV2_EPF2_0_DEVICE_CNTL__NON_FATAL_ERR_EN_MASK 0x0002L |
|---|
| 62508 | #define BIF_CFG_DEV2_EPF2_0_DEVICE_CNTL__FATAL_ERR_EN_MASK 0x0004L |
|---|
| 62509 | #define BIF_CFG_DEV2_EPF2_0_DEVICE_CNTL__USR_REPORT_EN_MASK 0x0008L |
|---|
| 62510 | #define BIF_CFG_DEV2_EPF2_0_DEVICE_CNTL__RELAXED_ORD_EN_MASK 0x0010L |
|---|
| 62511 | #define BIF_CFG_DEV2_EPF2_0_DEVICE_CNTL__MAX_PAYLOAD_SIZE_MASK 0x00E0L |
|---|
| 62512 | #define BIF_CFG_DEV2_EPF2_0_DEVICE_CNTL__EXTENDED_TAG_EN_MASK 0x0100L |
|---|
| 62513 | #define BIF_CFG_DEV2_EPF2_0_DEVICE_CNTL__PHANTOM_FUNC_EN_MASK 0x0200L |
|---|
| 62514 | #define BIF_CFG_DEV2_EPF2_0_DEVICE_CNTL__AUX_POWER_PM_EN_MASK 0x0400L |
|---|
| 62515 | #define BIF_CFG_DEV2_EPF2_0_DEVICE_CNTL__NO_SNOOP_EN_MASK 0x0800L |
|---|
| 62516 | #define BIF_CFG_DEV2_EPF2_0_DEVICE_CNTL__MAX_READ_REQUEST_SIZE_MASK 0x7000L |
|---|
| 62517 | #define BIF_CFG_DEV2_EPF2_0_DEVICE_CNTL__INITIATE_FLR_MASK 0x8000L |
|---|
| 62518 | //BIF_CFG_DEV2_EPF2_0_DEVICE_STATUS |
|---|
| 62519 | #define BIF_CFG_DEV2_EPF2_0_DEVICE_STATUS__CORR_ERR__SHIFT 0x0 |
|---|
| 62520 | #define BIF_CFG_DEV2_EPF2_0_DEVICE_STATUS__NON_FATAL_ERR__SHIFT 0x1 |
|---|
| 62521 | #define BIF_CFG_DEV2_EPF2_0_DEVICE_STATUS__FATAL_ERR__SHIFT 0x2 |
|---|
| 62522 | #define BIF_CFG_DEV2_EPF2_0_DEVICE_STATUS__USR_DETECTED__SHIFT 0x3 |
|---|
| 62523 | #define BIF_CFG_DEV2_EPF2_0_DEVICE_STATUS__AUX_PWR__SHIFT 0x4 |
|---|
| 62524 | #define BIF_CFG_DEV2_EPF2_0_DEVICE_STATUS__TRANSACTIONS_PEND__SHIFT 0x5 |
|---|
| 62525 | #define BIF_CFG_DEV2_EPF2_0_DEVICE_STATUS__EMER_POWER_REDUCTION_DETECTED__SHIFT 0x6 |
|---|
| 62526 | #define BIF_CFG_DEV2_EPF2_0_DEVICE_STATUS__CORR_ERR_MASK 0x0001L |
|---|
| 62527 | #define BIF_CFG_DEV2_EPF2_0_DEVICE_STATUS__NON_FATAL_ERR_MASK 0x0002L |
|---|
| 62528 | #define BIF_CFG_DEV2_EPF2_0_DEVICE_STATUS__FATAL_ERR_MASK 0x0004L |
|---|
| 62529 | #define BIF_CFG_DEV2_EPF2_0_DEVICE_STATUS__USR_DETECTED_MASK 0x0008L |
|---|
| 62530 | #define BIF_CFG_DEV2_EPF2_0_DEVICE_STATUS__AUX_PWR_MASK 0x0010L |
|---|
| 62531 | #define BIF_CFG_DEV2_EPF2_0_DEVICE_STATUS__TRANSACTIONS_PEND_MASK 0x0020L |
|---|
| 62532 | #define BIF_CFG_DEV2_EPF2_0_DEVICE_STATUS__EMER_POWER_REDUCTION_DETECTED_MASK 0x0040L |
|---|
| 62533 | //BIF_CFG_DEV2_EPF2_0_LINK_CAP |
|---|
| 62534 | #define BIF_CFG_DEV2_EPF2_0_LINK_CAP__LINK_SPEED__SHIFT 0x0 |
|---|
| 62535 | #define BIF_CFG_DEV2_EPF2_0_LINK_CAP__LINK_WIDTH__SHIFT 0x4 |
|---|
| 62536 | #define BIF_CFG_DEV2_EPF2_0_LINK_CAP__PM_SUPPORT__SHIFT 0xa |
|---|
| 62537 | #define BIF_CFG_DEV2_EPF2_0_LINK_CAP__L0S_EXIT_LATENCY__SHIFT 0xc |
|---|
| 62538 | #define BIF_CFG_DEV2_EPF2_0_LINK_CAP__L1_EXIT_LATENCY__SHIFT 0xf |
|---|
| 62539 | #define BIF_CFG_DEV2_EPF2_0_LINK_CAP__CLOCK_POWER_MANAGEMENT__SHIFT 0x12 |
|---|
| 62540 | #define BIF_CFG_DEV2_EPF2_0_LINK_CAP__SURPRISE_DOWN_ERR_REPORTING__SHIFT 0x13 |
|---|
| 62541 | #define BIF_CFG_DEV2_EPF2_0_LINK_CAP__DL_ACTIVE_REPORTING_CAPABLE__SHIFT 0x14 |
|---|
| 62542 | #define BIF_CFG_DEV2_EPF2_0_LINK_CAP__LINK_BW_NOTIFICATION_CAP__SHIFT 0x15 |
|---|
| 62543 | #define BIF_CFG_DEV2_EPF2_0_LINK_CAP__ASPM_OPTIONALITY_COMPLIANCE__SHIFT 0x16 |
|---|
| 62544 | #define BIF_CFG_DEV2_EPF2_0_LINK_CAP__PORT_NUMBER__SHIFT 0x18 |
|---|
| 62545 | #define BIF_CFG_DEV2_EPF2_0_LINK_CAP__LINK_SPEED_MASK 0x0000000FL |
|---|
| 62546 | #define BIF_CFG_DEV2_EPF2_0_LINK_CAP__LINK_WIDTH_MASK 0x000003F0L |
|---|
| 62547 | #define BIF_CFG_DEV2_EPF2_0_LINK_CAP__PM_SUPPORT_MASK 0x00000C00L |
|---|
| 62548 | #define BIF_CFG_DEV2_EPF2_0_LINK_CAP__L0S_EXIT_LATENCY_MASK 0x00007000L |
|---|
| 62549 | #define BIF_CFG_DEV2_EPF2_0_LINK_CAP__L1_EXIT_LATENCY_MASK 0x00038000L |
|---|
| 62550 | #define BIF_CFG_DEV2_EPF2_0_LINK_CAP__CLOCK_POWER_MANAGEMENT_MASK 0x00040000L |
|---|
| 62551 | #define BIF_CFG_DEV2_EPF2_0_LINK_CAP__SURPRISE_DOWN_ERR_REPORTING_MASK 0x00080000L |
|---|
| 62552 | #define BIF_CFG_DEV2_EPF2_0_LINK_CAP__DL_ACTIVE_REPORTING_CAPABLE_MASK 0x00100000L |
|---|
| 62553 | #define BIF_CFG_DEV2_EPF2_0_LINK_CAP__LINK_BW_NOTIFICATION_CAP_MASK 0x00200000L |
|---|
| 62554 | #define BIF_CFG_DEV2_EPF2_0_LINK_CAP__ASPM_OPTIONALITY_COMPLIANCE_MASK 0x00400000L |
|---|
| 62555 | #define BIF_CFG_DEV2_EPF2_0_LINK_CAP__PORT_NUMBER_MASK 0xFF000000L |
|---|
| 62556 | //BIF_CFG_DEV2_EPF2_0_LINK_CNTL |
|---|
| 62557 | #define BIF_CFG_DEV2_EPF2_0_LINK_CNTL__PM_CONTROL__SHIFT 0x0 |
|---|
| 62558 | #define BIF_CFG_DEV2_EPF2_0_LINK_CNTL__PTM_PROP_DELAY_ADAPT_INTER_B__SHIFT 0x2 |
|---|
| 62559 | #define BIF_CFG_DEV2_EPF2_0_LINK_CNTL__READ_CPL_BOUNDARY__SHIFT 0x3 |
|---|
| 62560 | #define BIF_CFG_DEV2_EPF2_0_LINK_CNTL__LINK_DIS__SHIFT 0x4 |
|---|
| 62561 | #define BIF_CFG_DEV2_EPF2_0_LINK_CNTL__RETRAIN_LINK__SHIFT 0x5 |
|---|
| 62562 | #define BIF_CFG_DEV2_EPF2_0_LINK_CNTL__COMMON_CLOCK_CFG__SHIFT 0x6 |
|---|
| 62563 | #define BIF_CFG_DEV2_EPF2_0_LINK_CNTL__EXTENDED_SYNC__SHIFT 0x7 |
|---|
| 62564 | #define BIF_CFG_DEV2_EPF2_0_LINK_CNTL__CLOCK_POWER_MANAGEMENT_EN__SHIFT 0x8 |
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| 62565 | #define BIF_CFG_DEV2_EPF2_0_LINK_CNTL__HW_AUTONOMOUS_WIDTH_DISABLE__SHIFT 0x9 |
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| 62622 | #define BIF_CFG_DEV2_EPF2_0_DEVICE_CAP2__ATOMICOP_64CMPLT_SUPPORTED_MASK 0x00000100L |
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| 62623 | #define BIF_CFG_DEV2_EPF2_0_DEVICE_CAP2__CAS128_CMPLT_SUPPORTED_MASK 0x00000200L |
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| 62624 | #define BIF_CFG_DEV2_EPF2_0_DEVICE_CAP2__NO_RO_ENABLED_P2P_PASSING_MASK 0x00000400L |
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| 62626 | #define BIF_CFG_DEV2_EPF2_0_DEVICE_CAP2__TPH_CPLR_SUPPORTED_MASK 0x00003000L |
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| 62627 | #define BIF_CFG_DEV2_EPF2_0_DEVICE_CAP2__LN_SYSTEM_CLS_MASK 0x0000C000L |
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| 62628 | #define BIF_CFG_DEV2_EPF2_0_DEVICE_CAP2__TEN_BIT_TAG_COMPLETER_SUPPORTED_MASK 0x00010000L |
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| 62630 | #define BIF_CFG_DEV2_EPF2_0_DEVICE_CAP2__OBFF_SUPPORTED_MASK 0x000C0000L |
|---|
| 62631 | #define BIF_CFG_DEV2_EPF2_0_DEVICE_CAP2__EXTENDED_FMT_FIELD_SUPPORTED_MASK 0x00100000L |
|---|
| 62632 | #define BIF_CFG_DEV2_EPF2_0_DEVICE_CAP2__END_END_TLP_PREFIX_SUPPORTED_MASK 0x00200000L |
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| 62633 | #define BIF_CFG_DEV2_EPF2_0_DEVICE_CAP2__MAX_END_END_TLP_PREFIXES_MASK 0x00C00000L |
|---|
| 62634 | #define BIF_CFG_DEV2_EPF2_0_DEVICE_CAP2__EMER_POWER_REDUCTION_SUPPORTED_MASK 0x03000000L |
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| 62635 | #define BIF_CFG_DEV2_EPF2_0_DEVICE_CAP2__EMER_POWER_REDUCTION_INIT_REQ_MASK 0x04000000L |
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| 62636 | #define BIF_CFG_DEV2_EPF2_0_DEVICE_CAP2__FRS_SUPPORTED_MASK 0x80000000L |
|---|
| 62637 | //BIF_CFG_DEV2_EPF2_0_DEVICE_CNTL2 |
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| 62641 | #define BIF_CFG_DEV2_EPF2_0_DEVICE_CNTL2__ATOMICOP_REQUEST_EN__SHIFT 0x6 |
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| 62646 | #define BIF_CFG_DEV2_EPF2_0_DEVICE_CNTL2__EMER_POWER_REDUCTION_REQUEST__SHIFT 0xb |
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| 62647 | #define BIF_CFG_DEV2_EPF2_0_DEVICE_CNTL2__TEN_BIT_TAG_REQUESTER_ENABLE__SHIFT 0xc |
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| 62648 | #define BIF_CFG_DEV2_EPF2_0_DEVICE_CNTL2__OBFF_EN__SHIFT 0xd |
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| 62649 | #define BIF_CFG_DEV2_EPF2_0_DEVICE_CNTL2__END_END_TLP_PREFIX_BLOCKING__SHIFT 0xf |
|---|
| 62650 | #define BIF_CFG_DEV2_EPF2_0_DEVICE_CNTL2__CPL_TIMEOUT_VALUE_MASK 0x000FL |
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| 62651 | #define BIF_CFG_DEV2_EPF2_0_DEVICE_CNTL2__CPL_TIMEOUT_DIS_MASK 0x0010L |
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| 62652 | #define BIF_CFG_DEV2_EPF2_0_DEVICE_CNTL2__ARI_FORWARDING_EN_MASK 0x0020L |
|---|
| 62653 | #define BIF_CFG_DEV2_EPF2_0_DEVICE_CNTL2__ATOMICOP_REQUEST_EN_MASK 0x0040L |
|---|
| 62654 | #define BIF_CFG_DEV2_EPF2_0_DEVICE_CNTL2__ATOMICOP_EGRESS_BLOCKING_MASK 0x0080L |
|---|
| 62655 | #define BIF_CFG_DEV2_EPF2_0_DEVICE_CNTL2__IDO_REQUEST_ENABLE_MASK 0x0100L |
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| 62656 | #define BIF_CFG_DEV2_EPF2_0_DEVICE_CNTL2__IDO_COMPLETION_ENABLE_MASK 0x0200L |
|---|
| 62657 | #define BIF_CFG_DEV2_EPF2_0_DEVICE_CNTL2__LTR_EN_MASK 0x0400L |
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| 62658 | #define BIF_CFG_DEV2_EPF2_0_DEVICE_CNTL2__EMER_POWER_REDUCTION_REQUEST_MASK 0x0800L |
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| 62659 | #define BIF_CFG_DEV2_EPF2_0_DEVICE_CNTL2__TEN_BIT_TAG_REQUESTER_ENABLE_MASK 0x1000L |
|---|
| 62660 | #define BIF_CFG_DEV2_EPF2_0_DEVICE_CNTL2__OBFF_EN_MASK 0x6000L |
|---|
| 62661 | #define BIF_CFG_DEV2_EPF2_0_DEVICE_CNTL2__END_END_TLP_PREFIX_BLOCKING_MASK 0x8000L |
|---|
| 62662 | //BIF_CFG_DEV2_EPF2_0_DEVICE_STATUS2 |
|---|
| 62663 | #define BIF_CFG_DEV2_EPF2_0_DEVICE_STATUS2__RESERVED__SHIFT 0x0 |
|---|
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|---|
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| 62666 | #define BIF_CFG_DEV2_EPF2_0_LINK_CAP2__SUPPORTED_LINK_SPEED__SHIFT 0x1 |
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| 62669 | #define BIF_CFG_DEV2_EPF2_0_LINK_CAP2__LOWER_SKP_OS_RCV_SUPPORT__SHIFT 0x10 |
|---|
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|---|
| 62671 | #define BIF_CFG_DEV2_EPF2_0_LINK_CAP2__RTM2_PRESENCE_DET_SUPPORT__SHIFT 0x18 |
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| 62672 | #define BIF_CFG_DEV2_EPF2_0_LINK_CAP2__DRS_SUPPORTED__SHIFT 0x1f |
|---|
| 62673 | #define BIF_CFG_DEV2_EPF2_0_LINK_CAP2__SUPPORTED_LINK_SPEED_MASK 0x000000FEL |
|---|
| 62674 | #define BIF_CFG_DEV2_EPF2_0_LINK_CAP2__CROSSLINK_SUPPORTED_MASK 0x00000100L |
|---|
| 62675 | #define BIF_CFG_DEV2_EPF2_0_LINK_CAP2__LOWER_SKP_OS_GEN_SUPPORT_MASK 0x0000FE00L |
|---|
| 62676 | #define BIF_CFG_DEV2_EPF2_0_LINK_CAP2__LOWER_SKP_OS_RCV_SUPPORT_MASK 0x007F0000L |
|---|
| 62677 | #define BIF_CFG_DEV2_EPF2_0_LINK_CAP2__RTM1_PRESENCE_DET_SUPPORT_MASK 0x00800000L |
|---|
| 62678 | #define BIF_CFG_DEV2_EPF2_0_LINK_CAP2__RTM2_PRESENCE_DET_SUPPORT_MASK 0x01000000L |
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| 62679 | #define BIF_CFG_DEV2_EPF2_0_LINK_CAP2__DRS_SUPPORTED_MASK 0x80000000L |
|---|
| 62680 | //BIF_CFG_DEV2_EPF2_0_LINK_CNTL2 |
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| 62681 | #define BIF_CFG_DEV2_EPF2_0_LINK_CNTL2__TARGET_LINK_SPEED__SHIFT 0x0 |
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| 62683 | #define BIF_CFG_DEV2_EPF2_0_LINK_CNTL2__HW_AUTONOMOUS_SPEED_DISABLE__SHIFT 0x5 |
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| 62684 | #define BIF_CFG_DEV2_EPF2_0_LINK_CNTL2__SELECTABLE_DEEMPHASIS__SHIFT 0x6 |
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| 62685 | #define BIF_CFG_DEV2_EPF2_0_LINK_CNTL2__XMIT_MARGIN__SHIFT 0x7 |
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| 62687 | #define BIF_CFG_DEV2_EPF2_0_LINK_CNTL2__COMPLIANCE_SOS__SHIFT 0xb |
|---|
| 62688 | #define BIF_CFG_DEV2_EPF2_0_LINK_CNTL2__COMPLIANCE_DEEMPHASIS__SHIFT 0xc |
|---|
| 62689 | #define BIF_CFG_DEV2_EPF2_0_LINK_CNTL2__TARGET_LINK_SPEED_MASK 0x000FL |
|---|
| 62690 | #define BIF_CFG_DEV2_EPF2_0_LINK_CNTL2__ENTER_COMPLIANCE_MASK 0x0010L |
|---|
| 62691 | #define BIF_CFG_DEV2_EPF2_0_LINK_CNTL2__HW_AUTONOMOUS_SPEED_DISABLE_MASK 0x0020L |
|---|
| 62692 | #define BIF_CFG_DEV2_EPF2_0_LINK_CNTL2__SELECTABLE_DEEMPHASIS_MASK 0x0040L |
|---|
| 62693 | #define BIF_CFG_DEV2_EPF2_0_LINK_CNTL2__XMIT_MARGIN_MASK 0x0380L |
|---|
| 62694 | #define BIF_CFG_DEV2_EPF2_0_LINK_CNTL2__ENTER_MOD_COMPLIANCE_MASK 0x0400L |
|---|
| 62695 | #define BIF_CFG_DEV2_EPF2_0_LINK_CNTL2__COMPLIANCE_SOS_MASK 0x0800L |
|---|
| 62696 | #define BIF_CFG_DEV2_EPF2_0_LINK_CNTL2__COMPLIANCE_DEEMPHASIS_MASK 0xF000L |
|---|
| 62697 | //BIF_CFG_DEV2_EPF2_0_LINK_STATUS2 |
|---|
| 62698 | #define BIF_CFG_DEV2_EPF2_0_LINK_STATUS2__CUR_DEEMPHASIS_LEVEL__SHIFT 0x0 |
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| 62699 | #define BIF_CFG_DEV2_EPF2_0_LINK_STATUS2__EQUALIZATION_COMPLETE_8GT__SHIFT 0x1 |
|---|
| 62700 | #define BIF_CFG_DEV2_EPF2_0_LINK_STATUS2__EQUALIZATION_PHASE1_SUCCESS_8GT__SHIFT 0x2 |
|---|
| 62701 | #define BIF_CFG_DEV2_EPF2_0_LINK_STATUS2__EQUALIZATION_PHASE2_SUCCESS_8GT__SHIFT 0x3 |
|---|
| 62702 | #define BIF_CFG_DEV2_EPF2_0_LINK_STATUS2__EQUALIZATION_PHASE3_SUCCESS_8GT__SHIFT 0x4 |
|---|
| 62703 | #define BIF_CFG_DEV2_EPF2_0_LINK_STATUS2__LINK_EQUALIZATION_REQUEST_8GT__SHIFT 0x5 |
|---|
| 62704 | #define BIF_CFG_DEV2_EPF2_0_LINK_STATUS2__RTM1_PRESENCE_DET__SHIFT 0x6 |
|---|
| 62705 | #define BIF_CFG_DEV2_EPF2_0_LINK_STATUS2__RTM2_PRESENCE_DET__SHIFT 0x7 |
|---|
| 62706 | #define BIF_CFG_DEV2_EPF2_0_LINK_STATUS2__CROSSLINK_RESOLUTION__SHIFT 0x8 |
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| 62707 | #define BIF_CFG_DEV2_EPF2_0_LINK_STATUS2__DOWNSTREAM_COMPONENT_PRESENCE__SHIFT 0xc |
|---|
| 62708 | #define BIF_CFG_DEV2_EPF2_0_LINK_STATUS2__DRS_MESSAGE_RECEIVED__SHIFT 0xf |
|---|
| 62709 | #define BIF_CFG_DEV2_EPF2_0_LINK_STATUS2__CUR_DEEMPHASIS_LEVEL_MASK 0x0001L |
|---|
| 62710 | #define BIF_CFG_DEV2_EPF2_0_LINK_STATUS2__EQUALIZATION_COMPLETE_8GT_MASK 0x0002L |
|---|
| 62711 | #define BIF_CFG_DEV2_EPF2_0_LINK_STATUS2__EQUALIZATION_PHASE1_SUCCESS_8GT_MASK 0x0004L |
|---|
| 62712 | #define BIF_CFG_DEV2_EPF2_0_LINK_STATUS2__EQUALIZATION_PHASE2_SUCCESS_8GT_MASK 0x0008L |
|---|
| 62713 | #define BIF_CFG_DEV2_EPF2_0_LINK_STATUS2__EQUALIZATION_PHASE3_SUCCESS_8GT_MASK 0x0010L |
|---|
| 62714 | #define BIF_CFG_DEV2_EPF2_0_LINK_STATUS2__LINK_EQUALIZATION_REQUEST_8GT_MASK 0x0020L |
|---|
| 62715 | #define BIF_CFG_DEV2_EPF2_0_LINK_STATUS2__RTM1_PRESENCE_DET_MASK 0x0040L |
|---|
| 62716 | #define BIF_CFG_DEV2_EPF2_0_LINK_STATUS2__RTM2_PRESENCE_DET_MASK 0x0080L |
|---|
| 62717 | #define BIF_CFG_DEV2_EPF2_0_LINK_STATUS2__CROSSLINK_RESOLUTION_MASK 0x0300L |
|---|
| 62718 | #define BIF_CFG_DEV2_EPF2_0_LINK_STATUS2__DOWNSTREAM_COMPONENT_PRESENCE_MASK 0x7000L |
|---|
| 62719 | #define BIF_CFG_DEV2_EPF2_0_LINK_STATUS2__DRS_MESSAGE_RECEIVED_MASK 0x8000L |
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| 62720 | //BIF_CFG_DEV2_EPF2_0_MSI_CAP_LIST |
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| 62721 | #define BIF_CFG_DEV2_EPF2_0_MSI_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 62722 | #define BIF_CFG_DEV2_EPF2_0_MSI_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
|---|
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|---|
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| 62806 | //BIF_CFG_DEV2_EPF2_0_PCIE_VENDOR_SPECIFIC1 |
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| 62809 | //BIF_CFG_DEV2_EPF2_0_PCIE_VENDOR_SPECIFIC2 |
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| 62810 | #define BIF_CFG_DEV2_EPF2_0_PCIE_VENDOR_SPECIFIC2__SCRATCH__SHIFT 0x0 |
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|---|
| 62813 | #define BIF_CFG_DEV2_EPF2_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
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| 62815 | #define BIF_CFG_DEV2_EPF2_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 62816 | #define BIF_CFG_DEV2_EPF2_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
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| 62817 | #define BIF_CFG_DEV2_EPF2_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 62818 | #define BIF_CFG_DEV2_EPF2_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 62819 | //BIF_CFG_DEV2_EPF2_0_PCIE_UNCORR_ERR_STATUS |
|---|
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| 62826 | #define BIF_CFG_DEV2_EPF2_0_PCIE_UNCORR_ERR_STATUS__UNEXP_CPL_STATUS__SHIFT 0x10 |
|---|
| 62827 | #define BIF_CFG_DEV2_EPF2_0_PCIE_UNCORR_ERR_STATUS__RCV_OVFL_STATUS__SHIFT 0x11 |
|---|
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|---|
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|---|
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|---|
| 62831 | #define BIF_CFG_DEV2_EPF2_0_PCIE_UNCORR_ERR_STATUS__ACS_VIOLATION_STATUS__SHIFT 0x15 |
|---|
| 62832 | #define BIF_CFG_DEV2_EPF2_0_PCIE_UNCORR_ERR_STATUS__UNCORR_INT_ERR_STATUS__SHIFT 0x16 |
|---|
| 62833 | #define BIF_CFG_DEV2_EPF2_0_PCIE_UNCORR_ERR_STATUS__MC_BLOCKED_TLP_STATUS__SHIFT 0x17 |
|---|
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|---|
| 62835 | #define BIF_CFG_DEV2_EPF2_0_PCIE_UNCORR_ERR_STATUS__TLP_PREFIX_BLOCKED_ERR_STATUS__SHIFT 0x19 |
|---|
| 62836 | #define BIF_CFG_DEV2_EPF2_0_PCIE_UNCORR_ERR_STATUS__POISONED_TLP_EGRESS_BLOCKED_STATUS__SHIFT 0x1a |
|---|
| 62837 | #define BIF_CFG_DEV2_EPF2_0_PCIE_UNCORR_ERR_STATUS__DLP_ERR_STATUS_MASK 0x00000010L |
|---|
| 62838 | #define BIF_CFG_DEV2_EPF2_0_PCIE_UNCORR_ERR_STATUS__SURPDN_ERR_STATUS_MASK 0x00000020L |
|---|
| 62839 | #define BIF_CFG_DEV2_EPF2_0_PCIE_UNCORR_ERR_STATUS__PSN_ERR_STATUS_MASK 0x00001000L |
|---|
| 62840 | #define BIF_CFG_DEV2_EPF2_0_PCIE_UNCORR_ERR_STATUS__FC_ERR_STATUS_MASK 0x00002000L |
|---|
| 62841 | #define BIF_CFG_DEV2_EPF2_0_PCIE_UNCORR_ERR_STATUS__CPL_TIMEOUT_STATUS_MASK 0x00004000L |
|---|
| 62842 | #define BIF_CFG_DEV2_EPF2_0_PCIE_UNCORR_ERR_STATUS__CPL_ABORT_ERR_STATUS_MASK 0x00008000L |
|---|
| 62843 | #define BIF_CFG_DEV2_EPF2_0_PCIE_UNCORR_ERR_STATUS__UNEXP_CPL_STATUS_MASK 0x00010000L |
|---|
| 62844 | #define BIF_CFG_DEV2_EPF2_0_PCIE_UNCORR_ERR_STATUS__RCV_OVFL_STATUS_MASK 0x00020000L |
|---|
| 62845 | #define BIF_CFG_DEV2_EPF2_0_PCIE_UNCORR_ERR_STATUS__MAL_TLP_STATUS_MASK 0x00040000L |
|---|
| 62846 | #define BIF_CFG_DEV2_EPF2_0_PCIE_UNCORR_ERR_STATUS__ECRC_ERR_STATUS_MASK 0x00080000L |
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| 62847 | #define BIF_CFG_DEV2_EPF2_0_PCIE_UNCORR_ERR_STATUS__UNSUPP_REQ_ERR_STATUS_MASK 0x00100000L |
|---|
| 62848 | #define BIF_CFG_DEV2_EPF2_0_PCIE_UNCORR_ERR_STATUS__ACS_VIOLATION_STATUS_MASK 0x00200000L |
|---|
| 62849 | #define BIF_CFG_DEV2_EPF2_0_PCIE_UNCORR_ERR_STATUS__UNCORR_INT_ERR_STATUS_MASK 0x00400000L |
|---|
| 62850 | #define BIF_CFG_DEV2_EPF2_0_PCIE_UNCORR_ERR_STATUS__MC_BLOCKED_TLP_STATUS_MASK 0x00800000L |
|---|
| 62851 | #define BIF_CFG_DEV2_EPF2_0_PCIE_UNCORR_ERR_STATUS__ATOMICOP_EGRESS_BLOCKED_STATUS_MASK 0x01000000L |
|---|
| 62852 | #define BIF_CFG_DEV2_EPF2_0_PCIE_UNCORR_ERR_STATUS__TLP_PREFIX_BLOCKED_ERR_STATUS_MASK 0x02000000L |
|---|
| 62853 | #define BIF_CFG_DEV2_EPF2_0_PCIE_UNCORR_ERR_STATUS__POISONED_TLP_EGRESS_BLOCKED_STATUS_MASK 0x04000000L |
|---|
| 62854 | //BIF_CFG_DEV2_EPF2_0_PCIE_UNCORR_ERR_MASK |
|---|
| 62855 | #define BIF_CFG_DEV2_EPF2_0_PCIE_UNCORR_ERR_MASK__DLP_ERR_MASK__SHIFT 0x4 |
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|---|
| 62857 | #define BIF_CFG_DEV2_EPF2_0_PCIE_UNCORR_ERR_MASK__PSN_ERR_MASK__SHIFT 0xc |
|---|
| 62858 | #define BIF_CFG_DEV2_EPF2_0_PCIE_UNCORR_ERR_MASK__FC_ERR_MASK__SHIFT 0xd |
|---|
| 62859 | #define BIF_CFG_DEV2_EPF2_0_PCIE_UNCORR_ERR_MASK__CPL_TIMEOUT_MASK__SHIFT 0xe |
|---|
| 62860 | #define BIF_CFG_DEV2_EPF2_0_PCIE_UNCORR_ERR_MASK__CPL_ABORT_ERR_MASK__SHIFT 0xf |
|---|
| 62861 | #define BIF_CFG_DEV2_EPF2_0_PCIE_UNCORR_ERR_MASK__UNEXP_CPL_MASK__SHIFT 0x10 |
|---|
| 62862 | #define BIF_CFG_DEV2_EPF2_0_PCIE_UNCORR_ERR_MASK__RCV_OVFL_MASK__SHIFT 0x11 |
|---|
| 62863 | #define BIF_CFG_DEV2_EPF2_0_PCIE_UNCORR_ERR_MASK__MAL_TLP_MASK__SHIFT 0x12 |
|---|
| 62864 | #define BIF_CFG_DEV2_EPF2_0_PCIE_UNCORR_ERR_MASK__ECRC_ERR_MASK__SHIFT 0x13 |
|---|
| 62865 | #define BIF_CFG_DEV2_EPF2_0_PCIE_UNCORR_ERR_MASK__UNSUPP_REQ_ERR_MASK__SHIFT 0x14 |
|---|
| 62866 | #define BIF_CFG_DEV2_EPF2_0_PCIE_UNCORR_ERR_MASK__ACS_VIOLATION_MASK__SHIFT 0x15 |
|---|
| 62867 | #define BIF_CFG_DEV2_EPF2_0_PCIE_UNCORR_ERR_MASK__UNCORR_INT_ERR_MASK__SHIFT 0x16 |
|---|
| 62868 | #define BIF_CFG_DEV2_EPF2_0_PCIE_UNCORR_ERR_MASK__MC_BLOCKED_TLP_MASK__SHIFT 0x17 |
|---|
| 62869 | #define BIF_CFG_DEV2_EPF2_0_PCIE_UNCORR_ERR_MASK__ATOMICOP_EGRESS_BLOCKED_MASK__SHIFT 0x18 |
|---|
| 62870 | #define BIF_CFG_DEV2_EPF2_0_PCIE_UNCORR_ERR_MASK__TLP_PREFIX_BLOCKED_ERR_MASK__SHIFT 0x19 |
|---|
| 62871 | #define BIF_CFG_DEV2_EPF2_0_PCIE_UNCORR_ERR_MASK__POISONED_TLP_EGRESS_BLOCKED_MASK__SHIFT 0x1a |
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| 62872 | #define BIF_CFG_DEV2_EPF2_0_PCIE_UNCORR_ERR_MASK__DLP_ERR_MASK_MASK 0x00000010L |
|---|
| 62873 | #define BIF_CFG_DEV2_EPF2_0_PCIE_UNCORR_ERR_MASK__SURPDN_ERR_MASK_MASK 0x00000020L |
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| 62874 | #define BIF_CFG_DEV2_EPF2_0_PCIE_UNCORR_ERR_MASK__PSN_ERR_MASK_MASK 0x00001000L |
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| 62876 | #define BIF_CFG_DEV2_EPF2_0_PCIE_UNCORR_ERR_MASK__CPL_TIMEOUT_MASK_MASK 0x00004000L |
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| 62877 | #define BIF_CFG_DEV2_EPF2_0_PCIE_UNCORR_ERR_MASK__CPL_ABORT_ERR_MASK_MASK 0x00008000L |
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| 62878 | #define BIF_CFG_DEV2_EPF2_0_PCIE_UNCORR_ERR_MASK__UNEXP_CPL_MASK_MASK 0x00010000L |
|---|
| 62879 | #define BIF_CFG_DEV2_EPF2_0_PCIE_UNCORR_ERR_MASK__RCV_OVFL_MASK_MASK 0x00020000L |
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| 62880 | #define BIF_CFG_DEV2_EPF2_0_PCIE_UNCORR_ERR_MASK__MAL_TLP_MASK_MASK 0x00040000L |
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| 62881 | #define BIF_CFG_DEV2_EPF2_0_PCIE_UNCORR_ERR_MASK__ECRC_ERR_MASK_MASK 0x00080000L |
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| 62882 | #define BIF_CFG_DEV2_EPF2_0_PCIE_UNCORR_ERR_MASK__UNSUPP_REQ_ERR_MASK_MASK 0x00100000L |
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| 62883 | #define BIF_CFG_DEV2_EPF2_0_PCIE_UNCORR_ERR_MASK__ACS_VIOLATION_MASK_MASK 0x00200000L |
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| 62884 | #define BIF_CFG_DEV2_EPF2_0_PCIE_UNCORR_ERR_MASK__UNCORR_INT_ERR_MASK_MASK 0x00400000L |
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| 62885 | #define BIF_CFG_DEV2_EPF2_0_PCIE_UNCORR_ERR_MASK__MC_BLOCKED_TLP_MASK_MASK 0x00800000L |
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| 62886 | #define BIF_CFG_DEV2_EPF2_0_PCIE_UNCORR_ERR_MASK__ATOMICOP_EGRESS_BLOCKED_MASK_MASK 0x01000000L |
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| 62888 | #define BIF_CFG_DEV2_EPF2_0_PCIE_UNCORR_ERR_MASK__POISONED_TLP_EGRESS_BLOCKED_MASK_MASK 0x04000000L |
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|---|
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| 62896 | #define BIF_CFG_DEV2_EPF2_0_PCIE_UNCORR_ERR_SEVERITY__UNEXP_CPL_SEVERITY__SHIFT 0x10 |
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| 62897 | #define BIF_CFG_DEV2_EPF2_0_PCIE_UNCORR_ERR_SEVERITY__RCV_OVFL_SEVERITY__SHIFT 0x11 |
|---|
| 62898 | #define BIF_CFG_DEV2_EPF2_0_PCIE_UNCORR_ERR_SEVERITY__MAL_TLP_SEVERITY__SHIFT 0x12 |
|---|
| 62899 | #define BIF_CFG_DEV2_EPF2_0_PCIE_UNCORR_ERR_SEVERITY__ECRC_ERR_SEVERITY__SHIFT 0x13 |
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| 62908 | #define BIF_CFG_DEV2_EPF2_0_PCIE_UNCORR_ERR_SEVERITY__SURPDN_ERR_SEVERITY_MASK 0x00000020L |
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| 62909 | #define BIF_CFG_DEV2_EPF2_0_PCIE_UNCORR_ERR_SEVERITY__PSN_ERR_SEVERITY_MASK 0x00001000L |
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| 62911 | #define BIF_CFG_DEV2_EPF2_0_PCIE_UNCORR_ERR_SEVERITY__CPL_TIMEOUT_SEVERITY_MASK 0x00004000L |
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| 62912 | #define BIF_CFG_DEV2_EPF2_0_PCIE_UNCORR_ERR_SEVERITY__CPL_ABORT_ERR_SEVERITY_MASK 0x00008000L |
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| 62913 | #define BIF_CFG_DEV2_EPF2_0_PCIE_UNCORR_ERR_SEVERITY__UNEXP_CPL_SEVERITY_MASK 0x00010000L |
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| 62914 | #define BIF_CFG_DEV2_EPF2_0_PCIE_UNCORR_ERR_SEVERITY__RCV_OVFL_SEVERITY_MASK 0x00020000L |
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| 62917 | #define BIF_CFG_DEV2_EPF2_0_PCIE_UNCORR_ERR_SEVERITY__UNSUPP_REQ_ERR_SEVERITY_MASK 0x00100000L |
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| 62918 | #define BIF_CFG_DEV2_EPF2_0_PCIE_UNCORR_ERR_SEVERITY__ACS_VIOLATION_SEVERITY_MASK 0x00200000L |
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| 62919 | #define BIF_CFG_DEV2_EPF2_0_PCIE_UNCORR_ERR_SEVERITY__UNCORR_INT_ERR_SEVERITY_MASK 0x00400000L |
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| 62920 | #define BIF_CFG_DEV2_EPF2_0_PCIE_UNCORR_ERR_SEVERITY__MC_BLOCKED_TLP_SEVERITY_MASK 0x00800000L |
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| 62921 | #define BIF_CFG_DEV2_EPF2_0_PCIE_UNCORR_ERR_SEVERITY__ATOMICOP_EGRESS_BLOCKED_SEVERITY_MASK 0x01000000L |
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| 62922 | #define BIF_CFG_DEV2_EPF2_0_PCIE_UNCORR_ERR_SEVERITY__TLP_PREFIX_BLOCKED_ERR_SEVERITY_MASK 0x02000000L |
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| 62923 | #define BIF_CFG_DEV2_EPF2_0_PCIE_UNCORR_ERR_SEVERITY__POISONED_TLP_EGRESS_BLOCKED_SEVERITY_MASK 0x04000000L |
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| 62934 | #define BIF_CFG_DEV2_EPF2_0_PCIE_CORR_ERR_STATUS__BAD_TLP_STATUS_MASK 0x00000040L |
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| 62935 | #define BIF_CFG_DEV2_EPF2_0_PCIE_CORR_ERR_STATUS__BAD_DLLP_STATUS_MASK 0x00000080L |
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| 62936 | #define BIF_CFG_DEV2_EPF2_0_PCIE_CORR_ERR_STATUS__REPLAY_NUM_ROLLOVER_STATUS_MASK 0x00000100L |
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| 62937 | #define BIF_CFG_DEV2_EPF2_0_PCIE_CORR_ERR_STATUS__REPLAY_TIMER_TIMEOUT_STATUS_MASK 0x00001000L |
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| 62938 | #define BIF_CFG_DEV2_EPF2_0_PCIE_CORR_ERR_STATUS__ADVISORY_NONFATAL_ERR_STATUS_MASK 0x00002000L |
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| 62939 | #define BIF_CFG_DEV2_EPF2_0_PCIE_CORR_ERR_STATUS__CORR_INT_ERR_STATUS_MASK 0x00004000L |
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| 62940 | #define BIF_CFG_DEV2_EPF2_0_PCIE_CORR_ERR_STATUS__HDR_LOG_OVFL_STATUS_MASK 0x00008000L |
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| 62941 | //BIF_CFG_DEV2_EPF2_0_PCIE_CORR_ERR_MASK |
|---|
| 62942 | #define BIF_CFG_DEV2_EPF2_0_PCIE_CORR_ERR_MASK__RCV_ERR_MASK__SHIFT 0x0 |
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| 62943 | #define BIF_CFG_DEV2_EPF2_0_PCIE_CORR_ERR_MASK__BAD_TLP_MASK__SHIFT 0x6 |
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| 62944 | #define BIF_CFG_DEV2_EPF2_0_PCIE_CORR_ERR_MASK__BAD_DLLP_MASK__SHIFT 0x7 |
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| 62945 | #define BIF_CFG_DEV2_EPF2_0_PCIE_CORR_ERR_MASK__REPLAY_NUM_ROLLOVER_MASK__SHIFT 0x8 |
|---|
| 62946 | #define BIF_CFG_DEV2_EPF2_0_PCIE_CORR_ERR_MASK__REPLAY_TIMER_TIMEOUT_MASK__SHIFT 0xc |
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| 62947 | #define BIF_CFG_DEV2_EPF2_0_PCIE_CORR_ERR_MASK__ADVISORY_NONFATAL_ERR_MASK__SHIFT 0xd |
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| 62948 | #define BIF_CFG_DEV2_EPF2_0_PCIE_CORR_ERR_MASK__CORR_INT_ERR_MASK__SHIFT 0xe |
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| 62949 | #define BIF_CFG_DEV2_EPF2_0_PCIE_CORR_ERR_MASK__HDR_LOG_OVFL_MASK__SHIFT 0xf |
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| 62950 | #define BIF_CFG_DEV2_EPF2_0_PCIE_CORR_ERR_MASK__RCV_ERR_MASK_MASK 0x00000001L |
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| 62951 | #define BIF_CFG_DEV2_EPF2_0_PCIE_CORR_ERR_MASK__BAD_TLP_MASK_MASK 0x00000040L |
|---|
| 62952 | #define BIF_CFG_DEV2_EPF2_0_PCIE_CORR_ERR_MASK__BAD_DLLP_MASK_MASK 0x00000080L |
|---|
| 62953 | #define BIF_CFG_DEV2_EPF2_0_PCIE_CORR_ERR_MASK__REPLAY_NUM_ROLLOVER_MASK_MASK 0x00000100L |
|---|
| 62954 | #define BIF_CFG_DEV2_EPF2_0_PCIE_CORR_ERR_MASK__REPLAY_TIMER_TIMEOUT_MASK_MASK 0x00001000L |
|---|
| 62955 | #define BIF_CFG_DEV2_EPF2_0_PCIE_CORR_ERR_MASK__ADVISORY_NONFATAL_ERR_MASK_MASK 0x00002000L |
|---|
| 62956 | #define BIF_CFG_DEV2_EPF2_0_PCIE_CORR_ERR_MASK__CORR_INT_ERR_MASK_MASK 0x00004000L |
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| 62957 | #define BIF_CFG_DEV2_EPF2_0_PCIE_CORR_ERR_MASK__HDR_LOG_OVFL_MASK_MASK 0x00008000L |
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| 62958 | //BIF_CFG_DEV2_EPF2_0_PCIE_ADV_ERR_CAP_CNTL |
|---|
| 62959 | #define BIF_CFG_DEV2_EPF2_0_PCIE_ADV_ERR_CAP_CNTL__FIRST_ERR_PTR__SHIFT 0x0 |
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| 62960 | #define BIF_CFG_DEV2_EPF2_0_PCIE_ADV_ERR_CAP_CNTL__ECRC_GEN_CAP__SHIFT 0x5 |
|---|
| 62961 | #define BIF_CFG_DEV2_EPF2_0_PCIE_ADV_ERR_CAP_CNTL__ECRC_GEN_EN__SHIFT 0x6 |
|---|
| 62962 | #define BIF_CFG_DEV2_EPF2_0_PCIE_ADV_ERR_CAP_CNTL__ECRC_CHECK_CAP__SHIFT 0x7 |
|---|
| 62963 | #define BIF_CFG_DEV2_EPF2_0_PCIE_ADV_ERR_CAP_CNTL__ECRC_CHECK_EN__SHIFT 0x8 |
|---|
| 62964 | #define BIF_CFG_DEV2_EPF2_0_PCIE_ADV_ERR_CAP_CNTL__MULTI_HDR_RECD_CAP__SHIFT 0x9 |
|---|
| 62965 | #define BIF_CFG_DEV2_EPF2_0_PCIE_ADV_ERR_CAP_CNTL__MULTI_HDR_RECD_EN__SHIFT 0xa |
|---|
| 62966 | #define BIF_CFG_DEV2_EPF2_0_PCIE_ADV_ERR_CAP_CNTL__TLP_PREFIX_LOG_PRESENT__SHIFT 0xb |
|---|
| 62967 | #define BIF_CFG_DEV2_EPF2_0_PCIE_ADV_ERR_CAP_CNTL__COMPLETION_TIMEOUT_LOG_CAPABLE__SHIFT 0xc |
|---|
| 62968 | #define BIF_CFG_DEV2_EPF2_0_PCIE_ADV_ERR_CAP_CNTL__FIRST_ERR_PTR_MASK 0x0000001FL |
|---|
| 62969 | #define BIF_CFG_DEV2_EPF2_0_PCIE_ADV_ERR_CAP_CNTL__ECRC_GEN_CAP_MASK 0x00000020L |
|---|
| 62970 | #define BIF_CFG_DEV2_EPF2_0_PCIE_ADV_ERR_CAP_CNTL__ECRC_GEN_EN_MASK 0x00000040L |
|---|
| 62971 | #define BIF_CFG_DEV2_EPF2_0_PCIE_ADV_ERR_CAP_CNTL__ECRC_CHECK_CAP_MASK 0x00000080L |
|---|
| 62972 | #define BIF_CFG_DEV2_EPF2_0_PCIE_ADV_ERR_CAP_CNTL__ECRC_CHECK_EN_MASK 0x00000100L |
|---|
| 62973 | #define BIF_CFG_DEV2_EPF2_0_PCIE_ADV_ERR_CAP_CNTL__MULTI_HDR_RECD_CAP_MASK 0x00000200L |
|---|
| 62974 | #define BIF_CFG_DEV2_EPF2_0_PCIE_ADV_ERR_CAP_CNTL__MULTI_HDR_RECD_EN_MASK 0x00000400L |
|---|
| 62975 | #define BIF_CFG_DEV2_EPF2_0_PCIE_ADV_ERR_CAP_CNTL__TLP_PREFIX_LOG_PRESENT_MASK 0x00000800L |
|---|
| 62976 | #define BIF_CFG_DEV2_EPF2_0_PCIE_ADV_ERR_CAP_CNTL__COMPLETION_TIMEOUT_LOG_CAPABLE_MASK 0x00001000L |
|---|
| 62977 | //BIF_CFG_DEV2_EPF2_0_PCIE_HDR_LOG0 |
|---|
| 62978 | #define BIF_CFG_DEV2_EPF2_0_PCIE_HDR_LOG0__TLP_HDR__SHIFT 0x0 |
|---|
| 62979 | #define BIF_CFG_DEV2_EPF2_0_PCIE_HDR_LOG0__TLP_HDR_MASK 0xFFFFFFFFL |
|---|
| 62980 | //BIF_CFG_DEV2_EPF2_0_PCIE_HDR_LOG1 |
|---|
| 62981 | #define BIF_CFG_DEV2_EPF2_0_PCIE_HDR_LOG1__TLP_HDR__SHIFT 0x0 |
|---|
| 62982 | #define BIF_CFG_DEV2_EPF2_0_PCIE_HDR_LOG1__TLP_HDR_MASK 0xFFFFFFFFL |
|---|
| 62983 | //BIF_CFG_DEV2_EPF2_0_PCIE_HDR_LOG2 |
|---|
| 62984 | #define BIF_CFG_DEV2_EPF2_0_PCIE_HDR_LOG2__TLP_HDR__SHIFT 0x0 |
|---|
| 62985 | #define BIF_CFG_DEV2_EPF2_0_PCIE_HDR_LOG2__TLP_HDR_MASK 0xFFFFFFFFL |
|---|
| 62986 | //BIF_CFG_DEV2_EPF2_0_PCIE_HDR_LOG3 |
|---|
| 62987 | #define BIF_CFG_DEV2_EPF2_0_PCIE_HDR_LOG3__TLP_HDR__SHIFT 0x0 |
|---|
| 62988 | #define BIF_CFG_DEV2_EPF2_0_PCIE_HDR_LOG3__TLP_HDR_MASK 0xFFFFFFFFL |
|---|
| 62989 | //BIF_CFG_DEV2_EPF2_0_PCIE_TLP_PREFIX_LOG0 |
|---|
| 62990 | #define BIF_CFG_DEV2_EPF2_0_PCIE_TLP_PREFIX_LOG0__TLP_PREFIX__SHIFT 0x0 |
|---|
| 62991 | #define BIF_CFG_DEV2_EPF2_0_PCIE_TLP_PREFIX_LOG0__TLP_PREFIX_MASK 0xFFFFFFFFL |
|---|
| 62992 | //BIF_CFG_DEV2_EPF2_0_PCIE_TLP_PREFIX_LOG1 |
|---|
| 62993 | #define BIF_CFG_DEV2_EPF2_0_PCIE_TLP_PREFIX_LOG1__TLP_PREFIX__SHIFT 0x0 |
|---|
| 62994 | #define BIF_CFG_DEV2_EPF2_0_PCIE_TLP_PREFIX_LOG1__TLP_PREFIX_MASK 0xFFFFFFFFL |
|---|
| 62995 | //BIF_CFG_DEV2_EPF2_0_PCIE_TLP_PREFIX_LOG2 |
|---|
| 62996 | #define BIF_CFG_DEV2_EPF2_0_PCIE_TLP_PREFIX_LOG2__TLP_PREFIX__SHIFT 0x0 |
|---|
| 62997 | #define BIF_CFG_DEV2_EPF2_0_PCIE_TLP_PREFIX_LOG2__TLP_PREFIX_MASK 0xFFFFFFFFL |
|---|
| 62998 | //BIF_CFG_DEV2_EPF2_0_PCIE_TLP_PREFIX_LOG3 |
|---|
| 62999 | #define BIF_CFG_DEV2_EPF2_0_PCIE_TLP_PREFIX_LOG3__TLP_PREFIX__SHIFT 0x0 |
|---|
| 63000 | #define BIF_CFG_DEV2_EPF2_0_PCIE_TLP_PREFIX_LOG3__TLP_PREFIX_MASK 0xFFFFFFFFL |
|---|
| 63001 | //BIF_CFG_DEV2_EPF2_0_PCIE_BAR_ENH_CAP_LIST |
|---|
| 63002 | #define BIF_CFG_DEV2_EPF2_0_PCIE_BAR_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 63003 | #define BIF_CFG_DEV2_EPF2_0_PCIE_BAR_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 63004 | #define BIF_CFG_DEV2_EPF2_0_PCIE_BAR_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 63005 | #define BIF_CFG_DEV2_EPF2_0_PCIE_BAR_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 63006 | #define BIF_CFG_DEV2_EPF2_0_PCIE_BAR_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 63007 | #define BIF_CFG_DEV2_EPF2_0_PCIE_BAR_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 63008 | //BIF_CFG_DEV2_EPF2_0_PCIE_BAR1_CAP |
|---|
| 63009 | #define BIF_CFG_DEV2_EPF2_0_PCIE_BAR1_CAP__BAR_SIZE_SUPPORTED__SHIFT 0x4 |
|---|
| 63010 | #define BIF_CFG_DEV2_EPF2_0_PCIE_BAR1_CAP__BAR_SIZE_SUPPORTED_MASK 0xFFFFFFF0L |
|---|
| 63011 | //BIF_CFG_DEV2_EPF2_0_PCIE_BAR1_CNTL |
|---|
| 63012 | #define BIF_CFG_DEV2_EPF2_0_PCIE_BAR1_CNTL__BAR_INDEX__SHIFT 0x0 |
|---|
| 63013 | #define BIF_CFG_DEV2_EPF2_0_PCIE_BAR1_CNTL__BAR_TOTAL_NUM__SHIFT 0x5 |
|---|
| 63014 | #define BIF_CFG_DEV2_EPF2_0_PCIE_BAR1_CNTL__BAR_SIZE__SHIFT 0x8 |
|---|
| 63015 | #define BIF_CFG_DEV2_EPF2_0_PCIE_BAR1_CNTL__BAR_SIZE_SUPPORTED_UPPER__SHIFT 0x10 |
|---|
| 63016 | #define BIF_CFG_DEV2_EPF2_0_PCIE_BAR1_CNTL__BAR_INDEX_MASK 0x00000007L |
|---|
| 63017 | #define BIF_CFG_DEV2_EPF2_0_PCIE_BAR1_CNTL__BAR_TOTAL_NUM_MASK 0x000000E0L |
|---|
| 63018 | #define BIF_CFG_DEV2_EPF2_0_PCIE_BAR1_CNTL__BAR_SIZE_MASK 0x00003F00L |
|---|
| 63019 | #define BIF_CFG_DEV2_EPF2_0_PCIE_BAR1_CNTL__BAR_SIZE_SUPPORTED_UPPER_MASK 0xFFFF0000L |
|---|
| 63020 | //BIF_CFG_DEV2_EPF2_0_PCIE_BAR2_CAP |
|---|
| 63021 | #define BIF_CFG_DEV2_EPF2_0_PCIE_BAR2_CAP__BAR_SIZE_SUPPORTED__SHIFT 0x4 |
|---|
| 63022 | #define BIF_CFG_DEV2_EPF2_0_PCIE_BAR2_CAP__BAR_SIZE_SUPPORTED_MASK 0xFFFFFFF0L |
|---|
| 63023 | //BIF_CFG_DEV2_EPF2_0_PCIE_BAR2_CNTL |
|---|
| 63024 | #define BIF_CFG_DEV2_EPF2_0_PCIE_BAR2_CNTL__BAR_INDEX__SHIFT 0x0 |
|---|
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|---|
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| 63076 | #define BIF_CFG_DEV2_EPF2_0_PCIE_BAR6_CNTL__BAR_INDEX_MASK 0x00000007L |
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| 63077 | #define BIF_CFG_DEV2_EPF2_0_PCIE_BAR6_CNTL__BAR_TOTAL_NUM_MASK 0x000000E0L |
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| 63078 | #define BIF_CFG_DEV2_EPF2_0_PCIE_BAR6_CNTL__BAR_SIZE_MASK 0x00003F00L |
|---|
| 63079 | #define BIF_CFG_DEV2_EPF2_0_PCIE_BAR6_CNTL__BAR_SIZE_SUPPORTED_UPPER_MASK 0xFFFF0000L |
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| 63089 | #define BIF_CFG_DEV2_EPF2_0_PCIE_PWR_BUDGET_DATA_SELECT__DATA_SELECT_MASK 0xFFL |
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| 63097 | #define BIF_CFG_DEV2_EPF2_0_PCIE_PWR_BUDGET_DATA__BASE_POWER_MASK 0x000000FFL |
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| 63098 | #define BIF_CFG_DEV2_EPF2_0_PCIE_PWR_BUDGET_DATA__DATA_SCALE_MASK 0x00000300L |
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| 63099 | #define BIF_CFG_DEV2_EPF2_0_PCIE_PWR_BUDGET_DATA__PM_SUB_STATE_MASK 0x00001C00L |
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| 63101 | #define BIF_CFG_DEV2_EPF2_0_PCIE_PWR_BUDGET_DATA__TYPE_MASK 0x00038000L |
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| 63102 | #define BIF_CFG_DEV2_EPF2_0_PCIE_PWR_BUDGET_DATA__POWER_RAIL_MASK 0x001C0000L |
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| 63106 | //BIF_CFG_DEV2_EPF2_0_PCIE_DPA_ENH_CAP_LIST |
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| 63107 | #define BIF_CFG_DEV2_EPF2_0_PCIE_DPA_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
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| 63109 | #define BIF_CFG_DEV2_EPF2_0_PCIE_DPA_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
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| 63110 | #define BIF_CFG_DEV2_EPF2_0_PCIE_DPA_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 63111 | #define BIF_CFG_DEV2_EPF2_0_PCIE_DPA_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
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| 63114 | #define BIF_CFG_DEV2_EPF2_0_PCIE_DPA_CAP__SUBSTATE_MAX__SHIFT 0x0 |
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| 63118 | #define BIF_CFG_DEV2_EPF2_0_PCIE_DPA_CAP__TRANS_LAT_VAL_1__SHIFT 0x18 |
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| 63119 | #define BIF_CFG_DEV2_EPF2_0_PCIE_DPA_CAP__SUBSTATE_MAX_MASK 0x0000001FL |
|---|
| 63120 | #define BIF_CFG_DEV2_EPF2_0_PCIE_DPA_CAP__TRANS_LAT_UNIT_MASK 0x00000300L |
|---|
| 63121 | #define BIF_CFG_DEV2_EPF2_0_PCIE_DPA_CAP__PWR_ALLOC_SCALE_MASK 0x00003000L |
|---|
| 63122 | #define BIF_CFG_DEV2_EPF2_0_PCIE_DPA_CAP__TRANS_LAT_VAL_0_MASK 0x00FF0000L |
|---|
| 63123 | #define BIF_CFG_DEV2_EPF2_0_PCIE_DPA_CAP__TRANS_LAT_VAL_1_MASK 0xFF000000L |
|---|
| 63124 | //BIF_CFG_DEV2_EPF2_0_PCIE_DPA_LATENCY_INDICATOR |
|---|
| 63125 | #define BIF_CFG_DEV2_EPF2_0_PCIE_DPA_LATENCY_INDICATOR__TRANS_LAT_INDICATOR_BITS__SHIFT 0x0 |
|---|
| 63126 | #define BIF_CFG_DEV2_EPF2_0_PCIE_DPA_LATENCY_INDICATOR__TRANS_LAT_INDICATOR_BITS_MASK 0x000000FFL |
|---|
| 63127 | //BIF_CFG_DEV2_EPF2_0_PCIE_DPA_STATUS |
|---|
| 63128 | #define BIF_CFG_DEV2_EPF2_0_PCIE_DPA_STATUS__SUBSTATE_STATUS__SHIFT 0x0 |
|---|
| 63129 | #define BIF_CFG_DEV2_EPF2_0_PCIE_DPA_STATUS__SUBSTATE_CNTL_ENABLED__SHIFT 0x8 |
|---|
| 63130 | #define BIF_CFG_DEV2_EPF2_0_PCIE_DPA_STATUS__SUBSTATE_STATUS_MASK 0x001FL |
|---|
| 63131 | #define BIF_CFG_DEV2_EPF2_0_PCIE_DPA_STATUS__SUBSTATE_CNTL_ENABLED_MASK 0x0100L |
|---|
| 63132 | //BIF_CFG_DEV2_EPF2_0_PCIE_DPA_CNTL |
|---|
| 63133 | #define BIF_CFG_DEV2_EPF2_0_PCIE_DPA_CNTL__SUBSTATE_CNTL__SHIFT 0x0 |
|---|
| 63134 | #define BIF_CFG_DEV2_EPF2_0_PCIE_DPA_CNTL__SUBSTATE_CNTL_MASK 0x001FL |
|---|
| 63135 | //BIF_CFG_DEV2_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_0 |
|---|
| 63136 | #define BIF_CFG_DEV2_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_0__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 63137 | #define BIF_CFG_DEV2_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_0__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 63138 | //BIF_CFG_DEV2_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_1 |
|---|
| 63139 | #define BIF_CFG_DEV2_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_1__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 63140 | #define BIF_CFG_DEV2_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_1__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 63141 | //BIF_CFG_DEV2_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_2 |
|---|
| 63142 | #define BIF_CFG_DEV2_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_2__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 63143 | #define BIF_CFG_DEV2_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_2__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 63144 | //BIF_CFG_DEV2_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_3 |
|---|
| 63145 | #define BIF_CFG_DEV2_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_3__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 63146 | #define BIF_CFG_DEV2_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_3__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 63147 | //BIF_CFG_DEV2_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_4 |
|---|
| 63148 | #define BIF_CFG_DEV2_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_4__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 63149 | #define BIF_CFG_DEV2_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_4__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 63150 | //BIF_CFG_DEV2_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_5 |
|---|
| 63151 | #define BIF_CFG_DEV2_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_5__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 63152 | #define BIF_CFG_DEV2_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_5__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 63153 | //BIF_CFG_DEV2_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_6 |
|---|
| 63154 | #define BIF_CFG_DEV2_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_6__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 63155 | #define BIF_CFG_DEV2_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_6__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 63156 | //BIF_CFG_DEV2_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_7 |
|---|
| 63157 | #define BIF_CFG_DEV2_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_7__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 63158 | #define BIF_CFG_DEV2_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_7__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 63159 | //BIF_CFG_DEV2_EPF2_0_PCIE_ACS_ENH_CAP_LIST |
|---|
| 63160 | #define BIF_CFG_DEV2_EPF2_0_PCIE_ACS_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 63161 | #define BIF_CFG_DEV2_EPF2_0_PCIE_ACS_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 63162 | #define BIF_CFG_DEV2_EPF2_0_PCIE_ACS_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 63163 | #define BIF_CFG_DEV2_EPF2_0_PCIE_ACS_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 63164 | #define BIF_CFG_DEV2_EPF2_0_PCIE_ACS_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 63165 | #define BIF_CFG_DEV2_EPF2_0_PCIE_ACS_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 63166 | //BIF_CFG_DEV2_EPF2_0_PCIE_ACS_CAP |
|---|
| 63167 | #define BIF_CFG_DEV2_EPF2_0_PCIE_ACS_CAP__SOURCE_VALIDATION__SHIFT 0x0 |
|---|
| 63168 | #define BIF_CFG_DEV2_EPF2_0_PCIE_ACS_CAP__TRANSLATION_BLOCKING__SHIFT 0x1 |
|---|
| 63169 | #define BIF_CFG_DEV2_EPF2_0_PCIE_ACS_CAP__P2P_REQUEST_REDIRECT__SHIFT 0x2 |
|---|
| 63170 | #define BIF_CFG_DEV2_EPF2_0_PCIE_ACS_CAP__P2P_COMPLETION_REDIRECT__SHIFT 0x3 |
|---|
| 63171 | #define BIF_CFG_DEV2_EPF2_0_PCIE_ACS_CAP__UPSTREAM_FORWARDING__SHIFT 0x4 |
|---|
| 63172 | #define BIF_CFG_DEV2_EPF2_0_PCIE_ACS_CAP__P2P_EGRESS_CONTROL__SHIFT 0x5 |
|---|
| 63173 | #define BIF_CFG_DEV2_EPF2_0_PCIE_ACS_CAP__DIRECT_TRANSLATED_P2P__SHIFT 0x6 |
|---|
| 63174 | #define BIF_CFG_DEV2_EPF2_0_PCIE_ACS_CAP__EGRESS_CONTROL_VECTOR_SIZE__SHIFT 0x8 |
|---|
| 63175 | #define BIF_CFG_DEV2_EPF2_0_PCIE_ACS_CAP__SOURCE_VALIDATION_MASK 0x0001L |
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| 63176 | #define BIF_CFG_DEV2_EPF2_0_PCIE_ACS_CAP__TRANSLATION_BLOCKING_MASK 0x0002L |
|---|
| 63177 | #define BIF_CFG_DEV2_EPF2_0_PCIE_ACS_CAP__P2P_REQUEST_REDIRECT_MASK 0x0004L |
|---|
| 63178 | #define BIF_CFG_DEV2_EPF2_0_PCIE_ACS_CAP__P2P_COMPLETION_REDIRECT_MASK 0x0008L |
|---|
| 63179 | #define BIF_CFG_DEV2_EPF2_0_PCIE_ACS_CAP__UPSTREAM_FORWARDING_MASK 0x0010L |
|---|
| 63180 | #define BIF_CFG_DEV2_EPF2_0_PCIE_ACS_CAP__P2P_EGRESS_CONTROL_MASK 0x0020L |
|---|
| 63181 | #define BIF_CFG_DEV2_EPF2_0_PCIE_ACS_CAP__DIRECT_TRANSLATED_P2P_MASK 0x0040L |
|---|
| 63182 | #define BIF_CFG_DEV2_EPF2_0_PCIE_ACS_CAP__EGRESS_CONTROL_VECTOR_SIZE_MASK 0xFF00L |
|---|
| 63183 | //BIF_CFG_DEV2_EPF2_0_PCIE_ACS_CNTL |
|---|
| 63184 | #define BIF_CFG_DEV2_EPF2_0_PCIE_ACS_CNTL__SOURCE_VALIDATION_EN__SHIFT 0x0 |
|---|
| 63185 | #define BIF_CFG_DEV2_EPF2_0_PCIE_ACS_CNTL__TRANSLATION_BLOCKING_EN__SHIFT 0x1 |
|---|
| 63186 | #define BIF_CFG_DEV2_EPF2_0_PCIE_ACS_CNTL__P2P_REQUEST_REDIRECT_EN__SHIFT 0x2 |
|---|
| 63187 | #define BIF_CFG_DEV2_EPF2_0_PCIE_ACS_CNTL__P2P_COMPLETION_REDIRECT_EN__SHIFT 0x3 |
|---|
| 63188 | #define BIF_CFG_DEV2_EPF2_0_PCIE_ACS_CNTL__UPSTREAM_FORWARDING_EN__SHIFT 0x4 |
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| 63189 | #define BIF_CFG_DEV2_EPF2_0_PCIE_ACS_CNTL__P2P_EGRESS_CONTROL_EN__SHIFT 0x5 |
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|---|
| 63191 | #define BIF_CFG_DEV2_EPF2_0_PCIE_ACS_CNTL__SOURCE_VALIDATION_EN_MASK 0x0001L |
|---|
| 63192 | #define BIF_CFG_DEV2_EPF2_0_PCIE_ACS_CNTL__TRANSLATION_BLOCKING_EN_MASK 0x0002L |
|---|
| 63193 | #define BIF_CFG_DEV2_EPF2_0_PCIE_ACS_CNTL__P2P_REQUEST_REDIRECT_EN_MASK 0x0004L |
|---|
| 63194 | #define BIF_CFG_DEV2_EPF2_0_PCIE_ACS_CNTL__P2P_COMPLETION_REDIRECT_EN_MASK 0x0008L |
|---|
| 63195 | #define BIF_CFG_DEV2_EPF2_0_PCIE_ACS_CNTL__UPSTREAM_FORWARDING_EN_MASK 0x0010L |
|---|
| 63196 | #define BIF_CFG_DEV2_EPF2_0_PCIE_ACS_CNTL__P2P_EGRESS_CONTROL_EN_MASK 0x0020L |
|---|
| 63197 | #define BIF_CFG_DEV2_EPF2_0_PCIE_ACS_CNTL__DIRECT_TRANSLATED_P2P_EN_MASK 0x0040L |
|---|
| 63198 | //BIF_CFG_DEV2_EPF2_0_PCIE_PASID_ENH_CAP_LIST |
|---|
| 63199 | #define BIF_CFG_DEV2_EPF2_0_PCIE_PASID_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
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| 63200 | #define BIF_CFG_DEV2_EPF2_0_PCIE_PASID_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
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| 63204 | #define BIF_CFG_DEV2_EPF2_0_PCIE_PASID_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
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|---|
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| 63209 | #define BIF_CFG_DEV2_EPF2_0_PCIE_PASID_CAP__PASID_EXE_PERMISSION_SUPPORTED_MASK 0x0002L |
|---|
| 63210 | #define BIF_CFG_DEV2_EPF2_0_PCIE_PASID_CAP__PASID_PRIV_MODE_SUPPORTED_MASK 0x0004L |
|---|
| 63211 | #define BIF_CFG_DEV2_EPF2_0_PCIE_PASID_CAP__MAX_PASID_WIDTH_MASK 0x1F00L |
|---|
| 63212 | //BIF_CFG_DEV2_EPF2_0_PCIE_PASID_CNTL |
|---|
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| 63214 | #define BIF_CFG_DEV2_EPF2_0_PCIE_PASID_CNTL__PASID_EXE_PERMISSION_ENABLE__SHIFT 0x1 |
|---|
| 63215 | #define BIF_CFG_DEV2_EPF2_0_PCIE_PASID_CNTL__PASID_PRIV_MODE_SUPPORTED_ENABLE__SHIFT 0x2 |
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| 63216 | #define BIF_CFG_DEV2_EPF2_0_PCIE_PASID_CNTL__PASID_ENABLE_MASK 0x0001L |
|---|
| 63217 | #define BIF_CFG_DEV2_EPF2_0_PCIE_PASID_CNTL__PASID_EXE_PERMISSION_ENABLE_MASK 0x0002L |
|---|
| 63218 | #define BIF_CFG_DEV2_EPF2_0_PCIE_PASID_CNTL__PASID_PRIV_MODE_SUPPORTED_ENABLE_MASK 0x0004L |
|---|
| 63219 | //BIF_CFG_DEV2_EPF2_0_PCIE_ARI_ENH_CAP_LIST |
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| 63220 | #define BIF_CFG_DEV2_EPF2_0_PCIE_ARI_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
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|---|
| 63222 | #define BIF_CFG_DEV2_EPF2_0_PCIE_ARI_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 63223 | #define BIF_CFG_DEV2_EPF2_0_PCIE_ARI_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 63224 | #define BIF_CFG_DEV2_EPF2_0_PCIE_ARI_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 63225 | #define BIF_CFG_DEV2_EPF2_0_PCIE_ARI_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
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| 63227 | #define BIF_CFG_DEV2_EPF2_0_PCIE_ARI_CAP__ARI_MFVC_FUNC_GROUPS_CAP__SHIFT 0x0 |
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| 63228 | #define BIF_CFG_DEV2_EPF2_0_PCIE_ARI_CAP__ARI_ACS_FUNC_GROUPS_CAP__SHIFT 0x1 |
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| 63229 | #define BIF_CFG_DEV2_EPF2_0_PCIE_ARI_CAP__ARI_NEXT_FUNC_NUM__SHIFT 0x8 |
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| 63230 | #define BIF_CFG_DEV2_EPF2_0_PCIE_ARI_CAP__ARI_MFVC_FUNC_GROUPS_CAP_MASK 0x0001L |
|---|
| 63231 | #define BIF_CFG_DEV2_EPF2_0_PCIE_ARI_CAP__ARI_ACS_FUNC_GROUPS_CAP_MASK 0x0002L |
|---|
| 63232 | #define BIF_CFG_DEV2_EPF2_0_PCIE_ARI_CAP__ARI_NEXT_FUNC_NUM_MASK 0xFF00L |
|---|
| 63233 | //BIF_CFG_DEV2_EPF2_0_PCIE_ARI_CNTL |
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| 63234 | #define BIF_CFG_DEV2_EPF2_0_PCIE_ARI_CNTL__ARI_MFVC_FUNC_GROUPS_EN__SHIFT 0x0 |
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| 63236 | #define BIF_CFG_DEV2_EPF2_0_PCIE_ARI_CNTL__ARI_FUNCTION_GROUP__SHIFT 0x4 |
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| 63237 | #define BIF_CFG_DEV2_EPF2_0_PCIE_ARI_CNTL__ARI_MFVC_FUNC_GROUPS_EN_MASK 0x0001L |
|---|
| 63238 | #define BIF_CFG_DEV2_EPF2_0_PCIE_ARI_CNTL__ARI_ACS_FUNC_GROUPS_EN_MASK 0x0002L |
|---|
| 63239 | #define BIF_CFG_DEV2_EPF2_0_PCIE_ARI_CNTL__ARI_FUNCTION_GROUP_MASK 0x0070L |
|---|
| 63240 | |
|---|
| 63241 | |
|---|
| 63242 | // addressBlock: nbio_pcie0_bifplr0_cfgdecp |
|---|
| 63243 | //BIFPLR0_0_VENDOR_ID |
|---|
| 63244 | #define BIFPLR0_0_VENDOR_ID__VENDOR_ID__SHIFT 0x0 |
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| 63245 | #define BIFPLR0_0_VENDOR_ID__VENDOR_ID_MASK 0xFFFFL |
|---|
| 63246 | //BIFPLR0_0_DEVICE_ID |
|---|
| 63247 | #define BIFPLR0_0_DEVICE_ID__DEVICE_ID__SHIFT 0x0 |
|---|
| 63248 | #define BIFPLR0_0_DEVICE_ID__DEVICE_ID_MASK 0xFFFFL |
|---|
| 63249 | //BIFPLR0_0_COMMAND |
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| 63250 | #define BIFPLR0_0_COMMAND__IO_ACCESS_EN__SHIFT 0x0 |
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| 63251 | #define BIFPLR0_0_COMMAND__MEM_ACCESS_EN__SHIFT 0x1 |
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| 63252 | #define BIFPLR0_0_COMMAND__BUS_MASTER_EN__SHIFT 0x2 |
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| 63253 | #define BIFPLR0_0_COMMAND__SPECIAL_CYCLE_EN__SHIFT 0x3 |
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| 63254 | #define BIFPLR0_0_COMMAND__MEM_WRITE_INVALIDATE_EN__SHIFT 0x4 |
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| 63255 | #define BIFPLR0_0_COMMAND__PAL_SNOOP_EN__SHIFT 0x5 |
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| 63256 | #define BIFPLR0_0_COMMAND__PARITY_ERROR_RESPONSE__SHIFT 0x6 |
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|---|
| 63261 | #define BIFPLR0_0_COMMAND__IO_ACCESS_EN_MASK 0x0001L |
|---|
| 63262 | #define BIFPLR0_0_COMMAND__MEM_ACCESS_EN_MASK 0x0002L |
|---|
| 63263 | #define BIFPLR0_0_COMMAND__BUS_MASTER_EN_MASK 0x0004L |
|---|
| 63264 | #define BIFPLR0_0_COMMAND__SPECIAL_CYCLE_EN_MASK 0x0008L |
|---|
| 63265 | #define BIFPLR0_0_COMMAND__MEM_WRITE_INVALIDATE_EN_MASK 0x0010L |
|---|
| 63266 | #define BIFPLR0_0_COMMAND__PAL_SNOOP_EN_MASK 0x0020L |
|---|
| 63267 | #define BIFPLR0_0_COMMAND__PARITY_ERROR_RESPONSE_MASK 0x0040L |
|---|
| 63268 | #define BIFPLR0_0_COMMAND__AD_STEPPING_MASK 0x0080L |
|---|
| 63269 | #define BIFPLR0_0_COMMAND__SERR_EN_MASK 0x0100L |
|---|
| 63270 | #define BIFPLR0_0_COMMAND__FAST_B2B_EN_MASK 0x0200L |
|---|
| 63271 | #define BIFPLR0_0_COMMAND__INT_DIS_MASK 0x0400L |
|---|
| 63272 | //BIFPLR0_0_STATUS |
|---|
| 63273 | #define BIFPLR0_0_STATUS__IMMEDIATE_READINESS__SHIFT 0x0 |
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| 63279 | #define BIFPLR0_0_STATUS__DEVSEL_TIMING__SHIFT 0x9 |
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| 63280 | #define BIFPLR0_0_STATUS__SIGNAL_TARGET_ABORT__SHIFT 0xb |
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|---|
| 63282 | #define BIFPLR0_0_STATUS__RECEIVED_MASTER_ABORT__SHIFT 0xd |
|---|
| 63283 | #define BIFPLR0_0_STATUS__SIGNALED_SYSTEM_ERROR__SHIFT 0xe |
|---|
| 63284 | #define BIFPLR0_0_STATUS__PARITY_ERROR_DETECTED__SHIFT 0xf |
|---|
| 63285 | #define BIFPLR0_0_STATUS__IMMEDIATE_READINESS_MASK 0x0001L |
|---|
| 63286 | #define BIFPLR0_0_STATUS__INT_STATUS_MASK 0x0008L |
|---|
| 63287 | #define BIFPLR0_0_STATUS__CAP_LIST_MASK 0x0010L |
|---|
| 63288 | #define BIFPLR0_0_STATUS__PCI_66_CAP_MASK 0x0020L |
|---|
| 63289 | #define BIFPLR0_0_STATUS__FAST_BACK_CAPABLE_MASK 0x0080L |
|---|
| 63290 | #define BIFPLR0_0_STATUS__MASTER_DATA_PARITY_ERROR_MASK 0x0100L |
|---|
| 63291 | #define BIFPLR0_0_STATUS__DEVSEL_TIMING_MASK 0x0600L |
|---|
| 63292 | #define BIFPLR0_0_STATUS__SIGNAL_TARGET_ABORT_MASK 0x0800L |
|---|
| 63293 | #define BIFPLR0_0_STATUS__RECEIVED_TARGET_ABORT_MASK 0x1000L |
|---|
| 63294 | #define BIFPLR0_0_STATUS__RECEIVED_MASTER_ABORT_MASK 0x2000L |
|---|
| 63295 | #define BIFPLR0_0_STATUS__SIGNALED_SYSTEM_ERROR_MASK 0x4000L |
|---|
| 63296 | #define BIFPLR0_0_STATUS__PARITY_ERROR_DETECTED_MASK 0x8000L |
|---|
| 63297 | //BIFPLR0_0_REVISION_ID |
|---|
| 63298 | #define BIFPLR0_0_REVISION_ID__MINOR_REV_ID__SHIFT 0x0 |
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|---|
| 63300 | #define BIFPLR0_0_REVISION_ID__MINOR_REV_ID_MASK 0x0FL |
|---|
| 63301 | #define BIFPLR0_0_REVISION_ID__MAJOR_REV_ID_MASK 0xF0L |
|---|
| 63302 | //BIFPLR0_0_PROG_INTERFACE |
|---|
| 63303 | #define BIFPLR0_0_PROG_INTERFACE__PROG_INTERFACE__SHIFT 0x0 |
|---|
| 63304 | #define BIFPLR0_0_PROG_INTERFACE__PROG_INTERFACE_MASK 0xFFL |
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| 63305 | //BIFPLR0_0_SUB_CLASS |
|---|
| 63306 | #define BIFPLR0_0_SUB_CLASS__SUB_CLASS__SHIFT 0x0 |
|---|
| 63307 | #define BIFPLR0_0_SUB_CLASS__SUB_CLASS_MASK 0xFFL |
|---|
| 63308 | //BIFPLR0_0_BASE_CLASS |
|---|
| 63309 | #define BIFPLR0_0_BASE_CLASS__BASE_CLASS__SHIFT 0x0 |
|---|
| 63310 | #define BIFPLR0_0_BASE_CLASS__BASE_CLASS_MASK 0xFFL |
|---|
| 63311 | //BIFPLR0_0_CACHE_LINE |
|---|
| 63312 | #define BIFPLR0_0_CACHE_LINE__CACHE_LINE_SIZE__SHIFT 0x0 |
|---|
| 63313 | #define BIFPLR0_0_CACHE_LINE__CACHE_LINE_SIZE_MASK 0xFFL |
|---|
| 63314 | //BIFPLR0_0_LATENCY |
|---|
| 63315 | #define BIFPLR0_0_LATENCY__LATENCY_TIMER__SHIFT 0x0 |
|---|
| 63316 | #define BIFPLR0_0_LATENCY__LATENCY_TIMER_MASK 0xFFL |
|---|
| 63317 | //BIFPLR0_0_HEADER |
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| 63318 | #define 0x0 |
|---|
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|---|
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|---|
| 63321 | #define 0x80L |
|---|
| 63322 | //BIFPLR0_0_BIST |
|---|
| 63323 | #define BIFPLR0_0_BIST__BIST_COMP__SHIFT 0x0 |
|---|
| 63324 | #define BIFPLR0_0_BIST__BIST_STRT__SHIFT 0x6 |
|---|
| 63325 | #define BIFPLR0_0_BIST__BIST_CAP__SHIFT 0x7 |
|---|
| 63326 | #define BIFPLR0_0_BIST__BIST_COMP_MASK 0x0FL |
|---|
| 63327 | #define BIFPLR0_0_BIST__BIST_STRT_MASK 0x40L |
|---|
| 63328 | #define BIFPLR0_0_BIST__BIST_CAP_MASK 0x80L |
|---|
| 63329 | //BIFPLR0_0_SUB_BUS_NUMBER_LATENCY |
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|---|
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| 63332 | #define BIFPLR0_0_SUB_BUS_NUMBER_LATENCY__SUB_BUS_NUM__SHIFT 0x10 |
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| 63333 | #define BIFPLR0_0_SUB_BUS_NUMBER_LATENCY__SECONDARY_LATENCY_TIMER__SHIFT 0x18 |
|---|
| 63334 | #define BIFPLR0_0_SUB_BUS_NUMBER_LATENCY__PRIMARY_BUS_MASK 0x000000FFL |
|---|
| 63335 | #define BIFPLR0_0_SUB_BUS_NUMBER_LATENCY__SECONDARY_BUS_MASK 0x0000FF00L |
|---|
| 63336 | #define BIFPLR0_0_SUB_BUS_NUMBER_LATENCY__SUB_BUS_NUM_MASK 0x00FF0000L |
|---|
| 63337 | #define BIFPLR0_0_SUB_BUS_NUMBER_LATENCY__SECONDARY_LATENCY_TIMER_MASK 0xFF000000L |
|---|
| 63338 | //BIFPLR0_0_IO_BASE_LIMIT |
|---|
| 63339 | #define BIFPLR0_0_IO_BASE_LIMIT__IO_BASE_TYPE__SHIFT 0x0 |
|---|
| 63340 | #define BIFPLR0_0_IO_BASE_LIMIT__IO_BASE__SHIFT 0x4 |
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| 63341 | #define BIFPLR0_0_IO_BASE_LIMIT__IO_LIMIT_TYPE__SHIFT 0x8 |
|---|
| 63342 | #define BIFPLR0_0_IO_BASE_LIMIT__IO_LIMIT__SHIFT 0xc |
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| 63343 | #define BIFPLR0_0_IO_BASE_LIMIT__IO_BASE_TYPE_MASK 0x000FL |
|---|
| 63344 | #define BIFPLR0_0_IO_BASE_LIMIT__IO_BASE_MASK 0x00F0L |
|---|
| 63345 | #define BIFPLR0_0_IO_BASE_LIMIT__IO_LIMIT_TYPE_MASK 0x0F00L |
|---|
| 63346 | #define BIFPLR0_0_IO_BASE_LIMIT__IO_LIMIT_MASK 0xF000L |
|---|
| 63347 | //BIFPLR0_0_SECONDARY_STATUS |
|---|
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| 63350 | #define BIFPLR0_0_SECONDARY_STATUS__MASTER_DATA_PARITY_ERROR__SHIFT 0x8 |
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| 63353 | #define BIFPLR0_0_SECONDARY_STATUS__RECEIVED_TARGET_ABORT__SHIFT 0xc |
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| 63354 | #define BIFPLR0_0_SECONDARY_STATUS__RECEIVED_MASTER_ABORT__SHIFT 0xd |
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| 63355 | #define BIFPLR0_0_SECONDARY_STATUS__RECEIVED_SYSTEM_ERROR__SHIFT 0xe |
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| 63356 | #define BIFPLR0_0_SECONDARY_STATUS__PARITY_ERROR_DETECTED__SHIFT 0xf |
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| 63357 | #define BIFPLR0_0_SECONDARY_STATUS__PCI_66_CAP_MASK 0x0020L |
|---|
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|---|
| 63359 | #define BIFPLR0_0_SECONDARY_STATUS__MASTER_DATA_PARITY_ERROR_MASK 0x0100L |
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| 63360 | #define BIFPLR0_0_SECONDARY_STATUS__DEVSEL_TIMING_MASK 0x0600L |
|---|
| 63361 | #define BIFPLR0_0_SECONDARY_STATUS__SIGNAL_TARGET_ABORT_MASK 0x0800L |
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| 63362 | #define BIFPLR0_0_SECONDARY_STATUS__RECEIVED_TARGET_ABORT_MASK 0x1000L |
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| 63363 | #define BIFPLR0_0_SECONDARY_STATUS__RECEIVED_MASTER_ABORT_MASK 0x2000L |
|---|
| 63364 | #define BIFPLR0_0_SECONDARY_STATUS__RECEIVED_SYSTEM_ERROR_MASK 0x4000L |
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| 63365 | #define BIFPLR0_0_SECONDARY_STATUS__PARITY_ERROR_DETECTED_MASK 0x8000L |
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| 63366 | //BIFPLR0_0_MEM_BASE_LIMIT |
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| 63367 | #define BIFPLR0_0_MEM_BASE_LIMIT__MEM_BASE_TYPE__SHIFT 0x0 |
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| 63370 | #define BIFPLR0_0_MEM_BASE_LIMIT__MEM_LIMIT_31_20__SHIFT 0x14 |
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|---|
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| 63428 | //BIFPLR0_0_PMI_CAP_LIST |
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| 63433 | //BIFPLR0_0_PMI_CAP |
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| 63444 | #define BIFPLR0_0_PMI_CAP__IMMEDIATE_READINESS_ON_RETURN_TO_D0_MASK 0x0010L |
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| 63445 | #define BIFPLR0_0_PMI_CAP__DEV_SPECIFIC_INIT_MASK 0x0020L |
|---|
| 63446 | #define BIFPLR0_0_PMI_CAP__AUX_CURRENT_MASK 0x01C0L |
|---|
| 63447 | #define BIFPLR0_0_PMI_CAP__D1_SUPPORT_MASK 0x0200L |
|---|
| 63448 | #define BIFPLR0_0_PMI_CAP__D2_SUPPORT_MASK 0x0400L |
|---|
| 63449 | #define BIFPLR0_0_PMI_CAP__PME_SUPPORT_MASK 0xF800L |
|---|
| 63450 | //BIFPLR0_0_PMI_STATUS_CNTL |
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|---|
| 63452 | #define BIFPLR0_0_PMI_STATUS_CNTL__NO_SOFT_RESET__SHIFT 0x3 |
|---|
| 63453 | #define BIFPLR0_0_PMI_STATUS_CNTL__PME_EN__SHIFT 0x8 |
|---|
| 63454 | #define BIFPLR0_0_PMI_STATUS_CNTL__DATA_SELECT__SHIFT 0x9 |
|---|
| 63455 | #define BIFPLR0_0_PMI_STATUS_CNTL__DATA_SCALE__SHIFT 0xd |
|---|
| 63456 | #define BIFPLR0_0_PMI_STATUS_CNTL__PME_STATUS__SHIFT 0xf |
|---|
| 63457 | #define BIFPLR0_0_PMI_STATUS_CNTL__B2_B3_SUPPORT__SHIFT 0x16 |
|---|
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|---|
| 63459 | #define BIFPLR0_0_PMI_STATUS_CNTL__PMI_DATA__SHIFT 0x18 |
|---|
| 63460 | #define BIFPLR0_0_PMI_STATUS_CNTL__POWER_STATE_MASK 0x00000003L |
|---|
| 63461 | #define BIFPLR0_0_PMI_STATUS_CNTL__NO_SOFT_RESET_MASK 0x00000008L |
|---|
| 63462 | #define BIFPLR0_0_PMI_STATUS_CNTL__PME_EN_MASK 0x00000100L |
|---|
| 63463 | #define BIFPLR0_0_PMI_STATUS_CNTL__DATA_SELECT_MASK 0x00001E00L |
|---|
| 63464 | #define BIFPLR0_0_PMI_STATUS_CNTL__DATA_SCALE_MASK 0x00006000L |
|---|
| 63465 | #define BIFPLR0_0_PMI_STATUS_CNTL__PME_STATUS_MASK 0x00008000L |
|---|
| 63466 | #define BIFPLR0_0_PMI_STATUS_CNTL__B2_B3_SUPPORT_MASK 0x00400000L |
|---|
| 63467 | #define BIFPLR0_0_PMI_STATUS_CNTL__BUS_PWR_EN_MASK 0x00800000L |
|---|
| 63468 | #define BIFPLR0_0_PMI_STATUS_CNTL__PMI_DATA_MASK 0xFF000000L |
|---|
| 63469 | //BIFPLR0_0_PCIE_CAP_LIST |
|---|
| 63470 | #define BIFPLR0_0_PCIE_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 63471 | #define BIFPLR0_0_PCIE_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
|---|
| 63472 | #define BIFPLR0_0_PCIE_CAP_LIST__CAP_ID_MASK 0x00FFL |
|---|
| 63473 | #define BIFPLR0_0_PCIE_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
|---|
| 63474 | //BIFPLR0_0_PCIE_CAP |
|---|
| 63475 | #define BIFPLR0_0_PCIE_CAP__VERSION__SHIFT 0x0 |
|---|
| 63476 | #define BIFPLR0_0_PCIE_CAP__DEVICE_TYPE__SHIFT 0x4 |
|---|
| 63477 | #define BIFPLR0_0_PCIE_CAP__SLOT_IMPLEMENTED__SHIFT 0x8 |
|---|
| 63478 | #define BIFPLR0_0_PCIE_CAP__INT_MESSAGE_NUM__SHIFT 0x9 |
|---|
| 63479 | #define BIFPLR0_0_PCIE_CAP__VERSION_MASK 0x000FL |
|---|
| 63480 | #define BIFPLR0_0_PCIE_CAP__DEVICE_TYPE_MASK 0x00F0L |
|---|
| 63481 | #define BIFPLR0_0_PCIE_CAP__SLOT_IMPLEMENTED_MASK 0x0100L |
|---|
| 63482 | #define BIFPLR0_0_PCIE_CAP__INT_MESSAGE_NUM_MASK 0x3E00L |
|---|
| 63483 | //BIFPLR0_0_DEVICE_CAP |
|---|
| 63484 | #define BIFPLR0_0_DEVICE_CAP__MAX_PAYLOAD_SUPPORT__SHIFT 0x0 |
|---|
| 63485 | #define BIFPLR0_0_DEVICE_CAP__PHANTOM_FUNC__SHIFT 0x3 |
|---|
| 63486 | #define BIFPLR0_0_DEVICE_CAP__EXTENDED_TAG__SHIFT 0x5 |
|---|
| 63487 | #define BIFPLR0_0_DEVICE_CAP__L0S_ACCEPTABLE_LATENCY__SHIFT 0x6 |
|---|
| 63488 | #define BIFPLR0_0_DEVICE_CAP__L1_ACCEPTABLE_LATENCY__SHIFT 0x9 |
|---|
| 63489 | #define BIFPLR0_0_DEVICE_CAP__ROLE_BASED_ERR_REPORTING__SHIFT 0xf |
|---|
| 63490 | #define BIFPLR0_0_DEVICE_CAP__ERR_COR_SUBCLASS_CAPABLE__SHIFT 0x10 |
|---|
| 63491 | #define BIFPLR0_0_DEVICE_CAP__CAPTURED_SLOT_POWER_LIMIT__SHIFT 0x12 |
|---|
| 63492 | #define BIFPLR0_0_DEVICE_CAP__CAPTURED_SLOT_POWER_SCALE__SHIFT 0x1a |
|---|
| 63493 | #define BIFPLR0_0_DEVICE_CAP__FLR_CAPABLE__SHIFT 0x1c |
|---|
| 63494 | #define BIFPLR0_0_DEVICE_CAP__MAX_PAYLOAD_SUPPORT_MASK 0x00000007L |
|---|
| 63495 | #define BIFPLR0_0_DEVICE_CAP__PHANTOM_FUNC_MASK 0x00000018L |
|---|
| 63496 | #define BIFPLR0_0_DEVICE_CAP__EXTENDED_TAG_MASK 0x00000020L |
|---|
| 63497 | #define BIFPLR0_0_DEVICE_CAP__L0S_ACCEPTABLE_LATENCY_MASK 0x000001C0L |
|---|
| 63498 | #define BIFPLR0_0_DEVICE_CAP__L1_ACCEPTABLE_LATENCY_MASK 0x00000E00L |
|---|
| 63499 | #define BIFPLR0_0_DEVICE_CAP__ROLE_BASED_ERR_REPORTING_MASK 0x00008000L |
|---|
| 63500 | #define BIFPLR0_0_DEVICE_CAP__ERR_COR_SUBCLASS_CAPABLE_MASK 0x00010000L |
|---|
| 63501 | #define BIFPLR0_0_DEVICE_CAP__CAPTURED_SLOT_POWER_LIMIT_MASK 0x03FC0000L |
|---|
| 63502 | #define BIFPLR0_0_DEVICE_CAP__CAPTURED_SLOT_POWER_SCALE_MASK 0x0C000000L |
|---|
| 63503 | #define BIFPLR0_0_DEVICE_CAP__FLR_CAPABLE_MASK 0x10000000L |
|---|
| 63504 | //BIFPLR0_0_DEVICE_CNTL |
|---|
| 63505 | #define BIFPLR0_0_DEVICE_CNTL__CORR_ERR_EN__SHIFT 0x0 |
|---|
| 63506 | #define BIFPLR0_0_DEVICE_CNTL__NON_FATAL_ERR_EN__SHIFT 0x1 |
|---|
| 63507 | #define BIFPLR0_0_DEVICE_CNTL__FATAL_ERR_EN__SHIFT 0x2 |
|---|
| 63508 | #define BIFPLR0_0_DEVICE_CNTL__USR_REPORT_EN__SHIFT 0x3 |
|---|
| 63509 | #define BIFPLR0_0_DEVICE_CNTL__RELAXED_ORD_EN__SHIFT 0x4 |
|---|
| 63510 | #define BIFPLR0_0_DEVICE_CNTL__MAX_PAYLOAD_SIZE__SHIFT 0x5 |
|---|
| 63511 | #define BIFPLR0_0_DEVICE_CNTL__EXTENDED_TAG_EN__SHIFT 0x8 |
|---|
| 63512 | #define BIFPLR0_0_DEVICE_CNTL__PHANTOM_FUNC_EN__SHIFT 0x9 |
|---|
| 63513 | #define BIFPLR0_0_DEVICE_CNTL__AUX_POWER_PM_EN__SHIFT 0xa |
|---|
| 63514 | #define BIFPLR0_0_DEVICE_CNTL__NO_SNOOP_EN__SHIFT 0xb |
|---|
| 63515 | #define BIFPLR0_0_DEVICE_CNTL__MAX_READ_REQUEST_SIZE__SHIFT 0xc |
|---|
| 63516 | #define BIFPLR0_0_DEVICE_CNTL__BRIDGE_CFG_RETRY_EN__SHIFT 0xf |
|---|
| 63517 | #define BIFPLR0_0_DEVICE_CNTL__CORR_ERR_EN_MASK 0x0001L |
|---|
| 63518 | #define BIFPLR0_0_DEVICE_CNTL__NON_FATAL_ERR_EN_MASK 0x0002L |
|---|
| 63519 | #define BIFPLR0_0_DEVICE_CNTL__FATAL_ERR_EN_MASK 0x0004L |
|---|
| 63520 | #define BIFPLR0_0_DEVICE_CNTL__USR_REPORT_EN_MASK 0x0008L |
|---|
| 63521 | #define BIFPLR0_0_DEVICE_CNTL__RELAXED_ORD_EN_MASK 0x0010L |
|---|
| 63522 | #define BIFPLR0_0_DEVICE_CNTL__MAX_PAYLOAD_SIZE_MASK 0x00E0L |
|---|
| 63523 | #define BIFPLR0_0_DEVICE_CNTL__EXTENDED_TAG_EN_MASK 0x0100L |
|---|
| 63524 | #define BIFPLR0_0_DEVICE_CNTL__PHANTOM_FUNC_EN_MASK 0x0200L |
|---|
| 63525 | #define BIFPLR0_0_DEVICE_CNTL__AUX_POWER_PM_EN_MASK 0x0400L |
|---|
| 63526 | #define BIFPLR0_0_DEVICE_CNTL__NO_SNOOP_EN_MASK 0x0800L |
|---|
| 63527 | #define BIFPLR0_0_DEVICE_CNTL__MAX_READ_REQUEST_SIZE_MASK 0x7000L |
|---|
| 63528 | #define BIFPLR0_0_DEVICE_CNTL__BRIDGE_CFG_RETRY_EN_MASK 0x8000L |
|---|
| 63529 | //BIFPLR0_0_DEVICE_STATUS |
|---|
| 63530 | #define BIFPLR0_0_DEVICE_STATUS__CORR_ERR__SHIFT 0x0 |
|---|
| 63531 | #define BIFPLR0_0_DEVICE_STATUS__NON_FATAL_ERR__SHIFT 0x1 |
|---|
| 63532 | #define BIFPLR0_0_DEVICE_STATUS__FATAL_ERR__SHIFT 0x2 |
|---|
| 63533 | #define BIFPLR0_0_DEVICE_STATUS__USR_DETECTED__SHIFT 0x3 |
|---|
| 63534 | #define BIFPLR0_0_DEVICE_STATUS__AUX_PWR__SHIFT 0x4 |
|---|
| 63535 | #define BIFPLR0_0_DEVICE_STATUS__TRANSACTIONS_PEND__SHIFT 0x5 |
|---|
| 63536 | #define BIFPLR0_0_DEVICE_STATUS__EMER_POWER_REDUCTION_DETECTED__SHIFT 0x6 |
|---|
| 63537 | #define BIFPLR0_0_DEVICE_STATUS__CORR_ERR_MASK 0x0001L |
|---|
| 63538 | #define BIFPLR0_0_DEVICE_STATUS__NON_FATAL_ERR_MASK 0x0002L |
|---|
| 63539 | #define BIFPLR0_0_DEVICE_STATUS__FATAL_ERR_MASK 0x0004L |
|---|
| 63540 | #define BIFPLR0_0_DEVICE_STATUS__USR_DETECTED_MASK 0x0008L |
|---|
| 63541 | #define BIFPLR0_0_DEVICE_STATUS__AUX_PWR_MASK 0x0010L |
|---|
| 63542 | #define BIFPLR0_0_DEVICE_STATUS__TRANSACTIONS_PEND_MASK 0x0020L |
|---|
| 63543 | #define BIFPLR0_0_DEVICE_STATUS__EMER_POWER_REDUCTION_DETECTED_MASK 0x0040L |
|---|
| 63544 | //BIFPLR0_0_LINK_CAP |
|---|
| 63545 | #define BIFPLR0_0_LINK_CAP__LINK_SPEED__SHIFT 0x0 |
|---|
| 63546 | #define BIFPLR0_0_LINK_CAP__LINK_WIDTH__SHIFT 0x4 |
|---|
| 63547 | #define BIFPLR0_0_LINK_CAP__PM_SUPPORT__SHIFT 0xa |
|---|
| 63548 | #define BIFPLR0_0_LINK_CAP__L0S_EXIT_LATENCY__SHIFT 0xc |
|---|
| 63549 | #define BIFPLR0_0_LINK_CAP__L1_EXIT_LATENCY__SHIFT 0xf |
|---|
| 63550 | #define BIFPLR0_0_LINK_CAP__CLOCK_POWER_MANAGEMENT__SHIFT 0x12 |
|---|
| 63551 | #define BIFPLR0_0_LINK_CAP__SURPRISE_DOWN_ERR_REPORTING__SHIFT 0x13 |
|---|
| 63552 | #define BIFPLR0_0_LINK_CAP__DL_ACTIVE_REPORTING_CAPABLE__SHIFT 0x14 |
|---|
| 63553 | #define BIFPLR0_0_LINK_CAP__LINK_BW_NOTIFICATION_CAP__SHIFT 0x15 |
|---|
| 63554 | #define BIFPLR0_0_LINK_CAP__ASPM_OPTIONALITY_COMPLIANCE__SHIFT 0x16 |
|---|
| 63555 | #define BIFPLR0_0_LINK_CAP__PORT_NUMBER__SHIFT 0x18 |
|---|
| 63556 | #define BIFPLR0_0_LINK_CAP__LINK_SPEED_MASK 0x0000000FL |
|---|
| 63557 | #define BIFPLR0_0_LINK_CAP__LINK_WIDTH_MASK 0x000003F0L |
|---|
| 63558 | #define BIFPLR0_0_LINK_CAP__PM_SUPPORT_MASK 0x00000C00L |
|---|
| 63559 | #define BIFPLR0_0_LINK_CAP__L0S_EXIT_LATENCY_MASK 0x00007000L |
|---|
| 63560 | #define BIFPLR0_0_LINK_CAP__L1_EXIT_LATENCY_MASK 0x00038000L |
|---|
| 63561 | #define BIFPLR0_0_LINK_CAP__CLOCK_POWER_MANAGEMENT_MASK 0x00040000L |
|---|
| 63562 | #define BIFPLR0_0_LINK_CAP__SURPRISE_DOWN_ERR_REPORTING_MASK 0x00080000L |
|---|
| 63563 | #define BIFPLR0_0_LINK_CAP__DL_ACTIVE_REPORTING_CAPABLE_MASK 0x00100000L |
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| 63564 | #define BIFPLR0_0_LINK_CAP__LINK_BW_NOTIFICATION_CAP_MASK 0x00200000L |
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| 63628 | #define BIFPLR0_0_SLOT_CAP__SLOT_PWR_LIMIT_SCALE_MASK 0x00018000L |
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| 63629 | #define BIFPLR0_0_SLOT_CAP__ELECTROMECH_INTERLOCK_PRESENT_MASK 0x00020000L |
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| 63630 | #define BIFPLR0_0_SLOT_CAP__NO_COMMAND_COMPLETED_SUPPORTED_MASK 0x00040000L |
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| 63631 | #define BIFPLR0_0_SLOT_CAP__PHYSICAL_SLOT_NUM_MASK 0xFFF80000L |
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|---|
| 63640 | #define BIFPLR0_0_SLOT_CNTL__PWR_INDICATOR_CNTL__SHIFT 0x8 |
|---|
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|---|
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| 63647 | #define BIFPLR0_0_SLOT_CNTL__PWR_FAULT_DETECTED_EN_MASK 0x0002L |
|---|
| 63648 | #define BIFPLR0_0_SLOT_CNTL__MRL_SENSOR_CHANGED_EN_MASK 0x0004L |
|---|
| 63649 | #define BIFPLR0_0_SLOT_CNTL__PRESENCE_DETECT_CHANGED_EN_MASK 0x0008L |
|---|
| 63650 | #define BIFPLR0_0_SLOT_CNTL__COMMAND_COMPLETED_INTR_EN_MASK 0x0010L |
|---|
| 63651 | #define BIFPLR0_0_SLOT_CNTL__HOTPLUG_INTR_EN_MASK 0x0020L |
|---|
| 63652 | #define BIFPLR0_0_SLOT_CNTL__ATTN_INDICATOR_CNTL_MASK 0x00C0L |
|---|
| 63653 | #define BIFPLR0_0_SLOT_CNTL__PWR_INDICATOR_CNTL_MASK 0x0300L |
|---|
| 63654 | #define BIFPLR0_0_SLOT_CNTL__PWR_CONTROLLER_CNTL_MASK 0x0400L |
|---|
| 63655 | #define BIFPLR0_0_SLOT_CNTL__ELECTROMECH_INTERLOCK_CNTL_MASK 0x0800L |
|---|
| 63656 | #define BIFPLR0_0_SLOT_CNTL__DL_STATE_CHANGED_EN_MASK 0x1000L |
|---|
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| 63658 | #define BIFPLR0_0_SLOT_CNTL__INBAND_PD_DISABLE_MASK 0x4000L |
|---|
| 63659 | //BIFPLR0_0_SLOT_STATUS |
|---|
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|---|
| 63662 | #define BIFPLR0_0_SLOT_STATUS__MRL_SENSOR_CHANGED__SHIFT 0x2 |
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| 63663 | #define BIFPLR0_0_SLOT_STATUS__PRESENCE_DETECT_CHANGED__SHIFT 0x3 |
|---|
| 63664 | #define BIFPLR0_0_SLOT_STATUS__COMMAND_COMPLETED__SHIFT 0x4 |
|---|
| 63665 | #define BIFPLR0_0_SLOT_STATUS__MRL_SENSOR_STATE__SHIFT 0x5 |
|---|
| 63666 | #define BIFPLR0_0_SLOT_STATUS__PRESENCE_DETECT_STATE__SHIFT 0x6 |
|---|
| 63667 | #define BIFPLR0_0_SLOT_STATUS__ELECTROMECH_INTERLOCK_STATUS__SHIFT 0x7 |
|---|
| 63668 | #define BIFPLR0_0_SLOT_STATUS__DL_STATE_CHANGED__SHIFT 0x8 |
|---|
| 63669 | #define BIFPLR0_0_SLOT_STATUS__ATTN_BUTTON_PRESSED_MASK 0x0001L |
|---|
| 63670 | #define BIFPLR0_0_SLOT_STATUS__PWR_FAULT_DETECTED_MASK 0x0002L |
|---|
| 63671 | #define BIFPLR0_0_SLOT_STATUS__MRL_SENSOR_CHANGED_MASK 0x0004L |
|---|
| 63672 | #define BIFPLR0_0_SLOT_STATUS__PRESENCE_DETECT_CHANGED_MASK 0x0008L |
|---|
| 63673 | #define BIFPLR0_0_SLOT_STATUS__COMMAND_COMPLETED_MASK 0x0010L |
|---|
| 63674 | #define BIFPLR0_0_SLOT_STATUS__MRL_SENSOR_STATE_MASK 0x0020L |
|---|
| 63675 | #define BIFPLR0_0_SLOT_STATUS__PRESENCE_DETECT_STATE_MASK 0x0040L |
|---|
| 63676 | #define BIFPLR0_0_SLOT_STATUS__ELECTROMECH_INTERLOCK_STATUS_MASK 0x0080L |
|---|
| 63677 | #define BIFPLR0_0_SLOT_STATUS__DL_STATE_CHANGED_MASK 0x0100L |
|---|
| 63678 | //BIFPLR0_0_ROOT_CNTL |
|---|
| 63679 | #define BIFPLR0_0_ROOT_CNTL__SERR_ON_CORR_ERR_EN__SHIFT 0x0 |
|---|
| 63680 | #define BIFPLR0_0_ROOT_CNTL__SERR_ON_NONFATAL_ERR_EN__SHIFT 0x1 |
|---|
| 63681 | #define BIFPLR0_0_ROOT_CNTL__SERR_ON_FATAL_ERR_EN__SHIFT 0x2 |
|---|
| 63682 | #define BIFPLR0_0_ROOT_CNTL__PM_INTERRUPT_EN__SHIFT 0x3 |
|---|
| 63683 | #define BIFPLR0_0_ROOT_CNTL__CRS_SOFTWARE_VISIBILITY_EN__SHIFT 0x4 |
|---|
| 63684 | #define BIFPLR0_0_ROOT_CNTL__SERR_ON_CORR_ERR_EN_MASK 0x0001L |
|---|
| 63685 | #define BIFPLR0_0_ROOT_CNTL__SERR_ON_NONFATAL_ERR_EN_MASK 0x0002L |
|---|
| 63686 | #define BIFPLR0_0_ROOT_CNTL__SERR_ON_FATAL_ERR_EN_MASK 0x0004L |
|---|
| 63687 | #define BIFPLR0_0_ROOT_CNTL__PM_INTERRUPT_EN_MASK 0x0008L |
|---|
| 63688 | #define BIFPLR0_0_ROOT_CNTL__CRS_SOFTWARE_VISIBILITY_EN_MASK 0x0010L |
|---|
| 63689 | //BIFPLR0_0_ROOT_CAP |
|---|
| 63690 | #define BIFPLR0_0_ROOT_CAP__CRS_SOFTWARE_VISIBILITY__SHIFT 0x0 |
|---|
| 63691 | #define BIFPLR0_0_ROOT_CAP__CRS_SOFTWARE_VISIBILITY_MASK 0x0001L |
|---|
| 63692 | //BIFPLR0_0_ROOT_STATUS |
|---|
| 63693 | #define BIFPLR0_0_ROOT_STATUS__PME_REQUESTOR_ID__SHIFT 0x0 |
|---|
| 63694 | #define BIFPLR0_0_ROOT_STATUS__PME_STATUS__SHIFT 0x10 |
|---|
| 63695 | #define BIFPLR0_0_ROOT_STATUS__PME_PENDING__SHIFT 0x11 |
|---|
| 63696 | #define BIFPLR0_0_ROOT_STATUS__PME_REQUESTOR_ID_MASK 0x0000FFFFL |
|---|
| 63697 | #define BIFPLR0_0_ROOT_STATUS__PME_STATUS_MASK 0x00010000L |
|---|
| 63698 | #define BIFPLR0_0_ROOT_STATUS__PME_PENDING_MASK 0x00020000L |
|---|
| 63699 | //BIFPLR0_0_DEVICE_CAP2 |
|---|
| 63700 | #define BIFPLR0_0_DEVICE_CAP2__CPL_TIMEOUT_RANGE_SUPPORTED__SHIFT 0x0 |
|---|
| 63701 | #define BIFPLR0_0_DEVICE_CAP2__CPL_TIMEOUT_DIS_SUPPORTED__SHIFT 0x4 |
|---|
| 63702 | #define BIFPLR0_0_DEVICE_CAP2__ARI_FORWARDING_SUPPORTED__SHIFT 0x5 |
|---|
| 63703 | #define BIFPLR0_0_DEVICE_CAP2__ATOMICOP_ROUTING_SUPPORTED__SHIFT 0x6 |
|---|
| 63704 | #define BIFPLR0_0_DEVICE_CAP2__ATOMICOP_32CMPLT_SUPPORTED__SHIFT 0x7 |
|---|
| 63705 | #define BIFPLR0_0_DEVICE_CAP2__ATOMICOP_64CMPLT_SUPPORTED__SHIFT 0x8 |
|---|
| 63706 | #define BIFPLR0_0_DEVICE_CAP2__CAS128_CMPLT_SUPPORTED__SHIFT 0x9 |
|---|
| 63707 | #define BIFPLR0_0_DEVICE_CAP2__NO_RO_ENABLED_P2P_PASSING__SHIFT 0xa |
|---|
| 63708 | #define BIFPLR0_0_DEVICE_CAP2__LTR_SUPPORTED__SHIFT 0xb |
|---|
| 63709 | #define BIFPLR0_0_DEVICE_CAP2__TPH_CPLR_SUPPORTED__SHIFT 0xc |
|---|
| 63710 | #define BIFPLR0_0_DEVICE_CAP2__LN_SYSTEM_CLS__SHIFT 0xe |
|---|
| 63711 | #define BIFPLR0_0_DEVICE_CAP2__TEN_BIT_TAG_COMPLETER_SUPPORTED__SHIFT 0x10 |
|---|
| 63712 | #define BIFPLR0_0_DEVICE_CAP2__TEN_BIT_TAG_REQUESTER_SUPPORTED__SHIFT 0x11 |
|---|
| 63713 | #define BIFPLR0_0_DEVICE_CAP2__OBFF_SUPPORTED__SHIFT 0x12 |
|---|
| 63714 | #define BIFPLR0_0_DEVICE_CAP2__EXTENDED_FMT_FIELD_SUPPORTED__SHIFT 0x14 |
|---|
| 63715 | #define BIFPLR0_0_DEVICE_CAP2__END_END_TLP_PREFIX_SUPPORTED__SHIFT 0x15 |
|---|
| 63716 | #define BIFPLR0_0_DEVICE_CAP2__MAX_END_END_TLP_PREFIXES__SHIFT 0x16 |
|---|
| 63717 | #define BIFPLR0_0_DEVICE_CAP2__EMER_POWER_REDUCTION_SUPPORTED__SHIFT 0x18 |
|---|
| 63718 | #define BIFPLR0_0_DEVICE_CAP2__EMER_POWER_REDUCTION_INIT_REQ__SHIFT 0x1a |
|---|
| 63719 | #define BIFPLR0_0_DEVICE_CAP2__FRS_SUPPORTED__SHIFT 0x1f |
|---|
| 63720 | #define BIFPLR0_0_DEVICE_CAP2__CPL_TIMEOUT_RANGE_SUPPORTED_MASK 0x0000000FL |
|---|
| 63721 | #define BIFPLR0_0_DEVICE_CAP2__CPL_TIMEOUT_DIS_SUPPORTED_MASK 0x00000010L |
|---|
| 63722 | #define BIFPLR0_0_DEVICE_CAP2__ARI_FORWARDING_SUPPORTED_MASK 0x00000020L |
|---|
| 63723 | #define BIFPLR0_0_DEVICE_CAP2__ATOMICOP_ROUTING_SUPPORTED_MASK 0x00000040L |
|---|
| 63724 | #define BIFPLR0_0_DEVICE_CAP2__ATOMICOP_32CMPLT_SUPPORTED_MASK 0x00000080L |
|---|
| 63725 | #define BIFPLR0_0_DEVICE_CAP2__ATOMICOP_64CMPLT_SUPPORTED_MASK 0x00000100L |
|---|
| 63726 | #define BIFPLR0_0_DEVICE_CAP2__CAS128_CMPLT_SUPPORTED_MASK 0x00000200L |
|---|
| 63727 | #define BIFPLR0_0_DEVICE_CAP2__NO_RO_ENABLED_P2P_PASSING_MASK 0x00000400L |
|---|
| 63728 | #define BIFPLR0_0_DEVICE_CAP2__LTR_SUPPORTED_MASK 0x00000800L |
|---|
| 63729 | #define BIFPLR0_0_DEVICE_CAP2__TPH_CPLR_SUPPORTED_MASK 0x00003000L |
|---|
| 63730 | #define BIFPLR0_0_DEVICE_CAP2__LN_SYSTEM_CLS_MASK 0x0000C000L |
|---|
| 63731 | #define BIFPLR0_0_DEVICE_CAP2__TEN_BIT_TAG_COMPLETER_SUPPORTED_MASK 0x00010000L |
|---|
| 63732 | #define BIFPLR0_0_DEVICE_CAP2__TEN_BIT_TAG_REQUESTER_SUPPORTED_MASK 0x00020000L |
|---|
| 63733 | #define BIFPLR0_0_DEVICE_CAP2__OBFF_SUPPORTED_MASK 0x000C0000L |
|---|
| 63734 | #define BIFPLR0_0_DEVICE_CAP2__EXTENDED_FMT_FIELD_SUPPORTED_MASK 0x00100000L |
|---|
| 63735 | #define BIFPLR0_0_DEVICE_CAP2__END_END_TLP_PREFIX_SUPPORTED_MASK 0x00200000L |
|---|
| 63736 | #define BIFPLR0_0_DEVICE_CAP2__MAX_END_END_TLP_PREFIXES_MASK 0x00C00000L |
|---|
| 63737 | #define BIFPLR0_0_DEVICE_CAP2__EMER_POWER_REDUCTION_SUPPORTED_MASK 0x03000000L |
|---|
| 63738 | #define BIFPLR0_0_DEVICE_CAP2__EMER_POWER_REDUCTION_INIT_REQ_MASK 0x04000000L |
|---|
| 63739 | #define BIFPLR0_0_DEVICE_CAP2__FRS_SUPPORTED_MASK 0x80000000L |
|---|
| 63740 | //BIFPLR0_0_DEVICE_CNTL2 |
|---|
| 63741 | #define BIFPLR0_0_DEVICE_CNTL2__CPL_TIMEOUT_VALUE__SHIFT 0x0 |
|---|
| 63742 | #define BIFPLR0_0_DEVICE_CNTL2__CPL_TIMEOUT_DIS__SHIFT 0x4 |
|---|
| 63743 | #define BIFPLR0_0_DEVICE_CNTL2__ARI_FORWARDING_EN__SHIFT 0x5 |
|---|
| 63744 | #define BIFPLR0_0_DEVICE_CNTL2__ATOMICOP_REQUEST_EN__SHIFT 0x6 |
|---|
| 63745 | #define BIFPLR0_0_DEVICE_CNTL2__ATOMICOP_EGRESS_BLOCKING__SHIFT 0x7 |
|---|
| 63746 | #define BIFPLR0_0_DEVICE_CNTL2__IDO_REQUEST_ENABLE__SHIFT 0x8 |
|---|
| 63747 | #define BIFPLR0_0_DEVICE_CNTL2__IDO_COMPLETION_ENABLE__SHIFT 0x9 |
|---|
| 63748 | #define BIFPLR0_0_DEVICE_CNTL2__LTR_EN__SHIFT 0xa |
|---|
| 63749 | #define BIFPLR0_0_DEVICE_CNTL2__EMER_POWER_REDUCTION_REQUEST__SHIFT 0xb |
|---|
| 63750 | #define BIFPLR0_0_DEVICE_CNTL2__TEN_BIT_TAG_REQUESTER_ENABLE__SHIFT 0xc |
|---|
| 63751 | #define BIFPLR0_0_DEVICE_CNTL2__OBFF_EN__SHIFT 0xd |
|---|
| 63752 | #define BIFPLR0_0_DEVICE_CNTL2__END_END_TLP_PREFIX_BLOCKING__SHIFT 0xf |
|---|
| 63753 | #define BIFPLR0_0_DEVICE_CNTL2__CPL_TIMEOUT_VALUE_MASK 0x000FL |
|---|
| 63754 | #define BIFPLR0_0_DEVICE_CNTL2__CPL_TIMEOUT_DIS_MASK 0x0010L |
|---|
| 63755 | #define BIFPLR0_0_DEVICE_CNTL2__ARI_FORWARDING_EN_MASK 0x0020L |
|---|
| 63756 | #define BIFPLR0_0_DEVICE_CNTL2__ATOMICOP_REQUEST_EN_MASK 0x0040L |
|---|
| 63757 | #define BIFPLR0_0_DEVICE_CNTL2__ATOMICOP_EGRESS_BLOCKING_MASK 0x0080L |
|---|
| 63758 | #define BIFPLR0_0_DEVICE_CNTL2__IDO_REQUEST_ENABLE_MASK 0x0100L |
|---|
| 63759 | #define BIFPLR0_0_DEVICE_CNTL2__IDO_COMPLETION_ENABLE_MASK 0x0200L |
|---|
| 63760 | #define BIFPLR0_0_DEVICE_CNTL2__LTR_EN_MASK 0x0400L |
|---|
| 63761 | #define BIFPLR0_0_DEVICE_CNTL2__EMER_POWER_REDUCTION_REQUEST_MASK 0x0800L |
|---|
| 63762 | #define BIFPLR0_0_DEVICE_CNTL2__TEN_BIT_TAG_REQUESTER_ENABLE_MASK 0x1000L |
|---|
| 63763 | #define BIFPLR0_0_DEVICE_CNTL2__OBFF_EN_MASK 0x6000L |
|---|
| 63764 | #define BIFPLR0_0_DEVICE_CNTL2__END_END_TLP_PREFIX_BLOCKING_MASK 0x8000L |
|---|
| 63765 | //BIFPLR0_0_DEVICE_STATUS2 |
|---|
| 63766 | #define BIFPLR0_0_DEVICE_STATUS2__RESERVED__SHIFT 0x0 |
|---|
| 63767 | #define BIFPLR0_0_DEVICE_STATUS2__RESERVED_MASK 0xFFFFL |
|---|
| 63768 | //BIFPLR0_0_LINK_CAP2 |
|---|
| 63769 | #define BIFPLR0_0_LINK_CAP2__SUPPORTED_LINK_SPEED__SHIFT 0x1 |
|---|
| 63770 | #define BIFPLR0_0_LINK_CAP2__CROSSLINK_SUPPORTED__SHIFT 0x8 |
|---|
| 63771 | #define BIFPLR0_0_LINK_CAP2__LOWER_SKP_OS_GEN_SUPPORT__SHIFT 0x9 |
|---|
| 63772 | #define BIFPLR0_0_LINK_CAP2__LOWER_SKP_OS_RCV_SUPPORT__SHIFT 0x10 |
|---|
| 63773 | #define BIFPLR0_0_LINK_CAP2__RTM1_PRESENCE_DET_SUPPORT__SHIFT 0x17 |
|---|
| 63774 | #define BIFPLR0_0_LINK_CAP2__RTM2_PRESENCE_DET_SUPPORT__SHIFT 0x18 |
|---|
| 63775 | #define BIFPLR0_0_LINK_CAP2__DRS_SUPPORTED__SHIFT 0x1f |
|---|
| 63776 | #define BIFPLR0_0_LINK_CAP2__SUPPORTED_LINK_SPEED_MASK 0x000000FEL |
|---|
| 63777 | #define BIFPLR0_0_LINK_CAP2__CROSSLINK_SUPPORTED_MASK 0x00000100L |
|---|
| 63778 | #define BIFPLR0_0_LINK_CAP2__LOWER_SKP_OS_GEN_SUPPORT_MASK 0x0000FE00L |
|---|
| 63779 | #define BIFPLR0_0_LINK_CAP2__LOWER_SKP_OS_RCV_SUPPORT_MASK 0x007F0000L |
|---|
| 63780 | #define BIFPLR0_0_LINK_CAP2__RTM1_PRESENCE_DET_SUPPORT_MASK 0x00800000L |
|---|
| 63781 | #define BIFPLR0_0_LINK_CAP2__RTM2_PRESENCE_DET_SUPPORT_MASK 0x01000000L |
|---|
| 63782 | #define BIFPLR0_0_LINK_CAP2__DRS_SUPPORTED_MASK 0x80000000L |
|---|
| 63783 | //BIFPLR0_0_LINK_CNTL2 |
|---|
| 63784 | #define BIFPLR0_0_LINK_CNTL2__TARGET_LINK_SPEED__SHIFT 0x0 |
|---|
| 63785 | #define BIFPLR0_0_LINK_CNTL2__ENTER_COMPLIANCE__SHIFT 0x4 |
|---|
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|---|
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|---|
| 63788 | #define BIFPLR0_0_LINK_CNTL2__XMIT_MARGIN__SHIFT 0x7 |
|---|
| 63789 | #define BIFPLR0_0_LINK_CNTL2__ENTER_MOD_COMPLIANCE__SHIFT 0xa |
|---|
| 63790 | #define BIFPLR0_0_LINK_CNTL2__COMPLIANCE_SOS__SHIFT 0xb |
|---|
| 63791 | #define BIFPLR0_0_LINK_CNTL2__COMPLIANCE_DEEMPHASIS__SHIFT 0xc |
|---|
| 63792 | #define BIFPLR0_0_LINK_CNTL2__TARGET_LINK_SPEED_MASK 0x000FL |
|---|
| 63793 | #define BIFPLR0_0_LINK_CNTL2__ENTER_COMPLIANCE_MASK 0x0010L |
|---|
| 63794 | #define BIFPLR0_0_LINK_CNTL2__HW_AUTONOMOUS_SPEED_DISABLE_MASK 0x0020L |
|---|
| 63795 | #define BIFPLR0_0_LINK_CNTL2__SELECTABLE_DEEMPHASIS_MASK 0x0040L |
|---|
| 63796 | #define BIFPLR0_0_LINK_CNTL2__XMIT_MARGIN_MASK 0x0380L |
|---|
| 63797 | #define BIFPLR0_0_LINK_CNTL2__ENTER_MOD_COMPLIANCE_MASK 0x0400L |
|---|
| 63798 | #define BIFPLR0_0_LINK_CNTL2__COMPLIANCE_SOS_MASK 0x0800L |
|---|
| 63799 | #define BIFPLR0_0_LINK_CNTL2__COMPLIANCE_DEEMPHASIS_MASK 0xF000L |
|---|
| 63800 | //BIFPLR0_0_LINK_STATUS2 |
|---|
| 63801 | #define BIFPLR0_0_LINK_STATUS2__CUR_DEEMPHASIS_LEVEL__SHIFT 0x0 |
|---|
| 63802 | #define BIFPLR0_0_LINK_STATUS2__EQUALIZATION_COMPLETE_8GT__SHIFT 0x1 |
|---|
| 63803 | #define BIFPLR0_0_LINK_STATUS2__EQUALIZATION_PHASE1_SUCCESS_8GT__SHIFT 0x2 |
|---|
| 63804 | #define BIFPLR0_0_LINK_STATUS2__EQUALIZATION_PHASE2_SUCCESS_8GT__SHIFT 0x3 |
|---|
| 63805 | #define BIFPLR0_0_LINK_STATUS2__EQUALIZATION_PHASE3_SUCCESS_8GT__SHIFT 0x4 |
|---|
| 63806 | #define BIFPLR0_0_LINK_STATUS2__LINK_EQUALIZATION_REQUEST_8GT__SHIFT 0x5 |
|---|
| 63807 | #define BIFPLR0_0_LINK_STATUS2__RTM1_PRESENCE_DET__SHIFT 0x6 |
|---|
| 63808 | #define BIFPLR0_0_LINK_STATUS2__RTM2_PRESENCE_DET__SHIFT 0x7 |
|---|
| 63809 | #define BIFPLR0_0_LINK_STATUS2__CROSSLINK_RESOLUTION__SHIFT 0x8 |
|---|
| 63810 | #define BIFPLR0_0_LINK_STATUS2__DOWNSTREAM_COMPONENT_PRESENCE__SHIFT 0xc |
|---|
| 63811 | #define BIFPLR0_0_LINK_STATUS2__DRS_MESSAGE_RECEIVED__SHIFT 0xf |
|---|
| 63812 | #define BIFPLR0_0_LINK_STATUS2__CUR_DEEMPHASIS_LEVEL_MASK 0x0001L |
|---|
| 63813 | #define BIFPLR0_0_LINK_STATUS2__EQUALIZATION_COMPLETE_8GT_MASK 0x0002L |
|---|
| 63814 | #define BIFPLR0_0_LINK_STATUS2__EQUALIZATION_PHASE1_SUCCESS_8GT_MASK 0x0004L |
|---|
| 63815 | #define BIFPLR0_0_LINK_STATUS2__EQUALIZATION_PHASE2_SUCCESS_8GT_MASK 0x0008L |
|---|
| 63816 | #define BIFPLR0_0_LINK_STATUS2__EQUALIZATION_PHASE3_SUCCESS_8GT_MASK 0x0010L |
|---|
| 63817 | #define BIFPLR0_0_LINK_STATUS2__LINK_EQUALIZATION_REQUEST_8GT_MASK 0x0020L |
|---|
| 63818 | #define BIFPLR0_0_LINK_STATUS2__RTM1_PRESENCE_DET_MASK 0x0040L |
|---|
| 63819 | #define BIFPLR0_0_LINK_STATUS2__RTM2_PRESENCE_DET_MASK 0x0080L |
|---|
| 63820 | #define BIFPLR0_0_LINK_STATUS2__CROSSLINK_RESOLUTION_MASK 0x0300L |
|---|
| 63821 | #define BIFPLR0_0_LINK_STATUS2__DOWNSTREAM_COMPONENT_PRESENCE_MASK 0x7000L |
|---|
| 63822 | #define BIFPLR0_0_LINK_STATUS2__DRS_MESSAGE_RECEIVED_MASK 0x8000L |
|---|
| 63823 | //BIFPLR0_0_SLOT_CAP2 |
|---|
| 63824 | #define BIFPLR0_0_SLOT_CAP2__INBAND_PD_DISABLE_SUPPORTED__SHIFT 0x0 |
|---|
| 63825 | #define BIFPLR0_0_SLOT_CAP2__INBAND_PD_DISABLE_SUPPORTED_MASK 0x00000001L |
|---|
| 63826 | //BIFPLR0_0_SLOT_CNTL2 |
|---|
| 63827 | #define BIFPLR0_0_SLOT_CNTL2__RESERVED__SHIFT 0x0 |
|---|
| 63828 | #define BIFPLR0_0_SLOT_CNTL2__RESERVED_MASK 0xFFFFL |
|---|
| 63829 | //BIFPLR0_0_SLOT_STATUS2 |
|---|
| 63830 | #define BIFPLR0_0_SLOT_STATUS2__RESERVED__SHIFT 0x0 |
|---|
| 63831 | #define BIFPLR0_0_SLOT_STATUS2__RESERVED_MASK 0xFFFFL |
|---|
| 63832 | //BIFPLR0_0_MSI_CAP_LIST |
|---|
| 63833 | #define BIFPLR0_0_MSI_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 63834 | #define BIFPLR0_0_MSI_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
|---|
| 63835 | #define BIFPLR0_0_MSI_CAP_LIST__CAP_ID_MASK 0x00FFL |
|---|
| 63836 | #define BIFPLR0_0_MSI_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
|---|
| 63837 | //BIFPLR0_0_MSI_MSG_CNTL |
|---|
| 63838 | #define BIFPLR0_0_MSI_MSG_CNTL__MSI_EN__SHIFT 0x0 |
|---|
| 63839 | #define BIFPLR0_0_MSI_MSG_CNTL__MSI_MULTI_CAP__SHIFT 0x1 |
|---|
| 63840 | #define BIFPLR0_0_MSI_MSG_CNTL__MSI_MULTI_EN__SHIFT 0x4 |
|---|
| 63841 | #define BIFPLR0_0_MSI_MSG_CNTL__MSI_64BIT__SHIFT 0x7 |
|---|
| 63842 | #define BIFPLR0_0_MSI_MSG_CNTL__MSI_PERVECTOR_MASKING_CAP__SHIFT 0x8 |
|---|
| 63843 | #define BIFPLR0_0_MSI_MSG_CNTL__MSI_EXT_MSG_DATA_CAP__SHIFT 0x9 |
|---|
| 63844 | #define BIFPLR0_0_MSI_MSG_CNTL__MSI_EXT_MSG_DATA_EN__SHIFT 0xa |
|---|
| 63845 | #define BIFPLR0_0_MSI_MSG_CNTL__MSI_EN_MASK 0x0001L |
|---|
| 63846 | #define BIFPLR0_0_MSI_MSG_CNTL__MSI_MULTI_CAP_MASK 0x000EL |
|---|
| 63847 | #define BIFPLR0_0_MSI_MSG_CNTL__MSI_MULTI_EN_MASK 0x0070L |
|---|
| 63848 | #define BIFPLR0_0_MSI_MSG_CNTL__MSI_64BIT_MASK 0x0080L |
|---|
| 63849 | #define BIFPLR0_0_MSI_MSG_CNTL__MSI_PERVECTOR_MASKING_CAP_MASK 0x0100L |
|---|
| 63850 | #define BIFPLR0_0_MSI_MSG_CNTL__MSI_EXT_MSG_DATA_CAP_MASK 0x0200L |
|---|
| 63851 | #define BIFPLR0_0_MSI_MSG_CNTL__MSI_EXT_MSG_DATA_EN_MASK 0x0400L |
|---|
| 63852 | //BIFPLR0_0_MSI_MSG_ADDR_LO |
|---|
| 63853 | #define BIFPLR0_0_MSI_MSG_ADDR_LO__MSI_MSG_ADDR_LO__SHIFT 0x2 |
|---|
| 63854 | #define BIFPLR0_0_MSI_MSG_ADDR_LO__MSI_MSG_ADDR_LO_MASK 0xFFFFFFFCL |
|---|
| 63855 | //BIFPLR0_0_MSI_MSG_ADDR_HI |
|---|
| 63856 | #define BIFPLR0_0_MSI_MSG_ADDR_HI__MSI_MSG_ADDR_HI__SHIFT 0x0 |
|---|
| 63857 | #define BIFPLR0_0_MSI_MSG_ADDR_HI__MSI_MSG_ADDR_HI_MASK 0xFFFFFFFFL |
|---|
| 63858 | //BIFPLR0_0_MSI_MSG_DATA |
|---|
| 63859 | #define BIFPLR0_0_MSI_MSG_DATA__MSI_DATA__SHIFT 0x0 |
|---|
| 63860 | #define BIFPLR0_0_MSI_MSG_DATA__MSI_EXT_DATA__SHIFT 0x10 |
|---|
| 63861 | #define BIFPLR0_0_MSI_MSG_DATA__MSI_DATA_MASK 0x0000FFFFL |
|---|
| 63862 | #define BIFPLR0_0_MSI_MSG_DATA__MSI_EXT_DATA_MASK 0xFFFF0000L |
|---|
| 63863 | //BIFPLR0_0_MSI_MSG_DATA_64 |
|---|
| 63864 | #define BIFPLR0_0_MSI_MSG_DATA_64__MSI_DATA_64__SHIFT 0x0 |
|---|
| 63865 | #define BIFPLR0_0_MSI_MSG_DATA_64__MSI_EXT_DATA_64__SHIFT 0x10 |
|---|
| 63866 | #define BIFPLR0_0_MSI_MSG_DATA_64__MSI_DATA_64_MASK 0x0000FFFFL |
|---|
| 63867 | #define BIFPLR0_0_MSI_MSG_DATA_64__MSI_EXT_DATA_64_MASK 0xFFFF0000L |
|---|
| 63868 | //BIFPLR0_0_SSID_CAP_LIST |
|---|
| 63869 | #define BIFPLR0_0_SSID_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 63870 | #define BIFPLR0_0_SSID_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
|---|
| 63871 | #define BIFPLR0_0_SSID_CAP_LIST__CAP_ID_MASK 0x00FFL |
|---|
| 63872 | #define BIFPLR0_0_SSID_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
|---|
| 63873 | //BIFPLR0_0_SSID_CAP |
|---|
| 63874 | #define BIFPLR0_0_SSID_CAP__SUBSYSTEM_VENDOR_ID__SHIFT 0x0 |
|---|
| 63875 | #define BIFPLR0_0_SSID_CAP__SUBSYSTEM_ID__SHIFT 0x10 |
|---|
| 63876 | #define BIFPLR0_0_SSID_CAP__SUBSYSTEM_VENDOR_ID_MASK 0x0000FFFFL |
|---|
| 63877 | #define BIFPLR0_0_SSID_CAP__SUBSYSTEM_ID_MASK 0xFFFF0000L |
|---|
| 63878 | //BIFPLR0_0_MSI_MAP_CAP_LIST |
|---|
| 63879 | #define BIFPLR0_0_MSI_MAP_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 63880 | #define BIFPLR0_0_MSI_MAP_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
|---|
| 63881 | #define BIFPLR0_0_MSI_MAP_CAP_LIST__CAP_ID_MASK 0x00FFL |
|---|
| 63882 | #define BIFPLR0_0_MSI_MAP_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
|---|
| 63883 | //BIFPLR0_0_MSI_MAP_CAP |
|---|
| 63884 | #define BIFPLR0_0_MSI_MAP_CAP__EN__SHIFT 0x0 |
|---|
| 63885 | #define BIFPLR0_0_MSI_MAP_CAP__FIXD__SHIFT 0x1 |
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| 63886 | #define BIFPLR0_0_MSI_MAP_CAP__CAP_TYPE__SHIFT 0xb |
|---|
| 63887 | #define BIFPLR0_0_MSI_MAP_CAP__EN_MASK 0x0001L |
|---|
| 63888 | #define BIFPLR0_0_MSI_MAP_CAP__FIXD_MASK 0x0002L |
|---|
| 63889 | #define BIFPLR0_0_MSI_MAP_CAP__CAP_TYPE_MASK 0xF800L |
|---|
| 63890 | //BIFPLR0_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST |
|---|
| 63891 | #define BIFPLR0_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 63892 | #define BIFPLR0_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 63893 | #define BIFPLR0_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 63894 | #define BIFPLR0_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 63895 | #define BIFPLR0_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 63896 | #define BIFPLR0_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 63897 | //BIFPLR0_0_PCIE_VENDOR_SPECIFIC_HDR |
|---|
| 63898 | #define BIFPLR0_0_PCIE_VENDOR_SPECIFIC_HDR__VSEC_ID__SHIFT 0x0 |
|---|
| 63899 | #define BIFPLR0_0_PCIE_VENDOR_SPECIFIC_HDR__VSEC_REV__SHIFT 0x10 |
|---|
| 63900 | #define BIFPLR0_0_PCIE_VENDOR_SPECIFIC_HDR__VSEC_LENGTH__SHIFT 0x14 |
|---|
| 63901 | #define BIFPLR0_0_PCIE_VENDOR_SPECIFIC_HDR__VSEC_ID_MASK 0x0000FFFFL |
|---|
| 63902 | #define BIFPLR0_0_PCIE_VENDOR_SPECIFIC_HDR__VSEC_REV_MASK 0x000F0000L |
|---|
| 63903 | #define BIFPLR0_0_PCIE_VENDOR_SPECIFIC_HDR__VSEC_LENGTH_MASK 0xFFF00000L |
|---|
| 63904 | //BIFPLR0_0_PCIE_VENDOR_SPECIFIC1 |
|---|
| 63905 | #define BIFPLR0_0_PCIE_VENDOR_SPECIFIC1__SCRATCH__SHIFT 0x0 |
|---|
| 63906 | #define BIFPLR0_0_PCIE_VENDOR_SPECIFIC1__SCRATCH_MASK 0xFFFFFFFFL |
|---|
| 63907 | //BIFPLR0_0_PCIE_VENDOR_SPECIFIC2 |
|---|
| 63908 | #define BIFPLR0_0_PCIE_VENDOR_SPECIFIC2__SCRATCH__SHIFT 0x0 |
|---|
| 63909 | #define BIFPLR0_0_PCIE_VENDOR_SPECIFIC2__SCRATCH_MASK 0xFFFFFFFFL |
|---|
| 63910 | //BIFPLR0_0_PCIE_VC_ENH_CAP_LIST |
|---|
| 63911 | #define BIFPLR0_0_PCIE_VC_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 63912 | #define BIFPLR0_0_PCIE_VC_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 63913 | #define BIFPLR0_0_PCIE_VC_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 63914 | #define BIFPLR0_0_PCIE_VC_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 63915 | #define BIFPLR0_0_PCIE_VC_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 63916 | #define BIFPLR0_0_PCIE_VC_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 63917 | //BIFPLR0_0_PCIE_PORT_VC_CAP_REG1 |
|---|
| 63918 | #define BIFPLR0_0_PCIE_PORT_VC_CAP_REG1__EXT_VC_COUNT__SHIFT 0x0 |
|---|
| 63919 | #define BIFPLR0_0_PCIE_PORT_VC_CAP_REG1__LOW_PRIORITY_EXT_VC_COUNT__SHIFT 0x4 |
|---|
| 63920 | #define BIFPLR0_0_PCIE_PORT_VC_CAP_REG1__REF_CLK__SHIFT 0x8 |
|---|
| 63921 | #define BIFPLR0_0_PCIE_PORT_VC_CAP_REG1__PORT_ARB_TABLE_ENTRY_SIZE__SHIFT 0xa |
|---|
| 63922 | #define BIFPLR0_0_PCIE_PORT_VC_CAP_REG1__EXT_VC_COUNT_MASK 0x00000007L |
|---|
| 63923 | #define BIFPLR0_0_PCIE_PORT_VC_CAP_REG1__LOW_PRIORITY_EXT_VC_COUNT_MASK 0x00000070L |
|---|
| 63924 | #define BIFPLR0_0_PCIE_PORT_VC_CAP_REG1__REF_CLK_MASK 0x00000300L |
|---|
| 63925 | #define BIFPLR0_0_PCIE_PORT_VC_CAP_REG1__PORT_ARB_TABLE_ENTRY_SIZE_MASK 0x00000C00L |
|---|
| 63926 | //BIFPLR0_0_PCIE_PORT_VC_CAP_REG2 |
|---|
| 63927 | #define BIFPLR0_0_PCIE_PORT_VC_CAP_REG2__VC_ARB_CAP__SHIFT 0x0 |
|---|
| 63928 | #define BIFPLR0_0_PCIE_PORT_VC_CAP_REG2__VC_ARB_TABLE_OFFSET__SHIFT 0x18 |
|---|
| 63929 | #define BIFPLR0_0_PCIE_PORT_VC_CAP_REG2__VC_ARB_CAP_MASK 0x000000FFL |
|---|
| 63930 | #define BIFPLR0_0_PCIE_PORT_VC_CAP_REG2__VC_ARB_TABLE_OFFSET_MASK 0xFF000000L |
|---|
| 63931 | //BIFPLR0_0_PCIE_PORT_VC_CNTL |
|---|
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| 64032 | #define BIFPLR0_0_PCIE_UNCORR_ERR_STATUS__SURPDN_ERR_STATUS_MASK 0x00000020L |
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| 64033 | #define BIFPLR0_0_PCIE_UNCORR_ERR_STATUS__PSN_ERR_STATUS_MASK 0x00001000L |
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| 64160 | #define BIFPLR0_0_PCIE_ADV_ERR_CAP_CNTL__TLP_PREFIX_LOG_PRESENT__SHIFT 0xb |
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| 64163 | #define BIFPLR0_0_PCIE_ADV_ERR_CAP_CNTL__ECRC_GEN_CAP_MASK 0x00000020L |
|---|
| 64164 | #define BIFPLR0_0_PCIE_ADV_ERR_CAP_CNTL__ECRC_GEN_EN_MASK 0x00000040L |
|---|
| 64165 | #define BIFPLR0_0_PCIE_ADV_ERR_CAP_CNTL__ECRC_CHECK_CAP_MASK 0x00000080L |
|---|
| 64166 | #define BIFPLR0_0_PCIE_ADV_ERR_CAP_CNTL__ECRC_CHECK_EN_MASK 0x00000100L |
|---|
| 64167 | #define BIFPLR0_0_PCIE_ADV_ERR_CAP_CNTL__MULTI_HDR_RECD_CAP_MASK 0x00000200L |
|---|
| 64168 | #define BIFPLR0_0_PCIE_ADV_ERR_CAP_CNTL__MULTI_HDR_RECD_EN_MASK 0x00000400L |
|---|
| 64169 | #define BIFPLR0_0_PCIE_ADV_ERR_CAP_CNTL__TLP_PREFIX_LOG_PRESENT_MASK 0x00000800L |
|---|
| 64170 | #define BIFPLR0_0_PCIE_ADV_ERR_CAP_CNTL__COMPLETION_TIMEOUT_LOG_CAPABLE_MASK 0x00001000L |
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| 64171 | //BIFPLR0_0_PCIE_HDR_LOG0 |
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| 64172 | #define BIFPLR0_0_PCIE_HDR_LOG0__TLP_HDR__SHIFT 0x0 |
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| 64173 | #define BIFPLR0_0_PCIE_HDR_LOG0__TLP_HDR_MASK 0xFFFFFFFFL |
|---|
| 64174 | //BIFPLR0_0_PCIE_HDR_LOG1 |
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| 64175 | #define BIFPLR0_0_PCIE_HDR_LOG1__TLP_HDR__SHIFT 0x0 |
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| 64176 | #define BIFPLR0_0_PCIE_HDR_LOG1__TLP_HDR_MASK 0xFFFFFFFFL |
|---|
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| 64178 | #define BIFPLR0_0_PCIE_HDR_LOG2__TLP_HDR__SHIFT 0x0 |
|---|
| 64179 | #define BIFPLR0_0_PCIE_HDR_LOG2__TLP_HDR_MASK 0xFFFFFFFFL |
|---|
| 64180 | //BIFPLR0_0_PCIE_HDR_LOG3 |
|---|
| 64181 | #define BIFPLR0_0_PCIE_HDR_LOG3__TLP_HDR__SHIFT 0x0 |
|---|
| 64182 | #define BIFPLR0_0_PCIE_HDR_LOG3__TLP_HDR_MASK 0xFFFFFFFFL |
|---|
| 64183 | //BIFPLR0_0_PCIE_ROOT_ERR_CMD |
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| 64184 | #define BIFPLR0_0_PCIE_ROOT_ERR_CMD__CORR_ERR_REP_EN__SHIFT 0x0 |
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|---|
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|---|
| 64187 | #define BIFPLR0_0_PCIE_ROOT_ERR_CMD__CORR_ERR_REP_EN_MASK 0x00000001L |
|---|
| 64188 | #define BIFPLR0_0_PCIE_ROOT_ERR_CMD__NONFATAL_ERR_REP_EN_MASK 0x00000002L |
|---|
| 64189 | #define BIFPLR0_0_PCIE_ROOT_ERR_CMD__FATAL_ERR_REP_EN_MASK 0x00000004L |
|---|
| 64190 | //BIFPLR0_0_PCIE_ROOT_ERR_STATUS |
|---|
| 64191 | #define BIFPLR0_0_PCIE_ROOT_ERR_STATUS__ERR_CORR_RCVD__SHIFT 0x0 |
|---|
| 64192 | #define BIFPLR0_0_PCIE_ROOT_ERR_STATUS__MULT_ERR_CORR_RCVD__SHIFT 0x1 |
|---|
| 64193 | #define BIFPLR0_0_PCIE_ROOT_ERR_STATUS__ERR_FATAL_NONFATAL_RCVD__SHIFT 0x2 |
|---|
| 64194 | #define BIFPLR0_0_PCIE_ROOT_ERR_STATUS__MULT_ERR_FATAL_NONFATAL_RCVD__SHIFT 0x3 |
|---|
| 64195 | #define BIFPLR0_0_PCIE_ROOT_ERR_STATUS__FIRST_UNCORRECTABLE_FATAL__SHIFT 0x4 |
|---|
| 64196 | #define BIFPLR0_0_PCIE_ROOT_ERR_STATUS__NONFATAL_ERROR_MSG_RCVD__SHIFT 0x5 |
|---|
| 64197 | #define BIFPLR0_0_PCIE_ROOT_ERR_STATUS__FATAL_ERROR_MSG_RCVD__SHIFT 0x6 |
|---|
| 64198 | #define BIFPLR0_0_PCIE_ROOT_ERR_STATUS__ERR_COR_SUBCLASS__SHIFT 0x7 |
|---|
| 64199 | #define BIFPLR0_0_PCIE_ROOT_ERR_STATUS__ADV_ERR_INT_MSG_NUM__SHIFT 0x1b |
|---|
| 64200 | #define BIFPLR0_0_PCIE_ROOT_ERR_STATUS__ERR_CORR_RCVD_MASK 0x00000001L |
|---|
| 64201 | #define BIFPLR0_0_PCIE_ROOT_ERR_STATUS__MULT_ERR_CORR_RCVD_MASK 0x00000002L |
|---|
| 64202 | #define BIFPLR0_0_PCIE_ROOT_ERR_STATUS__ERR_FATAL_NONFATAL_RCVD_MASK 0x00000004L |
|---|
| 64203 | #define BIFPLR0_0_PCIE_ROOT_ERR_STATUS__MULT_ERR_FATAL_NONFATAL_RCVD_MASK 0x00000008L |
|---|
| 64204 | #define BIFPLR0_0_PCIE_ROOT_ERR_STATUS__FIRST_UNCORRECTABLE_FATAL_MASK 0x00000010L |
|---|
| 64205 | #define BIFPLR0_0_PCIE_ROOT_ERR_STATUS__NONFATAL_ERROR_MSG_RCVD_MASK 0x00000020L |
|---|
| 64206 | #define BIFPLR0_0_PCIE_ROOT_ERR_STATUS__FATAL_ERROR_MSG_RCVD_MASK 0x00000040L |
|---|
| 64207 | #define BIFPLR0_0_PCIE_ROOT_ERR_STATUS__ERR_COR_SUBCLASS_MASK 0x00000180L |
|---|
| 64208 | #define BIFPLR0_0_PCIE_ROOT_ERR_STATUS__ADV_ERR_INT_MSG_NUM_MASK 0xF8000000L |
|---|
| 64209 | //BIFPLR0_0_PCIE_ERR_SRC_ID |
|---|
| 64210 | #define BIFPLR0_0_PCIE_ERR_SRC_ID__ERR_CORR_SRC_ID__SHIFT 0x0 |
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| 64211 | #define BIFPLR0_0_PCIE_ERR_SRC_ID__ERR_FATAL_NONFATAL_SRC_ID__SHIFT 0x10 |
|---|
| 64212 | #define BIFPLR0_0_PCIE_ERR_SRC_ID__ERR_CORR_SRC_ID_MASK 0x0000FFFFL |
|---|
| 64213 | #define BIFPLR0_0_PCIE_ERR_SRC_ID__ERR_FATAL_NONFATAL_SRC_ID_MASK 0xFFFF0000L |
|---|
| 64214 | //BIFPLR0_0_PCIE_TLP_PREFIX_LOG0 |
|---|
| 64215 | #define BIFPLR0_0_PCIE_TLP_PREFIX_LOG0__TLP_PREFIX__SHIFT 0x0 |
|---|
| 64216 | #define BIFPLR0_0_PCIE_TLP_PREFIX_LOG0__TLP_PREFIX_MASK 0xFFFFFFFFL |
|---|
| 64217 | //BIFPLR0_0_PCIE_TLP_PREFIX_LOG1 |
|---|
| 64218 | #define BIFPLR0_0_PCIE_TLP_PREFIX_LOG1__TLP_PREFIX__SHIFT 0x0 |
|---|
| 64219 | #define BIFPLR0_0_PCIE_TLP_PREFIX_LOG1__TLP_PREFIX_MASK 0xFFFFFFFFL |
|---|
| 64220 | //BIFPLR0_0_PCIE_TLP_PREFIX_LOG2 |
|---|
| 64221 | #define BIFPLR0_0_PCIE_TLP_PREFIX_LOG2__TLP_PREFIX__SHIFT 0x0 |
|---|
| 64222 | #define BIFPLR0_0_PCIE_TLP_PREFIX_LOG2__TLP_PREFIX_MASK 0xFFFFFFFFL |
|---|
| 64223 | //BIFPLR0_0_PCIE_TLP_PREFIX_LOG3 |
|---|
| 64224 | #define BIFPLR0_0_PCIE_TLP_PREFIX_LOG3__TLP_PREFIX__SHIFT 0x0 |
|---|
| 64225 | #define BIFPLR0_0_PCIE_TLP_PREFIX_LOG3__TLP_PREFIX_MASK 0xFFFFFFFFL |
|---|
| 64226 | //BIFPLR0_0_PCIE_SECONDARY_ENH_CAP_LIST |
|---|
| 64227 | #define BIFPLR0_0_PCIE_SECONDARY_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 64228 | #define BIFPLR0_0_PCIE_SECONDARY_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 64229 | #define BIFPLR0_0_PCIE_SECONDARY_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 64230 | #define BIFPLR0_0_PCIE_SECONDARY_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 64231 | #define BIFPLR0_0_PCIE_SECONDARY_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 64232 | #define BIFPLR0_0_PCIE_SECONDARY_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 64233 | //BIFPLR0_0_PCIE_LINK_CNTL3 |
|---|
| 64234 | #define BIFPLR0_0_PCIE_LINK_CNTL3__PERFORM_EQUALIZATION__SHIFT 0x0 |
|---|
| 64235 | #define BIFPLR0_0_PCIE_LINK_CNTL3__LINK_EQUALIZATION_REQ_INT_EN__SHIFT 0x1 |
|---|
| 64236 | #define BIFPLR0_0_PCIE_LINK_CNTL3__ENABLE_LOWER_SKP_OS_GEN__SHIFT 0x9 |
|---|
| 64237 | #define BIFPLR0_0_PCIE_LINK_CNTL3__PERFORM_EQUALIZATION_MASK 0x00000001L |
|---|
| 64238 | #define BIFPLR0_0_PCIE_LINK_CNTL3__LINK_EQUALIZATION_REQ_INT_EN_MASK 0x00000002L |
|---|
| 64239 | #define BIFPLR0_0_PCIE_LINK_CNTL3__ENABLE_LOWER_SKP_OS_GEN_MASK 0x0000FE00L |
|---|
| 64240 | //BIFPLR0_0_PCIE_LANE_ERROR_STATUS |
|---|
| 64241 | #define BIFPLR0_0_PCIE_LANE_ERROR_STATUS__LANE_ERROR_STATUS_BITS__SHIFT 0x0 |
|---|
| 64242 | #define BIFPLR0_0_PCIE_LANE_ERROR_STATUS__LANE_ERROR_STATUS_BITS_MASK 0x0000FFFFL |
|---|
| 64243 | //BIFPLR0_0_PCIE_LANE_0_EQUALIZATION_CNTL |
|---|
| 64244 | #define BIFPLR0_0_PCIE_LANE_0_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET__SHIFT 0x0 |
|---|
| 64245 | #define BIFPLR0_0_PCIE_LANE_0_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT__SHIFT 0x4 |
|---|
| 64246 | #define BIFPLR0_0_PCIE_LANE_0_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET__SHIFT 0x8 |
|---|
| 64247 | #define BIFPLR0_0_PCIE_LANE_0_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT__SHIFT 0xc |
|---|
| 64248 | #define BIFPLR0_0_PCIE_LANE_0_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET_MASK 0x000FL |
|---|
| 64249 | #define BIFPLR0_0_PCIE_LANE_0_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT_MASK 0x0070L |
|---|
| 64250 | #define BIFPLR0_0_PCIE_LANE_0_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET_MASK 0x0F00L |
|---|
| 64251 | #define BIFPLR0_0_PCIE_LANE_0_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT_MASK 0x7000L |
|---|
| 64252 | //BIFPLR0_0_PCIE_LANE_1_EQUALIZATION_CNTL |
|---|
| 64253 | #define BIFPLR0_0_PCIE_LANE_1_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET__SHIFT 0x0 |
|---|
| 64254 | #define BIFPLR0_0_PCIE_LANE_1_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT__SHIFT 0x4 |
|---|
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| 64377 | #define BIFPLR0_0_PCIE_LANE_14_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT_MASK 0x7000L |
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| 64382 | #define BIFPLR0_0_PCIE_LANE_15_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT__SHIFT 0xc |
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| 64383 | #define BIFPLR0_0_PCIE_LANE_15_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET_MASK 0x000FL |
|---|
| 64384 | #define BIFPLR0_0_PCIE_LANE_15_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT_MASK 0x0070L |
|---|
| 64385 | #define BIFPLR0_0_PCIE_LANE_15_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET_MASK 0x0F00L |
|---|
| 64386 | #define BIFPLR0_0_PCIE_LANE_15_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT_MASK 0x7000L |
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| 64387 | //BIFPLR0_0_PCIE_ACS_ENH_CAP_LIST |
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| 64388 | #define BIFPLR0_0_PCIE_ACS_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
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| 64391 | #define BIFPLR0_0_PCIE_ACS_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
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| 64392 | #define BIFPLR0_0_PCIE_ACS_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 64393 | #define BIFPLR0_0_PCIE_ACS_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
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| 64394 | //BIFPLR0_0_PCIE_ACS_CAP |
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| 64395 | #define BIFPLR0_0_PCIE_ACS_CAP__SOURCE_VALIDATION__SHIFT 0x0 |
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| 64396 | #define BIFPLR0_0_PCIE_ACS_CAP__TRANSLATION_BLOCKING__SHIFT 0x1 |
|---|
| 64397 | #define BIFPLR0_0_PCIE_ACS_CAP__P2P_REQUEST_REDIRECT__SHIFT 0x2 |
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| 64398 | #define BIFPLR0_0_PCIE_ACS_CAP__P2P_COMPLETION_REDIRECT__SHIFT 0x3 |
|---|
| 64399 | #define BIFPLR0_0_PCIE_ACS_CAP__UPSTREAM_FORWARDING__SHIFT 0x4 |
|---|
| 64400 | #define BIFPLR0_0_PCIE_ACS_CAP__P2P_EGRESS_CONTROL__SHIFT 0x5 |
|---|
| 64401 | #define BIFPLR0_0_PCIE_ACS_CAP__DIRECT_TRANSLATED_P2P__SHIFT 0x6 |
|---|
| 64402 | #define BIFPLR0_0_PCIE_ACS_CAP__ENHANCED_CAPABILITY__SHIFT 0x7 |
|---|
| 64403 | #define BIFPLR0_0_PCIE_ACS_CAP__EGRESS_CONTROL_VECTOR_SIZE__SHIFT 0x8 |
|---|
| 64404 | #define BIFPLR0_0_PCIE_ACS_CAP__SOURCE_VALIDATION_MASK 0x0001L |
|---|
| 64405 | #define BIFPLR0_0_PCIE_ACS_CAP__TRANSLATION_BLOCKING_MASK 0x0002L |
|---|
| 64406 | #define BIFPLR0_0_PCIE_ACS_CAP__P2P_REQUEST_REDIRECT_MASK 0x0004L |
|---|
| 64407 | #define BIFPLR0_0_PCIE_ACS_CAP__P2P_COMPLETION_REDIRECT_MASK 0x0008L |
|---|
| 64408 | #define BIFPLR0_0_PCIE_ACS_CAP__UPSTREAM_FORWARDING_MASK 0x0010L |
|---|
| 64409 | #define BIFPLR0_0_PCIE_ACS_CAP__P2P_EGRESS_CONTROL_MASK 0x0020L |
|---|
| 64410 | #define BIFPLR0_0_PCIE_ACS_CAP__DIRECT_TRANSLATED_P2P_MASK 0x0040L |
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| 64411 | #define BIFPLR0_0_PCIE_ACS_CAP__ENHANCED_CAPABILITY_MASK 0x0080L |
|---|
| 64412 | #define BIFPLR0_0_PCIE_ACS_CAP__EGRESS_CONTROL_VECTOR_SIZE_MASK 0xFF00L |
|---|
| 64413 | //BIFPLR0_0_PCIE_ACS_CNTL |
|---|
| 64414 | #define BIFPLR0_0_PCIE_ACS_CNTL__SOURCE_VALIDATION_EN__SHIFT 0x0 |
|---|
| 64415 | #define BIFPLR0_0_PCIE_ACS_CNTL__TRANSLATION_BLOCKING_EN__SHIFT 0x1 |
|---|
| 64416 | #define BIFPLR0_0_PCIE_ACS_CNTL__P2P_REQUEST_REDIRECT_EN__SHIFT 0x2 |
|---|
| 64417 | #define BIFPLR0_0_PCIE_ACS_CNTL__P2P_COMPLETION_REDIRECT_EN__SHIFT 0x3 |
|---|
| 64418 | #define BIFPLR0_0_PCIE_ACS_CNTL__UPSTREAM_FORWARDING_EN__SHIFT 0x4 |
|---|
| 64419 | #define BIFPLR0_0_PCIE_ACS_CNTL__P2P_EGRESS_CONTROL_EN__SHIFT 0x5 |
|---|
| 64420 | #define BIFPLR0_0_PCIE_ACS_CNTL__DIRECT_TRANSLATED_P2P_EN__SHIFT 0x6 |
|---|
| 64421 | #define BIFPLR0_0_PCIE_ACS_CNTL__IO_REQUEST_BLOCKING_EN__SHIFT 0x7 |
|---|
| 64422 | #define BIFPLR0_0_PCIE_ACS_CNTL__DSP_MEMORY_TARGET_ACCESS_CNTL__SHIFT 0x8 |
|---|
| 64423 | #define BIFPLR0_0_PCIE_ACS_CNTL__USP_MEMORY_TARGET_ACCESS_CNTL__SHIFT 0xa |
|---|
| 64424 | #define BIFPLR0_0_PCIE_ACS_CNTL__UNCLAIMED_REQUEST_REDIRECT_CNTL__SHIFT 0xc |
|---|
| 64425 | #define BIFPLR0_0_PCIE_ACS_CNTL__SOURCE_VALIDATION_EN_MASK 0x0001L |
|---|
| 64426 | #define BIFPLR0_0_PCIE_ACS_CNTL__TRANSLATION_BLOCKING_EN_MASK 0x0002L |
|---|
| 64427 | #define BIFPLR0_0_PCIE_ACS_CNTL__P2P_REQUEST_REDIRECT_EN_MASK 0x0004L |
|---|
| 64428 | #define BIFPLR0_0_PCIE_ACS_CNTL__P2P_COMPLETION_REDIRECT_EN_MASK 0x0008L |
|---|
| 64429 | #define BIFPLR0_0_PCIE_ACS_CNTL__UPSTREAM_FORWARDING_EN_MASK 0x0010L |
|---|
| 64430 | #define BIFPLR0_0_PCIE_ACS_CNTL__P2P_EGRESS_CONTROL_EN_MASK 0x0020L |
|---|
| 64431 | #define BIFPLR0_0_PCIE_ACS_CNTL__DIRECT_TRANSLATED_P2P_EN_MASK 0x0040L |
|---|
| 64432 | #define BIFPLR0_0_PCIE_ACS_CNTL__IO_REQUEST_BLOCKING_EN_MASK 0x0080L |
|---|
| 64433 | #define BIFPLR0_0_PCIE_ACS_CNTL__DSP_MEMORY_TARGET_ACCESS_CNTL_MASK 0x0300L |
|---|
| 64434 | #define BIFPLR0_0_PCIE_ACS_CNTL__USP_MEMORY_TARGET_ACCESS_CNTL_MASK 0x0C00L |
|---|
| 64435 | #define BIFPLR0_0_PCIE_ACS_CNTL__UNCLAIMED_REQUEST_REDIRECT_CNTL_MASK 0x1000L |
|---|
| 64436 | //BIFPLR0_0_PCIE_MC_ENH_CAP_LIST |
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| 64437 | #define BIFPLR0_0_PCIE_MC_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
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| 64438 | #define BIFPLR0_0_PCIE_MC_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 64439 | #define BIFPLR0_0_PCIE_MC_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
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| 64441 | #define BIFPLR0_0_PCIE_MC_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 64442 | #define BIFPLR0_0_PCIE_MC_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 64443 | //BIFPLR0_0_PCIE_MC_CAP |
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|---|
| 64445 | #define BIFPLR0_0_PCIE_MC_CAP__MC_WIN_SIZE_REQ__SHIFT 0x8 |
|---|
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| 64447 | #define BIFPLR0_0_PCIE_MC_CAP__MC_MAX_GROUP_MASK 0x003FL |
|---|
| 64448 | #define BIFPLR0_0_PCIE_MC_CAP__MC_WIN_SIZE_REQ_MASK 0x3F00L |
|---|
| 64449 | #define BIFPLR0_0_PCIE_MC_CAP__MC_ECRC_REGEN_SUPP_MASK 0x8000L |
|---|
| 64450 | //BIFPLR0_0_PCIE_MC_CNTL |
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| 64451 | #define BIFPLR0_0_PCIE_MC_CNTL__MC_NUM_GROUP__SHIFT 0x0 |
|---|
| 64452 | #define BIFPLR0_0_PCIE_MC_CNTL__MC_ENABLE__SHIFT 0xf |
|---|
| 64453 | #define BIFPLR0_0_PCIE_MC_CNTL__MC_NUM_GROUP_MASK 0x003FL |
|---|
| 64454 | #define BIFPLR0_0_PCIE_MC_CNTL__MC_ENABLE_MASK 0x8000L |
|---|
| 64455 | //BIFPLR0_0_PCIE_MC_ADDR0 |
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| 64456 | #define BIFPLR0_0_PCIE_MC_ADDR0__MC_INDEX_POS__SHIFT 0x0 |
|---|
| 64457 | #define BIFPLR0_0_PCIE_MC_ADDR0__MC_BASE_ADDR_0__SHIFT 0xc |
|---|
| 64458 | #define BIFPLR0_0_PCIE_MC_ADDR0__MC_INDEX_POS_MASK 0x0000003FL |
|---|
| 64459 | #define BIFPLR0_0_PCIE_MC_ADDR0__MC_BASE_ADDR_0_MASK 0xFFFFF000L |
|---|
| 64460 | //BIFPLR0_0_PCIE_MC_ADDR1 |
|---|
| 64461 | #define BIFPLR0_0_PCIE_MC_ADDR1__MC_BASE_ADDR_1__SHIFT 0x0 |
|---|
| 64462 | #define BIFPLR0_0_PCIE_MC_ADDR1__MC_BASE_ADDR_1_MASK 0xFFFFFFFFL |
|---|
| 64463 | //BIFPLR0_0_PCIE_MC_RCV0 |
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| 64464 | #define BIFPLR0_0_PCIE_MC_RCV0__MC_RECEIVE_0__SHIFT 0x0 |
|---|
| 64465 | #define BIFPLR0_0_PCIE_MC_RCV0__MC_RECEIVE_0_MASK 0xFFFFFFFFL |
|---|
| 64466 | //BIFPLR0_0_PCIE_MC_RCV1 |
|---|
| 64467 | #define BIFPLR0_0_PCIE_MC_RCV1__MC_RECEIVE_1__SHIFT 0x0 |
|---|
| 64468 | #define BIFPLR0_0_PCIE_MC_RCV1__MC_RECEIVE_1_MASK 0xFFFFFFFFL |
|---|
| 64469 | //BIFPLR0_0_PCIE_MC_BLOCK_ALL0 |
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| 64470 | #define BIFPLR0_0_PCIE_MC_BLOCK_ALL0__MC_BLOCK_ALL_0__SHIFT 0x0 |
|---|
| 64471 | #define BIFPLR0_0_PCIE_MC_BLOCK_ALL0__MC_BLOCK_ALL_0_MASK 0xFFFFFFFFL |
|---|
| 64472 | //BIFPLR0_0_PCIE_MC_BLOCK_ALL1 |
|---|
| 64473 | #define BIFPLR0_0_PCIE_MC_BLOCK_ALL1__MC_BLOCK_ALL_1__SHIFT 0x0 |
|---|
| 64474 | #define BIFPLR0_0_PCIE_MC_BLOCK_ALL1__MC_BLOCK_ALL_1_MASK 0xFFFFFFFFL |
|---|
| 64475 | //BIFPLR0_0_PCIE_MC_BLOCK_UNTRANSLATED_0 |
|---|
| 64476 | #define BIFPLR0_0_PCIE_MC_BLOCK_UNTRANSLATED_0__MC_BLOCK_UNTRANSLATED_0__SHIFT 0x0 |
|---|
| 64477 | #define BIFPLR0_0_PCIE_MC_BLOCK_UNTRANSLATED_0__MC_BLOCK_UNTRANSLATED_0_MASK 0xFFFFFFFFL |
|---|
| 64478 | //BIFPLR0_0_PCIE_MC_BLOCK_UNTRANSLATED_1 |
|---|
| 64479 | #define BIFPLR0_0_PCIE_MC_BLOCK_UNTRANSLATED_1__MC_BLOCK_UNTRANSLATED_1__SHIFT 0x0 |
|---|
| 64480 | #define BIFPLR0_0_PCIE_MC_BLOCK_UNTRANSLATED_1__MC_BLOCK_UNTRANSLATED_1_MASK 0xFFFFFFFFL |
|---|
| 64481 | //BIFPLR0_0_PCIE_MC_OVERLAY_BAR0 |
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| 64482 | #define BIFPLR0_0_PCIE_MC_OVERLAY_BAR0__MC_OVERLAY_SIZE__SHIFT 0x0 |
|---|
| 64483 | #define BIFPLR0_0_PCIE_MC_OVERLAY_BAR0__MC_OVERLAY_BAR_0__SHIFT 0x6 |
|---|
| 64484 | #define BIFPLR0_0_PCIE_MC_OVERLAY_BAR0__MC_OVERLAY_SIZE_MASK 0x0000003FL |
|---|
| 64485 | #define BIFPLR0_0_PCIE_MC_OVERLAY_BAR0__MC_OVERLAY_BAR_0_MASK 0xFFFFFFC0L |
|---|
| 64486 | //BIFPLR0_0_PCIE_MC_OVERLAY_BAR1 |
|---|
| 64487 | #define BIFPLR0_0_PCIE_MC_OVERLAY_BAR1__MC_OVERLAY_BAR_1__SHIFT 0x0 |
|---|
| 64488 | #define BIFPLR0_0_PCIE_MC_OVERLAY_BAR1__MC_OVERLAY_BAR_1_MASK 0xFFFFFFFFL |
|---|
| 64489 | //BIFPLR0_0_PCIE_L1_PM_SUB_CAP_LIST |
|---|
| 64490 | #define BIFPLR0_0_PCIE_L1_PM_SUB_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 64491 | #define BIFPLR0_0_PCIE_L1_PM_SUB_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 64492 | #define BIFPLR0_0_PCIE_L1_PM_SUB_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 64493 | #define BIFPLR0_0_PCIE_L1_PM_SUB_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 64494 | #define BIFPLR0_0_PCIE_L1_PM_SUB_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 64495 | #define BIFPLR0_0_PCIE_L1_PM_SUB_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 64496 | //BIFPLR0_0_PCIE_L1_PM_SUB_CAP |
|---|
| 64497 | #define BIFPLR0_0_PCIE_L1_PM_SUB_CAP__PCI_PM_L1_2_SUPPORTED__SHIFT 0x0 |
|---|
| 64498 | #define BIFPLR0_0_PCIE_L1_PM_SUB_CAP__PCI_PM_L1_1_SUPPORTED__SHIFT 0x1 |
|---|
| 64499 | #define BIFPLR0_0_PCIE_L1_PM_SUB_CAP__ASPM_L1_2_SUPPORTED__SHIFT 0x2 |
|---|
| 64500 | #define BIFPLR0_0_PCIE_L1_PM_SUB_CAP__ASPM_L1_1_SUPPORTED__SHIFT 0x3 |
|---|
| 64501 | #define BIFPLR0_0_PCIE_L1_PM_SUB_CAP__L1_PM_SUB_SUPPORTED__SHIFT 0x4 |
|---|
| 64502 | #define BIFPLR0_0_PCIE_L1_PM_SUB_CAP__LINK_ACTIVATION_SUPPORTED__SHIFT 0x5 |
|---|
| 64503 | #define BIFPLR0_0_PCIE_L1_PM_SUB_CAP__PORT_CM_RESTORE_TIME__SHIFT 0x8 |
|---|
| 64504 | #define BIFPLR0_0_PCIE_L1_PM_SUB_CAP__PORT_T_POWER_ON_SCALE__SHIFT 0x10 |
|---|
| 64505 | #define BIFPLR0_0_PCIE_L1_PM_SUB_CAP__PORT_T_POWER_ON_VALUE__SHIFT 0x13 |
|---|
| 64506 | #define BIFPLR0_0_PCIE_L1_PM_SUB_CAP__PCI_PM_L1_2_SUPPORTED_MASK 0x00000001L |
|---|
| 64507 | #define BIFPLR0_0_PCIE_L1_PM_SUB_CAP__PCI_PM_L1_1_SUPPORTED_MASK 0x00000002L |
|---|
| 64508 | #define BIFPLR0_0_PCIE_L1_PM_SUB_CAP__ASPM_L1_2_SUPPORTED_MASK 0x00000004L |
|---|
| 64509 | #define BIFPLR0_0_PCIE_L1_PM_SUB_CAP__ASPM_L1_1_SUPPORTED_MASK 0x00000008L |
|---|
| 64510 | #define BIFPLR0_0_PCIE_L1_PM_SUB_CAP__L1_PM_SUB_SUPPORTED_MASK 0x00000010L |
|---|
| 64511 | #define BIFPLR0_0_PCIE_L1_PM_SUB_CAP__LINK_ACTIVATION_SUPPORTED_MASK 0x00000020L |
|---|
| 64512 | #define BIFPLR0_0_PCIE_L1_PM_SUB_CAP__PORT_CM_RESTORE_TIME_MASK 0x0000FF00L |
|---|
| 64513 | #define BIFPLR0_0_PCIE_L1_PM_SUB_CAP__PORT_T_POWER_ON_SCALE_MASK 0x00030000L |
|---|
| 64514 | #define BIFPLR0_0_PCIE_L1_PM_SUB_CAP__PORT_T_POWER_ON_VALUE_MASK 0x00F80000L |
|---|
| 64515 | //BIFPLR0_0_PCIE_L1_PM_SUB_CNTL |
|---|
| 64516 | #define BIFPLR0_0_PCIE_L1_PM_SUB_CNTL__PCI_PM_L1_2_EN__SHIFT 0x0 |
|---|
| 64517 | #define BIFPLR0_0_PCIE_L1_PM_SUB_CNTL__PCI_PM_L1_1_EN__SHIFT 0x1 |
|---|
| 64518 | #define BIFPLR0_0_PCIE_L1_PM_SUB_CNTL__ASPM_L1_2_EN__SHIFT 0x2 |
|---|
| 64519 | #define BIFPLR0_0_PCIE_L1_PM_SUB_CNTL__ASPM_L1_1_EN__SHIFT 0x3 |
|---|
| 64520 | #define BIFPLR0_0_PCIE_L1_PM_SUB_CNTL__LINK_ACTIVATION_INTERRUPT_EN__SHIFT 0x4 |
|---|
| 64521 | #define BIFPLR0_0_PCIE_L1_PM_SUB_CNTL__LINK_ACTIVATION_CNTL__SHIFT 0x5 |
|---|
| 64522 | #define BIFPLR0_0_PCIE_L1_PM_SUB_CNTL__COMMON_MODE_RESTORE_TIME__SHIFT 0x8 |
|---|
| 64523 | #define BIFPLR0_0_PCIE_L1_PM_SUB_CNTL__LTR_L1_2_THRESHOLD_VALUE__SHIFT 0x10 |
|---|
| 64524 | #define BIFPLR0_0_PCIE_L1_PM_SUB_CNTL__LTR_L1_2_THRESHOLD_SCALE__SHIFT 0x1d |
|---|
| 64525 | #define BIFPLR0_0_PCIE_L1_PM_SUB_CNTL__PCI_PM_L1_2_EN_MASK 0x00000001L |
|---|
| 64526 | #define BIFPLR0_0_PCIE_L1_PM_SUB_CNTL__PCI_PM_L1_1_EN_MASK 0x00000002L |
|---|
| 64527 | #define BIFPLR0_0_PCIE_L1_PM_SUB_CNTL__ASPM_L1_2_EN_MASK 0x00000004L |
|---|
| 64528 | #define BIFPLR0_0_PCIE_L1_PM_SUB_CNTL__ASPM_L1_1_EN_MASK 0x00000008L |
|---|
| 64529 | #define BIFPLR0_0_PCIE_L1_PM_SUB_CNTL__LINK_ACTIVATION_INTERRUPT_EN_MASK 0x00000010L |
|---|
| 64530 | #define BIFPLR0_0_PCIE_L1_PM_SUB_CNTL__LINK_ACTIVATION_CNTL_MASK 0x00000020L |
|---|
| 64531 | #define BIFPLR0_0_PCIE_L1_PM_SUB_CNTL__COMMON_MODE_RESTORE_TIME_MASK 0x0000FF00L |
|---|
| 64532 | #define BIFPLR0_0_PCIE_L1_PM_SUB_CNTL__LTR_L1_2_THRESHOLD_VALUE_MASK 0x03FF0000L |
|---|
| 64533 | #define BIFPLR0_0_PCIE_L1_PM_SUB_CNTL__LTR_L1_2_THRESHOLD_SCALE_MASK 0xE0000000L |
|---|
| 64534 | //BIFPLR0_0_PCIE_L1_PM_SUB_CNTL2 |
|---|
| 64535 | #define BIFPLR0_0_PCIE_L1_PM_SUB_CNTL2__T_POWER_ON_SCALE__SHIFT 0x0 |
|---|
| 64536 | #define BIFPLR0_0_PCIE_L1_PM_SUB_CNTL2__T_POWER_ON_VALUE__SHIFT 0x3 |
|---|
| 64537 | #define BIFPLR0_0_PCIE_L1_PM_SUB_CNTL2__T_POWER_ON_SCALE_MASK 0x00000003L |
|---|
| 64538 | #define BIFPLR0_0_PCIE_L1_PM_SUB_CNTL2__T_POWER_ON_VALUE_MASK 0x000000F8L |
|---|
| 64539 | //BIFPLR0_0_PCIE_DPC_ENH_CAP_LIST |
|---|
| 64540 | #define BIFPLR0_0_PCIE_DPC_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 64541 | #define BIFPLR0_0_PCIE_DPC_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 64542 | #define BIFPLR0_0_PCIE_DPC_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 64543 | #define BIFPLR0_0_PCIE_DPC_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 64544 | #define BIFPLR0_0_PCIE_DPC_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 64545 | #define BIFPLR0_0_PCIE_DPC_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 64546 | //BIFPLR0_0_PCIE_DPC_CAP_LIST |
|---|
| 64547 | #define BIFPLR0_0_PCIE_DPC_CAP_LIST__DPC_INTR_MSG_NUM__SHIFT 0x0 |
|---|
| 64548 | #define BIFPLR0_0_PCIE_DPC_CAP_LIST__RP_EXTENSIONS_FOR_DPC__SHIFT 0x5 |
|---|
| 64549 | #define BIFPLR0_0_PCIE_DPC_CAP_LIST__POISONED_TLP_EGRESS_BLOCKING_SUPPORTED__SHIFT 0x6 |
|---|
| 64550 | #define BIFPLR0_0_PCIE_DPC_CAP_LIST__DPC_SOFTWARE_TRIGGERING_SUPPORTED__SHIFT 0x7 |
|---|
| 64551 | #define BIFPLR0_0_PCIE_DPC_CAP_LIST__RP_PIO_LOG_SIZE__SHIFT 0x8 |
|---|
| 64552 | #define BIFPLR0_0_PCIE_DPC_CAP_LIST__DL_ACTIVE_ERR_COR_SIGNALING_SUPPORTED__SHIFT 0xc |
|---|
| 64553 | #define BIFPLR0_0_PCIE_DPC_CAP_LIST__DPC_INTR_MSG_NUM_MASK 0x001FL |
|---|
| 64554 | #define BIFPLR0_0_PCIE_DPC_CAP_LIST__RP_EXTENSIONS_FOR_DPC_MASK 0x0020L |
|---|
| 64555 | #define BIFPLR0_0_PCIE_DPC_CAP_LIST__POISONED_TLP_EGRESS_BLOCKING_SUPPORTED_MASK 0x0040L |
|---|
| 64556 | #define BIFPLR0_0_PCIE_DPC_CAP_LIST__DPC_SOFTWARE_TRIGGERING_SUPPORTED_MASK 0x0080L |
|---|
| 64557 | #define BIFPLR0_0_PCIE_DPC_CAP_LIST__RP_PIO_LOG_SIZE_MASK 0x0F00L |
|---|
| 64558 | #define BIFPLR0_0_PCIE_DPC_CAP_LIST__DL_ACTIVE_ERR_COR_SIGNALING_SUPPORTED_MASK 0x1000L |
|---|
| 64559 | //BIFPLR0_0_PCIE_DPC_CNTL |
|---|
| 64560 | #define BIFPLR0_0_PCIE_DPC_CNTL__DPC_TRIGGER_ENABLE__SHIFT 0x0 |
|---|
| 64561 | #define BIFPLR0_0_PCIE_DPC_CNTL__DPC_COMPLETION_CONTROL__SHIFT 0x2 |
|---|
| 64562 | #define BIFPLR0_0_PCIE_DPC_CNTL__DPC_INTERRUPT_ENABLE__SHIFT 0x3 |
|---|
| 64563 | #define BIFPLR0_0_PCIE_DPC_CNTL__DPC_ERR_COR_ENABLE__SHIFT 0x4 |
|---|
| 64564 | #define BIFPLR0_0_PCIE_DPC_CNTL__POISONED_TLP_EGRESS_BLOCKING_ENABLE__SHIFT 0x5 |
|---|
| 64565 | #define BIFPLR0_0_PCIE_DPC_CNTL__DPC_SOFTWARE_TRIGGER__SHIFT 0x6 |
|---|
| 64566 | #define BIFPLR0_0_PCIE_DPC_CNTL__DL_ACTIVE_ERR_COR_ENABLE__SHIFT 0x7 |
|---|
| 64567 | #define BIFPLR0_0_PCIE_DPC_CNTL__DPC_SIG_SFW_ENABLE__SHIFT 0x8 |
|---|
| 64568 | #define BIFPLR0_0_PCIE_DPC_CNTL__DPC_TRIGGER_ENABLE_MASK 0x0003L |
|---|
| 64569 | #define BIFPLR0_0_PCIE_DPC_CNTL__DPC_COMPLETION_CONTROL_MASK 0x0004L |
|---|
| 64570 | #define BIFPLR0_0_PCIE_DPC_CNTL__DPC_INTERRUPT_ENABLE_MASK 0x0008L |
|---|
| 64571 | #define BIFPLR0_0_PCIE_DPC_CNTL__DPC_ERR_COR_ENABLE_MASK 0x0010L |
|---|
| 64572 | #define BIFPLR0_0_PCIE_DPC_CNTL__POISONED_TLP_EGRESS_BLOCKING_ENABLE_MASK 0x0020L |
|---|
| 64573 | #define BIFPLR0_0_PCIE_DPC_CNTL__DPC_SOFTWARE_TRIGGER_MASK 0x0040L |
|---|
| 64574 | #define BIFPLR0_0_PCIE_DPC_CNTL__DL_ACTIVE_ERR_COR_ENABLE_MASK 0x0080L |
|---|
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| 64717 | #define BIFPLR0_0_PCIE_ESM_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
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| 64725 | //BIFPLR0_0_PCIE_ESM_HEADER_2 |
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| 64737 | #define BIFPLR0_0_PCIE_ESM_CTRL__ESM_GEN_3_DATA_RATE_MASK 0x007FL |
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| 64740 | //BIFPLR0_0_PCIE_ESM_CAP_1 |
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|---|
| 65843 | #define BIFPLR0_0_LINK_STATUS_32GT__EQUALIZATION_COMPLETE_32GT__SHIFT 0x0 |
|---|
| 65844 | #define BIFPLR0_0_LINK_STATUS_32GT__EQUALIZATION_PHASE1_SUCCESS_32GT__SHIFT 0x1 |
|---|
| 65845 | #define BIFPLR0_0_LINK_STATUS_32GT__EQUALIZATION_PHASE2_SUCCESS_32GT__SHIFT 0x2 |
|---|
| 65846 | #define BIFPLR0_0_LINK_STATUS_32GT__EQUALIZATION_PHASE3_SUCCESS_32GT__SHIFT 0x3 |
|---|
| 65847 | #define BIFPLR0_0_LINK_STATUS_32GT__LINK_EQUALIZATION_REQUEST_32GT__SHIFT 0x4 |
|---|
| 65848 | #define BIFPLR0_0_LINK_STATUS_32GT__MODIFIED_TS_RECEIVED__SHIFT 0x5 |
|---|
| 65849 | #define BIFPLR0_0_LINK_STATUS_32GT__RECEIVED_ENHANCED_LINK_BEHAVIOUR_CONTROL__SHIFT 0x6 |
|---|
| 65850 | #define BIFPLR0_0_LINK_STATUS_32GT__TRANSMITTER_PRECODING_ON__SHIFT 0x8 |
|---|
| 65851 | #define BIFPLR0_0_LINK_STATUS_32GT__TRANSMITTER_PRECODE_REQUEST__SHIFT 0x9 |
|---|
| 65852 | #define BIFPLR0_0_LINK_STATUS_32GT__NO_EQUALIZATION_NEEDED_RECEIVED__SHIFT 0xa |
|---|
| 65853 | #define BIFPLR0_0_LINK_STATUS_32GT__EQUALIZATION_COMPLETE_32GT_MASK 0x00000001L |
|---|
| 65854 | #define BIFPLR0_0_LINK_STATUS_32GT__EQUALIZATION_PHASE1_SUCCESS_32GT_MASK 0x00000002L |
|---|
| 65855 | #define BIFPLR0_0_LINK_STATUS_32GT__EQUALIZATION_PHASE2_SUCCESS_32GT_MASK 0x00000004L |
|---|
| 65856 | #define BIFPLR0_0_LINK_STATUS_32GT__EQUALIZATION_PHASE3_SUCCESS_32GT_MASK 0x00000008L |
|---|
| 65857 | #define BIFPLR0_0_LINK_STATUS_32GT__LINK_EQUALIZATION_REQUEST_32GT_MASK 0x00000010L |
|---|
| 65858 | #define BIFPLR0_0_LINK_STATUS_32GT__MODIFIED_TS_RECEIVED_MASK 0x00000020L |
|---|
| 65859 | #define BIFPLR0_0_LINK_STATUS_32GT__RECEIVED_ENHANCED_LINK_BEHAVIOUR_CONTROL_MASK 0x000000C0L |
|---|
| 65860 | #define BIFPLR0_0_LINK_STATUS_32GT__TRANSMITTER_PRECODING_ON_MASK 0x00000100L |
|---|
| 65861 | #define BIFPLR0_0_LINK_STATUS_32GT__TRANSMITTER_PRECODE_REQUEST_MASK 0x00000200L |
|---|
| 65862 | #define BIFPLR0_0_LINK_STATUS_32GT__NO_EQUALIZATION_NEEDED_RECEIVED_MASK 0x00000400L |
|---|
| 65863 | |
|---|
| 65864 | |
|---|
| 65865 | // addressBlock: nbio_pcie0_bifplr1_cfgdecp |
|---|
| 65866 | //BIFPLR1_0_VENDOR_ID |
|---|
| 65867 | #define BIFPLR1_0_VENDOR_ID__VENDOR_ID__SHIFT 0x0 |
|---|
| 65868 | #define BIFPLR1_0_VENDOR_ID__VENDOR_ID_MASK 0xFFFFL |
|---|
| 65869 | //BIFPLR1_0_DEVICE_ID |
|---|
| 65870 | #define BIFPLR1_0_DEVICE_ID__DEVICE_ID__SHIFT 0x0 |
|---|
| 65871 | #define BIFPLR1_0_DEVICE_ID__DEVICE_ID_MASK 0xFFFFL |
|---|
| 65872 | //BIFPLR1_0_COMMAND |
|---|
| 65873 | #define BIFPLR1_0_COMMAND__IO_ACCESS_EN__SHIFT 0x0 |
|---|
| 65874 | #define BIFPLR1_0_COMMAND__MEM_ACCESS_EN__SHIFT 0x1 |
|---|
| 65875 | #define BIFPLR1_0_COMMAND__BUS_MASTER_EN__SHIFT 0x2 |
|---|
| 65876 | #define BIFPLR1_0_COMMAND__SPECIAL_CYCLE_EN__SHIFT 0x3 |
|---|
| 65877 | #define BIFPLR1_0_COMMAND__MEM_WRITE_INVALIDATE_EN__SHIFT 0x4 |
|---|
| 65878 | #define BIFPLR1_0_COMMAND__PAL_SNOOP_EN__SHIFT 0x5 |
|---|
| 65879 | #define BIFPLR1_0_COMMAND__PARITY_ERROR_RESPONSE__SHIFT 0x6 |
|---|
| 65880 | #define BIFPLR1_0_COMMAND__AD_STEPPING__SHIFT 0x7 |
|---|
| 65881 | #define BIFPLR1_0_COMMAND__SERR_EN__SHIFT 0x8 |
|---|
| 65882 | #define BIFPLR1_0_COMMAND__FAST_B2B_EN__SHIFT 0x9 |
|---|
| 65883 | #define BIFPLR1_0_COMMAND__INT_DIS__SHIFT 0xa |
|---|
| 65884 | #define BIFPLR1_0_COMMAND__IO_ACCESS_EN_MASK 0x0001L |
|---|
| 65885 | #define BIFPLR1_0_COMMAND__MEM_ACCESS_EN_MASK 0x0002L |
|---|
| 65886 | #define BIFPLR1_0_COMMAND__BUS_MASTER_EN_MASK 0x0004L |
|---|
| 65887 | #define BIFPLR1_0_COMMAND__SPECIAL_CYCLE_EN_MASK 0x0008L |
|---|
| 65888 | #define BIFPLR1_0_COMMAND__MEM_WRITE_INVALIDATE_EN_MASK 0x0010L |
|---|
| 65889 | #define BIFPLR1_0_COMMAND__PAL_SNOOP_EN_MASK 0x0020L |
|---|
| 65890 | #define BIFPLR1_0_COMMAND__PARITY_ERROR_RESPONSE_MASK 0x0040L |
|---|
| 65891 | #define BIFPLR1_0_COMMAND__AD_STEPPING_MASK 0x0080L |
|---|
| 65892 | #define BIFPLR1_0_COMMAND__SERR_EN_MASK 0x0100L |
|---|
| 65893 | #define BIFPLR1_0_COMMAND__FAST_B2B_EN_MASK 0x0200L |
|---|
| 65894 | #define BIFPLR1_0_COMMAND__INT_DIS_MASK 0x0400L |
|---|
| 65895 | //BIFPLR1_0_STATUS |
|---|
| 65896 | #define BIFPLR1_0_STATUS__IMMEDIATE_READINESS__SHIFT 0x0 |
|---|
| 65897 | #define BIFPLR1_0_STATUS__INT_STATUS__SHIFT 0x3 |
|---|
| 65898 | #define BIFPLR1_0_STATUS__CAP_LIST__SHIFT 0x4 |
|---|
| 65899 | #define BIFPLR1_0_STATUS__PCI_66_CAP__SHIFT 0x5 |
|---|
| 65900 | #define BIFPLR1_0_STATUS__FAST_BACK_CAPABLE__SHIFT 0x7 |
|---|
| 65901 | #define BIFPLR1_0_STATUS__MASTER_DATA_PARITY_ERROR__SHIFT 0x8 |
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| 65902 | #define BIFPLR1_0_STATUS__DEVSEL_TIMING__SHIFT 0x9 |
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|---|
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|---|
| 65905 | #define BIFPLR1_0_STATUS__RECEIVED_MASTER_ABORT__SHIFT 0xd |
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| 65906 | #define BIFPLR1_0_STATUS__SIGNALED_SYSTEM_ERROR__SHIFT 0xe |
|---|
| 65907 | #define BIFPLR1_0_STATUS__PARITY_ERROR_DETECTED__SHIFT 0xf |
|---|
| 65908 | #define BIFPLR1_0_STATUS__IMMEDIATE_READINESS_MASK 0x0001L |
|---|
| 65909 | #define BIFPLR1_0_STATUS__INT_STATUS_MASK 0x0008L |
|---|
| 65910 | #define BIFPLR1_0_STATUS__CAP_LIST_MASK 0x0010L |
|---|
| 65911 | #define BIFPLR1_0_STATUS__PCI_66_CAP_MASK 0x0020L |
|---|
| 65912 | #define BIFPLR1_0_STATUS__FAST_BACK_CAPABLE_MASK 0x0080L |
|---|
| 65913 | #define BIFPLR1_0_STATUS__MASTER_DATA_PARITY_ERROR_MASK 0x0100L |
|---|
| 65914 | #define BIFPLR1_0_STATUS__DEVSEL_TIMING_MASK 0x0600L |
|---|
| 65915 | #define BIFPLR1_0_STATUS__SIGNAL_TARGET_ABORT_MASK 0x0800L |
|---|
| 65916 | #define BIFPLR1_0_STATUS__RECEIVED_TARGET_ABORT_MASK 0x1000L |
|---|
| 65917 | #define BIFPLR1_0_STATUS__RECEIVED_MASTER_ABORT_MASK 0x2000L |
|---|
| 65918 | #define BIFPLR1_0_STATUS__SIGNALED_SYSTEM_ERROR_MASK 0x4000L |
|---|
| 65919 | #define BIFPLR1_0_STATUS__PARITY_ERROR_DETECTED_MASK 0x8000L |
|---|
| 65920 | //BIFPLR1_0_REVISION_ID |
|---|
| 65921 | #define BIFPLR1_0_REVISION_ID__MINOR_REV_ID__SHIFT 0x0 |
|---|
| 65922 | #define BIFPLR1_0_REVISION_ID__MAJOR_REV_ID__SHIFT 0x4 |
|---|
| 65923 | #define BIFPLR1_0_REVISION_ID__MINOR_REV_ID_MASK 0x0FL |
|---|
| 65924 | #define BIFPLR1_0_REVISION_ID__MAJOR_REV_ID_MASK 0xF0L |
|---|
| 65925 | //BIFPLR1_0_PROG_INTERFACE |
|---|
| 65926 | #define BIFPLR1_0_PROG_INTERFACE__PROG_INTERFACE__SHIFT 0x0 |
|---|
| 65927 | #define BIFPLR1_0_PROG_INTERFACE__PROG_INTERFACE_MASK 0xFFL |
|---|
| 65928 | //BIFPLR1_0_SUB_CLASS |
|---|
| 65929 | #define BIFPLR1_0_SUB_CLASS__SUB_CLASS__SHIFT 0x0 |
|---|
| 65930 | #define BIFPLR1_0_SUB_CLASS__SUB_CLASS_MASK 0xFFL |
|---|
| 65931 | //BIFPLR1_0_BASE_CLASS |
|---|
| 65932 | #define BIFPLR1_0_BASE_CLASS__BASE_CLASS__SHIFT 0x0 |
|---|
| 65933 | #define BIFPLR1_0_BASE_CLASS__BASE_CLASS_MASK 0xFFL |
|---|
| 65934 | //BIFPLR1_0_CACHE_LINE |
|---|
| 65935 | #define BIFPLR1_0_CACHE_LINE__CACHE_LINE_SIZE__SHIFT 0x0 |
|---|
| 65936 | #define BIFPLR1_0_CACHE_LINE__CACHE_LINE_SIZE_MASK 0xFFL |
|---|
| 65937 | //BIFPLR1_0_LATENCY |
|---|
| 65938 | #define BIFPLR1_0_LATENCY__LATENCY_TIMER__SHIFT 0x0 |
|---|
| 65939 | #define BIFPLR1_0_LATENCY__LATENCY_TIMER_MASK 0xFFL |
|---|
| 65940 | //BIFPLR1_0_HEADER |
|---|
| 65941 | #define 0x0 |
|---|
| 65942 | #define 0x7 |
|---|
| 65943 | #define 0x7FL |
|---|
| 65944 | #define 0x80L |
|---|
| 65945 | //BIFPLR1_0_BIST |
|---|
| 65946 | #define BIFPLR1_0_BIST__BIST_COMP__SHIFT 0x0 |
|---|
| 65947 | #define BIFPLR1_0_BIST__BIST_STRT__SHIFT 0x6 |
|---|
| 65948 | #define BIFPLR1_0_BIST__BIST_CAP__SHIFT 0x7 |
|---|
| 65949 | #define BIFPLR1_0_BIST__BIST_COMP_MASK 0x0FL |
|---|
| 65950 | #define BIFPLR1_0_BIST__BIST_STRT_MASK 0x40L |
|---|
| 65951 | #define BIFPLR1_0_BIST__BIST_CAP_MASK 0x80L |
|---|
| 65952 | //BIFPLR1_0_SUB_BUS_NUMBER_LATENCY |
|---|
| 65953 | #define BIFPLR1_0_SUB_BUS_NUMBER_LATENCY__PRIMARY_BUS__SHIFT 0x0 |
|---|
| 65954 | #define BIFPLR1_0_SUB_BUS_NUMBER_LATENCY__SECONDARY_BUS__SHIFT 0x8 |
|---|
| 65955 | #define BIFPLR1_0_SUB_BUS_NUMBER_LATENCY__SUB_BUS_NUM__SHIFT 0x10 |
|---|
| 65956 | #define BIFPLR1_0_SUB_BUS_NUMBER_LATENCY__SECONDARY_LATENCY_TIMER__SHIFT 0x18 |
|---|
| 65957 | #define BIFPLR1_0_SUB_BUS_NUMBER_LATENCY__PRIMARY_BUS_MASK 0x000000FFL |
|---|
| 65958 | #define BIFPLR1_0_SUB_BUS_NUMBER_LATENCY__SECONDARY_BUS_MASK 0x0000FF00L |
|---|
| 65959 | #define BIFPLR1_0_SUB_BUS_NUMBER_LATENCY__SUB_BUS_NUM_MASK 0x00FF0000L |
|---|
| 65960 | #define BIFPLR1_0_SUB_BUS_NUMBER_LATENCY__SECONDARY_LATENCY_TIMER_MASK 0xFF000000L |
|---|
| 65961 | //BIFPLR1_0_IO_BASE_LIMIT |
|---|
| 65962 | #define BIFPLR1_0_IO_BASE_LIMIT__IO_BASE_TYPE__SHIFT 0x0 |
|---|
| 65963 | #define BIFPLR1_0_IO_BASE_LIMIT__IO_BASE__SHIFT 0x4 |
|---|
| 65964 | #define BIFPLR1_0_IO_BASE_LIMIT__IO_LIMIT_TYPE__SHIFT 0x8 |
|---|
| 65965 | #define BIFPLR1_0_IO_BASE_LIMIT__IO_LIMIT__SHIFT 0xc |
|---|
| 65966 | #define BIFPLR1_0_IO_BASE_LIMIT__IO_BASE_TYPE_MASK 0x000FL |
|---|
| 65967 | #define BIFPLR1_0_IO_BASE_LIMIT__IO_BASE_MASK 0x00F0L |
|---|
| 65968 | #define BIFPLR1_0_IO_BASE_LIMIT__IO_LIMIT_TYPE_MASK 0x0F00L |
|---|
| 65969 | #define BIFPLR1_0_IO_BASE_LIMIT__IO_LIMIT_MASK 0xF000L |
|---|
| 65970 | //BIFPLR1_0_SECONDARY_STATUS |
|---|
| 65971 | #define BIFPLR1_0_SECONDARY_STATUS__PCI_66_CAP__SHIFT 0x5 |
|---|
| 65972 | #define BIFPLR1_0_SECONDARY_STATUS__FAST_BACK_CAPABLE__SHIFT 0x7 |
|---|
| 65973 | #define BIFPLR1_0_SECONDARY_STATUS__MASTER_DATA_PARITY_ERROR__SHIFT 0x8 |
|---|
| 65974 | #define BIFPLR1_0_SECONDARY_STATUS__DEVSEL_TIMING__SHIFT 0x9 |
|---|
| 65975 | #define BIFPLR1_0_SECONDARY_STATUS__SIGNAL_TARGET_ABORT__SHIFT 0xb |
|---|
| 65976 | #define BIFPLR1_0_SECONDARY_STATUS__RECEIVED_TARGET_ABORT__SHIFT 0xc |
|---|
| 65977 | #define BIFPLR1_0_SECONDARY_STATUS__RECEIVED_MASTER_ABORT__SHIFT 0xd |
|---|
| 65978 | #define BIFPLR1_0_SECONDARY_STATUS__RECEIVED_SYSTEM_ERROR__SHIFT 0xe |
|---|
| 65979 | #define BIFPLR1_0_SECONDARY_STATUS__PARITY_ERROR_DETECTED__SHIFT 0xf |
|---|
| 65980 | #define BIFPLR1_0_SECONDARY_STATUS__PCI_66_CAP_MASK 0x0020L |
|---|
| 65981 | #define BIFPLR1_0_SECONDARY_STATUS__FAST_BACK_CAPABLE_MASK 0x0080L |
|---|
| 65982 | #define BIFPLR1_0_SECONDARY_STATUS__MASTER_DATA_PARITY_ERROR_MASK 0x0100L |
|---|
| 65983 | #define BIFPLR1_0_SECONDARY_STATUS__DEVSEL_TIMING_MASK 0x0600L |
|---|
| 65984 | #define BIFPLR1_0_SECONDARY_STATUS__SIGNAL_TARGET_ABORT_MASK 0x0800L |
|---|
| 65985 | #define BIFPLR1_0_SECONDARY_STATUS__RECEIVED_TARGET_ABORT_MASK 0x1000L |
|---|
| 65986 | #define BIFPLR1_0_SECONDARY_STATUS__RECEIVED_MASTER_ABORT_MASK 0x2000L |
|---|
| 65987 | #define BIFPLR1_0_SECONDARY_STATUS__RECEIVED_SYSTEM_ERROR_MASK 0x4000L |
|---|
| 65988 | #define BIFPLR1_0_SECONDARY_STATUS__PARITY_ERROR_DETECTED_MASK 0x8000L |
|---|
| 65989 | //BIFPLR1_0_MEM_BASE_LIMIT |
|---|
| 65990 | #define BIFPLR1_0_MEM_BASE_LIMIT__MEM_BASE_TYPE__SHIFT 0x0 |
|---|
| 65991 | #define BIFPLR1_0_MEM_BASE_LIMIT__MEM_BASE_31_20__SHIFT 0x4 |
|---|
| 65992 | #define BIFPLR1_0_MEM_BASE_LIMIT__MEM_LIMIT_TYPE__SHIFT 0x10 |
|---|
| 65993 | #define BIFPLR1_0_MEM_BASE_LIMIT__MEM_LIMIT_31_20__SHIFT 0x14 |
|---|
| 65994 | #define BIFPLR1_0_MEM_BASE_LIMIT__MEM_BASE_TYPE_MASK 0x0000000FL |
|---|
| 65995 | #define BIFPLR1_0_MEM_BASE_LIMIT__MEM_BASE_31_20_MASK 0x0000FFF0L |
|---|
| 65996 | #define BIFPLR1_0_MEM_BASE_LIMIT__MEM_LIMIT_TYPE_MASK 0x000F0000L |
|---|
| 65997 | #define BIFPLR1_0_MEM_BASE_LIMIT__MEM_LIMIT_31_20_MASK 0xFFF00000L |
|---|
| 65998 | //BIFPLR1_0_PREF_BASE_LIMIT |
|---|
| 65999 | #define BIFPLR1_0_PREF_BASE_LIMIT__PREF_MEM_BASE_TYPE__SHIFT 0x0 |
|---|
| 66000 | #define BIFPLR1_0_PREF_BASE_LIMIT__PREF_MEM_BASE_31_20__SHIFT 0x4 |
|---|
| 66001 | #define BIFPLR1_0_PREF_BASE_LIMIT__PREF_MEM_LIMIT_TYPE__SHIFT 0x10 |
|---|
| 66002 | #define BIFPLR1_0_PREF_BASE_LIMIT__PREF_MEM_LIMIT_31_20__SHIFT 0x14 |
|---|
| 66003 | #define BIFPLR1_0_PREF_BASE_LIMIT__PREF_MEM_BASE_TYPE_MASK 0x0000000FL |
|---|
| 66004 | #define BIFPLR1_0_PREF_BASE_LIMIT__PREF_MEM_BASE_31_20_MASK 0x0000FFF0L |
|---|
| 66005 | #define BIFPLR1_0_PREF_BASE_LIMIT__PREF_MEM_LIMIT_TYPE_MASK 0x000F0000L |
|---|
| 66006 | #define BIFPLR1_0_PREF_BASE_LIMIT__PREF_MEM_LIMIT_31_20_MASK 0xFFF00000L |
|---|
| 66007 | //BIFPLR1_0_PREF_BASE_UPPER |
|---|
| 66008 | #define BIFPLR1_0_PREF_BASE_UPPER__PREF_BASE_UPPER__SHIFT 0x0 |
|---|
| 66009 | #define BIFPLR1_0_PREF_BASE_UPPER__PREF_BASE_UPPER_MASK 0xFFFFFFFFL |
|---|
| 66010 | //BIFPLR1_0_PREF_LIMIT_UPPER |
|---|
| 66011 | #define BIFPLR1_0_PREF_LIMIT_UPPER__PREF_LIMIT_UPPER__SHIFT 0x0 |
|---|
| 66012 | #define BIFPLR1_0_PREF_LIMIT_UPPER__PREF_LIMIT_UPPER_MASK 0xFFFFFFFFL |
|---|
| 66013 | //BIFPLR1_0_IO_BASE_LIMIT_HI |
|---|
| 66014 | #define BIFPLR1_0_IO_BASE_LIMIT_HI__IO_BASE_31_16__SHIFT 0x0 |
|---|
| 66015 | #define BIFPLR1_0_IO_BASE_LIMIT_HI__IO_LIMIT_31_16__SHIFT 0x10 |
|---|
| 66016 | #define BIFPLR1_0_IO_BASE_LIMIT_HI__IO_BASE_31_16_MASK 0x0000FFFFL |
|---|
| 66017 | #define BIFPLR1_0_IO_BASE_LIMIT_HI__IO_LIMIT_31_16_MASK 0xFFFF0000L |
|---|
| 66018 | //BIFPLR1_0_CAP_PTR |
|---|
| 66019 | #define BIFPLR1_0_CAP_PTR__CAP_PTR__SHIFT 0x0 |
|---|
| 66020 | #define BIFPLR1_0_CAP_PTR__CAP_PTR_MASK 0xFFL |
|---|
| 66021 | //BIFPLR1_0_ROM_BASE_ADDR |
|---|
| 66022 | #define BIFPLR1_0_ROM_BASE_ADDR__ROM_ENABLE__SHIFT 0x0 |
|---|
| 66023 | #define BIFPLR1_0_ROM_BASE_ADDR__ROM_VALIDATION_STATUS__SHIFT 0x1 |
|---|
| 66024 | #define BIFPLR1_0_ROM_BASE_ADDR__ROM_VALIDATION_DETAILS__SHIFT 0x4 |
|---|
| 66025 | #define BIFPLR1_0_ROM_BASE_ADDR__BASE_ADDR__SHIFT 0xb |
|---|
| 66026 | #define BIFPLR1_0_ROM_BASE_ADDR__ROM_ENABLE_MASK 0x00000001L |
|---|
| 66027 | #define BIFPLR1_0_ROM_BASE_ADDR__ROM_VALIDATION_STATUS_MASK 0x0000000EL |
|---|
| 66028 | #define BIFPLR1_0_ROM_BASE_ADDR__ROM_VALIDATION_DETAILS_MASK 0x000000F0L |
|---|
| 66029 | #define BIFPLR1_0_ROM_BASE_ADDR__BASE_ADDR_MASK 0xFFFFF800L |
|---|
| 66030 | //BIFPLR1_0_INTERRUPT_LINE |
|---|
| 66031 | #define BIFPLR1_0_INTERRUPT_LINE__INTERRUPT_LINE__SHIFT 0x0 |
|---|
| 66032 | #define BIFPLR1_0_INTERRUPT_LINE__INTERRUPT_LINE_MASK 0xFFL |
|---|
| 66033 | //BIFPLR1_0_INTERRUPT_PIN |
|---|
| 66034 | #define BIFPLR1_0_INTERRUPT_PIN__INTERRUPT_PIN__SHIFT 0x0 |
|---|
| 66035 | #define BIFPLR1_0_INTERRUPT_PIN__INTERRUPT_PIN_MASK 0xFFL |
|---|
| 66036 | //BIFPLR1_0_EXT_BRIDGE_CNTL |
|---|
| 66037 | #define BIFPLR1_0_EXT_BRIDGE_CNTL__IO_PORT_80_EN__SHIFT 0x0 |
|---|
| 66038 | #define BIFPLR1_0_EXT_BRIDGE_CNTL__IO_PORT_80_EN_MASK 0x01L |
|---|
| 66039 | //BIFPLR1_0_VENDOR_CAP_LIST |
|---|
| 66040 | #define BIFPLR1_0_VENDOR_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 66041 | #define BIFPLR1_0_VENDOR_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
|---|
| 66042 | #define BIFPLR1_0_VENDOR_CAP_LIST__LENGTH__SHIFT 0x10 |
|---|
| 66043 | #define BIFPLR1_0_VENDOR_CAP_LIST__CAP_ID_MASK 0x000000FFL |
|---|
| 66044 | #define BIFPLR1_0_VENDOR_CAP_LIST__NEXT_PTR_MASK 0x0000FF00L |
|---|
| 66045 | #define BIFPLR1_0_VENDOR_CAP_LIST__LENGTH_MASK 0x00FF0000L |
|---|
| 66046 | //BIFPLR1_0_ADAPTER_ID_W |
|---|
| 66047 | #define BIFPLR1_0_ADAPTER_ID_W__SUBSYSTEM_VENDOR_ID__SHIFT 0x0 |
|---|
| 66048 | #define BIFPLR1_0_ADAPTER_ID_W__SUBSYSTEM_ID__SHIFT 0x10 |
|---|
| 66049 | #define BIFPLR1_0_ADAPTER_ID_W__SUBSYSTEM_VENDOR_ID_MASK 0x0000FFFFL |
|---|
| 66050 | #define BIFPLR1_0_ADAPTER_ID_W__SUBSYSTEM_ID_MASK 0xFFFF0000L |
|---|
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| 66052 | #define BIFPLR1_0_PMI_CAP_LIST__CAP_ID__SHIFT 0x0 |
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| 66053 | #define BIFPLR1_0_PMI_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
|---|
| 66054 | #define BIFPLR1_0_PMI_CAP_LIST__CAP_ID_MASK 0x00FFL |
|---|
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| 66067 | #define BIFPLR1_0_PMI_CAP__IMMEDIATE_READINESS_ON_RETURN_TO_D0_MASK 0x0010L |
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| 66068 | #define BIFPLR1_0_PMI_CAP__DEV_SPECIFIC_INIT_MASK 0x0020L |
|---|
| 66069 | #define BIFPLR1_0_PMI_CAP__AUX_CURRENT_MASK 0x01C0L |
|---|
| 66070 | #define BIFPLR1_0_PMI_CAP__D1_SUPPORT_MASK 0x0200L |
|---|
| 66071 | #define BIFPLR1_0_PMI_CAP__D2_SUPPORT_MASK 0x0400L |
|---|
| 66072 | #define BIFPLR1_0_PMI_CAP__PME_SUPPORT_MASK 0xF800L |
|---|
| 66073 | //BIFPLR1_0_PMI_STATUS_CNTL |
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|---|
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| 66076 | #define BIFPLR1_0_PMI_STATUS_CNTL__PME_EN__SHIFT 0x8 |
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|---|
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|---|
| 66079 | #define BIFPLR1_0_PMI_STATUS_CNTL__PME_STATUS__SHIFT 0xf |
|---|
| 66080 | #define BIFPLR1_0_PMI_STATUS_CNTL__B2_B3_SUPPORT__SHIFT 0x16 |
|---|
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|---|
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|---|
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| 66084 | #define BIFPLR1_0_PMI_STATUS_CNTL__NO_SOFT_RESET_MASK 0x00000008L |
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| 66085 | #define BIFPLR1_0_PMI_STATUS_CNTL__PME_EN_MASK 0x00000100L |
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| 66086 | #define BIFPLR1_0_PMI_STATUS_CNTL__DATA_SELECT_MASK 0x00001E00L |
|---|
| 66087 | #define BIFPLR1_0_PMI_STATUS_CNTL__DATA_SCALE_MASK 0x00006000L |
|---|
| 66088 | #define BIFPLR1_0_PMI_STATUS_CNTL__PME_STATUS_MASK 0x00008000L |
|---|
| 66089 | #define BIFPLR1_0_PMI_STATUS_CNTL__B2_B3_SUPPORT_MASK 0x00400000L |
|---|
| 66090 | #define BIFPLR1_0_PMI_STATUS_CNTL__BUS_PWR_EN_MASK 0x00800000L |
|---|
| 66091 | #define BIFPLR1_0_PMI_STATUS_CNTL__PMI_DATA_MASK 0xFF000000L |
|---|
| 66092 | //BIFPLR1_0_PCIE_CAP_LIST |
|---|
| 66093 | #define BIFPLR1_0_PCIE_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 66094 | #define BIFPLR1_0_PCIE_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
|---|
| 66095 | #define BIFPLR1_0_PCIE_CAP_LIST__CAP_ID_MASK 0x00FFL |
|---|
| 66096 | #define BIFPLR1_0_PCIE_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
|---|
| 66097 | //BIFPLR1_0_PCIE_CAP |
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| 66098 | #define BIFPLR1_0_PCIE_CAP__VERSION__SHIFT 0x0 |
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| 66099 | #define BIFPLR1_0_PCIE_CAP__DEVICE_TYPE__SHIFT 0x4 |
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| 66100 | #define BIFPLR1_0_PCIE_CAP__SLOT_IMPLEMENTED__SHIFT 0x8 |
|---|
| 66101 | #define BIFPLR1_0_PCIE_CAP__INT_MESSAGE_NUM__SHIFT 0x9 |
|---|
| 66102 | #define BIFPLR1_0_PCIE_CAP__VERSION_MASK 0x000FL |
|---|
| 66103 | #define BIFPLR1_0_PCIE_CAP__DEVICE_TYPE_MASK 0x00F0L |
|---|
| 66104 | #define BIFPLR1_0_PCIE_CAP__SLOT_IMPLEMENTED_MASK 0x0100L |
|---|
| 66105 | #define BIFPLR1_0_PCIE_CAP__INT_MESSAGE_NUM_MASK 0x3E00L |
|---|
| 66106 | //BIFPLR1_0_DEVICE_CAP |
|---|
| 66107 | #define BIFPLR1_0_DEVICE_CAP__MAX_PAYLOAD_SUPPORT__SHIFT 0x0 |
|---|
| 66108 | #define BIFPLR1_0_DEVICE_CAP__PHANTOM_FUNC__SHIFT 0x3 |
|---|
| 66109 | #define BIFPLR1_0_DEVICE_CAP__EXTENDED_TAG__SHIFT 0x5 |
|---|
| 66110 | #define BIFPLR1_0_DEVICE_CAP__L0S_ACCEPTABLE_LATENCY__SHIFT 0x6 |
|---|
| 66111 | #define BIFPLR1_0_DEVICE_CAP__L1_ACCEPTABLE_LATENCY__SHIFT 0x9 |
|---|
| 66112 | #define BIFPLR1_0_DEVICE_CAP__ROLE_BASED_ERR_REPORTING__SHIFT 0xf |
|---|
| 66113 | #define BIFPLR1_0_DEVICE_CAP__ERR_COR_SUBCLASS_CAPABLE__SHIFT 0x10 |
|---|
| 66114 | #define BIFPLR1_0_DEVICE_CAP__CAPTURED_SLOT_POWER_LIMIT__SHIFT 0x12 |
|---|
| 66115 | #define BIFPLR1_0_DEVICE_CAP__CAPTURED_SLOT_POWER_SCALE__SHIFT 0x1a |
|---|
| 66116 | #define BIFPLR1_0_DEVICE_CAP__FLR_CAPABLE__SHIFT 0x1c |
|---|
| 66117 | #define BIFPLR1_0_DEVICE_CAP__MAX_PAYLOAD_SUPPORT_MASK 0x00000007L |
|---|
| 66118 | #define BIFPLR1_0_DEVICE_CAP__PHANTOM_FUNC_MASK 0x00000018L |
|---|
| 66119 | #define BIFPLR1_0_DEVICE_CAP__EXTENDED_TAG_MASK 0x00000020L |
|---|
| 66120 | #define BIFPLR1_0_DEVICE_CAP__L0S_ACCEPTABLE_LATENCY_MASK 0x000001C0L |
|---|
| 66121 | #define BIFPLR1_0_DEVICE_CAP__L1_ACCEPTABLE_LATENCY_MASK 0x00000E00L |
|---|
| 66122 | #define BIFPLR1_0_DEVICE_CAP__ROLE_BASED_ERR_REPORTING_MASK 0x00008000L |
|---|
| 66123 | #define BIFPLR1_0_DEVICE_CAP__ERR_COR_SUBCLASS_CAPABLE_MASK 0x00010000L |
|---|
| 66124 | #define BIFPLR1_0_DEVICE_CAP__CAPTURED_SLOT_POWER_LIMIT_MASK 0x03FC0000L |
|---|
| 66125 | #define BIFPLR1_0_DEVICE_CAP__CAPTURED_SLOT_POWER_SCALE_MASK 0x0C000000L |
|---|
| 66126 | #define BIFPLR1_0_DEVICE_CAP__FLR_CAPABLE_MASK 0x10000000L |
|---|
| 66127 | //BIFPLR1_0_DEVICE_CNTL |
|---|
| 66128 | #define BIFPLR1_0_DEVICE_CNTL__CORR_ERR_EN__SHIFT 0x0 |
|---|
| 66129 | #define BIFPLR1_0_DEVICE_CNTL__NON_FATAL_ERR_EN__SHIFT 0x1 |
|---|
| 66130 | #define BIFPLR1_0_DEVICE_CNTL__FATAL_ERR_EN__SHIFT 0x2 |
|---|
| 66131 | #define BIFPLR1_0_DEVICE_CNTL__USR_REPORT_EN__SHIFT 0x3 |
|---|
| 66132 | #define BIFPLR1_0_DEVICE_CNTL__RELAXED_ORD_EN__SHIFT 0x4 |
|---|
| 66133 | #define BIFPLR1_0_DEVICE_CNTL__MAX_PAYLOAD_SIZE__SHIFT 0x5 |
|---|
| 66134 | #define BIFPLR1_0_DEVICE_CNTL__EXTENDED_TAG_EN__SHIFT 0x8 |
|---|
| 66135 | #define BIFPLR1_0_DEVICE_CNTL__PHANTOM_FUNC_EN__SHIFT 0x9 |
|---|
| 66136 | #define BIFPLR1_0_DEVICE_CNTL__AUX_POWER_PM_EN__SHIFT 0xa |
|---|
| 66137 | #define BIFPLR1_0_DEVICE_CNTL__NO_SNOOP_EN__SHIFT 0xb |
|---|
| 66138 | #define BIFPLR1_0_DEVICE_CNTL__MAX_READ_REQUEST_SIZE__SHIFT 0xc |
|---|
| 66139 | #define BIFPLR1_0_DEVICE_CNTL__BRIDGE_CFG_RETRY_EN__SHIFT 0xf |
|---|
| 66140 | #define BIFPLR1_0_DEVICE_CNTL__CORR_ERR_EN_MASK 0x0001L |
|---|
| 66141 | #define BIFPLR1_0_DEVICE_CNTL__NON_FATAL_ERR_EN_MASK 0x0002L |
|---|
| 66142 | #define BIFPLR1_0_DEVICE_CNTL__FATAL_ERR_EN_MASK 0x0004L |
|---|
| 66143 | #define BIFPLR1_0_DEVICE_CNTL__USR_REPORT_EN_MASK 0x0008L |
|---|
| 66144 | #define BIFPLR1_0_DEVICE_CNTL__RELAXED_ORD_EN_MASK 0x0010L |
|---|
| 66145 | #define BIFPLR1_0_DEVICE_CNTL__MAX_PAYLOAD_SIZE_MASK 0x00E0L |
|---|
| 66146 | #define BIFPLR1_0_DEVICE_CNTL__EXTENDED_TAG_EN_MASK 0x0100L |
|---|
| 66147 | #define BIFPLR1_0_DEVICE_CNTL__PHANTOM_FUNC_EN_MASK 0x0200L |
|---|
| 66148 | #define BIFPLR1_0_DEVICE_CNTL__AUX_POWER_PM_EN_MASK 0x0400L |
|---|
| 66149 | #define BIFPLR1_0_DEVICE_CNTL__NO_SNOOP_EN_MASK 0x0800L |
|---|
| 66150 | #define BIFPLR1_0_DEVICE_CNTL__MAX_READ_REQUEST_SIZE_MASK 0x7000L |
|---|
| 66151 | #define BIFPLR1_0_DEVICE_CNTL__BRIDGE_CFG_RETRY_EN_MASK 0x8000L |
|---|
| 66152 | //BIFPLR1_0_DEVICE_STATUS |
|---|
| 66153 | #define BIFPLR1_0_DEVICE_STATUS__CORR_ERR__SHIFT 0x0 |
|---|
| 66154 | #define BIFPLR1_0_DEVICE_STATUS__NON_FATAL_ERR__SHIFT 0x1 |
|---|
| 66155 | #define BIFPLR1_0_DEVICE_STATUS__FATAL_ERR__SHIFT 0x2 |
|---|
| 66156 | #define BIFPLR1_0_DEVICE_STATUS__USR_DETECTED__SHIFT 0x3 |
|---|
| 66157 | #define BIFPLR1_0_DEVICE_STATUS__AUX_PWR__SHIFT 0x4 |
|---|
| 66158 | #define BIFPLR1_0_DEVICE_STATUS__TRANSACTIONS_PEND__SHIFT 0x5 |
|---|
| 66159 | #define BIFPLR1_0_DEVICE_STATUS__EMER_POWER_REDUCTION_DETECTED__SHIFT 0x6 |
|---|
| 66160 | #define BIFPLR1_0_DEVICE_STATUS__CORR_ERR_MASK 0x0001L |
|---|
| 66161 | #define BIFPLR1_0_DEVICE_STATUS__NON_FATAL_ERR_MASK 0x0002L |
|---|
| 66162 | #define BIFPLR1_0_DEVICE_STATUS__FATAL_ERR_MASK 0x0004L |
|---|
| 66163 | #define BIFPLR1_0_DEVICE_STATUS__USR_DETECTED_MASK 0x0008L |
|---|
| 66164 | #define BIFPLR1_0_DEVICE_STATUS__AUX_PWR_MASK 0x0010L |
|---|
| 66165 | #define BIFPLR1_0_DEVICE_STATUS__TRANSACTIONS_PEND_MASK 0x0020L |
|---|
| 66166 | #define BIFPLR1_0_DEVICE_STATUS__EMER_POWER_REDUCTION_DETECTED_MASK 0x0040L |
|---|
| 66167 | //BIFPLR1_0_LINK_CAP |
|---|
| 66168 | #define BIFPLR1_0_LINK_CAP__LINK_SPEED__SHIFT 0x0 |
|---|
| 66169 | #define BIFPLR1_0_LINK_CAP__LINK_WIDTH__SHIFT 0x4 |
|---|
| 66170 | #define BIFPLR1_0_LINK_CAP__PM_SUPPORT__SHIFT 0xa |
|---|
| 66171 | #define BIFPLR1_0_LINK_CAP__L0S_EXIT_LATENCY__SHIFT 0xc |
|---|
| 66172 | #define BIFPLR1_0_LINK_CAP__L1_EXIT_LATENCY__SHIFT 0xf |
|---|
| 66173 | #define BIFPLR1_0_LINK_CAP__CLOCK_POWER_MANAGEMENT__SHIFT 0x12 |
|---|
| 66174 | #define BIFPLR1_0_LINK_CAP__SURPRISE_DOWN_ERR_REPORTING__SHIFT 0x13 |
|---|
| 66175 | #define BIFPLR1_0_LINK_CAP__DL_ACTIVE_REPORTING_CAPABLE__SHIFT 0x14 |
|---|
| 66176 | #define BIFPLR1_0_LINK_CAP__LINK_BW_NOTIFICATION_CAP__SHIFT 0x15 |
|---|
| 66177 | #define BIFPLR1_0_LINK_CAP__ASPM_OPTIONALITY_COMPLIANCE__SHIFT 0x16 |
|---|
| 66178 | #define BIFPLR1_0_LINK_CAP__PORT_NUMBER__SHIFT 0x18 |
|---|
| 66179 | #define BIFPLR1_0_LINK_CAP__LINK_SPEED_MASK 0x0000000FL |
|---|
| 66180 | #define BIFPLR1_0_LINK_CAP__LINK_WIDTH_MASK 0x000003F0L |
|---|
| 66181 | #define BIFPLR1_0_LINK_CAP__PM_SUPPORT_MASK 0x00000C00L |
|---|
| 66182 | #define BIFPLR1_0_LINK_CAP__L0S_EXIT_LATENCY_MASK 0x00007000L |
|---|
| 66183 | #define BIFPLR1_0_LINK_CAP__L1_EXIT_LATENCY_MASK 0x00038000L |
|---|
| 66184 | #define BIFPLR1_0_LINK_CAP__CLOCK_POWER_MANAGEMENT_MASK 0x00040000L |
|---|
| 66185 | #define BIFPLR1_0_LINK_CAP__SURPRISE_DOWN_ERR_REPORTING_MASK 0x00080000L |
|---|
| 66186 | #define BIFPLR1_0_LINK_CAP__DL_ACTIVE_REPORTING_CAPABLE_MASK 0x00100000L |
|---|
| 66187 | #define BIFPLR1_0_LINK_CAP__LINK_BW_NOTIFICATION_CAP_MASK 0x00200000L |
|---|
| 66188 | #define BIFPLR1_0_LINK_CAP__ASPM_OPTIONALITY_COMPLIANCE_MASK 0x00400000L |
|---|
| 66189 | #define BIFPLR1_0_LINK_CAP__PORT_NUMBER_MASK 0xFF000000L |
|---|
| 66190 | //BIFPLR1_0_LINK_CNTL |
|---|
| 66191 | #define BIFPLR1_0_LINK_CNTL__PM_CONTROL__SHIFT 0x0 |
|---|
| 66192 | #define BIFPLR1_0_LINK_CNTL__PTM_PROP_DELAY_ADAPT_INTER_B__SHIFT 0x2 |
|---|
| 66193 | #define BIFPLR1_0_LINK_CNTL__READ_CPL_BOUNDARY__SHIFT 0x3 |
|---|
| 66194 | #define BIFPLR1_0_LINK_CNTL__LINK_DIS__SHIFT 0x4 |
|---|
| 66195 | #define BIFPLR1_0_LINK_CNTL__RETRAIN_LINK__SHIFT 0x5 |
|---|
| 66196 | #define BIFPLR1_0_LINK_CNTL__COMMON_CLOCK_CFG__SHIFT 0x6 |
|---|
| 66197 | #define BIFPLR1_0_LINK_CNTL__EXTENDED_SYNC__SHIFT 0x7 |
|---|
| 66198 | #define BIFPLR1_0_LINK_CNTL__CLOCK_POWER_MANAGEMENT_EN__SHIFT 0x8 |
|---|
| 66199 | #define BIFPLR1_0_LINK_CNTL__HW_AUTONOMOUS_WIDTH_DISABLE__SHIFT 0x9 |
|---|
| 66200 | #define BIFPLR1_0_LINK_CNTL__LINK_BW_MANAGEMENT_INT_EN__SHIFT 0xa |
|---|
| 66201 | #define BIFPLR1_0_LINK_CNTL__LINK_AUTONOMOUS_BW_INT_EN__SHIFT 0xb |
|---|
| 66202 | #define BIFPLR1_0_LINK_CNTL__DRS_SIGNALING_CONTROL__SHIFT 0xe |
|---|
| 66203 | #define BIFPLR1_0_LINK_CNTL__PM_CONTROL_MASK 0x0003L |
|---|
| 66204 | #define BIFPLR1_0_LINK_CNTL__PTM_PROP_DELAY_ADAPT_INTER_B_MASK 0x0004L |
|---|
| 66205 | #define BIFPLR1_0_LINK_CNTL__READ_CPL_BOUNDARY_MASK 0x0008L |
|---|
| 66206 | #define BIFPLR1_0_LINK_CNTL__LINK_DIS_MASK 0x0010L |
|---|
| 66207 | #define BIFPLR1_0_LINK_CNTL__RETRAIN_LINK_MASK 0x0020L |
|---|
| 66208 | #define BIFPLR1_0_LINK_CNTL__COMMON_CLOCK_CFG_MASK 0x0040L |
|---|
| 66209 | #define BIFPLR1_0_LINK_CNTL__EXTENDED_SYNC_MASK 0x0080L |
|---|
| 66210 | #define BIFPLR1_0_LINK_CNTL__CLOCK_POWER_MANAGEMENT_EN_MASK 0x0100L |
|---|
| 66211 | #define BIFPLR1_0_LINK_CNTL__HW_AUTONOMOUS_WIDTH_DISABLE_MASK 0x0200L |
|---|
| 66212 | #define BIFPLR1_0_LINK_CNTL__LINK_BW_MANAGEMENT_INT_EN_MASK 0x0400L |
|---|
| 66213 | #define BIFPLR1_0_LINK_CNTL__LINK_AUTONOMOUS_BW_INT_EN_MASK 0x0800L |
|---|
| 66214 | #define BIFPLR1_0_LINK_CNTL__DRS_SIGNALING_CONTROL_MASK 0xC000L |
|---|
| 66215 | //BIFPLR1_0_LINK_STATUS |
|---|
| 66216 | #define BIFPLR1_0_LINK_STATUS__CURRENT_LINK_SPEED__SHIFT 0x0 |
|---|
| 66217 | #define BIFPLR1_0_LINK_STATUS__NEGOTIATED_LINK_WIDTH__SHIFT 0x4 |
|---|
| 66218 | #define BIFPLR1_0_LINK_STATUS__LINK_TRAINING__SHIFT 0xb |
|---|
| 66219 | #define BIFPLR1_0_LINK_STATUS__SLOT_CLOCK_CFG__SHIFT 0xc |
|---|
| 66220 | #define BIFPLR1_0_LINK_STATUS__DL_ACTIVE__SHIFT 0xd |
|---|
| 66221 | #define BIFPLR1_0_LINK_STATUS__LINK_BW_MANAGEMENT_STATUS__SHIFT 0xe |
|---|
| 66222 | #define BIFPLR1_0_LINK_STATUS__LINK_AUTONOMOUS_BW_STATUS__SHIFT 0xf |
|---|
| 66223 | #define BIFPLR1_0_LINK_STATUS__CURRENT_LINK_SPEED_MASK 0x000FL |
|---|
| 66224 | #define BIFPLR1_0_LINK_STATUS__NEGOTIATED_LINK_WIDTH_MASK 0x03F0L |
|---|
| 66225 | #define BIFPLR1_0_LINK_STATUS__LINK_TRAINING_MASK 0x0800L |
|---|
| 66226 | #define BIFPLR1_0_LINK_STATUS__SLOT_CLOCK_CFG_MASK 0x1000L |
|---|
| 66227 | #define BIFPLR1_0_LINK_STATUS__DL_ACTIVE_MASK 0x2000L |
|---|
| 66228 | #define BIFPLR1_0_LINK_STATUS__LINK_BW_MANAGEMENT_STATUS_MASK 0x4000L |
|---|
| 66229 | #define BIFPLR1_0_LINK_STATUS__LINK_AUTONOMOUS_BW_STATUS_MASK 0x8000L |
|---|
| 66230 | //BIFPLR1_0_SLOT_CAP |
|---|
| 66231 | #define BIFPLR1_0_SLOT_CAP__ATTN_BUTTON_PRESENT__SHIFT 0x0 |
|---|
| 66232 | #define BIFPLR1_0_SLOT_CAP__PWR_CONTROLLER_PRESENT__SHIFT 0x1 |
|---|
| 66233 | #define BIFPLR1_0_SLOT_CAP__MRL_SENSOR_PRESENT__SHIFT 0x2 |
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| 66234 | #define BIFPLR1_0_SLOT_CAP__ATTN_INDICATOR_PRESENT__SHIFT 0x3 |
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|---|
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|---|
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| 66301 | //BIFPLR1_0_ROOT_CNTL |
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| 66307 | #define BIFPLR1_0_ROOT_CNTL__SERR_ON_CORR_ERR_EN_MASK 0x0001L |
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| 66309 | #define BIFPLR1_0_ROOT_CNTL__SERR_ON_FATAL_ERR_EN_MASK 0x0004L |
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| 66310 | #define BIFPLR1_0_ROOT_CNTL__PM_INTERRUPT_EN_MASK 0x0008L |
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| 66311 | #define BIFPLR1_0_ROOT_CNTL__CRS_SOFTWARE_VISIBILITY_EN_MASK 0x0010L |
|---|
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| 66314 | #define BIFPLR1_0_ROOT_CAP__CRS_SOFTWARE_VISIBILITY_MASK 0x0001L |
|---|
| 66315 | //BIFPLR1_0_ROOT_STATUS |
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|---|
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|---|
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|---|
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|---|
| 66334 | #define BIFPLR1_0_DEVICE_CAP2__TEN_BIT_TAG_COMPLETER_SUPPORTED__SHIFT 0x10 |
|---|
| 66335 | #define BIFPLR1_0_DEVICE_CAP2__TEN_BIT_TAG_REQUESTER_SUPPORTED__SHIFT 0x11 |
|---|
| 66336 | #define BIFPLR1_0_DEVICE_CAP2__OBFF_SUPPORTED__SHIFT 0x12 |
|---|
| 66337 | #define BIFPLR1_0_DEVICE_CAP2__EXTENDED_FMT_FIELD_SUPPORTED__SHIFT 0x14 |
|---|
| 66338 | #define BIFPLR1_0_DEVICE_CAP2__END_END_TLP_PREFIX_SUPPORTED__SHIFT 0x15 |
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| 66339 | #define BIFPLR1_0_DEVICE_CAP2__MAX_END_END_TLP_PREFIXES__SHIFT 0x16 |
|---|
| 66340 | #define BIFPLR1_0_DEVICE_CAP2__EMER_POWER_REDUCTION_SUPPORTED__SHIFT 0x18 |
|---|
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|---|
| 66342 | #define BIFPLR1_0_DEVICE_CAP2__FRS_SUPPORTED__SHIFT 0x1f |
|---|
| 66343 | #define BIFPLR1_0_DEVICE_CAP2__CPL_TIMEOUT_RANGE_SUPPORTED_MASK 0x0000000FL |
|---|
| 66344 | #define BIFPLR1_0_DEVICE_CAP2__CPL_TIMEOUT_DIS_SUPPORTED_MASK 0x00000010L |
|---|
| 66345 | #define BIFPLR1_0_DEVICE_CAP2__ARI_FORWARDING_SUPPORTED_MASK 0x00000020L |
|---|
| 66346 | #define BIFPLR1_0_DEVICE_CAP2__ATOMICOP_ROUTING_SUPPORTED_MASK 0x00000040L |
|---|
| 66347 | #define BIFPLR1_0_DEVICE_CAP2__ATOMICOP_32CMPLT_SUPPORTED_MASK 0x00000080L |
|---|
| 66348 | #define BIFPLR1_0_DEVICE_CAP2__ATOMICOP_64CMPLT_SUPPORTED_MASK 0x00000100L |
|---|
| 66349 | #define BIFPLR1_0_DEVICE_CAP2__CAS128_CMPLT_SUPPORTED_MASK 0x00000200L |
|---|
| 66350 | #define BIFPLR1_0_DEVICE_CAP2__NO_RO_ENABLED_P2P_PASSING_MASK 0x00000400L |
|---|
| 66351 | #define BIFPLR1_0_DEVICE_CAP2__LTR_SUPPORTED_MASK 0x00000800L |
|---|
| 66352 | #define BIFPLR1_0_DEVICE_CAP2__TPH_CPLR_SUPPORTED_MASK 0x00003000L |
|---|
| 66353 | #define BIFPLR1_0_DEVICE_CAP2__LN_SYSTEM_CLS_MASK 0x0000C000L |
|---|
| 66354 | #define BIFPLR1_0_DEVICE_CAP2__TEN_BIT_TAG_COMPLETER_SUPPORTED_MASK 0x00010000L |
|---|
| 66355 | #define BIFPLR1_0_DEVICE_CAP2__TEN_BIT_TAG_REQUESTER_SUPPORTED_MASK 0x00020000L |
|---|
| 66356 | #define BIFPLR1_0_DEVICE_CAP2__OBFF_SUPPORTED_MASK 0x000C0000L |
|---|
| 66357 | #define BIFPLR1_0_DEVICE_CAP2__EXTENDED_FMT_FIELD_SUPPORTED_MASK 0x00100000L |
|---|
| 66358 | #define BIFPLR1_0_DEVICE_CAP2__END_END_TLP_PREFIX_SUPPORTED_MASK 0x00200000L |
|---|
| 66359 | #define BIFPLR1_0_DEVICE_CAP2__MAX_END_END_TLP_PREFIXES_MASK 0x00C00000L |
|---|
| 66360 | #define BIFPLR1_0_DEVICE_CAP2__EMER_POWER_REDUCTION_SUPPORTED_MASK 0x03000000L |
|---|
| 66361 | #define BIFPLR1_0_DEVICE_CAP2__EMER_POWER_REDUCTION_INIT_REQ_MASK 0x04000000L |
|---|
| 66362 | #define BIFPLR1_0_DEVICE_CAP2__FRS_SUPPORTED_MASK 0x80000000L |
|---|
| 66363 | //BIFPLR1_0_DEVICE_CNTL2 |
|---|
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|---|
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|---|
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|---|
| 66368 | #define BIFPLR1_0_DEVICE_CNTL2__ATOMICOP_EGRESS_BLOCKING__SHIFT 0x7 |
|---|
| 66369 | #define BIFPLR1_0_DEVICE_CNTL2__IDO_REQUEST_ENABLE__SHIFT 0x8 |
|---|
| 66370 | #define BIFPLR1_0_DEVICE_CNTL2__IDO_COMPLETION_ENABLE__SHIFT 0x9 |
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| 66371 | #define BIFPLR1_0_DEVICE_CNTL2__LTR_EN__SHIFT 0xa |
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| 66373 | #define BIFPLR1_0_DEVICE_CNTL2__TEN_BIT_TAG_REQUESTER_ENABLE__SHIFT 0xc |
|---|
| 66374 | #define BIFPLR1_0_DEVICE_CNTL2__OBFF_EN__SHIFT 0xd |
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| 66375 | #define BIFPLR1_0_DEVICE_CNTL2__END_END_TLP_PREFIX_BLOCKING__SHIFT 0xf |
|---|
| 66376 | #define BIFPLR1_0_DEVICE_CNTL2__CPL_TIMEOUT_VALUE_MASK 0x000FL |
|---|
| 66377 | #define BIFPLR1_0_DEVICE_CNTL2__CPL_TIMEOUT_DIS_MASK 0x0010L |
|---|
| 66378 | #define BIFPLR1_0_DEVICE_CNTL2__ARI_FORWARDING_EN_MASK 0x0020L |
|---|
| 66379 | #define BIFPLR1_0_DEVICE_CNTL2__ATOMICOP_REQUEST_EN_MASK 0x0040L |
|---|
| 66380 | #define BIFPLR1_0_DEVICE_CNTL2__ATOMICOP_EGRESS_BLOCKING_MASK 0x0080L |
|---|
| 66381 | #define BIFPLR1_0_DEVICE_CNTL2__IDO_REQUEST_ENABLE_MASK 0x0100L |
|---|
| 66382 | #define BIFPLR1_0_DEVICE_CNTL2__IDO_COMPLETION_ENABLE_MASK 0x0200L |
|---|
| 66383 | #define BIFPLR1_0_DEVICE_CNTL2__LTR_EN_MASK 0x0400L |
|---|
| 66384 | #define BIFPLR1_0_DEVICE_CNTL2__EMER_POWER_REDUCTION_REQUEST_MASK 0x0800L |
|---|
| 66385 | #define BIFPLR1_0_DEVICE_CNTL2__TEN_BIT_TAG_REQUESTER_ENABLE_MASK 0x1000L |
|---|
| 66386 | #define BIFPLR1_0_DEVICE_CNTL2__OBFF_EN_MASK 0x6000L |
|---|
| 66387 | #define BIFPLR1_0_DEVICE_CNTL2__END_END_TLP_PREFIX_BLOCKING_MASK 0x8000L |
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| 66388 | //BIFPLR1_0_DEVICE_STATUS2 |
|---|
| 66389 | #define BIFPLR1_0_DEVICE_STATUS2__RESERVED__SHIFT 0x0 |
|---|
| 66390 | #define BIFPLR1_0_DEVICE_STATUS2__RESERVED_MASK 0xFFFFL |
|---|
| 66391 | //BIFPLR1_0_LINK_CAP2 |
|---|
| 66392 | #define BIFPLR1_0_LINK_CAP2__SUPPORTED_LINK_SPEED__SHIFT 0x1 |
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| 66393 | #define BIFPLR1_0_LINK_CAP2__CROSSLINK_SUPPORTED__SHIFT 0x8 |
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| 66394 | #define BIFPLR1_0_LINK_CAP2__LOWER_SKP_OS_GEN_SUPPORT__SHIFT 0x9 |
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| 66395 | #define BIFPLR1_0_LINK_CAP2__LOWER_SKP_OS_RCV_SUPPORT__SHIFT 0x10 |
|---|
| 66396 | #define BIFPLR1_0_LINK_CAP2__RTM1_PRESENCE_DET_SUPPORT__SHIFT 0x17 |
|---|
| 66397 | #define BIFPLR1_0_LINK_CAP2__RTM2_PRESENCE_DET_SUPPORT__SHIFT 0x18 |
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| 66398 | #define BIFPLR1_0_LINK_CAP2__DRS_SUPPORTED__SHIFT 0x1f |
|---|
| 66399 | #define BIFPLR1_0_LINK_CAP2__SUPPORTED_LINK_SPEED_MASK 0x000000FEL |
|---|
| 66400 | #define BIFPLR1_0_LINK_CAP2__CROSSLINK_SUPPORTED_MASK 0x00000100L |
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| 66401 | #define BIFPLR1_0_LINK_CAP2__LOWER_SKP_OS_GEN_SUPPORT_MASK 0x0000FE00L |
|---|
| 66402 | #define BIFPLR1_0_LINK_CAP2__LOWER_SKP_OS_RCV_SUPPORT_MASK 0x007F0000L |
|---|
| 66403 | #define BIFPLR1_0_LINK_CAP2__RTM1_PRESENCE_DET_SUPPORT_MASK 0x00800000L |
|---|
| 66404 | #define BIFPLR1_0_LINK_CAP2__RTM2_PRESENCE_DET_SUPPORT_MASK 0x01000000L |
|---|
| 66405 | #define BIFPLR1_0_LINK_CAP2__DRS_SUPPORTED_MASK 0x80000000L |
|---|
| 66406 | //BIFPLR1_0_LINK_CNTL2 |
|---|
| 66407 | #define BIFPLR1_0_LINK_CNTL2__TARGET_LINK_SPEED__SHIFT 0x0 |
|---|
| 66408 | #define BIFPLR1_0_LINK_CNTL2__ENTER_COMPLIANCE__SHIFT 0x4 |
|---|
| 66409 | #define BIFPLR1_0_LINK_CNTL2__HW_AUTONOMOUS_SPEED_DISABLE__SHIFT 0x5 |
|---|
| 66410 | #define BIFPLR1_0_LINK_CNTL2__SELECTABLE_DEEMPHASIS__SHIFT 0x6 |
|---|
| 66411 | #define BIFPLR1_0_LINK_CNTL2__XMIT_MARGIN__SHIFT 0x7 |
|---|
| 66412 | #define BIFPLR1_0_LINK_CNTL2__ENTER_MOD_COMPLIANCE__SHIFT 0xa |
|---|
| 66413 | #define BIFPLR1_0_LINK_CNTL2__COMPLIANCE_SOS__SHIFT 0xb |
|---|
| 66414 | #define BIFPLR1_0_LINK_CNTL2__COMPLIANCE_DEEMPHASIS__SHIFT 0xc |
|---|
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| 66498 | #define BIFPLR1_0_SSID_CAP__SUBSYSTEM_ID__SHIFT 0x10 |
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|---|
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|---|
| 66504 | #define BIFPLR1_0_MSI_MAP_CAP_LIST__CAP_ID_MASK 0x00FFL |
|---|
| 66505 | #define BIFPLR1_0_MSI_MAP_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
|---|
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|---|
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|---|
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|---|
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|---|
| 66518 | #define BIFPLR1_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 66519 | #define BIFPLR1_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 66520 | //BIFPLR1_0_PCIE_VENDOR_SPECIFIC_HDR |
|---|
| 66521 | #define BIFPLR1_0_PCIE_VENDOR_SPECIFIC_HDR__VSEC_ID__SHIFT 0x0 |
|---|
| 66522 | #define BIFPLR1_0_PCIE_VENDOR_SPECIFIC_HDR__VSEC_REV__SHIFT 0x10 |
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| 66523 | #define BIFPLR1_0_PCIE_VENDOR_SPECIFIC_HDR__VSEC_LENGTH__SHIFT 0x14 |
|---|
| 66524 | #define BIFPLR1_0_PCIE_VENDOR_SPECIFIC_HDR__VSEC_ID_MASK 0x0000FFFFL |
|---|
| 66525 | #define BIFPLR1_0_PCIE_VENDOR_SPECIFIC_HDR__VSEC_REV_MASK 0x000F0000L |
|---|
| 66526 | #define BIFPLR1_0_PCIE_VENDOR_SPECIFIC_HDR__VSEC_LENGTH_MASK 0xFFF00000L |
|---|
| 66527 | //BIFPLR1_0_PCIE_VENDOR_SPECIFIC1 |
|---|
| 66528 | #define BIFPLR1_0_PCIE_VENDOR_SPECIFIC1__SCRATCH__SHIFT 0x0 |
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| 66529 | #define BIFPLR1_0_PCIE_VENDOR_SPECIFIC1__SCRATCH_MASK 0xFFFFFFFFL |
|---|
| 66530 | //BIFPLR1_0_PCIE_VENDOR_SPECIFIC2 |
|---|
| 66531 | #define BIFPLR1_0_PCIE_VENDOR_SPECIFIC2__SCRATCH__SHIFT 0x0 |
|---|
| 66532 | #define BIFPLR1_0_PCIE_VENDOR_SPECIFIC2__SCRATCH_MASK 0xFFFFFFFFL |
|---|
| 66533 | //BIFPLR1_0_PCIE_VC_ENH_CAP_LIST |
|---|
| 66534 | #define BIFPLR1_0_PCIE_VC_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 66535 | #define BIFPLR1_0_PCIE_VC_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 66536 | #define BIFPLR1_0_PCIE_VC_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 66537 | #define BIFPLR1_0_PCIE_VC_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 66538 | #define BIFPLR1_0_PCIE_VC_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 66539 | #define BIFPLR1_0_PCIE_VC_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 66540 | //BIFPLR1_0_PCIE_PORT_VC_CAP_REG1 |
|---|
| 66541 | #define BIFPLR1_0_PCIE_PORT_VC_CAP_REG1__EXT_VC_COUNT__SHIFT 0x0 |
|---|
| 66542 | #define BIFPLR1_0_PCIE_PORT_VC_CAP_REG1__LOW_PRIORITY_EXT_VC_COUNT__SHIFT 0x4 |
|---|
| 66543 | #define BIFPLR1_0_PCIE_PORT_VC_CAP_REG1__REF_CLK__SHIFT 0x8 |
|---|
| 66544 | #define BIFPLR1_0_PCIE_PORT_VC_CAP_REG1__PORT_ARB_TABLE_ENTRY_SIZE__SHIFT 0xa |
|---|
| 66545 | #define BIFPLR1_0_PCIE_PORT_VC_CAP_REG1__EXT_VC_COUNT_MASK 0x00000007L |
|---|
| 66546 | #define BIFPLR1_0_PCIE_PORT_VC_CAP_REG1__LOW_PRIORITY_EXT_VC_COUNT_MASK 0x00000070L |
|---|
| 66547 | #define BIFPLR1_0_PCIE_PORT_VC_CAP_REG1__REF_CLK_MASK 0x00000300L |
|---|
| 66548 | #define BIFPLR1_0_PCIE_PORT_VC_CAP_REG1__PORT_ARB_TABLE_ENTRY_SIZE_MASK 0x00000C00L |
|---|
| 66549 | //BIFPLR1_0_PCIE_PORT_VC_CAP_REG2 |
|---|
| 66550 | #define BIFPLR1_0_PCIE_PORT_VC_CAP_REG2__VC_ARB_CAP__SHIFT 0x0 |
|---|
| 66551 | #define BIFPLR1_0_PCIE_PORT_VC_CAP_REG2__VC_ARB_TABLE_OFFSET__SHIFT 0x18 |
|---|
| 66552 | #define BIFPLR1_0_PCIE_PORT_VC_CAP_REG2__VC_ARB_CAP_MASK 0x000000FFL |
|---|
| 66553 | #define BIFPLR1_0_PCIE_PORT_VC_CAP_REG2__VC_ARB_TABLE_OFFSET_MASK 0xFF000000L |
|---|
| 66554 | //BIFPLR1_0_PCIE_PORT_VC_CNTL |
|---|
| 66555 | #define BIFPLR1_0_PCIE_PORT_VC_CNTL__LOAD_VC_ARB_TABLE__SHIFT 0x0 |
|---|
| 66556 | #define BIFPLR1_0_PCIE_PORT_VC_CNTL__VC_ARB_SELECT__SHIFT 0x1 |
|---|
| 66557 | #define BIFPLR1_0_PCIE_PORT_VC_CNTL__LOAD_VC_ARB_TABLE_MASK 0x0001L |
|---|
| 66558 | #define BIFPLR1_0_PCIE_PORT_VC_CNTL__VC_ARB_SELECT_MASK 0x000EL |
|---|
| 66559 | //BIFPLR1_0_PCIE_PORT_VC_STATUS |
|---|
| 66560 | #define BIFPLR1_0_PCIE_PORT_VC_STATUS__VC_ARB_TABLE_STATUS__SHIFT 0x0 |
|---|
| 66561 | #define BIFPLR1_0_PCIE_PORT_VC_STATUS__VC_ARB_TABLE_STATUS_MASK 0x0001L |
|---|
| 66562 | //BIFPLR1_0_PCIE_VC0_RESOURCE_CAP |
|---|
| 66563 | #define BIFPLR1_0_PCIE_VC0_RESOURCE_CAP__PORT_ARB_CAP__SHIFT 0x0 |
|---|
| 66564 | #define BIFPLR1_0_PCIE_VC0_RESOURCE_CAP__REJECT_SNOOP_TRANS__SHIFT 0xf |
|---|
| 66565 | #define BIFPLR1_0_PCIE_VC0_RESOURCE_CAP__MAX_TIME_SLOTS__SHIFT 0x10 |
|---|
| 66566 | #define BIFPLR1_0_PCIE_VC0_RESOURCE_CAP__PORT_ARB_TABLE_OFFSET__SHIFT 0x18 |
|---|
| 66567 | #define BIFPLR1_0_PCIE_VC0_RESOURCE_CAP__PORT_ARB_CAP_MASK 0x000000FFL |
|---|
| 66568 | #define BIFPLR1_0_PCIE_VC0_RESOURCE_CAP__REJECT_SNOOP_TRANS_MASK 0x00008000L |
|---|
| 66569 | #define BIFPLR1_0_PCIE_VC0_RESOURCE_CAP__MAX_TIME_SLOTS_MASK 0x007F0000L |
|---|
| 66570 | #define BIFPLR1_0_PCIE_VC0_RESOURCE_CAP__PORT_ARB_TABLE_OFFSET_MASK 0xFF000000L |
|---|
| 66571 | //BIFPLR1_0_PCIE_VC0_RESOURCE_CNTL |
|---|
| 66572 | #define BIFPLR1_0_PCIE_VC0_RESOURCE_CNTL__TC_VC_MAP_TC0__SHIFT 0x0 |
|---|
| 66573 | #define BIFPLR1_0_PCIE_VC0_RESOURCE_CNTL__TC_VC_MAP_TC1_7__SHIFT 0x1 |
|---|
| 66574 | #define BIFPLR1_0_PCIE_VC0_RESOURCE_CNTL__LOAD_PORT_ARB_TABLE__SHIFT 0x10 |
|---|
| 66575 | #define BIFPLR1_0_PCIE_VC0_RESOURCE_CNTL__PORT_ARB_SELECT__SHIFT 0x11 |
|---|
| 66576 | #define BIFPLR1_0_PCIE_VC0_RESOURCE_CNTL__VC_ID__SHIFT 0x18 |
|---|
| 66577 | #define BIFPLR1_0_PCIE_VC0_RESOURCE_CNTL__VC_ENABLE__SHIFT 0x1f |
|---|
| 66578 | #define BIFPLR1_0_PCIE_VC0_RESOURCE_CNTL__TC_VC_MAP_TC0_MASK 0x00000001L |
|---|
| 66579 | #define BIFPLR1_0_PCIE_VC0_RESOURCE_CNTL__TC_VC_MAP_TC1_7_MASK 0x000000FEL |
|---|
| 66580 | #define BIFPLR1_0_PCIE_VC0_RESOURCE_CNTL__LOAD_PORT_ARB_TABLE_MASK 0x00010000L |
|---|
| 66581 | #define BIFPLR1_0_PCIE_VC0_RESOURCE_CNTL__PORT_ARB_SELECT_MASK 0x000E0000L |
|---|
| 66582 | #define BIFPLR1_0_PCIE_VC0_RESOURCE_CNTL__VC_ID_MASK 0x07000000L |
|---|
| 66583 | #define BIFPLR1_0_PCIE_VC0_RESOURCE_CNTL__VC_ENABLE_MASK 0x80000000L |
|---|
| 66584 | //BIFPLR1_0_PCIE_VC0_RESOURCE_STATUS |
|---|
| 66585 | #define BIFPLR1_0_PCIE_VC0_RESOURCE_STATUS__PORT_ARB_TABLE_STATUS__SHIFT 0x0 |
|---|
| 66586 | #define BIFPLR1_0_PCIE_VC0_RESOURCE_STATUS__VC_NEGOTIATION_PENDING__SHIFT 0x1 |
|---|
| 66587 | #define BIFPLR1_0_PCIE_VC0_RESOURCE_STATUS__PORT_ARB_TABLE_STATUS_MASK 0x0001L |
|---|
| 66588 | #define BIFPLR1_0_PCIE_VC0_RESOURCE_STATUS__VC_NEGOTIATION_PENDING_MASK 0x0002L |
|---|
| 66589 | //BIFPLR1_0_PCIE_VC1_RESOURCE_CAP |
|---|
| 66590 | #define BIFPLR1_0_PCIE_VC1_RESOURCE_CAP__PORT_ARB_CAP__SHIFT 0x0 |
|---|
| 66591 | #define BIFPLR1_0_PCIE_VC1_RESOURCE_CAP__REJECT_SNOOP_TRANS__SHIFT 0xf |
|---|
| 66592 | #define BIFPLR1_0_PCIE_VC1_RESOURCE_CAP__MAX_TIME_SLOTS__SHIFT 0x10 |
|---|
| 66593 | #define BIFPLR1_0_PCIE_VC1_RESOURCE_CAP__PORT_ARB_TABLE_OFFSET__SHIFT 0x18 |
|---|
| 66594 | #define BIFPLR1_0_PCIE_VC1_RESOURCE_CAP__PORT_ARB_CAP_MASK 0x000000FFL |
|---|
| 66595 | #define BIFPLR1_0_PCIE_VC1_RESOURCE_CAP__REJECT_SNOOP_TRANS_MASK 0x00008000L |
|---|
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| 66821 | #define BIFPLR1_0_PCIE_ROOT_ERR_STATUS__ERR_COR_SUBCLASS__SHIFT 0x7 |
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| 66823 | #define BIFPLR1_0_PCIE_ROOT_ERR_STATUS__ERR_CORR_RCVD_MASK 0x00000001L |
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| 66824 | #define BIFPLR1_0_PCIE_ROOT_ERR_STATUS__MULT_ERR_CORR_RCVD_MASK 0x00000002L |
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| 66825 | #define BIFPLR1_0_PCIE_ROOT_ERR_STATUS__ERR_FATAL_NONFATAL_RCVD_MASK 0x00000004L |
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| 66826 | #define BIFPLR1_0_PCIE_ROOT_ERR_STATUS__MULT_ERR_FATAL_NONFATAL_RCVD_MASK 0x00000008L |
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| 66827 | #define BIFPLR1_0_PCIE_ROOT_ERR_STATUS__FIRST_UNCORRECTABLE_FATAL_MASK 0x00000010L |
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| 66828 | #define BIFPLR1_0_PCIE_ROOT_ERR_STATUS__NONFATAL_ERROR_MSG_RCVD_MASK 0x00000020L |
|---|
| 66829 | #define BIFPLR1_0_PCIE_ROOT_ERR_STATUS__FATAL_ERROR_MSG_RCVD_MASK 0x00000040L |
|---|
| 66830 | #define BIFPLR1_0_PCIE_ROOT_ERR_STATUS__ERR_COR_SUBCLASS_MASK 0x00000180L |
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| 66831 | #define BIFPLR1_0_PCIE_ROOT_ERR_STATUS__ADV_ERR_INT_MSG_NUM_MASK 0xF8000000L |
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| 66832 | //BIFPLR1_0_PCIE_ERR_SRC_ID |
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| 66833 | #define BIFPLR1_0_PCIE_ERR_SRC_ID__ERR_CORR_SRC_ID__SHIFT 0x0 |
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| 66834 | #define BIFPLR1_0_PCIE_ERR_SRC_ID__ERR_FATAL_NONFATAL_SRC_ID__SHIFT 0x10 |
|---|
| 66835 | #define BIFPLR1_0_PCIE_ERR_SRC_ID__ERR_CORR_SRC_ID_MASK 0x0000FFFFL |
|---|
| 66836 | #define BIFPLR1_0_PCIE_ERR_SRC_ID__ERR_FATAL_NONFATAL_SRC_ID_MASK 0xFFFF0000L |
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| 66837 | //BIFPLR1_0_PCIE_TLP_PREFIX_LOG0 |
|---|
| 66838 | #define BIFPLR1_0_PCIE_TLP_PREFIX_LOG0__TLP_PREFIX__SHIFT 0x0 |
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| 66839 | #define BIFPLR1_0_PCIE_TLP_PREFIX_LOG0__TLP_PREFIX_MASK 0xFFFFFFFFL |
|---|
| 66840 | //BIFPLR1_0_PCIE_TLP_PREFIX_LOG1 |
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| 66841 | #define BIFPLR1_0_PCIE_TLP_PREFIX_LOG1__TLP_PREFIX__SHIFT 0x0 |
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| 66842 | #define BIFPLR1_0_PCIE_TLP_PREFIX_LOG1__TLP_PREFIX_MASK 0xFFFFFFFFL |
|---|
| 66843 | //BIFPLR1_0_PCIE_TLP_PREFIX_LOG2 |
|---|
| 66844 | #define BIFPLR1_0_PCIE_TLP_PREFIX_LOG2__TLP_PREFIX__SHIFT 0x0 |
|---|
| 66845 | #define BIFPLR1_0_PCIE_TLP_PREFIX_LOG2__TLP_PREFIX_MASK 0xFFFFFFFFL |
|---|
| 66846 | //BIFPLR1_0_PCIE_TLP_PREFIX_LOG3 |
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| 66847 | #define BIFPLR1_0_PCIE_TLP_PREFIX_LOG3__TLP_PREFIX__SHIFT 0x0 |
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| 66848 | #define BIFPLR1_0_PCIE_TLP_PREFIX_LOG3__TLP_PREFIX_MASK 0xFFFFFFFFL |
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| 66850 | #define BIFPLR1_0_PCIE_SECONDARY_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
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|---|
| 66852 | #define BIFPLR1_0_PCIE_SECONDARY_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
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| 66853 | #define BIFPLR1_0_PCIE_SECONDARY_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
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| 66854 | #define BIFPLR1_0_PCIE_SECONDARY_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 66855 | #define BIFPLR1_0_PCIE_SECONDARY_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
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| 66856 | //BIFPLR1_0_PCIE_LINK_CNTL3 |
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| 66857 | #define BIFPLR1_0_PCIE_LINK_CNTL3__PERFORM_EQUALIZATION__SHIFT 0x0 |
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| 66859 | #define BIFPLR1_0_PCIE_LINK_CNTL3__ENABLE_LOWER_SKP_OS_GEN__SHIFT 0x9 |
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| 66860 | #define BIFPLR1_0_PCIE_LINK_CNTL3__PERFORM_EQUALIZATION_MASK 0x00000001L |
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| 66861 | #define BIFPLR1_0_PCIE_LINK_CNTL3__LINK_EQUALIZATION_REQ_INT_EN_MASK 0x00000002L |
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| 66862 | #define BIFPLR1_0_PCIE_LINK_CNTL3__ENABLE_LOWER_SKP_OS_GEN_MASK 0x0000FE00L |
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| 66863 | //BIFPLR1_0_PCIE_LANE_ERROR_STATUS |
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| 66864 | #define BIFPLR1_0_PCIE_LANE_ERROR_STATUS__LANE_ERROR_STATUS_BITS__SHIFT 0x0 |
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| 66865 | #define BIFPLR1_0_PCIE_LANE_ERROR_STATUS__LANE_ERROR_STATUS_BITS_MASK 0x0000FFFFL |
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| 66867 | #define BIFPLR1_0_PCIE_LANE_0_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET__SHIFT 0x0 |
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| 66868 | #define BIFPLR1_0_PCIE_LANE_0_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT__SHIFT 0x4 |
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|---|
| 66870 | #define BIFPLR1_0_PCIE_LANE_0_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT__SHIFT 0xc |
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| 66871 | #define BIFPLR1_0_PCIE_LANE_0_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET_MASK 0x000FL |
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| 66873 | #define BIFPLR1_0_PCIE_LANE_0_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET_MASK 0x0F00L |
|---|
| 66874 | #define BIFPLR1_0_PCIE_LANE_0_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT_MASK 0x7000L |
|---|
| 66875 | //BIFPLR1_0_PCIE_LANE_1_EQUALIZATION_CNTL |
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| 66879 | #define BIFPLR1_0_PCIE_LANE_1_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT__SHIFT 0xc |
|---|
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|---|
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| 66883 | #define BIFPLR1_0_PCIE_LANE_1_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT_MASK 0x7000L |
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| 66888 | #define BIFPLR1_0_PCIE_LANE_2_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT__SHIFT 0xc |
|---|
| 66889 | #define BIFPLR1_0_PCIE_LANE_2_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET_MASK 0x000FL |
|---|
| 66890 | #define BIFPLR1_0_PCIE_LANE_2_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT_MASK 0x0070L |
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| 66891 | #define BIFPLR1_0_PCIE_LANE_2_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET_MASK 0x0F00L |
|---|
| 66892 | #define BIFPLR1_0_PCIE_LANE_2_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT_MASK 0x7000L |
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| 66893 | //BIFPLR1_0_PCIE_LANE_3_EQUALIZATION_CNTL |
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| 66897 | #define BIFPLR1_0_PCIE_LANE_3_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT__SHIFT 0xc |
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| 66898 | #define BIFPLR1_0_PCIE_LANE_3_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET_MASK 0x000FL |
|---|
| 66899 | #define BIFPLR1_0_PCIE_LANE_3_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT_MASK 0x0070L |
|---|
| 66900 | #define BIFPLR1_0_PCIE_LANE_3_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET_MASK 0x0F00L |
|---|
| 66901 | #define BIFPLR1_0_PCIE_LANE_3_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT_MASK 0x7000L |
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| 66902 | //BIFPLR1_0_PCIE_LANE_4_EQUALIZATION_CNTL |
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| 66906 | #define BIFPLR1_0_PCIE_LANE_4_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT__SHIFT 0xc |
|---|
| 66907 | #define BIFPLR1_0_PCIE_LANE_4_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET_MASK 0x000FL |
|---|
| 66908 | #define BIFPLR1_0_PCIE_LANE_4_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT_MASK 0x0070L |
|---|
| 66909 | #define BIFPLR1_0_PCIE_LANE_4_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET_MASK 0x0F00L |
|---|
| 66910 | #define BIFPLR1_0_PCIE_LANE_4_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT_MASK 0x7000L |
|---|
| 66911 | //BIFPLR1_0_PCIE_LANE_5_EQUALIZATION_CNTL |
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| 66912 | #define BIFPLR1_0_PCIE_LANE_5_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET__SHIFT 0x0 |
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| 66913 | #define BIFPLR1_0_PCIE_LANE_5_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT__SHIFT 0x4 |
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| 66914 | #define BIFPLR1_0_PCIE_LANE_5_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET__SHIFT 0x8 |
|---|
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|---|
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| 67034 | #define BIFPLR1_0_PCIE_ACS_CAP__ENHANCED_CAPABILITY_MASK 0x0080L |
|---|
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| 67039 | #define BIFPLR1_0_PCIE_ACS_CNTL__P2P_REQUEST_REDIRECT_EN__SHIFT 0x2 |
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| 67040 | #define BIFPLR1_0_PCIE_ACS_CNTL__P2P_COMPLETION_REDIRECT_EN__SHIFT 0x3 |
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| 67041 | #define BIFPLR1_0_PCIE_ACS_CNTL__UPSTREAM_FORWARDING_EN__SHIFT 0x4 |
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| 67042 | #define BIFPLR1_0_PCIE_ACS_CNTL__P2P_EGRESS_CONTROL_EN__SHIFT 0x5 |
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| 67043 | #define BIFPLR1_0_PCIE_ACS_CNTL__DIRECT_TRANSLATED_P2P_EN__SHIFT 0x6 |
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| 67047 | #define BIFPLR1_0_PCIE_ACS_CNTL__UNCLAIMED_REQUEST_REDIRECT_CNTL__SHIFT 0xc |
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| 67048 | #define BIFPLR1_0_PCIE_ACS_CNTL__SOURCE_VALIDATION_EN_MASK 0x0001L |
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| 67049 | #define BIFPLR1_0_PCIE_ACS_CNTL__TRANSLATION_BLOCKING_EN_MASK 0x0002L |
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| 67050 | #define BIFPLR1_0_PCIE_ACS_CNTL__P2P_REQUEST_REDIRECT_EN_MASK 0x0004L |
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| 67051 | #define BIFPLR1_0_PCIE_ACS_CNTL__P2P_COMPLETION_REDIRECT_EN_MASK 0x0008L |
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| 67052 | #define BIFPLR1_0_PCIE_ACS_CNTL__UPSTREAM_FORWARDING_EN_MASK 0x0010L |
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| 67053 | #define BIFPLR1_0_PCIE_ACS_CNTL__P2P_EGRESS_CONTROL_EN_MASK 0x0020L |
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| 67054 | #define BIFPLR1_0_PCIE_ACS_CNTL__DIRECT_TRANSLATED_P2P_EN_MASK 0x0040L |
|---|
| 67055 | #define BIFPLR1_0_PCIE_ACS_CNTL__IO_REQUEST_BLOCKING_EN_MASK 0x0080L |
|---|
| 67056 | #define BIFPLR1_0_PCIE_ACS_CNTL__DSP_MEMORY_TARGET_ACCESS_CNTL_MASK 0x0300L |
|---|
| 67057 | #define BIFPLR1_0_PCIE_ACS_CNTL__USP_MEMORY_TARGET_ACCESS_CNTL_MASK 0x0C00L |
|---|
| 67058 | #define BIFPLR1_0_PCIE_ACS_CNTL__UNCLAIMED_REQUEST_REDIRECT_CNTL_MASK 0x1000L |
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| 67059 | //BIFPLR1_0_PCIE_MC_ENH_CAP_LIST |
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| 67062 | #define BIFPLR1_0_PCIE_MC_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
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| 67064 | #define BIFPLR1_0_PCIE_MC_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
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| 67065 | #define BIFPLR1_0_PCIE_MC_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
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| 67066 | //BIFPLR1_0_PCIE_MC_CAP |
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| 67070 | #define BIFPLR1_0_PCIE_MC_CAP__MC_MAX_GROUP_MASK 0x003FL |
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| 67071 | #define BIFPLR1_0_PCIE_MC_CAP__MC_WIN_SIZE_REQ_MASK 0x3F00L |
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| 67072 | #define BIFPLR1_0_PCIE_MC_CAP__MC_ECRC_REGEN_SUPP_MASK 0x8000L |
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| 67073 | //BIFPLR1_0_PCIE_MC_CNTL |
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| 67150 | #define BIFPLR1_0_PCIE_L1_PM_SUB_CNTL__ASPM_L1_2_EN_MASK 0x00000004L |
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| 67151 | #define BIFPLR1_0_PCIE_L1_PM_SUB_CNTL__ASPM_L1_1_EN_MASK 0x00000008L |
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| 67152 | #define BIFPLR1_0_PCIE_L1_PM_SUB_CNTL__LINK_ACTIVATION_INTERRUPT_EN_MASK 0x00000010L |
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| 67153 | #define BIFPLR1_0_PCIE_L1_PM_SUB_CNTL__LINK_ACTIVATION_CNTL_MASK 0x00000020L |
|---|
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|---|
| 67155 | #define BIFPLR1_0_PCIE_L1_PM_SUB_CNTL__LTR_L1_2_THRESHOLD_VALUE_MASK 0x03FF0000L |
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| 67156 | #define BIFPLR1_0_PCIE_L1_PM_SUB_CNTL__LTR_L1_2_THRESHOLD_SCALE_MASK 0xE0000000L |
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| 67160 | #define BIFPLR1_0_PCIE_L1_PM_SUB_CNTL2__T_POWER_ON_SCALE_MASK 0x00000003L |
|---|
| 67161 | #define BIFPLR1_0_PCIE_L1_PM_SUB_CNTL2__T_POWER_ON_VALUE_MASK 0x000000F8L |
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| 67162 | //BIFPLR1_0_PCIE_DPC_ENH_CAP_LIST |
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| 67163 | #define BIFPLR1_0_PCIE_DPC_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
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| 67167 | #define BIFPLR1_0_PCIE_DPC_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 67168 | #define BIFPLR1_0_PCIE_DPC_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 67169 | //BIFPLR1_0_PCIE_DPC_CAP_LIST |
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| 67170 | #define BIFPLR1_0_PCIE_DPC_CAP_LIST__DPC_INTR_MSG_NUM__SHIFT 0x0 |
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|---|
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| 67174 | #define BIFPLR1_0_PCIE_DPC_CAP_LIST__RP_PIO_LOG_SIZE__SHIFT 0x8 |
|---|
| 67175 | #define BIFPLR1_0_PCIE_DPC_CAP_LIST__DL_ACTIVE_ERR_COR_SIGNALING_SUPPORTED__SHIFT 0xc |
|---|
| 67176 | #define BIFPLR1_0_PCIE_DPC_CAP_LIST__DPC_INTR_MSG_NUM_MASK 0x001FL |
|---|
| 67177 | #define BIFPLR1_0_PCIE_DPC_CAP_LIST__RP_EXTENSIONS_FOR_DPC_MASK 0x0020L |
|---|
| 67178 | #define BIFPLR1_0_PCIE_DPC_CAP_LIST__POISONED_TLP_EGRESS_BLOCKING_SUPPORTED_MASK 0x0040L |
|---|
| 67179 | #define BIFPLR1_0_PCIE_DPC_CAP_LIST__DPC_SOFTWARE_TRIGGERING_SUPPORTED_MASK 0x0080L |
|---|
| 67180 | #define BIFPLR1_0_PCIE_DPC_CAP_LIST__RP_PIO_LOG_SIZE_MASK 0x0F00L |
|---|
| 67181 | #define BIFPLR1_0_PCIE_DPC_CAP_LIST__DL_ACTIVE_ERR_COR_SIGNALING_SUPPORTED_MASK 0x1000L |
|---|
| 67182 | //BIFPLR1_0_PCIE_DPC_CNTL |
|---|
| 67183 | #define BIFPLR1_0_PCIE_DPC_CNTL__DPC_TRIGGER_ENABLE__SHIFT 0x0 |
|---|
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|---|
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|---|
| 67186 | #define BIFPLR1_0_PCIE_DPC_CNTL__DPC_ERR_COR_ENABLE__SHIFT 0x4 |
|---|
| 67187 | #define BIFPLR1_0_PCIE_DPC_CNTL__POISONED_TLP_EGRESS_BLOCKING_ENABLE__SHIFT 0x5 |
|---|
| 67188 | #define BIFPLR1_0_PCIE_DPC_CNTL__DPC_SOFTWARE_TRIGGER__SHIFT 0x6 |
|---|
| 67189 | #define BIFPLR1_0_PCIE_DPC_CNTL__DL_ACTIVE_ERR_COR_ENABLE__SHIFT 0x7 |
|---|
| 67190 | #define BIFPLR1_0_PCIE_DPC_CNTL__DPC_SIG_SFW_ENABLE__SHIFT 0x8 |
|---|
| 67191 | #define BIFPLR1_0_PCIE_DPC_CNTL__DPC_TRIGGER_ENABLE_MASK 0x0003L |
|---|
| 67192 | #define BIFPLR1_0_PCIE_DPC_CNTL__DPC_COMPLETION_CONTROL_MASK 0x0004L |
|---|
| 67193 | #define BIFPLR1_0_PCIE_DPC_CNTL__DPC_INTERRUPT_ENABLE_MASK 0x0008L |
|---|
| 67194 | #define BIFPLR1_0_PCIE_DPC_CNTL__DPC_ERR_COR_ENABLE_MASK 0x0010L |
|---|
| 67195 | #define BIFPLR1_0_PCIE_DPC_CNTL__POISONED_TLP_EGRESS_BLOCKING_ENABLE_MASK 0x0020L |
|---|
| 67196 | #define BIFPLR1_0_PCIE_DPC_CNTL__DPC_SOFTWARE_TRIGGER_MASK 0x0040L |
|---|
| 67197 | #define BIFPLR1_0_PCIE_DPC_CNTL__DL_ACTIVE_ERR_COR_ENABLE_MASK 0x0080L |
|---|
| 67198 | #define BIFPLR1_0_PCIE_DPC_CNTL__DPC_SIG_SFW_ENABLE_MASK 0x0100L |
|---|
| 67199 | //BIFPLR1_0_PCIE_DPC_STATUS |
|---|
| 67200 | #define BIFPLR1_0_PCIE_DPC_STATUS__DPC_TRIGGER_STATUS__SHIFT 0x0 |
|---|
| 67201 | #define BIFPLR1_0_PCIE_DPC_STATUS__DPC_TRIGGER_REASON__SHIFT 0x1 |
|---|
| 67202 | #define BIFPLR1_0_PCIE_DPC_STATUS__DPC_INTERRUPT_STATUS__SHIFT 0x3 |
|---|
| 67203 | #define BIFPLR1_0_PCIE_DPC_STATUS__DPC_RP_BUSY__SHIFT 0x4 |
|---|
| 67204 | #define BIFPLR1_0_PCIE_DPC_STATUS__DPC_TRIGGER_REASON_EXTENSION__SHIFT 0x5 |
|---|
| 67205 | #define BIFPLR1_0_PCIE_DPC_STATUS__RP_PIO_FIRST_ERROR_POINTER__SHIFT 0x8 |
|---|
| 67206 | #define BIFPLR1_0_PCIE_DPC_STATUS__DPC_TRIGGER_STATUS_MASK 0x0001L |
|---|
| 67207 | #define BIFPLR1_0_PCIE_DPC_STATUS__DPC_TRIGGER_REASON_MASK 0x0006L |
|---|
| 67208 | #define BIFPLR1_0_PCIE_DPC_STATUS__DPC_INTERRUPT_STATUS_MASK 0x0008L |
|---|
| 67209 | #define BIFPLR1_0_PCIE_DPC_STATUS__DPC_RP_BUSY_MASK 0x0010L |
|---|
| 67210 | #define BIFPLR1_0_PCIE_DPC_STATUS__DPC_TRIGGER_REASON_EXTENSION_MASK 0x0060L |
|---|
| 67211 | #define BIFPLR1_0_PCIE_DPC_STATUS__RP_PIO_FIRST_ERROR_POINTER_MASK 0x1F00L |
|---|
| 67212 | //BIFPLR1_0_PCIE_DPC_ERROR_SOURCE_ID |
|---|
| 67213 | #define BIFPLR1_0_PCIE_DPC_ERROR_SOURCE_ID__DPC_ERROR_SOURCE_ID__SHIFT 0x0 |
|---|
| 67214 | #define BIFPLR1_0_PCIE_DPC_ERROR_SOURCE_ID__DPC_ERROR_SOURCE_ID_MASK 0xFFFFL |
|---|
| 67215 | //BIFPLR1_0_PCIE_RP_PIO_STATUS |
|---|
| 67216 | #define BIFPLR1_0_PCIE_RP_PIO_STATUS__CFG_UR_CPL__SHIFT 0x0 |
|---|
| 67217 | #define BIFPLR1_0_PCIE_RP_PIO_STATUS__CFG_CA_CPL__SHIFT 0x1 |
|---|
| 67218 | #define BIFPLR1_0_PCIE_RP_PIO_STATUS__CFG_CTO__SHIFT 0x2 |
|---|
| 67219 | #define BIFPLR1_0_PCIE_RP_PIO_STATUS__IO_UR_CPL__SHIFT 0x8 |
|---|
| 67220 | #define BIFPLR1_0_PCIE_RP_PIO_STATUS__IO_CA_CPL__SHIFT 0x9 |
|---|
| 67221 | #define BIFPLR1_0_PCIE_RP_PIO_STATUS__IO_CTO__SHIFT 0xa |
|---|
| 67222 | #define BIFPLR1_0_PCIE_RP_PIO_STATUS__MEM_UR_CPL__SHIFT 0x10 |
|---|
| 67223 | #define BIFPLR1_0_PCIE_RP_PIO_STATUS__MEM_CA_CPL__SHIFT 0x11 |
|---|
| 67224 | #define BIFPLR1_0_PCIE_RP_PIO_STATUS__MEM_CTO__SHIFT 0x12 |
|---|
| 67225 | #define BIFPLR1_0_PCIE_RP_PIO_STATUS__CFG_UR_CPL_MASK 0x00000001L |
|---|
| 67226 | #define BIFPLR1_0_PCIE_RP_PIO_STATUS__CFG_CA_CPL_MASK 0x00000002L |
|---|
| 67227 | #define BIFPLR1_0_PCIE_RP_PIO_STATUS__CFG_CTO_MASK 0x00000004L |
|---|
| 67228 | #define BIFPLR1_0_PCIE_RP_PIO_STATUS__IO_UR_CPL_MASK 0x00000100L |
|---|
| 67229 | #define BIFPLR1_0_PCIE_RP_PIO_STATUS__IO_CA_CPL_MASK 0x00000200L |
|---|
| 67230 | #define BIFPLR1_0_PCIE_RP_PIO_STATUS__IO_CTO_MASK 0x00000400L |
|---|
| 67231 | #define BIFPLR1_0_PCIE_RP_PIO_STATUS__MEM_UR_CPL_MASK 0x00010000L |
|---|
| 67232 | #define BIFPLR1_0_PCIE_RP_PIO_STATUS__MEM_CA_CPL_MASK 0x00020000L |
|---|
| 67233 | #define BIFPLR1_0_PCIE_RP_PIO_STATUS__MEM_CTO_MASK 0x00040000L |
|---|
| 67234 | //BIFPLR1_0_PCIE_RP_PIO_MASK |
|---|
| 67235 | #define BIFPLR1_0_PCIE_RP_PIO_MASK__CFG_UR_CPL__SHIFT 0x0 |
|---|
| 67236 | #define BIFPLR1_0_PCIE_RP_PIO_MASK__CFG_CA_CPL__SHIFT 0x1 |
|---|
| 67237 | #define BIFPLR1_0_PCIE_RP_PIO_MASK__CFG_CTO__SHIFT 0x2 |
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| 67238 | #define BIFPLR1_0_PCIE_RP_PIO_MASK__IO_UR_CPL__SHIFT 0x8 |
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| 67239 | #define BIFPLR1_0_PCIE_RP_PIO_MASK__IO_CA_CPL__SHIFT 0x9 |
|---|
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|---|
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|---|
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| 68482 | #define BIFPLR1_0_LINK_STATUS_32GT__RECEIVED_ENHANCED_LINK_BEHAVIOUR_CONTROL_MASK 0x000000C0L |
|---|
| 68483 | #define BIFPLR1_0_LINK_STATUS_32GT__TRANSMITTER_PRECODING_ON_MASK 0x00000100L |
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| 68484 | #define BIFPLR1_0_LINK_STATUS_32GT__TRANSMITTER_PRECODE_REQUEST_MASK 0x00000200L |
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| 68485 | #define BIFPLR1_0_LINK_STATUS_32GT__NO_EQUALIZATION_NEEDED_RECEIVED_MASK 0x00000400L |
|---|
| 68486 | |
|---|
| 68487 | |
|---|
| 68488 | // addressBlock: nbio_pcie0_bifplr2_cfgdecp |
|---|
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|---|
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| 68491 | #define BIFPLR2_0_VENDOR_ID__VENDOR_ID_MASK 0xFFFFL |
|---|
| 68492 | //BIFPLR2_0_DEVICE_ID |
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| 68493 | #define BIFPLR2_0_DEVICE_ID__DEVICE_ID__SHIFT 0x0 |
|---|
| 68494 | #define BIFPLR2_0_DEVICE_ID__DEVICE_ID_MASK 0xFFFFL |
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| 68496 | #define BIFPLR2_0_COMMAND__IO_ACCESS_EN__SHIFT 0x0 |
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| 68500 | #define BIFPLR2_0_COMMAND__MEM_WRITE_INVALIDATE_EN__SHIFT 0x4 |
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| 68501 | #define BIFPLR2_0_COMMAND__PAL_SNOOP_EN__SHIFT 0x5 |
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| 68502 | #define BIFPLR2_0_COMMAND__PARITY_ERROR_RESPONSE__SHIFT 0x6 |
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| 68505 | #define BIFPLR2_0_COMMAND__FAST_B2B_EN__SHIFT 0x9 |
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| 68506 | #define BIFPLR2_0_COMMAND__INT_DIS__SHIFT 0xa |
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| 68507 | #define BIFPLR2_0_COMMAND__IO_ACCESS_EN_MASK 0x0001L |
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| 68508 | #define BIFPLR2_0_COMMAND__MEM_ACCESS_EN_MASK 0x0002L |
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| 68509 | #define BIFPLR2_0_COMMAND__BUS_MASTER_EN_MASK 0x0004L |
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| 68510 | #define BIFPLR2_0_COMMAND__SPECIAL_CYCLE_EN_MASK 0x0008L |
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| 68511 | #define BIFPLR2_0_COMMAND__MEM_WRITE_INVALIDATE_EN_MASK 0x0010L |
|---|
| 68512 | #define BIFPLR2_0_COMMAND__PAL_SNOOP_EN_MASK 0x0020L |
|---|
| 68513 | #define BIFPLR2_0_COMMAND__PARITY_ERROR_RESPONSE_MASK 0x0040L |
|---|
| 68514 | #define BIFPLR2_0_COMMAND__AD_STEPPING_MASK 0x0080L |
|---|
| 68515 | #define BIFPLR2_0_COMMAND__SERR_EN_MASK 0x0100L |
|---|
| 68516 | #define BIFPLR2_0_COMMAND__FAST_B2B_EN_MASK 0x0200L |
|---|
| 68517 | #define BIFPLR2_0_COMMAND__INT_DIS_MASK 0x0400L |
|---|
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|---|
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|---|
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|---|
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|---|
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| 68530 | #define BIFPLR2_0_STATUS__PARITY_ERROR_DETECTED__SHIFT 0xf |
|---|
| 68531 | #define BIFPLR2_0_STATUS__IMMEDIATE_READINESS_MASK 0x0001L |
|---|
| 68532 | #define BIFPLR2_0_STATUS__INT_STATUS_MASK 0x0008L |
|---|
| 68533 | #define BIFPLR2_0_STATUS__CAP_LIST_MASK 0x0010L |
|---|
| 68534 | #define BIFPLR2_0_STATUS__PCI_66_CAP_MASK 0x0020L |
|---|
| 68535 | #define BIFPLR2_0_STATUS__FAST_BACK_CAPABLE_MASK 0x0080L |
|---|
| 68536 | #define BIFPLR2_0_STATUS__MASTER_DATA_PARITY_ERROR_MASK 0x0100L |
|---|
| 68537 | #define BIFPLR2_0_STATUS__DEVSEL_TIMING_MASK 0x0600L |
|---|
| 68538 | #define BIFPLR2_0_STATUS__SIGNAL_TARGET_ABORT_MASK 0x0800L |
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| 68539 | #define BIFPLR2_0_STATUS__RECEIVED_TARGET_ABORT_MASK 0x1000L |
|---|
| 68540 | #define BIFPLR2_0_STATUS__RECEIVED_MASTER_ABORT_MASK 0x2000L |
|---|
| 68541 | #define BIFPLR2_0_STATUS__SIGNALED_SYSTEM_ERROR_MASK 0x4000L |
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| 68542 | #define BIFPLR2_0_STATUS__PARITY_ERROR_DETECTED_MASK 0x8000L |
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|---|
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|---|
| 68547 | #define BIFPLR2_0_REVISION_ID__MAJOR_REV_ID_MASK 0xF0L |
|---|
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|---|
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|---|
| 68550 | #define BIFPLR2_0_PROG_INTERFACE__PROG_INTERFACE_MASK 0xFFL |
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|---|
| 68552 | #define BIFPLR2_0_SUB_CLASS__SUB_CLASS__SHIFT 0x0 |
|---|
| 68553 | #define BIFPLR2_0_SUB_CLASS__SUB_CLASS_MASK 0xFFL |
|---|
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|---|
| 68555 | #define BIFPLR2_0_BASE_CLASS__BASE_CLASS__SHIFT 0x0 |
|---|
| 68556 | #define BIFPLR2_0_BASE_CLASS__BASE_CLASS_MASK 0xFFL |
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| 68557 | //BIFPLR2_0_CACHE_LINE |
|---|
| 68558 | #define BIFPLR2_0_CACHE_LINE__CACHE_LINE_SIZE__SHIFT 0x0 |
|---|
| 68559 | #define BIFPLR2_0_CACHE_LINE__CACHE_LINE_SIZE_MASK 0xFFL |
|---|
| 68560 | //BIFPLR2_0_LATENCY |
|---|
| 68561 | #define BIFPLR2_0_LATENCY__LATENCY_TIMER__SHIFT 0x0 |
|---|
| 68562 | #define BIFPLR2_0_LATENCY__LATENCY_TIMER_MASK 0xFFL |
|---|
| 68563 | //BIFPLR2_0_HEADER |
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|---|
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|---|
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|---|
| 68568 | //BIFPLR2_0_BIST |
|---|
| 68569 | #define BIFPLR2_0_BIST__BIST_COMP__SHIFT 0x0 |
|---|
| 68570 | #define BIFPLR2_0_BIST__BIST_STRT__SHIFT 0x6 |
|---|
| 68571 | #define BIFPLR2_0_BIST__BIST_CAP__SHIFT 0x7 |
|---|
| 68572 | #define BIFPLR2_0_BIST__BIST_COMP_MASK 0x0FL |
|---|
| 68573 | #define BIFPLR2_0_BIST__BIST_STRT_MASK 0x40L |
|---|
| 68574 | #define BIFPLR2_0_BIST__BIST_CAP_MASK 0x80L |
|---|
| 68575 | //BIFPLR2_0_SUB_BUS_NUMBER_LATENCY |
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| 68578 | #define BIFPLR2_0_SUB_BUS_NUMBER_LATENCY__SUB_BUS_NUM__SHIFT 0x10 |
|---|
| 68579 | #define BIFPLR2_0_SUB_BUS_NUMBER_LATENCY__SECONDARY_LATENCY_TIMER__SHIFT 0x18 |
|---|
| 68580 | #define BIFPLR2_0_SUB_BUS_NUMBER_LATENCY__PRIMARY_BUS_MASK 0x000000FFL |
|---|
| 68581 | #define BIFPLR2_0_SUB_BUS_NUMBER_LATENCY__SECONDARY_BUS_MASK 0x0000FF00L |
|---|
| 68582 | #define BIFPLR2_0_SUB_BUS_NUMBER_LATENCY__SUB_BUS_NUM_MASK 0x00FF0000L |
|---|
| 68583 | #define BIFPLR2_0_SUB_BUS_NUMBER_LATENCY__SECONDARY_LATENCY_TIMER_MASK 0xFF000000L |
|---|
| 68584 | //BIFPLR2_0_IO_BASE_LIMIT |
|---|
| 68585 | #define BIFPLR2_0_IO_BASE_LIMIT__IO_BASE_TYPE__SHIFT 0x0 |
|---|
| 68586 | #define BIFPLR2_0_IO_BASE_LIMIT__IO_BASE__SHIFT 0x4 |
|---|
| 68587 | #define BIFPLR2_0_IO_BASE_LIMIT__IO_LIMIT_TYPE__SHIFT 0x8 |
|---|
| 68588 | #define BIFPLR2_0_IO_BASE_LIMIT__IO_LIMIT__SHIFT 0xc |
|---|
| 68589 | #define BIFPLR2_0_IO_BASE_LIMIT__IO_BASE_TYPE_MASK 0x000FL |
|---|
| 68590 | #define BIFPLR2_0_IO_BASE_LIMIT__IO_BASE_MASK 0x00F0L |
|---|
| 68591 | #define BIFPLR2_0_IO_BASE_LIMIT__IO_LIMIT_TYPE_MASK 0x0F00L |
|---|
| 68592 | #define BIFPLR2_0_IO_BASE_LIMIT__IO_LIMIT_MASK 0xF000L |
|---|
| 68593 | //BIFPLR2_0_SECONDARY_STATUS |
|---|
| 68594 | #define BIFPLR2_0_SECONDARY_STATUS__PCI_66_CAP__SHIFT 0x5 |
|---|
| 68595 | #define BIFPLR2_0_SECONDARY_STATUS__FAST_BACK_CAPABLE__SHIFT 0x7 |
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| 68596 | #define BIFPLR2_0_SECONDARY_STATUS__MASTER_DATA_PARITY_ERROR__SHIFT 0x8 |
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|---|
| 68599 | #define BIFPLR2_0_SECONDARY_STATUS__RECEIVED_TARGET_ABORT__SHIFT 0xc |
|---|
| 68600 | #define BIFPLR2_0_SECONDARY_STATUS__RECEIVED_MASTER_ABORT__SHIFT 0xd |
|---|
| 68601 | #define BIFPLR2_0_SECONDARY_STATUS__RECEIVED_SYSTEM_ERROR__SHIFT 0xe |
|---|
| 68602 | #define BIFPLR2_0_SECONDARY_STATUS__PARITY_ERROR_DETECTED__SHIFT 0xf |
|---|
| 68603 | #define BIFPLR2_0_SECONDARY_STATUS__PCI_66_CAP_MASK 0x0020L |
|---|
| 68604 | #define BIFPLR2_0_SECONDARY_STATUS__FAST_BACK_CAPABLE_MASK 0x0080L |
|---|
| 68605 | #define BIFPLR2_0_SECONDARY_STATUS__MASTER_DATA_PARITY_ERROR_MASK 0x0100L |
|---|
| 68606 | #define BIFPLR2_0_SECONDARY_STATUS__DEVSEL_TIMING_MASK 0x0600L |
|---|
| 68607 | #define BIFPLR2_0_SECONDARY_STATUS__SIGNAL_TARGET_ABORT_MASK 0x0800L |
|---|
| 68608 | #define BIFPLR2_0_SECONDARY_STATUS__RECEIVED_TARGET_ABORT_MASK 0x1000L |
|---|
| 68609 | #define BIFPLR2_0_SECONDARY_STATUS__RECEIVED_MASTER_ABORT_MASK 0x2000L |
|---|
| 68610 | #define BIFPLR2_0_SECONDARY_STATUS__RECEIVED_SYSTEM_ERROR_MASK 0x4000L |
|---|
| 68611 | #define BIFPLR2_0_SECONDARY_STATUS__PARITY_ERROR_DETECTED_MASK 0x8000L |
|---|
| 68612 | //BIFPLR2_0_MEM_BASE_LIMIT |
|---|
| 68613 | #define BIFPLR2_0_MEM_BASE_LIMIT__MEM_BASE_TYPE__SHIFT 0x0 |
|---|
| 68614 | #define BIFPLR2_0_MEM_BASE_LIMIT__MEM_BASE_31_20__SHIFT 0x4 |
|---|
| 68615 | #define BIFPLR2_0_MEM_BASE_LIMIT__MEM_LIMIT_TYPE__SHIFT 0x10 |
|---|
| 68616 | #define BIFPLR2_0_MEM_BASE_LIMIT__MEM_LIMIT_31_20__SHIFT 0x14 |
|---|
| 68617 | #define BIFPLR2_0_MEM_BASE_LIMIT__MEM_BASE_TYPE_MASK 0x0000000FL |
|---|
| 68618 | #define BIFPLR2_0_MEM_BASE_LIMIT__MEM_BASE_31_20_MASK 0x0000FFF0L |
|---|
| 68619 | #define BIFPLR2_0_MEM_BASE_LIMIT__MEM_LIMIT_TYPE_MASK 0x000F0000L |
|---|
| 68620 | #define BIFPLR2_0_MEM_BASE_LIMIT__MEM_LIMIT_31_20_MASK 0xFFF00000L |
|---|
| 68621 | //BIFPLR2_0_PREF_BASE_LIMIT |
|---|
| 68622 | #define BIFPLR2_0_PREF_BASE_LIMIT__PREF_MEM_BASE_TYPE__SHIFT 0x0 |
|---|
| 68623 | #define BIFPLR2_0_PREF_BASE_LIMIT__PREF_MEM_BASE_31_20__SHIFT 0x4 |
|---|
| 68624 | #define BIFPLR2_0_PREF_BASE_LIMIT__PREF_MEM_LIMIT_TYPE__SHIFT 0x10 |
|---|
| 68625 | #define BIFPLR2_0_PREF_BASE_LIMIT__PREF_MEM_LIMIT_31_20__SHIFT 0x14 |
|---|
| 68626 | #define BIFPLR2_0_PREF_BASE_LIMIT__PREF_MEM_BASE_TYPE_MASK 0x0000000FL |
|---|
| 68627 | #define BIFPLR2_0_PREF_BASE_LIMIT__PREF_MEM_BASE_31_20_MASK 0x0000FFF0L |
|---|
| 68628 | #define BIFPLR2_0_PREF_BASE_LIMIT__PREF_MEM_LIMIT_TYPE_MASK 0x000F0000L |
|---|
| 68629 | #define BIFPLR2_0_PREF_BASE_LIMIT__PREF_MEM_LIMIT_31_20_MASK 0xFFF00000L |
|---|
| 68630 | //BIFPLR2_0_PREF_BASE_UPPER |
|---|
| 68631 | #define BIFPLR2_0_PREF_BASE_UPPER__PREF_BASE_UPPER__SHIFT 0x0 |
|---|
| 68632 | #define BIFPLR2_0_PREF_BASE_UPPER__PREF_BASE_UPPER_MASK 0xFFFFFFFFL |
|---|
| 68633 | //BIFPLR2_0_PREF_LIMIT_UPPER |
|---|
| 68634 | #define BIFPLR2_0_PREF_LIMIT_UPPER__PREF_LIMIT_UPPER__SHIFT 0x0 |
|---|
| 68635 | #define BIFPLR2_0_PREF_LIMIT_UPPER__PREF_LIMIT_UPPER_MASK 0xFFFFFFFFL |
|---|
| 68636 | //BIFPLR2_0_IO_BASE_LIMIT_HI |
|---|
| 68637 | #define BIFPLR2_0_IO_BASE_LIMIT_HI__IO_BASE_31_16__SHIFT 0x0 |
|---|
| 68638 | #define BIFPLR2_0_IO_BASE_LIMIT_HI__IO_LIMIT_31_16__SHIFT 0x10 |
|---|
| 68639 | #define BIFPLR2_0_IO_BASE_LIMIT_HI__IO_BASE_31_16_MASK 0x0000FFFFL |
|---|
| 68640 | #define BIFPLR2_0_IO_BASE_LIMIT_HI__IO_LIMIT_31_16_MASK 0xFFFF0000L |
|---|
| 68641 | //BIFPLR2_0_CAP_PTR |
|---|
| 68642 | #define BIFPLR2_0_CAP_PTR__CAP_PTR__SHIFT 0x0 |
|---|
| 68643 | #define BIFPLR2_0_CAP_PTR__CAP_PTR_MASK 0xFFL |
|---|
| 68644 | //BIFPLR2_0_ROM_BASE_ADDR |
|---|
| 68645 | #define BIFPLR2_0_ROM_BASE_ADDR__ROM_ENABLE__SHIFT 0x0 |
|---|
| 68646 | #define BIFPLR2_0_ROM_BASE_ADDR__ROM_VALIDATION_STATUS__SHIFT 0x1 |
|---|
| 68647 | #define BIFPLR2_0_ROM_BASE_ADDR__ROM_VALIDATION_DETAILS__SHIFT 0x4 |
|---|
| 68648 | #define BIFPLR2_0_ROM_BASE_ADDR__BASE_ADDR__SHIFT 0xb |
|---|
| 68649 | #define BIFPLR2_0_ROM_BASE_ADDR__ROM_ENABLE_MASK 0x00000001L |
|---|
| 68650 | #define BIFPLR2_0_ROM_BASE_ADDR__ROM_VALIDATION_STATUS_MASK 0x0000000EL |
|---|
| 68651 | #define BIFPLR2_0_ROM_BASE_ADDR__ROM_VALIDATION_DETAILS_MASK 0x000000F0L |
|---|
| 68652 | #define BIFPLR2_0_ROM_BASE_ADDR__BASE_ADDR_MASK 0xFFFFF800L |
|---|
| 68653 | //BIFPLR2_0_INTERRUPT_LINE |
|---|
| 68654 | #define BIFPLR2_0_INTERRUPT_LINE__INTERRUPT_LINE__SHIFT 0x0 |
|---|
| 68655 | #define BIFPLR2_0_INTERRUPT_LINE__INTERRUPT_LINE_MASK 0xFFL |
|---|
| 68656 | //BIFPLR2_0_INTERRUPT_PIN |
|---|
| 68657 | #define BIFPLR2_0_INTERRUPT_PIN__INTERRUPT_PIN__SHIFT 0x0 |
|---|
| 68658 | #define BIFPLR2_0_INTERRUPT_PIN__INTERRUPT_PIN_MASK 0xFFL |
|---|
| 68659 | //BIFPLR2_0_EXT_BRIDGE_CNTL |
|---|
| 68660 | #define BIFPLR2_0_EXT_BRIDGE_CNTL__IO_PORT_80_EN__SHIFT 0x0 |
|---|
| 68661 | #define BIFPLR2_0_EXT_BRIDGE_CNTL__IO_PORT_80_EN_MASK 0x01L |
|---|
| 68662 | //BIFPLR2_0_VENDOR_CAP_LIST |
|---|
| 68663 | #define BIFPLR2_0_VENDOR_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 68664 | #define BIFPLR2_0_VENDOR_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
|---|
| 68665 | #define BIFPLR2_0_VENDOR_CAP_LIST__LENGTH__SHIFT 0x10 |
|---|
| 68666 | #define BIFPLR2_0_VENDOR_CAP_LIST__CAP_ID_MASK 0x000000FFL |
|---|
| 68667 | #define BIFPLR2_0_VENDOR_CAP_LIST__NEXT_PTR_MASK 0x0000FF00L |
|---|
| 68668 | #define BIFPLR2_0_VENDOR_CAP_LIST__LENGTH_MASK 0x00FF0000L |
|---|
| 68669 | //BIFPLR2_0_ADAPTER_ID_W |
|---|
| 68670 | #define BIFPLR2_0_ADAPTER_ID_W__SUBSYSTEM_VENDOR_ID__SHIFT 0x0 |
|---|
| 68671 | #define BIFPLR2_0_ADAPTER_ID_W__SUBSYSTEM_ID__SHIFT 0x10 |
|---|
| 68672 | #define BIFPLR2_0_ADAPTER_ID_W__SUBSYSTEM_VENDOR_ID_MASK 0x0000FFFFL |
|---|
| 68673 | #define BIFPLR2_0_ADAPTER_ID_W__SUBSYSTEM_ID_MASK 0xFFFF0000L |
|---|
| 68674 | //BIFPLR2_0_PMI_CAP_LIST |
|---|
| 68675 | #define BIFPLR2_0_PMI_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 68676 | #define BIFPLR2_0_PMI_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
|---|
| 68677 | #define BIFPLR2_0_PMI_CAP_LIST__CAP_ID_MASK 0x00FFL |
|---|
| 68678 | #define BIFPLR2_0_PMI_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
|---|
| 68679 | //BIFPLR2_0_PMI_CAP |
|---|
| 68680 | #define BIFPLR2_0_PMI_CAP__VERSION__SHIFT 0x0 |
|---|
| 68681 | #define BIFPLR2_0_PMI_CAP__PME_CLOCK__SHIFT 0x3 |
|---|
| 68682 | #define BIFPLR2_0_PMI_CAP__IMMEDIATE_READINESS_ON_RETURN_TO_D0__SHIFT 0x4 |
|---|
| 68683 | #define BIFPLR2_0_PMI_CAP__DEV_SPECIFIC_INIT__SHIFT 0x5 |
|---|
| 68684 | #define BIFPLR2_0_PMI_CAP__AUX_CURRENT__SHIFT 0x6 |
|---|
| 68685 | #define BIFPLR2_0_PMI_CAP__D1_SUPPORT__SHIFT 0x9 |
|---|
| 68686 | #define BIFPLR2_0_PMI_CAP__D2_SUPPORT__SHIFT 0xa |
|---|
| 68687 | #define BIFPLR2_0_PMI_CAP__PME_SUPPORT__SHIFT 0xb |
|---|
| 68688 | #define BIFPLR2_0_PMI_CAP__VERSION_MASK 0x0007L |
|---|
| 68689 | #define BIFPLR2_0_PMI_CAP__PME_CLOCK_MASK 0x0008L |
|---|
| 68690 | #define BIFPLR2_0_PMI_CAP__IMMEDIATE_READINESS_ON_RETURN_TO_D0_MASK 0x0010L |
|---|
| 68691 | #define BIFPLR2_0_PMI_CAP__DEV_SPECIFIC_INIT_MASK 0x0020L |
|---|
| 68692 | #define BIFPLR2_0_PMI_CAP__AUX_CURRENT_MASK 0x01C0L |
|---|
| 68693 | #define BIFPLR2_0_PMI_CAP__D1_SUPPORT_MASK 0x0200L |
|---|
| 68694 | #define BIFPLR2_0_PMI_CAP__D2_SUPPORT_MASK 0x0400L |
|---|
| 68695 | #define BIFPLR2_0_PMI_CAP__PME_SUPPORT_MASK 0xF800L |
|---|
| 68696 | //BIFPLR2_0_PMI_STATUS_CNTL |
|---|
| 68697 | #define BIFPLR2_0_PMI_STATUS_CNTL__POWER_STATE__SHIFT 0x0 |
|---|
| 68698 | #define BIFPLR2_0_PMI_STATUS_CNTL__NO_SOFT_RESET__SHIFT 0x3 |
|---|
| 68699 | #define BIFPLR2_0_PMI_STATUS_CNTL__PME_EN__SHIFT 0x8 |
|---|
| 68700 | #define BIFPLR2_0_PMI_STATUS_CNTL__DATA_SELECT__SHIFT 0x9 |
|---|
| 68701 | #define BIFPLR2_0_PMI_STATUS_CNTL__DATA_SCALE__SHIFT 0xd |
|---|
| 68702 | #define BIFPLR2_0_PMI_STATUS_CNTL__PME_STATUS__SHIFT 0xf |
|---|
| 68703 | #define BIFPLR2_0_PMI_STATUS_CNTL__B2_B3_SUPPORT__SHIFT 0x16 |
|---|
| 68704 | #define BIFPLR2_0_PMI_STATUS_CNTL__BUS_PWR_EN__SHIFT 0x17 |
|---|
| 68705 | #define BIFPLR2_0_PMI_STATUS_CNTL__PMI_DATA__SHIFT 0x18 |
|---|
| 68706 | #define BIFPLR2_0_PMI_STATUS_CNTL__POWER_STATE_MASK 0x00000003L |
|---|
| 68707 | #define BIFPLR2_0_PMI_STATUS_CNTL__NO_SOFT_RESET_MASK 0x00000008L |
|---|
| 68708 | #define BIFPLR2_0_PMI_STATUS_CNTL__PME_EN_MASK 0x00000100L |
|---|
| 68709 | #define BIFPLR2_0_PMI_STATUS_CNTL__DATA_SELECT_MASK 0x00001E00L |
|---|
| 68710 | #define BIFPLR2_0_PMI_STATUS_CNTL__DATA_SCALE_MASK 0x00006000L |
|---|
| 68711 | #define BIFPLR2_0_PMI_STATUS_CNTL__PME_STATUS_MASK 0x00008000L |
|---|
| 68712 | #define BIFPLR2_0_PMI_STATUS_CNTL__B2_B3_SUPPORT_MASK 0x00400000L |
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| 68713 | #define BIFPLR2_0_PMI_STATUS_CNTL__BUS_PWR_EN_MASK 0x00800000L |
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| 68714 | #define BIFPLR2_0_PMI_STATUS_CNTL__PMI_DATA_MASK 0xFF000000L |
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|---|
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|---|
| 68770 | #define BIFPLR2_0_DEVICE_CNTL__PHANTOM_FUNC_EN_MASK 0x0200L |
|---|
| 68771 | #define BIFPLR2_0_DEVICE_CNTL__AUX_POWER_PM_EN_MASK 0x0400L |
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| 68772 | #define BIFPLR2_0_DEVICE_CNTL__NO_SNOOP_EN_MASK 0x0800L |
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| 68773 | #define BIFPLR2_0_DEVICE_CNTL__MAX_READ_REQUEST_SIZE_MASK 0x7000L |
|---|
| 68774 | #define BIFPLR2_0_DEVICE_CNTL__BRIDGE_CFG_RETRY_EN_MASK 0x8000L |
|---|
| 68775 | //BIFPLR2_0_DEVICE_STATUS |
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| 68783 | #define BIFPLR2_0_DEVICE_STATUS__CORR_ERR_MASK 0x0001L |
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| 68787 | #define BIFPLR2_0_DEVICE_STATUS__AUX_PWR_MASK 0x0010L |
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| 68788 | #define BIFPLR2_0_DEVICE_STATUS__TRANSACTIONS_PEND_MASK 0x0020L |
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| 68789 | #define BIFPLR2_0_DEVICE_STATUS__EMER_POWER_REDUCTION_DETECTED_MASK 0x0040L |
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| 68790 | //BIFPLR2_0_LINK_CAP |
|---|
| 68791 | #define BIFPLR2_0_LINK_CAP__LINK_SPEED__SHIFT 0x0 |
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| 68798 | #define BIFPLR2_0_LINK_CAP__DL_ACTIVE_REPORTING_CAPABLE__SHIFT 0x14 |
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| 68799 | #define BIFPLR2_0_LINK_CAP__LINK_BW_NOTIFICATION_CAP__SHIFT 0x15 |
|---|
| 68800 | #define BIFPLR2_0_LINK_CAP__ASPM_OPTIONALITY_COMPLIANCE__SHIFT 0x16 |
|---|
| 68801 | #define BIFPLR2_0_LINK_CAP__PORT_NUMBER__SHIFT 0x18 |
|---|
| 68802 | #define BIFPLR2_0_LINK_CAP__LINK_SPEED_MASK 0x0000000FL |
|---|
| 68803 | #define BIFPLR2_0_LINK_CAP__LINK_WIDTH_MASK 0x000003F0L |
|---|
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|---|
| 68805 | #define BIFPLR2_0_LINK_CAP__L0S_EXIT_LATENCY_MASK 0x00007000L |
|---|
| 68806 | #define BIFPLR2_0_LINK_CAP__L1_EXIT_LATENCY_MASK 0x00038000L |
|---|
| 68807 | #define BIFPLR2_0_LINK_CAP__CLOCK_POWER_MANAGEMENT_MASK 0x00040000L |
|---|
| 68808 | #define BIFPLR2_0_LINK_CAP__SURPRISE_DOWN_ERR_REPORTING_MASK 0x00080000L |
|---|
| 68809 | #define BIFPLR2_0_LINK_CAP__DL_ACTIVE_REPORTING_CAPABLE_MASK 0x00100000L |
|---|
| 68810 | #define BIFPLR2_0_LINK_CAP__LINK_BW_NOTIFICATION_CAP_MASK 0x00200000L |
|---|
| 68811 | #define BIFPLR2_0_LINK_CAP__ASPM_OPTIONALITY_COMPLIANCE_MASK 0x00400000L |
|---|
| 68812 | #define BIFPLR2_0_LINK_CAP__PORT_NUMBER_MASK 0xFF000000L |
|---|
| 68813 | //BIFPLR2_0_LINK_CNTL |
|---|
| 68814 | #define BIFPLR2_0_LINK_CNTL__PM_CONTROL__SHIFT 0x0 |
|---|
| 68815 | #define BIFPLR2_0_LINK_CNTL__PTM_PROP_DELAY_ADAPT_INTER_B__SHIFT 0x2 |
|---|
| 68816 | #define BIFPLR2_0_LINK_CNTL__READ_CPL_BOUNDARY__SHIFT 0x3 |
|---|
| 68817 | #define BIFPLR2_0_LINK_CNTL__LINK_DIS__SHIFT 0x4 |
|---|
| 68818 | #define BIFPLR2_0_LINK_CNTL__RETRAIN_LINK__SHIFT 0x5 |
|---|
| 68819 | #define BIFPLR2_0_LINK_CNTL__COMMON_CLOCK_CFG__SHIFT 0x6 |
|---|
| 68820 | #define BIFPLR2_0_LINK_CNTL__EXTENDED_SYNC__SHIFT 0x7 |
|---|
| 68821 | #define BIFPLR2_0_LINK_CNTL__CLOCK_POWER_MANAGEMENT_EN__SHIFT 0x8 |
|---|
| 68822 | #define BIFPLR2_0_LINK_CNTL__HW_AUTONOMOUS_WIDTH_DISABLE__SHIFT 0x9 |
|---|
| 68823 | #define BIFPLR2_0_LINK_CNTL__LINK_BW_MANAGEMENT_INT_EN__SHIFT 0xa |
|---|
| 68824 | #define BIFPLR2_0_LINK_CNTL__LINK_AUTONOMOUS_BW_INT_EN__SHIFT 0xb |
|---|
| 68825 | #define BIFPLR2_0_LINK_CNTL__DRS_SIGNALING_CONTROL__SHIFT 0xe |
|---|
| 68826 | #define BIFPLR2_0_LINK_CNTL__PM_CONTROL_MASK 0x0003L |
|---|
| 68827 | #define BIFPLR2_0_LINK_CNTL__PTM_PROP_DELAY_ADAPT_INTER_B_MASK 0x0004L |
|---|
| 68828 | #define BIFPLR2_0_LINK_CNTL__READ_CPL_BOUNDARY_MASK 0x0008L |
|---|
| 68829 | #define BIFPLR2_0_LINK_CNTL__LINK_DIS_MASK 0x0010L |
|---|
| 68830 | #define BIFPLR2_0_LINK_CNTL__RETRAIN_LINK_MASK 0x0020L |
|---|
| 68831 | #define BIFPLR2_0_LINK_CNTL__COMMON_CLOCK_CFG_MASK 0x0040L |
|---|
| 68832 | #define BIFPLR2_0_LINK_CNTL__EXTENDED_SYNC_MASK 0x0080L |
|---|
| 68833 | #define BIFPLR2_0_LINK_CNTL__CLOCK_POWER_MANAGEMENT_EN_MASK 0x0100L |
|---|
| 68834 | #define BIFPLR2_0_LINK_CNTL__HW_AUTONOMOUS_WIDTH_DISABLE_MASK 0x0200L |
|---|
| 68835 | #define BIFPLR2_0_LINK_CNTL__LINK_BW_MANAGEMENT_INT_EN_MASK 0x0400L |
|---|
| 68836 | #define BIFPLR2_0_LINK_CNTL__LINK_AUTONOMOUS_BW_INT_EN_MASK 0x0800L |
|---|
| 68837 | #define BIFPLR2_0_LINK_CNTL__DRS_SIGNALING_CONTROL_MASK 0xC000L |
|---|
| 68838 | //BIFPLR2_0_LINK_STATUS |
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| 68844 | #define BIFPLR2_0_LINK_STATUS__LINK_BW_MANAGEMENT_STATUS__SHIFT 0xe |
|---|
| 68845 | #define BIFPLR2_0_LINK_STATUS__LINK_AUTONOMOUS_BW_STATUS__SHIFT 0xf |
|---|
| 68846 | #define BIFPLR2_0_LINK_STATUS__CURRENT_LINK_SPEED_MASK 0x000FL |
|---|
| 68847 | #define BIFPLR2_0_LINK_STATUS__NEGOTIATED_LINK_WIDTH_MASK 0x03F0L |
|---|
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|---|
| 68849 | #define BIFPLR2_0_LINK_STATUS__SLOT_CLOCK_CFG_MASK 0x1000L |
|---|
| 68850 | #define BIFPLR2_0_LINK_STATUS__DL_ACTIVE_MASK 0x2000L |
|---|
| 68851 | #define BIFPLR2_0_LINK_STATUS__LINK_BW_MANAGEMENT_STATUS_MASK 0x4000L |
|---|
| 68852 | #define BIFPLR2_0_LINK_STATUS__LINK_AUTONOMOUS_BW_STATUS_MASK 0x8000L |
|---|
| 68853 | //BIFPLR2_0_SLOT_CAP |
|---|
| 68854 | #define BIFPLR2_0_SLOT_CAP__ATTN_BUTTON_PRESENT__SHIFT 0x0 |
|---|
| 68855 | #define BIFPLR2_0_SLOT_CAP__PWR_CONTROLLER_PRESENT__SHIFT 0x1 |
|---|
| 68856 | #define BIFPLR2_0_SLOT_CAP__MRL_SENSOR_PRESENT__SHIFT 0x2 |
|---|
| 68857 | #define BIFPLR2_0_SLOT_CAP__ATTN_INDICATOR_PRESENT__SHIFT 0x3 |
|---|
| 68858 | #define BIFPLR2_0_SLOT_CAP__PWR_INDICATOR_PRESENT__SHIFT 0x4 |
|---|
| 68859 | #define BIFPLR2_0_SLOT_CAP__HOTPLUG_SURPRISE__SHIFT 0x5 |
|---|
| 68860 | #define BIFPLR2_0_SLOT_CAP__HOTPLUG_CAPABLE__SHIFT 0x6 |
|---|
| 68861 | #define BIFPLR2_0_SLOT_CAP__SLOT_PWR_LIMIT_VALUE__SHIFT 0x7 |
|---|
| 68862 | #define BIFPLR2_0_SLOT_CAP__SLOT_PWR_LIMIT_SCALE__SHIFT 0xf |
|---|
| 68863 | #define BIFPLR2_0_SLOT_CAP__ELECTROMECH_INTERLOCK_PRESENT__SHIFT 0x11 |
|---|
| 68864 | #define BIFPLR2_0_SLOT_CAP__NO_COMMAND_COMPLETED_SUPPORTED__SHIFT 0x12 |
|---|
| 68865 | #define BIFPLR2_0_SLOT_CAP__PHYSICAL_SLOT_NUM__SHIFT 0x13 |
|---|
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|---|
| 68868 | #define BIFPLR2_0_SLOT_CAP__MRL_SENSOR_PRESENT_MASK 0x00000004L |
|---|
| 68869 | #define BIFPLR2_0_SLOT_CAP__ATTN_INDICATOR_PRESENT_MASK 0x00000008L |
|---|
| 68870 | #define BIFPLR2_0_SLOT_CAP__PWR_INDICATOR_PRESENT_MASK 0x00000010L |
|---|
| 68871 | #define BIFPLR2_0_SLOT_CAP__HOTPLUG_SURPRISE_MASK 0x00000020L |
|---|
| 68872 | #define BIFPLR2_0_SLOT_CAP__HOTPLUG_CAPABLE_MASK 0x00000040L |
|---|
| 68873 | #define BIFPLR2_0_SLOT_CAP__SLOT_PWR_LIMIT_VALUE_MASK 0x00007F80L |
|---|
| 68874 | #define BIFPLR2_0_SLOT_CAP__SLOT_PWR_LIMIT_SCALE_MASK 0x00018000L |
|---|
| 68875 | #define BIFPLR2_0_SLOT_CAP__ELECTROMECH_INTERLOCK_PRESENT_MASK 0x00020000L |
|---|
| 68876 | #define BIFPLR2_0_SLOT_CAP__NO_COMMAND_COMPLETED_SUPPORTED_MASK 0x00040000L |
|---|
| 68877 | #define BIFPLR2_0_SLOT_CAP__PHYSICAL_SLOT_NUM_MASK 0xFFF80000L |
|---|
| 68878 | //BIFPLR2_0_SLOT_CNTL |
|---|
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|---|
| 68880 | #define BIFPLR2_0_SLOT_CNTL__PWR_FAULT_DETECTED_EN__SHIFT 0x1 |
|---|
| 68881 | #define BIFPLR2_0_SLOT_CNTL__MRL_SENSOR_CHANGED_EN__SHIFT 0x2 |
|---|
| 68882 | #define BIFPLR2_0_SLOT_CNTL__PRESENCE_DETECT_CHANGED_EN__SHIFT 0x3 |
|---|
| 68883 | #define BIFPLR2_0_SLOT_CNTL__COMMAND_COMPLETED_INTR_EN__SHIFT 0x4 |
|---|
| 68884 | #define BIFPLR2_0_SLOT_CNTL__HOTPLUG_INTR_EN__SHIFT 0x5 |
|---|
| 68885 | #define BIFPLR2_0_SLOT_CNTL__ATTN_INDICATOR_CNTL__SHIFT 0x6 |
|---|
| 68886 | #define BIFPLR2_0_SLOT_CNTL__PWR_INDICATOR_CNTL__SHIFT 0x8 |
|---|
| 68887 | #define BIFPLR2_0_SLOT_CNTL__PWR_CONTROLLER_CNTL__SHIFT 0xa |
|---|
| 68888 | #define BIFPLR2_0_SLOT_CNTL__ELECTROMECH_INTERLOCK_CNTL__SHIFT 0xb |
|---|
| 68889 | #define BIFPLR2_0_SLOT_CNTL__DL_STATE_CHANGED_EN__SHIFT 0xc |
|---|
| 68890 | #define BIFPLR2_0_SLOT_CNTL__AUTO_SLOT_PWR_LIMIT_DISABLE__SHIFT 0xd |
|---|
| 68891 | #define BIFPLR2_0_SLOT_CNTL__INBAND_PD_DISABLE__SHIFT 0xe |
|---|
| 68892 | #define BIFPLR2_0_SLOT_CNTL__ATTN_BUTTON_PRESSED_EN_MASK 0x0001L |
|---|
| 68893 | #define BIFPLR2_0_SLOT_CNTL__PWR_FAULT_DETECTED_EN_MASK 0x0002L |
|---|
| 68894 | #define BIFPLR2_0_SLOT_CNTL__MRL_SENSOR_CHANGED_EN_MASK 0x0004L |
|---|
| 68895 | #define BIFPLR2_0_SLOT_CNTL__PRESENCE_DETECT_CHANGED_EN_MASK 0x0008L |
|---|
| 68896 | #define BIFPLR2_0_SLOT_CNTL__COMMAND_COMPLETED_INTR_EN_MASK 0x0010L |
|---|
| 68897 | #define BIFPLR2_0_SLOT_CNTL__HOTPLUG_INTR_EN_MASK 0x0020L |
|---|
| 68898 | #define BIFPLR2_0_SLOT_CNTL__ATTN_INDICATOR_CNTL_MASK 0x00C0L |
|---|
| 68899 | #define BIFPLR2_0_SLOT_CNTL__PWR_INDICATOR_CNTL_MASK 0x0300L |
|---|
| 68900 | #define BIFPLR2_0_SLOT_CNTL__PWR_CONTROLLER_CNTL_MASK 0x0400L |
|---|
| 68901 | #define BIFPLR2_0_SLOT_CNTL__ELECTROMECH_INTERLOCK_CNTL_MASK 0x0800L |
|---|
| 68902 | #define BIFPLR2_0_SLOT_CNTL__DL_STATE_CHANGED_EN_MASK 0x1000L |
|---|
| 68903 | #define BIFPLR2_0_SLOT_CNTL__AUTO_SLOT_PWR_LIMIT_DISABLE_MASK 0x2000L |
|---|
| 68904 | #define BIFPLR2_0_SLOT_CNTL__INBAND_PD_DISABLE_MASK 0x4000L |
|---|
| 68905 | //BIFPLR2_0_SLOT_STATUS |
|---|
| 68906 | #define BIFPLR2_0_SLOT_STATUS__ATTN_BUTTON_PRESSED__SHIFT 0x0 |
|---|
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|---|
| 68908 | #define BIFPLR2_0_SLOT_STATUS__MRL_SENSOR_CHANGED__SHIFT 0x2 |
|---|
| 68909 | #define BIFPLR2_0_SLOT_STATUS__PRESENCE_DETECT_CHANGED__SHIFT 0x3 |
|---|
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|---|
| 68911 | #define BIFPLR2_0_SLOT_STATUS__MRL_SENSOR_STATE__SHIFT 0x5 |
|---|
| 68912 | #define BIFPLR2_0_SLOT_STATUS__PRESENCE_DETECT_STATE__SHIFT 0x6 |
|---|
| 68913 | #define BIFPLR2_0_SLOT_STATUS__ELECTROMECH_INTERLOCK_STATUS__SHIFT 0x7 |
|---|
| 68914 | #define BIFPLR2_0_SLOT_STATUS__DL_STATE_CHANGED__SHIFT 0x8 |
|---|
| 68915 | #define BIFPLR2_0_SLOT_STATUS__ATTN_BUTTON_PRESSED_MASK 0x0001L |
|---|
| 68916 | #define BIFPLR2_0_SLOT_STATUS__PWR_FAULT_DETECTED_MASK 0x0002L |
|---|
| 68917 | #define BIFPLR2_0_SLOT_STATUS__MRL_SENSOR_CHANGED_MASK 0x0004L |
|---|
| 68918 | #define BIFPLR2_0_SLOT_STATUS__PRESENCE_DETECT_CHANGED_MASK 0x0008L |
|---|
| 68919 | #define BIFPLR2_0_SLOT_STATUS__COMMAND_COMPLETED_MASK 0x0010L |
|---|
| 68920 | #define BIFPLR2_0_SLOT_STATUS__MRL_SENSOR_STATE_MASK 0x0020L |
|---|
| 68921 | #define BIFPLR2_0_SLOT_STATUS__PRESENCE_DETECT_STATE_MASK 0x0040L |
|---|
| 68922 | #define BIFPLR2_0_SLOT_STATUS__ELECTROMECH_INTERLOCK_STATUS_MASK 0x0080L |
|---|
| 68923 | #define BIFPLR2_0_SLOT_STATUS__DL_STATE_CHANGED_MASK 0x0100L |
|---|
| 68924 | //BIFPLR2_0_ROOT_CNTL |
|---|
| 68925 | #define BIFPLR2_0_ROOT_CNTL__SERR_ON_CORR_ERR_EN__SHIFT 0x0 |
|---|
| 68926 | #define BIFPLR2_0_ROOT_CNTL__SERR_ON_NONFATAL_ERR_EN__SHIFT 0x1 |
|---|
| 68927 | #define BIFPLR2_0_ROOT_CNTL__SERR_ON_FATAL_ERR_EN__SHIFT 0x2 |
|---|
| 68928 | #define BIFPLR2_0_ROOT_CNTL__PM_INTERRUPT_EN__SHIFT 0x3 |
|---|
| 68929 | #define BIFPLR2_0_ROOT_CNTL__CRS_SOFTWARE_VISIBILITY_EN__SHIFT 0x4 |
|---|
| 68930 | #define BIFPLR2_0_ROOT_CNTL__SERR_ON_CORR_ERR_EN_MASK 0x0001L |
|---|
| 68931 | #define BIFPLR2_0_ROOT_CNTL__SERR_ON_NONFATAL_ERR_EN_MASK 0x0002L |
|---|
| 68932 | #define BIFPLR2_0_ROOT_CNTL__SERR_ON_FATAL_ERR_EN_MASK 0x0004L |
|---|
| 68933 | #define BIFPLR2_0_ROOT_CNTL__PM_INTERRUPT_EN_MASK 0x0008L |
|---|
| 68934 | #define BIFPLR2_0_ROOT_CNTL__CRS_SOFTWARE_VISIBILITY_EN_MASK 0x0010L |
|---|
| 68935 | //BIFPLR2_0_ROOT_CAP |
|---|
| 68936 | #define BIFPLR2_0_ROOT_CAP__CRS_SOFTWARE_VISIBILITY__SHIFT 0x0 |
|---|
| 68937 | #define BIFPLR2_0_ROOT_CAP__CRS_SOFTWARE_VISIBILITY_MASK 0x0001L |
|---|
| 68938 | //BIFPLR2_0_ROOT_STATUS |
|---|
| 68939 | #define BIFPLR2_0_ROOT_STATUS__PME_REQUESTOR_ID__SHIFT 0x0 |
|---|
| 68940 | #define BIFPLR2_0_ROOT_STATUS__PME_STATUS__SHIFT 0x10 |
|---|
| 68941 | #define BIFPLR2_0_ROOT_STATUS__PME_PENDING__SHIFT 0x11 |
|---|
| 68942 | #define BIFPLR2_0_ROOT_STATUS__PME_REQUESTOR_ID_MASK 0x0000FFFFL |
|---|
| 68943 | #define BIFPLR2_0_ROOT_STATUS__PME_STATUS_MASK 0x00010000L |
|---|
| 68944 | #define BIFPLR2_0_ROOT_STATUS__PME_PENDING_MASK 0x00020000L |
|---|
| 68945 | //BIFPLR2_0_DEVICE_CAP2 |
|---|
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|---|
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|---|
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|---|
| 68949 | #define BIFPLR2_0_DEVICE_CAP2__ATOMICOP_ROUTING_SUPPORTED__SHIFT 0x6 |
|---|
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|---|
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|---|
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|---|
| 68953 | #define BIFPLR2_0_DEVICE_CAP2__NO_RO_ENABLED_P2P_PASSING__SHIFT 0xa |
|---|
| 68954 | #define BIFPLR2_0_DEVICE_CAP2__LTR_SUPPORTED__SHIFT 0xb |
|---|
| 68955 | #define BIFPLR2_0_DEVICE_CAP2__TPH_CPLR_SUPPORTED__SHIFT 0xc |
|---|
| 68956 | #define BIFPLR2_0_DEVICE_CAP2__LN_SYSTEM_CLS__SHIFT 0xe |
|---|
| 68957 | #define BIFPLR2_0_DEVICE_CAP2__TEN_BIT_TAG_COMPLETER_SUPPORTED__SHIFT 0x10 |
|---|
| 68958 | #define BIFPLR2_0_DEVICE_CAP2__TEN_BIT_TAG_REQUESTER_SUPPORTED__SHIFT 0x11 |
|---|
| 68959 | #define BIFPLR2_0_DEVICE_CAP2__OBFF_SUPPORTED__SHIFT 0x12 |
|---|
| 68960 | #define BIFPLR2_0_DEVICE_CAP2__EXTENDED_FMT_FIELD_SUPPORTED__SHIFT 0x14 |
|---|
| 68961 | #define BIFPLR2_0_DEVICE_CAP2__END_END_TLP_PREFIX_SUPPORTED__SHIFT 0x15 |
|---|
| 68962 | #define BIFPLR2_0_DEVICE_CAP2__MAX_END_END_TLP_PREFIXES__SHIFT 0x16 |
|---|
| 68963 | #define BIFPLR2_0_DEVICE_CAP2__EMER_POWER_REDUCTION_SUPPORTED__SHIFT 0x18 |
|---|
| 68964 | #define BIFPLR2_0_DEVICE_CAP2__EMER_POWER_REDUCTION_INIT_REQ__SHIFT 0x1a |
|---|
| 68965 | #define BIFPLR2_0_DEVICE_CAP2__FRS_SUPPORTED__SHIFT 0x1f |
|---|
| 68966 | #define BIFPLR2_0_DEVICE_CAP2__CPL_TIMEOUT_RANGE_SUPPORTED_MASK 0x0000000FL |
|---|
| 68967 | #define BIFPLR2_0_DEVICE_CAP2__CPL_TIMEOUT_DIS_SUPPORTED_MASK 0x00000010L |
|---|
| 68968 | #define BIFPLR2_0_DEVICE_CAP2__ARI_FORWARDING_SUPPORTED_MASK 0x00000020L |
|---|
| 68969 | #define BIFPLR2_0_DEVICE_CAP2__ATOMICOP_ROUTING_SUPPORTED_MASK 0x00000040L |
|---|
| 68970 | #define BIFPLR2_0_DEVICE_CAP2__ATOMICOP_32CMPLT_SUPPORTED_MASK 0x00000080L |
|---|
| 68971 | #define BIFPLR2_0_DEVICE_CAP2__ATOMICOP_64CMPLT_SUPPORTED_MASK 0x00000100L |
|---|
| 68972 | #define BIFPLR2_0_DEVICE_CAP2__CAS128_CMPLT_SUPPORTED_MASK 0x00000200L |
|---|
| 68973 | #define BIFPLR2_0_DEVICE_CAP2__NO_RO_ENABLED_P2P_PASSING_MASK 0x00000400L |
|---|
| 68974 | #define BIFPLR2_0_DEVICE_CAP2__LTR_SUPPORTED_MASK 0x00000800L |
|---|
| 68975 | #define BIFPLR2_0_DEVICE_CAP2__TPH_CPLR_SUPPORTED_MASK 0x00003000L |
|---|
| 68976 | #define BIFPLR2_0_DEVICE_CAP2__LN_SYSTEM_CLS_MASK 0x0000C000L |
|---|
| 68977 | #define BIFPLR2_0_DEVICE_CAP2__TEN_BIT_TAG_COMPLETER_SUPPORTED_MASK 0x00010000L |
|---|
| 68978 | #define BIFPLR2_0_DEVICE_CAP2__TEN_BIT_TAG_REQUESTER_SUPPORTED_MASK 0x00020000L |
|---|
| 68979 | #define BIFPLR2_0_DEVICE_CAP2__OBFF_SUPPORTED_MASK 0x000C0000L |
|---|
| 68980 | #define BIFPLR2_0_DEVICE_CAP2__EXTENDED_FMT_FIELD_SUPPORTED_MASK 0x00100000L |
|---|
| 68981 | #define BIFPLR2_0_DEVICE_CAP2__END_END_TLP_PREFIX_SUPPORTED_MASK 0x00200000L |
|---|
| 68982 | #define BIFPLR2_0_DEVICE_CAP2__MAX_END_END_TLP_PREFIXES_MASK 0x00C00000L |
|---|
| 68983 | #define BIFPLR2_0_DEVICE_CAP2__EMER_POWER_REDUCTION_SUPPORTED_MASK 0x03000000L |
|---|
| 68984 | #define BIFPLR2_0_DEVICE_CAP2__EMER_POWER_REDUCTION_INIT_REQ_MASK 0x04000000L |
|---|
| 68985 | #define BIFPLR2_0_DEVICE_CAP2__FRS_SUPPORTED_MASK 0x80000000L |
|---|
| 68986 | //BIFPLR2_0_DEVICE_CNTL2 |
|---|
| 68987 | #define BIFPLR2_0_DEVICE_CNTL2__CPL_TIMEOUT_VALUE__SHIFT 0x0 |
|---|
| 68988 | #define BIFPLR2_0_DEVICE_CNTL2__CPL_TIMEOUT_DIS__SHIFT 0x4 |
|---|
| 68989 | #define BIFPLR2_0_DEVICE_CNTL2__ARI_FORWARDING_EN__SHIFT 0x5 |
|---|
| 68990 | #define BIFPLR2_0_DEVICE_CNTL2__ATOMICOP_REQUEST_EN__SHIFT 0x6 |
|---|
| 68991 | #define BIFPLR2_0_DEVICE_CNTL2__ATOMICOP_EGRESS_BLOCKING__SHIFT 0x7 |
|---|
| 68992 | #define BIFPLR2_0_DEVICE_CNTL2__IDO_REQUEST_ENABLE__SHIFT 0x8 |
|---|
| 68993 | #define BIFPLR2_0_DEVICE_CNTL2__IDO_COMPLETION_ENABLE__SHIFT 0x9 |
|---|
| 68994 | #define BIFPLR2_0_DEVICE_CNTL2__LTR_EN__SHIFT 0xa |
|---|
| 68995 | #define BIFPLR2_0_DEVICE_CNTL2__EMER_POWER_REDUCTION_REQUEST__SHIFT 0xb |
|---|
| 68996 | #define BIFPLR2_0_DEVICE_CNTL2__TEN_BIT_TAG_REQUESTER_ENABLE__SHIFT 0xc |
|---|
| 68997 | #define BIFPLR2_0_DEVICE_CNTL2__OBFF_EN__SHIFT 0xd |
|---|
| 68998 | #define BIFPLR2_0_DEVICE_CNTL2__END_END_TLP_PREFIX_BLOCKING__SHIFT 0xf |
|---|
| 68999 | #define BIFPLR2_0_DEVICE_CNTL2__CPL_TIMEOUT_VALUE_MASK 0x000FL |
|---|
| 69000 | #define BIFPLR2_0_DEVICE_CNTL2__CPL_TIMEOUT_DIS_MASK 0x0010L |
|---|
| 69001 | #define BIFPLR2_0_DEVICE_CNTL2__ARI_FORWARDING_EN_MASK 0x0020L |
|---|
| 69002 | #define BIFPLR2_0_DEVICE_CNTL2__ATOMICOP_REQUEST_EN_MASK 0x0040L |
|---|
| 69003 | #define BIFPLR2_0_DEVICE_CNTL2__ATOMICOP_EGRESS_BLOCKING_MASK 0x0080L |
|---|
| 69004 | #define BIFPLR2_0_DEVICE_CNTL2__IDO_REQUEST_ENABLE_MASK 0x0100L |
|---|
| 69005 | #define BIFPLR2_0_DEVICE_CNTL2__IDO_COMPLETION_ENABLE_MASK 0x0200L |
|---|
| 69006 | #define BIFPLR2_0_DEVICE_CNTL2__LTR_EN_MASK 0x0400L |
|---|
| 69007 | #define BIFPLR2_0_DEVICE_CNTL2__EMER_POWER_REDUCTION_REQUEST_MASK 0x0800L |
|---|
| 69008 | #define BIFPLR2_0_DEVICE_CNTL2__TEN_BIT_TAG_REQUESTER_ENABLE_MASK 0x1000L |
|---|
| 69009 | #define BIFPLR2_0_DEVICE_CNTL2__OBFF_EN_MASK 0x6000L |
|---|
| 69010 | #define BIFPLR2_0_DEVICE_CNTL2__END_END_TLP_PREFIX_BLOCKING_MASK 0x8000L |
|---|
| 69011 | //BIFPLR2_0_DEVICE_STATUS2 |
|---|
| 69012 | #define BIFPLR2_0_DEVICE_STATUS2__RESERVED__SHIFT 0x0 |
|---|
| 69013 | #define BIFPLR2_0_DEVICE_STATUS2__RESERVED_MASK 0xFFFFL |
|---|
| 69014 | //BIFPLR2_0_LINK_CAP2 |
|---|
| 69015 | #define BIFPLR2_0_LINK_CAP2__SUPPORTED_LINK_SPEED__SHIFT 0x1 |
|---|
| 69016 | #define BIFPLR2_0_LINK_CAP2__CROSSLINK_SUPPORTED__SHIFT 0x8 |
|---|
| 69017 | #define BIFPLR2_0_LINK_CAP2__LOWER_SKP_OS_GEN_SUPPORT__SHIFT 0x9 |
|---|
| 69018 | #define BIFPLR2_0_LINK_CAP2__LOWER_SKP_OS_RCV_SUPPORT__SHIFT 0x10 |
|---|
| 69019 | #define BIFPLR2_0_LINK_CAP2__RTM1_PRESENCE_DET_SUPPORT__SHIFT 0x17 |
|---|
| 69020 | #define BIFPLR2_0_LINK_CAP2__RTM2_PRESENCE_DET_SUPPORT__SHIFT 0x18 |
|---|
| 69021 | #define BIFPLR2_0_LINK_CAP2__DRS_SUPPORTED__SHIFT 0x1f |
|---|
| 69022 | #define BIFPLR2_0_LINK_CAP2__SUPPORTED_LINK_SPEED_MASK 0x000000FEL |
|---|
| 69023 | #define BIFPLR2_0_LINK_CAP2__CROSSLINK_SUPPORTED_MASK 0x00000100L |
|---|
| 69024 | #define BIFPLR2_0_LINK_CAP2__LOWER_SKP_OS_GEN_SUPPORT_MASK 0x0000FE00L |
|---|
| 69025 | #define BIFPLR2_0_LINK_CAP2__LOWER_SKP_OS_RCV_SUPPORT_MASK 0x007F0000L |
|---|
| 69026 | #define BIFPLR2_0_LINK_CAP2__RTM1_PRESENCE_DET_SUPPORT_MASK 0x00800000L |
|---|
| 69027 | #define BIFPLR2_0_LINK_CAP2__RTM2_PRESENCE_DET_SUPPORT_MASK 0x01000000L |
|---|
| 69028 | #define BIFPLR2_0_LINK_CAP2__DRS_SUPPORTED_MASK 0x80000000L |
|---|
| 69029 | //BIFPLR2_0_LINK_CNTL2 |
|---|
| 69030 | #define BIFPLR2_0_LINK_CNTL2__TARGET_LINK_SPEED__SHIFT 0x0 |
|---|
| 69031 | #define BIFPLR2_0_LINK_CNTL2__ENTER_COMPLIANCE__SHIFT 0x4 |
|---|
| 69032 | #define BIFPLR2_0_LINK_CNTL2__HW_AUTONOMOUS_SPEED_DISABLE__SHIFT 0x5 |
|---|
| 69033 | #define BIFPLR2_0_LINK_CNTL2__SELECTABLE_DEEMPHASIS__SHIFT 0x6 |
|---|
| 69034 | #define BIFPLR2_0_LINK_CNTL2__XMIT_MARGIN__SHIFT 0x7 |
|---|
| 69035 | #define BIFPLR2_0_LINK_CNTL2__ENTER_MOD_COMPLIANCE__SHIFT 0xa |
|---|
| 69036 | #define BIFPLR2_0_LINK_CNTL2__COMPLIANCE_SOS__SHIFT 0xb |
|---|
| 69037 | #define BIFPLR2_0_LINK_CNTL2__COMPLIANCE_DEEMPHASIS__SHIFT 0xc |
|---|
| 69038 | #define BIFPLR2_0_LINK_CNTL2__TARGET_LINK_SPEED_MASK 0x000FL |
|---|
| 69039 | #define BIFPLR2_0_LINK_CNTL2__ENTER_COMPLIANCE_MASK 0x0010L |
|---|
| 69040 | #define BIFPLR2_0_LINK_CNTL2__HW_AUTONOMOUS_SPEED_DISABLE_MASK 0x0020L |
|---|
| 69041 | #define BIFPLR2_0_LINK_CNTL2__SELECTABLE_DEEMPHASIS_MASK 0x0040L |
|---|
| 69042 | #define BIFPLR2_0_LINK_CNTL2__XMIT_MARGIN_MASK 0x0380L |
|---|
| 69043 | #define BIFPLR2_0_LINK_CNTL2__ENTER_MOD_COMPLIANCE_MASK 0x0400L |
|---|
| 69044 | #define BIFPLR2_0_LINK_CNTL2__COMPLIANCE_SOS_MASK 0x0800L |
|---|
| 69045 | #define BIFPLR2_0_LINK_CNTL2__COMPLIANCE_DEEMPHASIS_MASK 0xF000L |
|---|
| 69046 | //BIFPLR2_0_LINK_STATUS2 |
|---|
| 69047 | #define BIFPLR2_0_LINK_STATUS2__CUR_DEEMPHASIS_LEVEL__SHIFT 0x0 |
|---|
| 69048 | #define BIFPLR2_0_LINK_STATUS2__EQUALIZATION_COMPLETE_8GT__SHIFT 0x1 |
|---|
| 69049 | #define BIFPLR2_0_LINK_STATUS2__EQUALIZATION_PHASE1_SUCCESS_8GT__SHIFT 0x2 |
|---|
| 69050 | #define BIFPLR2_0_LINK_STATUS2__EQUALIZATION_PHASE2_SUCCESS_8GT__SHIFT 0x3 |
|---|
| 69051 | #define BIFPLR2_0_LINK_STATUS2__EQUALIZATION_PHASE3_SUCCESS_8GT__SHIFT 0x4 |
|---|
| 69052 | #define BIFPLR2_0_LINK_STATUS2__LINK_EQUALIZATION_REQUEST_8GT__SHIFT 0x5 |
|---|
| 69053 | #define BIFPLR2_0_LINK_STATUS2__RTM1_PRESENCE_DET__SHIFT 0x6 |
|---|
| 69054 | #define BIFPLR2_0_LINK_STATUS2__RTM2_PRESENCE_DET__SHIFT 0x7 |
|---|
| 69055 | #define BIFPLR2_0_LINK_STATUS2__CROSSLINK_RESOLUTION__SHIFT 0x8 |
|---|
| 69056 | #define BIFPLR2_0_LINK_STATUS2__DOWNSTREAM_COMPONENT_PRESENCE__SHIFT 0xc |
|---|
| 69057 | #define BIFPLR2_0_LINK_STATUS2__DRS_MESSAGE_RECEIVED__SHIFT 0xf |
|---|
| 69058 | #define BIFPLR2_0_LINK_STATUS2__CUR_DEEMPHASIS_LEVEL_MASK 0x0001L |
|---|
| 69059 | #define BIFPLR2_0_LINK_STATUS2__EQUALIZATION_COMPLETE_8GT_MASK 0x0002L |
|---|
| 69060 | #define BIFPLR2_0_LINK_STATUS2__EQUALIZATION_PHASE1_SUCCESS_8GT_MASK 0x0004L |
|---|
| 69061 | #define BIFPLR2_0_LINK_STATUS2__EQUALIZATION_PHASE2_SUCCESS_8GT_MASK 0x0008L |
|---|
| 69062 | #define BIFPLR2_0_LINK_STATUS2__EQUALIZATION_PHASE3_SUCCESS_8GT_MASK 0x0010L |
|---|
| 69063 | #define BIFPLR2_0_LINK_STATUS2__LINK_EQUALIZATION_REQUEST_8GT_MASK 0x0020L |
|---|
| 69064 | #define BIFPLR2_0_LINK_STATUS2__RTM1_PRESENCE_DET_MASK 0x0040L |
|---|
| 69065 | #define BIFPLR2_0_LINK_STATUS2__RTM2_PRESENCE_DET_MASK 0x0080L |
|---|
| 69066 | #define BIFPLR2_0_LINK_STATUS2__CROSSLINK_RESOLUTION_MASK 0x0300L |
|---|
| 69067 | #define BIFPLR2_0_LINK_STATUS2__DOWNSTREAM_COMPONENT_PRESENCE_MASK 0x7000L |
|---|
| 69068 | #define BIFPLR2_0_LINK_STATUS2__DRS_MESSAGE_RECEIVED_MASK 0x8000L |
|---|
| 69069 | //BIFPLR2_0_SLOT_CAP2 |
|---|
| 69070 | #define BIFPLR2_0_SLOT_CAP2__INBAND_PD_DISABLE_SUPPORTED__SHIFT 0x0 |
|---|
| 69071 | #define BIFPLR2_0_SLOT_CAP2__INBAND_PD_DISABLE_SUPPORTED_MASK 0x00000001L |
|---|
| 69072 | //BIFPLR2_0_SLOT_CNTL2 |
|---|
| 69073 | #define BIFPLR2_0_SLOT_CNTL2__RESERVED__SHIFT 0x0 |
|---|
| 69074 | #define BIFPLR2_0_SLOT_CNTL2__RESERVED_MASK 0xFFFFL |
|---|
| 69075 | //BIFPLR2_0_SLOT_STATUS2 |
|---|
| 69076 | #define BIFPLR2_0_SLOT_STATUS2__RESERVED__SHIFT 0x0 |
|---|
| 69077 | #define BIFPLR2_0_SLOT_STATUS2__RESERVED_MASK 0xFFFFL |
|---|
| 69078 | //BIFPLR2_0_MSI_CAP_LIST |
|---|
| 69079 | #define BIFPLR2_0_MSI_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 69080 | #define BIFPLR2_0_MSI_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
|---|
| 69081 | #define BIFPLR2_0_MSI_CAP_LIST__CAP_ID_MASK 0x00FFL |
|---|
| 69082 | #define BIFPLR2_0_MSI_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
|---|
| 69083 | //BIFPLR2_0_MSI_MSG_CNTL |
|---|
| 69084 | #define BIFPLR2_0_MSI_MSG_CNTL__MSI_EN__SHIFT 0x0 |
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| 69085 | #define BIFPLR2_0_MSI_MSG_CNTL__MSI_MULTI_CAP__SHIFT 0x1 |
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| 69086 | #define BIFPLR2_0_MSI_MSG_CNTL__MSI_MULTI_EN__SHIFT 0x4 |
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|---|
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| 69143 | //BIFPLR2_0_PCIE_VENDOR_SPECIFIC_HDR |
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| 69147 | #define BIFPLR2_0_PCIE_VENDOR_SPECIFIC_HDR__VSEC_ID_MASK 0x0000FFFFL |
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| 69148 | #define BIFPLR2_0_PCIE_VENDOR_SPECIFIC_HDR__VSEC_REV_MASK 0x000F0000L |
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| 69149 | #define BIFPLR2_0_PCIE_VENDOR_SPECIFIC_HDR__VSEC_LENGTH_MASK 0xFFF00000L |
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| 69150 | //BIFPLR2_0_PCIE_VENDOR_SPECIFIC1 |
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| 69155 | #define BIFPLR2_0_PCIE_VENDOR_SPECIFIC2__SCRATCH_MASK 0xFFFFFFFFL |
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| 69156 | //BIFPLR2_0_PCIE_VC_ENH_CAP_LIST |
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| 69161 | #define BIFPLR2_0_PCIE_VC_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
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| 69162 | #define BIFPLR2_0_PCIE_VC_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
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| 69163 | //BIFPLR2_0_PCIE_PORT_VC_CAP_REG1 |
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| 69164 | #define BIFPLR2_0_PCIE_PORT_VC_CAP_REG1__EXT_VC_COUNT__SHIFT 0x0 |
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| 69168 | #define BIFPLR2_0_PCIE_PORT_VC_CAP_REG1__EXT_VC_COUNT_MASK 0x00000007L |
|---|
| 69169 | #define BIFPLR2_0_PCIE_PORT_VC_CAP_REG1__LOW_PRIORITY_EXT_VC_COUNT_MASK 0x00000070L |
|---|
| 69170 | #define BIFPLR2_0_PCIE_PORT_VC_CAP_REG1__REF_CLK_MASK 0x00000300L |
|---|
| 69171 | #define BIFPLR2_0_PCIE_PORT_VC_CAP_REG1__PORT_ARB_TABLE_ENTRY_SIZE_MASK 0x00000C00L |
|---|
| 69172 | //BIFPLR2_0_PCIE_PORT_VC_CAP_REG2 |
|---|
| 69173 | #define BIFPLR2_0_PCIE_PORT_VC_CAP_REG2__VC_ARB_CAP__SHIFT 0x0 |
|---|
| 69174 | #define BIFPLR2_0_PCIE_PORT_VC_CAP_REG2__VC_ARB_TABLE_OFFSET__SHIFT 0x18 |
|---|
| 69175 | #define BIFPLR2_0_PCIE_PORT_VC_CAP_REG2__VC_ARB_CAP_MASK 0x000000FFL |
|---|
| 69176 | #define BIFPLR2_0_PCIE_PORT_VC_CAP_REG2__VC_ARB_TABLE_OFFSET_MASK 0xFF000000L |
|---|
| 69177 | //BIFPLR2_0_PCIE_PORT_VC_CNTL |
|---|
| 69178 | #define BIFPLR2_0_PCIE_PORT_VC_CNTL__LOAD_VC_ARB_TABLE__SHIFT 0x0 |
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| 69179 | #define BIFPLR2_0_PCIE_PORT_VC_CNTL__VC_ARB_SELECT__SHIFT 0x1 |
|---|
| 69180 | #define BIFPLR2_0_PCIE_PORT_VC_CNTL__LOAD_VC_ARB_TABLE_MASK 0x0001L |
|---|
| 69181 | #define BIFPLR2_0_PCIE_PORT_VC_CNTL__VC_ARB_SELECT_MASK 0x000EL |
|---|
| 69182 | //BIFPLR2_0_PCIE_PORT_VC_STATUS |
|---|
| 69183 | #define BIFPLR2_0_PCIE_PORT_VC_STATUS__VC_ARB_TABLE_STATUS__SHIFT 0x0 |
|---|
| 69184 | #define BIFPLR2_0_PCIE_PORT_VC_STATUS__VC_ARB_TABLE_STATUS_MASK 0x0001L |
|---|
| 69185 | //BIFPLR2_0_PCIE_VC0_RESOURCE_CAP |
|---|
| 69186 | #define BIFPLR2_0_PCIE_VC0_RESOURCE_CAP__PORT_ARB_CAP__SHIFT 0x0 |
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|---|
| 69188 | #define BIFPLR2_0_PCIE_VC0_RESOURCE_CAP__MAX_TIME_SLOTS__SHIFT 0x10 |
|---|
| 69189 | #define BIFPLR2_0_PCIE_VC0_RESOURCE_CAP__PORT_ARB_TABLE_OFFSET__SHIFT 0x18 |
|---|
| 69190 | #define BIFPLR2_0_PCIE_VC0_RESOURCE_CAP__PORT_ARB_CAP_MASK 0x000000FFL |
|---|
| 69191 | #define BIFPLR2_0_PCIE_VC0_RESOURCE_CAP__REJECT_SNOOP_TRANS_MASK 0x00008000L |
|---|
| 69192 | #define BIFPLR2_0_PCIE_VC0_RESOURCE_CAP__MAX_TIME_SLOTS_MASK 0x007F0000L |
|---|
| 69193 | #define BIFPLR2_0_PCIE_VC0_RESOURCE_CAP__PORT_ARB_TABLE_OFFSET_MASK 0xFF000000L |
|---|
| 69194 | //BIFPLR2_0_PCIE_VC0_RESOURCE_CNTL |
|---|
| 69195 | #define BIFPLR2_0_PCIE_VC0_RESOURCE_CNTL__TC_VC_MAP_TC0__SHIFT 0x0 |
|---|
| 69196 | #define BIFPLR2_0_PCIE_VC0_RESOURCE_CNTL__TC_VC_MAP_TC1_7__SHIFT 0x1 |
|---|
| 69197 | #define BIFPLR2_0_PCIE_VC0_RESOURCE_CNTL__LOAD_PORT_ARB_TABLE__SHIFT 0x10 |
|---|
| 69198 | #define BIFPLR2_0_PCIE_VC0_RESOURCE_CNTL__PORT_ARB_SELECT__SHIFT 0x11 |
|---|
| 69199 | #define BIFPLR2_0_PCIE_VC0_RESOURCE_CNTL__VC_ID__SHIFT 0x18 |
|---|
| 69200 | #define BIFPLR2_0_PCIE_VC0_RESOURCE_CNTL__VC_ENABLE__SHIFT 0x1f |
|---|
| 69201 | #define BIFPLR2_0_PCIE_VC0_RESOURCE_CNTL__TC_VC_MAP_TC0_MASK 0x00000001L |
|---|
| 69202 | #define BIFPLR2_0_PCIE_VC0_RESOURCE_CNTL__TC_VC_MAP_TC1_7_MASK 0x000000FEL |
|---|
| 69203 | #define BIFPLR2_0_PCIE_VC0_RESOURCE_CNTL__LOAD_PORT_ARB_TABLE_MASK 0x00010000L |
|---|
| 69204 | #define BIFPLR2_0_PCIE_VC0_RESOURCE_CNTL__PORT_ARB_SELECT_MASK 0x000E0000L |
|---|
| 69205 | #define BIFPLR2_0_PCIE_VC0_RESOURCE_CNTL__VC_ID_MASK 0x07000000L |
|---|
| 69206 | #define BIFPLR2_0_PCIE_VC0_RESOURCE_CNTL__VC_ENABLE_MASK 0x80000000L |
|---|
| 69207 | //BIFPLR2_0_PCIE_VC0_RESOURCE_STATUS |
|---|
| 69208 | #define BIFPLR2_0_PCIE_VC0_RESOURCE_STATUS__PORT_ARB_TABLE_STATUS__SHIFT 0x0 |
|---|
| 69209 | #define BIFPLR2_0_PCIE_VC0_RESOURCE_STATUS__VC_NEGOTIATION_PENDING__SHIFT 0x1 |
|---|
| 69210 | #define BIFPLR2_0_PCIE_VC0_RESOURCE_STATUS__PORT_ARB_TABLE_STATUS_MASK 0x0001L |
|---|
| 69211 | #define BIFPLR2_0_PCIE_VC0_RESOURCE_STATUS__VC_NEGOTIATION_PENDING_MASK 0x0002L |
|---|
| 69212 | //BIFPLR2_0_PCIE_VC1_RESOURCE_CAP |
|---|
| 69213 | #define BIFPLR2_0_PCIE_VC1_RESOURCE_CAP__PORT_ARB_CAP__SHIFT 0x0 |
|---|
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|---|
| 69215 | #define BIFPLR2_0_PCIE_VC1_RESOURCE_CAP__MAX_TIME_SLOTS__SHIFT 0x10 |
|---|
| 69216 | #define BIFPLR2_0_PCIE_VC1_RESOURCE_CAP__PORT_ARB_TABLE_OFFSET__SHIFT 0x18 |
|---|
| 69217 | #define BIFPLR2_0_PCIE_VC1_RESOURCE_CAP__PORT_ARB_CAP_MASK 0x000000FFL |
|---|
| 69218 | #define BIFPLR2_0_PCIE_VC1_RESOURCE_CAP__REJECT_SNOOP_TRANS_MASK 0x00008000L |
|---|
| 69219 | #define BIFPLR2_0_PCIE_VC1_RESOURCE_CAP__MAX_TIME_SLOTS_MASK 0x007F0000L |
|---|
| 69220 | #define BIFPLR2_0_PCIE_VC1_RESOURCE_CAP__PORT_ARB_TABLE_OFFSET_MASK 0xFF000000L |
|---|
| 69221 | //BIFPLR2_0_PCIE_VC1_RESOURCE_CNTL |
|---|
| 69222 | #define BIFPLR2_0_PCIE_VC1_RESOURCE_CNTL__TC_VC_MAP_TC0__SHIFT 0x0 |
|---|
| 69223 | #define BIFPLR2_0_PCIE_VC1_RESOURCE_CNTL__TC_VC_MAP_TC1_7__SHIFT 0x1 |
|---|
| 69224 | #define BIFPLR2_0_PCIE_VC1_RESOURCE_CNTL__LOAD_PORT_ARB_TABLE__SHIFT 0x10 |
|---|
| 69225 | #define BIFPLR2_0_PCIE_VC1_RESOURCE_CNTL__PORT_ARB_SELECT__SHIFT 0x11 |
|---|
| 69226 | #define BIFPLR2_0_PCIE_VC1_RESOURCE_CNTL__VC_ID__SHIFT 0x18 |
|---|
| 69227 | #define BIFPLR2_0_PCIE_VC1_RESOURCE_CNTL__VC_ENABLE__SHIFT 0x1f |
|---|
| 69228 | #define BIFPLR2_0_PCIE_VC1_RESOURCE_CNTL__TC_VC_MAP_TC0_MASK 0x00000001L |
|---|
| 69229 | #define BIFPLR2_0_PCIE_VC1_RESOURCE_CNTL__TC_VC_MAP_TC1_7_MASK 0x000000FEL |
|---|
| 69230 | #define BIFPLR2_0_PCIE_VC1_RESOURCE_CNTL__LOAD_PORT_ARB_TABLE_MASK 0x00010000L |
|---|
| 69231 | #define BIFPLR2_0_PCIE_VC1_RESOURCE_CNTL__PORT_ARB_SELECT_MASK 0x000E0000L |
|---|
| 69232 | #define BIFPLR2_0_PCIE_VC1_RESOURCE_CNTL__VC_ID_MASK 0x07000000L |
|---|
| 69233 | #define BIFPLR2_0_PCIE_VC1_RESOURCE_CNTL__VC_ENABLE_MASK 0x80000000L |
|---|
| 69234 | //BIFPLR2_0_PCIE_VC1_RESOURCE_STATUS |
|---|
| 69235 | #define BIFPLR2_0_PCIE_VC1_RESOURCE_STATUS__PORT_ARB_TABLE_STATUS__SHIFT 0x0 |
|---|
| 69236 | #define BIFPLR2_0_PCIE_VC1_RESOURCE_STATUS__VC_NEGOTIATION_PENDING__SHIFT 0x1 |
|---|
| 69237 | #define BIFPLR2_0_PCIE_VC1_RESOURCE_STATUS__PORT_ARB_TABLE_STATUS_MASK 0x0001L |
|---|
| 69238 | #define BIFPLR2_0_PCIE_VC1_RESOURCE_STATUS__VC_NEGOTIATION_PENDING_MASK 0x0002L |
|---|
| 69239 | //BIFPLR2_0_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST |
|---|
| 69240 | #define BIFPLR2_0_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 69241 | #define BIFPLR2_0_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 69242 | #define BIFPLR2_0_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 69243 | #define BIFPLR2_0_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 69244 | #define BIFPLR2_0_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 69245 | #define BIFPLR2_0_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 69246 | //BIFPLR2_0_PCIE_DEV_SERIAL_NUM_DW1 |
|---|
| 69247 | #define BIFPLR2_0_PCIE_DEV_SERIAL_NUM_DW1__SERIAL_NUMBER_LO__SHIFT 0x0 |
|---|
| 69248 | #define BIFPLR2_0_PCIE_DEV_SERIAL_NUM_DW1__SERIAL_NUMBER_LO_MASK 0xFFFFFFFFL |
|---|
| 69249 | //BIFPLR2_0_PCIE_DEV_SERIAL_NUM_DW2 |
|---|
| 69250 | #define BIFPLR2_0_PCIE_DEV_SERIAL_NUM_DW2__SERIAL_NUMBER_HI__SHIFT 0x0 |
|---|
| 69251 | #define BIFPLR2_0_PCIE_DEV_SERIAL_NUM_DW2__SERIAL_NUMBER_HI_MASK 0xFFFFFFFFL |
|---|
| 69252 | //BIFPLR2_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST |
|---|
| 69253 | #define BIFPLR2_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 69254 | #define BIFPLR2_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 69255 | #define BIFPLR2_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 69256 | #define BIFPLR2_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 69257 | #define BIFPLR2_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 69258 | #define BIFPLR2_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 69259 | //BIFPLR2_0_PCIE_UNCORR_ERR_STATUS |
|---|
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| 69403 | #define BIFPLR2_0_PCIE_ADV_ERR_CAP_CNTL__ECRC_CHECK_EN__SHIFT 0x8 |
|---|
| 69404 | #define BIFPLR2_0_PCIE_ADV_ERR_CAP_CNTL__MULTI_HDR_RECD_CAP__SHIFT 0x9 |
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| 69405 | #define BIFPLR2_0_PCIE_ADV_ERR_CAP_CNTL__MULTI_HDR_RECD_EN__SHIFT 0xa |
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| 69406 | #define BIFPLR2_0_PCIE_ADV_ERR_CAP_CNTL__TLP_PREFIX_LOG_PRESENT__SHIFT 0xb |
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| 69407 | #define BIFPLR2_0_PCIE_ADV_ERR_CAP_CNTL__COMPLETION_TIMEOUT_LOG_CAPABLE__SHIFT 0xc |
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| 69408 | #define BIFPLR2_0_PCIE_ADV_ERR_CAP_CNTL__FIRST_ERR_PTR_MASK 0x0000001FL |
|---|
| 69409 | #define BIFPLR2_0_PCIE_ADV_ERR_CAP_CNTL__ECRC_GEN_CAP_MASK 0x00000020L |
|---|
| 69410 | #define BIFPLR2_0_PCIE_ADV_ERR_CAP_CNTL__ECRC_GEN_EN_MASK 0x00000040L |
|---|
| 69411 | #define BIFPLR2_0_PCIE_ADV_ERR_CAP_CNTL__ECRC_CHECK_CAP_MASK 0x00000080L |
|---|
| 69412 | #define BIFPLR2_0_PCIE_ADV_ERR_CAP_CNTL__ECRC_CHECK_EN_MASK 0x00000100L |
|---|
| 69413 | #define BIFPLR2_0_PCIE_ADV_ERR_CAP_CNTL__MULTI_HDR_RECD_CAP_MASK 0x00000200L |
|---|
| 69414 | #define BIFPLR2_0_PCIE_ADV_ERR_CAP_CNTL__MULTI_HDR_RECD_EN_MASK 0x00000400L |
|---|
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| 69470 | #define BIFPLR2_0_PCIE_TLP_PREFIX_LOG3__TLP_PREFIX__SHIFT 0x0 |
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| 69475 | #define BIFPLR2_0_PCIE_SECONDARY_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
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| 69476 | #define BIFPLR2_0_PCIE_SECONDARY_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
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| 69477 | #define BIFPLR2_0_PCIE_SECONDARY_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
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| 69478 | #define BIFPLR2_0_PCIE_SECONDARY_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
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| 69479 | //BIFPLR2_0_PCIE_LINK_CNTL3 |
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| 69483 | #define BIFPLR2_0_PCIE_LINK_CNTL3__PERFORM_EQUALIZATION_MASK 0x00000001L |
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| 69484 | #define BIFPLR2_0_PCIE_LINK_CNTL3__LINK_EQUALIZATION_REQ_INT_EN_MASK 0x00000002L |
|---|
| 69485 | #define BIFPLR2_0_PCIE_LINK_CNTL3__ENABLE_LOWER_SKP_OS_GEN_MASK 0x0000FE00L |
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| 69486 | //BIFPLR2_0_PCIE_LANE_ERROR_STATUS |
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| 69487 | #define BIFPLR2_0_PCIE_LANE_ERROR_STATUS__LANE_ERROR_STATUS_BITS__SHIFT 0x0 |
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| 69488 | #define BIFPLR2_0_PCIE_LANE_ERROR_STATUS__LANE_ERROR_STATUS_BITS_MASK 0x0000FFFFL |
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| 69493 | #define BIFPLR2_0_PCIE_LANE_0_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT__SHIFT 0xc |
|---|
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|---|
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|---|
| 69496 | #define BIFPLR2_0_PCIE_LANE_0_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET_MASK 0x0F00L |
|---|
| 69497 | #define BIFPLR2_0_PCIE_LANE_0_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT_MASK 0x7000L |
|---|
| 69498 | //BIFPLR2_0_PCIE_LANE_1_EQUALIZATION_CNTL |
|---|
| 69499 | #define BIFPLR2_0_PCIE_LANE_1_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET__SHIFT 0x0 |
|---|
| 69500 | #define BIFPLR2_0_PCIE_LANE_1_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT__SHIFT 0x4 |
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| 69502 | #define BIFPLR2_0_PCIE_LANE_1_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT__SHIFT 0xc |
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| 69505 | #define BIFPLR2_0_PCIE_LANE_1_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET_MASK 0x0F00L |
|---|
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|---|
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| 69511 | #define BIFPLR2_0_PCIE_LANE_2_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT__SHIFT 0xc |
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|---|
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|---|
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|---|
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| 69549 | #define BIFPLR2_0_PCIE_LANE_6_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT_MASK 0x0070L |
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| 69551 | #define BIFPLR2_0_PCIE_LANE_6_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT_MASK 0x7000L |
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| 69552 | //BIFPLR2_0_PCIE_LANE_7_EQUALIZATION_CNTL |
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| 69555 | #define BIFPLR2_0_PCIE_LANE_7_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET__SHIFT 0x8 |
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| 69559 | #define BIFPLR2_0_PCIE_LANE_7_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET_MASK 0x0F00L |
|---|
| 69560 | #define BIFPLR2_0_PCIE_LANE_7_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT_MASK 0x7000L |
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| 69561 | //BIFPLR2_0_PCIE_LANE_8_EQUALIZATION_CNTL |
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| 69566 | #define BIFPLR2_0_PCIE_LANE_8_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET_MASK 0x000FL |
|---|
| 69567 | #define BIFPLR2_0_PCIE_LANE_8_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT_MASK 0x0070L |
|---|
| 69568 | #define BIFPLR2_0_PCIE_LANE_8_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET_MASK 0x0F00L |
|---|
| 69569 | #define BIFPLR2_0_PCIE_LANE_8_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT_MASK 0x7000L |
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| 69570 | //BIFPLR2_0_PCIE_LANE_9_EQUALIZATION_CNTL |
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|---|
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| 69653 | #define BIFPLR2_0_PCIE_ACS_CAP__P2P_COMPLETION_REDIRECT_MASK 0x0008L |
|---|
| 69654 | #define BIFPLR2_0_PCIE_ACS_CAP__UPSTREAM_FORWARDING_MASK 0x0010L |
|---|
| 69655 | #define BIFPLR2_0_PCIE_ACS_CAP__P2P_EGRESS_CONTROL_MASK 0x0020L |
|---|
| 69656 | #define BIFPLR2_0_PCIE_ACS_CAP__DIRECT_TRANSLATED_P2P_MASK 0x0040L |
|---|
| 69657 | #define BIFPLR2_0_PCIE_ACS_CAP__ENHANCED_CAPABILITY_MASK 0x0080L |
|---|
| 69658 | #define BIFPLR2_0_PCIE_ACS_CAP__EGRESS_CONTROL_VECTOR_SIZE_MASK 0xFF00L |
|---|
| 69659 | //BIFPLR2_0_PCIE_ACS_CNTL |
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| 69660 | #define BIFPLR2_0_PCIE_ACS_CNTL__SOURCE_VALIDATION_EN__SHIFT 0x0 |
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| 69661 | #define BIFPLR2_0_PCIE_ACS_CNTL__TRANSLATION_BLOCKING_EN__SHIFT 0x1 |
|---|
| 69662 | #define BIFPLR2_0_PCIE_ACS_CNTL__P2P_REQUEST_REDIRECT_EN__SHIFT 0x2 |
|---|
| 69663 | #define BIFPLR2_0_PCIE_ACS_CNTL__P2P_COMPLETION_REDIRECT_EN__SHIFT 0x3 |
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| 69664 | #define BIFPLR2_0_PCIE_ACS_CNTL__UPSTREAM_FORWARDING_EN__SHIFT 0x4 |
|---|
| 69665 | #define BIFPLR2_0_PCIE_ACS_CNTL__P2P_EGRESS_CONTROL_EN__SHIFT 0x5 |
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| 69668 | #define BIFPLR2_0_PCIE_ACS_CNTL__DSP_MEMORY_TARGET_ACCESS_CNTL__SHIFT 0x8 |
|---|
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| 69670 | #define BIFPLR2_0_PCIE_ACS_CNTL__UNCLAIMED_REQUEST_REDIRECT_CNTL__SHIFT 0xc |
|---|
| 69671 | #define BIFPLR2_0_PCIE_ACS_CNTL__SOURCE_VALIDATION_EN_MASK 0x0001L |
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| 69672 | #define BIFPLR2_0_PCIE_ACS_CNTL__TRANSLATION_BLOCKING_EN_MASK 0x0002L |
|---|
| 69673 | #define BIFPLR2_0_PCIE_ACS_CNTL__P2P_REQUEST_REDIRECT_EN_MASK 0x0004L |
|---|
| 69674 | #define BIFPLR2_0_PCIE_ACS_CNTL__P2P_COMPLETION_REDIRECT_EN_MASK 0x0008L |
|---|
| 69675 | #define BIFPLR2_0_PCIE_ACS_CNTL__UPSTREAM_FORWARDING_EN_MASK 0x0010L |
|---|
| 69676 | #define BIFPLR2_0_PCIE_ACS_CNTL__P2P_EGRESS_CONTROL_EN_MASK 0x0020L |
|---|
| 69677 | #define BIFPLR2_0_PCIE_ACS_CNTL__DIRECT_TRANSLATED_P2P_EN_MASK 0x0040L |
|---|
| 69678 | #define BIFPLR2_0_PCIE_ACS_CNTL__IO_REQUEST_BLOCKING_EN_MASK 0x0080L |
|---|
| 69679 | #define BIFPLR2_0_PCIE_ACS_CNTL__DSP_MEMORY_TARGET_ACCESS_CNTL_MASK 0x0300L |
|---|
| 69680 | #define BIFPLR2_0_PCIE_ACS_CNTL__USP_MEMORY_TARGET_ACCESS_CNTL_MASK 0x0C00L |
|---|
| 69681 | #define BIFPLR2_0_PCIE_ACS_CNTL__UNCLAIMED_REQUEST_REDIRECT_CNTL_MASK 0x1000L |
|---|
| 69682 | //BIFPLR2_0_PCIE_MC_ENH_CAP_LIST |
|---|
| 69683 | #define BIFPLR2_0_PCIE_MC_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
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| 69684 | #define BIFPLR2_0_PCIE_MC_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 69685 | #define BIFPLR2_0_PCIE_MC_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 69686 | #define BIFPLR2_0_PCIE_MC_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 69687 | #define BIFPLR2_0_PCIE_MC_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 69688 | #define BIFPLR2_0_PCIE_MC_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 69689 | //BIFPLR2_0_PCIE_MC_CAP |
|---|
| 69690 | #define BIFPLR2_0_PCIE_MC_CAP__MC_MAX_GROUP__SHIFT 0x0 |
|---|
| 69691 | #define BIFPLR2_0_PCIE_MC_CAP__MC_WIN_SIZE_REQ__SHIFT 0x8 |
|---|
| 69692 | #define BIFPLR2_0_PCIE_MC_CAP__MC_ECRC_REGEN_SUPP__SHIFT 0xf |
|---|
| 69693 | #define BIFPLR2_0_PCIE_MC_CAP__MC_MAX_GROUP_MASK 0x003FL |
|---|
| 69694 | #define BIFPLR2_0_PCIE_MC_CAP__MC_WIN_SIZE_REQ_MASK 0x3F00L |
|---|
| 69695 | #define BIFPLR2_0_PCIE_MC_CAP__MC_ECRC_REGEN_SUPP_MASK 0x8000L |
|---|
| 69696 | //BIFPLR2_0_PCIE_MC_CNTL |
|---|
| 69697 | #define BIFPLR2_0_PCIE_MC_CNTL__MC_NUM_GROUP__SHIFT 0x0 |
|---|
| 69698 | #define BIFPLR2_0_PCIE_MC_CNTL__MC_ENABLE__SHIFT 0xf |
|---|
| 69699 | #define BIFPLR2_0_PCIE_MC_CNTL__MC_NUM_GROUP_MASK 0x003FL |
|---|
| 69700 | #define BIFPLR2_0_PCIE_MC_CNTL__MC_ENABLE_MASK 0x8000L |
|---|
| 69701 | //BIFPLR2_0_PCIE_MC_ADDR0 |
|---|
| 69702 | #define BIFPLR2_0_PCIE_MC_ADDR0__MC_INDEX_POS__SHIFT 0x0 |
|---|
| 69703 | #define BIFPLR2_0_PCIE_MC_ADDR0__MC_BASE_ADDR_0__SHIFT 0xc |
|---|
| 69704 | #define BIFPLR2_0_PCIE_MC_ADDR0__MC_INDEX_POS_MASK 0x0000003FL |
|---|
| 69705 | #define BIFPLR2_0_PCIE_MC_ADDR0__MC_BASE_ADDR_0_MASK 0xFFFFF000L |
|---|
| 69706 | //BIFPLR2_0_PCIE_MC_ADDR1 |
|---|
| 69707 | #define BIFPLR2_0_PCIE_MC_ADDR1__MC_BASE_ADDR_1__SHIFT 0x0 |
|---|
| 69708 | #define BIFPLR2_0_PCIE_MC_ADDR1__MC_BASE_ADDR_1_MASK 0xFFFFFFFFL |
|---|
| 69709 | //BIFPLR2_0_PCIE_MC_RCV0 |
|---|
| 69710 | #define BIFPLR2_0_PCIE_MC_RCV0__MC_RECEIVE_0__SHIFT 0x0 |
|---|
| 69711 | #define BIFPLR2_0_PCIE_MC_RCV0__MC_RECEIVE_0_MASK 0xFFFFFFFFL |
|---|
| 69712 | //BIFPLR2_0_PCIE_MC_RCV1 |
|---|
| 69713 | #define BIFPLR2_0_PCIE_MC_RCV1__MC_RECEIVE_1__SHIFT 0x0 |
|---|
| 69714 | #define BIFPLR2_0_PCIE_MC_RCV1__MC_RECEIVE_1_MASK 0xFFFFFFFFL |
|---|
| 69715 | //BIFPLR2_0_PCIE_MC_BLOCK_ALL0 |
|---|
| 69716 | #define BIFPLR2_0_PCIE_MC_BLOCK_ALL0__MC_BLOCK_ALL_0__SHIFT 0x0 |
|---|
| 69717 | #define BIFPLR2_0_PCIE_MC_BLOCK_ALL0__MC_BLOCK_ALL_0_MASK 0xFFFFFFFFL |
|---|
| 69718 | //BIFPLR2_0_PCIE_MC_BLOCK_ALL1 |
|---|
| 69719 | #define BIFPLR2_0_PCIE_MC_BLOCK_ALL1__MC_BLOCK_ALL_1__SHIFT 0x0 |
|---|
| 69720 | #define BIFPLR2_0_PCIE_MC_BLOCK_ALL1__MC_BLOCK_ALL_1_MASK 0xFFFFFFFFL |
|---|
| 69721 | //BIFPLR2_0_PCIE_MC_BLOCK_UNTRANSLATED_0 |
|---|
| 69722 | #define BIFPLR2_0_PCIE_MC_BLOCK_UNTRANSLATED_0__MC_BLOCK_UNTRANSLATED_0__SHIFT 0x0 |
|---|
| 69723 | #define BIFPLR2_0_PCIE_MC_BLOCK_UNTRANSLATED_0__MC_BLOCK_UNTRANSLATED_0_MASK 0xFFFFFFFFL |
|---|
| 69724 | //BIFPLR2_0_PCIE_MC_BLOCK_UNTRANSLATED_1 |
|---|
| 69725 | #define BIFPLR2_0_PCIE_MC_BLOCK_UNTRANSLATED_1__MC_BLOCK_UNTRANSLATED_1__SHIFT 0x0 |
|---|
| 69726 | #define BIFPLR2_0_PCIE_MC_BLOCK_UNTRANSLATED_1__MC_BLOCK_UNTRANSLATED_1_MASK 0xFFFFFFFFL |
|---|
| 69727 | //BIFPLR2_0_PCIE_MC_OVERLAY_BAR0 |
|---|
| 69728 | #define BIFPLR2_0_PCIE_MC_OVERLAY_BAR0__MC_OVERLAY_SIZE__SHIFT 0x0 |
|---|
| 69729 | #define BIFPLR2_0_PCIE_MC_OVERLAY_BAR0__MC_OVERLAY_BAR_0__SHIFT 0x6 |
|---|
| 69730 | #define BIFPLR2_0_PCIE_MC_OVERLAY_BAR0__MC_OVERLAY_SIZE_MASK 0x0000003FL |
|---|
| 69731 | #define BIFPLR2_0_PCIE_MC_OVERLAY_BAR0__MC_OVERLAY_BAR_0_MASK 0xFFFFFFC0L |
|---|
| 69732 | //BIFPLR2_0_PCIE_MC_OVERLAY_BAR1 |
|---|
| 69733 | #define BIFPLR2_0_PCIE_MC_OVERLAY_BAR1__MC_OVERLAY_BAR_1__SHIFT 0x0 |
|---|
| 69734 | #define BIFPLR2_0_PCIE_MC_OVERLAY_BAR1__MC_OVERLAY_BAR_1_MASK 0xFFFFFFFFL |
|---|
| 69735 | //BIFPLR2_0_PCIE_L1_PM_SUB_CAP_LIST |
|---|
| 69736 | #define BIFPLR2_0_PCIE_L1_PM_SUB_CAP_LIST__CAP_ID__SHIFT 0x0 |
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| 69737 | #define BIFPLR2_0_PCIE_L1_PM_SUB_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 69738 | #define BIFPLR2_0_PCIE_L1_PM_SUB_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 69739 | #define BIFPLR2_0_PCIE_L1_PM_SUB_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 69740 | #define BIFPLR2_0_PCIE_L1_PM_SUB_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 69741 | #define BIFPLR2_0_PCIE_L1_PM_SUB_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 69742 | //BIFPLR2_0_PCIE_L1_PM_SUB_CAP |
|---|
| 69743 | #define BIFPLR2_0_PCIE_L1_PM_SUB_CAP__PCI_PM_L1_2_SUPPORTED__SHIFT 0x0 |
|---|
| 69744 | #define BIFPLR2_0_PCIE_L1_PM_SUB_CAP__PCI_PM_L1_1_SUPPORTED__SHIFT 0x1 |
|---|
| 69745 | #define BIFPLR2_0_PCIE_L1_PM_SUB_CAP__ASPM_L1_2_SUPPORTED__SHIFT 0x2 |
|---|
| 69746 | #define BIFPLR2_0_PCIE_L1_PM_SUB_CAP__ASPM_L1_1_SUPPORTED__SHIFT 0x3 |
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| 69748 | #define BIFPLR2_0_PCIE_L1_PM_SUB_CAP__LINK_ACTIVATION_SUPPORTED__SHIFT 0x5 |
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|---|
| 69750 | #define BIFPLR2_0_PCIE_L1_PM_SUB_CAP__PORT_T_POWER_ON_SCALE__SHIFT 0x10 |
|---|
| 69751 | #define BIFPLR2_0_PCIE_L1_PM_SUB_CAP__PORT_T_POWER_ON_VALUE__SHIFT 0x13 |
|---|
| 69752 | #define BIFPLR2_0_PCIE_L1_PM_SUB_CAP__PCI_PM_L1_2_SUPPORTED_MASK 0x00000001L |
|---|
| 69753 | #define BIFPLR2_0_PCIE_L1_PM_SUB_CAP__PCI_PM_L1_1_SUPPORTED_MASK 0x00000002L |
|---|
| 69754 | #define BIFPLR2_0_PCIE_L1_PM_SUB_CAP__ASPM_L1_2_SUPPORTED_MASK 0x00000004L |
|---|
| 69755 | #define BIFPLR2_0_PCIE_L1_PM_SUB_CAP__ASPM_L1_1_SUPPORTED_MASK 0x00000008L |
|---|
| 69756 | #define BIFPLR2_0_PCIE_L1_PM_SUB_CAP__L1_PM_SUB_SUPPORTED_MASK 0x00000010L |
|---|
| 69757 | #define BIFPLR2_0_PCIE_L1_PM_SUB_CAP__LINK_ACTIVATION_SUPPORTED_MASK 0x00000020L |
|---|
| 69758 | #define BIFPLR2_0_PCIE_L1_PM_SUB_CAP__PORT_CM_RESTORE_TIME_MASK 0x0000FF00L |
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| 69760 | #define BIFPLR2_0_PCIE_L1_PM_SUB_CAP__PORT_T_POWER_ON_VALUE_MASK 0x00F80000L |
|---|
| 69761 | //BIFPLR2_0_PCIE_L1_PM_SUB_CNTL |
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|---|
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|---|
| 69765 | #define BIFPLR2_0_PCIE_L1_PM_SUB_CNTL__ASPM_L1_1_EN__SHIFT 0x3 |
|---|
| 69766 | #define BIFPLR2_0_PCIE_L1_PM_SUB_CNTL__LINK_ACTIVATION_INTERRUPT_EN__SHIFT 0x4 |
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| 69767 | #define BIFPLR2_0_PCIE_L1_PM_SUB_CNTL__LINK_ACTIVATION_CNTL__SHIFT 0x5 |
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| 69768 | #define BIFPLR2_0_PCIE_L1_PM_SUB_CNTL__COMMON_MODE_RESTORE_TIME__SHIFT 0x8 |
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| 69769 | #define BIFPLR2_0_PCIE_L1_PM_SUB_CNTL__LTR_L1_2_THRESHOLD_VALUE__SHIFT 0x10 |
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| 69770 | #define BIFPLR2_0_PCIE_L1_PM_SUB_CNTL__LTR_L1_2_THRESHOLD_SCALE__SHIFT 0x1d |
|---|
| 69771 | #define BIFPLR2_0_PCIE_L1_PM_SUB_CNTL__PCI_PM_L1_2_EN_MASK 0x00000001L |
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| 69772 | #define BIFPLR2_0_PCIE_L1_PM_SUB_CNTL__PCI_PM_L1_1_EN_MASK 0x00000002L |
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| 69773 | #define BIFPLR2_0_PCIE_L1_PM_SUB_CNTL__ASPM_L1_2_EN_MASK 0x00000004L |
|---|
| 69774 | #define BIFPLR2_0_PCIE_L1_PM_SUB_CNTL__ASPM_L1_1_EN_MASK 0x00000008L |
|---|
| 69775 | #define BIFPLR2_0_PCIE_L1_PM_SUB_CNTL__LINK_ACTIVATION_INTERRUPT_EN_MASK 0x00000010L |
|---|
| 69776 | #define BIFPLR2_0_PCIE_L1_PM_SUB_CNTL__LINK_ACTIVATION_CNTL_MASK 0x00000020L |
|---|
| 69777 | #define BIFPLR2_0_PCIE_L1_PM_SUB_CNTL__COMMON_MODE_RESTORE_TIME_MASK 0x0000FF00L |
|---|
| 69778 | #define BIFPLR2_0_PCIE_L1_PM_SUB_CNTL__LTR_L1_2_THRESHOLD_VALUE_MASK 0x03FF0000L |
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| 69779 | #define BIFPLR2_0_PCIE_L1_PM_SUB_CNTL__LTR_L1_2_THRESHOLD_SCALE_MASK 0xE0000000L |
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| 69780 | //BIFPLR2_0_PCIE_L1_PM_SUB_CNTL2 |
|---|
| 69781 | #define BIFPLR2_0_PCIE_L1_PM_SUB_CNTL2__T_POWER_ON_SCALE__SHIFT 0x0 |
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| 69782 | #define BIFPLR2_0_PCIE_L1_PM_SUB_CNTL2__T_POWER_ON_VALUE__SHIFT 0x3 |
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| 69783 | #define BIFPLR2_0_PCIE_L1_PM_SUB_CNTL2__T_POWER_ON_SCALE_MASK 0x00000003L |
|---|
| 69784 | #define BIFPLR2_0_PCIE_L1_PM_SUB_CNTL2__T_POWER_ON_VALUE_MASK 0x000000F8L |
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| 69785 | //BIFPLR2_0_PCIE_DPC_ENH_CAP_LIST |
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| 69786 | #define BIFPLR2_0_PCIE_DPC_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
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| 69788 | #define BIFPLR2_0_PCIE_DPC_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
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| 69789 | #define BIFPLR2_0_PCIE_DPC_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 69790 | #define BIFPLR2_0_PCIE_DPC_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 69791 | #define BIFPLR2_0_PCIE_DPC_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 69792 | //BIFPLR2_0_PCIE_DPC_CAP_LIST |
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| 69793 | #define BIFPLR2_0_PCIE_DPC_CAP_LIST__DPC_INTR_MSG_NUM__SHIFT 0x0 |
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|---|
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| 69797 | #define BIFPLR2_0_PCIE_DPC_CAP_LIST__RP_PIO_LOG_SIZE__SHIFT 0x8 |
|---|
| 69798 | #define BIFPLR2_0_PCIE_DPC_CAP_LIST__DL_ACTIVE_ERR_COR_SIGNALING_SUPPORTED__SHIFT 0xc |
|---|
| 69799 | #define BIFPLR2_0_PCIE_DPC_CAP_LIST__DPC_INTR_MSG_NUM_MASK 0x001FL |
|---|
| 69800 | #define BIFPLR2_0_PCIE_DPC_CAP_LIST__RP_EXTENSIONS_FOR_DPC_MASK 0x0020L |
|---|
| 69801 | #define BIFPLR2_0_PCIE_DPC_CAP_LIST__POISONED_TLP_EGRESS_BLOCKING_SUPPORTED_MASK 0x0040L |
|---|
| 69802 | #define BIFPLR2_0_PCIE_DPC_CAP_LIST__DPC_SOFTWARE_TRIGGERING_SUPPORTED_MASK 0x0080L |
|---|
| 69803 | #define BIFPLR2_0_PCIE_DPC_CAP_LIST__RP_PIO_LOG_SIZE_MASK 0x0F00L |
|---|
| 69804 | #define BIFPLR2_0_PCIE_DPC_CAP_LIST__DL_ACTIVE_ERR_COR_SIGNALING_SUPPORTED_MASK 0x1000L |
|---|
| 69805 | //BIFPLR2_0_PCIE_DPC_CNTL |
|---|
| 69806 | #define BIFPLR2_0_PCIE_DPC_CNTL__DPC_TRIGGER_ENABLE__SHIFT 0x0 |
|---|
| 69807 | #define BIFPLR2_0_PCIE_DPC_CNTL__DPC_COMPLETION_CONTROL__SHIFT 0x2 |
|---|
| 69808 | #define BIFPLR2_0_PCIE_DPC_CNTL__DPC_INTERRUPT_ENABLE__SHIFT 0x3 |
|---|
| 69809 | #define BIFPLR2_0_PCIE_DPC_CNTL__DPC_ERR_COR_ENABLE__SHIFT 0x4 |
|---|
| 69810 | #define BIFPLR2_0_PCIE_DPC_CNTL__POISONED_TLP_EGRESS_BLOCKING_ENABLE__SHIFT 0x5 |
|---|
| 69811 | #define BIFPLR2_0_PCIE_DPC_CNTL__DPC_SOFTWARE_TRIGGER__SHIFT 0x6 |
|---|
| 69812 | #define BIFPLR2_0_PCIE_DPC_CNTL__DL_ACTIVE_ERR_COR_ENABLE__SHIFT 0x7 |
|---|
| 69813 | #define BIFPLR2_0_PCIE_DPC_CNTL__DPC_SIG_SFW_ENABLE__SHIFT 0x8 |
|---|
| 69814 | #define BIFPLR2_0_PCIE_DPC_CNTL__DPC_TRIGGER_ENABLE_MASK 0x0003L |
|---|
| 69815 | #define BIFPLR2_0_PCIE_DPC_CNTL__DPC_COMPLETION_CONTROL_MASK 0x0004L |
|---|
| 69816 | #define BIFPLR2_0_PCIE_DPC_CNTL__DPC_INTERRUPT_ENABLE_MASK 0x0008L |
|---|
| 69817 | #define BIFPLR2_0_PCIE_DPC_CNTL__DPC_ERR_COR_ENABLE_MASK 0x0010L |
|---|
| 69818 | #define BIFPLR2_0_PCIE_DPC_CNTL__POISONED_TLP_EGRESS_BLOCKING_ENABLE_MASK 0x0020L |
|---|
| 69819 | #define BIFPLR2_0_PCIE_DPC_CNTL__DPC_SOFTWARE_TRIGGER_MASK 0x0040L |
|---|
| 69820 | #define BIFPLR2_0_PCIE_DPC_CNTL__DL_ACTIVE_ERR_COR_ENABLE_MASK 0x0080L |
|---|
| 69821 | #define BIFPLR2_0_PCIE_DPC_CNTL__DPC_SIG_SFW_ENABLE_MASK 0x0100L |
|---|
| 69822 | //BIFPLR2_0_PCIE_DPC_STATUS |
|---|
| 69823 | #define BIFPLR2_0_PCIE_DPC_STATUS__DPC_TRIGGER_STATUS__SHIFT 0x0 |
|---|
| 69824 | #define BIFPLR2_0_PCIE_DPC_STATUS__DPC_TRIGGER_REASON__SHIFT 0x1 |
|---|
| 69825 | #define BIFPLR2_0_PCIE_DPC_STATUS__DPC_INTERRUPT_STATUS__SHIFT 0x3 |
|---|
| 69826 | #define BIFPLR2_0_PCIE_DPC_STATUS__DPC_RP_BUSY__SHIFT 0x4 |
|---|
| 69827 | #define BIFPLR2_0_PCIE_DPC_STATUS__DPC_TRIGGER_REASON_EXTENSION__SHIFT 0x5 |
|---|
| 69828 | #define BIFPLR2_0_PCIE_DPC_STATUS__RP_PIO_FIRST_ERROR_POINTER__SHIFT 0x8 |
|---|
| 69829 | #define BIFPLR2_0_PCIE_DPC_STATUS__DPC_TRIGGER_STATUS_MASK 0x0001L |
|---|
| 69830 | #define BIFPLR2_0_PCIE_DPC_STATUS__DPC_TRIGGER_REASON_MASK 0x0006L |
|---|
| 69831 | #define BIFPLR2_0_PCIE_DPC_STATUS__DPC_INTERRUPT_STATUS_MASK 0x0008L |
|---|
| 69832 | #define BIFPLR2_0_PCIE_DPC_STATUS__DPC_RP_BUSY_MASK 0x0010L |
|---|
| 69833 | #define BIFPLR2_0_PCIE_DPC_STATUS__DPC_TRIGGER_REASON_EXTENSION_MASK 0x0060L |
|---|
| 69834 | #define BIFPLR2_0_PCIE_DPC_STATUS__RP_PIO_FIRST_ERROR_POINTER_MASK 0x1F00L |
|---|
| 69835 | //BIFPLR2_0_PCIE_DPC_ERROR_SOURCE_ID |
|---|
| 69836 | #define BIFPLR2_0_PCIE_DPC_ERROR_SOURCE_ID__DPC_ERROR_SOURCE_ID__SHIFT 0x0 |
|---|
| 69837 | #define BIFPLR2_0_PCIE_DPC_ERROR_SOURCE_ID__DPC_ERROR_SOURCE_ID_MASK 0xFFFFL |
|---|
| 69838 | //BIFPLR2_0_PCIE_RP_PIO_STATUS |
|---|
| 69839 | #define BIFPLR2_0_PCIE_RP_PIO_STATUS__CFG_UR_CPL__SHIFT 0x0 |
|---|
| 69840 | #define BIFPLR2_0_PCIE_RP_PIO_STATUS__CFG_CA_CPL__SHIFT 0x1 |
|---|
| 69841 | #define BIFPLR2_0_PCIE_RP_PIO_STATUS__CFG_CTO__SHIFT 0x2 |
|---|
| 69842 | #define BIFPLR2_0_PCIE_RP_PIO_STATUS__IO_UR_CPL__SHIFT 0x8 |
|---|
| 69843 | #define BIFPLR2_0_PCIE_RP_PIO_STATUS__IO_CA_CPL__SHIFT 0x9 |
|---|
| 69844 | #define BIFPLR2_0_PCIE_RP_PIO_STATUS__IO_CTO__SHIFT 0xa |
|---|
| 69845 | #define BIFPLR2_0_PCIE_RP_PIO_STATUS__MEM_UR_CPL__SHIFT 0x10 |
|---|
| 69846 | #define BIFPLR2_0_PCIE_RP_PIO_STATUS__MEM_CA_CPL__SHIFT 0x11 |
|---|
| 69847 | #define BIFPLR2_0_PCIE_RP_PIO_STATUS__MEM_CTO__SHIFT 0x12 |
|---|
| 69848 | #define BIFPLR2_0_PCIE_RP_PIO_STATUS__CFG_UR_CPL_MASK 0x00000001L |
|---|
| 69849 | #define BIFPLR2_0_PCIE_RP_PIO_STATUS__CFG_CA_CPL_MASK 0x00000002L |
|---|
| 69850 | #define BIFPLR2_0_PCIE_RP_PIO_STATUS__CFG_CTO_MASK 0x00000004L |
|---|
| 69851 | #define BIFPLR2_0_PCIE_RP_PIO_STATUS__IO_UR_CPL_MASK 0x00000100L |
|---|
| 69852 | #define BIFPLR2_0_PCIE_RP_PIO_STATUS__IO_CA_CPL_MASK 0x00000200L |
|---|
| 69853 | #define BIFPLR2_0_PCIE_RP_PIO_STATUS__IO_CTO_MASK 0x00000400L |
|---|
| 69854 | #define BIFPLR2_0_PCIE_RP_PIO_STATUS__MEM_UR_CPL_MASK 0x00010000L |
|---|
| 69855 | #define BIFPLR2_0_PCIE_RP_PIO_STATUS__MEM_CA_CPL_MASK 0x00020000L |
|---|
| 69856 | #define BIFPLR2_0_PCIE_RP_PIO_STATUS__MEM_CTO_MASK 0x00040000L |
|---|
| 69857 | //BIFPLR2_0_PCIE_RP_PIO_MASK |
|---|
| 69858 | #define BIFPLR2_0_PCIE_RP_PIO_MASK__CFG_UR_CPL__SHIFT 0x0 |
|---|
| 69859 | #define BIFPLR2_0_PCIE_RP_PIO_MASK__CFG_CA_CPL__SHIFT 0x1 |
|---|
| 69860 | #define BIFPLR2_0_PCIE_RP_PIO_MASK__CFG_CTO__SHIFT 0x2 |
|---|
| 69861 | #define BIFPLR2_0_PCIE_RP_PIO_MASK__IO_UR_CPL__SHIFT 0x8 |
|---|
| 69862 | #define BIFPLR2_0_PCIE_RP_PIO_MASK__IO_CA_CPL__SHIFT 0x9 |
|---|
| 69863 | #define BIFPLR2_0_PCIE_RP_PIO_MASK__IO_CTO__SHIFT 0xa |
|---|
| 69864 | #define BIFPLR2_0_PCIE_RP_PIO_MASK__MEM_UR_CPL__SHIFT 0x10 |
|---|
| 69865 | #define BIFPLR2_0_PCIE_RP_PIO_MASK__MEM_CA_CPL__SHIFT 0x11 |
|---|
| 69866 | #define BIFPLR2_0_PCIE_RP_PIO_MASK__MEM_CTO__SHIFT 0x12 |
|---|
| 69867 | #define BIFPLR2_0_PCIE_RP_PIO_MASK__CFG_UR_CPL_MASK 0x00000001L |
|---|
| 69868 | #define BIFPLR2_0_PCIE_RP_PIO_MASK__CFG_CA_CPL_MASK 0x00000002L |
|---|
| 69869 | #define BIFPLR2_0_PCIE_RP_PIO_MASK__CFG_CTO_MASK 0x00000004L |
|---|
| 69870 | #define BIFPLR2_0_PCIE_RP_PIO_MASK__IO_UR_CPL_MASK 0x00000100L |
|---|
| 69871 | #define BIFPLR2_0_PCIE_RP_PIO_MASK__IO_CA_CPL_MASK 0x00000200L |
|---|
| 69872 | #define BIFPLR2_0_PCIE_RP_PIO_MASK__IO_CTO_MASK 0x00000400L |
|---|
| 69873 | #define BIFPLR2_0_PCIE_RP_PIO_MASK__MEM_UR_CPL_MASK 0x00010000L |
|---|
| 69874 | #define BIFPLR2_0_PCIE_RP_PIO_MASK__MEM_CA_CPL_MASK 0x00020000L |
|---|
| 69875 | #define BIFPLR2_0_PCIE_RP_PIO_MASK__MEM_CTO_MASK 0x00040000L |
|---|
| 69876 | //BIFPLR2_0_PCIE_RP_PIO_SEVERITY |
|---|
| 69877 | #define BIFPLR2_0_PCIE_RP_PIO_SEVERITY__CFG_UR_CPL__SHIFT 0x0 |
|---|
| 69878 | #define BIFPLR2_0_PCIE_RP_PIO_SEVERITY__CFG_CA_CPL__SHIFT 0x1 |
|---|
| 69879 | #define BIFPLR2_0_PCIE_RP_PIO_SEVERITY__CFG_CTO__SHIFT 0x2 |
|---|
| 69880 | #define BIFPLR2_0_PCIE_RP_PIO_SEVERITY__IO_UR_CPL__SHIFT 0x8 |
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| 69881 | #define BIFPLR2_0_PCIE_RP_PIO_SEVERITY__IO_CA_CPL__SHIFT 0x9 |
|---|
| 69882 | #define BIFPLR2_0_PCIE_RP_PIO_SEVERITY__IO_CTO__SHIFT 0xa |
|---|
| 69883 | #define BIFPLR2_0_PCIE_RP_PIO_SEVERITY__MEM_UR_CPL__SHIFT 0x10 |
|---|
| 69884 | #define BIFPLR2_0_PCIE_RP_PIO_SEVERITY__MEM_CA_CPL__SHIFT 0x11 |
|---|
| 69885 | #define BIFPLR2_0_PCIE_RP_PIO_SEVERITY__MEM_CTO__SHIFT 0x12 |
|---|
| 69886 | #define BIFPLR2_0_PCIE_RP_PIO_SEVERITY__CFG_UR_CPL_MASK 0x00000001L |
|---|
| 69887 | #define BIFPLR2_0_PCIE_RP_PIO_SEVERITY__CFG_CA_CPL_MASK 0x00000002L |
|---|
| 69888 | #define BIFPLR2_0_PCIE_RP_PIO_SEVERITY__CFG_CTO_MASK 0x00000004L |
|---|
| 69889 | #define BIFPLR2_0_PCIE_RP_PIO_SEVERITY__IO_UR_CPL_MASK 0x00000100L |
|---|
| 69890 | #define BIFPLR2_0_PCIE_RP_PIO_SEVERITY__IO_CA_CPL_MASK 0x00000200L |
|---|
| 69891 | #define BIFPLR2_0_PCIE_RP_PIO_SEVERITY__IO_CTO_MASK 0x00000400L |
|---|
| 69892 | #define BIFPLR2_0_PCIE_RP_PIO_SEVERITY__MEM_UR_CPL_MASK 0x00010000L |
|---|
| 69893 | #define BIFPLR2_0_PCIE_RP_PIO_SEVERITY__MEM_CA_CPL_MASK 0x00020000L |
|---|
| 69894 | #define BIFPLR2_0_PCIE_RP_PIO_SEVERITY__MEM_CTO_MASK 0x00040000L |
|---|
| 69895 | //BIFPLR2_0_PCIE_RP_PIO_SYSERROR |
|---|
| 69896 | #define BIFPLR2_0_PCIE_RP_PIO_SYSERROR__CFG_UR_CPL__SHIFT 0x0 |
|---|
| 69897 | #define BIFPLR2_0_PCIE_RP_PIO_SYSERROR__CFG_CA_CPL__SHIFT 0x1 |
|---|
| 69898 | #define BIFPLR2_0_PCIE_RP_PIO_SYSERROR__CFG_CTO__SHIFT 0x2 |
|---|
| 69899 | #define BIFPLR2_0_PCIE_RP_PIO_SYSERROR__IO_UR_CPL__SHIFT 0x8 |
|---|
| 69900 | #define BIFPLR2_0_PCIE_RP_PIO_SYSERROR__IO_CA_CPL__SHIFT 0x9 |
|---|
| 69901 | #define BIFPLR2_0_PCIE_RP_PIO_SYSERROR__IO_CTO__SHIFT 0xa |
|---|
| 69902 | #define BIFPLR2_0_PCIE_RP_PIO_SYSERROR__MEM_UR_CPL__SHIFT 0x10 |
|---|
| 69903 | #define BIFPLR2_0_PCIE_RP_PIO_SYSERROR__MEM_CA_CPL__SHIFT 0x11 |
|---|
| 69904 | #define BIFPLR2_0_PCIE_RP_PIO_SYSERROR__MEM_CTO__SHIFT 0x12 |
|---|
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| 70855 | #define BIFPLR2_0_PCIE_CCIX_CAP__ESM_RECALIBRATION_NEEDED_ON_ESM_DATA_RATE_UPDATE_MASK 0x0008L |
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| 70872 | #define BIFPLR2_0_PCIE_CCIX_ESM_OPTL_CAP__RESERVED__SHIFT 0x0 |
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| 71067 | #define BIFPLR2_0_PCIE_CCIX_TRANS_CNTL__CCIX_PCIE_COMPATIBLE_TLP_ENABLE_MASK 0x00000002L |
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| 71075 | #define BIFPLR2_0_LINK_CAP_32GT__EQUALIZATION_BYPASS_TO_HIGHEST_RATE_SUPPORTED_MASK 0x00000001L |
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|---|
| 71077 | #define BIFPLR2_0_LINK_CAP_32GT__MODIFIED_TS_USAGE_MODE_0_SUPPORTED_MASK 0x00000100L |
|---|
| 71078 | #define BIFPLR2_0_LINK_CAP_32GT__MODIFIED_TS_USAGE_MODE_1_SUPPORTED_MASK 0x00000200L |
|---|
| 71079 | #define BIFPLR2_0_LINK_CAP_32GT__MODIFIED_TS_USAGE_MODE_2_SUPPORTED_MASK 0x00000400L |
|---|
| 71080 | #define BIFPLR2_0_LINK_CAP_32GT__MODIFIED_TS_RESERVED_USAGE_MODES_MASK 0x0000F800L |
|---|
| 71081 | //BIFPLR2_0_LINK_CNTL_32GT |
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|---|
| 71085 | #define BIFPLR2_0_LINK_CNTL_32GT__EQUALIZATION_BYPASS_TO_HIGHEST_RATE_DISABLE_MASK 0x00000001L |
|---|
| 71086 | #define BIFPLR2_0_LINK_CNTL_32GT__NO_EQUALIZATION_NEEDED_DISABLE_MASK 0x00000002L |
|---|
| 71087 | #define BIFPLR2_0_LINK_CNTL_32GT__MODIFIED_TS_USAGE_MODE_SELECTED_MASK 0x00000700L |
|---|
| 71088 | //BIFPLR2_0_LINK_STATUS_32GT |
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|---|
| 71093 | #define BIFPLR2_0_LINK_STATUS_32GT__LINK_EQUALIZATION_REQUEST_32GT__SHIFT 0x4 |
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|---|
| 71095 | #define BIFPLR2_0_LINK_STATUS_32GT__RECEIVED_ENHANCED_LINK_BEHAVIOUR_CONTROL__SHIFT 0x6 |
|---|
| 71096 | #define BIFPLR2_0_LINK_STATUS_32GT__TRANSMITTER_PRECODING_ON__SHIFT 0x8 |
|---|
| 71097 | #define BIFPLR2_0_LINK_STATUS_32GT__TRANSMITTER_PRECODE_REQUEST__SHIFT 0x9 |
|---|
| 71098 | #define BIFPLR2_0_LINK_STATUS_32GT__NO_EQUALIZATION_NEEDED_RECEIVED__SHIFT 0xa |
|---|
| 71099 | #define BIFPLR2_0_LINK_STATUS_32GT__EQUALIZATION_COMPLETE_32GT_MASK 0x00000001L |
|---|
| 71100 | #define BIFPLR2_0_LINK_STATUS_32GT__EQUALIZATION_PHASE1_SUCCESS_32GT_MASK 0x00000002L |
|---|
| 71101 | #define BIFPLR2_0_LINK_STATUS_32GT__EQUALIZATION_PHASE2_SUCCESS_32GT_MASK 0x00000004L |
|---|
| 71102 | #define BIFPLR2_0_LINK_STATUS_32GT__EQUALIZATION_PHASE3_SUCCESS_32GT_MASK 0x00000008L |
|---|
| 71103 | #define BIFPLR2_0_LINK_STATUS_32GT__LINK_EQUALIZATION_REQUEST_32GT_MASK 0x00000010L |
|---|
| 71104 | #define BIFPLR2_0_LINK_STATUS_32GT__MODIFIED_TS_RECEIVED_MASK 0x00000020L |
|---|
| 71105 | #define BIFPLR2_0_LINK_STATUS_32GT__RECEIVED_ENHANCED_LINK_BEHAVIOUR_CONTROL_MASK 0x000000C0L |
|---|
| 71106 | #define BIFPLR2_0_LINK_STATUS_32GT__TRANSMITTER_PRECODING_ON_MASK 0x00000100L |
|---|
| 71107 | #define BIFPLR2_0_LINK_STATUS_32GT__TRANSMITTER_PRECODE_REQUEST_MASK 0x00000200L |
|---|
| 71108 | #define BIFPLR2_0_LINK_STATUS_32GT__NO_EQUALIZATION_NEEDED_RECEIVED_MASK 0x00000400L |
|---|
| 71109 | |
|---|
| 71110 | |
|---|
| 71111 | // addressBlock: nbio_pcie0_bifplr3_cfgdecp |
|---|
| 71112 | //BIFPLR3_0_VENDOR_ID |
|---|
| 71113 | #define BIFPLR3_0_VENDOR_ID__VENDOR_ID__SHIFT 0x0 |
|---|
| 71114 | #define BIFPLR3_0_VENDOR_ID__VENDOR_ID_MASK 0xFFFFL |
|---|
| 71115 | //BIFPLR3_0_DEVICE_ID |
|---|
| 71116 | #define BIFPLR3_0_DEVICE_ID__DEVICE_ID__SHIFT 0x0 |
|---|
| 71117 | #define BIFPLR3_0_DEVICE_ID__DEVICE_ID_MASK 0xFFFFL |
|---|
| 71118 | //BIFPLR3_0_COMMAND |
|---|
| 71119 | #define BIFPLR3_0_COMMAND__IO_ACCESS_EN__SHIFT 0x0 |
|---|
| 71120 | #define BIFPLR3_0_COMMAND__MEM_ACCESS_EN__SHIFT 0x1 |
|---|
| 71121 | #define BIFPLR3_0_COMMAND__BUS_MASTER_EN__SHIFT 0x2 |
|---|
| 71122 | #define BIFPLR3_0_COMMAND__SPECIAL_CYCLE_EN__SHIFT 0x3 |
|---|
| 71123 | #define BIFPLR3_0_COMMAND__MEM_WRITE_INVALIDATE_EN__SHIFT 0x4 |
|---|
| 71124 | #define BIFPLR3_0_COMMAND__PAL_SNOOP_EN__SHIFT 0x5 |
|---|
| 71125 | #define BIFPLR3_0_COMMAND__PARITY_ERROR_RESPONSE__SHIFT 0x6 |
|---|
| 71126 | #define BIFPLR3_0_COMMAND__AD_STEPPING__SHIFT 0x7 |
|---|
| 71127 | #define BIFPLR3_0_COMMAND__SERR_EN__SHIFT 0x8 |
|---|
| 71128 | #define BIFPLR3_0_COMMAND__FAST_B2B_EN__SHIFT 0x9 |
|---|
| 71129 | #define BIFPLR3_0_COMMAND__INT_DIS__SHIFT 0xa |
|---|
| 71130 | #define BIFPLR3_0_COMMAND__IO_ACCESS_EN_MASK 0x0001L |
|---|
| 71131 | #define BIFPLR3_0_COMMAND__MEM_ACCESS_EN_MASK 0x0002L |
|---|
| 71132 | #define BIFPLR3_0_COMMAND__BUS_MASTER_EN_MASK 0x0004L |
|---|
| 71133 | #define BIFPLR3_0_COMMAND__SPECIAL_CYCLE_EN_MASK 0x0008L |
|---|
| 71134 | #define BIFPLR3_0_COMMAND__MEM_WRITE_INVALIDATE_EN_MASK 0x0010L |
|---|
| 71135 | #define BIFPLR3_0_COMMAND__PAL_SNOOP_EN_MASK 0x0020L |
|---|
| 71136 | #define BIFPLR3_0_COMMAND__PARITY_ERROR_RESPONSE_MASK 0x0040L |
|---|
| 71137 | #define BIFPLR3_0_COMMAND__AD_STEPPING_MASK 0x0080L |
|---|
| 71138 | #define BIFPLR3_0_COMMAND__SERR_EN_MASK 0x0100L |
|---|
| 71139 | #define BIFPLR3_0_COMMAND__FAST_B2B_EN_MASK 0x0200L |
|---|
| 71140 | #define BIFPLR3_0_COMMAND__INT_DIS_MASK 0x0400L |
|---|
| 71141 | //BIFPLR3_0_STATUS |
|---|
| 71142 | #define BIFPLR3_0_STATUS__IMMEDIATE_READINESS__SHIFT 0x0 |
|---|
| 71143 | #define BIFPLR3_0_STATUS__INT_STATUS__SHIFT 0x3 |
|---|
| 71144 | #define BIFPLR3_0_STATUS__CAP_LIST__SHIFT 0x4 |
|---|
| 71145 | #define BIFPLR3_0_STATUS__PCI_66_CAP__SHIFT 0x5 |
|---|
| 71146 | #define BIFPLR3_0_STATUS__FAST_BACK_CAPABLE__SHIFT 0x7 |
|---|
| 71147 | #define BIFPLR3_0_STATUS__MASTER_DATA_PARITY_ERROR__SHIFT 0x8 |
|---|
| 71148 | #define BIFPLR3_0_STATUS__DEVSEL_TIMING__SHIFT 0x9 |
|---|
| 71149 | #define BIFPLR3_0_STATUS__SIGNAL_TARGET_ABORT__SHIFT 0xb |
|---|
| 71150 | #define BIFPLR3_0_STATUS__RECEIVED_TARGET_ABORT__SHIFT 0xc |
|---|
| 71151 | #define BIFPLR3_0_STATUS__RECEIVED_MASTER_ABORT__SHIFT 0xd |
|---|
| 71152 | #define BIFPLR3_0_STATUS__SIGNALED_SYSTEM_ERROR__SHIFT 0xe |
|---|
| 71153 | #define BIFPLR3_0_STATUS__PARITY_ERROR_DETECTED__SHIFT 0xf |
|---|
| 71154 | #define BIFPLR3_0_STATUS__IMMEDIATE_READINESS_MASK 0x0001L |
|---|
| 71155 | #define BIFPLR3_0_STATUS__INT_STATUS_MASK 0x0008L |
|---|
| 71156 | #define BIFPLR3_0_STATUS__CAP_LIST_MASK 0x0010L |
|---|
| 71157 | #define BIFPLR3_0_STATUS__PCI_66_CAP_MASK 0x0020L |
|---|
| 71158 | #define BIFPLR3_0_STATUS__FAST_BACK_CAPABLE_MASK 0x0080L |
|---|
| 71159 | #define BIFPLR3_0_STATUS__MASTER_DATA_PARITY_ERROR_MASK 0x0100L |
|---|
| 71160 | #define BIFPLR3_0_STATUS__DEVSEL_TIMING_MASK 0x0600L |
|---|
| 71161 | #define BIFPLR3_0_STATUS__SIGNAL_TARGET_ABORT_MASK 0x0800L |
|---|
| 71162 | #define BIFPLR3_0_STATUS__RECEIVED_TARGET_ABORT_MASK 0x1000L |
|---|
| 71163 | #define BIFPLR3_0_STATUS__RECEIVED_MASTER_ABORT_MASK 0x2000L |
|---|
| 71164 | #define BIFPLR3_0_STATUS__SIGNALED_SYSTEM_ERROR_MASK 0x4000L |
|---|
| 71165 | #define BIFPLR3_0_STATUS__PARITY_ERROR_DETECTED_MASK 0x8000L |
|---|
| 71166 | //BIFPLR3_0_REVISION_ID |
|---|
| 71167 | #define BIFPLR3_0_REVISION_ID__MINOR_REV_ID__SHIFT 0x0 |
|---|
| 71168 | #define BIFPLR3_0_REVISION_ID__MAJOR_REV_ID__SHIFT 0x4 |
|---|
| 71169 | #define BIFPLR3_0_REVISION_ID__MINOR_REV_ID_MASK 0x0FL |
|---|
| 71170 | #define BIFPLR3_0_REVISION_ID__MAJOR_REV_ID_MASK 0xF0L |
|---|
| 71171 | //BIFPLR3_0_PROG_INTERFACE |
|---|
| 71172 | #define BIFPLR3_0_PROG_INTERFACE__PROG_INTERFACE__SHIFT 0x0 |
|---|
| 71173 | #define BIFPLR3_0_PROG_INTERFACE__PROG_INTERFACE_MASK 0xFFL |
|---|
| 71174 | //BIFPLR3_0_SUB_CLASS |
|---|
| 71175 | #define BIFPLR3_0_SUB_CLASS__SUB_CLASS__SHIFT 0x0 |
|---|
| 71176 | #define BIFPLR3_0_SUB_CLASS__SUB_CLASS_MASK 0xFFL |
|---|
| 71177 | //BIFPLR3_0_BASE_CLASS |
|---|
| 71178 | #define BIFPLR3_0_BASE_CLASS__BASE_CLASS__SHIFT 0x0 |
|---|
| 71179 | #define BIFPLR3_0_BASE_CLASS__BASE_CLASS_MASK 0xFFL |
|---|
| 71180 | //BIFPLR3_0_CACHE_LINE |
|---|
| 71181 | #define BIFPLR3_0_CACHE_LINE__CACHE_LINE_SIZE__SHIFT 0x0 |
|---|
| 71182 | #define BIFPLR3_0_CACHE_LINE__CACHE_LINE_SIZE_MASK 0xFFL |
|---|
| 71183 | //BIFPLR3_0_LATENCY |
|---|
| 71184 | #define BIFPLR3_0_LATENCY__LATENCY_TIMER__SHIFT 0x0 |
|---|
| 71185 | #define BIFPLR3_0_LATENCY__LATENCY_TIMER_MASK 0xFFL |
|---|
| 71186 | //BIFPLR3_0_HEADER |
|---|
| 71187 | #define 0x0 |
|---|
| 71188 | #define 0x7 |
|---|
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|---|
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| 71194 | #define BIFPLR3_0_BIST__BIST_CAP__SHIFT 0x7 |
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| 71195 | #define BIFPLR3_0_BIST__BIST_COMP_MASK 0x0FL |
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| 71233 | #define BIFPLR3_0_SECONDARY_STATUS__RECEIVED_SYSTEM_ERROR_MASK 0x4000L |
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| 71234 | #define BIFPLR3_0_SECONDARY_STATUS__PARITY_ERROR_DETECTED_MASK 0x8000L |
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| 71235 | //BIFPLR3_0_MEM_BASE_LIMIT |
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| 71241 | #define BIFPLR3_0_MEM_BASE_LIMIT__MEM_BASE_31_20_MASK 0x0000FFF0L |
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| 71242 | #define BIFPLR3_0_MEM_BASE_LIMIT__MEM_LIMIT_TYPE_MASK 0x000F0000L |
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| 71251 | #define BIFPLR3_0_PREF_BASE_LIMIT__PREF_MEM_LIMIT_TYPE_MASK 0x000F0000L |
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| 71252 | #define BIFPLR3_0_PREF_BASE_LIMIT__PREF_MEM_LIMIT_31_20_MASK 0xFFF00000L |
|---|
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| 71258 | #define BIFPLR3_0_PREF_LIMIT_UPPER__PREF_LIMIT_UPPER_MASK 0xFFFFFFFFL |
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| 71259 | //BIFPLR3_0_IO_BASE_LIMIT_HI |
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|---|
| 71263 | #define BIFPLR3_0_IO_BASE_LIMIT_HI__IO_LIMIT_31_16_MASK 0xFFFF0000L |
|---|
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| 71265 | #define BIFPLR3_0_CAP_PTR__CAP_PTR__SHIFT 0x0 |
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| 71272 | #define BIFPLR3_0_ROM_BASE_ADDR__ROM_ENABLE_MASK 0x00000001L |
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| 71273 | #define BIFPLR3_0_ROM_BASE_ADDR__ROM_VALIDATION_STATUS_MASK 0x0000000EL |
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| 71275 | #define BIFPLR3_0_ROM_BASE_ADDR__BASE_ADDR_MASK 0xFFFFF800L |
|---|
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| 71278 | #define BIFPLR3_0_INTERRUPT_LINE__INTERRUPT_LINE_MASK 0xFFL |
|---|
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|---|
| 71280 | #define BIFPLR3_0_INTERRUPT_PIN__INTERRUPT_PIN__SHIFT 0x0 |
|---|
| 71281 | #define BIFPLR3_0_INTERRUPT_PIN__INTERRUPT_PIN_MASK 0xFFL |
|---|
| 71282 | //BIFPLR3_0_EXT_BRIDGE_CNTL |
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| 71283 | #define BIFPLR3_0_EXT_BRIDGE_CNTL__IO_PORT_80_EN__SHIFT 0x0 |
|---|
| 71284 | #define BIFPLR3_0_EXT_BRIDGE_CNTL__IO_PORT_80_EN_MASK 0x01L |
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| 71285 | //BIFPLR3_0_VENDOR_CAP_LIST |
|---|
| 71286 | #define BIFPLR3_0_VENDOR_CAP_LIST__CAP_ID__SHIFT 0x0 |
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| 71287 | #define BIFPLR3_0_VENDOR_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
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| 71288 | #define BIFPLR3_0_VENDOR_CAP_LIST__LENGTH__SHIFT 0x10 |
|---|
| 71289 | #define BIFPLR3_0_VENDOR_CAP_LIST__CAP_ID_MASK 0x000000FFL |
|---|
| 71290 | #define BIFPLR3_0_VENDOR_CAP_LIST__NEXT_PTR_MASK 0x0000FF00L |
|---|
| 71291 | #define BIFPLR3_0_VENDOR_CAP_LIST__LENGTH_MASK 0x00FF0000L |
|---|
| 71292 | //BIFPLR3_0_ADAPTER_ID_W |
|---|
| 71293 | #define BIFPLR3_0_ADAPTER_ID_W__SUBSYSTEM_VENDOR_ID__SHIFT 0x0 |
|---|
| 71294 | #define BIFPLR3_0_ADAPTER_ID_W__SUBSYSTEM_ID__SHIFT 0x10 |
|---|
| 71295 | #define BIFPLR3_0_ADAPTER_ID_W__SUBSYSTEM_VENDOR_ID_MASK 0x0000FFFFL |
|---|
| 71296 | #define BIFPLR3_0_ADAPTER_ID_W__SUBSYSTEM_ID_MASK 0xFFFF0000L |
|---|
| 71297 | //BIFPLR3_0_PMI_CAP_LIST |
|---|
| 71298 | #define BIFPLR3_0_PMI_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 71299 | #define BIFPLR3_0_PMI_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
|---|
| 71300 | #define BIFPLR3_0_PMI_CAP_LIST__CAP_ID_MASK 0x00FFL |
|---|
| 71301 | #define BIFPLR3_0_PMI_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
|---|
| 71302 | //BIFPLR3_0_PMI_CAP |
|---|
| 71303 | #define BIFPLR3_0_PMI_CAP__VERSION__SHIFT 0x0 |
|---|
| 71304 | #define BIFPLR3_0_PMI_CAP__PME_CLOCK__SHIFT 0x3 |
|---|
| 71305 | #define BIFPLR3_0_PMI_CAP__IMMEDIATE_READINESS_ON_RETURN_TO_D0__SHIFT 0x4 |
|---|
| 71306 | #define BIFPLR3_0_PMI_CAP__DEV_SPECIFIC_INIT__SHIFT 0x5 |
|---|
| 71307 | #define BIFPLR3_0_PMI_CAP__AUX_CURRENT__SHIFT 0x6 |
|---|
| 71308 | #define BIFPLR3_0_PMI_CAP__D1_SUPPORT__SHIFT 0x9 |
|---|
| 71309 | #define BIFPLR3_0_PMI_CAP__D2_SUPPORT__SHIFT 0xa |
|---|
| 71310 | #define BIFPLR3_0_PMI_CAP__PME_SUPPORT__SHIFT 0xb |
|---|
| 71311 | #define BIFPLR3_0_PMI_CAP__VERSION_MASK 0x0007L |
|---|
| 71312 | #define BIFPLR3_0_PMI_CAP__PME_CLOCK_MASK 0x0008L |
|---|
| 71313 | #define BIFPLR3_0_PMI_CAP__IMMEDIATE_READINESS_ON_RETURN_TO_D0_MASK 0x0010L |
|---|
| 71314 | #define BIFPLR3_0_PMI_CAP__DEV_SPECIFIC_INIT_MASK 0x0020L |
|---|
| 71315 | #define BIFPLR3_0_PMI_CAP__AUX_CURRENT_MASK 0x01C0L |
|---|
| 71316 | #define BIFPLR3_0_PMI_CAP__D1_SUPPORT_MASK 0x0200L |
|---|
| 71317 | #define BIFPLR3_0_PMI_CAP__D2_SUPPORT_MASK 0x0400L |
|---|
| 71318 | #define BIFPLR3_0_PMI_CAP__PME_SUPPORT_MASK 0xF800L |
|---|
| 71319 | //BIFPLR3_0_PMI_STATUS_CNTL |
|---|
| 71320 | #define BIFPLR3_0_PMI_STATUS_CNTL__POWER_STATE__SHIFT 0x0 |
|---|
| 71321 | #define BIFPLR3_0_PMI_STATUS_CNTL__NO_SOFT_RESET__SHIFT 0x3 |
|---|
| 71322 | #define BIFPLR3_0_PMI_STATUS_CNTL__PME_EN__SHIFT 0x8 |
|---|
| 71323 | #define BIFPLR3_0_PMI_STATUS_CNTL__DATA_SELECT__SHIFT 0x9 |
|---|
| 71324 | #define BIFPLR3_0_PMI_STATUS_CNTL__DATA_SCALE__SHIFT 0xd |
|---|
| 71325 | #define BIFPLR3_0_PMI_STATUS_CNTL__PME_STATUS__SHIFT 0xf |
|---|
| 71326 | #define BIFPLR3_0_PMI_STATUS_CNTL__B2_B3_SUPPORT__SHIFT 0x16 |
|---|
| 71327 | #define BIFPLR3_0_PMI_STATUS_CNTL__BUS_PWR_EN__SHIFT 0x17 |
|---|
| 71328 | #define BIFPLR3_0_PMI_STATUS_CNTL__PMI_DATA__SHIFT 0x18 |
|---|
| 71329 | #define BIFPLR3_0_PMI_STATUS_CNTL__POWER_STATE_MASK 0x00000003L |
|---|
| 71330 | #define BIFPLR3_0_PMI_STATUS_CNTL__NO_SOFT_RESET_MASK 0x00000008L |
|---|
| 71331 | #define BIFPLR3_0_PMI_STATUS_CNTL__PME_EN_MASK 0x00000100L |
|---|
| 71332 | #define BIFPLR3_0_PMI_STATUS_CNTL__DATA_SELECT_MASK 0x00001E00L |
|---|
| 71333 | #define BIFPLR3_0_PMI_STATUS_CNTL__DATA_SCALE_MASK 0x00006000L |
|---|
| 71334 | #define BIFPLR3_0_PMI_STATUS_CNTL__PME_STATUS_MASK 0x00008000L |
|---|
| 71335 | #define BIFPLR3_0_PMI_STATUS_CNTL__B2_B3_SUPPORT_MASK 0x00400000L |
|---|
| 71336 | #define BIFPLR3_0_PMI_STATUS_CNTL__BUS_PWR_EN_MASK 0x00800000L |
|---|
| 71337 | #define BIFPLR3_0_PMI_STATUS_CNTL__PMI_DATA_MASK 0xFF000000L |
|---|
| 71338 | //BIFPLR3_0_PCIE_CAP_LIST |
|---|
| 71339 | #define BIFPLR3_0_PCIE_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 71340 | #define BIFPLR3_0_PCIE_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
|---|
| 71341 | #define BIFPLR3_0_PCIE_CAP_LIST__CAP_ID_MASK 0x00FFL |
|---|
| 71342 | #define BIFPLR3_0_PCIE_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
|---|
| 71343 | //BIFPLR3_0_PCIE_CAP |
|---|
| 71344 | #define BIFPLR3_0_PCIE_CAP__VERSION__SHIFT 0x0 |
|---|
| 71345 | #define BIFPLR3_0_PCIE_CAP__DEVICE_TYPE__SHIFT 0x4 |
|---|
| 71346 | #define BIFPLR3_0_PCIE_CAP__SLOT_IMPLEMENTED__SHIFT 0x8 |
|---|
| 71347 | #define BIFPLR3_0_PCIE_CAP__INT_MESSAGE_NUM__SHIFT 0x9 |
|---|
| 71348 | #define BIFPLR3_0_PCIE_CAP__VERSION_MASK 0x000FL |
|---|
| 71349 | #define BIFPLR3_0_PCIE_CAP__DEVICE_TYPE_MASK 0x00F0L |
|---|
| 71350 | #define BIFPLR3_0_PCIE_CAP__SLOT_IMPLEMENTED_MASK 0x0100L |
|---|
| 71351 | #define BIFPLR3_0_PCIE_CAP__INT_MESSAGE_NUM_MASK 0x3E00L |
|---|
| 71352 | //BIFPLR3_0_DEVICE_CAP |
|---|
| 71353 | #define BIFPLR3_0_DEVICE_CAP__MAX_PAYLOAD_SUPPORT__SHIFT 0x0 |
|---|
| 71354 | #define BIFPLR3_0_DEVICE_CAP__PHANTOM_FUNC__SHIFT 0x3 |
|---|
| 71355 | #define BIFPLR3_0_DEVICE_CAP__EXTENDED_TAG__SHIFT 0x5 |
|---|
| 71356 | #define BIFPLR3_0_DEVICE_CAP__L0S_ACCEPTABLE_LATENCY__SHIFT 0x6 |
|---|
| 71357 | #define BIFPLR3_0_DEVICE_CAP__L1_ACCEPTABLE_LATENCY__SHIFT 0x9 |
|---|
| 71358 | #define BIFPLR3_0_DEVICE_CAP__ROLE_BASED_ERR_REPORTING__SHIFT 0xf |
|---|
| 71359 | #define BIFPLR3_0_DEVICE_CAP__ERR_COR_SUBCLASS_CAPABLE__SHIFT 0x10 |
|---|
| 71360 | #define BIFPLR3_0_DEVICE_CAP__CAPTURED_SLOT_POWER_LIMIT__SHIFT 0x12 |
|---|
| 71361 | #define BIFPLR3_0_DEVICE_CAP__CAPTURED_SLOT_POWER_SCALE__SHIFT 0x1a |
|---|
| 71362 | #define BIFPLR3_0_DEVICE_CAP__FLR_CAPABLE__SHIFT 0x1c |
|---|
| 71363 | #define BIFPLR3_0_DEVICE_CAP__MAX_PAYLOAD_SUPPORT_MASK 0x00000007L |
|---|
| 71364 | #define BIFPLR3_0_DEVICE_CAP__PHANTOM_FUNC_MASK 0x00000018L |
|---|
| 71365 | #define BIFPLR3_0_DEVICE_CAP__EXTENDED_TAG_MASK 0x00000020L |
|---|
| 71366 | #define BIFPLR3_0_DEVICE_CAP__L0S_ACCEPTABLE_LATENCY_MASK 0x000001C0L |
|---|
| 71367 | #define BIFPLR3_0_DEVICE_CAP__L1_ACCEPTABLE_LATENCY_MASK 0x00000E00L |
|---|
| 71368 | #define BIFPLR3_0_DEVICE_CAP__ROLE_BASED_ERR_REPORTING_MASK 0x00008000L |
|---|
| 71369 | #define BIFPLR3_0_DEVICE_CAP__ERR_COR_SUBCLASS_CAPABLE_MASK 0x00010000L |
|---|
| 71370 | #define BIFPLR3_0_DEVICE_CAP__CAPTURED_SLOT_POWER_LIMIT_MASK 0x03FC0000L |
|---|
| 71371 | #define BIFPLR3_0_DEVICE_CAP__CAPTURED_SLOT_POWER_SCALE_MASK 0x0C000000L |
|---|
| 71372 | #define BIFPLR3_0_DEVICE_CAP__FLR_CAPABLE_MASK 0x10000000L |
|---|
| 71373 | //BIFPLR3_0_DEVICE_CNTL |
|---|
| 71374 | #define BIFPLR3_0_DEVICE_CNTL__CORR_ERR_EN__SHIFT 0x0 |
|---|
| 71375 | #define BIFPLR3_0_DEVICE_CNTL__NON_FATAL_ERR_EN__SHIFT 0x1 |
|---|
| 71376 | #define BIFPLR3_0_DEVICE_CNTL__FATAL_ERR_EN__SHIFT 0x2 |
|---|
| 71377 | #define BIFPLR3_0_DEVICE_CNTL__USR_REPORT_EN__SHIFT 0x3 |
|---|
| 71378 | #define BIFPLR3_0_DEVICE_CNTL__RELAXED_ORD_EN__SHIFT 0x4 |
|---|
| 71379 | #define BIFPLR3_0_DEVICE_CNTL__MAX_PAYLOAD_SIZE__SHIFT 0x5 |
|---|
| 71380 | #define BIFPLR3_0_DEVICE_CNTL__EXTENDED_TAG_EN__SHIFT 0x8 |
|---|
| 71381 | #define BIFPLR3_0_DEVICE_CNTL__PHANTOM_FUNC_EN__SHIFT 0x9 |
|---|
| 71382 | #define BIFPLR3_0_DEVICE_CNTL__AUX_POWER_PM_EN__SHIFT 0xa |
|---|
| 71383 | #define BIFPLR3_0_DEVICE_CNTL__NO_SNOOP_EN__SHIFT 0xb |
|---|
| 71384 | #define BIFPLR3_0_DEVICE_CNTL__MAX_READ_REQUEST_SIZE__SHIFT 0xc |
|---|
| 71385 | #define BIFPLR3_0_DEVICE_CNTL__BRIDGE_CFG_RETRY_EN__SHIFT 0xf |
|---|
| 71386 | #define BIFPLR3_0_DEVICE_CNTL__CORR_ERR_EN_MASK 0x0001L |
|---|
| 71387 | #define BIFPLR3_0_DEVICE_CNTL__NON_FATAL_ERR_EN_MASK 0x0002L |
|---|
| 71388 | #define BIFPLR3_0_DEVICE_CNTL__FATAL_ERR_EN_MASK 0x0004L |
|---|
| 71389 | #define BIFPLR3_0_DEVICE_CNTL__USR_REPORT_EN_MASK 0x0008L |
|---|
| 71390 | #define BIFPLR3_0_DEVICE_CNTL__RELAXED_ORD_EN_MASK 0x0010L |
|---|
| 71391 | #define BIFPLR3_0_DEVICE_CNTL__MAX_PAYLOAD_SIZE_MASK 0x00E0L |
|---|
| 71392 | #define BIFPLR3_0_DEVICE_CNTL__EXTENDED_TAG_EN_MASK 0x0100L |
|---|
| 71393 | #define BIFPLR3_0_DEVICE_CNTL__PHANTOM_FUNC_EN_MASK 0x0200L |
|---|
| 71394 | #define BIFPLR3_0_DEVICE_CNTL__AUX_POWER_PM_EN_MASK 0x0400L |
|---|
| 71395 | #define BIFPLR3_0_DEVICE_CNTL__NO_SNOOP_EN_MASK 0x0800L |
|---|
| 71396 | #define BIFPLR3_0_DEVICE_CNTL__MAX_READ_REQUEST_SIZE_MASK 0x7000L |
|---|
| 71397 | #define BIFPLR3_0_DEVICE_CNTL__BRIDGE_CFG_RETRY_EN_MASK 0x8000L |
|---|
| 71398 | //BIFPLR3_0_DEVICE_STATUS |
|---|
| 71399 | #define BIFPLR3_0_DEVICE_STATUS__CORR_ERR__SHIFT 0x0 |
|---|
| 71400 | #define BIFPLR3_0_DEVICE_STATUS__NON_FATAL_ERR__SHIFT 0x1 |
|---|
| 71401 | #define BIFPLR3_0_DEVICE_STATUS__FATAL_ERR__SHIFT 0x2 |
|---|
| 71402 | #define BIFPLR3_0_DEVICE_STATUS__USR_DETECTED__SHIFT 0x3 |
|---|
| 71403 | #define BIFPLR3_0_DEVICE_STATUS__AUX_PWR__SHIFT 0x4 |
|---|
| 71404 | #define BIFPLR3_0_DEVICE_STATUS__TRANSACTIONS_PEND__SHIFT 0x5 |
|---|
| 71405 | #define BIFPLR3_0_DEVICE_STATUS__EMER_POWER_REDUCTION_DETECTED__SHIFT 0x6 |
|---|
| 71406 | #define BIFPLR3_0_DEVICE_STATUS__CORR_ERR_MASK 0x0001L |
|---|
| 71407 | #define BIFPLR3_0_DEVICE_STATUS__NON_FATAL_ERR_MASK 0x0002L |
|---|
| 71408 | #define BIFPLR3_0_DEVICE_STATUS__FATAL_ERR_MASK 0x0004L |
|---|
| 71409 | #define BIFPLR3_0_DEVICE_STATUS__USR_DETECTED_MASK 0x0008L |
|---|
| 71410 | #define BIFPLR3_0_DEVICE_STATUS__AUX_PWR_MASK 0x0010L |
|---|
| 71411 | #define BIFPLR3_0_DEVICE_STATUS__TRANSACTIONS_PEND_MASK 0x0020L |
|---|
| 71412 | #define BIFPLR3_0_DEVICE_STATUS__EMER_POWER_REDUCTION_DETECTED_MASK 0x0040L |
|---|
| 71413 | //BIFPLR3_0_LINK_CAP |
|---|
| 71414 | #define BIFPLR3_0_LINK_CAP__LINK_SPEED__SHIFT 0x0 |
|---|
| 71415 | #define BIFPLR3_0_LINK_CAP__LINK_WIDTH__SHIFT 0x4 |
|---|
| 71416 | #define BIFPLR3_0_LINK_CAP__PM_SUPPORT__SHIFT 0xa |
|---|
| 71417 | #define BIFPLR3_0_LINK_CAP__L0S_EXIT_LATENCY__SHIFT 0xc |
|---|
| 71418 | #define BIFPLR3_0_LINK_CAP__L1_EXIT_LATENCY__SHIFT 0xf |
|---|
| 71419 | #define BIFPLR3_0_LINK_CAP__CLOCK_POWER_MANAGEMENT__SHIFT 0x12 |
|---|
| 71420 | #define BIFPLR3_0_LINK_CAP__SURPRISE_DOWN_ERR_REPORTING__SHIFT 0x13 |
|---|
| 71421 | #define BIFPLR3_0_LINK_CAP__DL_ACTIVE_REPORTING_CAPABLE__SHIFT 0x14 |
|---|
| 71422 | #define BIFPLR3_0_LINK_CAP__LINK_BW_NOTIFICATION_CAP__SHIFT 0x15 |
|---|
| 71423 | #define BIFPLR3_0_LINK_CAP__ASPM_OPTIONALITY_COMPLIANCE__SHIFT 0x16 |
|---|
| 71424 | #define BIFPLR3_0_LINK_CAP__PORT_NUMBER__SHIFT 0x18 |
|---|
| 71425 | #define BIFPLR3_0_LINK_CAP__LINK_SPEED_MASK 0x0000000FL |
|---|
| 71426 | #define BIFPLR3_0_LINK_CAP__LINK_WIDTH_MASK 0x000003F0L |
|---|
| 71427 | #define BIFPLR3_0_LINK_CAP__PM_SUPPORT_MASK 0x00000C00L |
|---|
| 71428 | #define BIFPLR3_0_LINK_CAP__L0S_EXIT_LATENCY_MASK 0x00007000L |
|---|
| 71429 | #define BIFPLR3_0_LINK_CAP__L1_EXIT_LATENCY_MASK 0x00038000L |
|---|
| 71430 | #define BIFPLR3_0_LINK_CAP__CLOCK_POWER_MANAGEMENT_MASK 0x00040000L |
|---|
| 71431 | #define BIFPLR3_0_LINK_CAP__SURPRISE_DOWN_ERR_REPORTING_MASK 0x00080000L |
|---|
| 71432 | #define BIFPLR3_0_LINK_CAP__DL_ACTIVE_REPORTING_CAPABLE_MASK 0x00100000L |
|---|
| 71433 | #define BIFPLR3_0_LINK_CAP__LINK_BW_NOTIFICATION_CAP_MASK 0x00200000L |
|---|
| 71434 | #define BIFPLR3_0_LINK_CAP__ASPM_OPTIONALITY_COMPLIANCE_MASK 0x00400000L |
|---|
| 71435 | #define BIFPLR3_0_LINK_CAP__PORT_NUMBER_MASK 0xFF000000L |
|---|
| 71436 | //BIFPLR3_0_LINK_CNTL |
|---|
| 71437 | #define BIFPLR3_0_LINK_CNTL__PM_CONTROL__SHIFT 0x0 |
|---|
| 71438 | #define BIFPLR3_0_LINK_CNTL__PTM_PROP_DELAY_ADAPT_INTER_B__SHIFT 0x2 |
|---|
| 71439 | #define BIFPLR3_0_LINK_CNTL__READ_CPL_BOUNDARY__SHIFT 0x3 |
|---|
| 71440 | #define BIFPLR3_0_LINK_CNTL__LINK_DIS__SHIFT 0x4 |
|---|
| 71441 | #define BIFPLR3_0_LINK_CNTL__RETRAIN_LINK__SHIFT 0x5 |
|---|
| 71442 | #define BIFPLR3_0_LINK_CNTL__COMMON_CLOCK_CFG__SHIFT 0x6 |
|---|
| 71443 | #define BIFPLR3_0_LINK_CNTL__EXTENDED_SYNC__SHIFT 0x7 |
|---|
| 71444 | #define BIFPLR3_0_LINK_CNTL__CLOCK_POWER_MANAGEMENT_EN__SHIFT 0x8 |
|---|
| 71445 | #define BIFPLR3_0_LINK_CNTL__HW_AUTONOMOUS_WIDTH_DISABLE__SHIFT 0x9 |
|---|
| 71446 | #define BIFPLR3_0_LINK_CNTL__LINK_BW_MANAGEMENT_INT_EN__SHIFT 0xa |
|---|
| 71447 | #define BIFPLR3_0_LINK_CNTL__LINK_AUTONOMOUS_BW_INT_EN__SHIFT 0xb |
|---|
| 71448 | #define BIFPLR3_0_LINK_CNTL__DRS_SIGNALING_CONTROL__SHIFT 0xe |
|---|
| 71449 | #define BIFPLR3_0_LINK_CNTL__PM_CONTROL_MASK 0x0003L |
|---|
| 71450 | #define BIFPLR3_0_LINK_CNTL__PTM_PROP_DELAY_ADAPT_INTER_B_MASK 0x0004L |
|---|
| 71451 | #define BIFPLR3_0_LINK_CNTL__READ_CPL_BOUNDARY_MASK 0x0008L |
|---|
| 71452 | #define BIFPLR3_0_LINK_CNTL__LINK_DIS_MASK 0x0010L |
|---|
| 71453 | #define BIFPLR3_0_LINK_CNTL__RETRAIN_LINK_MASK 0x0020L |
|---|
| 71454 | #define BIFPLR3_0_LINK_CNTL__COMMON_CLOCK_CFG_MASK 0x0040L |
|---|
| 71455 | #define BIFPLR3_0_LINK_CNTL__EXTENDED_SYNC_MASK 0x0080L |
|---|
| 71456 | #define BIFPLR3_0_LINK_CNTL__CLOCK_POWER_MANAGEMENT_EN_MASK 0x0100L |
|---|
| 71457 | #define BIFPLR3_0_LINK_CNTL__HW_AUTONOMOUS_WIDTH_DISABLE_MASK 0x0200L |
|---|
| 71458 | #define BIFPLR3_0_LINK_CNTL__LINK_BW_MANAGEMENT_INT_EN_MASK 0x0400L |
|---|
| 71459 | #define BIFPLR3_0_LINK_CNTL__LINK_AUTONOMOUS_BW_INT_EN_MASK 0x0800L |
|---|
| 71460 | #define BIFPLR3_0_LINK_CNTL__DRS_SIGNALING_CONTROL_MASK 0xC000L |
|---|
| 71461 | //BIFPLR3_0_LINK_STATUS |
|---|
| 71462 | #define BIFPLR3_0_LINK_STATUS__CURRENT_LINK_SPEED__SHIFT 0x0 |
|---|
| 71463 | #define BIFPLR3_0_LINK_STATUS__NEGOTIATED_LINK_WIDTH__SHIFT 0x4 |
|---|
| 71464 | #define BIFPLR3_0_LINK_STATUS__LINK_TRAINING__SHIFT 0xb |
|---|
| 71465 | #define BIFPLR3_0_LINK_STATUS__SLOT_CLOCK_CFG__SHIFT 0xc |
|---|
| 71466 | #define BIFPLR3_0_LINK_STATUS__DL_ACTIVE__SHIFT 0xd |
|---|
| 71467 | #define BIFPLR3_0_LINK_STATUS__LINK_BW_MANAGEMENT_STATUS__SHIFT 0xe |
|---|
| 71468 | #define BIFPLR3_0_LINK_STATUS__LINK_AUTONOMOUS_BW_STATUS__SHIFT 0xf |
|---|
| 71469 | #define BIFPLR3_0_LINK_STATUS__CURRENT_LINK_SPEED_MASK 0x000FL |
|---|
| 71470 | #define BIFPLR3_0_LINK_STATUS__NEGOTIATED_LINK_WIDTH_MASK 0x03F0L |
|---|
| 71471 | #define BIFPLR3_0_LINK_STATUS__LINK_TRAINING_MASK 0x0800L |
|---|
| 71472 | #define BIFPLR3_0_LINK_STATUS__SLOT_CLOCK_CFG_MASK 0x1000L |
|---|
| 71473 | #define BIFPLR3_0_LINK_STATUS__DL_ACTIVE_MASK 0x2000L |
|---|
| 71474 | #define BIFPLR3_0_LINK_STATUS__LINK_BW_MANAGEMENT_STATUS_MASK 0x4000L |
|---|
| 71475 | #define BIFPLR3_0_LINK_STATUS__LINK_AUTONOMOUS_BW_STATUS_MASK 0x8000L |
|---|
| 71476 | //BIFPLR3_0_SLOT_CAP |
|---|
| 71477 | #define BIFPLR3_0_SLOT_CAP__ATTN_BUTTON_PRESENT__SHIFT 0x0 |
|---|
| 71478 | #define BIFPLR3_0_SLOT_CAP__PWR_CONTROLLER_PRESENT__SHIFT 0x1 |
|---|
| 71479 | #define BIFPLR3_0_SLOT_CAP__MRL_SENSOR_PRESENT__SHIFT 0x2 |
|---|
| 71480 | #define BIFPLR3_0_SLOT_CAP__ATTN_INDICATOR_PRESENT__SHIFT 0x3 |
|---|
| 71481 | #define BIFPLR3_0_SLOT_CAP__PWR_INDICATOR_PRESENT__SHIFT 0x4 |
|---|
| 71482 | #define BIFPLR3_0_SLOT_CAP__HOTPLUG_SURPRISE__SHIFT 0x5 |
|---|
| 71483 | #define BIFPLR3_0_SLOT_CAP__HOTPLUG_CAPABLE__SHIFT 0x6 |
|---|
| 71484 | #define BIFPLR3_0_SLOT_CAP__SLOT_PWR_LIMIT_VALUE__SHIFT 0x7 |
|---|
| 71485 | #define BIFPLR3_0_SLOT_CAP__SLOT_PWR_LIMIT_SCALE__SHIFT 0xf |
|---|
| 71486 | #define BIFPLR3_0_SLOT_CAP__ELECTROMECH_INTERLOCK_PRESENT__SHIFT 0x11 |
|---|
| 71487 | #define BIFPLR3_0_SLOT_CAP__NO_COMMAND_COMPLETED_SUPPORTED__SHIFT 0x12 |
|---|
| 71488 | #define BIFPLR3_0_SLOT_CAP__PHYSICAL_SLOT_NUM__SHIFT 0x13 |
|---|
| 71489 | #define BIFPLR3_0_SLOT_CAP__ATTN_BUTTON_PRESENT_MASK 0x00000001L |
|---|
| 71490 | #define BIFPLR3_0_SLOT_CAP__PWR_CONTROLLER_PRESENT_MASK 0x00000002L |
|---|
| 71491 | #define BIFPLR3_0_SLOT_CAP__MRL_SENSOR_PRESENT_MASK 0x00000004L |
|---|
| 71492 | #define BIFPLR3_0_SLOT_CAP__ATTN_INDICATOR_PRESENT_MASK 0x00000008L |
|---|
| 71493 | #define BIFPLR3_0_SLOT_CAP__PWR_INDICATOR_PRESENT_MASK 0x00000010L |
|---|
| 71494 | #define BIFPLR3_0_SLOT_CAP__HOTPLUG_SURPRISE_MASK 0x00000020L |
|---|
| 71495 | #define BIFPLR3_0_SLOT_CAP__HOTPLUG_CAPABLE_MASK 0x00000040L |
|---|
| 71496 | #define BIFPLR3_0_SLOT_CAP__SLOT_PWR_LIMIT_VALUE_MASK 0x00007F80L |
|---|
| 71497 | #define BIFPLR3_0_SLOT_CAP__SLOT_PWR_LIMIT_SCALE_MASK 0x00018000L |
|---|
| 71498 | #define BIFPLR3_0_SLOT_CAP__ELECTROMECH_INTERLOCK_PRESENT_MASK 0x00020000L |
|---|
| 71499 | #define BIFPLR3_0_SLOT_CAP__NO_COMMAND_COMPLETED_SUPPORTED_MASK 0x00040000L |
|---|
| 71500 | #define BIFPLR3_0_SLOT_CAP__PHYSICAL_SLOT_NUM_MASK 0xFFF80000L |
|---|
| 71501 | //BIFPLR3_0_SLOT_CNTL |
|---|
| 71502 | #define BIFPLR3_0_SLOT_CNTL__ATTN_BUTTON_PRESSED_EN__SHIFT 0x0 |
|---|
| 71503 | #define BIFPLR3_0_SLOT_CNTL__PWR_FAULT_DETECTED_EN__SHIFT 0x1 |
|---|
| 71504 | #define BIFPLR3_0_SLOT_CNTL__MRL_SENSOR_CHANGED_EN__SHIFT 0x2 |
|---|
| 71505 | #define BIFPLR3_0_SLOT_CNTL__PRESENCE_DETECT_CHANGED_EN__SHIFT 0x3 |
|---|
| 71506 | #define BIFPLR3_0_SLOT_CNTL__COMMAND_COMPLETED_INTR_EN__SHIFT 0x4 |
|---|
| 71507 | #define BIFPLR3_0_SLOT_CNTL__HOTPLUG_INTR_EN__SHIFT 0x5 |
|---|
| 71508 | #define BIFPLR3_0_SLOT_CNTL__ATTN_INDICATOR_CNTL__SHIFT 0x6 |
|---|
| 71509 | #define BIFPLR3_0_SLOT_CNTL__PWR_INDICATOR_CNTL__SHIFT 0x8 |
|---|
| 71510 | #define BIFPLR3_0_SLOT_CNTL__PWR_CONTROLLER_CNTL__SHIFT 0xa |
|---|
| 71511 | #define BIFPLR3_0_SLOT_CNTL__ELECTROMECH_INTERLOCK_CNTL__SHIFT 0xb |
|---|
| 71512 | #define BIFPLR3_0_SLOT_CNTL__DL_STATE_CHANGED_EN__SHIFT 0xc |
|---|
| 71513 | #define BIFPLR3_0_SLOT_CNTL__AUTO_SLOT_PWR_LIMIT_DISABLE__SHIFT 0xd |
|---|
| 71514 | #define BIFPLR3_0_SLOT_CNTL__INBAND_PD_DISABLE__SHIFT 0xe |
|---|
| 71515 | #define BIFPLR3_0_SLOT_CNTL__ATTN_BUTTON_PRESSED_EN_MASK 0x0001L |
|---|
| 71516 | #define BIFPLR3_0_SLOT_CNTL__PWR_FAULT_DETECTED_EN_MASK 0x0002L |
|---|
| 71517 | #define BIFPLR3_0_SLOT_CNTL__MRL_SENSOR_CHANGED_EN_MASK 0x0004L |
|---|
| 71518 | #define BIFPLR3_0_SLOT_CNTL__PRESENCE_DETECT_CHANGED_EN_MASK 0x0008L |
|---|
| 71519 | #define BIFPLR3_0_SLOT_CNTL__COMMAND_COMPLETED_INTR_EN_MASK 0x0010L |
|---|
| 71520 | #define BIFPLR3_0_SLOT_CNTL__HOTPLUG_INTR_EN_MASK 0x0020L |
|---|
| 71521 | #define BIFPLR3_0_SLOT_CNTL__ATTN_INDICATOR_CNTL_MASK 0x00C0L |
|---|
| 71522 | #define BIFPLR3_0_SLOT_CNTL__PWR_INDICATOR_CNTL_MASK 0x0300L |
|---|
| 71523 | #define BIFPLR3_0_SLOT_CNTL__PWR_CONTROLLER_CNTL_MASK 0x0400L |
|---|
| 71524 | #define BIFPLR3_0_SLOT_CNTL__ELECTROMECH_INTERLOCK_CNTL_MASK 0x0800L |
|---|
| 71525 | #define BIFPLR3_0_SLOT_CNTL__DL_STATE_CHANGED_EN_MASK 0x1000L |
|---|
| 71526 | #define BIFPLR3_0_SLOT_CNTL__AUTO_SLOT_PWR_LIMIT_DISABLE_MASK 0x2000L |
|---|
| 71527 | #define BIFPLR3_0_SLOT_CNTL__INBAND_PD_DISABLE_MASK 0x4000L |
|---|
| 71528 | //BIFPLR3_0_SLOT_STATUS |
|---|
| 71529 | #define BIFPLR3_0_SLOT_STATUS__ATTN_BUTTON_PRESSED__SHIFT 0x0 |
|---|
| 71530 | #define BIFPLR3_0_SLOT_STATUS__PWR_FAULT_DETECTED__SHIFT 0x1 |
|---|
| 71531 | #define BIFPLR3_0_SLOT_STATUS__MRL_SENSOR_CHANGED__SHIFT 0x2 |
|---|
| 71532 | #define BIFPLR3_0_SLOT_STATUS__PRESENCE_DETECT_CHANGED__SHIFT 0x3 |
|---|
| 71533 | #define BIFPLR3_0_SLOT_STATUS__COMMAND_COMPLETED__SHIFT 0x4 |
|---|
| 71534 | #define BIFPLR3_0_SLOT_STATUS__MRL_SENSOR_STATE__SHIFT 0x5 |
|---|
| 71535 | #define BIFPLR3_0_SLOT_STATUS__PRESENCE_DETECT_STATE__SHIFT 0x6 |
|---|
| 71536 | #define BIFPLR3_0_SLOT_STATUS__ELECTROMECH_INTERLOCK_STATUS__SHIFT 0x7 |
|---|
| 71537 | #define BIFPLR3_0_SLOT_STATUS__DL_STATE_CHANGED__SHIFT 0x8 |
|---|
| 71538 | #define BIFPLR3_0_SLOT_STATUS__ATTN_BUTTON_PRESSED_MASK 0x0001L |
|---|
| 71539 | #define BIFPLR3_0_SLOT_STATUS__PWR_FAULT_DETECTED_MASK 0x0002L |
|---|
| 71540 | #define BIFPLR3_0_SLOT_STATUS__MRL_SENSOR_CHANGED_MASK 0x0004L |
|---|
| 71541 | #define BIFPLR3_0_SLOT_STATUS__PRESENCE_DETECT_CHANGED_MASK 0x0008L |
|---|
| 71542 | #define BIFPLR3_0_SLOT_STATUS__COMMAND_COMPLETED_MASK 0x0010L |
|---|
| 71543 | #define BIFPLR3_0_SLOT_STATUS__MRL_SENSOR_STATE_MASK 0x0020L |
|---|
| 71544 | #define BIFPLR3_0_SLOT_STATUS__PRESENCE_DETECT_STATE_MASK 0x0040L |
|---|
| 71545 | #define BIFPLR3_0_SLOT_STATUS__ELECTROMECH_INTERLOCK_STATUS_MASK 0x0080L |
|---|
| 71546 | #define BIFPLR3_0_SLOT_STATUS__DL_STATE_CHANGED_MASK 0x0100L |
|---|
| 71547 | //BIFPLR3_0_ROOT_CNTL |
|---|
| 71548 | #define BIFPLR3_0_ROOT_CNTL__SERR_ON_CORR_ERR_EN__SHIFT 0x0 |
|---|
| 71549 | #define BIFPLR3_0_ROOT_CNTL__SERR_ON_NONFATAL_ERR_EN__SHIFT 0x1 |
|---|
| 71550 | #define BIFPLR3_0_ROOT_CNTL__SERR_ON_FATAL_ERR_EN__SHIFT 0x2 |
|---|
| 71551 | #define BIFPLR3_0_ROOT_CNTL__PM_INTERRUPT_EN__SHIFT 0x3 |
|---|
| 71552 | #define BIFPLR3_0_ROOT_CNTL__CRS_SOFTWARE_VISIBILITY_EN__SHIFT 0x4 |
|---|
| 71553 | #define BIFPLR3_0_ROOT_CNTL__SERR_ON_CORR_ERR_EN_MASK 0x0001L |
|---|
| 71554 | #define BIFPLR3_0_ROOT_CNTL__SERR_ON_NONFATAL_ERR_EN_MASK 0x0002L |
|---|
| 71555 | #define BIFPLR3_0_ROOT_CNTL__SERR_ON_FATAL_ERR_EN_MASK 0x0004L |
|---|
| 71556 | #define BIFPLR3_0_ROOT_CNTL__PM_INTERRUPT_EN_MASK 0x0008L |
|---|
| 71557 | #define BIFPLR3_0_ROOT_CNTL__CRS_SOFTWARE_VISIBILITY_EN_MASK 0x0010L |
|---|
| 71558 | //BIFPLR3_0_ROOT_CAP |
|---|
| 71559 | #define BIFPLR3_0_ROOT_CAP__CRS_SOFTWARE_VISIBILITY__SHIFT 0x0 |
|---|
| 71560 | #define BIFPLR3_0_ROOT_CAP__CRS_SOFTWARE_VISIBILITY_MASK 0x0001L |
|---|
| 71561 | //BIFPLR3_0_ROOT_STATUS |
|---|
| 71562 | #define BIFPLR3_0_ROOT_STATUS__PME_REQUESTOR_ID__SHIFT 0x0 |
|---|
| 71563 | #define BIFPLR3_0_ROOT_STATUS__PME_STATUS__SHIFT 0x10 |
|---|
| 71564 | #define BIFPLR3_0_ROOT_STATUS__PME_PENDING__SHIFT 0x11 |
|---|
| 71565 | #define BIFPLR3_0_ROOT_STATUS__PME_REQUESTOR_ID_MASK 0x0000FFFFL |
|---|
| 71566 | #define BIFPLR3_0_ROOT_STATUS__PME_STATUS_MASK 0x00010000L |
|---|
| 71567 | #define BIFPLR3_0_ROOT_STATUS__PME_PENDING_MASK 0x00020000L |
|---|
| 71568 | //BIFPLR3_0_DEVICE_CAP2 |
|---|
| 71569 | #define BIFPLR3_0_DEVICE_CAP2__CPL_TIMEOUT_RANGE_SUPPORTED__SHIFT 0x0 |
|---|
| 71570 | #define BIFPLR3_0_DEVICE_CAP2__CPL_TIMEOUT_DIS_SUPPORTED__SHIFT 0x4 |
|---|
| 71571 | #define BIFPLR3_0_DEVICE_CAP2__ARI_FORWARDING_SUPPORTED__SHIFT 0x5 |
|---|
| 71572 | #define BIFPLR3_0_DEVICE_CAP2__ATOMICOP_ROUTING_SUPPORTED__SHIFT 0x6 |
|---|
| 71573 | #define BIFPLR3_0_DEVICE_CAP2__ATOMICOP_32CMPLT_SUPPORTED__SHIFT 0x7 |
|---|
| 71574 | #define BIFPLR3_0_DEVICE_CAP2__ATOMICOP_64CMPLT_SUPPORTED__SHIFT 0x8 |
|---|
| 71575 | #define BIFPLR3_0_DEVICE_CAP2__CAS128_CMPLT_SUPPORTED__SHIFT 0x9 |
|---|
| 71576 | #define BIFPLR3_0_DEVICE_CAP2__NO_RO_ENABLED_P2P_PASSING__SHIFT 0xa |
|---|
| 71577 | #define BIFPLR3_0_DEVICE_CAP2__LTR_SUPPORTED__SHIFT 0xb |
|---|
| 71578 | #define BIFPLR3_0_DEVICE_CAP2__TPH_CPLR_SUPPORTED__SHIFT 0xc |
|---|
| 71579 | #define BIFPLR3_0_DEVICE_CAP2__LN_SYSTEM_CLS__SHIFT 0xe |
|---|
| 71580 | #define BIFPLR3_0_DEVICE_CAP2__TEN_BIT_TAG_COMPLETER_SUPPORTED__SHIFT 0x10 |
|---|
| 71581 | #define BIFPLR3_0_DEVICE_CAP2__TEN_BIT_TAG_REQUESTER_SUPPORTED__SHIFT 0x11 |
|---|
| 71582 | #define BIFPLR3_0_DEVICE_CAP2__OBFF_SUPPORTED__SHIFT 0x12 |
|---|
| 71583 | #define BIFPLR3_0_DEVICE_CAP2__EXTENDED_FMT_FIELD_SUPPORTED__SHIFT 0x14 |
|---|
| 71584 | #define BIFPLR3_0_DEVICE_CAP2__END_END_TLP_PREFIX_SUPPORTED__SHIFT 0x15 |
|---|
| 71585 | #define BIFPLR3_0_DEVICE_CAP2__MAX_END_END_TLP_PREFIXES__SHIFT 0x16 |
|---|
| 71586 | #define BIFPLR3_0_DEVICE_CAP2__EMER_POWER_REDUCTION_SUPPORTED__SHIFT 0x18 |
|---|
| 71587 | #define BIFPLR3_0_DEVICE_CAP2__EMER_POWER_REDUCTION_INIT_REQ__SHIFT 0x1a |
|---|
| 71588 | #define BIFPLR3_0_DEVICE_CAP2__FRS_SUPPORTED__SHIFT 0x1f |
|---|
| 71589 | #define BIFPLR3_0_DEVICE_CAP2__CPL_TIMEOUT_RANGE_SUPPORTED_MASK 0x0000000FL |
|---|
| 71590 | #define BIFPLR3_0_DEVICE_CAP2__CPL_TIMEOUT_DIS_SUPPORTED_MASK 0x00000010L |
|---|
| 71591 | #define BIFPLR3_0_DEVICE_CAP2__ARI_FORWARDING_SUPPORTED_MASK 0x00000020L |
|---|
| 71592 | #define BIFPLR3_0_DEVICE_CAP2__ATOMICOP_ROUTING_SUPPORTED_MASK 0x00000040L |
|---|
| 71593 | #define BIFPLR3_0_DEVICE_CAP2__ATOMICOP_32CMPLT_SUPPORTED_MASK 0x00000080L |
|---|
| 71594 | #define BIFPLR3_0_DEVICE_CAP2__ATOMICOP_64CMPLT_SUPPORTED_MASK 0x00000100L |
|---|
| 71595 | #define BIFPLR3_0_DEVICE_CAP2__CAS128_CMPLT_SUPPORTED_MASK 0x00000200L |
|---|
| 71596 | #define BIFPLR3_0_DEVICE_CAP2__NO_RO_ENABLED_P2P_PASSING_MASK 0x00000400L |
|---|
| 71597 | #define BIFPLR3_0_DEVICE_CAP2__LTR_SUPPORTED_MASK 0x00000800L |
|---|
| 71598 | #define BIFPLR3_0_DEVICE_CAP2__TPH_CPLR_SUPPORTED_MASK 0x00003000L |
|---|
| 71599 | #define BIFPLR3_0_DEVICE_CAP2__LN_SYSTEM_CLS_MASK 0x0000C000L |
|---|
| 71600 | #define BIFPLR3_0_DEVICE_CAP2__TEN_BIT_TAG_COMPLETER_SUPPORTED_MASK 0x00010000L |
|---|
| 71601 | #define BIFPLR3_0_DEVICE_CAP2__TEN_BIT_TAG_REQUESTER_SUPPORTED_MASK 0x00020000L |
|---|
| 71602 | #define BIFPLR3_0_DEVICE_CAP2__OBFF_SUPPORTED_MASK 0x000C0000L |
|---|
| 71603 | #define BIFPLR3_0_DEVICE_CAP2__EXTENDED_FMT_FIELD_SUPPORTED_MASK 0x00100000L |
|---|
| 71604 | #define BIFPLR3_0_DEVICE_CAP2__END_END_TLP_PREFIX_SUPPORTED_MASK 0x00200000L |
|---|
| 71605 | #define BIFPLR3_0_DEVICE_CAP2__MAX_END_END_TLP_PREFIXES_MASK 0x00C00000L |
|---|
| 71606 | #define BIFPLR3_0_DEVICE_CAP2__EMER_POWER_REDUCTION_SUPPORTED_MASK 0x03000000L |
|---|
| 71607 | #define BIFPLR3_0_DEVICE_CAP2__EMER_POWER_REDUCTION_INIT_REQ_MASK 0x04000000L |
|---|
| 71608 | #define BIFPLR3_0_DEVICE_CAP2__FRS_SUPPORTED_MASK 0x80000000L |
|---|
| 71609 | //BIFPLR3_0_DEVICE_CNTL2 |
|---|
| 71610 | #define BIFPLR3_0_DEVICE_CNTL2__CPL_TIMEOUT_VALUE__SHIFT 0x0 |
|---|
| 71611 | #define BIFPLR3_0_DEVICE_CNTL2__CPL_TIMEOUT_DIS__SHIFT 0x4 |
|---|
| 71612 | #define BIFPLR3_0_DEVICE_CNTL2__ARI_FORWARDING_EN__SHIFT 0x5 |
|---|
| 71613 | #define BIFPLR3_0_DEVICE_CNTL2__ATOMICOP_REQUEST_EN__SHIFT 0x6 |
|---|
| 71614 | #define BIFPLR3_0_DEVICE_CNTL2__ATOMICOP_EGRESS_BLOCKING__SHIFT 0x7 |
|---|
| 71615 | #define BIFPLR3_0_DEVICE_CNTL2__IDO_REQUEST_ENABLE__SHIFT 0x8 |
|---|
| 71616 | #define BIFPLR3_0_DEVICE_CNTL2__IDO_COMPLETION_ENABLE__SHIFT 0x9 |
|---|
| 71617 | #define BIFPLR3_0_DEVICE_CNTL2__LTR_EN__SHIFT 0xa |
|---|
| 71618 | #define BIFPLR3_0_DEVICE_CNTL2__EMER_POWER_REDUCTION_REQUEST__SHIFT 0xb |
|---|
| 71619 | #define BIFPLR3_0_DEVICE_CNTL2__TEN_BIT_TAG_REQUESTER_ENABLE__SHIFT 0xc |
|---|
| 71620 | #define BIFPLR3_0_DEVICE_CNTL2__OBFF_EN__SHIFT 0xd |
|---|
| 71621 | #define BIFPLR3_0_DEVICE_CNTL2__END_END_TLP_PREFIX_BLOCKING__SHIFT 0xf |
|---|
| 71622 | #define BIFPLR3_0_DEVICE_CNTL2__CPL_TIMEOUT_VALUE_MASK 0x000FL |
|---|
| 71623 | #define BIFPLR3_0_DEVICE_CNTL2__CPL_TIMEOUT_DIS_MASK 0x0010L |
|---|
| 71624 | #define BIFPLR3_0_DEVICE_CNTL2__ARI_FORWARDING_EN_MASK 0x0020L |
|---|
| 71625 | #define BIFPLR3_0_DEVICE_CNTL2__ATOMICOP_REQUEST_EN_MASK 0x0040L |
|---|
| 71626 | #define BIFPLR3_0_DEVICE_CNTL2__ATOMICOP_EGRESS_BLOCKING_MASK 0x0080L |
|---|
| 71627 | #define BIFPLR3_0_DEVICE_CNTL2__IDO_REQUEST_ENABLE_MASK 0x0100L |
|---|
| 71628 | #define BIFPLR3_0_DEVICE_CNTL2__IDO_COMPLETION_ENABLE_MASK 0x0200L |
|---|
| 71629 | #define BIFPLR3_0_DEVICE_CNTL2__LTR_EN_MASK 0x0400L |
|---|
| 71630 | #define BIFPLR3_0_DEVICE_CNTL2__EMER_POWER_REDUCTION_REQUEST_MASK 0x0800L |
|---|
| 71631 | #define BIFPLR3_0_DEVICE_CNTL2__TEN_BIT_TAG_REQUESTER_ENABLE_MASK 0x1000L |
|---|
| 71632 | #define BIFPLR3_0_DEVICE_CNTL2__OBFF_EN_MASK 0x6000L |
|---|
| 71633 | #define BIFPLR3_0_DEVICE_CNTL2__END_END_TLP_PREFIX_BLOCKING_MASK 0x8000L |
|---|
| 71634 | //BIFPLR3_0_DEVICE_STATUS2 |
|---|
| 71635 | #define BIFPLR3_0_DEVICE_STATUS2__RESERVED__SHIFT 0x0 |
|---|
| 71636 | #define BIFPLR3_0_DEVICE_STATUS2__RESERVED_MASK 0xFFFFL |
|---|
| 71637 | //BIFPLR3_0_LINK_CAP2 |
|---|
| 71638 | #define BIFPLR3_0_LINK_CAP2__SUPPORTED_LINK_SPEED__SHIFT 0x1 |
|---|
| 71639 | #define BIFPLR3_0_LINK_CAP2__CROSSLINK_SUPPORTED__SHIFT 0x8 |
|---|
| 71640 | #define BIFPLR3_0_LINK_CAP2__LOWER_SKP_OS_GEN_SUPPORT__SHIFT 0x9 |
|---|
| 71641 | #define BIFPLR3_0_LINK_CAP2__LOWER_SKP_OS_RCV_SUPPORT__SHIFT 0x10 |
|---|
| 71642 | #define BIFPLR3_0_LINK_CAP2__RTM1_PRESENCE_DET_SUPPORT__SHIFT 0x17 |
|---|
| 71643 | #define BIFPLR3_0_LINK_CAP2__RTM2_PRESENCE_DET_SUPPORT__SHIFT 0x18 |
|---|
| 71644 | #define BIFPLR3_0_LINK_CAP2__DRS_SUPPORTED__SHIFT 0x1f |
|---|
| 71645 | #define BIFPLR3_0_LINK_CAP2__SUPPORTED_LINK_SPEED_MASK 0x000000FEL |
|---|
| 71646 | #define BIFPLR3_0_LINK_CAP2__CROSSLINK_SUPPORTED_MASK 0x00000100L |
|---|
| 71647 | #define BIFPLR3_0_LINK_CAP2__LOWER_SKP_OS_GEN_SUPPORT_MASK 0x0000FE00L |
|---|
| 71648 | #define BIFPLR3_0_LINK_CAP2__LOWER_SKP_OS_RCV_SUPPORT_MASK 0x007F0000L |
|---|
| 71649 | #define BIFPLR3_0_LINK_CAP2__RTM1_PRESENCE_DET_SUPPORT_MASK 0x00800000L |
|---|
| 71650 | #define BIFPLR3_0_LINK_CAP2__RTM2_PRESENCE_DET_SUPPORT_MASK 0x01000000L |
|---|
| 71651 | #define BIFPLR3_0_LINK_CAP2__DRS_SUPPORTED_MASK 0x80000000L |
|---|
| 71652 | //BIFPLR3_0_LINK_CNTL2 |
|---|
| 71653 | #define BIFPLR3_0_LINK_CNTL2__TARGET_LINK_SPEED__SHIFT 0x0 |
|---|
| 71654 | #define BIFPLR3_0_LINK_CNTL2__ENTER_COMPLIANCE__SHIFT 0x4 |
|---|
| 71655 | #define BIFPLR3_0_LINK_CNTL2__HW_AUTONOMOUS_SPEED_DISABLE__SHIFT 0x5 |
|---|
| 71656 | #define BIFPLR3_0_LINK_CNTL2__SELECTABLE_DEEMPHASIS__SHIFT 0x6 |
|---|
| 71657 | #define BIFPLR3_0_LINK_CNTL2__XMIT_MARGIN__SHIFT 0x7 |
|---|
| 71658 | #define BIFPLR3_0_LINK_CNTL2__ENTER_MOD_COMPLIANCE__SHIFT 0xa |
|---|
| 71659 | #define BIFPLR3_0_LINK_CNTL2__COMPLIANCE_SOS__SHIFT 0xb |
|---|
| 71660 | #define BIFPLR3_0_LINK_CNTL2__COMPLIANCE_DEEMPHASIS__SHIFT 0xc |
|---|
| 71661 | #define BIFPLR3_0_LINK_CNTL2__TARGET_LINK_SPEED_MASK 0x000FL |
|---|
| 71662 | #define BIFPLR3_0_LINK_CNTL2__ENTER_COMPLIANCE_MASK 0x0010L |
|---|
| 71663 | #define BIFPLR3_0_LINK_CNTL2__HW_AUTONOMOUS_SPEED_DISABLE_MASK 0x0020L |
|---|
| 71664 | #define BIFPLR3_0_LINK_CNTL2__SELECTABLE_DEEMPHASIS_MASK 0x0040L |
|---|
| 71665 | #define BIFPLR3_0_LINK_CNTL2__XMIT_MARGIN_MASK 0x0380L |
|---|
| 71666 | #define BIFPLR3_0_LINK_CNTL2__ENTER_MOD_COMPLIANCE_MASK 0x0400L |
|---|
| 71667 | #define BIFPLR3_0_LINK_CNTL2__COMPLIANCE_SOS_MASK 0x0800L |
|---|
| 71668 | #define BIFPLR3_0_LINK_CNTL2__COMPLIANCE_DEEMPHASIS_MASK 0xF000L |
|---|
| 71669 | //BIFPLR3_0_LINK_STATUS2 |
|---|
| 71670 | #define BIFPLR3_0_LINK_STATUS2__CUR_DEEMPHASIS_LEVEL__SHIFT 0x0 |
|---|
| 71671 | #define BIFPLR3_0_LINK_STATUS2__EQUALIZATION_COMPLETE_8GT__SHIFT 0x1 |
|---|
| 71672 | #define BIFPLR3_0_LINK_STATUS2__EQUALIZATION_PHASE1_SUCCESS_8GT__SHIFT 0x2 |
|---|
| 71673 | #define BIFPLR3_0_LINK_STATUS2__EQUALIZATION_PHASE2_SUCCESS_8GT__SHIFT 0x3 |
|---|
| 71674 | #define BIFPLR3_0_LINK_STATUS2__EQUALIZATION_PHASE3_SUCCESS_8GT__SHIFT 0x4 |
|---|
| 71675 | #define BIFPLR3_0_LINK_STATUS2__LINK_EQUALIZATION_REQUEST_8GT__SHIFT 0x5 |
|---|
| 71676 | #define BIFPLR3_0_LINK_STATUS2__RTM1_PRESENCE_DET__SHIFT 0x6 |
|---|
| 71677 | #define BIFPLR3_0_LINK_STATUS2__RTM2_PRESENCE_DET__SHIFT 0x7 |
|---|
| 71678 | #define BIFPLR3_0_LINK_STATUS2__CROSSLINK_RESOLUTION__SHIFT 0x8 |
|---|
| 71679 | #define BIFPLR3_0_LINK_STATUS2__DOWNSTREAM_COMPONENT_PRESENCE__SHIFT 0xc |
|---|
| 71680 | #define BIFPLR3_0_LINK_STATUS2__DRS_MESSAGE_RECEIVED__SHIFT 0xf |
|---|
| 71681 | #define BIFPLR3_0_LINK_STATUS2__CUR_DEEMPHASIS_LEVEL_MASK 0x0001L |
|---|
| 71682 | #define BIFPLR3_0_LINK_STATUS2__EQUALIZATION_COMPLETE_8GT_MASK 0x0002L |
|---|
| 71683 | #define BIFPLR3_0_LINK_STATUS2__EQUALIZATION_PHASE1_SUCCESS_8GT_MASK 0x0004L |
|---|
| 71684 | #define BIFPLR3_0_LINK_STATUS2__EQUALIZATION_PHASE2_SUCCESS_8GT_MASK 0x0008L |
|---|
| 71685 | #define BIFPLR3_0_LINK_STATUS2__EQUALIZATION_PHASE3_SUCCESS_8GT_MASK 0x0010L |
|---|
| 71686 | #define BIFPLR3_0_LINK_STATUS2__LINK_EQUALIZATION_REQUEST_8GT_MASK 0x0020L |
|---|
| 71687 | #define BIFPLR3_0_LINK_STATUS2__RTM1_PRESENCE_DET_MASK 0x0040L |
|---|
| 71688 | #define BIFPLR3_0_LINK_STATUS2__RTM2_PRESENCE_DET_MASK 0x0080L |
|---|
| 71689 | #define BIFPLR3_0_LINK_STATUS2__CROSSLINK_RESOLUTION_MASK 0x0300L |
|---|
| 71690 | #define BIFPLR3_0_LINK_STATUS2__DOWNSTREAM_COMPONENT_PRESENCE_MASK 0x7000L |
|---|
| 71691 | #define BIFPLR3_0_LINK_STATUS2__DRS_MESSAGE_RECEIVED_MASK 0x8000L |
|---|
| 71692 | //BIFPLR3_0_SLOT_CAP2 |
|---|
| 71693 | #define BIFPLR3_0_SLOT_CAP2__INBAND_PD_DISABLE_SUPPORTED__SHIFT 0x0 |
|---|
| 71694 | #define BIFPLR3_0_SLOT_CAP2__INBAND_PD_DISABLE_SUPPORTED_MASK 0x00000001L |
|---|
| 71695 | //BIFPLR3_0_SLOT_CNTL2 |
|---|
| 71696 | #define BIFPLR3_0_SLOT_CNTL2__RESERVED__SHIFT 0x0 |
|---|
| 71697 | #define BIFPLR3_0_SLOT_CNTL2__RESERVED_MASK 0xFFFFL |
|---|
| 71698 | //BIFPLR3_0_SLOT_STATUS2 |
|---|
| 71699 | #define BIFPLR3_0_SLOT_STATUS2__RESERVED__SHIFT 0x0 |
|---|
| 71700 | #define BIFPLR3_0_SLOT_STATUS2__RESERVED_MASK 0xFFFFL |
|---|
| 71701 | //BIFPLR3_0_MSI_CAP_LIST |
|---|
| 71702 | #define BIFPLR3_0_MSI_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 71703 | #define BIFPLR3_0_MSI_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
|---|
| 71704 | #define BIFPLR3_0_MSI_CAP_LIST__CAP_ID_MASK 0x00FFL |
|---|
| 71705 | #define BIFPLR3_0_MSI_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
|---|
| 71706 | //BIFPLR3_0_MSI_MSG_CNTL |
|---|
| 71707 | #define BIFPLR3_0_MSI_MSG_CNTL__MSI_EN__SHIFT 0x0 |
|---|
| 71708 | #define BIFPLR3_0_MSI_MSG_CNTL__MSI_MULTI_CAP__SHIFT 0x1 |
|---|
| 71709 | #define BIFPLR3_0_MSI_MSG_CNTL__MSI_MULTI_EN__SHIFT 0x4 |
|---|
| 71710 | #define BIFPLR3_0_MSI_MSG_CNTL__MSI_64BIT__SHIFT 0x7 |
|---|
| 71711 | #define BIFPLR3_0_MSI_MSG_CNTL__MSI_PERVECTOR_MASKING_CAP__SHIFT 0x8 |
|---|
| 71712 | #define BIFPLR3_0_MSI_MSG_CNTL__MSI_EXT_MSG_DATA_CAP__SHIFT 0x9 |
|---|
| 71713 | #define BIFPLR3_0_MSI_MSG_CNTL__MSI_EXT_MSG_DATA_EN__SHIFT 0xa |
|---|
| 71714 | #define BIFPLR3_0_MSI_MSG_CNTL__MSI_EN_MASK 0x0001L |
|---|
| 71715 | #define BIFPLR3_0_MSI_MSG_CNTL__MSI_MULTI_CAP_MASK 0x000EL |
|---|
| 71716 | #define BIFPLR3_0_MSI_MSG_CNTL__MSI_MULTI_EN_MASK 0x0070L |
|---|
| 71717 | #define BIFPLR3_0_MSI_MSG_CNTL__MSI_64BIT_MASK 0x0080L |
|---|
| 71718 | #define BIFPLR3_0_MSI_MSG_CNTL__MSI_PERVECTOR_MASKING_CAP_MASK 0x0100L |
|---|
| 71719 | #define BIFPLR3_0_MSI_MSG_CNTL__MSI_EXT_MSG_DATA_CAP_MASK 0x0200L |
|---|
| 71720 | #define BIFPLR3_0_MSI_MSG_CNTL__MSI_EXT_MSG_DATA_EN_MASK 0x0400L |
|---|
| 71721 | //BIFPLR3_0_MSI_MSG_ADDR_LO |
|---|
| 71722 | #define BIFPLR3_0_MSI_MSG_ADDR_LO__MSI_MSG_ADDR_LO__SHIFT 0x2 |
|---|
| 71723 | #define BIFPLR3_0_MSI_MSG_ADDR_LO__MSI_MSG_ADDR_LO_MASK 0xFFFFFFFCL |
|---|
| 71724 | //BIFPLR3_0_MSI_MSG_ADDR_HI |
|---|
| 71725 | #define BIFPLR3_0_MSI_MSG_ADDR_HI__MSI_MSG_ADDR_HI__SHIFT 0x0 |
|---|
| 71726 | #define BIFPLR3_0_MSI_MSG_ADDR_HI__MSI_MSG_ADDR_HI_MASK 0xFFFFFFFFL |
|---|
| 71727 | //BIFPLR3_0_MSI_MSG_DATA |
|---|
| 71728 | #define BIFPLR3_0_MSI_MSG_DATA__MSI_DATA__SHIFT 0x0 |
|---|
| 71729 | #define BIFPLR3_0_MSI_MSG_DATA__MSI_EXT_DATA__SHIFT 0x10 |
|---|
| 71730 | #define BIFPLR3_0_MSI_MSG_DATA__MSI_DATA_MASK 0x0000FFFFL |
|---|
| 71731 | #define BIFPLR3_0_MSI_MSG_DATA__MSI_EXT_DATA_MASK 0xFFFF0000L |
|---|
| 71732 | //BIFPLR3_0_MSI_MSG_DATA_64 |
|---|
| 71733 | #define BIFPLR3_0_MSI_MSG_DATA_64__MSI_DATA_64__SHIFT 0x0 |
|---|
| 71734 | #define BIFPLR3_0_MSI_MSG_DATA_64__MSI_EXT_DATA_64__SHIFT 0x10 |
|---|
| 71735 | #define BIFPLR3_0_MSI_MSG_DATA_64__MSI_DATA_64_MASK 0x0000FFFFL |
|---|
| 71736 | #define BIFPLR3_0_MSI_MSG_DATA_64__MSI_EXT_DATA_64_MASK 0xFFFF0000L |
|---|
| 71737 | //BIFPLR3_0_SSID_CAP_LIST |
|---|
| 71738 | #define BIFPLR3_0_SSID_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 71739 | #define BIFPLR3_0_SSID_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
|---|
| 71740 | #define BIFPLR3_0_SSID_CAP_LIST__CAP_ID_MASK 0x00FFL |
|---|
| 71741 | #define BIFPLR3_0_SSID_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
|---|
| 71742 | //BIFPLR3_0_SSID_CAP |
|---|
| 71743 | #define BIFPLR3_0_SSID_CAP__SUBSYSTEM_VENDOR_ID__SHIFT 0x0 |
|---|
| 71744 | #define BIFPLR3_0_SSID_CAP__SUBSYSTEM_ID__SHIFT 0x10 |
|---|
| 71745 | #define BIFPLR3_0_SSID_CAP__SUBSYSTEM_VENDOR_ID_MASK 0x0000FFFFL |
|---|
| 71746 | #define BIFPLR3_0_SSID_CAP__SUBSYSTEM_ID_MASK 0xFFFF0000L |
|---|
| 71747 | //BIFPLR3_0_MSI_MAP_CAP_LIST |
|---|
| 71748 | #define BIFPLR3_0_MSI_MAP_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 71749 | #define BIFPLR3_0_MSI_MAP_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
|---|
| 71750 | #define BIFPLR3_0_MSI_MAP_CAP_LIST__CAP_ID_MASK 0x00FFL |
|---|
| 71751 | #define BIFPLR3_0_MSI_MAP_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
|---|
| 71752 | //BIFPLR3_0_MSI_MAP_CAP |
|---|
| 71753 | #define BIFPLR3_0_MSI_MAP_CAP__EN__SHIFT 0x0 |
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| 71754 | #define BIFPLR3_0_MSI_MAP_CAP__FIXD__SHIFT 0x1 |
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| 71755 | #define BIFPLR3_0_MSI_MAP_CAP__CAP_TYPE__SHIFT 0xb |
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| 71756 | #define BIFPLR3_0_MSI_MAP_CAP__EN_MASK 0x0001L |
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|---|
| 71854 | #define BIFPLR3_0_PCIE_VC1_RESOURCE_CNTL__PORT_ARB_SELECT_MASK 0x000E0000L |
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| 71855 | #define BIFPLR3_0_PCIE_VC1_RESOURCE_CNTL__VC_ID_MASK 0x07000000L |
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| 71856 | #define BIFPLR3_0_PCIE_VC1_RESOURCE_CNTL__VC_ENABLE_MASK 0x80000000L |
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| 71857 | //BIFPLR3_0_PCIE_VC1_RESOURCE_STATUS |
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| 71858 | #define BIFPLR3_0_PCIE_VC1_RESOURCE_STATUS__PORT_ARB_TABLE_STATUS__SHIFT 0x0 |
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| 71859 | #define BIFPLR3_0_PCIE_VC1_RESOURCE_STATUS__VC_NEGOTIATION_PENDING__SHIFT 0x1 |
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| 71860 | #define BIFPLR3_0_PCIE_VC1_RESOURCE_STATUS__PORT_ARB_TABLE_STATUS_MASK 0x0001L |
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| 71861 | #define BIFPLR3_0_PCIE_VC1_RESOURCE_STATUS__VC_NEGOTIATION_PENDING_MASK 0x0002L |
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| 71862 | //BIFPLR3_0_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST |
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| 71867 | #define BIFPLR3_0_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
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| 71868 | #define BIFPLR3_0_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
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| 71875 | //BIFPLR3_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST |
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| 71876 | #define BIFPLR3_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
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| 71879 | #define BIFPLR3_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
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| 71880 | #define BIFPLR3_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
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| 71881 | #define BIFPLR3_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
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| 71892 | #define BIFPLR3_0_PCIE_UNCORR_ERR_STATUS__ECRC_ERR_STATUS__SHIFT 0x13 |
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| 71893 | #define BIFPLR3_0_PCIE_UNCORR_ERR_STATUS__UNSUPP_REQ_ERR_STATUS__SHIFT 0x14 |
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| 71894 | #define BIFPLR3_0_PCIE_UNCORR_ERR_STATUS__ACS_VIOLATION_STATUS__SHIFT 0x15 |
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| 71895 | #define BIFPLR3_0_PCIE_UNCORR_ERR_STATUS__UNCORR_INT_ERR_STATUS__SHIFT 0x16 |
|---|
| 71896 | #define BIFPLR3_0_PCIE_UNCORR_ERR_STATUS__MC_BLOCKED_TLP_STATUS__SHIFT 0x17 |
|---|
| 71897 | #define BIFPLR3_0_PCIE_UNCORR_ERR_STATUS__ATOMICOP_EGRESS_BLOCKED_STATUS__SHIFT 0x18 |
|---|
| 71898 | #define BIFPLR3_0_PCIE_UNCORR_ERR_STATUS__TLP_PREFIX_BLOCKED_ERR_STATUS__SHIFT 0x19 |
|---|
| 71899 | #define BIFPLR3_0_PCIE_UNCORR_ERR_STATUS__POISONED_TLP_EGRESS_BLOCKED_STATUS__SHIFT 0x1a |
|---|
| 71900 | #define BIFPLR3_0_PCIE_UNCORR_ERR_STATUS__DLP_ERR_STATUS_MASK 0x00000010L |
|---|
| 71901 | #define BIFPLR3_0_PCIE_UNCORR_ERR_STATUS__SURPDN_ERR_STATUS_MASK 0x00000020L |
|---|
| 71902 | #define BIFPLR3_0_PCIE_UNCORR_ERR_STATUS__PSN_ERR_STATUS_MASK 0x00001000L |
|---|
| 71903 | #define BIFPLR3_0_PCIE_UNCORR_ERR_STATUS__FC_ERR_STATUS_MASK 0x00002000L |
|---|
| 71904 | #define BIFPLR3_0_PCIE_UNCORR_ERR_STATUS__CPL_TIMEOUT_STATUS_MASK 0x00004000L |
|---|
| 71905 | #define BIFPLR3_0_PCIE_UNCORR_ERR_STATUS__CPL_ABORT_ERR_STATUS_MASK 0x00008000L |
|---|
| 71906 | #define BIFPLR3_0_PCIE_UNCORR_ERR_STATUS__UNEXP_CPL_STATUS_MASK 0x00010000L |
|---|
| 71907 | #define BIFPLR3_0_PCIE_UNCORR_ERR_STATUS__RCV_OVFL_STATUS_MASK 0x00020000L |
|---|
| 71908 | #define BIFPLR3_0_PCIE_UNCORR_ERR_STATUS__MAL_TLP_STATUS_MASK 0x00040000L |
|---|
| 71909 | #define BIFPLR3_0_PCIE_UNCORR_ERR_STATUS__ECRC_ERR_STATUS_MASK 0x00080000L |
|---|
| 71910 | #define BIFPLR3_0_PCIE_UNCORR_ERR_STATUS__UNSUPP_REQ_ERR_STATUS_MASK 0x00100000L |
|---|
| 71911 | #define BIFPLR3_0_PCIE_UNCORR_ERR_STATUS__ACS_VIOLATION_STATUS_MASK 0x00200000L |
|---|
| 71912 | #define BIFPLR3_0_PCIE_UNCORR_ERR_STATUS__UNCORR_INT_ERR_STATUS_MASK 0x00400000L |
|---|
| 71913 | #define BIFPLR3_0_PCIE_UNCORR_ERR_STATUS__MC_BLOCKED_TLP_STATUS_MASK 0x00800000L |
|---|
| 71914 | #define BIFPLR3_0_PCIE_UNCORR_ERR_STATUS__ATOMICOP_EGRESS_BLOCKED_STATUS_MASK 0x01000000L |
|---|
| 71915 | #define BIFPLR3_0_PCIE_UNCORR_ERR_STATUS__TLP_PREFIX_BLOCKED_ERR_STATUS_MASK 0x02000000L |
|---|
| 71916 | #define BIFPLR3_0_PCIE_UNCORR_ERR_STATUS__POISONED_TLP_EGRESS_BLOCKED_STATUS_MASK 0x04000000L |
|---|
| 71917 | //BIFPLR3_0_PCIE_UNCORR_ERR_MASK |
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| 71918 | #define BIFPLR3_0_PCIE_UNCORR_ERR_MASK__DLP_ERR_MASK__SHIFT 0x4 |
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| 71919 | #define BIFPLR3_0_PCIE_UNCORR_ERR_MASK__SURPDN_ERR_MASK__SHIFT 0x5 |
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| 71920 | #define BIFPLR3_0_PCIE_UNCORR_ERR_MASK__PSN_ERR_MASK__SHIFT 0xc |
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| 71921 | #define BIFPLR3_0_PCIE_UNCORR_ERR_MASK__FC_ERR_MASK__SHIFT 0xd |
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| 71922 | #define BIFPLR3_0_PCIE_UNCORR_ERR_MASK__CPL_TIMEOUT_MASK__SHIFT 0xe |
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|---|
| 72026 | #define BIFPLR3_0_PCIE_ADV_ERR_CAP_CNTL__ECRC_CHECK_EN__SHIFT 0x8 |
|---|
| 72027 | #define BIFPLR3_0_PCIE_ADV_ERR_CAP_CNTL__MULTI_HDR_RECD_CAP__SHIFT 0x9 |
|---|
| 72028 | #define BIFPLR3_0_PCIE_ADV_ERR_CAP_CNTL__MULTI_HDR_RECD_EN__SHIFT 0xa |
|---|
| 72029 | #define BIFPLR3_0_PCIE_ADV_ERR_CAP_CNTL__TLP_PREFIX_LOG_PRESENT__SHIFT 0xb |
|---|
| 72030 | #define BIFPLR3_0_PCIE_ADV_ERR_CAP_CNTL__COMPLETION_TIMEOUT_LOG_CAPABLE__SHIFT 0xc |
|---|
| 72031 | #define BIFPLR3_0_PCIE_ADV_ERR_CAP_CNTL__FIRST_ERR_PTR_MASK 0x0000001FL |
|---|
| 72032 | #define BIFPLR3_0_PCIE_ADV_ERR_CAP_CNTL__ECRC_GEN_CAP_MASK 0x00000020L |
|---|
| 72033 | #define BIFPLR3_0_PCIE_ADV_ERR_CAP_CNTL__ECRC_GEN_EN_MASK 0x00000040L |
|---|
| 72034 | #define BIFPLR3_0_PCIE_ADV_ERR_CAP_CNTL__ECRC_CHECK_CAP_MASK 0x00000080L |
|---|
| 72035 | #define BIFPLR3_0_PCIE_ADV_ERR_CAP_CNTL__ECRC_CHECK_EN_MASK 0x00000100L |
|---|
| 72036 | #define BIFPLR3_0_PCIE_ADV_ERR_CAP_CNTL__MULTI_HDR_RECD_CAP_MASK 0x00000200L |
|---|
| 72037 | #define BIFPLR3_0_PCIE_ADV_ERR_CAP_CNTL__MULTI_HDR_RECD_EN_MASK 0x00000400L |
|---|
| 72038 | #define BIFPLR3_0_PCIE_ADV_ERR_CAP_CNTL__TLP_PREFIX_LOG_PRESENT_MASK 0x00000800L |
|---|
| 72039 | #define BIFPLR3_0_PCIE_ADV_ERR_CAP_CNTL__COMPLETION_TIMEOUT_LOG_CAPABLE_MASK 0x00001000L |
|---|
| 72040 | //BIFPLR3_0_PCIE_HDR_LOG0 |
|---|
| 72041 | #define BIFPLR3_0_PCIE_HDR_LOG0__TLP_HDR__SHIFT 0x0 |
|---|
| 72042 | #define BIFPLR3_0_PCIE_HDR_LOG0__TLP_HDR_MASK 0xFFFFFFFFL |
|---|
| 72043 | //BIFPLR3_0_PCIE_HDR_LOG1 |
|---|
| 72044 | #define BIFPLR3_0_PCIE_HDR_LOG1__TLP_HDR__SHIFT 0x0 |
|---|
| 72045 | #define BIFPLR3_0_PCIE_HDR_LOG1__TLP_HDR_MASK 0xFFFFFFFFL |
|---|
| 72046 | //BIFPLR3_0_PCIE_HDR_LOG2 |
|---|
| 72047 | #define BIFPLR3_0_PCIE_HDR_LOG2__TLP_HDR__SHIFT 0x0 |
|---|
| 72048 | #define BIFPLR3_0_PCIE_HDR_LOG2__TLP_HDR_MASK 0xFFFFFFFFL |
|---|
| 72049 | //BIFPLR3_0_PCIE_HDR_LOG3 |
|---|
| 72050 | #define BIFPLR3_0_PCIE_HDR_LOG3__TLP_HDR__SHIFT 0x0 |
|---|
| 72051 | #define BIFPLR3_0_PCIE_HDR_LOG3__TLP_HDR_MASK 0xFFFFFFFFL |
|---|
| 72052 | //BIFPLR3_0_PCIE_ROOT_ERR_CMD |
|---|
| 72053 | #define BIFPLR3_0_PCIE_ROOT_ERR_CMD__CORR_ERR_REP_EN__SHIFT 0x0 |
|---|
| 72054 | #define BIFPLR3_0_PCIE_ROOT_ERR_CMD__NONFATAL_ERR_REP_EN__SHIFT 0x1 |
|---|
| 72055 | #define BIFPLR3_0_PCIE_ROOT_ERR_CMD__FATAL_ERR_REP_EN__SHIFT 0x2 |
|---|
| 72056 | #define BIFPLR3_0_PCIE_ROOT_ERR_CMD__CORR_ERR_REP_EN_MASK 0x00000001L |
|---|
| 72057 | #define BIFPLR3_0_PCIE_ROOT_ERR_CMD__NONFATAL_ERR_REP_EN_MASK 0x00000002L |
|---|
| 72058 | #define BIFPLR3_0_PCIE_ROOT_ERR_CMD__FATAL_ERR_REP_EN_MASK 0x00000004L |
|---|
| 72059 | //BIFPLR3_0_PCIE_ROOT_ERR_STATUS |
|---|
| 72060 | #define BIFPLR3_0_PCIE_ROOT_ERR_STATUS__ERR_CORR_RCVD__SHIFT 0x0 |
|---|
| 72061 | #define BIFPLR3_0_PCIE_ROOT_ERR_STATUS__MULT_ERR_CORR_RCVD__SHIFT 0x1 |
|---|
| 72062 | #define BIFPLR3_0_PCIE_ROOT_ERR_STATUS__ERR_FATAL_NONFATAL_RCVD__SHIFT 0x2 |
|---|
| 72063 | #define BIFPLR3_0_PCIE_ROOT_ERR_STATUS__MULT_ERR_FATAL_NONFATAL_RCVD__SHIFT 0x3 |
|---|
| 72064 | #define BIFPLR3_0_PCIE_ROOT_ERR_STATUS__FIRST_UNCORRECTABLE_FATAL__SHIFT 0x4 |
|---|
| 72065 | #define BIFPLR3_0_PCIE_ROOT_ERR_STATUS__NONFATAL_ERROR_MSG_RCVD__SHIFT 0x5 |
|---|
| 72066 | #define BIFPLR3_0_PCIE_ROOT_ERR_STATUS__FATAL_ERROR_MSG_RCVD__SHIFT 0x6 |
|---|
| 72067 | #define BIFPLR3_0_PCIE_ROOT_ERR_STATUS__ERR_COR_SUBCLASS__SHIFT 0x7 |
|---|
| 72068 | #define BIFPLR3_0_PCIE_ROOT_ERR_STATUS__ADV_ERR_INT_MSG_NUM__SHIFT 0x1b |
|---|
| 72069 | #define BIFPLR3_0_PCIE_ROOT_ERR_STATUS__ERR_CORR_RCVD_MASK 0x00000001L |
|---|
| 72070 | #define BIFPLR3_0_PCIE_ROOT_ERR_STATUS__MULT_ERR_CORR_RCVD_MASK 0x00000002L |
|---|
| 72071 | #define BIFPLR3_0_PCIE_ROOT_ERR_STATUS__ERR_FATAL_NONFATAL_RCVD_MASK 0x00000004L |
|---|
| 72072 | #define BIFPLR3_0_PCIE_ROOT_ERR_STATUS__MULT_ERR_FATAL_NONFATAL_RCVD_MASK 0x00000008L |
|---|
| 72073 | #define BIFPLR3_0_PCIE_ROOT_ERR_STATUS__FIRST_UNCORRECTABLE_FATAL_MASK 0x00000010L |
|---|
| 72074 | #define BIFPLR3_0_PCIE_ROOT_ERR_STATUS__NONFATAL_ERROR_MSG_RCVD_MASK 0x00000020L |
|---|
| 72075 | #define BIFPLR3_0_PCIE_ROOT_ERR_STATUS__FATAL_ERROR_MSG_RCVD_MASK 0x00000040L |
|---|
| 72076 | #define BIFPLR3_0_PCIE_ROOT_ERR_STATUS__ERR_COR_SUBCLASS_MASK 0x00000180L |
|---|
| 72077 | #define BIFPLR3_0_PCIE_ROOT_ERR_STATUS__ADV_ERR_INT_MSG_NUM_MASK 0xF8000000L |
|---|
| 72078 | //BIFPLR3_0_PCIE_ERR_SRC_ID |
|---|
| 72079 | #define BIFPLR3_0_PCIE_ERR_SRC_ID__ERR_CORR_SRC_ID__SHIFT 0x0 |
|---|
| 72080 | #define BIFPLR3_0_PCIE_ERR_SRC_ID__ERR_FATAL_NONFATAL_SRC_ID__SHIFT 0x10 |
|---|
| 72081 | #define BIFPLR3_0_PCIE_ERR_SRC_ID__ERR_CORR_SRC_ID_MASK 0x0000FFFFL |
|---|
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| 72218 | #define BIFPLR3_0_PCIE_LANE_11_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET_MASK 0x0F00L |
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| 72219 | #define BIFPLR3_0_PCIE_LANE_11_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT_MASK 0x7000L |
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| 72220 | //BIFPLR3_0_PCIE_LANE_12_EQUALIZATION_CNTL |
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| 72225 | #define BIFPLR3_0_PCIE_LANE_12_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET_MASK 0x000FL |
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| 72226 | #define BIFPLR3_0_PCIE_LANE_12_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT_MASK 0x0070L |
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| 72227 | #define BIFPLR3_0_PCIE_LANE_12_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET_MASK 0x0F00L |
|---|
| 72228 | #define BIFPLR3_0_PCIE_LANE_12_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT_MASK 0x7000L |
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| 72229 | //BIFPLR3_0_PCIE_LANE_13_EQUALIZATION_CNTL |
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| 72232 | #define BIFPLR3_0_PCIE_LANE_13_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET__SHIFT 0x8 |
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| 72233 | #define BIFPLR3_0_PCIE_LANE_13_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT__SHIFT 0xc |
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| 72234 | #define BIFPLR3_0_PCIE_LANE_13_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET_MASK 0x000FL |
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| 72235 | #define BIFPLR3_0_PCIE_LANE_13_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT_MASK 0x0070L |
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| 72236 | #define BIFPLR3_0_PCIE_LANE_13_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET_MASK 0x0F00L |
|---|
| 72237 | #define BIFPLR3_0_PCIE_LANE_13_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT_MASK 0x7000L |
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| 72238 | //BIFPLR3_0_PCIE_LANE_14_EQUALIZATION_CNTL |
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| 72239 | #define BIFPLR3_0_PCIE_LANE_14_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET__SHIFT 0x0 |
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| 72240 | #define BIFPLR3_0_PCIE_LANE_14_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT__SHIFT 0x4 |
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| 72276 | #define BIFPLR3_0_PCIE_ACS_CAP__P2P_COMPLETION_REDIRECT_MASK 0x0008L |
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| 72277 | #define BIFPLR3_0_PCIE_ACS_CAP__UPSTREAM_FORWARDING_MASK 0x0010L |
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| 72278 | #define BIFPLR3_0_PCIE_ACS_CAP__P2P_EGRESS_CONTROL_MASK 0x0020L |
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|---|
| 72281 | #define BIFPLR3_0_PCIE_ACS_CAP__EGRESS_CONTROL_VECTOR_SIZE_MASK 0xFF00L |
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| 72285 | #define BIFPLR3_0_PCIE_ACS_CNTL__P2P_REQUEST_REDIRECT_EN__SHIFT 0x2 |
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| 72293 | #define BIFPLR3_0_PCIE_ACS_CNTL__UNCLAIMED_REQUEST_REDIRECT_CNTL__SHIFT 0xc |
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| 72294 | #define BIFPLR3_0_PCIE_ACS_CNTL__SOURCE_VALIDATION_EN_MASK 0x0001L |
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| 72296 | #define BIFPLR3_0_PCIE_ACS_CNTL__P2P_REQUEST_REDIRECT_EN_MASK 0x0004L |
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| 72297 | #define BIFPLR3_0_PCIE_ACS_CNTL__P2P_COMPLETION_REDIRECT_EN_MASK 0x0008L |
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| 72298 | #define BIFPLR3_0_PCIE_ACS_CNTL__UPSTREAM_FORWARDING_EN_MASK 0x0010L |
|---|
| 72299 | #define BIFPLR3_0_PCIE_ACS_CNTL__P2P_EGRESS_CONTROL_EN_MASK 0x0020L |
|---|
| 72300 | #define BIFPLR3_0_PCIE_ACS_CNTL__DIRECT_TRANSLATED_P2P_EN_MASK 0x0040L |
|---|
| 72301 | #define BIFPLR3_0_PCIE_ACS_CNTL__IO_REQUEST_BLOCKING_EN_MASK 0x0080L |
|---|
| 72302 | #define BIFPLR3_0_PCIE_ACS_CNTL__DSP_MEMORY_TARGET_ACCESS_CNTL_MASK 0x0300L |
|---|
| 72303 | #define BIFPLR3_0_PCIE_ACS_CNTL__USP_MEMORY_TARGET_ACCESS_CNTL_MASK 0x0C00L |
|---|
| 72304 | #define BIFPLR3_0_PCIE_ACS_CNTL__UNCLAIMED_REQUEST_REDIRECT_CNTL_MASK 0x1000L |
|---|
| 72305 | //BIFPLR3_0_PCIE_MC_ENH_CAP_LIST |
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| 72306 | #define BIFPLR3_0_PCIE_MC_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
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| 72308 | #define BIFPLR3_0_PCIE_MC_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 72309 | #define BIFPLR3_0_PCIE_MC_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
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| 72310 | #define BIFPLR3_0_PCIE_MC_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 72311 | #define BIFPLR3_0_PCIE_MC_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 72312 | //BIFPLR3_0_PCIE_MC_CAP |
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|---|
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| 72316 | #define BIFPLR3_0_PCIE_MC_CAP__MC_MAX_GROUP_MASK 0x003FL |
|---|
| 72317 | #define BIFPLR3_0_PCIE_MC_CAP__MC_WIN_SIZE_REQ_MASK 0x3F00L |
|---|
| 72318 | #define BIFPLR3_0_PCIE_MC_CAP__MC_ECRC_REGEN_SUPP_MASK 0x8000L |
|---|
| 72319 | //BIFPLR3_0_PCIE_MC_CNTL |
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| 72320 | #define BIFPLR3_0_PCIE_MC_CNTL__MC_NUM_GROUP__SHIFT 0x0 |
|---|
| 72321 | #define BIFPLR3_0_PCIE_MC_CNTL__MC_ENABLE__SHIFT 0xf |
|---|
| 72322 | #define BIFPLR3_0_PCIE_MC_CNTL__MC_NUM_GROUP_MASK 0x003FL |
|---|
| 72323 | #define BIFPLR3_0_PCIE_MC_CNTL__MC_ENABLE_MASK 0x8000L |
|---|
| 72324 | //BIFPLR3_0_PCIE_MC_ADDR0 |
|---|
| 72325 | #define BIFPLR3_0_PCIE_MC_ADDR0__MC_INDEX_POS__SHIFT 0x0 |
|---|
| 72326 | #define BIFPLR3_0_PCIE_MC_ADDR0__MC_BASE_ADDR_0__SHIFT 0xc |
|---|
| 72327 | #define BIFPLR3_0_PCIE_MC_ADDR0__MC_INDEX_POS_MASK 0x0000003FL |
|---|
| 72328 | #define BIFPLR3_0_PCIE_MC_ADDR0__MC_BASE_ADDR_0_MASK 0xFFFFF000L |
|---|
| 72329 | //BIFPLR3_0_PCIE_MC_ADDR1 |
|---|
| 72330 | #define BIFPLR3_0_PCIE_MC_ADDR1__MC_BASE_ADDR_1__SHIFT 0x0 |
|---|
| 72331 | #define BIFPLR3_0_PCIE_MC_ADDR1__MC_BASE_ADDR_1_MASK 0xFFFFFFFFL |
|---|
| 72332 | //BIFPLR3_0_PCIE_MC_RCV0 |
|---|
| 72333 | #define BIFPLR3_0_PCIE_MC_RCV0__MC_RECEIVE_0__SHIFT 0x0 |
|---|
| 72334 | #define BIFPLR3_0_PCIE_MC_RCV0__MC_RECEIVE_0_MASK 0xFFFFFFFFL |
|---|
| 72335 | //BIFPLR3_0_PCIE_MC_RCV1 |
|---|
| 72336 | #define BIFPLR3_0_PCIE_MC_RCV1__MC_RECEIVE_1__SHIFT 0x0 |
|---|
| 72337 | #define BIFPLR3_0_PCIE_MC_RCV1__MC_RECEIVE_1_MASK 0xFFFFFFFFL |
|---|
| 72338 | //BIFPLR3_0_PCIE_MC_BLOCK_ALL0 |
|---|
| 72339 | #define BIFPLR3_0_PCIE_MC_BLOCK_ALL0__MC_BLOCK_ALL_0__SHIFT 0x0 |
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| 72340 | #define BIFPLR3_0_PCIE_MC_BLOCK_ALL0__MC_BLOCK_ALL_0_MASK 0xFFFFFFFFL |
|---|
| 72341 | //BIFPLR3_0_PCIE_MC_BLOCK_ALL1 |
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| 72342 | #define BIFPLR3_0_PCIE_MC_BLOCK_ALL1__MC_BLOCK_ALL_1__SHIFT 0x0 |
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| 72343 | #define BIFPLR3_0_PCIE_MC_BLOCK_ALL1__MC_BLOCK_ALL_1_MASK 0xFFFFFFFFL |
|---|
| 72344 | //BIFPLR3_0_PCIE_MC_BLOCK_UNTRANSLATED_0 |
|---|
| 72345 | #define BIFPLR3_0_PCIE_MC_BLOCK_UNTRANSLATED_0__MC_BLOCK_UNTRANSLATED_0__SHIFT 0x0 |
|---|
| 72346 | #define BIFPLR3_0_PCIE_MC_BLOCK_UNTRANSLATED_0__MC_BLOCK_UNTRANSLATED_0_MASK 0xFFFFFFFFL |
|---|
| 72347 | //BIFPLR3_0_PCIE_MC_BLOCK_UNTRANSLATED_1 |
|---|
| 72348 | #define BIFPLR3_0_PCIE_MC_BLOCK_UNTRANSLATED_1__MC_BLOCK_UNTRANSLATED_1__SHIFT 0x0 |
|---|
| 72349 | #define BIFPLR3_0_PCIE_MC_BLOCK_UNTRANSLATED_1__MC_BLOCK_UNTRANSLATED_1_MASK 0xFFFFFFFFL |
|---|
| 72350 | //BIFPLR3_0_PCIE_MC_OVERLAY_BAR0 |
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| 72351 | #define BIFPLR3_0_PCIE_MC_OVERLAY_BAR0__MC_OVERLAY_SIZE__SHIFT 0x0 |
|---|
| 72352 | #define BIFPLR3_0_PCIE_MC_OVERLAY_BAR0__MC_OVERLAY_BAR_0__SHIFT 0x6 |
|---|
| 72353 | #define BIFPLR3_0_PCIE_MC_OVERLAY_BAR0__MC_OVERLAY_SIZE_MASK 0x0000003FL |
|---|
| 72354 | #define BIFPLR3_0_PCIE_MC_OVERLAY_BAR0__MC_OVERLAY_BAR_0_MASK 0xFFFFFFC0L |
|---|
| 72355 | //BIFPLR3_0_PCIE_MC_OVERLAY_BAR1 |
|---|
| 72356 | #define BIFPLR3_0_PCIE_MC_OVERLAY_BAR1__MC_OVERLAY_BAR_1__SHIFT 0x0 |
|---|
| 72357 | #define BIFPLR3_0_PCIE_MC_OVERLAY_BAR1__MC_OVERLAY_BAR_1_MASK 0xFFFFFFFFL |
|---|
| 72358 | //BIFPLR3_0_PCIE_L1_PM_SUB_CAP_LIST |
|---|
| 72359 | #define BIFPLR3_0_PCIE_L1_PM_SUB_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 72360 | #define BIFPLR3_0_PCIE_L1_PM_SUB_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 72361 | #define BIFPLR3_0_PCIE_L1_PM_SUB_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 72362 | #define BIFPLR3_0_PCIE_L1_PM_SUB_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 72363 | #define BIFPLR3_0_PCIE_L1_PM_SUB_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 72364 | #define BIFPLR3_0_PCIE_L1_PM_SUB_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 72365 | //BIFPLR3_0_PCIE_L1_PM_SUB_CAP |
|---|
| 72366 | #define BIFPLR3_0_PCIE_L1_PM_SUB_CAP__PCI_PM_L1_2_SUPPORTED__SHIFT 0x0 |
|---|
| 72367 | #define BIFPLR3_0_PCIE_L1_PM_SUB_CAP__PCI_PM_L1_1_SUPPORTED__SHIFT 0x1 |
|---|
| 72368 | #define BIFPLR3_0_PCIE_L1_PM_SUB_CAP__ASPM_L1_2_SUPPORTED__SHIFT 0x2 |
|---|
| 72369 | #define BIFPLR3_0_PCIE_L1_PM_SUB_CAP__ASPM_L1_1_SUPPORTED__SHIFT 0x3 |
|---|
| 72370 | #define BIFPLR3_0_PCIE_L1_PM_SUB_CAP__L1_PM_SUB_SUPPORTED__SHIFT 0x4 |
|---|
| 72371 | #define BIFPLR3_0_PCIE_L1_PM_SUB_CAP__LINK_ACTIVATION_SUPPORTED__SHIFT 0x5 |
|---|
| 72372 | #define BIFPLR3_0_PCIE_L1_PM_SUB_CAP__PORT_CM_RESTORE_TIME__SHIFT 0x8 |
|---|
| 72373 | #define BIFPLR3_0_PCIE_L1_PM_SUB_CAP__PORT_T_POWER_ON_SCALE__SHIFT 0x10 |
|---|
| 72374 | #define BIFPLR3_0_PCIE_L1_PM_SUB_CAP__PORT_T_POWER_ON_VALUE__SHIFT 0x13 |
|---|
| 72375 | #define BIFPLR3_0_PCIE_L1_PM_SUB_CAP__PCI_PM_L1_2_SUPPORTED_MASK 0x00000001L |
|---|
| 72376 | #define BIFPLR3_0_PCIE_L1_PM_SUB_CAP__PCI_PM_L1_1_SUPPORTED_MASK 0x00000002L |
|---|
| 72377 | #define BIFPLR3_0_PCIE_L1_PM_SUB_CAP__ASPM_L1_2_SUPPORTED_MASK 0x00000004L |
|---|
| 72378 | #define BIFPLR3_0_PCIE_L1_PM_SUB_CAP__ASPM_L1_1_SUPPORTED_MASK 0x00000008L |
|---|
| 72379 | #define BIFPLR3_0_PCIE_L1_PM_SUB_CAP__L1_PM_SUB_SUPPORTED_MASK 0x00000010L |
|---|
| 72380 | #define BIFPLR3_0_PCIE_L1_PM_SUB_CAP__LINK_ACTIVATION_SUPPORTED_MASK 0x00000020L |
|---|
| 72381 | #define BIFPLR3_0_PCIE_L1_PM_SUB_CAP__PORT_CM_RESTORE_TIME_MASK 0x0000FF00L |
|---|
| 72382 | #define BIFPLR3_0_PCIE_L1_PM_SUB_CAP__PORT_T_POWER_ON_SCALE_MASK 0x00030000L |
|---|
| 72383 | #define BIFPLR3_0_PCIE_L1_PM_SUB_CAP__PORT_T_POWER_ON_VALUE_MASK 0x00F80000L |
|---|
| 72384 | //BIFPLR3_0_PCIE_L1_PM_SUB_CNTL |
|---|
| 72385 | #define BIFPLR3_0_PCIE_L1_PM_SUB_CNTL__PCI_PM_L1_2_EN__SHIFT 0x0 |
|---|
| 72386 | #define BIFPLR3_0_PCIE_L1_PM_SUB_CNTL__PCI_PM_L1_1_EN__SHIFT 0x1 |
|---|
| 72387 | #define BIFPLR3_0_PCIE_L1_PM_SUB_CNTL__ASPM_L1_2_EN__SHIFT 0x2 |
|---|
| 72388 | #define BIFPLR3_0_PCIE_L1_PM_SUB_CNTL__ASPM_L1_1_EN__SHIFT 0x3 |
|---|
| 72389 | #define BIFPLR3_0_PCIE_L1_PM_SUB_CNTL__LINK_ACTIVATION_INTERRUPT_EN__SHIFT 0x4 |
|---|
| 72390 | #define BIFPLR3_0_PCIE_L1_PM_SUB_CNTL__LINK_ACTIVATION_CNTL__SHIFT 0x5 |
|---|
| 72391 | #define BIFPLR3_0_PCIE_L1_PM_SUB_CNTL__COMMON_MODE_RESTORE_TIME__SHIFT 0x8 |
|---|
| 72392 | #define BIFPLR3_0_PCIE_L1_PM_SUB_CNTL__LTR_L1_2_THRESHOLD_VALUE__SHIFT 0x10 |
|---|
| 72393 | #define BIFPLR3_0_PCIE_L1_PM_SUB_CNTL__LTR_L1_2_THRESHOLD_SCALE__SHIFT 0x1d |
|---|
| 72394 | #define BIFPLR3_0_PCIE_L1_PM_SUB_CNTL__PCI_PM_L1_2_EN_MASK 0x00000001L |
|---|
| 72395 | #define BIFPLR3_0_PCIE_L1_PM_SUB_CNTL__PCI_PM_L1_1_EN_MASK 0x00000002L |
|---|
| 72396 | #define BIFPLR3_0_PCIE_L1_PM_SUB_CNTL__ASPM_L1_2_EN_MASK 0x00000004L |
|---|
| 72397 | #define BIFPLR3_0_PCIE_L1_PM_SUB_CNTL__ASPM_L1_1_EN_MASK 0x00000008L |
|---|
| 72398 | #define BIFPLR3_0_PCIE_L1_PM_SUB_CNTL__LINK_ACTIVATION_INTERRUPT_EN_MASK 0x00000010L |
|---|
| 72399 | #define BIFPLR3_0_PCIE_L1_PM_SUB_CNTL__LINK_ACTIVATION_CNTL_MASK 0x00000020L |
|---|
| 72400 | #define BIFPLR3_0_PCIE_L1_PM_SUB_CNTL__COMMON_MODE_RESTORE_TIME_MASK 0x0000FF00L |
|---|
| 72401 | #define BIFPLR3_0_PCIE_L1_PM_SUB_CNTL__LTR_L1_2_THRESHOLD_VALUE_MASK 0x03FF0000L |
|---|
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| 72406 | #define BIFPLR3_0_PCIE_L1_PM_SUB_CNTL2__T_POWER_ON_SCALE_MASK 0x00000003L |
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| 72444 | #define BIFPLR3_0_PCIE_DPC_CNTL__DPC_SIG_SFW_ENABLE_MASK 0x0100L |
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| 72457 | #define BIFPLR3_0_PCIE_DPC_STATUS__RP_PIO_FIRST_ERROR_POINTER_MASK 0x1F00L |
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| 72458 | //BIFPLR3_0_PCIE_DPC_ERROR_SOURCE_ID |
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| 72475 | #define BIFPLR3_0_PCIE_RP_PIO_STATUS__IO_CA_CPL_MASK 0x00000200L |
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| 72478 | #define BIFPLR3_0_PCIE_RP_PIO_STATUS__MEM_CA_CPL_MASK 0x00020000L |
|---|
| 72479 | #define BIFPLR3_0_PCIE_RP_PIO_STATUS__MEM_CTO_MASK 0x00040000L |
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|---|
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|---|
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| 72494 | #define BIFPLR3_0_PCIE_RP_PIO_MASK__IO_CA_CPL_MASK 0x00000200L |
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|---|
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|---|
| 72518 | //BIFPLR3_0_PCIE_RP_PIO_SYSERROR |
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| 72531 | #define BIFPLR3_0_PCIE_RP_PIO_SYSERROR__IO_UR_CPL_MASK 0x00000100L |
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| 72532 | #define BIFPLR3_0_PCIE_RP_PIO_SYSERROR__IO_CA_CPL_MASK 0x00000200L |
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| 72533 | #define BIFPLR3_0_PCIE_RP_PIO_SYSERROR__IO_CTO_MASK 0x00000400L |
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| 72536 | #define BIFPLR3_0_PCIE_RP_PIO_SYSERROR__MEM_CTO_MASK 0x00040000L |
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| 72540 | #define BIFPLR3_0_PCIE_RP_PIO_EXCEPTION__CFG_CTO__SHIFT 0x2 |
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| 72541 | #define BIFPLR3_0_PCIE_RP_PIO_EXCEPTION__IO_UR_CPL__SHIFT 0x8 |
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| 72543 | #define BIFPLR3_0_PCIE_RP_PIO_EXCEPTION__IO_CTO__SHIFT 0xa |
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| 72544 | #define BIFPLR3_0_PCIE_RP_PIO_EXCEPTION__MEM_UR_CPL__SHIFT 0x10 |
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| 72546 | #define BIFPLR3_0_PCIE_RP_PIO_EXCEPTION__MEM_CTO__SHIFT 0x12 |
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| 72547 | #define BIFPLR3_0_PCIE_RP_PIO_EXCEPTION__CFG_UR_CPL_MASK 0x00000001L |
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| 72548 | #define BIFPLR3_0_PCIE_RP_PIO_EXCEPTION__CFG_CA_CPL_MASK 0x00000002L |
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| 72549 | #define BIFPLR3_0_PCIE_RP_PIO_EXCEPTION__CFG_CTO_MASK 0x00000004L |
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| 72550 | #define BIFPLR3_0_PCIE_RP_PIO_EXCEPTION__IO_UR_CPL_MASK 0x00000100L |
|---|
| 72551 | #define BIFPLR3_0_PCIE_RP_PIO_EXCEPTION__IO_CA_CPL_MASK 0x00000200L |
|---|
| 72552 | #define BIFPLR3_0_PCIE_RP_PIO_EXCEPTION__IO_CTO_MASK 0x00000400L |
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| 72553 | #define BIFPLR3_0_PCIE_RP_PIO_EXCEPTION__MEM_UR_CPL_MASK 0x00010000L |
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| 72554 | #define BIFPLR3_0_PCIE_RP_PIO_EXCEPTION__MEM_CA_CPL_MASK 0x00020000L |
|---|
| 72555 | #define BIFPLR3_0_PCIE_RP_PIO_EXCEPTION__MEM_CTO_MASK 0x00040000L |
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| 72557 | #define BIFPLR3_0_PCIE_RP_PIO_HDR_LOG0__TLP_HDR__SHIFT 0x0 |
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| 72560 | #define BIFPLR3_0_PCIE_RP_PIO_HDR_LOG1__TLP_HDR__SHIFT 0x0 |
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| 72561 | #define BIFPLR3_0_PCIE_RP_PIO_HDR_LOG1__TLP_HDR_MASK 0xFFFFFFFFL |
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| 72562 | //BIFPLR3_0_PCIE_RP_PIO_HDR_LOG2 |
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| 72563 | #define BIFPLR3_0_PCIE_RP_PIO_HDR_LOG2__TLP_HDR__SHIFT 0x0 |
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| 72564 | #define BIFPLR3_0_PCIE_RP_PIO_HDR_LOG2__TLP_HDR_MASK 0xFFFFFFFFL |
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| 72565 | //BIFPLR3_0_PCIE_RP_PIO_HDR_LOG3 |
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| 72566 | #define BIFPLR3_0_PCIE_RP_PIO_HDR_LOG3__TLP_HDR__SHIFT 0x0 |
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| 72567 | #define BIFPLR3_0_PCIE_RP_PIO_HDR_LOG3__TLP_HDR_MASK 0xFFFFFFFFL |
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| 72568 | //BIFPLR3_0_PCIE_RP_PIO_PREFIX_LOG0 |
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| 72569 | #define BIFPLR3_0_PCIE_RP_PIO_PREFIX_LOG0__TLP_PREFIX__SHIFT 0x0 |
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| 72570 | #define BIFPLR3_0_PCIE_RP_PIO_PREFIX_LOG0__TLP_PREFIX_MASK 0xFFFFFFFFL |
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| 73674 | #define BIFPLR3_0_ESM_LANE_14_EQUALIZATION_CNTL_25GT__ESM_LANE_14_DSP_25GT_TX_PRESET__SHIFT 0x0 |
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| 73675 | #define BIFPLR3_0_ESM_LANE_14_EQUALIZATION_CNTL_25GT__ESM_LANE_14_USP_25GT_TX_PRESET__SHIFT 0x4 |
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| 73676 | #define BIFPLR3_0_ESM_LANE_14_EQUALIZATION_CNTL_25GT__ESM_LANE_14_DSP_25GT_TX_PRESET_MASK 0x0FL |
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| 73677 | #define BIFPLR3_0_ESM_LANE_14_EQUALIZATION_CNTL_25GT__ESM_LANE_14_USP_25GT_TX_PRESET_MASK 0xF0L |
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| 73678 | //BIFPLR3_0_ESM_LANE_15_EQUALIZATION_CNTL_25GT |
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| 73679 | #define BIFPLR3_0_ESM_LANE_15_EQUALIZATION_CNTL_25GT__ESM_LANE_15_DSP_25GT_TX_PRESET__SHIFT 0x0 |
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| 73680 | #define BIFPLR3_0_ESM_LANE_15_EQUALIZATION_CNTL_25GT__ESM_LANE_15_USP_25GT_TX_PRESET__SHIFT 0x4 |
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| 73682 | #define BIFPLR3_0_ESM_LANE_15_EQUALIZATION_CNTL_25GT__ESM_LANE_15_USP_25GT_TX_PRESET_MASK 0xF0L |
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|---|
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| 73708 | #define BIFPLR3_0_LINK_CNTL_32GT__EQUALIZATION_BYPASS_TO_HIGHEST_RATE_DISABLE_MASK 0x00000001L |
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| 73722 | #define BIFPLR3_0_LINK_STATUS_32GT__EQUALIZATION_COMPLETE_32GT_MASK 0x00000001L |
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| 73723 | #define BIFPLR3_0_LINK_STATUS_32GT__EQUALIZATION_PHASE1_SUCCESS_32GT_MASK 0x00000002L |
|---|
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|---|
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| 73726 | #define BIFPLR3_0_LINK_STATUS_32GT__LINK_EQUALIZATION_REQUEST_32GT_MASK 0x00000010L |
|---|
| 73727 | #define BIFPLR3_0_LINK_STATUS_32GT__MODIFIED_TS_RECEIVED_MASK 0x00000020L |
|---|
| 73728 | #define BIFPLR3_0_LINK_STATUS_32GT__RECEIVED_ENHANCED_LINK_BEHAVIOUR_CONTROL_MASK 0x000000C0L |
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| 73729 | #define BIFPLR3_0_LINK_STATUS_32GT__TRANSMITTER_PRECODING_ON_MASK 0x00000100L |
|---|
| 73730 | #define BIFPLR3_0_LINK_STATUS_32GT__TRANSMITTER_PRECODE_REQUEST_MASK 0x00000200L |
|---|
| 73731 | #define BIFPLR3_0_LINK_STATUS_32GT__NO_EQUALIZATION_NEEDED_RECEIVED_MASK 0x00000400L |
|---|
| 73732 | |
|---|
| 73733 | |
|---|
| 73734 | // addressBlock: nbio_pcie0_bifplr4_cfgdecp |
|---|
| 73735 | //BIFPLR4_0_VENDOR_ID |
|---|
| 73736 | #define BIFPLR4_0_VENDOR_ID__VENDOR_ID__SHIFT 0x0 |
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| 73737 | #define BIFPLR4_0_VENDOR_ID__VENDOR_ID_MASK 0xFFFFL |
|---|
| 73738 | //BIFPLR4_0_DEVICE_ID |
|---|
| 73739 | #define BIFPLR4_0_DEVICE_ID__DEVICE_ID__SHIFT 0x0 |
|---|
| 73740 | #define BIFPLR4_0_DEVICE_ID__DEVICE_ID_MASK 0xFFFFL |
|---|
| 73741 | //BIFPLR4_0_COMMAND |
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| 73742 | #define BIFPLR4_0_COMMAND__IO_ACCESS_EN__SHIFT 0x0 |
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| 73743 | #define BIFPLR4_0_COMMAND__MEM_ACCESS_EN__SHIFT 0x1 |
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| 73744 | #define BIFPLR4_0_COMMAND__BUS_MASTER_EN__SHIFT 0x2 |
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| 73745 | #define BIFPLR4_0_COMMAND__SPECIAL_CYCLE_EN__SHIFT 0x3 |
|---|
| 73746 | #define BIFPLR4_0_COMMAND__MEM_WRITE_INVALIDATE_EN__SHIFT 0x4 |
|---|
| 73747 | #define BIFPLR4_0_COMMAND__PAL_SNOOP_EN__SHIFT 0x5 |
|---|
| 73748 | #define BIFPLR4_0_COMMAND__PARITY_ERROR_RESPONSE__SHIFT 0x6 |
|---|
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|---|
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| 73752 | #define BIFPLR4_0_COMMAND__INT_DIS__SHIFT 0xa |
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| 73753 | #define BIFPLR4_0_COMMAND__IO_ACCESS_EN_MASK 0x0001L |
|---|
| 73754 | #define BIFPLR4_0_COMMAND__MEM_ACCESS_EN_MASK 0x0002L |
|---|
| 73755 | #define BIFPLR4_0_COMMAND__BUS_MASTER_EN_MASK 0x0004L |
|---|
| 73756 | #define BIFPLR4_0_COMMAND__SPECIAL_CYCLE_EN_MASK 0x0008L |
|---|
| 73757 | #define BIFPLR4_0_COMMAND__MEM_WRITE_INVALIDATE_EN_MASK 0x0010L |
|---|
| 73758 | #define BIFPLR4_0_COMMAND__PAL_SNOOP_EN_MASK 0x0020L |
|---|
| 73759 | #define BIFPLR4_0_COMMAND__PARITY_ERROR_RESPONSE_MASK 0x0040L |
|---|
| 73760 | #define BIFPLR4_0_COMMAND__AD_STEPPING_MASK 0x0080L |
|---|
| 73761 | #define BIFPLR4_0_COMMAND__SERR_EN_MASK 0x0100L |
|---|
| 73762 | #define BIFPLR4_0_COMMAND__FAST_B2B_EN_MASK 0x0200L |
|---|
| 73763 | #define BIFPLR4_0_COMMAND__INT_DIS_MASK 0x0400L |
|---|
| 73764 | //BIFPLR4_0_STATUS |
|---|
| 73765 | #define BIFPLR4_0_STATUS__IMMEDIATE_READINESS__SHIFT 0x0 |
|---|
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| 73769 | #define BIFPLR4_0_STATUS__FAST_BACK_CAPABLE__SHIFT 0x7 |
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| 73771 | #define BIFPLR4_0_STATUS__DEVSEL_TIMING__SHIFT 0x9 |
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| 73775 | #define BIFPLR4_0_STATUS__SIGNALED_SYSTEM_ERROR__SHIFT 0xe |
|---|
| 73776 | #define BIFPLR4_0_STATUS__PARITY_ERROR_DETECTED__SHIFT 0xf |
|---|
| 73777 | #define BIFPLR4_0_STATUS__IMMEDIATE_READINESS_MASK 0x0001L |
|---|
| 73778 | #define BIFPLR4_0_STATUS__INT_STATUS_MASK 0x0008L |
|---|
| 73779 | #define BIFPLR4_0_STATUS__CAP_LIST_MASK 0x0010L |
|---|
| 73780 | #define BIFPLR4_0_STATUS__PCI_66_CAP_MASK 0x0020L |
|---|
| 73781 | #define BIFPLR4_0_STATUS__FAST_BACK_CAPABLE_MASK 0x0080L |
|---|
| 73782 | #define BIFPLR4_0_STATUS__MASTER_DATA_PARITY_ERROR_MASK 0x0100L |
|---|
| 73783 | #define BIFPLR4_0_STATUS__DEVSEL_TIMING_MASK 0x0600L |
|---|
| 73784 | #define BIFPLR4_0_STATUS__SIGNAL_TARGET_ABORT_MASK 0x0800L |
|---|
| 73785 | #define BIFPLR4_0_STATUS__RECEIVED_TARGET_ABORT_MASK 0x1000L |
|---|
| 73786 | #define BIFPLR4_0_STATUS__RECEIVED_MASTER_ABORT_MASK 0x2000L |
|---|
| 73787 | #define BIFPLR4_0_STATUS__SIGNALED_SYSTEM_ERROR_MASK 0x4000L |
|---|
| 73788 | #define BIFPLR4_0_STATUS__PARITY_ERROR_DETECTED_MASK 0x8000L |
|---|
| 73789 | //BIFPLR4_0_REVISION_ID |
|---|
| 73790 | #define BIFPLR4_0_REVISION_ID__MINOR_REV_ID__SHIFT 0x0 |
|---|
| 73791 | #define BIFPLR4_0_REVISION_ID__MAJOR_REV_ID__SHIFT 0x4 |
|---|
| 73792 | #define BIFPLR4_0_REVISION_ID__MINOR_REV_ID_MASK 0x0FL |
|---|
| 73793 | #define BIFPLR4_0_REVISION_ID__MAJOR_REV_ID_MASK 0xF0L |
|---|
| 73794 | //BIFPLR4_0_PROG_INTERFACE |
|---|
| 73795 | #define BIFPLR4_0_PROG_INTERFACE__PROG_INTERFACE__SHIFT 0x0 |
|---|
| 73796 | #define BIFPLR4_0_PROG_INTERFACE__PROG_INTERFACE_MASK 0xFFL |
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| 73797 | //BIFPLR4_0_SUB_CLASS |
|---|
| 73798 | #define BIFPLR4_0_SUB_CLASS__SUB_CLASS__SHIFT 0x0 |
|---|
| 73799 | #define BIFPLR4_0_SUB_CLASS__SUB_CLASS_MASK 0xFFL |
|---|
| 73800 | //BIFPLR4_0_BASE_CLASS |
|---|
| 73801 | #define BIFPLR4_0_BASE_CLASS__BASE_CLASS__SHIFT 0x0 |
|---|
| 73802 | #define BIFPLR4_0_BASE_CLASS__BASE_CLASS_MASK 0xFFL |
|---|
| 73803 | //BIFPLR4_0_CACHE_LINE |
|---|
| 73804 | #define BIFPLR4_0_CACHE_LINE__CACHE_LINE_SIZE__SHIFT 0x0 |
|---|
| 73805 | #define BIFPLR4_0_CACHE_LINE__CACHE_LINE_SIZE_MASK 0xFFL |
|---|
| 73806 | //BIFPLR4_0_LATENCY |
|---|
| 73807 | #define BIFPLR4_0_LATENCY__LATENCY_TIMER__SHIFT 0x0 |
|---|
| 73808 | #define BIFPLR4_0_LATENCY__LATENCY_TIMER_MASK 0xFFL |
|---|
| 73809 | //BIFPLR4_0_HEADER |
|---|
| 73810 | #define 0x0 |
|---|
| 73811 | #define 0x7 |
|---|
| 73812 | #define 0x7FL |
|---|
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|---|
| 73814 | //BIFPLR4_0_BIST |
|---|
| 73815 | #define BIFPLR4_0_BIST__BIST_COMP__SHIFT 0x0 |
|---|
| 73816 | #define BIFPLR4_0_BIST__BIST_STRT__SHIFT 0x6 |
|---|
| 73817 | #define BIFPLR4_0_BIST__BIST_CAP__SHIFT 0x7 |
|---|
| 73818 | #define BIFPLR4_0_BIST__BIST_COMP_MASK 0x0FL |
|---|
| 73819 | #define BIFPLR4_0_BIST__BIST_STRT_MASK 0x40L |
|---|
| 73820 | #define BIFPLR4_0_BIST__BIST_CAP_MASK 0x80L |
|---|
| 73821 | //BIFPLR4_0_SUB_BUS_NUMBER_LATENCY |
|---|
| 73822 | #define BIFPLR4_0_SUB_BUS_NUMBER_LATENCY__PRIMARY_BUS__SHIFT 0x0 |
|---|
| 73823 | #define BIFPLR4_0_SUB_BUS_NUMBER_LATENCY__SECONDARY_BUS__SHIFT 0x8 |
|---|
| 73824 | #define BIFPLR4_0_SUB_BUS_NUMBER_LATENCY__SUB_BUS_NUM__SHIFT 0x10 |
|---|
| 73825 | #define BIFPLR4_0_SUB_BUS_NUMBER_LATENCY__SECONDARY_LATENCY_TIMER__SHIFT 0x18 |
|---|
| 73826 | #define BIFPLR4_0_SUB_BUS_NUMBER_LATENCY__PRIMARY_BUS_MASK 0x000000FFL |
|---|
| 73827 | #define BIFPLR4_0_SUB_BUS_NUMBER_LATENCY__SECONDARY_BUS_MASK 0x0000FF00L |
|---|
| 73828 | #define BIFPLR4_0_SUB_BUS_NUMBER_LATENCY__SUB_BUS_NUM_MASK 0x00FF0000L |
|---|
| 73829 | #define BIFPLR4_0_SUB_BUS_NUMBER_LATENCY__SECONDARY_LATENCY_TIMER_MASK 0xFF000000L |
|---|
| 73830 | //BIFPLR4_0_IO_BASE_LIMIT |
|---|
| 73831 | #define BIFPLR4_0_IO_BASE_LIMIT__IO_BASE_TYPE__SHIFT 0x0 |
|---|
| 73832 | #define BIFPLR4_0_IO_BASE_LIMIT__IO_BASE__SHIFT 0x4 |
|---|
| 73833 | #define BIFPLR4_0_IO_BASE_LIMIT__IO_LIMIT_TYPE__SHIFT 0x8 |
|---|
| 73834 | #define BIFPLR4_0_IO_BASE_LIMIT__IO_LIMIT__SHIFT 0xc |
|---|
| 73835 | #define BIFPLR4_0_IO_BASE_LIMIT__IO_BASE_TYPE_MASK 0x000FL |
|---|
| 73836 | #define BIFPLR4_0_IO_BASE_LIMIT__IO_BASE_MASK 0x00F0L |
|---|
| 73837 | #define BIFPLR4_0_IO_BASE_LIMIT__IO_LIMIT_TYPE_MASK 0x0F00L |
|---|
| 73838 | #define BIFPLR4_0_IO_BASE_LIMIT__IO_LIMIT_MASK 0xF000L |
|---|
| 73839 | //BIFPLR4_0_SECONDARY_STATUS |
|---|
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|---|
| 73841 | #define BIFPLR4_0_SECONDARY_STATUS__FAST_BACK_CAPABLE__SHIFT 0x7 |
|---|
| 73842 | #define BIFPLR4_0_SECONDARY_STATUS__MASTER_DATA_PARITY_ERROR__SHIFT 0x8 |
|---|
| 73843 | #define BIFPLR4_0_SECONDARY_STATUS__DEVSEL_TIMING__SHIFT 0x9 |
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| 73844 | #define BIFPLR4_0_SECONDARY_STATUS__SIGNAL_TARGET_ABORT__SHIFT 0xb |
|---|
| 73845 | #define BIFPLR4_0_SECONDARY_STATUS__RECEIVED_TARGET_ABORT__SHIFT 0xc |
|---|
| 73846 | #define BIFPLR4_0_SECONDARY_STATUS__RECEIVED_MASTER_ABORT__SHIFT 0xd |
|---|
| 73847 | #define BIFPLR4_0_SECONDARY_STATUS__RECEIVED_SYSTEM_ERROR__SHIFT 0xe |
|---|
| 73848 | #define BIFPLR4_0_SECONDARY_STATUS__PARITY_ERROR_DETECTED__SHIFT 0xf |
|---|
| 73849 | #define BIFPLR4_0_SECONDARY_STATUS__PCI_66_CAP_MASK 0x0020L |
|---|
| 73850 | #define BIFPLR4_0_SECONDARY_STATUS__FAST_BACK_CAPABLE_MASK 0x0080L |
|---|
| 73851 | #define BIFPLR4_0_SECONDARY_STATUS__MASTER_DATA_PARITY_ERROR_MASK 0x0100L |
|---|
| 73852 | #define BIFPLR4_0_SECONDARY_STATUS__DEVSEL_TIMING_MASK 0x0600L |
|---|
| 73853 | #define BIFPLR4_0_SECONDARY_STATUS__SIGNAL_TARGET_ABORT_MASK 0x0800L |
|---|
| 73854 | #define BIFPLR4_0_SECONDARY_STATUS__RECEIVED_TARGET_ABORT_MASK 0x1000L |
|---|
| 73855 | #define BIFPLR4_0_SECONDARY_STATUS__RECEIVED_MASTER_ABORT_MASK 0x2000L |
|---|
| 73856 | #define BIFPLR4_0_SECONDARY_STATUS__RECEIVED_SYSTEM_ERROR_MASK 0x4000L |
|---|
| 73857 | #define BIFPLR4_0_SECONDARY_STATUS__PARITY_ERROR_DETECTED_MASK 0x8000L |
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| 73858 | //BIFPLR4_0_MEM_BASE_LIMIT |
|---|
| 73859 | #define BIFPLR4_0_MEM_BASE_LIMIT__MEM_BASE_TYPE__SHIFT 0x0 |
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|---|
| 73862 | #define BIFPLR4_0_MEM_BASE_LIMIT__MEM_LIMIT_31_20__SHIFT 0x14 |
|---|
| 73863 | #define BIFPLR4_0_MEM_BASE_LIMIT__MEM_BASE_TYPE_MASK 0x0000000FL |
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| 73865 | #define BIFPLR4_0_MEM_BASE_LIMIT__MEM_LIMIT_TYPE_MASK 0x000F0000L |
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| 73874 | #define BIFPLR4_0_PREF_BASE_LIMIT__PREF_MEM_LIMIT_TYPE_MASK 0x000F0000L |
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| 73875 | #define BIFPLR4_0_PREF_BASE_LIMIT__PREF_MEM_LIMIT_31_20_MASK 0xFFF00000L |
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| 73881 | #define BIFPLR4_0_PREF_LIMIT_UPPER__PREF_LIMIT_UPPER_MASK 0xFFFFFFFFL |
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| 73898 | #define BIFPLR4_0_ROM_BASE_ADDR__BASE_ADDR_MASK 0xFFFFF800L |
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| 73904 | #define BIFPLR4_0_INTERRUPT_PIN__INTERRUPT_PIN_MASK 0xFFL |
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| 73905 | //BIFPLR4_0_EXT_BRIDGE_CNTL |
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| 73907 | #define BIFPLR4_0_EXT_BRIDGE_CNTL__IO_PORT_80_EN_MASK 0x01L |
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| 73908 | //BIFPLR4_0_VENDOR_CAP_LIST |
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| 73909 | #define BIFPLR4_0_VENDOR_CAP_LIST__CAP_ID__SHIFT 0x0 |
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| 73910 | #define BIFPLR4_0_VENDOR_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
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| 73911 | #define BIFPLR4_0_VENDOR_CAP_LIST__LENGTH__SHIFT 0x10 |
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| 73913 | #define BIFPLR4_0_VENDOR_CAP_LIST__NEXT_PTR_MASK 0x0000FF00L |
|---|
| 73914 | #define BIFPLR4_0_VENDOR_CAP_LIST__LENGTH_MASK 0x00FF0000L |
|---|
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| 73917 | #define BIFPLR4_0_ADAPTER_ID_W__SUBSYSTEM_ID__SHIFT 0x10 |
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| 73918 | #define BIFPLR4_0_ADAPTER_ID_W__SUBSYSTEM_VENDOR_ID_MASK 0x0000FFFFL |
|---|
| 73919 | #define BIFPLR4_0_ADAPTER_ID_W__SUBSYSTEM_ID_MASK 0xFFFF0000L |
|---|
| 73920 | //BIFPLR4_0_PMI_CAP_LIST |
|---|
| 73921 | #define BIFPLR4_0_PMI_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 73922 | #define BIFPLR4_0_PMI_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
|---|
| 73923 | #define BIFPLR4_0_PMI_CAP_LIST__CAP_ID_MASK 0x00FFL |
|---|
| 73924 | #define BIFPLR4_0_PMI_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
|---|
| 73925 | //BIFPLR4_0_PMI_CAP |
|---|
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| 73927 | #define BIFPLR4_0_PMI_CAP__PME_CLOCK__SHIFT 0x3 |
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|---|
| 73930 | #define BIFPLR4_0_PMI_CAP__AUX_CURRENT__SHIFT 0x6 |
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| 73931 | #define BIFPLR4_0_PMI_CAP__D1_SUPPORT__SHIFT 0x9 |
|---|
| 73932 | #define BIFPLR4_0_PMI_CAP__D2_SUPPORT__SHIFT 0xa |
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| 73933 | #define BIFPLR4_0_PMI_CAP__PME_SUPPORT__SHIFT 0xb |
|---|
| 73934 | #define BIFPLR4_0_PMI_CAP__VERSION_MASK 0x0007L |
|---|
| 73935 | #define BIFPLR4_0_PMI_CAP__PME_CLOCK_MASK 0x0008L |
|---|
| 73936 | #define BIFPLR4_0_PMI_CAP__IMMEDIATE_READINESS_ON_RETURN_TO_D0_MASK 0x0010L |
|---|
| 73937 | #define BIFPLR4_0_PMI_CAP__DEV_SPECIFIC_INIT_MASK 0x0020L |
|---|
| 73938 | #define BIFPLR4_0_PMI_CAP__AUX_CURRENT_MASK 0x01C0L |
|---|
| 73939 | #define BIFPLR4_0_PMI_CAP__D1_SUPPORT_MASK 0x0200L |
|---|
| 73940 | #define BIFPLR4_0_PMI_CAP__D2_SUPPORT_MASK 0x0400L |
|---|
| 73941 | #define BIFPLR4_0_PMI_CAP__PME_SUPPORT_MASK 0xF800L |
|---|
| 73942 | //BIFPLR4_0_PMI_STATUS_CNTL |
|---|
| 73943 | #define BIFPLR4_0_PMI_STATUS_CNTL__POWER_STATE__SHIFT 0x0 |
|---|
| 73944 | #define BIFPLR4_0_PMI_STATUS_CNTL__NO_SOFT_RESET__SHIFT 0x3 |
|---|
| 73945 | #define BIFPLR4_0_PMI_STATUS_CNTL__PME_EN__SHIFT 0x8 |
|---|
| 73946 | #define BIFPLR4_0_PMI_STATUS_CNTL__DATA_SELECT__SHIFT 0x9 |
|---|
| 73947 | #define BIFPLR4_0_PMI_STATUS_CNTL__DATA_SCALE__SHIFT 0xd |
|---|
| 73948 | #define BIFPLR4_0_PMI_STATUS_CNTL__PME_STATUS__SHIFT 0xf |
|---|
| 73949 | #define BIFPLR4_0_PMI_STATUS_CNTL__B2_B3_SUPPORT__SHIFT 0x16 |
|---|
| 73950 | #define BIFPLR4_0_PMI_STATUS_CNTL__BUS_PWR_EN__SHIFT 0x17 |
|---|
| 73951 | #define BIFPLR4_0_PMI_STATUS_CNTL__PMI_DATA__SHIFT 0x18 |
|---|
| 73952 | #define BIFPLR4_0_PMI_STATUS_CNTL__POWER_STATE_MASK 0x00000003L |
|---|
| 73953 | #define BIFPLR4_0_PMI_STATUS_CNTL__NO_SOFT_RESET_MASK 0x00000008L |
|---|
| 73954 | #define BIFPLR4_0_PMI_STATUS_CNTL__PME_EN_MASK 0x00000100L |
|---|
| 73955 | #define BIFPLR4_0_PMI_STATUS_CNTL__DATA_SELECT_MASK 0x00001E00L |
|---|
| 73956 | #define BIFPLR4_0_PMI_STATUS_CNTL__DATA_SCALE_MASK 0x00006000L |
|---|
| 73957 | #define BIFPLR4_0_PMI_STATUS_CNTL__PME_STATUS_MASK 0x00008000L |
|---|
| 73958 | #define BIFPLR4_0_PMI_STATUS_CNTL__B2_B3_SUPPORT_MASK 0x00400000L |
|---|
| 73959 | #define BIFPLR4_0_PMI_STATUS_CNTL__BUS_PWR_EN_MASK 0x00800000L |
|---|
| 73960 | #define BIFPLR4_0_PMI_STATUS_CNTL__PMI_DATA_MASK 0xFF000000L |
|---|
| 73961 | //BIFPLR4_0_PCIE_CAP_LIST |
|---|
| 73962 | #define BIFPLR4_0_PCIE_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 73963 | #define BIFPLR4_0_PCIE_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
|---|
| 73964 | #define BIFPLR4_0_PCIE_CAP_LIST__CAP_ID_MASK 0x00FFL |
|---|
| 73965 | #define BIFPLR4_0_PCIE_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
|---|
| 73966 | //BIFPLR4_0_PCIE_CAP |
|---|
| 73967 | #define BIFPLR4_0_PCIE_CAP__VERSION__SHIFT 0x0 |
|---|
| 73968 | #define BIFPLR4_0_PCIE_CAP__DEVICE_TYPE__SHIFT 0x4 |
|---|
| 73969 | #define BIFPLR4_0_PCIE_CAP__SLOT_IMPLEMENTED__SHIFT 0x8 |
|---|
| 73970 | #define BIFPLR4_0_PCIE_CAP__INT_MESSAGE_NUM__SHIFT 0x9 |
|---|
| 73971 | #define BIFPLR4_0_PCIE_CAP__VERSION_MASK 0x000FL |
|---|
| 73972 | #define BIFPLR4_0_PCIE_CAP__DEVICE_TYPE_MASK 0x00F0L |
|---|
| 73973 | #define BIFPLR4_0_PCIE_CAP__SLOT_IMPLEMENTED_MASK 0x0100L |
|---|
| 73974 | #define BIFPLR4_0_PCIE_CAP__INT_MESSAGE_NUM_MASK 0x3E00L |
|---|
| 73975 | //BIFPLR4_0_DEVICE_CAP |
|---|
| 73976 | #define BIFPLR4_0_DEVICE_CAP__MAX_PAYLOAD_SUPPORT__SHIFT 0x0 |
|---|
| 73977 | #define BIFPLR4_0_DEVICE_CAP__PHANTOM_FUNC__SHIFT 0x3 |
|---|
| 73978 | #define BIFPLR4_0_DEVICE_CAP__EXTENDED_TAG__SHIFT 0x5 |
|---|
| 73979 | #define BIFPLR4_0_DEVICE_CAP__L0S_ACCEPTABLE_LATENCY__SHIFT 0x6 |
|---|
| 73980 | #define BIFPLR4_0_DEVICE_CAP__L1_ACCEPTABLE_LATENCY__SHIFT 0x9 |
|---|
| 73981 | #define BIFPLR4_0_DEVICE_CAP__ROLE_BASED_ERR_REPORTING__SHIFT 0xf |
|---|
| 73982 | #define BIFPLR4_0_DEVICE_CAP__ERR_COR_SUBCLASS_CAPABLE__SHIFT 0x10 |
|---|
| 73983 | #define BIFPLR4_0_DEVICE_CAP__CAPTURED_SLOT_POWER_LIMIT__SHIFT 0x12 |
|---|
| 73984 | #define BIFPLR4_0_DEVICE_CAP__CAPTURED_SLOT_POWER_SCALE__SHIFT 0x1a |
|---|
| 73985 | #define BIFPLR4_0_DEVICE_CAP__FLR_CAPABLE__SHIFT 0x1c |
|---|
| 73986 | #define BIFPLR4_0_DEVICE_CAP__MAX_PAYLOAD_SUPPORT_MASK 0x00000007L |
|---|
| 73987 | #define BIFPLR4_0_DEVICE_CAP__PHANTOM_FUNC_MASK 0x00000018L |
|---|
| 73988 | #define BIFPLR4_0_DEVICE_CAP__EXTENDED_TAG_MASK 0x00000020L |
|---|
| 73989 | #define BIFPLR4_0_DEVICE_CAP__L0S_ACCEPTABLE_LATENCY_MASK 0x000001C0L |
|---|
| 73990 | #define BIFPLR4_0_DEVICE_CAP__L1_ACCEPTABLE_LATENCY_MASK 0x00000E00L |
|---|
| 73991 | #define BIFPLR4_0_DEVICE_CAP__ROLE_BASED_ERR_REPORTING_MASK 0x00008000L |
|---|
| 73992 | #define BIFPLR4_0_DEVICE_CAP__ERR_COR_SUBCLASS_CAPABLE_MASK 0x00010000L |
|---|
| 73993 | #define BIFPLR4_0_DEVICE_CAP__CAPTURED_SLOT_POWER_LIMIT_MASK 0x03FC0000L |
|---|
| 73994 | #define BIFPLR4_0_DEVICE_CAP__CAPTURED_SLOT_POWER_SCALE_MASK 0x0C000000L |
|---|
| 73995 | #define BIFPLR4_0_DEVICE_CAP__FLR_CAPABLE_MASK 0x10000000L |
|---|
| 73996 | //BIFPLR4_0_DEVICE_CNTL |
|---|
| 73997 | #define BIFPLR4_0_DEVICE_CNTL__CORR_ERR_EN__SHIFT 0x0 |
|---|
| 73998 | #define BIFPLR4_0_DEVICE_CNTL__NON_FATAL_ERR_EN__SHIFT 0x1 |
|---|
| 73999 | #define BIFPLR4_0_DEVICE_CNTL__FATAL_ERR_EN__SHIFT 0x2 |
|---|
| 74000 | #define BIFPLR4_0_DEVICE_CNTL__USR_REPORT_EN__SHIFT 0x3 |
|---|
| 74001 | #define BIFPLR4_0_DEVICE_CNTL__RELAXED_ORD_EN__SHIFT 0x4 |
|---|
| 74002 | #define BIFPLR4_0_DEVICE_CNTL__MAX_PAYLOAD_SIZE__SHIFT 0x5 |
|---|
| 74003 | #define BIFPLR4_0_DEVICE_CNTL__EXTENDED_TAG_EN__SHIFT 0x8 |
|---|
| 74004 | #define BIFPLR4_0_DEVICE_CNTL__PHANTOM_FUNC_EN__SHIFT 0x9 |
|---|
| 74005 | #define BIFPLR4_0_DEVICE_CNTL__AUX_POWER_PM_EN__SHIFT 0xa |
|---|
| 74006 | #define BIFPLR4_0_DEVICE_CNTL__NO_SNOOP_EN__SHIFT 0xb |
|---|
| 74007 | #define BIFPLR4_0_DEVICE_CNTL__MAX_READ_REQUEST_SIZE__SHIFT 0xc |
|---|
| 74008 | #define BIFPLR4_0_DEVICE_CNTL__BRIDGE_CFG_RETRY_EN__SHIFT 0xf |
|---|
| 74009 | #define BIFPLR4_0_DEVICE_CNTL__CORR_ERR_EN_MASK 0x0001L |
|---|
| 74010 | #define BIFPLR4_0_DEVICE_CNTL__NON_FATAL_ERR_EN_MASK 0x0002L |
|---|
| 74011 | #define BIFPLR4_0_DEVICE_CNTL__FATAL_ERR_EN_MASK 0x0004L |
|---|
| 74012 | #define BIFPLR4_0_DEVICE_CNTL__USR_REPORT_EN_MASK 0x0008L |
|---|
| 74013 | #define BIFPLR4_0_DEVICE_CNTL__RELAXED_ORD_EN_MASK 0x0010L |
|---|
| 74014 | #define BIFPLR4_0_DEVICE_CNTL__MAX_PAYLOAD_SIZE_MASK 0x00E0L |
|---|
| 74015 | #define BIFPLR4_0_DEVICE_CNTL__EXTENDED_TAG_EN_MASK 0x0100L |
|---|
| 74016 | #define BIFPLR4_0_DEVICE_CNTL__PHANTOM_FUNC_EN_MASK 0x0200L |
|---|
| 74017 | #define BIFPLR4_0_DEVICE_CNTL__AUX_POWER_PM_EN_MASK 0x0400L |
|---|
| 74018 | #define BIFPLR4_0_DEVICE_CNTL__NO_SNOOP_EN_MASK 0x0800L |
|---|
| 74019 | #define BIFPLR4_0_DEVICE_CNTL__MAX_READ_REQUEST_SIZE_MASK 0x7000L |
|---|
| 74020 | #define BIFPLR4_0_DEVICE_CNTL__BRIDGE_CFG_RETRY_EN_MASK 0x8000L |
|---|
| 74021 | //BIFPLR4_0_DEVICE_STATUS |
|---|
| 74022 | #define BIFPLR4_0_DEVICE_STATUS__CORR_ERR__SHIFT 0x0 |
|---|
| 74023 | #define BIFPLR4_0_DEVICE_STATUS__NON_FATAL_ERR__SHIFT 0x1 |
|---|
| 74024 | #define BIFPLR4_0_DEVICE_STATUS__FATAL_ERR__SHIFT 0x2 |
|---|
| 74025 | #define BIFPLR4_0_DEVICE_STATUS__USR_DETECTED__SHIFT 0x3 |
|---|
| 74026 | #define BIFPLR4_0_DEVICE_STATUS__AUX_PWR__SHIFT 0x4 |
|---|
| 74027 | #define BIFPLR4_0_DEVICE_STATUS__TRANSACTIONS_PEND__SHIFT 0x5 |
|---|
| 74028 | #define BIFPLR4_0_DEVICE_STATUS__EMER_POWER_REDUCTION_DETECTED__SHIFT 0x6 |
|---|
| 74029 | #define BIFPLR4_0_DEVICE_STATUS__CORR_ERR_MASK 0x0001L |
|---|
| 74030 | #define BIFPLR4_0_DEVICE_STATUS__NON_FATAL_ERR_MASK 0x0002L |
|---|
| 74031 | #define BIFPLR4_0_DEVICE_STATUS__FATAL_ERR_MASK 0x0004L |
|---|
| 74032 | #define BIFPLR4_0_DEVICE_STATUS__USR_DETECTED_MASK 0x0008L |
|---|
| 74033 | #define BIFPLR4_0_DEVICE_STATUS__AUX_PWR_MASK 0x0010L |
|---|
| 74034 | #define BIFPLR4_0_DEVICE_STATUS__TRANSACTIONS_PEND_MASK 0x0020L |
|---|
| 74035 | #define BIFPLR4_0_DEVICE_STATUS__EMER_POWER_REDUCTION_DETECTED_MASK 0x0040L |
|---|
| 74036 | //BIFPLR4_0_LINK_CAP |
|---|
| 74037 | #define BIFPLR4_0_LINK_CAP__LINK_SPEED__SHIFT 0x0 |
|---|
| 74038 | #define BIFPLR4_0_LINK_CAP__LINK_WIDTH__SHIFT 0x4 |
|---|
| 74039 | #define BIFPLR4_0_LINK_CAP__PM_SUPPORT__SHIFT 0xa |
|---|
| 74040 | #define BIFPLR4_0_LINK_CAP__L0S_EXIT_LATENCY__SHIFT 0xc |
|---|
| 74041 | #define BIFPLR4_0_LINK_CAP__L1_EXIT_LATENCY__SHIFT 0xf |
|---|
| 74042 | #define BIFPLR4_0_LINK_CAP__CLOCK_POWER_MANAGEMENT__SHIFT 0x12 |
|---|
| 74043 | #define BIFPLR4_0_LINK_CAP__SURPRISE_DOWN_ERR_REPORTING__SHIFT 0x13 |
|---|
| 74044 | #define BIFPLR4_0_LINK_CAP__DL_ACTIVE_REPORTING_CAPABLE__SHIFT 0x14 |
|---|
| 74045 | #define BIFPLR4_0_LINK_CAP__LINK_BW_NOTIFICATION_CAP__SHIFT 0x15 |
|---|
| 74046 | #define BIFPLR4_0_LINK_CAP__ASPM_OPTIONALITY_COMPLIANCE__SHIFT 0x16 |
|---|
| 74047 | #define BIFPLR4_0_LINK_CAP__PORT_NUMBER__SHIFT 0x18 |
|---|
| 74048 | #define BIFPLR4_0_LINK_CAP__LINK_SPEED_MASK 0x0000000FL |
|---|
| 74049 | #define BIFPLR4_0_LINK_CAP__LINK_WIDTH_MASK 0x000003F0L |
|---|
| 74050 | #define BIFPLR4_0_LINK_CAP__PM_SUPPORT_MASK 0x00000C00L |
|---|
| 74051 | #define BIFPLR4_0_LINK_CAP__L0S_EXIT_LATENCY_MASK 0x00007000L |
|---|
| 74052 | #define BIFPLR4_0_LINK_CAP__L1_EXIT_LATENCY_MASK 0x00038000L |
|---|
| 74053 | #define BIFPLR4_0_LINK_CAP__CLOCK_POWER_MANAGEMENT_MASK 0x00040000L |
|---|
| 74054 | #define BIFPLR4_0_LINK_CAP__SURPRISE_DOWN_ERR_REPORTING_MASK 0x00080000L |
|---|
| 74055 | #define BIFPLR4_0_LINK_CAP__DL_ACTIVE_REPORTING_CAPABLE_MASK 0x00100000L |
|---|
| 74056 | #define BIFPLR4_0_LINK_CAP__LINK_BW_NOTIFICATION_CAP_MASK 0x00200000L |
|---|
| 74057 | #define BIFPLR4_0_LINK_CAP__ASPM_OPTIONALITY_COMPLIANCE_MASK 0x00400000L |
|---|
| 74058 | #define BIFPLR4_0_LINK_CAP__PORT_NUMBER_MASK 0xFF000000L |
|---|
| 74059 | //BIFPLR4_0_LINK_CNTL |
|---|
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|---|
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| 74063 | #define BIFPLR4_0_LINK_CNTL__LINK_DIS__SHIFT 0x4 |
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| 74064 | #define BIFPLR4_0_LINK_CNTL__RETRAIN_LINK__SHIFT 0x5 |
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|---|
| 74066 | #define BIFPLR4_0_LINK_CNTL__EXTENDED_SYNC__SHIFT 0x7 |
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|---|
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|---|
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|---|
| 74070 | #define BIFPLR4_0_LINK_CNTL__LINK_AUTONOMOUS_BW_INT_EN__SHIFT 0xb |
|---|
| 74071 | #define BIFPLR4_0_LINK_CNTL__DRS_SIGNALING_CONTROL__SHIFT 0xe |
|---|
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|---|
| 74073 | #define BIFPLR4_0_LINK_CNTL__PTM_PROP_DELAY_ADAPT_INTER_B_MASK 0x0004L |
|---|
| 74074 | #define BIFPLR4_0_LINK_CNTL__READ_CPL_BOUNDARY_MASK 0x0008L |
|---|
| 74075 | #define BIFPLR4_0_LINK_CNTL__LINK_DIS_MASK 0x0010L |
|---|
| 74076 | #define BIFPLR4_0_LINK_CNTL__RETRAIN_LINK_MASK 0x0020L |
|---|
| 74077 | #define BIFPLR4_0_LINK_CNTL__COMMON_CLOCK_CFG_MASK 0x0040L |
|---|
| 74078 | #define BIFPLR4_0_LINK_CNTL__EXTENDED_SYNC_MASK 0x0080L |
|---|
| 74079 | #define BIFPLR4_0_LINK_CNTL__CLOCK_POWER_MANAGEMENT_EN_MASK 0x0100L |
|---|
| 74080 | #define BIFPLR4_0_LINK_CNTL__HW_AUTONOMOUS_WIDTH_DISABLE_MASK 0x0200L |
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| 74081 | #define BIFPLR4_0_LINK_CNTL__LINK_BW_MANAGEMENT_INT_EN_MASK 0x0400L |
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| 74082 | #define BIFPLR4_0_LINK_CNTL__LINK_AUTONOMOUS_BW_INT_EN_MASK 0x0800L |
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| 74083 | #define BIFPLR4_0_LINK_CNTL__DRS_SIGNALING_CONTROL_MASK 0xC000L |
|---|
| 74084 | //BIFPLR4_0_LINK_STATUS |
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|---|
| 74092 | #define BIFPLR4_0_LINK_STATUS__CURRENT_LINK_SPEED_MASK 0x000FL |
|---|
| 74093 | #define BIFPLR4_0_LINK_STATUS__NEGOTIATED_LINK_WIDTH_MASK 0x03F0L |
|---|
| 74094 | #define BIFPLR4_0_LINK_STATUS__LINK_TRAINING_MASK 0x0800L |
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| 74095 | #define BIFPLR4_0_LINK_STATUS__SLOT_CLOCK_CFG_MASK 0x1000L |
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| 74096 | #define BIFPLR4_0_LINK_STATUS__DL_ACTIVE_MASK 0x2000L |
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| 74097 | #define BIFPLR4_0_LINK_STATUS__LINK_BW_MANAGEMENT_STATUS_MASK 0x4000L |
|---|
| 74098 | #define BIFPLR4_0_LINK_STATUS__LINK_AUTONOMOUS_BW_STATUS_MASK 0x8000L |
|---|
| 74099 | //BIFPLR4_0_SLOT_CAP |
|---|
| 74100 | #define BIFPLR4_0_SLOT_CAP__ATTN_BUTTON_PRESENT__SHIFT 0x0 |
|---|
| 74101 | #define BIFPLR4_0_SLOT_CAP__PWR_CONTROLLER_PRESENT__SHIFT 0x1 |
|---|
| 74102 | #define BIFPLR4_0_SLOT_CAP__MRL_SENSOR_PRESENT__SHIFT 0x2 |
|---|
| 74103 | #define BIFPLR4_0_SLOT_CAP__ATTN_INDICATOR_PRESENT__SHIFT 0x3 |
|---|
| 74104 | #define BIFPLR4_0_SLOT_CAP__PWR_INDICATOR_PRESENT__SHIFT 0x4 |
|---|
| 74105 | #define BIFPLR4_0_SLOT_CAP__HOTPLUG_SURPRISE__SHIFT 0x5 |
|---|
| 74106 | #define BIFPLR4_0_SLOT_CAP__HOTPLUG_CAPABLE__SHIFT 0x6 |
|---|
| 74107 | #define BIFPLR4_0_SLOT_CAP__SLOT_PWR_LIMIT_VALUE__SHIFT 0x7 |
|---|
| 74108 | #define BIFPLR4_0_SLOT_CAP__SLOT_PWR_LIMIT_SCALE__SHIFT 0xf |
|---|
| 74109 | #define BIFPLR4_0_SLOT_CAP__ELECTROMECH_INTERLOCK_PRESENT__SHIFT 0x11 |
|---|
| 74110 | #define BIFPLR4_0_SLOT_CAP__NO_COMMAND_COMPLETED_SUPPORTED__SHIFT 0x12 |
|---|
| 74111 | #define BIFPLR4_0_SLOT_CAP__PHYSICAL_SLOT_NUM__SHIFT 0x13 |
|---|
| 74112 | #define BIFPLR4_0_SLOT_CAP__ATTN_BUTTON_PRESENT_MASK 0x00000001L |
|---|
| 74113 | #define BIFPLR4_0_SLOT_CAP__PWR_CONTROLLER_PRESENT_MASK 0x00000002L |
|---|
| 74114 | #define BIFPLR4_0_SLOT_CAP__MRL_SENSOR_PRESENT_MASK 0x00000004L |
|---|
| 74115 | #define BIFPLR4_0_SLOT_CAP__ATTN_INDICATOR_PRESENT_MASK 0x00000008L |
|---|
| 74116 | #define BIFPLR4_0_SLOT_CAP__PWR_INDICATOR_PRESENT_MASK 0x00000010L |
|---|
| 74117 | #define BIFPLR4_0_SLOT_CAP__HOTPLUG_SURPRISE_MASK 0x00000020L |
|---|
| 74118 | #define BIFPLR4_0_SLOT_CAP__HOTPLUG_CAPABLE_MASK 0x00000040L |
|---|
| 74119 | #define BIFPLR4_0_SLOT_CAP__SLOT_PWR_LIMIT_VALUE_MASK 0x00007F80L |
|---|
| 74120 | #define BIFPLR4_0_SLOT_CAP__SLOT_PWR_LIMIT_SCALE_MASK 0x00018000L |
|---|
| 74121 | #define BIFPLR4_0_SLOT_CAP__ELECTROMECH_INTERLOCK_PRESENT_MASK 0x00020000L |
|---|
| 74122 | #define BIFPLR4_0_SLOT_CAP__NO_COMMAND_COMPLETED_SUPPORTED_MASK 0x00040000L |
|---|
| 74123 | #define BIFPLR4_0_SLOT_CAP__PHYSICAL_SLOT_NUM_MASK 0xFFF80000L |
|---|
| 74124 | //BIFPLR4_0_SLOT_CNTL |
|---|
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|---|
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|---|
| 74127 | #define BIFPLR4_0_SLOT_CNTL__MRL_SENSOR_CHANGED_EN__SHIFT 0x2 |
|---|
| 74128 | #define BIFPLR4_0_SLOT_CNTL__PRESENCE_DETECT_CHANGED_EN__SHIFT 0x3 |
|---|
| 74129 | #define BIFPLR4_0_SLOT_CNTL__COMMAND_COMPLETED_INTR_EN__SHIFT 0x4 |
|---|
| 74130 | #define BIFPLR4_0_SLOT_CNTL__HOTPLUG_INTR_EN__SHIFT 0x5 |
|---|
| 74131 | #define BIFPLR4_0_SLOT_CNTL__ATTN_INDICATOR_CNTL__SHIFT 0x6 |
|---|
| 74132 | #define BIFPLR4_0_SLOT_CNTL__PWR_INDICATOR_CNTL__SHIFT 0x8 |
|---|
| 74133 | #define BIFPLR4_0_SLOT_CNTL__PWR_CONTROLLER_CNTL__SHIFT 0xa |
|---|
| 74134 | #define BIFPLR4_0_SLOT_CNTL__ELECTROMECH_INTERLOCK_CNTL__SHIFT 0xb |
|---|
| 74135 | #define BIFPLR4_0_SLOT_CNTL__DL_STATE_CHANGED_EN__SHIFT 0xc |
|---|
| 74136 | #define BIFPLR4_0_SLOT_CNTL__AUTO_SLOT_PWR_LIMIT_DISABLE__SHIFT 0xd |
|---|
| 74137 | #define BIFPLR4_0_SLOT_CNTL__INBAND_PD_DISABLE__SHIFT 0xe |
|---|
| 74138 | #define BIFPLR4_0_SLOT_CNTL__ATTN_BUTTON_PRESSED_EN_MASK 0x0001L |
|---|
| 74139 | #define BIFPLR4_0_SLOT_CNTL__PWR_FAULT_DETECTED_EN_MASK 0x0002L |
|---|
| 74140 | #define BIFPLR4_0_SLOT_CNTL__MRL_SENSOR_CHANGED_EN_MASK 0x0004L |
|---|
| 74141 | #define BIFPLR4_0_SLOT_CNTL__PRESENCE_DETECT_CHANGED_EN_MASK 0x0008L |
|---|
| 74142 | #define BIFPLR4_0_SLOT_CNTL__COMMAND_COMPLETED_INTR_EN_MASK 0x0010L |
|---|
| 74143 | #define BIFPLR4_0_SLOT_CNTL__HOTPLUG_INTR_EN_MASK 0x0020L |
|---|
| 74144 | #define BIFPLR4_0_SLOT_CNTL__ATTN_INDICATOR_CNTL_MASK 0x00C0L |
|---|
| 74145 | #define BIFPLR4_0_SLOT_CNTL__PWR_INDICATOR_CNTL_MASK 0x0300L |
|---|
| 74146 | #define BIFPLR4_0_SLOT_CNTL__PWR_CONTROLLER_CNTL_MASK 0x0400L |
|---|
| 74147 | #define BIFPLR4_0_SLOT_CNTL__ELECTROMECH_INTERLOCK_CNTL_MASK 0x0800L |
|---|
| 74148 | #define BIFPLR4_0_SLOT_CNTL__DL_STATE_CHANGED_EN_MASK 0x1000L |
|---|
| 74149 | #define BIFPLR4_0_SLOT_CNTL__AUTO_SLOT_PWR_LIMIT_DISABLE_MASK 0x2000L |
|---|
| 74150 | #define BIFPLR4_0_SLOT_CNTL__INBAND_PD_DISABLE_MASK 0x4000L |
|---|
| 74151 | //BIFPLR4_0_SLOT_STATUS |
|---|
| 74152 | #define BIFPLR4_0_SLOT_STATUS__ATTN_BUTTON_PRESSED__SHIFT 0x0 |
|---|
| 74153 | #define BIFPLR4_0_SLOT_STATUS__PWR_FAULT_DETECTED__SHIFT 0x1 |
|---|
| 74154 | #define BIFPLR4_0_SLOT_STATUS__MRL_SENSOR_CHANGED__SHIFT 0x2 |
|---|
| 74155 | #define BIFPLR4_0_SLOT_STATUS__PRESENCE_DETECT_CHANGED__SHIFT 0x3 |
|---|
| 74156 | #define BIFPLR4_0_SLOT_STATUS__COMMAND_COMPLETED__SHIFT 0x4 |
|---|
| 74157 | #define BIFPLR4_0_SLOT_STATUS__MRL_SENSOR_STATE__SHIFT 0x5 |
|---|
| 74158 | #define BIFPLR4_0_SLOT_STATUS__PRESENCE_DETECT_STATE__SHIFT 0x6 |
|---|
| 74159 | #define BIFPLR4_0_SLOT_STATUS__ELECTROMECH_INTERLOCK_STATUS__SHIFT 0x7 |
|---|
| 74160 | #define BIFPLR4_0_SLOT_STATUS__DL_STATE_CHANGED__SHIFT 0x8 |
|---|
| 74161 | #define BIFPLR4_0_SLOT_STATUS__ATTN_BUTTON_PRESSED_MASK 0x0001L |
|---|
| 74162 | #define BIFPLR4_0_SLOT_STATUS__PWR_FAULT_DETECTED_MASK 0x0002L |
|---|
| 74163 | #define BIFPLR4_0_SLOT_STATUS__MRL_SENSOR_CHANGED_MASK 0x0004L |
|---|
| 74164 | #define BIFPLR4_0_SLOT_STATUS__PRESENCE_DETECT_CHANGED_MASK 0x0008L |
|---|
| 74165 | #define BIFPLR4_0_SLOT_STATUS__COMMAND_COMPLETED_MASK 0x0010L |
|---|
| 74166 | #define BIFPLR4_0_SLOT_STATUS__MRL_SENSOR_STATE_MASK 0x0020L |
|---|
| 74167 | #define BIFPLR4_0_SLOT_STATUS__PRESENCE_DETECT_STATE_MASK 0x0040L |
|---|
| 74168 | #define BIFPLR4_0_SLOT_STATUS__ELECTROMECH_INTERLOCK_STATUS_MASK 0x0080L |
|---|
| 74169 | #define BIFPLR4_0_SLOT_STATUS__DL_STATE_CHANGED_MASK 0x0100L |
|---|
| 74170 | //BIFPLR4_0_ROOT_CNTL |
|---|
| 74171 | #define BIFPLR4_0_ROOT_CNTL__SERR_ON_CORR_ERR_EN__SHIFT 0x0 |
|---|
| 74172 | #define BIFPLR4_0_ROOT_CNTL__SERR_ON_NONFATAL_ERR_EN__SHIFT 0x1 |
|---|
| 74173 | #define BIFPLR4_0_ROOT_CNTL__SERR_ON_FATAL_ERR_EN__SHIFT 0x2 |
|---|
| 74174 | #define BIFPLR4_0_ROOT_CNTL__PM_INTERRUPT_EN__SHIFT 0x3 |
|---|
| 74175 | #define BIFPLR4_0_ROOT_CNTL__CRS_SOFTWARE_VISIBILITY_EN__SHIFT 0x4 |
|---|
| 74176 | #define BIFPLR4_0_ROOT_CNTL__SERR_ON_CORR_ERR_EN_MASK 0x0001L |
|---|
| 74177 | #define BIFPLR4_0_ROOT_CNTL__SERR_ON_NONFATAL_ERR_EN_MASK 0x0002L |
|---|
| 74178 | #define BIFPLR4_0_ROOT_CNTL__SERR_ON_FATAL_ERR_EN_MASK 0x0004L |
|---|
| 74179 | #define BIFPLR4_0_ROOT_CNTL__PM_INTERRUPT_EN_MASK 0x0008L |
|---|
| 74180 | #define BIFPLR4_0_ROOT_CNTL__CRS_SOFTWARE_VISIBILITY_EN_MASK 0x0010L |
|---|
| 74181 | //BIFPLR4_0_ROOT_CAP |
|---|
| 74182 | #define BIFPLR4_0_ROOT_CAP__CRS_SOFTWARE_VISIBILITY__SHIFT 0x0 |
|---|
| 74183 | #define BIFPLR4_0_ROOT_CAP__CRS_SOFTWARE_VISIBILITY_MASK 0x0001L |
|---|
| 74184 | //BIFPLR4_0_ROOT_STATUS |
|---|
| 74185 | #define BIFPLR4_0_ROOT_STATUS__PME_REQUESTOR_ID__SHIFT 0x0 |
|---|
| 74186 | #define BIFPLR4_0_ROOT_STATUS__PME_STATUS__SHIFT 0x10 |
|---|
| 74187 | #define BIFPLR4_0_ROOT_STATUS__PME_PENDING__SHIFT 0x11 |
|---|
| 74188 | #define BIFPLR4_0_ROOT_STATUS__PME_REQUESTOR_ID_MASK 0x0000FFFFL |
|---|
| 74189 | #define BIFPLR4_0_ROOT_STATUS__PME_STATUS_MASK 0x00010000L |
|---|
| 74190 | #define BIFPLR4_0_ROOT_STATUS__PME_PENDING_MASK 0x00020000L |
|---|
| 74191 | //BIFPLR4_0_DEVICE_CAP2 |
|---|
| 74192 | #define BIFPLR4_0_DEVICE_CAP2__CPL_TIMEOUT_RANGE_SUPPORTED__SHIFT 0x0 |
|---|
| 74193 | #define BIFPLR4_0_DEVICE_CAP2__CPL_TIMEOUT_DIS_SUPPORTED__SHIFT 0x4 |
|---|
| 74194 | #define BIFPLR4_0_DEVICE_CAP2__ARI_FORWARDING_SUPPORTED__SHIFT 0x5 |
|---|
| 74195 | #define BIFPLR4_0_DEVICE_CAP2__ATOMICOP_ROUTING_SUPPORTED__SHIFT 0x6 |
|---|
| 74196 | #define BIFPLR4_0_DEVICE_CAP2__ATOMICOP_32CMPLT_SUPPORTED__SHIFT 0x7 |
|---|
| 74197 | #define BIFPLR4_0_DEVICE_CAP2__ATOMICOP_64CMPLT_SUPPORTED__SHIFT 0x8 |
|---|
| 74198 | #define BIFPLR4_0_DEVICE_CAP2__CAS128_CMPLT_SUPPORTED__SHIFT 0x9 |
|---|
| 74199 | #define BIFPLR4_0_DEVICE_CAP2__NO_RO_ENABLED_P2P_PASSING__SHIFT 0xa |
|---|
| 74200 | #define BIFPLR4_0_DEVICE_CAP2__LTR_SUPPORTED__SHIFT 0xb |
|---|
| 74201 | #define BIFPLR4_0_DEVICE_CAP2__TPH_CPLR_SUPPORTED__SHIFT 0xc |
|---|
| 74202 | #define BIFPLR4_0_DEVICE_CAP2__LN_SYSTEM_CLS__SHIFT 0xe |
|---|
| 74203 | #define BIFPLR4_0_DEVICE_CAP2__TEN_BIT_TAG_COMPLETER_SUPPORTED__SHIFT 0x10 |
|---|
| 74204 | #define BIFPLR4_0_DEVICE_CAP2__TEN_BIT_TAG_REQUESTER_SUPPORTED__SHIFT 0x11 |
|---|
| 74205 | #define BIFPLR4_0_DEVICE_CAP2__OBFF_SUPPORTED__SHIFT 0x12 |
|---|
| 74206 | #define BIFPLR4_0_DEVICE_CAP2__EXTENDED_FMT_FIELD_SUPPORTED__SHIFT 0x14 |
|---|
| 74207 | #define BIFPLR4_0_DEVICE_CAP2__END_END_TLP_PREFIX_SUPPORTED__SHIFT 0x15 |
|---|
| 74208 | #define BIFPLR4_0_DEVICE_CAP2__MAX_END_END_TLP_PREFIXES__SHIFT 0x16 |
|---|
| 74209 | #define BIFPLR4_0_DEVICE_CAP2__EMER_POWER_REDUCTION_SUPPORTED__SHIFT 0x18 |
|---|
| 74210 | #define BIFPLR4_0_DEVICE_CAP2__EMER_POWER_REDUCTION_INIT_REQ__SHIFT 0x1a |
|---|
| 74211 | #define BIFPLR4_0_DEVICE_CAP2__FRS_SUPPORTED__SHIFT 0x1f |
|---|
| 74212 | #define BIFPLR4_0_DEVICE_CAP2__CPL_TIMEOUT_RANGE_SUPPORTED_MASK 0x0000000FL |
|---|
| 74213 | #define BIFPLR4_0_DEVICE_CAP2__CPL_TIMEOUT_DIS_SUPPORTED_MASK 0x00000010L |
|---|
| 74214 | #define BIFPLR4_0_DEVICE_CAP2__ARI_FORWARDING_SUPPORTED_MASK 0x00000020L |
|---|
| 74215 | #define BIFPLR4_0_DEVICE_CAP2__ATOMICOP_ROUTING_SUPPORTED_MASK 0x00000040L |
|---|
| 74216 | #define BIFPLR4_0_DEVICE_CAP2__ATOMICOP_32CMPLT_SUPPORTED_MASK 0x00000080L |
|---|
| 74217 | #define BIFPLR4_0_DEVICE_CAP2__ATOMICOP_64CMPLT_SUPPORTED_MASK 0x00000100L |
|---|
| 74218 | #define BIFPLR4_0_DEVICE_CAP2__CAS128_CMPLT_SUPPORTED_MASK 0x00000200L |
|---|
| 74219 | #define BIFPLR4_0_DEVICE_CAP2__NO_RO_ENABLED_P2P_PASSING_MASK 0x00000400L |
|---|
| 74220 | #define BIFPLR4_0_DEVICE_CAP2__LTR_SUPPORTED_MASK 0x00000800L |
|---|
| 74221 | #define BIFPLR4_0_DEVICE_CAP2__TPH_CPLR_SUPPORTED_MASK 0x00003000L |
|---|
| 74222 | #define BIFPLR4_0_DEVICE_CAP2__LN_SYSTEM_CLS_MASK 0x0000C000L |
|---|
| 74223 | #define BIFPLR4_0_DEVICE_CAP2__TEN_BIT_TAG_COMPLETER_SUPPORTED_MASK 0x00010000L |
|---|
| 74224 | #define BIFPLR4_0_DEVICE_CAP2__TEN_BIT_TAG_REQUESTER_SUPPORTED_MASK 0x00020000L |
|---|
| 74225 | #define BIFPLR4_0_DEVICE_CAP2__OBFF_SUPPORTED_MASK 0x000C0000L |
|---|
| 74226 | #define BIFPLR4_0_DEVICE_CAP2__EXTENDED_FMT_FIELD_SUPPORTED_MASK 0x00100000L |
|---|
| 74227 | #define BIFPLR4_0_DEVICE_CAP2__END_END_TLP_PREFIX_SUPPORTED_MASK 0x00200000L |
|---|
| 74228 | #define BIFPLR4_0_DEVICE_CAP2__MAX_END_END_TLP_PREFIXES_MASK 0x00C00000L |
|---|
| 74229 | #define BIFPLR4_0_DEVICE_CAP2__EMER_POWER_REDUCTION_SUPPORTED_MASK 0x03000000L |
|---|
| 74230 | #define BIFPLR4_0_DEVICE_CAP2__EMER_POWER_REDUCTION_INIT_REQ_MASK 0x04000000L |
|---|
| 74231 | #define BIFPLR4_0_DEVICE_CAP2__FRS_SUPPORTED_MASK 0x80000000L |
|---|
| 74232 | //BIFPLR4_0_DEVICE_CNTL2 |
|---|
| 74233 | #define BIFPLR4_0_DEVICE_CNTL2__CPL_TIMEOUT_VALUE__SHIFT 0x0 |
|---|
| 74234 | #define BIFPLR4_0_DEVICE_CNTL2__CPL_TIMEOUT_DIS__SHIFT 0x4 |
|---|
| 74235 | #define BIFPLR4_0_DEVICE_CNTL2__ARI_FORWARDING_EN__SHIFT 0x5 |
|---|
| 74236 | #define BIFPLR4_0_DEVICE_CNTL2__ATOMICOP_REQUEST_EN__SHIFT 0x6 |
|---|
| 74237 | #define BIFPLR4_0_DEVICE_CNTL2__ATOMICOP_EGRESS_BLOCKING__SHIFT 0x7 |
|---|
| 74238 | #define BIFPLR4_0_DEVICE_CNTL2__IDO_REQUEST_ENABLE__SHIFT 0x8 |
|---|
| 74239 | #define BIFPLR4_0_DEVICE_CNTL2__IDO_COMPLETION_ENABLE__SHIFT 0x9 |
|---|
| 74240 | #define BIFPLR4_0_DEVICE_CNTL2__LTR_EN__SHIFT 0xa |
|---|
| 74241 | #define BIFPLR4_0_DEVICE_CNTL2__EMER_POWER_REDUCTION_REQUEST__SHIFT 0xb |
|---|
| 74242 | #define BIFPLR4_0_DEVICE_CNTL2__TEN_BIT_TAG_REQUESTER_ENABLE__SHIFT 0xc |
|---|
| 74243 | #define BIFPLR4_0_DEVICE_CNTL2__OBFF_EN__SHIFT 0xd |
|---|
| 74244 | #define BIFPLR4_0_DEVICE_CNTL2__END_END_TLP_PREFIX_BLOCKING__SHIFT 0xf |
|---|
| 74245 | #define BIFPLR4_0_DEVICE_CNTL2__CPL_TIMEOUT_VALUE_MASK 0x000FL |
|---|
| 74246 | #define BIFPLR4_0_DEVICE_CNTL2__CPL_TIMEOUT_DIS_MASK 0x0010L |
|---|
| 74247 | #define BIFPLR4_0_DEVICE_CNTL2__ARI_FORWARDING_EN_MASK 0x0020L |
|---|
| 74248 | #define BIFPLR4_0_DEVICE_CNTL2__ATOMICOP_REQUEST_EN_MASK 0x0040L |
|---|
| 74249 | #define BIFPLR4_0_DEVICE_CNTL2__ATOMICOP_EGRESS_BLOCKING_MASK 0x0080L |
|---|
| 74250 | #define BIFPLR4_0_DEVICE_CNTL2__IDO_REQUEST_ENABLE_MASK 0x0100L |
|---|
| 74251 | #define BIFPLR4_0_DEVICE_CNTL2__IDO_COMPLETION_ENABLE_MASK 0x0200L |
|---|
| 74252 | #define BIFPLR4_0_DEVICE_CNTL2__LTR_EN_MASK 0x0400L |
|---|
| 74253 | #define BIFPLR4_0_DEVICE_CNTL2__EMER_POWER_REDUCTION_REQUEST_MASK 0x0800L |
|---|
| 74254 | #define BIFPLR4_0_DEVICE_CNTL2__TEN_BIT_TAG_REQUESTER_ENABLE_MASK 0x1000L |
|---|
| 74255 | #define BIFPLR4_0_DEVICE_CNTL2__OBFF_EN_MASK 0x6000L |
|---|
| 74256 | #define BIFPLR4_0_DEVICE_CNTL2__END_END_TLP_PREFIX_BLOCKING_MASK 0x8000L |
|---|
| 74257 | //BIFPLR4_0_DEVICE_STATUS2 |
|---|
| 74258 | #define BIFPLR4_0_DEVICE_STATUS2__RESERVED__SHIFT 0x0 |
|---|
| 74259 | #define BIFPLR4_0_DEVICE_STATUS2__RESERVED_MASK 0xFFFFL |
|---|
| 74260 | //BIFPLR4_0_LINK_CAP2 |
|---|
| 74261 | #define BIFPLR4_0_LINK_CAP2__SUPPORTED_LINK_SPEED__SHIFT 0x1 |
|---|
| 74262 | #define BIFPLR4_0_LINK_CAP2__CROSSLINK_SUPPORTED__SHIFT 0x8 |
|---|
| 74263 | #define BIFPLR4_0_LINK_CAP2__LOWER_SKP_OS_GEN_SUPPORT__SHIFT 0x9 |
|---|
| 74264 | #define BIFPLR4_0_LINK_CAP2__LOWER_SKP_OS_RCV_SUPPORT__SHIFT 0x10 |
|---|
| 74265 | #define BIFPLR4_0_LINK_CAP2__RTM1_PRESENCE_DET_SUPPORT__SHIFT 0x17 |
|---|
| 74266 | #define BIFPLR4_0_LINK_CAP2__RTM2_PRESENCE_DET_SUPPORT__SHIFT 0x18 |
|---|
| 74267 | #define BIFPLR4_0_LINK_CAP2__DRS_SUPPORTED__SHIFT 0x1f |
|---|
| 74268 | #define BIFPLR4_0_LINK_CAP2__SUPPORTED_LINK_SPEED_MASK 0x000000FEL |
|---|
| 74269 | #define BIFPLR4_0_LINK_CAP2__CROSSLINK_SUPPORTED_MASK 0x00000100L |
|---|
| 74270 | #define BIFPLR4_0_LINK_CAP2__LOWER_SKP_OS_GEN_SUPPORT_MASK 0x0000FE00L |
|---|
| 74271 | #define BIFPLR4_0_LINK_CAP2__LOWER_SKP_OS_RCV_SUPPORT_MASK 0x007F0000L |
|---|
| 74272 | #define BIFPLR4_0_LINK_CAP2__RTM1_PRESENCE_DET_SUPPORT_MASK 0x00800000L |
|---|
| 74273 | #define BIFPLR4_0_LINK_CAP2__RTM2_PRESENCE_DET_SUPPORT_MASK 0x01000000L |
|---|
| 74274 | #define BIFPLR4_0_LINK_CAP2__DRS_SUPPORTED_MASK 0x80000000L |
|---|
| 74275 | //BIFPLR4_0_LINK_CNTL2 |
|---|
| 74276 | #define BIFPLR4_0_LINK_CNTL2__TARGET_LINK_SPEED__SHIFT 0x0 |
|---|
| 74277 | #define BIFPLR4_0_LINK_CNTL2__ENTER_COMPLIANCE__SHIFT 0x4 |
|---|
| 74278 | #define BIFPLR4_0_LINK_CNTL2__HW_AUTONOMOUS_SPEED_DISABLE__SHIFT 0x5 |
|---|
| 74279 | #define BIFPLR4_0_LINK_CNTL2__SELECTABLE_DEEMPHASIS__SHIFT 0x6 |
|---|
| 74280 | #define BIFPLR4_0_LINK_CNTL2__XMIT_MARGIN__SHIFT 0x7 |
|---|
| 74281 | #define BIFPLR4_0_LINK_CNTL2__ENTER_MOD_COMPLIANCE__SHIFT 0xa |
|---|
| 74282 | #define BIFPLR4_0_LINK_CNTL2__COMPLIANCE_SOS__SHIFT 0xb |
|---|
| 74283 | #define BIFPLR4_0_LINK_CNTL2__COMPLIANCE_DEEMPHASIS__SHIFT 0xc |
|---|
| 74284 | #define BIFPLR4_0_LINK_CNTL2__TARGET_LINK_SPEED_MASK 0x000FL |
|---|
| 74285 | #define BIFPLR4_0_LINK_CNTL2__ENTER_COMPLIANCE_MASK 0x0010L |
|---|
| 74286 | #define BIFPLR4_0_LINK_CNTL2__HW_AUTONOMOUS_SPEED_DISABLE_MASK 0x0020L |
|---|
| 74287 | #define BIFPLR4_0_LINK_CNTL2__SELECTABLE_DEEMPHASIS_MASK 0x0040L |
|---|
| 74288 | #define BIFPLR4_0_LINK_CNTL2__XMIT_MARGIN_MASK 0x0380L |
|---|
| 74289 | #define BIFPLR4_0_LINK_CNTL2__ENTER_MOD_COMPLIANCE_MASK 0x0400L |
|---|
| 74290 | #define BIFPLR4_0_LINK_CNTL2__COMPLIANCE_SOS_MASK 0x0800L |
|---|
| 74291 | #define BIFPLR4_0_LINK_CNTL2__COMPLIANCE_DEEMPHASIS_MASK 0xF000L |
|---|
| 74292 | //BIFPLR4_0_LINK_STATUS2 |
|---|
| 74293 | #define BIFPLR4_0_LINK_STATUS2__CUR_DEEMPHASIS_LEVEL__SHIFT 0x0 |
|---|
| 74294 | #define BIFPLR4_0_LINK_STATUS2__EQUALIZATION_COMPLETE_8GT__SHIFT 0x1 |
|---|
| 74295 | #define BIFPLR4_0_LINK_STATUS2__EQUALIZATION_PHASE1_SUCCESS_8GT__SHIFT 0x2 |
|---|
| 74296 | #define BIFPLR4_0_LINK_STATUS2__EQUALIZATION_PHASE2_SUCCESS_8GT__SHIFT 0x3 |
|---|
| 74297 | #define BIFPLR4_0_LINK_STATUS2__EQUALIZATION_PHASE3_SUCCESS_8GT__SHIFT 0x4 |
|---|
| 74298 | #define BIFPLR4_0_LINK_STATUS2__LINK_EQUALIZATION_REQUEST_8GT__SHIFT 0x5 |
|---|
| 74299 | #define BIFPLR4_0_LINK_STATUS2__RTM1_PRESENCE_DET__SHIFT 0x6 |
|---|
| 74300 | #define BIFPLR4_0_LINK_STATUS2__RTM2_PRESENCE_DET__SHIFT 0x7 |
|---|
| 74301 | #define BIFPLR4_0_LINK_STATUS2__CROSSLINK_RESOLUTION__SHIFT 0x8 |
|---|
| 74302 | #define BIFPLR4_0_LINK_STATUS2__DOWNSTREAM_COMPONENT_PRESENCE__SHIFT 0xc |
|---|
| 74303 | #define BIFPLR4_0_LINK_STATUS2__DRS_MESSAGE_RECEIVED__SHIFT 0xf |
|---|
| 74304 | #define BIFPLR4_0_LINK_STATUS2__CUR_DEEMPHASIS_LEVEL_MASK 0x0001L |
|---|
| 74305 | #define BIFPLR4_0_LINK_STATUS2__EQUALIZATION_COMPLETE_8GT_MASK 0x0002L |
|---|
| 74306 | #define BIFPLR4_0_LINK_STATUS2__EQUALIZATION_PHASE1_SUCCESS_8GT_MASK 0x0004L |
|---|
| 74307 | #define BIFPLR4_0_LINK_STATUS2__EQUALIZATION_PHASE2_SUCCESS_8GT_MASK 0x0008L |
|---|
| 74308 | #define BIFPLR4_0_LINK_STATUS2__EQUALIZATION_PHASE3_SUCCESS_8GT_MASK 0x0010L |
|---|
| 74309 | #define BIFPLR4_0_LINK_STATUS2__LINK_EQUALIZATION_REQUEST_8GT_MASK 0x0020L |
|---|
| 74310 | #define BIFPLR4_0_LINK_STATUS2__RTM1_PRESENCE_DET_MASK 0x0040L |
|---|
| 74311 | #define BIFPLR4_0_LINK_STATUS2__RTM2_PRESENCE_DET_MASK 0x0080L |
|---|
| 74312 | #define BIFPLR4_0_LINK_STATUS2__CROSSLINK_RESOLUTION_MASK 0x0300L |
|---|
| 74313 | #define BIFPLR4_0_LINK_STATUS2__DOWNSTREAM_COMPONENT_PRESENCE_MASK 0x7000L |
|---|
| 74314 | #define BIFPLR4_0_LINK_STATUS2__DRS_MESSAGE_RECEIVED_MASK 0x8000L |
|---|
| 74315 | //BIFPLR4_0_SLOT_CAP2 |
|---|
| 74316 | #define BIFPLR4_0_SLOT_CAP2__INBAND_PD_DISABLE_SUPPORTED__SHIFT 0x0 |
|---|
| 74317 | #define BIFPLR4_0_SLOT_CAP2__INBAND_PD_DISABLE_SUPPORTED_MASK 0x00000001L |
|---|
| 74318 | //BIFPLR4_0_SLOT_CNTL2 |
|---|
| 74319 | #define BIFPLR4_0_SLOT_CNTL2__RESERVED__SHIFT 0x0 |
|---|
| 74320 | #define BIFPLR4_0_SLOT_CNTL2__RESERVED_MASK 0xFFFFL |
|---|
| 74321 | //BIFPLR4_0_SLOT_STATUS2 |
|---|
| 74322 | #define BIFPLR4_0_SLOT_STATUS2__RESERVED__SHIFT 0x0 |
|---|
| 74323 | #define BIFPLR4_0_SLOT_STATUS2__RESERVED_MASK 0xFFFFL |
|---|
| 74324 | //BIFPLR4_0_MSI_CAP_LIST |
|---|
| 74325 | #define BIFPLR4_0_MSI_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 74326 | #define BIFPLR4_0_MSI_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
|---|
| 74327 | #define BIFPLR4_0_MSI_CAP_LIST__CAP_ID_MASK 0x00FFL |
|---|
| 74328 | #define BIFPLR4_0_MSI_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
|---|
| 74329 | //BIFPLR4_0_MSI_MSG_CNTL |
|---|
| 74330 | #define BIFPLR4_0_MSI_MSG_CNTL__MSI_EN__SHIFT 0x0 |
|---|
| 74331 | #define BIFPLR4_0_MSI_MSG_CNTL__MSI_MULTI_CAP__SHIFT 0x1 |
|---|
| 74332 | #define BIFPLR4_0_MSI_MSG_CNTL__MSI_MULTI_EN__SHIFT 0x4 |
|---|
| 74333 | #define BIFPLR4_0_MSI_MSG_CNTL__MSI_64BIT__SHIFT 0x7 |
|---|
| 74334 | #define BIFPLR4_0_MSI_MSG_CNTL__MSI_PERVECTOR_MASKING_CAP__SHIFT 0x8 |
|---|
| 74335 | #define BIFPLR4_0_MSI_MSG_CNTL__MSI_EXT_MSG_DATA_CAP__SHIFT 0x9 |
|---|
| 74336 | #define BIFPLR4_0_MSI_MSG_CNTL__MSI_EXT_MSG_DATA_EN__SHIFT 0xa |
|---|
| 74337 | #define BIFPLR4_0_MSI_MSG_CNTL__MSI_EN_MASK 0x0001L |
|---|
| 74338 | #define BIFPLR4_0_MSI_MSG_CNTL__MSI_MULTI_CAP_MASK 0x000EL |
|---|
| 74339 | #define BIFPLR4_0_MSI_MSG_CNTL__MSI_MULTI_EN_MASK 0x0070L |
|---|
| 74340 | #define BIFPLR4_0_MSI_MSG_CNTL__MSI_64BIT_MASK 0x0080L |
|---|
| 74341 | #define BIFPLR4_0_MSI_MSG_CNTL__MSI_PERVECTOR_MASKING_CAP_MASK 0x0100L |
|---|
| 74342 | #define BIFPLR4_0_MSI_MSG_CNTL__MSI_EXT_MSG_DATA_CAP_MASK 0x0200L |
|---|
| 74343 | #define BIFPLR4_0_MSI_MSG_CNTL__MSI_EXT_MSG_DATA_EN_MASK 0x0400L |
|---|
| 74344 | //BIFPLR4_0_MSI_MSG_ADDR_LO |
|---|
| 74345 | #define BIFPLR4_0_MSI_MSG_ADDR_LO__MSI_MSG_ADDR_LO__SHIFT 0x2 |
|---|
| 74346 | #define BIFPLR4_0_MSI_MSG_ADDR_LO__MSI_MSG_ADDR_LO_MASK 0xFFFFFFFCL |
|---|
| 74347 | //BIFPLR4_0_MSI_MSG_ADDR_HI |
|---|
| 74348 | #define BIFPLR4_0_MSI_MSG_ADDR_HI__MSI_MSG_ADDR_HI__SHIFT 0x0 |
|---|
| 74349 | #define BIFPLR4_0_MSI_MSG_ADDR_HI__MSI_MSG_ADDR_HI_MASK 0xFFFFFFFFL |
|---|
| 74350 | //BIFPLR4_0_MSI_MSG_DATA |
|---|
| 74351 | #define BIFPLR4_0_MSI_MSG_DATA__MSI_DATA__SHIFT 0x0 |
|---|
| 74352 | #define BIFPLR4_0_MSI_MSG_DATA__MSI_EXT_DATA__SHIFT 0x10 |
|---|
| 74353 | #define BIFPLR4_0_MSI_MSG_DATA__MSI_DATA_MASK 0x0000FFFFL |
|---|
| 74354 | #define BIFPLR4_0_MSI_MSG_DATA__MSI_EXT_DATA_MASK 0xFFFF0000L |
|---|
| 74355 | //BIFPLR4_0_MSI_MSG_DATA_64 |
|---|
| 74356 | #define BIFPLR4_0_MSI_MSG_DATA_64__MSI_DATA_64__SHIFT 0x0 |
|---|
| 74357 | #define BIFPLR4_0_MSI_MSG_DATA_64__MSI_EXT_DATA_64__SHIFT 0x10 |
|---|
| 74358 | #define BIFPLR4_0_MSI_MSG_DATA_64__MSI_DATA_64_MASK 0x0000FFFFL |
|---|
| 74359 | #define BIFPLR4_0_MSI_MSG_DATA_64__MSI_EXT_DATA_64_MASK 0xFFFF0000L |
|---|
| 74360 | //BIFPLR4_0_SSID_CAP_LIST |
|---|
| 74361 | #define BIFPLR4_0_SSID_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 74362 | #define BIFPLR4_0_SSID_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
|---|
| 74363 | #define BIFPLR4_0_SSID_CAP_LIST__CAP_ID_MASK 0x00FFL |
|---|
| 74364 | #define BIFPLR4_0_SSID_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
|---|
| 74365 | //BIFPLR4_0_SSID_CAP |
|---|
| 74366 | #define BIFPLR4_0_SSID_CAP__SUBSYSTEM_VENDOR_ID__SHIFT 0x0 |
|---|
| 74367 | #define BIFPLR4_0_SSID_CAP__SUBSYSTEM_ID__SHIFT 0x10 |
|---|
| 74368 | #define BIFPLR4_0_SSID_CAP__SUBSYSTEM_VENDOR_ID_MASK 0x0000FFFFL |
|---|
| 74369 | #define BIFPLR4_0_SSID_CAP__SUBSYSTEM_ID_MASK 0xFFFF0000L |
|---|
| 74370 | //BIFPLR4_0_MSI_MAP_CAP_LIST |
|---|
| 74371 | #define BIFPLR4_0_MSI_MAP_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 74372 | #define BIFPLR4_0_MSI_MAP_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
|---|
| 74373 | #define BIFPLR4_0_MSI_MAP_CAP_LIST__CAP_ID_MASK 0x00FFL |
|---|
| 74374 | #define BIFPLR4_0_MSI_MAP_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
|---|
| 74375 | //BIFPLR4_0_MSI_MAP_CAP |
|---|
| 74376 | #define BIFPLR4_0_MSI_MAP_CAP__EN__SHIFT 0x0 |
|---|
| 74377 | #define BIFPLR4_0_MSI_MAP_CAP__FIXD__SHIFT 0x1 |
|---|
| 74378 | #define BIFPLR4_0_MSI_MAP_CAP__CAP_TYPE__SHIFT 0xb |
|---|
| 74379 | #define BIFPLR4_0_MSI_MAP_CAP__EN_MASK 0x0001L |
|---|
| 74380 | #define BIFPLR4_0_MSI_MAP_CAP__FIXD_MASK 0x0002L |
|---|
| 74381 | #define BIFPLR4_0_MSI_MAP_CAP__CAP_TYPE_MASK 0xF800L |
|---|
| 74382 | //BIFPLR4_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST |
|---|
| 74383 | #define BIFPLR4_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 74384 | #define BIFPLR4_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 74385 | #define BIFPLR4_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 74386 | #define BIFPLR4_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 74387 | #define BIFPLR4_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 74388 | #define BIFPLR4_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 74389 | //BIFPLR4_0_PCIE_VENDOR_SPECIFIC_HDR |
|---|
| 74390 | #define BIFPLR4_0_PCIE_VENDOR_SPECIFIC_HDR__VSEC_ID__SHIFT 0x0 |
|---|
| 74391 | #define BIFPLR4_0_PCIE_VENDOR_SPECIFIC_HDR__VSEC_REV__SHIFT 0x10 |
|---|
| 74392 | #define BIFPLR4_0_PCIE_VENDOR_SPECIFIC_HDR__VSEC_LENGTH__SHIFT 0x14 |
|---|
| 74393 | #define BIFPLR4_0_PCIE_VENDOR_SPECIFIC_HDR__VSEC_ID_MASK 0x0000FFFFL |
|---|
| 74394 | #define BIFPLR4_0_PCIE_VENDOR_SPECIFIC_HDR__VSEC_REV_MASK 0x000F0000L |
|---|
| 74395 | #define BIFPLR4_0_PCIE_VENDOR_SPECIFIC_HDR__VSEC_LENGTH_MASK 0xFFF00000L |
|---|
| 74396 | //BIFPLR4_0_PCIE_VENDOR_SPECIFIC1 |
|---|
| 74397 | #define BIFPLR4_0_PCIE_VENDOR_SPECIFIC1__SCRATCH__SHIFT 0x0 |
|---|
| 74398 | #define BIFPLR4_0_PCIE_VENDOR_SPECIFIC1__SCRATCH_MASK 0xFFFFFFFFL |
|---|
| 74399 | //BIFPLR4_0_PCIE_VENDOR_SPECIFIC2 |
|---|
| 74400 | #define BIFPLR4_0_PCIE_VENDOR_SPECIFIC2__SCRATCH__SHIFT 0x0 |
|---|
| 74401 | #define BIFPLR4_0_PCIE_VENDOR_SPECIFIC2__SCRATCH_MASK 0xFFFFFFFFL |
|---|
| 74402 | //BIFPLR4_0_PCIE_VC_ENH_CAP_LIST |
|---|
| 74403 | #define BIFPLR4_0_PCIE_VC_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 74404 | #define BIFPLR4_0_PCIE_VC_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 74405 | #define BIFPLR4_0_PCIE_VC_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 74406 | #define BIFPLR4_0_PCIE_VC_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 74407 | #define BIFPLR4_0_PCIE_VC_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 74408 | #define BIFPLR4_0_PCIE_VC_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 74409 | //BIFPLR4_0_PCIE_PORT_VC_CAP_REG1 |
|---|
| 74410 | #define BIFPLR4_0_PCIE_PORT_VC_CAP_REG1__EXT_VC_COUNT__SHIFT 0x0 |
|---|
| 74411 | #define BIFPLR4_0_PCIE_PORT_VC_CAP_REG1__LOW_PRIORITY_EXT_VC_COUNT__SHIFT 0x4 |
|---|
| 74412 | #define BIFPLR4_0_PCIE_PORT_VC_CAP_REG1__REF_CLK__SHIFT 0x8 |
|---|
| 74413 | #define BIFPLR4_0_PCIE_PORT_VC_CAP_REG1__PORT_ARB_TABLE_ENTRY_SIZE__SHIFT 0xa |
|---|
| 74414 | #define BIFPLR4_0_PCIE_PORT_VC_CAP_REG1__EXT_VC_COUNT_MASK 0x00000007L |
|---|
| 74415 | #define BIFPLR4_0_PCIE_PORT_VC_CAP_REG1__LOW_PRIORITY_EXT_VC_COUNT_MASK 0x00000070L |
|---|
| 74416 | #define BIFPLR4_0_PCIE_PORT_VC_CAP_REG1__REF_CLK_MASK 0x00000300L |
|---|
| 74417 | #define BIFPLR4_0_PCIE_PORT_VC_CAP_REG1__PORT_ARB_TABLE_ENTRY_SIZE_MASK 0x00000C00L |
|---|
| 74418 | //BIFPLR4_0_PCIE_PORT_VC_CAP_REG2 |
|---|
| 74419 | #define BIFPLR4_0_PCIE_PORT_VC_CAP_REG2__VC_ARB_CAP__SHIFT 0x0 |
|---|
| 74420 | #define BIFPLR4_0_PCIE_PORT_VC_CAP_REG2__VC_ARB_TABLE_OFFSET__SHIFT 0x18 |
|---|
| 74421 | #define BIFPLR4_0_PCIE_PORT_VC_CAP_REG2__VC_ARB_CAP_MASK 0x000000FFL |
|---|
| 74422 | #define BIFPLR4_0_PCIE_PORT_VC_CAP_REG2__VC_ARB_TABLE_OFFSET_MASK 0xFF000000L |
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|---|
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| 74498 | //BIFPLR4_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST |
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| 74502 | #define BIFPLR4_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 74503 | #define BIFPLR4_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
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| 74504 | #define BIFPLR4_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
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|---|
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|---|
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|---|
| 74517 | #define BIFPLR4_0_PCIE_UNCORR_ERR_STATUS__ACS_VIOLATION_STATUS__SHIFT 0x15 |
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|---|
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|---|
| 74520 | #define BIFPLR4_0_PCIE_UNCORR_ERR_STATUS__ATOMICOP_EGRESS_BLOCKED_STATUS__SHIFT 0x18 |
|---|
| 74521 | #define BIFPLR4_0_PCIE_UNCORR_ERR_STATUS__TLP_PREFIX_BLOCKED_ERR_STATUS__SHIFT 0x19 |
|---|
| 74522 | #define BIFPLR4_0_PCIE_UNCORR_ERR_STATUS__POISONED_TLP_EGRESS_BLOCKED_STATUS__SHIFT 0x1a |
|---|
| 74523 | #define BIFPLR4_0_PCIE_UNCORR_ERR_STATUS__DLP_ERR_STATUS_MASK 0x00000010L |
|---|
| 74524 | #define BIFPLR4_0_PCIE_UNCORR_ERR_STATUS__SURPDN_ERR_STATUS_MASK 0x00000020L |
|---|
| 74525 | #define BIFPLR4_0_PCIE_UNCORR_ERR_STATUS__PSN_ERR_STATUS_MASK 0x00001000L |
|---|
| 74526 | #define BIFPLR4_0_PCIE_UNCORR_ERR_STATUS__FC_ERR_STATUS_MASK 0x00002000L |
|---|
| 74527 | #define BIFPLR4_0_PCIE_UNCORR_ERR_STATUS__CPL_TIMEOUT_STATUS_MASK 0x00004000L |
|---|
| 74528 | #define BIFPLR4_0_PCIE_UNCORR_ERR_STATUS__CPL_ABORT_ERR_STATUS_MASK 0x00008000L |
|---|
| 74529 | #define BIFPLR4_0_PCIE_UNCORR_ERR_STATUS__UNEXP_CPL_STATUS_MASK 0x00010000L |
|---|
| 74530 | #define BIFPLR4_0_PCIE_UNCORR_ERR_STATUS__RCV_OVFL_STATUS_MASK 0x00020000L |
|---|
| 74531 | #define BIFPLR4_0_PCIE_UNCORR_ERR_STATUS__MAL_TLP_STATUS_MASK 0x00040000L |
|---|
| 74532 | #define BIFPLR4_0_PCIE_UNCORR_ERR_STATUS__ECRC_ERR_STATUS_MASK 0x00080000L |
|---|
| 74533 | #define BIFPLR4_0_PCIE_UNCORR_ERR_STATUS__UNSUPP_REQ_ERR_STATUS_MASK 0x00100000L |
|---|
| 74534 | #define BIFPLR4_0_PCIE_UNCORR_ERR_STATUS__ACS_VIOLATION_STATUS_MASK 0x00200000L |
|---|
| 74535 | #define BIFPLR4_0_PCIE_UNCORR_ERR_STATUS__UNCORR_INT_ERR_STATUS_MASK 0x00400000L |
|---|
| 74536 | #define BIFPLR4_0_PCIE_UNCORR_ERR_STATUS__MC_BLOCKED_TLP_STATUS_MASK 0x00800000L |
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| 74537 | #define BIFPLR4_0_PCIE_UNCORR_ERR_STATUS__ATOMICOP_EGRESS_BLOCKED_STATUS_MASK 0x01000000L |
|---|
| 74538 | #define BIFPLR4_0_PCIE_UNCORR_ERR_STATUS__TLP_PREFIX_BLOCKED_ERR_STATUS_MASK 0x02000000L |
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| 74539 | #define BIFPLR4_0_PCIE_UNCORR_ERR_STATUS__POISONED_TLP_EGRESS_BLOCKED_STATUS_MASK 0x04000000L |
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| 74540 | //BIFPLR4_0_PCIE_UNCORR_ERR_MASK |
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| 74541 | #define BIFPLR4_0_PCIE_UNCORR_ERR_MASK__DLP_ERR_MASK__SHIFT 0x4 |
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| 74554 | #define BIFPLR4_0_PCIE_UNCORR_ERR_MASK__MC_BLOCKED_TLP_MASK__SHIFT 0x17 |
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| 74555 | #define BIFPLR4_0_PCIE_UNCORR_ERR_MASK__ATOMICOP_EGRESS_BLOCKED_MASK__SHIFT 0x18 |
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| 74557 | #define BIFPLR4_0_PCIE_UNCORR_ERR_MASK__POISONED_TLP_EGRESS_BLOCKED_MASK__SHIFT 0x1a |
|---|
| 74558 | #define BIFPLR4_0_PCIE_UNCORR_ERR_MASK__DLP_ERR_MASK_MASK 0x00000010L |
|---|
| 74559 | #define BIFPLR4_0_PCIE_UNCORR_ERR_MASK__SURPDN_ERR_MASK_MASK 0x00000020L |
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| 74560 | #define BIFPLR4_0_PCIE_UNCORR_ERR_MASK__PSN_ERR_MASK_MASK 0x00001000L |
|---|
| 74561 | #define BIFPLR4_0_PCIE_UNCORR_ERR_MASK__FC_ERR_MASK_MASK 0x00002000L |
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| 74562 | #define BIFPLR4_0_PCIE_UNCORR_ERR_MASK__CPL_TIMEOUT_MASK_MASK 0x00004000L |
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| 74563 | #define BIFPLR4_0_PCIE_UNCORR_ERR_MASK__CPL_ABORT_ERR_MASK_MASK 0x00008000L |
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| 74564 | #define BIFPLR4_0_PCIE_UNCORR_ERR_MASK__UNEXP_CPL_MASK_MASK 0x00010000L |
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| 74565 | #define BIFPLR4_0_PCIE_UNCORR_ERR_MASK__RCV_OVFL_MASK_MASK 0x00020000L |
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| 74566 | #define BIFPLR4_0_PCIE_UNCORR_ERR_MASK__MAL_TLP_MASK_MASK 0x00040000L |
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| 74567 | #define BIFPLR4_0_PCIE_UNCORR_ERR_MASK__ECRC_ERR_MASK_MASK 0x00080000L |
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| 74568 | #define BIFPLR4_0_PCIE_UNCORR_ERR_MASK__UNSUPP_REQ_ERR_MASK_MASK 0x00100000L |
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| 74569 | #define BIFPLR4_0_PCIE_UNCORR_ERR_MASK__ACS_VIOLATION_MASK_MASK 0x00200000L |
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| 74570 | #define BIFPLR4_0_PCIE_UNCORR_ERR_MASK__UNCORR_INT_ERR_MASK_MASK 0x00400000L |
|---|
| 74571 | #define BIFPLR4_0_PCIE_UNCORR_ERR_MASK__MC_BLOCKED_TLP_MASK_MASK 0x00800000L |
|---|
| 74572 | #define BIFPLR4_0_PCIE_UNCORR_ERR_MASK__ATOMICOP_EGRESS_BLOCKED_MASK_MASK 0x01000000L |
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| 74573 | #define BIFPLR4_0_PCIE_UNCORR_ERR_MASK__TLP_PREFIX_BLOCKED_ERR_MASK_MASK 0x02000000L |
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| 74574 | #define BIFPLR4_0_PCIE_UNCORR_ERR_MASK__POISONED_TLP_EGRESS_BLOCKED_MASK_MASK 0x04000000L |
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| 74575 | //BIFPLR4_0_PCIE_UNCORR_ERR_SEVERITY |
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| 74580 | #define BIFPLR4_0_PCIE_UNCORR_ERR_SEVERITY__CPL_TIMEOUT_SEVERITY__SHIFT 0xe |
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| 74584 | #define BIFPLR4_0_PCIE_UNCORR_ERR_SEVERITY__MAL_TLP_SEVERITY__SHIFT 0x12 |
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| 74585 | #define BIFPLR4_0_PCIE_UNCORR_ERR_SEVERITY__ECRC_ERR_SEVERITY__SHIFT 0x13 |
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| 74652 | #define BIFPLR4_0_PCIE_ADV_ERR_CAP_CNTL__TLP_PREFIX_LOG_PRESENT__SHIFT 0xb |
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| 74655 | #define BIFPLR4_0_PCIE_ADV_ERR_CAP_CNTL__ECRC_GEN_CAP_MASK 0x00000020L |
|---|
| 74656 | #define BIFPLR4_0_PCIE_ADV_ERR_CAP_CNTL__ECRC_GEN_EN_MASK 0x00000040L |
|---|
| 74657 | #define BIFPLR4_0_PCIE_ADV_ERR_CAP_CNTL__ECRC_CHECK_CAP_MASK 0x00000080L |
|---|
| 74658 | #define BIFPLR4_0_PCIE_ADV_ERR_CAP_CNTL__ECRC_CHECK_EN_MASK 0x00000100L |
|---|
| 74659 | #define BIFPLR4_0_PCIE_ADV_ERR_CAP_CNTL__MULTI_HDR_RECD_CAP_MASK 0x00000200L |
|---|
| 74660 | #define BIFPLR4_0_PCIE_ADV_ERR_CAP_CNTL__MULTI_HDR_RECD_EN_MASK 0x00000400L |
|---|
| 74661 | #define BIFPLR4_0_PCIE_ADV_ERR_CAP_CNTL__TLP_PREFIX_LOG_PRESENT_MASK 0x00000800L |
|---|
| 74662 | #define BIFPLR4_0_PCIE_ADV_ERR_CAP_CNTL__COMPLETION_TIMEOUT_LOG_CAPABLE_MASK 0x00001000L |
|---|
| 74663 | //BIFPLR4_0_PCIE_HDR_LOG0 |
|---|
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| 74665 | #define BIFPLR4_0_PCIE_HDR_LOG0__TLP_HDR_MASK 0xFFFFFFFFL |
|---|
| 74666 | //BIFPLR4_0_PCIE_HDR_LOG1 |
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| 74667 | #define BIFPLR4_0_PCIE_HDR_LOG1__TLP_HDR__SHIFT 0x0 |
|---|
| 74668 | #define BIFPLR4_0_PCIE_HDR_LOG1__TLP_HDR_MASK 0xFFFFFFFFL |
|---|
| 74669 | //BIFPLR4_0_PCIE_HDR_LOG2 |
|---|
| 74670 | #define BIFPLR4_0_PCIE_HDR_LOG2__TLP_HDR__SHIFT 0x0 |
|---|
| 74671 | #define BIFPLR4_0_PCIE_HDR_LOG2__TLP_HDR_MASK 0xFFFFFFFFL |
|---|
| 74672 | //BIFPLR4_0_PCIE_HDR_LOG3 |
|---|
| 74673 | #define BIFPLR4_0_PCIE_HDR_LOG3__TLP_HDR__SHIFT 0x0 |
|---|
| 74674 | #define BIFPLR4_0_PCIE_HDR_LOG3__TLP_HDR_MASK 0xFFFFFFFFL |
|---|
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| 74676 | #define BIFPLR4_0_PCIE_ROOT_ERR_CMD__CORR_ERR_REP_EN__SHIFT 0x0 |
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|---|
| 74678 | #define BIFPLR4_0_PCIE_ROOT_ERR_CMD__FATAL_ERR_REP_EN__SHIFT 0x2 |
|---|
| 74679 | #define BIFPLR4_0_PCIE_ROOT_ERR_CMD__CORR_ERR_REP_EN_MASK 0x00000001L |
|---|
| 74680 | #define BIFPLR4_0_PCIE_ROOT_ERR_CMD__NONFATAL_ERR_REP_EN_MASK 0x00000002L |
|---|
| 74681 | #define BIFPLR4_0_PCIE_ROOT_ERR_CMD__FATAL_ERR_REP_EN_MASK 0x00000004L |
|---|
| 74682 | //BIFPLR4_0_PCIE_ROOT_ERR_STATUS |
|---|
| 74683 | #define BIFPLR4_0_PCIE_ROOT_ERR_STATUS__ERR_CORR_RCVD__SHIFT 0x0 |
|---|
| 74684 | #define BIFPLR4_0_PCIE_ROOT_ERR_STATUS__MULT_ERR_CORR_RCVD__SHIFT 0x1 |
|---|
| 74685 | #define BIFPLR4_0_PCIE_ROOT_ERR_STATUS__ERR_FATAL_NONFATAL_RCVD__SHIFT 0x2 |
|---|
| 74686 | #define BIFPLR4_0_PCIE_ROOT_ERR_STATUS__MULT_ERR_FATAL_NONFATAL_RCVD__SHIFT 0x3 |
|---|
| 74687 | #define BIFPLR4_0_PCIE_ROOT_ERR_STATUS__FIRST_UNCORRECTABLE_FATAL__SHIFT 0x4 |
|---|
| 74688 | #define BIFPLR4_0_PCIE_ROOT_ERR_STATUS__NONFATAL_ERROR_MSG_RCVD__SHIFT 0x5 |
|---|
| 74689 | #define BIFPLR4_0_PCIE_ROOT_ERR_STATUS__FATAL_ERROR_MSG_RCVD__SHIFT 0x6 |
|---|
| 74690 | #define BIFPLR4_0_PCIE_ROOT_ERR_STATUS__ERR_COR_SUBCLASS__SHIFT 0x7 |
|---|
| 74691 | #define BIFPLR4_0_PCIE_ROOT_ERR_STATUS__ADV_ERR_INT_MSG_NUM__SHIFT 0x1b |
|---|
| 74692 | #define BIFPLR4_0_PCIE_ROOT_ERR_STATUS__ERR_CORR_RCVD_MASK 0x00000001L |
|---|
| 74693 | #define BIFPLR4_0_PCIE_ROOT_ERR_STATUS__MULT_ERR_CORR_RCVD_MASK 0x00000002L |
|---|
| 74694 | #define BIFPLR4_0_PCIE_ROOT_ERR_STATUS__ERR_FATAL_NONFATAL_RCVD_MASK 0x00000004L |
|---|
| 74695 | #define BIFPLR4_0_PCIE_ROOT_ERR_STATUS__MULT_ERR_FATAL_NONFATAL_RCVD_MASK 0x00000008L |
|---|
| 74696 | #define BIFPLR4_0_PCIE_ROOT_ERR_STATUS__FIRST_UNCORRECTABLE_FATAL_MASK 0x00000010L |
|---|
| 74697 | #define BIFPLR4_0_PCIE_ROOT_ERR_STATUS__NONFATAL_ERROR_MSG_RCVD_MASK 0x00000020L |
|---|
| 74698 | #define BIFPLR4_0_PCIE_ROOT_ERR_STATUS__FATAL_ERROR_MSG_RCVD_MASK 0x00000040L |
|---|
| 74699 | #define BIFPLR4_0_PCIE_ROOT_ERR_STATUS__ERR_COR_SUBCLASS_MASK 0x00000180L |
|---|
| 74700 | #define BIFPLR4_0_PCIE_ROOT_ERR_STATUS__ADV_ERR_INT_MSG_NUM_MASK 0xF8000000L |
|---|
| 74701 | //BIFPLR4_0_PCIE_ERR_SRC_ID |
|---|
| 74702 | #define BIFPLR4_0_PCIE_ERR_SRC_ID__ERR_CORR_SRC_ID__SHIFT 0x0 |
|---|
| 74703 | #define BIFPLR4_0_PCIE_ERR_SRC_ID__ERR_FATAL_NONFATAL_SRC_ID__SHIFT 0x10 |
|---|
| 74704 | #define BIFPLR4_0_PCIE_ERR_SRC_ID__ERR_CORR_SRC_ID_MASK 0x0000FFFFL |
|---|
| 74705 | #define BIFPLR4_0_PCIE_ERR_SRC_ID__ERR_FATAL_NONFATAL_SRC_ID_MASK 0xFFFF0000L |
|---|
| 74706 | //BIFPLR4_0_PCIE_TLP_PREFIX_LOG0 |
|---|
| 74707 | #define BIFPLR4_0_PCIE_TLP_PREFIX_LOG0__TLP_PREFIX__SHIFT 0x0 |
|---|
| 74708 | #define BIFPLR4_0_PCIE_TLP_PREFIX_LOG0__TLP_PREFIX_MASK 0xFFFFFFFFL |
|---|
| 74709 | //BIFPLR4_0_PCIE_TLP_PREFIX_LOG1 |
|---|
| 74710 | #define BIFPLR4_0_PCIE_TLP_PREFIX_LOG1__TLP_PREFIX__SHIFT 0x0 |
|---|
| 74711 | #define BIFPLR4_0_PCIE_TLP_PREFIX_LOG1__TLP_PREFIX_MASK 0xFFFFFFFFL |
|---|
| 74712 | //BIFPLR4_0_PCIE_TLP_PREFIX_LOG2 |
|---|
| 74713 | #define BIFPLR4_0_PCIE_TLP_PREFIX_LOG2__TLP_PREFIX__SHIFT 0x0 |
|---|
| 74714 | #define BIFPLR4_0_PCIE_TLP_PREFIX_LOG2__TLP_PREFIX_MASK 0xFFFFFFFFL |
|---|
| 74715 | //BIFPLR4_0_PCIE_TLP_PREFIX_LOG3 |
|---|
| 74716 | #define BIFPLR4_0_PCIE_TLP_PREFIX_LOG3__TLP_PREFIX__SHIFT 0x0 |
|---|
| 74717 | #define BIFPLR4_0_PCIE_TLP_PREFIX_LOG3__TLP_PREFIX_MASK 0xFFFFFFFFL |
|---|
| 74718 | //BIFPLR4_0_PCIE_SECONDARY_ENH_CAP_LIST |
|---|
| 74719 | #define BIFPLR4_0_PCIE_SECONDARY_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 74720 | #define BIFPLR4_0_PCIE_SECONDARY_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 74721 | #define BIFPLR4_0_PCIE_SECONDARY_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 74722 | #define BIFPLR4_0_PCIE_SECONDARY_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 74723 | #define BIFPLR4_0_PCIE_SECONDARY_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 74724 | #define BIFPLR4_0_PCIE_SECONDARY_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 74725 | //BIFPLR4_0_PCIE_LINK_CNTL3 |
|---|
| 74726 | #define BIFPLR4_0_PCIE_LINK_CNTL3__PERFORM_EQUALIZATION__SHIFT 0x0 |
|---|
| 74727 | #define BIFPLR4_0_PCIE_LINK_CNTL3__LINK_EQUALIZATION_REQ_INT_EN__SHIFT 0x1 |
|---|
| 74728 | #define BIFPLR4_0_PCIE_LINK_CNTL3__ENABLE_LOWER_SKP_OS_GEN__SHIFT 0x9 |
|---|
| 74729 | #define BIFPLR4_0_PCIE_LINK_CNTL3__PERFORM_EQUALIZATION_MASK 0x00000001L |
|---|
| 74730 | #define BIFPLR4_0_PCIE_LINK_CNTL3__LINK_EQUALIZATION_REQ_INT_EN_MASK 0x00000002L |
|---|
| 74731 | #define BIFPLR4_0_PCIE_LINK_CNTL3__ENABLE_LOWER_SKP_OS_GEN_MASK 0x0000FE00L |
|---|
| 74732 | //BIFPLR4_0_PCIE_LANE_ERROR_STATUS |
|---|
| 74733 | #define BIFPLR4_0_PCIE_LANE_ERROR_STATUS__LANE_ERROR_STATUS_BITS__SHIFT 0x0 |
|---|
| 74734 | #define BIFPLR4_0_PCIE_LANE_ERROR_STATUS__LANE_ERROR_STATUS_BITS_MASK 0x0000FFFFL |
|---|
| 74735 | //BIFPLR4_0_PCIE_LANE_0_EQUALIZATION_CNTL |
|---|
| 74736 | #define BIFPLR4_0_PCIE_LANE_0_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET__SHIFT 0x0 |
|---|
| 74737 | #define BIFPLR4_0_PCIE_LANE_0_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT__SHIFT 0x4 |
|---|
| 74738 | #define BIFPLR4_0_PCIE_LANE_0_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET__SHIFT 0x8 |
|---|
| 74739 | #define BIFPLR4_0_PCIE_LANE_0_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT__SHIFT 0xc |
|---|
| 74740 | #define BIFPLR4_0_PCIE_LANE_0_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET_MASK 0x000FL |
|---|
| 74741 | #define BIFPLR4_0_PCIE_LANE_0_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT_MASK 0x0070L |
|---|
| 74742 | #define BIFPLR4_0_PCIE_LANE_0_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET_MASK 0x0F00L |
|---|
| 74743 | #define BIFPLR4_0_PCIE_LANE_0_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT_MASK 0x7000L |
|---|
| 74744 | //BIFPLR4_0_PCIE_LANE_1_EQUALIZATION_CNTL |
|---|
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|---|
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| 74859 | #define BIFPLR4_0_PCIE_LANE_13_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET_MASK 0x0F00L |
|---|
| 74860 | #define BIFPLR4_0_PCIE_LANE_13_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT_MASK 0x7000L |
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| 74863 | #define BIFPLR4_0_PCIE_LANE_14_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT__SHIFT 0x4 |
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| 74865 | #define BIFPLR4_0_PCIE_LANE_14_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT__SHIFT 0xc |
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| 74866 | #define BIFPLR4_0_PCIE_LANE_14_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET_MASK 0x000FL |
|---|
| 74867 | #define BIFPLR4_0_PCIE_LANE_14_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT_MASK 0x0070L |
|---|
| 74868 | #define BIFPLR4_0_PCIE_LANE_14_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET_MASK 0x0F00L |
|---|
| 74869 | #define BIFPLR4_0_PCIE_LANE_14_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT_MASK 0x7000L |
|---|
| 74870 | //BIFPLR4_0_PCIE_LANE_15_EQUALIZATION_CNTL |
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| 74871 | #define BIFPLR4_0_PCIE_LANE_15_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET__SHIFT 0x0 |
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| 74872 | #define BIFPLR4_0_PCIE_LANE_15_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT__SHIFT 0x4 |
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| 74873 | #define BIFPLR4_0_PCIE_LANE_15_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET__SHIFT 0x8 |
|---|
| 74874 | #define BIFPLR4_0_PCIE_LANE_15_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT__SHIFT 0xc |
|---|
| 74875 | #define BIFPLR4_0_PCIE_LANE_15_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET_MASK 0x000FL |
|---|
| 74876 | #define BIFPLR4_0_PCIE_LANE_15_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT_MASK 0x0070L |
|---|
| 74877 | #define BIFPLR4_0_PCIE_LANE_15_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET_MASK 0x0F00L |
|---|
| 74878 | #define BIFPLR4_0_PCIE_LANE_15_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT_MASK 0x7000L |
|---|
| 74879 | //BIFPLR4_0_PCIE_ACS_ENH_CAP_LIST |
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| 74880 | #define BIFPLR4_0_PCIE_ACS_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
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| 74881 | #define BIFPLR4_0_PCIE_ACS_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
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| 74882 | #define BIFPLR4_0_PCIE_ACS_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 74883 | #define BIFPLR4_0_PCIE_ACS_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 74884 | #define BIFPLR4_0_PCIE_ACS_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 74885 | #define BIFPLR4_0_PCIE_ACS_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 74886 | //BIFPLR4_0_PCIE_ACS_CAP |
|---|
| 74887 | #define BIFPLR4_0_PCIE_ACS_CAP__SOURCE_VALIDATION__SHIFT 0x0 |
|---|
| 74888 | #define BIFPLR4_0_PCIE_ACS_CAP__TRANSLATION_BLOCKING__SHIFT 0x1 |
|---|
| 74889 | #define BIFPLR4_0_PCIE_ACS_CAP__P2P_REQUEST_REDIRECT__SHIFT 0x2 |
|---|
| 74890 | #define BIFPLR4_0_PCIE_ACS_CAP__P2P_COMPLETION_REDIRECT__SHIFT 0x3 |
|---|
| 74891 | #define BIFPLR4_0_PCIE_ACS_CAP__UPSTREAM_FORWARDING__SHIFT 0x4 |
|---|
| 74892 | #define BIFPLR4_0_PCIE_ACS_CAP__P2P_EGRESS_CONTROL__SHIFT 0x5 |
|---|
| 74893 | #define BIFPLR4_0_PCIE_ACS_CAP__DIRECT_TRANSLATED_P2P__SHIFT 0x6 |
|---|
| 74894 | #define BIFPLR4_0_PCIE_ACS_CAP__ENHANCED_CAPABILITY__SHIFT 0x7 |
|---|
| 74895 | #define BIFPLR4_0_PCIE_ACS_CAP__EGRESS_CONTROL_VECTOR_SIZE__SHIFT 0x8 |
|---|
| 74896 | #define BIFPLR4_0_PCIE_ACS_CAP__SOURCE_VALIDATION_MASK 0x0001L |
|---|
| 74897 | #define BIFPLR4_0_PCIE_ACS_CAP__TRANSLATION_BLOCKING_MASK 0x0002L |
|---|
| 74898 | #define BIFPLR4_0_PCIE_ACS_CAP__P2P_REQUEST_REDIRECT_MASK 0x0004L |
|---|
| 74899 | #define BIFPLR4_0_PCIE_ACS_CAP__P2P_COMPLETION_REDIRECT_MASK 0x0008L |
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| 74900 | #define BIFPLR4_0_PCIE_ACS_CAP__UPSTREAM_FORWARDING_MASK 0x0010L |
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| 74901 | #define BIFPLR4_0_PCIE_ACS_CAP__P2P_EGRESS_CONTROL_MASK 0x0020L |
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| 74902 | #define BIFPLR4_0_PCIE_ACS_CAP__DIRECT_TRANSLATED_P2P_MASK 0x0040L |
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| 74903 | #define BIFPLR4_0_PCIE_ACS_CAP__ENHANCED_CAPABILITY_MASK 0x0080L |
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| 74904 | #define BIFPLR4_0_PCIE_ACS_CAP__EGRESS_CONTROL_VECTOR_SIZE_MASK 0xFF00L |
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|---|
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|---|
| 74911 | #define BIFPLR4_0_PCIE_ACS_CNTL__P2P_EGRESS_CONTROL_EN__SHIFT 0x5 |
|---|
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| 74922 | #define BIFPLR4_0_PCIE_ACS_CNTL__P2P_EGRESS_CONTROL_EN_MASK 0x0020L |
|---|
| 74923 | #define BIFPLR4_0_PCIE_ACS_CNTL__DIRECT_TRANSLATED_P2P_EN_MASK 0x0040L |
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| 74924 | #define BIFPLR4_0_PCIE_ACS_CNTL__IO_REQUEST_BLOCKING_EN_MASK 0x0080L |
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| 74925 | #define BIFPLR4_0_PCIE_ACS_CNTL__DSP_MEMORY_TARGET_ACCESS_CNTL_MASK 0x0300L |
|---|
| 74926 | #define BIFPLR4_0_PCIE_ACS_CNTL__USP_MEMORY_TARGET_ACCESS_CNTL_MASK 0x0C00L |
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| 74927 | #define BIFPLR4_0_PCIE_ACS_CNTL__UNCLAIMED_REQUEST_REDIRECT_CNTL_MASK 0x1000L |
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|---|
| 74934 | #define BIFPLR4_0_PCIE_MC_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
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| 74941 | #define BIFPLR4_0_PCIE_MC_CAP__MC_ECRC_REGEN_SUPP_MASK 0x8000L |
|---|
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|---|
| 74945 | #define BIFPLR4_0_PCIE_MC_CNTL__MC_NUM_GROUP_MASK 0x003FL |
|---|
| 74946 | #define BIFPLR4_0_PCIE_MC_CNTL__MC_ENABLE_MASK 0x8000L |
|---|
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|---|
| 74950 | #define BIFPLR4_0_PCIE_MC_ADDR0__MC_INDEX_POS_MASK 0x0000003FL |
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| 74951 | #define BIFPLR4_0_PCIE_MC_ADDR0__MC_BASE_ADDR_0_MASK 0xFFFFF000L |
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| 74957 | #define BIFPLR4_0_PCIE_MC_RCV0__MC_RECEIVE_0_MASK 0xFFFFFFFFL |
|---|
| 74958 | //BIFPLR4_0_PCIE_MC_RCV1 |
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| 74959 | #define BIFPLR4_0_PCIE_MC_RCV1__MC_RECEIVE_1__SHIFT 0x0 |
|---|
| 74960 | #define BIFPLR4_0_PCIE_MC_RCV1__MC_RECEIVE_1_MASK 0xFFFFFFFFL |
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| 74961 | //BIFPLR4_0_PCIE_MC_BLOCK_ALL0 |
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| 74963 | #define BIFPLR4_0_PCIE_MC_BLOCK_ALL0__MC_BLOCK_ALL_0_MASK 0xFFFFFFFFL |
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| 74964 | //BIFPLR4_0_PCIE_MC_BLOCK_ALL1 |
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| 74966 | #define BIFPLR4_0_PCIE_MC_BLOCK_ALL1__MC_BLOCK_ALL_1_MASK 0xFFFFFFFFL |
|---|
| 74967 | //BIFPLR4_0_PCIE_MC_BLOCK_UNTRANSLATED_0 |
|---|
| 74968 | #define BIFPLR4_0_PCIE_MC_BLOCK_UNTRANSLATED_0__MC_BLOCK_UNTRANSLATED_0__SHIFT 0x0 |
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| 74969 | #define BIFPLR4_0_PCIE_MC_BLOCK_UNTRANSLATED_0__MC_BLOCK_UNTRANSLATED_0_MASK 0xFFFFFFFFL |
|---|
| 74970 | //BIFPLR4_0_PCIE_MC_BLOCK_UNTRANSLATED_1 |
|---|
| 74971 | #define BIFPLR4_0_PCIE_MC_BLOCK_UNTRANSLATED_1__MC_BLOCK_UNTRANSLATED_1__SHIFT 0x0 |
|---|
| 74972 | #define BIFPLR4_0_PCIE_MC_BLOCK_UNTRANSLATED_1__MC_BLOCK_UNTRANSLATED_1_MASK 0xFFFFFFFFL |
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| 74973 | //BIFPLR4_0_PCIE_MC_OVERLAY_BAR0 |
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| 74974 | #define BIFPLR4_0_PCIE_MC_OVERLAY_BAR0__MC_OVERLAY_SIZE__SHIFT 0x0 |
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|---|
| 74976 | #define BIFPLR4_0_PCIE_MC_OVERLAY_BAR0__MC_OVERLAY_SIZE_MASK 0x0000003FL |
|---|
| 74977 | #define BIFPLR4_0_PCIE_MC_OVERLAY_BAR0__MC_OVERLAY_BAR_0_MASK 0xFFFFFFC0L |
|---|
| 74978 | //BIFPLR4_0_PCIE_MC_OVERLAY_BAR1 |
|---|
| 74979 | #define BIFPLR4_0_PCIE_MC_OVERLAY_BAR1__MC_OVERLAY_BAR_1__SHIFT 0x0 |
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| 74980 | #define BIFPLR4_0_PCIE_MC_OVERLAY_BAR1__MC_OVERLAY_BAR_1_MASK 0xFFFFFFFFL |
|---|
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|---|
| 74985 | #define BIFPLR4_0_PCIE_L1_PM_SUB_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
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|---|
| 74987 | #define BIFPLR4_0_PCIE_L1_PM_SUB_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 74988 | //BIFPLR4_0_PCIE_L1_PM_SUB_CAP |
|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
| 74996 | #define BIFPLR4_0_PCIE_L1_PM_SUB_CAP__PORT_T_POWER_ON_SCALE__SHIFT 0x10 |
|---|
| 74997 | #define BIFPLR4_0_PCIE_L1_PM_SUB_CAP__PORT_T_POWER_ON_VALUE__SHIFT 0x13 |
|---|
| 74998 | #define BIFPLR4_0_PCIE_L1_PM_SUB_CAP__PCI_PM_L1_2_SUPPORTED_MASK 0x00000001L |
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|---|
| 75000 | #define BIFPLR4_0_PCIE_L1_PM_SUB_CAP__ASPM_L1_2_SUPPORTED_MASK 0x00000004L |
|---|
| 75001 | #define BIFPLR4_0_PCIE_L1_PM_SUB_CAP__ASPM_L1_1_SUPPORTED_MASK 0x00000008L |
|---|
| 75002 | #define BIFPLR4_0_PCIE_L1_PM_SUB_CAP__L1_PM_SUB_SUPPORTED_MASK 0x00000010L |
|---|
| 75003 | #define BIFPLR4_0_PCIE_L1_PM_SUB_CAP__LINK_ACTIVATION_SUPPORTED_MASK 0x00000020L |
|---|
| 75004 | #define BIFPLR4_0_PCIE_L1_PM_SUB_CAP__PORT_CM_RESTORE_TIME_MASK 0x0000FF00L |
|---|
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|---|
| 75006 | #define BIFPLR4_0_PCIE_L1_PM_SUB_CAP__PORT_T_POWER_ON_VALUE_MASK 0x00F80000L |
|---|
| 75007 | //BIFPLR4_0_PCIE_L1_PM_SUB_CNTL |
|---|
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|---|
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|---|
| 75010 | #define BIFPLR4_0_PCIE_L1_PM_SUB_CNTL__ASPM_L1_2_EN__SHIFT 0x2 |
|---|
| 75011 | #define BIFPLR4_0_PCIE_L1_PM_SUB_CNTL__ASPM_L1_1_EN__SHIFT 0x3 |
|---|
| 75012 | #define BIFPLR4_0_PCIE_L1_PM_SUB_CNTL__LINK_ACTIVATION_INTERRUPT_EN__SHIFT 0x4 |
|---|
| 75013 | #define BIFPLR4_0_PCIE_L1_PM_SUB_CNTL__LINK_ACTIVATION_CNTL__SHIFT 0x5 |
|---|
| 75014 | #define BIFPLR4_0_PCIE_L1_PM_SUB_CNTL__COMMON_MODE_RESTORE_TIME__SHIFT 0x8 |
|---|
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|---|
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|---|
| 75017 | #define BIFPLR4_0_PCIE_L1_PM_SUB_CNTL__PCI_PM_L1_2_EN_MASK 0x00000001L |
|---|
| 75018 | #define BIFPLR4_0_PCIE_L1_PM_SUB_CNTL__PCI_PM_L1_1_EN_MASK 0x00000002L |
|---|
| 75019 | #define BIFPLR4_0_PCIE_L1_PM_SUB_CNTL__ASPM_L1_2_EN_MASK 0x00000004L |
|---|
| 75020 | #define BIFPLR4_0_PCIE_L1_PM_SUB_CNTL__ASPM_L1_1_EN_MASK 0x00000008L |
|---|
| 75021 | #define BIFPLR4_0_PCIE_L1_PM_SUB_CNTL__LINK_ACTIVATION_INTERRUPT_EN_MASK 0x00000010L |
|---|
| 75022 | #define BIFPLR4_0_PCIE_L1_PM_SUB_CNTL__LINK_ACTIVATION_CNTL_MASK 0x00000020L |
|---|
| 75023 | #define BIFPLR4_0_PCIE_L1_PM_SUB_CNTL__COMMON_MODE_RESTORE_TIME_MASK 0x0000FF00L |
|---|
| 75024 | #define BIFPLR4_0_PCIE_L1_PM_SUB_CNTL__LTR_L1_2_THRESHOLD_VALUE_MASK 0x03FF0000L |
|---|
| 75025 | #define BIFPLR4_0_PCIE_L1_PM_SUB_CNTL__LTR_L1_2_THRESHOLD_SCALE_MASK 0xE0000000L |
|---|
| 75026 | //BIFPLR4_0_PCIE_L1_PM_SUB_CNTL2 |
|---|
| 75027 | #define BIFPLR4_0_PCIE_L1_PM_SUB_CNTL2__T_POWER_ON_SCALE__SHIFT 0x0 |
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| 75028 | #define BIFPLR4_0_PCIE_L1_PM_SUB_CNTL2__T_POWER_ON_VALUE__SHIFT 0x3 |
|---|
| 75029 | #define BIFPLR4_0_PCIE_L1_PM_SUB_CNTL2__T_POWER_ON_SCALE_MASK 0x00000003L |
|---|
| 75030 | #define BIFPLR4_0_PCIE_L1_PM_SUB_CNTL2__T_POWER_ON_VALUE_MASK 0x000000F8L |
|---|
| 75031 | //BIFPLR4_0_PCIE_DPC_ENH_CAP_LIST |
|---|
| 75032 | #define BIFPLR4_0_PCIE_DPC_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 75033 | #define BIFPLR4_0_PCIE_DPC_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 75034 | #define BIFPLR4_0_PCIE_DPC_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 75035 | #define BIFPLR4_0_PCIE_DPC_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 75036 | #define BIFPLR4_0_PCIE_DPC_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 75037 | #define BIFPLR4_0_PCIE_DPC_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 75038 | //BIFPLR4_0_PCIE_DPC_CAP_LIST |
|---|
| 75039 | #define BIFPLR4_0_PCIE_DPC_CAP_LIST__DPC_INTR_MSG_NUM__SHIFT 0x0 |
|---|
| 75040 | #define BIFPLR4_0_PCIE_DPC_CAP_LIST__RP_EXTENSIONS_FOR_DPC__SHIFT 0x5 |
|---|
| 75041 | #define BIFPLR4_0_PCIE_DPC_CAP_LIST__POISONED_TLP_EGRESS_BLOCKING_SUPPORTED__SHIFT 0x6 |
|---|
| 75042 | #define BIFPLR4_0_PCIE_DPC_CAP_LIST__DPC_SOFTWARE_TRIGGERING_SUPPORTED__SHIFT 0x7 |
|---|
| 75043 | #define BIFPLR4_0_PCIE_DPC_CAP_LIST__RP_PIO_LOG_SIZE__SHIFT 0x8 |
|---|
| 75044 | #define BIFPLR4_0_PCIE_DPC_CAP_LIST__DL_ACTIVE_ERR_COR_SIGNALING_SUPPORTED__SHIFT 0xc |
|---|
| 75045 | #define BIFPLR4_0_PCIE_DPC_CAP_LIST__DPC_INTR_MSG_NUM_MASK 0x001FL |
|---|
| 75046 | #define BIFPLR4_0_PCIE_DPC_CAP_LIST__RP_EXTENSIONS_FOR_DPC_MASK 0x0020L |
|---|
| 75047 | #define BIFPLR4_0_PCIE_DPC_CAP_LIST__POISONED_TLP_EGRESS_BLOCKING_SUPPORTED_MASK 0x0040L |
|---|
| 75048 | #define BIFPLR4_0_PCIE_DPC_CAP_LIST__DPC_SOFTWARE_TRIGGERING_SUPPORTED_MASK 0x0080L |
|---|
| 75049 | #define BIFPLR4_0_PCIE_DPC_CAP_LIST__RP_PIO_LOG_SIZE_MASK 0x0F00L |
|---|
| 75050 | #define BIFPLR4_0_PCIE_DPC_CAP_LIST__DL_ACTIVE_ERR_COR_SIGNALING_SUPPORTED_MASK 0x1000L |
|---|
| 75051 | //BIFPLR4_0_PCIE_DPC_CNTL |
|---|
| 75052 | #define BIFPLR4_0_PCIE_DPC_CNTL__DPC_TRIGGER_ENABLE__SHIFT 0x0 |
|---|
| 75053 | #define BIFPLR4_0_PCIE_DPC_CNTL__DPC_COMPLETION_CONTROL__SHIFT 0x2 |
|---|
| 75054 | #define BIFPLR4_0_PCIE_DPC_CNTL__DPC_INTERRUPT_ENABLE__SHIFT 0x3 |
|---|
| 75055 | #define BIFPLR4_0_PCIE_DPC_CNTL__DPC_ERR_COR_ENABLE__SHIFT 0x4 |
|---|
| 75056 | #define BIFPLR4_0_PCIE_DPC_CNTL__POISONED_TLP_EGRESS_BLOCKING_ENABLE__SHIFT 0x5 |
|---|
| 75057 | #define BIFPLR4_0_PCIE_DPC_CNTL__DPC_SOFTWARE_TRIGGER__SHIFT 0x6 |
|---|
| 75058 | #define BIFPLR4_0_PCIE_DPC_CNTL__DL_ACTIVE_ERR_COR_ENABLE__SHIFT 0x7 |
|---|
| 75059 | #define BIFPLR4_0_PCIE_DPC_CNTL__DPC_SIG_SFW_ENABLE__SHIFT 0x8 |
|---|
| 75060 | #define BIFPLR4_0_PCIE_DPC_CNTL__DPC_TRIGGER_ENABLE_MASK 0x0003L |
|---|
| 75061 | #define BIFPLR4_0_PCIE_DPC_CNTL__DPC_COMPLETION_CONTROL_MASK 0x0004L |
|---|
| 75062 | #define BIFPLR4_0_PCIE_DPC_CNTL__DPC_INTERRUPT_ENABLE_MASK 0x0008L |
|---|
| 75063 | #define BIFPLR4_0_PCIE_DPC_CNTL__DPC_ERR_COR_ENABLE_MASK 0x0010L |
|---|
| 75064 | #define BIFPLR4_0_PCIE_DPC_CNTL__POISONED_TLP_EGRESS_BLOCKING_ENABLE_MASK 0x0020L |
|---|
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| 75067 | #define BIFPLR4_0_PCIE_DPC_CNTL__DPC_SIG_SFW_ENABLE_MASK 0x0100L |
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| 75159 | #define BIFPLR4_0_PCIE_RP_PIO_SYSERROR__MEM_CTO_MASK 0x00040000L |
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| 75173 | #define BIFPLR4_0_PCIE_RP_PIO_EXCEPTION__IO_UR_CPL_MASK 0x00000100L |
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| 75174 | #define BIFPLR4_0_PCIE_RP_PIO_EXCEPTION__IO_CA_CPL_MASK 0x00000200L |
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| 75178 | #define BIFPLR4_0_PCIE_RP_PIO_EXCEPTION__MEM_CTO_MASK 0x00040000L |
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| 75188 | //BIFPLR4_0_PCIE_RP_PIO_HDR_LOG3 |
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| 75189 | #define BIFPLR4_0_PCIE_RP_PIO_HDR_LOG3__TLP_HDR__SHIFT 0x0 |
|---|
| 75190 | #define BIFPLR4_0_PCIE_RP_PIO_HDR_LOG3__TLP_HDR_MASK 0xFFFFFFFFL |
|---|
| 75191 | //BIFPLR4_0_PCIE_RP_PIO_PREFIX_LOG0 |
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| 75192 | #define BIFPLR4_0_PCIE_RP_PIO_PREFIX_LOG0__TLP_PREFIX__SHIFT 0x0 |
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| 75193 | #define BIFPLR4_0_PCIE_RP_PIO_PREFIX_LOG0__TLP_PREFIX_MASK 0xFFFFFFFFL |
|---|
| 75194 | //BIFPLR4_0_PCIE_RP_PIO_PREFIX_LOG1 |
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| 75195 | #define BIFPLR4_0_PCIE_RP_PIO_PREFIX_LOG1__TLP_PREFIX__SHIFT 0x0 |
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| 75198 | #define BIFPLR4_0_PCIE_RP_PIO_PREFIX_LOG2__TLP_PREFIX__SHIFT 0x0 |
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| 75199 | #define BIFPLR4_0_PCIE_RP_PIO_PREFIX_LOG2__TLP_PREFIX_MASK 0xFFFFFFFFL |
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| 75200 | //BIFPLR4_0_PCIE_RP_PIO_PREFIX_LOG3 |
|---|
| 75201 | #define BIFPLR4_0_PCIE_RP_PIO_PREFIX_LOG3__TLP_PREFIX__SHIFT 0x0 |
|---|
| 75202 | #define BIFPLR4_0_PCIE_RP_PIO_PREFIX_LOG3__TLP_PREFIX_MASK 0xFFFFFFFFL |
|---|
| 75203 | //BIFPLR4_0_PCIE_ESM_CAP_LIST |
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| 75204 | #define BIFPLR4_0_PCIE_ESM_CAP_LIST__CAP_ID__SHIFT 0x0 |
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| 75207 | #define BIFPLR4_0_PCIE_ESM_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 75208 | #define BIFPLR4_0_PCIE_ESM_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 75209 | #define BIFPLR4_0_PCIE_ESM_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 75210 | //BIFPLR4_0_PCIE_ESM_HEADER_1 |
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|---|
| 75214 | #define 0x0000FFFFL |
|---|
| 75215 | #define 0x000F0000L |
|---|
| 75216 | #define 0xFFF00000L |
|---|
| 75217 | //BIFPLR4_0_PCIE_ESM_HEADER_2 |
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| 75218 | #define 0x0 |
|---|
| 75219 | #define 0xFFFFL |
|---|
| 75220 | //BIFPLR4_0_PCIE_ESM_STATUS |
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| 75221 | #define BIFPLR4_0_PCIE_ESM_STATUS__MIN_TIME_IN_EI_VAL__SHIFT 0x0 |
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| 75222 | #define BIFPLR4_0_PCIE_ESM_STATUS__MIN_TIME_IN_EI_SCALE__SHIFT 0x9 |
|---|
| 75223 | #define BIFPLR4_0_PCIE_ESM_STATUS__MIN_TIME_IN_EI_VAL_MASK 0x01FFL |
|---|
| 75224 | #define BIFPLR4_0_PCIE_ESM_STATUS__MIN_TIME_IN_EI_SCALE_MASK 0x0E00L |
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| 75225 | //BIFPLR4_0_PCIE_ESM_CTRL |
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| 75226 | #define BIFPLR4_0_PCIE_ESM_CTRL__ESM_GEN_3_DATA_RATE__SHIFT 0x0 |
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| 75228 | #define BIFPLR4_0_PCIE_ESM_CTRL__ESM_ENABLED__SHIFT 0xf |
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| 75229 | #define BIFPLR4_0_PCIE_ESM_CTRL__ESM_GEN_3_DATA_RATE_MASK 0x007FL |
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| 75230 | #define BIFPLR4_0_PCIE_ESM_CTRL__ESM_GEN_4_DATA_RATE_MASK 0x7F00L |
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| 75231 | #define BIFPLR4_0_PCIE_ESM_CTRL__ESM_ENABLED_MASK 0x8000L |
|---|
| 75232 | //BIFPLR4_0_PCIE_ESM_CAP_1 |
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| 75233 | #define BIFPLR4_0_PCIE_ESM_CAP_1__ESM_8P0G__SHIFT 0x0 |
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| 75234 | #define BIFPLR4_0_PCIE_ESM_CAP_1__ESM_8P1G__SHIFT 0x1 |
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| 75235 | #define BIFPLR4_0_PCIE_ESM_CAP_1__ESM_8P2G__SHIFT 0x2 |
|---|
| 75236 | #define BIFPLR4_0_PCIE_ESM_CAP_1__ESM_8P3G__SHIFT 0x3 |
|---|
| 75237 | #define BIFPLR4_0_PCIE_ESM_CAP_1__ESM_8P4G__SHIFT 0x4 |
|---|
| 75238 | #define BIFPLR4_0_PCIE_ESM_CAP_1__ESM_8P5G__SHIFT 0x5 |
|---|
| 75239 | #define BIFPLR4_0_PCIE_ESM_CAP_1__ESM_8P6G__SHIFT 0x6 |
|---|
| 75240 | #define BIFPLR4_0_PCIE_ESM_CAP_1__ESM_8P7G__SHIFT 0x7 |
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| 75241 | #define BIFPLR4_0_PCIE_ESM_CAP_1__ESM_8P8G__SHIFT 0x8 |
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| 75242 | #define BIFPLR4_0_PCIE_ESM_CAP_1__ESM_8P9G__SHIFT 0x9 |
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| 76406 | #define BIFP0_0_PCIE_P_PORT_LANE_STATUS__PHY_LINK_WIDTH_MASK 0x0000007EL |
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| 76407 | //BIFP0_0_PCIE_ERR_CNTL |
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|---|
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|---|
| 76422 | #define BIFP0_0_PCIE_ERR_CNTL__AER_PRIV_MASK_BAD_TLP__SHIFT 0x14 |
|---|
| 76423 | #define BIFP0_0_PCIE_ERR_CNTL__ERR_REPORTING_DIS_MASK 0x00000001L |
|---|
| 76424 | #define BIFP0_0_PCIE_ERR_CNTL__STRAP_FIRST_RCVD_ERR_LOG_MASK 0x00000002L |
|---|
| 76425 | #define BIFP0_0_PCIE_ERR_CNTL__RX_DROP_ECRC_FAILURES_MASK 0x00000004L |
|---|
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|---|
| 76427 | #define BIFP0_0_PCIE_ERR_CNTL__RX_GENERATE_POIS_TLP_MASK 0x00000040L |
|---|
| 76428 | #define BIFP0_0_PCIE_ERR_CNTL__RX_GENERATE_ECRC_ERR_MASK 0x00000080L |
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| 76431 | #define BIFP0_0_PCIE_ERR_CNTL__CI_P_SLV_BUF_RD_HALT_STATUS_MASK 0x00004000L |
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| 76432 | #define BIFP0_0_PCIE_ERR_CNTL__CI_NP_SLV_BUF_RD_HALT_STATUS_MASK 0x00008000L |
|---|
| 76433 | #define BIFP0_0_PCIE_ERR_CNTL__CI_SLV_BUF_HALT_RESET_MASK 0x00010000L |
|---|
| 76434 | #define BIFP0_0_PCIE_ERR_CNTL__SEND_ERR_MSG_IMMEDIATELY_MASK 0x00020000L |
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| 76435 | #define BIFP0_0_PCIE_ERR_CNTL__STRAP_POISONED_ADVISORY_NONFATAL_MASK 0x00040000L |
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| 76436 | #define BIFP0_0_PCIE_ERR_CNTL__AER_PRIV_MASK_BAD_DLLP_MASK 0x00080000L |
|---|
| 76437 | #define BIFP0_0_PCIE_ERR_CNTL__AER_PRIV_MASK_BAD_TLP_MASK 0x00100000L |
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|---|
| 76450 | #define BIFP0_0_PCIE_RX_CNTL__RX_IGNORE_IO_UR__SHIFT 0xb |
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|---|
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|---|
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| 76460 | #define BIFP0_0_PCIE_RX_CNTL__RX_IGNORE_CPLPREFIX_ERR__SHIFT 0x17 |
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| 76463 | #define BIFP0_0_PCIE_RX_CNTL__RX_TPH_DIS__SHIFT 0x1a |
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| 76467 | #define BIFP0_0_PCIE_RX_CNTL__DPC_PRIV_TRIGGER_ON_SURPDN_EN__SHIFT 0x1e |
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| 76468 | #define BIFP0_0_PCIE_RX_CNTL__DPC_PRIV_TRIGGER_3_EN__SHIFT 0x1f |
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| 76469 | #define BIFP0_0_PCIE_RX_CNTL__RX_IGNORE_IO_ERR_MASK 0x00000001L |
|---|
| 76470 | #define BIFP0_0_PCIE_RX_CNTL__RX_IGNORE_BE_ERR_MASK 0x00000002L |
|---|
| 76471 | #define BIFP0_0_PCIE_RX_CNTL__RX_IGNORE_MSG_ERR_MASK 0x00000004L |
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| 76472 | #define BIFP0_0_PCIE_RX_CNTL__RX_IGNORE_CRC_ERR_MASK 0x00000008L |
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| 76475 | #define BIFP0_0_PCIE_RX_CNTL__RX_IGNORE_EP_ERR_MASK 0x00000040L |
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| 76480 | #define BIFP0_0_PCIE_RX_CNTL__RX_IGNORE_IO_UR_MASK 0x00000800L |
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| 76481 | #define BIFP0_0_PCIE_RX_CNTL__RX_IGNORE_AT_ERR_MASK 0x00001000L |
|---|
| 76482 | #define BIFP0_0_PCIE_RX_CNTL__RX_NAK_IF_FIFO_FULL_MASK 0x00002000L |
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|---|
| 76487 | #define BIFP0_0_PCIE_RX_CNTL__RX_PCIE_CPL_TIMEOUT_DIS_MASK 0x00100000L |
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| 76488 | #define BIFP0_0_PCIE_RX_CNTL__RX_IGNORE_SHORTPREFIX_ERR_MASK 0x00200000L |
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| 76489 | #define BIFP0_0_PCIE_RX_CNTL__RX_IGNORE_MAXPREFIX_ERR_MASK 0x00400000L |
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| 76490 | #define BIFP0_0_PCIE_RX_CNTL__RX_IGNORE_CPLPREFIX_ERR_MASK 0x00800000L |
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| 76491 | #define BIFP0_0_PCIE_RX_CNTL__RX_IGNORE_INVALIDPASID_ERR_MASK 0x01000000L |
|---|
| 76492 | #define BIFP0_0_PCIE_RX_CNTL__RX_IGNORE_NOT_PASID_UR_MASK 0x02000000L |
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| 76493 | #define BIFP0_0_PCIE_RX_CNTL__RX_TPH_DIS_MASK 0x04000000L |
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| 76494 | #define BIFP0_0_PCIE_RX_CNTL__RX_RCB_FLR_TIMEOUT_DIS_MASK 0x08000000L |
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| 76495 | #define BIFP0_0_PCIE_RX_CNTL__CTO_MASK_PRIV_MASK 0x10000000L |
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| 76496 | #define BIFP0_0_PCIE_RX_CNTL__RX_SWAP_RTRC_TO_BFRC_ENABLE_MASK 0x20000000L |
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| 76560 | #define BIFP0_0_PCIEP_ERROR_INJECT_PHYSICAL__ERROR_INJECT_PL_DESKEW_ERR_MASK 0x00003000L |
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| 76561 | #define BIFP0_0_PCIEP_ERROR_INJECT_PHYSICAL__ERROR_INJECT_PL_8B10B_DISPARITY_ERR_MASK 0x0000C000L |
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| 76564 | #define BIFP0_0_PCIEP_ERROR_INJECT_PHYSICAL__ERROR_INJECT_PL_INV_OS_IDENTIFIER_MASK 0x00300000L |
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| 76577 | #define BIFP0_0_PCIEP_ERROR_INJECT_TRANSACTION__ERROR_INJECT_TL_FLOW_CTL_ERR_MASK 0x00000003L |
|---|
| 76578 | #define BIFP0_0_PCIEP_ERROR_INJECT_TRANSACTION__ERROR_INJECT_TL_REPLAY_NUM_ROLLOVER_MASK 0x0000000CL |
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| 76579 | #define BIFP0_0_PCIEP_ERROR_INJECT_TRANSACTION__ERROR_INJECT_TL_BAD_DLLP_MASK 0x00000030L |
|---|
| 76580 | #define BIFP0_0_PCIEP_ERROR_INJECT_TRANSACTION__ERROR_INJECT_TL_BAD_TLP_MASK 0x000000C0L |
|---|
| 76581 | #define BIFP0_0_PCIEP_ERROR_INJECT_TRANSACTION__ERROR_INJECT_TL_UNSUPPORTED_REQ_MASK 0x00000300L |
|---|
| 76582 | #define BIFP0_0_PCIEP_ERROR_INJECT_TRANSACTION__ERROR_INJECT_TL_ECRC_ERROR_MASK 0x00000C00L |
|---|
| 76583 | #define BIFP0_0_PCIEP_ERROR_INJECT_TRANSACTION__ERROR_INJECT_TL_MALFORMED_TLP_MASK 0x00003000L |
|---|
| 76584 | #define BIFP0_0_PCIEP_ERROR_INJECT_TRANSACTION__ERROR_INJECT_TL_UNEXPECTED_CMPLT_MASK 0x0000C000L |
|---|
| 76585 | #define BIFP0_0_PCIEP_ERROR_INJECT_TRANSACTION__ERROR_INJECT_TL_COMPLETER_ABORT_MASK 0x00030000L |
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| 76586 | #define BIFP0_0_PCIEP_ERROR_INJECT_TRANSACTION__ERROR_INJECT_TL_COMPLETION_TIMEOUT_MASK 0x000C0000L |
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| 76587 | //BIFP0_0_PCIEP_NAK_COUNTER |
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|---|
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| 76591 | #define BIFP0_0_PCIEP_NAK_COUNTER__RX_NUM_NAK_GENERATED_PORT_MASK 0xFFFF0000L |
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| 76592 | //BIFP0_0_PCIE_LC_CNTL |
|---|
| 76593 | #define BIFP0_0_PCIE_LC_CNTL__LC_ADVANCE_SPEED_COMPL_ON_EVERY_COMPL_ENTRY__SHIFT 0x0 |
|---|
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| 76595 | #define BIFP0_0_PCIE_LC_CNTL__LC_RESET_L_IDLE_COUNT_EN__SHIFT 0x2 |
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|---|
| 76597 | #define BIFP0_0_PCIE_LC_CNTL__LC_16X_CLEAR_TX_PIPE__SHIFT 0x4 |
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| 76598 | #define BIFP0_0_PCIE_LC_CNTL__LC_L0S_INACTIVITY__SHIFT 0x8 |
|---|
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|---|
| 76600 | #define BIFP0_0_PCIE_LC_CNTL__LC_PMI_TO_L1_DIS__SHIFT 0x10 |
|---|
| 76601 | #define BIFP0_0_PCIE_LC_CNTL__LC_INC_N_FTS_EN__SHIFT 0x11 |
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|---|
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|---|
| 76606 | #define BIFP0_0_PCIE_LC_CNTL__LC_L1_IMMEDIATE_ACK__SHIFT 0x17 |
|---|
| 76607 | #define BIFP0_0_PCIE_LC_CNTL__LC_ASPM_TO_L1_DIS__SHIFT 0x18 |
|---|
| 76608 | #define BIFP0_0_PCIE_LC_CNTL__LC_DELAY_COUNT__SHIFT 0x19 |
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| 76609 | #define BIFP0_0_PCIE_LC_CNTL__LC_DELAY_L0S_EXIT__SHIFT 0x1b |
|---|
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|---|
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| 76612 | #define BIFP0_0_PCIE_LC_CNTL__LC_ESCAPE_L1L23_EN__SHIFT 0x1e |
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| 76613 | #define BIFP0_0_PCIE_LC_CNTL__LC_GATE_RCVR_IDLE__SHIFT 0x1f |
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| 76614 | #define BIFP0_0_PCIE_LC_CNTL__LC_ADVANCE_SPEED_COMPL_ON_EVERY_COMPL_ENTRY_MASK 0x00000001L |
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|---|
| 76616 | #define BIFP0_0_PCIE_LC_CNTL__LC_RESET_L_IDLE_COUNT_EN_MASK 0x00000004L |
|---|
| 76617 | #define BIFP0_0_PCIE_LC_CNTL__LC_RESET_LINK_MASK 0x00000008L |
|---|
| 76618 | #define BIFP0_0_PCIE_LC_CNTL__LC_16X_CLEAR_TX_PIPE_MASK 0x000000F0L |
|---|
| 76619 | #define BIFP0_0_PCIE_LC_CNTL__LC_L0S_INACTIVITY_MASK 0x00000F00L |
|---|
| 76620 | #define BIFP0_0_PCIE_LC_CNTL__LC_L1_INACTIVITY_MASK 0x0000F000L |
|---|
| 76621 | #define BIFP0_0_PCIE_LC_CNTL__LC_PMI_TO_L1_DIS_MASK 0x00010000L |
|---|
| 76622 | #define BIFP0_0_PCIE_LC_CNTL__LC_INC_N_FTS_EN_MASK 0x00020000L |
|---|
| 76623 | #define BIFP0_0_PCIE_LC_CNTL__LC_LOOK_FOR_IDLE_IN_L1L23_MASK 0x000C0000L |
|---|
| 76624 | #define BIFP0_0_PCIE_LC_CNTL__LC_FACTOR_IN_EXT_SYNC_MASK 0x00100000L |
|---|
| 76625 | #define BIFP0_0_PCIE_LC_CNTL__LC_WAIT_FOR_PM_ACK_DIS_MASK 0x00200000L |
|---|
| 76626 | #define BIFP0_0_PCIE_LC_CNTL__LC_WAKE_FROM_L23_MASK 0x00400000L |
|---|
| 76627 | #define BIFP0_0_PCIE_LC_CNTL__LC_L1_IMMEDIATE_ACK_MASK 0x00800000L |
|---|
| 76628 | #define BIFP0_0_PCIE_LC_CNTL__LC_ASPM_TO_L1_DIS_MASK 0x01000000L |
|---|
| 76629 | #define BIFP0_0_PCIE_LC_CNTL__LC_DELAY_COUNT_MASK 0x06000000L |
|---|
| 76630 | #define BIFP0_0_PCIE_LC_CNTL__LC_DELAY_L0S_EXIT_MASK 0x08000000L |
|---|
| 76631 | #define BIFP0_0_PCIE_LC_CNTL__LC_DELAY_L1_EXIT_MASK 0x10000000L |
|---|
| 76632 | #define BIFP0_0_PCIE_LC_CNTL__LC_EXTEND_WAIT_FOR_EL_IDLE_MASK 0x20000000L |
|---|
| 76633 | #define BIFP0_0_PCIE_LC_CNTL__LC_ESCAPE_L1L23_EN_MASK 0x40000000L |
|---|
| 76634 | #define BIFP0_0_PCIE_LC_CNTL__LC_GATE_RCVR_IDLE_MASK 0x80000000L |
|---|
| 76635 | //BIFP0_0_PCIE_LC_TRAINING_CNTL |
|---|
| 76636 | #define BIFP0_0_PCIE_LC_TRAINING_CNTL__LC_TRAINING_CNTL__SHIFT 0x0 |
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| 76637 | #define BIFP0_0_PCIE_LC_TRAINING_CNTL__LC_COMPLIANCE_RECEIVE__SHIFT 0x4 |
|---|
| 76638 | #define BIFP0_0_PCIE_LC_TRAINING_CNTL__LC_LOOK_FOR_MORE_NON_MATCHING_TS1__SHIFT 0x5 |
|---|
| 76639 | #define BIFP0_0_PCIE_LC_TRAINING_CNTL__LC_L0S_L1_TRAINING_CNTL_EN__SHIFT 0x6 |
|---|
| 76640 | #define BIFP0_0_PCIE_LC_TRAINING_CNTL__LC_L1_LONG_WAKE_FIX_EN__SHIFT 0x7 |
|---|
| 76641 | #define BIFP0_0_PCIE_LC_TRAINING_CNTL__LC_POWER_STATE__SHIFT 0x8 |
|---|
| 76642 | #define BIFP0_0_PCIE_LC_TRAINING_CNTL__LC_DONT_GO_TO_L0S_IF_L1_ARMED__SHIFT 0xb |
|---|
| 76643 | #define BIFP0_0_PCIE_LC_TRAINING_CNTL__LC_INIT_SPD_CHG_WITH_CSR_EN__SHIFT 0xc |
|---|
| 76644 | #define BIFP0_0_PCIE_LC_TRAINING_CNTL__LC_DISABLE_TRAINING_BIT_ARCH__SHIFT 0xd |
|---|
| 76645 | #define BIFP0_0_PCIE_LC_TRAINING_CNTL__LC_WAIT_FOR_SETS_IN_RCFG__SHIFT 0xe |
|---|
| 76646 | #define BIFP0_0_PCIE_LC_TRAINING_CNTL__LC_HOT_RESET_QUICK_EXIT_EN__SHIFT 0xf |
|---|
| 76647 | #define BIFP0_0_PCIE_LC_TRAINING_CNTL__LC_EXTEND_WAIT_FOR_SKP__SHIFT 0x10 |
|---|
| 76648 | #define BIFP0_0_PCIE_LC_TRAINING_CNTL__LC_AUTONOMOUS_CHANGE_OFF__SHIFT 0x11 |
|---|
| 76649 | #define BIFP0_0_PCIE_LC_TRAINING_CNTL__LC_UPCONFIGURE_CAP_OFF__SHIFT 0x12 |
|---|
| 76650 | #define BIFP0_0_PCIE_LC_TRAINING_CNTL__LC_HW_LINK_DIS_EN__SHIFT 0x13 |
|---|
| 76651 | #define BIFP0_0_PCIE_LC_TRAINING_CNTL__LC_LINK_DIS_BY_HW__SHIFT 0x14 |
|---|
| 76652 | #define BIFP0_0_PCIE_LC_TRAINING_CNTL__LC_STATIC_TX_PIPE_COUNT_EN__SHIFT 0x15 |
|---|
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|---|
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| 76908 | #define BIFP0_0_PCIE_LC_BW_CHANGE_CNTL__LC_OTHER_INIT_SPEED_CHANGE_MASK 0x00000008L |
|---|
| 76909 | #define BIFP0_0_PCIE_LC_BW_CHANGE_CNTL__LC_RELIABILITY_SPEED_CHANGE_MASK 0x00000010L |
|---|
| 76910 | #define BIFP0_0_PCIE_LC_BW_CHANGE_CNTL__LC_FAILED_SPEED_NEG_MASK 0x00000020L |
|---|
| 76911 | #define BIFP0_0_PCIE_LC_BW_CHANGE_CNTL__LC_LONG_LW_CHANGE_MASK 0x00000040L |
|---|
| 76912 | #define BIFP0_0_PCIE_LC_BW_CHANGE_CNTL__LC_SHORT_LW_CHANGE_MASK 0x00000080L |
|---|
| 76913 | #define BIFP0_0_PCIE_LC_BW_CHANGE_CNTL__LC_LW_CHANGE_OTHER_MASK 0x00000100L |
|---|
| 76914 | #define BIFP0_0_PCIE_LC_BW_CHANGE_CNTL__LC_LW_CHANGE_FAILED_MASK 0x00000200L |
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| 76915 | #define BIFP0_0_PCIE_LC_BW_CHANGE_CNTL__LC_LINK_BW_NOTIFICATION_DETECT_MODE_MASK 0x00000400L |
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| 76917 | //BIFP0_0_PCIE_LC_CDR_CNTL |
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|---|
| 76921 | #define BIFP0_0_PCIE_LC_CDR_CNTL__LC_CDR_TEST_OFF_MASK 0x00000FFFL |
|---|
| 76922 | #define BIFP0_0_PCIE_LC_CDR_CNTL__LC_CDR_TEST_SETS_MASK 0x00FFF000L |
|---|
| 76923 | #define BIFP0_0_PCIE_LC_CDR_CNTL__LC_CDR_SET_TYPE_MASK 0x03000000L |
|---|
| 76924 | //BIFP0_0_PCIE_LC_LANE_CNTL |
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|---|
| 76926 | #define BIFP0_0_PCIE_LC_LANE_CNTL__LC_CORRUPTED_LANES_MASK 0x0000FFFFL |
|---|
| 76927 | //BIFP0_0_PCIE_LC_CNTL3 |
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| 76928 | #define BIFP0_0_PCIE_LC_CNTL3__LC_SELECT_DEEMPHASIS__SHIFT 0x0 |
|---|
| 76929 | #define BIFP0_0_PCIE_LC_CNTL3__LC_SELECT_DEEMPHASIS_CNTL__SHIFT 0x1 |
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| 76930 | #define BIFP0_0_PCIE_LC_CNTL3__LC_RCVD_DEEMPHASIS__SHIFT 0x3 |
|---|
| 76931 | #define BIFP0_0_PCIE_LC_CNTL3__LC_COMP_TO_DETECT__SHIFT 0x4 |
|---|
| 76932 | #define BIFP0_0_PCIE_LC_CNTL3__LC_RESET_TSX_CNT_IN_RLOCK_EN__SHIFT 0x5 |
|---|
| 76933 | #define BIFP0_0_PCIE_LC_CNTL3__LC_AUTO_SPEED_CHANGE_ATTEMPTS_ALLOWED__SHIFT 0x6 |
|---|
| 76934 | #define BIFP0_0_PCIE_LC_CNTL3__LC_AUTO_SPEED_CHANGE_ATTEMPT_FAILED__SHIFT 0x8 |
|---|
| 76935 | #define BIFP0_0_PCIE_LC_CNTL3__LC_CLR_FAILED_AUTO_SPD_CHANGE_CNT__SHIFT 0x9 |
|---|
| 76936 | #define BIFP0_0_PCIE_LC_CNTL3__LC_ENHANCED_HOT_PLUG_EN__SHIFT 0xa |
|---|
| 76937 | #define BIFP0_0_PCIE_LC_CNTL3__LC_RCVR_DET_EN_OVERRIDE__SHIFT 0xb |
|---|
| 76938 | #define BIFP0_0_PCIE_LC_CNTL3__LC_LINK_DOWN_SPD_CHG_EN__SHIFT 0xc |
|---|
| 76939 | #define BIFP0_0_PCIE_LC_CNTL3__LC_CLR_DELAY_DLLP_WHEN_NO_AUTO_EQ__SHIFT 0xd |
|---|
| 76940 | #define BIFP0_0_PCIE_LC_CNTL3__LC_MULT_AUTO_SPD_CHG_ON_LAST_RATE__SHIFT 0xe |
|---|
| 76941 | #define BIFP0_0_PCIE_LC_CNTL3__LC_RST_FAILING_SPD_CHANGE_CNT_ON_SUCCESS_EN__SHIFT 0xf |
|---|
| 76942 | #define BIFP0_0_PCIE_LC_CNTL3__LC_L1_BLOCK_RECONFIG_EN__SHIFT 0x11 |
|---|
| 76943 | #define BIFP0_0_PCIE_LC_CNTL3__LC_AUTO_DISABLE_SPEED_SUPPORT_EN__SHIFT 0x12 |
|---|
| 76944 | #define BIFP0_0_PCIE_LC_CNTL3__LC_AUTO_DISABLE_SPEED_SUPPORT_MAX_FAIL_SEL__SHIFT 0x13 |
|---|
| 76945 | #define BIFP0_0_PCIE_LC_CNTL3__LC_FAST_L1_ENTRY_EXIT_EN__SHIFT 0x15 |
|---|
| 76946 | #define BIFP0_0_PCIE_LC_CNTL3__LC_POWERDOWN_P0_WAIT_FOR_REFCLKACK_ON_L1_EXIT__SHIFT 0x16 |
|---|
| 76947 | #define BIFP0_0_PCIE_LC_CNTL3__LC_DSC_DONT_ENTER_L23_AFTER_PME_ACK__SHIFT 0x17 |
|---|
| 76948 | #define BIFP0_0_PCIE_LC_CNTL3__LC_HW_VOLTAGE_IF_CONTROL__SHIFT 0x18 |
|---|
| 76949 | #define BIFP0_0_PCIE_LC_CNTL3__LC_VOLTAGE_TIMER_SEL__SHIFT 0x1a |
|---|
| 76950 | #define BIFP0_0_PCIE_LC_CNTL3__LC_GO_TO_RECOVERY__SHIFT 0x1e |
|---|
| 76951 | #define BIFP0_0_PCIE_LC_CNTL3__LC_AUTO_RECOVERY_DIS__SHIFT 0x1f |
|---|
| 76952 | #define BIFP0_0_PCIE_LC_CNTL3__LC_SELECT_DEEMPHASIS_MASK 0x00000001L |
|---|
| 76953 | #define BIFP0_0_PCIE_LC_CNTL3__LC_SELECT_DEEMPHASIS_CNTL_MASK 0x00000006L |
|---|
| 76954 | #define BIFP0_0_PCIE_LC_CNTL3__LC_RCVD_DEEMPHASIS_MASK 0x00000008L |
|---|
| 76955 | #define BIFP0_0_PCIE_LC_CNTL3__LC_COMP_TO_DETECT_MASK 0x00000010L |
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| 76956 | #define BIFP0_0_PCIE_LC_CNTL3__LC_RESET_TSX_CNT_IN_RLOCK_EN_MASK 0x00000020L |
|---|
| 76957 | #define BIFP0_0_PCIE_LC_CNTL3__LC_AUTO_SPEED_CHANGE_ATTEMPTS_ALLOWED_MASK 0x000000C0L |
|---|
| 76958 | #define BIFP0_0_PCIE_LC_CNTL3__LC_AUTO_SPEED_CHANGE_ATTEMPT_FAILED_MASK 0x00000100L |
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| 76959 | #define BIFP0_0_PCIE_LC_CNTL3__LC_CLR_FAILED_AUTO_SPD_CHANGE_CNT_MASK 0x00000200L |
|---|
| 76960 | #define BIFP0_0_PCIE_LC_CNTL3__LC_ENHANCED_HOT_PLUG_EN_MASK 0x00000400L |
|---|
| 76961 | #define BIFP0_0_PCIE_LC_CNTL3__LC_RCVR_DET_EN_OVERRIDE_MASK 0x00000800L |
|---|
| 76962 | #define BIFP0_0_PCIE_LC_CNTL3__LC_LINK_DOWN_SPD_CHG_EN_MASK 0x00001000L |
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| 76963 | #define BIFP0_0_PCIE_LC_CNTL3__LC_CLR_DELAY_DLLP_WHEN_NO_AUTO_EQ_MASK 0x00002000L |
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| 76964 | #define BIFP0_0_PCIE_LC_CNTL3__LC_MULT_AUTO_SPD_CHG_ON_LAST_RATE_MASK 0x00004000L |
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| 76965 | #define BIFP0_0_PCIE_LC_CNTL3__LC_RST_FAILING_SPD_CHANGE_CNT_ON_SUCCESS_EN_MASK 0x00008000L |
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| 76966 | #define BIFP0_0_PCIE_LC_CNTL3__LC_L1_BLOCK_RECONFIG_EN_MASK 0x00020000L |
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| 76969 | #define BIFP0_0_PCIE_LC_CNTL3__LC_FAST_L1_ENTRY_EXIT_EN_MASK 0x00200000L |
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| 76970 | #define BIFP0_0_PCIE_LC_CNTL3__LC_POWERDOWN_P0_WAIT_FOR_REFCLKACK_ON_L1_EXIT_MASK 0x00400000L |
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| 76971 | #define BIFP0_0_PCIE_LC_CNTL3__LC_DSC_DONT_ENTER_L23_AFTER_PME_ACK_MASK 0x00800000L |
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|---|
| 76985 | #define BIFP0_0_PCIE_LC_CNTL4__LC_WAIT_FOR_COEFF_IN_RLOCK_EN__SHIFT 0x9 |
|---|
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| 76992 | #define BIFP0_0_PCIE_LC_CNTL4__LC_DELAY_DETECTED_TSX_RCV_EN__SHIFT 0x10 |
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| 76993 | #define BIFP0_0_PCIE_LC_CNTL4__LC_DONT_CHECK_EQTS_IN_RCFG__SHIFT 0x11 |
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| 76996 | #define BIFP0_0_PCIE_LC_CNTL4__LC_WAIT_FOR_EIEOS_IN_RLOCK__SHIFT 0x15 |
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| 77000 | #define BIFP0_0_PCIE_LC_CNTL4__LC_8GT_SKIP_ORDER_EN__SHIFT 0x19 |
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| 77001 | #define BIFP0_0_PCIE_LC_CNTL4__LC_WAIT_FOR_MORE_TS_IN_RLOCK__SHIFT 0x1a |
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| 77002 | #define BIFP0_0_PCIE_LC_CNTL4__LC_TX_ENABLE_BEHAVIOUR_MASK 0x00000003L |
|---|
| 77003 | #define BIFP0_0_PCIE_LC_CNTL4__LC_DIS_CONTIG_END_SET_CHECK_MASK 0x00000004L |
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| 77004 | #define BIFP0_0_PCIE_LC_CNTL4__LC_DIS_ASPM_L1_IN_SPEED_CHANGE_MASK 0x00000008L |
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| 77005 | #define BIFP0_0_PCIE_LC_CNTL4__LC_L1_POWERDOWN_MASK 0x00000010L |
|---|
| 77006 | #define BIFP0_0_PCIE_LC_CNTL4__LC_P2_ENTRY_MASK 0x00000020L |
|---|
| 77007 | #define BIFP0_0_PCIE_LC_CNTL4__LC_EXTEND_EIEOS_MASK 0x00000040L |
|---|
| 77008 | #define BIFP0_0_PCIE_LC_CNTL4__LC_EXTEND_EIEOS_MODE_MASK 0x00000080L |
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| 77009 | #define BIFP0_0_PCIE_LC_CNTL4__LC_IGNORE_PARITY_MASK 0x00000100L |
|---|
| 77010 | #define BIFP0_0_PCIE_LC_CNTL4__LC_WAIT_FOR_COEFF_IN_RLOCK_EN_MASK 0x00000200L |
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| 77011 | #define BIFP0_0_PCIE_LC_CNTL4__LC_DSC_CHECK_COEFFS_IN_RLOCK_MASK 0x00000400L |
|---|
| 77012 | #define BIFP0_0_PCIE_LC_CNTL4__LC_DEFER_SKIP_FOR_EIEOS_EN_MASK 0x00000800L |
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| 77013 | #define BIFP0_0_PCIE_LC_CNTL4__LC_SEND_EIEOS_IN_RCFG_MASK 0x00001000L |
|---|
| 77014 | #define BIFP0_0_PCIE_LC_CNTL4__LC_SET_QUIESCE_MASK 0x00002000L |
|---|
| 77015 | #define BIFP0_0_PCIE_LC_CNTL4__LC_QUIESCE_RCVD_MASK 0x00004000L |
|---|
| 77016 | #define BIFP0_0_PCIE_LC_CNTL4__LC_WAIT_FOR_TWO_EIEOS_SEQUENCE_MASK 0x00008000L |
|---|
| 77017 | #define BIFP0_0_PCIE_LC_CNTL4__LC_DELAY_DETECTED_TSX_RCV_EN_MASK 0x00010000L |
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| 77018 | #define BIFP0_0_PCIE_LC_CNTL4__LC_DONT_CHECK_EQTS_IN_RCFG_MASK 0x00020000L |
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| 77019 | #define BIFP0_0_PCIE_LC_CNTL4__LC_DELAY_COEFF_UPDATE_DIS_MASK 0x00040000L |
|---|
| 77020 | #define BIFP0_0_PCIE_LC_CNTL4__LC_DYNAMIC_INACTIVE_TS_SELECT_MASK 0x00180000L |
|---|
| 77021 | #define BIFP0_0_PCIE_LC_CNTL4__LC_WAIT_FOR_EIEOS_IN_RLOCK_MASK 0x00200000L |
|---|
| 77022 | #define BIFP0_0_PCIE_LC_CNTL4__LC_USC_DELAY_DLLPS_MASK 0x00400000L |
|---|
| 77023 | #define BIFP0_0_PCIE_LC_CNTL4__LC_TX_SWING_MASK 0x00800000L |
|---|
| 77024 | #define BIFP0_0_PCIE_LC_CNTL4__LC_EQ_WAIT_FOR_EVAL_DONE_MASK 0x01000000L |
|---|
| 77025 | #define BIFP0_0_PCIE_LC_CNTL4__LC_8GT_SKIP_ORDER_EN_MASK 0x02000000L |
|---|
| 77026 | #define BIFP0_0_PCIE_LC_CNTL4__LC_WAIT_FOR_MORE_TS_IN_RLOCK_MASK 0xFC000000L |
|---|
| 77027 | //BIFP0_0_PCIE_LC_CNTL5 |
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| 77028 | #define BIFP0_0_PCIE_LC_CNTL5__LC_LOCAL_EQ_SETTINGS_RATE__SHIFT 0x0 |
|---|
| 77029 | #define BIFP0_0_PCIE_LC_CNTL5__LC_LOCAL_PRESET__SHIFT 0x2 |
|---|
| 77030 | #define BIFP0_0_PCIE_LC_CNTL5__LC_LOCAL_PRE_CURSOR__SHIFT 0x6 |
|---|
| 77031 | #define BIFP0_0_PCIE_LC_CNTL5__LC_LOCAL_CURSOR__SHIFT 0xa |
|---|
| 77032 | #define BIFP0_0_PCIE_LC_CNTL5__LC_LOCAL_POST_CURSOR__SHIFT 0x10 |
|---|
| 77033 | #define BIFP0_0_PCIE_LC_CNTL5__LC_LOCAL_USE_PRESET__SHIFT 0x15 |
|---|
| 77034 | #define BIFP0_0_PCIE_LC_CNTL5__LC_SAFE_RECOVER_CNTL__SHIFT 0x16 |
|---|
| 77035 | #define BIFP0_0_PCIE_LC_CNTL5__LC_DSC_EQ_FS_LF_INVALID_TO_PRESETS__SHIFT 0x18 |
|---|
| 77036 | #define BIFP0_0_PCIE_LC_CNTL5__LC_TX_SWING_OVERRIDE__SHIFT 0x19 |
|---|
| 77037 | #define BIFP0_0_PCIE_LC_CNTL5__LC_ACCEPT_ALL_PRESETS__SHIFT 0x1a |
|---|
| 77038 | #define BIFP0_0_PCIE_LC_CNTL5__LC_ACCEPT_ALL_PRESETS_TEST__SHIFT 0x1b |
|---|
| 77039 | #define BIFP0_0_PCIE_LC_CNTL5__LC_WAIT_IN_DETECT__SHIFT 0x1c |
|---|
| 77040 | #define BIFP0_0_PCIE_LC_CNTL5__LC_HOLD_TRAINING_MODE__SHIFT 0x1d |
|---|
| 77041 | #define BIFP0_0_PCIE_LC_CNTL5__LC_LOCAL_EQ_SETTINGS_RATE_MASK 0x00000003L |
|---|
| 77042 | #define BIFP0_0_PCIE_LC_CNTL5__LC_LOCAL_PRESET_MASK 0x0000003CL |
|---|
| 77043 | #define BIFP0_0_PCIE_LC_CNTL5__LC_LOCAL_PRE_CURSOR_MASK 0x000003C0L |
|---|
| 77044 | #define BIFP0_0_PCIE_LC_CNTL5__LC_LOCAL_CURSOR_MASK 0x0000FC00L |
|---|
| 77045 | #define BIFP0_0_PCIE_LC_CNTL5__LC_LOCAL_POST_CURSOR_MASK 0x001F0000L |
|---|
| 77046 | #define BIFP0_0_PCIE_LC_CNTL5__LC_LOCAL_USE_PRESET_MASK 0x00200000L |
|---|
| 77047 | #define BIFP0_0_PCIE_LC_CNTL5__LC_SAFE_RECOVER_CNTL_MASK 0x00C00000L |
|---|
| 77048 | #define BIFP0_0_PCIE_LC_CNTL5__LC_DSC_EQ_FS_LF_INVALID_TO_PRESETS_MASK 0x01000000L |
|---|
| 77049 | #define BIFP0_0_PCIE_LC_CNTL5__LC_TX_SWING_OVERRIDE_MASK 0x02000000L |
|---|
| 77050 | #define BIFP0_0_PCIE_LC_CNTL5__LC_ACCEPT_ALL_PRESETS_MASK 0x04000000L |
|---|
| 77051 | #define BIFP0_0_PCIE_LC_CNTL5__LC_ACCEPT_ALL_PRESETS_TEST_MASK 0x08000000L |
|---|
| 77052 | #define BIFP0_0_PCIE_LC_CNTL5__LC_WAIT_IN_DETECT_MASK 0x10000000L |
|---|
| 77053 | #define BIFP0_0_PCIE_LC_CNTL5__LC_HOLD_TRAINING_MODE_MASK 0xE0000000L |
|---|
| 77054 | //BIFP0_0_PCIE_LC_FORCE_COEFF |
|---|
| 77055 | #define BIFP0_0_PCIE_LC_FORCE_COEFF__LC_FORCE_COEFF_8GT__SHIFT 0x0 |
|---|
| 77056 | #define BIFP0_0_PCIE_LC_FORCE_COEFF__LC_FORCE_PRE_CURSOR_8GT__SHIFT 0x1 |
|---|
| 77057 | #define BIFP0_0_PCIE_LC_FORCE_COEFF__LC_FORCE_CURSOR_8GT__SHIFT 0x7 |
|---|
| 77058 | #define BIFP0_0_PCIE_LC_FORCE_COEFF__LC_FORCE_POST_CURSOR_8GT__SHIFT 0xd |
|---|
| 77059 | #define BIFP0_0_PCIE_LC_FORCE_COEFF__LC_3X3_COEFF_SEARCH_EN_8GT__SHIFT 0x13 |
|---|
| 77060 | #define BIFP0_0_PCIE_LC_FORCE_COEFF__LC_PRESET_10_EN__SHIFT 0x14 |
|---|
| 77061 | #define BIFP0_0_PCIE_LC_FORCE_COEFF__LC_FORCE_COEFF_8GT_MASK 0x00000001L |
|---|
| 77062 | #define BIFP0_0_PCIE_LC_FORCE_COEFF__LC_FORCE_PRE_CURSOR_8GT_MASK 0x0000007EL |
|---|
| 77063 | #define BIFP0_0_PCIE_LC_FORCE_COEFF__LC_FORCE_CURSOR_8GT_MASK 0x00001F80L |
|---|
| 77064 | #define BIFP0_0_PCIE_LC_FORCE_COEFF__LC_FORCE_POST_CURSOR_8GT_MASK 0x0007E000L |
|---|
| 77065 | #define BIFP0_0_PCIE_LC_FORCE_COEFF__LC_3X3_COEFF_SEARCH_EN_8GT_MASK 0x00080000L |
|---|
| 77066 | #define BIFP0_0_PCIE_LC_FORCE_COEFF__LC_PRESET_10_EN_MASK 0x00100000L |
|---|
| 77067 | //BIFP0_0_PCIE_LC_BEST_EQ_SETTINGS |
|---|
| 77068 | #define BIFP0_0_PCIE_LC_BEST_EQ_SETTINGS__LC_BEST_PRESET__SHIFT 0x0 |
|---|
| 77069 | #define BIFP0_0_PCIE_LC_BEST_EQ_SETTINGS__LC_BEST_PRECURSOR__SHIFT 0x4 |
|---|
| 77070 | #define BIFP0_0_PCIE_LC_BEST_EQ_SETTINGS__LC_BEST_CURSOR__SHIFT 0xa |
|---|
| 77071 | #define BIFP0_0_PCIE_LC_BEST_EQ_SETTINGS__LC_BEST_POSTCURSOR__SHIFT 0x10 |
|---|
| 77072 | #define BIFP0_0_PCIE_LC_BEST_EQ_SETTINGS__LC_BEST_FOM__SHIFT 0x16 |
|---|
| 77073 | #define BIFP0_0_PCIE_LC_BEST_EQ_SETTINGS__LC_BEST_SETTINGS_RATE__SHIFT 0x1e |
|---|
| 77074 | #define BIFP0_0_PCIE_LC_BEST_EQ_SETTINGS__LC_BEST_PRESET_MASK 0x0000000FL |
|---|
| 77075 | #define BIFP0_0_PCIE_LC_BEST_EQ_SETTINGS__LC_BEST_PRECURSOR_MASK 0x000003F0L |
|---|
| 77076 | #define BIFP0_0_PCIE_LC_BEST_EQ_SETTINGS__LC_BEST_CURSOR_MASK 0x0000FC00L |
|---|
| 77077 | #define BIFP0_0_PCIE_LC_BEST_EQ_SETTINGS__LC_BEST_POSTCURSOR_MASK 0x003F0000L |
|---|
| 77078 | #define BIFP0_0_PCIE_LC_BEST_EQ_SETTINGS__LC_BEST_FOM_MASK 0x3FC00000L |
|---|
| 77079 | #define BIFP0_0_PCIE_LC_BEST_EQ_SETTINGS__LC_BEST_SETTINGS_RATE_MASK 0xC0000000L |
|---|
| 77080 | //BIFP0_0_PCIE_LC_FORCE_EQ_REQ_COEFF |
|---|
| 77081 | #define BIFP0_0_PCIE_LC_FORCE_EQ_REQ_COEFF__LC_FORCE_COEFF_IN_EQ_REQ_PHASE_8GT__SHIFT 0x0 |
|---|
| 77082 | #define BIFP0_0_PCIE_LC_FORCE_EQ_REQ_COEFF__LC_FORCE_PRE_CURSOR_REQ_8GT__SHIFT 0x1 |
|---|
| 77083 | #define BIFP0_0_PCIE_LC_FORCE_EQ_REQ_COEFF__LC_FORCE_CURSOR_REQ_8GT__SHIFT 0x7 |
|---|
| 77084 | #define BIFP0_0_PCIE_LC_FORCE_EQ_REQ_COEFF__LC_FORCE_POST_CURSOR_REQ_8GT__SHIFT 0xd |
|---|
| 77085 | #define BIFP0_0_PCIE_LC_FORCE_EQ_REQ_COEFF__LC_FS_OTHER_END_8GT__SHIFT 0x13 |
|---|
| 77086 | #define BIFP0_0_PCIE_LC_FORCE_EQ_REQ_COEFF__LC_LF_OTHER_END_8GT__SHIFT 0x19 |
|---|
| 77087 | #define BIFP0_0_PCIE_LC_FORCE_EQ_REQ_COEFF__LC_FORCE_COEFF_IN_EQ_REQ_PHASE_8GT_MASK 0x00000001L |
|---|
| 77088 | #define BIFP0_0_PCIE_LC_FORCE_EQ_REQ_COEFF__LC_FORCE_PRE_CURSOR_REQ_8GT_MASK 0x0000007EL |
|---|
| 77089 | #define BIFP0_0_PCIE_LC_FORCE_EQ_REQ_COEFF__LC_FORCE_CURSOR_REQ_8GT_MASK 0x00001F80L |
|---|
| 77090 | #define BIFP0_0_PCIE_LC_FORCE_EQ_REQ_COEFF__LC_FORCE_POST_CURSOR_REQ_8GT_MASK 0x0007E000L |
|---|
| 77091 | #define BIFP0_0_PCIE_LC_FORCE_EQ_REQ_COEFF__LC_FS_OTHER_END_8GT_MASK 0x01F80000L |
|---|
| 77092 | #define BIFP0_0_PCIE_LC_FORCE_EQ_REQ_COEFF__LC_LF_OTHER_END_8GT_MASK 0x7E000000L |
|---|
| 77093 | //BIFP0_0_PCIE_LC_CNTL6 |
|---|
| 77094 | #define BIFP0_0_PCIE_LC_CNTL6__LC_SPC_MODE_2P5GT__SHIFT 0x0 |
|---|
| 77095 | #define BIFP0_0_PCIE_LC_CNTL6__LC_SPC_MODE_5GT__SHIFT 0x2 |
|---|
| 77096 | #define BIFP0_0_PCIE_LC_CNTL6__LC_SPC_MODE_8GT__SHIFT 0x4 |
|---|
| 77097 | #define BIFP0_0_PCIE_LC_CNTL6__LC_SPC_MODE_16GT__SHIFT 0x6 |
|---|
| 77098 | #define BIFP0_0_PCIE_LC_CNTL6__LC_SPC_MODE_32GT__SHIFT 0x8 |
|---|
| 77099 | #define BIFP0_0_PCIE_LC_CNTL6__LC_SRIS_EN__SHIFT 0xc |
|---|
| 77100 | #define BIFP0_0_PCIE_LC_CNTL6__LC_SRNS_SKIP_IN_SRIS__SHIFT 0xd |
|---|
| 77101 | #define BIFP0_0_PCIE_LC_CNTL6__LC_SRIS_AUTODETECT_EN__SHIFT 0x14 |
|---|
| 77102 | #define BIFP0_0_PCIE_LC_CNTL6__LC_SRIS_AUTODETECT_FACTOR__SHIFT 0x15 |
|---|
| 77103 | #define BIFP0_0_PCIE_LC_CNTL6__LC_SRIS_AUTODETECT_MODE__SHIFT 0x17 |
|---|
| 77104 | #define BIFP0_0_PCIE_LC_CNTL6__LC_SRIS_AUTODETECT_OUT_OF_RANGE__SHIFT 0x19 |
|---|
| 77105 | #define BIFP0_0_PCIE_LC_CNTL6__LC_OVERRIDE_RETIMER_PRESENCE_EN__SHIFT 0x1a |
|---|
| 77106 | #define BIFP0_0_PCIE_LC_CNTL6__LC_OVERRIDE_RETIMER_PRESENCE__SHIFT 0x1b |
|---|
| 77107 | #define BIFP0_0_PCIE_LC_CNTL6__LC_IGNORE_RETIMER_PRESENCE__SHIFT 0x1d |
|---|
| 77108 | #define BIFP0_0_PCIE_LC_CNTL6__LC_RETIMER_PRESENCE__SHIFT 0x1e |
|---|
| 77109 | #define BIFP0_0_PCIE_LC_CNTL6__LC_SPC_MODE_2P5GT_MASK 0x00000003L |
|---|
| 77110 | #define BIFP0_0_PCIE_LC_CNTL6__LC_SPC_MODE_5GT_MASK 0x0000000CL |
|---|
| 77111 | #define BIFP0_0_PCIE_LC_CNTL6__LC_SPC_MODE_8GT_MASK 0x00000030L |
|---|
| 77112 | #define BIFP0_0_PCIE_LC_CNTL6__LC_SPC_MODE_16GT_MASK 0x000000C0L |
|---|
| 77113 | #define BIFP0_0_PCIE_LC_CNTL6__LC_SPC_MODE_32GT_MASK 0x00000300L |
|---|
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|---|
| 77199 | #define BIFP0_0_PCIE_LC_LINK_MANAGEMENT_MASK__LINK_SPEED_CHANGE_ATTEMPT_FAILED_MASK_MASK 0x00000002L |
|---|
| 77200 | #define BIFP0_0_PCIE_LC_LINK_MANAGEMENT_MASK__LINK_PARTNER_SPEED_SUPPORT_UPDATE_MASK_MASK 0x00000004L |
|---|
| 77201 | #define BIFP0_0_PCIE_LC_LINK_MANAGEMENT_MASK__LINK_WIDTH_UPDATE_MASK_MASK 0x00000008L |
|---|
| 77202 | #define BIFP0_0_PCIE_LC_LINK_MANAGEMENT_MASK__LINK_WIDTH_CHANGE_ATTEMPT_FAILED_MASK_MASK 0x00000010L |
|---|
| 77203 | #define BIFP0_0_PCIE_LC_LINK_MANAGEMENT_MASK__LINK_PARTNER_WIDTH_SUPPORT_UPDATE_MASK_MASK 0x00000020L |
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|---|
| 77205 | #define BIFP0_0_PCIE_LC_LINK_MANAGEMENT_MASK__BANDWIDTH_UPDATE_MASK_MASK 0x00000080L |
|---|
| 77206 | #define BIFP0_0_PCIE_LC_LINK_MANAGEMENT_MASK__LINK_POWER_STATE_CHANGE_MASK_MASK 0x00000100L |
|---|
| 77207 | #define BIFP0_0_PCIE_LC_LINK_MANAGEMENT_MASK__BW_REQUIREMENT_HINT_MASK_MASK 0x00000200L |
|---|
| 77208 | #define BIFP0_0_PCIE_LC_LINK_MANAGEMENT_MASK__EQUALIZATION_REQUEST_MASK_MASK 0x00000400L |
|---|
| 77209 | #define BIFP0_0_PCIE_LC_LINK_MANAGEMENT_MASK__LINK_PARTNER_ESM_REQUEST_MASK_MASK 0x00000800L |
|---|
| 77210 | #define BIFP0_0_PCIE_LC_LINK_MANAGEMENT_MASK__LOW_SPEED_REQD_IMMEDIATE_MASK_MASK 0x00001000L |
|---|
| 77211 | #define BIFP0_0_PCIE_LC_LINK_MANAGEMENT_MASK__ESTABLISH_ESM_PLL_SETTINGS_MASK_MASK 0x00002000L |
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| 77212 | #define BIFP0_0_PCIE_LC_LINK_MANAGEMENT_MASK__ALTERNATE_PROTOCOL_NEGOTIATION_DONE_MASK_MASK 0x00004000L |
|---|
| 77213 | #define BIFP0_0_PCIE_LC_LINK_MANAGEMENT_MASK__TRAINING_SET_MESSAGE_RCVD_MASK_MASK 0x00008000L |
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| 77214 | #define BIFP0_0_PCIE_LC_LINK_MANAGEMENT_MASK__SAVE_RESTORE_EQ_SETTINGS_CHANGED_MASK_MASK 0x00010000L |
|---|
| 77215 | #define BIFP0_0_PCIE_LC_LINK_MANAGEMENT_MASK__SAVE_RESTORE_RE_RESTORE_NEEDED_MASK_MASK 0x00020000L |
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| 77216 | #define BIFP0_0_PCIE_LC_LINK_MANAGEMENT_MASK__LINK_PARTNER_REQUIRES_HIGHER_SPEED_MASK_MASK 0x00040000L |
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| 77217 | #define BIFP0_0_PCIE_LC_LINK_MANAGEMENT_MASK__LINK_PARTNER_REQUIRES_WIDER_LINK_WIDTH_MASK_MASK 0x00080000L |
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| 77218 | #define BIFP0_0_PCIE_LC_LINK_MANAGEMENT_MASK__SAFE_RECOVER_SW_EVENT_MASK_MASK 0x00100000L |
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| 77220 | #define BIFP0_0_PCIE_LC_LINK_MANAGEMENT_MASK__FAAE_EVALUATION_READY_MASK_MASK 0x00400000L |
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| 77221 | #define BIFP0_0_PCIE_LC_LINK_MANAGEMENT_MASK__RETRAIN_TARGET_LINK_SPEED_CHANGE_LIMITED_BY_EQ_MASK_MASK 0x00800000L |
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| 77222 | //BIFP0_0_PCIEP_STRAP_LC |
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| 77227 | #define BIFP0_0_PCIEP_STRAP_LC__STRAP_SKIP_INTERVAL__SHIFT 0x8 |
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| 77228 | #define BIFP0_0_PCIEP_STRAP_LC__STRAP_BYPASS_RCVR_DET__SHIFT 0xb |
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| 77229 | #define BIFP0_0_PCIEP_STRAP_LC__STRAP_COMPLIANCE_DIS__SHIFT 0xc |
|---|
| 77230 | #define BIFP0_0_PCIEP_STRAP_LC__STRAP_FORCE_COMPLIANCE__SHIFT 0xd |
|---|
| 77231 | #define BIFP0_0_PCIEP_STRAP_LC__STRAP_REVERSE_LC_LANES__SHIFT 0xe |
|---|
| 77232 | #define BIFP0_0_PCIEP_STRAP_LC__STRAP_AUTO_RC_SPEED_NEGOTIATION_DIS__SHIFT 0xf |
|---|
| 77233 | #define BIFP0_0_PCIEP_STRAP_LC__STRAP_LANE_NEGOTIATION__SHIFT 0x10 |
|---|
| 77234 | #define BIFP0_0_PCIEP_STRAP_LC__STRAP_MARGINING_USES_SOFTWARE__SHIFT 0x13 |
|---|
| 77235 | #define BIFP0_0_PCIEP_STRAP_LC__STRAP_RTM1_PRESENCE_DET_SUPP__SHIFT 0x14 |
|---|
| 77236 | #define BIFP0_0_PCIEP_STRAP_LC__STRAP_RTM2_PRESENCE_DET_SUPP__SHIFT 0x15 |
|---|
| 77237 | #define BIFP0_0_PCIEP_STRAP_LC__STRAP_AUTO_RC_SPEED_NEGOTIATION_16GT_DIS__SHIFT 0x16 |
|---|
| 77238 | #define BIFP0_0_PCIEP_STRAP_LC__STRAP_AUTO_RC_SPEED_NEGOTIATION_32GT_DIS__SHIFT 0x17 |
|---|
| 77239 | #define BIFP0_0_PCIEP_STRAP_LC__STRAP_FTS_yTSx_COUNT_MASK 0x00000003L |
|---|
| 77240 | #define BIFP0_0_PCIEP_STRAP_LC__STRAP_LONG_yTSx_COUNT_MASK 0x0000000CL |
|---|
| 77241 | #define BIFP0_0_PCIEP_STRAP_LC__STRAP_MED_yTSx_COUNT_MASK 0x00000030L |
|---|
| 77242 | #define BIFP0_0_PCIEP_STRAP_LC__STRAP_SHORT_yTSx_COUNT_MASK 0x000000C0L |
|---|
| 77243 | #define BIFP0_0_PCIEP_STRAP_LC__STRAP_SKIP_INTERVAL_MASK 0x00000700L |
|---|
| 77244 | #define BIFP0_0_PCIEP_STRAP_LC__STRAP_BYPASS_RCVR_DET_MASK 0x00000800L |
|---|
| 77245 | #define BIFP0_0_PCIEP_STRAP_LC__STRAP_COMPLIANCE_DIS_MASK 0x00001000L |
|---|
| 77246 | #define BIFP0_0_PCIEP_STRAP_LC__STRAP_FORCE_COMPLIANCE_MASK 0x00002000L |
|---|
| 77247 | #define BIFP0_0_PCIEP_STRAP_LC__STRAP_REVERSE_LC_LANES_MASK 0x00004000L |
|---|
| 77248 | #define BIFP0_0_PCIEP_STRAP_LC__STRAP_AUTO_RC_SPEED_NEGOTIATION_DIS_MASK 0x00008000L |
|---|
| 77249 | #define BIFP0_0_PCIEP_STRAP_LC__STRAP_LANE_NEGOTIATION_MASK 0x00070000L |
|---|
| 77250 | #define BIFP0_0_PCIEP_STRAP_LC__STRAP_MARGINING_USES_SOFTWARE_MASK 0x00080000L |
|---|
| 77251 | #define BIFP0_0_PCIEP_STRAP_LC__STRAP_RTM1_PRESENCE_DET_SUPP_MASK 0x00100000L |
|---|
| 77252 | #define BIFP0_0_PCIEP_STRAP_LC__STRAP_RTM2_PRESENCE_DET_SUPP_MASK 0x00200000L |
|---|
| 77253 | #define BIFP0_0_PCIEP_STRAP_LC__STRAP_AUTO_RC_SPEED_NEGOTIATION_16GT_DIS_MASK 0x00400000L |
|---|
| 77254 | #define BIFP0_0_PCIEP_STRAP_LC__STRAP_AUTO_RC_SPEED_NEGOTIATION_32GT_DIS_MASK 0x00800000L |
|---|
| 77255 | //BIFP0_0_PCIEP_STRAP_MISC |
|---|
| 77256 | #define BIFP0_0_PCIEP_STRAP_MISC__STRAP_REVERSE_LANES__SHIFT 0x0 |
|---|
| 77257 | #define BIFP0_0_PCIEP_STRAP_MISC__STRAP_E2E_PREFIX_EN__SHIFT 0x1 |
|---|
| 77258 | #define BIFP0_0_PCIEP_STRAP_MISC__STRAP_EXTENDED_FMT_SUPPORTED__SHIFT 0x2 |
|---|
| 77259 | #define BIFP0_0_PCIEP_STRAP_MISC__STRAP_OBFF_SUPPORTED__SHIFT 0x3 |
|---|
| 77260 | #define BIFP0_0_PCIEP_STRAP_MISC__STRAP_LTR_SUPPORTED__SHIFT 0x5 |
|---|
| 77261 | #define BIFP0_0_PCIEP_STRAP_MISC__STRAP_CCIX_EN__SHIFT 0x6 |
|---|
| 77262 | #define BIFP0_0_PCIEP_STRAP_MISC__STRAP_CCIX_OPT_TLP_FMT_SUPPORT__SHIFT 0x7 |
|---|
| 77263 | #define BIFP0_0_PCIEP_STRAP_MISC__STRAP_REVERSE_LANES_MASK 0x00000001L |
|---|
| 77264 | #define BIFP0_0_PCIEP_STRAP_MISC__STRAP_E2E_PREFIX_EN_MASK 0x00000002L |
|---|
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| 77331 | #define BIFP0_0_PCIE_LC_L1_PM_SUBSTATE2__LC_SKIP_L1_2_POWERDOWN_IN_ABORTED_ENTRY__SHIFT 0x1e |
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| 77337 | #define BIFP0_0_PCIE_LC_L1_PM_SUBSTATE2__LC_LTR_THRESHOLD_VALUE_MASK 0x03FF0000L |
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| 77338 | #define BIFP0_0_PCIE_LC_L1_PM_SUBSTATE2__LC_DELAY_POWERDOWN_P2_L1_2_EXIT_MASK 0x08000000L |
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| 77341 | #define BIFP0_0_PCIE_LC_L1_PM_SUBSTATE2__LC_SKIP_L1_2_POWERDOWN_IN_ABORTED_ENTRY_MASK 0x40000000L |
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| 77342 | #define BIFP0_0_PCIE_LC_L1_PM_SUBSTATE2__LC_BLOCK_NEAREND_L1_2_WAKEUP_MASK 0x80000000L |
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| 77343 | //BIFP0_0_PCIE_LC_L1_PM_SUBSTATE3 |
|---|
| 77344 | #define BIFP0_0_PCIE_LC_L1_PM_SUBSTATE3__T_POWER_ON_FCH_TARGET_ADDRESS_LO__SHIFT 0x0 |
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|---|
| 77347 | #define BIFP0_0_PCIE_LC_L1_PM_SUBSTATE4__T_POWER_ON_FCH_TARGET_ADDRESS_HI__SHIFT 0x0 |
|---|
| 77348 | #define BIFP0_0_PCIE_LC_L1_PM_SUBSTATE4__T_POWER_ON_FCH_TARGET_ADDRESS_HI_MASK 0xFFFFFFFFL |
|---|
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|---|
| 77350 | #define BIFP0_0_PCIE_LC_L1_PM_SUBSTATE5__T_POWER_ON_FCH_L12_CLKREQ_DELAY__SHIFT 0x0 |
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| 77352 | #define BIFP0_0_PCIE_LC_L1_PM_SUBSTATE5__LC_BLOCK_EI_L1_REFCLK_OFF__SHIFT 0x1e |
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| 77353 | #define BIFP0_0_PCIE_LC_L1_PM_SUBSTATE5__LC_IGNORE_ALL_RX_ELEC_IDLE_IN_L1SS__SHIFT 0x1f |
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| 77354 | #define BIFP0_0_PCIE_LC_L1_PM_SUBSTATE5__T_POWER_ON_FCH_L12_CLKREQ_DELAY_MASK 0x000000FFL |
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| 77355 | #define BIFP0_0_PCIE_LC_L1_PM_SUBSTATE5__LC_RECOVERY_WAIT_FOR_ASPM_NAK_ABORT_TIMER_MASK 0x00000300L |
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| 77356 | #define BIFP0_0_PCIE_LC_L1_PM_SUBSTATE5__LC_BLOCK_EI_L1_REFCLK_OFF_MASK 0x40000000L |
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| 77357 | #define BIFP0_0_PCIE_LC_L1_PM_SUBSTATE5__LC_IGNORE_ALL_RX_ELEC_IDLE_IN_L1SS_MASK 0x80000000L |
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| 77358 | //BIFP0_0_PCIEP_BCH_ECC_CNTL |
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| 77359 | #define BIFP0_0_PCIEP_BCH_ECC_CNTL__STRAP_BCH_ECC_EN__SHIFT 0x0 |
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| 77361 | #define BIFP0_0_PCIEP_BCH_ECC_CNTL__BCH_ECC_ERROR_STATUS__SHIFT 0x10 |
|---|
| 77362 | #define BIFP0_0_PCIEP_BCH_ECC_CNTL__STRAP_BCH_ECC_EN_MASK 0x00000001L |
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| 77363 | #define BIFP0_0_PCIEP_BCH_ECC_CNTL__BCH_ECC_ERROR_THRESHOLD_MASK 0x0000FF00L |
|---|
| 77364 | #define BIFP0_0_PCIEP_BCH_ECC_CNTL__BCH_ECC_ERROR_STATUS_MASK 0xFFFF0000L |
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| 77365 | //BIFP0_0_PCIE_LC_CNTL8 |
|---|
| 77366 | #define BIFP0_0_PCIE_LC_CNTL8__LC_FOM_TIME__SHIFT 0x0 |
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| 77371 | #define BIFP0_0_PCIE_LC_CNTL8__LC_ESM_RATE2_TIMER_FACTOR__SHIFT 0x8 |
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| 77372 | #define BIFP0_0_PCIE_LC_CNTL8__LC_USC_ACCEPTABLE_PRESETS__SHIFT 0xa |
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| 77373 | #define BIFP0_0_PCIE_LC_CNTL8__LC_FORCE_LOOPBACK_EQ_ON__SHIFT 0x14 |
|---|
| 77374 | #define BIFP0_0_PCIE_LC_CNTL8__LC_LOOPBACK_EQ_IN_PROGRESS__SHIFT 0x15 |
|---|
| 77375 | #define BIFP0_0_PCIE_LC_CNTL8__LC_FORCE_LOOPBACK_EQ_TRANSMIT_MOD_COMP_PATTERN__SHIFT 0x16 |
|---|
| 77376 | #define BIFP0_0_PCIE_LC_CNTL8__LC_LOOPBACK_EQ_TRANSMIT_MOD_COMP_PATTERN__SHIFT 0x17 |
|---|
| 77377 | #define BIFP0_0_PCIE_LC_CNTL8__LC_FORCE_LOOPBACK_EQ_LANE_UNDER_TEST__SHIFT 0x18 |
|---|
| 77378 | #define BIFP0_0_PCIE_LC_CNTL8__LC_LOOPBACK_EQ_LANE_UNDER_TEST__SHIFT 0x1c |
|---|
| 77379 | #define BIFP0_0_PCIE_LC_CNTL8__LC_FOM_TIME_MASK 0x00000003L |
|---|
| 77380 | #define BIFP0_0_PCIE_LC_CNTL8__LC_EX_SEARCH_TRAVERSAL_MODE_MASK 0x00000004L |
|---|
| 77381 | #define BIFP0_0_PCIE_LC_CNTL8__LC_LOCK_IN_EQ_RESPONSE_MASK 0x00000008L |
|---|
| 77382 | #define BIFP0_0_PCIE_LC_CNTL8__LC_ESM_RATE0_TIMER_FACTOR_MASK 0x00000030L |
|---|
| 77383 | #define BIFP0_0_PCIE_LC_CNTL8__LC_ESM_RATE1_TIMER_FACTOR_MASK 0x000000C0L |
|---|
| 77384 | #define BIFP0_0_PCIE_LC_CNTL8__LC_ESM_RATE2_TIMER_FACTOR_MASK 0x00000300L |
|---|
| 77385 | #define BIFP0_0_PCIE_LC_CNTL8__LC_USC_ACCEPTABLE_PRESETS_MASK 0x000FFC00L |
|---|
| 77386 | #define BIFP0_0_PCIE_LC_CNTL8__LC_FORCE_LOOPBACK_EQ_ON_MASK 0x00100000L |
|---|
| 77387 | #define BIFP0_0_PCIE_LC_CNTL8__LC_LOOPBACK_EQ_IN_PROGRESS_MASK 0x00200000L |
|---|
| 77388 | #define BIFP0_0_PCIE_LC_CNTL8__LC_FORCE_LOOPBACK_EQ_TRANSMIT_MOD_COMP_PATTERN_MASK 0x00400000L |
|---|
| 77389 | #define BIFP0_0_PCIE_LC_CNTL8__LC_LOOPBACK_EQ_TRANSMIT_MOD_COMP_PATTERN_MASK 0x00800000L |
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| 77390 | #define BIFP0_0_PCIE_LC_CNTL8__LC_FORCE_LOOPBACK_EQ_LANE_UNDER_TEST_MASK 0x0F000000L |
|---|
| 77391 | #define BIFP0_0_PCIE_LC_CNTL8__LC_LOOPBACK_EQ_LANE_UNDER_TEST_MASK 0xF0000000L |
|---|
| 77392 | //BIFP0_0_PCIE_LC_CNTL9 |
|---|
| 77393 | #define BIFP0_0_PCIE_LC_CNTL9__LC_RESET_RCVR_DETECTED_ALL_ARCS__SHIFT 0x0 |
|---|
| 77394 | #define BIFP0_0_PCIE_LC_CNTL9__LC_LOOPBACK_WAIT_FOR_ALL_ACTIVE_LANES__SHIFT 0x1 |
|---|
| 77395 | #define BIFP0_0_PCIE_LC_CNTL9__LC_CHECK_EC_GEN3_LOOPBACK_ACTIVE__SHIFT 0x2 |
|---|
| 77396 | #define BIFP0_0_PCIE_LC_CNTL9__LC_LOOPBACK_EQ_ARC_EN__SHIFT 0x3 |
|---|
| 77397 | #define BIFP0_0_PCIE_LC_CNTL9__LC_LOOPBACK_EQ_TRANSMIT_MOD_COMP_PATTERN_EN__SHIFT 0x4 |
|---|
| 77398 | #define BIFP0_0_PCIE_LC_CNTL9__LC_ENFORCE_SINGLE_L1_SUBSTATE_CLK_PDWN_ASSERTION_EN__SHIFT 0x5 |
|---|
| 77399 | #define BIFP0_0_PCIE_LC_CNTL9__LC_EXT_ASPM_L12_COMMONMODE_COUNT_METHOD__SHIFT 0x6 |
|---|
| 77400 | #define BIFP0_0_PCIE_LC_CNTL9__LC_ALT_RX_EQ_IN_PROGRESS_EN__SHIFT 0x7 |
|---|
| 77401 | #define BIFP0_0_PCIE_LC_CNTL9__LC_USE_LONG_SERIAL_QUICKSIM_TIMEOUTS__SHIFT 0x8 |
|---|
| 77402 | #define BIFP0_0_PCIE_LC_CNTL9__LC_ALLOW_DLLPS_OTHER_SIDE_REMOVE_SPEED__SHIFT 0x9 |
|---|
| 77403 | #define BIFP0_0_PCIE_LC_CNTL9__LC_DELAY_POLL_COMP_SPD_CHG_AFTER_TXMARGIN__SHIFT 0xa |
|---|
| 77404 | #define BIFP0_0_PCIE_LC_CNTL9__LC_RESET_SKP_SELECT_16GT_ON_TRAINING_BIT__SHIFT 0xb |
|---|
| 77405 | #define BIFP0_0_PCIE_LC_CNTL9__LC_TRAINING_BITS_REQUIRED__SHIFT 0xc |
|---|
| 77406 | #define BIFP0_0_PCIE_LC_CNTL9__LC_REPEAT_RXEQEVAL_AFTER_TIMEOUT__SHIFT 0xe |
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| 77407 | #define BIFP0_0_PCIE_LC_CNTL9__LC_CPM_IDLE_REFCLKREQ_CHECK__SHIFT 0xf |
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| 77408 | #define BIFP0_0_PCIE_LC_CNTL9__LC_REFCLK_OFF_NO_RCVR_LANES__SHIFT 0x10 |
|---|
| 77409 | #define BIFP0_0_PCIE_LC_CNTL9__LC_INDEPENDENT_CHIP_PCS_REFCLKREQ_EN__SHIFT 0x11 |
|---|
| 77410 | #define BIFP0_0_PCIE_LC_CNTL9__LC_REFCLKREQ_IN_HOLD_TRAINING__SHIFT 0x12 |
|---|
| 77411 | #define BIFP0_0_PCIE_LC_CNTL9__LC_DEASSERT_REFCLKREQ_IN_NON_SS_L1__SHIFT 0x13 |
|---|
| 77412 | #define BIFP0_0_PCIE_LC_CNTL9__LC_HOLD_REFCLKREQ_UNTIL_L1SS_POWERDOWN__SHIFT 0x14 |
|---|
| 77413 | #define BIFP0_0_PCIE_LC_CNTL9__LC_CLKGATE_WAIT_FOR_REFCLKACK__SHIFT 0x15 |
|---|
| 77414 | #define BIFP0_0_PCIE_LC_CNTL9__LC_DYN_LANES_L1_SS_POWERDOWN__SHIFT 0x16 |
|---|
| 77415 | #define BIFP0_0_PCIE_LC_CNTL9__LC_USE_OLD_PHYSTATUS_FOR_POWERDOWN_INACTIVE__SHIFT 0x17 |
|---|
| 77416 | #define BIFP0_0_PCIE_LC_CNTL9__LC_BLOCK_L0s_FOR_POWERDOWN_CHANGE__SHIFT 0x18 |
|---|
| 77417 | #define BIFP0_0_PCIE_LC_CNTL9__LC_RECOVERY_WAIT_FOR_ASPM_NAK__SHIFT 0x19 |
|---|
| 77418 | #define BIFP0_0_PCIE_LC_CNTL9__LC_WAIT_FOR_NONPAD_LINK_NUM_LANE0__SHIFT 0x1a |
|---|
| 77419 | #define BIFP0_0_PCIE_LC_CNTL9__LC_CLR_LINK_LANE_NUM_ON_NO_TSX_LANE__SHIFT 0x1b |
|---|
| 77420 | #define BIFP0_0_PCIE_LC_CNTL9__LC_USE_NEW_EQ_SYMBOL_6_EN__SHIFT 0x1c |
|---|
| 77421 | #define BIFP0_0_PCIE_LC_CNTL9__LC_DEC_FAILED_SPEED_CHANGE_COUNT_ABORT_BYPASS_TO_HIGH_RATE__SHIFT 0x1d |
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| 77422 | #define BIFP0_0_PCIE_LC_CNTL9__LC_CONFIG_WAIT_FOR_EIEOS__SHIFT 0x1e |
|---|
| 77423 | #define BIFP0_0_PCIE_LC_CNTL9__LC_HOLD_TLP_TO_XMIT_PULSE_IN_L1__SHIFT 0x1f |
|---|
| 77424 | #define BIFP0_0_PCIE_LC_CNTL9__LC_RESET_RCVR_DETECTED_ALL_ARCS_MASK 0x00000001L |
|---|
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|---|
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|---|
| 77428 | #define BIFP0_0_PCIE_LC_CNTL9__LC_LOOPBACK_EQ_TRANSMIT_MOD_COMP_PATTERN_EN_MASK 0x00000010L |
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| 77429 | #define BIFP0_0_PCIE_LC_CNTL9__LC_ENFORCE_SINGLE_L1_SUBSTATE_CLK_PDWN_ASSERTION_EN_MASK 0x00000020L |
|---|
| 77430 | #define BIFP0_0_PCIE_LC_CNTL9__LC_EXT_ASPM_L12_COMMONMODE_COUNT_METHOD_MASK 0x00000040L |
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| 77431 | #define BIFP0_0_PCIE_LC_CNTL9__LC_ALT_RX_EQ_IN_PROGRESS_EN_MASK 0x00000080L |
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| 77432 | #define BIFP0_0_PCIE_LC_CNTL9__LC_USE_LONG_SERIAL_QUICKSIM_TIMEOUTS_MASK 0x00000100L |
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| 77433 | #define BIFP0_0_PCIE_LC_CNTL9__LC_ALLOW_DLLPS_OTHER_SIDE_REMOVE_SPEED_MASK 0x00000200L |
|---|
| 77434 | #define BIFP0_0_PCIE_LC_CNTL9__LC_DELAY_POLL_COMP_SPD_CHG_AFTER_TXMARGIN_MASK 0x00000400L |
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| 77435 | #define BIFP0_0_PCIE_LC_CNTL9__LC_RESET_SKP_SELECT_16GT_ON_TRAINING_BIT_MASK 0x00000800L |
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| 77436 | #define BIFP0_0_PCIE_LC_CNTL9__LC_TRAINING_BITS_REQUIRED_MASK 0x00003000L |
|---|
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| 77440 | #define BIFP0_0_PCIE_LC_CNTL9__LC_INDEPENDENT_CHIP_PCS_REFCLKREQ_EN_MASK 0x00020000L |
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| 77442 | #define BIFP0_0_PCIE_LC_CNTL9__LC_DEASSERT_REFCLKREQ_IN_NON_SS_L1_MASK 0x00080000L |
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| 77443 | #define BIFP0_0_PCIE_LC_CNTL9__LC_HOLD_REFCLKREQ_UNTIL_L1SS_POWERDOWN_MASK 0x00100000L |
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| 77444 | #define BIFP0_0_PCIE_LC_CNTL9__LC_CLKGATE_WAIT_FOR_REFCLKACK_MASK 0x00200000L |
|---|
| 77445 | #define BIFP0_0_PCIE_LC_CNTL9__LC_DYN_LANES_L1_SS_POWERDOWN_MASK 0x00400000L |
|---|
| 77446 | #define BIFP0_0_PCIE_LC_CNTL9__LC_USE_OLD_PHYSTATUS_FOR_POWERDOWN_INACTIVE_MASK 0x00800000L |
|---|
| 77447 | #define BIFP0_0_PCIE_LC_CNTL9__LC_BLOCK_L0s_FOR_POWERDOWN_CHANGE_MASK 0x01000000L |
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| 77448 | #define BIFP0_0_PCIE_LC_CNTL9__LC_RECOVERY_WAIT_FOR_ASPM_NAK_MASK 0x02000000L |
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| 77449 | #define BIFP0_0_PCIE_LC_CNTL9__LC_WAIT_FOR_NONPAD_LINK_NUM_LANE0_MASK 0x04000000L |
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| 77450 | #define BIFP0_0_PCIE_LC_CNTL9__LC_CLR_LINK_LANE_NUM_ON_NO_TSX_LANE_MASK 0x08000000L |
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| 77451 | #define BIFP0_0_PCIE_LC_CNTL9__LC_USE_NEW_EQ_SYMBOL_6_EN_MASK 0x10000000L |
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| 77452 | #define BIFP0_0_PCIE_LC_CNTL9__LC_DEC_FAILED_SPEED_CHANGE_COUNT_ABORT_BYPASS_TO_HIGH_RATE_MASK 0x20000000L |
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| 77453 | #define BIFP0_0_PCIE_LC_CNTL9__LC_CONFIG_WAIT_FOR_EIEOS_MASK 0x40000000L |
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| 77454 | #define BIFP0_0_PCIE_LC_CNTL9__LC_HOLD_TLP_TO_XMIT_PULSE_IN_L1_MASK 0x80000000L |
|---|
| 77455 | //BIFP0_0_PCIE_LC_FORCE_COEFF2 |
|---|
| 77456 | #define BIFP0_0_PCIE_LC_FORCE_COEFF2__LC_FORCE_COEFF_16GT__SHIFT 0x0 |
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|---|
| 77458 | #define BIFP0_0_PCIE_LC_FORCE_COEFF2__LC_FORCE_CURSOR_16GT__SHIFT 0x7 |
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| 77460 | #define BIFP0_0_PCIE_LC_FORCE_COEFF2__LC_3X3_COEFF_SEARCH_EN_16GT__SHIFT 0x13 |
|---|
| 77461 | #define BIFP0_0_PCIE_LC_FORCE_COEFF2__LC_FORCE_COEFF_16GT_MASK 0x00000001L |
|---|
| 77462 | #define BIFP0_0_PCIE_LC_FORCE_COEFF2__LC_FORCE_PRE_CURSOR_16GT_MASK 0x0000007EL |
|---|
| 77463 | #define BIFP0_0_PCIE_LC_FORCE_COEFF2__LC_FORCE_CURSOR_16GT_MASK 0x00001F80L |
|---|
| 77464 | #define BIFP0_0_PCIE_LC_FORCE_COEFF2__LC_FORCE_POST_CURSOR_16GT_MASK 0x0007E000L |
|---|
| 77465 | #define BIFP0_0_PCIE_LC_FORCE_COEFF2__LC_3X3_COEFF_SEARCH_EN_16GT_MASK 0x00080000L |
|---|
| 77466 | //BIFP0_0_PCIE_LC_FORCE_EQ_REQ_COEFF2 |
|---|
| 77467 | #define BIFP0_0_PCIE_LC_FORCE_EQ_REQ_COEFF2__LC_FORCE_COEFF_IN_EQ_REQ_PHASE_16GT__SHIFT 0x0 |
|---|
| 77468 | #define BIFP0_0_PCIE_LC_FORCE_EQ_REQ_COEFF2__LC_FORCE_PRE_CURSOR_REQ_16GT__SHIFT 0x1 |
|---|
| 77469 | #define BIFP0_0_PCIE_LC_FORCE_EQ_REQ_COEFF2__LC_FORCE_CURSOR_REQ_16GT__SHIFT 0x7 |
|---|
| 77470 | #define BIFP0_0_PCIE_LC_FORCE_EQ_REQ_COEFF2__LC_FORCE_POST_CURSOR_REQ_16GT__SHIFT 0xd |
|---|
| 77471 | #define BIFP0_0_PCIE_LC_FORCE_EQ_REQ_COEFF2__LC_FS_OTHER_END_16GT__SHIFT 0x13 |
|---|
| 77472 | #define BIFP0_0_PCIE_LC_FORCE_EQ_REQ_COEFF2__LC_LF_OTHER_END_16GT__SHIFT 0x19 |
|---|
| 77473 | #define BIFP0_0_PCIE_LC_FORCE_EQ_REQ_COEFF2__LC_FORCE_COEFF_IN_EQ_REQ_PHASE_16GT_MASK 0x00000001L |
|---|
| 77474 | #define BIFP0_0_PCIE_LC_FORCE_EQ_REQ_COEFF2__LC_FORCE_PRE_CURSOR_REQ_16GT_MASK 0x0000007EL |
|---|
| 77475 | #define BIFP0_0_PCIE_LC_FORCE_EQ_REQ_COEFF2__LC_FORCE_CURSOR_REQ_16GT_MASK 0x00001F80L |
|---|
| 77476 | #define BIFP0_0_PCIE_LC_FORCE_EQ_REQ_COEFF2__LC_FORCE_POST_CURSOR_REQ_16GT_MASK 0x0007E000L |
|---|
| 77477 | #define BIFP0_0_PCIE_LC_FORCE_EQ_REQ_COEFF2__LC_FS_OTHER_END_16GT_MASK 0x01F80000L |
|---|
| 77478 | #define BIFP0_0_PCIE_LC_FORCE_EQ_REQ_COEFF2__LC_LF_OTHER_END_16GT_MASK 0x7E000000L |
|---|
| 77479 | //BIFP0_0_PCIE_LC_FINE_GRAIN_CLK_GATE_OVERRIDES |
|---|
| 77480 | #define BIFP0_0_PCIE_LC_FINE_GRAIN_CLK_GATE_OVERRIDES__LC_DISABLE_TRANSMIT_MUX_OUTPUT_GATING__SHIFT 0x0 |
|---|
| 77481 | #define BIFP0_0_PCIE_LC_FINE_GRAIN_CLK_GATE_OVERRIDES__LC_DISABLE_SYMBOL_MUX_OUTPUT_GATING__SHIFT 0x1 |
|---|
| 77482 | #define BIFP0_0_PCIE_LC_FINE_GRAIN_CLK_GATE_OVERRIDES__LC_DISABLE_LC_PKT_GEN_DYN_CLK_GATING__SHIFT 0x2 |
|---|
| 77483 | #define BIFP0_0_PCIE_LC_FINE_GRAIN_CLK_GATE_OVERRIDES__LC_DISABLE_TRANSMIT_MUX_DYN_CLK_GATING__SHIFT 0x3 |
|---|
| 77484 | #define BIFP0_0_PCIE_LC_FINE_GRAIN_CLK_GATE_OVERRIDES__LC_DISABLE_LTSSM_DYN_CLK_GATING__SHIFT 0x4 |
|---|
| 77485 | #define BIFP0_0_PCIE_LC_FINE_GRAIN_CLK_GATE_OVERRIDES__LC_DISABLE_TRANSMIT_MUX_OUTPUT_GATING_MASK 0x00000001L |
|---|
| 77486 | #define BIFP0_0_PCIE_LC_FINE_GRAIN_CLK_GATE_OVERRIDES__LC_DISABLE_SYMBOL_MUX_OUTPUT_GATING_MASK 0x00000002L |
|---|
| 77487 | #define BIFP0_0_PCIE_LC_FINE_GRAIN_CLK_GATE_OVERRIDES__LC_DISABLE_LC_PKT_GEN_DYN_CLK_GATING_MASK 0x00000004L |
|---|
| 77488 | #define BIFP0_0_PCIE_LC_FINE_GRAIN_CLK_GATE_OVERRIDES__LC_DISABLE_TRANSMIT_MUX_DYN_CLK_GATING_MASK 0x00000008L |
|---|
| 77489 | #define BIFP0_0_PCIE_LC_FINE_GRAIN_CLK_GATE_OVERRIDES__LC_DISABLE_LTSSM_DYN_CLK_GATING_MASK 0x00000010L |
|---|
| 77490 | //BIFP0_0_PCIE_LC_CNTL10 |
|---|
| 77491 | #define BIFP0_0_PCIE_LC_CNTL10__LC_DEFAULT_PRESET_OVERRIDE_EN__SHIFT 0x0 |
|---|
| 77492 | #define BIFP0_0_PCIE_LC_CNTL10__LC_DEFAULT_PRESET_OVERRIDE_MODE__SHIFT 0x1 |
|---|
| 77493 | #define BIFP0_0_PCIE_LC_CNTL10__LC_DEFAULT_PRESET_OVERRIDE_PORT__SHIFT 0x2 |
|---|
| 77494 | #define BIFP0_0_PCIE_LC_CNTL10__LC_DEFAULT_PRESET_OVERRIDE_RATE__SHIFT 0x3 |
|---|
| 77495 | #define BIFP0_0_PCIE_LC_CNTL10__LC_DEFAULT_PRESET_OVERRIDE_VALUE__SHIFT 0x5 |
|---|
| 77496 | #define BIFP0_0_PCIE_LC_CNTL10__LC_DEFAULT_PRESET_OVERRIDE_LANE__SHIFT 0x9 |
|---|
| 77497 | #define BIFP0_0_PCIE_LC_CNTL10__LC_USE_PENDING_FOM_SKIP_SECOND_RXEQEVAL__SHIFT 0xd |
|---|
| 77498 | #define BIFP0_0_PCIE_LC_CNTL10__LC_TIEOFF_PORTS_IGNORE_PHYSTATUS__SHIFT 0xf |
|---|
| 77499 | #define BIFP0_0_PCIE_LC_CNTL10__LC_CLEAR_CNTL_SKP_SELECT_DATASTREAM_EXIT__SHIFT 0x10 |
|---|
| 77500 | #define BIFP0_0_PCIE_LC_CNTL10__LC_DEASSERT_REFCLKREQ_IN_L23__SHIFT 0x11 |
|---|
| 77501 | #define BIFP0_0_PCIE_LC_CNTL10__LC_RELEASE_CLKREQ_IN_L23__SHIFT 0x12 |
|---|
| 77502 | #define BIFP0_0_PCIE_LC_CNTL10__LC_RELEASE_CLKREQ_IN_NON_SS_L1__SHIFT 0x13 |
|---|
| 77503 | #define BIFP0_0_PCIE_LC_CNTL10__LC_LINK_DIS_DONT_WAIT_FOR_EIOS__SHIFT 0x16 |
|---|
| 77504 | #define BIFP0_0_PCIE_LC_CNTL10__LC_LSLD_EN__SHIFT 0x17 |
|---|
| 77505 | #define BIFP0_0_PCIE_LC_CNTL10__LC_LSLD_RATE_REQD__SHIFT 0x18 |
|---|
| 77506 | #define BIFP0_0_PCIE_LC_CNTL10__LC_LSLD_MODE__SHIFT 0x1a |
|---|
| 77507 | #define BIFP0_0_PCIE_LC_CNTL10__LC_LSLD_DONE__SHIFT 0x1b |
|---|
| 77508 | #define BIFP0_0_PCIE_LC_CNTL10__LC_LSLD_TLS_ADVERTISED__SHIFT 0x1c |
|---|
| 77509 | #define BIFP0_0_PCIE_LC_CNTL10__LC_LSLD_CURRENT_RATE__SHIFT 0x1e |
|---|
| 77510 | #define BIFP0_0_PCIE_LC_CNTL10__LC_DEFAULT_PRESET_OVERRIDE_EN_MASK 0x00000001L |
|---|
| 77511 | #define BIFP0_0_PCIE_LC_CNTL10__LC_DEFAULT_PRESET_OVERRIDE_MODE_MASK 0x00000002L |
|---|
| 77512 | #define BIFP0_0_PCIE_LC_CNTL10__LC_DEFAULT_PRESET_OVERRIDE_PORT_MASK 0x00000004L |
|---|
| 77513 | #define BIFP0_0_PCIE_LC_CNTL10__LC_DEFAULT_PRESET_OVERRIDE_RATE_MASK 0x00000018L |
|---|
| 77514 | #define BIFP0_0_PCIE_LC_CNTL10__LC_DEFAULT_PRESET_OVERRIDE_VALUE_MASK 0x000001E0L |
|---|
| 77515 | #define BIFP0_0_PCIE_LC_CNTL10__LC_DEFAULT_PRESET_OVERRIDE_LANE_MASK 0x00001E00L |
|---|
| 77516 | #define BIFP0_0_PCIE_LC_CNTL10__LC_USE_PENDING_FOM_SKIP_SECOND_RXEQEVAL_MASK 0x00002000L |
|---|
| 77517 | #define BIFP0_0_PCIE_LC_CNTL10__LC_TIEOFF_PORTS_IGNORE_PHYSTATUS_MASK 0x00008000L |
|---|
| 77518 | #define BIFP0_0_PCIE_LC_CNTL10__LC_CLEAR_CNTL_SKP_SELECT_DATASTREAM_EXIT_MASK 0x00010000L |
|---|
| 77519 | #define BIFP0_0_PCIE_LC_CNTL10__LC_DEASSERT_REFCLKREQ_IN_L23_MASK 0x00020000L |
|---|
| 77520 | #define BIFP0_0_PCIE_LC_CNTL10__LC_RELEASE_CLKREQ_IN_L23_MASK 0x00040000L |
|---|
| 77521 | #define BIFP0_0_PCIE_LC_CNTL10__LC_RELEASE_CLKREQ_IN_NON_SS_L1_MASK 0x00080000L |
|---|
| 77522 | #define BIFP0_0_PCIE_LC_CNTL10__LC_LINK_DIS_DONT_WAIT_FOR_EIOS_MASK 0x00400000L |
|---|
| 77523 | #define BIFP0_0_PCIE_LC_CNTL10__LC_LSLD_EN_MASK 0x00800000L |
|---|
| 77524 | #define BIFP0_0_PCIE_LC_CNTL10__LC_LSLD_RATE_REQD_MASK 0x03000000L |
|---|
| 77525 | #define BIFP0_0_PCIE_LC_CNTL10__LC_LSLD_MODE_MASK 0x04000000L |
|---|
| 77526 | #define BIFP0_0_PCIE_LC_CNTL10__LC_LSLD_DONE_MASK 0x08000000L |
|---|
| 77527 | #define BIFP0_0_PCIE_LC_CNTL10__LC_LSLD_TLS_ADVERTISED_MASK 0x30000000L |
|---|
| 77528 | #define BIFP0_0_PCIE_LC_CNTL10__LC_LSLD_CURRENT_RATE_MASK 0xC0000000L |
|---|
| 77529 | //BIFP0_0_PCIE_LC_SAVE_RESTORE_1 |
|---|
| 77530 | #define BIFP0_0_PCIE_LC_SAVE_RESTORE_1__LC_SAVE_RESTORE_EN__SHIFT 0x0 |
|---|
| 77531 | #define BIFP0_0_PCIE_LC_SAVE_RESTORE_1__LC_SAVE_RESTORE_DIRECTION__SHIFT 0x1 |
|---|
| 77532 | #define BIFP0_0_PCIE_LC_SAVE_RESTORE_1__LC_SAVE_RESTORE_INDEX__SHIFT 0x2 |
|---|
| 77533 | #define BIFP0_0_PCIE_LC_SAVE_RESTORE_1__LC_SAVE_RESTORE_ACKNOWLEDGE__SHIFT 0xa |
|---|
| 77534 | #define BIFP0_0_PCIE_LC_SAVE_RESTORE_1__LC_SAVE_RESTORE_DONE__SHIFT 0xb |
|---|
| 77535 | #define BIFP0_0_PCIE_LC_SAVE_RESTORE_1__LC_SAVE_RESTORE_FAST_RESTORE_EN__SHIFT 0xc |
|---|
| 77536 | #define BIFP0_0_PCIE_LC_SAVE_RESTORE_1__LC_SAVE_RESTORE_EQ_SETTINGS_RESTORED__SHIFT 0xd |
|---|
| 77537 | #define BIFP0_0_PCIE_LC_SAVE_RESTORE_1__LC_SAVE_RESTORE_SPEEDS__SHIFT 0xe |
|---|
| 77538 | #define BIFP0_0_PCIE_LC_SAVE_RESTORE_1__LC_SAVE_RESTORE_DATA_LO__SHIFT 0x10 |
|---|
| 77539 | #define BIFP0_0_PCIE_LC_SAVE_RESTORE_1__LC_SAVE_RESTORE_EN_MASK 0x00000001L |
|---|
| 77540 | #define BIFP0_0_PCIE_LC_SAVE_RESTORE_1__LC_SAVE_RESTORE_DIRECTION_MASK 0x00000002L |
|---|
| 77541 | #define BIFP0_0_PCIE_LC_SAVE_RESTORE_1__LC_SAVE_RESTORE_INDEX_MASK 0x000003FCL |
|---|
| 77542 | #define BIFP0_0_PCIE_LC_SAVE_RESTORE_1__LC_SAVE_RESTORE_ACKNOWLEDGE_MASK 0x00000400L |
|---|
| 77543 | #define BIFP0_0_PCIE_LC_SAVE_RESTORE_1__LC_SAVE_RESTORE_DONE_MASK 0x00000800L |
|---|
| 77544 | #define BIFP0_0_PCIE_LC_SAVE_RESTORE_1__LC_SAVE_RESTORE_FAST_RESTORE_EN_MASK 0x00001000L |
|---|
| 77545 | #define BIFP0_0_PCIE_LC_SAVE_RESTORE_1__LC_SAVE_RESTORE_EQ_SETTINGS_RESTORED_MASK 0x00002000L |
|---|
| 77546 | #define BIFP0_0_PCIE_LC_SAVE_RESTORE_1__LC_SAVE_RESTORE_SPEEDS_MASK 0x0000C000L |
|---|
| 77547 | #define BIFP0_0_PCIE_LC_SAVE_RESTORE_1__LC_SAVE_RESTORE_DATA_LO_MASK 0xFFFF0000L |
|---|
| 77548 | //BIFP0_0_PCIE_LC_SAVE_RESTORE_2 |
|---|
| 77549 | #define BIFP0_0_PCIE_LC_SAVE_RESTORE_2__LC_SAVE_RESTORE_DATA_HI__SHIFT 0x0 |
|---|
| 77550 | #define BIFP0_0_PCIE_LC_SAVE_RESTORE_2__LC_SAVE_RESTORE_DATA_HI_MASK 0xFFFFFFFFL |
|---|
| 77551 | //BIFP0_0_PCIE_LC_CNTL11 |
|---|
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| 77633 | #define BIFP0_0_PCIE_LC_CNTL12__LC_BLOCKALIGN_IN_L1_ENTRY_MASK 0x00000100L |
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| 77642 | #define BIFP0_0_PCIE_LC_CNTL12__LC_SAFE_RECOVER_DATA_UNLOCK_MASK 0x00040000L |
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| 77661 | #define BIFP0_0_PCIE_LC_SPEED_CNTL2__LC_INIT_SPEED_NEG_IN_L1_EN__SHIFT 0x5 |
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| 77671 | #define BIFP0_0_PCIE_LC_SPEED_CNTL2__LC_ENFORCE_CORRECT_SPEED_FOR_EQ__SHIFT 0x10 |
|---|
| 77672 | #define BIFP0_0_PCIE_LC_SPEED_CNTL2__LC_ENFORCE_SOFTWARE_PERFORM_EQ__SHIFT 0x11 |
|---|
| 77673 | #define BIFP0_0_PCIE_LC_SPEED_CNTL2__LC_SEND_EQ_TS2_IF_OTHER_SIDE_EVER_ADVERTISED_SPEED__SHIFT 0x12 |
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| 77674 | #define BIFP0_0_PCIE_LC_SPEED_CNTL2__LC_ENFORCE_SINGLE_EQ_PER_RECOVERY__SHIFT 0x13 |
|---|
| 77675 | #define BIFP0_0_PCIE_LC_SPEED_CNTL2__LC_USE_LEGACY_CLEAR_DELAY_DLLPs__SHIFT 0x14 |
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| 77676 | #define BIFP0_0_PCIE_LC_SPEED_CNTL2__LC_DEFER_RETRAIN_LINK_UNTIL_EXIT_RECOVERY__SHIFT 0x15 |
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| 77677 | #define BIFP0_0_PCIE_LC_SPEED_CNTL2__LC_ABORT_AUTO_EQ_ON_FAIL_SPEED_CHANGE_LIMIT__SHIFT 0x16 |
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| 77678 | #define BIFP0_0_PCIE_LC_SPEED_CNTL2__LC_DEFER_PRIVATE_SPEED_CHANGE_UNTIL_EXIT_RECOVERY__SHIFT 0x17 |
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| 77679 | #define BIFP0_0_PCIE_LC_SPEED_CNTL2__LC_DONT_UPDATE_GEN_SUPPORT_MID_RECOVERY__SHIFT 0x19 |
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| 77680 | #define BIFP0_0_PCIE_LC_SPEED_CNTL2__LC_ALLOW_SET_INITIATE_SPEED_CHANGE_IN_RECOVERY_LOCK__SHIFT 0x1a |
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| 77681 | #define BIFP0_0_PCIE_LC_SPEED_CNTL2__LC_FORCE_EN_SW_SPEED_CHANGE_MASK 0x00000001L |
|---|
| 77682 | #define BIFP0_0_PCIE_LC_SPEED_CNTL2__LC_FORCE_DIS_SW_SPEED_CHANGE_MASK 0x00000002L |
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| 77683 | #define BIFP0_0_PCIE_LC_SPEED_CNTL2__LC_FORCE_EN_HW_SPEED_CHANGE_MASK 0x00000004L |
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| 77685 | #define BIFP0_0_PCIE_LC_SPEED_CNTL2__LC_INIT_SPEED_NEG_IN_L0s_EN_MASK 0x00000010L |
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| 77686 | #define BIFP0_0_PCIE_LC_SPEED_CNTL2__LC_INIT_SPEED_NEG_IN_L1_EN_MASK 0x00000020L |
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| 77687 | #define BIFP0_0_PCIE_LC_SPEED_CNTL2__LC_INITIATE_LINK_SPEED_CHANGE_MASK 0x00000040L |
|---|
| 77688 | #define BIFP0_0_PCIE_LC_SPEED_CNTL2__LC_SPEED_CHANGE_STATUS_MASK 0x00000080L |
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| 77689 | #define BIFP0_0_PCIE_LC_SPEED_CNTL2__LC_SPEED_CHANGE_ATTEMPTS_ALLOWED_MASK 0x00000300L |
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| 77690 | #define BIFP0_0_PCIE_LC_SPEED_CNTL2__LC_SPEED_CHANGE_ATTEMPT_FAILED_MASK 0x00000400L |
|---|
| 77691 | #define BIFP0_0_PCIE_LC_SPEED_CNTL2__LC_CLR_FAILED_SPD_CHANGE_CNT_MASK 0x00000800L |
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| 77692 | #define BIFP0_0_PCIE_LC_SPEED_CNTL2__LC_MULT_UPSTREAM_AUTO_SPD_CHNG_EN_MASK 0x00001000L |
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| 77693 | #define BIFP0_0_PCIE_LC_SPEED_CNTL2__LC_DONT_CLR_TARGET_SPD_CHANGE_STATUS_MASK 0x00002000L |
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| 77849 | #define BIFP0_0_PCIE_TX_CREDITS_STATUS__TX_CREDITS_CUR_STATUS_CPLH_MASK 0x00200000L |
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|---|
| 77947 | #define BIFP1_0_PCIE_ERR_CNTL__AER_PRIV_MASK_BAD_TLP__SHIFT 0x14 |
|---|
| 77948 | #define BIFP1_0_PCIE_ERR_CNTL__ERR_REPORTING_DIS_MASK 0x00000001L |
|---|
| 77949 | #define BIFP1_0_PCIE_ERR_CNTL__STRAP_FIRST_RCVD_ERR_LOG_MASK 0x00000002L |
|---|
| 77950 | #define BIFP1_0_PCIE_ERR_CNTL__RX_DROP_ECRC_FAILURES_MASK 0x00000004L |
|---|
| 77951 | #define BIFP1_0_PCIE_ERR_CNTL__RX_GENERATE_LCRC_ERR_MASK 0x00000020L |
|---|
| 77952 | #define BIFP1_0_PCIE_ERR_CNTL__RX_GENERATE_POIS_TLP_MASK 0x00000040L |
|---|
| 77953 | #define BIFP1_0_PCIE_ERR_CNTL__RX_GENERATE_ECRC_ERR_MASK 0x00000080L |
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| 77955 | #define BIFP1_0_PCIE_ERR_CNTL__AER_HDR_LOG_F0_TIMER_EXPIRED_MASK 0x00000800L |
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| 77956 | #define BIFP1_0_PCIE_ERR_CNTL__CI_P_SLV_BUF_RD_HALT_STATUS_MASK 0x00004000L |
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| 77957 | #define BIFP1_0_PCIE_ERR_CNTL__CI_NP_SLV_BUF_RD_HALT_STATUS_MASK 0x00008000L |
|---|
| 77958 | #define BIFP1_0_PCIE_ERR_CNTL__CI_SLV_BUF_HALT_RESET_MASK 0x00010000L |
|---|
| 77959 | #define BIFP1_0_PCIE_ERR_CNTL__SEND_ERR_MSG_IMMEDIATELY_MASK 0x00020000L |
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| 77960 | #define BIFP1_0_PCIE_ERR_CNTL__STRAP_POISONED_ADVISORY_NONFATAL_MASK 0x00040000L |
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|---|
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|---|
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|---|
| 77970 | #define BIFP1_0_PCIE_RX_CNTL__RX_IGNORE_EP_ERR__SHIFT 0x6 |
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| 77973 | #define BIFP1_0_PCIE_RX_CNTL__RX_IGNORE_TC_ERR__SHIFT 0x9 |
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| 77980 | #define BIFP1_0_PCIE_RX_CNTL__RX_RCB_CPL_TIMEOUT__SHIFT 0x10 |
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| 77981 | #define BIFP1_0_PCIE_RX_CNTL__RX_RCB_CPL_TIMEOUT_MODE__SHIFT 0x13 |
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| 77982 | #define BIFP1_0_PCIE_RX_CNTL__RX_PCIE_CPL_TIMEOUT_DIS__SHIFT 0x14 |
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| 77983 | #define BIFP1_0_PCIE_RX_CNTL__RX_IGNORE_SHORTPREFIX_ERR__SHIFT 0x15 |
|---|
| 77984 | #define BIFP1_0_PCIE_RX_CNTL__RX_IGNORE_MAXPREFIX_ERR__SHIFT 0x16 |
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| 77985 | #define BIFP1_0_PCIE_RX_CNTL__RX_IGNORE_CPLPREFIX_ERR__SHIFT 0x17 |
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| 77986 | #define BIFP1_0_PCIE_RX_CNTL__RX_IGNORE_INVALIDPASID_ERR__SHIFT 0x18 |
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| 77987 | #define BIFP1_0_PCIE_RX_CNTL__RX_IGNORE_NOT_PASID_UR__SHIFT 0x19 |
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| 77988 | #define BIFP1_0_PCIE_RX_CNTL__RX_TPH_DIS__SHIFT 0x1a |
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| 77989 | #define BIFP1_0_PCIE_RX_CNTL__RX_RCB_FLR_TIMEOUT_DIS__SHIFT 0x1b |
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| 77990 | #define BIFP1_0_PCIE_RX_CNTL__CTO_MASK_PRIV__SHIFT 0x1c |
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| 77991 | #define BIFP1_0_PCIE_RX_CNTL__RX_SWAP_RTRC_TO_BFRC_ENABLE__SHIFT 0x1d |
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| 77992 | #define BIFP1_0_PCIE_RX_CNTL__DPC_PRIV_TRIGGER_ON_SURPDN_EN__SHIFT 0x1e |
|---|
| 77993 | #define BIFP1_0_PCIE_RX_CNTL__DPC_PRIV_TRIGGER_3_EN__SHIFT 0x1f |
|---|
| 77994 | #define BIFP1_0_PCIE_RX_CNTL__RX_IGNORE_IO_ERR_MASK 0x00000001L |
|---|
| 77995 | #define BIFP1_0_PCIE_RX_CNTL__RX_IGNORE_BE_ERR_MASK 0x00000002L |
|---|
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| 78000 | #define BIFP1_0_PCIE_RX_CNTL__RX_IGNORE_EP_ERR_MASK 0x00000040L |
|---|
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|---|
| 78003 | #define BIFP1_0_PCIE_RX_CNTL__RX_IGNORE_TC_ERR_MASK 0x00000200L |
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| 78004 | #define BIFP1_0_PCIE_RX_CNTL__RX_IGNORE_CFG_UR_MASK 0x00000400L |
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| 78012 | #define BIFP1_0_PCIE_RX_CNTL__RX_PCIE_CPL_TIMEOUT_DIS_MASK 0x00100000L |
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| 78013 | #define BIFP1_0_PCIE_RX_CNTL__RX_IGNORE_SHORTPREFIX_ERR_MASK 0x00200000L |
|---|
| 78014 | #define BIFP1_0_PCIE_RX_CNTL__RX_IGNORE_MAXPREFIX_ERR_MASK 0x00400000L |
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| 78015 | #define BIFP1_0_PCIE_RX_CNTL__RX_IGNORE_CPLPREFIX_ERR_MASK 0x00800000L |
|---|
| 78016 | #define BIFP1_0_PCIE_RX_CNTL__RX_IGNORE_INVALIDPASID_ERR_MASK 0x01000000L |
|---|
| 78017 | #define BIFP1_0_PCIE_RX_CNTL__RX_IGNORE_NOT_PASID_UR_MASK 0x02000000L |
|---|
| 78018 | #define BIFP1_0_PCIE_RX_CNTL__RX_TPH_DIS_MASK 0x04000000L |
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| 78019 | #define BIFP1_0_PCIE_RX_CNTL__RX_RCB_FLR_TIMEOUT_DIS_MASK 0x08000000L |
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| 78021 | #define BIFP1_0_PCIE_RX_CNTL__RX_SWAP_RTRC_TO_BFRC_ENABLE_MASK 0x20000000L |
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| 78046 | #define BIFP1_0_PCIE_RX_CNTL3__RX_IGNORE_RC_INVCPLPASID_UR_MASK 0x00000010L |
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| 78048 | #define BIFP1_0_PCIE_RX_CNTL3__RX_INGRESS_POISONED_BLOCKING_EN_MASK 0x00000200L |
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| 78049 | #define BIFP1_0_PCIE_RX_CNTL3__RX_SWAP_RTRC_TO_BFRC_HDR_ONLY_ENABLE_MASK 0x00000400L |
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| 78050 | #define BIFP1_0_PCIE_RX_CNTL3__RX_PRIV_POISON_EGRESS_BLOCK_EN_MASK 0x00000800L |
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|---|
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| 78059 | #define BIFP1_0_PCIE_RX_CREDITS_ALLOCATED_NP__RX_CREDITS_ALLOCATED_NPD_MASK 0x00000FFFL |
|---|
| 78060 | #define BIFP1_0_PCIE_RX_CREDITS_ALLOCATED_NP__RX_CREDITS_ALLOCATED_NPH_MASK 0x00FF0000L |
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| 78061 | //BIFP1_0_PCIE_RX_CREDITS_ALLOCATED_CPL |
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| 78062 | #define BIFP1_0_PCIE_RX_CREDITS_ALLOCATED_CPL__RX_CREDITS_ALLOCATED_CPLD__SHIFT 0x0 |
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| 78063 | #define BIFP1_0_PCIE_RX_CREDITS_ALLOCATED_CPL__RX_CREDITS_ALLOCATED_CPLH__SHIFT 0x10 |
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| 78064 | #define BIFP1_0_PCIE_RX_CREDITS_ALLOCATED_CPL__RX_CREDITS_ALLOCATED_CPLD_MASK 0x00000FFFL |
|---|
| 78065 | #define BIFP1_0_PCIE_RX_CREDITS_ALLOCATED_CPL__RX_CREDITS_ALLOCATED_CPLH_MASK 0x00FF0000L |
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| 78066 | //BIFP1_0_PCIEP_ERROR_INJECT_PHYSICAL |
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| 78067 | #define BIFP1_0_PCIEP_ERROR_INJECT_PHYSICAL__ERROR_INJECT_PL_LANE_ERR__SHIFT 0x0 |
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| 78068 | #define BIFP1_0_PCIEP_ERROR_INJECT_PHYSICAL__ERROR_INJECT_PL_FRAMING_ERR__SHIFT 0x2 |
|---|
| 78069 | #define BIFP1_0_PCIEP_ERROR_INJECT_PHYSICAL__ERROR_INJECT_PL_BAD_PARITY_IN_SKP__SHIFT 0x4 |
|---|
| 78070 | #define BIFP1_0_PCIEP_ERROR_INJECT_PHYSICAL__ERROR_INJECT_PL_BAD_LFSR_IN_SKP__SHIFT 0x6 |
|---|
| 78071 | #define BIFP1_0_PCIEP_ERROR_INJECT_PHYSICAL__ERROR_INJECT_PL_LOOPBACK_UFLOW__SHIFT 0x8 |
|---|
| 78072 | #define BIFP1_0_PCIEP_ERROR_INJECT_PHYSICAL__ERROR_INJECT_PL_LOOPBACK_OFLOW__SHIFT 0xa |
|---|
| 78073 | #define BIFP1_0_PCIEP_ERROR_INJECT_PHYSICAL__ERROR_INJECT_PL_DESKEW_ERR__SHIFT 0xc |
|---|
| 78074 | #define BIFP1_0_PCIEP_ERROR_INJECT_PHYSICAL__ERROR_INJECT_PL_8B10B_DISPARITY_ERR__SHIFT 0xe |
|---|
| 78075 | #define BIFP1_0_PCIEP_ERROR_INJECT_PHYSICAL__ERROR_INJECT_PL_8B10B_DECODE_ERR__SHIFT 0x10 |
|---|
| 78076 | #define BIFP1_0_PCIEP_ERROR_INJECT_PHYSICAL__ERROR_INJECT_PL_SKP_OS_ERROR__SHIFT 0x12 |
|---|
| 78077 | #define BIFP1_0_PCIEP_ERROR_INJECT_PHYSICAL__ERROR_INJECT_PL_INV_OS_IDENTIFIER__SHIFT 0x14 |
|---|
| 78078 | #define 0x16 |
|---|
| 78079 | #define BIFP1_0_PCIEP_ERROR_INJECT_PHYSICAL__ERROR_INJECT_PL_LANE_ERR_MASK 0x00000003L |
|---|
| 78080 | #define BIFP1_0_PCIEP_ERROR_INJECT_PHYSICAL__ERROR_INJECT_PL_FRAMING_ERR_MASK 0x0000000CL |
|---|
| 78081 | #define BIFP1_0_PCIEP_ERROR_INJECT_PHYSICAL__ERROR_INJECT_PL_BAD_PARITY_IN_SKP_MASK 0x00000030L |
|---|
| 78082 | #define BIFP1_0_PCIEP_ERROR_INJECT_PHYSICAL__ERROR_INJECT_PL_BAD_LFSR_IN_SKP_MASK 0x000000C0L |
|---|
| 78083 | #define BIFP1_0_PCIEP_ERROR_INJECT_PHYSICAL__ERROR_INJECT_PL_LOOPBACK_UFLOW_MASK 0x00000300L |
|---|
| 78084 | #define BIFP1_0_PCIEP_ERROR_INJECT_PHYSICAL__ERROR_INJECT_PL_LOOPBACK_OFLOW_MASK 0x00000C00L |
|---|
| 78085 | #define BIFP1_0_PCIEP_ERROR_INJECT_PHYSICAL__ERROR_INJECT_PL_DESKEW_ERR_MASK 0x00003000L |
|---|
| 78086 | #define BIFP1_0_PCIEP_ERROR_INJECT_PHYSICAL__ERROR_INJECT_PL_8B10B_DISPARITY_ERR_MASK 0x0000C000L |
|---|
| 78087 | #define BIFP1_0_PCIEP_ERROR_INJECT_PHYSICAL__ERROR_INJECT_PL_8B10B_DECODE_ERR_MASK 0x00030000L |
|---|
| 78088 | #define BIFP1_0_PCIEP_ERROR_INJECT_PHYSICAL__ERROR_INJECT_PL_SKP_OS_ERROR_MASK 0x000C0000L |
|---|
| 78089 | #define BIFP1_0_PCIEP_ERROR_INJECT_PHYSICAL__ERROR_INJECT_PL_INV_OS_IDENTIFIER_MASK 0x00300000L |
|---|
| 78090 | #define 0x00C00000L |
|---|
| 78091 | //BIFP1_0_PCIEP_ERROR_INJECT_TRANSACTION |
|---|
| 78092 | #define BIFP1_0_PCIEP_ERROR_INJECT_TRANSACTION__ERROR_INJECT_TL_FLOW_CTL_ERR__SHIFT 0x0 |
|---|
| 78093 | #define BIFP1_0_PCIEP_ERROR_INJECT_TRANSACTION__ERROR_INJECT_TL_REPLAY_NUM_ROLLOVER__SHIFT 0x2 |
|---|
| 78094 | #define BIFP1_0_PCIEP_ERROR_INJECT_TRANSACTION__ERROR_INJECT_TL_BAD_DLLP__SHIFT 0x4 |
|---|
| 78095 | #define BIFP1_0_PCIEP_ERROR_INJECT_TRANSACTION__ERROR_INJECT_TL_BAD_TLP__SHIFT 0x6 |
|---|
| 78096 | #define BIFP1_0_PCIEP_ERROR_INJECT_TRANSACTION__ERROR_INJECT_TL_UNSUPPORTED_REQ__SHIFT 0x8 |
|---|
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|---|
| 78098 | #define BIFP1_0_PCIEP_ERROR_INJECT_TRANSACTION__ERROR_INJECT_TL_MALFORMED_TLP__SHIFT 0xc |
|---|
| 78099 | #define BIFP1_0_PCIEP_ERROR_INJECT_TRANSACTION__ERROR_INJECT_TL_UNEXPECTED_CMPLT__SHIFT 0xe |
|---|
| 78100 | #define BIFP1_0_PCIEP_ERROR_INJECT_TRANSACTION__ERROR_INJECT_TL_COMPLETER_ABORT__SHIFT 0x10 |
|---|
| 78101 | #define BIFP1_0_PCIEP_ERROR_INJECT_TRANSACTION__ERROR_INJECT_TL_COMPLETION_TIMEOUT__SHIFT 0x12 |
|---|
| 78102 | #define BIFP1_0_PCIEP_ERROR_INJECT_TRANSACTION__ERROR_INJECT_TL_FLOW_CTL_ERR_MASK 0x00000003L |
|---|
| 78103 | #define BIFP1_0_PCIEP_ERROR_INJECT_TRANSACTION__ERROR_INJECT_TL_REPLAY_NUM_ROLLOVER_MASK 0x0000000CL |
|---|
| 78104 | #define BIFP1_0_PCIEP_ERROR_INJECT_TRANSACTION__ERROR_INJECT_TL_BAD_DLLP_MASK 0x00000030L |
|---|
| 78105 | #define BIFP1_0_PCIEP_ERROR_INJECT_TRANSACTION__ERROR_INJECT_TL_BAD_TLP_MASK 0x000000C0L |
|---|
| 78106 | #define BIFP1_0_PCIEP_ERROR_INJECT_TRANSACTION__ERROR_INJECT_TL_UNSUPPORTED_REQ_MASK 0x00000300L |
|---|
| 78107 | #define BIFP1_0_PCIEP_ERROR_INJECT_TRANSACTION__ERROR_INJECT_TL_ECRC_ERROR_MASK 0x00000C00L |
|---|
| 78108 | #define BIFP1_0_PCIEP_ERROR_INJECT_TRANSACTION__ERROR_INJECT_TL_MALFORMED_TLP_MASK 0x00003000L |
|---|
| 78109 | #define BIFP1_0_PCIEP_ERROR_INJECT_TRANSACTION__ERROR_INJECT_TL_UNEXPECTED_CMPLT_MASK 0x0000C000L |
|---|
| 78110 | #define BIFP1_0_PCIEP_ERROR_INJECT_TRANSACTION__ERROR_INJECT_TL_COMPLETER_ABORT_MASK 0x00030000L |
|---|
| 78111 | #define BIFP1_0_PCIEP_ERROR_INJECT_TRANSACTION__ERROR_INJECT_TL_COMPLETION_TIMEOUT_MASK 0x000C0000L |
|---|
| 78112 | //BIFP1_0_PCIEP_NAK_COUNTER |
|---|
| 78113 | #define BIFP1_0_PCIEP_NAK_COUNTER__RX_NUM_NAK_RECEIVED_PORT__SHIFT 0x0 |
|---|
| 78114 | #define BIFP1_0_PCIEP_NAK_COUNTER__RX_NUM_NAK_GENERATED_PORT__SHIFT 0x10 |
|---|
| 78115 | #define BIFP1_0_PCIEP_NAK_COUNTER__RX_NUM_NAK_RECEIVED_PORT_MASK 0x0000FFFFL |
|---|
| 78116 | #define BIFP1_0_PCIEP_NAK_COUNTER__RX_NUM_NAK_GENERATED_PORT_MASK 0xFFFF0000L |
|---|
| 78117 | //BIFP1_0_PCIE_LC_CNTL |
|---|
| 78118 | #define BIFP1_0_PCIE_LC_CNTL__LC_ADVANCE_SPEED_COMPL_ON_EVERY_COMPL_ENTRY__SHIFT 0x0 |
|---|
| 78119 | #define BIFP1_0_PCIE_LC_CNTL__LC_DONT_ENTER_L23_IN_D0__SHIFT 0x1 |
|---|
| 78120 | #define BIFP1_0_PCIE_LC_CNTL__LC_RESET_L_IDLE_COUNT_EN__SHIFT 0x2 |
|---|
| 78121 | #define BIFP1_0_PCIE_LC_CNTL__LC_RESET_LINK__SHIFT 0x3 |
|---|
| 78122 | #define BIFP1_0_PCIE_LC_CNTL__LC_16X_CLEAR_TX_PIPE__SHIFT 0x4 |
|---|
| 78123 | #define BIFP1_0_PCIE_LC_CNTL__LC_L0S_INACTIVITY__SHIFT 0x8 |
|---|
| 78124 | #define BIFP1_0_PCIE_LC_CNTL__LC_L1_INACTIVITY__SHIFT 0xc |
|---|
| 78125 | #define BIFP1_0_PCIE_LC_CNTL__LC_PMI_TO_L1_DIS__SHIFT 0x10 |
|---|
| 78126 | #define BIFP1_0_PCIE_LC_CNTL__LC_INC_N_FTS_EN__SHIFT 0x11 |
|---|
| 78127 | #define BIFP1_0_PCIE_LC_CNTL__LC_LOOK_FOR_IDLE_IN_L1L23__SHIFT 0x12 |
|---|
| 78128 | #define BIFP1_0_PCIE_LC_CNTL__LC_FACTOR_IN_EXT_SYNC__SHIFT 0x14 |
|---|
| 78129 | #define BIFP1_0_PCIE_LC_CNTL__LC_WAIT_FOR_PM_ACK_DIS__SHIFT 0x15 |
|---|
| 78130 | #define BIFP1_0_PCIE_LC_CNTL__LC_WAKE_FROM_L23__SHIFT 0x16 |
|---|
| 78131 | #define BIFP1_0_PCIE_LC_CNTL__LC_L1_IMMEDIATE_ACK__SHIFT 0x17 |
|---|
| 78132 | #define BIFP1_0_PCIE_LC_CNTL__LC_ASPM_TO_L1_DIS__SHIFT 0x18 |
|---|
| 78133 | #define BIFP1_0_PCIE_LC_CNTL__LC_DELAY_COUNT__SHIFT 0x19 |
|---|
| 78134 | #define BIFP1_0_PCIE_LC_CNTL__LC_DELAY_L0S_EXIT__SHIFT 0x1b |
|---|
| 78135 | #define BIFP1_0_PCIE_LC_CNTL__LC_DELAY_L1_EXIT__SHIFT 0x1c |
|---|
| 78136 | #define BIFP1_0_PCIE_LC_CNTL__LC_EXTEND_WAIT_FOR_EL_IDLE__SHIFT 0x1d |
|---|
| 78137 | #define BIFP1_0_PCIE_LC_CNTL__LC_ESCAPE_L1L23_EN__SHIFT 0x1e |
|---|
| 78138 | #define BIFP1_0_PCIE_LC_CNTL__LC_GATE_RCVR_IDLE__SHIFT 0x1f |
|---|
| 78139 | #define BIFP1_0_PCIE_LC_CNTL__LC_ADVANCE_SPEED_COMPL_ON_EVERY_COMPL_ENTRY_MASK 0x00000001L |
|---|
| 78140 | #define BIFP1_0_PCIE_LC_CNTL__LC_DONT_ENTER_L23_IN_D0_MASK 0x00000002L |
|---|
| 78141 | #define BIFP1_0_PCIE_LC_CNTL__LC_RESET_L_IDLE_COUNT_EN_MASK 0x00000004L |
|---|
| 78142 | #define BIFP1_0_PCIE_LC_CNTL__LC_RESET_LINK_MASK 0x00000008L |
|---|
| 78143 | #define BIFP1_0_PCIE_LC_CNTL__LC_16X_CLEAR_TX_PIPE_MASK 0x000000F0L |
|---|
| 78144 | #define BIFP1_0_PCIE_LC_CNTL__LC_L0S_INACTIVITY_MASK 0x00000F00L |
|---|
| 78145 | #define BIFP1_0_PCIE_LC_CNTL__LC_L1_INACTIVITY_MASK 0x0000F000L |
|---|
| 78146 | #define BIFP1_0_PCIE_LC_CNTL__LC_PMI_TO_L1_DIS_MASK 0x00010000L |
|---|
| 78147 | #define BIFP1_0_PCIE_LC_CNTL__LC_INC_N_FTS_EN_MASK 0x00020000L |
|---|
| 78148 | #define BIFP1_0_PCIE_LC_CNTL__LC_LOOK_FOR_IDLE_IN_L1L23_MASK 0x000C0000L |
|---|
| 78149 | #define BIFP1_0_PCIE_LC_CNTL__LC_FACTOR_IN_EXT_SYNC_MASK 0x00100000L |
|---|
| 78150 | #define BIFP1_0_PCIE_LC_CNTL__LC_WAIT_FOR_PM_ACK_DIS_MASK 0x00200000L |
|---|
| 78151 | #define BIFP1_0_PCIE_LC_CNTL__LC_WAKE_FROM_L23_MASK 0x00400000L |
|---|
| 78152 | #define BIFP1_0_PCIE_LC_CNTL__LC_L1_IMMEDIATE_ACK_MASK 0x00800000L |
|---|
| 78153 | #define BIFP1_0_PCIE_LC_CNTL__LC_ASPM_TO_L1_DIS_MASK 0x01000000L |
|---|
| 78154 | #define BIFP1_0_PCIE_LC_CNTL__LC_DELAY_COUNT_MASK 0x06000000L |
|---|
| 78155 | #define BIFP1_0_PCIE_LC_CNTL__LC_DELAY_L0S_EXIT_MASK 0x08000000L |
|---|
| 78156 | #define BIFP1_0_PCIE_LC_CNTL__LC_DELAY_L1_EXIT_MASK 0x10000000L |
|---|
| 78157 | #define BIFP1_0_PCIE_LC_CNTL__LC_EXTEND_WAIT_FOR_EL_IDLE_MASK 0x20000000L |
|---|
| 78158 | #define BIFP1_0_PCIE_LC_CNTL__LC_ESCAPE_L1L23_EN_MASK 0x40000000L |
|---|
| 78159 | #define BIFP1_0_PCIE_LC_CNTL__LC_GATE_RCVR_IDLE_MASK 0x80000000L |
|---|
| 78160 | //BIFP1_0_PCIE_LC_TRAINING_CNTL |
|---|
| 78161 | #define BIFP1_0_PCIE_LC_TRAINING_CNTL__LC_TRAINING_CNTL__SHIFT 0x0 |
|---|
| 78162 | #define BIFP1_0_PCIE_LC_TRAINING_CNTL__LC_COMPLIANCE_RECEIVE__SHIFT 0x4 |
|---|
| 78163 | #define BIFP1_0_PCIE_LC_TRAINING_CNTL__LC_LOOK_FOR_MORE_NON_MATCHING_TS1__SHIFT 0x5 |
|---|
| 78164 | #define BIFP1_0_PCIE_LC_TRAINING_CNTL__LC_L0S_L1_TRAINING_CNTL_EN__SHIFT 0x6 |
|---|
| 78165 | #define BIFP1_0_PCIE_LC_TRAINING_CNTL__LC_L1_LONG_WAKE_FIX_EN__SHIFT 0x7 |
|---|
| 78166 | #define BIFP1_0_PCIE_LC_TRAINING_CNTL__LC_POWER_STATE__SHIFT 0x8 |
|---|
| 78167 | #define BIFP1_0_PCIE_LC_TRAINING_CNTL__LC_DONT_GO_TO_L0S_IF_L1_ARMED__SHIFT 0xb |
|---|
| 78168 | #define BIFP1_0_PCIE_LC_TRAINING_CNTL__LC_INIT_SPD_CHG_WITH_CSR_EN__SHIFT 0xc |
|---|
| 78169 | #define BIFP1_0_PCIE_LC_TRAINING_CNTL__LC_DISABLE_TRAINING_BIT_ARCH__SHIFT 0xd |
|---|
| 78170 | #define BIFP1_0_PCIE_LC_TRAINING_CNTL__LC_WAIT_FOR_SETS_IN_RCFG__SHIFT 0xe |
|---|
| 78171 | #define BIFP1_0_PCIE_LC_TRAINING_CNTL__LC_HOT_RESET_QUICK_EXIT_EN__SHIFT 0xf |
|---|
| 78172 | #define BIFP1_0_PCIE_LC_TRAINING_CNTL__LC_EXTEND_WAIT_FOR_SKP__SHIFT 0x10 |
|---|
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| 78260 | //BIFP1_0_PCIE_LC_N_FTS_CNTL |
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| 78273 | #define BIFP1_0_PCIE_LC_N_FTS_CNTL__LC_N_EIE_SEL_MASK 0x00000400L |
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| 78274 | #define BIFP1_0_PCIE_LC_N_FTS_CNTL__LC_XMIT_N_FTS_8GT_CNTL_MASK 0x00001000L |
|---|
| 78275 | #define BIFP1_0_PCIE_LC_N_FTS_CNTL__LC_XMIT_N_FTS_16GT_CNTL_MASK 0x00002000L |
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| 78279 | //BIFP1_0_PCIE_LC_SPEED_CNTL |
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|---|
| 78292 | #define BIFP1_0_PCIE_LC_SPEED_CNTL__LC_OTHER_SIDE_SUPPORTS_GEN3__SHIFT 0x19 |
|---|
| 78293 | #define BIFP1_0_PCIE_LC_SPEED_CNTL__LC_OTHER_SIDE_EVER_SENT_GEN4__SHIFT 0x1a |
|---|
| 78294 | #define BIFP1_0_PCIE_LC_SPEED_CNTL__LC_OTHER_SIDE_SUPPORTS_GEN4__SHIFT 0x1b |
|---|
| 78295 | #define BIFP1_0_PCIE_LC_SPEED_CNTL__LC_OTHER_SIDE_EVER_SENT_GEN5__SHIFT 0x1c |
|---|
| 78296 | #define BIFP1_0_PCIE_LC_SPEED_CNTL__LC_OTHER_SIDE_SUPPORTS_GEN5__SHIFT 0x1d |
|---|
| 78297 | #define BIFP1_0_PCIE_LC_SPEED_CNTL__LC_GEN2_EN_STRAP_MASK 0x00000001L |
|---|
| 78298 | #define BIFP1_0_PCIE_LC_SPEED_CNTL__LC_GEN3_EN_STRAP_MASK 0x00000002L |
|---|
| 78299 | #define BIFP1_0_PCIE_LC_SPEED_CNTL__LC_GEN4_EN_STRAP_MASK 0x00000004L |
|---|
| 78300 | #define BIFP1_0_PCIE_LC_SPEED_CNTL__LC_GEN5_EN_STRAP_MASK 0x00000008L |
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| 78301 | #define BIFP1_0_PCIE_LC_SPEED_CNTL__LC_CURRENT_DATA_RATE_MASK 0x000000E0L |
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| 78302 | #define BIFP1_0_PCIE_LC_SPEED_CNTL__LC_DATA_RATE_ADVERTISED_MASK 0x00000700L |
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| 78303 | #define BIFP1_0_PCIE_LC_SPEED_CNTL__LC_TARGET_LINK_SPEED_OVERRIDE_EN_MASK 0x00000800L |
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| 78304 | #define BIFP1_0_PCIE_LC_SPEED_CNTL__LC_TARGET_LINK_SPEED_OVERRIDE_MASK 0x00007000L |
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| 78305 | #define BIFP1_0_PCIE_LC_SPEED_CNTL__LC_CHECK_DATA_RATE_MASK 0x00200000L |
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| 78306 | #define BIFP1_0_PCIE_LC_SPEED_CNTL__LC_OTHER_SIDE_EVER_SENT_GEN2_MASK 0x00400000L |
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| 78307 | #define BIFP1_0_PCIE_LC_SPEED_CNTL__LC_OTHER_SIDE_SUPPORTS_GEN2_MASK 0x00800000L |
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| 78308 | #define BIFP1_0_PCIE_LC_SPEED_CNTL__LC_OTHER_SIDE_EVER_SENT_GEN3_MASK 0x01000000L |
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| 78309 | #define BIFP1_0_PCIE_LC_SPEED_CNTL__LC_OTHER_SIDE_SUPPORTS_GEN3_MASK 0x02000000L |
|---|
| 78310 | #define BIFP1_0_PCIE_LC_SPEED_CNTL__LC_OTHER_SIDE_EVER_SENT_GEN4_MASK 0x04000000L |
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| 78311 | #define BIFP1_0_PCIE_LC_SPEED_CNTL__LC_OTHER_SIDE_SUPPORTS_GEN4_MASK 0x08000000L |
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| 78409 | #define BIFP1_0_PCIE_LC_CNTL2__LC_ASSERT_INACTIVE_DURING_HOLD_MASK 0x00400000L |
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| 78414 | #define BIFP1_0_PCIE_LC_CNTL2__LC_PMI_L1_WAIT_FOR_SLV_IDLE_MASK 0x10000000L |
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| 78417 | //BIFP1_0_PCIE_LC_BW_CHANGE_CNTL |
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| 78418 | #define BIFP1_0_PCIE_LC_BW_CHANGE_CNTL__LC_BW_CHANGE_INT_EN__SHIFT 0x0 |
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| 78419 | #define BIFP1_0_PCIE_LC_BW_CHANGE_CNTL__LC_HW_INIT_SPEED_CHANGE__SHIFT 0x1 |
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| 78420 | #define BIFP1_0_PCIE_LC_BW_CHANGE_CNTL__LC_SW_INIT_SPEED_CHANGE__SHIFT 0x2 |
|---|
| 78421 | #define BIFP1_0_PCIE_LC_BW_CHANGE_CNTL__LC_OTHER_INIT_SPEED_CHANGE__SHIFT 0x3 |
|---|
| 78422 | #define BIFP1_0_PCIE_LC_BW_CHANGE_CNTL__LC_RELIABILITY_SPEED_CHANGE__SHIFT 0x4 |
|---|
| 78423 | #define BIFP1_0_PCIE_LC_BW_CHANGE_CNTL__LC_FAILED_SPEED_NEG__SHIFT 0x5 |
|---|
| 78424 | #define BIFP1_0_PCIE_LC_BW_CHANGE_CNTL__LC_LONG_LW_CHANGE__SHIFT 0x6 |
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| 78426 | #define BIFP1_0_PCIE_LC_BW_CHANGE_CNTL__LC_LW_CHANGE_OTHER__SHIFT 0x8 |
|---|
| 78427 | #define BIFP1_0_PCIE_LC_BW_CHANGE_CNTL__LC_LW_CHANGE_FAILED__SHIFT 0x9 |
|---|
| 78428 | #define BIFP1_0_PCIE_LC_BW_CHANGE_CNTL__LC_LINK_BW_NOTIFICATION_DETECT_MODE__SHIFT 0xa |
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| 78429 | #define BIFP1_0_PCIE_LC_BW_CHANGE_CNTL__LC_SPEED_NEG_UNSUCCESSFUL__SHIFT 0xb |
|---|
| 78430 | #define BIFP1_0_PCIE_LC_BW_CHANGE_CNTL__LC_BW_CHANGE_INT_EN_MASK 0x00000001L |
|---|
| 78431 | #define BIFP1_0_PCIE_LC_BW_CHANGE_CNTL__LC_HW_INIT_SPEED_CHANGE_MASK 0x00000002L |
|---|
| 78432 | #define BIFP1_0_PCIE_LC_BW_CHANGE_CNTL__LC_SW_INIT_SPEED_CHANGE_MASK 0x00000004L |
|---|
| 78433 | #define BIFP1_0_PCIE_LC_BW_CHANGE_CNTL__LC_OTHER_INIT_SPEED_CHANGE_MASK 0x00000008L |
|---|
| 78434 | #define BIFP1_0_PCIE_LC_BW_CHANGE_CNTL__LC_RELIABILITY_SPEED_CHANGE_MASK 0x00000010L |
|---|
| 78435 | #define BIFP1_0_PCIE_LC_BW_CHANGE_CNTL__LC_FAILED_SPEED_NEG_MASK 0x00000020L |
|---|
| 78436 | #define BIFP1_0_PCIE_LC_BW_CHANGE_CNTL__LC_LONG_LW_CHANGE_MASK 0x00000040L |
|---|
| 78437 | #define BIFP1_0_PCIE_LC_BW_CHANGE_CNTL__LC_SHORT_LW_CHANGE_MASK 0x00000080L |
|---|
| 78438 | #define BIFP1_0_PCIE_LC_BW_CHANGE_CNTL__LC_LW_CHANGE_OTHER_MASK 0x00000100L |
|---|
| 78439 | #define BIFP1_0_PCIE_LC_BW_CHANGE_CNTL__LC_LW_CHANGE_FAILED_MASK 0x00000200L |
|---|
| 78440 | #define BIFP1_0_PCIE_LC_BW_CHANGE_CNTL__LC_LINK_BW_NOTIFICATION_DETECT_MODE_MASK 0x00000400L |
|---|
| 78441 | #define BIFP1_0_PCIE_LC_BW_CHANGE_CNTL__LC_SPEED_NEG_UNSUCCESSFUL_MASK 0x00000800L |
|---|
| 78442 | //BIFP1_0_PCIE_LC_CDR_CNTL |
|---|
| 78443 | #define BIFP1_0_PCIE_LC_CDR_CNTL__LC_CDR_TEST_OFF__SHIFT 0x0 |
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| 78444 | #define BIFP1_0_PCIE_LC_CDR_CNTL__LC_CDR_TEST_SETS__SHIFT 0xc |
|---|
| 78445 | #define BIFP1_0_PCIE_LC_CDR_CNTL__LC_CDR_SET_TYPE__SHIFT 0x18 |
|---|
| 78446 | #define BIFP1_0_PCIE_LC_CDR_CNTL__LC_CDR_TEST_OFF_MASK 0x00000FFFL |
|---|
| 78447 | #define BIFP1_0_PCIE_LC_CDR_CNTL__LC_CDR_TEST_SETS_MASK 0x00FFF000L |
|---|
| 78448 | #define BIFP1_0_PCIE_LC_CDR_CNTL__LC_CDR_SET_TYPE_MASK 0x03000000L |
|---|
| 78449 | //BIFP1_0_PCIE_LC_LANE_CNTL |
|---|
| 78450 | #define BIFP1_0_PCIE_LC_LANE_CNTL__LC_CORRUPTED_LANES__SHIFT 0x0 |
|---|
| 78451 | #define BIFP1_0_PCIE_LC_LANE_CNTL__LC_CORRUPTED_LANES_MASK 0x0000FFFFL |
|---|
| 78452 | //BIFP1_0_PCIE_LC_CNTL3 |
|---|
| 78453 | #define BIFP1_0_PCIE_LC_CNTL3__LC_SELECT_DEEMPHASIS__SHIFT 0x0 |
|---|
| 78454 | #define BIFP1_0_PCIE_LC_CNTL3__LC_SELECT_DEEMPHASIS_CNTL__SHIFT 0x1 |
|---|
| 78455 | #define BIFP1_0_PCIE_LC_CNTL3__LC_RCVD_DEEMPHASIS__SHIFT 0x3 |
|---|
| 78456 | #define BIFP1_0_PCIE_LC_CNTL3__LC_COMP_TO_DETECT__SHIFT 0x4 |
|---|
| 78457 | #define BIFP1_0_PCIE_LC_CNTL3__LC_RESET_TSX_CNT_IN_RLOCK_EN__SHIFT 0x5 |
|---|
| 78458 | #define BIFP1_0_PCIE_LC_CNTL3__LC_AUTO_SPEED_CHANGE_ATTEMPTS_ALLOWED__SHIFT 0x6 |
|---|
| 78459 | #define BIFP1_0_PCIE_LC_CNTL3__LC_AUTO_SPEED_CHANGE_ATTEMPT_FAILED__SHIFT 0x8 |
|---|
| 78460 | #define BIFP1_0_PCIE_LC_CNTL3__LC_CLR_FAILED_AUTO_SPD_CHANGE_CNT__SHIFT 0x9 |
|---|
| 78461 | #define BIFP1_0_PCIE_LC_CNTL3__LC_ENHANCED_HOT_PLUG_EN__SHIFT 0xa |
|---|
| 78462 | #define BIFP1_0_PCIE_LC_CNTL3__LC_RCVR_DET_EN_OVERRIDE__SHIFT 0xb |
|---|
| 78463 | #define BIFP1_0_PCIE_LC_CNTL3__LC_LINK_DOWN_SPD_CHG_EN__SHIFT 0xc |
|---|
| 78464 | #define BIFP1_0_PCIE_LC_CNTL3__LC_CLR_DELAY_DLLP_WHEN_NO_AUTO_EQ__SHIFT 0xd |
|---|
| 78465 | #define BIFP1_0_PCIE_LC_CNTL3__LC_MULT_AUTO_SPD_CHG_ON_LAST_RATE__SHIFT 0xe |
|---|
| 78466 | #define BIFP1_0_PCIE_LC_CNTL3__LC_RST_FAILING_SPD_CHANGE_CNT_ON_SUCCESS_EN__SHIFT 0xf |
|---|
| 78467 | #define BIFP1_0_PCIE_LC_CNTL3__LC_L1_BLOCK_RECONFIG_EN__SHIFT 0x11 |
|---|
| 78468 | #define BIFP1_0_PCIE_LC_CNTL3__LC_AUTO_DISABLE_SPEED_SUPPORT_EN__SHIFT 0x12 |
|---|
| 78469 | #define BIFP1_0_PCIE_LC_CNTL3__LC_AUTO_DISABLE_SPEED_SUPPORT_MAX_FAIL_SEL__SHIFT 0x13 |
|---|
| 78470 | #define BIFP1_0_PCIE_LC_CNTL3__LC_FAST_L1_ENTRY_EXIT_EN__SHIFT 0x15 |
|---|
| 78471 | #define BIFP1_0_PCIE_LC_CNTL3__LC_POWERDOWN_P0_WAIT_FOR_REFCLKACK_ON_L1_EXIT__SHIFT 0x16 |
|---|
| 78472 | #define BIFP1_0_PCIE_LC_CNTL3__LC_DSC_DONT_ENTER_L23_AFTER_PME_ACK__SHIFT 0x17 |
|---|
| 78473 | #define BIFP1_0_PCIE_LC_CNTL3__LC_HW_VOLTAGE_IF_CONTROL__SHIFT 0x18 |
|---|
| 78474 | #define BIFP1_0_PCIE_LC_CNTL3__LC_VOLTAGE_TIMER_SEL__SHIFT 0x1a |
|---|
| 78475 | #define BIFP1_0_PCIE_LC_CNTL3__LC_GO_TO_RECOVERY__SHIFT 0x1e |
|---|
| 78476 | #define BIFP1_0_PCIE_LC_CNTL3__LC_AUTO_RECOVERY_DIS__SHIFT 0x1f |
|---|
| 78477 | #define BIFP1_0_PCIE_LC_CNTL3__LC_SELECT_DEEMPHASIS_MASK 0x00000001L |
|---|
| 78478 | #define BIFP1_0_PCIE_LC_CNTL3__LC_SELECT_DEEMPHASIS_CNTL_MASK 0x00000006L |
|---|
| 78479 | #define BIFP1_0_PCIE_LC_CNTL3__LC_RCVD_DEEMPHASIS_MASK 0x00000008L |
|---|
| 78480 | #define BIFP1_0_PCIE_LC_CNTL3__LC_COMP_TO_DETECT_MASK 0x00000010L |
|---|
| 78481 | #define BIFP1_0_PCIE_LC_CNTL3__LC_RESET_TSX_CNT_IN_RLOCK_EN_MASK 0x00000020L |
|---|
| 78482 | #define BIFP1_0_PCIE_LC_CNTL3__LC_AUTO_SPEED_CHANGE_ATTEMPTS_ALLOWED_MASK 0x000000C0L |
|---|
| 78483 | #define BIFP1_0_PCIE_LC_CNTL3__LC_AUTO_SPEED_CHANGE_ATTEMPT_FAILED_MASK 0x00000100L |
|---|
| 78484 | #define BIFP1_0_PCIE_LC_CNTL3__LC_CLR_FAILED_AUTO_SPD_CHANGE_CNT_MASK 0x00000200L |
|---|
| 78485 | #define BIFP1_0_PCIE_LC_CNTL3__LC_ENHANCED_HOT_PLUG_EN_MASK 0x00000400L |
|---|
| 78486 | #define BIFP1_0_PCIE_LC_CNTL3__LC_RCVR_DET_EN_OVERRIDE_MASK 0x00000800L |
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| 78487 | #define BIFP1_0_PCIE_LC_CNTL3__LC_LINK_DOWN_SPD_CHG_EN_MASK 0x00001000L |
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| 78488 | #define BIFP1_0_PCIE_LC_CNTL3__LC_CLR_DELAY_DLLP_WHEN_NO_AUTO_EQ_MASK 0x00002000L |
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| 78489 | #define BIFP1_0_PCIE_LC_CNTL3__LC_MULT_AUTO_SPD_CHG_ON_LAST_RATE_MASK 0x00004000L |
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| 78490 | #define BIFP1_0_PCIE_LC_CNTL3__LC_RST_FAILING_SPD_CHANGE_CNT_ON_SUCCESS_EN_MASK 0x00008000L |
|---|
| 78491 | #define BIFP1_0_PCIE_LC_CNTL3__LC_L1_BLOCK_RECONFIG_EN_MASK 0x00020000L |
|---|
| 78492 | #define BIFP1_0_PCIE_LC_CNTL3__LC_AUTO_DISABLE_SPEED_SUPPORT_EN_MASK 0x00040000L |
|---|
| 78493 | #define BIFP1_0_PCIE_LC_CNTL3__LC_AUTO_DISABLE_SPEED_SUPPORT_MAX_FAIL_SEL_MASK 0x00180000L |
|---|
| 78494 | #define BIFP1_0_PCIE_LC_CNTL3__LC_FAST_L1_ENTRY_EXIT_EN_MASK 0x00200000L |
|---|
| 78495 | #define BIFP1_0_PCIE_LC_CNTL3__LC_POWERDOWN_P0_WAIT_FOR_REFCLKACK_ON_L1_EXIT_MASK 0x00400000L |
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| 78496 | #define BIFP1_0_PCIE_LC_CNTL3__LC_DSC_DONT_ENTER_L23_AFTER_PME_ACK_MASK 0x00800000L |
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|---|
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|---|
| 78499 | #define BIFP1_0_PCIE_LC_CNTL3__LC_GO_TO_RECOVERY_MASK 0x40000000L |
|---|
| 78500 | #define BIFP1_0_PCIE_LC_CNTL3__LC_AUTO_RECOVERY_DIS_MASK 0x80000000L |
|---|
| 78501 | //BIFP1_0_PCIE_LC_CNTL4 |
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| 78502 | #define BIFP1_0_PCIE_LC_CNTL4__LC_TX_ENABLE_BEHAVIOUR__SHIFT 0x0 |
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| 78503 | #define BIFP1_0_PCIE_LC_CNTL4__LC_DIS_CONTIG_END_SET_CHECK__SHIFT 0x2 |
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| 78504 | #define BIFP1_0_PCIE_LC_CNTL4__LC_DIS_ASPM_L1_IN_SPEED_CHANGE__SHIFT 0x3 |
|---|
| 78505 | #define BIFP1_0_PCIE_LC_CNTL4__LC_L1_POWERDOWN__SHIFT 0x4 |
|---|
| 78506 | #define BIFP1_0_PCIE_LC_CNTL4__LC_P2_ENTRY__SHIFT 0x5 |
|---|
| 78507 | #define BIFP1_0_PCIE_LC_CNTL4__LC_EXTEND_EIEOS__SHIFT 0x6 |
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| 78508 | #define BIFP1_0_PCIE_LC_CNTL4__LC_EXTEND_EIEOS_MODE__SHIFT 0x7 |
|---|
| 78509 | #define BIFP1_0_PCIE_LC_CNTL4__LC_IGNORE_PARITY__SHIFT 0x8 |
|---|
| 78510 | #define BIFP1_0_PCIE_LC_CNTL4__LC_WAIT_FOR_COEFF_IN_RLOCK_EN__SHIFT 0x9 |
|---|
| 78511 | #define BIFP1_0_PCIE_LC_CNTL4__LC_DSC_CHECK_COEFFS_IN_RLOCK__SHIFT 0xa |
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| 78512 | #define BIFP1_0_PCIE_LC_CNTL4__LC_DEFER_SKIP_FOR_EIEOS_EN__SHIFT 0xb |
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|---|
| 78517 | #define BIFP1_0_PCIE_LC_CNTL4__LC_DELAY_DETECTED_TSX_RCV_EN__SHIFT 0x10 |
|---|
| 78518 | #define BIFP1_0_PCIE_LC_CNTL4__LC_DONT_CHECK_EQTS_IN_RCFG__SHIFT 0x11 |
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| 78519 | #define BIFP1_0_PCIE_LC_CNTL4__LC_DELAY_COEFF_UPDATE_DIS__SHIFT 0x12 |
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| 78520 | #define BIFP1_0_PCIE_LC_CNTL4__LC_DYNAMIC_INACTIVE_TS_SELECT__SHIFT 0x13 |
|---|
| 78521 | #define BIFP1_0_PCIE_LC_CNTL4__LC_WAIT_FOR_EIEOS_IN_RLOCK__SHIFT 0x15 |
|---|
| 78522 | #define BIFP1_0_PCIE_LC_CNTL4__LC_USC_DELAY_DLLPS__SHIFT 0x16 |
|---|
| 78523 | #define BIFP1_0_PCIE_LC_CNTL4__LC_TX_SWING__SHIFT 0x17 |
|---|
| 78524 | #define BIFP1_0_PCIE_LC_CNTL4__LC_EQ_WAIT_FOR_EVAL_DONE__SHIFT 0x18 |
|---|
| 78525 | #define BIFP1_0_PCIE_LC_CNTL4__LC_8GT_SKIP_ORDER_EN__SHIFT 0x19 |
|---|
| 78526 | #define BIFP1_0_PCIE_LC_CNTL4__LC_WAIT_FOR_MORE_TS_IN_RLOCK__SHIFT 0x1a |
|---|
| 78527 | #define BIFP1_0_PCIE_LC_CNTL4__LC_TX_ENABLE_BEHAVIOUR_MASK 0x00000003L |
|---|
| 78528 | #define BIFP1_0_PCIE_LC_CNTL4__LC_DIS_CONTIG_END_SET_CHECK_MASK 0x00000004L |
|---|
| 78529 | #define BIFP1_0_PCIE_LC_CNTL4__LC_DIS_ASPM_L1_IN_SPEED_CHANGE_MASK 0x00000008L |
|---|
| 78530 | #define BIFP1_0_PCIE_LC_CNTL4__LC_L1_POWERDOWN_MASK 0x00000010L |
|---|
| 78531 | #define BIFP1_0_PCIE_LC_CNTL4__LC_P2_ENTRY_MASK 0x00000020L |
|---|
| 78532 | #define BIFP1_0_PCIE_LC_CNTL4__LC_EXTEND_EIEOS_MASK 0x00000040L |
|---|
| 78533 | #define BIFP1_0_PCIE_LC_CNTL4__LC_EXTEND_EIEOS_MODE_MASK 0x00000080L |
|---|
| 78534 | #define BIFP1_0_PCIE_LC_CNTL4__LC_IGNORE_PARITY_MASK 0x00000100L |
|---|
| 78535 | #define BIFP1_0_PCIE_LC_CNTL4__LC_WAIT_FOR_COEFF_IN_RLOCK_EN_MASK 0x00000200L |
|---|
| 78536 | #define BIFP1_0_PCIE_LC_CNTL4__LC_DSC_CHECK_COEFFS_IN_RLOCK_MASK 0x00000400L |
|---|
| 78537 | #define BIFP1_0_PCIE_LC_CNTL4__LC_DEFER_SKIP_FOR_EIEOS_EN_MASK 0x00000800L |
|---|
| 78538 | #define BIFP1_0_PCIE_LC_CNTL4__LC_SEND_EIEOS_IN_RCFG_MASK 0x00001000L |
|---|
| 78539 | #define BIFP1_0_PCIE_LC_CNTL4__LC_SET_QUIESCE_MASK 0x00002000L |
|---|
| 78540 | #define BIFP1_0_PCIE_LC_CNTL4__LC_QUIESCE_RCVD_MASK 0x00004000L |
|---|
| 78541 | #define BIFP1_0_PCIE_LC_CNTL4__LC_WAIT_FOR_TWO_EIEOS_SEQUENCE_MASK 0x00008000L |
|---|
| 78542 | #define BIFP1_0_PCIE_LC_CNTL4__LC_DELAY_DETECTED_TSX_RCV_EN_MASK 0x00010000L |
|---|
| 78543 | #define BIFP1_0_PCIE_LC_CNTL4__LC_DONT_CHECK_EQTS_IN_RCFG_MASK 0x00020000L |
|---|
| 78544 | #define BIFP1_0_PCIE_LC_CNTL4__LC_DELAY_COEFF_UPDATE_DIS_MASK 0x00040000L |
|---|
| 78545 | #define BIFP1_0_PCIE_LC_CNTL4__LC_DYNAMIC_INACTIVE_TS_SELECT_MASK 0x00180000L |
|---|
| 78546 | #define BIFP1_0_PCIE_LC_CNTL4__LC_WAIT_FOR_EIEOS_IN_RLOCK_MASK 0x00200000L |
|---|
| 78547 | #define BIFP1_0_PCIE_LC_CNTL4__LC_USC_DELAY_DLLPS_MASK 0x00400000L |
|---|
| 78548 | #define BIFP1_0_PCIE_LC_CNTL4__LC_TX_SWING_MASK 0x00800000L |
|---|
| 78549 | #define BIFP1_0_PCIE_LC_CNTL4__LC_EQ_WAIT_FOR_EVAL_DONE_MASK 0x01000000L |
|---|
| 78550 | #define BIFP1_0_PCIE_LC_CNTL4__LC_8GT_SKIP_ORDER_EN_MASK 0x02000000L |
|---|
| 78551 | #define BIFP1_0_PCIE_LC_CNTL4__LC_WAIT_FOR_MORE_TS_IN_RLOCK_MASK 0xFC000000L |
|---|
| 78552 | //BIFP1_0_PCIE_LC_CNTL5 |
|---|
| 78553 | #define BIFP1_0_PCIE_LC_CNTL5__LC_LOCAL_EQ_SETTINGS_RATE__SHIFT 0x0 |
|---|
| 78554 | #define BIFP1_0_PCIE_LC_CNTL5__LC_LOCAL_PRESET__SHIFT 0x2 |
|---|
| 78555 | #define BIFP1_0_PCIE_LC_CNTL5__LC_LOCAL_PRE_CURSOR__SHIFT 0x6 |
|---|
| 78556 | #define BIFP1_0_PCIE_LC_CNTL5__LC_LOCAL_CURSOR__SHIFT 0xa |
|---|
| 78557 | #define BIFP1_0_PCIE_LC_CNTL5__LC_LOCAL_POST_CURSOR__SHIFT 0x10 |
|---|
| 78558 | #define BIFP1_0_PCIE_LC_CNTL5__LC_LOCAL_USE_PRESET__SHIFT 0x15 |
|---|
| 78559 | #define BIFP1_0_PCIE_LC_CNTL5__LC_SAFE_RECOVER_CNTL__SHIFT 0x16 |
|---|
| 78560 | #define BIFP1_0_PCIE_LC_CNTL5__LC_DSC_EQ_FS_LF_INVALID_TO_PRESETS__SHIFT 0x18 |
|---|
| 78561 | #define BIFP1_0_PCIE_LC_CNTL5__LC_TX_SWING_OVERRIDE__SHIFT 0x19 |
|---|
| 78562 | #define BIFP1_0_PCIE_LC_CNTL5__LC_ACCEPT_ALL_PRESETS__SHIFT 0x1a |
|---|
| 78563 | #define BIFP1_0_PCIE_LC_CNTL5__LC_ACCEPT_ALL_PRESETS_TEST__SHIFT 0x1b |
|---|
| 78564 | #define BIFP1_0_PCIE_LC_CNTL5__LC_WAIT_IN_DETECT__SHIFT 0x1c |
|---|
| 78565 | #define BIFP1_0_PCIE_LC_CNTL5__LC_HOLD_TRAINING_MODE__SHIFT 0x1d |
|---|
| 78566 | #define BIFP1_0_PCIE_LC_CNTL5__LC_LOCAL_EQ_SETTINGS_RATE_MASK 0x00000003L |
|---|
| 78567 | #define BIFP1_0_PCIE_LC_CNTL5__LC_LOCAL_PRESET_MASK 0x0000003CL |
|---|
| 78568 | #define BIFP1_0_PCIE_LC_CNTL5__LC_LOCAL_PRE_CURSOR_MASK 0x000003C0L |
|---|
| 78569 | #define BIFP1_0_PCIE_LC_CNTL5__LC_LOCAL_CURSOR_MASK 0x0000FC00L |
|---|
| 78570 | #define BIFP1_0_PCIE_LC_CNTL5__LC_LOCAL_POST_CURSOR_MASK 0x001F0000L |
|---|
| 78571 | #define BIFP1_0_PCIE_LC_CNTL5__LC_LOCAL_USE_PRESET_MASK 0x00200000L |
|---|
| 78572 | #define BIFP1_0_PCIE_LC_CNTL5__LC_SAFE_RECOVER_CNTL_MASK 0x00C00000L |
|---|
| 78573 | #define BIFP1_0_PCIE_LC_CNTL5__LC_DSC_EQ_FS_LF_INVALID_TO_PRESETS_MASK 0x01000000L |
|---|
| 78574 | #define BIFP1_0_PCIE_LC_CNTL5__LC_TX_SWING_OVERRIDE_MASK 0x02000000L |
|---|
| 78575 | #define BIFP1_0_PCIE_LC_CNTL5__LC_ACCEPT_ALL_PRESETS_MASK 0x04000000L |
|---|
| 78576 | #define BIFP1_0_PCIE_LC_CNTL5__LC_ACCEPT_ALL_PRESETS_TEST_MASK 0x08000000L |
|---|
| 78577 | #define BIFP1_0_PCIE_LC_CNTL5__LC_WAIT_IN_DETECT_MASK 0x10000000L |
|---|
| 78578 | #define BIFP1_0_PCIE_LC_CNTL5__LC_HOLD_TRAINING_MODE_MASK 0xE0000000L |
|---|
| 78579 | //BIFP1_0_PCIE_LC_FORCE_COEFF |
|---|
| 78580 | #define BIFP1_0_PCIE_LC_FORCE_COEFF__LC_FORCE_COEFF_8GT__SHIFT 0x0 |
|---|
| 78581 | #define BIFP1_0_PCIE_LC_FORCE_COEFF__LC_FORCE_PRE_CURSOR_8GT__SHIFT 0x1 |
|---|
| 78582 | #define BIFP1_0_PCIE_LC_FORCE_COEFF__LC_FORCE_CURSOR_8GT__SHIFT 0x7 |
|---|
| 78583 | #define BIFP1_0_PCIE_LC_FORCE_COEFF__LC_FORCE_POST_CURSOR_8GT__SHIFT 0xd |
|---|
| 78584 | #define BIFP1_0_PCIE_LC_FORCE_COEFF__LC_3X3_COEFF_SEARCH_EN_8GT__SHIFT 0x13 |
|---|
| 78585 | #define BIFP1_0_PCIE_LC_FORCE_COEFF__LC_PRESET_10_EN__SHIFT 0x14 |
|---|
| 78586 | #define BIFP1_0_PCIE_LC_FORCE_COEFF__LC_FORCE_COEFF_8GT_MASK 0x00000001L |
|---|
| 78587 | #define BIFP1_0_PCIE_LC_FORCE_COEFF__LC_FORCE_PRE_CURSOR_8GT_MASK 0x0000007EL |
|---|
| 78588 | #define BIFP1_0_PCIE_LC_FORCE_COEFF__LC_FORCE_CURSOR_8GT_MASK 0x00001F80L |
|---|
| 78589 | #define BIFP1_0_PCIE_LC_FORCE_COEFF__LC_FORCE_POST_CURSOR_8GT_MASK 0x0007E000L |
|---|
| 78590 | #define BIFP1_0_PCIE_LC_FORCE_COEFF__LC_3X3_COEFF_SEARCH_EN_8GT_MASK 0x00080000L |
|---|
| 78591 | #define BIFP1_0_PCIE_LC_FORCE_COEFF__LC_PRESET_10_EN_MASK 0x00100000L |
|---|
| 78592 | //BIFP1_0_PCIE_LC_BEST_EQ_SETTINGS |
|---|
| 78593 | #define BIFP1_0_PCIE_LC_BEST_EQ_SETTINGS__LC_BEST_PRESET__SHIFT 0x0 |
|---|
| 78594 | #define BIFP1_0_PCIE_LC_BEST_EQ_SETTINGS__LC_BEST_PRECURSOR__SHIFT 0x4 |
|---|
| 78595 | #define BIFP1_0_PCIE_LC_BEST_EQ_SETTINGS__LC_BEST_CURSOR__SHIFT 0xa |
|---|
| 78596 | #define BIFP1_0_PCIE_LC_BEST_EQ_SETTINGS__LC_BEST_POSTCURSOR__SHIFT 0x10 |
|---|
| 78597 | #define BIFP1_0_PCIE_LC_BEST_EQ_SETTINGS__LC_BEST_FOM__SHIFT 0x16 |
|---|
| 78598 | #define BIFP1_0_PCIE_LC_BEST_EQ_SETTINGS__LC_BEST_SETTINGS_RATE__SHIFT 0x1e |
|---|
| 78599 | #define BIFP1_0_PCIE_LC_BEST_EQ_SETTINGS__LC_BEST_PRESET_MASK 0x0000000FL |
|---|
| 78600 | #define BIFP1_0_PCIE_LC_BEST_EQ_SETTINGS__LC_BEST_PRECURSOR_MASK 0x000003F0L |
|---|
| 78601 | #define BIFP1_0_PCIE_LC_BEST_EQ_SETTINGS__LC_BEST_CURSOR_MASK 0x0000FC00L |
|---|
| 78602 | #define BIFP1_0_PCIE_LC_BEST_EQ_SETTINGS__LC_BEST_POSTCURSOR_MASK 0x003F0000L |
|---|
| 78603 | #define BIFP1_0_PCIE_LC_BEST_EQ_SETTINGS__LC_BEST_FOM_MASK 0x3FC00000L |
|---|
| 78604 | #define BIFP1_0_PCIE_LC_BEST_EQ_SETTINGS__LC_BEST_SETTINGS_RATE_MASK 0xC0000000L |
|---|
| 78605 | //BIFP1_0_PCIE_LC_FORCE_EQ_REQ_COEFF |
|---|
| 78606 | #define BIFP1_0_PCIE_LC_FORCE_EQ_REQ_COEFF__LC_FORCE_COEFF_IN_EQ_REQ_PHASE_8GT__SHIFT 0x0 |
|---|
| 78607 | #define BIFP1_0_PCIE_LC_FORCE_EQ_REQ_COEFF__LC_FORCE_PRE_CURSOR_REQ_8GT__SHIFT 0x1 |
|---|
| 78608 | #define BIFP1_0_PCIE_LC_FORCE_EQ_REQ_COEFF__LC_FORCE_CURSOR_REQ_8GT__SHIFT 0x7 |
|---|
| 78609 | #define BIFP1_0_PCIE_LC_FORCE_EQ_REQ_COEFF__LC_FORCE_POST_CURSOR_REQ_8GT__SHIFT 0xd |
|---|
| 78610 | #define BIFP1_0_PCIE_LC_FORCE_EQ_REQ_COEFF__LC_FS_OTHER_END_8GT__SHIFT 0x13 |
|---|
| 78611 | #define BIFP1_0_PCIE_LC_FORCE_EQ_REQ_COEFF__LC_LF_OTHER_END_8GT__SHIFT 0x19 |
|---|
| 78612 | #define BIFP1_0_PCIE_LC_FORCE_EQ_REQ_COEFF__LC_FORCE_COEFF_IN_EQ_REQ_PHASE_8GT_MASK 0x00000001L |
|---|
| 78613 | #define BIFP1_0_PCIE_LC_FORCE_EQ_REQ_COEFF__LC_FORCE_PRE_CURSOR_REQ_8GT_MASK 0x0000007EL |
|---|
| 78614 | #define BIFP1_0_PCIE_LC_FORCE_EQ_REQ_COEFF__LC_FORCE_CURSOR_REQ_8GT_MASK 0x00001F80L |
|---|
| 78615 | #define BIFP1_0_PCIE_LC_FORCE_EQ_REQ_COEFF__LC_FORCE_POST_CURSOR_REQ_8GT_MASK 0x0007E000L |
|---|
| 78616 | #define BIFP1_0_PCIE_LC_FORCE_EQ_REQ_COEFF__LC_FS_OTHER_END_8GT_MASK 0x01F80000L |
|---|
| 78617 | #define BIFP1_0_PCIE_LC_FORCE_EQ_REQ_COEFF__LC_LF_OTHER_END_8GT_MASK 0x7E000000L |
|---|
| 78618 | //BIFP1_0_PCIE_LC_CNTL6 |
|---|
| 78619 | #define BIFP1_0_PCIE_LC_CNTL6__LC_SPC_MODE_2P5GT__SHIFT 0x0 |
|---|
| 78620 | #define BIFP1_0_PCIE_LC_CNTL6__LC_SPC_MODE_5GT__SHIFT 0x2 |
|---|
| 78621 | #define BIFP1_0_PCIE_LC_CNTL6__LC_SPC_MODE_8GT__SHIFT 0x4 |
|---|
| 78622 | #define BIFP1_0_PCIE_LC_CNTL6__LC_SPC_MODE_16GT__SHIFT 0x6 |
|---|
| 78623 | #define BIFP1_0_PCIE_LC_CNTL6__LC_SPC_MODE_32GT__SHIFT 0x8 |
|---|
| 78624 | #define BIFP1_0_PCIE_LC_CNTL6__LC_SRIS_EN__SHIFT 0xc |
|---|
| 78625 | #define BIFP1_0_PCIE_LC_CNTL6__LC_SRNS_SKIP_IN_SRIS__SHIFT 0xd |
|---|
| 78626 | #define BIFP1_0_PCIE_LC_CNTL6__LC_SRIS_AUTODETECT_EN__SHIFT 0x14 |
|---|
| 78627 | #define BIFP1_0_PCIE_LC_CNTL6__LC_SRIS_AUTODETECT_FACTOR__SHIFT 0x15 |
|---|
| 78628 | #define BIFP1_0_PCIE_LC_CNTL6__LC_SRIS_AUTODETECT_MODE__SHIFT 0x17 |
|---|
| 78629 | #define BIFP1_0_PCIE_LC_CNTL6__LC_SRIS_AUTODETECT_OUT_OF_RANGE__SHIFT 0x19 |
|---|
| 78630 | #define BIFP1_0_PCIE_LC_CNTL6__LC_OVERRIDE_RETIMER_PRESENCE_EN__SHIFT 0x1a |
|---|
| 78631 | #define BIFP1_0_PCIE_LC_CNTL6__LC_OVERRIDE_RETIMER_PRESENCE__SHIFT 0x1b |
|---|
| 78632 | #define BIFP1_0_PCIE_LC_CNTL6__LC_IGNORE_RETIMER_PRESENCE__SHIFT 0x1d |
|---|
| 78633 | #define BIFP1_0_PCIE_LC_CNTL6__LC_RETIMER_PRESENCE__SHIFT 0x1e |
|---|
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|---|
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|---|
| 78731 | #define BIFP1_0_PCIE_LC_LINK_MANAGEMENT_MASK__LINK_POWER_STATE_CHANGE_MASK_MASK 0x00000100L |
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| 78732 | #define BIFP1_0_PCIE_LC_LINK_MANAGEMENT_MASK__BW_REQUIREMENT_HINT_MASK_MASK 0x00000200L |
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| 78733 | #define BIFP1_0_PCIE_LC_LINK_MANAGEMENT_MASK__EQUALIZATION_REQUEST_MASK_MASK 0x00000400L |
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| 78734 | #define BIFP1_0_PCIE_LC_LINK_MANAGEMENT_MASK__LINK_PARTNER_ESM_REQUEST_MASK_MASK 0x00000800L |
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| 78735 | #define BIFP1_0_PCIE_LC_LINK_MANAGEMENT_MASK__LOW_SPEED_REQD_IMMEDIATE_MASK_MASK 0x00001000L |
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| 78736 | #define BIFP1_0_PCIE_LC_LINK_MANAGEMENT_MASK__ESTABLISH_ESM_PLL_SETTINGS_MASK_MASK 0x00002000L |
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| 78737 | #define BIFP1_0_PCIE_LC_LINK_MANAGEMENT_MASK__ALTERNATE_PROTOCOL_NEGOTIATION_DONE_MASK_MASK 0x00004000L |
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| 78738 | #define BIFP1_0_PCIE_LC_LINK_MANAGEMENT_MASK__TRAINING_SET_MESSAGE_RCVD_MASK_MASK 0x00008000L |
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| 78739 | #define BIFP1_0_PCIE_LC_LINK_MANAGEMENT_MASK__SAVE_RESTORE_EQ_SETTINGS_CHANGED_MASK_MASK 0x00010000L |
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| 78740 | #define BIFP1_0_PCIE_LC_LINK_MANAGEMENT_MASK__SAVE_RESTORE_RE_RESTORE_NEEDED_MASK_MASK 0x00020000L |
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| 78742 | #define BIFP1_0_PCIE_LC_LINK_MANAGEMENT_MASK__LINK_PARTNER_REQUIRES_WIDER_LINK_WIDTH_MASK_MASK 0x00080000L |
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| 78743 | #define BIFP1_0_PCIE_LC_LINK_MANAGEMENT_MASK__SAFE_RECOVER_SW_EVENT_MASK_MASK 0x00100000L |
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| 78757 | #define BIFP1_0_PCIEP_STRAP_LC__STRAP_AUTO_RC_SPEED_NEGOTIATION_DIS__SHIFT 0xf |
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| 78758 | #define BIFP1_0_PCIEP_STRAP_LC__STRAP_LANE_NEGOTIATION__SHIFT 0x10 |
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| 78761 | #define BIFP1_0_PCIEP_STRAP_LC__STRAP_RTM2_PRESENCE_DET_SUPP__SHIFT 0x15 |
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| 78762 | #define BIFP1_0_PCIEP_STRAP_LC__STRAP_AUTO_RC_SPEED_NEGOTIATION_16GT_DIS__SHIFT 0x16 |
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| 78764 | #define BIFP1_0_PCIEP_STRAP_LC__STRAP_FTS_yTSx_COUNT_MASK 0x00000003L |
|---|
| 78765 | #define BIFP1_0_PCIEP_STRAP_LC__STRAP_LONG_yTSx_COUNT_MASK 0x0000000CL |
|---|
| 78766 | #define BIFP1_0_PCIEP_STRAP_LC__STRAP_MED_yTSx_COUNT_MASK 0x00000030L |
|---|
| 78767 | #define BIFP1_0_PCIEP_STRAP_LC__STRAP_SHORT_yTSx_COUNT_MASK 0x000000C0L |
|---|
| 78768 | #define BIFP1_0_PCIEP_STRAP_LC__STRAP_SKIP_INTERVAL_MASK 0x00000700L |
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| 78769 | #define BIFP1_0_PCIEP_STRAP_LC__STRAP_BYPASS_RCVR_DET_MASK 0x00000800L |
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| 78770 | #define BIFP1_0_PCIEP_STRAP_LC__STRAP_COMPLIANCE_DIS_MASK 0x00001000L |
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| 78771 | #define BIFP1_0_PCIEP_STRAP_LC__STRAP_FORCE_COMPLIANCE_MASK 0x00002000L |
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| 78772 | #define BIFP1_0_PCIEP_STRAP_LC__STRAP_REVERSE_LC_LANES_MASK 0x00004000L |
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| 78773 | #define BIFP1_0_PCIEP_STRAP_LC__STRAP_AUTO_RC_SPEED_NEGOTIATION_DIS_MASK 0x00008000L |
|---|
| 78774 | #define BIFP1_0_PCIEP_STRAP_LC__STRAP_LANE_NEGOTIATION_MASK 0x00070000L |
|---|
| 78775 | #define BIFP1_0_PCIEP_STRAP_LC__STRAP_MARGINING_USES_SOFTWARE_MASK 0x00080000L |
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| 78776 | #define BIFP1_0_PCIEP_STRAP_LC__STRAP_RTM1_PRESENCE_DET_SUPP_MASK 0x00100000L |
|---|
| 78777 | #define BIFP1_0_PCIEP_STRAP_LC__STRAP_RTM2_PRESENCE_DET_SUPP_MASK 0x00200000L |
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| 78778 | #define BIFP1_0_PCIEP_STRAP_LC__STRAP_AUTO_RC_SPEED_NEGOTIATION_16GT_DIS_MASK 0x00400000L |
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| 78779 | #define BIFP1_0_PCIEP_STRAP_LC__STRAP_AUTO_RC_SPEED_NEGOTIATION_32GT_DIS_MASK 0x00800000L |
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| 78780 | //BIFP1_0_PCIEP_STRAP_MISC |
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| 78781 | #define BIFP1_0_PCIEP_STRAP_MISC__STRAP_REVERSE_LANES__SHIFT 0x0 |
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|---|
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| 78820 | #define BIFP1_0_PCIE_LC_L1_PM_SUBSTATE__LC_DEFER_L1_2_EXIT__SHIFT 0x17 |
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| 78827 | #define BIFP1_0_PCIE_LC_L1_PM_SUBSTATE__LC_L1_SUBSTATES_OVERRIDE_EN_MASK 0x00000001L |
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|---|
| 78835 | #define BIFP1_0_PCIE_LC_L1_PM_SUBSTATE__T_POWER_ON_FCH_COPY_EN_MASK 0x00002000L |
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| 78836 | #define BIFP1_0_PCIE_LC_L1_PM_SUBSTATE__T_POWER_ON_FCH_COPY_TRIGGER_MASK 0x00004000L |
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| 78837 | #define BIFP1_0_PCIE_LC_L1_PM_SUBSTATE__LC_L1_2_BLOCK_EXIT_PG_COMMIT_MASK 0x00008000L |
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| 78841 | #define BIFP1_0_PCIE_LC_L1_PM_SUBSTATE__LC_WAKE_FROM_ASPM_L1_ON_PM_CONTROL_CLEAR_MASK 0x04000000L |
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| 78843 | #define BIFP1_0_PCIE_LC_L1_PM_SUBSTATE__LC_QUICK_L1_1_ABORT_IN_L1_MASK 0x10000000L |
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| 78844 | #define BIFP1_0_PCIE_LC_L1_PM_SUBSTATE__LC_QUICK_L1_2_ABORT_IN_L1_MASK 0x20000000L |
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| 78845 | #define BIFP1_0_PCIE_LC_L1_PM_SUBSTATE__LC_AUX_COUNT_REFCLK_INCREMENT_EN_MASK 0x40000000L |
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| 78846 | #define BIFP1_0_PCIE_LC_L1_PM_SUBSTATE__LC_AUX_COUNT_REFCLK_INCREMENT_USE_PCS_SIDEBAND_MASK 0x80000000L |
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| 78850 | #define BIFP1_0_PCIE_LC_L1_PM_SUBSTATE2__LC_AUX_COUNT_REFCLK_INCREMENT_INTERNAL_POWERDOWN__SHIFT 0xe |
|---|
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|---|
| 78853 | #define BIFP1_0_PCIE_LC_L1_PM_SUBSTATE2__LC_DELAY_POWERDOWN_P2_L1_2_EXIT__SHIFT 0x1b |
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| 78854 | #define BIFP1_0_PCIE_LC_L1_PM_SUBSTATE2__LC_DELAY_REFCLK_L1_2_T_POWERON__SHIFT 0x1c |
|---|
| 78855 | #define BIFP1_0_PCIE_LC_L1_PM_SUBSTATE2__LC_IGNORE_RX_ELEC_IDLE_IN_L1_2__SHIFT 0x1d |
|---|
| 78856 | #define BIFP1_0_PCIE_LC_L1_PM_SUBSTATE2__LC_SKIP_L1_2_POWERDOWN_IN_ABORTED_ENTRY__SHIFT 0x1e |
|---|
| 78857 | #define BIFP1_0_PCIE_LC_L1_PM_SUBSTATE2__LC_BLOCK_NEAREND_L1_2_WAKEUP__SHIFT 0x1f |
|---|
| 78858 | #define BIFP1_0_PCIE_LC_L1_PM_SUBSTATE2__LC_CM_RESTORE_TIME_MASK 0x000000FFL |
|---|
| 78859 | #define BIFP1_0_PCIE_LC_L1_PM_SUBSTATE2__LC_LTR_THRESHOLD_SCALE_MASK 0x00000700L |
|---|
| 78860 | #define BIFP1_0_PCIE_LC_L1_PM_SUBSTATE2__LC_AUX_COUNT_REFCLK_INCREMENT_INTERNAL_POWERDOWN_MASK 0x00004000L |
|---|
| 78861 | #define BIFP1_0_PCIE_LC_L1_PM_SUBSTATE2__LC_AUX_COUNT_REFCLK_INCREMENT_INTERNAL_P2_EDGE_MASK 0x00008000L |
|---|
| 78862 | #define BIFP1_0_PCIE_LC_L1_PM_SUBSTATE2__LC_LTR_THRESHOLD_VALUE_MASK 0x03FF0000L |
|---|
| 78863 | #define BIFP1_0_PCIE_LC_L1_PM_SUBSTATE2__LC_DELAY_POWERDOWN_P2_L1_2_EXIT_MASK 0x08000000L |
|---|
| 78864 | #define BIFP1_0_PCIE_LC_L1_PM_SUBSTATE2__LC_DELAY_REFCLK_L1_2_T_POWERON_MASK 0x10000000L |
|---|
| 78865 | #define BIFP1_0_PCIE_LC_L1_PM_SUBSTATE2__LC_IGNORE_RX_ELEC_IDLE_IN_L1_2_MASK 0x20000000L |
|---|
| 78866 | #define BIFP1_0_PCIE_LC_L1_PM_SUBSTATE2__LC_SKIP_L1_2_POWERDOWN_IN_ABORTED_ENTRY_MASK 0x40000000L |
|---|
| 78867 | #define BIFP1_0_PCIE_LC_L1_PM_SUBSTATE2__LC_BLOCK_NEAREND_L1_2_WAKEUP_MASK 0x80000000L |
|---|
| 78868 | //BIFP1_0_PCIE_LC_L1_PM_SUBSTATE3 |
|---|
| 78869 | #define BIFP1_0_PCIE_LC_L1_PM_SUBSTATE3__T_POWER_ON_FCH_TARGET_ADDRESS_LO__SHIFT 0x0 |
|---|
| 78870 | #define BIFP1_0_PCIE_LC_L1_PM_SUBSTATE3__T_POWER_ON_FCH_TARGET_ADDRESS_LO_MASK 0xFFFFFFFFL |
|---|
| 78871 | //BIFP1_0_PCIE_LC_L1_PM_SUBSTATE4 |
|---|
| 78872 | #define BIFP1_0_PCIE_LC_L1_PM_SUBSTATE4__T_POWER_ON_FCH_TARGET_ADDRESS_HI__SHIFT 0x0 |
|---|
| 78873 | #define BIFP1_0_PCIE_LC_L1_PM_SUBSTATE4__T_POWER_ON_FCH_TARGET_ADDRESS_HI_MASK 0xFFFFFFFFL |
|---|
| 78874 | //BIFP1_0_PCIE_LC_L1_PM_SUBSTATE5 |
|---|
| 78875 | #define BIFP1_0_PCIE_LC_L1_PM_SUBSTATE5__T_POWER_ON_FCH_L12_CLKREQ_DELAY__SHIFT 0x0 |
|---|
| 78876 | #define BIFP1_0_PCIE_LC_L1_PM_SUBSTATE5__LC_RECOVERY_WAIT_FOR_ASPM_NAK_ABORT_TIMER__SHIFT 0x8 |
|---|
| 78877 | #define BIFP1_0_PCIE_LC_L1_PM_SUBSTATE5__LC_BLOCK_EI_L1_REFCLK_OFF__SHIFT 0x1e |
|---|
| 78878 | #define BIFP1_0_PCIE_LC_L1_PM_SUBSTATE5__LC_IGNORE_ALL_RX_ELEC_IDLE_IN_L1SS__SHIFT 0x1f |
|---|
| 78879 | #define BIFP1_0_PCIE_LC_L1_PM_SUBSTATE5__T_POWER_ON_FCH_L12_CLKREQ_DELAY_MASK 0x000000FFL |
|---|
| 78880 | #define BIFP1_0_PCIE_LC_L1_PM_SUBSTATE5__LC_RECOVERY_WAIT_FOR_ASPM_NAK_ABORT_TIMER_MASK 0x00000300L |
|---|
| 78881 | #define BIFP1_0_PCIE_LC_L1_PM_SUBSTATE5__LC_BLOCK_EI_L1_REFCLK_OFF_MASK 0x40000000L |
|---|
| 78882 | #define BIFP1_0_PCIE_LC_L1_PM_SUBSTATE5__LC_IGNORE_ALL_RX_ELEC_IDLE_IN_L1SS_MASK 0x80000000L |
|---|
| 78883 | //BIFP1_0_PCIEP_BCH_ECC_CNTL |
|---|
| 78884 | #define BIFP1_0_PCIEP_BCH_ECC_CNTL__STRAP_BCH_ECC_EN__SHIFT 0x0 |
|---|
| 78885 | #define BIFP1_0_PCIEP_BCH_ECC_CNTL__BCH_ECC_ERROR_THRESHOLD__SHIFT 0x8 |
|---|
| 78886 | #define BIFP1_0_PCIEP_BCH_ECC_CNTL__BCH_ECC_ERROR_STATUS__SHIFT 0x10 |
|---|
| 78887 | #define BIFP1_0_PCIEP_BCH_ECC_CNTL__STRAP_BCH_ECC_EN_MASK 0x00000001L |
|---|
| 78888 | #define BIFP1_0_PCIEP_BCH_ECC_CNTL__BCH_ECC_ERROR_THRESHOLD_MASK 0x0000FF00L |
|---|
| 78889 | #define BIFP1_0_PCIEP_BCH_ECC_CNTL__BCH_ECC_ERROR_STATUS_MASK 0xFFFF0000L |
|---|
| 78890 | //BIFP1_0_PCIE_LC_CNTL8 |
|---|
| 78891 | #define BIFP1_0_PCIE_LC_CNTL8__LC_FOM_TIME__SHIFT 0x0 |
|---|
| 78892 | #define BIFP1_0_PCIE_LC_CNTL8__LC_EX_SEARCH_TRAVERSAL_MODE__SHIFT 0x2 |
|---|
| 78893 | #define BIFP1_0_PCIE_LC_CNTL8__LC_LOCK_IN_EQ_RESPONSE__SHIFT 0x3 |
|---|
| 78894 | #define BIFP1_0_PCIE_LC_CNTL8__LC_ESM_RATE0_TIMER_FACTOR__SHIFT 0x4 |
|---|
| 78895 | #define BIFP1_0_PCIE_LC_CNTL8__LC_ESM_RATE1_TIMER_FACTOR__SHIFT 0x6 |
|---|
| 78896 | #define BIFP1_0_PCIE_LC_CNTL8__LC_ESM_RATE2_TIMER_FACTOR__SHIFT 0x8 |
|---|
| 78897 | #define BIFP1_0_PCIE_LC_CNTL8__LC_USC_ACCEPTABLE_PRESETS__SHIFT 0xa |
|---|
| 78898 | #define BIFP1_0_PCIE_LC_CNTL8__LC_FORCE_LOOPBACK_EQ_ON__SHIFT 0x14 |
|---|
| 78899 | #define BIFP1_0_PCIE_LC_CNTL8__LC_LOOPBACK_EQ_IN_PROGRESS__SHIFT 0x15 |
|---|
| 78900 | #define BIFP1_0_PCIE_LC_CNTL8__LC_FORCE_LOOPBACK_EQ_TRANSMIT_MOD_COMP_PATTERN__SHIFT 0x16 |
|---|
| 78901 | #define BIFP1_0_PCIE_LC_CNTL8__LC_LOOPBACK_EQ_TRANSMIT_MOD_COMP_PATTERN__SHIFT 0x17 |
|---|
| 78902 | #define BIFP1_0_PCIE_LC_CNTL8__LC_FORCE_LOOPBACK_EQ_LANE_UNDER_TEST__SHIFT 0x18 |
|---|
| 78903 | #define BIFP1_0_PCIE_LC_CNTL8__LC_LOOPBACK_EQ_LANE_UNDER_TEST__SHIFT 0x1c |
|---|
| 78904 | #define BIFP1_0_PCIE_LC_CNTL8__LC_FOM_TIME_MASK 0x00000003L |
|---|
| 78905 | #define BIFP1_0_PCIE_LC_CNTL8__LC_EX_SEARCH_TRAVERSAL_MODE_MASK 0x00000004L |
|---|
| 78906 | #define BIFP1_0_PCIE_LC_CNTL8__LC_LOCK_IN_EQ_RESPONSE_MASK 0x00000008L |
|---|
| 78907 | #define BIFP1_0_PCIE_LC_CNTL8__LC_ESM_RATE0_TIMER_FACTOR_MASK 0x00000030L |
|---|
| 78908 | #define BIFP1_0_PCIE_LC_CNTL8__LC_ESM_RATE1_TIMER_FACTOR_MASK 0x000000C0L |
|---|
| 78909 | #define BIFP1_0_PCIE_LC_CNTL8__LC_ESM_RATE2_TIMER_FACTOR_MASK 0x00000300L |
|---|
| 78910 | #define BIFP1_0_PCIE_LC_CNTL8__LC_USC_ACCEPTABLE_PRESETS_MASK 0x000FFC00L |
|---|
| 78911 | #define BIFP1_0_PCIE_LC_CNTL8__LC_FORCE_LOOPBACK_EQ_ON_MASK 0x00100000L |
|---|
| 78912 | #define BIFP1_0_PCIE_LC_CNTL8__LC_LOOPBACK_EQ_IN_PROGRESS_MASK 0x00200000L |
|---|
| 78913 | #define BIFP1_0_PCIE_LC_CNTL8__LC_FORCE_LOOPBACK_EQ_TRANSMIT_MOD_COMP_PATTERN_MASK 0x00400000L |
|---|
| 78914 | #define BIFP1_0_PCIE_LC_CNTL8__LC_LOOPBACK_EQ_TRANSMIT_MOD_COMP_PATTERN_MASK 0x00800000L |
|---|
| 78915 | #define BIFP1_0_PCIE_LC_CNTL8__LC_FORCE_LOOPBACK_EQ_LANE_UNDER_TEST_MASK 0x0F000000L |
|---|
| 78916 | #define BIFP1_0_PCIE_LC_CNTL8__LC_LOOPBACK_EQ_LANE_UNDER_TEST_MASK 0xF0000000L |
|---|
| 78917 | //BIFP1_0_PCIE_LC_CNTL9 |
|---|
| 78918 | #define BIFP1_0_PCIE_LC_CNTL9__LC_RESET_RCVR_DETECTED_ALL_ARCS__SHIFT 0x0 |
|---|
| 78919 | #define BIFP1_0_PCIE_LC_CNTL9__LC_LOOPBACK_WAIT_FOR_ALL_ACTIVE_LANES__SHIFT 0x1 |
|---|
| 78920 | #define BIFP1_0_PCIE_LC_CNTL9__LC_CHECK_EC_GEN3_LOOPBACK_ACTIVE__SHIFT 0x2 |
|---|
| 78921 | #define BIFP1_0_PCIE_LC_CNTL9__LC_LOOPBACK_EQ_ARC_EN__SHIFT 0x3 |
|---|
| 78922 | #define BIFP1_0_PCIE_LC_CNTL9__LC_LOOPBACK_EQ_TRANSMIT_MOD_COMP_PATTERN_EN__SHIFT 0x4 |
|---|
| 78923 | #define BIFP1_0_PCIE_LC_CNTL9__LC_ENFORCE_SINGLE_L1_SUBSTATE_CLK_PDWN_ASSERTION_EN__SHIFT 0x5 |
|---|
| 78924 | #define BIFP1_0_PCIE_LC_CNTL9__LC_EXT_ASPM_L12_COMMONMODE_COUNT_METHOD__SHIFT 0x6 |
|---|
| 78925 | #define BIFP1_0_PCIE_LC_CNTL9__LC_ALT_RX_EQ_IN_PROGRESS_EN__SHIFT 0x7 |
|---|
| 78926 | #define BIFP1_0_PCIE_LC_CNTL9__LC_USE_LONG_SERIAL_QUICKSIM_TIMEOUTS__SHIFT 0x8 |
|---|
| 78927 | #define BIFP1_0_PCIE_LC_CNTL9__LC_ALLOW_DLLPS_OTHER_SIDE_REMOVE_SPEED__SHIFT 0x9 |
|---|
| 78928 | #define BIFP1_0_PCIE_LC_CNTL9__LC_DELAY_POLL_COMP_SPD_CHG_AFTER_TXMARGIN__SHIFT 0xa |
|---|
| 78929 | #define BIFP1_0_PCIE_LC_CNTL9__LC_RESET_SKP_SELECT_16GT_ON_TRAINING_BIT__SHIFT 0xb |
|---|
| 78930 | #define BIFP1_0_PCIE_LC_CNTL9__LC_TRAINING_BITS_REQUIRED__SHIFT 0xc |
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| 78931 | #define BIFP1_0_PCIE_LC_CNTL9__LC_REPEAT_RXEQEVAL_AFTER_TIMEOUT__SHIFT 0xe |
|---|
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|---|
| 78933 | #define BIFP1_0_PCIE_LC_CNTL9__LC_REFCLK_OFF_NO_RCVR_LANES__SHIFT 0x10 |
|---|
| 78934 | #define BIFP1_0_PCIE_LC_CNTL9__LC_INDEPENDENT_CHIP_PCS_REFCLKREQ_EN__SHIFT 0x11 |
|---|
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|---|
| 78936 | #define BIFP1_0_PCIE_LC_CNTL9__LC_DEASSERT_REFCLKREQ_IN_NON_SS_L1__SHIFT 0x13 |
|---|
| 78937 | #define BIFP1_0_PCIE_LC_CNTL9__LC_HOLD_REFCLKREQ_UNTIL_L1SS_POWERDOWN__SHIFT 0x14 |
|---|
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| 78939 | #define BIFP1_0_PCIE_LC_CNTL9__LC_DYN_LANES_L1_SS_POWERDOWN__SHIFT 0x16 |
|---|
| 78940 | #define BIFP1_0_PCIE_LC_CNTL9__LC_USE_OLD_PHYSTATUS_FOR_POWERDOWN_INACTIVE__SHIFT 0x17 |
|---|
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|---|
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| 78944 | #define BIFP1_0_PCIE_LC_CNTL9__LC_CLR_LINK_LANE_NUM_ON_NO_TSX_LANE__SHIFT 0x1b |
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|---|
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| 78950 | #define BIFP1_0_PCIE_LC_CNTL9__LC_LOOPBACK_WAIT_FOR_ALL_ACTIVE_LANES_MASK 0x00000002L |
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| 78951 | #define BIFP1_0_PCIE_LC_CNTL9__LC_CHECK_EC_GEN3_LOOPBACK_ACTIVE_MASK 0x00000004L |
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| 78952 | #define BIFP1_0_PCIE_LC_CNTL9__LC_LOOPBACK_EQ_ARC_EN_MASK 0x00000008L |
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| 78953 | #define BIFP1_0_PCIE_LC_CNTL9__LC_LOOPBACK_EQ_TRANSMIT_MOD_COMP_PATTERN_EN_MASK 0x00000010L |
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| 78955 | #define BIFP1_0_PCIE_LC_CNTL9__LC_EXT_ASPM_L12_COMMONMODE_COUNT_METHOD_MASK 0x00000040L |
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| 78956 | #define BIFP1_0_PCIE_LC_CNTL9__LC_ALT_RX_EQ_IN_PROGRESS_EN_MASK 0x00000080L |
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| 78957 | #define BIFP1_0_PCIE_LC_CNTL9__LC_USE_LONG_SERIAL_QUICKSIM_TIMEOUTS_MASK 0x00000100L |
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| 78958 | #define BIFP1_0_PCIE_LC_CNTL9__LC_ALLOW_DLLPS_OTHER_SIDE_REMOVE_SPEED_MASK 0x00000200L |
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| 78959 | #define BIFP1_0_PCIE_LC_CNTL9__LC_DELAY_POLL_COMP_SPD_CHG_AFTER_TXMARGIN_MASK 0x00000400L |
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| 78960 | #define BIFP1_0_PCIE_LC_CNTL9__LC_RESET_SKP_SELECT_16GT_ON_TRAINING_BIT_MASK 0x00000800L |
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| 78961 | #define BIFP1_0_PCIE_LC_CNTL9__LC_TRAINING_BITS_REQUIRED_MASK 0x00003000L |
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| 78962 | #define BIFP1_0_PCIE_LC_CNTL9__LC_REPEAT_RXEQEVAL_AFTER_TIMEOUT_MASK 0x00004000L |
|---|
| 78963 | #define BIFP1_0_PCIE_LC_CNTL9__LC_CPM_IDLE_REFCLKREQ_CHECK_MASK 0x00008000L |
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| 78964 | #define BIFP1_0_PCIE_LC_CNTL9__LC_REFCLK_OFF_NO_RCVR_LANES_MASK 0x00010000L |
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| 78965 | #define BIFP1_0_PCIE_LC_CNTL9__LC_INDEPENDENT_CHIP_PCS_REFCLKREQ_EN_MASK 0x00020000L |
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| 78966 | #define BIFP1_0_PCIE_LC_CNTL9__LC_REFCLKREQ_IN_HOLD_TRAINING_MASK 0x00040000L |
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| 78967 | #define BIFP1_0_PCIE_LC_CNTL9__LC_DEASSERT_REFCLKREQ_IN_NON_SS_L1_MASK 0x00080000L |
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| 78968 | #define BIFP1_0_PCIE_LC_CNTL9__LC_HOLD_REFCLKREQ_UNTIL_L1SS_POWERDOWN_MASK 0x00100000L |
|---|
| 78969 | #define BIFP1_0_PCIE_LC_CNTL9__LC_CLKGATE_WAIT_FOR_REFCLKACK_MASK 0x00200000L |
|---|
| 78970 | #define BIFP1_0_PCIE_LC_CNTL9__LC_DYN_LANES_L1_SS_POWERDOWN_MASK 0x00400000L |
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| 78971 | #define BIFP1_0_PCIE_LC_CNTL9__LC_USE_OLD_PHYSTATUS_FOR_POWERDOWN_INACTIVE_MASK 0x00800000L |
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| 78972 | #define BIFP1_0_PCIE_LC_CNTL9__LC_BLOCK_L0s_FOR_POWERDOWN_CHANGE_MASK 0x01000000L |
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| 78973 | #define BIFP1_0_PCIE_LC_CNTL9__LC_RECOVERY_WAIT_FOR_ASPM_NAK_MASK 0x02000000L |
|---|
| 78974 | #define BIFP1_0_PCIE_LC_CNTL9__LC_WAIT_FOR_NONPAD_LINK_NUM_LANE0_MASK 0x04000000L |
|---|
| 78975 | #define BIFP1_0_PCIE_LC_CNTL9__LC_CLR_LINK_LANE_NUM_ON_NO_TSX_LANE_MASK 0x08000000L |
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| 78976 | #define BIFP1_0_PCIE_LC_CNTL9__LC_USE_NEW_EQ_SYMBOL_6_EN_MASK 0x10000000L |
|---|
| 78977 | #define BIFP1_0_PCIE_LC_CNTL9__LC_DEC_FAILED_SPEED_CHANGE_COUNT_ABORT_BYPASS_TO_HIGH_RATE_MASK 0x20000000L |
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| 78978 | #define BIFP1_0_PCIE_LC_CNTL9__LC_CONFIG_WAIT_FOR_EIEOS_MASK 0x40000000L |
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| 78979 | #define BIFP1_0_PCIE_LC_CNTL9__LC_HOLD_TLP_TO_XMIT_PULSE_IN_L1_MASK 0x80000000L |
|---|
| 78980 | //BIFP1_0_PCIE_LC_FORCE_COEFF2 |
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| 78981 | #define BIFP1_0_PCIE_LC_FORCE_COEFF2__LC_FORCE_COEFF_16GT__SHIFT 0x0 |
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|---|
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|---|
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|---|
| 78985 | #define BIFP1_0_PCIE_LC_FORCE_COEFF2__LC_3X3_COEFF_SEARCH_EN_16GT__SHIFT 0x13 |
|---|
| 78986 | #define BIFP1_0_PCIE_LC_FORCE_COEFF2__LC_FORCE_COEFF_16GT_MASK 0x00000001L |
|---|
| 78987 | #define BIFP1_0_PCIE_LC_FORCE_COEFF2__LC_FORCE_PRE_CURSOR_16GT_MASK 0x0000007EL |
|---|
| 78988 | #define BIFP1_0_PCIE_LC_FORCE_COEFF2__LC_FORCE_CURSOR_16GT_MASK 0x00001F80L |
|---|
| 78989 | #define BIFP1_0_PCIE_LC_FORCE_COEFF2__LC_FORCE_POST_CURSOR_16GT_MASK 0x0007E000L |
|---|
| 78990 | #define BIFP1_0_PCIE_LC_FORCE_COEFF2__LC_3X3_COEFF_SEARCH_EN_16GT_MASK 0x00080000L |
|---|
| 78991 | //BIFP1_0_PCIE_LC_FORCE_EQ_REQ_COEFF2 |
|---|
| 78992 | #define BIFP1_0_PCIE_LC_FORCE_EQ_REQ_COEFF2__LC_FORCE_COEFF_IN_EQ_REQ_PHASE_16GT__SHIFT 0x0 |
|---|
| 78993 | #define BIFP1_0_PCIE_LC_FORCE_EQ_REQ_COEFF2__LC_FORCE_PRE_CURSOR_REQ_16GT__SHIFT 0x1 |
|---|
| 78994 | #define BIFP1_0_PCIE_LC_FORCE_EQ_REQ_COEFF2__LC_FORCE_CURSOR_REQ_16GT__SHIFT 0x7 |
|---|
| 78995 | #define BIFP1_0_PCIE_LC_FORCE_EQ_REQ_COEFF2__LC_FORCE_POST_CURSOR_REQ_16GT__SHIFT 0xd |
|---|
| 78996 | #define BIFP1_0_PCIE_LC_FORCE_EQ_REQ_COEFF2__LC_FS_OTHER_END_16GT__SHIFT 0x13 |
|---|
| 78997 | #define BIFP1_0_PCIE_LC_FORCE_EQ_REQ_COEFF2__LC_LF_OTHER_END_16GT__SHIFT 0x19 |
|---|
| 78998 | #define BIFP1_0_PCIE_LC_FORCE_EQ_REQ_COEFF2__LC_FORCE_COEFF_IN_EQ_REQ_PHASE_16GT_MASK 0x00000001L |
|---|
| 78999 | #define BIFP1_0_PCIE_LC_FORCE_EQ_REQ_COEFF2__LC_FORCE_PRE_CURSOR_REQ_16GT_MASK 0x0000007EL |
|---|
| 79000 | #define BIFP1_0_PCIE_LC_FORCE_EQ_REQ_COEFF2__LC_FORCE_CURSOR_REQ_16GT_MASK 0x00001F80L |
|---|
| 79001 | #define BIFP1_0_PCIE_LC_FORCE_EQ_REQ_COEFF2__LC_FORCE_POST_CURSOR_REQ_16GT_MASK 0x0007E000L |
|---|
| 79002 | #define BIFP1_0_PCIE_LC_FORCE_EQ_REQ_COEFF2__LC_FS_OTHER_END_16GT_MASK 0x01F80000L |
|---|
| 79003 | #define BIFP1_0_PCIE_LC_FORCE_EQ_REQ_COEFF2__LC_LF_OTHER_END_16GT_MASK 0x7E000000L |
|---|
| 79004 | //BIFP1_0_PCIE_LC_FINE_GRAIN_CLK_GATE_OVERRIDES |
|---|
| 79005 | #define BIFP1_0_PCIE_LC_FINE_GRAIN_CLK_GATE_OVERRIDES__LC_DISABLE_TRANSMIT_MUX_OUTPUT_GATING__SHIFT 0x0 |
|---|
| 79006 | #define BIFP1_0_PCIE_LC_FINE_GRAIN_CLK_GATE_OVERRIDES__LC_DISABLE_SYMBOL_MUX_OUTPUT_GATING__SHIFT 0x1 |
|---|
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|---|
| 79008 | #define BIFP1_0_PCIE_LC_FINE_GRAIN_CLK_GATE_OVERRIDES__LC_DISABLE_TRANSMIT_MUX_DYN_CLK_GATING__SHIFT 0x3 |
|---|
| 79009 | #define BIFP1_0_PCIE_LC_FINE_GRAIN_CLK_GATE_OVERRIDES__LC_DISABLE_LTSSM_DYN_CLK_GATING__SHIFT 0x4 |
|---|
| 79010 | #define BIFP1_0_PCIE_LC_FINE_GRAIN_CLK_GATE_OVERRIDES__LC_DISABLE_TRANSMIT_MUX_OUTPUT_GATING_MASK 0x00000001L |
|---|
| 79011 | #define BIFP1_0_PCIE_LC_FINE_GRAIN_CLK_GATE_OVERRIDES__LC_DISABLE_SYMBOL_MUX_OUTPUT_GATING_MASK 0x00000002L |
|---|
| 79012 | #define BIFP1_0_PCIE_LC_FINE_GRAIN_CLK_GATE_OVERRIDES__LC_DISABLE_LC_PKT_GEN_DYN_CLK_GATING_MASK 0x00000004L |
|---|
| 79013 | #define BIFP1_0_PCIE_LC_FINE_GRAIN_CLK_GATE_OVERRIDES__LC_DISABLE_TRANSMIT_MUX_DYN_CLK_GATING_MASK 0x00000008L |
|---|
| 79014 | #define BIFP1_0_PCIE_LC_FINE_GRAIN_CLK_GATE_OVERRIDES__LC_DISABLE_LTSSM_DYN_CLK_GATING_MASK 0x00000010L |
|---|
| 79015 | //BIFP1_0_PCIE_LC_CNTL10 |
|---|
| 79016 | #define BIFP1_0_PCIE_LC_CNTL10__LC_DEFAULT_PRESET_OVERRIDE_EN__SHIFT 0x0 |
|---|
| 79017 | #define BIFP1_0_PCIE_LC_CNTL10__LC_DEFAULT_PRESET_OVERRIDE_MODE__SHIFT 0x1 |
|---|
| 79018 | #define BIFP1_0_PCIE_LC_CNTL10__LC_DEFAULT_PRESET_OVERRIDE_PORT__SHIFT 0x2 |
|---|
| 79019 | #define BIFP1_0_PCIE_LC_CNTL10__LC_DEFAULT_PRESET_OVERRIDE_RATE__SHIFT 0x3 |
|---|
| 79020 | #define BIFP1_0_PCIE_LC_CNTL10__LC_DEFAULT_PRESET_OVERRIDE_VALUE__SHIFT 0x5 |
|---|
| 79021 | #define BIFP1_0_PCIE_LC_CNTL10__LC_DEFAULT_PRESET_OVERRIDE_LANE__SHIFT 0x9 |
|---|
| 79022 | #define BIFP1_0_PCIE_LC_CNTL10__LC_USE_PENDING_FOM_SKIP_SECOND_RXEQEVAL__SHIFT 0xd |
|---|
| 79023 | #define BIFP1_0_PCIE_LC_CNTL10__LC_TIEOFF_PORTS_IGNORE_PHYSTATUS__SHIFT 0xf |
|---|
| 79024 | #define BIFP1_0_PCIE_LC_CNTL10__LC_CLEAR_CNTL_SKP_SELECT_DATASTREAM_EXIT__SHIFT 0x10 |
|---|
| 79025 | #define BIFP1_0_PCIE_LC_CNTL10__LC_DEASSERT_REFCLKREQ_IN_L23__SHIFT 0x11 |
|---|
| 79026 | #define BIFP1_0_PCIE_LC_CNTL10__LC_RELEASE_CLKREQ_IN_L23__SHIFT 0x12 |
|---|
| 79027 | #define BIFP1_0_PCIE_LC_CNTL10__LC_RELEASE_CLKREQ_IN_NON_SS_L1__SHIFT 0x13 |
|---|
| 79028 | #define BIFP1_0_PCIE_LC_CNTL10__LC_LINK_DIS_DONT_WAIT_FOR_EIOS__SHIFT 0x16 |
|---|
| 79029 | #define BIFP1_0_PCIE_LC_CNTL10__LC_LSLD_EN__SHIFT 0x17 |
|---|
| 79030 | #define BIFP1_0_PCIE_LC_CNTL10__LC_LSLD_RATE_REQD__SHIFT 0x18 |
|---|
| 79031 | #define BIFP1_0_PCIE_LC_CNTL10__LC_LSLD_MODE__SHIFT 0x1a |
|---|
| 79032 | #define BIFP1_0_PCIE_LC_CNTL10__LC_LSLD_DONE__SHIFT 0x1b |
|---|
| 79033 | #define BIFP1_0_PCIE_LC_CNTL10__LC_LSLD_TLS_ADVERTISED__SHIFT 0x1c |
|---|
| 79034 | #define BIFP1_0_PCIE_LC_CNTL10__LC_LSLD_CURRENT_RATE__SHIFT 0x1e |
|---|
| 79035 | #define BIFP1_0_PCIE_LC_CNTL10__LC_DEFAULT_PRESET_OVERRIDE_EN_MASK 0x00000001L |
|---|
| 79036 | #define BIFP1_0_PCIE_LC_CNTL10__LC_DEFAULT_PRESET_OVERRIDE_MODE_MASK 0x00000002L |
|---|
| 79037 | #define BIFP1_0_PCIE_LC_CNTL10__LC_DEFAULT_PRESET_OVERRIDE_PORT_MASK 0x00000004L |
|---|
| 79038 | #define BIFP1_0_PCIE_LC_CNTL10__LC_DEFAULT_PRESET_OVERRIDE_RATE_MASK 0x00000018L |
|---|
| 79039 | #define BIFP1_0_PCIE_LC_CNTL10__LC_DEFAULT_PRESET_OVERRIDE_VALUE_MASK 0x000001E0L |
|---|
| 79040 | #define BIFP1_0_PCIE_LC_CNTL10__LC_DEFAULT_PRESET_OVERRIDE_LANE_MASK 0x00001E00L |
|---|
| 79041 | #define BIFP1_0_PCIE_LC_CNTL10__LC_USE_PENDING_FOM_SKIP_SECOND_RXEQEVAL_MASK 0x00002000L |
|---|
| 79042 | #define BIFP1_0_PCIE_LC_CNTL10__LC_TIEOFF_PORTS_IGNORE_PHYSTATUS_MASK 0x00008000L |
|---|
| 79043 | #define BIFP1_0_PCIE_LC_CNTL10__LC_CLEAR_CNTL_SKP_SELECT_DATASTREAM_EXIT_MASK 0x00010000L |
|---|
| 79044 | #define BIFP1_0_PCIE_LC_CNTL10__LC_DEASSERT_REFCLKREQ_IN_L23_MASK 0x00020000L |
|---|
| 79045 | #define BIFP1_0_PCIE_LC_CNTL10__LC_RELEASE_CLKREQ_IN_L23_MASK 0x00040000L |
|---|
| 79046 | #define BIFP1_0_PCIE_LC_CNTL10__LC_RELEASE_CLKREQ_IN_NON_SS_L1_MASK 0x00080000L |
|---|
| 79047 | #define BIFP1_0_PCIE_LC_CNTL10__LC_LINK_DIS_DONT_WAIT_FOR_EIOS_MASK 0x00400000L |
|---|
| 79048 | #define BIFP1_0_PCIE_LC_CNTL10__LC_LSLD_EN_MASK 0x00800000L |
|---|
| 79049 | #define BIFP1_0_PCIE_LC_CNTL10__LC_LSLD_RATE_REQD_MASK 0x03000000L |
|---|
| 79050 | #define BIFP1_0_PCIE_LC_CNTL10__LC_LSLD_MODE_MASK 0x04000000L |
|---|
| 79051 | #define BIFP1_0_PCIE_LC_CNTL10__LC_LSLD_DONE_MASK 0x08000000L |
|---|
| 79052 | #define BIFP1_0_PCIE_LC_CNTL10__LC_LSLD_TLS_ADVERTISED_MASK 0x30000000L |
|---|
| 79053 | #define BIFP1_0_PCIE_LC_CNTL10__LC_LSLD_CURRENT_RATE_MASK 0xC0000000L |
|---|
| 79054 | //BIFP1_0_PCIE_LC_SAVE_RESTORE_1 |
|---|
| 79055 | #define BIFP1_0_PCIE_LC_SAVE_RESTORE_1__LC_SAVE_RESTORE_EN__SHIFT 0x0 |
|---|
| 79056 | #define BIFP1_0_PCIE_LC_SAVE_RESTORE_1__LC_SAVE_RESTORE_DIRECTION__SHIFT 0x1 |
|---|
| 79057 | #define BIFP1_0_PCIE_LC_SAVE_RESTORE_1__LC_SAVE_RESTORE_INDEX__SHIFT 0x2 |
|---|
| 79058 | #define BIFP1_0_PCIE_LC_SAVE_RESTORE_1__LC_SAVE_RESTORE_ACKNOWLEDGE__SHIFT 0xa |
|---|
| 79059 | #define BIFP1_0_PCIE_LC_SAVE_RESTORE_1__LC_SAVE_RESTORE_DONE__SHIFT 0xb |
|---|
| 79060 | #define BIFP1_0_PCIE_LC_SAVE_RESTORE_1__LC_SAVE_RESTORE_FAST_RESTORE_EN__SHIFT 0xc |
|---|
| 79061 | #define BIFP1_0_PCIE_LC_SAVE_RESTORE_1__LC_SAVE_RESTORE_EQ_SETTINGS_RESTORED__SHIFT 0xd |
|---|
| 79062 | #define BIFP1_0_PCIE_LC_SAVE_RESTORE_1__LC_SAVE_RESTORE_SPEEDS__SHIFT 0xe |
|---|
| 79063 | #define BIFP1_0_PCIE_LC_SAVE_RESTORE_1__LC_SAVE_RESTORE_DATA_LO__SHIFT 0x10 |
|---|
| 79064 | #define BIFP1_0_PCIE_LC_SAVE_RESTORE_1__LC_SAVE_RESTORE_EN_MASK 0x00000001L |
|---|
| 79065 | #define BIFP1_0_PCIE_LC_SAVE_RESTORE_1__LC_SAVE_RESTORE_DIRECTION_MASK 0x00000002L |
|---|
| 79066 | #define BIFP1_0_PCIE_LC_SAVE_RESTORE_1__LC_SAVE_RESTORE_INDEX_MASK 0x000003FCL |
|---|
| 79067 | #define BIFP1_0_PCIE_LC_SAVE_RESTORE_1__LC_SAVE_RESTORE_ACKNOWLEDGE_MASK 0x00000400L |
|---|
| 79068 | #define BIFP1_0_PCIE_LC_SAVE_RESTORE_1__LC_SAVE_RESTORE_DONE_MASK 0x00000800L |
|---|
| 79069 | #define BIFP1_0_PCIE_LC_SAVE_RESTORE_1__LC_SAVE_RESTORE_FAST_RESTORE_EN_MASK 0x00001000L |
|---|
| 79070 | #define BIFP1_0_PCIE_LC_SAVE_RESTORE_1__LC_SAVE_RESTORE_EQ_SETTINGS_RESTORED_MASK 0x00002000L |
|---|
| 79071 | #define BIFP1_0_PCIE_LC_SAVE_RESTORE_1__LC_SAVE_RESTORE_SPEEDS_MASK 0x0000C000L |
|---|
| 79072 | #define BIFP1_0_PCIE_LC_SAVE_RESTORE_1__LC_SAVE_RESTORE_DATA_LO_MASK 0xFFFF0000L |
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| 79075 | #define BIFP1_0_PCIE_LC_SAVE_RESTORE_2__LC_SAVE_RESTORE_DATA_HI_MASK 0xFFFFFFFFL |
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| 79119 | #define BIFP1_0_PCIE_LC_CNTL11__LC_LAST_TRANSMITTER_PRECODE_REQUEST_MASK 0x10000000L |
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| 79120 | #define BIFP1_0_PCIE_LC_CNTL11__LC_CHECK_TS1_EC_ON_EQ_EXIT_MASK 0x20000000L |
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| 79137 | #define BIFP1_0_PCIE_LC_CNTL12__LC_LIVE_DESKEW_8B10B_EN__SHIFT 0x11 |
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| 79138 | #define BIFP1_0_PCIE_LC_CNTL12__LC_SAFE_RECOVER_DATA_UNLOCK__SHIFT 0x12 |
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| 79143 | #define BIFP1_0_PCIE_LC_CNTL12__LC_DEFER_SKIP_INTERVAL_MODE__SHIFT 0x18 |
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| 79144 | #define BIFP1_0_PCIE_LC_CNTL12__LC_RECOVERY_EQ_WAIT_FOR_PIPE_STOPPED__SHIFT 0x19 |
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| 79145 | #define BIFP1_0_PCIE_LC_CNTL12__LC_HOLD_TX_STOP_SENDING_PKTS_REPLAY_RETRAIN__SHIFT 0x1a |
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| 79146 | #define BIFP1_0_PCIE_LC_CNTL12__LC_RESET_TSX_CNT_ON_SAFERECOVER__SHIFT 0x1b |
|---|
| 79147 | #define BIFP1_0_PCIE_LC_CNTL12__LC_DSC_INITIATE_EQUALIZATION_OS_BOUNDARY__SHIFT 0x1c |
|---|
| 79148 | #define BIFP1_0_PCIE_LC_CNTL12__LC_EQ_REQ_PHASE_WAIT_FOR_FINAL_TS1__SHIFT 0x1d |
|---|
| 79149 | #define BIFP1_0_PCIE_LC_CNTL12__LC_RESET_TSX_CNT_ON_RXEQEVAL__SHIFT 0x1e |
|---|
| 79150 | #define BIFP1_0_PCIE_LC_CNTL12__LC_TRACK_RX_WAIT_FOR_TS1__SHIFT 0x1f |
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| 79151 | #define BIFP1_0_PCIE_LC_CNTL12__LC_DELAY_CLEAR_LANE_OFF_AFTER_LOOPBACK_SPD_CHG_MASK 0x00000001L |
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| 79152 | #define BIFP1_0_PCIE_LC_CNTL12__LC_DELAY_CLEAR_LANE_OFF_AFTER_LINKDIS_SPD_CHG_MASK 0x00000002L |
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| 79153 | #define BIFP1_0_PCIE_LC_CNTL12__LC_DETECT_PD_WAIT_FOR_REFCLKACK_OFF_LANES_MASK 0x00000004L |
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| 79156 | #define BIFP1_0_PCIE_LC_CNTL12__LC_SKIP_LOCALPRESET_OFF_LANES_MASK 0x00000020L |
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| 79157 | #define BIFP1_0_PCIE_LC_CNTL12__LC_DELAY_PHASE1_MASK 0x000000C0L |
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| 79158 | #define BIFP1_0_PCIE_LC_CNTL12__LC_BLOCKALIGN_IN_L1_ENTRY_MASK 0x00000100L |
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| 79159 | #define BIFP1_0_PCIE_LC_CNTL12__LC_USE_LEGACY_RXSB1_SPDCHG_ELECIDLE_MASK 0x00000200L |
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| 79160 | #define BIFP1_0_PCIE_LC_CNTL12__LC_LOCK_REVERSAL_EARLY_CONFIG_COMPLETE_MASK 0x00000400L |
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| 79164 | #define BIFP1_0_PCIE_LC_CNTL12__LC_LOOPBACK_EQ_LOCK_REVERSAL_MASK 0x00004000L |
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| 79165 | #define BIFP1_0_PCIE_LC_CNTL12__LC_LIVE_DESKEW_MASK_EN_MASK 0x00010000L |
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| 79166 | #define BIFP1_0_PCIE_LC_CNTL12__LC_LIVE_DESKEW_8B10B_EN_MASK 0x00020000L |
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| 79167 | #define BIFP1_0_PCIE_LC_CNTL12__LC_SAFE_RECOVER_DATA_UNLOCK_MASK 0x00040000L |
|---|
| 79168 | #define BIFP1_0_PCIE_LC_CNTL12__LC_SAFE_RECOVER_RX_RECOVER_MASK 0x00080000L |
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| 79169 | #define BIFP1_0_PCIE_LC_CNTL12__LC_SAFE_RECOVER_RX_ADAPT_MASK 0x00100000L |
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| 79170 | #define BIFP1_0_PCIE_LC_CNTL12__LC_SAFE_RECOVER_SW_INIT_MASK 0x00200000L |
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| 79172 | #define BIFP1_0_PCIE_LC_CNTL12__LC_DEFER_SKIP_INTERVAL_MODE_MASK 0x01000000L |
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| 79173 | #define BIFP1_0_PCIE_LC_CNTL12__LC_RECOVERY_EQ_WAIT_FOR_PIPE_STOPPED_MASK 0x02000000L |
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| 79174 | #define BIFP1_0_PCIE_LC_CNTL12__LC_HOLD_TX_STOP_SENDING_PKTS_REPLAY_RETRAIN_MASK 0x04000000L |
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| 79175 | #define BIFP1_0_PCIE_LC_CNTL12__LC_RESET_TSX_CNT_ON_SAFERECOVER_MASK 0x08000000L |
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| 79176 | #define BIFP1_0_PCIE_LC_CNTL12__LC_DSC_INITIATE_EQUALIZATION_OS_BOUNDARY_MASK 0x10000000L |
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| 79177 | #define BIFP1_0_PCIE_LC_CNTL12__LC_EQ_REQ_PHASE_WAIT_FOR_FINAL_TS1_MASK 0x20000000L |
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| 79178 | #define BIFP1_0_PCIE_LC_CNTL12__LC_RESET_TSX_CNT_ON_RXEQEVAL_MASK 0x40000000L |
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| 79179 | #define BIFP1_0_PCIE_LC_CNTL12__LC_TRACK_RX_WAIT_FOR_TS1_MASK 0x80000000L |
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| 79180 | //BIFP1_0_PCIE_LC_SPEED_CNTL2 |
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| 79181 | #define BIFP1_0_PCIE_LC_SPEED_CNTL2__LC_FORCE_EN_SW_SPEED_CHANGE__SHIFT 0x0 |
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| 79182 | #define BIFP1_0_PCIE_LC_SPEED_CNTL2__LC_FORCE_DIS_SW_SPEED_CHANGE__SHIFT 0x1 |
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| 79183 | #define BIFP1_0_PCIE_LC_SPEED_CNTL2__LC_FORCE_EN_HW_SPEED_CHANGE__SHIFT 0x2 |
|---|
| 79184 | #define BIFP1_0_PCIE_LC_SPEED_CNTL2__LC_FORCE_DIS_HW_SPEED_CHANGE__SHIFT 0x3 |
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| 79185 | #define BIFP1_0_PCIE_LC_SPEED_CNTL2__LC_INIT_SPEED_NEG_IN_L0s_EN__SHIFT 0x4 |
|---|
| 79186 | #define BIFP1_0_PCIE_LC_SPEED_CNTL2__LC_INIT_SPEED_NEG_IN_L1_EN__SHIFT 0x5 |
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| 79187 | #define BIFP1_0_PCIE_LC_SPEED_CNTL2__LC_INITIATE_LINK_SPEED_CHANGE__SHIFT 0x6 |
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| 79188 | #define BIFP1_0_PCIE_LC_SPEED_CNTL2__LC_SPEED_CHANGE_STATUS__SHIFT 0x7 |
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| 79189 | #define BIFP1_0_PCIE_LC_SPEED_CNTL2__LC_SPEED_CHANGE_ATTEMPTS_ALLOWED__SHIFT 0x8 |
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| 79190 | #define BIFP1_0_PCIE_LC_SPEED_CNTL2__LC_SPEED_CHANGE_ATTEMPT_FAILED__SHIFT 0xa |
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| 79191 | #define BIFP1_0_PCIE_LC_SPEED_CNTL2__LC_CLR_FAILED_SPD_CHANGE_CNT__SHIFT 0xb |
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| 79192 | #define BIFP1_0_PCIE_LC_SPEED_CNTL2__LC_MULT_UPSTREAM_AUTO_SPD_CHNG_EN__SHIFT 0xc |
|---|
| 79193 | #define BIFP1_0_PCIE_LC_SPEED_CNTL2__LC_DONT_CLR_TARGET_SPD_CHANGE_STATUS__SHIFT 0xd |
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| 79194 | #define BIFP1_0_PCIE_LC_SPEED_CNTL2__LC_1_OR_MORE_TS2_SPEED_ARC_EN__SHIFT 0xe |
|---|
| 79195 | #define BIFP1_0_PCIE_LC_SPEED_CNTL2__LC_ABORT_AUTO_EQ_AFTER_FAILED_EQ__SHIFT 0xf |
|---|
| 79196 | #define BIFP1_0_PCIE_LC_SPEED_CNTL2__LC_ENFORCE_CORRECT_SPEED_FOR_EQ__SHIFT 0x10 |
|---|
| 79197 | #define BIFP1_0_PCIE_LC_SPEED_CNTL2__LC_ENFORCE_SOFTWARE_PERFORM_EQ__SHIFT 0x11 |
|---|
| 79198 | #define BIFP1_0_PCIE_LC_SPEED_CNTL2__LC_SEND_EQ_TS2_IF_OTHER_SIDE_EVER_ADVERTISED_SPEED__SHIFT 0x12 |
|---|
| 79199 | #define BIFP1_0_PCIE_LC_SPEED_CNTL2__LC_ENFORCE_SINGLE_EQ_PER_RECOVERY__SHIFT 0x13 |
|---|
| 79200 | #define BIFP1_0_PCIE_LC_SPEED_CNTL2__LC_USE_LEGACY_CLEAR_DELAY_DLLPs__SHIFT 0x14 |
|---|
| 79201 | #define BIFP1_0_PCIE_LC_SPEED_CNTL2__LC_DEFER_RETRAIN_LINK_UNTIL_EXIT_RECOVERY__SHIFT 0x15 |
|---|
| 79202 | #define BIFP1_0_PCIE_LC_SPEED_CNTL2__LC_ABORT_AUTO_EQ_ON_FAIL_SPEED_CHANGE_LIMIT__SHIFT 0x16 |
|---|
| 79203 | #define BIFP1_0_PCIE_LC_SPEED_CNTL2__LC_DEFER_PRIVATE_SPEED_CHANGE_UNTIL_EXIT_RECOVERY__SHIFT 0x17 |
|---|
| 79204 | #define BIFP1_0_PCIE_LC_SPEED_CNTL2__LC_DONT_UPDATE_GEN_SUPPORT_MID_RECOVERY__SHIFT 0x19 |
|---|
| 79205 | #define BIFP1_0_PCIE_LC_SPEED_CNTL2__LC_ALLOW_SET_INITIATE_SPEED_CHANGE_IN_RECOVERY_LOCK__SHIFT 0x1a |
|---|
| 79206 | #define BIFP1_0_PCIE_LC_SPEED_CNTL2__LC_FORCE_EN_SW_SPEED_CHANGE_MASK 0x00000001L |
|---|
| 79207 | #define BIFP1_0_PCIE_LC_SPEED_CNTL2__LC_FORCE_DIS_SW_SPEED_CHANGE_MASK 0x00000002L |
|---|
| 79208 | #define BIFP1_0_PCIE_LC_SPEED_CNTL2__LC_FORCE_EN_HW_SPEED_CHANGE_MASK 0x00000004L |
|---|
| 79209 | #define BIFP1_0_PCIE_LC_SPEED_CNTL2__LC_FORCE_DIS_HW_SPEED_CHANGE_MASK 0x00000008L |
|---|
| 79210 | #define BIFP1_0_PCIE_LC_SPEED_CNTL2__LC_INIT_SPEED_NEG_IN_L0s_EN_MASK 0x00000010L |
|---|
| 79211 | #define BIFP1_0_PCIE_LC_SPEED_CNTL2__LC_INIT_SPEED_NEG_IN_L1_EN_MASK 0x00000020L |
|---|
| 79212 | #define BIFP1_0_PCIE_LC_SPEED_CNTL2__LC_INITIATE_LINK_SPEED_CHANGE_MASK 0x00000040L |
|---|
| 79213 | #define BIFP1_0_PCIE_LC_SPEED_CNTL2__LC_SPEED_CHANGE_STATUS_MASK 0x00000080L |
|---|
| 79214 | #define BIFP1_0_PCIE_LC_SPEED_CNTL2__LC_SPEED_CHANGE_ATTEMPTS_ALLOWED_MASK 0x00000300L |
|---|
| 79215 | #define BIFP1_0_PCIE_LC_SPEED_CNTL2__LC_SPEED_CHANGE_ATTEMPT_FAILED_MASK 0x00000400L |
|---|
| 79216 | #define BIFP1_0_PCIE_LC_SPEED_CNTL2__LC_CLR_FAILED_SPD_CHANGE_CNT_MASK 0x00000800L |
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| 79217 | #define BIFP1_0_PCIE_LC_SPEED_CNTL2__LC_MULT_UPSTREAM_AUTO_SPD_CHNG_EN_MASK 0x00001000L |
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| 79218 | #define BIFP1_0_PCIE_LC_SPEED_CNTL2__LC_DONT_CLR_TARGET_SPD_CHANGE_STATUS_MASK 0x00002000L |
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| 79219 | #define BIFP1_0_PCIE_LC_SPEED_CNTL2__LC_1_OR_MORE_TS2_SPEED_ARC_EN_MASK 0x00004000L |
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| 79254 | #define BIFP1_0_PCIE_LC_FORCE_EQ_REQ_COEFF3__LC_LF_OTHER_END_32GT_MASK 0x7E000000L |
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| 79274 | #define BIFP1_0_PCIE_TX_REPLAY__TX_REPLAY_ALL_MASK 0x00001000L |
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| 79275 | #define BIFP1_0_PCIE_TX_REPLAY__TX_REPLAY_FORCE_WRSCH_ACK_MASK 0x00002000L |
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| 79278 | #define BIFP1_0_PCIE_TX_REPLAY__TX_REPLAY_TIMER_MASK 0xFFFF0000L |
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|---|
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|---|
| 79295 | #define BIFP1_0_PCIE_TX_CREDITS_FCU_THRESHOLD__TX_FCU_THRESHOLD_NP_VC1__SHIFT 0x14 |
|---|
| 79296 | #define BIFP1_0_PCIE_TX_CREDITS_FCU_THRESHOLD__TX_FCU_THRESHOLD_CPL_VC1__SHIFT 0x18 |
|---|
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| 79298 | #define BIFP1_0_PCIE_TX_CREDITS_FCU_THRESHOLD__TX_FCU_THRESHOLD_NP_VC0_MASK 0x00000070L |
|---|
| 79299 | #define BIFP1_0_PCIE_TX_CREDITS_FCU_THRESHOLD__TX_FCU_THRESHOLD_CPL_VC0_MASK 0x00000700L |
|---|
| 79300 | #define BIFP1_0_PCIE_TX_CREDITS_FCU_THRESHOLD__TX_FCU_THRESHOLD_P_VC1_MASK 0x00070000L |
|---|
| 79301 | #define BIFP1_0_PCIE_TX_CREDITS_FCU_THRESHOLD__TX_FCU_THRESHOLD_NP_VC1_MASK 0x00700000L |
|---|
| 79302 | #define BIFP1_0_PCIE_TX_CREDITS_FCU_THRESHOLD__TX_FCU_THRESHOLD_CPL_VC1_MASK 0x07000000L |
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| 79303 | //BIFP1_0_PCIE_TX_VENDOR_SPECIFIC |
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| 79304 | #define BIFP1_0_PCIE_TX_VENDOR_SPECIFIC__TX_VENDOR_DATA__SHIFT 0x0 |
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|---|
| 79307 | #define BIFP1_0_PCIE_TX_VENDOR_SPECIFIC__TX_VENDOR_SEND_MASK 0x01000000L |
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| 79308 | //BIFP1_0_PCIE_TX_NOP_DLLP |
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| 79309 | #define BIFP1_0_PCIE_TX_NOP_DLLP__TX_NOP_DATA__SHIFT 0x0 |
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|---|
| 79311 | #define BIFP1_0_PCIE_TX_NOP_DLLP__TX_NOP_DATA_MASK 0x00FFFFFFL |
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| 79312 | #define BIFP1_0_PCIE_TX_NOP_DLLP__TX_NOP_SEND_MASK 0x01000000L |
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|---|
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|---|
| 79319 | #define BIFP1_0_PCIE_TX_REQUEST_NUM_CNTL__TX_NUM_OUTSTANDING_NP_EN_MASK 0x80000000L |
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| 79323 | #define BIFP1_0_PCIE_TX_CREDITS_ADVT_P__TX_CREDITS_ADVT_PD_MASK 0x00003FFFL |
|---|
| 79324 | #define BIFP1_0_PCIE_TX_CREDITS_ADVT_P__TX_CREDITS_ADVT_PH_MASK 0x03FF0000L |
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| 79328 | #define BIFP1_0_PCIE_TX_CREDITS_ADVT_NP__TX_CREDITS_ADVT_NPD_MASK 0x00003FFFL |
|---|
| 79329 | #define BIFP1_0_PCIE_TX_CREDITS_ADVT_NP__TX_CREDITS_ADVT_NPH_MASK 0x03FF0000L |
|---|
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|---|
| 79334 | #define BIFP1_0_PCIE_TX_CREDITS_ADVT_CPL__TX_CREDITS_ADVT_CPLH_MASK 0x03FF0000L |
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|---|
| 79344 | #define BIFP1_0_PCIE_TX_CREDITS_INIT_NP__TX_CREDITS_INIT_NPH_MASK 0x00FF0000L |
|---|
| 79345 | //BIFP1_0_PCIE_TX_CREDITS_INIT_CPL |
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| 79348 | #define BIFP1_0_PCIE_TX_CREDITS_INIT_CPL__TX_CREDITS_INIT_CPLD_MASK 0x00000FFFL |
|---|
| 79349 | #define BIFP1_0_PCIE_TX_CREDITS_INIT_CPL__TX_CREDITS_INIT_CPLH_MASK 0x00FF0000L |
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| 79350 | //BIFP1_0_PCIE_TX_CREDITS_STATUS |
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| 79353 | #define BIFP1_0_PCIE_TX_CREDITS_STATUS__TX_CREDITS_ERR_NPD__SHIFT 0x2 |
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| 79354 | #define BIFP1_0_PCIE_TX_CREDITS_STATUS__TX_CREDITS_ERR_NPH__SHIFT 0x3 |
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| 79355 | #define BIFP1_0_PCIE_TX_CREDITS_STATUS__TX_CREDITS_ERR_CPLD__SHIFT 0x4 |
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| 79358 | #define BIFP1_0_PCIE_TX_CREDITS_STATUS__TX_CREDITS_CUR_STATUS_PH__SHIFT 0x11 |
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| 79365 | #define BIFP1_0_PCIE_TX_CREDITS_STATUS__TX_CREDITS_ERR_NPD_MASK 0x00000004L |
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| 79366 | #define BIFP1_0_PCIE_TX_CREDITS_STATUS__TX_CREDITS_ERR_NPH_MASK 0x00000008L |
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| 79367 | #define BIFP1_0_PCIE_TX_CREDITS_STATUS__TX_CREDITS_ERR_CPLD_MASK 0x00000010L |
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| 79368 | #define BIFP1_0_PCIE_TX_CREDITS_STATUS__TX_CREDITS_ERR_CPLH_MASK 0x00000020L |
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| 79369 | #define BIFP1_0_PCIE_TX_CREDITS_STATUS__TX_CREDITS_CUR_STATUS_PD_MASK 0x00010000L |
|---|
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| 79457 | //BIFP2_0_PCIE_ERR_CNTL |
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|---|
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|---|
| 79469 | #define BIFP2_0_PCIE_ERR_CNTL__SEND_ERR_MSG_IMMEDIATELY__SHIFT 0x11 |
|---|
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|---|
| 79471 | #define BIFP2_0_PCIE_ERR_CNTL__AER_PRIV_MASK_BAD_DLLP__SHIFT 0x13 |
|---|
| 79472 | #define BIFP2_0_PCIE_ERR_CNTL__AER_PRIV_MASK_BAD_TLP__SHIFT 0x14 |
|---|
| 79473 | #define BIFP2_0_PCIE_ERR_CNTL__ERR_REPORTING_DIS_MASK 0x00000001L |
|---|
| 79474 | #define BIFP2_0_PCIE_ERR_CNTL__STRAP_FIRST_RCVD_ERR_LOG_MASK 0x00000002L |
|---|
| 79475 | #define BIFP2_0_PCIE_ERR_CNTL__RX_DROP_ECRC_FAILURES_MASK 0x00000004L |
|---|
| 79476 | #define BIFP2_0_PCIE_ERR_CNTL__RX_GENERATE_LCRC_ERR_MASK 0x00000020L |
|---|
| 79477 | #define BIFP2_0_PCIE_ERR_CNTL__RX_GENERATE_POIS_TLP_MASK 0x00000040L |
|---|
| 79478 | #define BIFP2_0_PCIE_ERR_CNTL__RX_GENERATE_ECRC_ERR_MASK 0x00000080L |
|---|
| 79479 | #define BIFP2_0_PCIE_ERR_CNTL__AER_HDR_LOG_TIMEOUT_MASK 0x00000700L |
|---|
| 79480 | #define BIFP2_0_PCIE_ERR_CNTL__AER_HDR_LOG_F0_TIMER_EXPIRED_MASK 0x00000800L |
|---|
| 79481 | #define BIFP2_0_PCIE_ERR_CNTL__CI_P_SLV_BUF_RD_HALT_STATUS_MASK 0x00004000L |
|---|
| 79482 | #define BIFP2_0_PCIE_ERR_CNTL__CI_NP_SLV_BUF_RD_HALT_STATUS_MASK 0x00008000L |
|---|
| 79483 | #define BIFP2_0_PCIE_ERR_CNTL__CI_SLV_BUF_HALT_RESET_MASK 0x00010000L |
|---|
| 79484 | #define BIFP2_0_PCIE_ERR_CNTL__SEND_ERR_MSG_IMMEDIATELY_MASK 0x00020000L |
|---|
| 79485 | #define BIFP2_0_PCIE_ERR_CNTL__STRAP_POISONED_ADVISORY_NONFATAL_MASK 0x00040000L |
|---|
| 79486 | #define BIFP2_0_PCIE_ERR_CNTL__AER_PRIV_MASK_BAD_DLLP_MASK 0x00080000L |
|---|
| 79487 | #define BIFP2_0_PCIE_ERR_CNTL__AER_PRIV_MASK_BAD_TLP_MASK 0x00100000L |
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| 79488 | //BIFP2_0_PCIE_RX_CNTL |
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|---|
| 79491 | #define BIFP2_0_PCIE_RX_CNTL__RX_IGNORE_MSG_ERR__SHIFT 0x2 |
|---|
| 79492 | #define BIFP2_0_PCIE_RX_CNTL__RX_IGNORE_CRC_ERR__SHIFT 0x3 |
|---|
| 79493 | #define BIFP2_0_PCIE_RX_CNTL__RX_IGNORE_CFG_ERR__SHIFT 0x4 |
|---|
| 79494 | #define BIFP2_0_PCIE_RX_CNTL__RX_IGNORE_CPL_ERR__SHIFT 0x5 |
|---|
| 79495 | #define BIFP2_0_PCIE_RX_CNTL__RX_IGNORE_EP_ERR__SHIFT 0x6 |
|---|
| 79496 | #define BIFP2_0_PCIE_RX_CNTL__RX_IGNORE_LEN_MISMATCH_ERR__SHIFT 0x7 |
|---|
| 79497 | #define BIFP2_0_PCIE_RX_CNTL__RX_IGNORE_MAX_PAYLOAD_ERR__SHIFT 0x8 |
|---|
| 79498 | #define BIFP2_0_PCIE_RX_CNTL__RX_IGNORE_TC_ERR__SHIFT 0x9 |
|---|
| 79499 | #define BIFP2_0_PCIE_RX_CNTL__RX_IGNORE_CFG_UR__SHIFT 0xa |
|---|
| 79500 | #define BIFP2_0_PCIE_RX_CNTL__RX_IGNORE_IO_UR__SHIFT 0xb |
|---|
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|---|
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|---|
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| 79505 | #define BIFP2_0_PCIE_RX_CNTL__RX_RCB_CPL_TIMEOUT__SHIFT 0x10 |
|---|
| 79506 | #define BIFP2_0_PCIE_RX_CNTL__RX_RCB_CPL_TIMEOUT_MODE__SHIFT 0x13 |
|---|
| 79507 | #define BIFP2_0_PCIE_RX_CNTL__RX_PCIE_CPL_TIMEOUT_DIS__SHIFT 0x14 |
|---|
| 79508 | #define BIFP2_0_PCIE_RX_CNTL__RX_IGNORE_SHORTPREFIX_ERR__SHIFT 0x15 |
|---|
| 79509 | #define BIFP2_0_PCIE_RX_CNTL__RX_IGNORE_MAXPREFIX_ERR__SHIFT 0x16 |
|---|
| 79510 | #define BIFP2_0_PCIE_RX_CNTL__RX_IGNORE_CPLPREFIX_ERR__SHIFT 0x17 |
|---|
| 79511 | #define BIFP2_0_PCIE_RX_CNTL__RX_IGNORE_INVALIDPASID_ERR__SHIFT 0x18 |
|---|
| 79512 | #define BIFP2_0_PCIE_RX_CNTL__RX_IGNORE_NOT_PASID_UR__SHIFT 0x19 |
|---|
| 79513 | #define BIFP2_0_PCIE_RX_CNTL__RX_TPH_DIS__SHIFT 0x1a |
|---|
| 79514 | #define BIFP2_0_PCIE_RX_CNTL__RX_RCB_FLR_TIMEOUT_DIS__SHIFT 0x1b |
|---|
| 79515 | #define BIFP2_0_PCIE_RX_CNTL__CTO_MASK_PRIV__SHIFT 0x1c |
|---|
| 79516 | #define BIFP2_0_PCIE_RX_CNTL__RX_SWAP_RTRC_TO_BFRC_ENABLE__SHIFT 0x1d |
|---|
| 79517 | #define BIFP2_0_PCIE_RX_CNTL__DPC_PRIV_TRIGGER_ON_SURPDN_EN__SHIFT 0x1e |
|---|
| 79518 | #define BIFP2_0_PCIE_RX_CNTL__DPC_PRIV_TRIGGER_3_EN__SHIFT 0x1f |
|---|
| 79519 | #define BIFP2_0_PCIE_RX_CNTL__RX_IGNORE_IO_ERR_MASK 0x00000001L |
|---|
| 79520 | #define BIFP2_0_PCIE_RX_CNTL__RX_IGNORE_BE_ERR_MASK 0x00000002L |
|---|
| 79521 | #define BIFP2_0_PCIE_RX_CNTL__RX_IGNORE_MSG_ERR_MASK 0x00000004L |
|---|
| 79522 | #define BIFP2_0_PCIE_RX_CNTL__RX_IGNORE_CRC_ERR_MASK 0x00000008L |
|---|
| 79523 | #define BIFP2_0_PCIE_RX_CNTL__RX_IGNORE_CFG_ERR_MASK 0x00000010L |
|---|
| 79524 | #define BIFP2_0_PCIE_RX_CNTL__RX_IGNORE_CPL_ERR_MASK 0x00000020L |
|---|
| 79525 | #define BIFP2_0_PCIE_RX_CNTL__RX_IGNORE_EP_ERR_MASK 0x00000040L |
|---|
| 79526 | #define BIFP2_0_PCIE_RX_CNTL__RX_IGNORE_LEN_MISMATCH_ERR_MASK 0x00000080L |
|---|
| 79527 | #define BIFP2_0_PCIE_RX_CNTL__RX_IGNORE_MAX_PAYLOAD_ERR_MASK 0x00000100L |
|---|
| 79528 | #define BIFP2_0_PCIE_RX_CNTL__RX_IGNORE_TC_ERR_MASK 0x00000200L |
|---|
| 79529 | #define BIFP2_0_PCIE_RX_CNTL__RX_IGNORE_CFG_UR_MASK 0x00000400L |
|---|
| 79530 | #define BIFP2_0_PCIE_RX_CNTL__RX_IGNORE_IO_UR_MASK 0x00000800L |
|---|
| 79531 | #define BIFP2_0_PCIE_RX_CNTL__RX_IGNORE_AT_ERR_MASK 0x00001000L |
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| 79532 | #define BIFP2_0_PCIE_RX_CNTL__RX_NAK_IF_FIFO_FULL_MASK 0x00002000L |
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| 79533 | #define BIFP2_0_PCIE_RX_CNTL__RX_GEN_ONE_NAK_MASK 0x00004000L |
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| 79534 | #define BIFP2_0_PCIE_RX_CNTL__RX_RCB_CPL_TIMEOUT_L23_MODE_MASK 0x00008000L |
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| 79536 | #define BIFP2_0_PCIE_RX_CNTL__RX_RCB_CPL_TIMEOUT_MODE_MASK 0x00080000L |
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| 79537 | #define BIFP2_0_PCIE_RX_CNTL__RX_PCIE_CPL_TIMEOUT_DIS_MASK 0x00100000L |
|---|
| 79538 | #define BIFP2_0_PCIE_RX_CNTL__RX_IGNORE_SHORTPREFIX_ERR_MASK 0x00200000L |
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|---|
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| 79584 | #define BIFP2_0_PCIE_RX_CREDITS_ALLOCATED_NP__RX_CREDITS_ALLOCATED_NPD_MASK 0x00000FFFL |
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| 79587 | #define BIFP2_0_PCIE_RX_CREDITS_ALLOCATED_CPL__RX_CREDITS_ALLOCATED_CPLD__SHIFT 0x0 |
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| 79594 | #define BIFP2_0_PCIEP_ERROR_INJECT_PHYSICAL__ERROR_INJECT_PL_BAD_PARITY_IN_SKP__SHIFT 0x4 |
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| 79599 | #define BIFP2_0_PCIEP_ERROR_INJECT_PHYSICAL__ERROR_INJECT_PL_8B10B_DISPARITY_ERR__SHIFT 0xe |
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|---|
| 79601 | #define BIFP2_0_PCIEP_ERROR_INJECT_PHYSICAL__ERROR_INJECT_PL_SKP_OS_ERROR__SHIFT 0x12 |
|---|
| 79602 | #define BIFP2_0_PCIEP_ERROR_INJECT_PHYSICAL__ERROR_INJECT_PL_INV_OS_IDENTIFIER__SHIFT 0x14 |
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| 79604 | #define BIFP2_0_PCIEP_ERROR_INJECT_PHYSICAL__ERROR_INJECT_PL_LANE_ERR_MASK 0x00000003L |
|---|
| 79605 | #define BIFP2_0_PCIEP_ERROR_INJECT_PHYSICAL__ERROR_INJECT_PL_FRAMING_ERR_MASK 0x0000000CL |
|---|
| 79606 | #define BIFP2_0_PCIEP_ERROR_INJECT_PHYSICAL__ERROR_INJECT_PL_BAD_PARITY_IN_SKP_MASK 0x00000030L |
|---|
| 79607 | #define BIFP2_0_PCIEP_ERROR_INJECT_PHYSICAL__ERROR_INJECT_PL_BAD_LFSR_IN_SKP_MASK 0x000000C0L |
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| 79608 | #define BIFP2_0_PCIEP_ERROR_INJECT_PHYSICAL__ERROR_INJECT_PL_LOOPBACK_UFLOW_MASK 0x00000300L |
|---|
| 79609 | #define BIFP2_0_PCIEP_ERROR_INJECT_PHYSICAL__ERROR_INJECT_PL_LOOPBACK_OFLOW_MASK 0x00000C00L |
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| 79610 | #define BIFP2_0_PCIEP_ERROR_INJECT_PHYSICAL__ERROR_INJECT_PL_DESKEW_ERR_MASK 0x00003000L |
|---|
| 79611 | #define BIFP2_0_PCIEP_ERROR_INJECT_PHYSICAL__ERROR_INJECT_PL_8B10B_DISPARITY_ERR_MASK 0x0000C000L |
|---|
| 79612 | #define BIFP2_0_PCIEP_ERROR_INJECT_PHYSICAL__ERROR_INJECT_PL_8B10B_DECODE_ERR_MASK 0x00030000L |
|---|
| 79613 | #define BIFP2_0_PCIEP_ERROR_INJECT_PHYSICAL__ERROR_INJECT_PL_SKP_OS_ERROR_MASK 0x000C0000L |
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| 79614 | #define BIFP2_0_PCIEP_ERROR_INJECT_PHYSICAL__ERROR_INJECT_PL_INV_OS_IDENTIFIER_MASK 0x00300000L |
|---|
| 79615 | #define 0x00C00000L |
|---|
| 79616 | //BIFP2_0_PCIEP_ERROR_INJECT_TRANSACTION |
|---|
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|---|
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|---|
| 79620 | #define BIFP2_0_PCIEP_ERROR_INJECT_TRANSACTION__ERROR_INJECT_TL_BAD_TLP__SHIFT 0x6 |
|---|
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|---|
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|---|
| 79623 | #define BIFP2_0_PCIEP_ERROR_INJECT_TRANSACTION__ERROR_INJECT_TL_MALFORMED_TLP__SHIFT 0xc |
|---|
| 79624 | #define BIFP2_0_PCIEP_ERROR_INJECT_TRANSACTION__ERROR_INJECT_TL_UNEXPECTED_CMPLT__SHIFT 0xe |
|---|
| 79625 | #define BIFP2_0_PCIEP_ERROR_INJECT_TRANSACTION__ERROR_INJECT_TL_COMPLETER_ABORT__SHIFT 0x10 |
|---|
| 79626 | #define BIFP2_0_PCIEP_ERROR_INJECT_TRANSACTION__ERROR_INJECT_TL_COMPLETION_TIMEOUT__SHIFT 0x12 |
|---|
| 79627 | #define BIFP2_0_PCIEP_ERROR_INJECT_TRANSACTION__ERROR_INJECT_TL_FLOW_CTL_ERR_MASK 0x00000003L |
|---|
| 79628 | #define BIFP2_0_PCIEP_ERROR_INJECT_TRANSACTION__ERROR_INJECT_TL_REPLAY_NUM_ROLLOVER_MASK 0x0000000CL |
|---|
| 79629 | #define BIFP2_0_PCIEP_ERROR_INJECT_TRANSACTION__ERROR_INJECT_TL_BAD_DLLP_MASK 0x00000030L |
|---|
| 79630 | #define BIFP2_0_PCIEP_ERROR_INJECT_TRANSACTION__ERROR_INJECT_TL_BAD_TLP_MASK 0x000000C0L |
|---|
| 79631 | #define BIFP2_0_PCIEP_ERROR_INJECT_TRANSACTION__ERROR_INJECT_TL_UNSUPPORTED_REQ_MASK 0x00000300L |
|---|
| 79632 | #define BIFP2_0_PCIEP_ERROR_INJECT_TRANSACTION__ERROR_INJECT_TL_ECRC_ERROR_MASK 0x00000C00L |
|---|
| 79633 | #define BIFP2_0_PCIEP_ERROR_INJECT_TRANSACTION__ERROR_INJECT_TL_MALFORMED_TLP_MASK 0x00003000L |
|---|
| 79634 | #define BIFP2_0_PCIEP_ERROR_INJECT_TRANSACTION__ERROR_INJECT_TL_UNEXPECTED_CMPLT_MASK 0x0000C000L |
|---|
| 79635 | #define BIFP2_0_PCIEP_ERROR_INJECT_TRANSACTION__ERROR_INJECT_TL_COMPLETER_ABORT_MASK 0x00030000L |
|---|
| 79636 | #define BIFP2_0_PCIEP_ERROR_INJECT_TRANSACTION__ERROR_INJECT_TL_COMPLETION_TIMEOUT_MASK 0x000C0000L |
|---|
| 79637 | //BIFP2_0_PCIEP_NAK_COUNTER |
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| 79638 | #define BIFP2_0_PCIEP_NAK_COUNTER__RX_NUM_NAK_RECEIVED_PORT__SHIFT 0x0 |
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|---|
| 79640 | #define BIFP2_0_PCIEP_NAK_COUNTER__RX_NUM_NAK_RECEIVED_PORT_MASK 0x0000FFFFL |
|---|
| 79641 | #define BIFP2_0_PCIEP_NAK_COUNTER__RX_NUM_NAK_GENERATED_PORT_MASK 0xFFFF0000L |
|---|
| 79642 | //BIFP2_0_PCIE_LC_CNTL |
|---|
| 79643 | #define BIFP2_0_PCIE_LC_CNTL__LC_ADVANCE_SPEED_COMPL_ON_EVERY_COMPL_ENTRY__SHIFT 0x0 |
|---|
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| 79645 | #define BIFP2_0_PCIE_LC_CNTL__LC_RESET_L_IDLE_COUNT_EN__SHIFT 0x2 |
|---|
| 79646 | #define BIFP2_0_PCIE_LC_CNTL__LC_RESET_LINK__SHIFT 0x3 |
|---|
| 79647 | #define BIFP2_0_PCIE_LC_CNTL__LC_16X_CLEAR_TX_PIPE__SHIFT 0x4 |
|---|
| 79648 | #define BIFP2_0_PCIE_LC_CNTL__LC_L0S_INACTIVITY__SHIFT 0x8 |
|---|
| 79649 | #define BIFP2_0_PCIE_LC_CNTL__LC_L1_INACTIVITY__SHIFT 0xc |
|---|
| 79650 | #define BIFP2_0_PCIE_LC_CNTL__LC_PMI_TO_L1_DIS__SHIFT 0x10 |
|---|
| 79651 | #define BIFP2_0_PCIE_LC_CNTL__LC_INC_N_FTS_EN__SHIFT 0x11 |
|---|
| 79652 | #define BIFP2_0_PCIE_LC_CNTL__LC_LOOK_FOR_IDLE_IN_L1L23__SHIFT 0x12 |
|---|
| 79653 | #define BIFP2_0_PCIE_LC_CNTL__LC_FACTOR_IN_EXT_SYNC__SHIFT 0x14 |
|---|
| 79654 | #define BIFP2_0_PCIE_LC_CNTL__LC_WAIT_FOR_PM_ACK_DIS__SHIFT 0x15 |
|---|
| 79655 | #define BIFP2_0_PCIE_LC_CNTL__LC_WAKE_FROM_L23__SHIFT 0x16 |
|---|
| 79656 | #define BIFP2_0_PCIE_LC_CNTL__LC_L1_IMMEDIATE_ACK__SHIFT 0x17 |
|---|
| 79657 | #define BIFP2_0_PCIE_LC_CNTL__LC_ASPM_TO_L1_DIS__SHIFT 0x18 |
|---|
| 79658 | #define BIFP2_0_PCIE_LC_CNTL__LC_DELAY_COUNT__SHIFT 0x19 |
|---|
| 79659 | #define BIFP2_0_PCIE_LC_CNTL__LC_DELAY_L0S_EXIT__SHIFT 0x1b |
|---|
| 79660 | #define BIFP2_0_PCIE_LC_CNTL__LC_DELAY_L1_EXIT__SHIFT 0x1c |
|---|
| 79661 | #define BIFP2_0_PCIE_LC_CNTL__LC_EXTEND_WAIT_FOR_EL_IDLE__SHIFT 0x1d |
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| 79662 | #define BIFP2_0_PCIE_LC_CNTL__LC_ESCAPE_L1L23_EN__SHIFT 0x1e |
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| 79663 | #define BIFP2_0_PCIE_LC_CNTL__LC_GATE_RCVR_IDLE__SHIFT 0x1f |
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| 79664 | #define BIFP2_0_PCIE_LC_CNTL__LC_ADVANCE_SPEED_COMPL_ON_EVERY_COMPL_ENTRY_MASK 0x00000001L |
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| 79665 | #define BIFP2_0_PCIE_LC_CNTL__LC_DONT_ENTER_L23_IN_D0_MASK 0x00000002L |
|---|
| 79666 | #define BIFP2_0_PCIE_LC_CNTL__LC_RESET_L_IDLE_COUNT_EN_MASK 0x00000004L |
|---|
| 79667 | #define BIFP2_0_PCIE_LC_CNTL__LC_RESET_LINK_MASK 0x00000008L |
|---|
| 79668 | #define BIFP2_0_PCIE_LC_CNTL__LC_16X_CLEAR_TX_PIPE_MASK 0x000000F0L |
|---|
| 79669 | #define BIFP2_0_PCIE_LC_CNTL__LC_L0S_INACTIVITY_MASK 0x00000F00L |
|---|
| 79670 | #define BIFP2_0_PCIE_LC_CNTL__LC_L1_INACTIVITY_MASK 0x0000F000L |
|---|
| 79671 | #define BIFP2_0_PCIE_LC_CNTL__LC_PMI_TO_L1_DIS_MASK 0x00010000L |
|---|
| 79672 | #define BIFP2_0_PCIE_LC_CNTL__LC_INC_N_FTS_EN_MASK 0x00020000L |
|---|
| 79673 | #define BIFP2_0_PCIE_LC_CNTL__LC_LOOK_FOR_IDLE_IN_L1L23_MASK 0x000C0000L |
|---|
| 79674 | #define BIFP2_0_PCIE_LC_CNTL__LC_FACTOR_IN_EXT_SYNC_MASK 0x00100000L |
|---|
| 79675 | #define BIFP2_0_PCIE_LC_CNTL__LC_WAIT_FOR_PM_ACK_DIS_MASK 0x00200000L |
|---|
| 79676 | #define BIFP2_0_PCIE_LC_CNTL__LC_WAKE_FROM_L23_MASK 0x00400000L |
|---|
| 79677 | #define BIFP2_0_PCIE_LC_CNTL__LC_L1_IMMEDIATE_ACK_MASK 0x00800000L |
|---|
| 79678 | #define BIFP2_0_PCIE_LC_CNTL__LC_ASPM_TO_L1_DIS_MASK 0x01000000L |
|---|
| 79679 | #define BIFP2_0_PCIE_LC_CNTL__LC_DELAY_COUNT_MASK 0x06000000L |
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| 79680 | #define BIFP2_0_PCIE_LC_CNTL__LC_DELAY_L0S_EXIT_MASK 0x08000000L |
|---|
| 79681 | #define BIFP2_0_PCIE_LC_CNTL__LC_DELAY_L1_EXIT_MASK 0x10000000L |
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| 79682 | #define BIFP2_0_PCIE_LC_CNTL__LC_EXTEND_WAIT_FOR_EL_IDLE_MASK 0x20000000L |
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| 79683 | #define BIFP2_0_PCIE_LC_CNTL__LC_ESCAPE_L1L23_EN_MASK 0x40000000L |
|---|
| 79684 | #define BIFP2_0_PCIE_LC_CNTL__LC_GATE_RCVR_IDLE_MASK 0x80000000L |
|---|
| 79685 | //BIFP2_0_PCIE_LC_TRAINING_CNTL |
|---|
| 79686 | #define BIFP2_0_PCIE_LC_TRAINING_CNTL__LC_TRAINING_CNTL__SHIFT 0x0 |
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| 79687 | #define BIFP2_0_PCIE_LC_TRAINING_CNTL__LC_COMPLIANCE_RECEIVE__SHIFT 0x4 |
|---|
| 79688 | #define BIFP2_0_PCIE_LC_TRAINING_CNTL__LC_LOOK_FOR_MORE_NON_MATCHING_TS1__SHIFT 0x5 |
|---|
| 79689 | #define BIFP2_0_PCIE_LC_TRAINING_CNTL__LC_L0S_L1_TRAINING_CNTL_EN__SHIFT 0x6 |
|---|
| 79690 | #define BIFP2_0_PCIE_LC_TRAINING_CNTL__LC_L1_LONG_WAKE_FIX_EN__SHIFT 0x7 |
|---|
| 79691 | #define BIFP2_0_PCIE_LC_TRAINING_CNTL__LC_POWER_STATE__SHIFT 0x8 |
|---|
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| 79821 | #define BIFP2_0_PCIE_LC_SPEED_CNTL__LC_OTHER_SIDE_SUPPORTS_GEN5__SHIFT 0x1d |
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| 79822 | #define BIFP2_0_PCIE_LC_SPEED_CNTL__LC_GEN2_EN_STRAP_MASK 0x00000001L |
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| 79823 | #define BIFP2_0_PCIE_LC_SPEED_CNTL__LC_GEN3_EN_STRAP_MASK 0x00000002L |
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| 79830 | #define BIFP2_0_PCIE_LC_SPEED_CNTL__LC_CHECK_DATA_RATE_MASK 0x00200000L |
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|---|
| 79959 | #define BIFP2_0_PCIE_LC_BW_CHANGE_CNTL__LC_RELIABILITY_SPEED_CHANGE_MASK 0x00000010L |
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| 79960 | #define BIFP2_0_PCIE_LC_BW_CHANGE_CNTL__LC_FAILED_SPEED_NEG_MASK 0x00000020L |
|---|
| 79961 | #define BIFP2_0_PCIE_LC_BW_CHANGE_CNTL__LC_LONG_LW_CHANGE_MASK 0x00000040L |
|---|
| 79962 | #define BIFP2_0_PCIE_LC_BW_CHANGE_CNTL__LC_SHORT_LW_CHANGE_MASK 0x00000080L |
|---|
| 79963 | #define BIFP2_0_PCIE_LC_BW_CHANGE_CNTL__LC_LW_CHANGE_OTHER_MASK 0x00000100L |
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| 79964 | #define BIFP2_0_PCIE_LC_BW_CHANGE_CNTL__LC_LW_CHANGE_FAILED_MASK 0x00000200L |
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| 79965 | #define BIFP2_0_PCIE_LC_BW_CHANGE_CNTL__LC_LINK_BW_NOTIFICATION_DETECT_MODE_MASK 0x00000400L |
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| 79966 | #define BIFP2_0_PCIE_LC_BW_CHANGE_CNTL__LC_SPEED_NEG_UNSUCCESSFUL_MASK 0x00000800L |
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| 79968 | #define BIFP2_0_PCIE_LC_CDR_CNTL__LC_CDR_TEST_OFF__SHIFT 0x0 |
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| 79969 | #define BIFP2_0_PCIE_LC_CDR_CNTL__LC_CDR_TEST_SETS__SHIFT 0xc |
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| 79970 | #define BIFP2_0_PCIE_LC_CDR_CNTL__LC_CDR_SET_TYPE__SHIFT 0x18 |
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| 79971 | #define BIFP2_0_PCIE_LC_CDR_CNTL__LC_CDR_TEST_OFF_MASK 0x00000FFFL |
|---|
| 79972 | #define BIFP2_0_PCIE_LC_CDR_CNTL__LC_CDR_TEST_SETS_MASK 0x00FFF000L |
|---|
| 79973 | #define BIFP2_0_PCIE_LC_CDR_CNTL__LC_CDR_SET_TYPE_MASK 0x03000000L |
|---|
| 79974 | //BIFP2_0_PCIE_LC_LANE_CNTL |
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| 79975 | #define BIFP2_0_PCIE_LC_LANE_CNTL__LC_CORRUPTED_LANES__SHIFT 0x0 |
|---|
| 79976 | #define BIFP2_0_PCIE_LC_LANE_CNTL__LC_CORRUPTED_LANES_MASK 0x0000FFFFL |
|---|
| 79977 | //BIFP2_0_PCIE_LC_CNTL3 |
|---|
| 79978 | #define BIFP2_0_PCIE_LC_CNTL3__LC_SELECT_DEEMPHASIS__SHIFT 0x0 |
|---|
| 79979 | #define BIFP2_0_PCIE_LC_CNTL3__LC_SELECT_DEEMPHASIS_CNTL__SHIFT 0x1 |
|---|
| 79980 | #define BIFP2_0_PCIE_LC_CNTL3__LC_RCVD_DEEMPHASIS__SHIFT 0x3 |
|---|
| 79981 | #define BIFP2_0_PCIE_LC_CNTL3__LC_COMP_TO_DETECT__SHIFT 0x4 |
|---|
| 79982 | #define BIFP2_0_PCIE_LC_CNTL3__LC_RESET_TSX_CNT_IN_RLOCK_EN__SHIFT 0x5 |
|---|
| 79983 | #define BIFP2_0_PCIE_LC_CNTL3__LC_AUTO_SPEED_CHANGE_ATTEMPTS_ALLOWED__SHIFT 0x6 |
|---|
| 79984 | #define BIFP2_0_PCIE_LC_CNTL3__LC_AUTO_SPEED_CHANGE_ATTEMPT_FAILED__SHIFT 0x8 |
|---|
| 79985 | #define BIFP2_0_PCIE_LC_CNTL3__LC_CLR_FAILED_AUTO_SPD_CHANGE_CNT__SHIFT 0x9 |
|---|
| 79986 | #define BIFP2_0_PCIE_LC_CNTL3__LC_ENHANCED_HOT_PLUG_EN__SHIFT 0xa |
|---|
| 79987 | #define BIFP2_0_PCIE_LC_CNTL3__LC_RCVR_DET_EN_OVERRIDE__SHIFT 0xb |
|---|
| 79988 | #define BIFP2_0_PCIE_LC_CNTL3__LC_LINK_DOWN_SPD_CHG_EN__SHIFT 0xc |
|---|
| 79989 | #define BIFP2_0_PCIE_LC_CNTL3__LC_CLR_DELAY_DLLP_WHEN_NO_AUTO_EQ__SHIFT 0xd |
|---|
| 79990 | #define BIFP2_0_PCIE_LC_CNTL3__LC_MULT_AUTO_SPD_CHG_ON_LAST_RATE__SHIFT 0xe |
|---|
| 79991 | #define BIFP2_0_PCIE_LC_CNTL3__LC_RST_FAILING_SPD_CHANGE_CNT_ON_SUCCESS_EN__SHIFT 0xf |
|---|
| 79992 | #define BIFP2_0_PCIE_LC_CNTL3__LC_L1_BLOCK_RECONFIG_EN__SHIFT 0x11 |
|---|
| 79993 | #define BIFP2_0_PCIE_LC_CNTL3__LC_AUTO_DISABLE_SPEED_SUPPORT_EN__SHIFT 0x12 |
|---|
| 79994 | #define BIFP2_0_PCIE_LC_CNTL3__LC_AUTO_DISABLE_SPEED_SUPPORT_MAX_FAIL_SEL__SHIFT 0x13 |
|---|
| 79995 | #define BIFP2_0_PCIE_LC_CNTL3__LC_FAST_L1_ENTRY_EXIT_EN__SHIFT 0x15 |
|---|
| 79996 | #define BIFP2_0_PCIE_LC_CNTL3__LC_POWERDOWN_P0_WAIT_FOR_REFCLKACK_ON_L1_EXIT__SHIFT 0x16 |
|---|
| 79997 | #define BIFP2_0_PCIE_LC_CNTL3__LC_DSC_DONT_ENTER_L23_AFTER_PME_ACK__SHIFT 0x17 |
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| 79998 | #define BIFP2_0_PCIE_LC_CNTL3__LC_HW_VOLTAGE_IF_CONTROL__SHIFT 0x18 |
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| 79999 | #define BIFP2_0_PCIE_LC_CNTL3__LC_VOLTAGE_TIMER_SEL__SHIFT 0x1a |
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| 80000 | #define BIFP2_0_PCIE_LC_CNTL3__LC_GO_TO_RECOVERY__SHIFT 0x1e |
|---|
| 80001 | #define BIFP2_0_PCIE_LC_CNTL3__LC_AUTO_RECOVERY_DIS__SHIFT 0x1f |
|---|
| 80002 | #define BIFP2_0_PCIE_LC_CNTL3__LC_SELECT_DEEMPHASIS_MASK 0x00000001L |
|---|
| 80003 | #define BIFP2_0_PCIE_LC_CNTL3__LC_SELECT_DEEMPHASIS_CNTL_MASK 0x00000006L |
|---|
| 80004 | #define BIFP2_0_PCIE_LC_CNTL3__LC_RCVD_DEEMPHASIS_MASK 0x00000008L |
|---|
| 80005 | #define BIFP2_0_PCIE_LC_CNTL3__LC_COMP_TO_DETECT_MASK 0x00000010L |
|---|
| 80006 | #define BIFP2_0_PCIE_LC_CNTL3__LC_RESET_TSX_CNT_IN_RLOCK_EN_MASK 0x00000020L |
|---|
| 80007 | #define BIFP2_0_PCIE_LC_CNTL3__LC_AUTO_SPEED_CHANGE_ATTEMPTS_ALLOWED_MASK 0x000000C0L |
|---|
| 80008 | #define BIFP2_0_PCIE_LC_CNTL3__LC_AUTO_SPEED_CHANGE_ATTEMPT_FAILED_MASK 0x00000100L |
|---|
| 80009 | #define BIFP2_0_PCIE_LC_CNTL3__LC_CLR_FAILED_AUTO_SPD_CHANGE_CNT_MASK 0x00000200L |
|---|
| 80010 | #define BIFP2_0_PCIE_LC_CNTL3__LC_ENHANCED_HOT_PLUG_EN_MASK 0x00000400L |
|---|
| 80011 | #define BIFP2_0_PCIE_LC_CNTL3__LC_RCVR_DET_EN_OVERRIDE_MASK 0x00000800L |
|---|
| 80012 | #define BIFP2_0_PCIE_LC_CNTL3__LC_LINK_DOWN_SPD_CHG_EN_MASK 0x00001000L |
|---|
| 80013 | #define BIFP2_0_PCIE_LC_CNTL3__LC_CLR_DELAY_DLLP_WHEN_NO_AUTO_EQ_MASK 0x00002000L |
|---|
| 80014 | #define BIFP2_0_PCIE_LC_CNTL3__LC_MULT_AUTO_SPD_CHG_ON_LAST_RATE_MASK 0x00004000L |
|---|
| 80015 | #define BIFP2_0_PCIE_LC_CNTL3__LC_RST_FAILING_SPD_CHANGE_CNT_ON_SUCCESS_EN_MASK 0x00008000L |
|---|
| 80016 | #define BIFP2_0_PCIE_LC_CNTL3__LC_L1_BLOCK_RECONFIG_EN_MASK 0x00020000L |
|---|
| 80017 | #define BIFP2_0_PCIE_LC_CNTL3__LC_AUTO_DISABLE_SPEED_SUPPORT_EN_MASK 0x00040000L |
|---|
| 80018 | #define BIFP2_0_PCIE_LC_CNTL3__LC_AUTO_DISABLE_SPEED_SUPPORT_MAX_FAIL_SEL_MASK 0x00180000L |
|---|
| 80019 | #define BIFP2_0_PCIE_LC_CNTL3__LC_FAST_L1_ENTRY_EXIT_EN_MASK 0x00200000L |
|---|
| 80020 | #define BIFP2_0_PCIE_LC_CNTL3__LC_POWERDOWN_P0_WAIT_FOR_REFCLKACK_ON_L1_EXIT_MASK 0x00400000L |
|---|
| 80021 | #define BIFP2_0_PCIE_LC_CNTL3__LC_DSC_DONT_ENTER_L23_AFTER_PME_ACK_MASK 0x00800000L |
|---|
| 80022 | #define BIFP2_0_PCIE_LC_CNTL3__LC_HW_VOLTAGE_IF_CONTROL_MASK 0x03000000L |
|---|
| 80023 | #define BIFP2_0_PCIE_LC_CNTL3__LC_VOLTAGE_TIMER_SEL_MASK 0x3C000000L |
|---|
| 80024 | #define BIFP2_0_PCIE_LC_CNTL3__LC_GO_TO_RECOVERY_MASK 0x40000000L |
|---|
| 80025 | #define BIFP2_0_PCIE_LC_CNTL3__LC_AUTO_RECOVERY_DIS_MASK 0x80000000L |
|---|
| 80026 | //BIFP2_0_PCIE_LC_CNTL4 |
|---|
| 80027 | #define BIFP2_0_PCIE_LC_CNTL4__LC_TX_ENABLE_BEHAVIOUR__SHIFT 0x0 |
|---|
| 80028 | #define BIFP2_0_PCIE_LC_CNTL4__LC_DIS_CONTIG_END_SET_CHECK__SHIFT 0x2 |
|---|
| 80029 | #define BIFP2_0_PCIE_LC_CNTL4__LC_DIS_ASPM_L1_IN_SPEED_CHANGE__SHIFT 0x3 |
|---|
| 80030 | #define BIFP2_0_PCIE_LC_CNTL4__LC_L1_POWERDOWN__SHIFT 0x4 |
|---|
| 80031 | #define BIFP2_0_PCIE_LC_CNTL4__LC_P2_ENTRY__SHIFT 0x5 |
|---|
| 80032 | #define BIFP2_0_PCIE_LC_CNTL4__LC_EXTEND_EIEOS__SHIFT 0x6 |
|---|
| 80033 | #define BIFP2_0_PCIE_LC_CNTL4__LC_EXTEND_EIEOS_MODE__SHIFT 0x7 |
|---|
| 80034 | #define BIFP2_0_PCIE_LC_CNTL4__LC_IGNORE_PARITY__SHIFT 0x8 |
|---|
| 80035 | #define BIFP2_0_PCIE_LC_CNTL4__LC_WAIT_FOR_COEFF_IN_RLOCK_EN__SHIFT 0x9 |
|---|
| 80036 | #define BIFP2_0_PCIE_LC_CNTL4__LC_DSC_CHECK_COEFFS_IN_RLOCK__SHIFT 0xa |
|---|
| 80037 | #define BIFP2_0_PCIE_LC_CNTL4__LC_DEFER_SKIP_FOR_EIEOS_EN__SHIFT 0xb |
|---|
| 80038 | #define BIFP2_0_PCIE_LC_CNTL4__LC_SEND_EIEOS_IN_RCFG__SHIFT 0xc |
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| 80039 | #define BIFP2_0_PCIE_LC_CNTL4__LC_SET_QUIESCE__SHIFT 0xd |
|---|
| 80040 | #define BIFP2_0_PCIE_LC_CNTL4__LC_QUIESCE_RCVD__SHIFT 0xe |
|---|
| 80041 | #define BIFP2_0_PCIE_LC_CNTL4__LC_WAIT_FOR_TWO_EIEOS_SEQUENCE__SHIFT 0xf |
|---|
| 80042 | #define BIFP2_0_PCIE_LC_CNTL4__LC_DELAY_DETECTED_TSX_RCV_EN__SHIFT 0x10 |
|---|
| 80043 | #define BIFP2_0_PCIE_LC_CNTL4__LC_DONT_CHECK_EQTS_IN_RCFG__SHIFT 0x11 |
|---|
| 80044 | #define BIFP2_0_PCIE_LC_CNTL4__LC_DELAY_COEFF_UPDATE_DIS__SHIFT 0x12 |
|---|
| 80045 | #define BIFP2_0_PCIE_LC_CNTL4__LC_DYNAMIC_INACTIVE_TS_SELECT__SHIFT 0x13 |
|---|
| 80046 | #define BIFP2_0_PCIE_LC_CNTL4__LC_WAIT_FOR_EIEOS_IN_RLOCK__SHIFT 0x15 |
|---|
| 80047 | #define BIFP2_0_PCIE_LC_CNTL4__LC_USC_DELAY_DLLPS__SHIFT 0x16 |
|---|
| 80048 | #define BIFP2_0_PCIE_LC_CNTL4__LC_TX_SWING__SHIFT 0x17 |
|---|
| 80049 | #define BIFP2_0_PCIE_LC_CNTL4__LC_EQ_WAIT_FOR_EVAL_DONE__SHIFT 0x18 |
|---|
| 80050 | #define BIFP2_0_PCIE_LC_CNTL4__LC_8GT_SKIP_ORDER_EN__SHIFT 0x19 |
|---|
| 80051 | #define BIFP2_0_PCIE_LC_CNTL4__LC_WAIT_FOR_MORE_TS_IN_RLOCK__SHIFT 0x1a |
|---|
| 80052 | #define BIFP2_0_PCIE_LC_CNTL4__LC_TX_ENABLE_BEHAVIOUR_MASK 0x00000003L |
|---|
| 80053 | #define BIFP2_0_PCIE_LC_CNTL4__LC_DIS_CONTIG_END_SET_CHECK_MASK 0x00000004L |
|---|
| 80054 | #define BIFP2_0_PCIE_LC_CNTL4__LC_DIS_ASPM_L1_IN_SPEED_CHANGE_MASK 0x00000008L |
|---|
| 80055 | #define BIFP2_0_PCIE_LC_CNTL4__LC_L1_POWERDOWN_MASK 0x00000010L |
|---|
| 80056 | #define BIFP2_0_PCIE_LC_CNTL4__LC_P2_ENTRY_MASK 0x00000020L |
|---|
| 80057 | #define BIFP2_0_PCIE_LC_CNTL4__LC_EXTEND_EIEOS_MASK 0x00000040L |
|---|
| 80058 | #define BIFP2_0_PCIE_LC_CNTL4__LC_EXTEND_EIEOS_MODE_MASK 0x00000080L |
|---|
| 80059 | #define BIFP2_0_PCIE_LC_CNTL4__LC_IGNORE_PARITY_MASK 0x00000100L |
|---|
| 80060 | #define BIFP2_0_PCIE_LC_CNTL4__LC_WAIT_FOR_COEFF_IN_RLOCK_EN_MASK 0x00000200L |
|---|
| 80061 | #define BIFP2_0_PCIE_LC_CNTL4__LC_DSC_CHECK_COEFFS_IN_RLOCK_MASK 0x00000400L |
|---|
| 80062 | #define BIFP2_0_PCIE_LC_CNTL4__LC_DEFER_SKIP_FOR_EIEOS_EN_MASK 0x00000800L |
|---|
| 80063 | #define BIFP2_0_PCIE_LC_CNTL4__LC_SEND_EIEOS_IN_RCFG_MASK 0x00001000L |
|---|
| 80064 | #define BIFP2_0_PCIE_LC_CNTL4__LC_SET_QUIESCE_MASK 0x00002000L |
|---|
| 80065 | #define BIFP2_0_PCIE_LC_CNTL4__LC_QUIESCE_RCVD_MASK 0x00004000L |
|---|
| 80066 | #define BIFP2_0_PCIE_LC_CNTL4__LC_WAIT_FOR_TWO_EIEOS_SEQUENCE_MASK 0x00008000L |
|---|
| 80067 | #define BIFP2_0_PCIE_LC_CNTL4__LC_DELAY_DETECTED_TSX_RCV_EN_MASK 0x00010000L |
|---|
| 80068 | #define BIFP2_0_PCIE_LC_CNTL4__LC_DONT_CHECK_EQTS_IN_RCFG_MASK 0x00020000L |
|---|
| 80069 | #define BIFP2_0_PCIE_LC_CNTL4__LC_DELAY_COEFF_UPDATE_DIS_MASK 0x00040000L |
|---|
| 80070 | #define BIFP2_0_PCIE_LC_CNTL4__LC_DYNAMIC_INACTIVE_TS_SELECT_MASK 0x00180000L |
|---|
| 80071 | #define BIFP2_0_PCIE_LC_CNTL4__LC_WAIT_FOR_EIEOS_IN_RLOCK_MASK 0x00200000L |
|---|
| 80072 | #define BIFP2_0_PCIE_LC_CNTL4__LC_USC_DELAY_DLLPS_MASK 0x00400000L |
|---|
| 80073 | #define BIFP2_0_PCIE_LC_CNTL4__LC_TX_SWING_MASK 0x00800000L |
|---|
| 80074 | #define BIFP2_0_PCIE_LC_CNTL4__LC_EQ_WAIT_FOR_EVAL_DONE_MASK 0x01000000L |
|---|
| 80075 | #define BIFP2_0_PCIE_LC_CNTL4__LC_8GT_SKIP_ORDER_EN_MASK 0x02000000L |
|---|
| 80076 | #define BIFP2_0_PCIE_LC_CNTL4__LC_WAIT_FOR_MORE_TS_IN_RLOCK_MASK 0xFC000000L |
|---|
| 80077 | //BIFP2_0_PCIE_LC_CNTL5 |
|---|
| 80078 | #define BIFP2_0_PCIE_LC_CNTL5__LC_LOCAL_EQ_SETTINGS_RATE__SHIFT 0x0 |
|---|
| 80079 | #define BIFP2_0_PCIE_LC_CNTL5__LC_LOCAL_PRESET__SHIFT 0x2 |
|---|
| 80080 | #define BIFP2_0_PCIE_LC_CNTL5__LC_LOCAL_PRE_CURSOR__SHIFT 0x6 |
|---|
| 80081 | #define BIFP2_0_PCIE_LC_CNTL5__LC_LOCAL_CURSOR__SHIFT 0xa |
|---|
| 80082 | #define BIFP2_0_PCIE_LC_CNTL5__LC_LOCAL_POST_CURSOR__SHIFT 0x10 |
|---|
| 80083 | #define BIFP2_0_PCIE_LC_CNTL5__LC_LOCAL_USE_PRESET__SHIFT 0x15 |
|---|
| 80084 | #define BIFP2_0_PCIE_LC_CNTL5__LC_SAFE_RECOVER_CNTL__SHIFT 0x16 |
|---|
| 80085 | #define BIFP2_0_PCIE_LC_CNTL5__LC_DSC_EQ_FS_LF_INVALID_TO_PRESETS__SHIFT 0x18 |
|---|
| 80086 | #define BIFP2_0_PCIE_LC_CNTL5__LC_TX_SWING_OVERRIDE__SHIFT 0x19 |
|---|
| 80087 | #define BIFP2_0_PCIE_LC_CNTL5__LC_ACCEPT_ALL_PRESETS__SHIFT 0x1a |
|---|
| 80088 | #define BIFP2_0_PCIE_LC_CNTL5__LC_ACCEPT_ALL_PRESETS_TEST__SHIFT 0x1b |
|---|
| 80089 | #define BIFP2_0_PCIE_LC_CNTL5__LC_WAIT_IN_DETECT__SHIFT 0x1c |
|---|
| 80090 | #define BIFP2_0_PCIE_LC_CNTL5__LC_HOLD_TRAINING_MODE__SHIFT 0x1d |
|---|
| 80091 | #define BIFP2_0_PCIE_LC_CNTL5__LC_LOCAL_EQ_SETTINGS_RATE_MASK 0x00000003L |
|---|
| 80092 | #define BIFP2_0_PCIE_LC_CNTL5__LC_LOCAL_PRESET_MASK 0x0000003CL |
|---|
| 80093 | #define BIFP2_0_PCIE_LC_CNTL5__LC_LOCAL_PRE_CURSOR_MASK 0x000003C0L |
|---|
| 80094 | #define BIFP2_0_PCIE_LC_CNTL5__LC_LOCAL_CURSOR_MASK 0x0000FC00L |
|---|
| 80095 | #define BIFP2_0_PCIE_LC_CNTL5__LC_LOCAL_POST_CURSOR_MASK 0x001F0000L |
|---|
| 80096 | #define BIFP2_0_PCIE_LC_CNTL5__LC_LOCAL_USE_PRESET_MASK 0x00200000L |
|---|
| 80097 | #define BIFP2_0_PCIE_LC_CNTL5__LC_SAFE_RECOVER_CNTL_MASK 0x00C00000L |
|---|
| 80098 | #define BIFP2_0_PCIE_LC_CNTL5__LC_DSC_EQ_FS_LF_INVALID_TO_PRESETS_MASK 0x01000000L |
|---|
| 80099 | #define BIFP2_0_PCIE_LC_CNTL5__LC_TX_SWING_OVERRIDE_MASK 0x02000000L |
|---|
| 80100 | #define BIFP2_0_PCIE_LC_CNTL5__LC_ACCEPT_ALL_PRESETS_MASK 0x04000000L |
|---|
| 80101 | #define BIFP2_0_PCIE_LC_CNTL5__LC_ACCEPT_ALL_PRESETS_TEST_MASK 0x08000000L |
|---|
| 80102 | #define BIFP2_0_PCIE_LC_CNTL5__LC_WAIT_IN_DETECT_MASK 0x10000000L |
|---|
| 80103 | #define BIFP2_0_PCIE_LC_CNTL5__LC_HOLD_TRAINING_MODE_MASK 0xE0000000L |
|---|
| 80104 | //BIFP2_0_PCIE_LC_FORCE_COEFF |
|---|
| 80105 | #define BIFP2_0_PCIE_LC_FORCE_COEFF__LC_FORCE_COEFF_8GT__SHIFT 0x0 |
|---|
| 80106 | #define BIFP2_0_PCIE_LC_FORCE_COEFF__LC_FORCE_PRE_CURSOR_8GT__SHIFT 0x1 |
|---|
| 80107 | #define BIFP2_0_PCIE_LC_FORCE_COEFF__LC_FORCE_CURSOR_8GT__SHIFT 0x7 |
|---|
| 80108 | #define BIFP2_0_PCIE_LC_FORCE_COEFF__LC_FORCE_POST_CURSOR_8GT__SHIFT 0xd |
|---|
| 80109 | #define BIFP2_0_PCIE_LC_FORCE_COEFF__LC_3X3_COEFF_SEARCH_EN_8GT__SHIFT 0x13 |
|---|
| 80110 | #define BIFP2_0_PCIE_LC_FORCE_COEFF__LC_PRESET_10_EN__SHIFT 0x14 |
|---|
| 80111 | #define BIFP2_0_PCIE_LC_FORCE_COEFF__LC_FORCE_COEFF_8GT_MASK 0x00000001L |
|---|
| 80112 | #define BIFP2_0_PCIE_LC_FORCE_COEFF__LC_FORCE_PRE_CURSOR_8GT_MASK 0x0000007EL |
|---|
| 80113 | #define BIFP2_0_PCIE_LC_FORCE_COEFF__LC_FORCE_CURSOR_8GT_MASK 0x00001F80L |
|---|
| 80114 | #define BIFP2_0_PCIE_LC_FORCE_COEFF__LC_FORCE_POST_CURSOR_8GT_MASK 0x0007E000L |
|---|
| 80115 | #define BIFP2_0_PCIE_LC_FORCE_COEFF__LC_3X3_COEFF_SEARCH_EN_8GT_MASK 0x00080000L |
|---|
| 80116 | #define BIFP2_0_PCIE_LC_FORCE_COEFF__LC_PRESET_10_EN_MASK 0x00100000L |
|---|
| 80117 | //BIFP2_0_PCIE_LC_BEST_EQ_SETTINGS |
|---|
| 80118 | #define BIFP2_0_PCIE_LC_BEST_EQ_SETTINGS__LC_BEST_PRESET__SHIFT 0x0 |
|---|
| 80119 | #define BIFP2_0_PCIE_LC_BEST_EQ_SETTINGS__LC_BEST_PRECURSOR__SHIFT 0x4 |
|---|
| 80120 | #define BIFP2_0_PCIE_LC_BEST_EQ_SETTINGS__LC_BEST_CURSOR__SHIFT 0xa |
|---|
| 80121 | #define BIFP2_0_PCIE_LC_BEST_EQ_SETTINGS__LC_BEST_POSTCURSOR__SHIFT 0x10 |
|---|
| 80122 | #define BIFP2_0_PCIE_LC_BEST_EQ_SETTINGS__LC_BEST_FOM__SHIFT 0x16 |
|---|
| 80123 | #define BIFP2_0_PCIE_LC_BEST_EQ_SETTINGS__LC_BEST_SETTINGS_RATE__SHIFT 0x1e |
|---|
| 80124 | #define BIFP2_0_PCIE_LC_BEST_EQ_SETTINGS__LC_BEST_PRESET_MASK 0x0000000FL |
|---|
| 80125 | #define BIFP2_0_PCIE_LC_BEST_EQ_SETTINGS__LC_BEST_PRECURSOR_MASK 0x000003F0L |
|---|
| 80126 | #define BIFP2_0_PCIE_LC_BEST_EQ_SETTINGS__LC_BEST_CURSOR_MASK 0x0000FC00L |
|---|
| 80127 | #define BIFP2_0_PCIE_LC_BEST_EQ_SETTINGS__LC_BEST_POSTCURSOR_MASK 0x003F0000L |
|---|
| 80128 | #define BIFP2_0_PCIE_LC_BEST_EQ_SETTINGS__LC_BEST_FOM_MASK 0x3FC00000L |
|---|
| 80129 | #define BIFP2_0_PCIE_LC_BEST_EQ_SETTINGS__LC_BEST_SETTINGS_RATE_MASK 0xC0000000L |
|---|
| 80130 | //BIFP2_0_PCIE_LC_FORCE_EQ_REQ_COEFF |
|---|
| 80131 | #define BIFP2_0_PCIE_LC_FORCE_EQ_REQ_COEFF__LC_FORCE_COEFF_IN_EQ_REQ_PHASE_8GT__SHIFT 0x0 |
|---|
| 80132 | #define BIFP2_0_PCIE_LC_FORCE_EQ_REQ_COEFF__LC_FORCE_PRE_CURSOR_REQ_8GT__SHIFT 0x1 |
|---|
| 80133 | #define BIFP2_0_PCIE_LC_FORCE_EQ_REQ_COEFF__LC_FORCE_CURSOR_REQ_8GT__SHIFT 0x7 |
|---|
| 80134 | #define BIFP2_0_PCIE_LC_FORCE_EQ_REQ_COEFF__LC_FORCE_POST_CURSOR_REQ_8GT__SHIFT 0xd |
|---|
| 80135 | #define BIFP2_0_PCIE_LC_FORCE_EQ_REQ_COEFF__LC_FS_OTHER_END_8GT__SHIFT 0x13 |
|---|
| 80136 | #define BIFP2_0_PCIE_LC_FORCE_EQ_REQ_COEFF__LC_LF_OTHER_END_8GT__SHIFT 0x19 |
|---|
| 80137 | #define BIFP2_0_PCIE_LC_FORCE_EQ_REQ_COEFF__LC_FORCE_COEFF_IN_EQ_REQ_PHASE_8GT_MASK 0x00000001L |
|---|
| 80138 | #define BIFP2_0_PCIE_LC_FORCE_EQ_REQ_COEFF__LC_FORCE_PRE_CURSOR_REQ_8GT_MASK 0x0000007EL |
|---|
| 80139 | #define BIFP2_0_PCIE_LC_FORCE_EQ_REQ_COEFF__LC_FORCE_CURSOR_REQ_8GT_MASK 0x00001F80L |
|---|
| 80140 | #define BIFP2_0_PCIE_LC_FORCE_EQ_REQ_COEFF__LC_FORCE_POST_CURSOR_REQ_8GT_MASK 0x0007E000L |
|---|
| 80141 | #define BIFP2_0_PCIE_LC_FORCE_EQ_REQ_COEFF__LC_FS_OTHER_END_8GT_MASK 0x01F80000L |
|---|
| 80142 | #define BIFP2_0_PCIE_LC_FORCE_EQ_REQ_COEFF__LC_LF_OTHER_END_8GT_MASK 0x7E000000L |
|---|
| 80143 | //BIFP2_0_PCIE_LC_CNTL6 |
|---|
| 80144 | #define BIFP2_0_PCIE_LC_CNTL6__LC_SPC_MODE_2P5GT__SHIFT 0x0 |
|---|
| 80145 | #define BIFP2_0_PCIE_LC_CNTL6__LC_SPC_MODE_5GT__SHIFT 0x2 |
|---|
| 80146 | #define BIFP2_0_PCIE_LC_CNTL6__LC_SPC_MODE_8GT__SHIFT 0x4 |
|---|
| 80147 | #define BIFP2_0_PCIE_LC_CNTL6__LC_SPC_MODE_16GT__SHIFT 0x6 |
|---|
| 80148 | #define BIFP2_0_PCIE_LC_CNTL6__LC_SPC_MODE_32GT__SHIFT 0x8 |
|---|
| 80149 | #define BIFP2_0_PCIE_LC_CNTL6__LC_SRIS_EN__SHIFT 0xc |
|---|
| 80150 | #define BIFP2_0_PCIE_LC_CNTL6__LC_SRNS_SKIP_IN_SRIS__SHIFT 0xd |
|---|
| 80151 | #define BIFP2_0_PCIE_LC_CNTL6__LC_SRIS_AUTODETECT_EN__SHIFT 0x14 |
|---|
| 80152 | #define BIFP2_0_PCIE_LC_CNTL6__LC_SRIS_AUTODETECT_FACTOR__SHIFT 0x15 |
|---|
| 80153 | #define BIFP2_0_PCIE_LC_CNTL6__LC_SRIS_AUTODETECT_MODE__SHIFT 0x17 |
|---|
| 80154 | #define BIFP2_0_PCIE_LC_CNTL6__LC_SRIS_AUTODETECT_OUT_OF_RANGE__SHIFT 0x19 |
|---|
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|---|
| 80156 | #define BIFP2_0_PCIE_LC_CNTL6__LC_OVERRIDE_RETIMER_PRESENCE__SHIFT 0x1b |
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| 80199 | #define BIFP2_0_PCIE_LC_CNTL7__LC_EXPECTED_TS2_CFG_COMPLETE_MASK 0x00000001L |
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
| 80217 | #define BIFP2_0_PCIE_LC_CNTL7__LC_ESM_RATES_MASK 0x06000000L |
|---|
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|---|
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| 80220 | #define BIFP2_0_PCIE_LC_CNTL7__LC_ESM_REDO_INIT_MASK 0x20000000L |
|---|
| 80221 | #define BIFP2_0_PCIE_LC_CNTL7__LC_MULTIPORT_ESM_MASK 0x40000000L |
|---|
| 80222 | #define BIFP2_0_PCIE_LC_CNTL7__LC_ESM_ENTRY_MODE_MASK 0x80000000L |
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|---|
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|---|
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|---|
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|---|
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| 80238 | #define BIFP2_0_PCIE_LC_LINK_MANAGEMENT_MASK__ALTERNATE_PROTOCOL_NEGOTIATION_DONE_MASK__SHIFT 0xe |
|---|
| 80239 | #define BIFP2_0_PCIE_LC_LINK_MANAGEMENT_MASK__TRAINING_SET_MESSAGE_RCVD_MASK__SHIFT 0xf |
|---|
| 80240 | #define BIFP2_0_PCIE_LC_LINK_MANAGEMENT_MASK__SAVE_RESTORE_EQ_SETTINGS_CHANGED_MASK__SHIFT 0x10 |
|---|
| 80241 | #define BIFP2_0_PCIE_LC_LINK_MANAGEMENT_MASK__SAVE_RESTORE_RE_RESTORE_NEEDED_MASK__SHIFT 0x11 |
|---|
| 80242 | #define BIFP2_0_PCIE_LC_LINK_MANAGEMENT_MASK__LINK_PARTNER_REQUIRES_HIGHER_SPEED_MASK__SHIFT 0x12 |
|---|
| 80243 | #define BIFP2_0_PCIE_LC_LINK_MANAGEMENT_MASK__LINK_PARTNER_REQUIRES_WIDER_LINK_WIDTH_MASK__SHIFT 0x13 |
|---|
| 80244 | #define BIFP2_0_PCIE_LC_LINK_MANAGEMENT_MASK__SAFE_RECOVER_SW_EVENT_MASK__SHIFT 0x14 |
|---|
| 80245 | #define BIFP2_0_PCIE_LC_LINK_MANAGEMENT_MASK__FAAE_EQUALIZATION_ENTERED_MASK__SHIFT 0x15 |
|---|
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|---|
| 80247 | #define BIFP2_0_PCIE_LC_LINK_MANAGEMENT_MASK__RETRAIN_TARGET_LINK_SPEED_CHANGE_LIMITED_BY_EQ_MASK__SHIFT 0x17 |
|---|
| 80248 | #define BIFP2_0_PCIE_LC_LINK_MANAGEMENT_MASK__LINK_SPEED_UPDATE_MASK_MASK 0x00000001L |
|---|
| 80249 | #define BIFP2_0_PCIE_LC_LINK_MANAGEMENT_MASK__LINK_SPEED_CHANGE_ATTEMPT_FAILED_MASK_MASK 0x00000002L |
|---|
| 80250 | #define BIFP2_0_PCIE_LC_LINK_MANAGEMENT_MASK__LINK_PARTNER_SPEED_SUPPORT_UPDATE_MASK_MASK 0x00000004L |
|---|
| 80251 | #define BIFP2_0_PCIE_LC_LINK_MANAGEMENT_MASK__LINK_WIDTH_UPDATE_MASK_MASK 0x00000008L |
|---|
| 80252 | #define BIFP2_0_PCIE_LC_LINK_MANAGEMENT_MASK__LINK_WIDTH_CHANGE_ATTEMPT_FAILED_MASK_MASK 0x00000010L |
|---|
| 80253 | #define BIFP2_0_PCIE_LC_LINK_MANAGEMENT_MASK__LINK_PARTNER_WIDTH_SUPPORT_UPDATE_MASK_MASK 0x00000020L |
|---|
| 80254 | #define BIFP2_0_PCIE_LC_LINK_MANAGEMENT_MASK__POWER_DOWN_COMMAND_COMPLETE_MASK_MASK 0x00000040L |
|---|
| 80255 | #define BIFP2_0_PCIE_LC_LINK_MANAGEMENT_MASK__BANDWIDTH_UPDATE_MASK_MASK 0x00000080L |
|---|
| 80256 | #define BIFP2_0_PCIE_LC_LINK_MANAGEMENT_MASK__LINK_POWER_STATE_CHANGE_MASK_MASK 0x00000100L |
|---|
| 80257 | #define BIFP2_0_PCIE_LC_LINK_MANAGEMENT_MASK__BW_REQUIREMENT_HINT_MASK_MASK 0x00000200L |
|---|
| 80258 | #define BIFP2_0_PCIE_LC_LINK_MANAGEMENT_MASK__EQUALIZATION_REQUEST_MASK_MASK 0x00000400L |
|---|
| 80259 | #define BIFP2_0_PCIE_LC_LINK_MANAGEMENT_MASK__LINK_PARTNER_ESM_REQUEST_MASK_MASK 0x00000800L |
|---|
| 80260 | #define BIFP2_0_PCIE_LC_LINK_MANAGEMENT_MASK__LOW_SPEED_REQD_IMMEDIATE_MASK_MASK 0x00001000L |
|---|
| 80261 | #define BIFP2_0_PCIE_LC_LINK_MANAGEMENT_MASK__ESTABLISH_ESM_PLL_SETTINGS_MASK_MASK 0x00002000L |
|---|
| 80262 | #define BIFP2_0_PCIE_LC_LINK_MANAGEMENT_MASK__ALTERNATE_PROTOCOL_NEGOTIATION_DONE_MASK_MASK 0x00004000L |
|---|
| 80263 | #define BIFP2_0_PCIE_LC_LINK_MANAGEMENT_MASK__TRAINING_SET_MESSAGE_RCVD_MASK_MASK 0x00008000L |
|---|
| 80264 | #define BIFP2_0_PCIE_LC_LINK_MANAGEMENT_MASK__SAVE_RESTORE_EQ_SETTINGS_CHANGED_MASK_MASK 0x00010000L |
|---|
| 80265 | #define BIFP2_0_PCIE_LC_LINK_MANAGEMENT_MASK__SAVE_RESTORE_RE_RESTORE_NEEDED_MASK_MASK 0x00020000L |
|---|
| 80266 | #define BIFP2_0_PCIE_LC_LINK_MANAGEMENT_MASK__LINK_PARTNER_REQUIRES_HIGHER_SPEED_MASK_MASK 0x00040000L |
|---|
| 80267 | #define BIFP2_0_PCIE_LC_LINK_MANAGEMENT_MASK__LINK_PARTNER_REQUIRES_WIDER_LINK_WIDTH_MASK_MASK 0x00080000L |
|---|
| 80268 | #define BIFP2_0_PCIE_LC_LINK_MANAGEMENT_MASK__SAFE_RECOVER_SW_EVENT_MASK_MASK 0x00100000L |
|---|
| 80269 | #define BIFP2_0_PCIE_LC_LINK_MANAGEMENT_MASK__FAAE_EQUALIZATION_ENTERED_MASK_MASK 0x00200000L |
|---|
| 80270 | #define BIFP2_0_PCIE_LC_LINK_MANAGEMENT_MASK__FAAE_EVALUATION_READY_MASK_MASK 0x00400000L |
|---|
| 80271 | #define BIFP2_0_PCIE_LC_LINK_MANAGEMENT_MASK__RETRAIN_TARGET_LINK_SPEED_CHANGE_LIMITED_BY_EQ_MASK_MASK 0x00800000L |
|---|
| 80272 | //BIFP2_0_PCIEP_STRAP_LC |
|---|
| 80273 | #define BIFP2_0_PCIEP_STRAP_LC__STRAP_FTS_yTSx_COUNT__SHIFT 0x0 |
|---|
| 80274 | #define BIFP2_0_PCIEP_STRAP_LC__STRAP_LONG_yTSx_COUNT__SHIFT 0x2 |
|---|
| 80275 | #define BIFP2_0_PCIEP_STRAP_LC__STRAP_MED_yTSx_COUNT__SHIFT 0x4 |
|---|
| 80276 | #define BIFP2_0_PCIEP_STRAP_LC__STRAP_SHORT_yTSx_COUNT__SHIFT 0x6 |
|---|
| 80277 | #define BIFP2_0_PCIEP_STRAP_LC__STRAP_SKIP_INTERVAL__SHIFT 0x8 |
|---|
| 80278 | #define BIFP2_0_PCIEP_STRAP_LC__STRAP_BYPASS_RCVR_DET__SHIFT 0xb |
|---|
| 80279 | #define BIFP2_0_PCIEP_STRAP_LC__STRAP_COMPLIANCE_DIS__SHIFT 0xc |
|---|
| 80280 | #define BIFP2_0_PCIEP_STRAP_LC__STRAP_FORCE_COMPLIANCE__SHIFT 0xd |
|---|
| 80281 | #define BIFP2_0_PCIEP_STRAP_LC__STRAP_REVERSE_LC_LANES__SHIFT 0xe |
|---|
| 80282 | #define BIFP2_0_PCIEP_STRAP_LC__STRAP_AUTO_RC_SPEED_NEGOTIATION_DIS__SHIFT 0xf |
|---|
| 80283 | #define BIFP2_0_PCIEP_STRAP_LC__STRAP_LANE_NEGOTIATION__SHIFT 0x10 |
|---|
| 80284 | #define BIFP2_0_PCIEP_STRAP_LC__STRAP_MARGINING_USES_SOFTWARE__SHIFT 0x13 |
|---|
| 80285 | #define BIFP2_0_PCIEP_STRAP_LC__STRAP_RTM1_PRESENCE_DET_SUPP__SHIFT 0x14 |
|---|
| 80286 | #define BIFP2_0_PCIEP_STRAP_LC__STRAP_RTM2_PRESENCE_DET_SUPP__SHIFT 0x15 |
|---|
| 80287 | #define BIFP2_0_PCIEP_STRAP_LC__STRAP_AUTO_RC_SPEED_NEGOTIATION_16GT_DIS__SHIFT 0x16 |
|---|
| 80288 | #define BIFP2_0_PCIEP_STRAP_LC__STRAP_AUTO_RC_SPEED_NEGOTIATION_32GT_DIS__SHIFT 0x17 |
|---|
| 80289 | #define BIFP2_0_PCIEP_STRAP_LC__STRAP_FTS_yTSx_COUNT_MASK 0x00000003L |
|---|
| 80290 | #define BIFP2_0_PCIEP_STRAP_LC__STRAP_LONG_yTSx_COUNT_MASK 0x0000000CL |
|---|
| 80291 | #define BIFP2_0_PCIEP_STRAP_LC__STRAP_MED_yTSx_COUNT_MASK 0x00000030L |
|---|
| 80292 | #define BIFP2_0_PCIEP_STRAP_LC__STRAP_SHORT_yTSx_COUNT_MASK 0x000000C0L |
|---|
| 80293 | #define BIFP2_0_PCIEP_STRAP_LC__STRAP_SKIP_INTERVAL_MASK 0x00000700L |
|---|
| 80294 | #define BIFP2_0_PCIEP_STRAP_LC__STRAP_BYPASS_RCVR_DET_MASK 0x00000800L |
|---|
| 80295 | #define BIFP2_0_PCIEP_STRAP_LC__STRAP_COMPLIANCE_DIS_MASK 0x00001000L |
|---|
| 80296 | #define BIFP2_0_PCIEP_STRAP_LC__STRAP_FORCE_COMPLIANCE_MASK 0x00002000L |
|---|
| 80297 | #define BIFP2_0_PCIEP_STRAP_LC__STRAP_REVERSE_LC_LANES_MASK 0x00004000L |
|---|
| 80298 | #define BIFP2_0_PCIEP_STRAP_LC__STRAP_AUTO_RC_SPEED_NEGOTIATION_DIS_MASK 0x00008000L |
|---|
| 80299 | #define BIFP2_0_PCIEP_STRAP_LC__STRAP_LANE_NEGOTIATION_MASK 0x00070000L |
|---|
| 80300 | #define BIFP2_0_PCIEP_STRAP_LC__STRAP_MARGINING_USES_SOFTWARE_MASK 0x00080000L |
|---|
| 80301 | #define BIFP2_0_PCIEP_STRAP_LC__STRAP_RTM1_PRESENCE_DET_SUPP_MASK 0x00100000L |
|---|
| 80302 | #define BIFP2_0_PCIEP_STRAP_LC__STRAP_RTM2_PRESENCE_DET_SUPP_MASK 0x00200000L |
|---|
| 80303 | #define BIFP2_0_PCIEP_STRAP_LC__STRAP_AUTO_RC_SPEED_NEGOTIATION_16GT_DIS_MASK 0x00400000L |
|---|
| 80304 | #define BIFP2_0_PCIEP_STRAP_LC__STRAP_AUTO_RC_SPEED_NEGOTIATION_32GT_DIS_MASK 0x00800000L |
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| 80305 | //BIFP2_0_PCIEP_STRAP_MISC |
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| 80306 | #define BIFP2_0_PCIEP_STRAP_MISC__STRAP_REVERSE_LANES__SHIFT 0x0 |
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| 80307 | #define BIFP2_0_PCIEP_STRAP_MISC__STRAP_E2E_PREFIX_EN__SHIFT 0x1 |
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|---|
| 80313 | #define BIFP2_0_PCIEP_STRAP_MISC__STRAP_REVERSE_LANES_MASK 0x00000001L |
|---|
| 80314 | #define BIFP2_0_PCIEP_STRAP_MISC__STRAP_E2E_PREFIX_EN_MASK 0x00000002L |
|---|
| 80315 | #define BIFP2_0_PCIEP_STRAP_MISC__STRAP_EXTENDED_FMT_SUPPORTED_MASK 0x00000004L |
|---|
| 80316 | #define BIFP2_0_PCIEP_STRAP_MISC__STRAP_OBFF_SUPPORTED_MASK 0x00000018L |
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| 80327 | #define BIFP2_0_PCIEP_STRAP_LC2__STRAP_ESM_PHY_REACH_LEN_CAP_MASK 0x00000006L |
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| 80328 | #define BIFP2_0_PCIEP_STRAP_LC2__STRAP_ESM_RECAL_NEEDED_MASK 0x00000008L |
|---|
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| 80330 | #define BIFP2_0_PCIEP_STRAP_LC2__STRAP_ESM_QUICK_EQ_TIMEOUT_MASK 0x00000380L |
|---|
| 80331 | //BIFP2_0_PCIE_LC_L1_PM_SUBSTATE |
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| 80334 | #define BIFP2_0_PCIE_LC_L1_PM_SUBSTATE__LC_PCI_PM_L1_1_OVERRIDE__SHIFT 0x2 |
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| 80335 | #define BIFP2_0_PCIE_LC_L1_PM_SUBSTATE__LC_ASPM_L1_2_OVERRIDE__SHIFT 0x3 |
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| 80336 | #define BIFP2_0_PCIE_LC_L1_PM_SUBSTATE__LC_ASPM_L1_1_OVERRIDE__SHIFT 0x4 |
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| 80338 | #define BIFP2_0_PCIE_LC_L1_PM_SUBSTATE__LC_T_POWER_ON_SCALE__SHIFT 0x6 |
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| 80339 | #define BIFP2_0_PCIE_LC_L1_PM_SUBSTATE__LC_T_POWER_ON_VALUE__SHIFT 0x8 |
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| 80340 | #define BIFP2_0_PCIE_LC_L1_PM_SUBSTATE__T_POWER_ON_FCH_COPY_EN__SHIFT 0xd |
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| 80345 | #define BIFP2_0_PCIE_LC_L1_PM_SUBSTATE__LC_DEFER_L1_2_EXIT__SHIFT 0x17 |
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| 80346 | #define BIFP2_0_PCIE_LC_L1_PM_SUBSTATE__LC_WAKE_FROM_ASPM_L1_ON_PM_CONTROL_CLEAR__SHIFT 0x1a |
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| 80347 | #define BIFP2_0_PCIE_LC_L1_PM_SUBSTATE__LC_FORCE_L1_PG_EXIT_ON_REG_WRITE__SHIFT 0x1b |
|---|
| 80348 | #define BIFP2_0_PCIE_LC_L1_PM_SUBSTATE__LC_QUICK_L1_1_ABORT_IN_L1__SHIFT 0x1c |
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| 80349 | #define BIFP2_0_PCIE_LC_L1_PM_SUBSTATE__LC_QUICK_L1_2_ABORT_IN_L1__SHIFT 0x1d |
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| 80350 | #define BIFP2_0_PCIE_LC_L1_PM_SUBSTATE__LC_AUX_COUNT_REFCLK_INCREMENT_EN__SHIFT 0x1e |
|---|
| 80351 | #define BIFP2_0_PCIE_LC_L1_PM_SUBSTATE__LC_AUX_COUNT_REFCLK_INCREMENT_USE_PCS_SIDEBAND__SHIFT 0x1f |
|---|
| 80352 | #define BIFP2_0_PCIE_LC_L1_PM_SUBSTATE__LC_L1_SUBSTATES_OVERRIDE_EN_MASK 0x00000001L |
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| 80353 | #define BIFP2_0_PCIE_LC_L1_PM_SUBSTATE__LC_PCI_PM_L1_2_OVERRIDE_MASK 0x00000002L |
|---|
| 80354 | #define BIFP2_0_PCIE_LC_L1_PM_SUBSTATE__LC_PCI_PM_L1_1_OVERRIDE_MASK 0x00000004L |
|---|
| 80355 | #define BIFP2_0_PCIE_LC_L1_PM_SUBSTATE__LC_ASPM_L1_2_OVERRIDE_MASK 0x00000008L |
|---|
| 80356 | #define BIFP2_0_PCIE_LC_L1_PM_SUBSTATE__LC_ASPM_L1_1_OVERRIDE_MASK 0x00000010L |
|---|
| 80357 | #define BIFP2_0_PCIE_LC_L1_PM_SUBSTATE__LC_CLKREQ_FILTER_EN_MASK 0x00000020L |
|---|
| 80358 | #define BIFP2_0_PCIE_LC_L1_PM_SUBSTATE__LC_T_POWER_ON_SCALE_MASK 0x000000C0L |
|---|
| 80359 | #define BIFP2_0_PCIE_LC_L1_PM_SUBSTATE__LC_T_POWER_ON_VALUE_MASK 0x00001F00L |
|---|
| 80360 | #define BIFP2_0_PCIE_LC_L1_PM_SUBSTATE__T_POWER_ON_FCH_COPY_EN_MASK 0x00002000L |
|---|
| 80361 | #define BIFP2_0_PCIE_LC_L1_PM_SUBSTATE__T_POWER_ON_FCH_COPY_TRIGGER_MASK 0x00004000L |
|---|
| 80362 | #define BIFP2_0_PCIE_LC_L1_PM_SUBSTATE__LC_L1_2_BLOCK_EXIT_PG_COMMIT_MASK 0x00008000L |
|---|
| 80363 | #define BIFP2_0_PCIE_LC_L1_PM_SUBSTATE__LC_L1_1_POWERDOWN_MASK 0x00070000L |
|---|
| 80364 | #define BIFP2_0_PCIE_LC_L1_PM_SUBSTATE__LC_L1_2_POWERDOWN_MASK 0x00700000L |
|---|
| 80365 | #define BIFP2_0_PCIE_LC_L1_PM_SUBSTATE__LC_DEFER_L1_2_EXIT_MASK 0x03800000L |
|---|
| 80366 | #define BIFP2_0_PCIE_LC_L1_PM_SUBSTATE__LC_WAKE_FROM_ASPM_L1_ON_PM_CONTROL_CLEAR_MASK 0x04000000L |
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| 80367 | #define BIFP2_0_PCIE_LC_L1_PM_SUBSTATE__LC_FORCE_L1_PG_EXIT_ON_REG_WRITE_MASK 0x08000000L |
|---|
| 80368 | #define BIFP2_0_PCIE_LC_L1_PM_SUBSTATE__LC_QUICK_L1_1_ABORT_IN_L1_MASK 0x10000000L |
|---|
| 80369 | #define BIFP2_0_PCIE_LC_L1_PM_SUBSTATE__LC_QUICK_L1_2_ABORT_IN_L1_MASK 0x20000000L |
|---|
| 80370 | #define BIFP2_0_PCIE_LC_L1_PM_SUBSTATE__LC_AUX_COUNT_REFCLK_INCREMENT_EN_MASK 0x40000000L |
|---|
| 80371 | #define BIFP2_0_PCIE_LC_L1_PM_SUBSTATE__LC_AUX_COUNT_REFCLK_INCREMENT_USE_PCS_SIDEBAND_MASK 0x80000000L |
|---|
| 80372 | //BIFP2_0_PCIE_LC_L1_PM_SUBSTATE2 |
|---|
| 80373 | #define BIFP2_0_PCIE_LC_L1_PM_SUBSTATE2__LC_CM_RESTORE_TIME__SHIFT 0x0 |
|---|
| 80374 | #define BIFP2_0_PCIE_LC_L1_PM_SUBSTATE2__LC_LTR_THRESHOLD_SCALE__SHIFT 0x8 |
|---|
| 80375 | #define BIFP2_0_PCIE_LC_L1_PM_SUBSTATE2__LC_AUX_COUNT_REFCLK_INCREMENT_INTERNAL_POWERDOWN__SHIFT 0xe |
|---|
| 80376 | #define BIFP2_0_PCIE_LC_L1_PM_SUBSTATE2__LC_AUX_COUNT_REFCLK_INCREMENT_INTERNAL_P2_EDGE__SHIFT 0xf |
|---|
| 80377 | #define BIFP2_0_PCIE_LC_L1_PM_SUBSTATE2__LC_LTR_THRESHOLD_VALUE__SHIFT 0x10 |
|---|
| 80378 | #define BIFP2_0_PCIE_LC_L1_PM_SUBSTATE2__LC_DELAY_POWERDOWN_P2_L1_2_EXIT__SHIFT 0x1b |
|---|
| 80379 | #define BIFP2_0_PCIE_LC_L1_PM_SUBSTATE2__LC_DELAY_REFCLK_L1_2_T_POWERON__SHIFT 0x1c |
|---|
| 80380 | #define BIFP2_0_PCIE_LC_L1_PM_SUBSTATE2__LC_IGNORE_RX_ELEC_IDLE_IN_L1_2__SHIFT 0x1d |
|---|
| 80381 | #define BIFP2_0_PCIE_LC_L1_PM_SUBSTATE2__LC_SKIP_L1_2_POWERDOWN_IN_ABORTED_ENTRY__SHIFT 0x1e |
|---|
| 80382 | #define BIFP2_0_PCIE_LC_L1_PM_SUBSTATE2__LC_BLOCK_NEAREND_L1_2_WAKEUP__SHIFT 0x1f |
|---|
| 80383 | #define BIFP2_0_PCIE_LC_L1_PM_SUBSTATE2__LC_CM_RESTORE_TIME_MASK 0x000000FFL |
|---|
| 80384 | #define BIFP2_0_PCIE_LC_L1_PM_SUBSTATE2__LC_LTR_THRESHOLD_SCALE_MASK 0x00000700L |
|---|
| 80385 | #define BIFP2_0_PCIE_LC_L1_PM_SUBSTATE2__LC_AUX_COUNT_REFCLK_INCREMENT_INTERNAL_POWERDOWN_MASK 0x00004000L |
|---|
| 80386 | #define BIFP2_0_PCIE_LC_L1_PM_SUBSTATE2__LC_AUX_COUNT_REFCLK_INCREMENT_INTERNAL_P2_EDGE_MASK 0x00008000L |
|---|
| 80387 | #define BIFP2_0_PCIE_LC_L1_PM_SUBSTATE2__LC_LTR_THRESHOLD_VALUE_MASK 0x03FF0000L |
|---|
| 80388 | #define BIFP2_0_PCIE_LC_L1_PM_SUBSTATE2__LC_DELAY_POWERDOWN_P2_L1_2_EXIT_MASK 0x08000000L |
|---|
| 80389 | #define BIFP2_0_PCIE_LC_L1_PM_SUBSTATE2__LC_DELAY_REFCLK_L1_2_T_POWERON_MASK 0x10000000L |
|---|
| 80390 | #define BIFP2_0_PCIE_LC_L1_PM_SUBSTATE2__LC_IGNORE_RX_ELEC_IDLE_IN_L1_2_MASK 0x20000000L |
|---|
| 80391 | #define BIFP2_0_PCIE_LC_L1_PM_SUBSTATE2__LC_SKIP_L1_2_POWERDOWN_IN_ABORTED_ENTRY_MASK 0x40000000L |
|---|
| 80392 | #define BIFP2_0_PCIE_LC_L1_PM_SUBSTATE2__LC_BLOCK_NEAREND_L1_2_WAKEUP_MASK 0x80000000L |
|---|
| 80393 | //BIFP2_0_PCIE_LC_L1_PM_SUBSTATE3 |
|---|
| 80394 | #define BIFP2_0_PCIE_LC_L1_PM_SUBSTATE3__T_POWER_ON_FCH_TARGET_ADDRESS_LO__SHIFT 0x0 |
|---|
| 80395 | #define BIFP2_0_PCIE_LC_L1_PM_SUBSTATE3__T_POWER_ON_FCH_TARGET_ADDRESS_LO_MASK 0xFFFFFFFFL |
|---|
| 80396 | //BIFP2_0_PCIE_LC_L1_PM_SUBSTATE4 |
|---|
| 80397 | #define BIFP2_0_PCIE_LC_L1_PM_SUBSTATE4__T_POWER_ON_FCH_TARGET_ADDRESS_HI__SHIFT 0x0 |
|---|
| 80398 | #define BIFP2_0_PCIE_LC_L1_PM_SUBSTATE4__T_POWER_ON_FCH_TARGET_ADDRESS_HI_MASK 0xFFFFFFFFL |
|---|
| 80399 | //BIFP2_0_PCIE_LC_L1_PM_SUBSTATE5 |
|---|
| 80400 | #define BIFP2_0_PCIE_LC_L1_PM_SUBSTATE5__T_POWER_ON_FCH_L12_CLKREQ_DELAY__SHIFT 0x0 |
|---|
| 80401 | #define BIFP2_0_PCIE_LC_L1_PM_SUBSTATE5__LC_RECOVERY_WAIT_FOR_ASPM_NAK_ABORT_TIMER__SHIFT 0x8 |
|---|
| 80402 | #define BIFP2_0_PCIE_LC_L1_PM_SUBSTATE5__LC_BLOCK_EI_L1_REFCLK_OFF__SHIFT 0x1e |
|---|
| 80403 | #define BIFP2_0_PCIE_LC_L1_PM_SUBSTATE5__LC_IGNORE_ALL_RX_ELEC_IDLE_IN_L1SS__SHIFT 0x1f |
|---|
| 80404 | #define BIFP2_0_PCIE_LC_L1_PM_SUBSTATE5__T_POWER_ON_FCH_L12_CLKREQ_DELAY_MASK 0x000000FFL |
|---|
| 80405 | #define BIFP2_0_PCIE_LC_L1_PM_SUBSTATE5__LC_RECOVERY_WAIT_FOR_ASPM_NAK_ABORT_TIMER_MASK 0x00000300L |
|---|
| 80406 | #define BIFP2_0_PCIE_LC_L1_PM_SUBSTATE5__LC_BLOCK_EI_L1_REFCLK_OFF_MASK 0x40000000L |
|---|
| 80407 | #define BIFP2_0_PCIE_LC_L1_PM_SUBSTATE5__LC_IGNORE_ALL_RX_ELEC_IDLE_IN_L1SS_MASK 0x80000000L |
|---|
| 80408 | //BIFP2_0_PCIEP_BCH_ECC_CNTL |
|---|
| 80409 | #define BIFP2_0_PCIEP_BCH_ECC_CNTL__STRAP_BCH_ECC_EN__SHIFT 0x0 |
|---|
| 80410 | #define BIFP2_0_PCIEP_BCH_ECC_CNTL__BCH_ECC_ERROR_THRESHOLD__SHIFT 0x8 |
|---|
| 80411 | #define BIFP2_0_PCIEP_BCH_ECC_CNTL__BCH_ECC_ERROR_STATUS__SHIFT 0x10 |
|---|
| 80412 | #define BIFP2_0_PCIEP_BCH_ECC_CNTL__STRAP_BCH_ECC_EN_MASK 0x00000001L |
|---|
| 80413 | #define BIFP2_0_PCIEP_BCH_ECC_CNTL__BCH_ECC_ERROR_THRESHOLD_MASK 0x0000FF00L |
|---|
| 80414 | #define BIFP2_0_PCIEP_BCH_ECC_CNTL__BCH_ECC_ERROR_STATUS_MASK 0xFFFF0000L |
|---|
| 80415 | //BIFP2_0_PCIE_LC_CNTL8 |
|---|
| 80416 | #define BIFP2_0_PCIE_LC_CNTL8__LC_FOM_TIME__SHIFT 0x0 |
|---|
| 80417 | #define BIFP2_0_PCIE_LC_CNTL8__LC_EX_SEARCH_TRAVERSAL_MODE__SHIFT 0x2 |
|---|
| 80418 | #define BIFP2_0_PCIE_LC_CNTL8__LC_LOCK_IN_EQ_RESPONSE__SHIFT 0x3 |
|---|
| 80419 | #define BIFP2_0_PCIE_LC_CNTL8__LC_ESM_RATE0_TIMER_FACTOR__SHIFT 0x4 |
|---|
| 80420 | #define BIFP2_0_PCIE_LC_CNTL8__LC_ESM_RATE1_TIMER_FACTOR__SHIFT 0x6 |
|---|
| 80421 | #define BIFP2_0_PCIE_LC_CNTL8__LC_ESM_RATE2_TIMER_FACTOR__SHIFT 0x8 |
|---|
| 80422 | #define BIFP2_0_PCIE_LC_CNTL8__LC_USC_ACCEPTABLE_PRESETS__SHIFT 0xa |
|---|
| 80423 | #define BIFP2_0_PCIE_LC_CNTL8__LC_FORCE_LOOPBACK_EQ_ON__SHIFT 0x14 |
|---|
| 80424 | #define BIFP2_0_PCIE_LC_CNTL8__LC_LOOPBACK_EQ_IN_PROGRESS__SHIFT 0x15 |
|---|
| 80425 | #define BIFP2_0_PCIE_LC_CNTL8__LC_FORCE_LOOPBACK_EQ_TRANSMIT_MOD_COMP_PATTERN__SHIFT 0x16 |
|---|
| 80426 | #define BIFP2_0_PCIE_LC_CNTL8__LC_LOOPBACK_EQ_TRANSMIT_MOD_COMP_PATTERN__SHIFT 0x17 |
|---|
| 80427 | #define BIFP2_0_PCIE_LC_CNTL8__LC_FORCE_LOOPBACK_EQ_LANE_UNDER_TEST__SHIFT 0x18 |
|---|
| 80428 | #define BIFP2_0_PCIE_LC_CNTL8__LC_LOOPBACK_EQ_LANE_UNDER_TEST__SHIFT 0x1c |
|---|
| 80429 | #define BIFP2_0_PCIE_LC_CNTL8__LC_FOM_TIME_MASK 0x00000003L |
|---|
| 80430 | #define BIFP2_0_PCIE_LC_CNTL8__LC_EX_SEARCH_TRAVERSAL_MODE_MASK 0x00000004L |
|---|
| 80431 | #define BIFP2_0_PCIE_LC_CNTL8__LC_LOCK_IN_EQ_RESPONSE_MASK 0x00000008L |
|---|
| 80432 | #define BIFP2_0_PCIE_LC_CNTL8__LC_ESM_RATE0_TIMER_FACTOR_MASK 0x00000030L |
|---|
| 80433 | #define BIFP2_0_PCIE_LC_CNTL8__LC_ESM_RATE1_TIMER_FACTOR_MASK 0x000000C0L |
|---|
| 80434 | #define BIFP2_0_PCIE_LC_CNTL8__LC_ESM_RATE2_TIMER_FACTOR_MASK 0x00000300L |
|---|
| 80435 | #define BIFP2_0_PCIE_LC_CNTL8__LC_USC_ACCEPTABLE_PRESETS_MASK 0x000FFC00L |
|---|
| 80436 | #define BIFP2_0_PCIE_LC_CNTL8__LC_FORCE_LOOPBACK_EQ_ON_MASK 0x00100000L |
|---|
| 80437 | #define BIFP2_0_PCIE_LC_CNTL8__LC_LOOPBACK_EQ_IN_PROGRESS_MASK 0x00200000L |
|---|
| 80438 | #define BIFP2_0_PCIE_LC_CNTL8__LC_FORCE_LOOPBACK_EQ_TRANSMIT_MOD_COMP_PATTERN_MASK 0x00400000L |
|---|
| 80439 | #define BIFP2_0_PCIE_LC_CNTL8__LC_LOOPBACK_EQ_TRANSMIT_MOD_COMP_PATTERN_MASK 0x00800000L |
|---|
| 80440 | #define BIFP2_0_PCIE_LC_CNTL8__LC_FORCE_LOOPBACK_EQ_LANE_UNDER_TEST_MASK 0x0F000000L |
|---|
| 80441 | #define BIFP2_0_PCIE_LC_CNTL8__LC_LOOPBACK_EQ_LANE_UNDER_TEST_MASK 0xF0000000L |
|---|
| 80442 | //BIFP2_0_PCIE_LC_CNTL9 |
|---|
| 80443 | #define BIFP2_0_PCIE_LC_CNTL9__LC_RESET_RCVR_DETECTED_ALL_ARCS__SHIFT 0x0 |
|---|
| 80444 | #define BIFP2_0_PCIE_LC_CNTL9__LC_LOOPBACK_WAIT_FOR_ALL_ACTIVE_LANES__SHIFT 0x1 |
|---|
| 80445 | #define BIFP2_0_PCIE_LC_CNTL9__LC_CHECK_EC_GEN3_LOOPBACK_ACTIVE__SHIFT 0x2 |
|---|
| 80446 | #define BIFP2_0_PCIE_LC_CNTL9__LC_LOOPBACK_EQ_ARC_EN__SHIFT 0x3 |
|---|
| 80447 | #define BIFP2_0_PCIE_LC_CNTL9__LC_LOOPBACK_EQ_TRANSMIT_MOD_COMP_PATTERN_EN__SHIFT 0x4 |
|---|
| 80448 | #define BIFP2_0_PCIE_LC_CNTL9__LC_ENFORCE_SINGLE_L1_SUBSTATE_CLK_PDWN_ASSERTION_EN__SHIFT 0x5 |
|---|
| 80449 | #define BIFP2_0_PCIE_LC_CNTL9__LC_EXT_ASPM_L12_COMMONMODE_COUNT_METHOD__SHIFT 0x6 |
|---|
| 80450 | #define BIFP2_0_PCIE_LC_CNTL9__LC_ALT_RX_EQ_IN_PROGRESS_EN__SHIFT 0x7 |
|---|
| 80451 | #define BIFP2_0_PCIE_LC_CNTL9__LC_USE_LONG_SERIAL_QUICKSIM_TIMEOUTS__SHIFT 0x8 |
|---|
| 80452 | #define BIFP2_0_PCIE_LC_CNTL9__LC_ALLOW_DLLPS_OTHER_SIDE_REMOVE_SPEED__SHIFT 0x9 |
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|---|
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|---|
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|---|
| 80459 | #define BIFP2_0_PCIE_LC_CNTL9__LC_INDEPENDENT_CHIP_PCS_REFCLKREQ_EN__SHIFT 0x11 |
|---|
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|---|
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|---|
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|---|
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| 80475 | #define BIFP2_0_PCIE_LC_CNTL9__LC_LOOPBACK_WAIT_FOR_ALL_ACTIVE_LANES_MASK 0x00000002L |
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| 80477 | #define BIFP2_0_PCIE_LC_CNTL9__LC_LOOPBACK_EQ_ARC_EN_MASK 0x00000008L |
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| 80478 | #define BIFP2_0_PCIE_LC_CNTL9__LC_LOOPBACK_EQ_TRANSMIT_MOD_COMP_PATTERN_EN_MASK 0x00000010L |
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| 80479 | #define BIFP2_0_PCIE_LC_CNTL9__LC_ENFORCE_SINGLE_L1_SUBSTATE_CLK_PDWN_ASSERTION_EN_MASK 0x00000020L |
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| 80480 | #define BIFP2_0_PCIE_LC_CNTL9__LC_EXT_ASPM_L12_COMMONMODE_COUNT_METHOD_MASK 0x00000040L |
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| 80481 | #define BIFP2_0_PCIE_LC_CNTL9__LC_ALT_RX_EQ_IN_PROGRESS_EN_MASK 0x00000080L |
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| 80482 | #define BIFP2_0_PCIE_LC_CNTL9__LC_USE_LONG_SERIAL_QUICKSIM_TIMEOUTS_MASK 0x00000100L |
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| 80483 | #define BIFP2_0_PCIE_LC_CNTL9__LC_ALLOW_DLLPS_OTHER_SIDE_REMOVE_SPEED_MASK 0x00000200L |
|---|
| 80484 | #define BIFP2_0_PCIE_LC_CNTL9__LC_DELAY_POLL_COMP_SPD_CHG_AFTER_TXMARGIN_MASK 0x00000400L |
|---|
| 80485 | #define BIFP2_0_PCIE_LC_CNTL9__LC_RESET_SKP_SELECT_16GT_ON_TRAINING_BIT_MASK 0x00000800L |
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| 80487 | #define BIFP2_0_PCIE_LC_CNTL9__LC_REPEAT_RXEQEVAL_AFTER_TIMEOUT_MASK 0x00004000L |
|---|
| 80488 | #define BIFP2_0_PCIE_LC_CNTL9__LC_CPM_IDLE_REFCLKREQ_CHECK_MASK 0x00008000L |
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| 80489 | #define BIFP2_0_PCIE_LC_CNTL9__LC_REFCLK_OFF_NO_RCVR_LANES_MASK 0x00010000L |
|---|
| 80490 | #define BIFP2_0_PCIE_LC_CNTL9__LC_INDEPENDENT_CHIP_PCS_REFCLKREQ_EN_MASK 0x00020000L |
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| 80494 | #define BIFP2_0_PCIE_LC_CNTL9__LC_CLKGATE_WAIT_FOR_REFCLKACK_MASK 0x00200000L |
|---|
| 80495 | #define BIFP2_0_PCIE_LC_CNTL9__LC_DYN_LANES_L1_SS_POWERDOWN_MASK 0x00400000L |
|---|
| 80496 | #define BIFP2_0_PCIE_LC_CNTL9__LC_USE_OLD_PHYSTATUS_FOR_POWERDOWN_INACTIVE_MASK 0x00800000L |
|---|
| 80497 | #define BIFP2_0_PCIE_LC_CNTL9__LC_BLOCK_L0s_FOR_POWERDOWN_CHANGE_MASK 0x01000000L |
|---|
| 80498 | #define BIFP2_0_PCIE_LC_CNTL9__LC_RECOVERY_WAIT_FOR_ASPM_NAK_MASK 0x02000000L |
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| 80499 | #define BIFP2_0_PCIE_LC_CNTL9__LC_WAIT_FOR_NONPAD_LINK_NUM_LANE0_MASK 0x04000000L |
|---|
| 80500 | #define BIFP2_0_PCIE_LC_CNTL9__LC_CLR_LINK_LANE_NUM_ON_NO_TSX_LANE_MASK 0x08000000L |
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| 80501 | #define BIFP2_0_PCIE_LC_CNTL9__LC_USE_NEW_EQ_SYMBOL_6_EN_MASK 0x10000000L |
|---|
| 80502 | #define BIFP2_0_PCIE_LC_CNTL9__LC_DEC_FAILED_SPEED_CHANGE_COUNT_ABORT_BYPASS_TO_HIGH_RATE_MASK 0x20000000L |
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| 80503 | #define BIFP2_0_PCIE_LC_CNTL9__LC_CONFIG_WAIT_FOR_EIEOS_MASK 0x40000000L |
|---|
| 80504 | #define BIFP2_0_PCIE_LC_CNTL9__LC_HOLD_TLP_TO_XMIT_PULSE_IN_L1_MASK 0x80000000L |
|---|
| 80505 | //BIFP2_0_PCIE_LC_FORCE_COEFF2 |
|---|
| 80506 | #define BIFP2_0_PCIE_LC_FORCE_COEFF2__LC_FORCE_COEFF_16GT__SHIFT 0x0 |
|---|
| 80507 | #define BIFP2_0_PCIE_LC_FORCE_COEFF2__LC_FORCE_PRE_CURSOR_16GT__SHIFT 0x1 |
|---|
| 80508 | #define BIFP2_0_PCIE_LC_FORCE_COEFF2__LC_FORCE_CURSOR_16GT__SHIFT 0x7 |
|---|
| 80509 | #define BIFP2_0_PCIE_LC_FORCE_COEFF2__LC_FORCE_POST_CURSOR_16GT__SHIFT 0xd |
|---|
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|---|
| 80511 | #define BIFP2_0_PCIE_LC_FORCE_COEFF2__LC_FORCE_COEFF_16GT_MASK 0x00000001L |
|---|
| 80512 | #define BIFP2_0_PCIE_LC_FORCE_COEFF2__LC_FORCE_PRE_CURSOR_16GT_MASK 0x0000007EL |
|---|
| 80513 | #define BIFP2_0_PCIE_LC_FORCE_COEFF2__LC_FORCE_CURSOR_16GT_MASK 0x00001F80L |
|---|
| 80514 | #define BIFP2_0_PCIE_LC_FORCE_COEFF2__LC_FORCE_POST_CURSOR_16GT_MASK 0x0007E000L |
|---|
| 80515 | #define BIFP2_0_PCIE_LC_FORCE_COEFF2__LC_3X3_COEFF_SEARCH_EN_16GT_MASK 0x00080000L |
|---|
| 80516 | //BIFP2_0_PCIE_LC_FORCE_EQ_REQ_COEFF2 |
|---|
| 80517 | #define BIFP2_0_PCIE_LC_FORCE_EQ_REQ_COEFF2__LC_FORCE_COEFF_IN_EQ_REQ_PHASE_16GT__SHIFT 0x0 |
|---|
| 80518 | #define BIFP2_0_PCIE_LC_FORCE_EQ_REQ_COEFF2__LC_FORCE_PRE_CURSOR_REQ_16GT__SHIFT 0x1 |
|---|
| 80519 | #define BIFP2_0_PCIE_LC_FORCE_EQ_REQ_COEFF2__LC_FORCE_CURSOR_REQ_16GT__SHIFT 0x7 |
|---|
| 80520 | #define BIFP2_0_PCIE_LC_FORCE_EQ_REQ_COEFF2__LC_FORCE_POST_CURSOR_REQ_16GT__SHIFT 0xd |
|---|
| 80521 | #define BIFP2_0_PCIE_LC_FORCE_EQ_REQ_COEFF2__LC_FS_OTHER_END_16GT__SHIFT 0x13 |
|---|
| 80522 | #define BIFP2_0_PCIE_LC_FORCE_EQ_REQ_COEFF2__LC_LF_OTHER_END_16GT__SHIFT 0x19 |
|---|
| 80523 | #define BIFP2_0_PCIE_LC_FORCE_EQ_REQ_COEFF2__LC_FORCE_COEFF_IN_EQ_REQ_PHASE_16GT_MASK 0x00000001L |
|---|
| 80524 | #define BIFP2_0_PCIE_LC_FORCE_EQ_REQ_COEFF2__LC_FORCE_PRE_CURSOR_REQ_16GT_MASK 0x0000007EL |
|---|
| 80525 | #define BIFP2_0_PCIE_LC_FORCE_EQ_REQ_COEFF2__LC_FORCE_CURSOR_REQ_16GT_MASK 0x00001F80L |
|---|
| 80526 | #define BIFP2_0_PCIE_LC_FORCE_EQ_REQ_COEFF2__LC_FORCE_POST_CURSOR_REQ_16GT_MASK 0x0007E000L |
|---|
| 80527 | #define BIFP2_0_PCIE_LC_FORCE_EQ_REQ_COEFF2__LC_FS_OTHER_END_16GT_MASK 0x01F80000L |
|---|
| 80528 | #define BIFP2_0_PCIE_LC_FORCE_EQ_REQ_COEFF2__LC_LF_OTHER_END_16GT_MASK 0x7E000000L |
|---|
| 80529 | //BIFP2_0_PCIE_LC_FINE_GRAIN_CLK_GATE_OVERRIDES |
|---|
| 80530 | #define BIFP2_0_PCIE_LC_FINE_GRAIN_CLK_GATE_OVERRIDES__LC_DISABLE_TRANSMIT_MUX_OUTPUT_GATING__SHIFT 0x0 |
|---|
| 80531 | #define BIFP2_0_PCIE_LC_FINE_GRAIN_CLK_GATE_OVERRIDES__LC_DISABLE_SYMBOL_MUX_OUTPUT_GATING__SHIFT 0x1 |
|---|
| 80532 | #define BIFP2_0_PCIE_LC_FINE_GRAIN_CLK_GATE_OVERRIDES__LC_DISABLE_LC_PKT_GEN_DYN_CLK_GATING__SHIFT 0x2 |
|---|
| 80533 | #define BIFP2_0_PCIE_LC_FINE_GRAIN_CLK_GATE_OVERRIDES__LC_DISABLE_TRANSMIT_MUX_DYN_CLK_GATING__SHIFT 0x3 |
|---|
| 80534 | #define BIFP2_0_PCIE_LC_FINE_GRAIN_CLK_GATE_OVERRIDES__LC_DISABLE_LTSSM_DYN_CLK_GATING__SHIFT 0x4 |
|---|
| 80535 | #define BIFP2_0_PCIE_LC_FINE_GRAIN_CLK_GATE_OVERRIDES__LC_DISABLE_TRANSMIT_MUX_OUTPUT_GATING_MASK 0x00000001L |
|---|
| 80536 | #define BIFP2_0_PCIE_LC_FINE_GRAIN_CLK_GATE_OVERRIDES__LC_DISABLE_SYMBOL_MUX_OUTPUT_GATING_MASK 0x00000002L |
|---|
| 80537 | #define BIFP2_0_PCIE_LC_FINE_GRAIN_CLK_GATE_OVERRIDES__LC_DISABLE_LC_PKT_GEN_DYN_CLK_GATING_MASK 0x00000004L |
|---|
| 80538 | #define BIFP2_0_PCIE_LC_FINE_GRAIN_CLK_GATE_OVERRIDES__LC_DISABLE_TRANSMIT_MUX_DYN_CLK_GATING_MASK 0x00000008L |
|---|
| 80539 | #define BIFP2_0_PCIE_LC_FINE_GRAIN_CLK_GATE_OVERRIDES__LC_DISABLE_LTSSM_DYN_CLK_GATING_MASK 0x00000010L |
|---|
| 80540 | //BIFP2_0_PCIE_LC_CNTL10 |
|---|
| 80541 | #define BIFP2_0_PCIE_LC_CNTL10__LC_DEFAULT_PRESET_OVERRIDE_EN__SHIFT 0x0 |
|---|
| 80542 | #define BIFP2_0_PCIE_LC_CNTL10__LC_DEFAULT_PRESET_OVERRIDE_MODE__SHIFT 0x1 |
|---|
| 80543 | #define BIFP2_0_PCIE_LC_CNTL10__LC_DEFAULT_PRESET_OVERRIDE_PORT__SHIFT 0x2 |
|---|
| 80544 | #define BIFP2_0_PCIE_LC_CNTL10__LC_DEFAULT_PRESET_OVERRIDE_RATE__SHIFT 0x3 |
|---|
| 80545 | #define BIFP2_0_PCIE_LC_CNTL10__LC_DEFAULT_PRESET_OVERRIDE_VALUE__SHIFT 0x5 |
|---|
| 80546 | #define BIFP2_0_PCIE_LC_CNTL10__LC_DEFAULT_PRESET_OVERRIDE_LANE__SHIFT 0x9 |
|---|
| 80547 | #define BIFP2_0_PCIE_LC_CNTL10__LC_USE_PENDING_FOM_SKIP_SECOND_RXEQEVAL__SHIFT 0xd |
|---|
| 80548 | #define BIFP2_0_PCIE_LC_CNTL10__LC_TIEOFF_PORTS_IGNORE_PHYSTATUS__SHIFT 0xf |
|---|
| 80549 | #define BIFP2_0_PCIE_LC_CNTL10__LC_CLEAR_CNTL_SKP_SELECT_DATASTREAM_EXIT__SHIFT 0x10 |
|---|
| 80550 | #define BIFP2_0_PCIE_LC_CNTL10__LC_DEASSERT_REFCLKREQ_IN_L23__SHIFT 0x11 |
|---|
| 80551 | #define BIFP2_0_PCIE_LC_CNTL10__LC_RELEASE_CLKREQ_IN_L23__SHIFT 0x12 |
|---|
| 80552 | #define BIFP2_0_PCIE_LC_CNTL10__LC_RELEASE_CLKREQ_IN_NON_SS_L1__SHIFT 0x13 |
|---|
| 80553 | #define BIFP2_0_PCIE_LC_CNTL10__LC_LINK_DIS_DONT_WAIT_FOR_EIOS__SHIFT 0x16 |
|---|
| 80554 | #define BIFP2_0_PCIE_LC_CNTL10__LC_LSLD_EN__SHIFT 0x17 |
|---|
| 80555 | #define BIFP2_0_PCIE_LC_CNTL10__LC_LSLD_RATE_REQD__SHIFT 0x18 |
|---|
| 80556 | #define BIFP2_0_PCIE_LC_CNTL10__LC_LSLD_MODE__SHIFT 0x1a |
|---|
| 80557 | #define BIFP2_0_PCIE_LC_CNTL10__LC_LSLD_DONE__SHIFT 0x1b |
|---|
| 80558 | #define BIFP2_0_PCIE_LC_CNTL10__LC_LSLD_TLS_ADVERTISED__SHIFT 0x1c |
|---|
| 80559 | #define BIFP2_0_PCIE_LC_CNTL10__LC_LSLD_CURRENT_RATE__SHIFT 0x1e |
|---|
| 80560 | #define BIFP2_0_PCIE_LC_CNTL10__LC_DEFAULT_PRESET_OVERRIDE_EN_MASK 0x00000001L |
|---|
| 80561 | #define BIFP2_0_PCIE_LC_CNTL10__LC_DEFAULT_PRESET_OVERRIDE_MODE_MASK 0x00000002L |
|---|
| 80562 | #define BIFP2_0_PCIE_LC_CNTL10__LC_DEFAULT_PRESET_OVERRIDE_PORT_MASK 0x00000004L |
|---|
| 80563 | #define BIFP2_0_PCIE_LC_CNTL10__LC_DEFAULT_PRESET_OVERRIDE_RATE_MASK 0x00000018L |
|---|
| 80564 | #define BIFP2_0_PCIE_LC_CNTL10__LC_DEFAULT_PRESET_OVERRIDE_VALUE_MASK 0x000001E0L |
|---|
| 80565 | #define BIFP2_0_PCIE_LC_CNTL10__LC_DEFAULT_PRESET_OVERRIDE_LANE_MASK 0x00001E00L |
|---|
| 80566 | #define BIFP2_0_PCIE_LC_CNTL10__LC_USE_PENDING_FOM_SKIP_SECOND_RXEQEVAL_MASK 0x00002000L |
|---|
| 80567 | #define BIFP2_0_PCIE_LC_CNTL10__LC_TIEOFF_PORTS_IGNORE_PHYSTATUS_MASK 0x00008000L |
|---|
| 80568 | #define BIFP2_0_PCIE_LC_CNTL10__LC_CLEAR_CNTL_SKP_SELECT_DATASTREAM_EXIT_MASK 0x00010000L |
|---|
| 80569 | #define BIFP2_0_PCIE_LC_CNTL10__LC_DEASSERT_REFCLKREQ_IN_L23_MASK 0x00020000L |
|---|
| 80570 | #define BIFP2_0_PCIE_LC_CNTL10__LC_RELEASE_CLKREQ_IN_L23_MASK 0x00040000L |
|---|
| 80571 | #define BIFP2_0_PCIE_LC_CNTL10__LC_RELEASE_CLKREQ_IN_NON_SS_L1_MASK 0x00080000L |
|---|
| 80572 | #define BIFP2_0_PCIE_LC_CNTL10__LC_LINK_DIS_DONT_WAIT_FOR_EIOS_MASK 0x00400000L |
|---|
| 80573 | #define BIFP2_0_PCIE_LC_CNTL10__LC_LSLD_EN_MASK 0x00800000L |
|---|
| 80574 | #define BIFP2_0_PCIE_LC_CNTL10__LC_LSLD_RATE_REQD_MASK 0x03000000L |
|---|
| 80575 | #define BIFP2_0_PCIE_LC_CNTL10__LC_LSLD_MODE_MASK 0x04000000L |
|---|
| 80576 | #define BIFP2_0_PCIE_LC_CNTL10__LC_LSLD_DONE_MASK 0x08000000L |
|---|
| 80577 | #define BIFP2_0_PCIE_LC_CNTL10__LC_LSLD_TLS_ADVERTISED_MASK 0x30000000L |
|---|
| 80578 | #define BIFP2_0_PCIE_LC_CNTL10__LC_LSLD_CURRENT_RATE_MASK 0xC0000000L |
|---|
| 80579 | //BIFP2_0_PCIE_LC_SAVE_RESTORE_1 |
|---|
| 80580 | #define BIFP2_0_PCIE_LC_SAVE_RESTORE_1__LC_SAVE_RESTORE_EN__SHIFT 0x0 |
|---|
| 80581 | #define BIFP2_0_PCIE_LC_SAVE_RESTORE_1__LC_SAVE_RESTORE_DIRECTION__SHIFT 0x1 |
|---|
| 80582 | #define BIFP2_0_PCIE_LC_SAVE_RESTORE_1__LC_SAVE_RESTORE_INDEX__SHIFT 0x2 |
|---|
| 80583 | #define BIFP2_0_PCIE_LC_SAVE_RESTORE_1__LC_SAVE_RESTORE_ACKNOWLEDGE__SHIFT 0xa |
|---|
| 80584 | #define BIFP2_0_PCIE_LC_SAVE_RESTORE_1__LC_SAVE_RESTORE_DONE__SHIFT 0xb |
|---|
| 80585 | #define BIFP2_0_PCIE_LC_SAVE_RESTORE_1__LC_SAVE_RESTORE_FAST_RESTORE_EN__SHIFT 0xc |
|---|
| 80586 | #define BIFP2_0_PCIE_LC_SAVE_RESTORE_1__LC_SAVE_RESTORE_EQ_SETTINGS_RESTORED__SHIFT 0xd |
|---|
| 80587 | #define BIFP2_0_PCIE_LC_SAVE_RESTORE_1__LC_SAVE_RESTORE_SPEEDS__SHIFT 0xe |
|---|
| 80588 | #define BIFP2_0_PCIE_LC_SAVE_RESTORE_1__LC_SAVE_RESTORE_DATA_LO__SHIFT 0x10 |
|---|
| 80589 | #define BIFP2_0_PCIE_LC_SAVE_RESTORE_1__LC_SAVE_RESTORE_EN_MASK 0x00000001L |
|---|
| 80590 | #define BIFP2_0_PCIE_LC_SAVE_RESTORE_1__LC_SAVE_RESTORE_DIRECTION_MASK 0x00000002L |
|---|
| 80591 | #define BIFP2_0_PCIE_LC_SAVE_RESTORE_1__LC_SAVE_RESTORE_INDEX_MASK 0x000003FCL |
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| 80632 | #define BIFP2_0_PCIE_LC_CNTL11__LC_NO_EQ_NEEDED_RESERVED_MASK 0x00000400L |
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| 80633 | #define BIFP2_0_PCIE_LC_CNTL11__LC_NO_EQ_NEEDED_RCVD_MASK 0x00000800L |
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| 80634 | #define BIFP2_0_PCIE_LC_CNTL11__LC_NO_EQ_NEEDED_NEGOTIATED_MASK 0x00001000L |
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| 80635 | #define BIFP2_0_PCIE_LC_CNTL11__LC_NO_EQ_NEEDED_FAILURE_MASK 0x00002000L |
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| 80636 | #define BIFP2_0_PCIE_LC_CNTL11__LC_NO_EQ_NEEDED_PRESET_SEL_MASK 0x00004000L |
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| 80639 | #define BIFP2_0_PCIE_LC_CNTL11__LC_DISABLE_TRAINING_BIT_ARCH_IND_MASK 0x00F80000L |
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| 80640 | #define BIFP2_0_PCIE_LC_CNTL11__LC_SET_TRANSMITTER_PRECODE_REQUEST_MASK 0x01000000L |
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| 80641 | #define BIFP2_0_PCIE_LC_CNTL11__LC_TRANSMITTER_PRECODE_REQUEST_RCVD_MASK 0x02000000L |
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| 80642 | #define BIFP2_0_PCIE_LC_CNTL11__LC_TRANSMITTER_PRECODE_ON_MASK 0x04000000L |
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| 80643 | #define BIFP2_0_PCIE_LC_CNTL11__LC_TRANSMITTER_PRECODE_ON_RCVD_MASK 0x08000000L |
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| 80644 | #define BIFP2_0_PCIE_LC_CNTL11__LC_LAST_TRANSMITTER_PRECODE_REQUEST_MASK 0x10000000L |
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| 80645 | #define BIFP2_0_PCIE_LC_CNTL11__LC_CHECK_TS1_EC_ON_EQ_EXIT_MASK 0x20000000L |
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|---|
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| 80653 | #define BIFP2_0_PCIE_LC_CNTL12__LC_DELAY_PHASE1__SHIFT 0x6 |
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| 80655 | #define BIFP2_0_PCIE_LC_CNTL12__LC_USE_LEGACY_RXSB1_SPDCHG_ELECIDLE__SHIFT 0x9 |
|---|
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|---|
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| 80659 | #define BIFP2_0_PCIE_LC_CNTL12__LC_LOOPBACK_TEST_MODE_RCVRDET__SHIFT 0xd |
|---|
| 80660 | #define BIFP2_0_PCIE_LC_CNTL12__LC_LOOPBACK_EQ_LOCK_REVERSAL__SHIFT 0xe |
|---|
| 80661 | #define BIFP2_0_PCIE_LC_CNTL12__LC_LIVE_DESKEW_MASK_EN__SHIFT 0x10 |
|---|
| 80662 | #define BIFP2_0_PCIE_LC_CNTL12__LC_LIVE_DESKEW_8B10B_EN__SHIFT 0x11 |
|---|
| 80663 | #define BIFP2_0_PCIE_LC_CNTL12__LC_SAFE_RECOVER_DATA_UNLOCK__SHIFT 0x12 |
|---|
| 80664 | #define BIFP2_0_PCIE_LC_CNTL12__LC_SAFE_RECOVER_RX_RECOVER__SHIFT 0x13 |
|---|
| 80665 | #define BIFP2_0_PCIE_LC_CNTL12__LC_SAFE_RECOVER_RX_ADAPT__SHIFT 0x14 |
|---|
| 80666 | #define BIFP2_0_PCIE_LC_CNTL12__LC_SAFE_RECOVER_SW_INIT__SHIFT 0x15 |
|---|
| 80667 | #define BIFP2_0_PCIE_LC_CNTL12__LC_SAFE_RECOVER_SW_EVENT_SEL__SHIFT 0x16 |
|---|
| 80668 | #define BIFP2_0_PCIE_LC_CNTL12__LC_DEFER_SKIP_INTERVAL_MODE__SHIFT 0x18 |
|---|
| 80669 | #define BIFP2_0_PCIE_LC_CNTL12__LC_RECOVERY_EQ_WAIT_FOR_PIPE_STOPPED__SHIFT 0x19 |
|---|
| 80670 | #define BIFP2_0_PCIE_LC_CNTL12__LC_HOLD_TX_STOP_SENDING_PKTS_REPLAY_RETRAIN__SHIFT 0x1a |
|---|
| 80671 | #define BIFP2_0_PCIE_LC_CNTL12__LC_RESET_TSX_CNT_ON_SAFERECOVER__SHIFT 0x1b |
|---|
| 80672 | #define BIFP2_0_PCIE_LC_CNTL12__LC_DSC_INITIATE_EQUALIZATION_OS_BOUNDARY__SHIFT 0x1c |
|---|
| 80673 | #define BIFP2_0_PCIE_LC_CNTL12__LC_EQ_REQ_PHASE_WAIT_FOR_FINAL_TS1__SHIFT 0x1d |
|---|
| 80674 | #define BIFP2_0_PCIE_LC_CNTL12__LC_RESET_TSX_CNT_ON_RXEQEVAL__SHIFT 0x1e |
|---|
| 80675 | #define BIFP2_0_PCIE_LC_CNTL12__LC_TRACK_RX_WAIT_FOR_TS1__SHIFT 0x1f |
|---|
| 80676 | #define BIFP2_0_PCIE_LC_CNTL12__LC_DELAY_CLEAR_LANE_OFF_AFTER_LOOPBACK_SPD_CHG_MASK 0x00000001L |
|---|
| 80677 | #define BIFP2_0_PCIE_LC_CNTL12__LC_DELAY_CLEAR_LANE_OFF_AFTER_LINKDIS_SPD_CHG_MASK 0x00000002L |
|---|
| 80678 | #define BIFP2_0_PCIE_LC_CNTL12__LC_DETECT_PD_WAIT_FOR_REFCLKACK_OFF_LANES_MASK 0x00000004L |
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| 80679 | #define BIFP2_0_PCIE_LC_CNTL12__LC_DETECT_PD_HOLDTRAINING_WAIT_FOR_LANES_ON_MASK 0x00000008L |
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| 80680 | #define BIFP2_0_PCIE_LC_CNTL12__LC_ENSURE_TURN_OFF_DONE_LINKDIS_MASK 0x00000010L |
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| 80681 | #define BIFP2_0_PCIE_LC_CNTL12__LC_SKIP_LOCALPRESET_OFF_LANES_MASK 0x00000020L |
|---|
| 80682 | #define BIFP2_0_PCIE_LC_CNTL12__LC_DELAY_PHASE1_MASK 0x000000C0L |
|---|
| 80683 | #define BIFP2_0_PCIE_LC_CNTL12__LC_BLOCKALIGN_IN_L1_ENTRY_MASK 0x00000100L |
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| 80684 | #define BIFP2_0_PCIE_LC_CNTL12__LC_USE_LEGACY_RXSB1_SPDCHG_ELECIDLE_MASK 0x00000200L |
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| 80685 | #define BIFP2_0_PCIE_LC_CNTL12__LC_LOCK_REVERSAL_EARLY_CONFIG_COMPLETE_MASK 0x00000400L |
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| 80689 | #define BIFP2_0_PCIE_LC_CNTL12__LC_LOOPBACK_EQ_LOCK_REVERSAL_MASK 0x00004000L |
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| 80690 | #define BIFP2_0_PCIE_LC_CNTL12__LC_LIVE_DESKEW_MASK_EN_MASK 0x00010000L |
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| 80691 | #define BIFP2_0_PCIE_LC_CNTL12__LC_LIVE_DESKEW_8B10B_EN_MASK 0x00020000L |
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| 80692 | #define BIFP2_0_PCIE_LC_CNTL12__LC_SAFE_RECOVER_DATA_UNLOCK_MASK 0x00040000L |
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| 80693 | #define BIFP2_0_PCIE_LC_CNTL12__LC_SAFE_RECOVER_RX_RECOVER_MASK 0x00080000L |
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| 80694 | #define BIFP2_0_PCIE_LC_CNTL12__LC_SAFE_RECOVER_RX_ADAPT_MASK 0x00100000L |
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| 80695 | #define BIFP2_0_PCIE_LC_CNTL12__LC_SAFE_RECOVER_SW_INIT_MASK 0x00200000L |
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| 80697 | #define BIFP2_0_PCIE_LC_CNTL12__LC_DEFER_SKIP_INTERVAL_MODE_MASK 0x01000000L |
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| 80698 | #define BIFP2_0_PCIE_LC_CNTL12__LC_RECOVERY_EQ_WAIT_FOR_PIPE_STOPPED_MASK 0x02000000L |
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| 80699 | #define BIFP2_0_PCIE_LC_CNTL12__LC_HOLD_TX_STOP_SENDING_PKTS_REPLAY_RETRAIN_MASK 0x04000000L |
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| 80700 | #define BIFP2_0_PCIE_LC_CNTL12__LC_RESET_TSX_CNT_ON_SAFERECOVER_MASK 0x08000000L |
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| 80701 | #define BIFP2_0_PCIE_LC_CNTL12__LC_DSC_INITIATE_EQUALIZATION_OS_BOUNDARY_MASK 0x10000000L |
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| 80702 | #define BIFP2_0_PCIE_LC_CNTL12__LC_EQ_REQ_PHASE_WAIT_FOR_FINAL_TS1_MASK 0x20000000L |
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| 80703 | #define BIFP2_0_PCIE_LC_CNTL12__LC_RESET_TSX_CNT_ON_RXEQEVAL_MASK 0x40000000L |
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| 80704 | #define BIFP2_0_PCIE_LC_CNTL12__LC_TRACK_RX_WAIT_FOR_TS1_MASK 0x80000000L |
|---|
| 80705 | //BIFP2_0_PCIE_LC_SPEED_CNTL2 |
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| 80706 | #define BIFP2_0_PCIE_LC_SPEED_CNTL2__LC_FORCE_EN_SW_SPEED_CHANGE__SHIFT 0x0 |
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| 80707 | #define BIFP2_0_PCIE_LC_SPEED_CNTL2__LC_FORCE_DIS_SW_SPEED_CHANGE__SHIFT 0x1 |
|---|
| 80708 | #define BIFP2_0_PCIE_LC_SPEED_CNTL2__LC_FORCE_EN_HW_SPEED_CHANGE__SHIFT 0x2 |
|---|
| 80709 | #define BIFP2_0_PCIE_LC_SPEED_CNTL2__LC_FORCE_DIS_HW_SPEED_CHANGE__SHIFT 0x3 |
|---|
| 80710 | #define BIFP2_0_PCIE_LC_SPEED_CNTL2__LC_INIT_SPEED_NEG_IN_L0s_EN__SHIFT 0x4 |
|---|
| 80711 | #define BIFP2_0_PCIE_LC_SPEED_CNTL2__LC_INIT_SPEED_NEG_IN_L1_EN__SHIFT 0x5 |
|---|
| 80712 | #define BIFP2_0_PCIE_LC_SPEED_CNTL2__LC_INITIATE_LINK_SPEED_CHANGE__SHIFT 0x6 |
|---|
| 80713 | #define BIFP2_0_PCIE_LC_SPEED_CNTL2__LC_SPEED_CHANGE_STATUS__SHIFT 0x7 |
|---|
| 80714 | #define BIFP2_0_PCIE_LC_SPEED_CNTL2__LC_SPEED_CHANGE_ATTEMPTS_ALLOWED__SHIFT 0x8 |
|---|
| 80715 | #define BIFP2_0_PCIE_LC_SPEED_CNTL2__LC_SPEED_CHANGE_ATTEMPT_FAILED__SHIFT 0xa |
|---|
| 80716 | #define BIFP2_0_PCIE_LC_SPEED_CNTL2__LC_CLR_FAILED_SPD_CHANGE_CNT__SHIFT 0xb |
|---|
| 80717 | #define BIFP2_0_PCIE_LC_SPEED_CNTL2__LC_MULT_UPSTREAM_AUTO_SPD_CHNG_EN__SHIFT 0xc |
|---|
| 80718 | #define BIFP2_0_PCIE_LC_SPEED_CNTL2__LC_DONT_CLR_TARGET_SPD_CHANGE_STATUS__SHIFT 0xd |
|---|
| 80719 | #define BIFP2_0_PCIE_LC_SPEED_CNTL2__LC_1_OR_MORE_TS2_SPEED_ARC_EN__SHIFT 0xe |
|---|
| 80720 | #define BIFP2_0_PCIE_LC_SPEED_CNTL2__LC_ABORT_AUTO_EQ_AFTER_FAILED_EQ__SHIFT 0xf |
|---|
| 80721 | #define BIFP2_0_PCIE_LC_SPEED_CNTL2__LC_ENFORCE_CORRECT_SPEED_FOR_EQ__SHIFT 0x10 |
|---|
| 80722 | #define BIFP2_0_PCIE_LC_SPEED_CNTL2__LC_ENFORCE_SOFTWARE_PERFORM_EQ__SHIFT 0x11 |
|---|
| 80723 | #define BIFP2_0_PCIE_LC_SPEED_CNTL2__LC_SEND_EQ_TS2_IF_OTHER_SIDE_EVER_ADVERTISED_SPEED__SHIFT 0x12 |
|---|
| 80724 | #define BIFP2_0_PCIE_LC_SPEED_CNTL2__LC_ENFORCE_SINGLE_EQ_PER_RECOVERY__SHIFT 0x13 |
|---|
| 80725 | #define BIFP2_0_PCIE_LC_SPEED_CNTL2__LC_USE_LEGACY_CLEAR_DELAY_DLLPs__SHIFT 0x14 |
|---|
| 80726 | #define BIFP2_0_PCIE_LC_SPEED_CNTL2__LC_DEFER_RETRAIN_LINK_UNTIL_EXIT_RECOVERY__SHIFT 0x15 |
|---|
| 80727 | #define BIFP2_0_PCIE_LC_SPEED_CNTL2__LC_ABORT_AUTO_EQ_ON_FAIL_SPEED_CHANGE_LIMIT__SHIFT 0x16 |
|---|
| 80728 | #define BIFP2_0_PCIE_LC_SPEED_CNTL2__LC_DEFER_PRIVATE_SPEED_CHANGE_UNTIL_EXIT_RECOVERY__SHIFT 0x17 |
|---|
| 80729 | #define BIFP2_0_PCIE_LC_SPEED_CNTL2__LC_DONT_UPDATE_GEN_SUPPORT_MID_RECOVERY__SHIFT 0x19 |
|---|
| 80730 | #define BIFP2_0_PCIE_LC_SPEED_CNTL2__LC_ALLOW_SET_INITIATE_SPEED_CHANGE_IN_RECOVERY_LOCK__SHIFT 0x1a |
|---|
| 80731 | #define BIFP2_0_PCIE_LC_SPEED_CNTL2__LC_FORCE_EN_SW_SPEED_CHANGE_MASK 0x00000001L |
|---|
| 80732 | #define BIFP2_0_PCIE_LC_SPEED_CNTL2__LC_FORCE_DIS_SW_SPEED_CHANGE_MASK 0x00000002L |
|---|
| 80733 | #define BIFP2_0_PCIE_LC_SPEED_CNTL2__LC_FORCE_EN_HW_SPEED_CHANGE_MASK 0x00000004L |
|---|
| 80734 | #define BIFP2_0_PCIE_LC_SPEED_CNTL2__LC_FORCE_DIS_HW_SPEED_CHANGE_MASK 0x00000008L |
|---|
| 80735 | #define BIFP2_0_PCIE_LC_SPEED_CNTL2__LC_INIT_SPEED_NEG_IN_L0s_EN_MASK 0x00000010L |
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| 80736 | #define BIFP2_0_PCIE_LC_SPEED_CNTL2__LC_INIT_SPEED_NEG_IN_L1_EN_MASK 0x00000020L |
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| 80737 | #define BIFP2_0_PCIE_LC_SPEED_CNTL2__LC_INITIATE_LINK_SPEED_CHANGE_MASK 0x00000040L |
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| 80738 | #define BIFP2_0_PCIE_LC_SPEED_CNTL2__LC_SPEED_CHANGE_STATUS_MASK 0x00000080L |
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| 80739 | #define BIFP2_0_PCIE_LC_SPEED_CNTL2__LC_SPEED_CHANGE_ATTEMPTS_ALLOWED_MASK 0x00000300L |
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| 80743 | #define BIFP2_0_PCIE_LC_SPEED_CNTL2__LC_DONT_CLR_TARGET_SPD_CHANGE_STATUS_MASK 0x00002000L |
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| 80744 | #define BIFP2_0_PCIE_LC_SPEED_CNTL2__LC_1_OR_MORE_TS2_SPEED_ARC_EN_MASK 0x00004000L |
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| 80749 | #define BIFP2_0_PCIE_LC_SPEED_CNTL2__LC_ENFORCE_SINGLE_EQ_PER_RECOVERY_MASK 0x00080000L |
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| 80750 | #define BIFP2_0_PCIE_LC_SPEED_CNTL2__LC_USE_LEGACY_CLEAR_DELAY_DLLPs_MASK 0x00100000L |
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| 80751 | #define BIFP2_0_PCIE_LC_SPEED_CNTL2__LC_DEFER_RETRAIN_LINK_UNTIL_EXIT_RECOVERY_MASK 0x00200000L |
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| 80752 | #define BIFP2_0_PCIE_LC_SPEED_CNTL2__LC_ABORT_AUTO_EQ_ON_FAIL_SPEED_CHANGE_LIMIT_MASK 0x00400000L |
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| 80753 | #define BIFP2_0_PCIE_LC_SPEED_CNTL2__LC_DEFER_PRIVATE_SPEED_CHANGE_UNTIL_EXIT_RECOVERY_MASK 0x01800000L |
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| 80754 | #define BIFP2_0_PCIE_LC_SPEED_CNTL2__LC_DONT_UPDATE_GEN_SUPPORT_MID_RECOVERY_MASK 0x02000000L |
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| 80755 | #define BIFP2_0_PCIE_LC_SPEED_CNTL2__LC_ALLOW_SET_INITIATE_SPEED_CHANGE_IN_RECOVERY_LOCK_MASK 0x04000000L |
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| 80762 | #define BIFP2_0_PCIE_LC_FORCE_COEFF3__LC_FORCE_COEFF_32GT_MASK 0x00000001L |
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| 80763 | #define BIFP2_0_PCIE_LC_FORCE_COEFF3__LC_FORCE_PRE_CURSOR_32GT_MASK 0x0000007EL |
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| 80764 | #define BIFP2_0_PCIE_LC_FORCE_COEFF3__LC_FORCE_CURSOR_32GT_MASK 0x00001F80L |
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| 80765 | #define BIFP2_0_PCIE_LC_FORCE_COEFF3__LC_FORCE_POST_CURSOR_32GT_MASK 0x0007E000L |
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| 80766 | #define BIFP2_0_PCIE_LC_FORCE_COEFF3__LC_3X3_COEFF_SEARCH_EN_32GT_MASK 0x00080000L |
|---|
| 80767 | //BIFP2_0_PCIE_LC_FORCE_EQ_REQ_COEFF3 |
|---|
| 80768 | #define BIFP2_0_PCIE_LC_FORCE_EQ_REQ_COEFF3__LC_FORCE_COEFF_IN_EQ_REQ_PHASE_32GT__SHIFT 0x0 |
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| 80769 | #define BIFP2_0_PCIE_LC_FORCE_EQ_REQ_COEFF3__LC_FORCE_PRE_CURSOR_REQ_32GT__SHIFT 0x1 |
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| 80770 | #define BIFP2_0_PCIE_LC_FORCE_EQ_REQ_COEFF3__LC_FORCE_CURSOR_REQ_32GT__SHIFT 0x7 |
|---|
| 80771 | #define BIFP2_0_PCIE_LC_FORCE_EQ_REQ_COEFF3__LC_FORCE_POST_CURSOR_REQ_32GT__SHIFT 0xd |
|---|
| 80772 | #define BIFP2_0_PCIE_LC_FORCE_EQ_REQ_COEFF3__LC_FS_OTHER_END_32GT__SHIFT 0x13 |
|---|
| 80773 | #define BIFP2_0_PCIE_LC_FORCE_EQ_REQ_COEFF3__LC_LF_OTHER_END_32GT__SHIFT 0x19 |
|---|
| 80774 | #define BIFP2_0_PCIE_LC_FORCE_EQ_REQ_COEFF3__LC_FORCE_COEFF_IN_EQ_REQ_PHASE_32GT_MASK 0x00000001L |
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| 80775 | #define BIFP2_0_PCIE_LC_FORCE_EQ_REQ_COEFF3__LC_FORCE_PRE_CURSOR_REQ_32GT_MASK 0x0000007EL |
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| 80776 | #define BIFP2_0_PCIE_LC_FORCE_EQ_REQ_COEFF3__LC_FORCE_CURSOR_REQ_32GT_MASK 0x00001F80L |
|---|
| 80777 | #define BIFP2_0_PCIE_LC_FORCE_EQ_REQ_COEFF3__LC_FORCE_POST_CURSOR_REQ_32GT_MASK 0x0007E000L |
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| 80778 | #define BIFP2_0_PCIE_LC_FORCE_EQ_REQ_COEFF3__LC_FS_OTHER_END_32GT_MASK 0x01F80000L |
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| 80779 | #define BIFP2_0_PCIE_LC_FORCE_EQ_REQ_COEFF3__LC_LF_OTHER_END_32GT_MASK 0x7E000000L |
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| 80780 | //BIFP2_0_PCIE_TX_SEQ |
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| 80781 | #define BIFP2_0_PCIE_TX_SEQ__TX_NEXT_TRANSMIT_SEQ__SHIFT 0x0 |
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| 80783 | #define BIFP2_0_PCIE_TX_SEQ__TX_NEXT_TRANSMIT_SEQ_MASK 0x00000FFFL |
|---|
| 80784 | #define BIFP2_0_PCIE_TX_SEQ__TX_ACKD_SEQ_MASK 0x0FFF0000L |
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| 80785 | //BIFP2_0_PCIE_TX_REPLAY |
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| 80786 | #define BIFP2_0_PCIE_TX_REPLAY__TX_REPLAY_NUM__SHIFT 0x0 |
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| 80788 | #define BIFP2_0_PCIE_TX_REPLAY__TX_REPLAY_STALL__SHIFT 0xa |
|---|
| 80789 | #define BIFP2_0_PCIE_TX_REPLAY__TX_REPLAY_DISABLE__SHIFT 0xb |
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|---|
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|---|
| 80792 | #define BIFP2_0_PCIE_TX_REPLAY__TX_REPLAY_TIMER_DIS__SHIFT 0xe |
|---|
| 80793 | #define BIFP2_0_PCIE_TX_REPLAY__TX_REPLAY_TIMER_OVERWRITE__SHIFT 0xf |
|---|
| 80794 | #define BIFP2_0_PCIE_TX_REPLAY__TX_REPLAY_TIMER__SHIFT 0x10 |
|---|
| 80795 | #define BIFP2_0_PCIE_TX_REPLAY__TX_REPLAY_NUM_MASK 0x0000001FL |
|---|
| 80796 | #define BIFP2_0_PCIE_TX_REPLAY__TX_REPLAY_ROLLOVER_EN_MASK 0x00000020L |
|---|
| 80797 | #define BIFP2_0_PCIE_TX_REPLAY__TX_REPLAY_STALL_MASK 0x00000400L |
|---|
| 80798 | #define BIFP2_0_PCIE_TX_REPLAY__TX_REPLAY_DISABLE_MASK 0x00000800L |
|---|
| 80799 | #define BIFP2_0_PCIE_TX_REPLAY__TX_REPLAY_ALL_MASK 0x00001000L |
|---|
| 80800 | #define BIFP2_0_PCIE_TX_REPLAY__TX_REPLAY_FORCE_WRSCH_ACK_MASK 0x00002000L |
|---|
| 80801 | #define BIFP2_0_PCIE_TX_REPLAY__TX_REPLAY_TIMER_DIS_MASK 0x00004000L |
|---|
| 80802 | #define BIFP2_0_PCIE_TX_REPLAY__TX_REPLAY_TIMER_OVERWRITE_MASK 0x00008000L |
|---|
| 80803 | #define BIFP2_0_PCIE_TX_REPLAY__TX_REPLAY_TIMER_MASK 0xFFFF0000L |
|---|
| 80804 | //BIFP2_0_PCIE_TX_ACK_LATENCY_LIMIT |
|---|
| 80805 | #define BIFP2_0_PCIE_TX_ACK_LATENCY_LIMIT__TX_ACK_LATENCY_LIMIT__SHIFT 0x0 |
|---|
| 80806 | #define BIFP2_0_PCIE_TX_ACK_LATENCY_LIMIT__TX_ACK_LATENCY_LIMIT_OVERWRITE__SHIFT 0xc |
|---|
| 80807 | #define BIFP2_0_PCIE_TX_ACK_LATENCY_LIMIT__TX_ACK_FC_ARB_ENABLE__SHIFT 0xd |
|---|
| 80808 | #define BIFP2_0_PCIE_TX_ACK_LATENCY_LIMIT__TX_ACK_LATENCY_SCALE__SHIFT 0x14 |
|---|
| 80809 | #define BIFP2_0_PCIE_TX_ACK_LATENCY_LIMIT__TX_ACK_LATENCY_ADJUSTMENT__SHIFT 0x18 |
|---|
| 80810 | #define BIFP2_0_PCIE_TX_ACK_LATENCY_LIMIT__TX_ACK_LATENCY_LIMIT_MASK 0x00000FFFL |
|---|
| 80811 | #define BIFP2_0_PCIE_TX_ACK_LATENCY_LIMIT__TX_ACK_LATENCY_LIMIT_OVERWRITE_MASK 0x00001000L |
|---|
| 80812 | #define BIFP2_0_PCIE_TX_ACK_LATENCY_LIMIT__TX_ACK_FC_ARB_ENABLE_MASK 0x00002000L |
|---|
| 80813 | #define BIFP2_0_PCIE_TX_ACK_LATENCY_LIMIT__TX_ACK_LATENCY_SCALE_MASK 0x00F00000L |
|---|
| 80814 | #define BIFP2_0_PCIE_TX_ACK_LATENCY_LIMIT__TX_ACK_LATENCY_ADJUSTMENT_MASK 0xFF000000L |
|---|
| 80815 | //BIFP2_0_PCIE_TX_CREDITS_FCU_THRESHOLD |
|---|
| 80816 | #define BIFP2_0_PCIE_TX_CREDITS_FCU_THRESHOLD__TX_FCU_THRESHOLD_P_VC0__SHIFT 0x0 |
|---|
| 80817 | #define BIFP2_0_PCIE_TX_CREDITS_FCU_THRESHOLD__TX_FCU_THRESHOLD_NP_VC0__SHIFT 0x4 |
|---|
| 80818 | #define BIFP2_0_PCIE_TX_CREDITS_FCU_THRESHOLD__TX_FCU_THRESHOLD_CPL_VC0__SHIFT 0x8 |
|---|
| 80819 | #define BIFP2_0_PCIE_TX_CREDITS_FCU_THRESHOLD__TX_FCU_THRESHOLD_P_VC1__SHIFT 0x10 |
|---|
| 80820 | #define BIFP2_0_PCIE_TX_CREDITS_FCU_THRESHOLD__TX_FCU_THRESHOLD_NP_VC1__SHIFT 0x14 |
|---|
| 80821 | #define BIFP2_0_PCIE_TX_CREDITS_FCU_THRESHOLD__TX_FCU_THRESHOLD_CPL_VC1__SHIFT 0x18 |
|---|
| 80822 | #define BIFP2_0_PCIE_TX_CREDITS_FCU_THRESHOLD__TX_FCU_THRESHOLD_P_VC0_MASK 0x00000007L |
|---|
| 80823 | #define BIFP2_0_PCIE_TX_CREDITS_FCU_THRESHOLD__TX_FCU_THRESHOLD_NP_VC0_MASK 0x00000070L |
|---|
| 80824 | #define BIFP2_0_PCIE_TX_CREDITS_FCU_THRESHOLD__TX_FCU_THRESHOLD_CPL_VC0_MASK 0x00000700L |
|---|
| 80825 | #define BIFP2_0_PCIE_TX_CREDITS_FCU_THRESHOLD__TX_FCU_THRESHOLD_P_VC1_MASK 0x00070000L |
|---|
| 80826 | #define BIFP2_0_PCIE_TX_CREDITS_FCU_THRESHOLD__TX_FCU_THRESHOLD_NP_VC1_MASK 0x00700000L |
|---|
| 80827 | #define BIFP2_0_PCIE_TX_CREDITS_FCU_THRESHOLD__TX_FCU_THRESHOLD_CPL_VC1_MASK 0x07000000L |
|---|
| 80828 | //BIFP2_0_PCIE_TX_VENDOR_SPECIFIC |
|---|
| 80829 | #define BIFP2_0_PCIE_TX_VENDOR_SPECIFIC__TX_VENDOR_DATA__SHIFT 0x0 |
|---|
| 80830 | #define BIFP2_0_PCIE_TX_VENDOR_SPECIFIC__TX_VENDOR_SEND__SHIFT 0x18 |
|---|
| 80831 | #define BIFP2_0_PCIE_TX_VENDOR_SPECIFIC__TX_VENDOR_DATA_MASK 0x00FFFFFFL |
|---|
| 80832 | #define BIFP2_0_PCIE_TX_VENDOR_SPECIFIC__TX_VENDOR_SEND_MASK 0x01000000L |
|---|
| 80833 | //BIFP2_0_PCIE_TX_NOP_DLLP |
|---|
| 80834 | #define BIFP2_0_PCIE_TX_NOP_DLLP__TX_NOP_DATA__SHIFT 0x0 |
|---|
| 80835 | #define BIFP2_0_PCIE_TX_NOP_DLLP__TX_NOP_SEND__SHIFT 0x18 |
|---|
| 80836 | #define BIFP2_0_PCIE_TX_NOP_DLLP__TX_NOP_DATA_MASK 0x00FFFFFFL |
|---|
| 80837 | #define BIFP2_0_PCIE_TX_NOP_DLLP__TX_NOP_SEND_MASK 0x01000000L |
|---|
| 80838 | //BIFP2_0_PCIE_TX_REQUEST_NUM_CNTL |
|---|
| 80839 | #define BIFP2_0_PCIE_TX_REQUEST_NUM_CNTL__TX_NUM_OUTSTANDING_NP__SHIFT 0x18 |
|---|
| 80840 | #define BIFP2_0_PCIE_TX_REQUEST_NUM_CNTL__TX_NUM_OUTSTANDING_NP_VC1_EN__SHIFT 0x1e |
|---|
| 80841 | #define BIFP2_0_PCIE_TX_REQUEST_NUM_CNTL__TX_NUM_OUTSTANDING_NP_EN__SHIFT 0x1f |
|---|
| 80842 | #define BIFP2_0_PCIE_TX_REQUEST_NUM_CNTL__TX_NUM_OUTSTANDING_NP_MASK 0x3F000000L |
|---|
| 80843 | #define BIFP2_0_PCIE_TX_REQUEST_NUM_CNTL__TX_NUM_OUTSTANDING_NP_VC1_EN_MASK 0x40000000L |
|---|
| 80844 | #define BIFP2_0_PCIE_TX_REQUEST_NUM_CNTL__TX_NUM_OUTSTANDING_NP_EN_MASK 0x80000000L |
|---|
| 80845 | //BIFP2_0_PCIE_TX_CREDITS_ADVT_P |
|---|
| 80846 | #define BIFP2_0_PCIE_TX_CREDITS_ADVT_P__TX_CREDITS_ADVT_PD__SHIFT 0x0 |
|---|
| 80847 | #define BIFP2_0_PCIE_TX_CREDITS_ADVT_P__TX_CREDITS_ADVT_PH__SHIFT 0x10 |
|---|
| 80848 | #define BIFP2_0_PCIE_TX_CREDITS_ADVT_P__TX_CREDITS_ADVT_PD_MASK 0x00003FFFL |
|---|
| 80849 | #define BIFP2_0_PCIE_TX_CREDITS_ADVT_P__TX_CREDITS_ADVT_PH_MASK 0x03FF0000L |
|---|
| 80850 | //BIFP2_0_PCIE_TX_CREDITS_ADVT_NP |
|---|
| 80851 | #define BIFP2_0_PCIE_TX_CREDITS_ADVT_NP__TX_CREDITS_ADVT_NPD__SHIFT 0x0 |
|---|
| 80852 | #define BIFP2_0_PCIE_TX_CREDITS_ADVT_NP__TX_CREDITS_ADVT_NPH__SHIFT 0x10 |
|---|
| 80853 | #define BIFP2_0_PCIE_TX_CREDITS_ADVT_NP__TX_CREDITS_ADVT_NPD_MASK 0x00003FFFL |
|---|
| 80854 | #define BIFP2_0_PCIE_TX_CREDITS_ADVT_NP__TX_CREDITS_ADVT_NPH_MASK 0x03FF0000L |
|---|
| 80855 | //BIFP2_0_PCIE_TX_CREDITS_ADVT_CPL |
|---|
| 80856 | #define BIFP2_0_PCIE_TX_CREDITS_ADVT_CPL__TX_CREDITS_ADVT_CPLD__SHIFT 0x0 |
|---|
| 80857 | #define BIFP2_0_PCIE_TX_CREDITS_ADVT_CPL__TX_CREDITS_ADVT_CPLH__SHIFT 0x10 |
|---|
| 80858 | #define BIFP2_0_PCIE_TX_CREDITS_ADVT_CPL__TX_CREDITS_ADVT_CPLD_MASK 0x00003FFFL |
|---|
| 80859 | #define BIFP2_0_PCIE_TX_CREDITS_ADVT_CPL__TX_CREDITS_ADVT_CPLH_MASK 0x03FF0000L |
|---|
| 80860 | //BIFP2_0_PCIE_TX_CREDITS_INIT_P |
|---|
| 80861 | #define BIFP2_0_PCIE_TX_CREDITS_INIT_P__TX_CREDITS_INIT_PD__SHIFT 0x0 |
|---|
| 80862 | #define BIFP2_0_PCIE_TX_CREDITS_INIT_P__TX_CREDITS_INIT_PH__SHIFT 0x10 |
|---|
| 80863 | #define BIFP2_0_PCIE_TX_CREDITS_INIT_P__TX_CREDITS_INIT_PD_MASK 0x00000FFFL |
|---|
| 80864 | #define BIFP2_0_PCIE_TX_CREDITS_INIT_P__TX_CREDITS_INIT_PH_MASK 0x00FF0000L |
|---|
| 80865 | //BIFP2_0_PCIE_TX_CREDITS_INIT_NP |
|---|
| 80866 | #define BIFP2_0_PCIE_TX_CREDITS_INIT_NP__TX_CREDITS_INIT_NPD__SHIFT 0x0 |
|---|
| 80867 | #define BIFP2_0_PCIE_TX_CREDITS_INIT_NP__TX_CREDITS_INIT_NPH__SHIFT 0x10 |
|---|
| 80868 | #define BIFP2_0_PCIE_TX_CREDITS_INIT_NP__TX_CREDITS_INIT_NPD_MASK 0x00000FFFL |
|---|
| 80869 | #define BIFP2_0_PCIE_TX_CREDITS_INIT_NP__TX_CREDITS_INIT_NPH_MASK 0x00FF0000L |
|---|
| 80870 | //BIFP2_0_PCIE_TX_CREDITS_INIT_CPL |
|---|
| 80871 | #define BIFP2_0_PCIE_TX_CREDITS_INIT_CPL__TX_CREDITS_INIT_CPLD__SHIFT 0x0 |
|---|
| 80872 | #define BIFP2_0_PCIE_TX_CREDITS_INIT_CPL__TX_CREDITS_INIT_CPLH__SHIFT 0x10 |
|---|
| 80873 | #define BIFP2_0_PCIE_TX_CREDITS_INIT_CPL__TX_CREDITS_INIT_CPLD_MASK 0x00000FFFL |
|---|
| 80874 | #define BIFP2_0_PCIE_TX_CREDITS_INIT_CPL__TX_CREDITS_INIT_CPLH_MASK 0x00FF0000L |
|---|
| 80875 | //BIFP2_0_PCIE_TX_CREDITS_STATUS |
|---|
| 80876 | #define BIFP2_0_PCIE_TX_CREDITS_STATUS__TX_CREDITS_ERR_PD__SHIFT 0x0 |
|---|
| 80877 | #define BIFP2_0_PCIE_TX_CREDITS_STATUS__TX_CREDITS_ERR_PH__SHIFT 0x1 |
|---|
| 80878 | #define BIFP2_0_PCIE_TX_CREDITS_STATUS__TX_CREDITS_ERR_NPD__SHIFT 0x2 |
|---|
| 80879 | #define BIFP2_0_PCIE_TX_CREDITS_STATUS__TX_CREDITS_ERR_NPH__SHIFT 0x3 |
|---|
| 80880 | #define BIFP2_0_PCIE_TX_CREDITS_STATUS__TX_CREDITS_ERR_CPLD__SHIFT 0x4 |
|---|
| 80881 | #define BIFP2_0_PCIE_TX_CREDITS_STATUS__TX_CREDITS_ERR_CPLH__SHIFT 0x5 |
|---|
| 80882 | #define BIFP2_0_PCIE_TX_CREDITS_STATUS__TX_CREDITS_CUR_STATUS_PD__SHIFT 0x10 |
|---|
| 80883 | #define BIFP2_0_PCIE_TX_CREDITS_STATUS__TX_CREDITS_CUR_STATUS_PH__SHIFT 0x11 |
|---|
| 80884 | #define BIFP2_0_PCIE_TX_CREDITS_STATUS__TX_CREDITS_CUR_STATUS_NPD__SHIFT 0x12 |
|---|
| 80885 | #define BIFP2_0_PCIE_TX_CREDITS_STATUS__TX_CREDITS_CUR_STATUS_NPH__SHIFT 0x13 |
|---|
| 80886 | #define BIFP2_0_PCIE_TX_CREDITS_STATUS__TX_CREDITS_CUR_STATUS_CPLD__SHIFT 0x14 |
|---|
| 80887 | #define BIFP2_0_PCIE_TX_CREDITS_STATUS__TX_CREDITS_CUR_STATUS_CPLH__SHIFT 0x15 |
|---|
| 80888 | #define BIFP2_0_PCIE_TX_CREDITS_STATUS__TX_CREDITS_ERR_PD_MASK 0x00000001L |
|---|
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| 80963 | #define BIFP3_0_PCIEP_PORT_CNTL__CI_MAX_CPL_PAYLOAD_SIZE_MODE_MASK 0x0C000000L |
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|---|
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| 80974 | #define BIFP3_0_PCIE_TX_REQUESTER_ID__TX_SWUS_REQUESTER_ID_FUNCTION_MASK 0x00070000L |
|---|
| 80975 | #define BIFP3_0_PCIE_TX_REQUESTER_ID__TX_SWUS_REQUESTER_ID_DEVICE_MASK 0x00F80000L |
|---|
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|---|
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| 80978 | #define BIFP3_0_PCIE_P_PORT_LANE_STATUS__PORT_LANE_REVERSAL__SHIFT 0x0 |
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|---|
| 80980 | #define BIFP3_0_PCIE_P_PORT_LANE_STATUS__PORT_LANE_REVERSAL_MASK 0x00000001L |
|---|
| 80981 | #define BIFP3_0_PCIE_P_PORT_LANE_STATUS__PHY_LINK_WIDTH_MASK 0x0000007EL |
|---|
| 80982 | //BIFP3_0_PCIE_ERR_CNTL |
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|---|
| 80987 | #define BIFP3_0_PCIE_ERR_CNTL__RX_GENERATE_POIS_TLP__SHIFT 0x6 |
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| 80988 | #define BIFP3_0_PCIE_ERR_CNTL__RX_GENERATE_ECRC_ERR__SHIFT 0x7 |
|---|
| 80989 | #define BIFP3_0_PCIE_ERR_CNTL__AER_HDR_LOG_TIMEOUT__SHIFT 0x8 |
|---|
| 80990 | #define BIFP3_0_PCIE_ERR_CNTL__AER_HDR_LOG_F0_TIMER_EXPIRED__SHIFT 0xb |
|---|
| 80991 | #define BIFP3_0_PCIE_ERR_CNTL__CI_P_SLV_BUF_RD_HALT_STATUS__SHIFT 0xe |
|---|
| 80992 | #define BIFP3_0_PCIE_ERR_CNTL__CI_NP_SLV_BUF_RD_HALT_STATUS__SHIFT 0xf |
|---|
| 80993 | #define BIFP3_0_PCIE_ERR_CNTL__CI_SLV_BUF_HALT_RESET__SHIFT 0x10 |
|---|
| 80994 | #define BIFP3_0_PCIE_ERR_CNTL__SEND_ERR_MSG_IMMEDIATELY__SHIFT 0x11 |
|---|
| 80995 | #define BIFP3_0_PCIE_ERR_CNTL__STRAP_POISONED_ADVISORY_NONFATAL__SHIFT 0x12 |
|---|
| 80996 | #define BIFP3_0_PCIE_ERR_CNTL__AER_PRIV_MASK_BAD_DLLP__SHIFT 0x13 |
|---|
| 80997 | #define BIFP3_0_PCIE_ERR_CNTL__AER_PRIV_MASK_BAD_TLP__SHIFT 0x14 |
|---|
| 80998 | #define BIFP3_0_PCIE_ERR_CNTL__ERR_REPORTING_DIS_MASK 0x00000001L |
|---|
| 80999 | #define BIFP3_0_PCIE_ERR_CNTL__STRAP_FIRST_RCVD_ERR_LOG_MASK 0x00000002L |
|---|
| 81000 | #define BIFP3_0_PCIE_ERR_CNTL__RX_DROP_ECRC_FAILURES_MASK 0x00000004L |
|---|
| 81001 | #define BIFP3_0_PCIE_ERR_CNTL__RX_GENERATE_LCRC_ERR_MASK 0x00000020L |
|---|
| 81002 | #define BIFP3_0_PCIE_ERR_CNTL__RX_GENERATE_POIS_TLP_MASK 0x00000040L |
|---|
| 81003 | #define BIFP3_0_PCIE_ERR_CNTL__RX_GENERATE_ECRC_ERR_MASK 0x00000080L |
|---|
| 81004 | #define BIFP3_0_PCIE_ERR_CNTL__AER_HDR_LOG_TIMEOUT_MASK 0x00000700L |
|---|
| 81005 | #define BIFP3_0_PCIE_ERR_CNTL__AER_HDR_LOG_F0_TIMER_EXPIRED_MASK 0x00000800L |
|---|
| 81006 | #define BIFP3_0_PCIE_ERR_CNTL__CI_P_SLV_BUF_RD_HALT_STATUS_MASK 0x00004000L |
|---|
| 81007 | #define BIFP3_0_PCIE_ERR_CNTL__CI_NP_SLV_BUF_RD_HALT_STATUS_MASK 0x00008000L |
|---|
| 81008 | #define BIFP3_0_PCIE_ERR_CNTL__CI_SLV_BUF_HALT_RESET_MASK 0x00010000L |
|---|
| 81009 | #define BIFP3_0_PCIE_ERR_CNTL__SEND_ERR_MSG_IMMEDIATELY_MASK 0x00020000L |
|---|
| 81010 | #define BIFP3_0_PCIE_ERR_CNTL__STRAP_POISONED_ADVISORY_NONFATAL_MASK 0x00040000L |
|---|
| 81011 | #define BIFP3_0_PCIE_ERR_CNTL__AER_PRIV_MASK_BAD_DLLP_MASK 0x00080000L |
|---|
| 81012 | #define BIFP3_0_PCIE_ERR_CNTL__AER_PRIV_MASK_BAD_TLP_MASK 0x00100000L |
|---|
| 81013 | //BIFP3_0_PCIE_RX_CNTL |
|---|
| 81014 | #define BIFP3_0_PCIE_RX_CNTL__RX_IGNORE_IO_ERR__SHIFT 0x0 |
|---|
| 81015 | #define BIFP3_0_PCIE_RX_CNTL__RX_IGNORE_BE_ERR__SHIFT 0x1 |
|---|
| 81016 | #define BIFP3_0_PCIE_RX_CNTL__RX_IGNORE_MSG_ERR__SHIFT 0x2 |
|---|
| 81017 | #define BIFP3_0_PCIE_RX_CNTL__RX_IGNORE_CRC_ERR__SHIFT 0x3 |
|---|
| 81018 | #define BIFP3_0_PCIE_RX_CNTL__RX_IGNORE_CFG_ERR__SHIFT 0x4 |
|---|
| 81019 | #define BIFP3_0_PCIE_RX_CNTL__RX_IGNORE_CPL_ERR__SHIFT 0x5 |
|---|
| 81020 | #define BIFP3_0_PCIE_RX_CNTL__RX_IGNORE_EP_ERR__SHIFT 0x6 |
|---|
| 81021 | #define BIFP3_0_PCIE_RX_CNTL__RX_IGNORE_LEN_MISMATCH_ERR__SHIFT 0x7 |
|---|
| 81022 | #define BIFP3_0_PCIE_RX_CNTL__RX_IGNORE_MAX_PAYLOAD_ERR__SHIFT 0x8 |
|---|
| 81023 | #define BIFP3_0_PCIE_RX_CNTL__RX_IGNORE_TC_ERR__SHIFT 0x9 |
|---|
| 81024 | #define BIFP3_0_PCIE_RX_CNTL__RX_IGNORE_CFG_UR__SHIFT 0xa |
|---|
| 81025 | #define BIFP3_0_PCIE_RX_CNTL__RX_IGNORE_IO_UR__SHIFT 0xb |
|---|
| 81026 | #define BIFP3_0_PCIE_RX_CNTL__RX_IGNORE_AT_ERR__SHIFT 0xc |
|---|
| 81027 | #define BIFP3_0_PCIE_RX_CNTL__RX_NAK_IF_FIFO_FULL__SHIFT 0xd |
|---|
| 81028 | #define BIFP3_0_PCIE_RX_CNTL__RX_GEN_ONE_NAK__SHIFT 0xe |
|---|
| 81029 | #define BIFP3_0_PCIE_RX_CNTL__RX_RCB_CPL_TIMEOUT_L23_MODE__SHIFT 0xf |
|---|
| 81030 | #define BIFP3_0_PCIE_RX_CNTL__RX_RCB_CPL_TIMEOUT__SHIFT 0x10 |
|---|
| 81031 | #define BIFP3_0_PCIE_RX_CNTL__RX_RCB_CPL_TIMEOUT_MODE__SHIFT 0x13 |
|---|
| 81032 | #define BIFP3_0_PCIE_RX_CNTL__RX_PCIE_CPL_TIMEOUT_DIS__SHIFT 0x14 |
|---|
| 81033 | #define BIFP3_0_PCIE_RX_CNTL__RX_IGNORE_SHORTPREFIX_ERR__SHIFT 0x15 |
|---|
| 81034 | #define BIFP3_0_PCIE_RX_CNTL__RX_IGNORE_MAXPREFIX_ERR__SHIFT 0x16 |
|---|
| 81035 | #define BIFP3_0_PCIE_RX_CNTL__RX_IGNORE_CPLPREFIX_ERR__SHIFT 0x17 |
|---|
| 81036 | #define BIFP3_0_PCIE_RX_CNTL__RX_IGNORE_INVALIDPASID_ERR__SHIFT 0x18 |
|---|
| 81037 | #define BIFP3_0_PCIE_RX_CNTL__RX_IGNORE_NOT_PASID_UR__SHIFT 0x19 |
|---|
| 81038 | #define BIFP3_0_PCIE_RX_CNTL__RX_TPH_DIS__SHIFT 0x1a |
|---|
| 81039 | #define BIFP3_0_PCIE_RX_CNTL__RX_RCB_FLR_TIMEOUT_DIS__SHIFT 0x1b |
|---|
| 81040 | #define BIFP3_0_PCIE_RX_CNTL__CTO_MASK_PRIV__SHIFT 0x1c |
|---|
| 81041 | #define BIFP3_0_PCIE_RX_CNTL__RX_SWAP_RTRC_TO_BFRC_ENABLE__SHIFT 0x1d |
|---|
| 81042 | #define BIFP3_0_PCIE_RX_CNTL__DPC_PRIV_TRIGGER_ON_SURPDN_EN__SHIFT 0x1e |
|---|
| 81043 | #define BIFP3_0_PCIE_RX_CNTL__DPC_PRIV_TRIGGER_3_EN__SHIFT 0x1f |
|---|
| 81044 | #define BIFP3_0_PCIE_RX_CNTL__RX_IGNORE_IO_ERR_MASK 0x00000001L |
|---|
| 81045 | #define BIFP3_0_PCIE_RX_CNTL__RX_IGNORE_BE_ERR_MASK 0x00000002L |
|---|
| 81046 | #define BIFP3_0_PCIE_RX_CNTL__RX_IGNORE_MSG_ERR_MASK 0x00000004L |
|---|
| 81047 | #define BIFP3_0_PCIE_RX_CNTL__RX_IGNORE_CRC_ERR_MASK 0x00000008L |
|---|
| 81048 | #define BIFP3_0_PCIE_RX_CNTL__RX_IGNORE_CFG_ERR_MASK 0x00000010L |
|---|
| 81049 | #define BIFP3_0_PCIE_RX_CNTL__RX_IGNORE_CPL_ERR_MASK 0x00000020L |
|---|
| 81050 | #define BIFP3_0_PCIE_RX_CNTL__RX_IGNORE_EP_ERR_MASK 0x00000040L |
|---|
| 81051 | #define BIFP3_0_PCIE_RX_CNTL__RX_IGNORE_LEN_MISMATCH_ERR_MASK 0x00000080L |
|---|
| 81052 | #define BIFP3_0_PCIE_RX_CNTL__RX_IGNORE_MAX_PAYLOAD_ERR_MASK 0x00000100L |
|---|
| 81053 | #define BIFP3_0_PCIE_RX_CNTL__RX_IGNORE_TC_ERR_MASK 0x00000200L |
|---|
| 81054 | #define BIFP3_0_PCIE_RX_CNTL__RX_IGNORE_CFG_UR_MASK 0x00000400L |
|---|
| 81055 | #define BIFP3_0_PCIE_RX_CNTL__RX_IGNORE_IO_UR_MASK 0x00000800L |
|---|
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| 81109 | #define BIFP3_0_PCIE_RX_CREDITS_ALLOCATED_NP__RX_CREDITS_ALLOCATED_NPD_MASK 0x00000FFFL |
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| 81119 | #define BIFP3_0_PCIEP_ERROR_INJECT_PHYSICAL__ERROR_INJECT_PL_BAD_PARITY_IN_SKP__SHIFT 0x4 |
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| 81120 | #define BIFP3_0_PCIEP_ERROR_INJECT_PHYSICAL__ERROR_INJECT_PL_BAD_LFSR_IN_SKP__SHIFT 0x6 |
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| 81122 | #define BIFP3_0_PCIEP_ERROR_INJECT_PHYSICAL__ERROR_INJECT_PL_LOOPBACK_OFLOW__SHIFT 0xa |
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| 81124 | #define BIFP3_0_PCIEP_ERROR_INJECT_PHYSICAL__ERROR_INJECT_PL_8B10B_DISPARITY_ERR__SHIFT 0xe |
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| 81126 | #define BIFP3_0_PCIEP_ERROR_INJECT_PHYSICAL__ERROR_INJECT_PL_SKP_OS_ERROR__SHIFT 0x12 |
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| 81132 | #define BIFP3_0_PCIEP_ERROR_INJECT_PHYSICAL__ERROR_INJECT_PL_BAD_LFSR_IN_SKP_MASK 0x000000C0L |
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|---|
| 81134 | #define BIFP3_0_PCIEP_ERROR_INJECT_PHYSICAL__ERROR_INJECT_PL_LOOPBACK_OFLOW_MASK 0x00000C00L |
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| 81135 | #define BIFP3_0_PCIEP_ERROR_INJECT_PHYSICAL__ERROR_INJECT_PL_DESKEW_ERR_MASK 0x00003000L |
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| 81136 | #define BIFP3_0_PCIEP_ERROR_INJECT_PHYSICAL__ERROR_INJECT_PL_8B10B_DISPARITY_ERR_MASK 0x0000C000L |
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| 81137 | #define BIFP3_0_PCIEP_ERROR_INJECT_PHYSICAL__ERROR_INJECT_PL_8B10B_DECODE_ERR_MASK 0x00030000L |
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| 81138 | #define BIFP3_0_PCIEP_ERROR_INJECT_PHYSICAL__ERROR_INJECT_PL_SKP_OS_ERROR_MASK 0x000C0000L |
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| 81139 | #define BIFP3_0_PCIEP_ERROR_INJECT_PHYSICAL__ERROR_INJECT_PL_INV_OS_IDENTIFIER_MASK 0x00300000L |
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| 81140 | #define 0x00C00000L |
|---|
| 81141 | //BIFP3_0_PCIEP_ERROR_INJECT_TRANSACTION |
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| 81142 | #define BIFP3_0_PCIEP_ERROR_INJECT_TRANSACTION__ERROR_INJECT_TL_FLOW_CTL_ERR__SHIFT 0x0 |
|---|
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|---|
| 81145 | #define BIFP3_0_PCIEP_ERROR_INJECT_TRANSACTION__ERROR_INJECT_TL_BAD_TLP__SHIFT 0x6 |
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|---|
| 81148 | #define BIFP3_0_PCIEP_ERROR_INJECT_TRANSACTION__ERROR_INJECT_TL_MALFORMED_TLP__SHIFT 0xc |
|---|
| 81149 | #define BIFP3_0_PCIEP_ERROR_INJECT_TRANSACTION__ERROR_INJECT_TL_UNEXPECTED_CMPLT__SHIFT 0xe |
|---|
| 81150 | #define BIFP3_0_PCIEP_ERROR_INJECT_TRANSACTION__ERROR_INJECT_TL_COMPLETER_ABORT__SHIFT 0x10 |
|---|
| 81151 | #define BIFP3_0_PCIEP_ERROR_INJECT_TRANSACTION__ERROR_INJECT_TL_COMPLETION_TIMEOUT__SHIFT 0x12 |
|---|
| 81152 | #define BIFP3_0_PCIEP_ERROR_INJECT_TRANSACTION__ERROR_INJECT_TL_FLOW_CTL_ERR_MASK 0x00000003L |
|---|
| 81153 | #define BIFP3_0_PCIEP_ERROR_INJECT_TRANSACTION__ERROR_INJECT_TL_REPLAY_NUM_ROLLOVER_MASK 0x0000000CL |
|---|
| 81154 | #define BIFP3_0_PCIEP_ERROR_INJECT_TRANSACTION__ERROR_INJECT_TL_BAD_DLLP_MASK 0x00000030L |
|---|
| 81155 | #define BIFP3_0_PCIEP_ERROR_INJECT_TRANSACTION__ERROR_INJECT_TL_BAD_TLP_MASK 0x000000C0L |
|---|
| 81156 | #define BIFP3_0_PCIEP_ERROR_INJECT_TRANSACTION__ERROR_INJECT_TL_UNSUPPORTED_REQ_MASK 0x00000300L |
|---|
| 81157 | #define BIFP3_0_PCIEP_ERROR_INJECT_TRANSACTION__ERROR_INJECT_TL_ECRC_ERROR_MASK 0x00000C00L |
|---|
| 81158 | #define BIFP3_0_PCIEP_ERROR_INJECT_TRANSACTION__ERROR_INJECT_TL_MALFORMED_TLP_MASK 0x00003000L |
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| 81159 | #define BIFP3_0_PCIEP_ERROR_INJECT_TRANSACTION__ERROR_INJECT_TL_UNEXPECTED_CMPLT_MASK 0x0000C000L |
|---|
| 81160 | #define BIFP3_0_PCIEP_ERROR_INJECT_TRANSACTION__ERROR_INJECT_TL_COMPLETER_ABORT_MASK 0x00030000L |
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| 81161 | #define BIFP3_0_PCIEP_ERROR_INJECT_TRANSACTION__ERROR_INJECT_TL_COMPLETION_TIMEOUT_MASK 0x000C0000L |
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| 81162 | //BIFP3_0_PCIEP_NAK_COUNTER |
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| 81165 | #define BIFP3_0_PCIEP_NAK_COUNTER__RX_NUM_NAK_RECEIVED_PORT_MASK 0x0000FFFFL |
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| 81166 | #define BIFP3_0_PCIEP_NAK_COUNTER__RX_NUM_NAK_GENERATED_PORT_MASK 0xFFFF0000L |
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| 81167 | //BIFP3_0_PCIE_LC_CNTL |
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| 81168 | #define BIFP3_0_PCIE_LC_CNTL__LC_ADVANCE_SPEED_COMPL_ON_EVERY_COMPL_ENTRY__SHIFT 0x0 |
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| 81173 | #define BIFP3_0_PCIE_LC_CNTL__LC_L0S_INACTIVITY__SHIFT 0x8 |
|---|
| 81174 | #define BIFP3_0_PCIE_LC_CNTL__LC_L1_INACTIVITY__SHIFT 0xc |
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| 81175 | #define BIFP3_0_PCIE_LC_CNTL__LC_PMI_TO_L1_DIS__SHIFT 0x10 |
|---|
| 81176 | #define BIFP3_0_PCIE_LC_CNTL__LC_INC_N_FTS_EN__SHIFT 0x11 |
|---|
| 81177 | #define BIFP3_0_PCIE_LC_CNTL__LC_LOOK_FOR_IDLE_IN_L1L23__SHIFT 0x12 |
|---|
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| 81180 | #define BIFP3_0_PCIE_LC_CNTL__LC_WAKE_FROM_L23__SHIFT 0x16 |
|---|
| 81181 | #define BIFP3_0_PCIE_LC_CNTL__LC_L1_IMMEDIATE_ACK__SHIFT 0x17 |
|---|
| 81182 | #define BIFP3_0_PCIE_LC_CNTL__LC_ASPM_TO_L1_DIS__SHIFT 0x18 |
|---|
| 81183 | #define BIFP3_0_PCIE_LC_CNTL__LC_DELAY_COUNT__SHIFT 0x19 |
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| 81184 | #define BIFP3_0_PCIE_LC_CNTL__LC_DELAY_L0S_EXIT__SHIFT 0x1b |
|---|
| 81185 | #define BIFP3_0_PCIE_LC_CNTL__LC_DELAY_L1_EXIT__SHIFT 0x1c |
|---|
| 81186 | #define BIFP3_0_PCIE_LC_CNTL__LC_EXTEND_WAIT_FOR_EL_IDLE__SHIFT 0x1d |
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| 81187 | #define BIFP3_0_PCIE_LC_CNTL__LC_ESCAPE_L1L23_EN__SHIFT 0x1e |
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| 81188 | #define BIFP3_0_PCIE_LC_CNTL__LC_GATE_RCVR_IDLE__SHIFT 0x1f |
|---|
| 81189 | #define BIFP3_0_PCIE_LC_CNTL__LC_ADVANCE_SPEED_COMPL_ON_EVERY_COMPL_ENTRY_MASK 0x00000001L |
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| 81191 | #define BIFP3_0_PCIE_LC_CNTL__LC_RESET_L_IDLE_COUNT_EN_MASK 0x00000004L |
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| 81192 | #define BIFP3_0_PCIE_LC_CNTL__LC_RESET_LINK_MASK 0x00000008L |
|---|
| 81193 | #define BIFP3_0_PCIE_LC_CNTL__LC_16X_CLEAR_TX_PIPE_MASK 0x000000F0L |
|---|
| 81194 | #define BIFP3_0_PCIE_LC_CNTL__LC_L0S_INACTIVITY_MASK 0x00000F00L |
|---|
| 81195 | #define BIFP3_0_PCIE_LC_CNTL__LC_L1_INACTIVITY_MASK 0x0000F000L |
|---|
| 81196 | #define BIFP3_0_PCIE_LC_CNTL__LC_PMI_TO_L1_DIS_MASK 0x00010000L |
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| 81197 | #define BIFP3_0_PCIE_LC_CNTL__LC_INC_N_FTS_EN_MASK 0x00020000L |
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| 81198 | #define BIFP3_0_PCIE_LC_CNTL__LC_LOOK_FOR_IDLE_IN_L1L23_MASK 0x000C0000L |
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| 81199 | #define BIFP3_0_PCIE_LC_CNTL__LC_FACTOR_IN_EXT_SYNC_MASK 0x00100000L |
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| 81200 | #define BIFP3_0_PCIE_LC_CNTL__LC_WAIT_FOR_PM_ACK_DIS_MASK 0x00200000L |
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| 81201 | #define BIFP3_0_PCIE_LC_CNTL__LC_WAKE_FROM_L23_MASK 0x00400000L |
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| 81204 | #define BIFP3_0_PCIE_LC_CNTL__LC_DELAY_COUNT_MASK 0x06000000L |
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| 81205 | #define BIFP3_0_PCIE_LC_CNTL__LC_DELAY_L0S_EXIT_MASK 0x08000000L |
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| 81206 | #define BIFP3_0_PCIE_LC_CNTL__LC_DELAY_L1_EXIT_MASK 0x10000000L |
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| 81207 | #define BIFP3_0_PCIE_LC_CNTL__LC_EXTEND_WAIT_FOR_EL_IDLE_MASK 0x20000000L |
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| 81208 | #define BIFP3_0_PCIE_LC_CNTL__LC_ESCAPE_L1L23_EN_MASK 0x40000000L |
|---|
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| 81324 | #define BIFP3_0_PCIE_LC_N_FTS_CNTL__LC_XMIT_N_FTS_8GT_CNTL_MASK 0x00001000L |
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| 81341 | #define BIFP3_0_PCIE_LC_SPEED_CNTL__LC_OTHER_SIDE_EVER_SENT_GEN3__SHIFT 0x18 |
|---|
| 81342 | #define BIFP3_0_PCIE_LC_SPEED_CNTL__LC_OTHER_SIDE_SUPPORTS_GEN3__SHIFT 0x19 |
|---|
| 81343 | #define BIFP3_0_PCIE_LC_SPEED_CNTL__LC_OTHER_SIDE_EVER_SENT_GEN4__SHIFT 0x1a |
|---|
| 81344 | #define BIFP3_0_PCIE_LC_SPEED_CNTL__LC_OTHER_SIDE_SUPPORTS_GEN4__SHIFT 0x1b |
|---|
| 81345 | #define BIFP3_0_PCIE_LC_SPEED_CNTL__LC_OTHER_SIDE_EVER_SENT_GEN5__SHIFT 0x1c |
|---|
| 81346 | #define BIFP3_0_PCIE_LC_SPEED_CNTL__LC_OTHER_SIDE_SUPPORTS_GEN5__SHIFT 0x1d |
|---|
| 81347 | #define BIFP3_0_PCIE_LC_SPEED_CNTL__LC_GEN2_EN_STRAP_MASK 0x00000001L |
|---|
| 81348 | #define BIFP3_0_PCIE_LC_SPEED_CNTL__LC_GEN3_EN_STRAP_MASK 0x00000002L |
|---|
| 81349 | #define BIFP3_0_PCIE_LC_SPEED_CNTL__LC_GEN4_EN_STRAP_MASK 0x00000004L |
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| 81350 | #define BIFP3_0_PCIE_LC_SPEED_CNTL__LC_GEN5_EN_STRAP_MASK 0x00000008L |
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| 81351 | #define BIFP3_0_PCIE_LC_SPEED_CNTL__LC_CURRENT_DATA_RATE_MASK 0x000000E0L |
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| 81352 | #define BIFP3_0_PCIE_LC_SPEED_CNTL__LC_DATA_RATE_ADVERTISED_MASK 0x00000700L |
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| 81353 | #define BIFP3_0_PCIE_LC_SPEED_CNTL__LC_TARGET_LINK_SPEED_OVERRIDE_EN_MASK 0x00000800L |
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| 81354 | #define BIFP3_0_PCIE_LC_SPEED_CNTL__LC_TARGET_LINK_SPEED_OVERRIDE_MASK 0x00007000L |
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| 81355 | #define BIFP3_0_PCIE_LC_SPEED_CNTL__LC_CHECK_DATA_RATE_MASK 0x00200000L |
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| 81356 | #define BIFP3_0_PCIE_LC_SPEED_CNTL__LC_OTHER_SIDE_EVER_SENT_GEN2_MASK 0x00400000L |
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| 81486 | #define BIFP3_0_PCIE_LC_BW_CHANGE_CNTL__LC_LONG_LW_CHANGE_MASK 0x00000040L |
|---|
| 81487 | #define BIFP3_0_PCIE_LC_BW_CHANGE_CNTL__LC_SHORT_LW_CHANGE_MASK 0x00000080L |
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| 81488 | #define BIFP3_0_PCIE_LC_BW_CHANGE_CNTL__LC_LW_CHANGE_OTHER_MASK 0x00000100L |
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| 81489 | #define BIFP3_0_PCIE_LC_BW_CHANGE_CNTL__LC_LW_CHANGE_FAILED_MASK 0x00000200L |
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| 81490 | #define BIFP3_0_PCIE_LC_BW_CHANGE_CNTL__LC_LINK_BW_NOTIFICATION_DETECT_MODE_MASK 0x00000400L |
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| 81497 | #define BIFP3_0_PCIE_LC_CDR_CNTL__LC_CDR_TEST_SETS_MASK 0x00FFF000L |
|---|
| 81498 | #define BIFP3_0_PCIE_LC_CDR_CNTL__LC_CDR_SET_TYPE_MASK 0x03000000L |
|---|
| 81499 | //BIFP3_0_PCIE_LC_LANE_CNTL |
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| 81500 | #define BIFP3_0_PCIE_LC_LANE_CNTL__LC_CORRUPTED_LANES__SHIFT 0x0 |
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| 81501 | #define BIFP3_0_PCIE_LC_LANE_CNTL__LC_CORRUPTED_LANES_MASK 0x0000FFFFL |
|---|
| 81502 | //BIFP3_0_PCIE_LC_CNTL3 |
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| 81503 | #define BIFP3_0_PCIE_LC_CNTL3__LC_SELECT_DEEMPHASIS__SHIFT 0x0 |
|---|
| 81504 | #define BIFP3_0_PCIE_LC_CNTL3__LC_SELECT_DEEMPHASIS_CNTL__SHIFT 0x1 |
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| 81505 | #define BIFP3_0_PCIE_LC_CNTL3__LC_RCVD_DEEMPHASIS__SHIFT 0x3 |
|---|
| 81506 | #define BIFP3_0_PCIE_LC_CNTL3__LC_COMP_TO_DETECT__SHIFT 0x4 |
|---|
| 81507 | #define BIFP3_0_PCIE_LC_CNTL3__LC_RESET_TSX_CNT_IN_RLOCK_EN__SHIFT 0x5 |
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| 81508 | #define BIFP3_0_PCIE_LC_CNTL3__LC_AUTO_SPEED_CHANGE_ATTEMPTS_ALLOWED__SHIFT 0x6 |
|---|
| 81509 | #define BIFP3_0_PCIE_LC_CNTL3__LC_AUTO_SPEED_CHANGE_ATTEMPT_FAILED__SHIFT 0x8 |
|---|
| 81510 | #define BIFP3_0_PCIE_LC_CNTL3__LC_CLR_FAILED_AUTO_SPD_CHANGE_CNT__SHIFT 0x9 |
|---|
| 81511 | #define BIFP3_0_PCIE_LC_CNTL3__LC_ENHANCED_HOT_PLUG_EN__SHIFT 0xa |
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| 81512 | #define BIFP3_0_PCIE_LC_CNTL3__LC_RCVR_DET_EN_OVERRIDE__SHIFT 0xb |
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| 81513 | #define BIFP3_0_PCIE_LC_CNTL3__LC_LINK_DOWN_SPD_CHG_EN__SHIFT 0xc |
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| 81514 | #define BIFP3_0_PCIE_LC_CNTL3__LC_CLR_DELAY_DLLP_WHEN_NO_AUTO_EQ__SHIFT 0xd |
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| 81515 | #define BIFP3_0_PCIE_LC_CNTL3__LC_MULT_AUTO_SPD_CHG_ON_LAST_RATE__SHIFT 0xe |
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| 81516 | #define BIFP3_0_PCIE_LC_CNTL3__LC_RST_FAILING_SPD_CHANGE_CNT_ON_SUCCESS_EN__SHIFT 0xf |
|---|
| 81517 | #define BIFP3_0_PCIE_LC_CNTL3__LC_L1_BLOCK_RECONFIG_EN__SHIFT 0x11 |
|---|
| 81518 | #define BIFP3_0_PCIE_LC_CNTL3__LC_AUTO_DISABLE_SPEED_SUPPORT_EN__SHIFT 0x12 |
|---|
| 81519 | #define BIFP3_0_PCIE_LC_CNTL3__LC_AUTO_DISABLE_SPEED_SUPPORT_MAX_FAIL_SEL__SHIFT 0x13 |
|---|
| 81520 | #define BIFP3_0_PCIE_LC_CNTL3__LC_FAST_L1_ENTRY_EXIT_EN__SHIFT 0x15 |
|---|
| 81521 | #define BIFP3_0_PCIE_LC_CNTL3__LC_POWERDOWN_P0_WAIT_FOR_REFCLKACK_ON_L1_EXIT__SHIFT 0x16 |
|---|
| 81522 | #define BIFP3_0_PCIE_LC_CNTL3__LC_DSC_DONT_ENTER_L23_AFTER_PME_ACK__SHIFT 0x17 |
|---|
| 81523 | #define BIFP3_0_PCIE_LC_CNTL3__LC_HW_VOLTAGE_IF_CONTROL__SHIFT 0x18 |
|---|
| 81524 | #define BIFP3_0_PCIE_LC_CNTL3__LC_VOLTAGE_TIMER_SEL__SHIFT 0x1a |
|---|
| 81525 | #define BIFP3_0_PCIE_LC_CNTL3__LC_GO_TO_RECOVERY__SHIFT 0x1e |
|---|
| 81526 | #define BIFP3_0_PCIE_LC_CNTL3__LC_AUTO_RECOVERY_DIS__SHIFT 0x1f |
|---|
| 81527 | #define BIFP3_0_PCIE_LC_CNTL3__LC_SELECT_DEEMPHASIS_MASK 0x00000001L |
|---|
| 81528 | #define BIFP3_0_PCIE_LC_CNTL3__LC_SELECT_DEEMPHASIS_CNTL_MASK 0x00000006L |
|---|
| 81529 | #define BIFP3_0_PCIE_LC_CNTL3__LC_RCVD_DEEMPHASIS_MASK 0x00000008L |
|---|
| 81530 | #define BIFP3_0_PCIE_LC_CNTL3__LC_COMP_TO_DETECT_MASK 0x00000010L |
|---|
| 81531 | #define BIFP3_0_PCIE_LC_CNTL3__LC_RESET_TSX_CNT_IN_RLOCK_EN_MASK 0x00000020L |
|---|
| 81532 | #define BIFP3_0_PCIE_LC_CNTL3__LC_AUTO_SPEED_CHANGE_ATTEMPTS_ALLOWED_MASK 0x000000C0L |
|---|
| 81533 | #define BIFP3_0_PCIE_LC_CNTL3__LC_AUTO_SPEED_CHANGE_ATTEMPT_FAILED_MASK 0x00000100L |
|---|
| 81534 | #define BIFP3_0_PCIE_LC_CNTL3__LC_CLR_FAILED_AUTO_SPD_CHANGE_CNT_MASK 0x00000200L |
|---|
| 81535 | #define BIFP3_0_PCIE_LC_CNTL3__LC_ENHANCED_HOT_PLUG_EN_MASK 0x00000400L |
|---|
| 81536 | #define BIFP3_0_PCIE_LC_CNTL3__LC_RCVR_DET_EN_OVERRIDE_MASK 0x00000800L |
|---|
| 81537 | #define BIFP3_0_PCIE_LC_CNTL3__LC_LINK_DOWN_SPD_CHG_EN_MASK 0x00001000L |
|---|
| 81538 | #define BIFP3_0_PCIE_LC_CNTL3__LC_CLR_DELAY_DLLP_WHEN_NO_AUTO_EQ_MASK 0x00002000L |
|---|
| 81539 | #define BIFP3_0_PCIE_LC_CNTL3__LC_MULT_AUTO_SPD_CHG_ON_LAST_RATE_MASK 0x00004000L |
|---|
| 81540 | #define BIFP3_0_PCIE_LC_CNTL3__LC_RST_FAILING_SPD_CHANGE_CNT_ON_SUCCESS_EN_MASK 0x00008000L |
|---|
| 81541 | #define BIFP3_0_PCIE_LC_CNTL3__LC_L1_BLOCK_RECONFIG_EN_MASK 0x00020000L |
|---|
| 81542 | #define BIFP3_0_PCIE_LC_CNTL3__LC_AUTO_DISABLE_SPEED_SUPPORT_EN_MASK 0x00040000L |
|---|
| 81543 | #define BIFP3_0_PCIE_LC_CNTL3__LC_AUTO_DISABLE_SPEED_SUPPORT_MAX_FAIL_SEL_MASK 0x00180000L |
|---|
| 81544 | #define BIFP3_0_PCIE_LC_CNTL3__LC_FAST_L1_ENTRY_EXIT_EN_MASK 0x00200000L |
|---|
| 81545 | #define BIFP3_0_PCIE_LC_CNTL3__LC_POWERDOWN_P0_WAIT_FOR_REFCLKACK_ON_L1_EXIT_MASK 0x00400000L |
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| 81546 | #define BIFP3_0_PCIE_LC_CNTL3__LC_DSC_DONT_ENTER_L23_AFTER_PME_ACK_MASK 0x00800000L |
|---|
| 81547 | #define BIFP3_0_PCIE_LC_CNTL3__LC_HW_VOLTAGE_IF_CONTROL_MASK 0x03000000L |
|---|
| 81548 | #define BIFP3_0_PCIE_LC_CNTL3__LC_VOLTAGE_TIMER_SEL_MASK 0x3C000000L |
|---|
| 81549 | #define BIFP3_0_PCIE_LC_CNTL3__LC_GO_TO_RECOVERY_MASK 0x40000000L |
|---|
| 81550 | #define BIFP3_0_PCIE_LC_CNTL3__LC_AUTO_RECOVERY_DIS_MASK 0x80000000L |
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| 81551 | //BIFP3_0_PCIE_LC_CNTL4 |
|---|
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| 81559 | #define BIFP3_0_PCIE_LC_CNTL4__LC_IGNORE_PARITY__SHIFT 0x8 |
|---|
| 81560 | #define BIFP3_0_PCIE_LC_CNTL4__LC_WAIT_FOR_COEFF_IN_RLOCK_EN__SHIFT 0x9 |
|---|
| 81561 | #define BIFP3_0_PCIE_LC_CNTL4__LC_DSC_CHECK_COEFFS_IN_RLOCK__SHIFT 0xa |
|---|
| 81562 | #define BIFP3_0_PCIE_LC_CNTL4__LC_DEFER_SKIP_FOR_EIEOS_EN__SHIFT 0xb |
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|---|
| 81566 | #define BIFP3_0_PCIE_LC_CNTL4__LC_WAIT_FOR_TWO_EIEOS_SEQUENCE__SHIFT 0xf |
|---|
| 81567 | #define BIFP3_0_PCIE_LC_CNTL4__LC_DELAY_DETECTED_TSX_RCV_EN__SHIFT 0x10 |
|---|
| 81568 | #define BIFP3_0_PCIE_LC_CNTL4__LC_DONT_CHECK_EQTS_IN_RCFG__SHIFT 0x11 |
|---|
| 81569 | #define BIFP3_0_PCIE_LC_CNTL4__LC_DELAY_COEFF_UPDATE_DIS__SHIFT 0x12 |
|---|
| 81570 | #define BIFP3_0_PCIE_LC_CNTL4__LC_DYNAMIC_INACTIVE_TS_SELECT__SHIFT 0x13 |
|---|
| 81571 | #define BIFP3_0_PCIE_LC_CNTL4__LC_WAIT_FOR_EIEOS_IN_RLOCK__SHIFT 0x15 |
|---|
| 81572 | #define BIFP3_0_PCIE_LC_CNTL4__LC_USC_DELAY_DLLPS__SHIFT 0x16 |
|---|
| 81573 | #define BIFP3_0_PCIE_LC_CNTL4__LC_TX_SWING__SHIFT 0x17 |
|---|
| 81574 | #define BIFP3_0_PCIE_LC_CNTL4__LC_EQ_WAIT_FOR_EVAL_DONE__SHIFT 0x18 |
|---|
| 81575 | #define BIFP3_0_PCIE_LC_CNTL4__LC_8GT_SKIP_ORDER_EN__SHIFT 0x19 |
|---|
| 81576 | #define BIFP3_0_PCIE_LC_CNTL4__LC_WAIT_FOR_MORE_TS_IN_RLOCK__SHIFT 0x1a |
|---|
| 81577 | #define BIFP3_0_PCIE_LC_CNTL4__LC_TX_ENABLE_BEHAVIOUR_MASK 0x00000003L |
|---|
| 81578 | #define BIFP3_0_PCIE_LC_CNTL4__LC_DIS_CONTIG_END_SET_CHECK_MASK 0x00000004L |
|---|
| 81579 | #define BIFP3_0_PCIE_LC_CNTL4__LC_DIS_ASPM_L1_IN_SPEED_CHANGE_MASK 0x00000008L |
|---|
| 81580 | #define BIFP3_0_PCIE_LC_CNTL4__LC_L1_POWERDOWN_MASK 0x00000010L |
|---|
| 81581 | #define BIFP3_0_PCIE_LC_CNTL4__LC_P2_ENTRY_MASK 0x00000020L |
|---|
| 81582 | #define BIFP3_0_PCIE_LC_CNTL4__LC_EXTEND_EIEOS_MASK 0x00000040L |
|---|
| 81583 | #define BIFP3_0_PCIE_LC_CNTL4__LC_EXTEND_EIEOS_MODE_MASK 0x00000080L |
|---|
| 81584 | #define BIFP3_0_PCIE_LC_CNTL4__LC_IGNORE_PARITY_MASK 0x00000100L |
|---|
| 81585 | #define BIFP3_0_PCIE_LC_CNTL4__LC_WAIT_FOR_COEFF_IN_RLOCK_EN_MASK 0x00000200L |
|---|
| 81586 | #define BIFP3_0_PCIE_LC_CNTL4__LC_DSC_CHECK_COEFFS_IN_RLOCK_MASK 0x00000400L |
|---|
| 81587 | #define BIFP3_0_PCIE_LC_CNTL4__LC_DEFER_SKIP_FOR_EIEOS_EN_MASK 0x00000800L |
|---|
| 81588 | #define BIFP3_0_PCIE_LC_CNTL4__LC_SEND_EIEOS_IN_RCFG_MASK 0x00001000L |
|---|
| 81589 | #define BIFP3_0_PCIE_LC_CNTL4__LC_SET_QUIESCE_MASK 0x00002000L |
|---|
| 81590 | #define BIFP3_0_PCIE_LC_CNTL4__LC_QUIESCE_RCVD_MASK 0x00004000L |
|---|
| 81591 | #define BIFP3_0_PCIE_LC_CNTL4__LC_WAIT_FOR_TWO_EIEOS_SEQUENCE_MASK 0x00008000L |
|---|
| 81592 | #define BIFP3_0_PCIE_LC_CNTL4__LC_DELAY_DETECTED_TSX_RCV_EN_MASK 0x00010000L |
|---|
| 81593 | #define BIFP3_0_PCIE_LC_CNTL4__LC_DONT_CHECK_EQTS_IN_RCFG_MASK 0x00020000L |
|---|
| 81594 | #define BIFP3_0_PCIE_LC_CNTL4__LC_DELAY_COEFF_UPDATE_DIS_MASK 0x00040000L |
|---|
| 81595 | #define BIFP3_0_PCIE_LC_CNTL4__LC_DYNAMIC_INACTIVE_TS_SELECT_MASK 0x00180000L |
|---|
| 81596 | #define BIFP3_0_PCIE_LC_CNTL4__LC_WAIT_FOR_EIEOS_IN_RLOCK_MASK 0x00200000L |
|---|
| 81597 | #define BIFP3_0_PCIE_LC_CNTL4__LC_USC_DELAY_DLLPS_MASK 0x00400000L |
|---|
| 81598 | #define BIFP3_0_PCIE_LC_CNTL4__LC_TX_SWING_MASK 0x00800000L |
|---|
| 81599 | #define BIFP3_0_PCIE_LC_CNTL4__LC_EQ_WAIT_FOR_EVAL_DONE_MASK 0x01000000L |
|---|
| 81600 | #define BIFP3_0_PCIE_LC_CNTL4__LC_8GT_SKIP_ORDER_EN_MASK 0x02000000L |
|---|
| 81601 | #define BIFP3_0_PCIE_LC_CNTL4__LC_WAIT_FOR_MORE_TS_IN_RLOCK_MASK 0xFC000000L |
|---|
| 81602 | //BIFP3_0_PCIE_LC_CNTL5 |
|---|
| 81603 | #define BIFP3_0_PCIE_LC_CNTL5__LC_LOCAL_EQ_SETTINGS_RATE__SHIFT 0x0 |
|---|
| 81604 | #define BIFP3_0_PCIE_LC_CNTL5__LC_LOCAL_PRESET__SHIFT 0x2 |
|---|
| 81605 | #define BIFP3_0_PCIE_LC_CNTL5__LC_LOCAL_PRE_CURSOR__SHIFT 0x6 |
|---|
| 81606 | #define BIFP3_0_PCIE_LC_CNTL5__LC_LOCAL_CURSOR__SHIFT 0xa |
|---|
| 81607 | #define BIFP3_0_PCIE_LC_CNTL5__LC_LOCAL_POST_CURSOR__SHIFT 0x10 |
|---|
| 81608 | #define BIFP3_0_PCIE_LC_CNTL5__LC_LOCAL_USE_PRESET__SHIFT 0x15 |
|---|
| 81609 | #define BIFP3_0_PCIE_LC_CNTL5__LC_SAFE_RECOVER_CNTL__SHIFT 0x16 |
|---|
| 81610 | #define BIFP3_0_PCIE_LC_CNTL5__LC_DSC_EQ_FS_LF_INVALID_TO_PRESETS__SHIFT 0x18 |
|---|
| 81611 | #define BIFP3_0_PCIE_LC_CNTL5__LC_TX_SWING_OVERRIDE__SHIFT 0x19 |
|---|
| 81612 | #define BIFP3_0_PCIE_LC_CNTL5__LC_ACCEPT_ALL_PRESETS__SHIFT 0x1a |
|---|
| 81613 | #define BIFP3_0_PCIE_LC_CNTL5__LC_ACCEPT_ALL_PRESETS_TEST__SHIFT 0x1b |
|---|
| 81614 | #define BIFP3_0_PCIE_LC_CNTL5__LC_WAIT_IN_DETECT__SHIFT 0x1c |
|---|
| 81615 | #define BIFP3_0_PCIE_LC_CNTL5__LC_HOLD_TRAINING_MODE__SHIFT 0x1d |
|---|
| 81616 | #define BIFP3_0_PCIE_LC_CNTL5__LC_LOCAL_EQ_SETTINGS_RATE_MASK 0x00000003L |
|---|
| 81617 | #define BIFP3_0_PCIE_LC_CNTL5__LC_LOCAL_PRESET_MASK 0x0000003CL |
|---|
| 81618 | #define BIFP3_0_PCIE_LC_CNTL5__LC_LOCAL_PRE_CURSOR_MASK 0x000003C0L |
|---|
| 81619 | #define BIFP3_0_PCIE_LC_CNTL5__LC_LOCAL_CURSOR_MASK 0x0000FC00L |
|---|
| 81620 | #define BIFP3_0_PCIE_LC_CNTL5__LC_LOCAL_POST_CURSOR_MASK 0x001F0000L |
|---|
| 81621 | #define BIFP3_0_PCIE_LC_CNTL5__LC_LOCAL_USE_PRESET_MASK 0x00200000L |
|---|
| 81622 | #define BIFP3_0_PCIE_LC_CNTL5__LC_SAFE_RECOVER_CNTL_MASK 0x00C00000L |
|---|
| 81623 | #define BIFP3_0_PCIE_LC_CNTL5__LC_DSC_EQ_FS_LF_INVALID_TO_PRESETS_MASK 0x01000000L |
|---|
| 81624 | #define BIFP3_0_PCIE_LC_CNTL5__LC_TX_SWING_OVERRIDE_MASK 0x02000000L |
|---|
| 81625 | #define BIFP3_0_PCIE_LC_CNTL5__LC_ACCEPT_ALL_PRESETS_MASK 0x04000000L |
|---|
| 81626 | #define BIFP3_0_PCIE_LC_CNTL5__LC_ACCEPT_ALL_PRESETS_TEST_MASK 0x08000000L |
|---|
| 81627 | #define BIFP3_0_PCIE_LC_CNTL5__LC_WAIT_IN_DETECT_MASK 0x10000000L |
|---|
| 81628 | #define BIFP3_0_PCIE_LC_CNTL5__LC_HOLD_TRAINING_MODE_MASK 0xE0000000L |
|---|
| 81629 | //BIFP3_0_PCIE_LC_FORCE_COEFF |
|---|
| 81630 | #define BIFP3_0_PCIE_LC_FORCE_COEFF__LC_FORCE_COEFF_8GT__SHIFT 0x0 |
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| 81631 | #define BIFP3_0_PCIE_LC_FORCE_COEFF__LC_FORCE_PRE_CURSOR_8GT__SHIFT 0x1 |
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| 81632 | #define BIFP3_0_PCIE_LC_FORCE_COEFF__LC_FORCE_CURSOR_8GT__SHIFT 0x7 |
|---|
| 81633 | #define BIFP3_0_PCIE_LC_FORCE_COEFF__LC_FORCE_POST_CURSOR_8GT__SHIFT 0xd |
|---|
| 81634 | #define BIFP3_0_PCIE_LC_FORCE_COEFF__LC_3X3_COEFF_SEARCH_EN_8GT__SHIFT 0x13 |
|---|
| 81635 | #define BIFP3_0_PCIE_LC_FORCE_COEFF__LC_PRESET_10_EN__SHIFT 0x14 |
|---|
| 81636 | #define BIFP3_0_PCIE_LC_FORCE_COEFF__LC_FORCE_COEFF_8GT_MASK 0x00000001L |
|---|
| 81637 | #define BIFP3_0_PCIE_LC_FORCE_COEFF__LC_FORCE_PRE_CURSOR_8GT_MASK 0x0000007EL |
|---|
| 81638 | #define BIFP3_0_PCIE_LC_FORCE_COEFF__LC_FORCE_CURSOR_8GT_MASK 0x00001F80L |
|---|
| 81639 | #define BIFP3_0_PCIE_LC_FORCE_COEFF__LC_FORCE_POST_CURSOR_8GT_MASK 0x0007E000L |
|---|
| 81640 | #define BIFP3_0_PCIE_LC_FORCE_COEFF__LC_3X3_COEFF_SEARCH_EN_8GT_MASK 0x00080000L |
|---|
| 81641 | #define BIFP3_0_PCIE_LC_FORCE_COEFF__LC_PRESET_10_EN_MASK 0x00100000L |
|---|
| 81642 | //BIFP3_0_PCIE_LC_BEST_EQ_SETTINGS |
|---|
| 81643 | #define BIFP3_0_PCIE_LC_BEST_EQ_SETTINGS__LC_BEST_PRESET__SHIFT 0x0 |
|---|
| 81644 | #define BIFP3_0_PCIE_LC_BEST_EQ_SETTINGS__LC_BEST_PRECURSOR__SHIFT 0x4 |
|---|
| 81645 | #define BIFP3_0_PCIE_LC_BEST_EQ_SETTINGS__LC_BEST_CURSOR__SHIFT 0xa |
|---|
| 81646 | #define BIFP3_0_PCIE_LC_BEST_EQ_SETTINGS__LC_BEST_POSTCURSOR__SHIFT 0x10 |
|---|
| 81647 | #define BIFP3_0_PCIE_LC_BEST_EQ_SETTINGS__LC_BEST_FOM__SHIFT 0x16 |
|---|
| 81648 | #define BIFP3_0_PCIE_LC_BEST_EQ_SETTINGS__LC_BEST_SETTINGS_RATE__SHIFT 0x1e |
|---|
| 81649 | #define BIFP3_0_PCIE_LC_BEST_EQ_SETTINGS__LC_BEST_PRESET_MASK 0x0000000FL |
|---|
| 81650 | #define BIFP3_0_PCIE_LC_BEST_EQ_SETTINGS__LC_BEST_PRECURSOR_MASK 0x000003F0L |
|---|
| 81651 | #define BIFP3_0_PCIE_LC_BEST_EQ_SETTINGS__LC_BEST_CURSOR_MASK 0x0000FC00L |
|---|
| 81652 | #define BIFP3_0_PCIE_LC_BEST_EQ_SETTINGS__LC_BEST_POSTCURSOR_MASK 0x003F0000L |
|---|
| 81653 | #define BIFP3_0_PCIE_LC_BEST_EQ_SETTINGS__LC_BEST_FOM_MASK 0x3FC00000L |
|---|
| 81654 | #define BIFP3_0_PCIE_LC_BEST_EQ_SETTINGS__LC_BEST_SETTINGS_RATE_MASK 0xC0000000L |
|---|
| 81655 | //BIFP3_0_PCIE_LC_FORCE_EQ_REQ_COEFF |
|---|
| 81656 | #define BIFP3_0_PCIE_LC_FORCE_EQ_REQ_COEFF__LC_FORCE_COEFF_IN_EQ_REQ_PHASE_8GT__SHIFT 0x0 |
|---|
| 81657 | #define BIFP3_0_PCIE_LC_FORCE_EQ_REQ_COEFF__LC_FORCE_PRE_CURSOR_REQ_8GT__SHIFT 0x1 |
|---|
| 81658 | #define BIFP3_0_PCIE_LC_FORCE_EQ_REQ_COEFF__LC_FORCE_CURSOR_REQ_8GT__SHIFT 0x7 |
|---|
| 81659 | #define BIFP3_0_PCIE_LC_FORCE_EQ_REQ_COEFF__LC_FORCE_POST_CURSOR_REQ_8GT__SHIFT 0xd |
|---|
| 81660 | #define BIFP3_0_PCIE_LC_FORCE_EQ_REQ_COEFF__LC_FS_OTHER_END_8GT__SHIFT 0x13 |
|---|
| 81661 | #define BIFP3_0_PCIE_LC_FORCE_EQ_REQ_COEFF__LC_LF_OTHER_END_8GT__SHIFT 0x19 |
|---|
| 81662 | #define BIFP3_0_PCIE_LC_FORCE_EQ_REQ_COEFF__LC_FORCE_COEFF_IN_EQ_REQ_PHASE_8GT_MASK 0x00000001L |
|---|
| 81663 | #define BIFP3_0_PCIE_LC_FORCE_EQ_REQ_COEFF__LC_FORCE_PRE_CURSOR_REQ_8GT_MASK 0x0000007EL |
|---|
| 81664 | #define BIFP3_0_PCIE_LC_FORCE_EQ_REQ_COEFF__LC_FORCE_CURSOR_REQ_8GT_MASK 0x00001F80L |
|---|
| 81665 | #define BIFP3_0_PCIE_LC_FORCE_EQ_REQ_COEFF__LC_FORCE_POST_CURSOR_REQ_8GT_MASK 0x0007E000L |
|---|
| 81666 | #define BIFP3_0_PCIE_LC_FORCE_EQ_REQ_COEFF__LC_FS_OTHER_END_8GT_MASK 0x01F80000L |
|---|
| 81667 | #define BIFP3_0_PCIE_LC_FORCE_EQ_REQ_COEFF__LC_LF_OTHER_END_8GT_MASK 0x7E000000L |
|---|
| 81668 | //BIFP3_0_PCIE_LC_CNTL6 |
|---|
| 81669 | #define BIFP3_0_PCIE_LC_CNTL6__LC_SPC_MODE_2P5GT__SHIFT 0x0 |
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|---|
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| 81777 | #define BIFP3_0_PCIE_LC_LINK_MANAGEMENT_MASK__LINK_WIDTH_CHANGE_ATTEMPT_FAILED_MASK_MASK 0x00000010L |
|---|
| 81778 | #define BIFP3_0_PCIE_LC_LINK_MANAGEMENT_MASK__LINK_PARTNER_WIDTH_SUPPORT_UPDATE_MASK_MASK 0x00000020L |
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|---|
| 81781 | #define BIFP3_0_PCIE_LC_LINK_MANAGEMENT_MASK__LINK_POWER_STATE_CHANGE_MASK_MASK 0x00000100L |
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|---|
| 81783 | #define BIFP3_0_PCIE_LC_LINK_MANAGEMENT_MASK__EQUALIZATION_REQUEST_MASK_MASK 0x00000400L |
|---|
| 81784 | #define BIFP3_0_PCIE_LC_LINK_MANAGEMENT_MASK__LINK_PARTNER_ESM_REQUEST_MASK_MASK 0x00000800L |
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|---|
| 81786 | #define BIFP3_0_PCIE_LC_LINK_MANAGEMENT_MASK__ESTABLISH_ESM_PLL_SETTINGS_MASK_MASK 0x00002000L |
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| 81787 | #define BIFP3_0_PCIE_LC_LINK_MANAGEMENT_MASK__ALTERNATE_PROTOCOL_NEGOTIATION_DONE_MASK_MASK 0x00004000L |
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| 81788 | #define BIFP3_0_PCIE_LC_LINK_MANAGEMENT_MASK__TRAINING_SET_MESSAGE_RCVD_MASK_MASK 0x00008000L |
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| 81789 | #define BIFP3_0_PCIE_LC_LINK_MANAGEMENT_MASK__SAVE_RESTORE_EQ_SETTINGS_CHANGED_MASK_MASK 0x00010000L |
|---|
| 81790 | #define BIFP3_0_PCIE_LC_LINK_MANAGEMENT_MASK__SAVE_RESTORE_RE_RESTORE_NEEDED_MASK_MASK 0x00020000L |
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| 81791 | #define BIFP3_0_PCIE_LC_LINK_MANAGEMENT_MASK__LINK_PARTNER_REQUIRES_HIGHER_SPEED_MASK_MASK 0x00040000L |
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| 81792 | #define BIFP3_0_PCIE_LC_LINK_MANAGEMENT_MASK__LINK_PARTNER_REQUIRES_WIDER_LINK_WIDTH_MASK_MASK 0x00080000L |
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| 81793 | #define BIFP3_0_PCIE_LC_LINK_MANAGEMENT_MASK__SAFE_RECOVER_SW_EVENT_MASK_MASK 0x00100000L |
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| 81795 | #define BIFP3_0_PCIE_LC_LINK_MANAGEMENT_MASK__FAAE_EVALUATION_READY_MASK_MASK 0x00400000L |
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| 81796 | #define BIFP3_0_PCIE_LC_LINK_MANAGEMENT_MASK__RETRAIN_TARGET_LINK_SPEED_CHANGE_LIMITED_BY_EQ_MASK_MASK 0x00800000L |
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| 81797 | //BIFP3_0_PCIEP_STRAP_LC |
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| 81801 | #define BIFP3_0_PCIEP_STRAP_LC__STRAP_SHORT_yTSx_COUNT__SHIFT 0x6 |
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| 81803 | #define BIFP3_0_PCIEP_STRAP_LC__STRAP_BYPASS_RCVR_DET__SHIFT 0xb |
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| 81804 | #define BIFP3_0_PCIEP_STRAP_LC__STRAP_COMPLIANCE_DIS__SHIFT 0xc |
|---|
| 81805 | #define BIFP3_0_PCIEP_STRAP_LC__STRAP_FORCE_COMPLIANCE__SHIFT 0xd |
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| 81806 | #define BIFP3_0_PCIEP_STRAP_LC__STRAP_REVERSE_LC_LANES__SHIFT 0xe |
|---|
| 81807 | #define BIFP3_0_PCIEP_STRAP_LC__STRAP_AUTO_RC_SPEED_NEGOTIATION_DIS__SHIFT 0xf |
|---|
| 81808 | #define BIFP3_0_PCIEP_STRAP_LC__STRAP_LANE_NEGOTIATION__SHIFT 0x10 |
|---|
| 81809 | #define BIFP3_0_PCIEP_STRAP_LC__STRAP_MARGINING_USES_SOFTWARE__SHIFT 0x13 |
|---|
| 81810 | #define BIFP3_0_PCIEP_STRAP_LC__STRAP_RTM1_PRESENCE_DET_SUPP__SHIFT 0x14 |
|---|
| 81811 | #define BIFP3_0_PCIEP_STRAP_LC__STRAP_RTM2_PRESENCE_DET_SUPP__SHIFT 0x15 |
|---|
| 81812 | #define BIFP3_0_PCIEP_STRAP_LC__STRAP_AUTO_RC_SPEED_NEGOTIATION_16GT_DIS__SHIFT 0x16 |
|---|
| 81813 | #define BIFP3_0_PCIEP_STRAP_LC__STRAP_AUTO_RC_SPEED_NEGOTIATION_32GT_DIS__SHIFT 0x17 |
|---|
| 81814 | #define BIFP3_0_PCIEP_STRAP_LC__STRAP_FTS_yTSx_COUNT_MASK 0x00000003L |
|---|
| 81815 | #define BIFP3_0_PCIEP_STRAP_LC__STRAP_LONG_yTSx_COUNT_MASK 0x0000000CL |
|---|
| 81816 | #define BIFP3_0_PCIEP_STRAP_LC__STRAP_MED_yTSx_COUNT_MASK 0x00000030L |
|---|
| 81817 | #define BIFP3_0_PCIEP_STRAP_LC__STRAP_SHORT_yTSx_COUNT_MASK 0x000000C0L |
|---|
| 81818 | #define BIFP3_0_PCIEP_STRAP_LC__STRAP_SKIP_INTERVAL_MASK 0x00000700L |
|---|
| 81819 | #define BIFP3_0_PCIEP_STRAP_LC__STRAP_BYPASS_RCVR_DET_MASK 0x00000800L |
|---|
| 81820 | #define BIFP3_0_PCIEP_STRAP_LC__STRAP_COMPLIANCE_DIS_MASK 0x00001000L |
|---|
| 81821 | #define BIFP3_0_PCIEP_STRAP_LC__STRAP_FORCE_COMPLIANCE_MASK 0x00002000L |
|---|
| 81822 | #define BIFP3_0_PCIEP_STRAP_LC__STRAP_REVERSE_LC_LANES_MASK 0x00004000L |
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| 81823 | #define BIFP3_0_PCIEP_STRAP_LC__STRAP_AUTO_RC_SPEED_NEGOTIATION_DIS_MASK 0x00008000L |
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| 81824 | #define BIFP3_0_PCIEP_STRAP_LC__STRAP_LANE_NEGOTIATION_MASK 0x00070000L |
|---|
| 81825 | #define BIFP3_0_PCIEP_STRAP_LC__STRAP_MARGINING_USES_SOFTWARE_MASK 0x00080000L |
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| 81826 | #define BIFP3_0_PCIEP_STRAP_LC__STRAP_RTM1_PRESENCE_DET_SUPP_MASK 0x00100000L |
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| 81828 | #define BIFP3_0_PCIEP_STRAP_LC__STRAP_AUTO_RC_SPEED_NEGOTIATION_16GT_DIS_MASK 0x00400000L |
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| 81838 | #define BIFP3_0_PCIEP_STRAP_MISC__STRAP_REVERSE_LANES_MASK 0x00000001L |
|---|
| 81839 | #define BIFP3_0_PCIEP_STRAP_MISC__STRAP_E2E_PREFIX_EN_MASK 0x00000002L |
|---|
| 81840 | #define BIFP3_0_PCIEP_STRAP_MISC__STRAP_EXTENDED_FMT_SUPPORTED_MASK 0x00000004L |
|---|
| 81841 | #define BIFP3_0_PCIEP_STRAP_MISC__STRAP_OBFF_SUPPORTED_MASK 0x00000018L |
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| 81842 | #define BIFP3_0_PCIEP_STRAP_MISC__STRAP_LTR_SUPPORTED_MASK 0x00000020L |
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| 81843 | #define BIFP3_0_PCIEP_STRAP_MISC__STRAP_CCIX_EN_MASK 0x00000040L |
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| 81844 | #define BIFP3_0_PCIEP_STRAP_MISC__STRAP_CCIX_OPT_TLP_FMT_SUPPORT_MASK 0x00000080L |
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| 81845 | //BIFP3_0_PCIEP_STRAP_LC2 |
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| 81851 | #define BIFP3_0_PCIEP_STRAP_LC2__STRAP_ESM_MODE_SUPPORTED_MASK 0x00000001L |
|---|
| 81852 | #define BIFP3_0_PCIEP_STRAP_LC2__STRAP_ESM_PHY_REACH_LEN_CAP_MASK 0x00000006L |
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| 81853 | #define BIFP3_0_PCIEP_STRAP_LC2__STRAP_ESM_RECAL_NEEDED_MASK 0x00000008L |
|---|
| 81854 | #define BIFP3_0_PCIEP_STRAP_LC2__STRAP_ESM_CALIB_TIME_MASK 0x00000070L |
|---|
| 81855 | #define BIFP3_0_PCIEP_STRAP_LC2__STRAP_ESM_QUICK_EQ_TIMEOUT_MASK 0x00000380L |
|---|
| 81856 | //BIFP3_0_PCIE_LC_L1_PM_SUBSTATE |
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| 81857 | #define BIFP3_0_PCIE_LC_L1_PM_SUBSTATE__LC_L1_SUBSTATES_OVERRIDE_EN__SHIFT 0x0 |
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| 81858 | #define BIFP3_0_PCIE_LC_L1_PM_SUBSTATE__LC_PCI_PM_L1_2_OVERRIDE__SHIFT 0x1 |
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| 81859 | #define BIFP3_0_PCIE_LC_L1_PM_SUBSTATE__LC_PCI_PM_L1_1_OVERRIDE__SHIFT 0x2 |
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| 81860 | #define BIFP3_0_PCIE_LC_L1_PM_SUBSTATE__LC_ASPM_L1_2_OVERRIDE__SHIFT 0x3 |
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| 81861 | #define BIFP3_0_PCIE_LC_L1_PM_SUBSTATE__LC_ASPM_L1_1_OVERRIDE__SHIFT 0x4 |
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| 81863 | #define BIFP3_0_PCIE_LC_L1_PM_SUBSTATE__LC_T_POWER_ON_SCALE__SHIFT 0x6 |
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| 81865 | #define BIFP3_0_PCIE_LC_L1_PM_SUBSTATE__T_POWER_ON_FCH_COPY_EN__SHIFT 0xd |
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| 81866 | #define BIFP3_0_PCIE_LC_L1_PM_SUBSTATE__T_POWER_ON_FCH_COPY_TRIGGER__SHIFT 0xe |
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| 81867 | #define BIFP3_0_PCIE_LC_L1_PM_SUBSTATE__LC_L1_2_BLOCK_EXIT_PG_COMMIT__SHIFT 0xf |
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| 81869 | #define BIFP3_0_PCIE_LC_L1_PM_SUBSTATE__LC_L1_2_POWERDOWN__SHIFT 0x14 |
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| 81870 | #define BIFP3_0_PCIE_LC_L1_PM_SUBSTATE__LC_DEFER_L1_2_EXIT__SHIFT 0x17 |
|---|
| 81871 | #define BIFP3_0_PCIE_LC_L1_PM_SUBSTATE__LC_WAKE_FROM_ASPM_L1_ON_PM_CONTROL_CLEAR__SHIFT 0x1a |
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| 81872 | #define BIFP3_0_PCIE_LC_L1_PM_SUBSTATE__LC_FORCE_L1_PG_EXIT_ON_REG_WRITE__SHIFT 0x1b |
|---|
| 81873 | #define BIFP3_0_PCIE_LC_L1_PM_SUBSTATE__LC_QUICK_L1_1_ABORT_IN_L1__SHIFT 0x1c |
|---|
| 81874 | #define BIFP3_0_PCIE_LC_L1_PM_SUBSTATE__LC_QUICK_L1_2_ABORT_IN_L1__SHIFT 0x1d |
|---|
| 81875 | #define BIFP3_0_PCIE_LC_L1_PM_SUBSTATE__LC_AUX_COUNT_REFCLK_INCREMENT_EN__SHIFT 0x1e |
|---|
| 81876 | #define BIFP3_0_PCIE_LC_L1_PM_SUBSTATE__LC_AUX_COUNT_REFCLK_INCREMENT_USE_PCS_SIDEBAND__SHIFT 0x1f |
|---|
| 81877 | #define BIFP3_0_PCIE_LC_L1_PM_SUBSTATE__LC_L1_SUBSTATES_OVERRIDE_EN_MASK 0x00000001L |
|---|
| 81878 | #define BIFP3_0_PCIE_LC_L1_PM_SUBSTATE__LC_PCI_PM_L1_2_OVERRIDE_MASK 0x00000002L |
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| 81879 | #define BIFP3_0_PCIE_LC_L1_PM_SUBSTATE__LC_PCI_PM_L1_1_OVERRIDE_MASK 0x00000004L |
|---|
| 81880 | #define BIFP3_0_PCIE_LC_L1_PM_SUBSTATE__LC_ASPM_L1_2_OVERRIDE_MASK 0x00000008L |
|---|
| 81881 | #define BIFP3_0_PCIE_LC_L1_PM_SUBSTATE__LC_ASPM_L1_1_OVERRIDE_MASK 0x00000010L |
|---|
| 81882 | #define BIFP3_0_PCIE_LC_L1_PM_SUBSTATE__LC_CLKREQ_FILTER_EN_MASK 0x00000020L |
|---|
| 81883 | #define BIFP3_0_PCIE_LC_L1_PM_SUBSTATE__LC_T_POWER_ON_SCALE_MASK 0x000000C0L |
|---|
| 81884 | #define BIFP3_0_PCIE_LC_L1_PM_SUBSTATE__LC_T_POWER_ON_VALUE_MASK 0x00001F00L |
|---|
| 81885 | #define BIFP3_0_PCIE_LC_L1_PM_SUBSTATE__T_POWER_ON_FCH_COPY_EN_MASK 0x00002000L |
|---|
| 81886 | #define BIFP3_0_PCIE_LC_L1_PM_SUBSTATE__T_POWER_ON_FCH_COPY_TRIGGER_MASK 0x00004000L |
|---|
| 81887 | #define BIFP3_0_PCIE_LC_L1_PM_SUBSTATE__LC_L1_2_BLOCK_EXIT_PG_COMMIT_MASK 0x00008000L |
|---|
| 81888 | #define BIFP3_0_PCIE_LC_L1_PM_SUBSTATE__LC_L1_1_POWERDOWN_MASK 0x00070000L |
|---|
| 81889 | #define BIFP3_0_PCIE_LC_L1_PM_SUBSTATE__LC_L1_2_POWERDOWN_MASK 0x00700000L |
|---|
| 81890 | #define BIFP3_0_PCIE_LC_L1_PM_SUBSTATE__LC_DEFER_L1_2_EXIT_MASK 0x03800000L |
|---|
| 81891 | #define BIFP3_0_PCIE_LC_L1_PM_SUBSTATE__LC_WAKE_FROM_ASPM_L1_ON_PM_CONTROL_CLEAR_MASK 0x04000000L |
|---|
| 81892 | #define BIFP3_0_PCIE_LC_L1_PM_SUBSTATE__LC_FORCE_L1_PG_EXIT_ON_REG_WRITE_MASK 0x08000000L |
|---|
| 81893 | #define BIFP3_0_PCIE_LC_L1_PM_SUBSTATE__LC_QUICK_L1_1_ABORT_IN_L1_MASK 0x10000000L |
|---|
| 81894 | #define BIFP3_0_PCIE_LC_L1_PM_SUBSTATE__LC_QUICK_L1_2_ABORT_IN_L1_MASK 0x20000000L |
|---|
| 81895 | #define BIFP3_0_PCIE_LC_L1_PM_SUBSTATE__LC_AUX_COUNT_REFCLK_INCREMENT_EN_MASK 0x40000000L |
|---|
| 81896 | #define BIFP3_0_PCIE_LC_L1_PM_SUBSTATE__LC_AUX_COUNT_REFCLK_INCREMENT_USE_PCS_SIDEBAND_MASK 0x80000000L |
|---|
| 81897 | //BIFP3_0_PCIE_LC_L1_PM_SUBSTATE2 |
|---|
| 81898 | #define BIFP3_0_PCIE_LC_L1_PM_SUBSTATE2__LC_CM_RESTORE_TIME__SHIFT 0x0 |
|---|
| 81899 | #define BIFP3_0_PCIE_LC_L1_PM_SUBSTATE2__LC_LTR_THRESHOLD_SCALE__SHIFT 0x8 |
|---|
| 81900 | #define BIFP3_0_PCIE_LC_L1_PM_SUBSTATE2__LC_AUX_COUNT_REFCLK_INCREMENT_INTERNAL_POWERDOWN__SHIFT 0xe |
|---|
| 81901 | #define BIFP3_0_PCIE_LC_L1_PM_SUBSTATE2__LC_AUX_COUNT_REFCLK_INCREMENT_INTERNAL_P2_EDGE__SHIFT 0xf |
|---|
| 81902 | #define BIFP3_0_PCIE_LC_L1_PM_SUBSTATE2__LC_LTR_THRESHOLD_VALUE__SHIFT 0x10 |
|---|
| 81903 | #define BIFP3_0_PCIE_LC_L1_PM_SUBSTATE2__LC_DELAY_POWERDOWN_P2_L1_2_EXIT__SHIFT 0x1b |
|---|
| 81904 | #define BIFP3_0_PCIE_LC_L1_PM_SUBSTATE2__LC_DELAY_REFCLK_L1_2_T_POWERON__SHIFT 0x1c |
|---|
| 81905 | #define BIFP3_0_PCIE_LC_L1_PM_SUBSTATE2__LC_IGNORE_RX_ELEC_IDLE_IN_L1_2__SHIFT 0x1d |
|---|
| 81906 | #define BIFP3_0_PCIE_LC_L1_PM_SUBSTATE2__LC_SKIP_L1_2_POWERDOWN_IN_ABORTED_ENTRY__SHIFT 0x1e |
|---|
| 81907 | #define BIFP3_0_PCIE_LC_L1_PM_SUBSTATE2__LC_BLOCK_NEAREND_L1_2_WAKEUP__SHIFT 0x1f |
|---|
| 81908 | #define BIFP3_0_PCIE_LC_L1_PM_SUBSTATE2__LC_CM_RESTORE_TIME_MASK 0x000000FFL |
|---|
| 81909 | #define BIFP3_0_PCIE_LC_L1_PM_SUBSTATE2__LC_LTR_THRESHOLD_SCALE_MASK 0x00000700L |
|---|
| 81910 | #define BIFP3_0_PCIE_LC_L1_PM_SUBSTATE2__LC_AUX_COUNT_REFCLK_INCREMENT_INTERNAL_POWERDOWN_MASK 0x00004000L |
|---|
| 81911 | #define BIFP3_0_PCIE_LC_L1_PM_SUBSTATE2__LC_AUX_COUNT_REFCLK_INCREMENT_INTERNAL_P2_EDGE_MASK 0x00008000L |
|---|
| 81912 | #define BIFP3_0_PCIE_LC_L1_PM_SUBSTATE2__LC_LTR_THRESHOLD_VALUE_MASK 0x03FF0000L |
|---|
| 81913 | #define BIFP3_0_PCIE_LC_L1_PM_SUBSTATE2__LC_DELAY_POWERDOWN_P2_L1_2_EXIT_MASK 0x08000000L |
|---|
| 81914 | #define BIFP3_0_PCIE_LC_L1_PM_SUBSTATE2__LC_DELAY_REFCLK_L1_2_T_POWERON_MASK 0x10000000L |
|---|
| 81915 | #define BIFP3_0_PCIE_LC_L1_PM_SUBSTATE2__LC_IGNORE_RX_ELEC_IDLE_IN_L1_2_MASK 0x20000000L |
|---|
| 81916 | #define BIFP3_0_PCIE_LC_L1_PM_SUBSTATE2__LC_SKIP_L1_2_POWERDOWN_IN_ABORTED_ENTRY_MASK 0x40000000L |
|---|
| 81917 | #define BIFP3_0_PCIE_LC_L1_PM_SUBSTATE2__LC_BLOCK_NEAREND_L1_2_WAKEUP_MASK 0x80000000L |
|---|
| 81918 | //BIFP3_0_PCIE_LC_L1_PM_SUBSTATE3 |
|---|
| 81919 | #define BIFP3_0_PCIE_LC_L1_PM_SUBSTATE3__T_POWER_ON_FCH_TARGET_ADDRESS_LO__SHIFT 0x0 |
|---|
| 81920 | #define BIFP3_0_PCIE_LC_L1_PM_SUBSTATE3__T_POWER_ON_FCH_TARGET_ADDRESS_LO_MASK 0xFFFFFFFFL |
|---|
| 81921 | //BIFP3_0_PCIE_LC_L1_PM_SUBSTATE4 |
|---|
| 81922 | #define BIFP3_0_PCIE_LC_L1_PM_SUBSTATE4__T_POWER_ON_FCH_TARGET_ADDRESS_HI__SHIFT 0x0 |
|---|
| 81923 | #define BIFP3_0_PCIE_LC_L1_PM_SUBSTATE4__T_POWER_ON_FCH_TARGET_ADDRESS_HI_MASK 0xFFFFFFFFL |
|---|
| 81924 | //BIFP3_0_PCIE_LC_L1_PM_SUBSTATE5 |
|---|
| 81925 | #define BIFP3_0_PCIE_LC_L1_PM_SUBSTATE5__T_POWER_ON_FCH_L12_CLKREQ_DELAY__SHIFT 0x0 |
|---|
| 81926 | #define BIFP3_0_PCIE_LC_L1_PM_SUBSTATE5__LC_RECOVERY_WAIT_FOR_ASPM_NAK_ABORT_TIMER__SHIFT 0x8 |
|---|
| 81927 | #define BIFP3_0_PCIE_LC_L1_PM_SUBSTATE5__LC_BLOCK_EI_L1_REFCLK_OFF__SHIFT 0x1e |
|---|
| 81928 | #define BIFP3_0_PCIE_LC_L1_PM_SUBSTATE5__LC_IGNORE_ALL_RX_ELEC_IDLE_IN_L1SS__SHIFT 0x1f |
|---|
| 81929 | #define BIFP3_0_PCIE_LC_L1_PM_SUBSTATE5__T_POWER_ON_FCH_L12_CLKREQ_DELAY_MASK 0x000000FFL |
|---|
| 81930 | #define BIFP3_0_PCIE_LC_L1_PM_SUBSTATE5__LC_RECOVERY_WAIT_FOR_ASPM_NAK_ABORT_TIMER_MASK 0x00000300L |
|---|
| 81931 | #define BIFP3_0_PCIE_LC_L1_PM_SUBSTATE5__LC_BLOCK_EI_L1_REFCLK_OFF_MASK 0x40000000L |
|---|
| 81932 | #define BIFP3_0_PCIE_LC_L1_PM_SUBSTATE5__LC_IGNORE_ALL_RX_ELEC_IDLE_IN_L1SS_MASK 0x80000000L |
|---|
| 81933 | //BIFP3_0_PCIEP_BCH_ECC_CNTL |
|---|
| 81934 | #define BIFP3_0_PCIEP_BCH_ECC_CNTL__STRAP_BCH_ECC_EN__SHIFT 0x0 |
|---|
| 81935 | #define BIFP3_0_PCIEP_BCH_ECC_CNTL__BCH_ECC_ERROR_THRESHOLD__SHIFT 0x8 |
|---|
| 81936 | #define BIFP3_0_PCIEP_BCH_ECC_CNTL__BCH_ECC_ERROR_STATUS__SHIFT 0x10 |
|---|
| 81937 | #define BIFP3_0_PCIEP_BCH_ECC_CNTL__STRAP_BCH_ECC_EN_MASK 0x00000001L |
|---|
| 81938 | #define BIFP3_0_PCIEP_BCH_ECC_CNTL__BCH_ECC_ERROR_THRESHOLD_MASK 0x0000FF00L |
|---|
| 81939 | #define BIFP3_0_PCIEP_BCH_ECC_CNTL__BCH_ECC_ERROR_STATUS_MASK 0xFFFF0000L |
|---|
| 81940 | //BIFP3_0_PCIE_LC_CNTL8 |
|---|
| 81941 | #define BIFP3_0_PCIE_LC_CNTL8__LC_FOM_TIME__SHIFT 0x0 |
|---|
| 81942 | #define BIFP3_0_PCIE_LC_CNTL8__LC_EX_SEARCH_TRAVERSAL_MODE__SHIFT 0x2 |
|---|
| 81943 | #define BIFP3_0_PCIE_LC_CNTL8__LC_LOCK_IN_EQ_RESPONSE__SHIFT 0x3 |
|---|
| 81944 | #define BIFP3_0_PCIE_LC_CNTL8__LC_ESM_RATE0_TIMER_FACTOR__SHIFT 0x4 |
|---|
| 81945 | #define BIFP3_0_PCIE_LC_CNTL8__LC_ESM_RATE1_TIMER_FACTOR__SHIFT 0x6 |
|---|
| 81946 | #define BIFP3_0_PCIE_LC_CNTL8__LC_ESM_RATE2_TIMER_FACTOR__SHIFT 0x8 |
|---|
| 81947 | #define BIFP3_0_PCIE_LC_CNTL8__LC_USC_ACCEPTABLE_PRESETS__SHIFT 0xa |
|---|
| 81948 | #define BIFP3_0_PCIE_LC_CNTL8__LC_FORCE_LOOPBACK_EQ_ON__SHIFT 0x14 |
|---|
| 81949 | #define BIFP3_0_PCIE_LC_CNTL8__LC_LOOPBACK_EQ_IN_PROGRESS__SHIFT 0x15 |
|---|
| 81950 | #define BIFP3_0_PCIE_LC_CNTL8__LC_FORCE_LOOPBACK_EQ_TRANSMIT_MOD_COMP_PATTERN__SHIFT 0x16 |
|---|
| 81951 | #define BIFP3_0_PCIE_LC_CNTL8__LC_LOOPBACK_EQ_TRANSMIT_MOD_COMP_PATTERN__SHIFT 0x17 |
|---|
| 81952 | #define BIFP3_0_PCIE_LC_CNTL8__LC_FORCE_LOOPBACK_EQ_LANE_UNDER_TEST__SHIFT 0x18 |
|---|
| 81953 | #define BIFP3_0_PCIE_LC_CNTL8__LC_LOOPBACK_EQ_LANE_UNDER_TEST__SHIFT 0x1c |
|---|
| 81954 | #define BIFP3_0_PCIE_LC_CNTL8__LC_FOM_TIME_MASK 0x00000003L |
|---|
| 81955 | #define BIFP3_0_PCIE_LC_CNTL8__LC_EX_SEARCH_TRAVERSAL_MODE_MASK 0x00000004L |
|---|
| 81956 | #define BIFP3_0_PCIE_LC_CNTL8__LC_LOCK_IN_EQ_RESPONSE_MASK 0x00000008L |
|---|
| 81957 | #define BIFP3_0_PCIE_LC_CNTL8__LC_ESM_RATE0_TIMER_FACTOR_MASK 0x00000030L |
|---|
| 81958 | #define BIFP3_0_PCIE_LC_CNTL8__LC_ESM_RATE1_TIMER_FACTOR_MASK 0x000000C0L |
|---|
| 81959 | #define BIFP3_0_PCIE_LC_CNTL8__LC_ESM_RATE2_TIMER_FACTOR_MASK 0x00000300L |
|---|
| 81960 | #define BIFP3_0_PCIE_LC_CNTL8__LC_USC_ACCEPTABLE_PRESETS_MASK 0x000FFC00L |
|---|
| 81961 | #define BIFP3_0_PCIE_LC_CNTL8__LC_FORCE_LOOPBACK_EQ_ON_MASK 0x00100000L |
|---|
| 81962 | #define BIFP3_0_PCIE_LC_CNTL8__LC_LOOPBACK_EQ_IN_PROGRESS_MASK 0x00200000L |
|---|
| 81963 | #define BIFP3_0_PCIE_LC_CNTL8__LC_FORCE_LOOPBACK_EQ_TRANSMIT_MOD_COMP_PATTERN_MASK 0x00400000L |
|---|
| 81964 | #define BIFP3_0_PCIE_LC_CNTL8__LC_LOOPBACK_EQ_TRANSMIT_MOD_COMP_PATTERN_MASK 0x00800000L |
|---|
| 81965 | #define BIFP3_0_PCIE_LC_CNTL8__LC_FORCE_LOOPBACK_EQ_LANE_UNDER_TEST_MASK 0x0F000000L |
|---|
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| 82022 | #define BIFP3_0_PCIE_LC_CNTL9__LC_BLOCK_L0s_FOR_POWERDOWN_CHANGE_MASK 0x01000000L |
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|---|
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|---|
| 82038 | #define BIFP3_0_PCIE_LC_FORCE_COEFF2__LC_FORCE_CURSOR_16GT_MASK 0x00001F80L |
|---|
| 82039 | #define BIFP3_0_PCIE_LC_FORCE_COEFF2__LC_FORCE_POST_CURSOR_16GT_MASK 0x0007E000L |
|---|
| 82040 | #define BIFP3_0_PCIE_LC_FORCE_COEFF2__LC_3X3_COEFF_SEARCH_EN_16GT_MASK 0x00080000L |
|---|
| 82041 | //BIFP3_0_PCIE_LC_FORCE_EQ_REQ_COEFF2 |
|---|
| 82042 | #define BIFP3_0_PCIE_LC_FORCE_EQ_REQ_COEFF2__LC_FORCE_COEFF_IN_EQ_REQ_PHASE_16GT__SHIFT 0x0 |
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|---|
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|---|
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|---|
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|---|
| 82047 | #define BIFP3_0_PCIE_LC_FORCE_EQ_REQ_COEFF2__LC_LF_OTHER_END_16GT__SHIFT 0x19 |
|---|
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|---|
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|---|
| 82051 | #define BIFP3_0_PCIE_LC_FORCE_EQ_REQ_COEFF2__LC_FORCE_POST_CURSOR_REQ_16GT_MASK 0x0007E000L |
|---|
| 82052 | #define BIFP3_0_PCIE_LC_FORCE_EQ_REQ_COEFF2__LC_FS_OTHER_END_16GT_MASK 0x01F80000L |
|---|
| 82053 | #define BIFP3_0_PCIE_LC_FORCE_EQ_REQ_COEFF2__LC_LF_OTHER_END_16GT_MASK 0x7E000000L |
|---|
| 82054 | //BIFP3_0_PCIE_LC_FINE_GRAIN_CLK_GATE_OVERRIDES |
|---|
| 82055 | #define BIFP3_0_PCIE_LC_FINE_GRAIN_CLK_GATE_OVERRIDES__LC_DISABLE_TRANSMIT_MUX_OUTPUT_GATING__SHIFT 0x0 |
|---|
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|---|
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|---|
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|---|
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|---|
| 82061 | #define BIFP3_0_PCIE_LC_FINE_GRAIN_CLK_GATE_OVERRIDES__LC_DISABLE_SYMBOL_MUX_OUTPUT_GATING_MASK 0x00000002L |
|---|
| 82062 | #define BIFP3_0_PCIE_LC_FINE_GRAIN_CLK_GATE_OVERRIDES__LC_DISABLE_LC_PKT_GEN_DYN_CLK_GATING_MASK 0x00000004L |
|---|
| 82063 | #define BIFP3_0_PCIE_LC_FINE_GRAIN_CLK_GATE_OVERRIDES__LC_DISABLE_TRANSMIT_MUX_DYN_CLK_GATING_MASK 0x00000008L |
|---|
| 82064 | #define BIFP3_0_PCIE_LC_FINE_GRAIN_CLK_GATE_OVERRIDES__LC_DISABLE_LTSSM_DYN_CLK_GATING_MASK 0x00000010L |
|---|
| 82065 | //BIFP3_0_PCIE_LC_CNTL10 |
|---|
| 82066 | #define BIFP3_0_PCIE_LC_CNTL10__LC_DEFAULT_PRESET_OVERRIDE_EN__SHIFT 0x0 |
|---|
| 82067 | #define BIFP3_0_PCIE_LC_CNTL10__LC_DEFAULT_PRESET_OVERRIDE_MODE__SHIFT 0x1 |
|---|
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|---|
| 82069 | #define BIFP3_0_PCIE_LC_CNTL10__LC_DEFAULT_PRESET_OVERRIDE_RATE__SHIFT 0x3 |
|---|
| 82070 | #define BIFP3_0_PCIE_LC_CNTL10__LC_DEFAULT_PRESET_OVERRIDE_VALUE__SHIFT 0x5 |
|---|
| 82071 | #define BIFP3_0_PCIE_LC_CNTL10__LC_DEFAULT_PRESET_OVERRIDE_LANE__SHIFT 0x9 |
|---|
| 82072 | #define BIFP3_0_PCIE_LC_CNTL10__LC_USE_PENDING_FOM_SKIP_SECOND_RXEQEVAL__SHIFT 0xd |
|---|
| 82073 | #define BIFP3_0_PCIE_LC_CNTL10__LC_TIEOFF_PORTS_IGNORE_PHYSTATUS__SHIFT 0xf |
|---|
| 82074 | #define BIFP3_0_PCIE_LC_CNTL10__LC_CLEAR_CNTL_SKP_SELECT_DATASTREAM_EXIT__SHIFT 0x10 |
|---|
| 82075 | #define BIFP3_0_PCIE_LC_CNTL10__LC_DEASSERT_REFCLKREQ_IN_L23__SHIFT 0x11 |
|---|
| 82076 | #define BIFP3_0_PCIE_LC_CNTL10__LC_RELEASE_CLKREQ_IN_L23__SHIFT 0x12 |
|---|
| 82077 | #define BIFP3_0_PCIE_LC_CNTL10__LC_RELEASE_CLKREQ_IN_NON_SS_L1__SHIFT 0x13 |
|---|
| 82078 | #define BIFP3_0_PCIE_LC_CNTL10__LC_LINK_DIS_DONT_WAIT_FOR_EIOS__SHIFT 0x16 |
|---|
| 82079 | #define BIFP3_0_PCIE_LC_CNTL10__LC_LSLD_EN__SHIFT 0x17 |
|---|
| 82080 | #define BIFP3_0_PCIE_LC_CNTL10__LC_LSLD_RATE_REQD__SHIFT 0x18 |
|---|
| 82081 | #define BIFP3_0_PCIE_LC_CNTL10__LC_LSLD_MODE__SHIFT 0x1a |
|---|
| 82082 | #define BIFP3_0_PCIE_LC_CNTL10__LC_LSLD_DONE__SHIFT 0x1b |
|---|
| 82083 | #define BIFP3_0_PCIE_LC_CNTL10__LC_LSLD_TLS_ADVERTISED__SHIFT 0x1c |
|---|
| 82084 | #define BIFP3_0_PCIE_LC_CNTL10__LC_LSLD_CURRENT_RATE__SHIFT 0x1e |
|---|
| 82085 | #define BIFP3_0_PCIE_LC_CNTL10__LC_DEFAULT_PRESET_OVERRIDE_EN_MASK 0x00000001L |
|---|
| 82086 | #define BIFP3_0_PCIE_LC_CNTL10__LC_DEFAULT_PRESET_OVERRIDE_MODE_MASK 0x00000002L |
|---|
| 82087 | #define BIFP3_0_PCIE_LC_CNTL10__LC_DEFAULT_PRESET_OVERRIDE_PORT_MASK 0x00000004L |
|---|
| 82088 | #define BIFP3_0_PCIE_LC_CNTL10__LC_DEFAULT_PRESET_OVERRIDE_RATE_MASK 0x00000018L |
|---|
| 82089 | #define BIFP3_0_PCIE_LC_CNTL10__LC_DEFAULT_PRESET_OVERRIDE_VALUE_MASK 0x000001E0L |
|---|
| 82090 | #define BIFP3_0_PCIE_LC_CNTL10__LC_DEFAULT_PRESET_OVERRIDE_LANE_MASK 0x00001E00L |
|---|
| 82091 | #define BIFP3_0_PCIE_LC_CNTL10__LC_USE_PENDING_FOM_SKIP_SECOND_RXEQEVAL_MASK 0x00002000L |
|---|
| 82092 | #define BIFP3_0_PCIE_LC_CNTL10__LC_TIEOFF_PORTS_IGNORE_PHYSTATUS_MASK 0x00008000L |
|---|
| 82093 | #define BIFP3_0_PCIE_LC_CNTL10__LC_CLEAR_CNTL_SKP_SELECT_DATASTREAM_EXIT_MASK 0x00010000L |
|---|
| 82094 | #define BIFP3_0_PCIE_LC_CNTL10__LC_DEASSERT_REFCLKREQ_IN_L23_MASK 0x00020000L |
|---|
| 82095 | #define BIFP3_0_PCIE_LC_CNTL10__LC_RELEASE_CLKREQ_IN_L23_MASK 0x00040000L |
|---|
| 82096 | #define BIFP3_0_PCIE_LC_CNTL10__LC_RELEASE_CLKREQ_IN_NON_SS_L1_MASK 0x00080000L |
|---|
| 82097 | #define BIFP3_0_PCIE_LC_CNTL10__LC_LINK_DIS_DONT_WAIT_FOR_EIOS_MASK 0x00400000L |
|---|
| 82098 | #define BIFP3_0_PCIE_LC_CNTL10__LC_LSLD_EN_MASK 0x00800000L |
|---|
| 82099 | #define BIFP3_0_PCIE_LC_CNTL10__LC_LSLD_RATE_REQD_MASK 0x03000000L |
|---|
| 82100 | #define BIFP3_0_PCIE_LC_CNTL10__LC_LSLD_MODE_MASK 0x04000000L |
|---|
| 82101 | #define BIFP3_0_PCIE_LC_CNTL10__LC_LSLD_DONE_MASK 0x08000000L |
|---|
| 82102 | #define BIFP3_0_PCIE_LC_CNTL10__LC_LSLD_TLS_ADVERTISED_MASK 0x30000000L |
|---|
| 82103 | #define BIFP3_0_PCIE_LC_CNTL10__LC_LSLD_CURRENT_RATE_MASK 0xC0000000L |
|---|
| 82104 | //BIFP3_0_PCIE_LC_SAVE_RESTORE_1 |
|---|
| 82105 | #define BIFP3_0_PCIE_LC_SAVE_RESTORE_1__LC_SAVE_RESTORE_EN__SHIFT 0x0 |
|---|
| 82106 | #define BIFP3_0_PCIE_LC_SAVE_RESTORE_1__LC_SAVE_RESTORE_DIRECTION__SHIFT 0x1 |
|---|
| 82107 | #define BIFP3_0_PCIE_LC_SAVE_RESTORE_1__LC_SAVE_RESTORE_INDEX__SHIFT 0x2 |
|---|
| 82108 | #define BIFP3_0_PCIE_LC_SAVE_RESTORE_1__LC_SAVE_RESTORE_ACKNOWLEDGE__SHIFT 0xa |
|---|
| 82109 | #define BIFP3_0_PCIE_LC_SAVE_RESTORE_1__LC_SAVE_RESTORE_DONE__SHIFT 0xb |
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| 82110 | #define BIFP3_0_PCIE_LC_SAVE_RESTORE_1__LC_SAVE_RESTORE_FAST_RESTORE_EN__SHIFT 0xc |
|---|
| 82111 | #define BIFP3_0_PCIE_LC_SAVE_RESTORE_1__LC_SAVE_RESTORE_EQ_SETTINGS_RESTORED__SHIFT 0xd |
|---|
| 82112 | #define BIFP3_0_PCIE_LC_SAVE_RESTORE_1__LC_SAVE_RESTORE_SPEEDS__SHIFT 0xe |
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| 82113 | #define BIFP3_0_PCIE_LC_SAVE_RESTORE_1__LC_SAVE_RESTORE_DATA_LO__SHIFT 0x10 |
|---|
| 82114 | #define BIFP3_0_PCIE_LC_SAVE_RESTORE_1__LC_SAVE_RESTORE_EN_MASK 0x00000001L |
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| 82115 | #define BIFP3_0_PCIE_LC_SAVE_RESTORE_1__LC_SAVE_RESTORE_DIRECTION_MASK 0x00000002L |
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| 82117 | #define BIFP3_0_PCIE_LC_SAVE_RESTORE_1__LC_SAVE_RESTORE_ACKNOWLEDGE_MASK 0x00000400L |
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| 82119 | #define BIFP3_0_PCIE_LC_SAVE_RESTORE_1__LC_SAVE_RESTORE_FAST_RESTORE_EN_MASK 0x00001000L |
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| 82120 | #define BIFP3_0_PCIE_LC_SAVE_RESTORE_1__LC_SAVE_RESTORE_EQ_SETTINGS_RESTORED_MASK 0x00002000L |
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| 82121 | #define BIFP3_0_PCIE_LC_SAVE_RESTORE_1__LC_SAVE_RESTORE_SPEEDS_MASK 0x0000C000L |
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| 82125 | #define BIFP3_0_PCIE_LC_SAVE_RESTORE_2__LC_SAVE_RESTORE_DATA_HI_MASK 0xFFFFFFFFL |
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| 82137 | #define BIFP3_0_PCIE_LC_CNTL11__LC_NO_EQ_NEEDED_NEGOTIATED__SHIFT 0xc |
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| 82138 | #define BIFP3_0_PCIE_LC_CNTL11__LC_NO_EQ_NEEDED_FAILURE__SHIFT 0xd |
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| 82139 | #define BIFP3_0_PCIE_LC_CNTL11__LC_NO_EQ_NEEDED_PRESET_SEL__SHIFT 0xe |
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| 82140 | #define BIFP3_0_PCIE_LC_CNTL11__LC_ENHANCED_LINK_BEHAVIOR_CNTL_SENT__SHIFT 0xf |
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| 82141 | #define BIFP3_0_PCIE_LC_CNTL11__LC_ENHANCED_LINK_BEHAVIOR_CNTL_RCVD__SHIFT 0x11 |
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| 82142 | #define BIFP3_0_PCIE_LC_CNTL11__LC_DISABLE_TRAINING_BIT_ARCH_IND__SHIFT 0x13 |
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| 82143 | #define BIFP3_0_PCIE_LC_CNTL11__LC_SET_TRANSMITTER_PRECODE_REQUEST__SHIFT 0x18 |
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|---|
| 82145 | #define BIFP3_0_PCIE_LC_CNTL11__LC_TRANSMITTER_PRECODE_ON__SHIFT 0x1a |
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| 82146 | #define BIFP3_0_PCIE_LC_CNTL11__LC_TRANSMITTER_PRECODE_ON_RCVD__SHIFT 0x1b |
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| 82147 | #define BIFP3_0_PCIE_LC_CNTL11__LC_LAST_TRANSMITTER_PRECODE_REQUEST__SHIFT 0x1c |
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| 82148 | #define BIFP3_0_PCIE_LC_CNTL11__LC_CHECK_TS1_EC_ON_EQ_EXIT__SHIFT 0x1d |
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| 82149 | #define BIFP3_0_PCIE_LC_CNTL11__LC_BYPASS_EQ_TO_HIGH_RATE_SUPPORT_MASK 0x00000001L |
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| 82150 | #define BIFP3_0_PCIE_LC_CNTL11__LC_ADVERTISE_EQ_TO_HIGH_RATE_SUPPORT_MASK 0x00000002L |
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| 82151 | #define BIFP3_0_PCIE_LC_CNTL11__LC_BYPASS_EQ_TO_HIGH_RATE_RESERVED_MASK 0x00000004L |
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| 82152 | #define BIFP3_0_PCIE_LC_CNTL11__LC_BYPASS_EQ_TO_HIGH_RATE_RCVD_MASK 0x00000008L |
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| 82153 | #define BIFP3_0_PCIE_LC_CNTL11__LC_BYPASS_EQ_TO_HIGH_RATE_NEGOTIATED_MASK 0x00000010L |
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| 82154 | #define BIFP3_0_PCIE_LC_CNTL11__LC_BYPASS_EQ_TO_HIGH_RATE_FAILURE_MASK 0x00000020L |
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| 82155 | #define BIFP3_0_PCIE_LC_CNTL11__LC_NO_EQ_NEEDED_SUPPORT_MASK 0x00000100L |
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| 82156 | #define BIFP3_0_PCIE_LC_CNTL11__LC_ADVERTISE_NO_EQ_NEEDED_SUPPORT_MASK 0x00000200L |
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| 82157 | #define BIFP3_0_PCIE_LC_CNTL11__LC_NO_EQ_NEEDED_RESERVED_MASK 0x00000400L |
|---|
| 82158 | #define BIFP3_0_PCIE_LC_CNTL11__LC_NO_EQ_NEEDED_RCVD_MASK 0x00000800L |
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| 82159 | #define BIFP3_0_PCIE_LC_CNTL11__LC_NO_EQ_NEEDED_NEGOTIATED_MASK 0x00001000L |
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| 82160 | #define BIFP3_0_PCIE_LC_CNTL11__LC_NO_EQ_NEEDED_FAILURE_MASK 0x00002000L |
|---|
| 82161 | #define BIFP3_0_PCIE_LC_CNTL11__LC_NO_EQ_NEEDED_PRESET_SEL_MASK 0x00004000L |
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| 82162 | #define BIFP3_0_PCIE_LC_CNTL11__LC_ENHANCED_LINK_BEHAVIOR_CNTL_SENT_MASK 0x00018000L |
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| 82163 | #define BIFP3_0_PCIE_LC_CNTL11__LC_ENHANCED_LINK_BEHAVIOR_CNTL_RCVD_MASK 0x00060000L |
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| 82164 | #define BIFP3_0_PCIE_LC_CNTL11__LC_DISABLE_TRAINING_BIT_ARCH_IND_MASK 0x00F80000L |
|---|
| 82165 | #define BIFP3_0_PCIE_LC_CNTL11__LC_SET_TRANSMITTER_PRECODE_REQUEST_MASK 0x01000000L |
|---|
| 82166 | #define BIFP3_0_PCIE_LC_CNTL11__LC_TRANSMITTER_PRECODE_REQUEST_RCVD_MASK 0x02000000L |
|---|
| 82167 | #define BIFP3_0_PCIE_LC_CNTL11__LC_TRANSMITTER_PRECODE_ON_MASK 0x04000000L |
|---|
| 82168 | #define BIFP3_0_PCIE_LC_CNTL11__LC_TRANSMITTER_PRECODE_ON_RCVD_MASK 0x08000000L |
|---|
| 82169 | #define BIFP3_0_PCIE_LC_CNTL11__LC_LAST_TRANSMITTER_PRECODE_REQUEST_MASK 0x10000000L |
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| 82170 | #define BIFP3_0_PCIE_LC_CNTL11__LC_CHECK_TS1_EC_ON_EQ_EXIT_MASK 0x20000000L |
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| 82171 | //BIFP3_0_PCIE_LC_CNTL12 |
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| 82172 | #define BIFP3_0_PCIE_LC_CNTL12__LC_DELAY_CLEAR_LANE_OFF_AFTER_LOOPBACK_SPD_CHG__SHIFT 0x0 |
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| 82173 | #define BIFP3_0_PCIE_LC_CNTL12__LC_DELAY_CLEAR_LANE_OFF_AFTER_LINKDIS_SPD_CHG__SHIFT 0x1 |
|---|
| 82174 | #define BIFP3_0_PCIE_LC_CNTL12__LC_DETECT_PD_WAIT_FOR_REFCLKACK_OFF_LANES__SHIFT 0x2 |
|---|
| 82175 | #define BIFP3_0_PCIE_LC_CNTL12__LC_DETECT_PD_HOLDTRAINING_WAIT_FOR_LANES_ON__SHIFT 0x3 |
|---|
| 82176 | #define BIFP3_0_PCIE_LC_CNTL12__LC_ENSURE_TURN_OFF_DONE_LINKDIS__SHIFT 0x4 |
|---|
| 82177 | #define BIFP3_0_PCIE_LC_CNTL12__LC_SKIP_LOCALPRESET_OFF_LANES__SHIFT 0x5 |
|---|
| 82178 | #define BIFP3_0_PCIE_LC_CNTL12__LC_DELAY_PHASE1__SHIFT 0x6 |
|---|
| 82179 | #define BIFP3_0_PCIE_LC_CNTL12__LC_BLOCKALIGN_IN_L1_ENTRY__SHIFT 0x8 |
|---|
| 82180 | #define BIFP3_0_PCIE_LC_CNTL12__LC_USE_LEGACY_RXSB1_SPDCHG_ELECIDLE__SHIFT 0x9 |
|---|
| 82181 | #define BIFP3_0_PCIE_LC_CNTL12__LC_LOCK_REVERSAL_EARLY_CONFIG_COMPLETE__SHIFT 0xa |
|---|
| 82182 | #define BIFP3_0_PCIE_LC_CNTL12__LC_LOCK_REVERSAL_IMMEDIATE_CONFIG_COMPLETE__SHIFT 0xb |
|---|
| 82183 | #define BIFP3_0_PCIE_LC_CNTL12__LC_USE_LOOPBACK_INACTIVE_LANES__SHIFT 0xc |
|---|
| 82184 | #define BIFP3_0_PCIE_LC_CNTL12__LC_LOOPBACK_TEST_MODE_RCVRDET__SHIFT 0xd |
|---|
| 82185 | #define BIFP3_0_PCIE_LC_CNTL12__LC_LOOPBACK_EQ_LOCK_REVERSAL__SHIFT 0xe |
|---|
| 82186 | #define BIFP3_0_PCIE_LC_CNTL12__LC_LIVE_DESKEW_MASK_EN__SHIFT 0x10 |
|---|
| 82187 | #define BIFP3_0_PCIE_LC_CNTL12__LC_LIVE_DESKEW_8B10B_EN__SHIFT 0x11 |
|---|
| 82188 | #define BIFP3_0_PCIE_LC_CNTL12__LC_SAFE_RECOVER_DATA_UNLOCK__SHIFT 0x12 |
|---|
| 82189 | #define BIFP3_0_PCIE_LC_CNTL12__LC_SAFE_RECOVER_RX_RECOVER__SHIFT 0x13 |
|---|
| 82190 | #define BIFP3_0_PCIE_LC_CNTL12__LC_SAFE_RECOVER_RX_ADAPT__SHIFT 0x14 |
|---|
| 82191 | #define BIFP3_0_PCIE_LC_CNTL12__LC_SAFE_RECOVER_SW_INIT__SHIFT 0x15 |
|---|
| 82192 | #define BIFP3_0_PCIE_LC_CNTL12__LC_SAFE_RECOVER_SW_EVENT_SEL__SHIFT 0x16 |
|---|
| 82193 | #define BIFP3_0_PCIE_LC_CNTL12__LC_DEFER_SKIP_INTERVAL_MODE__SHIFT 0x18 |
|---|
| 82194 | #define BIFP3_0_PCIE_LC_CNTL12__LC_RECOVERY_EQ_WAIT_FOR_PIPE_STOPPED__SHIFT 0x19 |
|---|
| 82195 | #define BIFP3_0_PCIE_LC_CNTL12__LC_HOLD_TX_STOP_SENDING_PKTS_REPLAY_RETRAIN__SHIFT 0x1a |
|---|
| 82196 | #define BIFP3_0_PCIE_LC_CNTL12__LC_RESET_TSX_CNT_ON_SAFERECOVER__SHIFT 0x1b |
|---|
| 82197 | #define BIFP3_0_PCIE_LC_CNTL12__LC_DSC_INITIATE_EQUALIZATION_OS_BOUNDARY__SHIFT 0x1c |
|---|
| 82198 | #define BIFP3_0_PCIE_LC_CNTL12__LC_EQ_REQ_PHASE_WAIT_FOR_FINAL_TS1__SHIFT 0x1d |
|---|
| 82199 | #define BIFP3_0_PCIE_LC_CNTL12__LC_RESET_TSX_CNT_ON_RXEQEVAL__SHIFT 0x1e |
|---|
| 82200 | #define BIFP3_0_PCIE_LC_CNTL12__LC_TRACK_RX_WAIT_FOR_TS1__SHIFT 0x1f |
|---|
| 82201 | #define BIFP3_0_PCIE_LC_CNTL12__LC_DELAY_CLEAR_LANE_OFF_AFTER_LOOPBACK_SPD_CHG_MASK 0x00000001L |
|---|
| 82202 | #define BIFP3_0_PCIE_LC_CNTL12__LC_DELAY_CLEAR_LANE_OFF_AFTER_LINKDIS_SPD_CHG_MASK 0x00000002L |
|---|
| 82203 | #define BIFP3_0_PCIE_LC_CNTL12__LC_DETECT_PD_WAIT_FOR_REFCLKACK_OFF_LANES_MASK 0x00000004L |
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| 82204 | #define BIFP3_0_PCIE_LC_CNTL12__LC_DETECT_PD_HOLDTRAINING_WAIT_FOR_LANES_ON_MASK 0x00000008L |
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| 82205 | #define BIFP3_0_PCIE_LC_CNTL12__LC_ENSURE_TURN_OFF_DONE_LINKDIS_MASK 0x00000010L |
|---|
| 82206 | #define BIFP3_0_PCIE_LC_CNTL12__LC_SKIP_LOCALPRESET_OFF_LANES_MASK 0x00000020L |
|---|
| 82207 | #define BIFP3_0_PCIE_LC_CNTL12__LC_DELAY_PHASE1_MASK 0x000000C0L |
|---|
| 82208 | #define BIFP3_0_PCIE_LC_CNTL12__LC_BLOCKALIGN_IN_L1_ENTRY_MASK 0x00000100L |
|---|
| 82209 | #define BIFP3_0_PCIE_LC_CNTL12__LC_USE_LEGACY_RXSB1_SPDCHG_ELECIDLE_MASK 0x00000200L |
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| 82210 | #define BIFP3_0_PCIE_LC_CNTL12__LC_LOCK_REVERSAL_EARLY_CONFIG_COMPLETE_MASK 0x00000400L |
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| 82211 | #define BIFP3_0_PCIE_LC_CNTL12__LC_LOCK_REVERSAL_IMMEDIATE_CONFIG_COMPLETE_MASK 0x00000800L |
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| 82212 | #define BIFP3_0_PCIE_LC_CNTL12__LC_USE_LOOPBACK_INACTIVE_LANES_MASK 0x00001000L |
|---|
| 82213 | #define BIFP3_0_PCIE_LC_CNTL12__LC_LOOPBACK_TEST_MODE_RCVRDET_MASK 0x00002000L |
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| 82214 | #define BIFP3_0_PCIE_LC_CNTL12__LC_LOOPBACK_EQ_LOCK_REVERSAL_MASK 0x00004000L |
|---|
| 82215 | #define BIFP3_0_PCIE_LC_CNTL12__LC_LIVE_DESKEW_MASK_EN_MASK 0x00010000L |
|---|
| 82216 | #define BIFP3_0_PCIE_LC_CNTL12__LC_LIVE_DESKEW_8B10B_EN_MASK 0x00020000L |
|---|
| 82217 | #define BIFP3_0_PCIE_LC_CNTL12__LC_SAFE_RECOVER_DATA_UNLOCK_MASK 0x00040000L |
|---|
| 82218 | #define BIFP3_0_PCIE_LC_CNTL12__LC_SAFE_RECOVER_RX_RECOVER_MASK 0x00080000L |
|---|
| 82219 | #define BIFP3_0_PCIE_LC_CNTL12__LC_SAFE_RECOVER_RX_ADAPT_MASK 0x00100000L |
|---|
| 82220 | #define BIFP3_0_PCIE_LC_CNTL12__LC_SAFE_RECOVER_SW_INIT_MASK 0x00200000L |
|---|
| 82221 | #define BIFP3_0_PCIE_LC_CNTL12__LC_SAFE_RECOVER_SW_EVENT_SEL_MASK 0x00C00000L |
|---|
| 82222 | #define BIFP3_0_PCIE_LC_CNTL12__LC_DEFER_SKIP_INTERVAL_MODE_MASK 0x01000000L |
|---|
| 82223 | #define BIFP3_0_PCIE_LC_CNTL12__LC_RECOVERY_EQ_WAIT_FOR_PIPE_STOPPED_MASK 0x02000000L |
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| 82224 | #define BIFP3_0_PCIE_LC_CNTL12__LC_HOLD_TX_STOP_SENDING_PKTS_REPLAY_RETRAIN_MASK 0x04000000L |
|---|
| 82225 | #define BIFP3_0_PCIE_LC_CNTL12__LC_RESET_TSX_CNT_ON_SAFERECOVER_MASK 0x08000000L |
|---|
| 82226 | #define BIFP3_0_PCIE_LC_CNTL12__LC_DSC_INITIATE_EQUALIZATION_OS_BOUNDARY_MASK 0x10000000L |
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| 82227 | #define BIFP3_0_PCIE_LC_CNTL12__LC_EQ_REQ_PHASE_WAIT_FOR_FINAL_TS1_MASK 0x20000000L |
|---|
| 82228 | #define BIFP3_0_PCIE_LC_CNTL12__LC_RESET_TSX_CNT_ON_RXEQEVAL_MASK 0x40000000L |
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| 82229 | #define BIFP3_0_PCIE_LC_CNTL12__LC_TRACK_RX_WAIT_FOR_TS1_MASK 0x80000000L |
|---|
| 82230 | //BIFP3_0_PCIE_LC_SPEED_CNTL2 |
|---|
| 82231 | #define BIFP3_0_PCIE_LC_SPEED_CNTL2__LC_FORCE_EN_SW_SPEED_CHANGE__SHIFT 0x0 |
|---|
| 82232 | #define BIFP3_0_PCIE_LC_SPEED_CNTL2__LC_FORCE_DIS_SW_SPEED_CHANGE__SHIFT 0x1 |
|---|
| 82233 | #define BIFP3_0_PCIE_LC_SPEED_CNTL2__LC_FORCE_EN_HW_SPEED_CHANGE__SHIFT 0x2 |
|---|
| 82234 | #define BIFP3_0_PCIE_LC_SPEED_CNTL2__LC_FORCE_DIS_HW_SPEED_CHANGE__SHIFT 0x3 |
|---|
| 82235 | #define BIFP3_0_PCIE_LC_SPEED_CNTL2__LC_INIT_SPEED_NEG_IN_L0s_EN__SHIFT 0x4 |
|---|
| 82236 | #define BIFP3_0_PCIE_LC_SPEED_CNTL2__LC_INIT_SPEED_NEG_IN_L1_EN__SHIFT 0x5 |
|---|
| 82237 | #define BIFP3_0_PCIE_LC_SPEED_CNTL2__LC_INITIATE_LINK_SPEED_CHANGE__SHIFT 0x6 |
|---|
| 82238 | #define BIFP3_0_PCIE_LC_SPEED_CNTL2__LC_SPEED_CHANGE_STATUS__SHIFT 0x7 |
|---|
| 82239 | #define BIFP3_0_PCIE_LC_SPEED_CNTL2__LC_SPEED_CHANGE_ATTEMPTS_ALLOWED__SHIFT 0x8 |
|---|
| 82240 | #define BIFP3_0_PCIE_LC_SPEED_CNTL2__LC_SPEED_CHANGE_ATTEMPT_FAILED__SHIFT 0xa |
|---|
| 82241 | #define BIFP3_0_PCIE_LC_SPEED_CNTL2__LC_CLR_FAILED_SPD_CHANGE_CNT__SHIFT 0xb |
|---|
| 82242 | #define BIFP3_0_PCIE_LC_SPEED_CNTL2__LC_MULT_UPSTREAM_AUTO_SPD_CHNG_EN__SHIFT 0xc |
|---|
| 82243 | #define BIFP3_0_PCIE_LC_SPEED_CNTL2__LC_DONT_CLR_TARGET_SPD_CHANGE_STATUS__SHIFT 0xd |
|---|
| 82244 | #define BIFP3_0_PCIE_LC_SPEED_CNTL2__LC_1_OR_MORE_TS2_SPEED_ARC_EN__SHIFT 0xe |
|---|
| 82245 | #define BIFP3_0_PCIE_LC_SPEED_CNTL2__LC_ABORT_AUTO_EQ_AFTER_FAILED_EQ__SHIFT 0xf |
|---|
| 82246 | #define BIFP3_0_PCIE_LC_SPEED_CNTL2__LC_ENFORCE_CORRECT_SPEED_FOR_EQ__SHIFT 0x10 |
|---|
| 82247 | #define BIFP3_0_PCIE_LC_SPEED_CNTL2__LC_ENFORCE_SOFTWARE_PERFORM_EQ__SHIFT 0x11 |
|---|
| 82248 | #define BIFP3_0_PCIE_LC_SPEED_CNTL2__LC_SEND_EQ_TS2_IF_OTHER_SIDE_EVER_ADVERTISED_SPEED__SHIFT 0x12 |
|---|
| 82249 | #define BIFP3_0_PCIE_LC_SPEED_CNTL2__LC_ENFORCE_SINGLE_EQ_PER_RECOVERY__SHIFT 0x13 |
|---|
| 82250 | #define BIFP3_0_PCIE_LC_SPEED_CNTL2__LC_USE_LEGACY_CLEAR_DELAY_DLLPs__SHIFT 0x14 |
|---|
| 82251 | #define BIFP3_0_PCIE_LC_SPEED_CNTL2__LC_DEFER_RETRAIN_LINK_UNTIL_EXIT_RECOVERY__SHIFT 0x15 |
|---|
| 82252 | #define BIFP3_0_PCIE_LC_SPEED_CNTL2__LC_ABORT_AUTO_EQ_ON_FAIL_SPEED_CHANGE_LIMIT__SHIFT 0x16 |
|---|
| 82253 | #define BIFP3_0_PCIE_LC_SPEED_CNTL2__LC_DEFER_PRIVATE_SPEED_CHANGE_UNTIL_EXIT_RECOVERY__SHIFT 0x17 |
|---|
| 82254 | #define BIFP3_0_PCIE_LC_SPEED_CNTL2__LC_DONT_UPDATE_GEN_SUPPORT_MID_RECOVERY__SHIFT 0x19 |
|---|
| 82255 | #define BIFP3_0_PCIE_LC_SPEED_CNTL2__LC_ALLOW_SET_INITIATE_SPEED_CHANGE_IN_RECOVERY_LOCK__SHIFT 0x1a |
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| 82256 | #define BIFP3_0_PCIE_LC_SPEED_CNTL2__LC_FORCE_EN_SW_SPEED_CHANGE_MASK 0x00000001L |
|---|
| 82257 | #define BIFP3_0_PCIE_LC_SPEED_CNTL2__LC_FORCE_DIS_SW_SPEED_CHANGE_MASK 0x00000002L |
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| 82258 | #define BIFP3_0_PCIE_LC_SPEED_CNTL2__LC_FORCE_EN_HW_SPEED_CHANGE_MASK 0x00000004L |
|---|
| 82259 | #define BIFP3_0_PCIE_LC_SPEED_CNTL2__LC_FORCE_DIS_HW_SPEED_CHANGE_MASK 0x00000008L |
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| 82260 | #define BIFP3_0_PCIE_LC_SPEED_CNTL2__LC_INIT_SPEED_NEG_IN_L0s_EN_MASK 0x00000010L |
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| 82262 | #define BIFP3_0_PCIE_LC_SPEED_CNTL2__LC_INITIATE_LINK_SPEED_CHANGE_MASK 0x00000040L |
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| 82268 | #define BIFP3_0_PCIE_LC_SPEED_CNTL2__LC_DONT_CLR_TARGET_SPD_CHANGE_STATUS_MASK 0x00002000L |
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| 82272 | #define BIFP3_0_PCIE_LC_SPEED_CNTL2__LC_ENFORCE_SOFTWARE_PERFORM_EQ_MASK 0x00020000L |
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| 82273 | #define BIFP3_0_PCIE_LC_SPEED_CNTL2__LC_SEND_EQ_TS2_IF_OTHER_SIDE_EVER_ADVERTISED_SPEED_MASK 0x00040000L |
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| 82274 | #define BIFP3_0_PCIE_LC_SPEED_CNTL2__LC_ENFORCE_SINGLE_EQ_PER_RECOVERY_MASK 0x00080000L |
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| 82276 | #define BIFP3_0_PCIE_LC_SPEED_CNTL2__LC_DEFER_RETRAIN_LINK_UNTIL_EXIT_RECOVERY_MASK 0x00200000L |
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| 82277 | #define BIFP3_0_PCIE_LC_SPEED_CNTL2__LC_ABORT_AUTO_EQ_ON_FAIL_SPEED_CHANGE_LIMIT_MASK 0x00400000L |
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| 82278 | #define BIFP3_0_PCIE_LC_SPEED_CNTL2__LC_DEFER_PRIVATE_SPEED_CHANGE_UNTIL_EXIT_RECOVERY_MASK 0x01800000L |
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| 82279 | #define BIFP3_0_PCIE_LC_SPEED_CNTL2__LC_DONT_UPDATE_GEN_SUPPORT_MID_RECOVERY_MASK 0x02000000L |
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| 82280 | #define BIFP3_0_PCIE_LC_SPEED_CNTL2__LC_ALLOW_SET_INITIATE_SPEED_CHANGE_IN_RECOVERY_LOCK_MASK 0x04000000L |
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| 82287 | #define BIFP3_0_PCIE_LC_FORCE_COEFF3__LC_FORCE_COEFF_32GT_MASK 0x00000001L |
|---|
| 82288 | #define BIFP3_0_PCIE_LC_FORCE_COEFF3__LC_FORCE_PRE_CURSOR_32GT_MASK 0x0000007EL |
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| 82289 | #define BIFP3_0_PCIE_LC_FORCE_COEFF3__LC_FORCE_CURSOR_32GT_MASK 0x00001F80L |
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| 82290 | #define BIFP3_0_PCIE_LC_FORCE_COEFF3__LC_FORCE_POST_CURSOR_32GT_MASK 0x0007E000L |
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| 82291 | #define BIFP3_0_PCIE_LC_FORCE_COEFF3__LC_3X3_COEFF_SEARCH_EN_32GT_MASK 0x00080000L |
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| 82293 | #define BIFP3_0_PCIE_LC_FORCE_EQ_REQ_COEFF3__LC_FORCE_COEFF_IN_EQ_REQ_PHASE_32GT__SHIFT 0x0 |
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| 82296 | #define BIFP3_0_PCIE_LC_FORCE_EQ_REQ_COEFF3__LC_FORCE_POST_CURSOR_REQ_32GT__SHIFT 0xd |
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| 82297 | #define BIFP3_0_PCIE_LC_FORCE_EQ_REQ_COEFF3__LC_FS_OTHER_END_32GT__SHIFT 0x13 |
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| 82298 | #define BIFP3_0_PCIE_LC_FORCE_EQ_REQ_COEFF3__LC_LF_OTHER_END_32GT__SHIFT 0x19 |
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| 82299 | #define BIFP3_0_PCIE_LC_FORCE_EQ_REQ_COEFF3__LC_FORCE_COEFF_IN_EQ_REQ_PHASE_32GT_MASK 0x00000001L |
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| 82300 | #define BIFP3_0_PCIE_LC_FORCE_EQ_REQ_COEFF3__LC_FORCE_PRE_CURSOR_REQ_32GT_MASK 0x0000007EL |
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| 82301 | #define BIFP3_0_PCIE_LC_FORCE_EQ_REQ_COEFF3__LC_FORCE_CURSOR_REQ_32GT_MASK 0x00001F80L |
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| 82302 | #define BIFP3_0_PCIE_LC_FORCE_EQ_REQ_COEFF3__LC_FORCE_POST_CURSOR_REQ_32GT_MASK 0x0007E000L |
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| 82303 | #define BIFP3_0_PCIE_LC_FORCE_EQ_REQ_COEFF3__LC_FS_OTHER_END_32GT_MASK 0x01F80000L |
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| 82304 | #define BIFP3_0_PCIE_LC_FORCE_EQ_REQ_COEFF3__LC_LF_OTHER_END_32GT_MASK 0x7E000000L |
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| 82306 | #define BIFP3_0_PCIE_TX_SEQ__TX_NEXT_TRANSMIT_SEQ__SHIFT 0x0 |
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| 82309 | #define BIFP3_0_PCIE_TX_SEQ__TX_ACKD_SEQ_MASK 0x0FFF0000L |
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| 82310 | //BIFP3_0_PCIE_TX_REPLAY |
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| 82311 | #define BIFP3_0_PCIE_TX_REPLAY__TX_REPLAY_NUM__SHIFT 0x0 |
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| 82314 | #define BIFP3_0_PCIE_TX_REPLAY__TX_REPLAY_DISABLE__SHIFT 0xb |
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|---|
| 82318 | #define BIFP3_0_PCIE_TX_REPLAY__TX_REPLAY_TIMER_OVERWRITE__SHIFT 0xf |
|---|
| 82319 | #define BIFP3_0_PCIE_TX_REPLAY__TX_REPLAY_TIMER__SHIFT 0x10 |
|---|
| 82320 | #define BIFP3_0_PCIE_TX_REPLAY__TX_REPLAY_NUM_MASK 0x0000001FL |
|---|
| 82321 | #define BIFP3_0_PCIE_TX_REPLAY__TX_REPLAY_ROLLOVER_EN_MASK 0x00000020L |
|---|
| 82322 | #define BIFP3_0_PCIE_TX_REPLAY__TX_REPLAY_STALL_MASK 0x00000400L |
|---|
| 82323 | #define BIFP3_0_PCIE_TX_REPLAY__TX_REPLAY_DISABLE_MASK 0x00000800L |
|---|
| 82324 | #define BIFP3_0_PCIE_TX_REPLAY__TX_REPLAY_ALL_MASK 0x00001000L |
|---|
| 82325 | #define BIFP3_0_PCIE_TX_REPLAY__TX_REPLAY_FORCE_WRSCH_ACK_MASK 0x00002000L |
|---|
| 82326 | #define BIFP3_0_PCIE_TX_REPLAY__TX_REPLAY_TIMER_DIS_MASK 0x00004000L |
|---|
| 82327 | #define BIFP3_0_PCIE_TX_REPLAY__TX_REPLAY_TIMER_OVERWRITE_MASK 0x00008000L |
|---|
| 82328 | #define BIFP3_0_PCIE_TX_REPLAY__TX_REPLAY_TIMER_MASK 0xFFFF0000L |
|---|
| 82329 | //BIFP3_0_PCIE_TX_ACK_LATENCY_LIMIT |
|---|
| 82330 | #define BIFP3_0_PCIE_TX_ACK_LATENCY_LIMIT__TX_ACK_LATENCY_LIMIT__SHIFT 0x0 |
|---|
| 82331 | #define BIFP3_0_PCIE_TX_ACK_LATENCY_LIMIT__TX_ACK_LATENCY_LIMIT_OVERWRITE__SHIFT 0xc |
|---|
| 82332 | #define BIFP3_0_PCIE_TX_ACK_LATENCY_LIMIT__TX_ACK_FC_ARB_ENABLE__SHIFT 0xd |
|---|
| 82333 | #define BIFP3_0_PCIE_TX_ACK_LATENCY_LIMIT__TX_ACK_LATENCY_SCALE__SHIFT 0x14 |
|---|
| 82334 | #define BIFP3_0_PCIE_TX_ACK_LATENCY_LIMIT__TX_ACK_LATENCY_ADJUSTMENT__SHIFT 0x18 |
|---|
| 82335 | #define BIFP3_0_PCIE_TX_ACK_LATENCY_LIMIT__TX_ACK_LATENCY_LIMIT_MASK 0x00000FFFL |
|---|
| 82336 | #define BIFP3_0_PCIE_TX_ACK_LATENCY_LIMIT__TX_ACK_LATENCY_LIMIT_OVERWRITE_MASK 0x00001000L |
|---|
| 82337 | #define BIFP3_0_PCIE_TX_ACK_LATENCY_LIMIT__TX_ACK_FC_ARB_ENABLE_MASK 0x00002000L |
|---|
| 82338 | #define BIFP3_0_PCIE_TX_ACK_LATENCY_LIMIT__TX_ACK_LATENCY_SCALE_MASK 0x00F00000L |
|---|
| 82339 | #define BIFP3_0_PCIE_TX_ACK_LATENCY_LIMIT__TX_ACK_LATENCY_ADJUSTMENT_MASK 0xFF000000L |
|---|
| 82340 | //BIFP3_0_PCIE_TX_CREDITS_FCU_THRESHOLD |
|---|
| 82341 | #define BIFP3_0_PCIE_TX_CREDITS_FCU_THRESHOLD__TX_FCU_THRESHOLD_P_VC0__SHIFT 0x0 |
|---|
| 82342 | #define BIFP3_0_PCIE_TX_CREDITS_FCU_THRESHOLD__TX_FCU_THRESHOLD_NP_VC0__SHIFT 0x4 |
|---|
| 82343 | #define BIFP3_0_PCIE_TX_CREDITS_FCU_THRESHOLD__TX_FCU_THRESHOLD_CPL_VC0__SHIFT 0x8 |
|---|
| 82344 | #define BIFP3_0_PCIE_TX_CREDITS_FCU_THRESHOLD__TX_FCU_THRESHOLD_P_VC1__SHIFT 0x10 |
|---|
| 82345 | #define BIFP3_0_PCIE_TX_CREDITS_FCU_THRESHOLD__TX_FCU_THRESHOLD_NP_VC1__SHIFT 0x14 |
|---|
| 82346 | #define BIFP3_0_PCIE_TX_CREDITS_FCU_THRESHOLD__TX_FCU_THRESHOLD_CPL_VC1__SHIFT 0x18 |
|---|
| 82347 | #define BIFP3_0_PCIE_TX_CREDITS_FCU_THRESHOLD__TX_FCU_THRESHOLD_P_VC0_MASK 0x00000007L |
|---|
| 82348 | #define BIFP3_0_PCIE_TX_CREDITS_FCU_THRESHOLD__TX_FCU_THRESHOLD_NP_VC0_MASK 0x00000070L |
|---|
| 82349 | #define BIFP3_0_PCIE_TX_CREDITS_FCU_THRESHOLD__TX_FCU_THRESHOLD_CPL_VC0_MASK 0x00000700L |
|---|
| 82350 | #define BIFP3_0_PCIE_TX_CREDITS_FCU_THRESHOLD__TX_FCU_THRESHOLD_P_VC1_MASK 0x00070000L |
|---|
| 82351 | #define BIFP3_0_PCIE_TX_CREDITS_FCU_THRESHOLD__TX_FCU_THRESHOLD_NP_VC1_MASK 0x00700000L |
|---|
| 82352 | #define BIFP3_0_PCIE_TX_CREDITS_FCU_THRESHOLD__TX_FCU_THRESHOLD_CPL_VC1_MASK 0x07000000L |
|---|
| 82353 | //BIFP3_0_PCIE_TX_VENDOR_SPECIFIC |
|---|
| 82354 | #define BIFP3_0_PCIE_TX_VENDOR_SPECIFIC__TX_VENDOR_DATA__SHIFT 0x0 |
|---|
| 82355 | #define BIFP3_0_PCIE_TX_VENDOR_SPECIFIC__TX_VENDOR_SEND__SHIFT 0x18 |
|---|
| 82356 | #define BIFP3_0_PCIE_TX_VENDOR_SPECIFIC__TX_VENDOR_DATA_MASK 0x00FFFFFFL |
|---|
| 82357 | #define BIFP3_0_PCIE_TX_VENDOR_SPECIFIC__TX_VENDOR_SEND_MASK 0x01000000L |
|---|
| 82358 | //BIFP3_0_PCIE_TX_NOP_DLLP |
|---|
| 82359 | #define BIFP3_0_PCIE_TX_NOP_DLLP__TX_NOP_DATA__SHIFT 0x0 |
|---|
| 82360 | #define BIFP3_0_PCIE_TX_NOP_DLLP__TX_NOP_SEND__SHIFT 0x18 |
|---|
| 82361 | #define BIFP3_0_PCIE_TX_NOP_DLLP__TX_NOP_DATA_MASK 0x00FFFFFFL |
|---|
| 82362 | #define BIFP3_0_PCIE_TX_NOP_DLLP__TX_NOP_SEND_MASK 0x01000000L |
|---|
| 82363 | //BIFP3_0_PCIE_TX_REQUEST_NUM_CNTL |
|---|
| 82364 | #define BIFP3_0_PCIE_TX_REQUEST_NUM_CNTL__TX_NUM_OUTSTANDING_NP__SHIFT 0x18 |
|---|
| 82365 | #define BIFP3_0_PCIE_TX_REQUEST_NUM_CNTL__TX_NUM_OUTSTANDING_NP_VC1_EN__SHIFT 0x1e |
|---|
| 82366 | #define BIFP3_0_PCIE_TX_REQUEST_NUM_CNTL__TX_NUM_OUTSTANDING_NP_EN__SHIFT 0x1f |
|---|
| 82367 | #define BIFP3_0_PCIE_TX_REQUEST_NUM_CNTL__TX_NUM_OUTSTANDING_NP_MASK 0x3F000000L |
|---|
| 82368 | #define BIFP3_0_PCIE_TX_REQUEST_NUM_CNTL__TX_NUM_OUTSTANDING_NP_VC1_EN_MASK 0x40000000L |
|---|
| 82369 | #define BIFP3_0_PCIE_TX_REQUEST_NUM_CNTL__TX_NUM_OUTSTANDING_NP_EN_MASK 0x80000000L |
|---|
| 82370 | //BIFP3_0_PCIE_TX_CREDITS_ADVT_P |
|---|
| 82371 | #define BIFP3_0_PCIE_TX_CREDITS_ADVT_P__TX_CREDITS_ADVT_PD__SHIFT 0x0 |
|---|
| 82372 | #define BIFP3_0_PCIE_TX_CREDITS_ADVT_P__TX_CREDITS_ADVT_PH__SHIFT 0x10 |
|---|
| 82373 | #define BIFP3_0_PCIE_TX_CREDITS_ADVT_P__TX_CREDITS_ADVT_PD_MASK 0x00003FFFL |
|---|
| 82374 | #define BIFP3_0_PCIE_TX_CREDITS_ADVT_P__TX_CREDITS_ADVT_PH_MASK 0x03FF0000L |
|---|
| 82375 | //BIFP3_0_PCIE_TX_CREDITS_ADVT_NP |
|---|
| 82376 | #define BIFP3_0_PCIE_TX_CREDITS_ADVT_NP__TX_CREDITS_ADVT_NPD__SHIFT 0x0 |
|---|
| 82377 | #define BIFP3_0_PCIE_TX_CREDITS_ADVT_NP__TX_CREDITS_ADVT_NPH__SHIFT 0x10 |
|---|
| 82378 | #define BIFP3_0_PCIE_TX_CREDITS_ADVT_NP__TX_CREDITS_ADVT_NPD_MASK 0x00003FFFL |
|---|
| 82379 | #define BIFP3_0_PCIE_TX_CREDITS_ADVT_NP__TX_CREDITS_ADVT_NPH_MASK 0x03FF0000L |
|---|
| 82380 | //BIFP3_0_PCIE_TX_CREDITS_ADVT_CPL |
|---|
| 82381 | #define BIFP3_0_PCIE_TX_CREDITS_ADVT_CPL__TX_CREDITS_ADVT_CPLD__SHIFT 0x0 |
|---|
| 82382 | #define BIFP3_0_PCIE_TX_CREDITS_ADVT_CPL__TX_CREDITS_ADVT_CPLH__SHIFT 0x10 |
|---|
| 82383 | #define BIFP3_0_PCIE_TX_CREDITS_ADVT_CPL__TX_CREDITS_ADVT_CPLD_MASK 0x00003FFFL |
|---|
| 82384 | #define BIFP3_0_PCIE_TX_CREDITS_ADVT_CPL__TX_CREDITS_ADVT_CPLH_MASK 0x03FF0000L |
|---|
| 82385 | //BIFP3_0_PCIE_TX_CREDITS_INIT_P |
|---|
| 82386 | #define BIFP3_0_PCIE_TX_CREDITS_INIT_P__TX_CREDITS_INIT_PD__SHIFT 0x0 |
|---|
| 82387 | #define BIFP3_0_PCIE_TX_CREDITS_INIT_P__TX_CREDITS_INIT_PH__SHIFT 0x10 |
|---|
| 82388 | #define BIFP3_0_PCIE_TX_CREDITS_INIT_P__TX_CREDITS_INIT_PD_MASK 0x00000FFFL |
|---|
| 82389 | #define BIFP3_0_PCIE_TX_CREDITS_INIT_P__TX_CREDITS_INIT_PH_MASK 0x00FF0000L |
|---|
| 82390 | //BIFP3_0_PCIE_TX_CREDITS_INIT_NP |
|---|
| 82391 | #define BIFP3_0_PCIE_TX_CREDITS_INIT_NP__TX_CREDITS_INIT_NPD__SHIFT 0x0 |
|---|
| 82392 | #define BIFP3_0_PCIE_TX_CREDITS_INIT_NP__TX_CREDITS_INIT_NPH__SHIFT 0x10 |
|---|
| 82393 | #define BIFP3_0_PCIE_TX_CREDITS_INIT_NP__TX_CREDITS_INIT_NPD_MASK 0x00000FFFL |
|---|
| 82394 | #define BIFP3_0_PCIE_TX_CREDITS_INIT_NP__TX_CREDITS_INIT_NPH_MASK 0x00FF0000L |
|---|
| 82395 | //BIFP3_0_PCIE_TX_CREDITS_INIT_CPL |
|---|
| 82396 | #define BIFP3_0_PCIE_TX_CREDITS_INIT_CPL__TX_CREDITS_INIT_CPLD__SHIFT 0x0 |
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| 82397 | #define BIFP3_0_PCIE_TX_CREDITS_INIT_CPL__TX_CREDITS_INIT_CPLH__SHIFT 0x10 |
|---|
| 82398 | #define BIFP3_0_PCIE_TX_CREDITS_INIT_CPL__TX_CREDITS_INIT_CPLD_MASK 0x00000FFFL |
|---|
| 82399 | #define BIFP3_0_PCIE_TX_CREDITS_INIT_CPL__TX_CREDITS_INIT_CPLH_MASK 0x00FF0000L |
|---|
| 82400 | //BIFP3_0_PCIE_TX_CREDITS_STATUS |
|---|
| 82401 | #define BIFP3_0_PCIE_TX_CREDITS_STATUS__TX_CREDITS_ERR_PD__SHIFT 0x0 |
|---|
| 82402 | #define BIFP3_0_PCIE_TX_CREDITS_STATUS__TX_CREDITS_ERR_PH__SHIFT 0x1 |
|---|
| 82403 | #define BIFP3_0_PCIE_TX_CREDITS_STATUS__TX_CREDITS_ERR_NPD__SHIFT 0x2 |
|---|
| 82404 | #define BIFP3_0_PCIE_TX_CREDITS_STATUS__TX_CREDITS_ERR_NPH__SHIFT 0x3 |
|---|
| 82405 | #define BIFP3_0_PCIE_TX_CREDITS_STATUS__TX_CREDITS_ERR_CPLD__SHIFT 0x4 |
|---|
| 82406 | #define BIFP3_0_PCIE_TX_CREDITS_STATUS__TX_CREDITS_ERR_CPLH__SHIFT 0x5 |
|---|
| 82407 | #define BIFP3_0_PCIE_TX_CREDITS_STATUS__TX_CREDITS_CUR_STATUS_PD__SHIFT 0x10 |
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|---|
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| 82457 | // addressBlock: nbio_pcie0_bifp4_pciedir_p |
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| 82475 | #define BIFP4_0_PCIEP_PORT_CNTL__CI_SLV_RSP_POISONED_UR_MODE__SHIFT 0x18 |
|---|
| 82476 | #define BIFP4_0_PCIEP_PORT_CNTL__CI_MAX_CPL_PAYLOAD_SIZE_MODE__SHIFT 0x1a |
|---|
| 82477 | #define BIFP4_0_PCIEP_PORT_CNTL__SLV_PORT_REQ_EN_MASK 0x00000001L |
|---|
| 82478 | #define BIFP4_0_PCIEP_PORT_CNTL__CI_SNOOP_OVERRIDE_MASK 0x00000002L |
|---|
| 82479 | #define BIFP4_0_PCIEP_PORT_CNTL__HOTPLUG_MSG_EN_MASK 0x00000004L |
|---|
| 82480 | #define BIFP4_0_PCIEP_PORT_CNTL__NATIVE_PME_EN_MASK 0x00000008L |
|---|
| 82481 | #define BIFP4_0_PCIEP_PORT_CNTL__PWR_FAULT_EN_MASK 0x00000010L |
|---|
| 82482 | #define BIFP4_0_PCIEP_PORT_CNTL__PMI_BM_DIS_MASK 0x00000020L |
|---|
| 82483 | #define BIFP4_0_PCIEP_PORT_CNTL__PME_EN_HW_DEBUG_MASK 0x00000040L |
|---|
| 82484 | #define BIFP4_0_PCIEP_PORT_CNTL__PME_MODE_HW_DEBUG_MASK 0x00000080L |
|---|
| 82485 | #define BIFP4_0_PCIEP_PORT_CNTL__CI_SLV_CPL_STATIC_ALLOC_LIMIT_S_MASK 0x0003FF00L |
|---|
| 82486 | #define BIFP4_0_PCIEP_PORT_CNTL__CI_PRIV_MAX_CPL_PAYLOAD_SIZE_MASK 0x001C0000L |
|---|
| 82487 | #define BIFP4_0_PCIEP_PORT_CNTL__CI_SLV_RSP_POISONED_UR_MODE_MASK 0x03000000L |
|---|
| 82488 | #define BIFP4_0_PCIEP_PORT_CNTL__CI_MAX_CPL_PAYLOAD_SIZE_MODE_MASK 0x0C000000L |
|---|
| 82489 | //BIFP4_0_PCIE_TX_REQUESTER_ID |
|---|
| 82490 | #define BIFP4_0_PCIE_TX_REQUESTER_ID__TX_REQUESTER_ID_FUNCTION__SHIFT 0x0 |
|---|
| 82491 | #define BIFP4_0_PCIE_TX_REQUESTER_ID__TX_REQUESTER_ID_DEVICE__SHIFT 0x3 |
|---|
| 82492 | #define BIFP4_0_PCIE_TX_REQUESTER_ID__TX_REQUESTER_ID_BUS__SHIFT 0x8 |
|---|
| 82493 | #define BIFP4_0_PCIE_TX_REQUESTER_ID__TX_SWUS_REQUESTER_ID_FUNCTION__SHIFT 0x10 |
|---|
| 82494 | #define BIFP4_0_PCIE_TX_REQUESTER_ID__TX_SWUS_REQUESTER_ID_DEVICE__SHIFT 0x13 |
|---|
| 82495 | #define BIFP4_0_PCIE_TX_REQUESTER_ID__TX_SWUS_REQUESTER_ID_BUS__SHIFT 0x18 |
|---|
| 82496 | #define BIFP4_0_PCIE_TX_REQUESTER_ID__TX_REQUESTER_ID_FUNCTION_MASK 0x00000007L |
|---|
| 82497 | #define BIFP4_0_PCIE_TX_REQUESTER_ID__TX_REQUESTER_ID_DEVICE_MASK 0x000000F8L |
|---|
| 82498 | #define BIFP4_0_PCIE_TX_REQUESTER_ID__TX_REQUESTER_ID_BUS_MASK 0x0000FF00L |
|---|
| 82499 | #define BIFP4_0_PCIE_TX_REQUESTER_ID__TX_SWUS_REQUESTER_ID_FUNCTION_MASK 0x00070000L |
|---|
| 82500 | #define BIFP4_0_PCIE_TX_REQUESTER_ID__TX_SWUS_REQUESTER_ID_DEVICE_MASK 0x00F80000L |
|---|
| 82501 | #define BIFP4_0_PCIE_TX_REQUESTER_ID__TX_SWUS_REQUESTER_ID_BUS_MASK 0xFF000000L |
|---|
| 82502 | //BIFP4_0_PCIE_P_PORT_LANE_STATUS |
|---|
| 82503 | #define BIFP4_0_PCIE_P_PORT_LANE_STATUS__PORT_LANE_REVERSAL__SHIFT 0x0 |
|---|
| 82504 | #define BIFP4_0_PCIE_P_PORT_LANE_STATUS__PHY_LINK_WIDTH__SHIFT 0x1 |
|---|
| 82505 | #define BIFP4_0_PCIE_P_PORT_LANE_STATUS__PORT_LANE_REVERSAL_MASK 0x00000001L |
|---|
| 82506 | #define BIFP4_0_PCIE_P_PORT_LANE_STATUS__PHY_LINK_WIDTH_MASK 0x0000007EL |
|---|
| 82507 | //BIFP4_0_PCIE_ERR_CNTL |
|---|
| 82508 | #define BIFP4_0_PCIE_ERR_CNTL__ERR_REPORTING_DIS__SHIFT 0x0 |
|---|
| 82509 | #define BIFP4_0_PCIE_ERR_CNTL__STRAP_FIRST_RCVD_ERR_LOG__SHIFT 0x1 |
|---|
| 82510 | #define BIFP4_0_PCIE_ERR_CNTL__RX_DROP_ECRC_FAILURES__SHIFT 0x2 |
|---|
| 82511 | #define BIFP4_0_PCIE_ERR_CNTL__RX_GENERATE_LCRC_ERR__SHIFT 0x5 |
|---|
| 82512 | #define BIFP4_0_PCIE_ERR_CNTL__RX_GENERATE_POIS_TLP__SHIFT 0x6 |
|---|
| 82513 | #define BIFP4_0_PCIE_ERR_CNTL__RX_GENERATE_ECRC_ERR__SHIFT 0x7 |
|---|
| 82514 | #define BIFP4_0_PCIE_ERR_CNTL__AER_HDR_LOG_TIMEOUT__SHIFT 0x8 |
|---|
| 82515 | #define BIFP4_0_PCIE_ERR_CNTL__AER_HDR_LOG_F0_TIMER_EXPIRED__SHIFT 0xb |
|---|
| 82516 | #define BIFP4_0_PCIE_ERR_CNTL__CI_P_SLV_BUF_RD_HALT_STATUS__SHIFT 0xe |
|---|
| 82517 | #define BIFP4_0_PCIE_ERR_CNTL__CI_NP_SLV_BUF_RD_HALT_STATUS__SHIFT 0xf |
|---|
| 82518 | #define BIFP4_0_PCIE_ERR_CNTL__CI_SLV_BUF_HALT_RESET__SHIFT 0x10 |
|---|
| 82519 | #define BIFP4_0_PCIE_ERR_CNTL__SEND_ERR_MSG_IMMEDIATELY__SHIFT 0x11 |
|---|
| 82520 | #define BIFP4_0_PCIE_ERR_CNTL__STRAP_POISONED_ADVISORY_NONFATAL__SHIFT 0x12 |
|---|
| 82521 | #define BIFP4_0_PCIE_ERR_CNTL__AER_PRIV_MASK_BAD_DLLP__SHIFT 0x13 |
|---|
| 82522 | #define BIFP4_0_PCIE_ERR_CNTL__AER_PRIV_MASK_BAD_TLP__SHIFT 0x14 |
|---|
| 82523 | #define BIFP4_0_PCIE_ERR_CNTL__ERR_REPORTING_DIS_MASK 0x00000001L |
|---|
| 82524 | #define BIFP4_0_PCIE_ERR_CNTL__STRAP_FIRST_RCVD_ERR_LOG_MASK 0x00000002L |
|---|
| 82525 | #define BIFP4_0_PCIE_ERR_CNTL__RX_DROP_ECRC_FAILURES_MASK 0x00000004L |
|---|
| 82526 | #define BIFP4_0_PCIE_ERR_CNTL__RX_GENERATE_LCRC_ERR_MASK 0x00000020L |
|---|
| 82527 | #define BIFP4_0_PCIE_ERR_CNTL__RX_GENERATE_POIS_TLP_MASK 0x00000040L |
|---|
| 82528 | #define BIFP4_0_PCIE_ERR_CNTL__RX_GENERATE_ECRC_ERR_MASK 0x00000080L |
|---|
| 82529 | #define BIFP4_0_PCIE_ERR_CNTL__AER_HDR_LOG_TIMEOUT_MASK 0x00000700L |
|---|
| 82530 | #define BIFP4_0_PCIE_ERR_CNTL__AER_HDR_LOG_F0_TIMER_EXPIRED_MASK 0x00000800L |
|---|
| 82531 | #define BIFP4_0_PCIE_ERR_CNTL__CI_P_SLV_BUF_RD_HALT_STATUS_MASK 0x00004000L |
|---|
| 82532 | #define BIFP4_0_PCIE_ERR_CNTL__CI_NP_SLV_BUF_RD_HALT_STATUS_MASK 0x00008000L |
|---|
| 82533 | #define BIFP4_0_PCIE_ERR_CNTL__CI_SLV_BUF_HALT_RESET_MASK 0x00010000L |
|---|
| 82534 | #define BIFP4_0_PCIE_ERR_CNTL__SEND_ERR_MSG_IMMEDIATELY_MASK 0x00020000L |
|---|
| 82535 | #define BIFP4_0_PCIE_ERR_CNTL__STRAP_POISONED_ADVISORY_NONFATAL_MASK 0x00040000L |
|---|
| 82536 | #define BIFP4_0_PCIE_ERR_CNTL__AER_PRIV_MASK_BAD_DLLP_MASK 0x00080000L |
|---|
| 82537 | #define BIFP4_0_PCIE_ERR_CNTL__AER_PRIV_MASK_BAD_TLP_MASK 0x00100000L |
|---|
| 82538 | //BIFP4_0_PCIE_RX_CNTL |
|---|
| 82539 | #define BIFP4_0_PCIE_RX_CNTL__RX_IGNORE_IO_ERR__SHIFT 0x0 |
|---|
| 82540 | #define BIFP4_0_PCIE_RX_CNTL__RX_IGNORE_BE_ERR__SHIFT 0x1 |
|---|
| 82541 | #define BIFP4_0_PCIE_RX_CNTL__RX_IGNORE_MSG_ERR__SHIFT 0x2 |
|---|
| 82542 | #define BIFP4_0_PCIE_RX_CNTL__RX_IGNORE_CRC_ERR__SHIFT 0x3 |
|---|
| 82543 | #define BIFP4_0_PCIE_RX_CNTL__RX_IGNORE_CFG_ERR__SHIFT 0x4 |
|---|
| 82544 | #define BIFP4_0_PCIE_RX_CNTL__RX_IGNORE_CPL_ERR__SHIFT 0x5 |
|---|
| 82545 | #define BIFP4_0_PCIE_RX_CNTL__RX_IGNORE_EP_ERR__SHIFT 0x6 |
|---|
| 82546 | #define BIFP4_0_PCIE_RX_CNTL__RX_IGNORE_LEN_MISMATCH_ERR__SHIFT 0x7 |
|---|
| 82547 | #define BIFP4_0_PCIE_RX_CNTL__RX_IGNORE_MAX_PAYLOAD_ERR__SHIFT 0x8 |
|---|
| 82548 | #define BIFP4_0_PCIE_RX_CNTL__RX_IGNORE_TC_ERR__SHIFT 0x9 |
|---|
| 82549 | #define BIFP4_0_PCIE_RX_CNTL__RX_IGNORE_CFG_UR__SHIFT 0xa |
|---|
| 82550 | #define BIFP4_0_PCIE_RX_CNTL__RX_IGNORE_IO_UR__SHIFT 0xb |
|---|
| 82551 | #define BIFP4_0_PCIE_RX_CNTL__RX_IGNORE_AT_ERR__SHIFT 0xc |
|---|
| 82552 | #define BIFP4_0_PCIE_RX_CNTL__RX_NAK_IF_FIFO_FULL__SHIFT 0xd |
|---|
| 82553 | #define BIFP4_0_PCIE_RX_CNTL__RX_GEN_ONE_NAK__SHIFT 0xe |
|---|
| 82554 | #define BIFP4_0_PCIE_RX_CNTL__RX_RCB_CPL_TIMEOUT_L23_MODE__SHIFT 0xf |
|---|
| 82555 | #define BIFP4_0_PCIE_RX_CNTL__RX_RCB_CPL_TIMEOUT__SHIFT 0x10 |
|---|
| 82556 | #define BIFP4_0_PCIE_RX_CNTL__RX_RCB_CPL_TIMEOUT_MODE__SHIFT 0x13 |
|---|
| 82557 | #define BIFP4_0_PCIE_RX_CNTL__RX_PCIE_CPL_TIMEOUT_DIS__SHIFT 0x14 |
|---|
| 82558 | #define BIFP4_0_PCIE_RX_CNTL__RX_IGNORE_SHORTPREFIX_ERR__SHIFT 0x15 |
|---|
| 82559 | #define BIFP4_0_PCIE_RX_CNTL__RX_IGNORE_MAXPREFIX_ERR__SHIFT 0x16 |
|---|
| 82560 | #define BIFP4_0_PCIE_RX_CNTL__RX_IGNORE_CPLPREFIX_ERR__SHIFT 0x17 |
|---|
| 82561 | #define BIFP4_0_PCIE_RX_CNTL__RX_IGNORE_INVALIDPASID_ERR__SHIFT 0x18 |
|---|
| 82562 | #define BIFP4_0_PCIE_RX_CNTL__RX_IGNORE_NOT_PASID_UR__SHIFT 0x19 |
|---|
| 82563 | #define BIFP4_0_PCIE_RX_CNTL__RX_TPH_DIS__SHIFT 0x1a |
|---|
| 82564 | #define BIFP4_0_PCIE_RX_CNTL__RX_RCB_FLR_TIMEOUT_DIS__SHIFT 0x1b |
|---|
| 82565 | #define BIFP4_0_PCIE_RX_CNTL__CTO_MASK_PRIV__SHIFT 0x1c |
|---|
| 82566 | #define BIFP4_0_PCIE_RX_CNTL__RX_SWAP_RTRC_TO_BFRC_ENABLE__SHIFT 0x1d |
|---|
| 82567 | #define BIFP4_0_PCIE_RX_CNTL__DPC_PRIV_TRIGGER_ON_SURPDN_EN__SHIFT 0x1e |
|---|
| 82568 | #define BIFP4_0_PCIE_RX_CNTL__DPC_PRIV_TRIGGER_3_EN__SHIFT 0x1f |
|---|
| 82569 | #define BIFP4_0_PCIE_RX_CNTL__RX_IGNORE_IO_ERR_MASK 0x00000001L |
|---|
| 82570 | #define BIFP4_0_PCIE_RX_CNTL__RX_IGNORE_BE_ERR_MASK 0x00000002L |
|---|
| 82571 | #define BIFP4_0_PCIE_RX_CNTL__RX_IGNORE_MSG_ERR_MASK 0x00000004L |
|---|
| 82572 | #define BIFP4_0_PCIE_RX_CNTL__RX_IGNORE_CRC_ERR_MASK 0x00000008L |
|---|
| 82573 | #define BIFP4_0_PCIE_RX_CNTL__RX_IGNORE_CFG_ERR_MASK 0x00000010L |
|---|
| 82574 | #define BIFP4_0_PCIE_RX_CNTL__RX_IGNORE_CPL_ERR_MASK 0x00000020L |
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| 82656 | #define BIFP4_0_PCIEP_ERROR_INJECT_PHYSICAL__ERROR_INJECT_PL_BAD_PARITY_IN_SKP_MASK 0x00000030L |
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|---|
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| 82660 | #define BIFP4_0_PCIEP_ERROR_INJECT_PHYSICAL__ERROR_INJECT_PL_DESKEW_ERR_MASK 0x00003000L |
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| 82661 | #define BIFP4_0_PCIEP_ERROR_INJECT_PHYSICAL__ERROR_INJECT_PL_8B10B_DISPARITY_ERR_MASK 0x0000C000L |
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| 82663 | #define BIFP4_0_PCIEP_ERROR_INJECT_PHYSICAL__ERROR_INJECT_PL_SKP_OS_ERROR_MASK 0x000C0000L |
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| 82664 | #define BIFP4_0_PCIEP_ERROR_INJECT_PHYSICAL__ERROR_INJECT_PL_INV_OS_IDENTIFIER_MASK 0x00300000L |
|---|
| 82665 | #define 0x00C00000L |
|---|
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|---|
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|---|
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|---|
| 82670 | #define BIFP4_0_PCIEP_ERROR_INJECT_TRANSACTION__ERROR_INJECT_TL_BAD_TLP__SHIFT 0x6 |
|---|
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|---|
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|---|
| 82674 | #define BIFP4_0_PCIEP_ERROR_INJECT_TRANSACTION__ERROR_INJECT_TL_UNEXPECTED_CMPLT__SHIFT 0xe |
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|---|
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|---|
| 82677 | #define BIFP4_0_PCIEP_ERROR_INJECT_TRANSACTION__ERROR_INJECT_TL_FLOW_CTL_ERR_MASK 0x00000003L |
|---|
| 82678 | #define BIFP4_0_PCIEP_ERROR_INJECT_TRANSACTION__ERROR_INJECT_TL_REPLAY_NUM_ROLLOVER_MASK 0x0000000CL |
|---|
| 82679 | #define BIFP4_0_PCIEP_ERROR_INJECT_TRANSACTION__ERROR_INJECT_TL_BAD_DLLP_MASK 0x00000030L |
|---|
| 82680 | #define BIFP4_0_PCIEP_ERROR_INJECT_TRANSACTION__ERROR_INJECT_TL_BAD_TLP_MASK 0x000000C0L |
|---|
| 82681 | #define BIFP4_0_PCIEP_ERROR_INJECT_TRANSACTION__ERROR_INJECT_TL_UNSUPPORTED_REQ_MASK 0x00000300L |
|---|
| 82682 | #define BIFP4_0_PCIEP_ERROR_INJECT_TRANSACTION__ERROR_INJECT_TL_ECRC_ERROR_MASK 0x00000C00L |
|---|
| 82683 | #define BIFP4_0_PCIEP_ERROR_INJECT_TRANSACTION__ERROR_INJECT_TL_MALFORMED_TLP_MASK 0x00003000L |
|---|
| 82684 | #define BIFP4_0_PCIEP_ERROR_INJECT_TRANSACTION__ERROR_INJECT_TL_UNEXPECTED_CMPLT_MASK 0x0000C000L |
|---|
| 82685 | #define BIFP4_0_PCIEP_ERROR_INJECT_TRANSACTION__ERROR_INJECT_TL_COMPLETER_ABORT_MASK 0x00030000L |
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| 82686 | #define BIFP4_0_PCIEP_ERROR_INJECT_TRANSACTION__ERROR_INJECT_TL_COMPLETION_TIMEOUT_MASK 0x000C0000L |
|---|
| 82687 | //BIFP4_0_PCIEP_NAK_COUNTER |
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| 82688 | #define BIFP4_0_PCIEP_NAK_COUNTER__RX_NUM_NAK_RECEIVED_PORT__SHIFT 0x0 |
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|---|
| 82690 | #define BIFP4_0_PCIEP_NAK_COUNTER__RX_NUM_NAK_RECEIVED_PORT_MASK 0x0000FFFFL |
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| 82691 | #define BIFP4_0_PCIEP_NAK_COUNTER__RX_NUM_NAK_GENERATED_PORT_MASK 0xFFFF0000L |
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| 82692 | //BIFP4_0_PCIE_LC_CNTL |
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| 82693 | #define BIFP4_0_PCIE_LC_CNTL__LC_ADVANCE_SPEED_COMPL_ON_EVERY_COMPL_ENTRY__SHIFT 0x0 |
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| 82698 | #define BIFP4_0_PCIE_LC_CNTL__LC_L0S_INACTIVITY__SHIFT 0x8 |
|---|
| 82699 | #define BIFP4_0_PCIE_LC_CNTL__LC_L1_INACTIVITY__SHIFT 0xc |
|---|
| 82700 | #define BIFP4_0_PCIE_LC_CNTL__LC_PMI_TO_L1_DIS__SHIFT 0x10 |
|---|
| 82701 | #define BIFP4_0_PCIE_LC_CNTL__LC_INC_N_FTS_EN__SHIFT 0x11 |
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| 82702 | #define BIFP4_0_PCIE_LC_CNTL__LC_LOOK_FOR_IDLE_IN_L1L23__SHIFT 0x12 |
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| 82703 | #define BIFP4_0_PCIE_LC_CNTL__LC_FACTOR_IN_EXT_SYNC__SHIFT 0x14 |
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| 82705 | #define BIFP4_0_PCIE_LC_CNTL__LC_WAKE_FROM_L23__SHIFT 0x16 |
|---|
| 82706 | #define BIFP4_0_PCIE_LC_CNTL__LC_L1_IMMEDIATE_ACK__SHIFT 0x17 |
|---|
| 82707 | #define BIFP4_0_PCIE_LC_CNTL__LC_ASPM_TO_L1_DIS__SHIFT 0x18 |
|---|
| 82708 | #define BIFP4_0_PCIE_LC_CNTL__LC_DELAY_COUNT__SHIFT 0x19 |
|---|
| 82709 | #define BIFP4_0_PCIE_LC_CNTL__LC_DELAY_L0S_EXIT__SHIFT 0x1b |
|---|
| 82710 | #define BIFP4_0_PCIE_LC_CNTL__LC_DELAY_L1_EXIT__SHIFT 0x1c |
|---|
| 82711 | #define BIFP4_0_PCIE_LC_CNTL__LC_EXTEND_WAIT_FOR_EL_IDLE__SHIFT 0x1d |
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| 82712 | #define BIFP4_0_PCIE_LC_CNTL__LC_ESCAPE_L1L23_EN__SHIFT 0x1e |
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| 82713 | #define BIFP4_0_PCIE_LC_CNTL__LC_GATE_RCVR_IDLE__SHIFT 0x1f |
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| 82714 | #define BIFP4_0_PCIE_LC_CNTL__LC_ADVANCE_SPEED_COMPL_ON_EVERY_COMPL_ENTRY_MASK 0x00000001L |
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| 82720 | #define BIFP4_0_PCIE_LC_CNTL__LC_L1_INACTIVITY_MASK 0x0000F000L |
|---|
| 82721 | #define BIFP4_0_PCIE_LC_CNTL__LC_PMI_TO_L1_DIS_MASK 0x00010000L |
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| 82828 | #define BIFP4_0_PCIE_LC_LINK_WIDTH_CNTL__LC_RESET_TSX_CNT_IN_RCONFIG_EN_MASK 0x02000000L |
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| 82829 | #define BIFP4_0_PCIE_LC_LINK_WIDTH_CNTL__LC_WAIT_FOR_L_IDLE_IN_R_IDLE_MASK 0x04000000L |
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| 82849 | #define BIFP4_0_PCIE_LC_N_FTS_CNTL__LC_XMIT_N_FTS_8GT_CNTL_MASK 0x00001000L |
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| 82850 | #define BIFP4_0_PCIE_LC_N_FTS_CNTL__LC_XMIT_N_FTS_16GT_CNTL_MASK 0x00002000L |
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| 82854 | //BIFP4_0_PCIE_LC_SPEED_CNTL |
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| 82862 | #define BIFP4_0_PCIE_LC_SPEED_CNTL__LC_TARGET_LINK_SPEED_OVERRIDE__SHIFT 0xc |
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| 82863 | #define BIFP4_0_PCIE_LC_SPEED_CNTL__LC_CHECK_DATA_RATE__SHIFT 0x15 |
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|---|
| 82868 | #define BIFP4_0_PCIE_LC_SPEED_CNTL__LC_OTHER_SIDE_EVER_SENT_GEN4__SHIFT 0x1a |
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| 82869 | #define BIFP4_0_PCIE_LC_SPEED_CNTL__LC_OTHER_SIDE_SUPPORTS_GEN4__SHIFT 0x1b |
|---|
| 82870 | #define BIFP4_0_PCIE_LC_SPEED_CNTL__LC_OTHER_SIDE_EVER_SENT_GEN5__SHIFT 0x1c |
|---|
| 82871 | #define BIFP4_0_PCIE_LC_SPEED_CNTL__LC_OTHER_SIDE_SUPPORTS_GEN5__SHIFT 0x1d |
|---|
| 82872 | #define BIFP4_0_PCIE_LC_SPEED_CNTL__LC_GEN2_EN_STRAP_MASK 0x00000001L |
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| 82873 | #define BIFP4_0_PCIE_LC_SPEED_CNTL__LC_GEN3_EN_STRAP_MASK 0x00000002L |
|---|
| 82874 | #define BIFP4_0_PCIE_LC_SPEED_CNTL__LC_GEN4_EN_STRAP_MASK 0x00000004L |
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| 82875 | #define BIFP4_0_PCIE_LC_SPEED_CNTL__LC_GEN5_EN_STRAP_MASK 0x00000008L |
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| 83012 | #define BIFP4_0_PCIE_LC_BW_CHANGE_CNTL__LC_SHORT_LW_CHANGE_MASK 0x00000080L |
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|---|
| 83023 | #define BIFP4_0_PCIE_LC_CDR_CNTL__LC_CDR_SET_TYPE_MASK 0x03000000L |
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| 83024 | //BIFP4_0_PCIE_LC_LANE_CNTL |
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| 83026 | #define BIFP4_0_PCIE_LC_LANE_CNTL__LC_CORRUPTED_LANES_MASK 0x0000FFFFL |
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| 83032 | #define BIFP4_0_PCIE_LC_CNTL3__LC_RESET_TSX_CNT_IN_RLOCK_EN__SHIFT 0x5 |
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| 83033 | #define BIFP4_0_PCIE_LC_CNTL3__LC_AUTO_SPEED_CHANGE_ATTEMPTS_ALLOWED__SHIFT 0x6 |
|---|
| 83034 | #define BIFP4_0_PCIE_LC_CNTL3__LC_AUTO_SPEED_CHANGE_ATTEMPT_FAILED__SHIFT 0x8 |
|---|
| 83035 | #define BIFP4_0_PCIE_LC_CNTL3__LC_CLR_FAILED_AUTO_SPD_CHANGE_CNT__SHIFT 0x9 |
|---|
| 83036 | #define BIFP4_0_PCIE_LC_CNTL3__LC_ENHANCED_HOT_PLUG_EN__SHIFT 0xa |
|---|
| 83037 | #define BIFP4_0_PCIE_LC_CNTL3__LC_RCVR_DET_EN_OVERRIDE__SHIFT 0xb |
|---|
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|---|
| 83039 | #define BIFP4_0_PCIE_LC_CNTL3__LC_CLR_DELAY_DLLP_WHEN_NO_AUTO_EQ__SHIFT 0xd |
|---|
| 83040 | #define BIFP4_0_PCIE_LC_CNTL3__LC_MULT_AUTO_SPD_CHG_ON_LAST_RATE__SHIFT 0xe |
|---|
| 83041 | #define BIFP4_0_PCIE_LC_CNTL3__LC_RST_FAILING_SPD_CHANGE_CNT_ON_SUCCESS_EN__SHIFT 0xf |
|---|
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|---|
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|---|
| 83044 | #define BIFP4_0_PCIE_LC_CNTL3__LC_AUTO_DISABLE_SPEED_SUPPORT_MAX_FAIL_SEL__SHIFT 0x13 |
|---|
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|---|
| 83046 | #define BIFP4_0_PCIE_LC_CNTL3__LC_POWERDOWN_P0_WAIT_FOR_REFCLKACK_ON_L1_EXIT__SHIFT 0x16 |
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| 83047 | #define BIFP4_0_PCIE_LC_CNTL3__LC_DSC_DONT_ENTER_L23_AFTER_PME_ACK__SHIFT 0x17 |
|---|
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|---|
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|---|
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| 83058 | #define BIFP4_0_PCIE_LC_CNTL3__LC_AUTO_SPEED_CHANGE_ATTEMPT_FAILED_MASK 0x00000100L |
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| 83060 | #define BIFP4_0_PCIE_LC_CNTL3__LC_ENHANCED_HOT_PLUG_EN_MASK 0x00000400L |
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| 83063 | #define BIFP4_0_PCIE_LC_CNTL3__LC_CLR_DELAY_DLLP_WHEN_NO_AUTO_EQ_MASK 0x00002000L |
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| 83064 | #define BIFP4_0_PCIE_LC_CNTL3__LC_MULT_AUTO_SPD_CHG_ON_LAST_RATE_MASK 0x00004000L |
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| 83065 | #define BIFP4_0_PCIE_LC_CNTL3__LC_RST_FAILING_SPD_CHANGE_CNT_ON_SUCCESS_EN_MASK 0x00008000L |
|---|
| 83066 | #define BIFP4_0_PCIE_LC_CNTL3__LC_L1_BLOCK_RECONFIG_EN_MASK 0x00020000L |
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| 83067 | #define BIFP4_0_PCIE_LC_CNTL3__LC_AUTO_DISABLE_SPEED_SUPPORT_EN_MASK 0x00040000L |
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|---|
| 83070 | #define BIFP4_0_PCIE_LC_CNTL3__LC_POWERDOWN_P0_WAIT_FOR_REFCLKACK_ON_L1_EXIT_MASK 0x00400000L |
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| 83071 | #define BIFP4_0_PCIE_LC_CNTL3__LC_DSC_DONT_ENTER_L23_AFTER_PME_ACK_MASK 0x00800000L |
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|---|
| 83085 | #define BIFP4_0_PCIE_LC_CNTL4__LC_WAIT_FOR_COEFF_IN_RLOCK_EN__SHIFT 0x9 |
|---|
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| 83093 | #define BIFP4_0_PCIE_LC_CNTL4__LC_DONT_CHECK_EQTS_IN_RCFG__SHIFT 0x11 |
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| 83094 | #define BIFP4_0_PCIE_LC_CNTL4__LC_DELAY_COEFF_UPDATE_DIS__SHIFT 0x12 |
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| 83096 | #define BIFP4_0_PCIE_LC_CNTL4__LC_WAIT_FOR_EIEOS_IN_RLOCK__SHIFT 0x15 |
|---|
| 83097 | #define BIFP4_0_PCIE_LC_CNTL4__LC_USC_DELAY_DLLPS__SHIFT 0x16 |
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| 83098 | #define BIFP4_0_PCIE_LC_CNTL4__LC_TX_SWING__SHIFT 0x17 |
|---|
| 83099 | #define BIFP4_0_PCIE_LC_CNTL4__LC_EQ_WAIT_FOR_EVAL_DONE__SHIFT 0x18 |
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| 83100 | #define BIFP4_0_PCIE_LC_CNTL4__LC_8GT_SKIP_ORDER_EN__SHIFT 0x19 |
|---|
| 83101 | #define BIFP4_0_PCIE_LC_CNTL4__LC_WAIT_FOR_MORE_TS_IN_RLOCK__SHIFT 0x1a |
|---|
| 83102 | #define BIFP4_0_PCIE_LC_CNTL4__LC_TX_ENABLE_BEHAVIOUR_MASK 0x00000003L |
|---|
| 83103 | #define BIFP4_0_PCIE_LC_CNTL4__LC_DIS_CONTIG_END_SET_CHECK_MASK 0x00000004L |
|---|
| 83104 | #define BIFP4_0_PCIE_LC_CNTL4__LC_DIS_ASPM_L1_IN_SPEED_CHANGE_MASK 0x00000008L |
|---|
| 83105 | #define BIFP4_0_PCIE_LC_CNTL4__LC_L1_POWERDOWN_MASK 0x00000010L |
|---|
| 83106 | #define BIFP4_0_PCIE_LC_CNTL4__LC_P2_ENTRY_MASK 0x00000020L |
|---|
| 83107 | #define BIFP4_0_PCIE_LC_CNTL4__LC_EXTEND_EIEOS_MASK 0x00000040L |
|---|
| 83108 | #define BIFP4_0_PCIE_LC_CNTL4__LC_EXTEND_EIEOS_MODE_MASK 0x00000080L |
|---|
| 83109 | #define BIFP4_0_PCIE_LC_CNTL4__LC_IGNORE_PARITY_MASK 0x00000100L |
|---|
| 83110 | #define BIFP4_0_PCIE_LC_CNTL4__LC_WAIT_FOR_COEFF_IN_RLOCK_EN_MASK 0x00000200L |
|---|
| 83111 | #define BIFP4_0_PCIE_LC_CNTL4__LC_DSC_CHECK_COEFFS_IN_RLOCK_MASK 0x00000400L |
|---|
| 83112 | #define BIFP4_0_PCIE_LC_CNTL4__LC_DEFER_SKIP_FOR_EIEOS_EN_MASK 0x00000800L |
|---|
| 83113 | #define BIFP4_0_PCIE_LC_CNTL4__LC_SEND_EIEOS_IN_RCFG_MASK 0x00001000L |
|---|
| 83114 | #define BIFP4_0_PCIE_LC_CNTL4__LC_SET_QUIESCE_MASK 0x00002000L |
|---|
| 83115 | #define BIFP4_0_PCIE_LC_CNTL4__LC_QUIESCE_RCVD_MASK 0x00004000L |
|---|
| 83116 | #define BIFP4_0_PCIE_LC_CNTL4__LC_WAIT_FOR_TWO_EIEOS_SEQUENCE_MASK 0x00008000L |
|---|
| 83117 | #define BIFP4_0_PCIE_LC_CNTL4__LC_DELAY_DETECTED_TSX_RCV_EN_MASK 0x00010000L |
|---|
| 83118 | #define BIFP4_0_PCIE_LC_CNTL4__LC_DONT_CHECK_EQTS_IN_RCFG_MASK 0x00020000L |
|---|
| 83119 | #define BIFP4_0_PCIE_LC_CNTL4__LC_DELAY_COEFF_UPDATE_DIS_MASK 0x00040000L |
|---|
| 83120 | #define BIFP4_0_PCIE_LC_CNTL4__LC_DYNAMIC_INACTIVE_TS_SELECT_MASK 0x00180000L |
|---|
| 83121 | #define BIFP4_0_PCIE_LC_CNTL4__LC_WAIT_FOR_EIEOS_IN_RLOCK_MASK 0x00200000L |
|---|
| 83122 | #define BIFP4_0_PCIE_LC_CNTL4__LC_USC_DELAY_DLLPS_MASK 0x00400000L |
|---|
| 83123 | #define BIFP4_0_PCIE_LC_CNTL4__LC_TX_SWING_MASK 0x00800000L |
|---|
| 83124 | #define BIFP4_0_PCIE_LC_CNTL4__LC_EQ_WAIT_FOR_EVAL_DONE_MASK 0x01000000L |
|---|
| 83125 | #define BIFP4_0_PCIE_LC_CNTL4__LC_8GT_SKIP_ORDER_EN_MASK 0x02000000L |
|---|
| 83126 | #define BIFP4_0_PCIE_LC_CNTL4__LC_WAIT_FOR_MORE_TS_IN_RLOCK_MASK 0xFC000000L |
|---|
| 83127 | //BIFP4_0_PCIE_LC_CNTL5 |
|---|
| 83128 | #define BIFP4_0_PCIE_LC_CNTL5__LC_LOCAL_EQ_SETTINGS_RATE__SHIFT 0x0 |
|---|
| 83129 | #define BIFP4_0_PCIE_LC_CNTL5__LC_LOCAL_PRESET__SHIFT 0x2 |
|---|
| 83130 | #define BIFP4_0_PCIE_LC_CNTL5__LC_LOCAL_PRE_CURSOR__SHIFT 0x6 |
|---|
| 83131 | #define BIFP4_0_PCIE_LC_CNTL5__LC_LOCAL_CURSOR__SHIFT 0xa |
|---|
| 83132 | #define BIFP4_0_PCIE_LC_CNTL5__LC_LOCAL_POST_CURSOR__SHIFT 0x10 |
|---|
| 83133 | #define BIFP4_0_PCIE_LC_CNTL5__LC_LOCAL_USE_PRESET__SHIFT 0x15 |
|---|
| 83134 | #define BIFP4_0_PCIE_LC_CNTL5__LC_SAFE_RECOVER_CNTL__SHIFT 0x16 |
|---|
| 83135 | #define BIFP4_0_PCIE_LC_CNTL5__LC_DSC_EQ_FS_LF_INVALID_TO_PRESETS__SHIFT 0x18 |
|---|
| 83136 | #define BIFP4_0_PCIE_LC_CNTL5__LC_TX_SWING_OVERRIDE__SHIFT 0x19 |
|---|
| 83137 | #define BIFP4_0_PCIE_LC_CNTL5__LC_ACCEPT_ALL_PRESETS__SHIFT 0x1a |
|---|
| 83138 | #define BIFP4_0_PCIE_LC_CNTL5__LC_ACCEPT_ALL_PRESETS_TEST__SHIFT 0x1b |
|---|
| 83139 | #define BIFP4_0_PCIE_LC_CNTL5__LC_WAIT_IN_DETECT__SHIFT 0x1c |
|---|
| 83140 | #define BIFP4_0_PCIE_LC_CNTL5__LC_HOLD_TRAINING_MODE__SHIFT 0x1d |
|---|
| 83141 | #define BIFP4_0_PCIE_LC_CNTL5__LC_LOCAL_EQ_SETTINGS_RATE_MASK 0x00000003L |
|---|
| 83142 | #define BIFP4_0_PCIE_LC_CNTL5__LC_LOCAL_PRESET_MASK 0x0000003CL |
|---|
| 83143 | #define BIFP4_0_PCIE_LC_CNTL5__LC_LOCAL_PRE_CURSOR_MASK 0x000003C0L |
|---|
| 83144 | #define BIFP4_0_PCIE_LC_CNTL5__LC_LOCAL_CURSOR_MASK 0x0000FC00L |
|---|
| 83145 | #define BIFP4_0_PCIE_LC_CNTL5__LC_LOCAL_POST_CURSOR_MASK 0x001F0000L |
|---|
| 83146 | #define BIFP4_0_PCIE_LC_CNTL5__LC_LOCAL_USE_PRESET_MASK 0x00200000L |
|---|
| 83147 | #define BIFP4_0_PCIE_LC_CNTL5__LC_SAFE_RECOVER_CNTL_MASK 0x00C00000L |
|---|
| 83148 | #define BIFP4_0_PCIE_LC_CNTL5__LC_DSC_EQ_FS_LF_INVALID_TO_PRESETS_MASK 0x01000000L |
|---|
| 83149 | #define BIFP4_0_PCIE_LC_CNTL5__LC_TX_SWING_OVERRIDE_MASK 0x02000000L |
|---|
| 83150 | #define BIFP4_0_PCIE_LC_CNTL5__LC_ACCEPT_ALL_PRESETS_MASK 0x04000000L |
|---|
| 83151 | #define BIFP4_0_PCIE_LC_CNTL5__LC_ACCEPT_ALL_PRESETS_TEST_MASK 0x08000000L |
|---|
| 83152 | #define BIFP4_0_PCIE_LC_CNTL5__LC_WAIT_IN_DETECT_MASK 0x10000000L |
|---|
| 83153 | #define BIFP4_0_PCIE_LC_CNTL5__LC_HOLD_TRAINING_MODE_MASK 0xE0000000L |
|---|
| 83154 | //BIFP4_0_PCIE_LC_FORCE_COEFF |
|---|
| 83155 | #define BIFP4_0_PCIE_LC_FORCE_COEFF__LC_FORCE_COEFF_8GT__SHIFT 0x0 |
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| 83156 | #define BIFP4_0_PCIE_LC_FORCE_COEFF__LC_FORCE_PRE_CURSOR_8GT__SHIFT 0x1 |
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| 83157 | #define BIFP4_0_PCIE_LC_FORCE_COEFF__LC_FORCE_CURSOR_8GT__SHIFT 0x7 |
|---|
| 83158 | #define BIFP4_0_PCIE_LC_FORCE_COEFF__LC_FORCE_POST_CURSOR_8GT__SHIFT 0xd |
|---|
| 83159 | #define BIFP4_0_PCIE_LC_FORCE_COEFF__LC_3X3_COEFF_SEARCH_EN_8GT__SHIFT 0x13 |
|---|
| 83160 | #define BIFP4_0_PCIE_LC_FORCE_COEFF__LC_PRESET_10_EN__SHIFT 0x14 |
|---|
| 83161 | #define BIFP4_0_PCIE_LC_FORCE_COEFF__LC_FORCE_COEFF_8GT_MASK 0x00000001L |
|---|
| 83162 | #define BIFP4_0_PCIE_LC_FORCE_COEFF__LC_FORCE_PRE_CURSOR_8GT_MASK 0x0000007EL |
|---|
| 83163 | #define BIFP4_0_PCIE_LC_FORCE_COEFF__LC_FORCE_CURSOR_8GT_MASK 0x00001F80L |
|---|
| 83164 | #define BIFP4_0_PCIE_LC_FORCE_COEFF__LC_FORCE_POST_CURSOR_8GT_MASK 0x0007E000L |
|---|
| 83165 | #define BIFP4_0_PCIE_LC_FORCE_COEFF__LC_3X3_COEFF_SEARCH_EN_8GT_MASK 0x00080000L |
|---|
| 83166 | #define BIFP4_0_PCIE_LC_FORCE_COEFF__LC_PRESET_10_EN_MASK 0x00100000L |
|---|
| 83167 | //BIFP4_0_PCIE_LC_BEST_EQ_SETTINGS |
|---|
| 83168 | #define BIFP4_0_PCIE_LC_BEST_EQ_SETTINGS__LC_BEST_PRESET__SHIFT 0x0 |
|---|
| 83169 | #define BIFP4_0_PCIE_LC_BEST_EQ_SETTINGS__LC_BEST_PRECURSOR__SHIFT 0x4 |
|---|
| 83170 | #define BIFP4_0_PCIE_LC_BEST_EQ_SETTINGS__LC_BEST_CURSOR__SHIFT 0xa |
|---|
| 83171 | #define BIFP4_0_PCIE_LC_BEST_EQ_SETTINGS__LC_BEST_POSTCURSOR__SHIFT 0x10 |
|---|
| 83172 | #define BIFP4_0_PCIE_LC_BEST_EQ_SETTINGS__LC_BEST_FOM__SHIFT 0x16 |
|---|
| 83173 | #define BIFP4_0_PCIE_LC_BEST_EQ_SETTINGS__LC_BEST_SETTINGS_RATE__SHIFT 0x1e |
|---|
| 83174 | #define BIFP4_0_PCIE_LC_BEST_EQ_SETTINGS__LC_BEST_PRESET_MASK 0x0000000FL |
|---|
| 83175 | #define BIFP4_0_PCIE_LC_BEST_EQ_SETTINGS__LC_BEST_PRECURSOR_MASK 0x000003F0L |
|---|
| 83176 | #define BIFP4_0_PCIE_LC_BEST_EQ_SETTINGS__LC_BEST_CURSOR_MASK 0x0000FC00L |
|---|
| 83177 | #define BIFP4_0_PCIE_LC_BEST_EQ_SETTINGS__LC_BEST_POSTCURSOR_MASK 0x003F0000L |
|---|
| 83178 | #define BIFP4_0_PCIE_LC_BEST_EQ_SETTINGS__LC_BEST_FOM_MASK 0x3FC00000L |
|---|
| 83179 | #define BIFP4_0_PCIE_LC_BEST_EQ_SETTINGS__LC_BEST_SETTINGS_RATE_MASK 0xC0000000L |
|---|
| 83180 | //BIFP4_0_PCIE_LC_FORCE_EQ_REQ_COEFF |
|---|
| 83181 | #define BIFP4_0_PCIE_LC_FORCE_EQ_REQ_COEFF__LC_FORCE_COEFF_IN_EQ_REQ_PHASE_8GT__SHIFT 0x0 |
|---|
| 83182 | #define BIFP4_0_PCIE_LC_FORCE_EQ_REQ_COEFF__LC_FORCE_PRE_CURSOR_REQ_8GT__SHIFT 0x1 |
|---|
| 83183 | #define BIFP4_0_PCIE_LC_FORCE_EQ_REQ_COEFF__LC_FORCE_CURSOR_REQ_8GT__SHIFT 0x7 |
|---|
| 83184 | #define BIFP4_0_PCIE_LC_FORCE_EQ_REQ_COEFF__LC_FORCE_POST_CURSOR_REQ_8GT__SHIFT 0xd |
|---|
| 83185 | #define BIFP4_0_PCIE_LC_FORCE_EQ_REQ_COEFF__LC_FS_OTHER_END_8GT__SHIFT 0x13 |
|---|
| 83186 | #define BIFP4_0_PCIE_LC_FORCE_EQ_REQ_COEFF__LC_LF_OTHER_END_8GT__SHIFT 0x19 |
|---|
| 83187 | #define BIFP4_0_PCIE_LC_FORCE_EQ_REQ_COEFF__LC_FORCE_COEFF_IN_EQ_REQ_PHASE_8GT_MASK 0x00000001L |
|---|
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| 83249 | #define BIFP4_0_PCIE_LC_CNTL7__LC_EXPECTED_TS2_CFG_COMPLETE_MASK 0x00000001L |
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| 83250 | #define BIFP4_0_PCIE_LC_CNTL7__LC_IGNORE_NON_CONTIG_SETS_IN_RCFG_MASK 0x00000002L |
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|---|
| 83258 | #define BIFP4_0_PCIE_LC_CNTL7__LC_RXEQEVAL_AFTER_TIMEOUT_EN_MASK 0x00000200L |
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| 83261 | #define BIFP4_0_PCIE_LC_CNTL7__LC_ESM_WAIT_FOR_PLL_INIT_DONE_L1_MASK 0x00001000L |
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| 83262 | #define BIFP4_0_PCIE_LC_CNTL7__LC_SCHEDULED_RXEQEVAL_INTERVAL_MASK 0x001FE000L |
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| 83265 | #define BIFP4_0_PCIE_LC_CNTL7__LC_LINK_MANAGEMENT_EN_MASK 0x00800000L |
|---|
| 83266 | #define BIFP4_0_PCIE_LC_CNTL7__LC_AUTO_REJECT_AFTER_TIMEOUT_MASK 0x01000000L |
|---|
| 83267 | #define BIFP4_0_PCIE_LC_CNTL7__LC_ESM_RATES_MASK 0x06000000L |
|---|
| 83268 | #define BIFP4_0_PCIE_LC_CNTL7__LC_ESM_PLL_INIT_STATE_MASK 0x08000000L |
|---|
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|---|
| 83270 | #define BIFP4_0_PCIE_LC_CNTL7__LC_ESM_REDO_INIT_MASK 0x20000000L |
|---|
| 83271 | #define BIFP4_0_PCIE_LC_CNTL7__LC_MULTIPORT_ESM_MASK 0x40000000L |
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| 83272 | #define BIFP4_0_PCIE_LC_CNTL7__LC_ESM_ENTRY_MODE_MASK 0x80000000L |
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| 83273 | //BIFP4_0_PCIE_LC_LINK_MANAGEMENT_MASK |
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| 83276 | #define BIFP4_0_PCIE_LC_LINK_MANAGEMENT_MASK__LINK_PARTNER_SPEED_SUPPORT_UPDATE_MASK__SHIFT 0x2 |
|---|
| 83277 | #define BIFP4_0_PCIE_LC_LINK_MANAGEMENT_MASK__LINK_WIDTH_UPDATE_MASK__SHIFT 0x3 |
|---|
| 83278 | #define BIFP4_0_PCIE_LC_LINK_MANAGEMENT_MASK__LINK_WIDTH_CHANGE_ATTEMPT_FAILED_MASK__SHIFT 0x4 |
|---|
| 83279 | #define BIFP4_0_PCIE_LC_LINK_MANAGEMENT_MASK__LINK_PARTNER_WIDTH_SUPPORT_UPDATE_MASK__SHIFT 0x5 |
|---|
| 83280 | #define BIFP4_0_PCIE_LC_LINK_MANAGEMENT_MASK__POWER_DOWN_COMMAND_COMPLETE_MASK__SHIFT 0x6 |
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|---|
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| 83283 | #define BIFP4_0_PCIE_LC_LINK_MANAGEMENT_MASK__BW_REQUIREMENT_HINT_MASK__SHIFT 0x9 |
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| 83284 | #define BIFP4_0_PCIE_LC_LINK_MANAGEMENT_MASK__EQUALIZATION_REQUEST_MASK__SHIFT 0xa |
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|---|
| 83286 | #define BIFP4_0_PCIE_LC_LINK_MANAGEMENT_MASK__LOW_SPEED_REQD_IMMEDIATE_MASK__SHIFT 0xc |
|---|
| 83287 | #define BIFP4_0_PCIE_LC_LINK_MANAGEMENT_MASK__ESTABLISH_ESM_PLL_SETTINGS_MASK__SHIFT 0xd |
|---|
| 83288 | #define BIFP4_0_PCIE_LC_LINK_MANAGEMENT_MASK__ALTERNATE_PROTOCOL_NEGOTIATION_DONE_MASK__SHIFT 0xe |
|---|
| 83289 | #define BIFP4_0_PCIE_LC_LINK_MANAGEMENT_MASK__TRAINING_SET_MESSAGE_RCVD_MASK__SHIFT 0xf |
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| 83290 | #define BIFP4_0_PCIE_LC_LINK_MANAGEMENT_MASK__SAVE_RESTORE_EQ_SETTINGS_CHANGED_MASK__SHIFT 0x10 |
|---|
| 83291 | #define BIFP4_0_PCIE_LC_LINK_MANAGEMENT_MASK__SAVE_RESTORE_RE_RESTORE_NEEDED_MASK__SHIFT 0x11 |
|---|
| 83292 | #define BIFP4_0_PCIE_LC_LINK_MANAGEMENT_MASK__LINK_PARTNER_REQUIRES_HIGHER_SPEED_MASK__SHIFT 0x12 |
|---|
| 83293 | #define BIFP4_0_PCIE_LC_LINK_MANAGEMENT_MASK__LINK_PARTNER_REQUIRES_WIDER_LINK_WIDTH_MASK__SHIFT 0x13 |
|---|
| 83294 | #define BIFP4_0_PCIE_LC_LINK_MANAGEMENT_MASK__SAFE_RECOVER_SW_EVENT_MASK__SHIFT 0x14 |
|---|
| 83295 | #define BIFP4_0_PCIE_LC_LINK_MANAGEMENT_MASK__FAAE_EQUALIZATION_ENTERED_MASK__SHIFT 0x15 |
|---|
| 83296 | #define BIFP4_0_PCIE_LC_LINK_MANAGEMENT_MASK__FAAE_EVALUATION_READY_MASK__SHIFT 0x16 |
|---|
| 83297 | #define BIFP4_0_PCIE_LC_LINK_MANAGEMENT_MASK__RETRAIN_TARGET_LINK_SPEED_CHANGE_LIMITED_BY_EQ_MASK__SHIFT 0x17 |
|---|
| 83298 | #define BIFP4_0_PCIE_LC_LINK_MANAGEMENT_MASK__LINK_SPEED_UPDATE_MASK_MASK 0x00000001L |
|---|
| 83299 | #define BIFP4_0_PCIE_LC_LINK_MANAGEMENT_MASK__LINK_SPEED_CHANGE_ATTEMPT_FAILED_MASK_MASK 0x00000002L |
|---|
| 83300 | #define BIFP4_0_PCIE_LC_LINK_MANAGEMENT_MASK__LINK_PARTNER_SPEED_SUPPORT_UPDATE_MASK_MASK 0x00000004L |
|---|
| 83301 | #define BIFP4_0_PCIE_LC_LINK_MANAGEMENT_MASK__LINK_WIDTH_UPDATE_MASK_MASK 0x00000008L |
|---|
| 83302 | #define BIFP4_0_PCIE_LC_LINK_MANAGEMENT_MASK__LINK_WIDTH_CHANGE_ATTEMPT_FAILED_MASK_MASK 0x00000010L |
|---|
| 83303 | #define BIFP4_0_PCIE_LC_LINK_MANAGEMENT_MASK__LINK_PARTNER_WIDTH_SUPPORT_UPDATE_MASK_MASK 0x00000020L |
|---|
| 83304 | #define BIFP4_0_PCIE_LC_LINK_MANAGEMENT_MASK__POWER_DOWN_COMMAND_COMPLETE_MASK_MASK 0x00000040L |
|---|
| 83305 | #define BIFP4_0_PCIE_LC_LINK_MANAGEMENT_MASK__BANDWIDTH_UPDATE_MASK_MASK 0x00000080L |
|---|
| 83306 | #define BIFP4_0_PCIE_LC_LINK_MANAGEMENT_MASK__LINK_POWER_STATE_CHANGE_MASK_MASK 0x00000100L |
|---|
| 83307 | #define BIFP4_0_PCIE_LC_LINK_MANAGEMENT_MASK__BW_REQUIREMENT_HINT_MASK_MASK 0x00000200L |
|---|
| 83308 | #define BIFP4_0_PCIE_LC_LINK_MANAGEMENT_MASK__EQUALIZATION_REQUEST_MASK_MASK 0x00000400L |
|---|
| 83309 | #define BIFP4_0_PCIE_LC_LINK_MANAGEMENT_MASK__LINK_PARTNER_ESM_REQUEST_MASK_MASK 0x00000800L |
|---|
| 83310 | #define BIFP4_0_PCIE_LC_LINK_MANAGEMENT_MASK__LOW_SPEED_REQD_IMMEDIATE_MASK_MASK 0x00001000L |
|---|
| 83311 | #define BIFP4_0_PCIE_LC_LINK_MANAGEMENT_MASK__ESTABLISH_ESM_PLL_SETTINGS_MASK_MASK 0x00002000L |
|---|
| 83312 | #define BIFP4_0_PCIE_LC_LINK_MANAGEMENT_MASK__ALTERNATE_PROTOCOL_NEGOTIATION_DONE_MASK_MASK 0x00004000L |
|---|
| 83313 | #define BIFP4_0_PCIE_LC_LINK_MANAGEMENT_MASK__TRAINING_SET_MESSAGE_RCVD_MASK_MASK 0x00008000L |
|---|
| 83314 | #define BIFP4_0_PCIE_LC_LINK_MANAGEMENT_MASK__SAVE_RESTORE_EQ_SETTINGS_CHANGED_MASK_MASK 0x00010000L |
|---|
| 83315 | #define BIFP4_0_PCIE_LC_LINK_MANAGEMENT_MASK__SAVE_RESTORE_RE_RESTORE_NEEDED_MASK_MASK 0x00020000L |
|---|
| 83316 | #define BIFP4_0_PCIE_LC_LINK_MANAGEMENT_MASK__LINK_PARTNER_REQUIRES_HIGHER_SPEED_MASK_MASK 0x00040000L |
|---|
| 83317 | #define BIFP4_0_PCIE_LC_LINK_MANAGEMENT_MASK__LINK_PARTNER_REQUIRES_WIDER_LINK_WIDTH_MASK_MASK 0x00080000L |
|---|
| 83318 | #define BIFP4_0_PCIE_LC_LINK_MANAGEMENT_MASK__SAFE_RECOVER_SW_EVENT_MASK_MASK 0x00100000L |
|---|
| 83319 | #define BIFP4_0_PCIE_LC_LINK_MANAGEMENT_MASK__FAAE_EQUALIZATION_ENTERED_MASK_MASK 0x00200000L |
|---|
| 83320 | #define BIFP4_0_PCIE_LC_LINK_MANAGEMENT_MASK__FAAE_EVALUATION_READY_MASK_MASK 0x00400000L |
|---|
| 83321 | #define BIFP4_0_PCIE_LC_LINK_MANAGEMENT_MASK__RETRAIN_TARGET_LINK_SPEED_CHANGE_LIMITED_BY_EQ_MASK_MASK 0x00800000L |
|---|
| 83322 | //BIFP4_0_PCIEP_STRAP_LC |
|---|
| 83323 | #define BIFP4_0_PCIEP_STRAP_LC__STRAP_FTS_yTSx_COUNT__SHIFT 0x0 |
|---|
| 83324 | #define BIFP4_0_PCIEP_STRAP_LC__STRAP_LONG_yTSx_COUNT__SHIFT 0x2 |
|---|
| 83325 | #define BIFP4_0_PCIEP_STRAP_LC__STRAP_MED_yTSx_COUNT__SHIFT 0x4 |
|---|
| 83326 | #define BIFP4_0_PCIEP_STRAP_LC__STRAP_SHORT_yTSx_COUNT__SHIFT 0x6 |
|---|
| 83327 | #define BIFP4_0_PCIEP_STRAP_LC__STRAP_SKIP_INTERVAL__SHIFT 0x8 |
|---|
| 83328 | #define BIFP4_0_PCIEP_STRAP_LC__STRAP_BYPASS_RCVR_DET__SHIFT 0xb |
|---|
| 83329 | #define BIFP4_0_PCIEP_STRAP_LC__STRAP_COMPLIANCE_DIS__SHIFT 0xc |
|---|
| 83330 | #define BIFP4_0_PCIEP_STRAP_LC__STRAP_FORCE_COMPLIANCE__SHIFT 0xd |
|---|
| 83331 | #define BIFP4_0_PCIEP_STRAP_LC__STRAP_REVERSE_LC_LANES__SHIFT 0xe |
|---|
| 83332 | #define BIFP4_0_PCIEP_STRAP_LC__STRAP_AUTO_RC_SPEED_NEGOTIATION_DIS__SHIFT 0xf |
|---|
| 83333 | #define BIFP4_0_PCIEP_STRAP_LC__STRAP_LANE_NEGOTIATION__SHIFT 0x10 |
|---|
| 83334 | #define BIFP4_0_PCIEP_STRAP_LC__STRAP_MARGINING_USES_SOFTWARE__SHIFT 0x13 |
|---|
| 83335 | #define BIFP4_0_PCIEP_STRAP_LC__STRAP_RTM1_PRESENCE_DET_SUPP__SHIFT 0x14 |
|---|
| 83336 | #define BIFP4_0_PCIEP_STRAP_LC__STRAP_RTM2_PRESENCE_DET_SUPP__SHIFT 0x15 |
|---|
| 83337 | #define BIFP4_0_PCIEP_STRAP_LC__STRAP_AUTO_RC_SPEED_NEGOTIATION_16GT_DIS__SHIFT 0x16 |
|---|
| 83338 | #define BIFP4_0_PCIEP_STRAP_LC__STRAP_AUTO_RC_SPEED_NEGOTIATION_32GT_DIS__SHIFT 0x17 |
|---|
| 83339 | #define BIFP4_0_PCIEP_STRAP_LC__STRAP_FTS_yTSx_COUNT_MASK 0x00000003L |
|---|
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| 83398 | #define BIFP4_0_PCIE_LC_L1_PM_SUBSTATE__LC_QUICK_L1_1_ABORT_IN_L1__SHIFT 0x1c |
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| 83399 | #define BIFP4_0_PCIE_LC_L1_PM_SUBSTATE__LC_QUICK_L1_2_ABORT_IN_L1__SHIFT 0x1d |
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| 83400 | #define BIFP4_0_PCIE_LC_L1_PM_SUBSTATE__LC_AUX_COUNT_REFCLK_INCREMENT_EN__SHIFT 0x1e |
|---|
| 83401 | #define BIFP4_0_PCIE_LC_L1_PM_SUBSTATE__LC_AUX_COUNT_REFCLK_INCREMENT_USE_PCS_SIDEBAND__SHIFT 0x1f |
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| 83402 | #define BIFP4_0_PCIE_LC_L1_PM_SUBSTATE__LC_L1_SUBSTATES_OVERRIDE_EN_MASK 0x00000001L |
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| 83403 | #define BIFP4_0_PCIE_LC_L1_PM_SUBSTATE__LC_PCI_PM_L1_2_OVERRIDE_MASK 0x00000002L |
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|---|
| 83405 | #define BIFP4_0_PCIE_LC_L1_PM_SUBSTATE__LC_ASPM_L1_2_OVERRIDE_MASK 0x00000008L |
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| 83406 | #define BIFP4_0_PCIE_LC_L1_PM_SUBSTATE__LC_ASPM_L1_1_OVERRIDE_MASK 0x00000010L |
|---|
| 83407 | #define BIFP4_0_PCIE_LC_L1_PM_SUBSTATE__LC_CLKREQ_FILTER_EN_MASK 0x00000020L |
|---|
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|---|
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|---|
| 83410 | #define BIFP4_0_PCIE_LC_L1_PM_SUBSTATE__T_POWER_ON_FCH_COPY_EN_MASK 0x00002000L |
|---|
| 83411 | #define BIFP4_0_PCIE_LC_L1_PM_SUBSTATE__T_POWER_ON_FCH_COPY_TRIGGER_MASK 0x00004000L |
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| 83412 | #define BIFP4_0_PCIE_LC_L1_PM_SUBSTATE__LC_L1_2_BLOCK_EXIT_PG_COMMIT_MASK 0x00008000L |
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|---|
| 83414 | #define BIFP4_0_PCIE_LC_L1_PM_SUBSTATE__LC_L1_2_POWERDOWN_MASK 0x00700000L |
|---|
| 83415 | #define BIFP4_0_PCIE_LC_L1_PM_SUBSTATE__LC_DEFER_L1_2_EXIT_MASK 0x03800000L |
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| 83416 | #define BIFP4_0_PCIE_LC_L1_PM_SUBSTATE__LC_WAKE_FROM_ASPM_L1_ON_PM_CONTROL_CLEAR_MASK 0x04000000L |
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| 83418 | #define BIFP4_0_PCIE_LC_L1_PM_SUBSTATE__LC_QUICK_L1_1_ABORT_IN_L1_MASK 0x10000000L |
|---|
| 83419 | #define BIFP4_0_PCIE_LC_L1_PM_SUBSTATE__LC_QUICK_L1_2_ABORT_IN_L1_MASK 0x20000000L |
|---|
| 83420 | #define BIFP4_0_PCIE_LC_L1_PM_SUBSTATE__LC_AUX_COUNT_REFCLK_INCREMENT_EN_MASK 0x40000000L |
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| 83421 | #define BIFP4_0_PCIE_LC_L1_PM_SUBSTATE__LC_AUX_COUNT_REFCLK_INCREMENT_USE_PCS_SIDEBAND_MASK 0x80000000L |
|---|
| 83422 | //BIFP4_0_PCIE_LC_L1_PM_SUBSTATE2 |
|---|
| 83423 | #define BIFP4_0_PCIE_LC_L1_PM_SUBSTATE2__LC_CM_RESTORE_TIME__SHIFT 0x0 |
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| 83425 | #define BIFP4_0_PCIE_LC_L1_PM_SUBSTATE2__LC_AUX_COUNT_REFCLK_INCREMENT_INTERNAL_POWERDOWN__SHIFT 0xe |
|---|
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|---|
| 83427 | #define BIFP4_0_PCIE_LC_L1_PM_SUBSTATE2__LC_LTR_THRESHOLD_VALUE__SHIFT 0x10 |
|---|
| 83428 | #define BIFP4_0_PCIE_LC_L1_PM_SUBSTATE2__LC_DELAY_POWERDOWN_P2_L1_2_EXIT__SHIFT 0x1b |
|---|
| 83429 | #define BIFP4_0_PCIE_LC_L1_PM_SUBSTATE2__LC_DELAY_REFCLK_L1_2_T_POWERON__SHIFT 0x1c |
|---|
| 83430 | #define BIFP4_0_PCIE_LC_L1_PM_SUBSTATE2__LC_IGNORE_RX_ELEC_IDLE_IN_L1_2__SHIFT 0x1d |
|---|
| 83431 | #define BIFP4_0_PCIE_LC_L1_PM_SUBSTATE2__LC_SKIP_L1_2_POWERDOWN_IN_ABORTED_ENTRY__SHIFT 0x1e |
|---|
| 83432 | #define BIFP4_0_PCIE_LC_L1_PM_SUBSTATE2__LC_BLOCK_NEAREND_L1_2_WAKEUP__SHIFT 0x1f |
|---|
| 83433 | #define BIFP4_0_PCIE_LC_L1_PM_SUBSTATE2__LC_CM_RESTORE_TIME_MASK 0x000000FFL |
|---|
| 83434 | #define BIFP4_0_PCIE_LC_L1_PM_SUBSTATE2__LC_LTR_THRESHOLD_SCALE_MASK 0x00000700L |
|---|
| 83435 | #define BIFP4_0_PCIE_LC_L1_PM_SUBSTATE2__LC_AUX_COUNT_REFCLK_INCREMENT_INTERNAL_POWERDOWN_MASK 0x00004000L |
|---|
| 83436 | #define BIFP4_0_PCIE_LC_L1_PM_SUBSTATE2__LC_AUX_COUNT_REFCLK_INCREMENT_INTERNAL_P2_EDGE_MASK 0x00008000L |
|---|
| 83437 | #define BIFP4_0_PCIE_LC_L1_PM_SUBSTATE2__LC_LTR_THRESHOLD_VALUE_MASK 0x03FF0000L |
|---|
| 83438 | #define BIFP4_0_PCIE_LC_L1_PM_SUBSTATE2__LC_DELAY_POWERDOWN_P2_L1_2_EXIT_MASK 0x08000000L |
|---|
| 83439 | #define BIFP4_0_PCIE_LC_L1_PM_SUBSTATE2__LC_DELAY_REFCLK_L1_2_T_POWERON_MASK 0x10000000L |
|---|
| 83440 | #define BIFP4_0_PCIE_LC_L1_PM_SUBSTATE2__LC_IGNORE_RX_ELEC_IDLE_IN_L1_2_MASK 0x20000000L |
|---|
| 83441 | #define BIFP4_0_PCIE_LC_L1_PM_SUBSTATE2__LC_SKIP_L1_2_POWERDOWN_IN_ABORTED_ENTRY_MASK 0x40000000L |
|---|
| 83442 | #define BIFP4_0_PCIE_LC_L1_PM_SUBSTATE2__LC_BLOCK_NEAREND_L1_2_WAKEUP_MASK 0x80000000L |
|---|
| 83443 | //BIFP4_0_PCIE_LC_L1_PM_SUBSTATE3 |
|---|
| 83444 | #define BIFP4_0_PCIE_LC_L1_PM_SUBSTATE3__T_POWER_ON_FCH_TARGET_ADDRESS_LO__SHIFT 0x0 |
|---|
| 83445 | #define BIFP4_0_PCIE_LC_L1_PM_SUBSTATE3__T_POWER_ON_FCH_TARGET_ADDRESS_LO_MASK 0xFFFFFFFFL |
|---|
| 83446 | //BIFP4_0_PCIE_LC_L1_PM_SUBSTATE4 |
|---|
| 83447 | #define BIFP4_0_PCIE_LC_L1_PM_SUBSTATE4__T_POWER_ON_FCH_TARGET_ADDRESS_HI__SHIFT 0x0 |
|---|
| 83448 | #define BIFP4_0_PCIE_LC_L1_PM_SUBSTATE4__T_POWER_ON_FCH_TARGET_ADDRESS_HI_MASK 0xFFFFFFFFL |
|---|
| 83449 | //BIFP4_0_PCIE_LC_L1_PM_SUBSTATE5 |
|---|
| 83450 | #define BIFP4_0_PCIE_LC_L1_PM_SUBSTATE5__T_POWER_ON_FCH_L12_CLKREQ_DELAY__SHIFT 0x0 |
|---|
| 83451 | #define BIFP4_0_PCIE_LC_L1_PM_SUBSTATE5__LC_RECOVERY_WAIT_FOR_ASPM_NAK_ABORT_TIMER__SHIFT 0x8 |
|---|
| 83452 | #define BIFP4_0_PCIE_LC_L1_PM_SUBSTATE5__LC_BLOCK_EI_L1_REFCLK_OFF__SHIFT 0x1e |
|---|
| 83453 | #define BIFP4_0_PCIE_LC_L1_PM_SUBSTATE5__LC_IGNORE_ALL_RX_ELEC_IDLE_IN_L1SS__SHIFT 0x1f |
|---|
| 83454 | #define BIFP4_0_PCIE_LC_L1_PM_SUBSTATE5__T_POWER_ON_FCH_L12_CLKREQ_DELAY_MASK 0x000000FFL |
|---|
| 83455 | #define BIFP4_0_PCIE_LC_L1_PM_SUBSTATE5__LC_RECOVERY_WAIT_FOR_ASPM_NAK_ABORT_TIMER_MASK 0x00000300L |
|---|
| 83456 | #define BIFP4_0_PCIE_LC_L1_PM_SUBSTATE5__LC_BLOCK_EI_L1_REFCLK_OFF_MASK 0x40000000L |
|---|
| 83457 | #define BIFP4_0_PCIE_LC_L1_PM_SUBSTATE5__LC_IGNORE_ALL_RX_ELEC_IDLE_IN_L1SS_MASK 0x80000000L |
|---|
| 83458 | //BIFP4_0_PCIEP_BCH_ECC_CNTL |
|---|
| 83459 | #define BIFP4_0_PCIEP_BCH_ECC_CNTL__STRAP_BCH_ECC_EN__SHIFT 0x0 |
|---|
| 83460 | #define BIFP4_0_PCIEP_BCH_ECC_CNTL__BCH_ECC_ERROR_THRESHOLD__SHIFT 0x8 |
|---|
| 83461 | #define BIFP4_0_PCIEP_BCH_ECC_CNTL__BCH_ECC_ERROR_STATUS__SHIFT 0x10 |
|---|
| 83462 | #define BIFP4_0_PCIEP_BCH_ECC_CNTL__STRAP_BCH_ECC_EN_MASK 0x00000001L |
|---|
| 83463 | #define BIFP4_0_PCIEP_BCH_ECC_CNTL__BCH_ECC_ERROR_THRESHOLD_MASK 0x0000FF00L |
|---|
| 83464 | #define BIFP4_0_PCIEP_BCH_ECC_CNTL__BCH_ECC_ERROR_STATUS_MASK 0xFFFF0000L |
|---|
| 83465 | //BIFP4_0_PCIE_LC_CNTL8 |
|---|
| 83466 | #define BIFP4_0_PCIE_LC_CNTL8__LC_FOM_TIME__SHIFT 0x0 |
|---|
| 83467 | #define BIFP4_0_PCIE_LC_CNTL8__LC_EX_SEARCH_TRAVERSAL_MODE__SHIFT 0x2 |
|---|
| 83468 | #define BIFP4_0_PCIE_LC_CNTL8__LC_LOCK_IN_EQ_RESPONSE__SHIFT 0x3 |
|---|
| 83469 | #define BIFP4_0_PCIE_LC_CNTL8__LC_ESM_RATE0_TIMER_FACTOR__SHIFT 0x4 |
|---|
| 83470 | #define BIFP4_0_PCIE_LC_CNTL8__LC_ESM_RATE1_TIMER_FACTOR__SHIFT 0x6 |
|---|
| 83471 | #define BIFP4_0_PCIE_LC_CNTL8__LC_ESM_RATE2_TIMER_FACTOR__SHIFT 0x8 |
|---|
| 83472 | #define BIFP4_0_PCIE_LC_CNTL8__LC_USC_ACCEPTABLE_PRESETS__SHIFT 0xa |
|---|
| 83473 | #define BIFP4_0_PCIE_LC_CNTL8__LC_FORCE_LOOPBACK_EQ_ON__SHIFT 0x14 |
|---|
| 83474 | #define BIFP4_0_PCIE_LC_CNTL8__LC_LOOPBACK_EQ_IN_PROGRESS__SHIFT 0x15 |
|---|
| 83475 | #define BIFP4_0_PCIE_LC_CNTL8__LC_FORCE_LOOPBACK_EQ_TRANSMIT_MOD_COMP_PATTERN__SHIFT 0x16 |
|---|
| 83476 | #define BIFP4_0_PCIE_LC_CNTL8__LC_LOOPBACK_EQ_TRANSMIT_MOD_COMP_PATTERN__SHIFT 0x17 |
|---|
| 83477 | #define BIFP4_0_PCIE_LC_CNTL8__LC_FORCE_LOOPBACK_EQ_LANE_UNDER_TEST__SHIFT 0x18 |
|---|
| 83478 | #define BIFP4_0_PCIE_LC_CNTL8__LC_LOOPBACK_EQ_LANE_UNDER_TEST__SHIFT 0x1c |
|---|
| 83479 | #define BIFP4_0_PCIE_LC_CNTL8__LC_FOM_TIME_MASK 0x00000003L |
|---|
| 83480 | #define BIFP4_0_PCIE_LC_CNTL8__LC_EX_SEARCH_TRAVERSAL_MODE_MASK 0x00000004L |
|---|
| 83481 | #define BIFP4_0_PCIE_LC_CNTL8__LC_LOCK_IN_EQ_RESPONSE_MASK 0x00000008L |
|---|
| 83482 | #define BIFP4_0_PCIE_LC_CNTL8__LC_ESM_RATE0_TIMER_FACTOR_MASK 0x00000030L |
|---|
| 83483 | #define BIFP4_0_PCIE_LC_CNTL8__LC_ESM_RATE1_TIMER_FACTOR_MASK 0x000000C0L |
|---|
| 83484 | #define BIFP4_0_PCIE_LC_CNTL8__LC_ESM_RATE2_TIMER_FACTOR_MASK 0x00000300L |
|---|
| 83485 | #define BIFP4_0_PCIE_LC_CNTL8__LC_USC_ACCEPTABLE_PRESETS_MASK 0x000FFC00L |
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| 83528 | #define BIFP4_0_PCIE_LC_CNTL9__LC_LOOPBACK_EQ_TRANSMIT_MOD_COMP_PATTERN_EN_MASK 0x00000010L |
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| 83531 | #define BIFP4_0_PCIE_LC_CNTL9__LC_ALT_RX_EQ_IN_PROGRESS_EN_MASK 0x00000080L |
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| 83532 | #define BIFP4_0_PCIE_LC_CNTL9__LC_USE_LONG_SERIAL_QUICKSIM_TIMEOUTS_MASK 0x00000100L |
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| 83533 | #define BIFP4_0_PCIE_LC_CNTL9__LC_ALLOW_DLLPS_OTHER_SIDE_REMOVE_SPEED_MASK 0x00000200L |
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| 83534 | #define BIFP4_0_PCIE_LC_CNTL9__LC_DELAY_POLL_COMP_SPD_CHG_AFTER_TXMARGIN_MASK 0x00000400L |
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| 83535 | #define BIFP4_0_PCIE_LC_CNTL9__LC_RESET_SKP_SELECT_16GT_ON_TRAINING_BIT_MASK 0x00000800L |
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| 83540 | #define BIFP4_0_PCIE_LC_CNTL9__LC_INDEPENDENT_CHIP_PCS_REFCLKREQ_EN_MASK 0x00020000L |
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| 83543 | #define BIFP4_0_PCIE_LC_CNTL9__LC_HOLD_REFCLKREQ_UNTIL_L1SS_POWERDOWN_MASK 0x00100000L |
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| 83544 | #define BIFP4_0_PCIE_LC_CNTL9__LC_CLKGATE_WAIT_FOR_REFCLKACK_MASK 0x00200000L |
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| 83545 | #define BIFP4_0_PCIE_LC_CNTL9__LC_DYN_LANES_L1_SS_POWERDOWN_MASK 0x00400000L |
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| 83546 | #define BIFP4_0_PCIE_LC_CNTL9__LC_USE_OLD_PHYSTATUS_FOR_POWERDOWN_INACTIVE_MASK 0x00800000L |
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| 83547 | #define BIFP4_0_PCIE_LC_CNTL9__LC_BLOCK_L0s_FOR_POWERDOWN_CHANGE_MASK 0x01000000L |
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| 83548 | #define BIFP4_0_PCIE_LC_CNTL9__LC_RECOVERY_WAIT_FOR_ASPM_NAK_MASK 0x02000000L |
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| 83550 | #define BIFP4_0_PCIE_LC_CNTL9__LC_CLR_LINK_LANE_NUM_ON_NO_TSX_LANE_MASK 0x08000000L |
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| 83551 | #define BIFP4_0_PCIE_LC_CNTL9__LC_USE_NEW_EQ_SYMBOL_6_EN_MASK 0x10000000L |
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| 83553 | #define BIFP4_0_PCIE_LC_CNTL9__LC_CONFIG_WAIT_FOR_EIEOS_MASK 0x40000000L |
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| 83555 | //BIFP4_0_PCIE_LC_FORCE_COEFF2 |
|---|
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|---|
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|---|
| 83562 | #define BIFP4_0_PCIE_LC_FORCE_COEFF2__LC_FORCE_PRE_CURSOR_16GT_MASK 0x0000007EL |
|---|
| 83563 | #define BIFP4_0_PCIE_LC_FORCE_COEFF2__LC_FORCE_CURSOR_16GT_MASK 0x00001F80L |
|---|
| 83564 | #define BIFP4_0_PCIE_LC_FORCE_COEFF2__LC_FORCE_POST_CURSOR_16GT_MASK 0x0007E000L |
|---|
| 83565 | #define BIFP4_0_PCIE_LC_FORCE_COEFF2__LC_3X3_COEFF_SEARCH_EN_16GT_MASK 0x00080000L |
|---|
| 83566 | //BIFP4_0_PCIE_LC_FORCE_EQ_REQ_COEFF2 |
|---|
| 83567 | #define BIFP4_0_PCIE_LC_FORCE_EQ_REQ_COEFF2__LC_FORCE_COEFF_IN_EQ_REQ_PHASE_16GT__SHIFT 0x0 |
|---|
| 83568 | #define BIFP4_0_PCIE_LC_FORCE_EQ_REQ_COEFF2__LC_FORCE_PRE_CURSOR_REQ_16GT__SHIFT 0x1 |
|---|
| 83569 | #define BIFP4_0_PCIE_LC_FORCE_EQ_REQ_COEFF2__LC_FORCE_CURSOR_REQ_16GT__SHIFT 0x7 |
|---|
| 83570 | #define BIFP4_0_PCIE_LC_FORCE_EQ_REQ_COEFF2__LC_FORCE_POST_CURSOR_REQ_16GT__SHIFT 0xd |
|---|
| 83571 | #define BIFP4_0_PCIE_LC_FORCE_EQ_REQ_COEFF2__LC_FS_OTHER_END_16GT__SHIFT 0x13 |
|---|
| 83572 | #define BIFP4_0_PCIE_LC_FORCE_EQ_REQ_COEFF2__LC_LF_OTHER_END_16GT__SHIFT 0x19 |
|---|
| 83573 | #define BIFP4_0_PCIE_LC_FORCE_EQ_REQ_COEFF2__LC_FORCE_COEFF_IN_EQ_REQ_PHASE_16GT_MASK 0x00000001L |
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| 83574 | #define BIFP4_0_PCIE_LC_FORCE_EQ_REQ_COEFF2__LC_FORCE_PRE_CURSOR_REQ_16GT_MASK 0x0000007EL |
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| 83575 | #define BIFP4_0_PCIE_LC_FORCE_EQ_REQ_COEFF2__LC_FORCE_CURSOR_REQ_16GT_MASK 0x00001F80L |
|---|
| 83576 | #define BIFP4_0_PCIE_LC_FORCE_EQ_REQ_COEFF2__LC_FORCE_POST_CURSOR_REQ_16GT_MASK 0x0007E000L |
|---|
| 83577 | #define BIFP4_0_PCIE_LC_FORCE_EQ_REQ_COEFF2__LC_FS_OTHER_END_16GT_MASK 0x01F80000L |
|---|
| 83578 | #define BIFP4_0_PCIE_LC_FORCE_EQ_REQ_COEFF2__LC_LF_OTHER_END_16GT_MASK 0x7E000000L |
|---|
| 83579 | //BIFP4_0_PCIE_LC_FINE_GRAIN_CLK_GATE_OVERRIDES |
|---|
| 83580 | #define BIFP4_0_PCIE_LC_FINE_GRAIN_CLK_GATE_OVERRIDES__LC_DISABLE_TRANSMIT_MUX_OUTPUT_GATING__SHIFT 0x0 |
|---|
| 83581 | #define BIFP4_0_PCIE_LC_FINE_GRAIN_CLK_GATE_OVERRIDES__LC_DISABLE_SYMBOL_MUX_OUTPUT_GATING__SHIFT 0x1 |
|---|
| 83582 | #define BIFP4_0_PCIE_LC_FINE_GRAIN_CLK_GATE_OVERRIDES__LC_DISABLE_LC_PKT_GEN_DYN_CLK_GATING__SHIFT 0x2 |
|---|
| 83583 | #define BIFP4_0_PCIE_LC_FINE_GRAIN_CLK_GATE_OVERRIDES__LC_DISABLE_TRANSMIT_MUX_DYN_CLK_GATING__SHIFT 0x3 |
|---|
| 83584 | #define BIFP4_0_PCIE_LC_FINE_GRAIN_CLK_GATE_OVERRIDES__LC_DISABLE_LTSSM_DYN_CLK_GATING__SHIFT 0x4 |
|---|
| 83585 | #define BIFP4_0_PCIE_LC_FINE_GRAIN_CLK_GATE_OVERRIDES__LC_DISABLE_TRANSMIT_MUX_OUTPUT_GATING_MASK 0x00000001L |
|---|
| 83586 | #define BIFP4_0_PCIE_LC_FINE_GRAIN_CLK_GATE_OVERRIDES__LC_DISABLE_SYMBOL_MUX_OUTPUT_GATING_MASK 0x00000002L |
|---|
| 83587 | #define BIFP4_0_PCIE_LC_FINE_GRAIN_CLK_GATE_OVERRIDES__LC_DISABLE_LC_PKT_GEN_DYN_CLK_GATING_MASK 0x00000004L |
|---|
| 83588 | #define BIFP4_0_PCIE_LC_FINE_GRAIN_CLK_GATE_OVERRIDES__LC_DISABLE_TRANSMIT_MUX_DYN_CLK_GATING_MASK 0x00000008L |
|---|
| 83589 | #define BIFP4_0_PCIE_LC_FINE_GRAIN_CLK_GATE_OVERRIDES__LC_DISABLE_LTSSM_DYN_CLK_GATING_MASK 0x00000010L |
|---|
| 83590 | //BIFP4_0_PCIE_LC_CNTL10 |
|---|
| 83591 | #define BIFP4_0_PCIE_LC_CNTL10__LC_DEFAULT_PRESET_OVERRIDE_EN__SHIFT 0x0 |
|---|
| 83592 | #define BIFP4_0_PCIE_LC_CNTL10__LC_DEFAULT_PRESET_OVERRIDE_MODE__SHIFT 0x1 |
|---|
| 83593 | #define BIFP4_0_PCIE_LC_CNTL10__LC_DEFAULT_PRESET_OVERRIDE_PORT__SHIFT 0x2 |
|---|
| 83594 | #define BIFP4_0_PCIE_LC_CNTL10__LC_DEFAULT_PRESET_OVERRIDE_RATE__SHIFT 0x3 |
|---|
| 83595 | #define BIFP4_0_PCIE_LC_CNTL10__LC_DEFAULT_PRESET_OVERRIDE_VALUE__SHIFT 0x5 |
|---|
| 83596 | #define BIFP4_0_PCIE_LC_CNTL10__LC_DEFAULT_PRESET_OVERRIDE_LANE__SHIFT 0x9 |
|---|
| 83597 | #define BIFP4_0_PCIE_LC_CNTL10__LC_USE_PENDING_FOM_SKIP_SECOND_RXEQEVAL__SHIFT 0xd |
|---|
| 83598 | #define BIFP4_0_PCIE_LC_CNTL10__LC_TIEOFF_PORTS_IGNORE_PHYSTATUS__SHIFT 0xf |
|---|
| 83599 | #define BIFP4_0_PCIE_LC_CNTL10__LC_CLEAR_CNTL_SKP_SELECT_DATASTREAM_EXIT__SHIFT 0x10 |
|---|
| 83600 | #define BIFP4_0_PCIE_LC_CNTL10__LC_DEASSERT_REFCLKREQ_IN_L23__SHIFT 0x11 |
|---|
| 83601 | #define BIFP4_0_PCIE_LC_CNTL10__LC_RELEASE_CLKREQ_IN_L23__SHIFT 0x12 |
|---|
| 83602 | #define BIFP4_0_PCIE_LC_CNTL10__LC_RELEASE_CLKREQ_IN_NON_SS_L1__SHIFT 0x13 |
|---|
| 83603 | #define BIFP4_0_PCIE_LC_CNTL10__LC_LINK_DIS_DONT_WAIT_FOR_EIOS__SHIFT 0x16 |
|---|
| 83604 | #define BIFP4_0_PCIE_LC_CNTL10__LC_LSLD_EN__SHIFT 0x17 |
|---|
| 83605 | #define BIFP4_0_PCIE_LC_CNTL10__LC_LSLD_RATE_REQD__SHIFT 0x18 |
|---|
| 83606 | #define BIFP4_0_PCIE_LC_CNTL10__LC_LSLD_MODE__SHIFT 0x1a |
|---|
| 83607 | #define BIFP4_0_PCIE_LC_CNTL10__LC_LSLD_DONE__SHIFT 0x1b |
|---|
| 83608 | #define BIFP4_0_PCIE_LC_CNTL10__LC_LSLD_TLS_ADVERTISED__SHIFT 0x1c |
|---|
| 83609 | #define BIFP4_0_PCIE_LC_CNTL10__LC_LSLD_CURRENT_RATE__SHIFT 0x1e |
|---|
| 83610 | #define BIFP4_0_PCIE_LC_CNTL10__LC_DEFAULT_PRESET_OVERRIDE_EN_MASK 0x00000001L |
|---|
| 83611 | #define BIFP4_0_PCIE_LC_CNTL10__LC_DEFAULT_PRESET_OVERRIDE_MODE_MASK 0x00000002L |
|---|
| 83612 | #define BIFP4_0_PCIE_LC_CNTL10__LC_DEFAULT_PRESET_OVERRIDE_PORT_MASK 0x00000004L |
|---|
| 83613 | #define BIFP4_0_PCIE_LC_CNTL10__LC_DEFAULT_PRESET_OVERRIDE_RATE_MASK 0x00000018L |
|---|
| 83614 | #define BIFP4_0_PCIE_LC_CNTL10__LC_DEFAULT_PRESET_OVERRIDE_VALUE_MASK 0x000001E0L |
|---|
| 83615 | #define BIFP4_0_PCIE_LC_CNTL10__LC_DEFAULT_PRESET_OVERRIDE_LANE_MASK 0x00001E00L |
|---|
| 83616 | #define BIFP4_0_PCIE_LC_CNTL10__LC_USE_PENDING_FOM_SKIP_SECOND_RXEQEVAL_MASK 0x00002000L |
|---|
| 83617 | #define BIFP4_0_PCIE_LC_CNTL10__LC_TIEOFF_PORTS_IGNORE_PHYSTATUS_MASK 0x00008000L |
|---|
| 83618 | #define BIFP4_0_PCIE_LC_CNTL10__LC_CLEAR_CNTL_SKP_SELECT_DATASTREAM_EXIT_MASK 0x00010000L |
|---|
| 83619 | #define BIFP4_0_PCIE_LC_CNTL10__LC_DEASSERT_REFCLKREQ_IN_L23_MASK 0x00020000L |
|---|
| 83620 | #define BIFP4_0_PCIE_LC_CNTL10__LC_RELEASE_CLKREQ_IN_L23_MASK 0x00040000L |
|---|
| 83621 | #define BIFP4_0_PCIE_LC_CNTL10__LC_RELEASE_CLKREQ_IN_NON_SS_L1_MASK 0x00080000L |
|---|
| 83622 | #define BIFP4_0_PCIE_LC_CNTL10__LC_LINK_DIS_DONT_WAIT_FOR_EIOS_MASK 0x00400000L |
|---|
| 83623 | #define BIFP4_0_PCIE_LC_CNTL10__LC_LSLD_EN_MASK 0x00800000L |
|---|
| 83624 | #define BIFP4_0_PCIE_LC_CNTL10__LC_LSLD_RATE_REQD_MASK 0x03000000L |
|---|
| 83625 | #define BIFP4_0_PCIE_LC_CNTL10__LC_LSLD_MODE_MASK 0x04000000L |
|---|
| 83626 | #define BIFP4_0_PCIE_LC_CNTL10__LC_LSLD_DONE_MASK 0x08000000L |
|---|
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| 83688 | #define BIFP4_0_PCIE_LC_CNTL11__LC_ENHANCED_LINK_BEHAVIOR_CNTL_RCVD_MASK 0x00060000L |
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| 83711 | #define BIFP4_0_PCIE_LC_CNTL12__LC_LIVE_DESKEW_MASK_EN__SHIFT 0x10 |
|---|
| 83712 | #define BIFP4_0_PCIE_LC_CNTL12__LC_LIVE_DESKEW_8B10B_EN__SHIFT 0x11 |
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| 83713 | #define BIFP4_0_PCIE_LC_CNTL12__LC_SAFE_RECOVER_DATA_UNLOCK__SHIFT 0x12 |
|---|
| 83714 | #define BIFP4_0_PCIE_LC_CNTL12__LC_SAFE_RECOVER_RX_RECOVER__SHIFT 0x13 |
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| 83721 | #define BIFP4_0_PCIE_LC_CNTL12__LC_RESET_TSX_CNT_ON_SAFERECOVER__SHIFT 0x1b |
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| 83722 | #define BIFP4_0_PCIE_LC_CNTL12__LC_DSC_INITIATE_EQUALIZATION_OS_BOUNDARY__SHIFT 0x1c |
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| 83723 | #define BIFP4_0_PCIE_LC_CNTL12__LC_EQ_REQ_PHASE_WAIT_FOR_FINAL_TS1__SHIFT 0x1d |
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| 83724 | #define BIFP4_0_PCIE_LC_CNTL12__LC_RESET_TSX_CNT_ON_RXEQEVAL__SHIFT 0x1e |
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| 83725 | #define BIFP4_0_PCIE_LC_CNTL12__LC_TRACK_RX_WAIT_FOR_TS1__SHIFT 0x1f |
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| 83726 | #define BIFP4_0_PCIE_LC_CNTL12__LC_DELAY_CLEAR_LANE_OFF_AFTER_LOOPBACK_SPD_CHG_MASK 0x00000001L |
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| 83727 | #define BIFP4_0_PCIE_LC_CNTL12__LC_DELAY_CLEAR_LANE_OFF_AFTER_LINKDIS_SPD_CHG_MASK 0x00000002L |
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| 83728 | #define BIFP4_0_PCIE_LC_CNTL12__LC_DETECT_PD_WAIT_FOR_REFCLKACK_OFF_LANES_MASK 0x00000004L |
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| 83731 | #define BIFP4_0_PCIE_LC_CNTL12__LC_SKIP_LOCALPRESET_OFF_LANES_MASK 0x00000020L |
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| 83732 | #define BIFP4_0_PCIE_LC_CNTL12__LC_DELAY_PHASE1_MASK 0x000000C0L |
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| 83733 | #define BIFP4_0_PCIE_LC_CNTL12__LC_BLOCKALIGN_IN_L1_ENTRY_MASK 0x00000100L |
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| 83734 | #define BIFP4_0_PCIE_LC_CNTL12__LC_USE_LEGACY_RXSB1_SPDCHG_ELECIDLE_MASK 0x00000200L |
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| 83735 | #define BIFP4_0_PCIE_LC_CNTL12__LC_LOCK_REVERSAL_EARLY_CONFIG_COMPLETE_MASK 0x00000400L |
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| 83736 | #define BIFP4_0_PCIE_LC_CNTL12__LC_LOCK_REVERSAL_IMMEDIATE_CONFIG_COMPLETE_MASK 0x00000800L |
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| 83739 | #define BIFP4_0_PCIE_LC_CNTL12__LC_LOOPBACK_EQ_LOCK_REVERSAL_MASK 0x00004000L |
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| 83740 | #define BIFP4_0_PCIE_LC_CNTL12__LC_LIVE_DESKEW_MASK_EN_MASK 0x00010000L |
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| 83741 | #define BIFP4_0_PCIE_LC_CNTL12__LC_LIVE_DESKEW_8B10B_EN_MASK 0x00020000L |
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| 83742 | #define BIFP4_0_PCIE_LC_CNTL12__LC_SAFE_RECOVER_DATA_UNLOCK_MASK 0x00040000L |
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| 83743 | #define BIFP4_0_PCIE_LC_CNTL12__LC_SAFE_RECOVER_RX_RECOVER_MASK 0x00080000L |
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| 83744 | #define BIFP4_0_PCIE_LC_CNTL12__LC_SAFE_RECOVER_RX_ADAPT_MASK 0x00100000L |
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| 83745 | #define BIFP4_0_PCIE_LC_CNTL12__LC_SAFE_RECOVER_SW_INIT_MASK 0x00200000L |
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| 83747 | #define BIFP4_0_PCIE_LC_CNTL12__LC_DEFER_SKIP_INTERVAL_MODE_MASK 0x01000000L |
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| 83748 | #define BIFP4_0_PCIE_LC_CNTL12__LC_RECOVERY_EQ_WAIT_FOR_PIPE_STOPPED_MASK 0x02000000L |
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| 83749 | #define BIFP4_0_PCIE_LC_CNTL12__LC_HOLD_TX_STOP_SENDING_PKTS_REPLAY_RETRAIN_MASK 0x04000000L |
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| 83750 | #define BIFP4_0_PCIE_LC_CNTL12__LC_RESET_TSX_CNT_ON_SAFERECOVER_MASK 0x08000000L |
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| 83751 | #define BIFP4_0_PCIE_LC_CNTL12__LC_DSC_INITIATE_EQUALIZATION_OS_BOUNDARY_MASK 0x10000000L |
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| 83752 | #define BIFP4_0_PCIE_LC_CNTL12__LC_EQ_REQ_PHASE_WAIT_FOR_FINAL_TS1_MASK 0x20000000L |
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| 83753 | #define BIFP4_0_PCIE_LC_CNTL12__LC_RESET_TSX_CNT_ON_RXEQEVAL_MASK 0x40000000L |
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| 83754 | #define BIFP4_0_PCIE_LC_CNTL12__LC_TRACK_RX_WAIT_FOR_TS1_MASK 0x80000000L |
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| 83755 | //BIFP4_0_PCIE_LC_SPEED_CNTL2 |
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| 83756 | #define BIFP4_0_PCIE_LC_SPEED_CNTL2__LC_FORCE_EN_SW_SPEED_CHANGE__SHIFT 0x0 |
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| 83760 | #define BIFP4_0_PCIE_LC_SPEED_CNTL2__LC_INIT_SPEED_NEG_IN_L0s_EN__SHIFT 0x4 |
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| 83761 | #define BIFP4_0_PCIE_LC_SPEED_CNTL2__LC_INIT_SPEED_NEG_IN_L1_EN__SHIFT 0x5 |
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| 83762 | #define BIFP4_0_PCIE_LC_SPEED_CNTL2__LC_INITIATE_LINK_SPEED_CHANGE__SHIFT 0x6 |
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| 83763 | #define BIFP4_0_PCIE_LC_SPEED_CNTL2__LC_SPEED_CHANGE_STATUS__SHIFT 0x7 |
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| 83764 | #define BIFP4_0_PCIE_LC_SPEED_CNTL2__LC_SPEED_CHANGE_ATTEMPTS_ALLOWED__SHIFT 0x8 |
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| 83765 | #define BIFP4_0_PCIE_LC_SPEED_CNTL2__LC_SPEED_CHANGE_ATTEMPT_FAILED__SHIFT 0xa |
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| 83766 | #define BIFP4_0_PCIE_LC_SPEED_CNTL2__LC_CLR_FAILED_SPD_CHANGE_CNT__SHIFT 0xb |
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| 83767 | #define BIFP4_0_PCIE_LC_SPEED_CNTL2__LC_MULT_UPSTREAM_AUTO_SPD_CHNG_EN__SHIFT 0xc |
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| 83768 | #define BIFP4_0_PCIE_LC_SPEED_CNTL2__LC_DONT_CLR_TARGET_SPD_CHANGE_STATUS__SHIFT 0xd |
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| 83769 | #define BIFP4_0_PCIE_LC_SPEED_CNTL2__LC_1_OR_MORE_TS2_SPEED_ARC_EN__SHIFT 0xe |
|---|
| 83770 | #define BIFP4_0_PCIE_LC_SPEED_CNTL2__LC_ABORT_AUTO_EQ_AFTER_FAILED_EQ__SHIFT 0xf |
|---|
| 83771 | #define BIFP4_0_PCIE_LC_SPEED_CNTL2__LC_ENFORCE_CORRECT_SPEED_FOR_EQ__SHIFT 0x10 |
|---|
| 83772 | #define BIFP4_0_PCIE_LC_SPEED_CNTL2__LC_ENFORCE_SOFTWARE_PERFORM_EQ__SHIFT 0x11 |
|---|
| 83773 | #define BIFP4_0_PCIE_LC_SPEED_CNTL2__LC_SEND_EQ_TS2_IF_OTHER_SIDE_EVER_ADVERTISED_SPEED__SHIFT 0x12 |
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| 83775 | #define BIFP4_0_PCIE_LC_SPEED_CNTL2__LC_USE_LEGACY_CLEAR_DELAY_DLLPs__SHIFT 0x14 |
|---|
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| 83804 | #define BIFP4_0_PCIE_LC_SPEED_CNTL2__LC_DONT_UPDATE_GEN_SUPPORT_MID_RECOVERY_MASK 0x02000000L |
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| 83805 | #define BIFP4_0_PCIE_LC_SPEED_CNTL2__LC_ALLOW_SET_INITIATE_SPEED_CHANGE_IN_RECOVERY_LOCK_MASK 0x04000000L |
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| 83829 | #define BIFP4_0_PCIE_LC_FORCE_EQ_REQ_COEFF3__LC_LF_OTHER_END_32GT_MASK 0x7E000000L |
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|---|
| 83845 | #define BIFP4_0_PCIE_TX_REPLAY__TX_REPLAY_NUM_MASK 0x0000001FL |
|---|
| 83846 | #define BIFP4_0_PCIE_TX_REPLAY__TX_REPLAY_ROLLOVER_EN_MASK 0x00000020L |
|---|
| 83847 | #define BIFP4_0_PCIE_TX_REPLAY__TX_REPLAY_STALL_MASK 0x00000400L |
|---|
| 83848 | #define BIFP4_0_PCIE_TX_REPLAY__TX_REPLAY_DISABLE_MASK 0x00000800L |
|---|
| 83849 | #define BIFP4_0_PCIE_TX_REPLAY__TX_REPLAY_ALL_MASK 0x00001000L |
|---|
| 83850 | #define BIFP4_0_PCIE_TX_REPLAY__TX_REPLAY_FORCE_WRSCH_ACK_MASK 0x00002000L |
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| 83851 | #define BIFP4_0_PCIE_TX_REPLAY__TX_REPLAY_TIMER_DIS_MASK 0x00004000L |
|---|
| 83852 | #define BIFP4_0_PCIE_TX_REPLAY__TX_REPLAY_TIMER_OVERWRITE_MASK 0x00008000L |
|---|
| 83853 | #define BIFP4_0_PCIE_TX_REPLAY__TX_REPLAY_TIMER_MASK 0xFFFF0000L |
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| 83855 | #define BIFP4_0_PCIE_TX_ACK_LATENCY_LIMIT__TX_ACK_LATENCY_LIMIT__SHIFT 0x0 |
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| 83861 | #define BIFP4_0_PCIE_TX_ACK_LATENCY_LIMIT__TX_ACK_LATENCY_LIMIT_OVERWRITE_MASK 0x00001000L |
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| 83862 | #define BIFP4_0_PCIE_TX_ACK_LATENCY_LIMIT__TX_ACK_FC_ARB_ENABLE_MASK 0x00002000L |
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|---|
| 83864 | #define BIFP4_0_PCIE_TX_ACK_LATENCY_LIMIT__TX_ACK_LATENCY_ADJUSTMENT_MASK 0xFF000000L |
|---|
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|---|
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|---|
| 83870 | #define BIFP4_0_PCIE_TX_CREDITS_FCU_THRESHOLD__TX_FCU_THRESHOLD_NP_VC1__SHIFT 0x14 |
|---|
| 83871 | #define BIFP4_0_PCIE_TX_CREDITS_FCU_THRESHOLD__TX_FCU_THRESHOLD_CPL_VC1__SHIFT 0x18 |
|---|
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|---|
| 83874 | #define BIFP4_0_PCIE_TX_CREDITS_FCU_THRESHOLD__TX_FCU_THRESHOLD_CPL_VC0_MASK 0x00000700L |
|---|
| 83875 | #define BIFP4_0_PCIE_TX_CREDITS_FCU_THRESHOLD__TX_FCU_THRESHOLD_P_VC1_MASK 0x00070000L |
|---|
| 83876 | #define BIFP4_0_PCIE_TX_CREDITS_FCU_THRESHOLD__TX_FCU_THRESHOLD_NP_VC1_MASK 0x00700000L |
|---|
| 83877 | #define BIFP4_0_PCIE_TX_CREDITS_FCU_THRESHOLD__TX_FCU_THRESHOLD_CPL_VC1_MASK 0x07000000L |
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|---|
| 83879 | #define BIFP4_0_PCIE_TX_VENDOR_SPECIFIC__TX_VENDOR_DATA__SHIFT 0x0 |
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|---|
| 83882 | #define BIFP4_0_PCIE_TX_VENDOR_SPECIFIC__TX_VENDOR_SEND_MASK 0x01000000L |
|---|
| 83883 | //BIFP4_0_PCIE_TX_NOP_DLLP |
|---|
| 83884 | #define BIFP4_0_PCIE_TX_NOP_DLLP__TX_NOP_DATA__SHIFT 0x0 |
|---|
| 83885 | #define BIFP4_0_PCIE_TX_NOP_DLLP__TX_NOP_SEND__SHIFT 0x18 |
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| 83886 | #define BIFP4_0_PCIE_TX_NOP_DLLP__TX_NOP_DATA_MASK 0x00FFFFFFL |
|---|
| 83887 | #define BIFP4_0_PCIE_TX_NOP_DLLP__TX_NOP_SEND_MASK 0x01000000L |
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| 83888 | //BIFP4_0_PCIE_TX_REQUEST_NUM_CNTL |
|---|
| 83889 | #define BIFP4_0_PCIE_TX_REQUEST_NUM_CNTL__TX_NUM_OUTSTANDING_NP__SHIFT 0x18 |
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| 83891 | #define BIFP4_0_PCIE_TX_REQUEST_NUM_CNTL__TX_NUM_OUTSTANDING_NP_EN__SHIFT 0x1f |
|---|
| 83892 | #define BIFP4_0_PCIE_TX_REQUEST_NUM_CNTL__TX_NUM_OUTSTANDING_NP_MASK 0x3F000000L |
|---|
| 83893 | #define BIFP4_0_PCIE_TX_REQUEST_NUM_CNTL__TX_NUM_OUTSTANDING_NP_VC1_EN_MASK 0x40000000L |
|---|
| 83894 | #define BIFP4_0_PCIE_TX_REQUEST_NUM_CNTL__TX_NUM_OUTSTANDING_NP_EN_MASK 0x80000000L |
|---|
| 83895 | //BIFP4_0_PCIE_TX_CREDITS_ADVT_P |
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| 83896 | #define BIFP4_0_PCIE_TX_CREDITS_ADVT_P__TX_CREDITS_ADVT_PD__SHIFT 0x0 |
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| 83898 | #define BIFP4_0_PCIE_TX_CREDITS_ADVT_P__TX_CREDITS_ADVT_PD_MASK 0x00003FFFL |
|---|
| 83899 | #define BIFP4_0_PCIE_TX_CREDITS_ADVT_P__TX_CREDITS_ADVT_PH_MASK 0x03FF0000L |
|---|
| 83900 | //BIFP4_0_PCIE_TX_CREDITS_ADVT_NP |
|---|
| 83901 | #define BIFP4_0_PCIE_TX_CREDITS_ADVT_NP__TX_CREDITS_ADVT_NPD__SHIFT 0x0 |
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| 83902 | #define BIFP4_0_PCIE_TX_CREDITS_ADVT_NP__TX_CREDITS_ADVT_NPH__SHIFT 0x10 |
|---|
| 83903 | #define BIFP4_0_PCIE_TX_CREDITS_ADVT_NP__TX_CREDITS_ADVT_NPD_MASK 0x00003FFFL |
|---|
| 83904 | #define BIFP4_0_PCIE_TX_CREDITS_ADVT_NP__TX_CREDITS_ADVT_NPH_MASK 0x03FF0000L |
|---|
| 83905 | //BIFP4_0_PCIE_TX_CREDITS_ADVT_CPL |
|---|
| 83906 | #define BIFP4_0_PCIE_TX_CREDITS_ADVT_CPL__TX_CREDITS_ADVT_CPLD__SHIFT 0x0 |
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| 83907 | #define BIFP4_0_PCIE_TX_CREDITS_ADVT_CPL__TX_CREDITS_ADVT_CPLH__SHIFT 0x10 |
|---|
| 83908 | #define BIFP4_0_PCIE_TX_CREDITS_ADVT_CPL__TX_CREDITS_ADVT_CPLD_MASK 0x00003FFFL |
|---|
| 83909 | #define BIFP4_0_PCIE_TX_CREDITS_ADVT_CPL__TX_CREDITS_ADVT_CPLH_MASK 0x03FF0000L |
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| 83910 | //BIFP4_0_PCIE_TX_CREDITS_INIT_P |
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| 83913 | #define BIFP4_0_PCIE_TX_CREDITS_INIT_P__TX_CREDITS_INIT_PD_MASK 0x00000FFFL |
|---|
| 83914 | #define BIFP4_0_PCIE_TX_CREDITS_INIT_P__TX_CREDITS_INIT_PH_MASK 0x00FF0000L |
|---|
| 83915 | //BIFP4_0_PCIE_TX_CREDITS_INIT_NP |
|---|
| 83916 | #define BIFP4_0_PCIE_TX_CREDITS_INIT_NP__TX_CREDITS_INIT_NPD__SHIFT 0x0 |
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| 83917 | #define BIFP4_0_PCIE_TX_CREDITS_INIT_NP__TX_CREDITS_INIT_NPH__SHIFT 0x10 |
|---|
| 83918 | #define BIFP4_0_PCIE_TX_CREDITS_INIT_NP__TX_CREDITS_INIT_NPD_MASK 0x00000FFFL |
|---|
| 83919 | #define BIFP4_0_PCIE_TX_CREDITS_INIT_NP__TX_CREDITS_INIT_NPH_MASK 0x00FF0000L |
|---|
| 83920 | //BIFP4_0_PCIE_TX_CREDITS_INIT_CPL |
|---|
| 83921 | #define BIFP4_0_PCIE_TX_CREDITS_INIT_CPL__TX_CREDITS_INIT_CPLD__SHIFT 0x0 |
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| 83923 | #define BIFP4_0_PCIE_TX_CREDITS_INIT_CPL__TX_CREDITS_INIT_CPLD_MASK 0x00000FFFL |
|---|
| 83924 | #define BIFP4_0_PCIE_TX_CREDITS_INIT_CPL__TX_CREDITS_INIT_CPLH_MASK 0x00FF0000L |
|---|
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|---|
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|---|
| 83982 | // addressBlock: nbio_pcie0_pciedir |
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| 83990 | #define BIF0_PCIE_RX_NUM_NAK__RX_NUM_NAK__SHIFT 0x0 |
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| 83991 | #define BIF0_PCIE_RX_NUM_NAK__RX_NUM_NAK_MASK 0xFFFFFFFFL |
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| 83994 | #define BIF0_PCIE_RX_NUM_NAK_GENERATED__RX_NUM_NAK_GENERATED_MASK 0xFFFFFFFFL |
|---|
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|---|
| 84000 | #define BIF0_PCIE_CNTL__PCIE_HT_NP_MEM_WRITE__SHIFT 0x9 |
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| 84001 | #define BIF0_PCIE_CNTL__RX_SB_ADJ_PAYLOAD_SIZE__SHIFT 0xa |
|---|
| 84002 | #define BIF0_PCIE_CNTL__RX_RCB_ATS_UC_DIS__SHIFT 0xf |
|---|
| 84003 | #define BIF0_PCIE_CNTL__RX_RCB_REORDER_EN__SHIFT 0x10 |
|---|
| 84004 | #define BIF0_PCIE_CNTL__RX_RCB_INVALID_SIZE_DIS__SHIFT 0x11 |
|---|
| 84005 | #define BIF0_PCIE_CNTL__RX_RCB_UNEXP_CPL_DIS__SHIFT 0x12 |
|---|
| 84006 | #define BIF0_PCIE_CNTL__RX_RCB_CPL_TIMEOUT_TEST_MODE__SHIFT 0x13 |
|---|
| 84007 | #define BIF0_PCIE_CNTL__RX_RCB_WRONG_PREFIX_DIS__SHIFT 0x14 |
|---|
| 84008 | #define BIF0_PCIE_CNTL__RX_RCB_WRONG_ATTR_DIS__SHIFT 0x15 |
|---|
| 84009 | #define BIF0_PCIE_CNTL__RX_RCB_WRONG_FUNCNUM_DIS__SHIFT 0x16 |
|---|
| 84010 | #define BIF0_PCIE_CNTL__RX_ATS_TRAN_CPL_SPLIT_DIS__SHIFT 0x17 |
|---|
| 84011 | #define BIF0_PCIE_CNTL__TX_CPL_DEBUG__SHIFT 0x18 |
|---|
| 84012 | #define BIF0_PCIE_CNTL__RX_IGNORE_LTR_MSG_UR__SHIFT 0x1e |
|---|
| 84013 | #define BIF0_PCIE_CNTL__RX_CPL_POSTED_REQ_ORD_EN__SHIFT 0x1f |
|---|
| 84014 | #define BIF0_PCIE_CNTL__HWINIT_WR_LOCK_MASK 0x00000001L |
|---|
| 84015 | #define BIF0_PCIE_CNTL__LC_HOT_PLUG_DELAY_SEL_MASK 0x0000000EL |
|---|
| 84016 | #define BIF0_PCIE_CNTL__UR_ERR_REPORT_DIS_MASK 0x00000080L |
|---|
| 84017 | #define BIF0_PCIE_CNTL__PCIE_MALFORM_ATOMIC_OPS_MASK 0x00000100L |
|---|
| 84018 | #define BIF0_PCIE_CNTL__PCIE_HT_NP_MEM_WRITE_MASK 0x00000200L |
|---|
| 84019 | #define BIF0_PCIE_CNTL__RX_SB_ADJ_PAYLOAD_SIZE_MASK 0x00001C00L |
|---|
| 84020 | #define BIF0_PCIE_CNTL__RX_RCB_ATS_UC_DIS_MASK 0x00008000L |
|---|
| 84021 | #define BIF0_PCIE_CNTL__RX_RCB_REORDER_EN_MASK 0x00010000L |
|---|
| 84022 | #define BIF0_PCIE_CNTL__RX_RCB_INVALID_SIZE_DIS_MASK 0x00020000L |
|---|
| 84023 | #define BIF0_PCIE_CNTL__RX_RCB_UNEXP_CPL_DIS_MASK 0x00040000L |
|---|
| 84024 | #define BIF0_PCIE_CNTL__RX_RCB_CPL_TIMEOUT_TEST_MODE_MASK 0x00080000L |
|---|
| 84025 | #define BIF0_PCIE_CNTL__RX_RCB_WRONG_PREFIX_DIS_MASK 0x00100000L |
|---|
| 84026 | #define BIF0_PCIE_CNTL__RX_RCB_WRONG_ATTR_DIS_MASK 0x00200000L |
|---|
| 84027 | #define BIF0_PCIE_CNTL__RX_RCB_WRONG_FUNCNUM_DIS_MASK 0x00400000L |
|---|
| 84028 | #define BIF0_PCIE_CNTL__RX_ATS_TRAN_CPL_SPLIT_DIS_MASK 0x00800000L |
|---|
| 84029 | #define BIF0_PCIE_CNTL__TX_CPL_DEBUG_MASK 0x3F000000L |
|---|
| 84030 | #define BIF0_PCIE_CNTL__RX_IGNORE_LTR_MSG_UR_MASK 0x40000000L |
|---|
| 84031 | #define BIF0_PCIE_CNTL__RX_CPL_POSTED_REQ_ORD_EN_MASK 0x80000000L |
|---|
| 84032 | //BIF0_PCIE_CONFIG_CNTL |
|---|
| 84033 | #define BIF0_PCIE_CONFIG_CNTL__DYN_CLK_LATENCY__SHIFT 0x0 |
|---|
| 84034 | #define BIF0_PCIE_CONFIG_CNTL__DYN_CLK_LATENCY_MASK 0x0000000FL |
|---|
| 84035 | //BIF0_PCIE_DEBUG_CNTL |
|---|
| 84036 | #define BIF0_PCIE_DEBUG_CNTL__DEBUG_PORT_EN__SHIFT 0x0 |
|---|
| 84037 | #define BIF0_PCIE_DEBUG_CNTL__DEBUG_SELECT__SHIFT 0x10 |
|---|
| 84038 | #define BIF0_PCIE_DEBUG_CNTL__DEBUG_PORT_EN_MASK 0x0000FFFFL |
|---|
| 84039 | #define BIF0_PCIE_DEBUG_CNTL__DEBUG_SELECT_MASK 0x00010000L |
|---|
| 84040 | //BIF0_PCIE_RX_CNTL5 |
|---|
| 84041 | #define BIF0_PCIE_RX_CNTL5__RX_SB_ARB_MODE__SHIFT 0x0 |
|---|
| 84042 | #define BIF0_PCIE_RX_CNTL5__RX_SB_ARB_LOWER_LIMIT__SHIFT 0x8 |
|---|
| 84043 | #define BIF0_PCIE_RX_CNTL5__RX_SB_ARB_UPPER_LIMIT__SHIFT 0x10 |
|---|
| 84044 | #define BIF0_PCIE_RX_CNTL5__RX_SB_ARB_MODE_MASK 0x00000003L |
|---|
| 84045 | #define BIF0_PCIE_RX_CNTL5__RX_SB_ARB_LOWER_LIMIT_MASK 0x00003F00L |
|---|
| 84046 | #define BIF0_PCIE_RX_CNTL5__RX_SB_ARB_UPPER_LIMIT_MASK 0x003F0000L |
|---|
| 84047 | //BIF0_PCIE_RX_CNTL4 |
|---|
| 84048 | #define BIF0_PCIE_RX_CNTL4__RX_ENH_ATOMIC_UR_TPH_DIS__SHIFT 0x0 |
|---|
| 84049 | #define BIF0_PCIE_RX_CNTL4__RX_ENH_ATOMIC_UR_OPTYPE4_DIS__SHIFT 0x1 |
|---|
| 84050 | #define BIF0_PCIE_RX_CNTL4__RX_ENH_ATOMIC_UR_OPTYPE1_E_F_DIS__SHIFT 0x2 |
|---|
| 84051 | #define BIF0_PCIE_RX_CNTL4__CI_ATS_RO_DIS__SHIFT 0x3 |
|---|
| 84052 | #define BIF0_PCIE_RX_CNTL4__RX_CTO_CPL_REFCLK_SPEED__SHIFT 0x8 |
|---|
| 84053 | #define BIF0_PCIE_RX_CNTL4__RX_OVERFLOW_PRIV_MASK__SHIFT 0xa |
|---|
| 84054 | #define BIF0_PCIE_RX_CNTL4__RX_PD_OVERFLOW_FIX_DISABLE__SHIFT 0x10 |
|---|
| 84055 | #define BIF0_PCIE_RX_CNTL4__RX_NAK_COUNTER_MODE__SHIFT 0x11 |
|---|
| 84056 | #define BIF0_PCIE_RX_CNTL4__RX_SF_FILTERING_END_FROM_DLLP_DIS__SHIFT 0x12 |
|---|
| 84057 | #define BIF0_PCIE_RX_CNTL4__RX_ENH_ATOMIC_UR_TPH_DIS_MASK 0x00000001L |
|---|
| 84058 | #define BIF0_PCIE_RX_CNTL4__RX_ENH_ATOMIC_UR_OPTYPE4_DIS_MASK 0x00000002L |
|---|
| 84059 | #define BIF0_PCIE_RX_CNTL4__RX_ENH_ATOMIC_UR_OPTYPE1_E_F_DIS_MASK 0x00000004L |
|---|
| 84060 | #define BIF0_PCIE_RX_CNTL4__CI_ATS_RO_DIS_MASK 0x00000008L |
|---|
| 84061 | #define BIF0_PCIE_RX_CNTL4__RX_CTO_CPL_REFCLK_SPEED_MASK 0x00000300L |
|---|
| 84062 | #define BIF0_PCIE_RX_CNTL4__RX_OVERFLOW_PRIV_MASK_MASK 0x0000FC00L |
|---|
| 84063 | #define BIF0_PCIE_RX_CNTL4__RX_PD_OVERFLOW_FIX_DISABLE_MASK 0x00010000L |
|---|
| 84064 | #define BIF0_PCIE_RX_CNTL4__RX_NAK_COUNTER_MODE_MASK 0x00020000L |
|---|
| 84065 | #define BIF0_PCIE_RX_CNTL4__RX_SF_FILTERING_END_FROM_DLLP_DIS_MASK 0x00040000L |
|---|
| 84066 | //BIF0_PCIE_COMMON_AER_MASK |
|---|
| 84067 | #define BIF0_PCIE_COMMON_AER_MASK__PRIV_SURP_DIS_VEC__SHIFT 0x0 |
|---|
| 84068 | #define BIF0_PCIE_COMMON_AER_MASK__PRIV_SURP_DIS_VEC_MASK 0x000000FFL |
|---|
| 84069 | //BIF0_PCIE_CNTL2 |
|---|
| 84070 | #define BIF0_PCIE_CNTL2__RCB_LS_EN__SHIFT 0x0 |
|---|
| 84071 | #define BIF0_PCIE_CNTL2__MST_CPL_LS_EN__SHIFT 0x1 |
|---|
| 84072 | #define BIF0_PCIE_CNTL2__SLVAER_LS_EN__SHIFT 0x2 |
|---|
| 84073 | #define BIF0_PCIE_CNTL2__SLV_MEM_LS_EN__SHIFT 0x10 |
|---|
| 84074 | #define BIF0_PCIE_CNTL2__SLV_MEM_AGGRESSIVE_LS_EN__SHIFT 0x11 |
|---|
| 84075 | #define BIF0_PCIE_CNTL2__SLV_MEM_SD_EN__SHIFT 0x14 |
|---|
| 84076 | #define BIF0_PCIE_CNTL2__SLV_MEM_AGGRESSIVE_SD_EN__SHIFT 0x15 |
|---|
| 84077 | #define BIF0_PCIE_CNTL2__RX_NP_MEM_WRITE_ENCODING__SHIFT 0x18 |
|---|
| 84078 | #define BIF0_PCIE_CNTL2__SLV_MEM_DS_EN__SHIFT 0x1d |
|---|
| 84079 | #define BIF0_PCIE_CNTL2__RCB_LS_EN_MASK 0x00000001L |
|---|
| 84080 | #define BIF0_PCIE_CNTL2__MST_CPL_LS_EN_MASK 0x00000002L |
|---|
| 84081 | #define BIF0_PCIE_CNTL2__SLVAER_LS_EN_MASK 0x00000004L |
|---|
| 84082 | #define BIF0_PCIE_CNTL2__SLV_MEM_LS_EN_MASK 0x00010000L |
|---|
| 84083 | #define BIF0_PCIE_CNTL2__SLV_MEM_AGGRESSIVE_LS_EN_MASK 0x00020000L |
|---|
| 84084 | #define BIF0_PCIE_CNTL2__SLV_MEM_SD_EN_MASK 0x00100000L |
|---|
| 84085 | #define BIF0_PCIE_CNTL2__SLV_MEM_AGGRESSIVE_SD_EN_MASK 0x00200000L |
|---|
| 84086 | #define BIF0_PCIE_CNTL2__RX_NP_MEM_WRITE_ENCODING_MASK 0x1F000000L |
|---|
| 84087 | #define BIF0_PCIE_CNTL2__SLV_MEM_DS_EN_MASK 0x20000000L |
|---|
| 84088 | //BIF0_PCIE_RX_CNTL2 |
|---|
| 84089 | #define BIF0_PCIE_RX_CNTL2__RX_IGNORE_EP_INVALIDPASID_UR__SHIFT 0x0 |
|---|
| 84090 | #define BIF0_PCIE_RX_CNTL2__RX_IGNORE_EP_TRANSMRD_UR__SHIFT 0x1 |
|---|
| 84091 | #define BIF0_PCIE_RX_CNTL2__RX_IGNORE_EP_TRANSMWR_UR__SHIFT 0x2 |
|---|
| 84092 | #define BIF0_PCIE_RX_CNTL2__RX_IGNORE_EP_ATSTRANSREQ_UR__SHIFT 0x3 |
|---|
| 84093 | #define 0x4 |
|---|
| 84094 | #define BIF0_PCIE_RX_CNTL2__RX_IGNORE_EP_INVCPL_UR__SHIFT 0x5 |
|---|
| 84095 | #define BIF0_PCIE_RX_CNTL2__RX_RCB_LATENCY_EN__SHIFT 0x8 |
|---|
| 84096 | #define BIF0_PCIE_RX_CNTL2__RX_RCB_LATENCY_SCALE__SHIFT 0x9 |
|---|
| 84097 | #define BIF0_PCIE_RX_CNTL2__SLVCPL_MEM_LS_EN__SHIFT 0xc |
|---|
| 84098 | #define BIF0_PCIE_RX_CNTL2__SLVCPL_MEM_SD_EN__SHIFT 0xd |
|---|
| 84099 | #define BIF0_PCIE_RX_CNTL2__SLVCPL_MEM_DS_EN__SHIFT 0xe |
|---|
| 84100 | #define BIF0_PCIE_RX_CNTL2__RX_RCB_LATENCY_MAX_COUNT__SHIFT 0x10 |
|---|
| 84101 | #define BIF0_PCIE_RX_CNTL2__FLR_EXTEND_MODE__SHIFT 0x1c |
|---|
| 84102 | #define BIF0_PCIE_RX_CNTL2__RX_IGNORE_EP_INVALIDPASID_UR_MASK 0x00000001L |
|---|
| 84103 | #define BIF0_PCIE_RX_CNTL2__RX_IGNORE_EP_TRANSMRD_UR_MASK 0x00000002L |
|---|
| 84104 | #define BIF0_PCIE_RX_CNTL2__RX_IGNORE_EP_TRANSMWR_UR_MASK 0x00000004L |
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| 84105 | #define BIF0_PCIE_RX_CNTL2__RX_IGNORE_EP_ATSTRANSREQ_UR_MASK 0x00000008L |
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| 84107 | #define BIF0_PCIE_RX_CNTL2__RX_IGNORE_EP_INVCPL_UR_MASK 0x00000020L |
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| 84108 | #define BIF0_PCIE_RX_CNTL2__RX_RCB_LATENCY_EN_MASK 0x00000100L |
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| 84109 | #define BIF0_PCIE_RX_CNTL2__RX_RCB_LATENCY_SCALE_MASK 0x00000E00L |
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|---|
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|---|
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| 84131 | #define BIF0_PCIE_CI_CNTL__RX_RCB_RC_CTO_IGNORE_ERR_IN_LINK_DOWN_EN__SHIFT 0x1f |
|---|
| 84132 | #define BIF0_PCIE_CI_CNTL__CI_SLV_SDP_CHAIN_DIS_MASK 0x00000001L |
|---|
| 84133 | #define BIF0_PCIE_CI_CNTL__CI_SLV_CPL_ALLOC_OVERSUBSCRIBE_MODE_MASK 0x00000038L |
|---|
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| 84135 | #define BIF0_PCIE_CI_CNTL__CI_SLV_ORDERING_DIS_MASK 0x00000100L |
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| 84136 | #define BIF0_PCIE_CI_CNTL__CI_SLV_SDP_MEM_WR_FULL_DIS_MASK 0x00000200L |
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| 84137 | #define BIF0_PCIE_CI_CNTL__CI_SLV_CPL_ALLOC_DIS_MASK 0x00000400L |
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| 84138 | #define BIF0_PCIE_CI_CNTL__CI_SLV_CPL_ALLOC_MODE_MASK 0x00000800L |
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| 84139 | #define BIF0_PCIE_CI_CNTL__CI_SLV_CPL_ALLOC_SOR_MASK 0x00001000L |
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| 84140 | #define BIF0_PCIE_CI_CNTL__CI_SLV_SDP_ERR_DATA_ON_POISONED_DIS_MASK 0x00010000L |
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|---|
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| 84144 | #define BIF0_PCIE_CI_CNTL__RX_RCB_RC_DPC_CPL_CTL_EN_MASK 0x01000000L |
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| 84145 | #define BIF0_PCIE_CI_CNTL__RX_RCB_RC_CTO_TO_SC_IN_LINK_DOWN_EN_MASK 0x20000000L |
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| 84146 | #define BIF0_PCIE_CI_CNTL__SLV_ARB_LINKWIDTH_WEIGHTED_RROBIN_EN_MASK 0x40000000L |
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| 84152 | #define BIF0_PCIE_BUS_CNTL__PMI_INT_DIS_MASK 0x00000040L |
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| 84154 | #define BIF0_PCIE_BUS_CNTL__TRUE_PM_STATUS_EN_MASK 0x00001000L |
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|---|
| 84158 | #define BIF0_PCIE_LC_STATE6__LC_PREV_STATE26__SHIFT 0x10 |
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| 84159 | #define BIF0_PCIE_LC_STATE6__LC_PREV_STATE27__SHIFT 0x18 |
|---|
| 84160 | #define BIF0_PCIE_LC_STATE6__LC_PREV_STATE24_MASK 0x0000003FL |
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| 84161 | #define BIF0_PCIE_LC_STATE6__LC_PREV_STATE25_MASK 0x00003F00L |
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| 84162 | #define BIF0_PCIE_LC_STATE6__LC_PREV_STATE26_MASK 0x003F0000L |
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| 84163 | #define BIF0_PCIE_LC_STATE6__LC_PREV_STATE27_MASK 0x3F000000L |
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| 84167 | #define BIF0_PCIE_LC_STATE7__LC_PREV_STATE30__SHIFT 0x10 |
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| 84169 | #define BIF0_PCIE_LC_STATE7__LC_PREV_STATE28_MASK 0x0000003FL |
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| 84170 | #define BIF0_PCIE_LC_STATE7__LC_PREV_STATE29_MASK 0x00003F00L |
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| 84171 | #define BIF0_PCIE_LC_STATE7__LC_PREV_STATE30_MASK 0x003F0000L |
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| 84172 | #define BIF0_PCIE_LC_STATE7__LC_PREV_STATE31_MASK 0x3F000000L |
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| 84173 | //BIF0_PCIE_LC_STATE8 |
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| 84174 | #define BIF0_PCIE_LC_STATE8__LC_PREV_STATE32__SHIFT 0x0 |
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| 84175 | #define BIF0_PCIE_LC_STATE8__LC_PREV_STATE33__SHIFT 0x8 |
|---|
| 84176 | #define BIF0_PCIE_LC_STATE8__LC_PREV_STATE34__SHIFT 0x10 |
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| 84177 | #define BIF0_PCIE_LC_STATE8__LC_PREV_STATE35__SHIFT 0x18 |
|---|
| 84178 | #define BIF0_PCIE_LC_STATE8__LC_PREV_STATE32_MASK 0x0000003FL |
|---|
| 84179 | #define BIF0_PCIE_LC_STATE8__LC_PREV_STATE33_MASK 0x00003F00L |
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| 84180 | #define BIF0_PCIE_LC_STATE8__LC_PREV_STATE34_MASK 0x003F0000L |
|---|
| 84181 | #define BIF0_PCIE_LC_STATE8__LC_PREV_STATE35_MASK 0x3F000000L |
|---|
| 84182 | //BIF0_PCIE_LC_STATE9 |
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| 84183 | #define BIF0_PCIE_LC_STATE9__LC_PREV_STATE36__SHIFT 0x0 |
|---|
| 84184 | #define BIF0_PCIE_LC_STATE9__LC_PREV_STATE37__SHIFT 0x8 |
|---|
| 84185 | #define BIF0_PCIE_LC_STATE9__LC_PREV_STATE38__SHIFT 0x10 |
|---|
| 84186 | #define BIF0_PCIE_LC_STATE9__LC_PREV_STATE39__SHIFT 0x18 |
|---|
| 84187 | #define BIF0_PCIE_LC_STATE9__LC_PREV_STATE36_MASK 0x0000003FL |
|---|
| 84188 | #define BIF0_PCIE_LC_STATE9__LC_PREV_STATE37_MASK 0x00003F00L |
|---|
| 84189 | #define BIF0_PCIE_LC_STATE9__LC_PREV_STATE38_MASK 0x003F0000L |
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| 84190 | #define BIF0_PCIE_LC_STATE9__LC_PREV_STATE39_MASK 0x3F000000L |
|---|
| 84191 | //BIF0_PCIE_LC_STATE10 |
|---|
| 84192 | #define BIF0_PCIE_LC_STATE10__LC_PREV_STATE40__SHIFT 0x0 |
|---|
| 84193 | #define BIF0_PCIE_LC_STATE10__LC_PREV_STATE41__SHIFT 0x8 |
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| 84194 | #define BIF0_PCIE_LC_STATE10__LC_PREV_STATE42__SHIFT 0x10 |
|---|
| 84195 | #define BIF0_PCIE_LC_STATE10__LC_PREV_STATE43__SHIFT 0x18 |
|---|
| 84196 | #define BIF0_PCIE_LC_STATE10__LC_PREV_STATE40_MASK 0x0000003FL |
|---|
| 84197 | #define BIF0_PCIE_LC_STATE10__LC_PREV_STATE41_MASK 0x00003F00L |
|---|
| 84198 | #define BIF0_PCIE_LC_STATE10__LC_PREV_STATE42_MASK 0x003F0000L |
|---|
| 84199 | #define BIF0_PCIE_LC_STATE10__LC_PREV_STATE43_MASK 0x3F000000L |
|---|
| 84200 | //BIF0_PCIE_LC_STATE11 |
|---|
| 84201 | #define BIF0_PCIE_LC_STATE11__LC_PREV_STATE44__SHIFT 0x0 |
|---|
| 84202 | #define BIF0_PCIE_LC_STATE11__LC_PREV_STATE45__SHIFT 0x8 |
|---|
| 84203 | #define BIF0_PCIE_LC_STATE11__LC_PREV_STATE46__SHIFT 0x10 |
|---|
| 84204 | #define BIF0_PCIE_LC_STATE11__LC_PREV_STATE47__SHIFT 0x18 |
|---|
| 84205 | #define BIF0_PCIE_LC_STATE11__LC_PREV_STATE44_MASK 0x0000003FL |
|---|
| 84206 | #define BIF0_PCIE_LC_STATE11__LC_PREV_STATE45_MASK 0x00003F00L |
|---|
| 84207 | #define BIF0_PCIE_LC_STATE11__LC_PREV_STATE46_MASK 0x003F0000L |
|---|
| 84208 | #define BIF0_PCIE_LC_STATE11__LC_PREV_STATE47_MASK 0x3F000000L |
|---|
| 84209 | //BIF0_PCIE_LC_STATUS1 |
|---|
| 84210 | #define BIF0_PCIE_LC_STATUS1__LC_REVERSE_RCVR__SHIFT 0x0 |
|---|
| 84211 | #define BIF0_PCIE_LC_STATUS1__LC_REVERSE_XMIT__SHIFT 0x1 |
|---|
| 84212 | #define BIF0_PCIE_LC_STATUS1__LC_OPERATING_LINK_WIDTH__SHIFT 0x2 |
|---|
| 84213 | #define BIF0_PCIE_LC_STATUS1__LC_DETECTED_LINK_WIDTH__SHIFT 0x5 |
|---|
| 84214 | #define BIF0_PCIE_LC_STATUS1__LC_REVERSE_RCVR_MASK 0x00000001L |
|---|
| 84215 | #define BIF0_PCIE_LC_STATUS1__LC_REVERSE_XMIT_MASK 0x00000002L |
|---|
| 84216 | #define BIF0_PCIE_LC_STATUS1__LC_OPERATING_LINK_WIDTH_MASK 0x0000001CL |
|---|
| 84217 | #define BIF0_PCIE_LC_STATUS1__LC_DETECTED_LINK_WIDTH_MASK 0x000000E0L |
|---|
| 84218 | //BIF0_PCIE_LC_STATUS2 |
|---|
| 84219 | #define BIF0_PCIE_LC_STATUS2__LC_TOTAL_INACTIVE_LANES__SHIFT 0x0 |
|---|
| 84220 | #define BIF0_PCIE_LC_STATUS2__LC_TURN_ON_LANE__SHIFT 0x10 |
|---|
| 84221 | #define BIF0_PCIE_LC_STATUS2__LC_TOTAL_INACTIVE_LANES_MASK 0x0000FFFFL |
|---|
| 84222 | #define BIF0_PCIE_LC_STATUS2__LC_TURN_ON_LANE_MASK 0xFFFF0000L |
|---|
| 84223 | //BIF0_PCIE_WPR_CNTL |
|---|
| 84224 | #define BIF0_PCIE_WPR_CNTL__WPR_RESET_HOT_RST_EN__SHIFT 0x0 |
|---|
| 84225 | #define BIF0_PCIE_WPR_CNTL__WPR_RESET_LNK_DWN_EN__SHIFT 0x1 |
|---|
| 84226 | #define BIF0_PCIE_WPR_CNTL__WPR_RESET_LNK_DIS_EN__SHIFT 0x2 |
|---|
| 84227 | #define BIF0_PCIE_WPR_CNTL__WPR_RESET_COR_EN__SHIFT 0x3 |
|---|
| 84228 | #define BIF0_PCIE_WPR_CNTL__WPR_RESET_REG_EN__SHIFT 0x4 |
|---|
| 84229 | #define BIF0_PCIE_WPR_CNTL__WPR_RESET_STY_EN__SHIFT 0x5 |
|---|
| 84230 | #define BIF0_PCIE_WPR_CNTL__WPR_RESET_PHY_EN__SHIFT 0x6 |
|---|
| 84231 | #define BIF0_PCIE_WPR_CNTL__WPR_RESET_HOT_RST_EN_MASK 0x00000001L |
|---|
| 84232 | #define BIF0_PCIE_WPR_CNTL__WPR_RESET_LNK_DWN_EN_MASK 0x00000002L |
|---|
| 84233 | #define BIF0_PCIE_WPR_CNTL__WPR_RESET_LNK_DIS_EN_MASK 0x00000004L |
|---|
| 84234 | #define BIF0_PCIE_WPR_CNTL__WPR_RESET_COR_EN_MASK 0x00000008L |
|---|
| 84235 | #define BIF0_PCIE_WPR_CNTL__WPR_RESET_REG_EN_MASK 0x00000010L |
|---|
| 84236 | #define BIF0_PCIE_WPR_CNTL__WPR_RESET_STY_EN_MASK 0x00000020L |
|---|
| 84237 | #define BIF0_PCIE_WPR_CNTL__WPR_RESET_PHY_EN_MASK 0x00000040L |
|---|
| 84238 | //BIF0_PCIE_RX_LAST_TLP0 |
|---|
| 84239 | #define BIF0_PCIE_RX_LAST_TLP0__RX_LAST_TLP0__SHIFT 0x0 |
|---|
| 84240 | #define BIF0_PCIE_RX_LAST_TLP0__RX_LAST_TLP0_MASK 0xFFFFFFFFL |
|---|
| 84241 | //BIF0_PCIE_RX_LAST_TLP1 |
|---|
| 84242 | #define BIF0_PCIE_RX_LAST_TLP1__RX_LAST_TLP1__SHIFT 0x0 |
|---|
| 84243 | #define BIF0_PCIE_RX_LAST_TLP1__RX_LAST_TLP1_MASK 0xFFFFFFFFL |
|---|
| 84244 | //BIF0_PCIE_RX_LAST_TLP2 |
|---|
| 84245 | #define BIF0_PCIE_RX_LAST_TLP2__RX_LAST_TLP2__SHIFT 0x0 |
|---|
| 84246 | #define BIF0_PCIE_RX_LAST_TLP2__RX_LAST_TLP2_MASK 0xFFFFFFFFL |
|---|
| 84247 | //BIF0_PCIE_RX_LAST_TLP3 |
|---|
| 84248 | #define BIF0_PCIE_RX_LAST_TLP3__RX_LAST_TLP3__SHIFT 0x0 |
|---|
| 84249 | #define BIF0_PCIE_RX_LAST_TLP3__RX_LAST_TLP3_MASK 0xFFFFFFFFL |
|---|
| 84250 | //BIF0_PCIE_I2C_REG_ADDR_EXPAND |
|---|
| 84251 | #define BIF0_PCIE_I2C_REG_ADDR_EXPAND__I2C_REG_ADDR__SHIFT 0x0 |
|---|
| 84252 | #define BIF0_PCIE_I2C_REG_ADDR_EXPAND__I2C_REG_ADDR_MASK 0x0001FFFFL |
|---|
| 84253 | //BIF0_PCIE_I2C_REG_DATA |
|---|
| 84254 | #define BIF0_PCIE_I2C_REG_DATA__I2C_REG_DATA__SHIFT 0x0 |
|---|
| 84255 | #define BIF0_PCIE_I2C_REG_DATA__I2C_REG_DATA_MASK 0xFFFFFFFFL |
|---|
| 84256 | //BIF0_PCIE_CFG_CNTL |
|---|
| 84257 | #define BIF0_PCIE_CFG_CNTL__CFG_EN_DEC_TO_HIDDEN_REG__SHIFT 0x0 |
|---|
| 84258 | #define BIF0_PCIE_CFG_CNTL__CFG_EN_DEC_TO_GEN2_HIDDEN_REG__SHIFT 0x1 |
|---|
| 84259 | #define BIF0_PCIE_CFG_CNTL__CFG_EN_DEC_TO_GEN3_HIDDEN_REG__SHIFT 0x2 |
|---|
| 84260 | #define BIF0_PCIE_CFG_CNTL__CFG_EN_DEC_TO_HIDDEN_REG_MASK 0x00000001L |
|---|
| 84261 | #define BIF0_PCIE_CFG_CNTL__CFG_EN_DEC_TO_GEN2_HIDDEN_REG_MASK 0x00000002L |
|---|
| 84262 | #define BIF0_PCIE_CFG_CNTL__CFG_EN_DEC_TO_GEN3_HIDDEN_REG_MASK 0x00000004L |
|---|
| 84263 | //BIF0_PCIE_LC_PM_CNTL |
|---|
| 84264 | #define BIF0_PCIE_LC_PM_CNTL__LC_PORT_0_CLKREQB_MAP__SHIFT 0x0 |
|---|
| 84265 | #define BIF0_PCIE_LC_PM_CNTL__LC_PORT_1_CLKREQB_MAP__SHIFT 0x4 |
|---|
| 84266 | #define BIF0_PCIE_LC_PM_CNTL__LC_PORT_2_CLKREQB_MAP__SHIFT 0x8 |
|---|
| 84267 | #define BIF0_PCIE_LC_PM_CNTL__LC_PORT_3_CLKREQB_MAP__SHIFT 0xc |
|---|
| 84268 | #define BIF0_PCIE_LC_PM_CNTL__LC_PORT_4_CLKREQB_MAP__SHIFT 0x10 |
|---|
| 84269 | #define BIF0_PCIE_LC_PM_CNTL__LC_PORT_5_CLKREQB_MAP__SHIFT 0x14 |
|---|
| 84270 | #define BIF0_PCIE_LC_PM_CNTL__LC_PORT_6_CLKREQB_MAP__SHIFT 0x18 |
|---|
| 84271 | #define BIF0_PCIE_LC_PM_CNTL__LC_PORT_7_CLKREQB_MAP__SHIFT 0x1c |
|---|
| 84272 | #define BIF0_PCIE_LC_PM_CNTL__LC_PORT_0_CLKREQB_MAP_MASK 0x0000000FL |
|---|
| 84273 | #define BIF0_PCIE_LC_PM_CNTL__LC_PORT_1_CLKREQB_MAP_MASK 0x000000F0L |
|---|
| 84274 | #define BIF0_PCIE_LC_PM_CNTL__LC_PORT_2_CLKREQB_MAP_MASK 0x00000F00L |
|---|
| 84275 | #define BIF0_PCIE_LC_PM_CNTL__LC_PORT_3_CLKREQB_MAP_MASK 0x0000F000L |
|---|
| 84276 | #define BIF0_PCIE_LC_PM_CNTL__LC_PORT_4_CLKREQB_MAP_MASK 0x000F0000L |
|---|
| 84277 | #define BIF0_PCIE_LC_PM_CNTL__LC_PORT_5_CLKREQB_MAP_MASK 0x00F00000L |
|---|
| 84278 | #define BIF0_PCIE_LC_PM_CNTL__LC_PORT_6_CLKREQB_MAP_MASK 0x0F000000L |
|---|
| 84279 | #define BIF0_PCIE_LC_PM_CNTL__LC_PORT_7_CLKREQB_MAP_MASK 0xF0000000L |
|---|
| 84280 | //BIF0_PCIE_LC_PM_CNTL2 |
|---|
| 84281 | #define BIF0_PCIE_LC_PM_CNTL2__LC_PORT_8_CLKREQB_MAP__SHIFT 0x0 |
|---|
| 84282 | #define BIF0_PCIE_LC_PM_CNTL2__LC_PORT_8_CLKREQB_MAP_MASK 0x0000000FL |
|---|
| 84283 | //BIF0_PCIE_P_CNTL |
|---|
| 84284 | #define BIF0_PCIE_P_CNTL__P_PWRDN_EN__SHIFT 0x0 |
|---|
| 84285 | #define BIF0_PCIE_P_CNTL__P_SYMALIGN_MODE__SHIFT 0x1 |
|---|
| 84286 | #define BIF0_PCIE_P_CNTL__P_SYMALIGN_HW_DEBUG__SHIFT 0x2 |
|---|
| 84287 | #define BIF0_PCIE_P_CNTL__P_ELASTDESKEW_HW_DEBUG__SHIFT 0x3 |
|---|
| 84288 | #define BIF0_PCIE_P_CNTL__P_IGNORE_CRC_ERR__SHIFT 0x4 |
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| 84289 | #define BIF0_PCIE_P_CNTL__P_IGNORE_LEN_ERR__SHIFT 0x5 |
|---|
| 84290 | #define BIF0_PCIE_P_CNTL__P_IGNORE_EDB_ERR__SHIFT 0x6 |
|---|
| 84291 | #define BIF0_PCIE_P_CNTL__P_IGNORE_IDL_ERR__SHIFT 0x7 |
|---|
| 84292 | #define BIF0_PCIE_P_CNTL__P_IGNORE_TOK_ERR__SHIFT 0x8 |
|---|
| 84293 | #define BIF0_PCIE_P_CNTL__P_BLK_LOCK_MODE__SHIFT 0xc |
|---|
| 84294 | #define BIF0_PCIE_P_CNTL__P_ALWAYS_USE_FAST_TXCLK__SHIFT 0xd |
|---|
| 84295 | #define BIF0_PCIE_P_CNTL__P_ELEC_IDLE_MODE__SHIFT 0xe |
|---|
| 84296 | #define BIF0_PCIE_P_CNTL__ASSERT_DVALID_ON_EI_TRANS__SHIFT 0x11 |
|---|
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|---|
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|---|
| 84299 | #define BIF0_PCIE_P_CNTL__MASTER_PLL_LANE_REFCLKREQ_EN__SHIFT 0x17 |
|---|
| 84300 | #define BIF0_PCIE_P_CNTL__REFCLKREQ_WAIT_FOR_MASTER_PLL__SHIFT 0x18 |
|---|
| 84301 | #define BIF0_PCIE_P_CNTL__LC_FILTER_SKP_FROM_L_IDLE__SHIFT 0x19 |
|---|
| 84302 | #define BIF0_PCIE_P_CNTL__LC_TIEOFF_LANES_IGNORE_REFCLKACK__SHIFT 0x1a |
|---|
| 84303 | #define BIF0_PCIE_P_CNTL__LC_MISSING_COM_RESET_SET_TRACK__SHIFT 0x1b |
|---|
| 84304 | #define BIF0_PCIE_P_CNTL__LC_RESET_TRACK_TSX_COUNTER_NO_DATA_VLD__SHIFT 0x1c |
|---|
| 84305 | #define BIF0_PCIE_P_CNTL__P_PWRDN_EN_MASK 0x00000001L |
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| 84306 | #define BIF0_PCIE_P_CNTL__P_SYMALIGN_MODE_MASK 0x00000002L |
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| 84307 | #define BIF0_PCIE_P_CNTL__P_SYMALIGN_HW_DEBUG_MASK 0x00000004L |
|---|
| 84308 | #define BIF0_PCIE_P_CNTL__P_ELASTDESKEW_HW_DEBUG_MASK 0x00000008L |
|---|
| 84309 | #define BIF0_PCIE_P_CNTL__P_IGNORE_CRC_ERR_MASK 0x00000010L |
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| 84310 | #define BIF0_PCIE_P_CNTL__P_IGNORE_LEN_ERR_MASK 0x00000020L |
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| 84311 | #define BIF0_PCIE_P_CNTL__P_IGNORE_EDB_ERR_MASK 0x00000040L |
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| 84312 | #define BIF0_PCIE_P_CNTL__P_IGNORE_IDL_ERR_MASK 0x00000080L |
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| 84313 | #define BIF0_PCIE_P_CNTL__P_IGNORE_TOK_ERR_MASK 0x00000100L |
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| 84314 | #define BIF0_PCIE_P_CNTL__P_BLK_LOCK_MODE_MASK 0x00001000L |
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| 84315 | #define BIF0_PCIE_P_CNTL__P_ALWAYS_USE_FAST_TXCLK_MASK 0x00002000L |
|---|
| 84316 | #define BIF0_PCIE_P_CNTL__P_ELEC_IDLE_MODE_MASK 0x0000C000L |
|---|
| 84317 | #define BIF0_PCIE_P_CNTL__ASSERT_DVALID_ON_EI_TRANS_MASK 0x00020000L |
|---|
| 84318 | #define BIF0_PCIE_P_CNTL__LC_PCLK_USE_OLD_CLOCK_CIRCUIT_MASK 0x00040000L |
|---|
| 84319 | #define BIF0_PCIE_P_CNTL__MASTER_PLL_LANE_NUM_MASK 0x00780000L |
|---|
| 84320 | #define BIF0_PCIE_P_CNTL__MASTER_PLL_LANE_REFCLKREQ_EN_MASK 0x00800000L |
|---|
| 84321 | #define BIF0_PCIE_P_CNTL__REFCLKREQ_WAIT_FOR_MASTER_PLL_MASK 0x01000000L |
|---|
| 84322 | #define BIF0_PCIE_P_CNTL__LC_FILTER_SKP_FROM_L_IDLE_MASK 0x02000000L |
|---|
| 84323 | #define BIF0_PCIE_P_CNTL__LC_TIEOFF_LANES_IGNORE_REFCLKACK_MASK 0x04000000L |
|---|
| 84324 | #define BIF0_PCIE_P_CNTL__LC_MISSING_COM_RESET_SET_TRACK_MASK 0x08000000L |
|---|
| 84325 | #define BIF0_PCIE_P_CNTL__LC_RESET_TRACK_TSX_COUNTER_NO_DATA_VLD_MASK 0x70000000L |
|---|
| 84326 | //BIF0_PCIE_P_BUF_STATUS |
|---|
| 84327 | #define BIF0_PCIE_P_BUF_STATUS__P_OVERFLOW_ERR__SHIFT 0x0 |
|---|
| 84328 | #define BIF0_PCIE_P_BUF_STATUS__P_UNDERFLOW_ERR__SHIFT 0x10 |
|---|
| 84329 | #define BIF0_PCIE_P_BUF_STATUS__P_OVERFLOW_ERR_MASK 0x0000FFFFL |
|---|
| 84330 | #define BIF0_PCIE_P_BUF_STATUS__P_UNDERFLOW_ERR_MASK 0xFFFF0000L |
|---|
| 84331 | //BIF0_PCIE_P_DECODER_STATUS |
|---|
| 84332 | #define BIF0_PCIE_P_DECODER_STATUS__P_DECODE_ERR__SHIFT 0x0 |
|---|
| 84333 | #define BIF0_PCIE_P_DECODER_STATUS__P_DECODE_ERR_MASK 0x0000FFFFL |
|---|
| 84334 | //BIF0_PCIE_P_MISC_STATUS |
|---|
| 84335 | #define BIF0_PCIE_P_MISC_STATUS__P_DESKEW_ERR__SHIFT 0x0 |
|---|
| 84336 | #define BIF0_PCIE_P_MISC_STATUS__P_SYMUNLOCK_ERR__SHIFT 0x10 |
|---|
| 84337 | #define BIF0_PCIE_P_MISC_STATUS__P_DESKEW_ERR_MASK 0x000001FFL |
|---|
| 84338 | #define BIF0_PCIE_P_MISC_STATUS__P_SYMUNLOCK_ERR_MASK 0xFFFF0000L |
|---|
| 84339 | //BIF0_PCIE_P_RCV_L0S_FTS_DET |
|---|
| 84340 | #define BIF0_PCIE_P_RCV_L0S_FTS_DET__P_RCV_L0S_FTS_DET_MIN__SHIFT 0x0 |
|---|
| 84341 | #define BIF0_PCIE_P_RCV_L0S_FTS_DET__P_RCV_L0S_FTS_DET_MAX__SHIFT 0x8 |
|---|
| 84342 | #define BIF0_PCIE_P_RCV_L0S_FTS_DET__P_RCV_L0S_FTS_DET_MIN_MASK 0x000000FFL |
|---|
| 84343 | #define BIF0_PCIE_P_RCV_L0S_FTS_DET__P_RCV_L0S_FTS_DET_MAX_MASK 0x0000FF00L |
|---|
| 84344 | //BIF0_PCIE_RX_AD |
|---|
| 84345 | #define BIF0_PCIE_RX_AD__RX_SWUS_DROP_PME_TO__SHIFT 0x0 |
|---|
| 84346 | #define BIF0_PCIE_RX_AD__RX_SWUS_DROP_UNLOCK__SHIFT 0x1 |
|---|
| 84347 | #define BIF0_PCIE_RX_AD__RX_SWUS_UR_VDM0__SHIFT 0x2 |
|---|
| 84348 | #define BIF0_PCIE_RX_AD__RX_SWUS_DROP_VDM0__SHIFT 0x3 |
|---|
| 84349 | #define BIF0_PCIE_RX_AD__RX_SWUS_DROP_VDM1__SHIFT 0x4 |
|---|
| 84350 | #define BIF0_PCIE_RX_AD__RX_SWUS_UR_MSG_PREFIX_DIS__SHIFT 0x5 |
|---|
| 84351 | #define BIF0_PCIE_RX_AD__RX_RC_DROP_VDM0__SHIFT 0x8 |
|---|
| 84352 | #define BIF0_PCIE_RX_AD__RX_RC_UR_VDM0__SHIFT 0x9 |
|---|
| 84353 | #define BIF0_PCIE_RX_AD__RX_RC_DROP_VDM1__SHIFT 0xa |
|---|
| 84354 | #define BIF0_PCIE_RX_AD__RX_RC_UR_SSPL_MSG__SHIFT 0xb |
|---|
| 84355 | #define BIF0_PCIE_RX_AD__RX_RC_UR_BFRC_MSG__SHIFT 0xc |
|---|
| 84356 | #define BIF0_PCIE_RX_AD__RX_RC_DROP_PME_TO_ACK__SHIFT 0xd |
|---|
| 84357 | #define BIF0_PCIE_RX_AD__RX_RC_UR_ECRC_DIS__SHIFT 0xe |
|---|
| 84358 | #define BIF0_PCIE_RX_AD__RX_RC_DROP_CPL_ECRC_FAILURE__SHIFT 0xf |
|---|
| 84359 | #define BIF0_PCIE_RX_AD__RX_SB_DROP_LTAR_VDM_EN__SHIFT 0x10 |
|---|
| 84360 | #define BIF0_PCIE_RX_AD__RX_RC_UR_POIS_ATOP__SHIFT 0x11 |
|---|
| 84361 | #define BIF0_PCIE_RX_AD__RX_RC_LARGE_VDM_BFRC_EN__SHIFT 0x12 |
|---|
| 84362 | #define BIF0_PCIE_RX_AD__RC_IGNORE_ACS_ERR_ON_DRS_DIS__SHIFT 0x13 |
|---|
| 84363 | #define BIF0_PCIE_RX_AD__RX_SWUS_IGNORE_ROUTING_ON_VDM_EN__SHIFT 0x14 |
|---|
| 84364 | #define BIF0_PCIE_RX_AD__RX_SWUS_DROP_PME_TO_MASK 0x00000001L |
|---|
| 84365 | #define BIF0_PCIE_RX_AD__RX_SWUS_DROP_UNLOCK_MASK 0x00000002L |
|---|
| 84366 | #define BIF0_PCIE_RX_AD__RX_SWUS_UR_VDM0_MASK 0x00000004L |
|---|
| 84367 | #define BIF0_PCIE_RX_AD__RX_SWUS_DROP_VDM0_MASK 0x00000008L |
|---|
| 84368 | #define BIF0_PCIE_RX_AD__RX_SWUS_DROP_VDM1_MASK 0x00000010L |
|---|
| 84369 | #define BIF0_PCIE_RX_AD__RX_SWUS_UR_MSG_PREFIX_DIS_MASK 0x00000020L |
|---|
| 84370 | #define BIF0_PCIE_RX_AD__RX_RC_DROP_VDM0_MASK 0x00000100L |
|---|
| 84371 | #define BIF0_PCIE_RX_AD__RX_RC_UR_VDM0_MASK 0x00000200L |
|---|
| 84372 | #define BIF0_PCIE_RX_AD__RX_RC_DROP_VDM1_MASK 0x00000400L |
|---|
| 84373 | #define BIF0_PCIE_RX_AD__RX_RC_UR_SSPL_MSG_MASK 0x00000800L |
|---|
| 84374 | #define BIF0_PCIE_RX_AD__RX_RC_UR_BFRC_MSG_MASK 0x00001000L |
|---|
| 84375 | #define BIF0_PCIE_RX_AD__RX_RC_DROP_PME_TO_ACK_MASK 0x00002000L |
|---|
| 84376 | #define BIF0_PCIE_RX_AD__RX_RC_UR_ECRC_DIS_MASK 0x00004000L |
|---|
| 84377 | #define BIF0_PCIE_RX_AD__RX_RC_DROP_CPL_ECRC_FAILURE_MASK 0x00008000L |
|---|
| 84378 | #define BIF0_PCIE_RX_AD__RX_SB_DROP_LTAR_VDM_EN_MASK 0x00010000L |
|---|
| 84379 | #define BIF0_PCIE_RX_AD__RX_RC_UR_POIS_ATOP_MASK 0x00020000L |
|---|
| 84380 | #define BIF0_PCIE_RX_AD__RX_RC_LARGE_VDM_BFRC_EN_MASK 0x00040000L |
|---|
| 84381 | #define BIF0_PCIE_RX_AD__RC_IGNORE_ACS_ERR_ON_DRS_DIS_MASK 0x00080000L |
|---|
| 84382 | #define BIF0_PCIE_RX_AD__RX_SWUS_IGNORE_ROUTING_ON_VDM_EN_MASK 0x00100000L |
|---|
| 84383 | //BIF0_PCIE_SDP_CTRL |
|---|
| 84384 | #define BIF0_PCIE_SDP_CTRL__SDP_UNIT_ID__SHIFT 0x0 |
|---|
| 84385 | #define BIF0_PCIE_SDP_CTRL__CI_SLV_REQR_FULL_DISCONNECT_EN__SHIFT 0x4 |
|---|
| 84386 | #define BIF0_PCIE_SDP_CTRL__CI_SLV_REQR_PART_DISCONNECT_EN__SHIFT 0x5 |
|---|
| 84387 | #define BIF0_PCIE_SDP_CTRL__CI_SLAVE_TAG_STEALING_DIS__SHIFT 0x9 |
|---|
| 84388 | #define BIF0_PCIE_SDP_CTRL__SLAVE_PREFIX_PRELOAD_DIS__SHIFT 0xa |
|---|
| 84389 | #define BIF0_PCIE_SDP_CTRL__CI_DISABLE_LTR_DROPPING__SHIFT 0xb |
|---|
| 84390 | #define BIF0_PCIE_SDP_CTRL__RX_SWUS_SIDEBAND_CPLHDR_DIS__SHIFT 0xc |
|---|
| 84391 | #define BIF0_PCIE_SDP_CTRL__CI_SWUS_RCVD_ERR_HANDLING_DIS__SHIFT 0xf |
|---|
| 84392 | #define BIF0_PCIE_SDP_CTRL__EARLY_HW_WAKE_UP_EN__SHIFT 0x10 |
|---|
| 84393 | #define BIF0_PCIE_SDP_CTRL__SLV_SDP_DISCONNECT_WHEN_IN_L1_EN__SHIFT 0x11 |
|---|
| 84394 | #define BIF0_PCIE_SDP_CTRL__BLOCK_SLV_SDP_DISCONNECT_WHEN_EARLY_HW_WAKE_UP_EN__SHIFT 0x12 |
|---|
| 84395 | #define BIF0_PCIE_SDP_CTRL__CI_SLV_SDP_PARITY_CHECK_EN__SHIFT 0x13 |
|---|
| 84396 | #define BIF0_PCIE_SDP_CTRL__CI_VIRTUAL_WIRE_MODE__SHIFT 0x19 |
|---|
| 84397 | #define BIF0_PCIE_SDP_CTRL__SDP_UNIT_ID_LOWER__SHIFT 0x1a |
|---|
| 84398 | #define BIF0_PCIE_SDP_CTRL__CI_SDP_RECONFIG_EN__SHIFT 0x1d |
|---|
| 84399 | #define BIF0_PCIE_SDP_CTRL__CI_VIRTUAL_WIRE_BIT46_EN__SHIFT 0x1e |
|---|
| 84400 | #define BIF0_PCIE_SDP_CTRL__SDP_UNIT_ID_MASK 0x0000000FL |
|---|
| 84401 | #define BIF0_PCIE_SDP_CTRL__CI_SLV_REQR_FULL_DISCONNECT_EN_MASK 0x00000010L |
|---|
| 84402 | #define BIF0_PCIE_SDP_CTRL__CI_SLV_REQR_PART_DISCONNECT_EN_MASK 0x00000020L |
|---|
| 84403 | #define BIF0_PCIE_SDP_CTRL__CI_SLAVE_TAG_STEALING_DIS_MASK 0x00000200L |
|---|
| 84404 | #define BIF0_PCIE_SDP_CTRL__SLAVE_PREFIX_PRELOAD_DIS_MASK 0x00000400L |
|---|
| 84405 | #define BIF0_PCIE_SDP_CTRL__CI_DISABLE_LTR_DROPPING_MASK 0x00000800L |
|---|
| 84406 | #define BIF0_PCIE_SDP_CTRL__RX_SWUS_SIDEBAND_CPLHDR_DIS_MASK 0x00001000L |
|---|
| 84407 | #define BIF0_PCIE_SDP_CTRL__CI_SWUS_RCVD_ERR_HANDLING_DIS_MASK 0x00008000L |
|---|
| 84408 | #define BIF0_PCIE_SDP_CTRL__EARLY_HW_WAKE_UP_EN_MASK 0x00010000L |
|---|
| 84409 | #define BIF0_PCIE_SDP_CTRL__SLV_SDP_DISCONNECT_WHEN_IN_L1_EN_MASK 0x00020000L |
|---|
| 84410 | #define BIF0_PCIE_SDP_CTRL__BLOCK_SLV_SDP_DISCONNECT_WHEN_EARLY_HW_WAKE_UP_EN_MASK 0x00040000L |
|---|
| 84411 | #define BIF0_PCIE_SDP_CTRL__CI_SLV_SDP_PARITY_CHECK_EN_MASK 0x00080000L |
|---|
| 84412 | #define BIF0_PCIE_SDP_CTRL__CI_VIRTUAL_WIRE_MODE_MASK 0x02000000L |
|---|
| 84413 | #define BIF0_PCIE_SDP_CTRL__SDP_UNIT_ID_LOWER_MASK 0x1C000000L |
|---|
| 84414 | #define BIF0_PCIE_SDP_CTRL__CI_SDP_RECONFIG_EN_MASK 0x20000000L |
|---|
| 84415 | #define BIF0_PCIE_SDP_CTRL__CI_VIRTUAL_WIRE_BIT46_EN_MASK 0x40000000L |
|---|
| 84416 | //BIF0_NBIO_CLKREQb_MAP_CNTL |
|---|
| 84417 | #define BIF0_NBIO_CLKREQb_MAP_CNTL__PCIE_CLKREQB_0_MAP__SHIFT 0x0 |
|---|
| 84418 | #define BIF0_NBIO_CLKREQb_MAP_CNTL__PCIE_CLKREQB_1_MAP__SHIFT 0x4 |
|---|
| 84419 | #define BIF0_NBIO_CLKREQb_MAP_CNTL__PCIE_CLKREQB_2_MAP__SHIFT 0x8 |
|---|
| 84420 | #define BIF0_NBIO_CLKREQb_MAP_CNTL__PCIE_CLKREQB_3_MAP__SHIFT 0xc |
|---|
| 84421 | #define BIF0_NBIO_CLKREQb_MAP_CNTL__PCIE_CLKREQB_4_MAP__SHIFT 0x10 |
|---|
| 84422 | #define BIF0_NBIO_CLKREQb_MAP_CNTL__PCIE_CLKREQB_5_MAP__SHIFT 0x14 |
|---|
| 84423 | #define BIF0_NBIO_CLKREQb_MAP_CNTL__PCIE_CLKREQB_6_MAP__SHIFT 0x18 |
|---|
| 84424 | #define BIF0_NBIO_CLKREQb_MAP_CNTL__PCIE_CLKREQB_7_MAP__SHIFT 0x1c |
|---|
| 84425 | #define BIF0_NBIO_CLKREQb_MAP_CNTL__PCIE_CLKREQB_0_MAP_MASK 0x0000000FL |
|---|
| 84426 | #define BIF0_NBIO_CLKREQb_MAP_CNTL__PCIE_CLKREQB_1_MAP_MASK 0x000000F0L |
|---|
| 84427 | #define BIF0_NBIO_CLKREQb_MAP_CNTL__PCIE_CLKREQB_2_MAP_MASK 0x00000F00L |
|---|
| 84428 | #define BIF0_NBIO_CLKREQb_MAP_CNTL__PCIE_CLKREQB_3_MAP_MASK 0x0000F000L |
|---|
| 84429 | #define BIF0_NBIO_CLKREQb_MAP_CNTL__PCIE_CLKREQB_4_MAP_MASK 0x000F0000L |
|---|
| 84430 | #define BIF0_NBIO_CLKREQb_MAP_CNTL__PCIE_CLKREQB_5_MAP_MASK 0x00F00000L |
|---|
| 84431 | #define BIF0_NBIO_CLKREQb_MAP_CNTL__PCIE_CLKREQB_6_MAP_MASK 0x0F000000L |
|---|
| 84432 | #define BIF0_NBIO_CLKREQb_MAP_CNTL__PCIE_CLKREQB_7_MAP_MASK 0xF0000000L |
|---|
| 84433 | //BIF0_PCIE_SDP_SWUS_SLV_ATTR_CTRL |
|---|
| 84434 | #define BIF0_PCIE_SDP_SWUS_SLV_ATTR_CTRL__CI_SWUS_SLV_RO_OVERRIDE_MEMWR__SHIFT 0x0 |
|---|
| 84435 | #define BIF0_PCIE_SDP_SWUS_SLV_ATTR_CTRL__CI_SWUS_SLV_RO_OVERRIDE_MEMRD__SHIFT 0x2 |
|---|
| 84436 | #define BIF0_PCIE_SDP_SWUS_SLV_ATTR_CTRL__CI_SWUS_SLV_RO_OVERRIDE_ATOMIC__SHIFT 0x4 |
|---|
| 84437 | #define BIF0_PCIE_SDP_SWUS_SLV_ATTR_CTRL__CI_SWUS_SLV_SNR_OVERRIDE_MEMWR__SHIFT 0x6 |
|---|
| 84438 | #define BIF0_PCIE_SDP_SWUS_SLV_ATTR_CTRL__CI_SWUS_SLV_SNR_OVERRIDE_MEMRD__SHIFT 0x8 |
|---|
| 84439 | #define BIF0_PCIE_SDP_SWUS_SLV_ATTR_CTRL__CI_SWUS_SLV_SNR_OVERRIDE_ATOMIC__SHIFT 0xa |
|---|
| 84440 | #define BIF0_PCIE_SDP_SWUS_SLV_ATTR_CTRL__CI_SWUS_SLV_IDO_OVERRIDE_MEMWR__SHIFT 0xc |
|---|
| 84441 | #define BIF0_PCIE_SDP_SWUS_SLV_ATTR_CTRL__CI_SWUS_SLV_IDO_OVERRIDE_MEMRD__SHIFT 0xe |
|---|
| 84442 | #define BIF0_PCIE_SDP_SWUS_SLV_ATTR_CTRL__CI_SWUS_SLV_IDO_OVERRIDE_ATOMIC__SHIFT 0x10 |
|---|
| 84443 | #define BIF0_PCIE_SDP_SWUS_SLV_ATTR_CTRL__CI_SWUS_SLV_RO_OVERRIDE_MEMWR_MASK 0x00000003L |
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|---|
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| 84710 | #define BIF0_PCIE_STRAP_NTB__STRAP_NTB_ATOMIC_64BIT_EN_MASK 0x00080000L |
|---|
| 84711 | #define BIF0_PCIE_STRAP_NTB__STRAP_NTB_ATOMIC_ROUTING_EN_MASK 0x00100000L |
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| 84712 | #define BIF0_PCIE_STRAP_NTB__STRAP_NTB_LTR_SUPPORTED_MASK 0x00200000L |
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| 84713 | #define BIF0_PCIE_STRAP_NTB__STRAP_NTB_OBFF_SUPPORTED_MASK 0x00C00000L |
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| 84714 | //BIF0_PCIE_STRAP_MISC |
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|---|
| 84723 | #define BIF0_PCIE_STRAP_MISC__STRAP_EXT_VC_COUNT__SHIFT 0x1a |
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| 84727 | #define BIF0_PCIE_STRAP_MISC__STRAP_DLF_EN_MASK 0x00000001L |
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| 84728 | #define BIF0_PCIE_STRAP_MISC__STRAP_16GT_EN_MASK 0x00000002L |
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| 84729 | #define BIF0_PCIE_STRAP_MISC__STRAP_MARGINING_EN_MASK 0x00000004L |
|---|
| 84730 | #define BIF0_PCIE_STRAP_MISC__STRAP_NPEM_EN_MASK 0x00000008L |
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| 84731 | #define BIF0_PCIE_STRAP_MISC__STRAP_TL_ALT_BUF_EN_MASK 0x00000010L |
|---|
| 84732 | #define BIF0_PCIE_STRAP_MISC__STRAP_32GT_EN_MASK 0x00000020L |
|---|
| 84733 | #define BIF0_PCIE_STRAP_MISC__STRAP_BYPASS_SCRAMBLER_MASK 0x00000040L |
|---|
| 84734 | #define BIF0_PCIE_STRAP_MISC__STRAP_CLK_PM_EN_MASK 0x01000000L |
|---|
| 84735 | #define BIF0_PCIE_STRAP_MISC__STRAP_EXT_VC_COUNT_MASK 0x04000000L |
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| 84736 | #define BIF0_PCIE_STRAP_MISC__STRAP_REVERSE_ALL_MASK 0x10000000L |
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| 84737 | #define BIF0_PCIE_STRAP_MISC__STRAP_MST_ADR64_EN_MASK 0x20000000L |
|---|
| 84738 | #define BIF0_PCIE_STRAP_MISC__STRAP_INTERNAL_ERR_EN_MASK 0x80000000L |
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| 84739 | //BIF0_PCIE_STRAP_MISC2 |
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| 84740 | #define BIF0_PCIE_STRAP_MISC2__STRAP_LINK_BW_NOTIFICATION_CAP_EN__SHIFT 0x0 |
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| 84741 | #define BIF0_PCIE_STRAP_MISC2__STRAP_GEN2_COMPLIANCE__SHIFT 0x1 |
|---|
| 84742 | #define BIF0_PCIE_STRAP_MISC2__STRAP_MSTCPL_TIMEOUT_EN__SHIFT 0x2 |
|---|
| 84743 | #define BIF0_PCIE_STRAP_MISC2__STRAP_GEN3_COMPLIANCE__SHIFT 0x3 |
|---|
| 84744 | #define BIF0_PCIE_STRAP_MISC2__STRAP_TPH_SUPPORTED__SHIFT 0x4 |
|---|
| 84745 | #define BIF0_PCIE_STRAP_MISC2__STRAP_GEN4_COMPLIANCE__SHIFT 0x5 |
|---|
| 84746 | #define BIF0_PCIE_STRAP_MISC2__STRAP_F0_CTO_LOG_CAPABLE__SHIFT 0x6 |
|---|
| 84747 | #define BIF0_PCIE_STRAP_MISC2__STRAP_GEN5_COMPLIANCE__SHIFT 0x7 |
|---|
| 84748 | #define BIF0_PCIE_STRAP_MISC2__STRAP_DRS_SUPPORTED__SHIFT 0x8 |
|---|
| 84749 | #define BIF0_PCIE_STRAP_MISC2__STRAP_FRS_SUPPORTED__SHIFT 0x9 |
|---|
| 84750 | #define BIF0_PCIE_STRAP_MISC2__STRAP_FRS_QUEUE_EN__SHIFT 0xa |
|---|
| 84751 | #define BIF0_PCIE_STRAP_MISC2__STRAP_RTR_EN__SHIFT 0xb |
|---|
| 84752 | #define BIF0_PCIE_STRAP_MISC2__STRAP_IMMEDIATE_READINESS_EN__SHIFT 0xc |
|---|
| 84753 | #define BIF0_PCIE_STRAP_MISC2__STRAP_RTR_RESET_TIME__SHIFT 0xd |
|---|
| 84754 | #define BIF0_PCIE_STRAP_MISC2__STRAP_FRS_QUEUE_MAX_DEPTH__SHIFT 0x10 |
|---|
| 84755 | #define BIF0_PCIE_STRAP_MISC2__STRAP_LINK_BW_NOTIFICATION_CAP_EN_MASK 0x00000001L |
|---|
| 84756 | #define BIF0_PCIE_STRAP_MISC2__STRAP_GEN2_COMPLIANCE_MASK 0x00000002L |
|---|
| 84757 | #define BIF0_PCIE_STRAP_MISC2__STRAP_MSTCPL_TIMEOUT_EN_MASK 0x00000004L |
|---|
| 84758 | #define BIF0_PCIE_STRAP_MISC2__STRAP_GEN3_COMPLIANCE_MASK 0x00000008L |
|---|
| 84759 | #define BIF0_PCIE_STRAP_MISC2__STRAP_TPH_SUPPORTED_MASK 0x00000010L |
|---|
| 84760 | #define BIF0_PCIE_STRAP_MISC2__STRAP_GEN4_COMPLIANCE_MASK 0x00000020L |
|---|
| 84761 | #define BIF0_PCIE_STRAP_MISC2__STRAP_F0_CTO_LOG_CAPABLE_MASK 0x00000040L |
|---|
| 84762 | #define BIF0_PCIE_STRAP_MISC2__STRAP_GEN5_COMPLIANCE_MASK 0x00000080L |
|---|
| 84763 | #define BIF0_PCIE_STRAP_MISC2__STRAP_DRS_SUPPORTED_MASK 0x00000100L |
|---|
| 84764 | #define BIF0_PCIE_STRAP_MISC2__STRAP_FRS_SUPPORTED_MASK 0x00000200L |
|---|
| 84765 | #define BIF0_PCIE_STRAP_MISC2__STRAP_FRS_QUEUE_EN_MASK 0x00000400L |
|---|
| 84766 | #define BIF0_PCIE_STRAP_MISC2__STRAP_RTR_EN_MASK 0x00000800L |
|---|
| 84767 | #define BIF0_PCIE_STRAP_MISC2__STRAP_IMMEDIATE_READINESS_EN_MASK 0x00001000L |
|---|
| 84768 | #define BIF0_PCIE_STRAP_MISC2__STRAP_RTR_RESET_TIME_MASK 0x00006000L |
|---|
| 84769 | #define BIF0_PCIE_STRAP_MISC2__STRAP_FRS_QUEUE_MAX_DEPTH_MASK 0x00030000L |
|---|
| 84770 | //BIF0_PCIE_STRAP_PI |
|---|
| 84771 | #define BIF0_PCIE_STRAP_PI__STRAP_QUICKSIM_START__SHIFT 0x0 |
|---|
| 84772 | #define BIF0_PCIE_STRAP_PI__STRAP_TEST_TOGGLE_PATTERN__SHIFT 0x1c |
|---|
| 84773 | #define BIF0_PCIE_STRAP_PI__STRAP_TEST_TOGGLE_MODE__SHIFT 0x1d |
|---|
| 84774 | #define BIF0_PCIE_STRAP_PI__STRAP_QUICKSIM_START_MASK 0x00000001L |
|---|
| 84775 | #define BIF0_PCIE_STRAP_PI__STRAP_TEST_TOGGLE_PATTERN_MASK 0x10000000L |
|---|
| 84776 | #define BIF0_PCIE_STRAP_PI__STRAP_TEST_TOGGLE_MODE_MASK 0x20000000L |
|---|
| 84777 | //BIF0_PCIE_STRAP_I2C_BD |
|---|
| 84778 | #define BIF0_PCIE_STRAP_I2C_BD__STRAP_BIF_I2C_SLV_ADR__SHIFT 0x0 |
|---|
| 84779 | #define BIF0_PCIE_STRAP_I2C_BD__STRAP_BIF_DBG_I2C_EN__SHIFT 0x7 |
|---|
| 84780 | #define BIF0_PCIE_STRAP_I2C_BD__STRAP_BIF_I2C_SLV_ADR_MASK 0x0000007FL |
|---|
| 84781 | #define BIF0_PCIE_STRAP_I2C_BD__STRAP_BIF_DBG_I2C_EN_MASK 0x00000080L |
|---|
| 84782 | //BIF0_PCIE_PRBS_CLR |
|---|
| 84783 | #define BIF0_PCIE_PRBS_CLR__PRBS_CLR__SHIFT 0x0 |
|---|
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|---|
| 84785 | #define BIF0_PCIE_PRBS_CLR__PRBS_POLARITY_EN__SHIFT 0x18 |
|---|
| 84786 | #define BIF0_PCIE_PRBS_CLR__PRBS_CLR_MASK 0x0000FFFFL |
|---|
| 84787 | #define BIF0_PCIE_PRBS_CLR__PRBS_CHECKER_DEBUG_BUS_SELECT_MASK 0x000F0000L |
|---|
| 84788 | #define BIF0_PCIE_PRBS_CLR__PRBS_POLARITY_EN_MASK 0x01000000L |
|---|
| 84789 | //BIF0_PCIE_PRBS_STATUS1 |
|---|
| 84790 | #define BIF0_PCIE_PRBS_STATUS1__PRBS_ERRSTAT__SHIFT 0x0 |
|---|
| 84791 | #define BIF0_PCIE_PRBS_STATUS1__PRBS_LOCKED__SHIFT 0x10 |
|---|
| 84792 | #define BIF0_PCIE_PRBS_STATUS1__PRBS_ERRSTAT_MASK 0x0000FFFFL |
|---|
| 84793 | #define BIF0_PCIE_PRBS_STATUS1__PRBS_LOCKED_MASK 0xFFFF0000L |
|---|
| 84794 | //BIF0_PCIE_PRBS_STATUS2 |
|---|
| 84795 | #define BIF0_PCIE_PRBS_STATUS2__PRBS_BITCNT_DONE__SHIFT 0x0 |
|---|
| 84796 | #define BIF0_PCIE_PRBS_STATUS2__PRBS_BITCNT_DONE_MASK 0x0000FFFFL |
|---|
| 84797 | //BIF0_PCIE_PRBS_FREERUN |
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| 84798 | #define BIF0_PCIE_PRBS_FREERUN__PRBS_FREERUN__SHIFT 0x0 |
|---|
| 84799 | #define BIF0_PCIE_PRBS_FREERUN__PRBS_FREERUN_MASK 0x0000FFFFL |
|---|
| 84800 | //BIF0_PCIE_PRBS_MISC |
|---|
| 84801 | #define BIF0_PCIE_PRBS_MISC__PRBS_EN__SHIFT 0x0 |
|---|
| 84802 | #define BIF0_PCIE_PRBS_MISC__PRBS_TEST_MODE__SHIFT 0x1 |
|---|
| 84803 | #define BIF0_PCIE_PRBS_MISC__PRBS_USER_PATTERN_TOGGLE__SHIFT 0x4 |
|---|
| 84804 | #define BIF0_PCIE_PRBS_MISC__PRBS_8BIT_SEL__SHIFT 0x5 |
|---|
| 84805 | #define BIF0_PCIE_PRBS_MISC__PRBS_COMMA_NUM__SHIFT 0x6 |
|---|
| 84806 | #define BIF0_PCIE_PRBS_MISC__PRBS_LOCK_CNT__SHIFT 0x8 |
|---|
| 84807 | #define BIF0_PCIE_PRBS_MISC__PRBS_DATA_RATE__SHIFT 0xe |
|---|
| 84808 | #define BIF0_PCIE_PRBS_MISC__PRBS_CHK_ERR_MASK__SHIFT 0x10 |
|---|
| 84809 | #define BIF0_PCIE_PRBS_MISC__PRBS_EN_MASK 0x00000001L |
|---|
| 84810 | #define BIF0_PCIE_PRBS_MISC__PRBS_TEST_MODE_MASK 0x0000000EL |
|---|
| 84811 | #define BIF0_PCIE_PRBS_MISC__PRBS_USER_PATTERN_TOGGLE_MASK 0x00000010L |
|---|
| 84812 | #define BIF0_PCIE_PRBS_MISC__PRBS_8BIT_SEL_MASK 0x00000020L |
|---|
| 84813 | #define BIF0_PCIE_PRBS_MISC__PRBS_COMMA_NUM_MASK 0x000000C0L |
|---|
| 84814 | #define BIF0_PCIE_PRBS_MISC__PRBS_LOCK_CNT_MASK 0x00001F00L |
|---|
| 84815 | #define BIF0_PCIE_PRBS_MISC__PRBS_DATA_RATE_MASK 0x0000C000L |
|---|
| 84816 | #define BIF0_PCIE_PRBS_MISC__PRBS_CHK_ERR_MASK_MASK 0xFFFF0000L |
|---|
| 84817 | //BIF0_PCIE_PRBS_USER_PATTERN |
|---|
| 84818 | #define BIF0_PCIE_PRBS_USER_PATTERN__PRBS_USER_PATTERN__SHIFT 0x0 |
|---|
| 84819 | #define BIF0_PCIE_PRBS_USER_PATTERN__PRBS_USER_PATTERN_MASK 0x3FFFFFFFL |
|---|
| 84820 | //BIF0_PCIE_PRBS_LO_BITCNT |
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| 84821 | #define BIF0_PCIE_PRBS_LO_BITCNT__PRBS_LO_BITCNT__SHIFT 0x0 |
|---|
| 84822 | #define BIF0_PCIE_PRBS_LO_BITCNT__PRBS_LO_BITCNT_MASK 0xFFFFFFFFL |
|---|
| 84823 | //BIF0_PCIE_PRBS_HI_BITCNT |
|---|
| 84824 | #define BIF0_PCIE_PRBS_HI_BITCNT__PRBS_HI_BITCNT__SHIFT 0x0 |
|---|
| 84825 | #define BIF0_PCIE_PRBS_HI_BITCNT__PRBS_HI_BITCNT_MASK 0x000000FFL |
|---|
| 84826 | //BIF0_PCIE_PRBS_ERRCNT_0 |
|---|
| 84827 | #define BIF0_PCIE_PRBS_ERRCNT_0__PRBS_ERRCNT_0__SHIFT 0x0 |
|---|
| 84828 | #define BIF0_PCIE_PRBS_ERRCNT_0__PRBS_ERRCNT_0_MASK 0xFFFFFFFFL |
|---|
| 84829 | //BIF0_PCIE_PRBS_ERRCNT_1 |
|---|
| 84830 | #define BIF0_PCIE_PRBS_ERRCNT_1__PRBS_ERRCNT_1__SHIFT 0x0 |
|---|
| 84831 | #define BIF0_PCIE_PRBS_ERRCNT_1__PRBS_ERRCNT_1_MASK 0xFFFFFFFFL |
|---|
| 84832 | //BIF0_PCIE_PRBS_ERRCNT_2 |
|---|
| 84833 | #define BIF0_PCIE_PRBS_ERRCNT_2__PRBS_ERRCNT_2__SHIFT 0x0 |
|---|
| 84834 | #define BIF0_PCIE_PRBS_ERRCNT_2__PRBS_ERRCNT_2_MASK 0xFFFFFFFFL |
|---|
| 84835 | //BIF0_PCIE_PRBS_ERRCNT_3 |
|---|
| 84836 | #define BIF0_PCIE_PRBS_ERRCNT_3__PRBS_ERRCNT_3__SHIFT 0x0 |
|---|
| 84837 | #define BIF0_PCIE_PRBS_ERRCNT_3__PRBS_ERRCNT_3_MASK 0xFFFFFFFFL |
|---|
| 84838 | //BIF0_PCIE_PRBS_ERRCNT_4 |
|---|
| 84839 | #define BIF0_PCIE_PRBS_ERRCNT_4__PRBS_ERRCNT_4__SHIFT 0x0 |
|---|
| 84840 | #define BIF0_PCIE_PRBS_ERRCNT_4__PRBS_ERRCNT_4_MASK 0xFFFFFFFFL |
|---|
| 84841 | //BIF0_PCIE_PRBS_ERRCNT_5 |
|---|
| 84842 | #define BIF0_PCIE_PRBS_ERRCNT_5__PRBS_ERRCNT_5__SHIFT 0x0 |
|---|
| 84843 | #define BIF0_PCIE_PRBS_ERRCNT_5__PRBS_ERRCNT_5_MASK 0xFFFFFFFFL |
|---|
| 84844 | //BIF0_PCIE_PRBS_ERRCNT_6 |
|---|
| 84845 | #define BIF0_PCIE_PRBS_ERRCNT_6__PRBS_ERRCNT_6__SHIFT 0x0 |
|---|
| 84846 | #define BIF0_PCIE_PRBS_ERRCNT_6__PRBS_ERRCNT_6_MASK 0xFFFFFFFFL |
|---|
| 84847 | //BIF0_PCIE_PRBS_ERRCNT_7 |
|---|
| 84848 | #define BIF0_PCIE_PRBS_ERRCNT_7__PRBS_ERRCNT_7__SHIFT 0x0 |
|---|
| 84849 | #define BIF0_PCIE_PRBS_ERRCNT_7__PRBS_ERRCNT_7_MASK 0xFFFFFFFFL |
|---|
| 84850 | //BIF0_PCIE_PRBS_ERRCNT_8 |
|---|
| 84851 | #define BIF0_PCIE_PRBS_ERRCNT_8__PRBS_ERRCNT_8__SHIFT 0x0 |
|---|
| 84852 | #define BIF0_PCIE_PRBS_ERRCNT_8__PRBS_ERRCNT_8_MASK 0xFFFFFFFFL |
|---|
| 84853 | //BIF0_PCIE_PRBS_ERRCNT_9 |
|---|
| 84854 | #define BIF0_PCIE_PRBS_ERRCNT_9__PRBS_ERRCNT_9__SHIFT 0x0 |
|---|
| 84855 | #define BIF0_PCIE_PRBS_ERRCNT_9__PRBS_ERRCNT_9_MASK 0xFFFFFFFFL |
|---|
| 84856 | //BIF0_PCIE_PRBS_ERRCNT_10 |
|---|
| 84857 | #define BIF0_PCIE_PRBS_ERRCNT_10__PRBS_ERRCNT_10__SHIFT 0x0 |
|---|
| 84858 | #define BIF0_PCIE_PRBS_ERRCNT_10__PRBS_ERRCNT_10_MASK 0xFFFFFFFFL |
|---|
| 84859 | //BIF0_PCIE_PRBS_ERRCNT_11 |
|---|
| 84860 | #define BIF0_PCIE_PRBS_ERRCNT_11__PRBS_ERRCNT_11__SHIFT 0x0 |
|---|
| 84861 | #define BIF0_PCIE_PRBS_ERRCNT_11__PRBS_ERRCNT_11_MASK 0xFFFFFFFFL |
|---|
| 84862 | //BIF0_PCIE_PRBS_ERRCNT_12 |
|---|
| 84863 | #define BIF0_PCIE_PRBS_ERRCNT_12__PRBS_ERRCNT_12__SHIFT 0x0 |
|---|
| 84864 | #define BIF0_PCIE_PRBS_ERRCNT_12__PRBS_ERRCNT_12_MASK 0xFFFFFFFFL |
|---|
| 84865 | //BIF0_PCIE_PRBS_ERRCNT_13 |
|---|
| 84866 | #define BIF0_PCIE_PRBS_ERRCNT_13__PRBS_ERRCNT_13__SHIFT 0x0 |
|---|
| 84867 | #define BIF0_PCIE_PRBS_ERRCNT_13__PRBS_ERRCNT_13_MASK 0xFFFFFFFFL |
|---|
| 84868 | //BIF0_PCIE_PRBS_ERRCNT_14 |
|---|
| 84869 | #define BIF0_PCIE_PRBS_ERRCNT_14__PRBS_ERRCNT_14__SHIFT 0x0 |
|---|
| 84870 | #define BIF0_PCIE_PRBS_ERRCNT_14__PRBS_ERRCNT_14_MASK 0xFFFFFFFFL |
|---|
| 84871 | //BIF0_PCIE_PRBS_ERRCNT_15 |
|---|
| 84872 | #define BIF0_PCIE_PRBS_ERRCNT_15__PRBS_ERRCNT_15__SHIFT 0x0 |
|---|
| 84873 | #define BIF0_PCIE_PRBS_ERRCNT_15__PRBS_ERRCNT_15_MASK 0xFFFFFFFFL |
|---|
| 84874 | //BIF0_SWRST_COMMAND_STATUS |
|---|
| 84875 | #define BIF0_SWRST_COMMAND_STATUS__RECONFIGURE__SHIFT 0x0 |
|---|
| 84876 | #define BIF0_SWRST_COMMAND_STATUS__ATOMIC_RESET__SHIFT 0x1 |
|---|
| 84877 | #define BIF0_SWRST_COMMAND_STATUS__RESET_COMPLETE__SHIFT 0x10 |
|---|
| 84878 | #define BIF0_SWRST_COMMAND_STATUS__WAIT_STATE__SHIFT 0x11 |
|---|
| 84879 | #define BIF0_SWRST_COMMAND_STATUS__PERST_ASRT__SHIFT 0x12 |
|---|
| 84880 | #define BIF0_SWRST_COMMAND_STATUS__SWUS_LINK_RESET__SHIFT 0x18 |
|---|
| 84881 | #define BIF0_SWRST_COMMAND_STATUS__SWUS_LINK_RESET_CFG_ONLY__SHIFT 0x19 |
|---|
| 84882 | #define BIF0_SWRST_COMMAND_STATUS__SWUS_LINK_RESET_PHY_CALIB__SHIFT 0x1a |
|---|
| 84883 | #define BIF0_SWRST_COMMAND_STATUS__SWDS_LINK_RESET__SHIFT 0x1b |
|---|
| 84884 | #define BIF0_SWRST_COMMAND_STATUS__SWDS_LINK_RESET_CFG_ONLY__SHIFT 0x1c |
|---|
| 84885 | #define BIF0_SWRST_COMMAND_STATUS__LINK_RESET_TYPE_HOT_RESET__SHIFT 0x1d |
|---|
| 84886 | #define BIF0_SWRST_COMMAND_STATUS__LINK_RESET_TYPE_LINK_DISABLE__SHIFT 0x1e |
|---|
| 84887 | #define BIF0_SWRST_COMMAND_STATUS__LINK_RESET_TYPE_LINK_DOWN__SHIFT 0x1f |
|---|
| 84888 | #define BIF0_SWRST_COMMAND_STATUS__RECONFIGURE_MASK 0x00000001L |
|---|
| 84889 | #define BIF0_SWRST_COMMAND_STATUS__ATOMIC_RESET_MASK 0x00000002L |
|---|
| 84890 | #define BIF0_SWRST_COMMAND_STATUS__RESET_COMPLETE_MASK 0x00010000L |
|---|
| 84891 | #define BIF0_SWRST_COMMAND_STATUS__WAIT_STATE_MASK 0x00020000L |
|---|
| 84892 | #define BIF0_SWRST_COMMAND_STATUS__PERST_ASRT_MASK 0x00040000L |
|---|
| 84893 | #define BIF0_SWRST_COMMAND_STATUS__SWUS_LINK_RESET_MASK 0x01000000L |
|---|
| 84894 | #define BIF0_SWRST_COMMAND_STATUS__SWUS_LINK_RESET_CFG_ONLY_MASK 0x02000000L |
|---|
| 84895 | #define BIF0_SWRST_COMMAND_STATUS__SWUS_LINK_RESET_PHY_CALIB_MASK 0x04000000L |
|---|
| 84896 | #define BIF0_SWRST_COMMAND_STATUS__SWDS_LINK_RESET_MASK 0x08000000L |
|---|
| 84897 | #define BIF0_SWRST_COMMAND_STATUS__SWDS_LINK_RESET_CFG_ONLY_MASK 0x10000000L |
|---|
| 84898 | #define BIF0_SWRST_COMMAND_STATUS__LINK_RESET_TYPE_HOT_RESET_MASK 0x20000000L |
|---|
| 84899 | #define BIF0_SWRST_COMMAND_STATUS__LINK_RESET_TYPE_LINK_DISABLE_MASK 0x40000000L |
|---|
| 84900 | #define BIF0_SWRST_COMMAND_STATUS__LINK_RESET_TYPE_LINK_DOWN_MASK 0x80000000L |
|---|
| 84901 | //BIF0_SWRST_GENERAL_CONTROL |
|---|
| 84902 | #define BIF0_SWRST_GENERAL_CONTROL__RECONFIGURE_EN__SHIFT 0x0 |
|---|
| 84903 | #define BIF0_SWRST_GENERAL_CONTROL__ATOMIC_RESET_EN__SHIFT 0x1 |
|---|
| 84904 | #define BIF0_SWRST_GENERAL_CONTROL__RESET_PERIOD__SHIFT 0x2 |
|---|
| 84905 | #define BIF0_SWRST_GENERAL_CONTROL__WAIT_LINKUP__SHIFT 0x8 |
|---|
| 84906 | #define BIF0_SWRST_GENERAL_CONTROL__FORCE_REGIDLE__SHIFT 0x9 |
|---|
| 84907 | #define BIF0_SWRST_GENERAL_CONTROL__BLOCK_ON_IDLE__SHIFT 0xa |
|---|
| 84908 | #define BIF0_SWRST_GENERAL_CONTROL__CONFIG_XFER_MODE__SHIFT 0xc |
|---|
| 84909 | #define BIF0_SWRST_GENERAL_CONTROL__BYPASS_PCS_HOLD__SHIFT 0x11 |
|---|
| 84910 | #define BIF0_SWRST_GENERAL_CONTROL__MP1_PCIE_CROSSFIRE_LOCKDOWN_EN__SHIFT 0x18 |
|---|
| 84911 | #define BIF0_SWRST_GENERAL_CONTROL__IGNORE_SDP_RESET__SHIFT 0x19 |
|---|
| 84912 | #define BIF0_SWRST_GENERAL_CONTROL__WAIT_FOR_SDP_CREDITS__SHIFT 0x1a |
|---|
| 84913 | #define BIF0_SWRST_GENERAL_CONTROL__RECONFIGURE_EN_MASK 0x00000001L |
|---|
| 84914 | #define BIF0_SWRST_GENERAL_CONTROL__ATOMIC_RESET_EN_MASK 0x00000002L |
|---|
| 84915 | #define BIF0_SWRST_GENERAL_CONTROL__RESET_PERIOD_MASK 0x0000001CL |
|---|
| 84916 | #define BIF0_SWRST_GENERAL_CONTROL__WAIT_LINKUP_MASK 0x00000100L |
|---|
| 84917 | #define BIF0_SWRST_GENERAL_CONTROL__FORCE_REGIDLE_MASK 0x00000200L |
|---|
| 84918 | #define BIF0_SWRST_GENERAL_CONTROL__BLOCK_ON_IDLE_MASK 0x00000400L |
|---|
| 84919 | #define BIF0_SWRST_GENERAL_CONTROL__CONFIG_XFER_MODE_MASK 0x00001000L |
|---|
| 84920 | #define BIF0_SWRST_GENERAL_CONTROL__BYPASS_PCS_HOLD_MASK 0x00020000L |
|---|
| 84921 | #define BIF0_SWRST_GENERAL_CONTROL__MP1_PCIE_CROSSFIRE_LOCKDOWN_EN_MASK 0x01000000L |
|---|
| 84922 | #define BIF0_SWRST_GENERAL_CONTROL__IGNORE_SDP_RESET_MASK 0x02000000L |
|---|
| 84923 | #define BIF0_SWRST_GENERAL_CONTROL__WAIT_FOR_SDP_CREDITS_MASK 0x04000000L |
|---|
| 84924 | //BIF0_SWRST_COMMAND_0 |
|---|
| 84925 | #define BIF0_SWRST_COMMAND_0__PORT0_COR_RESET__SHIFT 0x0 |
|---|
| 84926 | #define BIF0_SWRST_COMMAND_0__PORT0_CFG_RESET__SHIFT 0x8 |
|---|
| 84927 | #define BIF0_SWRST_COMMAND_0__PORT1_CFG_RESET__SHIFT 0x9 |
|---|
| 84928 | #define BIF0_SWRST_COMMAND_0__PORT2_CFG_RESET__SHIFT 0xa |
|---|
| 84929 | #define BIF0_SWRST_COMMAND_0__PORT3_CFG_RESET__SHIFT 0xb |
|---|
| 84930 | #define BIF0_SWRST_COMMAND_0__PORT4_CFG_RESET__SHIFT 0xc |
|---|
| 84931 | #define BIF0_SWRST_COMMAND_0__PORT5_CFG_RESET__SHIFT 0xd |
|---|
| 84932 | #define BIF0_SWRST_COMMAND_0__PORT6_CFG_RESET__SHIFT 0xe |
|---|
| 84933 | #define BIF0_SWRST_COMMAND_0__PORT7_CFG_RESET__SHIFT 0xf |
|---|
| 84934 | #define BIF0_SWRST_COMMAND_0__PORT8_CFG_RESET__SHIFT 0x10 |
|---|
| 84935 | #define BIF0_SWRST_COMMAND_0__BIF0_GLOBAL_RESET__SHIFT 0x18 |
|---|
| 84936 | #define BIF0_SWRST_COMMAND_0__BIF0_CALIB_RESET__SHIFT 0x19 |
|---|
| 84937 | #define BIF0_SWRST_COMMAND_0__BIF0_CORE_RESET__SHIFT 0x1a |
|---|
| 84938 | #define BIF0_SWRST_COMMAND_0__BIF0_REGISTER_RESET__SHIFT 0x1b |
|---|
| 84939 | #define BIF0_SWRST_COMMAND_0__BIF0_PHY_RESET__SHIFT 0x1c |
|---|
| 84940 | #define BIF0_SWRST_COMMAND_0__BIF0_STICKY_RESET__SHIFT 0x1d |
|---|
| 84941 | #define BIF0_SWRST_COMMAND_0__BIF0_CONFIG_RESET__SHIFT 0x1e |
|---|
| 84942 | #define BIF0_SWRST_COMMAND_0__BIF0_SDP_CREDIT_RESET__SHIFT 0x1f |
|---|
| 84943 | #define BIF0_SWRST_COMMAND_0__PORT0_COR_RESET_MASK 0x00000001L |
|---|
| 84944 | #define BIF0_SWRST_COMMAND_0__PORT0_CFG_RESET_MASK 0x00000100L |
|---|
| 84945 | #define BIF0_SWRST_COMMAND_0__PORT1_CFG_RESET_MASK 0x00000200L |
|---|
| 84946 | #define BIF0_SWRST_COMMAND_0__PORT2_CFG_RESET_MASK 0x00000400L |
|---|
| 84947 | #define BIF0_SWRST_COMMAND_0__PORT3_CFG_RESET_MASK 0x00000800L |
|---|
| 84948 | #define BIF0_SWRST_COMMAND_0__PORT4_CFG_RESET_MASK 0x00001000L |
|---|
| 84949 | #define BIF0_SWRST_COMMAND_0__PORT5_CFG_RESET_MASK 0x00002000L |
|---|
| 84950 | #define BIF0_SWRST_COMMAND_0__PORT6_CFG_RESET_MASK 0x00004000L |
|---|
| 84951 | #define BIF0_SWRST_COMMAND_0__PORT7_CFG_RESET_MASK 0x00008000L |
|---|
| 84952 | #define BIF0_SWRST_COMMAND_0__PORT8_CFG_RESET_MASK 0x00010000L |
|---|
| 84953 | #define BIF0_SWRST_COMMAND_0__BIF0_GLOBAL_RESET_MASK 0x01000000L |
|---|
| 84954 | #define BIF0_SWRST_COMMAND_0__BIF0_CALIB_RESET_MASK 0x02000000L |
|---|
| 84955 | #define BIF0_SWRST_COMMAND_0__BIF0_CORE_RESET_MASK 0x04000000L |
|---|
| 84956 | #define BIF0_SWRST_COMMAND_0__BIF0_REGISTER_RESET_MASK 0x08000000L |
|---|
| 84957 | #define BIF0_SWRST_COMMAND_0__BIF0_PHY_RESET_MASK 0x10000000L |
|---|
| 84958 | #define BIF0_SWRST_COMMAND_0__BIF0_STICKY_RESET_MASK 0x20000000L |
|---|
| 84959 | #define BIF0_SWRST_COMMAND_0__BIF0_CONFIG_RESET_MASK 0x40000000L |
|---|
| 84960 | #define BIF0_SWRST_COMMAND_0__BIF0_SDP_CREDIT_RESET_MASK 0x80000000L |
|---|
| 84961 | //BIF0_SWRST_COMMAND_1 |
|---|
| 84962 | #define BIF0_SWRST_COMMAND_1__RESETPCS0__SHIFT 0x0 |
|---|
| 84963 | #define BIF0_SWRST_COMMAND_1__RESETPCS1__SHIFT 0x1 |
|---|
| 84964 | #define BIF0_SWRST_COMMAND_1__RESETPCS2__SHIFT 0x2 |
|---|
| 84965 | #define BIF0_SWRST_COMMAND_1__RESETPCS3__SHIFT 0x3 |
|---|
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|---|
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| 85108 | //BIF0_SWRST_CONTROL_2 |
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| 85117 | #define BIF0_SWRST_CONTROL_2__PORT7_CFG_ATEN__SHIFT 0xf |
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| 85119 | #define BIF0_SWRST_CONTROL_2__BIF0_GLOBAL_RESETATEN__SHIFT 0x18 |
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|---|
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| 85124 | #define BIF0_SWRST_CONTROL_2__BIF0_STICKY_RESETATEN__SHIFT 0x1d |
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| 85125 | #define BIF0_SWRST_CONTROL_2__BIF0_CONFIG_RESETATEN__SHIFT 0x1e |
|---|
| 85126 | #define BIF0_SWRST_CONTROL_2__BIF0_SDP_CREDIT_RESETATEN__SHIFT 0x1f |
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| 85127 | #define BIF0_SWRST_CONTROL_2__PORT0_COR_ATEN_MASK 0x00000001L |
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| 85128 | #define BIF0_SWRST_CONTROL_2__PORT0_CFG_ATEN_MASK 0x00000100L |
|---|
| 85129 | #define BIF0_SWRST_CONTROL_2__PORT1_CFG_ATEN_MASK 0x00000200L |
|---|
| 85130 | #define BIF0_SWRST_CONTROL_2__PORT2_CFG_ATEN_MASK 0x00000400L |
|---|
| 85131 | #define BIF0_SWRST_CONTROL_2__PORT3_CFG_ATEN_MASK 0x00000800L |
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| 85135 | #define BIF0_SWRST_CONTROL_2__PORT7_CFG_ATEN_MASK 0x00008000L |
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| 85136 | #define BIF0_SWRST_CONTROL_2__PORT8_CFG_ATEN_MASK 0x00010000L |
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| 85137 | #define BIF0_SWRST_CONTROL_2__BIF0_GLOBAL_RESETATEN_MASK 0x01000000L |
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| 85138 | #define BIF0_SWRST_CONTROL_2__BIF0_CALIB_RESETATEN_MASK 0x02000000L |
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| 85139 | #define BIF0_SWRST_CONTROL_2__BIF0_CORE_RESETATEN_MASK 0x04000000L |
|---|
| 85140 | #define BIF0_SWRST_CONTROL_2__BIF0_REGISTER_RESETATEN_MASK 0x08000000L |
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| 85141 | #define BIF0_SWRST_CONTROL_2__BIF0_PHY_RESETATEN_MASK 0x10000000L |
|---|
| 85142 | #define BIF0_SWRST_CONTROL_2__BIF0_STICKY_RESETATEN_MASK 0x20000000L |
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| 85143 | #define BIF0_SWRST_CONTROL_2__BIF0_CONFIG_RESETATEN_MASK 0x40000000L |
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| 85144 | #define BIF0_SWRST_CONTROL_2__BIF0_SDP_CREDIT_RESETATEN_MASK 0x80000000L |
|---|
| 85145 | //BIF0_SWRST_CONTROL_3 |
|---|
| 85146 | #define BIF0_SWRST_CONTROL_3__PCSRESET0_ATEN__SHIFT 0x0 |
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|---|
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| 85224 | #define BIF0_SWRST_CONTROL_4__PORT4_CFG_WREN_MASK 0x00001000L |
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| 85230 | #define BIF0_SWRST_CONTROL_4__BIF0_CALIB_WRRESETEN_MASK 0x02000000L |
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|---|
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| 85292 | //BIF0_SWRST_CONTROL_6 |
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| 85301 | #define BIF0_SWRST_CONTROL_6__HOLD_TRAINING_I__SHIFT 0x8 |
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| 85302 | #define BIF0_SWRST_CONTROL_6__HOLD_TRAINING_J__SHIFT 0x9 |
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| 85310 | #define BIF0_SWRST_CONTROL_6__HOLD_TRAINING_G_MASK 0x00000040L |
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| 85312 | #define BIF0_SWRST_CONTROL_6__HOLD_TRAINING_I_MASK 0x00000100L |
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| 85320 | #define BIF0_SWRST_EP_COMMAND_0__EP_CFG_RESET_ONLY_MASK 0x00000001L |
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| 85321 | #define BIF0_SWRST_EP_COMMAND_0__EP_HOT_RESET_MASK 0x00000100L |
|---|
| 85322 | #define BIF0_SWRST_EP_COMMAND_0__EP_LNKDWN_RESET_MASK 0x00000200L |
|---|
| 85323 | #define BIF0_SWRST_EP_COMMAND_0__EP_LNKDIS_RESET_MASK 0x00000400L |
|---|
| 85324 | //BIF0_SWRST_EP_CONTROL_0 |
|---|
| 85325 | #define BIF0_SWRST_EP_CONTROL_0__EP_CFG_RESET_ONLY_EN__SHIFT 0x0 |
|---|
| 85326 | #define BIF0_SWRST_EP_CONTROL_0__EP_HOT_RESET_EN__SHIFT 0x8 |
|---|
| 85327 | #define BIF0_SWRST_EP_CONTROL_0__EP_LNKDWN_RESET_EN__SHIFT 0x9 |
|---|
| 85328 | #define BIF0_SWRST_EP_CONTROL_0__EP_LNKDIS_RESET_EN__SHIFT 0xa |
|---|
| 85329 | #define BIF0_SWRST_EP_CONTROL_0__EP_CFG_RESET_ONLY_EN_MASK 0x00000001L |
|---|
| 85330 | #define BIF0_SWRST_EP_CONTROL_0__EP_HOT_RESET_EN_MASK 0x00000100L |
|---|
| 85331 | #define BIF0_SWRST_EP_CONTROL_0__EP_LNKDWN_RESET_EN_MASK 0x00000200L |
|---|
| 85332 | #define BIF0_SWRST_EP_CONTROL_0__EP_LNKDIS_RESET_EN_MASK 0x00000400L |
|---|
| 85333 | //BIF0_CPM_CONTROL |
|---|
| 85334 | #define BIF0_CPM_CONTROL__LCLK_DYN_GATE_ENABLE__SHIFT 0x0 |
|---|
| 85335 | #define BIF0_CPM_CONTROL__TXCLK_DYN_GATE_ENABLE__SHIFT 0x1 |
|---|
| 85336 | #define BIF0_CPM_CONTROL__L1_PWR_GATE_ENABLE__SHIFT 0x2 |
|---|
| 85337 | #define BIF0_CPM_CONTROL__L1_1_PWR_GATE_ENABLE__SHIFT 0x3 |
|---|
| 85338 | #define BIF0_CPM_CONTROL__L1_2_PWR_GATE_ENABLE__SHIFT 0x4 |
|---|
| 85339 | #define BIF0_CPM_CONTROL__TXCLK_LCNT_GATE_ENABLE__SHIFT 0x5 |
|---|
| 85340 | #define BIF0_CPM_CONTROL__TXCLK_REGS_GATE_ENABLE__SHIFT 0x6 |
|---|
| 85341 | #define BIF0_CPM_CONTROL__TXCLK_PRBS_GATE_ENABLE__SHIFT 0x7 |
|---|
| 85342 | #define BIF0_CPM_CONTROL__REFCLK_REGS_GATE_ENABLE__SHIFT 0x8 |
|---|
| 85343 | #define BIF0_CPM_CONTROL__LCLK_DYN_GATE_LATENCY__SHIFT 0x9 |
|---|
| 85344 | #define BIF0_CPM_CONTROL__TXCLK_DYN_GATE_LATENCY__SHIFT 0xb |
|---|
| 85345 | #define BIF0_CPM_CONTROL__REFCLKREQ_REFCLKACK_LOOPBACK_ENABLE__SHIFT 0xd |
|---|
| 85346 | #define BIF0_CPM_CONTROL__TXCLK_REGS_GATE_LATENCY__SHIFT 0xe |
|---|
| 85347 | #define BIF0_CPM_CONTROL__REFCLK_REGS_GATE_LATENCY__SHIFT 0xf |
|---|
| 85348 | #define BIF0_CPM_CONTROL__LCLK_GATE_TXCLK_FREE__SHIFT 0x10 |
|---|
| 85349 | #define BIF0_CPM_CONTROL__RCVR_DET_CLK_ENABLE__SHIFT 0x11 |
|---|
| 85350 | #define BIF0_CPM_CONTROL__FAST_TXCLK_LATENCY__SHIFT 0x12 |
|---|
| 85351 | #define BIF0_CPM_CONTROL__IGNORE_REGS_IDLE_IN_PG__SHIFT 0x15 |
|---|
| 85352 | #define BIF0_CPM_CONTROL__REFCLK_XSTCLK_ENABLE__SHIFT 0x16 |
|---|
| 85353 | #define BIF0_CPM_CONTROL__REFCLK_XSTCLK_LATENCY__SHIFT 0x17 |
|---|
| 85354 | #define BIF0_CPM_CONTROL__CLKREQb_UNGATE_TXCLK_ENABLE__SHIFT 0x18 |
|---|
| 85355 | #define BIF0_CPM_CONTROL__LCLK_GATE_ALLOW_IN_L1__SHIFT 0x19 |
|---|
| 85356 | #define BIF0_CPM_CONTROL__PG_EARLY_WAKE_ENABLE__SHIFT 0x1a |
|---|
| 85357 | #define BIF0_CPM_CONTROL__PCIE_CORE_IDLE__SHIFT 0x1b |
|---|
| 85358 | #define BIF0_CPM_CONTROL__PCIE_LINK_IDLE__SHIFT 0x1c |
|---|
| 85359 | #define BIF0_CPM_CONTROL__PCIE_BUFFER_EMPTY__SHIFT 0x1d |
|---|
| 85360 | #define BIF0_CPM_CONTROL__REGS_IDLE_TO_PG_LATENCY__SHIFT 0x1e |
|---|
| 85361 | #define BIF0_CPM_CONTROL__LCLK_DYN_GATE_ENABLE_MASK 0x00000001L |
|---|
| 85362 | #define BIF0_CPM_CONTROL__TXCLK_DYN_GATE_ENABLE_MASK 0x00000002L |
|---|
| 85363 | #define BIF0_CPM_CONTROL__L1_PWR_GATE_ENABLE_MASK 0x00000004L |
|---|
| 85364 | #define BIF0_CPM_CONTROL__L1_1_PWR_GATE_ENABLE_MASK 0x00000008L |
|---|
| 85365 | #define BIF0_CPM_CONTROL__L1_2_PWR_GATE_ENABLE_MASK 0x00000010L |
|---|
| 85366 | #define BIF0_CPM_CONTROL__TXCLK_LCNT_GATE_ENABLE_MASK 0x00000020L |
|---|
| 85367 | #define BIF0_CPM_CONTROL__TXCLK_REGS_GATE_ENABLE_MASK 0x00000040L |
|---|
| 85368 | #define BIF0_CPM_CONTROL__TXCLK_PRBS_GATE_ENABLE_MASK 0x00000080L |
|---|
| 85369 | #define BIF0_CPM_CONTROL__REFCLK_REGS_GATE_ENABLE_MASK 0x00000100L |
|---|
| 85370 | #define BIF0_CPM_CONTROL__LCLK_DYN_GATE_LATENCY_MASK 0x00000600L |
|---|
| 85371 | #define BIF0_CPM_CONTROL__TXCLK_DYN_GATE_LATENCY_MASK 0x00001800L |
|---|
| 85372 | #define BIF0_CPM_CONTROL__REFCLKREQ_REFCLKACK_LOOPBACK_ENABLE_MASK 0x00002000L |
|---|
| 85373 | #define BIF0_CPM_CONTROL__TXCLK_REGS_GATE_LATENCY_MASK 0x00004000L |
|---|
| 85374 | #define BIF0_CPM_CONTROL__REFCLK_REGS_GATE_LATENCY_MASK 0x00008000L |
|---|
| 85375 | #define BIF0_CPM_CONTROL__LCLK_GATE_TXCLK_FREE_MASK 0x00010000L |
|---|
| 85376 | #define BIF0_CPM_CONTROL__RCVR_DET_CLK_ENABLE_MASK 0x00020000L |
|---|
| 85377 | #define BIF0_CPM_CONTROL__FAST_TXCLK_LATENCY_MASK 0x001C0000L |
|---|
| 85378 | #define BIF0_CPM_CONTROL__IGNORE_REGS_IDLE_IN_PG_MASK 0x00200000L |
|---|
| 85379 | #define BIF0_CPM_CONTROL__REFCLK_XSTCLK_ENABLE_MASK 0x00400000L |
|---|
| 85380 | #define BIF0_CPM_CONTROL__REFCLK_XSTCLK_LATENCY_MASK 0x00800000L |
|---|
| 85381 | #define BIF0_CPM_CONTROL__CLKREQb_UNGATE_TXCLK_ENABLE_MASK 0x01000000L |
|---|
| 85382 | #define BIF0_CPM_CONTROL__LCLK_GATE_ALLOW_IN_L1_MASK 0x02000000L |
|---|
| 85383 | #define BIF0_CPM_CONTROL__PG_EARLY_WAKE_ENABLE_MASK 0x04000000L |
|---|
| 85384 | #define BIF0_CPM_CONTROL__PCIE_CORE_IDLE_MASK 0x08000000L |
|---|
| 85385 | #define BIF0_CPM_CONTROL__PCIE_LINK_IDLE_MASK 0x10000000L |
|---|
| 85386 | #define BIF0_CPM_CONTROL__PCIE_BUFFER_EMPTY_MASK 0x20000000L |
|---|
| 85387 | #define BIF0_CPM_CONTROL__REGS_IDLE_TO_PG_LATENCY_MASK 0xC0000000L |
|---|
| 85388 | //BIF0_CPM_SPLIT_CONTROL |
|---|
| 85389 | #define BIF0_CPM_SPLIT_CONTROL__TXCLK_CCIX_DYN_GATE_ENABLE__SHIFT 0x0 |
|---|
| 85390 | #define BIF0_CPM_SPLIT_CONTROL__TXCLK_CCIX_DYN_GATE_ENABLE_MASK 0x00000001L |
|---|
| 85391 | //BIF0_CPM_CONTROL_EXT |
|---|
| 85392 | #define BIF0_CPM_CONTROL_EXT__PWRDOWN_EI_MASK_DISABLE__SHIFT 0x0 |
|---|
| 85393 | #define BIF0_CPM_CONTROL_EXT__DELAY_HOLD_TRAINING_ENABLE__SHIFT 0x1 |
|---|
| 85394 | #define BIF0_CPM_CONTROL_EXT__LCLK_DS_MODE__SHIFT 0x2 |
|---|
| 85395 | #define BIF0_CPM_CONTROL_EXT__LCLK_DS_ENABLE__SHIFT 0x4 |
|---|
| 85396 | #define BIF0_CPM_CONTROL_EXT__PG_STATE__SHIFT 0x5 |
|---|
| 85397 | #define BIF0_CPM_CONTROL_EXT__HOTPLUG_ALLOW_LCLK_GATING_EN__SHIFT 0x8 |
|---|
| 85398 | #define BIF0_CPM_CONTROL_EXT__RESPOND_SDP_CONNECT_WHEN_ALLPORT_UNPLUG_IN_PG__SHIFT 0x9 |
|---|
| 85399 | #define BIF0_CPM_CONTROL_EXT__PWRDOWN_EI_MASK_DISABLE_MASK 0x00000001L |
|---|
| 85400 | #define BIF0_CPM_CONTROL_EXT__DELAY_HOLD_TRAINING_ENABLE_MASK 0x00000002L |
|---|
| 85401 | #define BIF0_CPM_CONTROL_EXT__LCLK_DS_MODE_MASK 0x0000000CL |
|---|
| 85402 | #define BIF0_CPM_CONTROL_EXT__LCLK_DS_ENABLE_MASK 0x00000010L |
|---|
| 85403 | #define BIF0_CPM_CONTROL_EXT__PG_STATE_MASK 0x000000E0L |
|---|
| 85404 | #define BIF0_CPM_CONTROL_EXT__HOTPLUG_ALLOW_LCLK_GATING_EN_MASK 0x00000100L |
|---|
| 85405 | #define BIF0_CPM_CONTROL_EXT__RESPOND_SDP_CONNECT_WHEN_ALLPORT_UNPLUG_IN_PG_MASK 0x00000200L |
|---|
| 85406 | //BIF0_SMN_APERTURE_ID_A |
|---|
| 85407 | #define BIF0_SMN_APERTURE_ID_A__SMU_APERTURE_ID__SHIFT 0x0 |
|---|
| 85408 | #define BIF0_SMN_APERTURE_ID_A__PCS_APERTURE_ID__SHIFT 0xc |
|---|
| 85409 | #define BIF0_SMN_APERTURE_ID_A__SMU_APERTURE_ID_MASK 0x00000FFFL |
|---|
| 85410 | #define BIF0_SMN_APERTURE_ID_A__PCS_APERTURE_ID_MASK 0x00FFF000L |
|---|
| 85411 | //BIF0_SMN_APERTURE_ID_B |
|---|
| 85412 | #define BIF0_SMN_APERTURE_ID_B__IOHUB_APERTURE_ID__SHIFT 0x0 |
|---|
| 85413 | #define BIF0_SMN_APERTURE_ID_B__NBIF_APERTURE_ID__SHIFT 0xc |
|---|
| 85414 | #define BIF0_SMN_APERTURE_ID_B__IOHUB_APERTURE_ID_MASK 0x00000FFFL |
|---|
| 85415 | #define BIF0_SMN_APERTURE_ID_B__NBIF_APERTURE_ID_MASK 0x00FFF000L |
|---|
| 85416 | //BIF0_LNCNT_CONTROL |
|---|
| 85417 | #define BIF0_LNCNT_CONTROL__CFG_LNC_BW_CNT_EN__SHIFT 0x0 |
|---|
| 85418 | #define BIF0_LNCNT_CONTROL__CFG_LNC_CMN_CNT_EN__SHIFT 0x1 |
|---|
| 85419 | #define BIF0_LNCNT_CONTROL__CFG_LNC_BW_QUAN_THRD__SHIFT 0x2 |
|---|
| 85420 | #define BIF0_LNCNT_CONTROL__CFG_LNC_CMN_QUAN_THRD__SHIFT 0x5 |
|---|
| 85421 | #define BIF0_LNCNT_CONTROL__CFG_LNC_BW_CNT_EN_MASK 0x00000001L |
|---|
| 85422 | #define BIF0_LNCNT_CONTROL__CFG_LNC_CMN_CNT_EN_MASK 0x00000002L |
|---|
| 85423 | #define BIF0_LNCNT_CONTROL__CFG_LNC_BW_QUAN_THRD_MASK 0x0000001CL |
|---|
| 85424 | #define BIF0_LNCNT_CONTROL__CFG_LNC_CMN_QUAN_THRD_MASK 0x000000E0L |
|---|
| 85425 | //BIF0_SMU_HP_STATUS_UPDATE |
|---|
| 85426 | #define BIF0_SMU_HP_STATUS_UPDATE__SMU_HP_STATUS__SHIFT 0x0 |
|---|
| 85427 | #define BIF0_SMU_HP_STATUS_UPDATE__SMU_HP_STATUS_MASK 0xFFFFFFFFL |
|---|
| 85428 | //BIF0_HP_SMU_COMMAND_UPDATE |
|---|
| 85429 | #define BIF0_HP_SMU_COMMAND_UPDATE__HP_SMU_COMMAND__SHIFT 0x0 |
|---|
| 85430 | #define BIF0_HP_SMU_COMMAND_UPDATE__HP_SMU_COMMAND_MASK 0xFFFFFFFFL |
|---|
| 85431 | //BIF0_SMU_HP_END_OF_INTERRUPT |
|---|
| 85432 | #define BIF0_SMU_HP_END_OF_INTERRUPT__SMU_HP_EOI__SHIFT 0x0 |
|---|
| 85433 | #define BIF0_SMU_HP_END_OF_INTERRUPT__SMU_HP_EOI_MASK 0x00000001L |
|---|
| 85434 | //BIF0_SMU_INT_PIN_SHARING_PORT_INDICATOR |
|---|
| 85435 | #define BIF0_SMU_INT_PIN_SHARING_PORT_INDICATOR__LINK_MANAGEMENT_INT_STATUS__SHIFT 0x0 |
|---|
| 85436 | #define BIF0_SMU_INT_PIN_SHARING_PORT_INDICATOR__LTR_INT_STATUS__SHIFT 0x10 |
|---|
| 85437 | #define BIF0_SMU_INT_PIN_SHARING_PORT_INDICATOR__LINK_MANAGEMENT_INT_STATUS_MASK 0x0000FFFFL |
|---|
| 85438 | #define BIF0_SMU_INT_PIN_SHARING_PORT_INDICATOR__LTR_INT_STATUS_MASK 0xFFFF0000L |
|---|
| 85439 | //BIF0_PCIE_PGMST_CNTL |
|---|
| 85440 | #define BIF0_PCIE_PGMST_CNTL__CFG_PG_HYSTERESIS__SHIFT 0x0 |
|---|
| 85441 | #define BIF0_PCIE_PGMST_CNTL__CFG_PG_EN__SHIFT 0x8 |
|---|
| 85442 | #define BIF0_PCIE_PGMST_CNTL__CFG_IDLENESS_COUNT_EN__SHIFT 0xa |
|---|
| 85443 | #define BIF0_PCIE_PGMST_CNTL__CFG_FW_PG_EXIT_CNTL__SHIFT 0xe |
|---|
| 85444 | #define BIF0_PCIE_PGMST_CNTL__PG_EXIT_TIMER__SHIFT 0x10 |
|---|
| 85445 | #define BIF0_PCIE_PGMST_CNTL__CFG_PG_HYSTERESIS_MASK 0x000000FFL |
|---|
| 85446 | #define BIF0_PCIE_PGMST_CNTL__CFG_PG_EN_MASK 0x00000100L |
|---|
| 85447 | #define BIF0_PCIE_PGMST_CNTL__CFG_IDLENESS_COUNT_EN_MASK 0x00003C00L |
|---|
| 85448 | #define BIF0_PCIE_PGMST_CNTL__CFG_FW_PG_EXIT_CNTL_MASK 0x0000C000L |
|---|
| 85449 | #define BIF0_PCIE_PGMST_CNTL__PG_EXIT_TIMER_MASK 0x00FF0000L |
|---|
| 85450 | //BIF0_PCIE_PGSLV_CNTL |
|---|
| 85451 | #define BIF0_PCIE_PGSLV_CNTL__CFG_IDLE_HYSTERESIS__SHIFT 0x0 |
|---|
| 85452 | #define BIF0_PCIE_PGSLV_CNTL__CFG_IDLE_HYSTERESIS_MASK 0x0000001FL |
|---|
| 85453 | //BIF0_LC_CPM_CONTROL_0 |
|---|
| 85454 | #define BIF0_LC_CPM_CONTROL_0__TXCLK_DYN_PORT_A_GATE_ENABLE__SHIFT 0x0 |
|---|
| 85455 | #define BIF0_LC_CPM_CONTROL_0__TXCLK_DYN_PORT_B_GATE_ENABLE__SHIFT 0x1 |
|---|
| 85456 | #define BIF0_LC_CPM_CONTROL_0__TXCLK_DYN_PORT_C_GATE_ENABLE__SHIFT 0x2 |
|---|
| 85457 | #define BIF0_LC_CPM_CONTROL_0__TXCLK_DYN_PORT_D_GATE_ENABLE__SHIFT 0x3 |
|---|
| 85458 | #define BIF0_LC_CPM_CONTROL_0__TXCLK_DYN_PORT_E_GATE_ENABLE__SHIFT 0x4 |
|---|
| 85459 | #define BIF0_LC_CPM_CONTROL_0__TXCLK_DYN_PORT_F_GATE_ENABLE__SHIFT 0x5 |
|---|
| 85460 | #define BIF0_LC_CPM_CONTROL_0__TXCLK_DYN_PORT_G_GATE_ENABLE__SHIFT 0x6 |
|---|
| 85461 | #define BIF0_LC_CPM_CONTROL_0__TXCLK_DYN_PORT_H_GATE_ENABLE__SHIFT 0x7 |
|---|
| 85462 | #define BIF0_LC_CPM_CONTROL_0__TXCLK_DYN_PORT_I_GATE_ENABLE__SHIFT 0x8 |
|---|
| 85463 | #define BIF0_LC_CPM_CONTROL_0__TXCLK_DYN_PORT_J_GATE_ENABLE__SHIFT 0x9 |
|---|
| 85464 | #define BIF0_LC_CPM_CONTROL_0__TXCLK_DYN_PORT_K_GATE_ENABLE__SHIFT 0xa |
|---|
| 85465 | #define BIF0_LC_CPM_CONTROL_0__TXCLK_DYN_PORT_L_GATE_ENABLE__SHIFT 0xb |
|---|
| 85466 | #define BIF0_LC_CPM_CONTROL_0__TXCLK_DYN_PORT_M_GATE_ENABLE__SHIFT 0xc |
|---|
| 85467 | #define BIF0_LC_CPM_CONTROL_0__TXCLK_DYN_PORT_N_GATE_ENABLE__SHIFT 0xd |
|---|
| 85468 | #define BIF0_LC_CPM_CONTROL_0__TXCLK_DYN_PORT_O_GATE_ENABLE__SHIFT 0xe |
|---|
| 85469 | #define BIF0_LC_CPM_CONTROL_0__TXCLK_DYN_PORT_P_GATE_ENABLE__SHIFT 0xf |
|---|
| 85470 | #define BIF0_LC_CPM_CONTROL_0__TXCLK_DYN_TR_PORT_A_GATE_ENABLE__SHIFT 0x10 |
|---|
| 85471 | #define BIF0_LC_CPM_CONTROL_0__TXCLK_DYN_TR_PORT_B_GATE_ENABLE__SHIFT 0x11 |
|---|
| 85472 | #define BIF0_LC_CPM_CONTROL_0__TXCLK_DYN_TR_PORT_C_GATE_ENABLE__SHIFT 0x12 |
|---|
| 85473 | #define BIF0_LC_CPM_CONTROL_0__TXCLK_DYN_TR_PORT_D_GATE_ENABLE__SHIFT 0x13 |
|---|
| 85474 | #define BIF0_LC_CPM_CONTROL_0__TXCLK_DYN_TR_PORT_E_GATE_ENABLE__SHIFT 0x14 |
|---|
| 85475 | #define BIF0_LC_CPM_CONTROL_0__TXCLK_DYN_TR_PORT_F_GATE_ENABLE__SHIFT 0x15 |
|---|
| 85476 | #define BIF0_LC_CPM_CONTROL_0__TXCLK_DYN_TR_PORT_G_GATE_ENABLE__SHIFT 0x16 |
|---|
| 85477 | #define BIF0_LC_CPM_CONTROL_0__TXCLK_DYN_TR_PORT_H_GATE_ENABLE__SHIFT 0x17 |
|---|
| 85478 | #define BIF0_LC_CPM_CONTROL_0__TXCLK_DYN_TR_PORT_I_GATE_ENABLE__SHIFT 0x18 |
|---|
| 85479 | #define BIF0_LC_CPM_CONTROL_0__TXCLK_DYN_TR_PORT_J_GATE_ENABLE__SHIFT 0x19 |
|---|
| 85480 | #define BIF0_LC_CPM_CONTROL_0__TXCLK_DYN_TR_PORT_K_GATE_ENABLE__SHIFT 0x1a |
|---|
| 85481 | #define BIF0_LC_CPM_CONTROL_0__TXCLK_DYN_TR_PORT_L_GATE_ENABLE__SHIFT 0x1b |
|---|
| 85482 | #define BIF0_LC_CPM_CONTROL_0__TXCLK_DYN_TR_PORT_M_GATE_ENABLE__SHIFT 0x1c |
|---|
| 85483 | #define BIF0_LC_CPM_CONTROL_0__TXCLK_DYN_TR_PORT_N_GATE_ENABLE__SHIFT 0x1d |
|---|
| 85484 | #define BIF0_LC_CPM_CONTROL_0__TXCLK_DYN_TR_PORT_O_GATE_ENABLE__SHIFT 0x1e |
|---|
| 85485 | #define BIF0_LC_CPM_CONTROL_0__TXCLK_DYN_TR_PORT_P_GATE_ENABLE__SHIFT 0x1f |
|---|
| 85486 | #define BIF0_LC_CPM_CONTROL_0__TXCLK_DYN_PORT_A_GATE_ENABLE_MASK 0x00000001L |
|---|
| 85487 | #define BIF0_LC_CPM_CONTROL_0__TXCLK_DYN_PORT_B_GATE_ENABLE_MASK 0x00000002L |
|---|
| 85488 | #define BIF0_LC_CPM_CONTROL_0__TXCLK_DYN_PORT_C_GATE_ENABLE_MASK 0x00000004L |
|---|
| 85489 | #define BIF0_LC_CPM_CONTROL_0__TXCLK_DYN_PORT_D_GATE_ENABLE_MASK 0x00000008L |
|---|
| 85490 | #define BIF0_LC_CPM_CONTROL_0__TXCLK_DYN_PORT_E_GATE_ENABLE_MASK 0x00000010L |
|---|
| 85491 | #define BIF0_LC_CPM_CONTROL_0__TXCLK_DYN_PORT_F_GATE_ENABLE_MASK 0x00000020L |
|---|
| 85492 | #define BIF0_LC_CPM_CONTROL_0__TXCLK_DYN_PORT_G_GATE_ENABLE_MASK 0x00000040L |
|---|
| 85493 | #define BIF0_LC_CPM_CONTROL_0__TXCLK_DYN_PORT_H_GATE_ENABLE_MASK 0x00000080L |
|---|
| 85494 | #define BIF0_LC_CPM_CONTROL_0__TXCLK_DYN_PORT_I_GATE_ENABLE_MASK 0x00000100L |
|---|
| 85495 | #define BIF0_LC_CPM_CONTROL_0__TXCLK_DYN_PORT_J_GATE_ENABLE_MASK 0x00000200L |
|---|
| 85496 | #define BIF0_LC_CPM_CONTROL_0__TXCLK_DYN_PORT_K_GATE_ENABLE_MASK 0x00000400L |
|---|
| 85497 | #define BIF0_LC_CPM_CONTROL_0__TXCLK_DYN_PORT_L_GATE_ENABLE_MASK 0x00000800L |
|---|
| 85498 | #define BIF0_LC_CPM_CONTROL_0__TXCLK_DYN_PORT_M_GATE_ENABLE_MASK 0x00001000L |
|---|
| 85499 | #define BIF0_LC_CPM_CONTROL_0__TXCLK_DYN_PORT_N_GATE_ENABLE_MASK 0x00002000L |
|---|
| 85500 | #define BIF0_LC_CPM_CONTROL_0__TXCLK_DYN_PORT_O_GATE_ENABLE_MASK 0x00004000L |
|---|
| 85501 | #define BIF0_LC_CPM_CONTROL_0__TXCLK_DYN_PORT_P_GATE_ENABLE_MASK 0x00008000L |
|---|
| 85502 | #define BIF0_LC_CPM_CONTROL_0__TXCLK_DYN_TR_PORT_A_GATE_ENABLE_MASK 0x00010000L |
|---|
| 85503 | #define BIF0_LC_CPM_CONTROL_0__TXCLK_DYN_TR_PORT_B_GATE_ENABLE_MASK 0x00020000L |
|---|
| 85504 | #define BIF0_LC_CPM_CONTROL_0__TXCLK_DYN_TR_PORT_C_GATE_ENABLE_MASK 0x00040000L |
|---|
| 85505 | #define BIF0_LC_CPM_CONTROL_0__TXCLK_DYN_TR_PORT_D_GATE_ENABLE_MASK 0x00080000L |
|---|
| 85506 | #define BIF0_LC_CPM_CONTROL_0__TXCLK_DYN_TR_PORT_E_GATE_ENABLE_MASK 0x00100000L |
|---|
| 85507 | #define BIF0_LC_CPM_CONTROL_0__TXCLK_DYN_TR_PORT_F_GATE_ENABLE_MASK 0x00200000L |
|---|
| 85508 | #define BIF0_LC_CPM_CONTROL_0__TXCLK_DYN_TR_PORT_G_GATE_ENABLE_MASK 0x00400000L |
|---|
| 85509 | #define BIF0_LC_CPM_CONTROL_0__TXCLK_DYN_TR_PORT_H_GATE_ENABLE_MASK 0x00800000L |
|---|
| 85510 | #define BIF0_LC_CPM_CONTROL_0__TXCLK_DYN_TR_PORT_I_GATE_ENABLE_MASK 0x01000000L |
|---|
| 85511 | #define BIF0_LC_CPM_CONTROL_0__TXCLK_DYN_TR_PORT_J_GATE_ENABLE_MASK 0x02000000L |
|---|
| 85512 | #define BIF0_LC_CPM_CONTROL_0__TXCLK_DYN_TR_PORT_K_GATE_ENABLE_MASK 0x04000000L |
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|---|
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| 85545 | #define BIF0_LC_CPM_CONTROL_1__TXCLK_RXP_CLK_EN_PORT_G_GATE_ENABLE_MASK 0x00400000L |
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| 85547 | #define BIF0_LC_CPM_CONTROL_1__TXCLK_RXP_CLK_EN_PORT_I_GATE_ENABLE_MASK 0x01000000L |
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| 85548 | #define BIF0_LC_CPM_CONTROL_1__TXCLK_RXP_CLK_EN_PORT_J_GATE_ENABLE_MASK 0x02000000L |
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| 85550 | #define BIF0_LC_CPM_CONTROL_1__TXCLK_RXP_CLK_EN_PORT_L_GATE_ENABLE_MASK 0x08000000L |
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| 85551 | #define BIF0_LC_CPM_CONTROL_1__TXCLK_RXP_CLK_EN_PORT_M_GATE_ENABLE_MASK 0x10000000L |
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| 85553 | #define BIF0_LC_CPM_CONTROL_1__TXCLK_RXP_CLK_EN_PORT_O_GATE_ENABLE_MASK 0x40000000L |
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| 85554 | #define BIF0_LC_CPM_CONTROL_1__TXCLK_RXP_CLK_EN_PORT_P_GATE_ENABLE_MASK 0x80000000L |
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| 85555 | //BIF0_PCIE_RXMARGIN_CONTROL_CAPABILITIES |
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| 85561 | #define BIF0_PCIE_RXMARGIN_CONTROL_CAPABILITIES__M_VOLTAGESUPPORTED_MASK 0x00000001L |
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| 85562 | #define BIF0_PCIE_RXMARGIN_CONTROL_CAPABILITIES__M_INDUPDOWNVOLTAGE_MASK 0x00000002L |
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| 85563 | #define BIF0_PCIE_RXMARGIN_CONTROL_CAPABILITIES__M_INDLEFTRIGHTTIMING_MASK 0x00000004L |
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| 85572 | #define BIF0_PCIE_RXMARGIN_1_SETTINGS__M_NUMTIMINGSTEPS_MASK 0x00001F80L |
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| 85573 | #define BIF0_PCIE_RXMARGIN_1_SETTINGS__M_MAXTIMINGOFFSET_MASK 0x000FE000L |
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| 85574 | #define BIF0_PCIE_RXMARGIN_1_SETTINGS__M_MAXVOLTAGEOFFSET_MASK 0x07F00000L |
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|---|
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|---|
| 85582 | #define BIF0_PCIE_RXMARGIN_2_SETTINGS__M_SAMPLINGRATEVOLTAGE_MASK 0x0000003FL |
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| 85583 | #define BIF0_PCIE_RXMARGIN_2_SETTINGS__M_SAMPLINGRATETIMING_MASK 0x00000FC0L |
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| 85584 | #define BIF0_PCIE_RXMARGIN_2_SETTINGS__M_SAMPLECOUNT_MASK 0x0007F000L |
|---|
| 85585 | #define BIF0_PCIE_RXMARGIN_2_SETTINGS__M_MAXLANES_MASK 0x00F80000L |
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| 85586 | #define BIF0_PCIE_RXMARGIN_2_SETTINGS__M_ERROR_COUNT_LIMIT_MASK 0x3F000000L |
|---|
| 85587 | #define BIF0_PCIE_RXMARGIN_2_SETTINGS__ENABLE_PRECODING_MASK 0x40000000L |
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| 85588 | //BIF0_PCIE_PRESENCE_DETECT_SELECT |
|---|
| 85589 | #define BIF0_PCIE_PRESENCE_DETECT_SELECT__DL_ACTIVE_INT_STATUS__SHIFT 0x0 |
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| 85590 | #define BIF0_PCIE_PRESENCE_DETECT_SELECT__PRESENCE_DETECT_SELECT__SHIFT 0x18 |
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| 85591 | #define BIF0_PCIE_PRESENCE_DETECT_SELECT__TL_PRESENCE_DETECT_SELECT__SHIFT 0x1a |
|---|
| 85592 | #define BIF0_PCIE_PRESENCE_DETECT_SELECT__DL_ACTIVE_INT_STATUS_MASK 0x0000FFFFL |
|---|
| 85593 | #define BIF0_PCIE_PRESENCE_DETECT_SELECT__PRESENCE_DETECT_SELECT_MASK 0x03000000L |
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| 85594 | #define BIF0_PCIE_PRESENCE_DETECT_SELECT__TL_PRESENCE_DETECT_SELECT_MASK 0x0C000000L |
|---|
| 85595 | //BIF0_PCIE_LC_DEBUG_CNTL |
|---|
| 85596 | #define BIF0_PCIE_LC_DEBUG_CNTL__DEBUG_LANE_EN__SHIFT 0x10 |
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| 85597 | #define BIF0_PCIE_LC_DEBUG_CNTL__DEBUG_LANE_EN_MASK 0xFFFF0000L |
|---|
| 85598 | //BIF0_SMU_INT_PIN_SHARING_PORT_INDICATOR_TWO |
|---|
| 85599 | #define BIF0_SMU_INT_PIN_SHARING_PORT_INDICATOR_TWO__DPC_INT_STATUS__SHIFT 0x0 |
|---|
| 85600 | #define BIF0_SMU_INT_PIN_SHARING_PORT_INDICATOR_TWO__PD_INT_STATUS__SHIFT 0x10 |
|---|
| 85601 | #define BIF0_SMU_INT_PIN_SHARING_PORT_INDICATOR_TWO__DPC_INT_STATUS_MASK 0x0000FFFFL |
|---|
| 85602 | #define BIF0_SMU_INT_PIN_SHARING_PORT_INDICATOR_TWO__PD_INT_STATUS_MASK 0xFFFF0000L |
|---|
| 85603 | //BIF0_PCIE_TX_LAST_TLP0 |
|---|
| 85604 | #define BIF0_PCIE_TX_LAST_TLP0__TX_LAST_TLP0__SHIFT 0x0 |
|---|
| 85605 | #define BIF0_PCIE_TX_LAST_TLP0__TX_LAST_TLP0_MASK 0xFFFFFFFFL |
|---|
| 85606 | //BIF0_PCIE_TX_LAST_TLP1 |
|---|
| 85607 | #define BIF0_PCIE_TX_LAST_TLP1__TX_LAST_TLP1__SHIFT 0x0 |
|---|
| 85608 | #define BIF0_PCIE_TX_LAST_TLP1__TX_LAST_TLP1_MASK 0xFFFFFFFFL |
|---|
| 85609 | //BIF0_PCIE_TX_LAST_TLP2 |
|---|
| 85610 | #define BIF0_PCIE_TX_LAST_TLP2__TX_LAST_TLP2__SHIFT 0x0 |
|---|
| 85611 | #define BIF0_PCIE_TX_LAST_TLP2__TX_LAST_TLP2_MASK 0xFFFFFFFFL |
|---|
| 85612 | //BIF0_PCIE_TX_LAST_TLP3 |
|---|
| 85613 | #define BIF0_PCIE_TX_LAST_TLP3__TX_LAST_TLP3__SHIFT 0x0 |
|---|
| 85614 | #define BIF0_PCIE_TX_LAST_TLP3__TX_LAST_TLP3_MASK 0xFFFFFFFFL |
|---|
| 85615 | //BIF0_PCIE_TX_TRACKING_ADDR_LO |
|---|
| 85616 | #define BIF0_PCIE_TX_TRACKING_ADDR_LO__TX_TRACKING_ADDR_LO__SHIFT 0x2 |
|---|
| 85617 | #define BIF0_PCIE_TX_TRACKING_ADDR_LO__TX_TRACKING_ADDR_LO_MASK 0xFFFFFFFCL |
|---|
| 85618 | //BIF0_PCIE_TX_TRACKING_ADDR_HI |
|---|
| 85619 | #define BIF0_PCIE_TX_TRACKING_ADDR_HI__TX_TRACKING_ADDR_HI__SHIFT 0x0 |
|---|
| 85620 | #define BIF0_PCIE_TX_TRACKING_ADDR_HI__TX_TRACKING_ADDR_HI_MASK 0xFFFFFFFFL |
|---|
| 85621 | //BIF0_PCIE_TX_TRACKING_CTRL_STATUS |
|---|
| 85622 | #define BIF0_PCIE_TX_TRACKING_CTRL_STATUS__TX_TRACKING_ENABLE__SHIFT 0x0 |
|---|
| 85623 | #define BIF0_PCIE_TX_TRACKING_CTRL_STATUS__TX_TRACKING_PORT__SHIFT 0x1 |
|---|
| 85624 | #define BIF0_PCIE_TX_TRACKING_CTRL_STATUS__TX_TRACKING_UNIT_ID__SHIFT 0x8 |
|---|
| 85625 | #define BIF0_PCIE_TX_TRACKING_CTRL_STATUS__TX_TRACKING_STATUS_VALID__SHIFT 0xf |
|---|
| 85626 | #define BIF0_PCIE_TX_TRACKING_CTRL_STATUS__TX_TRACKING_ENABLE_MASK 0x00000001L |
|---|
| 85627 | #define BIF0_PCIE_TX_TRACKING_CTRL_STATUS__TX_TRACKING_PORT_MASK 0x0000000EL |
|---|
| 85628 | #define BIF0_PCIE_TX_TRACKING_CTRL_STATUS__TX_TRACKING_UNIT_ID_MASK 0x00007F00L |
|---|
| 85629 | #define BIF0_PCIE_TX_TRACKING_CTRL_STATUS__TX_TRACKING_STATUS_VALID_MASK 0x00008000L |
|---|
| 85630 | //BIF0_PCIE_TX_POWER_CTRL_1 |
|---|
| 85631 | #define BIF0_PCIE_TX_POWER_CTRL_1__MST_MEM_LS_EN__SHIFT 0x0 |
|---|
| 85632 | #define BIF0_PCIE_TX_POWER_CTRL_1__MST_MEM_DS_EN__SHIFT 0x1 |
|---|
| 85633 | #define BIF0_PCIE_TX_POWER_CTRL_1__MST_MEM_SD_EN__SHIFT 0x2 |
|---|
| 85634 | #define BIF0_PCIE_TX_POWER_CTRL_1__REPLAY_MEM_LS_EN__SHIFT 0x3 |
|---|
| 85635 | #define BIF0_PCIE_TX_POWER_CTRL_1__REPLAY_MEM_DS_EN__SHIFT 0x4 |
|---|
| 85636 | #define BIF0_PCIE_TX_POWER_CTRL_1__REPLAY_MEM_SD_EN__SHIFT 0x5 |
|---|
| 85637 | #define BIF0_PCIE_TX_POWER_CTRL_1__MST_MEM_LS_EN_MASK 0x00000001L |
|---|
| 85638 | #define BIF0_PCIE_TX_POWER_CTRL_1__MST_MEM_DS_EN_MASK 0x00000002L |
|---|
| 85639 | #define BIF0_PCIE_TX_POWER_CTRL_1__MST_MEM_SD_EN_MASK 0x00000004L |
|---|
| 85640 | #define BIF0_PCIE_TX_POWER_CTRL_1__REPLAY_MEM_LS_EN_MASK 0x00000008L |
|---|
| 85641 | #define BIF0_PCIE_TX_POWER_CTRL_1__REPLAY_MEM_DS_EN_MASK 0x00000010L |
|---|
| 85642 | #define BIF0_PCIE_TX_POWER_CTRL_1__REPLAY_MEM_SD_EN_MASK 0x00000020L |
|---|
| 85643 | //BIF0_PCIE_TX_CTRL_4 |
|---|
| 85644 | #define BIF0_PCIE_TX_CTRL_4__TX_PORT_ACCESS_TIMER_SKEW__SHIFT 0x0 |
|---|
| 85645 | #define BIF0_PCIE_TX_CTRL_4__TX_PORT_ACCESS_TIMER_SKEW_MASK 0x0000000FL |
|---|
| 85646 | //BIF0_PCIE_TX_STATUS |
|---|
| 85647 | #define BIF0_PCIE_TX_STATUS__TX_MST_MEM_READY__SHIFT 0x0 |
|---|
| 85648 | #define BIF0_PCIE_TX_STATUS__CI_MST_REQ_IDLE__SHIFT 0x1 |
|---|
| 85649 | #define BIF0_PCIE_TX_STATUS__CI_NO_PENDING_MST_MRD__SHIFT 0x2 |
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| 85650 | #define BIF0_PCIE_TX_STATUS__CI_MST_WRRSP_IDLE__SHIFT 0x3 |
|---|
| 85651 | #define BIF0_PCIE_TX_STATUS__CI_SLV_RDRSP_IDLE__SHIFT 0x4 |
|---|
| 85652 | #define BIF0_PCIE_TX_STATUS__CI_MST_TX_IDLE__SHIFT 0x5 |
|---|
| 85653 | #define BIF0_PCIE_TX_STATUS__CI_SLV_CLKREQ_IDLE__SHIFT 0x6 |
|---|
| 85654 | #define BIF0_PCIE_TX_STATUS__CI_MST_CLKREQ_IDLE__SHIFT 0x7 |
|---|
| 85655 | #define BIF0_PCIE_TX_STATUS__TX_P_HDR_EMPTY__SHIFT 0x8 |
|---|
| 85656 | #define BIF0_PCIE_TX_STATUS__TX_NP_HDR_EMPTY__SHIFT 0x9 |
|---|
| 85657 | #define BIF0_PCIE_TX_STATUS__TX_P_DAT_EMPTY__SHIFT 0xa |
|---|
| 85658 | #define BIF0_PCIE_TX_STATUS__TX_NP_DAT_EMPTY__SHIFT 0xb |
|---|
| 85659 | #define BIF0_PCIE_TX_STATUS__CI_P_HDR_NO_FREE_CREDITS__SHIFT 0xc |
|---|
| 85660 | #define BIF0_PCIE_TX_STATUS__CI_NP_HDR_NO_FREE_CREDITS__SHIFT 0xd |
|---|
| 85661 | #define BIF0_PCIE_TX_STATUS__CI_P_DAT_NO_FREE_CREDITS__SHIFT 0xe |
|---|
| 85662 | #define BIF0_PCIE_TX_STATUS__CI_NP_DAT_NO_FREE_CREDITS__SHIFT 0xf |
|---|
| 85663 | #define BIF0_PCIE_TX_STATUS__TX_MST_MEM_READY_MASK 0x00000001L |
|---|
| 85664 | #define BIF0_PCIE_TX_STATUS__CI_MST_REQ_IDLE_MASK 0x00000002L |
|---|
| 85665 | #define BIF0_PCIE_TX_STATUS__CI_NO_PENDING_MST_MRD_MASK 0x00000004L |
|---|
| 85666 | #define BIF0_PCIE_TX_STATUS__CI_MST_WRRSP_IDLE_MASK 0x00000008L |
|---|
| 85667 | #define BIF0_PCIE_TX_STATUS__CI_SLV_RDRSP_IDLE_MASK 0x00000010L |
|---|
| 85668 | #define BIF0_PCIE_TX_STATUS__CI_MST_TX_IDLE_MASK 0x00000020L |
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| 85669 | #define BIF0_PCIE_TX_STATUS__CI_SLV_CLKREQ_IDLE_MASK 0x00000040L |
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| 85670 | #define BIF0_PCIE_TX_STATUS__CI_MST_CLKREQ_IDLE_MASK 0x00000080L |
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| 85671 | #define BIF0_PCIE_TX_STATUS__TX_P_HDR_EMPTY_MASK 0x00000100L |
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| 85673 | #define BIF0_PCIE_TX_STATUS__TX_P_DAT_EMPTY_MASK 0x00000400L |
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| 85674 | #define BIF0_PCIE_TX_STATUS__TX_NP_DAT_EMPTY_MASK 0x00000800L |
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| 85675 | #define BIF0_PCIE_TX_STATUS__CI_P_HDR_NO_FREE_CREDITS_MASK 0x00001000L |
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| 85676 | #define BIF0_PCIE_TX_STATUS__CI_NP_HDR_NO_FREE_CREDITS_MASK 0x00002000L |
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| 85677 | #define BIF0_PCIE_TX_STATUS__CI_P_DAT_NO_FREE_CREDITS_MASK 0x00004000L |
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| 85679 | //BIF0_PCIE_TX_F0_ATTR_CNTL |
|---|
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|---|
| 85777 | #define BIF0_PCIE_MST_CTRL_3__CI_SWUS_MAX_READ_REQUEST_SIZE_MODE__SHIFT 0x1b |
|---|
| 85778 | #define BIF0_PCIE_MST_CTRL_3__CI_SWUS_MAX_READ_REQUEST_SIZE_PRIV__SHIFT 0x1c |
|---|
| 85779 | #define BIF0_PCIE_MST_CTRL_3__CI_SWUS_EXTENDED_TAG_EN_OVERRIDE__SHIFT 0x1e |
|---|
| 85780 | #define BIF0_PCIE_MST_CTRL_3__CI_SWUS_MAX_PAYLOAD_SIZE_MODE_MASK 0x00000100L |
|---|
| 85781 | #define BIF0_PCIE_MST_CTRL_3__CI_SWUS_PRIV_MAX_PAYLOAD_SIZE_MASK 0x00000600L |
|---|
| 85782 | #define BIF0_PCIE_MST_CTRL_3__CI_10BIT_TAG_EN_OVERRIDE_MASK 0x00001800L |
|---|
| 85783 | #define BIF0_PCIE_MST_CTRL_3__CI_SWUS_10BIT_TAG_EN_OVERRIDE_MASK 0x00006000L |
|---|
| 85784 | #define BIF0_PCIE_MST_CTRL_3__CI_MAX_PAYLOAD_SIZE_MODE_MASK 0x00010000L |
|---|
| 85785 | #define BIF0_PCIE_MST_CTRL_3__CI_PRIV_MAX_PAYLOAD_SIZE_MASK 0x000E0000L |
|---|
| 85786 | #define BIF0_PCIE_MST_CTRL_3__CI_MAX_READ_REQUEST_SIZE_MODE_MASK 0x00100000L |
|---|
| 85787 | #define BIF0_PCIE_MST_CTRL_3__CI_PRIV_MAX_READ_REQUEST_SIZE_MASK 0x00E00000L |
|---|
| 85788 | #define BIF0_PCIE_MST_CTRL_3__CI_MAX_READ_SAFE_MODE_MASK 0x01000000L |
|---|
| 85789 | #define BIF0_PCIE_MST_CTRL_3__CI_EXTENDED_TAG_EN_OVERRIDE_MASK 0x06000000L |
|---|
| 85790 | #define BIF0_PCIE_MST_CTRL_3__CI_SWUS_MAX_READ_REQUEST_SIZE_MODE_MASK 0x08000000L |
|---|
| 85791 | #define BIF0_PCIE_MST_CTRL_3__CI_SWUS_MAX_READ_REQUEST_SIZE_PRIV_MASK 0x30000000L |
|---|
| 85792 | #define BIF0_PCIE_MST_CTRL_3__CI_SWUS_EXTENDED_TAG_EN_OVERRIDE_MASK 0xC0000000L |
|---|
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|---|
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|---|
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|---|
| 85798 | //BIF0_PCIE_MST_ERR_CTRL_1 |
|---|
| 85799 | #define BIF0_PCIE_MST_ERR_CTRL_1__MST_VC0_RDRSP_STATUS_UR_VALUE__SHIFT 0x0 |
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| 85800 | #define BIF0_PCIE_MST_ERR_CTRL_1__MST_VC1_WRRSP_STATUS_UR_VALUE__SHIFT 0x4 |
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| 85801 | #define BIF0_PCIE_MST_ERR_CTRL_1__MST_VC0_RDRSP_STATUS_UR_EN__SHIFT 0x8 |
|---|
| 85802 | #define BIF0_PCIE_MST_ERR_CTRL_1__MST_VC1_WRRSP_STATUS_UR_EN__SHIFT 0x9 |
|---|
| 85803 | #define BIF0_PCIE_MST_ERR_CTRL_1__MST_VC0_RDRSP_PREFIX_EGRESS_BLOCK_EN__SHIFT 0xb |
|---|
| 85804 | #define BIF0_PCIE_MST_ERR_CTRL_1__MST_VC0_RDRSP_ATOMIC_EGRESS_BLOCK_EN__SHIFT 0xc |
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| 85805 | #define BIF0_PCIE_MST_ERR_CTRL_1__MST_VC1_WRRSP_POISON_EGRESS_BLOCK_EN__SHIFT 0xf |
|---|
| 85806 | #define BIF0_PCIE_MST_ERR_CTRL_1__MST_VC1_WRRSP_PREFIX_EGRESS_BLOCK_EN__SHIFT 0x10 |
|---|
| 85807 | #define BIF0_PCIE_MST_ERR_CTRL_1__MST_VC1_WRRSP_BAD_LENGTH_EN__SHIFT 0x11 |
|---|
| 85808 | #define BIF0_PCIE_MST_ERR_CTRL_1__MST_SDP_PARITY_CHECK_EN__SHIFT 0x13 |
|---|
| 85809 | #define BIF0_PCIE_MST_ERR_CTRL_1__MST_SDP_DROP_WRRSP_STATUS_ATOMIC__SHIFT 0x14 |
|---|
| 85810 | #define BIF0_PCIE_MST_ERR_CTRL_1__MST_SDP_ENCMSG_EP_FROM_ORIGDATA_EN__SHIFT 0x18 |
|---|
| 85811 | #define BIF0_PCIE_MST_ERR_CTRL_1__MST_VC0_RDRSP_STATUS_UR_VALUE_MASK 0x0000000FL |
|---|
| 85812 | #define BIF0_PCIE_MST_ERR_CTRL_1__MST_VC1_WRRSP_STATUS_UR_VALUE_MASK 0x000000F0L |
|---|
| 85813 | #define BIF0_PCIE_MST_ERR_CTRL_1__MST_VC0_RDRSP_STATUS_UR_EN_MASK 0x00000100L |
|---|
| 85814 | #define BIF0_PCIE_MST_ERR_CTRL_1__MST_VC1_WRRSP_STATUS_UR_EN_MASK 0x00000200L |
|---|
| 85815 | #define BIF0_PCIE_MST_ERR_CTRL_1__MST_VC0_RDRSP_PREFIX_EGRESS_BLOCK_EN_MASK 0x00000800L |
|---|
| 85816 | #define BIF0_PCIE_MST_ERR_CTRL_1__MST_VC0_RDRSP_ATOMIC_EGRESS_BLOCK_EN_MASK 0x00001000L |
|---|
| 85817 | #define BIF0_PCIE_MST_ERR_CTRL_1__MST_VC1_WRRSP_POISON_EGRESS_BLOCK_EN_MASK 0x00008000L |
|---|
| 85818 | #define BIF0_PCIE_MST_ERR_CTRL_1__MST_VC1_WRRSP_PREFIX_EGRESS_BLOCK_EN_MASK 0x00010000L |
|---|
| 85819 | #define BIF0_PCIE_MST_ERR_CTRL_1__MST_VC1_WRRSP_BAD_LENGTH_EN_MASK 0x00020000L |
|---|
| 85820 | #define BIF0_PCIE_MST_ERR_CTRL_1__MST_SDP_PARITY_CHECK_EN_MASK 0x00080000L |
|---|
| 85821 | #define BIF0_PCIE_MST_ERR_CTRL_1__MST_SDP_DROP_WRRSP_STATUS_ATOMIC_MASK 0x00F00000L |
|---|
| 85822 | #define BIF0_PCIE_MST_ERR_CTRL_1__MST_SDP_ENCMSG_EP_FROM_ORIGDATA_EN_MASK 0x01000000L |
|---|
| 85823 | //BIF0_PCIE_HIP_REG0 |
|---|
| 85824 | #define BIF0_PCIE_HIP_REG0__CI_HIP_APT0_BASE_HI__SHIFT 0x0 |
|---|
| 85825 | #define BIF0_PCIE_HIP_REG0__CI_HIP_APT0_ENABLE__SHIFT 0x18 |
|---|
| 85826 | #define BIF0_PCIE_HIP_REG0__CI_HIP_APT0_PASID_MODE__SHIFT 0x19 |
|---|
| 85827 | #define BIF0_PCIE_HIP_REG0__CI_HIP_APT0_REQAT_MODE__SHIFT 0x1a |
|---|
| 85828 | #define BIF0_PCIE_HIP_REG0__CI_HIP_APT0_REQIO_MODE__SHIFT 0x1d |
|---|
| 85829 | #define BIF0_PCIE_HIP_REG0__CI_HIP_APT0_BASE_HI_MASK 0x000FFFFFL |
|---|
| 85830 | #define BIF0_PCIE_HIP_REG0__CI_HIP_APT0_ENABLE_MASK 0x01000000L |
|---|
| 85831 | #define BIF0_PCIE_HIP_REG0__CI_HIP_APT0_PASID_MODE_MASK 0x02000000L |
|---|
| 85832 | #define BIF0_PCIE_HIP_REG0__CI_HIP_APT0_REQAT_MODE_MASK 0x1C000000L |
|---|
| 85833 | #define BIF0_PCIE_HIP_REG0__CI_HIP_APT0_REQIO_MODE_MASK 0x60000000L |
|---|
| 85834 | //BIF0_PCIE_HIP_REG1 |
|---|
| 85835 | #define BIF0_PCIE_HIP_REG1__CI_HIP_APT0_BASE_LO__SHIFT 0x0 |
|---|
| 85836 | #define BIF0_PCIE_HIP_REG1__CI_HIP_APT0_BASE_LO_MASK 0xFFFFFFFFL |
|---|
| 85837 | //BIF0_PCIE_HIP_REG2 |
|---|
| 85838 | #define BIF0_PCIE_HIP_REG2__CI_HIP_APT0_LIMIT_HI__SHIFT 0x0 |
|---|
| 85839 | #define BIF0_PCIE_HIP_REG2__CI_HIP_APT0_LIMIT_HI_MASK 0x000FFFFFL |
|---|
| 85840 | //BIF0_PCIE_HIP_REG3 |
|---|
| 85841 | #define BIF0_PCIE_HIP_REG3__CI_HIP_APT0_LIMIT_LO__SHIFT 0x0 |
|---|
| 85842 | #define BIF0_PCIE_HIP_REG3__CI_HIP_APT0_LIMIT_LO_MASK 0xFFFFFFFFL |
|---|
| 85843 | //BIF0_PCIE_HIP_REG4 |
|---|
| 85844 | #define BIF0_PCIE_HIP_REG4__CI_HIP_APT1_BASE_HI__SHIFT 0x0 |
|---|
| 85845 | #define BIF0_PCIE_HIP_REG4__CI_HIP_APT1_ENABLE__SHIFT 0x18 |
|---|
| 85846 | #define BIF0_PCIE_HIP_REG4__CI_HIP_APT1_PASID_MODE__SHIFT 0x19 |
|---|
| 85847 | #define BIF0_PCIE_HIP_REG4__CI_HIP_APT1_REQAT_MODE__SHIFT 0x1a |
|---|
| 85848 | #define BIF0_PCIE_HIP_REG4__CI_HIP_APT1_REQIO_MODE__SHIFT 0x1d |
|---|
| 85849 | #define BIF0_PCIE_HIP_REG4__CI_HIP_APT1_BASE_HI_MASK 0x000FFFFFL |
|---|
| 85850 | #define BIF0_PCIE_HIP_REG4__CI_HIP_APT1_ENABLE_MASK 0x01000000L |
|---|
| 85851 | #define BIF0_PCIE_HIP_REG4__CI_HIP_APT1_PASID_MODE_MASK 0x02000000L |
|---|
| 85852 | #define BIF0_PCIE_HIP_REG4__CI_HIP_APT1_REQAT_MODE_MASK 0x1C000000L |
|---|
| 85853 | #define BIF0_PCIE_HIP_REG4__CI_HIP_APT1_REQIO_MODE_MASK 0x60000000L |
|---|
| 85854 | //BIF0_PCIE_HIP_REG5 |
|---|
| 85855 | #define BIF0_PCIE_HIP_REG5__CI_HIP_APT1_BASE_LO__SHIFT 0x0 |
|---|
| 85856 | #define BIF0_PCIE_HIP_REG5__CI_HIP_APT1_BASE_LO_MASK 0xFFFFFFFFL |
|---|
| 85857 | //BIF0_PCIE_HIP_REG6 |
|---|
| 85858 | #define BIF0_PCIE_HIP_REG6__CI_HIP_APT1_LIMIT_HI__SHIFT 0x0 |
|---|
| 85859 | #define BIF0_PCIE_HIP_REG6__CI_HIP_APT1_LIMIT_HI_MASK 0x000FFFFFL |
|---|
| 85860 | //BIF0_PCIE_HIP_REG7 |
|---|
| 85861 | #define BIF0_PCIE_HIP_REG7__CI_HIP_APT1_LIMIT_LO__SHIFT 0x0 |
|---|
| 85862 | #define BIF0_PCIE_HIP_REG7__CI_HIP_APT1_LIMIT_LO_MASK 0xFFFFFFFFL |
|---|
| 85863 | //BIF0_PCIE_HIP_REG8 |
|---|
| 85864 | #define BIF0_PCIE_HIP_REG8__CI_HIP_MASK__SHIFT 0x0 |
|---|
| 85865 | #define BIF0_PCIE_HIP_REG8__CI_HIP_MASK_MASK 0x000FFFFFL |
|---|
| 85866 | //BIF0_PCIE_MST_STATUS |
|---|
| 85867 | //BIF0_SMU_PCIE_FENCED1_REG |
|---|
| 85868 | #define BIF0_SMU_PCIE_FENCED1_REG__MP0_PCIE_CROSSFIRE_LOCKDOWN_EN__SHIFT 0x0 |
|---|
| 85869 | #define BIF0_SMU_PCIE_FENCED1_REG__MP0_PCIE_CROSSFIRE_LOCKDOWN_EN_MASK 0x00000001L |
|---|
| 85870 | //BIF0_SMU_PCIE_FENCED2_REG |
|---|
| 85871 | #define BIF0_SMU_PCIE_FENCED2_REG__MP0_PCIE_OVERCLOCKING_EN__SHIFT 0x0 |
|---|
| 85872 | #define BIF0_SMU_PCIE_FENCED2_REG__MP0_PCIE_OVERCLOCKING_EN_MASK 0x00000001L |
|---|
| 85873 | //BIF0_PCIE_PERF_CNTL_TXCLK7 |
|---|
| 85874 | #define BIF0_PCIE_PERF_CNTL_TXCLK7__EVENT0_SEL__SHIFT 0x0 |
|---|
| 85875 | #define BIF0_PCIE_PERF_CNTL_TXCLK7__EVENT1_SEL__SHIFT 0x8 |
|---|
| 85876 | #define BIF0_PCIE_PERF_CNTL_TXCLK7__COUNTER0_FULL__SHIFT 0x10 |
|---|
| 85877 | #define BIF0_PCIE_PERF_CNTL_TXCLK7__COUNTER1_FULL__SHIFT 0x11 |
|---|
| 85878 | #define BIF0_PCIE_PERF_CNTL_TXCLK7__EVENT0_SEL_MASK 0x000000FFL |
|---|
| 85879 | #define BIF0_PCIE_PERF_CNTL_TXCLK7__EVENT1_SEL_MASK 0x0000FF00L |
|---|
| 85880 | #define BIF0_PCIE_PERF_CNTL_TXCLK7__COUNTER0_FULL_MASK 0x00010000L |
|---|
| 85881 | #define BIF0_PCIE_PERF_CNTL_TXCLK7__COUNTER1_FULL_MASK 0x00020000L |
|---|
| 85882 | //BIF0_PCIE_PERF_COUNT0_TXCLK7 |
|---|
| 85883 | #define BIF0_PCIE_PERF_COUNT0_TXCLK7__COUNTER0__SHIFT 0x0 |
|---|
| 85884 | #define BIF0_PCIE_PERF_COUNT0_TXCLK7__COUNTER0_MASK 0xFFFFFFFFL |
|---|
| 85885 | //BIF0_PCIE_PERF_COUNT1_TXCLK7 |
|---|
| 85886 | #define BIF0_PCIE_PERF_COUNT1_TXCLK7__COUNTER1__SHIFT 0x0 |
|---|
| 85887 | #define BIF0_PCIE_PERF_COUNT1_TXCLK7__COUNTER1_MASK 0xFFFFFFFFL |
|---|
| 85888 | //BIF0_PCIE_PERF_CNTL_TXCLK8 |
|---|
| 85889 | #define BIF0_PCIE_PERF_CNTL_TXCLK8__EVENT0_SEL__SHIFT 0x0 |
|---|
| 85890 | #define BIF0_PCIE_PERF_CNTL_TXCLK8__EVENT1_SEL__SHIFT 0x8 |
|---|
| 85891 | #define BIF0_PCIE_PERF_CNTL_TXCLK8__COUNTER0_FULL__SHIFT 0x10 |
|---|
| 85892 | #define BIF0_PCIE_PERF_CNTL_TXCLK8__COUNTER1_FULL__SHIFT 0x11 |
|---|
| 85893 | #define BIF0_PCIE_PERF_CNTL_TXCLK8__EVENT0_SEL_MASK 0x000000FFL |
|---|
| 85894 | #define BIF0_PCIE_PERF_CNTL_TXCLK8__EVENT1_SEL_MASK 0x0000FF00L |
|---|
| 85895 | #define BIF0_PCIE_PERF_CNTL_TXCLK8__COUNTER0_FULL_MASK 0x00010000L |
|---|
| 85896 | #define BIF0_PCIE_PERF_CNTL_TXCLK8__COUNTER1_FULL_MASK 0x00020000L |
|---|
| 85897 | //BIF0_PCIE_PERF_COUNT0_TXCLK8 |
|---|
| 85898 | #define BIF0_PCIE_PERF_COUNT0_TXCLK8__COUNTER0__SHIFT 0x0 |
|---|
| 85899 | #define BIF0_PCIE_PERF_COUNT0_TXCLK8__COUNTER0_MASK 0xFFFFFFFFL |
|---|
| 85900 | //BIF0_PCIE_PERF_COUNT1_TXCLK8 |
|---|
| 85901 | #define BIF0_PCIE_PERF_COUNT1_TXCLK8__COUNTER1__SHIFT 0x0 |
|---|
| 85902 | #define BIF0_PCIE_PERF_COUNT1_TXCLK8__COUNTER1_MASK 0xFFFFFFFFL |
|---|
| 85903 | //BIF0_PCIE_PERF_CNTL_TXCLK9 |
|---|
| 85904 | #define BIF0_PCIE_PERF_CNTL_TXCLK9__EVENT0_SEL__SHIFT 0x0 |
|---|
| 85905 | #define BIF0_PCIE_PERF_CNTL_TXCLK9__EVENT1_SEL__SHIFT 0x8 |
|---|
| 85906 | #define BIF0_PCIE_PERF_CNTL_TXCLK9__COUNTER0_FULL__SHIFT 0x10 |
|---|
| 85907 | #define BIF0_PCIE_PERF_CNTL_TXCLK9__COUNTER1_FULL__SHIFT 0x11 |
|---|
| 85908 | #define BIF0_PCIE_PERF_CNTL_TXCLK9__EVENT0_SEL_MASK 0x000000FFL |
|---|
| 85909 | #define BIF0_PCIE_PERF_CNTL_TXCLK9__EVENT1_SEL_MASK 0x0000FF00L |
|---|
| 85910 | #define BIF0_PCIE_PERF_CNTL_TXCLK9__COUNTER0_FULL_MASK 0x00010000L |
|---|
| 85911 | #define BIF0_PCIE_PERF_CNTL_TXCLK9__COUNTER1_FULL_MASK 0x00020000L |
|---|
| 85912 | //BIF0_PCIE_PERF_COUNT0_TXCLK9 |
|---|
| 85913 | #define BIF0_PCIE_PERF_COUNT0_TXCLK9__COUNTER0__SHIFT 0x0 |
|---|
| 85914 | #define BIF0_PCIE_PERF_COUNT0_TXCLK9__COUNTER0_MASK 0xFFFFFFFFL |
|---|
| 85915 | //BIF0_PCIE_PERF_COUNT1_TXCLK9 |
|---|
| 85916 | #define BIF0_PCIE_PERF_COUNT1_TXCLK9__COUNTER1__SHIFT 0x0 |
|---|
| 85917 | #define BIF0_PCIE_PERF_COUNT1_TXCLK9__COUNTER1_MASK 0xFFFFFFFFL |
|---|
| 85918 | //BIF0_PCIE_PERF_CNTL_TXCLK10 |
|---|
| 85919 | #define BIF0_PCIE_PERF_CNTL_TXCLK10__EVENT0_SEL__SHIFT 0x0 |
|---|
| 85920 | #define BIF0_PCIE_PERF_CNTL_TXCLK10__EVENT1_SEL__SHIFT 0x8 |
|---|
| 85921 | #define BIF0_PCIE_PERF_CNTL_TXCLK10__COUNTER0_FULL__SHIFT 0x10 |
|---|
| 85922 | #define BIF0_PCIE_PERF_CNTL_TXCLK10__COUNTER1_FULL__SHIFT 0x11 |
|---|
| 85923 | #define BIF0_PCIE_PERF_CNTL_TXCLK10__EVENT0_SEL_MASK 0x000000FFL |
|---|
| 85924 | #define BIF0_PCIE_PERF_CNTL_TXCLK10__EVENT1_SEL_MASK 0x0000FF00L |
|---|
| 85925 | #define BIF0_PCIE_PERF_CNTL_TXCLK10__COUNTER0_FULL_MASK 0x00010000L |
|---|
| 85926 | #define BIF0_PCIE_PERF_CNTL_TXCLK10__COUNTER1_FULL_MASK 0x00020000L |
|---|
| 85927 | //BIF0_PCIE_PERF_COUNT0_TXCLK10 |
|---|
| 85928 | #define BIF0_PCIE_PERF_COUNT0_TXCLK10__COUNTER0__SHIFT 0x0 |
|---|
| 85929 | #define BIF0_PCIE_PERF_COUNT0_TXCLK10__COUNTER0_MASK 0xFFFFFFFFL |
|---|
| 85930 | //BIF0_PCIE_PERF_COUNT1_TXCLK10 |
|---|
| 85931 | #define BIF0_PCIE_PERF_COUNT1_TXCLK10__COUNTER1__SHIFT 0x0 |
|---|
| 85932 | #define BIF0_PCIE_PERF_COUNT1_TXCLK10__COUNTER1_MASK 0xFFFFFFFFL |
|---|
| 85933 | |
|---|
| 85934 | |
|---|
| 85935 | // addressBlock: nbio_pcie1_bifplr0_cfgdecp |
|---|
| 85936 | //BIFPLR0_1_VENDOR_ID |
|---|
| 85937 | #define BIFPLR0_1_VENDOR_ID__VENDOR_ID__SHIFT 0x0 |
|---|
| 85938 | #define BIFPLR0_1_VENDOR_ID__VENDOR_ID_MASK 0xFFFFL |
|---|
| 85939 | //BIFPLR0_1_DEVICE_ID |
|---|
| 85940 | #define BIFPLR0_1_DEVICE_ID__DEVICE_ID__SHIFT 0x0 |
|---|
| 85941 | #define BIFPLR0_1_DEVICE_ID__DEVICE_ID_MASK 0xFFFFL |
|---|
| 85942 | //BIFPLR0_1_COMMAND |
|---|
| 85943 | #define BIFPLR0_1_COMMAND__IO_ACCESS_EN__SHIFT 0x0 |
|---|
| 85944 | #define BIFPLR0_1_COMMAND__MEM_ACCESS_EN__SHIFT 0x1 |
|---|
| 85945 | #define BIFPLR0_1_COMMAND__BUS_MASTER_EN__SHIFT 0x2 |
|---|
| 85946 | #define BIFPLR0_1_COMMAND__SPECIAL_CYCLE_EN__SHIFT 0x3 |
|---|
| 85947 | #define BIFPLR0_1_COMMAND__MEM_WRITE_INVALIDATE_EN__SHIFT 0x4 |
|---|
| 85948 | #define BIFPLR0_1_COMMAND__PAL_SNOOP_EN__SHIFT 0x5 |
|---|
| 85949 | #define BIFPLR0_1_COMMAND__PARITY_ERROR_RESPONSE__SHIFT 0x6 |
|---|
| 85950 | #define BIFPLR0_1_COMMAND__AD_STEPPING__SHIFT 0x7 |
|---|
| 85951 | #define BIFPLR0_1_COMMAND__SERR_EN__SHIFT 0x8 |
|---|
| 85952 | #define BIFPLR0_1_COMMAND__FAST_B2B_EN__SHIFT 0x9 |
|---|
| 85953 | #define BIFPLR0_1_COMMAND__INT_DIS__SHIFT 0xa |
|---|
| 85954 | #define BIFPLR0_1_COMMAND__IO_ACCESS_EN_MASK 0x0001L |
|---|
| 85955 | #define BIFPLR0_1_COMMAND__MEM_ACCESS_EN_MASK 0x0002L |
|---|
| 85956 | #define BIFPLR0_1_COMMAND__BUS_MASTER_EN_MASK 0x0004L |
|---|
| 85957 | #define BIFPLR0_1_COMMAND__SPECIAL_CYCLE_EN_MASK 0x0008L |
|---|
| 85958 | #define BIFPLR0_1_COMMAND__MEM_WRITE_INVALIDATE_EN_MASK 0x0010L |
|---|
| 85959 | #define BIFPLR0_1_COMMAND__PAL_SNOOP_EN_MASK 0x0020L |
|---|
| 85960 | #define BIFPLR0_1_COMMAND__PARITY_ERROR_RESPONSE_MASK 0x0040L |
|---|
| 85961 | #define BIFPLR0_1_COMMAND__AD_STEPPING_MASK 0x0080L |
|---|
| 85962 | #define BIFPLR0_1_COMMAND__SERR_EN_MASK 0x0100L |
|---|
| 85963 | #define BIFPLR0_1_COMMAND__FAST_B2B_EN_MASK 0x0200L |
|---|
| 85964 | #define BIFPLR0_1_COMMAND__INT_DIS_MASK 0x0400L |
|---|
| 85965 | //BIFPLR0_1_STATUS |
|---|
| 85966 | #define BIFPLR0_1_STATUS__IMMEDIATE_READINESS__SHIFT 0x0 |
|---|
| 85967 | #define BIFPLR0_1_STATUS__INT_STATUS__SHIFT 0x3 |
|---|
| 85968 | #define BIFPLR0_1_STATUS__CAP_LIST__SHIFT 0x4 |
|---|
| 85969 | #define BIFPLR0_1_STATUS__PCI_66_CAP__SHIFT 0x5 |
|---|
| 85970 | #define BIFPLR0_1_STATUS__FAST_BACK_CAPABLE__SHIFT 0x7 |
|---|
| 85971 | #define BIFPLR0_1_STATUS__MASTER_DATA_PARITY_ERROR__SHIFT 0x8 |
|---|
| 85972 | #define BIFPLR0_1_STATUS__DEVSEL_TIMING__SHIFT 0x9 |
|---|
| 85973 | #define BIFPLR0_1_STATUS__SIGNAL_TARGET_ABORT__SHIFT 0xb |
|---|
| 85974 | #define BIFPLR0_1_STATUS__RECEIVED_TARGET_ABORT__SHIFT 0xc |
|---|
| 85975 | #define BIFPLR0_1_STATUS__RECEIVED_MASTER_ABORT__SHIFT 0xd |
|---|
| 85976 | #define BIFPLR0_1_STATUS__SIGNALED_SYSTEM_ERROR__SHIFT 0xe |
|---|
| 85977 | #define BIFPLR0_1_STATUS__PARITY_ERROR_DETECTED__SHIFT 0xf |
|---|
| 85978 | #define BIFPLR0_1_STATUS__IMMEDIATE_READINESS_MASK 0x0001L |
|---|
| 85979 | #define BIFPLR0_1_STATUS__INT_STATUS_MASK 0x0008L |
|---|
| 85980 | #define BIFPLR0_1_STATUS__CAP_LIST_MASK 0x0010L |
|---|
| 85981 | #define BIFPLR0_1_STATUS__PCI_66_CAP_MASK 0x0020L |
|---|
| 85982 | #define BIFPLR0_1_STATUS__FAST_BACK_CAPABLE_MASK 0x0080L |
|---|
| 85983 | #define BIFPLR0_1_STATUS__MASTER_DATA_PARITY_ERROR_MASK 0x0100L |
|---|
| 85984 | #define BIFPLR0_1_STATUS__DEVSEL_TIMING_MASK 0x0600L |
|---|
| 85985 | #define BIFPLR0_1_STATUS__SIGNAL_TARGET_ABORT_MASK 0x0800L |
|---|
| 85986 | #define BIFPLR0_1_STATUS__RECEIVED_TARGET_ABORT_MASK 0x1000L |
|---|
| 85987 | #define BIFPLR0_1_STATUS__RECEIVED_MASTER_ABORT_MASK 0x2000L |
|---|
| 85988 | #define BIFPLR0_1_STATUS__SIGNALED_SYSTEM_ERROR_MASK 0x4000L |
|---|
| 85989 | #define BIFPLR0_1_STATUS__PARITY_ERROR_DETECTED_MASK 0x8000L |
|---|
| 85990 | //BIFPLR0_1_REVISION_ID |
|---|
| 85991 | #define BIFPLR0_1_REVISION_ID__MINOR_REV_ID__SHIFT 0x0 |
|---|
| 85992 | #define BIFPLR0_1_REVISION_ID__MAJOR_REV_ID__SHIFT 0x4 |
|---|
| 85993 | #define BIFPLR0_1_REVISION_ID__MINOR_REV_ID_MASK 0x0FL |
|---|
| 85994 | #define BIFPLR0_1_REVISION_ID__MAJOR_REV_ID_MASK 0xF0L |
|---|
| 85995 | //BIFPLR0_1_PROG_INTERFACE |
|---|
| 85996 | #define BIFPLR0_1_PROG_INTERFACE__PROG_INTERFACE__SHIFT 0x0 |
|---|
| 85997 | #define BIFPLR0_1_PROG_INTERFACE__PROG_INTERFACE_MASK 0xFFL |
|---|
| 85998 | //BIFPLR0_1_SUB_CLASS |
|---|
| 85999 | #define BIFPLR0_1_SUB_CLASS__SUB_CLASS__SHIFT 0x0 |
|---|
| 86000 | #define BIFPLR0_1_SUB_CLASS__SUB_CLASS_MASK 0xFFL |
|---|
| 86001 | //BIFPLR0_1_BASE_CLASS |
|---|
| 86002 | #define BIFPLR0_1_BASE_CLASS__BASE_CLASS__SHIFT 0x0 |
|---|
| 86003 | #define BIFPLR0_1_BASE_CLASS__BASE_CLASS_MASK 0xFFL |
|---|
| 86004 | //BIFPLR0_1_CACHE_LINE |
|---|
| 86005 | #define BIFPLR0_1_CACHE_LINE__CACHE_LINE_SIZE__SHIFT 0x0 |
|---|
| 86006 | #define BIFPLR0_1_CACHE_LINE__CACHE_LINE_SIZE_MASK 0xFFL |
|---|
| 86007 | //BIFPLR0_1_LATENCY |
|---|
| 86008 | #define BIFPLR0_1_LATENCY__LATENCY_TIMER__SHIFT 0x0 |
|---|
| 86009 | #define BIFPLR0_1_LATENCY__LATENCY_TIMER_MASK 0xFFL |
|---|
| 86010 | //BIFPLR0_1_HEADER |
|---|
| 86011 | #define 0x0 |
|---|
| 86012 | #define 0x7 |
|---|
| 86013 | #define 0x7FL |
|---|
| 86014 | #define 0x80L |
|---|
| 86015 | //BIFPLR0_1_BIST |
|---|
| 86016 | #define BIFPLR0_1_BIST__BIST_COMP__SHIFT 0x0 |
|---|
| 86017 | #define BIFPLR0_1_BIST__BIST_STRT__SHIFT 0x6 |
|---|
| 86018 | #define BIFPLR0_1_BIST__BIST_CAP__SHIFT 0x7 |
|---|
| 86019 | #define BIFPLR0_1_BIST__BIST_COMP_MASK 0x0FL |
|---|
| 86020 | #define BIFPLR0_1_BIST__BIST_STRT_MASK 0x40L |
|---|
| 86021 | #define BIFPLR0_1_BIST__BIST_CAP_MASK 0x80L |
|---|
| 86022 | //BIFPLR0_1_SUB_BUS_NUMBER_LATENCY |
|---|
| 86023 | #define BIFPLR0_1_SUB_BUS_NUMBER_LATENCY__PRIMARY_BUS__SHIFT 0x0 |
|---|
| 86024 | #define BIFPLR0_1_SUB_BUS_NUMBER_LATENCY__SECONDARY_BUS__SHIFT 0x8 |
|---|
| 86025 | #define BIFPLR0_1_SUB_BUS_NUMBER_LATENCY__SUB_BUS_NUM__SHIFT 0x10 |
|---|
| 86026 | #define BIFPLR0_1_SUB_BUS_NUMBER_LATENCY__SECONDARY_LATENCY_TIMER__SHIFT 0x18 |
|---|
| 86027 | #define BIFPLR0_1_SUB_BUS_NUMBER_LATENCY__PRIMARY_BUS_MASK 0x000000FFL |
|---|
| 86028 | #define BIFPLR0_1_SUB_BUS_NUMBER_LATENCY__SECONDARY_BUS_MASK 0x0000FF00L |
|---|
| 86029 | #define BIFPLR0_1_SUB_BUS_NUMBER_LATENCY__SUB_BUS_NUM_MASK 0x00FF0000L |
|---|
| 86030 | #define BIFPLR0_1_SUB_BUS_NUMBER_LATENCY__SECONDARY_LATENCY_TIMER_MASK 0xFF000000L |
|---|
| 86031 | //BIFPLR0_1_IO_BASE_LIMIT |
|---|
| 86032 | #define BIFPLR0_1_IO_BASE_LIMIT__IO_BASE_TYPE__SHIFT 0x0 |
|---|
| 86033 | #define BIFPLR0_1_IO_BASE_LIMIT__IO_BASE__SHIFT 0x4 |
|---|
| 86034 | #define BIFPLR0_1_IO_BASE_LIMIT__IO_LIMIT_TYPE__SHIFT 0x8 |
|---|
| 86035 | #define BIFPLR0_1_IO_BASE_LIMIT__IO_LIMIT__SHIFT 0xc |
|---|
| 86036 | #define BIFPLR0_1_IO_BASE_LIMIT__IO_BASE_TYPE_MASK 0x000FL |
|---|
| 86037 | #define BIFPLR0_1_IO_BASE_LIMIT__IO_BASE_MASK 0x00F0L |
|---|
| 86038 | #define BIFPLR0_1_IO_BASE_LIMIT__IO_LIMIT_TYPE_MASK 0x0F00L |
|---|
| 86039 | #define BIFPLR0_1_IO_BASE_LIMIT__IO_LIMIT_MASK 0xF000L |
|---|
| 86040 | //BIFPLR0_1_SECONDARY_STATUS |
|---|
| 86041 | #define BIFPLR0_1_SECONDARY_STATUS__PCI_66_CAP__SHIFT 0x5 |
|---|
| 86042 | #define BIFPLR0_1_SECONDARY_STATUS__FAST_BACK_CAPABLE__SHIFT 0x7 |
|---|
| 86043 | #define BIFPLR0_1_SECONDARY_STATUS__MASTER_DATA_PARITY_ERROR__SHIFT 0x8 |
|---|
| 86044 | #define BIFPLR0_1_SECONDARY_STATUS__DEVSEL_TIMING__SHIFT 0x9 |
|---|
| 86045 | #define BIFPLR0_1_SECONDARY_STATUS__SIGNAL_TARGET_ABORT__SHIFT 0xb |
|---|
| 86046 | #define BIFPLR0_1_SECONDARY_STATUS__RECEIVED_TARGET_ABORT__SHIFT 0xc |
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| 86047 | #define BIFPLR0_1_SECONDARY_STATUS__RECEIVED_MASTER_ABORT__SHIFT 0xd |
|---|
| 86048 | #define BIFPLR0_1_SECONDARY_STATUS__RECEIVED_SYSTEM_ERROR__SHIFT 0xe |
|---|
| 86049 | #define BIFPLR0_1_SECONDARY_STATUS__PARITY_ERROR_DETECTED__SHIFT 0xf |
|---|
| 86050 | #define BIFPLR0_1_SECONDARY_STATUS__PCI_66_CAP_MASK 0x0020L |
|---|
| 86051 | #define BIFPLR0_1_SECONDARY_STATUS__FAST_BACK_CAPABLE_MASK 0x0080L |
|---|
| 86052 | #define BIFPLR0_1_SECONDARY_STATUS__MASTER_DATA_PARITY_ERROR_MASK 0x0100L |
|---|
| 86053 | #define BIFPLR0_1_SECONDARY_STATUS__DEVSEL_TIMING_MASK 0x0600L |
|---|
| 86054 | #define BIFPLR0_1_SECONDARY_STATUS__SIGNAL_TARGET_ABORT_MASK 0x0800L |
|---|
| 86055 | #define BIFPLR0_1_SECONDARY_STATUS__RECEIVED_TARGET_ABORT_MASK 0x1000L |
|---|
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|---|
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|---|
| 86058 | #define BIFPLR0_1_SECONDARY_STATUS__PARITY_ERROR_DETECTED_MASK 0x8000L |
|---|
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|---|
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|---|
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|---|
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|---|
| 86066 | #define BIFPLR0_1_MEM_BASE_LIMIT__MEM_LIMIT_TYPE_MASK 0x000F0000L |
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| 86074 | #define BIFPLR0_1_PREF_BASE_LIMIT__PREF_MEM_BASE_31_20_MASK 0x0000FFF0L |
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| 86075 | #define BIFPLR0_1_PREF_BASE_LIMIT__PREF_MEM_LIMIT_TYPE_MASK 0x000F0000L |
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| 86076 | #define BIFPLR0_1_PREF_BASE_LIMIT__PREF_MEM_LIMIT_31_20_MASK 0xFFF00000L |
|---|
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|---|
| 86082 | #define BIFPLR0_1_PREF_LIMIT_UPPER__PREF_LIMIT_UPPER_MASK 0xFFFFFFFFL |
|---|
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| 86084 | #define BIFPLR0_1_IO_BASE_LIMIT_HI__IO_BASE_31_16__SHIFT 0x0 |
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|---|
| 86087 | #define BIFPLR0_1_IO_BASE_LIMIT_HI__IO_LIMIT_31_16_MASK 0xFFFF0000L |
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|---|
| 86089 | #define BIFPLR0_1_CAP_PTR__CAP_PTR__SHIFT 0x0 |
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| 86096 | #define BIFPLR0_1_ROM_BASE_ADDR__ROM_ENABLE_MASK 0x00000001L |
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| 86097 | #define BIFPLR0_1_ROM_BASE_ADDR__ROM_VALIDATION_STATUS_MASK 0x0000000EL |
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| 86098 | #define BIFPLR0_1_ROM_BASE_ADDR__ROM_VALIDATION_DETAILS_MASK 0x000000F0L |
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| 86099 | #define BIFPLR0_1_ROM_BASE_ADDR__BASE_ADDR_MASK 0xFFFFF800L |
|---|
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|---|
| 86101 | #define BIFPLR0_1_INTERRUPT_LINE__INTERRUPT_LINE__SHIFT 0x0 |
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| 86102 | #define BIFPLR0_1_INTERRUPT_LINE__INTERRUPT_LINE_MASK 0xFFL |
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| 86103 | //BIFPLR0_1_INTERRUPT_PIN |
|---|
| 86104 | #define BIFPLR0_1_INTERRUPT_PIN__INTERRUPT_PIN__SHIFT 0x0 |
|---|
| 86105 | #define BIFPLR0_1_INTERRUPT_PIN__INTERRUPT_PIN_MASK 0xFFL |
|---|
| 86106 | //BIFPLR0_1_EXT_BRIDGE_CNTL |
|---|
| 86107 | #define BIFPLR0_1_EXT_BRIDGE_CNTL__IO_PORT_80_EN__SHIFT 0x0 |
|---|
| 86108 | #define BIFPLR0_1_EXT_BRIDGE_CNTL__IO_PORT_80_EN_MASK 0x01L |
|---|
| 86109 | //BIFPLR0_1_VENDOR_CAP_LIST |
|---|
| 86110 | #define BIFPLR0_1_VENDOR_CAP_LIST__CAP_ID__SHIFT 0x0 |
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| 86111 | #define BIFPLR0_1_VENDOR_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
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| 86112 | #define BIFPLR0_1_VENDOR_CAP_LIST__LENGTH__SHIFT 0x10 |
|---|
| 86113 | #define BIFPLR0_1_VENDOR_CAP_LIST__CAP_ID_MASK 0x000000FFL |
|---|
| 86114 | #define BIFPLR0_1_VENDOR_CAP_LIST__NEXT_PTR_MASK 0x0000FF00L |
|---|
| 86115 | #define BIFPLR0_1_VENDOR_CAP_LIST__LENGTH_MASK 0x00FF0000L |
|---|
| 86116 | //BIFPLR0_1_ADAPTER_ID_W |
|---|
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|---|
| 86118 | #define BIFPLR0_1_ADAPTER_ID_W__SUBSYSTEM_ID__SHIFT 0x10 |
|---|
| 86119 | #define BIFPLR0_1_ADAPTER_ID_W__SUBSYSTEM_VENDOR_ID_MASK 0x0000FFFFL |
|---|
| 86120 | #define BIFPLR0_1_ADAPTER_ID_W__SUBSYSTEM_ID_MASK 0xFFFF0000L |
|---|
| 86121 | //BIFPLR0_1_PMI_CAP_LIST |
|---|
| 86122 | #define BIFPLR0_1_PMI_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 86123 | #define BIFPLR0_1_PMI_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
|---|
| 86124 | #define BIFPLR0_1_PMI_CAP_LIST__CAP_ID_MASK 0x00FFL |
|---|
| 86125 | #define BIFPLR0_1_PMI_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
|---|
| 86126 | //BIFPLR0_1_PMI_CAP |
|---|
| 86127 | #define BIFPLR0_1_PMI_CAP__VERSION__SHIFT 0x0 |
|---|
| 86128 | #define BIFPLR0_1_PMI_CAP__PME_CLOCK__SHIFT 0x3 |
|---|
| 86129 | #define BIFPLR0_1_PMI_CAP__IMMEDIATE_READINESS_ON_RETURN_TO_D0__SHIFT 0x4 |
|---|
| 86130 | #define BIFPLR0_1_PMI_CAP__DEV_SPECIFIC_INIT__SHIFT 0x5 |
|---|
| 86131 | #define BIFPLR0_1_PMI_CAP__AUX_CURRENT__SHIFT 0x6 |
|---|
| 86132 | #define BIFPLR0_1_PMI_CAP__D1_SUPPORT__SHIFT 0x9 |
|---|
| 86133 | #define BIFPLR0_1_PMI_CAP__D2_SUPPORT__SHIFT 0xa |
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| 86134 | #define BIFPLR0_1_PMI_CAP__PME_SUPPORT__SHIFT 0xb |
|---|
| 86135 | #define BIFPLR0_1_PMI_CAP__VERSION_MASK 0x0007L |
|---|
| 86136 | #define BIFPLR0_1_PMI_CAP__PME_CLOCK_MASK 0x0008L |
|---|
| 86137 | #define BIFPLR0_1_PMI_CAP__IMMEDIATE_READINESS_ON_RETURN_TO_D0_MASK 0x0010L |
|---|
| 86138 | #define BIFPLR0_1_PMI_CAP__DEV_SPECIFIC_INIT_MASK 0x0020L |
|---|
| 86139 | #define BIFPLR0_1_PMI_CAP__AUX_CURRENT_MASK 0x01C0L |
|---|
| 86140 | #define BIFPLR0_1_PMI_CAP__D1_SUPPORT_MASK 0x0200L |
|---|
| 86141 | #define BIFPLR0_1_PMI_CAP__D2_SUPPORT_MASK 0x0400L |
|---|
| 86142 | #define BIFPLR0_1_PMI_CAP__PME_SUPPORT_MASK 0xF800L |
|---|
| 86143 | //BIFPLR0_1_PMI_STATUS_CNTL |
|---|
| 86144 | #define BIFPLR0_1_PMI_STATUS_CNTL__POWER_STATE__SHIFT 0x0 |
|---|
| 86145 | #define BIFPLR0_1_PMI_STATUS_CNTL__NO_SOFT_RESET__SHIFT 0x3 |
|---|
| 86146 | #define BIFPLR0_1_PMI_STATUS_CNTL__PME_EN__SHIFT 0x8 |
|---|
| 86147 | #define BIFPLR0_1_PMI_STATUS_CNTL__DATA_SELECT__SHIFT 0x9 |
|---|
| 86148 | #define BIFPLR0_1_PMI_STATUS_CNTL__DATA_SCALE__SHIFT 0xd |
|---|
| 86149 | #define BIFPLR0_1_PMI_STATUS_CNTL__PME_STATUS__SHIFT 0xf |
|---|
| 86150 | #define BIFPLR0_1_PMI_STATUS_CNTL__B2_B3_SUPPORT__SHIFT 0x16 |
|---|
| 86151 | #define BIFPLR0_1_PMI_STATUS_CNTL__BUS_PWR_EN__SHIFT 0x17 |
|---|
| 86152 | #define BIFPLR0_1_PMI_STATUS_CNTL__PMI_DATA__SHIFT 0x18 |
|---|
| 86153 | #define BIFPLR0_1_PMI_STATUS_CNTL__POWER_STATE_MASK 0x00000003L |
|---|
| 86154 | #define BIFPLR0_1_PMI_STATUS_CNTL__NO_SOFT_RESET_MASK 0x00000008L |
|---|
| 86155 | #define BIFPLR0_1_PMI_STATUS_CNTL__PME_EN_MASK 0x00000100L |
|---|
| 86156 | #define BIFPLR0_1_PMI_STATUS_CNTL__DATA_SELECT_MASK 0x00001E00L |
|---|
| 86157 | #define BIFPLR0_1_PMI_STATUS_CNTL__DATA_SCALE_MASK 0x00006000L |
|---|
| 86158 | #define BIFPLR0_1_PMI_STATUS_CNTL__PME_STATUS_MASK 0x00008000L |
|---|
| 86159 | #define BIFPLR0_1_PMI_STATUS_CNTL__B2_B3_SUPPORT_MASK 0x00400000L |
|---|
| 86160 | #define BIFPLR0_1_PMI_STATUS_CNTL__BUS_PWR_EN_MASK 0x00800000L |
|---|
| 86161 | #define BIFPLR0_1_PMI_STATUS_CNTL__PMI_DATA_MASK 0xFF000000L |
|---|
| 86162 | //BIFPLR0_1_PCIE_CAP_LIST |
|---|
| 86163 | #define BIFPLR0_1_PCIE_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 86164 | #define BIFPLR0_1_PCIE_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
|---|
| 86165 | #define BIFPLR0_1_PCIE_CAP_LIST__CAP_ID_MASK 0x00FFL |
|---|
| 86166 | #define BIFPLR0_1_PCIE_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
|---|
| 86167 | //BIFPLR0_1_PCIE_CAP |
|---|
| 86168 | #define BIFPLR0_1_PCIE_CAP__VERSION__SHIFT 0x0 |
|---|
| 86169 | #define BIFPLR0_1_PCIE_CAP__DEVICE_TYPE__SHIFT 0x4 |
|---|
| 86170 | #define BIFPLR0_1_PCIE_CAP__SLOT_IMPLEMENTED__SHIFT 0x8 |
|---|
| 86171 | #define BIFPLR0_1_PCIE_CAP__INT_MESSAGE_NUM__SHIFT 0x9 |
|---|
| 86172 | #define BIFPLR0_1_PCIE_CAP__VERSION_MASK 0x000FL |
|---|
| 86173 | #define BIFPLR0_1_PCIE_CAP__DEVICE_TYPE_MASK 0x00F0L |
|---|
| 86174 | #define BIFPLR0_1_PCIE_CAP__SLOT_IMPLEMENTED_MASK 0x0100L |
|---|
| 86175 | #define BIFPLR0_1_PCIE_CAP__INT_MESSAGE_NUM_MASK 0x3E00L |
|---|
| 86176 | //BIFPLR0_1_DEVICE_CAP |
|---|
| 86177 | #define BIFPLR0_1_DEVICE_CAP__MAX_PAYLOAD_SUPPORT__SHIFT 0x0 |
|---|
| 86178 | #define BIFPLR0_1_DEVICE_CAP__PHANTOM_FUNC__SHIFT 0x3 |
|---|
| 86179 | #define BIFPLR0_1_DEVICE_CAP__EXTENDED_TAG__SHIFT 0x5 |
|---|
| 86180 | #define BIFPLR0_1_DEVICE_CAP__L0S_ACCEPTABLE_LATENCY__SHIFT 0x6 |
|---|
| 86181 | #define BIFPLR0_1_DEVICE_CAP__L1_ACCEPTABLE_LATENCY__SHIFT 0x9 |
|---|
| 86182 | #define BIFPLR0_1_DEVICE_CAP__ROLE_BASED_ERR_REPORTING__SHIFT 0xf |
|---|
| 86183 | #define BIFPLR0_1_DEVICE_CAP__ERR_COR_SUBCLASS_CAPABLE__SHIFT 0x10 |
|---|
| 86184 | #define BIFPLR0_1_DEVICE_CAP__CAPTURED_SLOT_POWER_LIMIT__SHIFT 0x12 |
|---|
| 86185 | #define BIFPLR0_1_DEVICE_CAP__CAPTURED_SLOT_POWER_SCALE__SHIFT 0x1a |
|---|
| 86186 | #define BIFPLR0_1_DEVICE_CAP__FLR_CAPABLE__SHIFT 0x1c |
|---|
| 86187 | #define BIFPLR0_1_DEVICE_CAP__MAX_PAYLOAD_SUPPORT_MASK 0x00000007L |
|---|
| 86188 | #define BIFPLR0_1_DEVICE_CAP__PHANTOM_FUNC_MASK 0x00000018L |
|---|
| 86189 | #define BIFPLR0_1_DEVICE_CAP__EXTENDED_TAG_MASK 0x00000020L |
|---|
| 86190 | #define BIFPLR0_1_DEVICE_CAP__L0S_ACCEPTABLE_LATENCY_MASK 0x000001C0L |
|---|
| 86191 | #define BIFPLR0_1_DEVICE_CAP__L1_ACCEPTABLE_LATENCY_MASK 0x00000E00L |
|---|
| 86192 | #define BIFPLR0_1_DEVICE_CAP__ROLE_BASED_ERR_REPORTING_MASK 0x00008000L |
|---|
| 86193 | #define BIFPLR0_1_DEVICE_CAP__ERR_COR_SUBCLASS_CAPABLE_MASK 0x00010000L |
|---|
| 86194 | #define BIFPLR0_1_DEVICE_CAP__CAPTURED_SLOT_POWER_LIMIT_MASK 0x03FC0000L |
|---|
| 86195 | #define BIFPLR0_1_DEVICE_CAP__CAPTURED_SLOT_POWER_SCALE_MASK 0x0C000000L |
|---|
| 86196 | #define BIFPLR0_1_DEVICE_CAP__FLR_CAPABLE_MASK 0x10000000L |
|---|
| 86197 | //BIFPLR0_1_DEVICE_CNTL |
|---|
| 86198 | #define BIFPLR0_1_DEVICE_CNTL__CORR_ERR_EN__SHIFT 0x0 |
|---|
| 86199 | #define BIFPLR0_1_DEVICE_CNTL__NON_FATAL_ERR_EN__SHIFT 0x1 |
|---|
| 86200 | #define BIFPLR0_1_DEVICE_CNTL__FATAL_ERR_EN__SHIFT 0x2 |
|---|
| 86201 | #define BIFPLR0_1_DEVICE_CNTL__USR_REPORT_EN__SHIFT 0x3 |
|---|
| 86202 | #define BIFPLR0_1_DEVICE_CNTL__RELAXED_ORD_EN__SHIFT 0x4 |
|---|
| 86203 | #define BIFPLR0_1_DEVICE_CNTL__MAX_PAYLOAD_SIZE__SHIFT 0x5 |
|---|
| 86204 | #define BIFPLR0_1_DEVICE_CNTL__EXTENDED_TAG_EN__SHIFT 0x8 |
|---|
| 86205 | #define BIFPLR0_1_DEVICE_CNTL__PHANTOM_FUNC_EN__SHIFT 0x9 |
|---|
| 86206 | #define BIFPLR0_1_DEVICE_CNTL__AUX_POWER_PM_EN__SHIFT 0xa |
|---|
| 86207 | #define BIFPLR0_1_DEVICE_CNTL__NO_SNOOP_EN__SHIFT 0xb |
|---|
| 86208 | #define BIFPLR0_1_DEVICE_CNTL__MAX_READ_REQUEST_SIZE__SHIFT 0xc |
|---|
| 86209 | #define BIFPLR0_1_DEVICE_CNTL__BRIDGE_CFG_RETRY_EN__SHIFT 0xf |
|---|
| 86210 | #define BIFPLR0_1_DEVICE_CNTL__CORR_ERR_EN_MASK 0x0001L |
|---|
| 86211 | #define BIFPLR0_1_DEVICE_CNTL__NON_FATAL_ERR_EN_MASK 0x0002L |
|---|
| 86212 | #define BIFPLR0_1_DEVICE_CNTL__FATAL_ERR_EN_MASK 0x0004L |
|---|
| 86213 | #define BIFPLR0_1_DEVICE_CNTL__USR_REPORT_EN_MASK 0x0008L |
|---|
| 86214 | #define BIFPLR0_1_DEVICE_CNTL__RELAXED_ORD_EN_MASK 0x0010L |
|---|
| 86215 | #define BIFPLR0_1_DEVICE_CNTL__MAX_PAYLOAD_SIZE_MASK 0x00E0L |
|---|
| 86216 | #define BIFPLR0_1_DEVICE_CNTL__EXTENDED_TAG_EN_MASK 0x0100L |
|---|
| 86217 | #define BIFPLR0_1_DEVICE_CNTL__PHANTOM_FUNC_EN_MASK 0x0200L |
|---|
| 86218 | #define BIFPLR0_1_DEVICE_CNTL__AUX_POWER_PM_EN_MASK 0x0400L |
|---|
| 86219 | #define BIFPLR0_1_DEVICE_CNTL__NO_SNOOP_EN_MASK 0x0800L |
|---|
| 86220 | #define BIFPLR0_1_DEVICE_CNTL__MAX_READ_REQUEST_SIZE_MASK 0x7000L |
|---|
| 86221 | #define BIFPLR0_1_DEVICE_CNTL__BRIDGE_CFG_RETRY_EN_MASK 0x8000L |
|---|
| 86222 | //BIFPLR0_1_DEVICE_STATUS |
|---|
| 86223 | #define BIFPLR0_1_DEVICE_STATUS__CORR_ERR__SHIFT 0x0 |
|---|
| 86224 | #define BIFPLR0_1_DEVICE_STATUS__NON_FATAL_ERR__SHIFT 0x1 |
|---|
| 86225 | #define BIFPLR0_1_DEVICE_STATUS__FATAL_ERR__SHIFT 0x2 |
|---|
| 86226 | #define BIFPLR0_1_DEVICE_STATUS__USR_DETECTED__SHIFT 0x3 |
|---|
| 86227 | #define BIFPLR0_1_DEVICE_STATUS__AUX_PWR__SHIFT 0x4 |
|---|
| 86228 | #define BIFPLR0_1_DEVICE_STATUS__TRANSACTIONS_PEND__SHIFT 0x5 |
|---|
| 86229 | #define BIFPLR0_1_DEVICE_STATUS__EMER_POWER_REDUCTION_DETECTED__SHIFT 0x6 |
|---|
| 86230 | #define BIFPLR0_1_DEVICE_STATUS__CORR_ERR_MASK 0x0001L |
|---|
| 86231 | #define BIFPLR0_1_DEVICE_STATUS__NON_FATAL_ERR_MASK 0x0002L |
|---|
| 86232 | #define BIFPLR0_1_DEVICE_STATUS__FATAL_ERR_MASK 0x0004L |
|---|
| 86233 | #define BIFPLR0_1_DEVICE_STATUS__USR_DETECTED_MASK 0x0008L |
|---|
| 86234 | #define BIFPLR0_1_DEVICE_STATUS__AUX_PWR_MASK 0x0010L |
|---|
| 86235 | #define BIFPLR0_1_DEVICE_STATUS__TRANSACTIONS_PEND_MASK 0x0020L |
|---|
| 86236 | #define BIFPLR0_1_DEVICE_STATUS__EMER_POWER_REDUCTION_DETECTED_MASK 0x0040L |
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| 86237 | //BIFPLR0_1_LINK_CAP |
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| 86277 | #define BIFPLR0_1_LINK_CNTL__RETRAIN_LINK_MASK 0x0020L |
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| 86293 | #define BIFPLR0_1_LINK_STATUS__CURRENT_LINK_SPEED_MASK 0x000FL |
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| 86294 | #define BIFPLR0_1_LINK_STATUS__NEGOTIATED_LINK_WIDTH_MASK 0x03F0L |
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| 86296 | #define BIFPLR0_1_LINK_STATUS__SLOT_CLOCK_CFG_MASK 0x1000L |
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| 86299 | #define BIFPLR0_1_LINK_STATUS__LINK_AUTONOMOUS_BW_STATUS_MASK 0x8000L |
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| 86300 | //BIFPLR0_1_SLOT_CAP |
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|---|
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|---|
| 86304 | #define BIFPLR0_1_SLOT_CAP__ATTN_INDICATOR_PRESENT__SHIFT 0x3 |
|---|
| 86305 | #define BIFPLR0_1_SLOT_CAP__PWR_INDICATOR_PRESENT__SHIFT 0x4 |
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| 86307 | #define BIFPLR0_1_SLOT_CAP__HOTPLUG_CAPABLE__SHIFT 0x6 |
|---|
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|---|
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|---|
| 86311 | #define BIFPLR0_1_SLOT_CAP__NO_COMMAND_COMPLETED_SUPPORTED__SHIFT 0x12 |
|---|
| 86312 | #define BIFPLR0_1_SLOT_CAP__PHYSICAL_SLOT_NUM__SHIFT 0x13 |
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|---|
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|---|
| 86315 | #define BIFPLR0_1_SLOT_CAP__MRL_SENSOR_PRESENT_MASK 0x00000004L |
|---|
| 86316 | #define BIFPLR0_1_SLOT_CAP__ATTN_INDICATOR_PRESENT_MASK 0x00000008L |
|---|
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|---|
| 86318 | #define BIFPLR0_1_SLOT_CAP__HOTPLUG_SURPRISE_MASK 0x00000020L |
|---|
| 86319 | #define BIFPLR0_1_SLOT_CAP__HOTPLUG_CAPABLE_MASK 0x00000040L |
|---|
| 86320 | #define BIFPLR0_1_SLOT_CAP__SLOT_PWR_LIMIT_VALUE_MASK 0x00007F80L |
|---|
| 86321 | #define BIFPLR0_1_SLOT_CAP__SLOT_PWR_LIMIT_SCALE_MASK 0x00018000L |
|---|
| 86322 | #define BIFPLR0_1_SLOT_CAP__ELECTROMECH_INTERLOCK_PRESENT_MASK 0x00020000L |
|---|
| 86323 | #define BIFPLR0_1_SLOT_CAP__NO_COMMAND_COMPLETED_SUPPORTED_MASK 0x00040000L |
|---|
| 86324 | #define BIFPLR0_1_SLOT_CAP__PHYSICAL_SLOT_NUM_MASK 0xFFF80000L |
|---|
| 86325 | //BIFPLR0_1_SLOT_CNTL |
|---|
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|---|
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|---|
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|---|
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|---|
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|---|
| 86331 | #define BIFPLR0_1_SLOT_CNTL__HOTPLUG_INTR_EN__SHIFT 0x5 |
|---|
| 86332 | #define BIFPLR0_1_SLOT_CNTL__ATTN_INDICATOR_CNTL__SHIFT 0x6 |
|---|
| 86333 | #define BIFPLR0_1_SLOT_CNTL__PWR_INDICATOR_CNTL__SHIFT 0x8 |
|---|
| 86334 | #define BIFPLR0_1_SLOT_CNTL__PWR_CONTROLLER_CNTL__SHIFT 0xa |
|---|
| 86335 | #define BIFPLR0_1_SLOT_CNTL__ELECTROMECH_INTERLOCK_CNTL__SHIFT 0xb |
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| 86336 | #define BIFPLR0_1_SLOT_CNTL__DL_STATE_CHANGED_EN__SHIFT 0xc |
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| 86337 | #define BIFPLR0_1_SLOT_CNTL__AUTO_SLOT_PWR_LIMIT_DISABLE__SHIFT 0xd |
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| 86338 | #define BIFPLR0_1_SLOT_CNTL__INBAND_PD_DISABLE__SHIFT 0xe |
|---|
| 86339 | #define BIFPLR0_1_SLOT_CNTL__ATTN_BUTTON_PRESSED_EN_MASK 0x0001L |
|---|
| 86340 | #define BIFPLR0_1_SLOT_CNTL__PWR_FAULT_DETECTED_EN_MASK 0x0002L |
|---|
| 86341 | #define BIFPLR0_1_SLOT_CNTL__MRL_SENSOR_CHANGED_EN_MASK 0x0004L |
|---|
| 86342 | #define BIFPLR0_1_SLOT_CNTL__PRESENCE_DETECT_CHANGED_EN_MASK 0x0008L |
|---|
| 86343 | #define BIFPLR0_1_SLOT_CNTL__COMMAND_COMPLETED_INTR_EN_MASK 0x0010L |
|---|
| 86344 | #define BIFPLR0_1_SLOT_CNTL__HOTPLUG_INTR_EN_MASK 0x0020L |
|---|
| 86345 | #define BIFPLR0_1_SLOT_CNTL__ATTN_INDICATOR_CNTL_MASK 0x00C0L |
|---|
| 86346 | #define BIFPLR0_1_SLOT_CNTL__PWR_INDICATOR_CNTL_MASK 0x0300L |
|---|
| 86347 | #define BIFPLR0_1_SLOT_CNTL__PWR_CONTROLLER_CNTL_MASK 0x0400L |
|---|
| 86348 | #define BIFPLR0_1_SLOT_CNTL__ELECTROMECH_INTERLOCK_CNTL_MASK 0x0800L |
|---|
| 86349 | #define BIFPLR0_1_SLOT_CNTL__DL_STATE_CHANGED_EN_MASK 0x1000L |
|---|
| 86350 | #define BIFPLR0_1_SLOT_CNTL__AUTO_SLOT_PWR_LIMIT_DISABLE_MASK 0x2000L |
|---|
| 86351 | #define BIFPLR0_1_SLOT_CNTL__INBAND_PD_DISABLE_MASK 0x4000L |
|---|
| 86352 | //BIFPLR0_1_SLOT_STATUS |
|---|
| 86353 | #define BIFPLR0_1_SLOT_STATUS__ATTN_BUTTON_PRESSED__SHIFT 0x0 |
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| 86354 | #define BIFPLR0_1_SLOT_STATUS__PWR_FAULT_DETECTED__SHIFT 0x1 |
|---|
| 86355 | #define BIFPLR0_1_SLOT_STATUS__MRL_SENSOR_CHANGED__SHIFT 0x2 |
|---|
| 86356 | #define BIFPLR0_1_SLOT_STATUS__PRESENCE_DETECT_CHANGED__SHIFT 0x3 |
|---|
| 86357 | #define BIFPLR0_1_SLOT_STATUS__COMMAND_COMPLETED__SHIFT 0x4 |
|---|
| 86358 | #define BIFPLR0_1_SLOT_STATUS__MRL_SENSOR_STATE__SHIFT 0x5 |
|---|
| 86359 | #define BIFPLR0_1_SLOT_STATUS__PRESENCE_DETECT_STATE__SHIFT 0x6 |
|---|
| 86360 | #define BIFPLR0_1_SLOT_STATUS__ELECTROMECH_INTERLOCK_STATUS__SHIFT 0x7 |
|---|
| 86361 | #define BIFPLR0_1_SLOT_STATUS__DL_STATE_CHANGED__SHIFT 0x8 |
|---|
| 86362 | #define BIFPLR0_1_SLOT_STATUS__ATTN_BUTTON_PRESSED_MASK 0x0001L |
|---|
| 86363 | #define BIFPLR0_1_SLOT_STATUS__PWR_FAULT_DETECTED_MASK 0x0002L |
|---|
| 86364 | #define BIFPLR0_1_SLOT_STATUS__MRL_SENSOR_CHANGED_MASK 0x0004L |
|---|
| 86365 | #define BIFPLR0_1_SLOT_STATUS__PRESENCE_DETECT_CHANGED_MASK 0x0008L |
|---|
| 86366 | #define BIFPLR0_1_SLOT_STATUS__COMMAND_COMPLETED_MASK 0x0010L |
|---|
| 86367 | #define BIFPLR0_1_SLOT_STATUS__MRL_SENSOR_STATE_MASK 0x0020L |
|---|
| 86368 | #define BIFPLR0_1_SLOT_STATUS__PRESENCE_DETECT_STATE_MASK 0x0040L |
|---|
| 86369 | #define BIFPLR0_1_SLOT_STATUS__ELECTROMECH_INTERLOCK_STATUS_MASK 0x0080L |
|---|
| 86370 | #define BIFPLR0_1_SLOT_STATUS__DL_STATE_CHANGED_MASK 0x0100L |
|---|
| 86371 | //BIFPLR0_1_ROOT_CNTL |
|---|
| 86372 | #define BIFPLR0_1_ROOT_CNTL__SERR_ON_CORR_ERR_EN__SHIFT 0x0 |
|---|
| 86373 | #define BIFPLR0_1_ROOT_CNTL__SERR_ON_NONFATAL_ERR_EN__SHIFT 0x1 |
|---|
| 86374 | #define BIFPLR0_1_ROOT_CNTL__SERR_ON_FATAL_ERR_EN__SHIFT 0x2 |
|---|
| 86375 | #define BIFPLR0_1_ROOT_CNTL__PM_INTERRUPT_EN__SHIFT 0x3 |
|---|
| 86376 | #define BIFPLR0_1_ROOT_CNTL__CRS_SOFTWARE_VISIBILITY_EN__SHIFT 0x4 |
|---|
| 86377 | #define BIFPLR0_1_ROOT_CNTL__SERR_ON_CORR_ERR_EN_MASK 0x0001L |
|---|
| 86378 | #define BIFPLR0_1_ROOT_CNTL__SERR_ON_NONFATAL_ERR_EN_MASK 0x0002L |
|---|
| 86379 | #define BIFPLR0_1_ROOT_CNTL__SERR_ON_FATAL_ERR_EN_MASK 0x0004L |
|---|
| 86380 | #define BIFPLR0_1_ROOT_CNTL__PM_INTERRUPT_EN_MASK 0x0008L |
|---|
| 86381 | #define BIFPLR0_1_ROOT_CNTL__CRS_SOFTWARE_VISIBILITY_EN_MASK 0x0010L |
|---|
| 86382 | //BIFPLR0_1_ROOT_CAP |
|---|
| 86383 | #define BIFPLR0_1_ROOT_CAP__CRS_SOFTWARE_VISIBILITY__SHIFT 0x0 |
|---|
| 86384 | #define BIFPLR0_1_ROOT_CAP__CRS_SOFTWARE_VISIBILITY_MASK 0x0001L |
|---|
| 86385 | //BIFPLR0_1_ROOT_STATUS |
|---|
| 86386 | #define BIFPLR0_1_ROOT_STATUS__PME_REQUESTOR_ID__SHIFT 0x0 |
|---|
| 86387 | #define BIFPLR0_1_ROOT_STATUS__PME_STATUS__SHIFT 0x10 |
|---|
| 86388 | #define BIFPLR0_1_ROOT_STATUS__PME_PENDING__SHIFT 0x11 |
|---|
| 86389 | #define BIFPLR0_1_ROOT_STATUS__PME_REQUESTOR_ID_MASK 0x0000FFFFL |
|---|
| 86390 | #define BIFPLR0_1_ROOT_STATUS__PME_STATUS_MASK 0x00010000L |
|---|
| 86391 | #define BIFPLR0_1_ROOT_STATUS__PME_PENDING_MASK 0x00020000L |
|---|
| 86392 | //BIFPLR0_1_DEVICE_CAP2 |
|---|
| 86393 | #define BIFPLR0_1_DEVICE_CAP2__CPL_TIMEOUT_RANGE_SUPPORTED__SHIFT 0x0 |
|---|
| 86394 | #define BIFPLR0_1_DEVICE_CAP2__CPL_TIMEOUT_DIS_SUPPORTED__SHIFT 0x4 |
|---|
| 86395 | #define BIFPLR0_1_DEVICE_CAP2__ARI_FORWARDING_SUPPORTED__SHIFT 0x5 |
|---|
| 86396 | #define BIFPLR0_1_DEVICE_CAP2__ATOMICOP_ROUTING_SUPPORTED__SHIFT 0x6 |
|---|
| 86397 | #define BIFPLR0_1_DEVICE_CAP2__ATOMICOP_32CMPLT_SUPPORTED__SHIFT 0x7 |
|---|
| 86398 | #define BIFPLR0_1_DEVICE_CAP2__ATOMICOP_64CMPLT_SUPPORTED__SHIFT 0x8 |
|---|
| 86399 | #define BIFPLR0_1_DEVICE_CAP2__CAS128_CMPLT_SUPPORTED__SHIFT 0x9 |
|---|
| 86400 | #define BIFPLR0_1_DEVICE_CAP2__NO_RO_ENABLED_P2P_PASSING__SHIFT 0xa |
|---|
| 86401 | #define BIFPLR0_1_DEVICE_CAP2__LTR_SUPPORTED__SHIFT 0xb |
|---|
| 86402 | #define BIFPLR0_1_DEVICE_CAP2__TPH_CPLR_SUPPORTED__SHIFT 0xc |
|---|
| 86403 | #define BIFPLR0_1_DEVICE_CAP2__LN_SYSTEM_CLS__SHIFT 0xe |
|---|
| 86404 | #define BIFPLR0_1_DEVICE_CAP2__TEN_BIT_TAG_COMPLETER_SUPPORTED__SHIFT 0x10 |
|---|
| 86405 | #define BIFPLR0_1_DEVICE_CAP2__TEN_BIT_TAG_REQUESTER_SUPPORTED__SHIFT 0x11 |
|---|
| 86406 | #define BIFPLR0_1_DEVICE_CAP2__OBFF_SUPPORTED__SHIFT 0x12 |
|---|
| 86407 | #define BIFPLR0_1_DEVICE_CAP2__EXTENDED_FMT_FIELD_SUPPORTED__SHIFT 0x14 |
|---|
| 86408 | #define BIFPLR0_1_DEVICE_CAP2__END_END_TLP_PREFIX_SUPPORTED__SHIFT 0x15 |
|---|
| 86409 | #define BIFPLR0_1_DEVICE_CAP2__MAX_END_END_TLP_PREFIXES__SHIFT 0x16 |
|---|
| 86410 | #define BIFPLR0_1_DEVICE_CAP2__EMER_POWER_REDUCTION_SUPPORTED__SHIFT 0x18 |
|---|
| 86411 | #define BIFPLR0_1_DEVICE_CAP2__EMER_POWER_REDUCTION_INIT_REQ__SHIFT 0x1a |
|---|
| 86412 | #define BIFPLR0_1_DEVICE_CAP2__FRS_SUPPORTED__SHIFT 0x1f |
|---|
| 86413 | #define BIFPLR0_1_DEVICE_CAP2__CPL_TIMEOUT_RANGE_SUPPORTED_MASK 0x0000000FL |
|---|
| 86414 | #define BIFPLR0_1_DEVICE_CAP2__CPL_TIMEOUT_DIS_SUPPORTED_MASK 0x00000010L |
|---|
| 86415 | #define BIFPLR0_1_DEVICE_CAP2__ARI_FORWARDING_SUPPORTED_MASK 0x00000020L |
|---|
| 86416 | #define BIFPLR0_1_DEVICE_CAP2__ATOMICOP_ROUTING_SUPPORTED_MASK 0x00000040L |
|---|
| 86417 | #define BIFPLR0_1_DEVICE_CAP2__ATOMICOP_32CMPLT_SUPPORTED_MASK 0x00000080L |
|---|
| 86418 | #define BIFPLR0_1_DEVICE_CAP2__ATOMICOP_64CMPLT_SUPPORTED_MASK 0x00000100L |
|---|
| 86419 | #define BIFPLR0_1_DEVICE_CAP2__CAS128_CMPLT_SUPPORTED_MASK 0x00000200L |
|---|
| 86420 | #define BIFPLR0_1_DEVICE_CAP2__NO_RO_ENABLED_P2P_PASSING_MASK 0x00000400L |
|---|
| 86421 | #define BIFPLR0_1_DEVICE_CAP2__LTR_SUPPORTED_MASK 0x00000800L |
|---|
| 86422 | #define BIFPLR0_1_DEVICE_CAP2__TPH_CPLR_SUPPORTED_MASK 0x00003000L |
|---|
| 86423 | #define BIFPLR0_1_DEVICE_CAP2__LN_SYSTEM_CLS_MASK 0x0000C000L |
|---|
| 86424 | #define BIFPLR0_1_DEVICE_CAP2__TEN_BIT_TAG_COMPLETER_SUPPORTED_MASK 0x00010000L |
|---|
| 86425 | #define BIFPLR0_1_DEVICE_CAP2__TEN_BIT_TAG_REQUESTER_SUPPORTED_MASK 0x00020000L |
|---|
| 86426 | #define BIFPLR0_1_DEVICE_CAP2__OBFF_SUPPORTED_MASK 0x000C0000L |
|---|
| 86427 | #define BIFPLR0_1_DEVICE_CAP2__EXTENDED_FMT_FIELD_SUPPORTED_MASK 0x00100000L |
|---|
| 86428 | #define BIFPLR0_1_DEVICE_CAP2__END_END_TLP_PREFIX_SUPPORTED_MASK 0x00200000L |
|---|
| 86429 | #define BIFPLR0_1_DEVICE_CAP2__MAX_END_END_TLP_PREFIXES_MASK 0x00C00000L |
|---|
| 86430 | #define BIFPLR0_1_DEVICE_CAP2__EMER_POWER_REDUCTION_SUPPORTED_MASK 0x03000000L |
|---|
| 86431 | #define BIFPLR0_1_DEVICE_CAP2__EMER_POWER_REDUCTION_INIT_REQ_MASK 0x04000000L |
|---|
| 86432 | #define BIFPLR0_1_DEVICE_CAP2__FRS_SUPPORTED_MASK 0x80000000L |
|---|
| 86433 | //BIFPLR0_1_DEVICE_CNTL2 |
|---|
| 86434 | #define BIFPLR0_1_DEVICE_CNTL2__CPL_TIMEOUT_VALUE__SHIFT 0x0 |
|---|
| 86435 | #define BIFPLR0_1_DEVICE_CNTL2__CPL_TIMEOUT_DIS__SHIFT 0x4 |
|---|
| 86436 | #define BIFPLR0_1_DEVICE_CNTL2__ARI_FORWARDING_EN__SHIFT 0x5 |
|---|
| 86437 | #define BIFPLR0_1_DEVICE_CNTL2__ATOMICOP_REQUEST_EN__SHIFT 0x6 |
|---|
| 86438 | #define BIFPLR0_1_DEVICE_CNTL2__ATOMICOP_EGRESS_BLOCKING__SHIFT 0x7 |
|---|
| 86439 | #define BIFPLR0_1_DEVICE_CNTL2__IDO_REQUEST_ENABLE__SHIFT 0x8 |
|---|
| 86440 | #define BIFPLR0_1_DEVICE_CNTL2__IDO_COMPLETION_ENABLE__SHIFT 0x9 |
|---|
| 86441 | #define BIFPLR0_1_DEVICE_CNTL2__LTR_EN__SHIFT 0xa |
|---|
| 86442 | #define BIFPLR0_1_DEVICE_CNTL2__EMER_POWER_REDUCTION_REQUEST__SHIFT 0xb |
|---|
| 86443 | #define BIFPLR0_1_DEVICE_CNTL2__TEN_BIT_TAG_REQUESTER_ENABLE__SHIFT 0xc |
|---|
| 86444 | #define BIFPLR0_1_DEVICE_CNTL2__OBFF_EN__SHIFT 0xd |
|---|
| 86445 | #define BIFPLR0_1_DEVICE_CNTL2__END_END_TLP_PREFIX_BLOCKING__SHIFT 0xf |
|---|
| 86446 | #define BIFPLR0_1_DEVICE_CNTL2__CPL_TIMEOUT_VALUE_MASK 0x000FL |
|---|
| 86447 | #define BIFPLR0_1_DEVICE_CNTL2__CPL_TIMEOUT_DIS_MASK 0x0010L |
|---|
| 86448 | #define BIFPLR0_1_DEVICE_CNTL2__ARI_FORWARDING_EN_MASK 0x0020L |
|---|
| 86449 | #define BIFPLR0_1_DEVICE_CNTL2__ATOMICOP_REQUEST_EN_MASK 0x0040L |
|---|
| 86450 | #define BIFPLR0_1_DEVICE_CNTL2__ATOMICOP_EGRESS_BLOCKING_MASK 0x0080L |
|---|
| 86451 | #define BIFPLR0_1_DEVICE_CNTL2__IDO_REQUEST_ENABLE_MASK 0x0100L |
|---|
| 86452 | #define BIFPLR0_1_DEVICE_CNTL2__IDO_COMPLETION_ENABLE_MASK 0x0200L |
|---|
| 86453 | #define BIFPLR0_1_DEVICE_CNTL2__LTR_EN_MASK 0x0400L |
|---|
| 86454 | #define BIFPLR0_1_DEVICE_CNTL2__EMER_POWER_REDUCTION_REQUEST_MASK 0x0800L |
|---|
| 86455 | #define BIFPLR0_1_DEVICE_CNTL2__TEN_BIT_TAG_REQUESTER_ENABLE_MASK 0x1000L |
|---|
| 86456 | #define BIFPLR0_1_DEVICE_CNTL2__OBFF_EN_MASK 0x6000L |
|---|
| 86457 | #define BIFPLR0_1_DEVICE_CNTL2__END_END_TLP_PREFIX_BLOCKING_MASK 0x8000L |
|---|
| 86458 | //BIFPLR0_1_DEVICE_STATUS2 |
|---|
| 86459 | #define BIFPLR0_1_DEVICE_STATUS2__RESERVED__SHIFT 0x0 |
|---|
| 86460 | #define BIFPLR0_1_DEVICE_STATUS2__RESERVED_MASK 0xFFFFL |
|---|
| 86461 | //BIFPLR0_1_LINK_CAP2 |
|---|
| 86462 | #define BIFPLR0_1_LINK_CAP2__SUPPORTED_LINK_SPEED__SHIFT 0x1 |
|---|
| 86463 | #define BIFPLR0_1_LINK_CAP2__CROSSLINK_SUPPORTED__SHIFT 0x8 |
|---|
| 86464 | #define BIFPLR0_1_LINK_CAP2__LOWER_SKP_OS_GEN_SUPPORT__SHIFT 0x9 |
|---|
| 86465 | #define BIFPLR0_1_LINK_CAP2__LOWER_SKP_OS_RCV_SUPPORT__SHIFT 0x10 |
|---|
| 86466 | #define BIFPLR0_1_LINK_CAP2__RTM1_PRESENCE_DET_SUPPORT__SHIFT 0x17 |
|---|
| 86467 | #define BIFPLR0_1_LINK_CAP2__RTM2_PRESENCE_DET_SUPPORT__SHIFT 0x18 |
|---|
| 86468 | #define BIFPLR0_1_LINK_CAP2__DRS_SUPPORTED__SHIFT 0x1f |
|---|
| 86469 | #define BIFPLR0_1_LINK_CAP2__SUPPORTED_LINK_SPEED_MASK 0x000000FEL |
|---|
| 86470 | #define BIFPLR0_1_LINK_CAP2__CROSSLINK_SUPPORTED_MASK 0x00000100L |
|---|
| 86471 | #define BIFPLR0_1_LINK_CAP2__LOWER_SKP_OS_GEN_SUPPORT_MASK 0x0000FE00L |
|---|
| 86472 | #define BIFPLR0_1_LINK_CAP2__LOWER_SKP_OS_RCV_SUPPORT_MASK 0x007F0000L |
|---|
| 86473 | #define BIFPLR0_1_LINK_CAP2__RTM1_PRESENCE_DET_SUPPORT_MASK 0x00800000L |
|---|
| 86474 | #define BIFPLR0_1_LINK_CAP2__RTM2_PRESENCE_DET_SUPPORT_MASK 0x01000000L |
|---|
| 86475 | #define BIFPLR0_1_LINK_CAP2__DRS_SUPPORTED_MASK 0x80000000L |
|---|
| 86476 | //BIFPLR0_1_LINK_CNTL2 |
|---|
| 86477 | #define BIFPLR0_1_LINK_CNTL2__TARGET_LINK_SPEED__SHIFT 0x0 |
|---|
| 86478 | #define BIFPLR0_1_LINK_CNTL2__ENTER_COMPLIANCE__SHIFT 0x4 |
|---|
| 86479 | #define BIFPLR0_1_LINK_CNTL2__HW_AUTONOMOUS_SPEED_DISABLE__SHIFT 0x5 |
|---|
| 86480 | #define BIFPLR0_1_LINK_CNTL2__SELECTABLE_DEEMPHASIS__SHIFT 0x6 |
|---|
| 86481 | #define BIFPLR0_1_LINK_CNTL2__XMIT_MARGIN__SHIFT 0x7 |
|---|
| 86482 | #define BIFPLR0_1_LINK_CNTL2__ENTER_MOD_COMPLIANCE__SHIFT 0xa |
|---|
| 86483 | #define BIFPLR0_1_LINK_CNTL2__COMPLIANCE_SOS__SHIFT 0xb |
|---|
| 86484 | #define BIFPLR0_1_LINK_CNTL2__COMPLIANCE_DEEMPHASIS__SHIFT 0xc |
|---|
| 86485 | #define BIFPLR0_1_LINK_CNTL2__TARGET_LINK_SPEED_MASK 0x000FL |
|---|
| 86486 | #define BIFPLR0_1_LINK_CNTL2__ENTER_COMPLIANCE_MASK 0x0010L |
|---|
| 86487 | #define BIFPLR0_1_LINK_CNTL2__HW_AUTONOMOUS_SPEED_DISABLE_MASK 0x0020L |
|---|
| 86488 | #define BIFPLR0_1_LINK_CNTL2__SELECTABLE_DEEMPHASIS_MASK 0x0040L |
|---|
| 86489 | #define BIFPLR0_1_LINK_CNTL2__XMIT_MARGIN_MASK 0x0380L |
|---|
| 86490 | #define BIFPLR0_1_LINK_CNTL2__ENTER_MOD_COMPLIANCE_MASK 0x0400L |
|---|
| 86491 | #define BIFPLR0_1_LINK_CNTL2__COMPLIANCE_SOS_MASK 0x0800L |
|---|
| 86492 | #define BIFPLR0_1_LINK_CNTL2__COMPLIANCE_DEEMPHASIS_MASK 0xF000L |
|---|
| 86493 | //BIFPLR0_1_LINK_STATUS2 |
|---|
| 86494 | #define BIFPLR0_1_LINK_STATUS2__CUR_DEEMPHASIS_LEVEL__SHIFT 0x0 |
|---|
| 86495 | #define BIFPLR0_1_LINK_STATUS2__EQUALIZATION_COMPLETE_8GT__SHIFT 0x1 |
|---|
| 86496 | #define BIFPLR0_1_LINK_STATUS2__EQUALIZATION_PHASE1_SUCCESS_8GT__SHIFT 0x2 |
|---|
| 86497 | #define BIFPLR0_1_LINK_STATUS2__EQUALIZATION_PHASE2_SUCCESS_8GT__SHIFT 0x3 |
|---|
| 86498 | #define BIFPLR0_1_LINK_STATUS2__EQUALIZATION_PHASE3_SUCCESS_8GT__SHIFT 0x4 |
|---|
| 86499 | #define BIFPLR0_1_LINK_STATUS2__LINK_EQUALIZATION_REQUEST_8GT__SHIFT 0x5 |
|---|
| 86500 | #define BIFPLR0_1_LINK_STATUS2__RTM1_PRESENCE_DET__SHIFT 0x6 |
|---|
| 86501 | #define BIFPLR0_1_LINK_STATUS2__RTM2_PRESENCE_DET__SHIFT 0x7 |
|---|
| 86502 | #define BIFPLR0_1_LINK_STATUS2__CROSSLINK_RESOLUTION__SHIFT 0x8 |
|---|
| 86503 | #define BIFPLR0_1_LINK_STATUS2__DOWNSTREAM_COMPONENT_PRESENCE__SHIFT 0xc |
|---|
| 86504 | #define BIFPLR0_1_LINK_STATUS2__DRS_MESSAGE_RECEIVED__SHIFT 0xf |
|---|
| 86505 | #define BIFPLR0_1_LINK_STATUS2__CUR_DEEMPHASIS_LEVEL_MASK 0x0001L |
|---|
| 86506 | #define BIFPLR0_1_LINK_STATUS2__EQUALIZATION_COMPLETE_8GT_MASK 0x0002L |
|---|
| 86507 | #define BIFPLR0_1_LINK_STATUS2__EQUALIZATION_PHASE1_SUCCESS_8GT_MASK 0x0004L |
|---|
| 86508 | #define BIFPLR0_1_LINK_STATUS2__EQUALIZATION_PHASE2_SUCCESS_8GT_MASK 0x0008L |
|---|
| 86509 | #define BIFPLR0_1_LINK_STATUS2__EQUALIZATION_PHASE3_SUCCESS_8GT_MASK 0x0010L |
|---|
| 86510 | #define BIFPLR0_1_LINK_STATUS2__LINK_EQUALIZATION_REQUEST_8GT_MASK 0x0020L |
|---|
| 86511 | #define BIFPLR0_1_LINK_STATUS2__RTM1_PRESENCE_DET_MASK 0x0040L |
|---|
| 86512 | #define BIFPLR0_1_LINK_STATUS2__RTM2_PRESENCE_DET_MASK 0x0080L |
|---|
| 86513 | #define BIFPLR0_1_LINK_STATUS2__CROSSLINK_RESOLUTION_MASK 0x0300L |
|---|
| 86514 | #define BIFPLR0_1_LINK_STATUS2__DOWNSTREAM_COMPONENT_PRESENCE_MASK 0x7000L |
|---|
| 86515 | #define BIFPLR0_1_LINK_STATUS2__DRS_MESSAGE_RECEIVED_MASK 0x8000L |
|---|
| 86516 | //BIFPLR0_1_SLOT_CAP2 |
|---|
| 86517 | #define BIFPLR0_1_SLOT_CAP2__INBAND_PD_DISABLE_SUPPORTED__SHIFT 0x0 |
|---|
| 86518 | #define BIFPLR0_1_SLOT_CAP2__INBAND_PD_DISABLE_SUPPORTED_MASK 0x00000001L |
|---|
| 86519 | //BIFPLR0_1_SLOT_CNTL2 |
|---|
| 86520 | #define BIFPLR0_1_SLOT_CNTL2__RESERVED__SHIFT 0x0 |
|---|
| 86521 | #define BIFPLR0_1_SLOT_CNTL2__RESERVED_MASK 0xFFFFL |
|---|
| 86522 | //BIFPLR0_1_SLOT_STATUS2 |
|---|
| 86523 | #define BIFPLR0_1_SLOT_STATUS2__RESERVED__SHIFT 0x0 |
|---|
| 86524 | #define BIFPLR0_1_SLOT_STATUS2__RESERVED_MASK 0xFFFFL |
|---|
| 86525 | //BIFPLR0_1_MSI_CAP_LIST |
|---|
| 86526 | #define BIFPLR0_1_MSI_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 86527 | #define BIFPLR0_1_MSI_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
|---|
| 86528 | #define BIFPLR0_1_MSI_CAP_LIST__CAP_ID_MASK 0x00FFL |
|---|
| 86529 | #define BIFPLR0_1_MSI_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
|---|
| 86530 | //BIFPLR0_1_MSI_MSG_CNTL |
|---|
| 86531 | #define BIFPLR0_1_MSI_MSG_CNTL__MSI_EN__SHIFT 0x0 |
|---|
| 86532 | #define BIFPLR0_1_MSI_MSG_CNTL__MSI_MULTI_CAP__SHIFT 0x1 |
|---|
| 86533 | #define BIFPLR0_1_MSI_MSG_CNTL__MSI_MULTI_EN__SHIFT 0x4 |
|---|
| 86534 | #define BIFPLR0_1_MSI_MSG_CNTL__MSI_64BIT__SHIFT 0x7 |
|---|
| 86535 | #define BIFPLR0_1_MSI_MSG_CNTL__MSI_PERVECTOR_MASKING_CAP__SHIFT 0x8 |
|---|
| 86536 | #define BIFPLR0_1_MSI_MSG_CNTL__MSI_EXT_MSG_DATA_CAP__SHIFT 0x9 |
|---|
| 86537 | #define BIFPLR0_1_MSI_MSG_CNTL__MSI_EXT_MSG_DATA_EN__SHIFT 0xa |
|---|
| 86538 | #define BIFPLR0_1_MSI_MSG_CNTL__MSI_EN_MASK 0x0001L |
|---|
| 86539 | #define BIFPLR0_1_MSI_MSG_CNTL__MSI_MULTI_CAP_MASK 0x000EL |
|---|
| 86540 | #define BIFPLR0_1_MSI_MSG_CNTL__MSI_MULTI_EN_MASK 0x0070L |
|---|
| 86541 | #define BIFPLR0_1_MSI_MSG_CNTL__MSI_64BIT_MASK 0x0080L |
|---|
| 86542 | #define BIFPLR0_1_MSI_MSG_CNTL__MSI_PERVECTOR_MASKING_CAP_MASK 0x0100L |
|---|
| 86543 | #define BIFPLR0_1_MSI_MSG_CNTL__MSI_EXT_MSG_DATA_CAP_MASK 0x0200L |
|---|
| 86544 | #define BIFPLR0_1_MSI_MSG_CNTL__MSI_EXT_MSG_DATA_EN_MASK 0x0400L |
|---|
| 86545 | //BIFPLR0_1_MSI_MSG_ADDR_LO |
|---|
| 86546 | #define BIFPLR0_1_MSI_MSG_ADDR_LO__MSI_MSG_ADDR_LO__SHIFT 0x2 |
|---|
| 86547 | #define BIFPLR0_1_MSI_MSG_ADDR_LO__MSI_MSG_ADDR_LO_MASK 0xFFFFFFFCL |
|---|
| 86548 | //BIFPLR0_1_MSI_MSG_ADDR_HI |
|---|
| 86549 | #define BIFPLR0_1_MSI_MSG_ADDR_HI__MSI_MSG_ADDR_HI__SHIFT 0x0 |
|---|
| 86550 | #define BIFPLR0_1_MSI_MSG_ADDR_HI__MSI_MSG_ADDR_HI_MASK 0xFFFFFFFFL |
|---|
| 86551 | //BIFPLR0_1_MSI_MSG_DATA |
|---|
| 86552 | #define BIFPLR0_1_MSI_MSG_DATA__MSI_DATA__SHIFT 0x0 |
|---|
| 86553 | #define BIFPLR0_1_MSI_MSG_DATA__MSI_EXT_DATA__SHIFT 0x10 |
|---|
| 86554 | #define BIFPLR0_1_MSI_MSG_DATA__MSI_DATA_MASK 0x0000FFFFL |
|---|
| 86555 | #define BIFPLR0_1_MSI_MSG_DATA__MSI_EXT_DATA_MASK 0xFFFF0000L |
|---|
| 86556 | //BIFPLR0_1_MSI_MSG_DATA_64 |
|---|
| 86557 | #define BIFPLR0_1_MSI_MSG_DATA_64__MSI_DATA_64__SHIFT 0x0 |
|---|
| 86558 | #define BIFPLR0_1_MSI_MSG_DATA_64__MSI_EXT_DATA_64__SHIFT 0x10 |
|---|
| 86559 | #define BIFPLR0_1_MSI_MSG_DATA_64__MSI_DATA_64_MASK 0x0000FFFFL |
|---|
| 86560 | #define BIFPLR0_1_MSI_MSG_DATA_64__MSI_EXT_DATA_64_MASK 0xFFFF0000L |
|---|
| 86561 | //BIFPLR0_1_SSID_CAP_LIST |
|---|
| 86562 | #define BIFPLR0_1_SSID_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 86563 | #define BIFPLR0_1_SSID_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
|---|
| 86564 | #define BIFPLR0_1_SSID_CAP_LIST__CAP_ID_MASK 0x00FFL |
|---|
| 86565 | #define BIFPLR0_1_SSID_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
|---|
| 86566 | //BIFPLR0_1_SSID_CAP |
|---|
| 86567 | #define BIFPLR0_1_SSID_CAP__SUBSYSTEM_VENDOR_ID__SHIFT 0x0 |
|---|
| 86568 | #define BIFPLR0_1_SSID_CAP__SUBSYSTEM_ID__SHIFT 0x10 |
|---|
| 86569 | #define BIFPLR0_1_SSID_CAP__SUBSYSTEM_VENDOR_ID_MASK 0x0000FFFFL |
|---|
| 86570 | #define BIFPLR0_1_SSID_CAP__SUBSYSTEM_ID_MASK 0xFFFF0000L |
|---|
| 86571 | //BIFPLR0_1_MSI_MAP_CAP_LIST |
|---|
| 86572 | #define BIFPLR0_1_MSI_MAP_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 86573 | #define BIFPLR0_1_MSI_MAP_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
|---|
| 86574 | #define BIFPLR0_1_MSI_MAP_CAP_LIST__CAP_ID_MASK 0x00FFL |
|---|
| 86575 | #define BIFPLR0_1_MSI_MAP_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
|---|
| 86576 | //BIFPLR0_1_MSI_MAP_CAP |
|---|
| 86577 | #define BIFPLR0_1_MSI_MAP_CAP__EN__SHIFT 0x0 |
|---|
| 86578 | #define BIFPLR0_1_MSI_MAP_CAP__FIXD__SHIFT 0x1 |
|---|
| 86579 | #define BIFPLR0_1_MSI_MAP_CAP__CAP_TYPE__SHIFT 0xb |
|---|
| 86580 | #define BIFPLR0_1_MSI_MAP_CAP__EN_MASK 0x0001L |
|---|
| 86581 | #define BIFPLR0_1_MSI_MAP_CAP__FIXD_MASK 0x0002L |
|---|
| 86582 | #define BIFPLR0_1_MSI_MAP_CAP__CAP_TYPE_MASK 0xF800L |
|---|
| 86583 | //BIFPLR0_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST |
|---|
| 86584 | #define BIFPLR0_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 86585 | #define BIFPLR0_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 86586 | #define BIFPLR0_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 86587 | #define BIFPLR0_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 86588 | #define BIFPLR0_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 86589 | #define BIFPLR0_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 86590 | //BIFPLR0_1_PCIE_VENDOR_SPECIFIC_HDR |
|---|
| 86591 | #define BIFPLR0_1_PCIE_VENDOR_SPECIFIC_HDR__VSEC_ID__SHIFT 0x0 |
|---|
| 86592 | #define BIFPLR0_1_PCIE_VENDOR_SPECIFIC_HDR__VSEC_REV__SHIFT 0x10 |
|---|
| 86593 | #define BIFPLR0_1_PCIE_VENDOR_SPECIFIC_HDR__VSEC_LENGTH__SHIFT 0x14 |
|---|
| 86594 | #define BIFPLR0_1_PCIE_VENDOR_SPECIFIC_HDR__VSEC_ID_MASK 0x0000FFFFL |
|---|
| 86595 | #define BIFPLR0_1_PCIE_VENDOR_SPECIFIC_HDR__VSEC_REV_MASK 0x000F0000L |
|---|
| 86596 | #define BIFPLR0_1_PCIE_VENDOR_SPECIFIC_HDR__VSEC_LENGTH_MASK 0xFFF00000L |
|---|
| 86597 | //BIFPLR0_1_PCIE_VENDOR_SPECIFIC1 |
|---|
| 86598 | #define BIFPLR0_1_PCIE_VENDOR_SPECIFIC1__SCRATCH__SHIFT 0x0 |
|---|
| 86599 | #define BIFPLR0_1_PCIE_VENDOR_SPECIFIC1__SCRATCH_MASK 0xFFFFFFFFL |
|---|
| 86600 | //BIFPLR0_1_PCIE_VENDOR_SPECIFIC2 |
|---|
| 86601 | #define BIFPLR0_1_PCIE_VENDOR_SPECIFIC2__SCRATCH__SHIFT 0x0 |
|---|
| 86602 | #define BIFPLR0_1_PCIE_VENDOR_SPECIFIC2__SCRATCH_MASK 0xFFFFFFFFL |
|---|
| 86603 | //BIFPLR0_1_PCIE_VC_ENH_CAP_LIST |
|---|
| 86604 | #define BIFPLR0_1_PCIE_VC_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 86605 | #define BIFPLR0_1_PCIE_VC_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 86606 | #define BIFPLR0_1_PCIE_VC_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 86607 | #define BIFPLR0_1_PCIE_VC_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
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| 86608 | #define BIFPLR0_1_PCIE_VC_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 86609 | #define BIFPLR0_1_PCIE_VC_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 86610 | //BIFPLR0_1_PCIE_PORT_VC_CAP_REG1 |
|---|
| 86611 | #define BIFPLR0_1_PCIE_PORT_VC_CAP_REG1__EXT_VC_COUNT__SHIFT 0x0 |
|---|
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|---|
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| 86615 | #define BIFPLR0_1_PCIE_PORT_VC_CAP_REG1__EXT_VC_COUNT_MASK 0x00000007L |
|---|
| 86616 | #define BIFPLR0_1_PCIE_PORT_VC_CAP_REG1__LOW_PRIORITY_EXT_VC_COUNT_MASK 0x00000070L |
|---|
| 86617 | #define BIFPLR0_1_PCIE_PORT_VC_CAP_REG1__REF_CLK_MASK 0x00000300L |
|---|
| 86618 | #define BIFPLR0_1_PCIE_PORT_VC_CAP_REG1__PORT_ARB_TABLE_ENTRY_SIZE_MASK 0x00000C00L |
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|---|
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|---|
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|---|
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|---|
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|---|
| 86648 | #define BIFPLR0_1_PCIE_VC0_RESOURCE_CNTL__TC_VC_MAP_TC0_MASK 0x00000001L |
|---|
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|---|
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|---|
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|---|
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| 86653 | #define BIFPLR0_1_PCIE_VC0_RESOURCE_CNTL__VC_ENABLE_MASK 0x80000000L |
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| 86665 | #define BIFPLR0_1_PCIE_VC1_RESOURCE_CAP__REJECT_SNOOP_TRANS_MASK 0x00008000L |
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| 86666 | #define BIFPLR0_1_PCIE_VC1_RESOURCE_CAP__MAX_TIME_SLOTS_MASK 0x007F0000L |
|---|
| 86667 | #define BIFPLR0_1_PCIE_VC1_RESOURCE_CAP__PORT_ARB_TABLE_OFFSET_MASK 0xFF000000L |
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| 86668 | //BIFPLR0_1_PCIE_VC1_RESOURCE_CNTL |
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|---|
| 86674 | #define BIFPLR0_1_PCIE_VC1_RESOURCE_CNTL__VC_ENABLE__SHIFT 0x1f |
|---|
| 86675 | #define BIFPLR0_1_PCIE_VC1_RESOURCE_CNTL__TC_VC_MAP_TC0_MASK 0x00000001L |
|---|
| 86676 | #define BIFPLR0_1_PCIE_VC1_RESOURCE_CNTL__TC_VC_MAP_TC1_7_MASK 0x000000FEL |
|---|
| 86677 | #define BIFPLR0_1_PCIE_VC1_RESOURCE_CNTL__LOAD_PORT_ARB_TABLE_MASK 0x00010000L |
|---|
| 86678 | #define BIFPLR0_1_PCIE_VC1_RESOURCE_CNTL__PORT_ARB_SELECT_MASK 0x000E0000L |
|---|
| 86679 | #define BIFPLR0_1_PCIE_VC1_RESOURCE_CNTL__VC_ID_MASK 0x07000000L |
|---|
| 86680 | #define BIFPLR0_1_PCIE_VC1_RESOURCE_CNTL__VC_ENABLE_MASK 0x80000000L |
|---|
| 86681 | //BIFPLR0_1_PCIE_VC1_RESOURCE_STATUS |
|---|
| 86682 | #define BIFPLR0_1_PCIE_VC1_RESOURCE_STATUS__PORT_ARB_TABLE_STATUS__SHIFT 0x0 |
|---|
| 86683 | #define BIFPLR0_1_PCIE_VC1_RESOURCE_STATUS__VC_NEGOTIATION_PENDING__SHIFT 0x1 |
|---|
| 86684 | #define BIFPLR0_1_PCIE_VC1_RESOURCE_STATUS__PORT_ARB_TABLE_STATUS_MASK 0x0001L |
|---|
| 86685 | #define BIFPLR0_1_PCIE_VC1_RESOURCE_STATUS__VC_NEGOTIATION_PENDING_MASK 0x0002L |
|---|
| 86686 | //BIFPLR0_1_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST |
|---|
| 86687 | #define BIFPLR0_1_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 86688 | #define BIFPLR0_1_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 86689 | #define BIFPLR0_1_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 86690 | #define BIFPLR0_1_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 86691 | #define BIFPLR0_1_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 86692 | #define BIFPLR0_1_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 86693 | //BIFPLR0_1_PCIE_DEV_SERIAL_NUM_DW1 |
|---|
| 86694 | #define BIFPLR0_1_PCIE_DEV_SERIAL_NUM_DW1__SERIAL_NUMBER_LO__SHIFT 0x0 |
|---|
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|---|
| 86696 | //BIFPLR0_1_PCIE_DEV_SERIAL_NUM_DW2 |
|---|
| 86697 | #define BIFPLR0_1_PCIE_DEV_SERIAL_NUM_DW2__SERIAL_NUMBER_HI__SHIFT 0x0 |
|---|
| 86698 | #define BIFPLR0_1_PCIE_DEV_SERIAL_NUM_DW2__SERIAL_NUMBER_HI_MASK 0xFFFFFFFFL |
|---|
| 86699 | //BIFPLR0_1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST |
|---|
| 86700 | #define BIFPLR0_1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 86701 | #define BIFPLR0_1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 86702 | #define BIFPLR0_1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 86703 | #define BIFPLR0_1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 86704 | #define BIFPLR0_1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 86705 | #define BIFPLR0_1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 86706 | //BIFPLR0_1_PCIE_UNCORR_ERR_STATUS |
|---|
| 86707 | #define BIFPLR0_1_PCIE_UNCORR_ERR_STATUS__DLP_ERR_STATUS__SHIFT 0x4 |
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|---|
| 86709 | #define BIFPLR0_1_PCIE_UNCORR_ERR_STATUS__PSN_ERR_STATUS__SHIFT 0xc |
|---|
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|---|
| 86711 | #define BIFPLR0_1_PCIE_UNCORR_ERR_STATUS__CPL_TIMEOUT_STATUS__SHIFT 0xe |
|---|
| 86712 | #define BIFPLR0_1_PCIE_UNCORR_ERR_STATUS__CPL_ABORT_ERR_STATUS__SHIFT 0xf |
|---|
| 86713 | #define BIFPLR0_1_PCIE_UNCORR_ERR_STATUS__UNEXP_CPL_STATUS__SHIFT 0x10 |
|---|
| 86714 | #define BIFPLR0_1_PCIE_UNCORR_ERR_STATUS__RCV_OVFL_STATUS__SHIFT 0x11 |
|---|
| 86715 | #define BIFPLR0_1_PCIE_UNCORR_ERR_STATUS__MAL_TLP_STATUS__SHIFT 0x12 |
|---|
| 86716 | #define BIFPLR0_1_PCIE_UNCORR_ERR_STATUS__ECRC_ERR_STATUS__SHIFT 0x13 |
|---|
| 86717 | #define BIFPLR0_1_PCIE_UNCORR_ERR_STATUS__UNSUPP_REQ_ERR_STATUS__SHIFT 0x14 |
|---|
| 86718 | #define BIFPLR0_1_PCIE_UNCORR_ERR_STATUS__ACS_VIOLATION_STATUS__SHIFT 0x15 |
|---|
| 86719 | #define BIFPLR0_1_PCIE_UNCORR_ERR_STATUS__UNCORR_INT_ERR_STATUS__SHIFT 0x16 |
|---|
| 86720 | #define BIFPLR0_1_PCIE_UNCORR_ERR_STATUS__MC_BLOCKED_TLP_STATUS__SHIFT 0x17 |
|---|
| 86721 | #define BIFPLR0_1_PCIE_UNCORR_ERR_STATUS__ATOMICOP_EGRESS_BLOCKED_STATUS__SHIFT 0x18 |
|---|
| 86722 | #define BIFPLR0_1_PCIE_UNCORR_ERR_STATUS__TLP_PREFIX_BLOCKED_ERR_STATUS__SHIFT 0x19 |
|---|
| 86723 | #define BIFPLR0_1_PCIE_UNCORR_ERR_STATUS__POISONED_TLP_EGRESS_BLOCKED_STATUS__SHIFT 0x1a |
|---|
| 86724 | #define BIFPLR0_1_PCIE_UNCORR_ERR_STATUS__DLP_ERR_STATUS_MASK 0x00000010L |
|---|
| 86725 | #define BIFPLR0_1_PCIE_UNCORR_ERR_STATUS__SURPDN_ERR_STATUS_MASK 0x00000020L |
|---|
| 86726 | #define BIFPLR0_1_PCIE_UNCORR_ERR_STATUS__PSN_ERR_STATUS_MASK 0x00001000L |
|---|
| 86727 | #define BIFPLR0_1_PCIE_UNCORR_ERR_STATUS__FC_ERR_STATUS_MASK 0x00002000L |
|---|
| 86728 | #define BIFPLR0_1_PCIE_UNCORR_ERR_STATUS__CPL_TIMEOUT_STATUS_MASK 0x00004000L |
|---|
| 86729 | #define BIFPLR0_1_PCIE_UNCORR_ERR_STATUS__CPL_ABORT_ERR_STATUS_MASK 0x00008000L |
|---|
| 86730 | #define BIFPLR0_1_PCIE_UNCORR_ERR_STATUS__UNEXP_CPL_STATUS_MASK 0x00010000L |
|---|
| 86731 | #define BIFPLR0_1_PCIE_UNCORR_ERR_STATUS__RCV_OVFL_STATUS_MASK 0x00020000L |
|---|
| 86732 | #define BIFPLR0_1_PCIE_UNCORR_ERR_STATUS__MAL_TLP_STATUS_MASK 0x00040000L |
|---|
| 86733 | #define BIFPLR0_1_PCIE_UNCORR_ERR_STATUS__ECRC_ERR_STATUS_MASK 0x00080000L |
|---|
| 86734 | #define BIFPLR0_1_PCIE_UNCORR_ERR_STATUS__UNSUPP_REQ_ERR_STATUS_MASK 0x00100000L |
|---|
| 86735 | #define BIFPLR0_1_PCIE_UNCORR_ERR_STATUS__ACS_VIOLATION_STATUS_MASK 0x00200000L |
|---|
| 86736 | #define BIFPLR0_1_PCIE_UNCORR_ERR_STATUS__UNCORR_INT_ERR_STATUS_MASK 0x00400000L |
|---|
| 86737 | #define BIFPLR0_1_PCIE_UNCORR_ERR_STATUS__MC_BLOCKED_TLP_STATUS_MASK 0x00800000L |
|---|
| 86738 | #define BIFPLR0_1_PCIE_UNCORR_ERR_STATUS__ATOMICOP_EGRESS_BLOCKED_STATUS_MASK 0x01000000L |
|---|
| 86739 | #define BIFPLR0_1_PCIE_UNCORR_ERR_STATUS__TLP_PREFIX_BLOCKED_ERR_STATUS_MASK 0x02000000L |
|---|
| 86740 | #define BIFPLR0_1_PCIE_UNCORR_ERR_STATUS__POISONED_TLP_EGRESS_BLOCKED_STATUS_MASK 0x04000000L |
|---|
| 86741 | //BIFPLR0_1_PCIE_UNCORR_ERR_MASK |
|---|
| 86742 | #define BIFPLR0_1_PCIE_UNCORR_ERR_MASK__DLP_ERR_MASK__SHIFT 0x4 |
|---|
| 86743 | #define BIFPLR0_1_PCIE_UNCORR_ERR_MASK__SURPDN_ERR_MASK__SHIFT 0x5 |
|---|
| 86744 | #define BIFPLR0_1_PCIE_UNCORR_ERR_MASK__PSN_ERR_MASK__SHIFT 0xc |
|---|
| 86745 | #define BIFPLR0_1_PCIE_UNCORR_ERR_MASK__FC_ERR_MASK__SHIFT 0xd |
|---|
| 86746 | #define BIFPLR0_1_PCIE_UNCORR_ERR_MASK__CPL_TIMEOUT_MASK__SHIFT 0xe |
|---|
| 86747 | #define BIFPLR0_1_PCIE_UNCORR_ERR_MASK__CPL_ABORT_ERR_MASK__SHIFT 0xf |
|---|
| 86748 | #define BIFPLR0_1_PCIE_UNCORR_ERR_MASK__UNEXP_CPL_MASK__SHIFT 0x10 |
|---|
| 86749 | #define BIFPLR0_1_PCIE_UNCORR_ERR_MASK__RCV_OVFL_MASK__SHIFT 0x11 |
|---|
| 86750 | #define BIFPLR0_1_PCIE_UNCORR_ERR_MASK__MAL_TLP_MASK__SHIFT 0x12 |
|---|
| 86751 | #define BIFPLR0_1_PCIE_UNCORR_ERR_MASK__ECRC_ERR_MASK__SHIFT 0x13 |
|---|
| 86752 | #define BIFPLR0_1_PCIE_UNCORR_ERR_MASK__UNSUPP_REQ_ERR_MASK__SHIFT 0x14 |
|---|
| 86753 | #define BIFPLR0_1_PCIE_UNCORR_ERR_MASK__ACS_VIOLATION_MASK__SHIFT 0x15 |
|---|
| 86754 | #define BIFPLR0_1_PCIE_UNCORR_ERR_MASK__UNCORR_INT_ERR_MASK__SHIFT 0x16 |
|---|
| 86755 | #define BIFPLR0_1_PCIE_UNCORR_ERR_MASK__MC_BLOCKED_TLP_MASK__SHIFT 0x17 |
|---|
| 86756 | #define BIFPLR0_1_PCIE_UNCORR_ERR_MASK__ATOMICOP_EGRESS_BLOCKED_MASK__SHIFT 0x18 |
|---|
| 86757 | #define BIFPLR0_1_PCIE_UNCORR_ERR_MASK__TLP_PREFIX_BLOCKED_ERR_MASK__SHIFT 0x19 |
|---|
| 86758 | #define BIFPLR0_1_PCIE_UNCORR_ERR_MASK__POISONED_TLP_EGRESS_BLOCKED_MASK__SHIFT 0x1a |
|---|
| 86759 | #define BIFPLR0_1_PCIE_UNCORR_ERR_MASK__DLP_ERR_MASK_MASK 0x00000010L |
|---|
| 86760 | #define BIFPLR0_1_PCIE_UNCORR_ERR_MASK__SURPDN_ERR_MASK_MASK 0x00000020L |
|---|
| 86761 | #define BIFPLR0_1_PCIE_UNCORR_ERR_MASK__PSN_ERR_MASK_MASK 0x00001000L |
|---|
| 86762 | #define BIFPLR0_1_PCIE_UNCORR_ERR_MASK__FC_ERR_MASK_MASK 0x00002000L |
|---|
| 86763 | #define BIFPLR0_1_PCIE_UNCORR_ERR_MASK__CPL_TIMEOUT_MASK_MASK 0x00004000L |
|---|
| 86764 | #define BIFPLR0_1_PCIE_UNCORR_ERR_MASK__CPL_ABORT_ERR_MASK_MASK 0x00008000L |
|---|
| 86765 | #define BIFPLR0_1_PCIE_UNCORR_ERR_MASK__UNEXP_CPL_MASK_MASK 0x00010000L |
|---|
| 86766 | #define BIFPLR0_1_PCIE_UNCORR_ERR_MASK__RCV_OVFL_MASK_MASK 0x00020000L |
|---|
| 86767 | #define BIFPLR0_1_PCIE_UNCORR_ERR_MASK__MAL_TLP_MASK_MASK 0x00040000L |
|---|
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| 86850 | #define BIFPLR0_1_PCIE_ADV_ERR_CAP_CNTL__ECRC_CHECK_EN__SHIFT 0x8 |
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| 86852 | #define BIFPLR0_1_PCIE_ADV_ERR_CAP_CNTL__MULTI_HDR_RECD_EN__SHIFT 0xa |
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| 86857 | #define BIFPLR0_1_PCIE_ADV_ERR_CAP_CNTL__ECRC_GEN_EN_MASK 0x00000040L |
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| 86872 | #define BIFPLR0_1_PCIE_HDR_LOG2__TLP_HDR_MASK 0xFFFFFFFFL |
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| 86873 | //BIFPLR0_1_PCIE_HDR_LOG3 |
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| 86880 | #define BIFPLR0_1_PCIE_ROOT_ERR_CMD__CORR_ERR_REP_EN_MASK 0x00000001L |
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|---|
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|---|
| 86888 | #define BIFPLR0_1_PCIE_ROOT_ERR_STATUS__FIRST_UNCORRECTABLE_FATAL__SHIFT 0x4 |
|---|
| 86889 | #define BIFPLR0_1_PCIE_ROOT_ERR_STATUS__NONFATAL_ERROR_MSG_RCVD__SHIFT 0x5 |
|---|
| 86890 | #define BIFPLR0_1_PCIE_ROOT_ERR_STATUS__FATAL_ERROR_MSG_RCVD__SHIFT 0x6 |
|---|
| 86891 | #define BIFPLR0_1_PCIE_ROOT_ERR_STATUS__ERR_COR_SUBCLASS__SHIFT 0x7 |
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| 86892 | #define BIFPLR0_1_PCIE_ROOT_ERR_STATUS__ADV_ERR_INT_MSG_NUM__SHIFT 0x1b |
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| 86893 | #define BIFPLR0_1_PCIE_ROOT_ERR_STATUS__ERR_CORR_RCVD_MASK 0x00000001L |
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| 86894 | #define BIFPLR0_1_PCIE_ROOT_ERR_STATUS__MULT_ERR_CORR_RCVD_MASK 0x00000002L |
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| 86895 | #define BIFPLR0_1_PCIE_ROOT_ERR_STATUS__ERR_FATAL_NONFATAL_RCVD_MASK 0x00000004L |
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| 86896 | #define BIFPLR0_1_PCIE_ROOT_ERR_STATUS__MULT_ERR_FATAL_NONFATAL_RCVD_MASK 0x00000008L |
|---|
| 86897 | #define BIFPLR0_1_PCIE_ROOT_ERR_STATUS__FIRST_UNCORRECTABLE_FATAL_MASK 0x00000010L |
|---|
| 86898 | #define BIFPLR0_1_PCIE_ROOT_ERR_STATUS__NONFATAL_ERROR_MSG_RCVD_MASK 0x00000020L |
|---|
| 86899 | #define BIFPLR0_1_PCIE_ROOT_ERR_STATUS__FATAL_ERROR_MSG_RCVD_MASK 0x00000040L |
|---|
| 86900 | #define BIFPLR0_1_PCIE_ROOT_ERR_STATUS__ERR_COR_SUBCLASS_MASK 0x00000180L |
|---|
| 86901 | #define BIFPLR0_1_PCIE_ROOT_ERR_STATUS__ADV_ERR_INT_MSG_NUM_MASK 0xF8000000L |
|---|
| 86902 | //BIFPLR0_1_PCIE_ERR_SRC_ID |
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| 86903 | #define BIFPLR0_1_PCIE_ERR_SRC_ID__ERR_CORR_SRC_ID__SHIFT 0x0 |
|---|
| 86904 | #define BIFPLR0_1_PCIE_ERR_SRC_ID__ERR_FATAL_NONFATAL_SRC_ID__SHIFT 0x10 |
|---|
| 86905 | #define BIFPLR0_1_PCIE_ERR_SRC_ID__ERR_CORR_SRC_ID_MASK 0x0000FFFFL |
|---|
| 86906 | #define BIFPLR0_1_PCIE_ERR_SRC_ID__ERR_FATAL_NONFATAL_SRC_ID_MASK 0xFFFF0000L |
|---|
| 86907 | //BIFPLR0_1_PCIE_TLP_PREFIX_LOG0 |
|---|
| 86908 | #define BIFPLR0_1_PCIE_TLP_PREFIX_LOG0__TLP_PREFIX__SHIFT 0x0 |
|---|
| 86909 | #define BIFPLR0_1_PCIE_TLP_PREFIX_LOG0__TLP_PREFIX_MASK 0xFFFFFFFFL |
|---|
| 86910 | //BIFPLR0_1_PCIE_TLP_PREFIX_LOG1 |
|---|
| 86911 | #define BIFPLR0_1_PCIE_TLP_PREFIX_LOG1__TLP_PREFIX__SHIFT 0x0 |
|---|
| 86912 | #define BIFPLR0_1_PCIE_TLP_PREFIX_LOG1__TLP_PREFIX_MASK 0xFFFFFFFFL |
|---|
| 86913 | //BIFPLR0_1_PCIE_TLP_PREFIX_LOG2 |
|---|
| 86914 | #define BIFPLR0_1_PCIE_TLP_PREFIX_LOG2__TLP_PREFIX__SHIFT 0x0 |
|---|
| 86915 | #define BIFPLR0_1_PCIE_TLP_PREFIX_LOG2__TLP_PREFIX_MASK 0xFFFFFFFFL |
|---|
| 86916 | //BIFPLR0_1_PCIE_TLP_PREFIX_LOG3 |
|---|
| 86917 | #define BIFPLR0_1_PCIE_TLP_PREFIX_LOG3__TLP_PREFIX__SHIFT 0x0 |
|---|
| 86918 | #define BIFPLR0_1_PCIE_TLP_PREFIX_LOG3__TLP_PREFIX_MASK 0xFFFFFFFFL |
|---|
| 86919 | //BIFPLR0_1_PCIE_SECONDARY_ENH_CAP_LIST |
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| 86920 | #define BIFPLR0_1_PCIE_SECONDARY_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 86921 | #define BIFPLR0_1_PCIE_SECONDARY_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 86922 | #define BIFPLR0_1_PCIE_SECONDARY_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 86923 | #define BIFPLR0_1_PCIE_SECONDARY_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 86924 | #define BIFPLR0_1_PCIE_SECONDARY_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 86925 | #define BIFPLR0_1_PCIE_SECONDARY_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 86926 | //BIFPLR0_1_PCIE_LINK_CNTL3 |
|---|
| 86927 | #define BIFPLR0_1_PCIE_LINK_CNTL3__PERFORM_EQUALIZATION__SHIFT 0x0 |
|---|
| 86928 | #define BIFPLR0_1_PCIE_LINK_CNTL3__LINK_EQUALIZATION_REQ_INT_EN__SHIFT 0x1 |
|---|
| 86929 | #define BIFPLR0_1_PCIE_LINK_CNTL3__ENABLE_LOWER_SKP_OS_GEN__SHIFT 0x9 |
|---|
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| 87083 | #define BIFPLR0_1_PCIE_ACS_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 87084 | #define BIFPLR0_1_PCIE_ACS_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
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| 87085 | #define BIFPLR0_1_PCIE_ACS_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
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| 87086 | #define BIFPLR0_1_PCIE_ACS_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
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|---|
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|---|
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| 87101 | #define BIFPLR0_1_PCIE_ACS_CAP__UPSTREAM_FORWARDING_MASK 0x0010L |
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| 87120 | #define BIFPLR0_1_PCIE_ACS_CNTL__P2P_REQUEST_REDIRECT_EN_MASK 0x0004L |
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| 87121 | #define BIFPLR0_1_PCIE_ACS_CNTL__P2P_COMPLETION_REDIRECT_EN_MASK 0x0008L |
|---|
| 87122 | #define BIFPLR0_1_PCIE_ACS_CNTL__UPSTREAM_FORWARDING_EN_MASK 0x0010L |
|---|
| 87123 | #define BIFPLR0_1_PCIE_ACS_CNTL__P2P_EGRESS_CONTROL_EN_MASK 0x0020L |
|---|
| 87124 | #define BIFPLR0_1_PCIE_ACS_CNTL__DIRECT_TRANSLATED_P2P_EN_MASK 0x0040L |
|---|
| 87125 | #define BIFPLR0_1_PCIE_ACS_CNTL__IO_REQUEST_BLOCKING_EN_MASK 0x0080L |
|---|
| 87126 | #define BIFPLR0_1_PCIE_ACS_CNTL__DSP_MEMORY_TARGET_ACCESS_CNTL_MASK 0x0300L |
|---|
| 87127 | #define BIFPLR0_1_PCIE_ACS_CNTL__USP_MEMORY_TARGET_ACCESS_CNTL_MASK 0x0C00L |
|---|
| 87128 | #define BIFPLR0_1_PCIE_ACS_CNTL__UNCLAIMED_REQUEST_REDIRECT_CNTL_MASK 0x1000L |
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| 87133 | #define BIFPLR0_1_PCIE_MC_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
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|---|
| 87135 | #define BIFPLR0_1_PCIE_MC_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
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|---|
| 87141 | #define BIFPLR0_1_PCIE_MC_CAP__MC_WIN_SIZE_REQ_MASK 0x3F00L |
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| 87142 | #define BIFPLR0_1_PCIE_MC_CAP__MC_ECRC_REGEN_SUPP_MASK 0x8000L |
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| 87146 | #define BIFPLR0_1_PCIE_MC_CNTL__MC_NUM_GROUP_MASK 0x003FL |
|---|
| 87147 | #define BIFPLR0_1_PCIE_MC_CNTL__MC_ENABLE_MASK 0x8000L |
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|---|
| 87151 | #define BIFPLR0_1_PCIE_MC_ADDR0__MC_INDEX_POS_MASK 0x0000003FL |
|---|
| 87152 | #define BIFPLR0_1_PCIE_MC_ADDR0__MC_BASE_ADDR_0_MASK 0xFFFFF000L |
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| 87153 | //BIFPLR0_1_PCIE_MC_ADDR1 |
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| 87154 | #define BIFPLR0_1_PCIE_MC_ADDR1__MC_BASE_ADDR_1__SHIFT 0x0 |
|---|
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|---|
| 87156 | //BIFPLR0_1_PCIE_MC_RCV0 |
|---|
| 87157 | #define BIFPLR0_1_PCIE_MC_RCV0__MC_RECEIVE_0__SHIFT 0x0 |
|---|
| 87158 | #define BIFPLR0_1_PCIE_MC_RCV0__MC_RECEIVE_0_MASK 0xFFFFFFFFL |
|---|
| 87159 | //BIFPLR0_1_PCIE_MC_RCV1 |
|---|
| 87160 | #define BIFPLR0_1_PCIE_MC_RCV1__MC_RECEIVE_1__SHIFT 0x0 |
|---|
| 87161 | #define BIFPLR0_1_PCIE_MC_RCV1__MC_RECEIVE_1_MASK 0xFFFFFFFFL |
|---|
| 87162 | //BIFPLR0_1_PCIE_MC_BLOCK_ALL0 |
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| 87163 | #define BIFPLR0_1_PCIE_MC_BLOCK_ALL0__MC_BLOCK_ALL_0__SHIFT 0x0 |
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| 87164 | #define BIFPLR0_1_PCIE_MC_BLOCK_ALL0__MC_BLOCK_ALL_0_MASK 0xFFFFFFFFL |
|---|
| 87165 | //BIFPLR0_1_PCIE_MC_BLOCK_ALL1 |
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| 87166 | #define BIFPLR0_1_PCIE_MC_BLOCK_ALL1__MC_BLOCK_ALL_1__SHIFT 0x0 |
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| 87167 | #define BIFPLR0_1_PCIE_MC_BLOCK_ALL1__MC_BLOCK_ALL_1_MASK 0xFFFFFFFFL |
|---|
| 87168 | //BIFPLR0_1_PCIE_MC_BLOCK_UNTRANSLATED_0 |
|---|
| 87169 | #define BIFPLR0_1_PCIE_MC_BLOCK_UNTRANSLATED_0__MC_BLOCK_UNTRANSLATED_0__SHIFT 0x0 |
|---|
| 87170 | #define BIFPLR0_1_PCIE_MC_BLOCK_UNTRANSLATED_0__MC_BLOCK_UNTRANSLATED_0_MASK 0xFFFFFFFFL |
|---|
| 87171 | //BIFPLR0_1_PCIE_MC_BLOCK_UNTRANSLATED_1 |
|---|
| 87172 | #define BIFPLR0_1_PCIE_MC_BLOCK_UNTRANSLATED_1__MC_BLOCK_UNTRANSLATED_1__SHIFT 0x0 |
|---|
| 87173 | #define BIFPLR0_1_PCIE_MC_BLOCK_UNTRANSLATED_1__MC_BLOCK_UNTRANSLATED_1_MASK 0xFFFFFFFFL |
|---|
| 87174 | //BIFPLR0_1_PCIE_MC_OVERLAY_BAR0 |
|---|
| 87175 | #define BIFPLR0_1_PCIE_MC_OVERLAY_BAR0__MC_OVERLAY_SIZE__SHIFT 0x0 |
|---|
| 87176 | #define BIFPLR0_1_PCIE_MC_OVERLAY_BAR0__MC_OVERLAY_BAR_0__SHIFT 0x6 |
|---|
| 87177 | #define BIFPLR0_1_PCIE_MC_OVERLAY_BAR0__MC_OVERLAY_SIZE_MASK 0x0000003FL |
|---|
| 87178 | #define BIFPLR0_1_PCIE_MC_OVERLAY_BAR0__MC_OVERLAY_BAR_0_MASK 0xFFFFFFC0L |
|---|
| 87179 | //BIFPLR0_1_PCIE_MC_OVERLAY_BAR1 |
|---|
| 87180 | #define BIFPLR0_1_PCIE_MC_OVERLAY_BAR1__MC_OVERLAY_BAR_1__SHIFT 0x0 |
|---|
| 87181 | #define BIFPLR0_1_PCIE_MC_OVERLAY_BAR1__MC_OVERLAY_BAR_1_MASK 0xFFFFFFFFL |
|---|
| 87182 | //BIFPLR0_1_PCIE_L1_PM_SUB_CAP_LIST |
|---|
| 87183 | #define BIFPLR0_1_PCIE_L1_PM_SUB_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 87184 | #define BIFPLR0_1_PCIE_L1_PM_SUB_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 87185 | #define BIFPLR0_1_PCIE_L1_PM_SUB_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 87186 | #define BIFPLR0_1_PCIE_L1_PM_SUB_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 87187 | #define BIFPLR0_1_PCIE_L1_PM_SUB_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 87188 | #define BIFPLR0_1_PCIE_L1_PM_SUB_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 87189 | //BIFPLR0_1_PCIE_L1_PM_SUB_CAP |
|---|
| 87190 | #define BIFPLR0_1_PCIE_L1_PM_SUB_CAP__PCI_PM_L1_2_SUPPORTED__SHIFT 0x0 |
|---|
| 87191 | #define BIFPLR0_1_PCIE_L1_PM_SUB_CAP__PCI_PM_L1_1_SUPPORTED__SHIFT 0x1 |
|---|
| 87192 | #define BIFPLR0_1_PCIE_L1_PM_SUB_CAP__ASPM_L1_2_SUPPORTED__SHIFT 0x2 |
|---|
| 87193 | #define BIFPLR0_1_PCIE_L1_PM_SUB_CAP__ASPM_L1_1_SUPPORTED__SHIFT 0x3 |
|---|
| 87194 | #define BIFPLR0_1_PCIE_L1_PM_SUB_CAP__L1_PM_SUB_SUPPORTED__SHIFT 0x4 |
|---|
| 87195 | #define BIFPLR0_1_PCIE_L1_PM_SUB_CAP__LINK_ACTIVATION_SUPPORTED__SHIFT 0x5 |
|---|
| 87196 | #define BIFPLR0_1_PCIE_L1_PM_SUB_CAP__PORT_CM_RESTORE_TIME__SHIFT 0x8 |
|---|
| 87197 | #define BIFPLR0_1_PCIE_L1_PM_SUB_CAP__PORT_T_POWER_ON_SCALE__SHIFT 0x10 |
|---|
| 87198 | #define BIFPLR0_1_PCIE_L1_PM_SUB_CAP__PORT_T_POWER_ON_VALUE__SHIFT 0x13 |
|---|
| 87199 | #define BIFPLR0_1_PCIE_L1_PM_SUB_CAP__PCI_PM_L1_2_SUPPORTED_MASK 0x00000001L |
|---|
| 87200 | #define BIFPLR0_1_PCIE_L1_PM_SUB_CAP__PCI_PM_L1_1_SUPPORTED_MASK 0x00000002L |
|---|
| 87201 | #define BIFPLR0_1_PCIE_L1_PM_SUB_CAP__ASPM_L1_2_SUPPORTED_MASK 0x00000004L |
|---|
| 87202 | #define BIFPLR0_1_PCIE_L1_PM_SUB_CAP__ASPM_L1_1_SUPPORTED_MASK 0x00000008L |
|---|
| 87203 | #define BIFPLR0_1_PCIE_L1_PM_SUB_CAP__L1_PM_SUB_SUPPORTED_MASK 0x00000010L |
|---|
| 87204 | #define BIFPLR0_1_PCIE_L1_PM_SUB_CAP__LINK_ACTIVATION_SUPPORTED_MASK 0x00000020L |
|---|
| 87205 | #define BIFPLR0_1_PCIE_L1_PM_SUB_CAP__PORT_CM_RESTORE_TIME_MASK 0x0000FF00L |
|---|
| 87206 | #define BIFPLR0_1_PCIE_L1_PM_SUB_CAP__PORT_T_POWER_ON_SCALE_MASK 0x00030000L |
|---|
| 87207 | #define BIFPLR0_1_PCIE_L1_PM_SUB_CAP__PORT_T_POWER_ON_VALUE_MASK 0x00F80000L |
|---|
| 87208 | //BIFPLR0_1_PCIE_L1_PM_SUB_CNTL |
|---|
| 87209 | #define BIFPLR0_1_PCIE_L1_PM_SUB_CNTL__PCI_PM_L1_2_EN__SHIFT 0x0 |
|---|
| 87210 | #define BIFPLR0_1_PCIE_L1_PM_SUB_CNTL__PCI_PM_L1_1_EN__SHIFT 0x1 |
|---|
| 87211 | #define BIFPLR0_1_PCIE_L1_PM_SUB_CNTL__ASPM_L1_2_EN__SHIFT 0x2 |
|---|
| 87212 | #define BIFPLR0_1_PCIE_L1_PM_SUB_CNTL__ASPM_L1_1_EN__SHIFT 0x3 |
|---|
| 87213 | #define BIFPLR0_1_PCIE_L1_PM_SUB_CNTL__LINK_ACTIVATION_INTERRUPT_EN__SHIFT 0x4 |
|---|
| 87214 | #define BIFPLR0_1_PCIE_L1_PM_SUB_CNTL__LINK_ACTIVATION_CNTL__SHIFT 0x5 |
|---|
| 87215 | #define BIFPLR0_1_PCIE_L1_PM_SUB_CNTL__COMMON_MODE_RESTORE_TIME__SHIFT 0x8 |
|---|
| 87216 | #define BIFPLR0_1_PCIE_L1_PM_SUB_CNTL__LTR_L1_2_THRESHOLD_VALUE__SHIFT 0x10 |
|---|
| 87217 | #define BIFPLR0_1_PCIE_L1_PM_SUB_CNTL__LTR_L1_2_THRESHOLD_SCALE__SHIFT 0x1d |
|---|
| 87218 | #define BIFPLR0_1_PCIE_L1_PM_SUB_CNTL__PCI_PM_L1_2_EN_MASK 0x00000001L |
|---|
| 87219 | #define BIFPLR0_1_PCIE_L1_PM_SUB_CNTL__PCI_PM_L1_1_EN_MASK 0x00000002L |
|---|
| 87220 | #define BIFPLR0_1_PCIE_L1_PM_SUB_CNTL__ASPM_L1_2_EN_MASK 0x00000004L |
|---|
| 87221 | #define BIFPLR0_1_PCIE_L1_PM_SUB_CNTL__ASPM_L1_1_EN_MASK 0x00000008L |
|---|
| 87222 | #define BIFPLR0_1_PCIE_L1_PM_SUB_CNTL__LINK_ACTIVATION_INTERRUPT_EN_MASK 0x00000010L |
|---|
| 87223 | #define BIFPLR0_1_PCIE_L1_PM_SUB_CNTL__LINK_ACTIVATION_CNTL_MASK 0x00000020L |
|---|
| 87224 | #define BIFPLR0_1_PCIE_L1_PM_SUB_CNTL__COMMON_MODE_RESTORE_TIME_MASK 0x0000FF00L |
|---|
| 87225 | #define BIFPLR0_1_PCIE_L1_PM_SUB_CNTL__LTR_L1_2_THRESHOLD_VALUE_MASK 0x03FF0000L |
|---|
| 87226 | #define BIFPLR0_1_PCIE_L1_PM_SUB_CNTL__LTR_L1_2_THRESHOLD_SCALE_MASK 0xE0000000L |
|---|
| 87227 | //BIFPLR0_1_PCIE_L1_PM_SUB_CNTL2 |
|---|
| 87228 | #define BIFPLR0_1_PCIE_L1_PM_SUB_CNTL2__T_POWER_ON_SCALE__SHIFT 0x0 |
|---|
| 87229 | #define BIFPLR0_1_PCIE_L1_PM_SUB_CNTL2__T_POWER_ON_VALUE__SHIFT 0x3 |
|---|
| 87230 | #define BIFPLR0_1_PCIE_L1_PM_SUB_CNTL2__T_POWER_ON_SCALE_MASK 0x00000003L |
|---|
| 87231 | #define BIFPLR0_1_PCIE_L1_PM_SUB_CNTL2__T_POWER_ON_VALUE_MASK 0x000000F8L |
|---|
| 87232 | //BIFPLR0_1_PCIE_DPC_ENH_CAP_LIST |
|---|
| 87233 | #define BIFPLR0_1_PCIE_DPC_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 87234 | #define BIFPLR0_1_PCIE_DPC_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 87235 | #define BIFPLR0_1_PCIE_DPC_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 87236 | #define BIFPLR0_1_PCIE_DPC_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 87237 | #define BIFPLR0_1_PCIE_DPC_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 87238 | #define BIFPLR0_1_PCIE_DPC_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 87239 | //BIFPLR0_1_PCIE_DPC_CAP_LIST |
|---|
| 87240 | #define BIFPLR0_1_PCIE_DPC_CAP_LIST__DPC_INTR_MSG_NUM__SHIFT 0x0 |
|---|
| 87241 | #define BIFPLR0_1_PCIE_DPC_CAP_LIST__RP_EXTENSIONS_FOR_DPC__SHIFT 0x5 |
|---|
| 87242 | #define BIFPLR0_1_PCIE_DPC_CAP_LIST__POISONED_TLP_EGRESS_BLOCKING_SUPPORTED__SHIFT 0x6 |
|---|
| 87243 | #define BIFPLR0_1_PCIE_DPC_CAP_LIST__DPC_SOFTWARE_TRIGGERING_SUPPORTED__SHIFT 0x7 |
|---|
| 87244 | #define BIFPLR0_1_PCIE_DPC_CAP_LIST__RP_PIO_LOG_SIZE__SHIFT 0x8 |
|---|
| 87245 | #define BIFPLR0_1_PCIE_DPC_CAP_LIST__DL_ACTIVE_ERR_COR_SIGNALING_SUPPORTED__SHIFT 0xc |
|---|
| 87246 | #define BIFPLR0_1_PCIE_DPC_CAP_LIST__DPC_INTR_MSG_NUM_MASK 0x001FL |
|---|
| 87247 | #define BIFPLR0_1_PCIE_DPC_CAP_LIST__RP_EXTENSIONS_FOR_DPC_MASK 0x0020L |
|---|
| 87248 | #define BIFPLR0_1_PCIE_DPC_CAP_LIST__POISONED_TLP_EGRESS_BLOCKING_SUPPORTED_MASK 0x0040L |
|---|
| 87249 | #define BIFPLR0_1_PCIE_DPC_CAP_LIST__DPC_SOFTWARE_TRIGGERING_SUPPORTED_MASK 0x0080L |
|---|
| 87250 | #define BIFPLR0_1_PCIE_DPC_CAP_LIST__RP_PIO_LOG_SIZE_MASK 0x0F00L |
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| 87251 | #define BIFPLR0_1_PCIE_DPC_CAP_LIST__DL_ACTIVE_ERR_COR_SIGNALING_SUPPORTED_MASK 0x1000L |
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| 87374 | #define BIFPLR0_1_PCIE_RP_PIO_EXCEPTION__IO_UR_CPL_MASK 0x00000100L |
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| 87375 | #define BIFPLR0_1_PCIE_RP_PIO_EXCEPTION__IO_CA_CPL_MASK 0x00000200L |
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| 87376 | #define BIFPLR0_1_PCIE_RP_PIO_EXCEPTION__IO_CTO_MASK 0x00000400L |
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| 87378 | #define BIFPLR0_1_PCIE_RP_PIO_EXCEPTION__MEM_CA_CPL_MASK 0x00020000L |
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| 87389 | //BIFPLR0_1_PCIE_RP_PIO_HDR_LOG3 |
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| 87390 | #define BIFPLR0_1_PCIE_RP_PIO_HDR_LOG3__TLP_HDR__SHIFT 0x0 |
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| 87391 | #define BIFPLR0_1_PCIE_RP_PIO_HDR_LOG3__TLP_HDR_MASK 0xFFFFFFFFL |
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| 87392 | //BIFPLR0_1_PCIE_RP_PIO_PREFIX_LOG0 |
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| 87393 | #define BIFPLR0_1_PCIE_RP_PIO_PREFIX_LOG0__TLP_PREFIX__SHIFT 0x0 |
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| 87394 | #define BIFPLR0_1_PCIE_RP_PIO_PREFIX_LOG0__TLP_PREFIX_MASK 0xFFFFFFFFL |
|---|
| 87395 | //BIFPLR0_1_PCIE_RP_PIO_PREFIX_LOG1 |
|---|
| 87396 | #define BIFPLR0_1_PCIE_RP_PIO_PREFIX_LOG1__TLP_PREFIX__SHIFT 0x0 |
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| 87397 | #define BIFPLR0_1_PCIE_RP_PIO_PREFIX_LOG1__TLP_PREFIX_MASK 0xFFFFFFFFL |
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| 87399 | #define BIFPLR0_1_PCIE_RP_PIO_PREFIX_LOG2__TLP_PREFIX__SHIFT 0x0 |
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| 87402 | #define BIFPLR0_1_PCIE_RP_PIO_PREFIX_LOG3__TLP_PREFIX__SHIFT 0x0 |
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| 87410 | #define BIFPLR0_1_PCIE_ESM_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
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| 87422 | #define BIFPLR0_1_PCIE_ESM_STATUS__MIN_TIME_IN_EI_VAL__SHIFT 0x0 |
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| 87424 | #define BIFPLR0_1_PCIE_ESM_STATUS__MIN_TIME_IN_EI_VAL_MASK 0x01FFL |
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| 87425 | #define BIFPLR0_1_PCIE_ESM_STATUS__MIN_TIME_IN_EI_SCALE_MASK 0x0E00L |
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| 88344 | #define BIFPLR0_1_PCIE_CCIX_ESM_CNTL__LINK_REACH_TARGET_MASK 0x01000000L |
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|---|
| 88356 | #define BIFPLR0_1_ESM_LANE_1_EQUALIZATION_CNTL_20GT__ESM_LANE_1_USP_20GT_TX_PRESET_MASK 0xF0L |
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| 88360 | #define BIFPLR0_1_ESM_LANE_2_EQUALIZATION_CNTL_20GT__ESM_LANE_2_DSP_20GT_TX_PRESET_MASK 0x0FL |
|---|
| 88361 | #define BIFPLR0_1_ESM_LANE_2_EQUALIZATION_CNTL_20GT__ESM_LANE_2_USP_20GT_TX_PRESET_MASK 0xF0L |
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| 88363 | #define BIFPLR0_1_ESM_LANE_3_EQUALIZATION_CNTL_20GT__ESM_LANE_3_DSP_20GT_TX_PRESET__SHIFT 0x0 |
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| 88364 | #define BIFPLR0_1_ESM_LANE_3_EQUALIZATION_CNTL_20GT__ESM_LANE_3_USP_20GT_TX_PRESET__SHIFT 0x4 |
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| 88365 | #define BIFPLR0_1_ESM_LANE_3_EQUALIZATION_CNTL_20GT__ESM_LANE_3_DSP_20GT_TX_PRESET_MASK 0x0FL |
|---|
| 88366 | #define BIFPLR0_1_ESM_LANE_3_EQUALIZATION_CNTL_20GT__ESM_LANE_3_USP_20GT_TX_PRESET_MASK 0xF0L |
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| 88375 | #define BIFPLR0_1_ESM_LANE_5_EQUALIZATION_CNTL_20GT__ESM_LANE_5_DSP_20GT_TX_PRESET_MASK 0x0FL |
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| 88377 | //BIFPLR0_1_ESM_LANE_6_EQUALIZATION_CNTL_20GT |
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| 88517 | #define BIFPLR0_1_LINK_CAP_32GT__NO_EQUALIZATION_NEEDED_SUPPORTED__SHIFT 0x1 |
|---|
| 88518 | #define BIFPLR0_1_LINK_CAP_32GT__MODIFIED_TS_USAGE_MODE_0_SUPPORTED__SHIFT 0x8 |
|---|
| 88519 | #define BIFPLR0_1_LINK_CAP_32GT__MODIFIED_TS_USAGE_MODE_1_SUPPORTED__SHIFT 0x9 |
|---|
| 88520 | #define BIFPLR0_1_LINK_CAP_32GT__MODIFIED_TS_USAGE_MODE_2_SUPPORTED__SHIFT 0xa |
|---|
| 88521 | #define BIFPLR0_1_LINK_CAP_32GT__MODIFIED_TS_RESERVED_USAGE_MODES__SHIFT 0xb |
|---|
| 88522 | #define BIFPLR0_1_LINK_CAP_32GT__EQUALIZATION_BYPASS_TO_HIGHEST_RATE_SUPPORTED_MASK 0x00000001L |
|---|
| 88523 | #define BIFPLR0_1_LINK_CAP_32GT__NO_EQUALIZATION_NEEDED_SUPPORTED_MASK 0x00000002L |
|---|
| 88524 | #define BIFPLR0_1_LINK_CAP_32GT__MODIFIED_TS_USAGE_MODE_0_SUPPORTED_MASK 0x00000100L |
|---|
| 88525 | #define BIFPLR0_1_LINK_CAP_32GT__MODIFIED_TS_USAGE_MODE_1_SUPPORTED_MASK 0x00000200L |
|---|
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|---|
| 88527 | #define BIFPLR0_1_LINK_CAP_32GT__MODIFIED_TS_RESERVED_USAGE_MODES_MASK 0x0000F800L |
|---|
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|---|
| 88529 | #define BIFPLR0_1_LINK_CNTL_32GT__EQUALIZATION_BYPASS_TO_HIGHEST_RATE_DISABLE__SHIFT 0x0 |
|---|
| 88530 | #define BIFPLR0_1_LINK_CNTL_32GT__NO_EQUALIZATION_NEEDED_DISABLE__SHIFT 0x1 |
|---|
| 88531 | #define BIFPLR0_1_LINK_CNTL_32GT__MODIFIED_TS_USAGE_MODE_SELECTED__SHIFT 0x8 |
|---|
| 88532 | #define BIFPLR0_1_LINK_CNTL_32GT__EQUALIZATION_BYPASS_TO_HIGHEST_RATE_DISABLE_MASK 0x00000001L |
|---|
| 88533 | #define BIFPLR0_1_LINK_CNTL_32GT__NO_EQUALIZATION_NEEDED_DISABLE_MASK 0x00000002L |
|---|
| 88534 | #define BIFPLR0_1_LINK_CNTL_32GT__MODIFIED_TS_USAGE_MODE_SELECTED_MASK 0x00000700L |
|---|
| 88535 | //BIFPLR0_1_LINK_STATUS_32GT |
|---|
| 88536 | #define BIFPLR0_1_LINK_STATUS_32GT__EQUALIZATION_COMPLETE_32GT__SHIFT 0x0 |
|---|
| 88537 | #define BIFPLR0_1_LINK_STATUS_32GT__EQUALIZATION_PHASE1_SUCCESS_32GT__SHIFT 0x1 |
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| 88538 | #define BIFPLR0_1_LINK_STATUS_32GT__EQUALIZATION_PHASE2_SUCCESS_32GT__SHIFT 0x2 |
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|---|
| 88540 | #define BIFPLR0_1_LINK_STATUS_32GT__LINK_EQUALIZATION_REQUEST_32GT__SHIFT 0x4 |
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| 88541 | #define BIFPLR0_1_LINK_STATUS_32GT__MODIFIED_TS_RECEIVED__SHIFT 0x5 |
|---|
| 88542 | #define BIFPLR0_1_LINK_STATUS_32GT__RECEIVED_ENHANCED_LINK_BEHAVIOUR_CONTROL__SHIFT 0x6 |
|---|
| 88543 | #define BIFPLR0_1_LINK_STATUS_32GT__TRANSMITTER_PRECODING_ON__SHIFT 0x8 |
|---|
| 88544 | #define BIFPLR0_1_LINK_STATUS_32GT__TRANSMITTER_PRECODE_REQUEST__SHIFT 0x9 |
|---|
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|---|
| 88546 | #define BIFPLR0_1_LINK_STATUS_32GT__EQUALIZATION_COMPLETE_32GT_MASK 0x00000001L |
|---|
| 88547 | #define BIFPLR0_1_LINK_STATUS_32GT__EQUALIZATION_PHASE1_SUCCESS_32GT_MASK 0x00000002L |
|---|
| 88548 | #define BIFPLR0_1_LINK_STATUS_32GT__EQUALIZATION_PHASE2_SUCCESS_32GT_MASK 0x00000004L |
|---|
| 88549 | #define BIFPLR0_1_LINK_STATUS_32GT__EQUALIZATION_PHASE3_SUCCESS_32GT_MASK 0x00000008L |
|---|
| 88550 | #define BIFPLR0_1_LINK_STATUS_32GT__LINK_EQUALIZATION_REQUEST_32GT_MASK 0x00000010L |
|---|
| 88551 | #define BIFPLR0_1_LINK_STATUS_32GT__MODIFIED_TS_RECEIVED_MASK 0x00000020L |
|---|
| 88552 | #define BIFPLR0_1_LINK_STATUS_32GT__RECEIVED_ENHANCED_LINK_BEHAVIOUR_CONTROL_MASK 0x000000C0L |
|---|
| 88553 | #define BIFPLR0_1_LINK_STATUS_32GT__TRANSMITTER_PRECODING_ON_MASK 0x00000100L |
|---|
| 88554 | #define BIFPLR0_1_LINK_STATUS_32GT__TRANSMITTER_PRECODE_REQUEST_MASK 0x00000200L |
|---|
| 88555 | #define BIFPLR0_1_LINK_STATUS_32GT__NO_EQUALIZATION_NEEDED_RECEIVED_MASK 0x00000400L |
|---|
| 88556 | |
|---|
| 88557 | |
|---|
| 88558 | // addressBlock: nbio_pcie1_bifplr1_cfgdecp |
|---|
| 88559 | //BIFPLR1_1_VENDOR_ID |
|---|
| 88560 | #define BIFPLR1_1_VENDOR_ID__VENDOR_ID__SHIFT 0x0 |
|---|
| 88561 | #define BIFPLR1_1_VENDOR_ID__VENDOR_ID_MASK 0xFFFFL |
|---|
| 88562 | //BIFPLR1_1_DEVICE_ID |
|---|
| 88563 | #define BIFPLR1_1_DEVICE_ID__DEVICE_ID__SHIFT 0x0 |
|---|
| 88564 | #define BIFPLR1_1_DEVICE_ID__DEVICE_ID_MASK 0xFFFFL |
|---|
| 88565 | //BIFPLR1_1_COMMAND |
|---|
| 88566 | #define BIFPLR1_1_COMMAND__IO_ACCESS_EN__SHIFT 0x0 |
|---|
| 88567 | #define BIFPLR1_1_COMMAND__MEM_ACCESS_EN__SHIFT 0x1 |
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|---|
| 88569 | #define BIFPLR1_1_COMMAND__SPECIAL_CYCLE_EN__SHIFT 0x3 |
|---|
| 88570 | #define BIFPLR1_1_COMMAND__MEM_WRITE_INVALIDATE_EN__SHIFT 0x4 |
|---|
| 88571 | #define BIFPLR1_1_COMMAND__PAL_SNOOP_EN__SHIFT 0x5 |
|---|
| 88572 | #define BIFPLR1_1_COMMAND__PARITY_ERROR_RESPONSE__SHIFT 0x6 |
|---|
| 88573 | #define BIFPLR1_1_COMMAND__AD_STEPPING__SHIFT 0x7 |
|---|
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|---|
| 88575 | #define BIFPLR1_1_COMMAND__FAST_B2B_EN__SHIFT 0x9 |
|---|
| 88576 | #define BIFPLR1_1_COMMAND__INT_DIS__SHIFT 0xa |
|---|
| 88577 | #define BIFPLR1_1_COMMAND__IO_ACCESS_EN_MASK 0x0001L |
|---|
| 88578 | #define BIFPLR1_1_COMMAND__MEM_ACCESS_EN_MASK 0x0002L |
|---|
| 88579 | #define BIFPLR1_1_COMMAND__BUS_MASTER_EN_MASK 0x0004L |
|---|
| 88580 | #define BIFPLR1_1_COMMAND__SPECIAL_CYCLE_EN_MASK 0x0008L |
|---|
| 88581 | #define BIFPLR1_1_COMMAND__MEM_WRITE_INVALIDATE_EN_MASK 0x0010L |
|---|
| 88582 | #define BIFPLR1_1_COMMAND__PAL_SNOOP_EN_MASK 0x0020L |
|---|
| 88583 | #define BIFPLR1_1_COMMAND__PARITY_ERROR_RESPONSE_MASK 0x0040L |
|---|
| 88584 | #define BIFPLR1_1_COMMAND__AD_STEPPING_MASK 0x0080L |
|---|
| 88585 | #define BIFPLR1_1_COMMAND__SERR_EN_MASK 0x0100L |
|---|
| 88586 | #define BIFPLR1_1_COMMAND__FAST_B2B_EN_MASK 0x0200L |
|---|
| 88587 | #define BIFPLR1_1_COMMAND__INT_DIS_MASK 0x0400L |
|---|
| 88588 | //BIFPLR1_1_STATUS |
|---|
| 88589 | #define BIFPLR1_1_STATUS__IMMEDIATE_READINESS__SHIFT 0x0 |
|---|
| 88590 | #define BIFPLR1_1_STATUS__INT_STATUS__SHIFT 0x3 |
|---|
| 88591 | #define BIFPLR1_1_STATUS__CAP_LIST__SHIFT 0x4 |
|---|
| 88592 | #define BIFPLR1_1_STATUS__PCI_66_CAP__SHIFT 0x5 |
|---|
| 88593 | #define BIFPLR1_1_STATUS__FAST_BACK_CAPABLE__SHIFT 0x7 |
|---|
| 88594 | #define BIFPLR1_1_STATUS__MASTER_DATA_PARITY_ERROR__SHIFT 0x8 |
|---|
| 88595 | #define BIFPLR1_1_STATUS__DEVSEL_TIMING__SHIFT 0x9 |
|---|
| 88596 | #define BIFPLR1_1_STATUS__SIGNAL_TARGET_ABORT__SHIFT 0xb |
|---|
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|---|
| 88598 | #define BIFPLR1_1_STATUS__RECEIVED_MASTER_ABORT__SHIFT 0xd |
|---|
| 88599 | #define BIFPLR1_1_STATUS__SIGNALED_SYSTEM_ERROR__SHIFT 0xe |
|---|
| 88600 | #define BIFPLR1_1_STATUS__PARITY_ERROR_DETECTED__SHIFT 0xf |
|---|
| 88601 | #define BIFPLR1_1_STATUS__IMMEDIATE_READINESS_MASK 0x0001L |
|---|
| 88602 | #define BIFPLR1_1_STATUS__INT_STATUS_MASK 0x0008L |
|---|
| 88603 | #define BIFPLR1_1_STATUS__CAP_LIST_MASK 0x0010L |
|---|
| 88604 | #define BIFPLR1_1_STATUS__PCI_66_CAP_MASK 0x0020L |
|---|
| 88605 | #define BIFPLR1_1_STATUS__FAST_BACK_CAPABLE_MASK 0x0080L |
|---|
| 88606 | #define BIFPLR1_1_STATUS__MASTER_DATA_PARITY_ERROR_MASK 0x0100L |
|---|
| 88607 | #define BIFPLR1_1_STATUS__DEVSEL_TIMING_MASK 0x0600L |
|---|
| 88608 | #define BIFPLR1_1_STATUS__SIGNAL_TARGET_ABORT_MASK 0x0800L |
|---|
| 88609 | #define BIFPLR1_1_STATUS__RECEIVED_TARGET_ABORT_MASK 0x1000L |
|---|
| 88610 | #define BIFPLR1_1_STATUS__RECEIVED_MASTER_ABORT_MASK 0x2000L |
|---|
| 88611 | #define BIFPLR1_1_STATUS__SIGNALED_SYSTEM_ERROR_MASK 0x4000L |
|---|
| 88612 | #define BIFPLR1_1_STATUS__PARITY_ERROR_DETECTED_MASK 0x8000L |
|---|
| 88613 | //BIFPLR1_1_REVISION_ID |
|---|
| 88614 | #define BIFPLR1_1_REVISION_ID__MINOR_REV_ID__SHIFT 0x0 |
|---|
| 88615 | #define BIFPLR1_1_REVISION_ID__MAJOR_REV_ID__SHIFT 0x4 |
|---|
| 88616 | #define BIFPLR1_1_REVISION_ID__MINOR_REV_ID_MASK 0x0FL |
|---|
| 88617 | #define BIFPLR1_1_REVISION_ID__MAJOR_REV_ID_MASK 0xF0L |
|---|
| 88618 | //BIFPLR1_1_PROG_INTERFACE |
|---|
| 88619 | #define BIFPLR1_1_PROG_INTERFACE__PROG_INTERFACE__SHIFT 0x0 |
|---|
| 88620 | #define BIFPLR1_1_PROG_INTERFACE__PROG_INTERFACE_MASK 0xFFL |
|---|
| 88621 | //BIFPLR1_1_SUB_CLASS |
|---|
| 88622 | #define BIFPLR1_1_SUB_CLASS__SUB_CLASS__SHIFT 0x0 |
|---|
| 88623 | #define BIFPLR1_1_SUB_CLASS__SUB_CLASS_MASK 0xFFL |
|---|
| 88624 | //BIFPLR1_1_BASE_CLASS |
|---|
| 88625 | #define BIFPLR1_1_BASE_CLASS__BASE_CLASS__SHIFT 0x0 |
|---|
| 88626 | #define BIFPLR1_1_BASE_CLASS__BASE_CLASS_MASK 0xFFL |
|---|
| 88627 | //BIFPLR1_1_CACHE_LINE |
|---|
| 88628 | #define BIFPLR1_1_CACHE_LINE__CACHE_LINE_SIZE__SHIFT 0x0 |
|---|
| 88629 | #define BIFPLR1_1_CACHE_LINE__CACHE_LINE_SIZE_MASK 0xFFL |
|---|
| 88630 | //BIFPLR1_1_LATENCY |
|---|
| 88631 | #define BIFPLR1_1_LATENCY__LATENCY_TIMER__SHIFT 0x0 |
|---|
| 88632 | #define BIFPLR1_1_LATENCY__LATENCY_TIMER_MASK 0xFFL |
|---|
| 88633 | //BIFPLR1_1_HEADER |
|---|
| 88634 | #define 0x0 |
|---|
| 88635 | #define 0x7 |
|---|
| 88636 | #define 0x7FL |
|---|
| 88637 | #define 0x80L |
|---|
| 88638 | //BIFPLR1_1_BIST |
|---|
| 88639 | #define BIFPLR1_1_BIST__BIST_COMP__SHIFT 0x0 |
|---|
| 88640 | #define BIFPLR1_1_BIST__BIST_STRT__SHIFT 0x6 |
|---|
| 88641 | #define BIFPLR1_1_BIST__BIST_CAP__SHIFT 0x7 |
|---|
| 88642 | #define BIFPLR1_1_BIST__BIST_COMP_MASK 0x0FL |
|---|
| 88643 | #define BIFPLR1_1_BIST__BIST_STRT_MASK 0x40L |
|---|
| 88644 | #define BIFPLR1_1_BIST__BIST_CAP_MASK 0x80L |
|---|
| 88645 | //BIFPLR1_1_SUB_BUS_NUMBER_LATENCY |
|---|
| 88646 | #define BIFPLR1_1_SUB_BUS_NUMBER_LATENCY__PRIMARY_BUS__SHIFT 0x0 |
|---|
| 88647 | #define BIFPLR1_1_SUB_BUS_NUMBER_LATENCY__SECONDARY_BUS__SHIFT 0x8 |
|---|
| 88648 | #define BIFPLR1_1_SUB_BUS_NUMBER_LATENCY__SUB_BUS_NUM__SHIFT 0x10 |
|---|
| 88649 | #define BIFPLR1_1_SUB_BUS_NUMBER_LATENCY__SECONDARY_LATENCY_TIMER__SHIFT 0x18 |
|---|
| 88650 | #define BIFPLR1_1_SUB_BUS_NUMBER_LATENCY__PRIMARY_BUS_MASK 0x000000FFL |
|---|
| 88651 | #define BIFPLR1_1_SUB_BUS_NUMBER_LATENCY__SECONDARY_BUS_MASK 0x0000FF00L |
|---|
| 88652 | #define BIFPLR1_1_SUB_BUS_NUMBER_LATENCY__SUB_BUS_NUM_MASK 0x00FF0000L |
|---|
| 88653 | #define BIFPLR1_1_SUB_BUS_NUMBER_LATENCY__SECONDARY_LATENCY_TIMER_MASK 0xFF000000L |
|---|
| 88654 | //BIFPLR1_1_IO_BASE_LIMIT |
|---|
| 88655 | #define BIFPLR1_1_IO_BASE_LIMIT__IO_BASE_TYPE__SHIFT 0x0 |
|---|
| 88656 | #define BIFPLR1_1_IO_BASE_LIMIT__IO_BASE__SHIFT 0x4 |
|---|
| 88657 | #define BIFPLR1_1_IO_BASE_LIMIT__IO_LIMIT_TYPE__SHIFT 0x8 |
|---|
| 88658 | #define BIFPLR1_1_IO_BASE_LIMIT__IO_LIMIT__SHIFT 0xc |
|---|
| 88659 | #define BIFPLR1_1_IO_BASE_LIMIT__IO_BASE_TYPE_MASK 0x000FL |
|---|
| 88660 | #define BIFPLR1_1_IO_BASE_LIMIT__IO_BASE_MASK 0x00F0L |
|---|
| 88661 | #define BIFPLR1_1_IO_BASE_LIMIT__IO_LIMIT_TYPE_MASK 0x0F00L |
|---|
| 88662 | #define BIFPLR1_1_IO_BASE_LIMIT__IO_LIMIT_MASK 0xF000L |
|---|
| 88663 | //BIFPLR1_1_SECONDARY_STATUS |
|---|
| 88664 | #define BIFPLR1_1_SECONDARY_STATUS__PCI_66_CAP__SHIFT 0x5 |
|---|
| 88665 | #define BIFPLR1_1_SECONDARY_STATUS__FAST_BACK_CAPABLE__SHIFT 0x7 |
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| 88666 | #define BIFPLR1_1_SECONDARY_STATUS__MASTER_DATA_PARITY_ERROR__SHIFT 0x8 |
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| 88668 | #define BIFPLR1_1_SECONDARY_STATUS__SIGNAL_TARGET_ABORT__SHIFT 0xb |
|---|
| 88669 | #define BIFPLR1_1_SECONDARY_STATUS__RECEIVED_TARGET_ABORT__SHIFT 0xc |
|---|
| 88670 | #define BIFPLR1_1_SECONDARY_STATUS__RECEIVED_MASTER_ABORT__SHIFT 0xd |
|---|
| 88671 | #define BIFPLR1_1_SECONDARY_STATUS__RECEIVED_SYSTEM_ERROR__SHIFT 0xe |
|---|
| 88672 | #define BIFPLR1_1_SECONDARY_STATUS__PARITY_ERROR_DETECTED__SHIFT 0xf |
|---|
| 88673 | #define BIFPLR1_1_SECONDARY_STATUS__PCI_66_CAP_MASK 0x0020L |
|---|
| 88674 | #define BIFPLR1_1_SECONDARY_STATUS__FAST_BACK_CAPABLE_MASK 0x0080L |
|---|
| 88675 | #define BIFPLR1_1_SECONDARY_STATUS__MASTER_DATA_PARITY_ERROR_MASK 0x0100L |
|---|
| 88676 | #define BIFPLR1_1_SECONDARY_STATUS__DEVSEL_TIMING_MASK 0x0600L |
|---|
| 88677 | #define BIFPLR1_1_SECONDARY_STATUS__SIGNAL_TARGET_ABORT_MASK 0x0800L |
|---|
| 88678 | #define BIFPLR1_1_SECONDARY_STATUS__RECEIVED_TARGET_ABORT_MASK 0x1000L |
|---|
| 88679 | #define BIFPLR1_1_SECONDARY_STATUS__RECEIVED_MASTER_ABORT_MASK 0x2000L |
|---|
| 88680 | #define BIFPLR1_1_SECONDARY_STATUS__RECEIVED_SYSTEM_ERROR_MASK 0x4000L |
|---|
| 88681 | #define BIFPLR1_1_SECONDARY_STATUS__PARITY_ERROR_DETECTED_MASK 0x8000L |
|---|
| 88682 | //BIFPLR1_1_MEM_BASE_LIMIT |
|---|
| 88683 | #define BIFPLR1_1_MEM_BASE_LIMIT__MEM_BASE_TYPE__SHIFT 0x0 |
|---|
| 88684 | #define BIFPLR1_1_MEM_BASE_LIMIT__MEM_BASE_31_20__SHIFT 0x4 |
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|---|
| 88686 | #define BIFPLR1_1_MEM_BASE_LIMIT__MEM_LIMIT_31_20__SHIFT 0x14 |
|---|
| 88687 | #define BIFPLR1_1_MEM_BASE_LIMIT__MEM_BASE_TYPE_MASK 0x0000000FL |
|---|
| 88688 | #define BIFPLR1_1_MEM_BASE_LIMIT__MEM_BASE_31_20_MASK 0x0000FFF0L |
|---|
| 88689 | #define BIFPLR1_1_MEM_BASE_LIMIT__MEM_LIMIT_TYPE_MASK 0x000F0000L |
|---|
| 88690 | #define BIFPLR1_1_MEM_BASE_LIMIT__MEM_LIMIT_31_20_MASK 0xFFF00000L |
|---|
| 88691 | //BIFPLR1_1_PREF_BASE_LIMIT |
|---|
| 88692 | #define BIFPLR1_1_PREF_BASE_LIMIT__PREF_MEM_BASE_TYPE__SHIFT 0x0 |
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| 88693 | #define BIFPLR1_1_PREF_BASE_LIMIT__PREF_MEM_BASE_31_20__SHIFT 0x4 |
|---|
| 88694 | #define BIFPLR1_1_PREF_BASE_LIMIT__PREF_MEM_LIMIT_TYPE__SHIFT 0x10 |
|---|
| 88695 | #define BIFPLR1_1_PREF_BASE_LIMIT__PREF_MEM_LIMIT_31_20__SHIFT 0x14 |
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| 88696 | #define BIFPLR1_1_PREF_BASE_LIMIT__PREF_MEM_BASE_TYPE_MASK 0x0000000FL |
|---|
| 88697 | #define BIFPLR1_1_PREF_BASE_LIMIT__PREF_MEM_BASE_31_20_MASK 0x0000FFF0L |
|---|
| 88698 | #define BIFPLR1_1_PREF_BASE_LIMIT__PREF_MEM_LIMIT_TYPE_MASK 0x000F0000L |
|---|
| 88699 | #define BIFPLR1_1_PREF_BASE_LIMIT__PREF_MEM_LIMIT_31_20_MASK 0xFFF00000L |
|---|
| 88700 | //BIFPLR1_1_PREF_BASE_UPPER |
|---|
| 88701 | #define BIFPLR1_1_PREF_BASE_UPPER__PREF_BASE_UPPER__SHIFT 0x0 |
|---|
| 88702 | #define BIFPLR1_1_PREF_BASE_UPPER__PREF_BASE_UPPER_MASK 0xFFFFFFFFL |
|---|
| 88703 | //BIFPLR1_1_PREF_LIMIT_UPPER |
|---|
| 88704 | #define BIFPLR1_1_PREF_LIMIT_UPPER__PREF_LIMIT_UPPER__SHIFT 0x0 |
|---|
| 88705 | #define BIFPLR1_1_PREF_LIMIT_UPPER__PREF_LIMIT_UPPER_MASK 0xFFFFFFFFL |
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| 88706 | //BIFPLR1_1_IO_BASE_LIMIT_HI |
|---|
| 88707 | #define BIFPLR1_1_IO_BASE_LIMIT_HI__IO_BASE_31_16__SHIFT 0x0 |
|---|
| 88708 | #define BIFPLR1_1_IO_BASE_LIMIT_HI__IO_LIMIT_31_16__SHIFT 0x10 |
|---|
| 88709 | #define BIFPLR1_1_IO_BASE_LIMIT_HI__IO_BASE_31_16_MASK 0x0000FFFFL |
|---|
| 88710 | #define BIFPLR1_1_IO_BASE_LIMIT_HI__IO_LIMIT_31_16_MASK 0xFFFF0000L |
|---|
| 88711 | //BIFPLR1_1_CAP_PTR |
|---|
| 88712 | #define BIFPLR1_1_CAP_PTR__CAP_PTR__SHIFT 0x0 |
|---|
| 88713 | #define BIFPLR1_1_CAP_PTR__CAP_PTR_MASK 0xFFL |
|---|
| 88714 | //BIFPLR1_1_ROM_BASE_ADDR |
|---|
| 88715 | #define BIFPLR1_1_ROM_BASE_ADDR__ROM_ENABLE__SHIFT 0x0 |
|---|
| 88716 | #define BIFPLR1_1_ROM_BASE_ADDR__ROM_VALIDATION_STATUS__SHIFT 0x1 |
|---|
| 88717 | #define BIFPLR1_1_ROM_BASE_ADDR__ROM_VALIDATION_DETAILS__SHIFT 0x4 |
|---|
| 88718 | #define BIFPLR1_1_ROM_BASE_ADDR__BASE_ADDR__SHIFT 0xb |
|---|
| 88719 | #define BIFPLR1_1_ROM_BASE_ADDR__ROM_ENABLE_MASK 0x00000001L |
|---|
| 88720 | #define BIFPLR1_1_ROM_BASE_ADDR__ROM_VALIDATION_STATUS_MASK 0x0000000EL |
|---|
| 88721 | #define BIFPLR1_1_ROM_BASE_ADDR__ROM_VALIDATION_DETAILS_MASK 0x000000F0L |
|---|
| 88722 | #define BIFPLR1_1_ROM_BASE_ADDR__BASE_ADDR_MASK 0xFFFFF800L |
|---|
| 88723 | //BIFPLR1_1_INTERRUPT_LINE |
|---|
| 88724 | #define BIFPLR1_1_INTERRUPT_LINE__INTERRUPT_LINE__SHIFT 0x0 |
|---|
| 88725 | #define BIFPLR1_1_INTERRUPT_LINE__INTERRUPT_LINE_MASK 0xFFL |
|---|
| 88726 | //BIFPLR1_1_INTERRUPT_PIN |
|---|
| 88727 | #define BIFPLR1_1_INTERRUPT_PIN__INTERRUPT_PIN__SHIFT 0x0 |
|---|
| 88728 | #define BIFPLR1_1_INTERRUPT_PIN__INTERRUPT_PIN_MASK 0xFFL |
|---|
| 88729 | //BIFPLR1_1_EXT_BRIDGE_CNTL |
|---|
| 88730 | #define BIFPLR1_1_EXT_BRIDGE_CNTL__IO_PORT_80_EN__SHIFT 0x0 |
|---|
| 88731 | #define BIFPLR1_1_EXT_BRIDGE_CNTL__IO_PORT_80_EN_MASK 0x01L |
|---|
| 88732 | //BIFPLR1_1_VENDOR_CAP_LIST |
|---|
| 88733 | #define BIFPLR1_1_VENDOR_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 88734 | #define BIFPLR1_1_VENDOR_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
|---|
| 88735 | #define BIFPLR1_1_VENDOR_CAP_LIST__LENGTH__SHIFT 0x10 |
|---|
| 88736 | #define BIFPLR1_1_VENDOR_CAP_LIST__CAP_ID_MASK 0x000000FFL |
|---|
| 88737 | #define BIFPLR1_1_VENDOR_CAP_LIST__NEXT_PTR_MASK 0x0000FF00L |
|---|
| 88738 | #define BIFPLR1_1_VENDOR_CAP_LIST__LENGTH_MASK 0x00FF0000L |
|---|
| 88739 | //BIFPLR1_1_ADAPTER_ID_W |
|---|
| 88740 | #define BIFPLR1_1_ADAPTER_ID_W__SUBSYSTEM_VENDOR_ID__SHIFT 0x0 |
|---|
| 88741 | #define BIFPLR1_1_ADAPTER_ID_W__SUBSYSTEM_ID__SHIFT 0x10 |
|---|
| 88742 | #define BIFPLR1_1_ADAPTER_ID_W__SUBSYSTEM_VENDOR_ID_MASK 0x0000FFFFL |
|---|
| 88743 | #define BIFPLR1_1_ADAPTER_ID_W__SUBSYSTEM_ID_MASK 0xFFFF0000L |
|---|
| 88744 | //BIFPLR1_1_PMI_CAP_LIST |
|---|
| 88745 | #define BIFPLR1_1_PMI_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 88746 | #define BIFPLR1_1_PMI_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
|---|
| 88747 | #define BIFPLR1_1_PMI_CAP_LIST__CAP_ID_MASK 0x00FFL |
|---|
| 88748 | #define BIFPLR1_1_PMI_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
|---|
| 88749 | //BIFPLR1_1_PMI_CAP |
|---|
| 88750 | #define BIFPLR1_1_PMI_CAP__VERSION__SHIFT 0x0 |
|---|
| 88751 | #define BIFPLR1_1_PMI_CAP__PME_CLOCK__SHIFT 0x3 |
|---|
| 88752 | #define BIFPLR1_1_PMI_CAP__IMMEDIATE_READINESS_ON_RETURN_TO_D0__SHIFT 0x4 |
|---|
| 88753 | #define BIFPLR1_1_PMI_CAP__DEV_SPECIFIC_INIT__SHIFT 0x5 |
|---|
| 88754 | #define BIFPLR1_1_PMI_CAP__AUX_CURRENT__SHIFT 0x6 |
|---|
| 88755 | #define BIFPLR1_1_PMI_CAP__D1_SUPPORT__SHIFT 0x9 |
|---|
| 88756 | #define BIFPLR1_1_PMI_CAP__D2_SUPPORT__SHIFT 0xa |
|---|
| 88757 | #define BIFPLR1_1_PMI_CAP__PME_SUPPORT__SHIFT 0xb |
|---|
| 88758 | #define BIFPLR1_1_PMI_CAP__VERSION_MASK 0x0007L |
|---|
| 88759 | #define BIFPLR1_1_PMI_CAP__PME_CLOCK_MASK 0x0008L |
|---|
| 88760 | #define BIFPLR1_1_PMI_CAP__IMMEDIATE_READINESS_ON_RETURN_TO_D0_MASK 0x0010L |
|---|
| 88761 | #define BIFPLR1_1_PMI_CAP__DEV_SPECIFIC_INIT_MASK 0x0020L |
|---|
| 88762 | #define BIFPLR1_1_PMI_CAP__AUX_CURRENT_MASK 0x01C0L |
|---|
| 88763 | #define BIFPLR1_1_PMI_CAP__D1_SUPPORT_MASK 0x0200L |
|---|
| 88764 | #define BIFPLR1_1_PMI_CAP__D2_SUPPORT_MASK 0x0400L |
|---|
| 88765 | #define BIFPLR1_1_PMI_CAP__PME_SUPPORT_MASK 0xF800L |
|---|
| 88766 | //BIFPLR1_1_PMI_STATUS_CNTL |
|---|
| 88767 | #define BIFPLR1_1_PMI_STATUS_CNTL__POWER_STATE__SHIFT 0x0 |
|---|
| 88768 | #define BIFPLR1_1_PMI_STATUS_CNTL__NO_SOFT_RESET__SHIFT 0x3 |
|---|
| 88769 | #define BIFPLR1_1_PMI_STATUS_CNTL__PME_EN__SHIFT 0x8 |
|---|
| 88770 | #define BIFPLR1_1_PMI_STATUS_CNTL__DATA_SELECT__SHIFT 0x9 |
|---|
| 88771 | #define BIFPLR1_1_PMI_STATUS_CNTL__DATA_SCALE__SHIFT 0xd |
|---|
| 88772 | #define BIFPLR1_1_PMI_STATUS_CNTL__PME_STATUS__SHIFT 0xf |
|---|
| 88773 | #define BIFPLR1_1_PMI_STATUS_CNTL__B2_B3_SUPPORT__SHIFT 0x16 |
|---|
| 88774 | #define BIFPLR1_1_PMI_STATUS_CNTL__BUS_PWR_EN__SHIFT 0x17 |
|---|
| 88775 | #define BIFPLR1_1_PMI_STATUS_CNTL__PMI_DATA__SHIFT 0x18 |
|---|
| 88776 | #define BIFPLR1_1_PMI_STATUS_CNTL__POWER_STATE_MASK 0x00000003L |
|---|
| 88777 | #define BIFPLR1_1_PMI_STATUS_CNTL__NO_SOFT_RESET_MASK 0x00000008L |
|---|
| 88778 | #define BIFPLR1_1_PMI_STATUS_CNTL__PME_EN_MASK 0x00000100L |
|---|
| 88779 | #define BIFPLR1_1_PMI_STATUS_CNTL__DATA_SELECT_MASK 0x00001E00L |
|---|
| 88780 | #define BIFPLR1_1_PMI_STATUS_CNTL__DATA_SCALE_MASK 0x00006000L |
|---|
| 88781 | #define BIFPLR1_1_PMI_STATUS_CNTL__PME_STATUS_MASK 0x00008000L |
|---|
| 88782 | #define BIFPLR1_1_PMI_STATUS_CNTL__B2_B3_SUPPORT_MASK 0x00400000L |
|---|
| 88783 | #define BIFPLR1_1_PMI_STATUS_CNTL__BUS_PWR_EN_MASK 0x00800000L |
|---|
| 88784 | #define BIFPLR1_1_PMI_STATUS_CNTL__PMI_DATA_MASK 0xFF000000L |
|---|
| 88785 | //BIFPLR1_1_PCIE_CAP_LIST |
|---|
| 88786 | #define BIFPLR1_1_PCIE_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 88787 | #define BIFPLR1_1_PCIE_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
|---|
| 88788 | #define BIFPLR1_1_PCIE_CAP_LIST__CAP_ID_MASK 0x00FFL |
|---|
| 88789 | #define BIFPLR1_1_PCIE_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
|---|
| 88790 | //BIFPLR1_1_PCIE_CAP |
|---|
| 88791 | #define BIFPLR1_1_PCIE_CAP__VERSION__SHIFT 0x0 |
|---|
| 88792 | #define BIFPLR1_1_PCIE_CAP__DEVICE_TYPE__SHIFT 0x4 |
|---|
| 88793 | #define BIFPLR1_1_PCIE_CAP__SLOT_IMPLEMENTED__SHIFT 0x8 |
|---|
| 88794 | #define BIFPLR1_1_PCIE_CAP__INT_MESSAGE_NUM__SHIFT 0x9 |
|---|
| 88795 | #define BIFPLR1_1_PCIE_CAP__VERSION_MASK 0x000FL |
|---|
| 88796 | #define BIFPLR1_1_PCIE_CAP__DEVICE_TYPE_MASK 0x00F0L |
|---|
| 88797 | #define BIFPLR1_1_PCIE_CAP__SLOT_IMPLEMENTED_MASK 0x0100L |
|---|
| 88798 | #define BIFPLR1_1_PCIE_CAP__INT_MESSAGE_NUM_MASK 0x3E00L |
|---|
| 88799 | //BIFPLR1_1_DEVICE_CAP |
|---|
| 88800 | #define BIFPLR1_1_DEVICE_CAP__MAX_PAYLOAD_SUPPORT__SHIFT 0x0 |
|---|
| 88801 | #define BIFPLR1_1_DEVICE_CAP__PHANTOM_FUNC__SHIFT 0x3 |
|---|
| 88802 | #define BIFPLR1_1_DEVICE_CAP__EXTENDED_TAG__SHIFT 0x5 |
|---|
| 88803 | #define BIFPLR1_1_DEVICE_CAP__L0S_ACCEPTABLE_LATENCY__SHIFT 0x6 |
|---|
| 88804 | #define BIFPLR1_1_DEVICE_CAP__L1_ACCEPTABLE_LATENCY__SHIFT 0x9 |
|---|
| 88805 | #define BIFPLR1_1_DEVICE_CAP__ROLE_BASED_ERR_REPORTING__SHIFT 0xf |
|---|
| 88806 | #define BIFPLR1_1_DEVICE_CAP__ERR_COR_SUBCLASS_CAPABLE__SHIFT 0x10 |
|---|
| 88807 | #define BIFPLR1_1_DEVICE_CAP__CAPTURED_SLOT_POWER_LIMIT__SHIFT 0x12 |
|---|
| 88808 | #define BIFPLR1_1_DEVICE_CAP__CAPTURED_SLOT_POWER_SCALE__SHIFT 0x1a |
|---|
| 88809 | #define BIFPLR1_1_DEVICE_CAP__FLR_CAPABLE__SHIFT 0x1c |
|---|
| 88810 | #define BIFPLR1_1_DEVICE_CAP__MAX_PAYLOAD_SUPPORT_MASK 0x00000007L |
|---|
| 88811 | #define BIFPLR1_1_DEVICE_CAP__PHANTOM_FUNC_MASK 0x00000018L |
|---|
| 88812 | #define BIFPLR1_1_DEVICE_CAP__EXTENDED_TAG_MASK 0x00000020L |
|---|
| 88813 | #define BIFPLR1_1_DEVICE_CAP__L0S_ACCEPTABLE_LATENCY_MASK 0x000001C0L |
|---|
| 88814 | #define BIFPLR1_1_DEVICE_CAP__L1_ACCEPTABLE_LATENCY_MASK 0x00000E00L |
|---|
| 88815 | #define BIFPLR1_1_DEVICE_CAP__ROLE_BASED_ERR_REPORTING_MASK 0x00008000L |
|---|
| 88816 | #define BIFPLR1_1_DEVICE_CAP__ERR_COR_SUBCLASS_CAPABLE_MASK 0x00010000L |
|---|
| 88817 | #define BIFPLR1_1_DEVICE_CAP__CAPTURED_SLOT_POWER_LIMIT_MASK 0x03FC0000L |
|---|
| 88818 | #define BIFPLR1_1_DEVICE_CAP__CAPTURED_SLOT_POWER_SCALE_MASK 0x0C000000L |
|---|
| 88819 | #define BIFPLR1_1_DEVICE_CAP__FLR_CAPABLE_MASK 0x10000000L |
|---|
| 88820 | //BIFPLR1_1_DEVICE_CNTL |
|---|
| 88821 | #define BIFPLR1_1_DEVICE_CNTL__CORR_ERR_EN__SHIFT 0x0 |
|---|
| 88822 | #define BIFPLR1_1_DEVICE_CNTL__NON_FATAL_ERR_EN__SHIFT 0x1 |
|---|
| 88823 | #define BIFPLR1_1_DEVICE_CNTL__FATAL_ERR_EN__SHIFT 0x2 |
|---|
| 88824 | #define BIFPLR1_1_DEVICE_CNTL__USR_REPORT_EN__SHIFT 0x3 |
|---|
| 88825 | #define BIFPLR1_1_DEVICE_CNTL__RELAXED_ORD_EN__SHIFT 0x4 |
|---|
| 88826 | #define BIFPLR1_1_DEVICE_CNTL__MAX_PAYLOAD_SIZE__SHIFT 0x5 |
|---|
| 88827 | #define BIFPLR1_1_DEVICE_CNTL__EXTENDED_TAG_EN__SHIFT 0x8 |
|---|
| 88828 | #define BIFPLR1_1_DEVICE_CNTL__PHANTOM_FUNC_EN__SHIFT 0x9 |
|---|
| 88829 | #define BIFPLR1_1_DEVICE_CNTL__AUX_POWER_PM_EN__SHIFT 0xa |
|---|
| 88830 | #define BIFPLR1_1_DEVICE_CNTL__NO_SNOOP_EN__SHIFT 0xb |
|---|
| 88831 | #define BIFPLR1_1_DEVICE_CNTL__MAX_READ_REQUEST_SIZE__SHIFT 0xc |
|---|
| 88832 | #define BIFPLR1_1_DEVICE_CNTL__BRIDGE_CFG_RETRY_EN__SHIFT 0xf |
|---|
| 88833 | #define BIFPLR1_1_DEVICE_CNTL__CORR_ERR_EN_MASK 0x0001L |
|---|
| 88834 | #define BIFPLR1_1_DEVICE_CNTL__NON_FATAL_ERR_EN_MASK 0x0002L |
|---|
| 88835 | #define BIFPLR1_1_DEVICE_CNTL__FATAL_ERR_EN_MASK 0x0004L |
|---|
| 88836 | #define BIFPLR1_1_DEVICE_CNTL__USR_REPORT_EN_MASK 0x0008L |
|---|
| 88837 | #define BIFPLR1_1_DEVICE_CNTL__RELAXED_ORD_EN_MASK 0x0010L |
|---|
| 88838 | #define BIFPLR1_1_DEVICE_CNTL__MAX_PAYLOAD_SIZE_MASK 0x00E0L |
|---|
| 88839 | #define BIFPLR1_1_DEVICE_CNTL__EXTENDED_TAG_EN_MASK 0x0100L |
|---|
| 88840 | #define BIFPLR1_1_DEVICE_CNTL__PHANTOM_FUNC_EN_MASK 0x0200L |
|---|
| 88841 | #define BIFPLR1_1_DEVICE_CNTL__AUX_POWER_PM_EN_MASK 0x0400L |
|---|
| 88842 | #define BIFPLR1_1_DEVICE_CNTL__NO_SNOOP_EN_MASK 0x0800L |
|---|
| 88843 | #define BIFPLR1_1_DEVICE_CNTL__MAX_READ_REQUEST_SIZE_MASK 0x7000L |
|---|
| 88844 | #define BIFPLR1_1_DEVICE_CNTL__BRIDGE_CFG_RETRY_EN_MASK 0x8000L |
|---|
| 88845 | //BIFPLR1_1_DEVICE_STATUS |
|---|
| 88846 | #define BIFPLR1_1_DEVICE_STATUS__CORR_ERR__SHIFT 0x0 |
|---|
| 88847 | #define BIFPLR1_1_DEVICE_STATUS__NON_FATAL_ERR__SHIFT 0x1 |
|---|
| 88848 | #define BIFPLR1_1_DEVICE_STATUS__FATAL_ERR__SHIFT 0x2 |
|---|
| 88849 | #define BIFPLR1_1_DEVICE_STATUS__USR_DETECTED__SHIFT 0x3 |
|---|
| 88850 | #define BIFPLR1_1_DEVICE_STATUS__AUX_PWR__SHIFT 0x4 |
|---|
| 88851 | #define BIFPLR1_1_DEVICE_STATUS__TRANSACTIONS_PEND__SHIFT 0x5 |
|---|
| 88852 | #define BIFPLR1_1_DEVICE_STATUS__EMER_POWER_REDUCTION_DETECTED__SHIFT 0x6 |
|---|
| 88853 | #define BIFPLR1_1_DEVICE_STATUS__CORR_ERR_MASK 0x0001L |
|---|
| 88854 | #define BIFPLR1_1_DEVICE_STATUS__NON_FATAL_ERR_MASK 0x0002L |
|---|
| 88855 | #define BIFPLR1_1_DEVICE_STATUS__FATAL_ERR_MASK 0x0004L |
|---|
| 88856 | #define BIFPLR1_1_DEVICE_STATUS__USR_DETECTED_MASK 0x0008L |
|---|
| 88857 | #define BIFPLR1_1_DEVICE_STATUS__AUX_PWR_MASK 0x0010L |
|---|
| 88858 | #define BIFPLR1_1_DEVICE_STATUS__TRANSACTIONS_PEND_MASK 0x0020L |
|---|
| 88859 | #define BIFPLR1_1_DEVICE_STATUS__EMER_POWER_REDUCTION_DETECTED_MASK 0x0040L |
|---|
| 88860 | //BIFPLR1_1_LINK_CAP |
|---|
| 88861 | #define BIFPLR1_1_LINK_CAP__LINK_SPEED__SHIFT 0x0 |
|---|
| 88862 | #define BIFPLR1_1_LINK_CAP__LINK_WIDTH__SHIFT 0x4 |
|---|
| 88863 | #define BIFPLR1_1_LINK_CAP__PM_SUPPORT__SHIFT 0xa |
|---|
| 88864 | #define BIFPLR1_1_LINK_CAP__L0S_EXIT_LATENCY__SHIFT 0xc |
|---|
| 88865 | #define BIFPLR1_1_LINK_CAP__L1_EXIT_LATENCY__SHIFT 0xf |
|---|
| 88866 | #define BIFPLR1_1_LINK_CAP__CLOCK_POWER_MANAGEMENT__SHIFT 0x12 |
|---|
| 88867 | #define BIFPLR1_1_LINK_CAP__SURPRISE_DOWN_ERR_REPORTING__SHIFT 0x13 |
|---|
| 88868 | #define BIFPLR1_1_LINK_CAP__DL_ACTIVE_REPORTING_CAPABLE__SHIFT 0x14 |
|---|
| 88869 | #define BIFPLR1_1_LINK_CAP__LINK_BW_NOTIFICATION_CAP__SHIFT 0x15 |
|---|
| 88870 | #define BIFPLR1_1_LINK_CAP__ASPM_OPTIONALITY_COMPLIANCE__SHIFT 0x16 |
|---|
| 88871 | #define BIFPLR1_1_LINK_CAP__PORT_NUMBER__SHIFT 0x18 |
|---|
| 88872 | #define BIFPLR1_1_LINK_CAP__LINK_SPEED_MASK 0x0000000FL |
|---|
| 88873 | #define BIFPLR1_1_LINK_CAP__LINK_WIDTH_MASK 0x000003F0L |
|---|
| 88874 | #define BIFPLR1_1_LINK_CAP__PM_SUPPORT_MASK 0x00000C00L |
|---|
| 88875 | #define BIFPLR1_1_LINK_CAP__L0S_EXIT_LATENCY_MASK 0x00007000L |
|---|
| 88876 | #define BIFPLR1_1_LINK_CAP__L1_EXIT_LATENCY_MASK 0x00038000L |
|---|
| 88877 | #define BIFPLR1_1_LINK_CAP__CLOCK_POWER_MANAGEMENT_MASK 0x00040000L |
|---|
| 88878 | #define BIFPLR1_1_LINK_CAP__SURPRISE_DOWN_ERR_REPORTING_MASK 0x00080000L |
|---|
| 88879 | #define BIFPLR1_1_LINK_CAP__DL_ACTIVE_REPORTING_CAPABLE_MASK 0x00100000L |
|---|
| 88880 | #define BIFPLR1_1_LINK_CAP__LINK_BW_NOTIFICATION_CAP_MASK 0x00200000L |
|---|
| 88881 | #define BIFPLR1_1_LINK_CAP__ASPM_OPTIONALITY_COMPLIANCE_MASK 0x00400000L |
|---|
| 88882 | #define BIFPLR1_1_LINK_CAP__PORT_NUMBER_MASK 0xFF000000L |
|---|
| 88883 | //BIFPLR1_1_LINK_CNTL |
|---|
| 88884 | #define BIFPLR1_1_LINK_CNTL__PM_CONTROL__SHIFT 0x0 |
|---|
| 88885 | #define BIFPLR1_1_LINK_CNTL__PTM_PROP_DELAY_ADAPT_INTER_B__SHIFT 0x2 |
|---|
| 88886 | #define BIFPLR1_1_LINK_CNTL__READ_CPL_BOUNDARY__SHIFT 0x3 |
|---|
| 88887 | #define BIFPLR1_1_LINK_CNTL__LINK_DIS__SHIFT 0x4 |
|---|
| 88888 | #define BIFPLR1_1_LINK_CNTL__RETRAIN_LINK__SHIFT 0x5 |
|---|
| 88889 | #define BIFPLR1_1_LINK_CNTL__COMMON_CLOCK_CFG__SHIFT 0x6 |
|---|
| 88890 | #define BIFPLR1_1_LINK_CNTL__EXTENDED_SYNC__SHIFT 0x7 |
|---|
| 88891 | #define BIFPLR1_1_LINK_CNTL__CLOCK_POWER_MANAGEMENT_EN__SHIFT 0x8 |
|---|
| 88892 | #define BIFPLR1_1_LINK_CNTL__HW_AUTONOMOUS_WIDTH_DISABLE__SHIFT 0x9 |
|---|
| 88893 | #define BIFPLR1_1_LINK_CNTL__LINK_BW_MANAGEMENT_INT_EN__SHIFT 0xa |
|---|
| 88894 | #define BIFPLR1_1_LINK_CNTL__LINK_AUTONOMOUS_BW_INT_EN__SHIFT 0xb |
|---|
| 88895 | #define BIFPLR1_1_LINK_CNTL__DRS_SIGNALING_CONTROL__SHIFT 0xe |
|---|
| 88896 | #define BIFPLR1_1_LINK_CNTL__PM_CONTROL_MASK 0x0003L |
|---|
| 88897 | #define BIFPLR1_1_LINK_CNTL__PTM_PROP_DELAY_ADAPT_INTER_B_MASK 0x0004L |
|---|
| 88898 | #define BIFPLR1_1_LINK_CNTL__READ_CPL_BOUNDARY_MASK 0x0008L |
|---|
| 88899 | #define BIFPLR1_1_LINK_CNTL__LINK_DIS_MASK 0x0010L |
|---|
| 88900 | #define BIFPLR1_1_LINK_CNTL__RETRAIN_LINK_MASK 0x0020L |
|---|
| 88901 | #define BIFPLR1_1_LINK_CNTL__COMMON_CLOCK_CFG_MASK 0x0040L |
|---|
| 88902 | #define BIFPLR1_1_LINK_CNTL__EXTENDED_SYNC_MASK 0x0080L |
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| 88903 | #define BIFPLR1_1_LINK_CNTL__CLOCK_POWER_MANAGEMENT_EN_MASK 0x0100L |
|---|
| 88904 | #define BIFPLR1_1_LINK_CNTL__HW_AUTONOMOUS_WIDTH_DISABLE_MASK 0x0200L |
|---|
| 88905 | #define BIFPLR1_1_LINK_CNTL__LINK_BW_MANAGEMENT_INT_EN_MASK 0x0400L |
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| 88906 | #define BIFPLR1_1_LINK_CNTL__LINK_AUTONOMOUS_BW_INT_EN_MASK 0x0800L |
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| 88907 | #define BIFPLR1_1_LINK_CNTL__DRS_SIGNALING_CONTROL_MASK 0xC000L |
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|---|
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|---|
| 88919 | #define BIFPLR1_1_LINK_STATUS__SLOT_CLOCK_CFG_MASK 0x1000L |
|---|
| 88920 | #define BIFPLR1_1_LINK_STATUS__DL_ACTIVE_MASK 0x2000L |
|---|
| 88921 | #define BIFPLR1_1_LINK_STATUS__LINK_BW_MANAGEMENT_STATUS_MASK 0x4000L |
|---|
| 88922 | #define BIFPLR1_1_LINK_STATUS__LINK_AUTONOMOUS_BW_STATUS_MASK 0x8000L |
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|---|
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| 88944 | #define BIFPLR1_1_SLOT_CAP__SLOT_PWR_LIMIT_SCALE_MASK 0x00018000L |
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| 88945 | #define BIFPLR1_1_SLOT_CAP__ELECTROMECH_INTERLOCK_PRESENT_MASK 0x00020000L |
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| 88946 | #define BIFPLR1_1_SLOT_CAP__NO_COMMAND_COMPLETED_SUPPORTED_MASK 0x00040000L |
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| 88947 | #define BIFPLR1_1_SLOT_CAP__PHYSICAL_SLOT_NUM_MASK 0xFFF80000L |
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|---|
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| 88965 | #define BIFPLR1_1_SLOT_CNTL__PRESENCE_DETECT_CHANGED_EN_MASK 0x0008L |
|---|
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| 88967 | #define BIFPLR1_1_SLOT_CNTL__HOTPLUG_INTR_EN_MASK 0x0020L |
|---|
| 88968 | #define BIFPLR1_1_SLOT_CNTL__ATTN_INDICATOR_CNTL_MASK 0x00C0L |
|---|
| 88969 | #define BIFPLR1_1_SLOT_CNTL__PWR_INDICATOR_CNTL_MASK 0x0300L |
|---|
| 88970 | #define BIFPLR1_1_SLOT_CNTL__PWR_CONTROLLER_CNTL_MASK 0x0400L |
|---|
| 88971 | #define BIFPLR1_1_SLOT_CNTL__ELECTROMECH_INTERLOCK_CNTL_MASK 0x0800L |
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|---|
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|---|
| 88974 | #define BIFPLR1_1_SLOT_CNTL__INBAND_PD_DISABLE_MASK 0x4000L |
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|---|
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|---|
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| 88982 | #define BIFPLR1_1_SLOT_STATUS__PRESENCE_DETECT_STATE__SHIFT 0x6 |
|---|
| 88983 | #define BIFPLR1_1_SLOT_STATUS__ELECTROMECH_INTERLOCK_STATUS__SHIFT 0x7 |
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| 88984 | #define BIFPLR1_1_SLOT_STATUS__DL_STATE_CHANGED__SHIFT 0x8 |
|---|
| 88985 | #define BIFPLR1_1_SLOT_STATUS__ATTN_BUTTON_PRESSED_MASK 0x0001L |
|---|
| 88986 | #define BIFPLR1_1_SLOT_STATUS__PWR_FAULT_DETECTED_MASK 0x0002L |
|---|
| 88987 | #define BIFPLR1_1_SLOT_STATUS__MRL_SENSOR_CHANGED_MASK 0x0004L |
|---|
| 88988 | #define BIFPLR1_1_SLOT_STATUS__PRESENCE_DETECT_CHANGED_MASK 0x0008L |
|---|
| 88989 | #define BIFPLR1_1_SLOT_STATUS__COMMAND_COMPLETED_MASK 0x0010L |
|---|
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|---|
| 88991 | #define BIFPLR1_1_SLOT_STATUS__PRESENCE_DETECT_STATE_MASK 0x0040L |
|---|
| 88992 | #define BIFPLR1_1_SLOT_STATUS__ELECTROMECH_INTERLOCK_STATUS_MASK 0x0080L |
|---|
| 88993 | #define BIFPLR1_1_SLOT_STATUS__DL_STATE_CHANGED_MASK 0x0100L |
|---|
| 88994 | //BIFPLR1_1_ROOT_CNTL |
|---|
| 88995 | #define BIFPLR1_1_ROOT_CNTL__SERR_ON_CORR_ERR_EN__SHIFT 0x0 |
|---|
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|---|
| 88997 | #define BIFPLR1_1_ROOT_CNTL__SERR_ON_FATAL_ERR_EN__SHIFT 0x2 |
|---|
| 88998 | #define BIFPLR1_1_ROOT_CNTL__PM_INTERRUPT_EN__SHIFT 0x3 |
|---|
| 88999 | #define BIFPLR1_1_ROOT_CNTL__CRS_SOFTWARE_VISIBILITY_EN__SHIFT 0x4 |
|---|
| 89000 | #define BIFPLR1_1_ROOT_CNTL__SERR_ON_CORR_ERR_EN_MASK 0x0001L |
|---|
| 89001 | #define BIFPLR1_1_ROOT_CNTL__SERR_ON_NONFATAL_ERR_EN_MASK 0x0002L |
|---|
| 89002 | #define BIFPLR1_1_ROOT_CNTL__SERR_ON_FATAL_ERR_EN_MASK 0x0004L |
|---|
| 89003 | #define BIFPLR1_1_ROOT_CNTL__PM_INTERRUPT_EN_MASK 0x0008L |
|---|
| 89004 | #define BIFPLR1_1_ROOT_CNTL__CRS_SOFTWARE_VISIBILITY_EN_MASK 0x0010L |
|---|
| 89005 | //BIFPLR1_1_ROOT_CAP |
|---|
| 89006 | #define BIFPLR1_1_ROOT_CAP__CRS_SOFTWARE_VISIBILITY__SHIFT 0x0 |
|---|
| 89007 | #define BIFPLR1_1_ROOT_CAP__CRS_SOFTWARE_VISIBILITY_MASK 0x0001L |
|---|
| 89008 | //BIFPLR1_1_ROOT_STATUS |
|---|
| 89009 | #define BIFPLR1_1_ROOT_STATUS__PME_REQUESTOR_ID__SHIFT 0x0 |
|---|
| 89010 | #define BIFPLR1_1_ROOT_STATUS__PME_STATUS__SHIFT 0x10 |
|---|
| 89011 | #define BIFPLR1_1_ROOT_STATUS__PME_PENDING__SHIFT 0x11 |
|---|
| 89012 | #define BIFPLR1_1_ROOT_STATUS__PME_REQUESTOR_ID_MASK 0x0000FFFFL |
|---|
| 89013 | #define BIFPLR1_1_ROOT_STATUS__PME_STATUS_MASK 0x00010000L |
|---|
| 89014 | #define BIFPLR1_1_ROOT_STATUS__PME_PENDING_MASK 0x00020000L |
|---|
| 89015 | //BIFPLR1_1_DEVICE_CAP2 |
|---|
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|---|
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|---|
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|---|
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|---|
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|---|
| 89021 | #define BIFPLR1_1_DEVICE_CAP2__ATOMICOP_64CMPLT_SUPPORTED__SHIFT 0x8 |
|---|
| 89022 | #define BIFPLR1_1_DEVICE_CAP2__CAS128_CMPLT_SUPPORTED__SHIFT 0x9 |
|---|
| 89023 | #define BIFPLR1_1_DEVICE_CAP2__NO_RO_ENABLED_P2P_PASSING__SHIFT 0xa |
|---|
| 89024 | #define BIFPLR1_1_DEVICE_CAP2__LTR_SUPPORTED__SHIFT 0xb |
|---|
| 89025 | #define BIFPLR1_1_DEVICE_CAP2__TPH_CPLR_SUPPORTED__SHIFT 0xc |
|---|
| 89026 | #define BIFPLR1_1_DEVICE_CAP2__LN_SYSTEM_CLS__SHIFT 0xe |
|---|
| 89027 | #define BIFPLR1_1_DEVICE_CAP2__TEN_BIT_TAG_COMPLETER_SUPPORTED__SHIFT 0x10 |
|---|
| 89028 | #define BIFPLR1_1_DEVICE_CAP2__TEN_BIT_TAG_REQUESTER_SUPPORTED__SHIFT 0x11 |
|---|
| 89029 | #define BIFPLR1_1_DEVICE_CAP2__OBFF_SUPPORTED__SHIFT 0x12 |
|---|
| 89030 | #define BIFPLR1_1_DEVICE_CAP2__EXTENDED_FMT_FIELD_SUPPORTED__SHIFT 0x14 |
|---|
| 89031 | #define BIFPLR1_1_DEVICE_CAP2__END_END_TLP_PREFIX_SUPPORTED__SHIFT 0x15 |
|---|
| 89032 | #define BIFPLR1_1_DEVICE_CAP2__MAX_END_END_TLP_PREFIXES__SHIFT 0x16 |
|---|
| 89033 | #define BIFPLR1_1_DEVICE_CAP2__EMER_POWER_REDUCTION_SUPPORTED__SHIFT 0x18 |
|---|
| 89034 | #define BIFPLR1_1_DEVICE_CAP2__EMER_POWER_REDUCTION_INIT_REQ__SHIFT 0x1a |
|---|
| 89035 | #define BIFPLR1_1_DEVICE_CAP2__FRS_SUPPORTED__SHIFT 0x1f |
|---|
| 89036 | #define BIFPLR1_1_DEVICE_CAP2__CPL_TIMEOUT_RANGE_SUPPORTED_MASK 0x0000000FL |
|---|
| 89037 | #define BIFPLR1_1_DEVICE_CAP2__CPL_TIMEOUT_DIS_SUPPORTED_MASK 0x00000010L |
|---|
| 89038 | #define BIFPLR1_1_DEVICE_CAP2__ARI_FORWARDING_SUPPORTED_MASK 0x00000020L |
|---|
| 89039 | #define BIFPLR1_1_DEVICE_CAP2__ATOMICOP_ROUTING_SUPPORTED_MASK 0x00000040L |
|---|
| 89040 | #define BIFPLR1_1_DEVICE_CAP2__ATOMICOP_32CMPLT_SUPPORTED_MASK 0x00000080L |
|---|
| 89041 | #define BIFPLR1_1_DEVICE_CAP2__ATOMICOP_64CMPLT_SUPPORTED_MASK 0x00000100L |
|---|
| 89042 | #define BIFPLR1_1_DEVICE_CAP2__CAS128_CMPLT_SUPPORTED_MASK 0x00000200L |
|---|
| 89043 | #define BIFPLR1_1_DEVICE_CAP2__NO_RO_ENABLED_P2P_PASSING_MASK 0x00000400L |
|---|
| 89044 | #define BIFPLR1_1_DEVICE_CAP2__LTR_SUPPORTED_MASK 0x00000800L |
|---|
| 89045 | #define BIFPLR1_1_DEVICE_CAP2__TPH_CPLR_SUPPORTED_MASK 0x00003000L |
|---|
| 89046 | #define BIFPLR1_1_DEVICE_CAP2__LN_SYSTEM_CLS_MASK 0x0000C000L |
|---|
| 89047 | #define BIFPLR1_1_DEVICE_CAP2__TEN_BIT_TAG_COMPLETER_SUPPORTED_MASK 0x00010000L |
|---|
| 89048 | #define BIFPLR1_1_DEVICE_CAP2__TEN_BIT_TAG_REQUESTER_SUPPORTED_MASK 0x00020000L |
|---|
| 89049 | #define BIFPLR1_1_DEVICE_CAP2__OBFF_SUPPORTED_MASK 0x000C0000L |
|---|
| 89050 | #define BIFPLR1_1_DEVICE_CAP2__EXTENDED_FMT_FIELD_SUPPORTED_MASK 0x00100000L |
|---|
| 89051 | #define BIFPLR1_1_DEVICE_CAP2__END_END_TLP_PREFIX_SUPPORTED_MASK 0x00200000L |
|---|
| 89052 | #define BIFPLR1_1_DEVICE_CAP2__MAX_END_END_TLP_PREFIXES_MASK 0x00C00000L |
|---|
| 89053 | #define BIFPLR1_1_DEVICE_CAP2__EMER_POWER_REDUCTION_SUPPORTED_MASK 0x03000000L |
|---|
| 89054 | #define BIFPLR1_1_DEVICE_CAP2__EMER_POWER_REDUCTION_INIT_REQ_MASK 0x04000000L |
|---|
| 89055 | #define BIFPLR1_1_DEVICE_CAP2__FRS_SUPPORTED_MASK 0x80000000L |
|---|
| 89056 | //BIFPLR1_1_DEVICE_CNTL2 |
|---|
| 89057 | #define BIFPLR1_1_DEVICE_CNTL2__CPL_TIMEOUT_VALUE__SHIFT 0x0 |
|---|
| 89058 | #define BIFPLR1_1_DEVICE_CNTL2__CPL_TIMEOUT_DIS__SHIFT 0x4 |
|---|
| 89059 | #define BIFPLR1_1_DEVICE_CNTL2__ARI_FORWARDING_EN__SHIFT 0x5 |
|---|
| 89060 | #define BIFPLR1_1_DEVICE_CNTL2__ATOMICOP_REQUEST_EN__SHIFT 0x6 |
|---|
| 89061 | #define BIFPLR1_1_DEVICE_CNTL2__ATOMICOP_EGRESS_BLOCKING__SHIFT 0x7 |
|---|
| 89062 | #define BIFPLR1_1_DEVICE_CNTL2__IDO_REQUEST_ENABLE__SHIFT 0x8 |
|---|
| 89063 | #define BIFPLR1_1_DEVICE_CNTL2__IDO_COMPLETION_ENABLE__SHIFT 0x9 |
|---|
| 89064 | #define BIFPLR1_1_DEVICE_CNTL2__LTR_EN__SHIFT 0xa |
|---|
| 89065 | #define BIFPLR1_1_DEVICE_CNTL2__EMER_POWER_REDUCTION_REQUEST__SHIFT 0xb |
|---|
| 89066 | #define BIFPLR1_1_DEVICE_CNTL2__TEN_BIT_TAG_REQUESTER_ENABLE__SHIFT 0xc |
|---|
| 89067 | #define BIFPLR1_1_DEVICE_CNTL2__OBFF_EN__SHIFT 0xd |
|---|
| 89068 | #define BIFPLR1_1_DEVICE_CNTL2__END_END_TLP_PREFIX_BLOCKING__SHIFT 0xf |
|---|
| 89069 | #define BIFPLR1_1_DEVICE_CNTL2__CPL_TIMEOUT_VALUE_MASK 0x000FL |
|---|
| 89070 | #define BIFPLR1_1_DEVICE_CNTL2__CPL_TIMEOUT_DIS_MASK 0x0010L |
|---|
| 89071 | #define BIFPLR1_1_DEVICE_CNTL2__ARI_FORWARDING_EN_MASK 0x0020L |
|---|
| 89072 | #define BIFPLR1_1_DEVICE_CNTL2__ATOMICOP_REQUEST_EN_MASK 0x0040L |
|---|
| 89073 | #define BIFPLR1_1_DEVICE_CNTL2__ATOMICOP_EGRESS_BLOCKING_MASK 0x0080L |
|---|
| 89074 | #define BIFPLR1_1_DEVICE_CNTL2__IDO_REQUEST_ENABLE_MASK 0x0100L |
|---|
| 89075 | #define BIFPLR1_1_DEVICE_CNTL2__IDO_COMPLETION_ENABLE_MASK 0x0200L |
|---|
| 89076 | #define BIFPLR1_1_DEVICE_CNTL2__LTR_EN_MASK 0x0400L |
|---|
| 89077 | #define BIFPLR1_1_DEVICE_CNTL2__EMER_POWER_REDUCTION_REQUEST_MASK 0x0800L |
|---|
| 89078 | #define BIFPLR1_1_DEVICE_CNTL2__TEN_BIT_TAG_REQUESTER_ENABLE_MASK 0x1000L |
|---|
| 89079 | #define BIFPLR1_1_DEVICE_CNTL2__OBFF_EN_MASK 0x6000L |
|---|
| 89080 | #define BIFPLR1_1_DEVICE_CNTL2__END_END_TLP_PREFIX_BLOCKING_MASK 0x8000L |
|---|
| 89081 | //BIFPLR1_1_DEVICE_STATUS2 |
|---|
| 89082 | #define BIFPLR1_1_DEVICE_STATUS2__RESERVED__SHIFT 0x0 |
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| 89083 | #define BIFPLR1_1_DEVICE_STATUS2__RESERVED_MASK 0xFFFFL |
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| 89084 | //BIFPLR1_1_LINK_CAP2 |
|---|
| 89085 | #define BIFPLR1_1_LINK_CAP2__SUPPORTED_LINK_SPEED__SHIFT 0x1 |
|---|
| 89086 | #define BIFPLR1_1_LINK_CAP2__CROSSLINK_SUPPORTED__SHIFT 0x8 |
|---|
| 89087 | #define BIFPLR1_1_LINK_CAP2__LOWER_SKP_OS_GEN_SUPPORT__SHIFT 0x9 |
|---|
| 89088 | #define BIFPLR1_1_LINK_CAP2__LOWER_SKP_OS_RCV_SUPPORT__SHIFT 0x10 |
|---|
| 89089 | #define BIFPLR1_1_LINK_CAP2__RTM1_PRESENCE_DET_SUPPORT__SHIFT 0x17 |
|---|
| 89090 | #define BIFPLR1_1_LINK_CAP2__RTM2_PRESENCE_DET_SUPPORT__SHIFT 0x18 |
|---|
| 89091 | #define BIFPLR1_1_LINK_CAP2__DRS_SUPPORTED__SHIFT 0x1f |
|---|
| 89092 | #define BIFPLR1_1_LINK_CAP2__SUPPORTED_LINK_SPEED_MASK 0x000000FEL |
|---|
| 89093 | #define BIFPLR1_1_LINK_CAP2__CROSSLINK_SUPPORTED_MASK 0x00000100L |
|---|
| 89094 | #define BIFPLR1_1_LINK_CAP2__LOWER_SKP_OS_GEN_SUPPORT_MASK 0x0000FE00L |
|---|
| 89095 | #define BIFPLR1_1_LINK_CAP2__LOWER_SKP_OS_RCV_SUPPORT_MASK 0x007F0000L |
|---|
| 89096 | #define BIFPLR1_1_LINK_CAP2__RTM1_PRESENCE_DET_SUPPORT_MASK 0x00800000L |
|---|
| 89097 | #define BIFPLR1_1_LINK_CAP2__RTM2_PRESENCE_DET_SUPPORT_MASK 0x01000000L |
|---|
| 89098 | #define BIFPLR1_1_LINK_CAP2__DRS_SUPPORTED_MASK 0x80000000L |
|---|
| 89099 | //BIFPLR1_1_LINK_CNTL2 |
|---|
| 89100 | #define BIFPLR1_1_LINK_CNTL2__TARGET_LINK_SPEED__SHIFT 0x0 |
|---|
| 89101 | #define BIFPLR1_1_LINK_CNTL2__ENTER_COMPLIANCE__SHIFT 0x4 |
|---|
| 89102 | #define BIFPLR1_1_LINK_CNTL2__HW_AUTONOMOUS_SPEED_DISABLE__SHIFT 0x5 |
|---|
| 89103 | #define BIFPLR1_1_LINK_CNTL2__SELECTABLE_DEEMPHASIS__SHIFT 0x6 |
|---|
| 89104 | #define BIFPLR1_1_LINK_CNTL2__XMIT_MARGIN__SHIFT 0x7 |
|---|
| 89105 | #define BIFPLR1_1_LINK_CNTL2__ENTER_MOD_COMPLIANCE__SHIFT 0xa |
|---|
| 89106 | #define BIFPLR1_1_LINK_CNTL2__COMPLIANCE_SOS__SHIFT 0xb |
|---|
| 89107 | #define BIFPLR1_1_LINK_CNTL2__COMPLIANCE_DEEMPHASIS__SHIFT 0xc |
|---|
| 89108 | #define BIFPLR1_1_LINK_CNTL2__TARGET_LINK_SPEED_MASK 0x000FL |
|---|
| 89109 | #define BIFPLR1_1_LINK_CNTL2__ENTER_COMPLIANCE_MASK 0x0010L |
|---|
| 89110 | #define BIFPLR1_1_LINK_CNTL2__HW_AUTONOMOUS_SPEED_DISABLE_MASK 0x0020L |
|---|
| 89111 | #define BIFPLR1_1_LINK_CNTL2__SELECTABLE_DEEMPHASIS_MASK 0x0040L |
|---|
| 89112 | #define BIFPLR1_1_LINK_CNTL2__XMIT_MARGIN_MASK 0x0380L |
|---|
| 89113 | #define BIFPLR1_1_LINK_CNTL2__ENTER_MOD_COMPLIANCE_MASK 0x0400L |
|---|
| 89114 | #define BIFPLR1_1_LINK_CNTL2__COMPLIANCE_SOS_MASK 0x0800L |
|---|
| 89115 | #define BIFPLR1_1_LINK_CNTL2__COMPLIANCE_DEEMPHASIS_MASK 0xF000L |
|---|
| 89116 | //BIFPLR1_1_LINK_STATUS2 |
|---|
| 89117 | #define BIFPLR1_1_LINK_STATUS2__CUR_DEEMPHASIS_LEVEL__SHIFT 0x0 |
|---|
| 89118 | #define BIFPLR1_1_LINK_STATUS2__EQUALIZATION_COMPLETE_8GT__SHIFT 0x1 |
|---|
| 89119 | #define BIFPLR1_1_LINK_STATUS2__EQUALIZATION_PHASE1_SUCCESS_8GT__SHIFT 0x2 |
|---|
| 89120 | #define BIFPLR1_1_LINK_STATUS2__EQUALIZATION_PHASE2_SUCCESS_8GT__SHIFT 0x3 |
|---|
| 89121 | #define BIFPLR1_1_LINK_STATUS2__EQUALIZATION_PHASE3_SUCCESS_8GT__SHIFT 0x4 |
|---|
| 89122 | #define BIFPLR1_1_LINK_STATUS2__LINK_EQUALIZATION_REQUEST_8GT__SHIFT 0x5 |
|---|
| 89123 | #define BIFPLR1_1_LINK_STATUS2__RTM1_PRESENCE_DET__SHIFT 0x6 |
|---|
| 89124 | #define BIFPLR1_1_LINK_STATUS2__RTM2_PRESENCE_DET__SHIFT 0x7 |
|---|
| 89125 | #define BIFPLR1_1_LINK_STATUS2__CROSSLINK_RESOLUTION__SHIFT 0x8 |
|---|
| 89126 | #define BIFPLR1_1_LINK_STATUS2__DOWNSTREAM_COMPONENT_PRESENCE__SHIFT 0xc |
|---|
| 89127 | #define BIFPLR1_1_LINK_STATUS2__DRS_MESSAGE_RECEIVED__SHIFT 0xf |
|---|
| 89128 | #define BIFPLR1_1_LINK_STATUS2__CUR_DEEMPHASIS_LEVEL_MASK 0x0001L |
|---|
| 89129 | #define BIFPLR1_1_LINK_STATUS2__EQUALIZATION_COMPLETE_8GT_MASK 0x0002L |
|---|
| 89130 | #define BIFPLR1_1_LINK_STATUS2__EQUALIZATION_PHASE1_SUCCESS_8GT_MASK 0x0004L |
|---|
| 89131 | #define BIFPLR1_1_LINK_STATUS2__EQUALIZATION_PHASE2_SUCCESS_8GT_MASK 0x0008L |
|---|
| 89132 | #define BIFPLR1_1_LINK_STATUS2__EQUALIZATION_PHASE3_SUCCESS_8GT_MASK 0x0010L |
|---|
| 89133 | #define BIFPLR1_1_LINK_STATUS2__LINK_EQUALIZATION_REQUEST_8GT_MASK 0x0020L |
|---|
| 89134 | #define BIFPLR1_1_LINK_STATUS2__RTM1_PRESENCE_DET_MASK 0x0040L |
|---|
| 89135 | #define BIFPLR1_1_LINK_STATUS2__RTM2_PRESENCE_DET_MASK 0x0080L |
|---|
| 89136 | #define BIFPLR1_1_LINK_STATUS2__CROSSLINK_RESOLUTION_MASK 0x0300L |
|---|
| 89137 | #define BIFPLR1_1_LINK_STATUS2__DOWNSTREAM_COMPONENT_PRESENCE_MASK 0x7000L |
|---|
| 89138 | #define BIFPLR1_1_LINK_STATUS2__DRS_MESSAGE_RECEIVED_MASK 0x8000L |
|---|
| 89139 | //BIFPLR1_1_SLOT_CAP2 |
|---|
| 89140 | #define BIFPLR1_1_SLOT_CAP2__INBAND_PD_DISABLE_SUPPORTED__SHIFT 0x0 |
|---|
| 89141 | #define BIFPLR1_1_SLOT_CAP2__INBAND_PD_DISABLE_SUPPORTED_MASK 0x00000001L |
|---|
| 89142 | //BIFPLR1_1_SLOT_CNTL2 |
|---|
| 89143 | #define BIFPLR1_1_SLOT_CNTL2__RESERVED__SHIFT 0x0 |
|---|
| 89144 | #define BIFPLR1_1_SLOT_CNTL2__RESERVED_MASK 0xFFFFL |
|---|
| 89145 | //BIFPLR1_1_SLOT_STATUS2 |
|---|
| 89146 | #define BIFPLR1_1_SLOT_STATUS2__RESERVED__SHIFT 0x0 |
|---|
| 89147 | #define BIFPLR1_1_SLOT_STATUS2__RESERVED_MASK 0xFFFFL |
|---|
| 89148 | //BIFPLR1_1_MSI_CAP_LIST |
|---|
| 89149 | #define BIFPLR1_1_MSI_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 89150 | #define BIFPLR1_1_MSI_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
|---|
| 89151 | #define BIFPLR1_1_MSI_CAP_LIST__CAP_ID_MASK 0x00FFL |
|---|
| 89152 | #define BIFPLR1_1_MSI_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
|---|
| 89153 | //BIFPLR1_1_MSI_MSG_CNTL |
|---|
| 89154 | #define BIFPLR1_1_MSI_MSG_CNTL__MSI_EN__SHIFT 0x0 |
|---|
| 89155 | #define BIFPLR1_1_MSI_MSG_CNTL__MSI_MULTI_CAP__SHIFT 0x1 |
|---|
| 89156 | #define BIFPLR1_1_MSI_MSG_CNTL__MSI_MULTI_EN__SHIFT 0x4 |
|---|
| 89157 | #define BIFPLR1_1_MSI_MSG_CNTL__MSI_64BIT__SHIFT 0x7 |
|---|
| 89158 | #define BIFPLR1_1_MSI_MSG_CNTL__MSI_PERVECTOR_MASKING_CAP__SHIFT 0x8 |
|---|
| 89159 | #define BIFPLR1_1_MSI_MSG_CNTL__MSI_EXT_MSG_DATA_CAP__SHIFT 0x9 |
|---|
| 89160 | #define BIFPLR1_1_MSI_MSG_CNTL__MSI_EXT_MSG_DATA_EN__SHIFT 0xa |
|---|
| 89161 | #define BIFPLR1_1_MSI_MSG_CNTL__MSI_EN_MASK 0x0001L |
|---|
| 89162 | #define BIFPLR1_1_MSI_MSG_CNTL__MSI_MULTI_CAP_MASK 0x000EL |
|---|
| 89163 | #define BIFPLR1_1_MSI_MSG_CNTL__MSI_MULTI_EN_MASK 0x0070L |
|---|
| 89164 | #define BIFPLR1_1_MSI_MSG_CNTL__MSI_64BIT_MASK 0x0080L |
|---|
| 89165 | #define BIFPLR1_1_MSI_MSG_CNTL__MSI_PERVECTOR_MASKING_CAP_MASK 0x0100L |
|---|
| 89166 | #define BIFPLR1_1_MSI_MSG_CNTL__MSI_EXT_MSG_DATA_CAP_MASK 0x0200L |
|---|
| 89167 | #define BIFPLR1_1_MSI_MSG_CNTL__MSI_EXT_MSG_DATA_EN_MASK 0x0400L |
|---|
| 89168 | //BIFPLR1_1_MSI_MSG_ADDR_LO |
|---|
| 89169 | #define BIFPLR1_1_MSI_MSG_ADDR_LO__MSI_MSG_ADDR_LO__SHIFT 0x2 |
|---|
| 89170 | #define BIFPLR1_1_MSI_MSG_ADDR_LO__MSI_MSG_ADDR_LO_MASK 0xFFFFFFFCL |
|---|
| 89171 | //BIFPLR1_1_MSI_MSG_ADDR_HI |
|---|
| 89172 | #define BIFPLR1_1_MSI_MSG_ADDR_HI__MSI_MSG_ADDR_HI__SHIFT 0x0 |
|---|
| 89173 | #define BIFPLR1_1_MSI_MSG_ADDR_HI__MSI_MSG_ADDR_HI_MASK 0xFFFFFFFFL |
|---|
| 89174 | //BIFPLR1_1_MSI_MSG_DATA |
|---|
| 89175 | #define BIFPLR1_1_MSI_MSG_DATA__MSI_DATA__SHIFT 0x0 |
|---|
| 89176 | #define BIFPLR1_1_MSI_MSG_DATA__MSI_EXT_DATA__SHIFT 0x10 |
|---|
| 89177 | #define BIFPLR1_1_MSI_MSG_DATA__MSI_DATA_MASK 0x0000FFFFL |
|---|
| 89178 | #define BIFPLR1_1_MSI_MSG_DATA__MSI_EXT_DATA_MASK 0xFFFF0000L |
|---|
| 89179 | //BIFPLR1_1_MSI_MSG_DATA_64 |
|---|
| 89180 | #define BIFPLR1_1_MSI_MSG_DATA_64__MSI_DATA_64__SHIFT 0x0 |
|---|
| 89181 | #define BIFPLR1_1_MSI_MSG_DATA_64__MSI_EXT_DATA_64__SHIFT 0x10 |
|---|
| 89182 | #define BIFPLR1_1_MSI_MSG_DATA_64__MSI_DATA_64_MASK 0x0000FFFFL |
|---|
| 89183 | #define BIFPLR1_1_MSI_MSG_DATA_64__MSI_EXT_DATA_64_MASK 0xFFFF0000L |
|---|
| 89184 | //BIFPLR1_1_SSID_CAP_LIST |
|---|
| 89185 | #define BIFPLR1_1_SSID_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 89186 | #define BIFPLR1_1_SSID_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
|---|
| 89187 | #define BIFPLR1_1_SSID_CAP_LIST__CAP_ID_MASK 0x00FFL |
|---|
| 89188 | #define BIFPLR1_1_SSID_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
|---|
| 89189 | //BIFPLR1_1_SSID_CAP |
|---|
| 89190 | #define BIFPLR1_1_SSID_CAP__SUBSYSTEM_VENDOR_ID__SHIFT 0x0 |
|---|
| 89191 | #define BIFPLR1_1_SSID_CAP__SUBSYSTEM_ID__SHIFT 0x10 |
|---|
| 89192 | #define BIFPLR1_1_SSID_CAP__SUBSYSTEM_VENDOR_ID_MASK 0x0000FFFFL |
|---|
| 89193 | #define BIFPLR1_1_SSID_CAP__SUBSYSTEM_ID_MASK 0xFFFF0000L |
|---|
| 89194 | //BIFPLR1_1_MSI_MAP_CAP_LIST |
|---|
| 89195 | #define BIFPLR1_1_MSI_MAP_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 89196 | #define BIFPLR1_1_MSI_MAP_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
|---|
| 89197 | #define BIFPLR1_1_MSI_MAP_CAP_LIST__CAP_ID_MASK 0x00FFL |
|---|
| 89198 | #define BIFPLR1_1_MSI_MAP_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
|---|
| 89199 | //BIFPLR1_1_MSI_MAP_CAP |
|---|
| 89200 | #define BIFPLR1_1_MSI_MAP_CAP__EN__SHIFT 0x0 |
|---|
| 89201 | #define BIFPLR1_1_MSI_MAP_CAP__FIXD__SHIFT 0x1 |
|---|
| 89202 | #define BIFPLR1_1_MSI_MAP_CAP__CAP_TYPE__SHIFT 0xb |
|---|
| 89203 | #define BIFPLR1_1_MSI_MAP_CAP__EN_MASK 0x0001L |
|---|
| 89204 | #define BIFPLR1_1_MSI_MAP_CAP__FIXD_MASK 0x0002L |
|---|
| 89205 | #define BIFPLR1_1_MSI_MAP_CAP__CAP_TYPE_MASK 0xF800L |
|---|
| 89206 | //BIFPLR1_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST |
|---|
| 89207 | #define BIFPLR1_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 89208 | #define BIFPLR1_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 89209 | #define BIFPLR1_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 89210 | #define BIFPLR1_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 89211 | #define BIFPLR1_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 89212 | #define BIFPLR1_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 89213 | //BIFPLR1_1_PCIE_VENDOR_SPECIFIC_HDR |
|---|
| 89214 | #define BIFPLR1_1_PCIE_VENDOR_SPECIFIC_HDR__VSEC_ID__SHIFT 0x0 |
|---|
| 89215 | #define BIFPLR1_1_PCIE_VENDOR_SPECIFIC_HDR__VSEC_REV__SHIFT 0x10 |
|---|
| 89216 | #define BIFPLR1_1_PCIE_VENDOR_SPECIFIC_HDR__VSEC_LENGTH__SHIFT 0x14 |
|---|
| 89217 | #define BIFPLR1_1_PCIE_VENDOR_SPECIFIC_HDR__VSEC_ID_MASK 0x0000FFFFL |
|---|
| 89218 | #define BIFPLR1_1_PCIE_VENDOR_SPECIFIC_HDR__VSEC_REV_MASK 0x000F0000L |
|---|
| 89219 | #define BIFPLR1_1_PCIE_VENDOR_SPECIFIC_HDR__VSEC_LENGTH_MASK 0xFFF00000L |
|---|
| 89220 | //BIFPLR1_1_PCIE_VENDOR_SPECIFIC1 |
|---|
| 89221 | #define BIFPLR1_1_PCIE_VENDOR_SPECIFIC1__SCRATCH__SHIFT 0x0 |
|---|
| 89222 | #define BIFPLR1_1_PCIE_VENDOR_SPECIFIC1__SCRATCH_MASK 0xFFFFFFFFL |
|---|
| 89223 | //BIFPLR1_1_PCIE_VENDOR_SPECIFIC2 |
|---|
| 89224 | #define BIFPLR1_1_PCIE_VENDOR_SPECIFIC2__SCRATCH__SHIFT 0x0 |
|---|
| 89225 | #define BIFPLR1_1_PCIE_VENDOR_SPECIFIC2__SCRATCH_MASK 0xFFFFFFFFL |
|---|
| 89226 | //BIFPLR1_1_PCIE_VC_ENH_CAP_LIST |
|---|
| 89227 | #define BIFPLR1_1_PCIE_VC_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 89228 | #define BIFPLR1_1_PCIE_VC_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 89229 | #define BIFPLR1_1_PCIE_VC_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 89230 | #define BIFPLR1_1_PCIE_VC_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 89231 | #define BIFPLR1_1_PCIE_VC_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 89232 | #define BIFPLR1_1_PCIE_VC_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 89233 | //BIFPLR1_1_PCIE_PORT_VC_CAP_REG1 |
|---|
| 89234 | #define BIFPLR1_1_PCIE_PORT_VC_CAP_REG1__EXT_VC_COUNT__SHIFT 0x0 |
|---|
| 89235 | #define BIFPLR1_1_PCIE_PORT_VC_CAP_REG1__LOW_PRIORITY_EXT_VC_COUNT__SHIFT 0x4 |
|---|
| 89236 | #define BIFPLR1_1_PCIE_PORT_VC_CAP_REG1__REF_CLK__SHIFT 0x8 |
|---|
| 89237 | #define BIFPLR1_1_PCIE_PORT_VC_CAP_REG1__PORT_ARB_TABLE_ENTRY_SIZE__SHIFT 0xa |
|---|
| 89238 | #define BIFPLR1_1_PCIE_PORT_VC_CAP_REG1__EXT_VC_COUNT_MASK 0x00000007L |
|---|
| 89239 | #define BIFPLR1_1_PCIE_PORT_VC_CAP_REG1__LOW_PRIORITY_EXT_VC_COUNT_MASK 0x00000070L |
|---|
| 89240 | #define BIFPLR1_1_PCIE_PORT_VC_CAP_REG1__REF_CLK_MASK 0x00000300L |
|---|
| 89241 | #define BIFPLR1_1_PCIE_PORT_VC_CAP_REG1__PORT_ARB_TABLE_ENTRY_SIZE_MASK 0x00000C00L |
|---|
| 89242 | //BIFPLR1_1_PCIE_PORT_VC_CAP_REG2 |
|---|
| 89243 | #define BIFPLR1_1_PCIE_PORT_VC_CAP_REG2__VC_ARB_CAP__SHIFT 0x0 |
|---|
| 89244 | #define BIFPLR1_1_PCIE_PORT_VC_CAP_REG2__VC_ARB_TABLE_OFFSET__SHIFT 0x18 |
|---|
| 89245 | #define BIFPLR1_1_PCIE_PORT_VC_CAP_REG2__VC_ARB_CAP_MASK 0x000000FFL |
|---|
| 89246 | #define BIFPLR1_1_PCIE_PORT_VC_CAP_REG2__VC_ARB_TABLE_OFFSET_MASK 0xFF000000L |
|---|
| 89247 | //BIFPLR1_1_PCIE_PORT_VC_CNTL |
|---|
| 89248 | #define BIFPLR1_1_PCIE_PORT_VC_CNTL__LOAD_VC_ARB_TABLE__SHIFT 0x0 |
|---|
| 89249 | #define BIFPLR1_1_PCIE_PORT_VC_CNTL__VC_ARB_SELECT__SHIFT 0x1 |
|---|
| 89250 | #define BIFPLR1_1_PCIE_PORT_VC_CNTL__LOAD_VC_ARB_TABLE_MASK 0x0001L |
|---|
| 89251 | #define BIFPLR1_1_PCIE_PORT_VC_CNTL__VC_ARB_SELECT_MASK 0x000EL |
|---|
| 89252 | //BIFPLR1_1_PCIE_PORT_VC_STATUS |
|---|
| 89253 | #define BIFPLR1_1_PCIE_PORT_VC_STATUS__VC_ARB_TABLE_STATUS__SHIFT 0x0 |
|---|
| 89254 | #define BIFPLR1_1_PCIE_PORT_VC_STATUS__VC_ARB_TABLE_STATUS_MASK 0x0001L |
|---|
| 89255 | //BIFPLR1_1_PCIE_VC0_RESOURCE_CAP |
|---|
| 89256 | #define BIFPLR1_1_PCIE_VC0_RESOURCE_CAP__PORT_ARB_CAP__SHIFT 0x0 |
|---|
| 89257 | #define BIFPLR1_1_PCIE_VC0_RESOURCE_CAP__REJECT_SNOOP_TRANS__SHIFT 0xf |
|---|
| 89258 | #define BIFPLR1_1_PCIE_VC0_RESOURCE_CAP__MAX_TIME_SLOTS__SHIFT 0x10 |
|---|
| 89259 | #define BIFPLR1_1_PCIE_VC0_RESOURCE_CAP__PORT_ARB_TABLE_OFFSET__SHIFT 0x18 |
|---|
| 89260 | #define BIFPLR1_1_PCIE_VC0_RESOURCE_CAP__PORT_ARB_CAP_MASK 0x000000FFL |
|---|
| 89261 | #define BIFPLR1_1_PCIE_VC0_RESOURCE_CAP__REJECT_SNOOP_TRANS_MASK 0x00008000L |
|---|
| 89262 | #define BIFPLR1_1_PCIE_VC0_RESOURCE_CAP__MAX_TIME_SLOTS_MASK 0x007F0000L |
|---|
| 89263 | #define BIFPLR1_1_PCIE_VC0_RESOURCE_CAP__PORT_ARB_TABLE_OFFSET_MASK 0xFF000000L |
|---|
| 89264 | //BIFPLR1_1_PCIE_VC0_RESOURCE_CNTL |
|---|
| 89265 | #define BIFPLR1_1_PCIE_VC0_RESOURCE_CNTL__TC_VC_MAP_TC0__SHIFT 0x0 |
|---|
| 89266 | #define BIFPLR1_1_PCIE_VC0_RESOURCE_CNTL__TC_VC_MAP_TC1_7__SHIFT 0x1 |
|---|
| 89267 | #define BIFPLR1_1_PCIE_VC0_RESOURCE_CNTL__LOAD_PORT_ARB_TABLE__SHIFT 0x10 |
|---|
| 89268 | #define BIFPLR1_1_PCIE_VC0_RESOURCE_CNTL__PORT_ARB_SELECT__SHIFT 0x11 |
|---|
| 89269 | #define BIFPLR1_1_PCIE_VC0_RESOURCE_CNTL__VC_ID__SHIFT 0x18 |
|---|
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| 89428 | #define BIFPLR1_1_PCIE_UNCORR_ERR_SEVERITY__ACS_VIOLATION_SEVERITY_MASK 0x00200000L |
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| 89429 | #define BIFPLR1_1_PCIE_UNCORR_ERR_SEVERITY__UNCORR_INT_ERR_SEVERITY_MASK 0x00400000L |
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| 89430 | #define BIFPLR1_1_PCIE_UNCORR_ERR_SEVERITY__MC_BLOCKED_TLP_SEVERITY_MASK 0x00800000L |
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| 89431 | #define BIFPLR1_1_PCIE_UNCORR_ERR_SEVERITY__ATOMICOP_EGRESS_BLOCKED_SEVERITY_MASK 0x01000000L |
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| 89433 | #define BIFPLR1_1_PCIE_UNCORR_ERR_SEVERITY__POISONED_TLP_EGRESS_BLOCKED_SEVERITY_MASK 0x04000000L |
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|---|
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|---|
| 89445 | #define BIFPLR1_1_PCIE_CORR_ERR_STATUS__BAD_DLLP_STATUS_MASK 0x00000080L |
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| 89460 | #define BIFPLR1_1_PCIE_CORR_ERR_MASK__RCV_ERR_MASK_MASK 0x00000001L |
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| 89463 | #define BIFPLR1_1_PCIE_CORR_ERR_MASK__REPLAY_NUM_ROLLOVER_MASK_MASK 0x00000100L |
|---|
| 89464 | #define BIFPLR1_1_PCIE_CORR_ERR_MASK__REPLAY_TIMER_TIMEOUT_MASK_MASK 0x00001000L |
|---|
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| 89466 | #define BIFPLR1_1_PCIE_CORR_ERR_MASK__CORR_INT_ERR_MASK_MASK 0x00004000L |
|---|
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|---|
| 89471 | #define BIFPLR1_1_PCIE_ADV_ERR_CAP_CNTL__ECRC_GEN_EN__SHIFT 0x6 |
|---|
| 89472 | #define BIFPLR1_1_PCIE_ADV_ERR_CAP_CNTL__ECRC_CHECK_CAP__SHIFT 0x7 |
|---|
| 89473 | #define BIFPLR1_1_PCIE_ADV_ERR_CAP_CNTL__ECRC_CHECK_EN__SHIFT 0x8 |
|---|
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|---|
| 89475 | #define BIFPLR1_1_PCIE_ADV_ERR_CAP_CNTL__MULTI_HDR_RECD_EN__SHIFT 0xa |
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| 89476 | #define BIFPLR1_1_PCIE_ADV_ERR_CAP_CNTL__TLP_PREFIX_LOG_PRESENT__SHIFT 0xb |
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| 89478 | #define BIFPLR1_1_PCIE_ADV_ERR_CAP_CNTL__FIRST_ERR_PTR_MASK 0x0000001FL |
|---|
| 89479 | #define BIFPLR1_1_PCIE_ADV_ERR_CAP_CNTL__ECRC_GEN_CAP_MASK 0x00000020L |
|---|
| 89480 | #define BIFPLR1_1_PCIE_ADV_ERR_CAP_CNTL__ECRC_GEN_EN_MASK 0x00000040L |
|---|
| 89481 | #define BIFPLR1_1_PCIE_ADV_ERR_CAP_CNTL__ECRC_CHECK_CAP_MASK 0x00000080L |
|---|
| 89482 | #define BIFPLR1_1_PCIE_ADV_ERR_CAP_CNTL__ECRC_CHECK_EN_MASK 0x00000100L |
|---|
| 89483 | #define BIFPLR1_1_PCIE_ADV_ERR_CAP_CNTL__MULTI_HDR_RECD_CAP_MASK 0x00000200L |
|---|
| 89484 | #define BIFPLR1_1_PCIE_ADV_ERR_CAP_CNTL__MULTI_HDR_RECD_EN_MASK 0x00000400L |
|---|
| 89485 | #define BIFPLR1_1_PCIE_ADV_ERR_CAP_CNTL__TLP_PREFIX_LOG_PRESENT_MASK 0x00000800L |
|---|
| 89486 | #define BIFPLR1_1_PCIE_ADV_ERR_CAP_CNTL__COMPLETION_TIMEOUT_LOG_CAPABLE_MASK 0x00001000L |
|---|
| 89487 | //BIFPLR1_1_PCIE_HDR_LOG0 |
|---|
| 89488 | #define BIFPLR1_1_PCIE_HDR_LOG0__TLP_HDR__SHIFT 0x0 |
|---|
| 89489 | #define BIFPLR1_1_PCIE_HDR_LOG0__TLP_HDR_MASK 0xFFFFFFFFL |
|---|
| 89490 | //BIFPLR1_1_PCIE_HDR_LOG1 |
|---|
| 89491 | #define BIFPLR1_1_PCIE_HDR_LOG1__TLP_HDR__SHIFT 0x0 |
|---|
| 89492 | #define BIFPLR1_1_PCIE_HDR_LOG1__TLP_HDR_MASK 0xFFFFFFFFL |
|---|
| 89493 | //BIFPLR1_1_PCIE_HDR_LOG2 |
|---|
| 89494 | #define BIFPLR1_1_PCIE_HDR_LOG2__TLP_HDR__SHIFT 0x0 |
|---|
| 89495 | #define BIFPLR1_1_PCIE_HDR_LOG2__TLP_HDR_MASK 0xFFFFFFFFL |
|---|
| 89496 | //BIFPLR1_1_PCIE_HDR_LOG3 |
|---|
| 89497 | #define BIFPLR1_1_PCIE_HDR_LOG3__TLP_HDR__SHIFT 0x0 |
|---|
| 89498 | #define BIFPLR1_1_PCIE_HDR_LOG3__TLP_HDR_MASK 0xFFFFFFFFL |
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| 89500 | #define BIFPLR1_1_PCIE_ROOT_ERR_CMD__CORR_ERR_REP_EN__SHIFT 0x0 |
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|---|
| 89503 | #define BIFPLR1_1_PCIE_ROOT_ERR_CMD__CORR_ERR_REP_EN_MASK 0x00000001L |
|---|
| 89504 | #define BIFPLR1_1_PCIE_ROOT_ERR_CMD__NONFATAL_ERR_REP_EN_MASK 0x00000002L |
|---|
| 89505 | #define BIFPLR1_1_PCIE_ROOT_ERR_CMD__FATAL_ERR_REP_EN_MASK 0x00000004L |
|---|
| 89506 | //BIFPLR1_1_PCIE_ROOT_ERR_STATUS |
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| 89507 | #define BIFPLR1_1_PCIE_ROOT_ERR_STATUS__ERR_CORR_RCVD__SHIFT 0x0 |
|---|
| 89508 | #define BIFPLR1_1_PCIE_ROOT_ERR_STATUS__MULT_ERR_CORR_RCVD__SHIFT 0x1 |
|---|
| 89509 | #define BIFPLR1_1_PCIE_ROOT_ERR_STATUS__ERR_FATAL_NONFATAL_RCVD__SHIFT 0x2 |
|---|
| 89510 | #define BIFPLR1_1_PCIE_ROOT_ERR_STATUS__MULT_ERR_FATAL_NONFATAL_RCVD__SHIFT 0x3 |
|---|
| 89511 | #define BIFPLR1_1_PCIE_ROOT_ERR_STATUS__FIRST_UNCORRECTABLE_FATAL__SHIFT 0x4 |
|---|
| 89512 | #define BIFPLR1_1_PCIE_ROOT_ERR_STATUS__NONFATAL_ERROR_MSG_RCVD__SHIFT 0x5 |
|---|
| 89513 | #define BIFPLR1_1_PCIE_ROOT_ERR_STATUS__FATAL_ERROR_MSG_RCVD__SHIFT 0x6 |
|---|
| 89514 | #define BIFPLR1_1_PCIE_ROOT_ERR_STATUS__ERR_COR_SUBCLASS__SHIFT 0x7 |
|---|
| 89515 | #define BIFPLR1_1_PCIE_ROOT_ERR_STATUS__ADV_ERR_INT_MSG_NUM__SHIFT 0x1b |
|---|
| 89516 | #define BIFPLR1_1_PCIE_ROOT_ERR_STATUS__ERR_CORR_RCVD_MASK 0x00000001L |
|---|
| 89517 | #define BIFPLR1_1_PCIE_ROOT_ERR_STATUS__MULT_ERR_CORR_RCVD_MASK 0x00000002L |
|---|
| 89518 | #define BIFPLR1_1_PCIE_ROOT_ERR_STATUS__ERR_FATAL_NONFATAL_RCVD_MASK 0x00000004L |
|---|
| 89519 | #define BIFPLR1_1_PCIE_ROOT_ERR_STATUS__MULT_ERR_FATAL_NONFATAL_RCVD_MASK 0x00000008L |
|---|
| 89520 | #define BIFPLR1_1_PCIE_ROOT_ERR_STATUS__FIRST_UNCORRECTABLE_FATAL_MASK 0x00000010L |
|---|
| 89521 | #define BIFPLR1_1_PCIE_ROOT_ERR_STATUS__NONFATAL_ERROR_MSG_RCVD_MASK 0x00000020L |
|---|
| 89522 | #define BIFPLR1_1_PCIE_ROOT_ERR_STATUS__FATAL_ERROR_MSG_RCVD_MASK 0x00000040L |
|---|
| 89523 | #define BIFPLR1_1_PCIE_ROOT_ERR_STATUS__ERR_COR_SUBCLASS_MASK 0x00000180L |
|---|
| 89524 | #define BIFPLR1_1_PCIE_ROOT_ERR_STATUS__ADV_ERR_INT_MSG_NUM_MASK 0xF8000000L |
|---|
| 89525 | //BIFPLR1_1_PCIE_ERR_SRC_ID |
|---|
| 89526 | #define BIFPLR1_1_PCIE_ERR_SRC_ID__ERR_CORR_SRC_ID__SHIFT 0x0 |
|---|
| 89527 | #define BIFPLR1_1_PCIE_ERR_SRC_ID__ERR_FATAL_NONFATAL_SRC_ID__SHIFT 0x10 |
|---|
| 89528 | #define BIFPLR1_1_PCIE_ERR_SRC_ID__ERR_CORR_SRC_ID_MASK 0x0000FFFFL |
|---|
| 89529 | #define BIFPLR1_1_PCIE_ERR_SRC_ID__ERR_FATAL_NONFATAL_SRC_ID_MASK 0xFFFF0000L |
|---|
| 89530 | //BIFPLR1_1_PCIE_TLP_PREFIX_LOG0 |
|---|
| 89531 | #define BIFPLR1_1_PCIE_TLP_PREFIX_LOG0__TLP_PREFIX__SHIFT 0x0 |
|---|
| 89532 | #define BIFPLR1_1_PCIE_TLP_PREFIX_LOG0__TLP_PREFIX_MASK 0xFFFFFFFFL |
|---|
| 89533 | //BIFPLR1_1_PCIE_TLP_PREFIX_LOG1 |
|---|
| 89534 | #define BIFPLR1_1_PCIE_TLP_PREFIX_LOG1__TLP_PREFIX__SHIFT 0x0 |
|---|
| 89535 | #define BIFPLR1_1_PCIE_TLP_PREFIX_LOG1__TLP_PREFIX_MASK 0xFFFFFFFFL |
|---|
| 89536 | //BIFPLR1_1_PCIE_TLP_PREFIX_LOG2 |
|---|
| 89537 | #define BIFPLR1_1_PCIE_TLP_PREFIX_LOG2__TLP_PREFIX__SHIFT 0x0 |
|---|
| 89538 | #define BIFPLR1_1_PCIE_TLP_PREFIX_LOG2__TLP_PREFIX_MASK 0xFFFFFFFFL |
|---|
| 89539 | //BIFPLR1_1_PCIE_TLP_PREFIX_LOG3 |
|---|
| 89540 | #define BIFPLR1_1_PCIE_TLP_PREFIX_LOG3__TLP_PREFIX__SHIFT 0x0 |
|---|
| 89541 | #define BIFPLR1_1_PCIE_TLP_PREFIX_LOG3__TLP_PREFIX_MASK 0xFFFFFFFFL |
|---|
| 89542 | //BIFPLR1_1_PCIE_SECONDARY_ENH_CAP_LIST |
|---|
| 89543 | #define BIFPLR1_1_PCIE_SECONDARY_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 89544 | #define BIFPLR1_1_PCIE_SECONDARY_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 89545 | #define BIFPLR1_1_PCIE_SECONDARY_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 89546 | #define BIFPLR1_1_PCIE_SECONDARY_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 89547 | #define BIFPLR1_1_PCIE_SECONDARY_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 89548 | #define BIFPLR1_1_PCIE_SECONDARY_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 89549 | //BIFPLR1_1_PCIE_LINK_CNTL3 |
|---|
| 89550 | #define BIFPLR1_1_PCIE_LINK_CNTL3__PERFORM_EQUALIZATION__SHIFT 0x0 |
|---|
| 89551 | #define BIFPLR1_1_PCIE_LINK_CNTL3__LINK_EQUALIZATION_REQ_INT_EN__SHIFT 0x1 |
|---|
| 89552 | #define BIFPLR1_1_PCIE_LINK_CNTL3__ENABLE_LOWER_SKP_OS_GEN__SHIFT 0x9 |
|---|
| 89553 | #define BIFPLR1_1_PCIE_LINK_CNTL3__PERFORM_EQUALIZATION_MASK 0x00000001L |
|---|
| 89554 | #define BIFPLR1_1_PCIE_LINK_CNTL3__LINK_EQUALIZATION_REQ_INT_EN_MASK 0x00000002L |
|---|
| 89555 | #define BIFPLR1_1_PCIE_LINK_CNTL3__ENABLE_LOWER_SKP_OS_GEN_MASK 0x0000FE00L |
|---|
| 89556 | //BIFPLR1_1_PCIE_LANE_ERROR_STATUS |
|---|
| 89557 | #define BIFPLR1_1_PCIE_LANE_ERROR_STATUS__LANE_ERROR_STATUS_BITS__SHIFT 0x0 |
|---|
| 89558 | #define BIFPLR1_1_PCIE_LANE_ERROR_STATUS__LANE_ERROR_STATUS_BITS_MASK 0x0000FFFFL |
|---|
| 89559 | //BIFPLR1_1_PCIE_LANE_0_EQUALIZATION_CNTL |
|---|
| 89560 | #define BIFPLR1_1_PCIE_LANE_0_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET__SHIFT 0x0 |
|---|
| 89561 | #define BIFPLR1_1_PCIE_LANE_0_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT__SHIFT 0x4 |
|---|
| 89562 | #define BIFPLR1_1_PCIE_LANE_0_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET__SHIFT 0x8 |
|---|
| 89563 | #define BIFPLR1_1_PCIE_LANE_0_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT__SHIFT 0xc |
|---|
| 89564 | #define BIFPLR1_1_PCIE_LANE_0_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET_MASK 0x000FL |
|---|
| 89565 | #define BIFPLR1_1_PCIE_LANE_0_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT_MASK 0x0070L |
|---|
| 89566 | #define BIFPLR1_1_PCIE_LANE_0_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET_MASK 0x0F00L |
|---|
| 89567 | #define BIFPLR1_1_PCIE_LANE_0_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT_MASK 0x7000L |
|---|
| 89568 | //BIFPLR1_1_PCIE_LANE_1_EQUALIZATION_CNTL |
|---|
| 89569 | #define BIFPLR1_1_PCIE_LANE_1_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET__SHIFT 0x0 |
|---|
| 89570 | #define BIFPLR1_1_PCIE_LANE_1_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT__SHIFT 0x4 |
|---|
| 89571 | #define BIFPLR1_1_PCIE_LANE_1_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET__SHIFT 0x8 |
|---|
| 89572 | #define BIFPLR1_1_PCIE_LANE_1_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT__SHIFT 0xc |
|---|
| 89573 | #define BIFPLR1_1_PCIE_LANE_1_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET_MASK 0x000FL |
|---|
| 89574 | #define BIFPLR1_1_PCIE_LANE_1_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT_MASK 0x0070L |
|---|
| 89575 | #define BIFPLR1_1_PCIE_LANE_1_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET_MASK 0x0F00L |
|---|
| 89576 | #define BIFPLR1_1_PCIE_LANE_1_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT_MASK 0x7000L |
|---|
| 89577 | //BIFPLR1_1_PCIE_LANE_2_EQUALIZATION_CNTL |
|---|
| 89578 | #define BIFPLR1_1_PCIE_LANE_2_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET__SHIFT 0x0 |
|---|
| 89579 | #define BIFPLR1_1_PCIE_LANE_2_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT__SHIFT 0x4 |
|---|
| 89580 | #define BIFPLR1_1_PCIE_LANE_2_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET__SHIFT 0x8 |
|---|
| 89581 | #define BIFPLR1_1_PCIE_LANE_2_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT__SHIFT 0xc |
|---|
| 89582 | #define BIFPLR1_1_PCIE_LANE_2_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET_MASK 0x000FL |
|---|
| 89583 | #define BIFPLR1_1_PCIE_LANE_2_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT_MASK 0x0070L |
|---|
| 89584 | #define BIFPLR1_1_PCIE_LANE_2_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET_MASK 0x0F00L |
|---|
| 89585 | #define BIFPLR1_1_PCIE_LANE_2_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT_MASK 0x7000L |
|---|
| 89586 | //BIFPLR1_1_PCIE_LANE_3_EQUALIZATION_CNTL |
|---|
| 89587 | #define BIFPLR1_1_PCIE_LANE_3_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET__SHIFT 0x0 |
|---|
| 89588 | #define BIFPLR1_1_PCIE_LANE_3_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT__SHIFT 0x4 |
|---|
| 89589 | #define BIFPLR1_1_PCIE_LANE_3_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET__SHIFT 0x8 |
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| 89699 | #define BIFPLR1_1_PCIE_LANE_15_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET_MASK 0x000FL |
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| 89700 | #define BIFPLR1_1_PCIE_LANE_15_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT_MASK 0x0070L |
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| 89701 | #define BIFPLR1_1_PCIE_LANE_15_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET_MASK 0x0F00L |
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| 89702 | #define BIFPLR1_1_PCIE_LANE_15_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT_MASK 0x7000L |
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| 89708 | #define BIFPLR1_1_PCIE_ACS_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
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| 89709 | #define BIFPLR1_1_PCIE_ACS_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
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|---|
| 89719 | #define BIFPLR1_1_PCIE_ACS_CAP__EGRESS_CONTROL_VECTOR_SIZE__SHIFT 0x8 |
|---|
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|---|
| 89722 | #define BIFPLR1_1_PCIE_ACS_CAP__P2P_REQUEST_REDIRECT_MASK 0x0004L |
|---|
| 89723 | #define BIFPLR1_1_PCIE_ACS_CAP__P2P_COMPLETION_REDIRECT_MASK 0x0008L |
|---|
| 89724 | #define BIFPLR1_1_PCIE_ACS_CAP__UPSTREAM_FORWARDING_MASK 0x0010L |
|---|
| 89725 | #define BIFPLR1_1_PCIE_ACS_CAP__P2P_EGRESS_CONTROL_MASK 0x0020L |
|---|
| 89726 | #define BIFPLR1_1_PCIE_ACS_CAP__DIRECT_TRANSLATED_P2P_MASK 0x0040L |
|---|
| 89727 | #define BIFPLR1_1_PCIE_ACS_CAP__ENHANCED_CAPABILITY_MASK 0x0080L |
|---|
| 89728 | #define BIFPLR1_1_PCIE_ACS_CAP__EGRESS_CONTROL_VECTOR_SIZE_MASK 0xFF00L |
|---|
| 89729 | //BIFPLR1_1_PCIE_ACS_CNTL |
|---|
| 89730 | #define BIFPLR1_1_PCIE_ACS_CNTL__SOURCE_VALIDATION_EN__SHIFT 0x0 |
|---|
| 89731 | #define BIFPLR1_1_PCIE_ACS_CNTL__TRANSLATION_BLOCKING_EN__SHIFT 0x1 |
|---|
| 89732 | #define BIFPLR1_1_PCIE_ACS_CNTL__P2P_REQUEST_REDIRECT_EN__SHIFT 0x2 |
|---|
| 89733 | #define BIFPLR1_1_PCIE_ACS_CNTL__P2P_COMPLETION_REDIRECT_EN__SHIFT 0x3 |
|---|
| 89734 | #define BIFPLR1_1_PCIE_ACS_CNTL__UPSTREAM_FORWARDING_EN__SHIFT 0x4 |
|---|
| 89735 | #define BIFPLR1_1_PCIE_ACS_CNTL__P2P_EGRESS_CONTROL_EN__SHIFT 0x5 |
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| 89736 | #define BIFPLR1_1_PCIE_ACS_CNTL__DIRECT_TRANSLATED_P2P_EN__SHIFT 0x6 |
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| 89737 | #define BIFPLR1_1_PCIE_ACS_CNTL__IO_REQUEST_BLOCKING_EN__SHIFT 0x7 |
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| 89738 | #define BIFPLR1_1_PCIE_ACS_CNTL__DSP_MEMORY_TARGET_ACCESS_CNTL__SHIFT 0x8 |
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| 89739 | #define BIFPLR1_1_PCIE_ACS_CNTL__USP_MEMORY_TARGET_ACCESS_CNTL__SHIFT 0xa |
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| 89740 | #define BIFPLR1_1_PCIE_ACS_CNTL__UNCLAIMED_REQUEST_REDIRECT_CNTL__SHIFT 0xc |
|---|
| 89741 | #define BIFPLR1_1_PCIE_ACS_CNTL__SOURCE_VALIDATION_EN_MASK 0x0001L |
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| 89742 | #define BIFPLR1_1_PCIE_ACS_CNTL__TRANSLATION_BLOCKING_EN_MASK 0x0002L |
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| 89743 | #define BIFPLR1_1_PCIE_ACS_CNTL__P2P_REQUEST_REDIRECT_EN_MASK 0x0004L |
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| 89744 | #define BIFPLR1_1_PCIE_ACS_CNTL__P2P_COMPLETION_REDIRECT_EN_MASK 0x0008L |
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| 89747 | #define BIFPLR1_1_PCIE_ACS_CNTL__DIRECT_TRANSLATED_P2P_EN_MASK 0x0040L |
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| 89749 | #define BIFPLR1_1_PCIE_ACS_CNTL__DSP_MEMORY_TARGET_ACCESS_CNTL_MASK 0x0300L |
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| 89750 | #define BIFPLR1_1_PCIE_ACS_CNTL__USP_MEMORY_TARGET_ACCESS_CNTL_MASK 0x0C00L |
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| 89751 | #define BIFPLR1_1_PCIE_ACS_CNTL__UNCLAIMED_REQUEST_REDIRECT_CNTL_MASK 0x1000L |
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| 89793 | #define BIFPLR1_1_PCIE_MC_BLOCK_UNTRANSLATED_0__MC_BLOCK_UNTRANSLATED_0_MASK 0xFFFFFFFFL |
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| 89795 | #define BIFPLR1_1_PCIE_MC_BLOCK_UNTRANSLATED_1__MC_BLOCK_UNTRANSLATED_1__SHIFT 0x0 |
|---|
| 89796 | #define BIFPLR1_1_PCIE_MC_BLOCK_UNTRANSLATED_1__MC_BLOCK_UNTRANSLATED_1_MASK 0xFFFFFFFFL |
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|---|
| 89826 | #define BIFPLR1_1_PCIE_L1_PM_SUB_CAP__L1_PM_SUB_SUPPORTED_MASK 0x00000010L |
|---|
| 89827 | #define BIFPLR1_1_PCIE_L1_PM_SUB_CAP__LINK_ACTIVATION_SUPPORTED_MASK 0x00000020L |
|---|
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|---|
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|---|
| 89831 | //BIFPLR1_1_PCIE_L1_PM_SUB_CNTL |
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| 89834 | #define BIFPLR1_1_PCIE_L1_PM_SUB_CNTL__ASPM_L1_2_EN__SHIFT 0x2 |
|---|
| 89835 | #define BIFPLR1_1_PCIE_L1_PM_SUB_CNTL__ASPM_L1_1_EN__SHIFT 0x3 |
|---|
| 89836 | #define BIFPLR1_1_PCIE_L1_PM_SUB_CNTL__LINK_ACTIVATION_INTERRUPT_EN__SHIFT 0x4 |
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| 89837 | #define BIFPLR1_1_PCIE_L1_PM_SUB_CNTL__LINK_ACTIVATION_CNTL__SHIFT 0x5 |
|---|
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|---|
| 89839 | #define BIFPLR1_1_PCIE_L1_PM_SUB_CNTL__LTR_L1_2_THRESHOLD_VALUE__SHIFT 0x10 |
|---|
| 89840 | #define BIFPLR1_1_PCIE_L1_PM_SUB_CNTL__LTR_L1_2_THRESHOLD_SCALE__SHIFT 0x1d |
|---|
| 89841 | #define BIFPLR1_1_PCIE_L1_PM_SUB_CNTL__PCI_PM_L1_2_EN_MASK 0x00000001L |
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| 89843 | #define BIFPLR1_1_PCIE_L1_PM_SUB_CNTL__ASPM_L1_2_EN_MASK 0x00000004L |
|---|
| 89844 | #define BIFPLR1_1_PCIE_L1_PM_SUB_CNTL__ASPM_L1_1_EN_MASK 0x00000008L |
|---|
| 89845 | #define BIFPLR1_1_PCIE_L1_PM_SUB_CNTL__LINK_ACTIVATION_INTERRUPT_EN_MASK 0x00000010L |
|---|
| 89846 | #define BIFPLR1_1_PCIE_L1_PM_SUB_CNTL__LINK_ACTIVATION_CNTL_MASK 0x00000020L |
|---|
| 89847 | #define BIFPLR1_1_PCIE_L1_PM_SUB_CNTL__COMMON_MODE_RESTORE_TIME_MASK 0x0000FF00L |
|---|
| 89848 | #define BIFPLR1_1_PCIE_L1_PM_SUB_CNTL__LTR_L1_2_THRESHOLD_VALUE_MASK 0x03FF0000L |
|---|
| 89849 | #define BIFPLR1_1_PCIE_L1_PM_SUB_CNTL__LTR_L1_2_THRESHOLD_SCALE_MASK 0xE0000000L |
|---|
| 89850 | //BIFPLR1_1_PCIE_L1_PM_SUB_CNTL2 |
|---|
| 89851 | #define BIFPLR1_1_PCIE_L1_PM_SUB_CNTL2__T_POWER_ON_SCALE__SHIFT 0x0 |
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|---|
| 89853 | #define BIFPLR1_1_PCIE_L1_PM_SUB_CNTL2__T_POWER_ON_SCALE_MASK 0x00000003L |
|---|
| 89854 | #define BIFPLR1_1_PCIE_L1_PM_SUB_CNTL2__T_POWER_ON_VALUE_MASK 0x000000F8L |
|---|
| 89855 | //BIFPLR1_1_PCIE_DPC_ENH_CAP_LIST |
|---|
| 89856 | #define BIFPLR1_1_PCIE_DPC_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 89857 | #define BIFPLR1_1_PCIE_DPC_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 89858 | #define BIFPLR1_1_PCIE_DPC_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 89859 | #define BIFPLR1_1_PCIE_DPC_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 89860 | #define BIFPLR1_1_PCIE_DPC_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 89861 | #define BIFPLR1_1_PCIE_DPC_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 89862 | //BIFPLR1_1_PCIE_DPC_CAP_LIST |
|---|
| 89863 | #define BIFPLR1_1_PCIE_DPC_CAP_LIST__DPC_INTR_MSG_NUM__SHIFT 0x0 |
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|---|
| 89866 | #define BIFPLR1_1_PCIE_DPC_CAP_LIST__DPC_SOFTWARE_TRIGGERING_SUPPORTED__SHIFT 0x7 |
|---|
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|---|
| 89868 | #define BIFPLR1_1_PCIE_DPC_CAP_LIST__DL_ACTIVE_ERR_COR_SIGNALING_SUPPORTED__SHIFT 0xc |
|---|
| 89869 | #define BIFPLR1_1_PCIE_DPC_CAP_LIST__DPC_INTR_MSG_NUM_MASK 0x001FL |
|---|
| 89870 | #define BIFPLR1_1_PCIE_DPC_CAP_LIST__RP_EXTENSIONS_FOR_DPC_MASK 0x0020L |
|---|
| 89871 | #define BIFPLR1_1_PCIE_DPC_CAP_LIST__POISONED_TLP_EGRESS_BLOCKING_SUPPORTED_MASK 0x0040L |
|---|
| 89872 | #define BIFPLR1_1_PCIE_DPC_CAP_LIST__DPC_SOFTWARE_TRIGGERING_SUPPORTED_MASK 0x0080L |
|---|
| 89873 | #define BIFPLR1_1_PCIE_DPC_CAP_LIST__RP_PIO_LOG_SIZE_MASK 0x0F00L |
|---|
| 89874 | #define BIFPLR1_1_PCIE_DPC_CAP_LIST__DL_ACTIVE_ERR_COR_SIGNALING_SUPPORTED_MASK 0x1000L |
|---|
| 89875 | //BIFPLR1_1_PCIE_DPC_CNTL |
|---|
| 89876 | #define BIFPLR1_1_PCIE_DPC_CNTL__DPC_TRIGGER_ENABLE__SHIFT 0x0 |
|---|
| 89877 | #define BIFPLR1_1_PCIE_DPC_CNTL__DPC_COMPLETION_CONTROL__SHIFT 0x2 |
|---|
| 89878 | #define BIFPLR1_1_PCIE_DPC_CNTL__DPC_INTERRUPT_ENABLE__SHIFT 0x3 |
|---|
| 89879 | #define BIFPLR1_1_PCIE_DPC_CNTL__DPC_ERR_COR_ENABLE__SHIFT 0x4 |
|---|
| 89880 | #define BIFPLR1_1_PCIE_DPC_CNTL__POISONED_TLP_EGRESS_BLOCKING_ENABLE__SHIFT 0x5 |
|---|
| 89881 | #define BIFPLR1_1_PCIE_DPC_CNTL__DPC_SOFTWARE_TRIGGER__SHIFT 0x6 |
|---|
| 89882 | #define BIFPLR1_1_PCIE_DPC_CNTL__DL_ACTIVE_ERR_COR_ENABLE__SHIFT 0x7 |
|---|
| 89883 | #define BIFPLR1_1_PCIE_DPC_CNTL__DPC_SIG_SFW_ENABLE__SHIFT 0x8 |
|---|
| 89884 | #define BIFPLR1_1_PCIE_DPC_CNTL__DPC_TRIGGER_ENABLE_MASK 0x0003L |
|---|
| 89885 | #define BIFPLR1_1_PCIE_DPC_CNTL__DPC_COMPLETION_CONTROL_MASK 0x0004L |
|---|
| 89886 | #define BIFPLR1_1_PCIE_DPC_CNTL__DPC_INTERRUPT_ENABLE_MASK 0x0008L |
|---|
| 89887 | #define BIFPLR1_1_PCIE_DPC_CNTL__DPC_ERR_COR_ENABLE_MASK 0x0010L |
|---|
| 89888 | #define BIFPLR1_1_PCIE_DPC_CNTL__POISONED_TLP_EGRESS_BLOCKING_ENABLE_MASK 0x0020L |
|---|
| 89889 | #define BIFPLR1_1_PCIE_DPC_CNTL__DPC_SOFTWARE_TRIGGER_MASK 0x0040L |
|---|
| 89890 | #define BIFPLR1_1_PCIE_DPC_CNTL__DL_ACTIVE_ERR_COR_ENABLE_MASK 0x0080L |
|---|
| 89891 | #define BIFPLR1_1_PCIE_DPC_CNTL__DPC_SIG_SFW_ENABLE_MASK 0x0100L |
|---|
| 89892 | //BIFPLR1_1_PCIE_DPC_STATUS |
|---|
| 89893 | #define BIFPLR1_1_PCIE_DPC_STATUS__DPC_TRIGGER_STATUS__SHIFT 0x0 |
|---|
| 89894 | #define BIFPLR1_1_PCIE_DPC_STATUS__DPC_TRIGGER_REASON__SHIFT 0x1 |
|---|
| 89895 | #define BIFPLR1_1_PCIE_DPC_STATUS__DPC_INTERRUPT_STATUS__SHIFT 0x3 |
|---|
| 89896 | #define BIFPLR1_1_PCIE_DPC_STATUS__DPC_RP_BUSY__SHIFT 0x4 |
|---|
| 89897 | #define BIFPLR1_1_PCIE_DPC_STATUS__DPC_TRIGGER_REASON_EXTENSION__SHIFT 0x5 |
|---|
| 89898 | #define BIFPLR1_1_PCIE_DPC_STATUS__RP_PIO_FIRST_ERROR_POINTER__SHIFT 0x8 |
|---|
| 89899 | #define BIFPLR1_1_PCIE_DPC_STATUS__DPC_TRIGGER_STATUS_MASK 0x0001L |
|---|
| 89900 | #define BIFPLR1_1_PCIE_DPC_STATUS__DPC_TRIGGER_REASON_MASK 0x0006L |
|---|
| 89901 | #define BIFPLR1_1_PCIE_DPC_STATUS__DPC_INTERRUPT_STATUS_MASK 0x0008L |
|---|
| 89902 | #define BIFPLR1_1_PCIE_DPC_STATUS__DPC_RP_BUSY_MASK 0x0010L |
|---|
| 89903 | #define BIFPLR1_1_PCIE_DPC_STATUS__DPC_TRIGGER_REASON_EXTENSION_MASK 0x0060L |
|---|
| 89904 | #define BIFPLR1_1_PCIE_DPC_STATUS__RP_PIO_FIRST_ERROR_POINTER_MASK 0x1F00L |
|---|
| 89905 | //BIFPLR1_1_PCIE_DPC_ERROR_SOURCE_ID |
|---|
| 89906 | #define BIFPLR1_1_PCIE_DPC_ERROR_SOURCE_ID__DPC_ERROR_SOURCE_ID__SHIFT 0x0 |
|---|
| 89907 | #define BIFPLR1_1_PCIE_DPC_ERROR_SOURCE_ID__DPC_ERROR_SOURCE_ID_MASK 0xFFFFL |
|---|
| 89908 | //BIFPLR1_1_PCIE_RP_PIO_STATUS |
|---|
| 89909 | #define BIFPLR1_1_PCIE_RP_PIO_STATUS__CFG_UR_CPL__SHIFT 0x0 |
|---|
| 89910 | #define BIFPLR1_1_PCIE_RP_PIO_STATUS__CFG_CA_CPL__SHIFT 0x1 |
|---|
| 89911 | #define BIFPLR1_1_PCIE_RP_PIO_STATUS__CFG_CTO__SHIFT 0x2 |
|---|
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| 91155 | #define BIFPLR1_1_LINK_CNTL_32GT__EQUALIZATION_BYPASS_TO_HIGHEST_RATE_DISABLE_MASK 0x00000001L |
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| 91172 | #define BIFPLR1_1_LINK_STATUS_32GT__EQUALIZATION_PHASE3_SUCCESS_32GT_MASK 0x00000008L |
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| 91174 | #define BIFPLR1_1_LINK_STATUS_32GT__MODIFIED_TS_RECEIVED_MASK 0x00000020L |
|---|
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| 91178 | #define BIFPLR1_1_LINK_STATUS_32GT__NO_EQUALIZATION_NEEDED_RECEIVED_MASK 0x00000400L |
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| 91210 | #define BIFPLR2_1_COMMAND__INT_DIS_MASK 0x0400L |
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| 91234 | #define BIFPLR2_1_STATUS__SIGNALED_SYSTEM_ERROR_MASK 0x4000L |
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| 91235 | #define BIFPLR2_1_STATUS__PARITY_ERROR_DETECTED_MASK 0x8000L |
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| 91240 | #define BIFPLR2_1_REVISION_ID__MAJOR_REV_ID_MASK 0xF0L |
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| 91252 | #define BIFPLR2_1_CACHE_LINE__CACHE_LINE_SIZE_MASK 0xFFL |
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|---|
| 91275 | #define BIFPLR2_1_SUB_BUS_NUMBER_LATENCY__SUB_BUS_NUM_MASK 0x00FF0000L |
|---|
| 91276 | #define BIFPLR2_1_SUB_BUS_NUMBER_LATENCY__SECONDARY_LATENCY_TIMER_MASK 0xFF000000L |
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| 91279 | #define BIFPLR2_1_IO_BASE_LIMIT__IO_BASE__SHIFT 0x4 |
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| 91280 | #define BIFPLR2_1_IO_BASE_LIMIT__IO_LIMIT_TYPE__SHIFT 0x8 |
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|---|
| 91283 | #define BIFPLR2_1_IO_BASE_LIMIT__IO_BASE_MASK 0x00F0L |
|---|
| 91284 | #define BIFPLR2_1_IO_BASE_LIMIT__IO_LIMIT_TYPE_MASK 0x0F00L |
|---|
| 91285 | #define BIFPLR2_1_IO_BASE_LIMIT__IO_LIMIT_MASK 0xF000L |
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| 91286 | //BIFPLR2_1_SECONDARY_STATUS |
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| 91294 | #define BIFPLR2_1_SECONDARY_STATUS__RECEIVED_SYSTEM_ERROR__SHIFT 0xe |
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| 91297 | #define BIFPLR2_1_SECONDARY_STATUS__FAST_BACK_CAPABLE_MASK 0x0080L |
|---|
| 91298 | #define BIFPLR2_1_SECONDARY_STATUS__MASTER_DATA_PARITY_ERROR_MASK 0x0100L |
|---|
| 91299 | #define BIFPLR2_1_SECONDARY_STATUS__DEVSEL_TIMING_MASK 0x0600L |
|---|
| 91300 | #define BIFPLR2_1_SECONDARY_STATUS__SIGNAL_TARGET_ABORT_MASK 0x0800L |
|---|
| 91301 | #define BIFPLR2_1_SECONDARY_STATUS__RECEIVED_TARGET_ABORT_MASK 0x1000L |
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| 91302 | #define BIFPLR2_1_SECONDARY_STATUS__RECEIVED_MASTER_ABORT_MASK 0x2000L |
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| 91303 | #define BIFPLR2_1_SECONDARY_STATUS__RECEIVED_SYSTEM_ERROR_MASK 0x4000L |
|---|
| 91304 | #define BIFPLR2_1_SECONDARY_STATUS__PARITY_ERROR_DETECTED_MASK 0x8000L |
|---|
| 91305 | //BIFPLR2_1_MEM_BASE_LIMIT |
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| 91306 | #define BIFPLR2_1_MEM_BASE_LIMIT__MEM_BASE_TYPE__SHIFT 0x0 |
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| 91307 | #define BIFPLR2_1_MEM_BASE_LIMIT__MEM_BASE_31_20__SHIFT 0x4 |
|---|
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|---|
| 91309 | #define BIFPLR2_1_MEM_BASE_LIMIT__MEM_LIMIT_31_20__SHIFT 0x14 |
|---|
| 91310 | #define BIFPLR2_1_MEM_BASE_LIMIT__MEM_BASE_TYPE_MASK 0x0000000FL |
|---|
| 91311 | #define BIFPLR2_1_MEM_BASE_LIMIT__MEM_BASE_31_20_MASK 0x0000FFF0L |
|---|
| 91312 | #define BIFPLR2_1_MEM_BASE_LIMIT__MEM_LIMIT_TYPE_MASK 0x000F0000L |
|---|
| 91313 | #define BIFPLR2_1_MEM_BASE_LIMIT__MEM_LIMIT_31_20_MASK 0xFFF00000L |
|---|
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|---|
| 91315 | #define BIFPLR2_1_PREF_BASE_LIMIT__PREF_MEM_BASE_TYPE__SHIFT 0x0 |
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|---|
| 91318 | #define BIFPLR2_1_PREF_BASE_LIMIT__PREF_MEM_LIMIT_31_20__SHIFT 0x14 |
|---|
| 91319 | #define BIFPLR2_1_PREF_BASE_LIMIT__PREF_MEM_BASE_TYPE_MASK 0x0000000FL |
|---|
| 91320 | #define BIFPLR2_1_PREF_BASE_LIMIT__PREF_MEM_BASE_31_20_MASK 0x0000FFF0L |
|---|
| 91321 | #define BIFPLR2_1_PREF_BASE_LIMIT__PREF_MEM_LIMIT_TYPE_MASK 0x000F0000L |
|---|
| 91322 | #define BIFPLR2_1_PREF_BASE_LIMIT__PREF_MEM_LIMIT_31_20_MASK 0xFFF00000L |
|---|
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|---|
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|---|
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|---|
| 91326 | //BIFPLR2_1_PREF_LIMIT_UPPER |
|---|
| 91327 | #define BIFPLR2_1_PREF_LIMIT_UPPER__PREF_LIMIT_UPPER__SHIFT 0x0 |
|---|
| 91328 | #define BIFPLR2_1_PREF_LIMIT_UPPER__PREF_LIMIT_UPPER_MASK 0xFFFFFFFFL |
|---|
| 91329 | //BIFPLR2_1_IO_BASE_LIMIT_HI |
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|---|
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|---|
| 91332 | #define BIFPLR2_1_IO_BASE_LIMIT_HI__IO_BASE_31_16_MASK 0x0000FFFFL |
|---|
| 91333 | #define BIFPLR2_1_IO_BASE_LIMIT_HI__IO_LIMIT_31_16_MASK 0xFFFF0000L |
|---|
| 91334 | //BIFPLR2_1_CAP_PTR |
|---|
| 91335 | #define BIFPLR2_1_CAP_PTR__CAP_PTR__SHIFT 0x0 |
|---|
| 91336 | #define BIFPLR2_1_CAP_PTR__CAP_PTR_MASK 0xFFL |
|---|
| 91337 | //BIFPLR2_1_ROM_BASE_ADDR |
|---|
| 91338 | #define BIFPLR2_1_ROM_BASE_ADDR__ROM_ENABLE__SHIFT 0x0 |
|---|
| 91339 | #define BIFPLR2_1_ROM_BASE_ADDR__ROM_VALIDATION_STATUS__SHIFT 0x1 |
|---|
| 91340 | #define BIFPLR2_1_ROM_BASE_ADDR__ROM_VALIDATION_DETAILS__SHIFT 0x4 |
|---|
| 91341 | #define BIFPLR2_1_ROM_BASE_ADDR__BASE_ADDR__SHIFT 0xb |
|---|
| 91342 | #define BIFPLR2_1_ROM_BASE_ADDR__ROM_ENABLE_MASK 0x00000001L |
|---|
| 91343 | #define BIFPLR2_1_ROM_BASE_ADDR__ROM_VALIDATION_STATUS_MASK 0x0000000EL |
|---|
| 91344 | #define BIFPLR2_1_ROM_BASE_ADDR__ROM_VALIDATION_DETAILS_MASK 0x000000F0L |
|---|
| 91345 | #define BIFPLR2_1_ROM_BASE_ADDR__BASE_ADDR_MASK 0xFFFFF800L |
|---|
| 91346 | //BIFPLR2_1_INTERRUPT_LINE |
|---|
| 91347 | #define BIFPLR2_1_INTERRUPT_LINE__INTERRUPT_LINE__SHIFT 0x0 |
|---|
| 91348 | #define BIFPLR2_1_INTERRUPT_LINE__INTERRUPT_LINE_MASK 0xFFL |
|---|
| 91349 | //BIFPLR2_1_INTERRUPT_PIN |
|---|
| 91350 | #define BIFPLR2_1_INTERRUPT_PIN__INTERRUPT_PIN__SHIFT 0x0 |
|---|
| 91351 | #define BIFPLR2_1_INTERRUPT_PIN__INTERRUPT_PIN_MASK 0xFFL |
|---|
| 91352 | //BIFPLR2_1_EXT_BRIDGE_CNTL |
|---|
| 91353 | #define BIFPLR2_1_EXT_BRIDGE_CNTL__IO_PORT_80_EN__SHIFT 0x0 |
|---|
| 91354 | #define BIFPLR2_1_EXT_BRIDGE_CNTL__IO_PORT_80_EN_MASK 0x01L |
|---|
| 91355 | //BIFPLR2_1_VENDOR_CAP_LIST |
|---|
| 91356 | #define BIFPLR2_1_VENDOR_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 91357 | #define BIFPLR2_1_VENDOR_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
|---|
| 91358 | #define BIFPLR2_1_VENDOR_CAP_LIST__LENGTH__SHIFT 0x10 |
|---|
| 91359 | #define BIFPLR2_1_VENDOR_CAP_LIST__CAP_ID_MASK 0x000000FFL |
|---|
| 91360 | #define BIFPLR2_1_VENDOR_CAP_LIST__NEXT_PTR_MASK 0x0000FF00L |
|---|
| 91361 | #define BIFPLR2_1_VENDOR_CAP_LIST__LENGTH_MASK 0x00FF0000L |
|---|
| 91362 | //BIFPLR2_1_ADAPTER_ID_W |
|---|
| 91363 | #define BIFPLR2_1_ADAPTER_ID_W__SUBSYSTEM_VENDOR_ID__SHIFT 0x0 |
|---|
| 91364 | #define BIFPLR2_1_ADAPTER_ID_W__SUBSYSTEM_ID__SHIFT 0x10 |
|---|
| 91365 | #define BIFPLR2_1_ADAPTER_ID_W__SUBSYSTEM_VENDOR_ID_MASK 0x0000FFFFL |
|---|
| 91366 | #define BIFPLR2_1_ADAPTER_ID_W__SUBSYSTEM_ID_MASK 0xFFFF0000L |
|---|
| 91367 | //BIFPLR2_1_PMI_CAP_LIST |
|---|
| 91368 | #define BIFPLR2_1_PMI_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 91369 | #define BIFPLR2_1_PMI_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
|---|
| 91370 | #define BIFPLR2_1_PMI_CAP_LIST__CAP_ID_MASK 0x00FFL |
|---|
| 91371 | #define BIFPLR2_1_PMI_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
|---|
| 91372 | //BIFPLR2_1_PMI_CAP |
|---|
| 91373 | #define BIFPLR2_1_PMI_CAP__VERSION__SHIFT 0x0 |
|---|
| 91374 | #define BIFPLR2_1_PMI_CAP__PME_CLOCK__SHIFT 0x3 |
|---|
| 91375 | #define BIFPLR2_1_PMI_CAP__IMMEDIATE_READINESS_ON_RETURN_TO_D0__SHIFT 0x4 |
|---|
| 91376 | #define BIFPLR2_1_PMI_CAP__DEV_SPECIFIC_INIT__SHIFT 0x5 |
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| 91377 | #define BIFPLR2_1_PMI_CAP__AUX_CURRENT__SHIFT 0x6 |
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| 91378 | #define BIFPLR2_1_PMI_CAP__D1_SUPPORT__SHIFT 0x9 |
|---|
| 91379 | #define BIFPLR2_1_PMI_CAP__D2_SUPPORT__SHIFT 0xa |
|---|
| 91380 | #define BIFPLR2_1_PMI_CAP__PME_SUPPORT__SHIFT 0xb |
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|---|
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|---|
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|---|
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| 91404 | #define BIFPLR2_1_PMI_STATUS_CNTL__PME_STATUS_MASK 0x00008000L |
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| 91407 | #define BIFPLR2_1_PMI_STATUS_CNTL__PMI_DATA_MASK 0xFF000000L |
|---|
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| 91411 | #define BIFPLR2_1_PCIE_CAP_LIST__CAP_ID_MASK 0x00FFL |
|---|
| 91412 | #define BIFPLR2_1_PCIE_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
|---|
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| 91420 | #define BIFPLR2_1_PCIE_CAP__SLOT_IMPLEMENTED_MASK 0x0100L |
|---|
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|---|
| 91433 | #define BIFPLR2_1_DEVICE_CAP__MAX_PAYLOAD_SUPPORT_MASK 0x00000007L |
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| 91434 | #define BIFPLR2_1_DEVICE_CAP__PHANTOM_FUNC_MASK 0x00000018L |
|---|
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| 91437 | #define BIFPLR2_1_DEVICE_CAP__L1_ACCEPTABLE_LATENCY_MASK 0x00000E00L |
|---|
| 91438 | #define BIFPLR2_1_DEVICE_CAP__ROLE_BASED_ERR_REPORTING_MASK 0x00008000L |
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| 91439 | #define BIFPLR2_1_DEVICE_CAP__ERR_COR_SUBCLASS_CAPABLE_MASK 0x00010000L |
|---|
| 91440 | #define BIFPLR2_1_DEVICE_CAP__CAPTURED_SLOT_POWER_LIMIT_MASK 0x03FC0000L |
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| 91441 | #define BIFPLR2_1_DEVICE_CAP__CAPTURED_SLOT_POWER_SCALE_MASK 0x0C000000L |
|---|
| 91442 | #define BIFPLR2_1_DEVICE_CAP__FLR_CAPABLE_MASK 0x10000000L |
|---|
| 91443 | //BIFPLR2_1_DEVICE_CNTL |
|---|
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| 91445 | #define BIFPLR2_1_DEVICE_CNTL__NON_FATAL_ERR_EN__SHIFT 0x1 |
|---|
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|---|
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| 91448 | #define BIFPLR2_1_DEVICE_CNTL__RELAXED_ORD_EN__SHIFT 0x4 |
|---|
| 91449 | #define BIFPLR2_1_DEVICE_CNTL__MAX_PAYLOAD_SIZE__SHIFT 0x5 |
|---|
| 91450 | #define BIFPLR2_1_DEVICE_CNTL__EXTENDED_TAG_EN__SHIFT 0x8 |
|---|
| 91451 | #define BIFPLR2_1_DEVICE_CNTL__PHANTOM_FUNC_EN__SHIFT 0x9 |
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| 91452 | #define BIFPLR2_1_DEVICE_CNTL__AUX_POWER_PM_EN__SHIFT 0xa |
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| 91453 | #define BIFPLR2_1_DEVICE_CNTL__NO_SNOOP_EN__SHIFT 0xb |
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| 91454 | #define BIFPLR2_1_DEVICE_CNTL__MAX_READ_REQUEST_SIZE__SHIFT 0xc |
|---|
| 91455 | #define BIFPLR2_1_DEVICE_CNTL__BRIDGE_CFG_RETRY_EN__SHIFT 0xf |
|---|
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|---|
| 91457 | #define BIFPLR2_1_DEVICE_CNTL__NON_FATAL_ERR_EN_MASK 0x0002L |
|---|
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|---|
| 91459 | #define BIFPLR2_1_DEVICE_CNTL__USR_REPORT_EN_MASK 0x0008L |
|---|
| 91460 | #define BIFPLR2_1_DEVICE_CNTL__RELAXED_ORD_EN_MASK 0x0010L |
|---|
| 91461 | #define BIFPLR2_1_DEVICE_CNTL__MAX_PAYLOAD_SIZE_MASK 0x00E0L |
|---|
| 91462 | #define BIFPLR2_1_DEVICE_CNTL__EXTENDED_TAG_EN_MASK 0x0100L |
|---|
| 91463 | #define BIFPLR2_1_DEVICE_CNTL__PHANTOM_FUNC_EN_MASK 0x0200L |
|---|
| 91464 | #define BIFPLR2_1_DEVICE_CNTL__AUX_POWER_PM_EN_MASK 0x0400L |
|---|
| 91465 | #define BIFPLR2_1_DEVICE_CNTL__NO_SNOOP_EN_MASK 0x0800L |
|---|
| 91466 | #define BIFPLR2_1_DEVICE_CNTL__MAX_READ_REQUEST_SIZE_MASK 0x7000L |
|---|
| 91467 | #define BIFPLR2_1_DEVICE_CNTL__BRIDGE_CFG_RETRY_EN_MASK 0x8000L |
|---|
| 91468 | //BIFPLR2_1_DEVICE_STATUS |
|---|
| 91469 | #define BIFPLR2_1_DEVICE_STATUS__CORR_ERR__SHIFT 0x0 |
|---|
| 91470 | #define BIFPLR2_1_DEVICE_STATUS__NON_FATAL_ERR__SHIFT 0x1 |
|---|
| 91471 | #define BIFPLR2_1_DEVICE_STATUS__FATAL_ERR__SHIFT 0x2 |
|---|
| 91472 | #define BIFPLR2_1_DEVICE_STATUS__USR_DETECTED__SHIFT 0x3 |
|---|
| 91473 | #define BIFPLR2_1_DEVICE_STATUS__AUX_PWR__SHIFT 0x4 |
|---|
| 91474 | #define BIFPLR2_1_DEVICE_STATUS__TRANSACTIONS_PEND__SHIFT 0x5 |
|---|
| 91475 | #define BIFPLR2_1_DEVICE_STATUS__EMER_POWER_REDUCTION_DETECTED__SHIFT 0x6 |
|---|
| 91476 | #define BIFPLR2_1_DEVICE_STATUS__CORR_ERR_MASK 0x0001L |
|---|
| 91477 | #define BIFPLR2_1_DEVICE_STATUS__NON_FATAL_ERR_MASK 0x0002L |
|---|
| 91478 | #define BIFPLR2_1_DEVICE_STATUS__FATAL_ERR_MASK 0x0004L |
|---|
| 91479 | #define BIFPLR2_1_DEVICE_STATUS__USR_DETECTED_MASK 0x0008L |
|---|
| 91480 | #define BIFPLR2_1_DEVICE_STATUS__AUX_PWR_MASK 0x0010L |
|---|
| 91481 | #define BIFPLR2_1_DEVICE_STATUS__TRANSACTIONS_PEND_MASK 0x0020L |
|---|
| 91482 | #define BIFPLR2_1_DEVICE_STATUS__EMER_POWER_REDUCTION_DETECTED_MASK 0x0040L |
|---|
| 91483 | //BIFPLR2_1_LINK_CAP |
|---|
| 91484 | #define BIFPLR2_1_LINK_CAP__LINK_SPEED__SHIFT 0x0 |
|---|
| 91485 | #define BIFPLR2_1_LINK_CAP__LINK_WIDTH__SHIFT 0x4 |
|---|
| 91486 | #define BIFPLR2_1_LINK_CAP__PM_SUPPORT__SHIFT 0xa |
|---|
| 91487 | #define BIFPLR2_1_LINK_CAP__L0S_EXIT_LATENCY__SHIFT 0xc |
|---|
| 91488 | #define BIFPLR2_1_LINK_CAP__L1_EXIT_LATENCY__SHIFT 0xf |
|---|
| 91489 | #define BIFPLR2_1_LINK_CAP__CLOCK_POWER_MANAGEMENT__SHIFT 0x12 |
|---|
| 91490 | #define BIFPLR2_1_LINK_CAP__SURPRISE_DOWN_ERR_REPORTING__SHIFT 0x13 |
|---|
| 91491 | #define BIFPLR2_1_LINK_CAP__DL_ACTIVE_REPORTING_CAPABLE__SHIFT 0x14 |
|---|
| 91492 | #define BIFPLR2_1_LINK_CAP__LINK_BW_NOTIFICATION_CAP__SHIFT 0x15 |
|---|
| 91493 | #define BIFPLR2_1_LINK_CAP__ASPM_OPTIONALITY_COMPLIANCE__SHIFT 0x16 |
|---|
| 91494 | #define BIFPLR2_1_LINK_CAP__PORT_NUMBER__SHIFT 0x18 |
|---|
| 91495 | #define BIFPLR2_1_LINK_CAP__LINK_SPEED_MASK 0x0000000FL |
|---|
| 91496 | #define BIFPLR2_1_LINK_CAP__LINK_WIDTH_MASK 0x000003F0L |
|---|
| 91497 | #define BIFPLR2_1_LINK_CAP__PM_SUPPORT_MASK 0x00000C00L |
|---|
| 91498 | #define BIFPLR2_1_LINK_CAP__L0S_EXIT_LATENCY_MASK 0x00007000L |
|---|
| 91499 | #define BIFPLR2_1_LINK_CAP__L1_EXIT_LATENCY_MASK 0x00038000L |
|---|
| 91500 | #define BIFPLR2_1_LINK_CAP__CLOCK_POWER_MANAGEMENT_MASK 0x00040000L |
|---|
| 91501 | #define BIFPLR2_1_LINK_CAP__SURPRISE_DOWN_ERR_REPORTING_MASK 0x00080000L |
|---|
| 91502 | #define BIFPLR2_1_LINK_CAP__DL_ACTIVE_REPORTING_CAPABLE_MASK 0x00100000L |
|---|
| 91503 | #define BIFPLR2_1_LINK_CAP__LINK_BW_NOTIFICATION_CAP_MASK 0x00200000L |
|---|
| 91504 | #define BIFPLR2_1_LINK_CAP__ASPM_OPTIONALITY_COMPLIANCE_MASK 0x00400000L |
|---|
| 91505 | #define BIFPLR2_1_LINK_CAP__PORT_NUMBER_MASK 0xFF000000L |
|---|
| 91506 | //BIFPLR2_1_LINK_CNTL |
|---|
| 91507 | #define BIFPLR2_1_LINK_CNTL__PM_CONTROL__SHIFT 0x0 |
|---|
| 91508 | #define BIFPLR2_1_LINK_CNTL__PTM_PROP_DELAY_ADAPT_INTER_B__SHIFT 0x2 |
|---|
| 91509 | #define BIFPLR2_1_LINK_CNTL__READ_CPL_BOUNDARY__SHIFT 0x3 |
|---|
| 91510 | #define BIFPLR2_1_LINK_CNTL__LINK_DIS__SHIFT 0x4 |
|---|
| 91511 | #define BIFPLR2_1_LINK_CNTL__RETRAIN_LINK__SHIFT 0x5 |
|---|
| 91512 | #define BIFPLR2_1_LINK_CNTL__COMMON_CLOCK_CFG__SHIFT 0x6 |
|---|
| 91513 | #define BIFPLR2_1_LINK_CNTL__EXTENDED_SYNC__SHIFT 0x7 |
|---|
| 91514 | #define BIFPLR2_1_LINK_CNTL__CLOCK_POWER_MANAGEMENT_EN__SHIFT 0x8 |
|---|
| 91515 | #define BIFPLR2_1_LINK_CNTL__HW_AUTONOMOUS_WIDTH_DISABLE__SHIFT 0x9 |
|---|
| 91516 | #define BIFPLR2_1_LINK_CNTL__LINK_BW_MANAGEMENT_INT_EN__SHIFT 0xa |
|---|
| 91517 | #define BIFPLR2_1_LINK_CNTL__LINK_AUTONOMOUS_BW_INT_EN__SHIFT 0xb |
|---|
| 91518 | #define BIFPLR2_1_LINK_CNTL__DRS_SIGNALING_CONTROL__SHIFT 0xe |
|---|
| 91519 | #define BIFPLR2_1_LINK_CNTL__PM_CONTROL_MASK 0x0003L |
|---|
| 91520 | #define BIFPLR2_1_LINK_CNTL__PTM_PROP_DELAY_ADAPT_INTER_B_MASK 0x0004L |
|---|
| 91521 | #define BIFPLR2_1_LINK_CNTL__READ_CPL_BOUNDARY_MASK 0x0008L |
|---|
| 91522 | #define BIFPLR2_1_LINK_CNTL__LINK_DIS_MASK 0x0010L |
|---|
| 91523 | #define BIFPLR2_1_LINK_CNTL__RETRAIN_LINK_MASK 0x0020L |
|---|
| 91524 | #define BIFPLR2_1_LINK_CNTL__COMMON_CLOCK_CFG_MASK 0x0040L |
|---|
| 91525 | #define BIFPLR2_1_LINK_CNTL__EXTENDED_SYNC_MASK 0x0080L |
|---|
| 91526 | #define BIFPLR2_1_LINK_CNTL__CLOCK_POWER_MANAGEMENT_EN_MASK 0x0100L |
|---|
| 91527 | #define BIFPLR2_1_LINK_CNTL__HW_AUTONOMOUS_WIDTH_DISABLE_MASK 0x0200L |
|---|
| 91528 | #define BIFPLR2_1_LINK_CNTL__LINK_BW_MANAGEMENT_INT_EN_MASK 0x0400L |
|---|
| 91529 | #define BIFPLR2_1_LINK_CNTL__LINK_AUTONOMOUS_BW_INT_EN_MASK 0x0800L |
|---|
| 91530 | #define BIFPLR2_1_LINK_CNTL__DRS_SIGNALING_CONTROL_MASK 0xC000L |
|---|
| 91531 | //BIFPLR2_1_LINK_STATUS |
|---|
| 91532 | #define BIFPLR2_1_LINK_STATUS__CURRENT_LINK_SPEED__SHIFT 0x0 |
|---|
| 91533 | #define BIFPLR2_1_LINK_STATUS__NEGOTIATED_LINK_WIDTH__SHIFT 0x4 |
|---|
| 91534 | #define BIFPLR2_1_LINK_STATUS__LINK_TRAINING__SHIFT 0xb |
|---|
| 91535 | #define BIFPLR2_1_LINK_STATUS__SLOT_CLOCK_CFG__SHIFT 0xc |
|---|
| 91536 | #define BIFPLR2_1_LINK_STATUS__DL_ACTIVE__SHIFT 0xd |
|---|
| 91537 | #define BIFPLR2_1_LINK_STATUS__LINK_BW_MANAGEMENT_STATUS__SHIFT 0xe |
|---|
| 91538 | #define BIFPLR2_1_LINK_STATUS__LINK_AUTONOMOUS_BW_STATUS__SHIFT 0xf |
|---|
| 91539 | #define BIFPLR2_1_LINK_STATUS__CURRENT_LINK_SPEED_MASK 0x000FL |
|---|
| 91540 | #define BIFPLR2_1_LINK_STATUS__NEGOTIATED_LINK_WIDTH_MASK 0x03F0L |
|---|
| 91541 | #define BIFPLR2_1_LINK_STATUS__LINK_TRAINING_MASK 0x0800L |
|---|
| 91542 | #define BIFPLR2_1_LINK_STATUS__SLOT_CLOCK_CFG_MASK 0x1000L |
|---|
| 91543 | #define BIFPLR2_1_LINK_STATUS__DL_ACTIVE_MASK 0x2000L |
|---|
| 91544 | #define BIFPLR2_1_LINK_STATUS__LINK_BW_MANAGEMENT_STATUS_MASK 0x4000L |
|---|
| 91545 | #define BIFPLR2_1_LINK_STATUS__LINK_AUTONOMOUS_BW_STATUS_MASK 0x8000L |
|---|
| 91546 | //BIFPLR2_1_SLOT_CAP |
|---|
| 91547 | #define BIFPLR2_1_SLOT_CAP__ATTN_BUTTON_PRESENT__SHIFT 0x0 |
|---|
| 91548 | #define BIFPLR2_1_SLOT_CAP__PWR_CONTROLLER_PRESENT__SHIFT 0x1 |
|---|
| 91549 | #define BIFPLR2_1_SLOT_CAP__MRL_SENSOR_PRESENT__SHIFT 0x2 |
|---|
| 91550 | #define BIFPLR2_1_SLOT_CAP__ATTN_INDICATOR_PRESENT__SHIFT 0x3 |
|---|
| 91551 | #define BIFPLR2_1_SLOT_CAP__PWR_INDICATOR_PRESENT__SHIFT 0x4 |
|---|
| 91552 | #define BIFPLR2_1_SLOT_CAP__HOTPLUG_SURPRISE__SHIFT 0x5 |
|---|
| 91553 | #define BIFPLR2_1_SLOT_CAP__HOTPLUG_CAPABLE__SHIFT 0x6 |
|---|
| 91554 | #define BIFPLR2_1_SLOT_CAP__SLOT_PWR_LIMIT_VALUE__SHIFT 0x7 |
|---|
| 91555 | #define BIFPLR2_1_SLOT_CAP__SLOT_PWR_LIMIT_SCALE__SHIFT 0xf |
|---|
| 91556 | #define BIFPLR2_1_SLOT_CAP__ELECTROMECH_INTERLOCK_PRESENT__SHIFT 0x11 |
|---|
| 91557 | #define BIFPLR2_1_SLOT_CAP__NO_COMMAND_COMPLETED_SUPPORTED__SHIFT 0x12 |
|---|
| 91558 | #define BIFPLR2_1_SLOT_CAP__PHYSICAL_SLOT_NUM__SHIFT 0x13 |
|---|
| 91559 | #define BIFPLR2_1_SLOT_CAP__ATTN_BUTTON_PRESENT_MASK 0x00000001L |
|---|
| 91560 | #define BIFPLR2_1_SLOT_CAP__PWR_CONTROLLER_PRESENT_MASK 0x00000002L |
|---|
| 91561 | #define BIFPLR2_1_SLOT_CAP__MRL_SENSOR_PRESENT_MASK 0x00000004L |
|---|
| 91562 | #define BIFPLR2_1_SLOT_CAP__ATTN_INDICATOR_PRESENT_MASK 0x00000008L |
|---|
| 91563 | #define BIFPLR2_1_SLOT_CAP__PWR_INDICATOR_PRESENT_MASK 0x00000010L |
|---|
| 91564 | #define BIFPLR2_1_SLOT_CAP__HOTPLUG_SURPRISE_MASK 0x00000020L |
|---|
| 91565 | #define BIFPLR2_1_SLOT_CAP__HOTPLUG_CAPABLE_MASK 0x00000040L |
|---|
| 91566 | #define BIFPLR2_1_SLOT_CAP__SLOT_PWR_LIMIT_VALUE_MASK 0x00007F80L |
|---|
| 91567 | #define BIFPLR2_1_SLOT_CAP__SLOT_PWR_LIMIT_SCALE_MASK 0x00018000L |
|---|
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|---|
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| 91611 | #define BIFPLR2_1_SLOT_STATUS__PRESENCE_DETECT_CHANGED_MASK 0x0008L |
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| 91613 | #define BIFPLR2_1_SLOT_STATUS__MRL_SENSOR_STATE_MASK 0x0020L |
|---|
| 91614 | #define BIFPLR2_1_SLOT_STATUS__PRESENCE_DETECT_STATE_MASK 0x0040L |
|---|
| 91615 | #define BIFPLR2_1_SLOT_STATUS__ELECTROMECH_INTERLOCK_STATUS_MASK 0x0080L |
|---|
| 91616 | #define BIFPLR2_1_SLOT_STATUS__DL_STATE_CHANGED_MASK 0x0100L |
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| 91617 | //BIFPLR2_1_ROOT_CNTL |
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| 91626 | #define BIFPLR2_1_ROOT_CNTL__PM_INTERRUPT_EN_MASK 0x0008L |
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| 91627 | #define BIFPLR2_1_ROOT_CNTL__CRS_SOFTWARE_VISIBILITY_EN_MASK 0x0010L |
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| 91631 | //BIFPLR2_1_ROOT_STATUS |
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|---|
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| 91648 | #define BIFPLR2_1_DEVICE_CAP2__TPH_CPLR_SUPPORTED__SHIFT 0xc |
|---|
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|---|
| 91650 | #define BIFPLR2_1_DEVICE_CAP2__TEN_BIT_TAG_COMPLETER_SUPPORTED__SHIFT 0x10 |
|---|
| 91651 | #define BIFPLR2_1_DEVICE_CAP2__TEN_BIT_TAG_REQUESTER_SUPPORTED__SHIFT 0x11 |
|---|
| 91652 | #define BIFPLR2_1_DEVICE_CAP2__OBFF_SUPPORTED__SHIFT 0x12 |
|---|
| 91653 | #define BIFPLR2_1_DEVICE_CAP2__EXTENDED_FMT_FIELD_SUPPORTED__SHIFT 0x14 |
|---|
| 91654 | #define BIFPLR2_1_DEVICE_CAP2__END_END_TLP_PREFIX_SUPPORTED__SHIFT 0x15 |
|---|
| 91655 | #define BIFPLR2_1_DEVICE_CAP2__MAX_END_END_TLP_PREFIXES__SHIFT 0x16 |
|---|
| 91656 | #define BIFPLR2_1_DEVICE_CAP2__EMER_POWER_REDUCTION_SUPPORTED__SHIFT 0x18 |
|---|
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|---|
| 91658 | #define BIFPLR2_1_DEVICE_CAP2__FRS_SUPPORTED__SHIFT 0x1f |
|---|
| 91659 | #define BIFPLR2_1_DEVICE_CAP2__CPL_TIMEOUT_RANGE_SUPPORTED_MASK 0x0000000FL |
|---|
| 91660 | #define BIFPLR2_1_DEVICE_CAP2__CPL_TIMEOUT_DIS_SUPPORTED_MASK 0x00000010L |
|---|
| 91661 | #define BIFPLR2_1_DEVICE_CAP2__ARI_FORWARDING_SUPPORTED_MASK 0x00000020L |
|---|
| 91662 | #define BIFPLR2_1_DEVICE_CAP2__ATOMICOP_ROUTING_SUPPORTED_MASK 0x00000040L |
|---|
| 91663 | #define BIFPLR2_1_DEVICE_CAP2__ATOMICOP_32CMPLT_SUPPORTED_MASK 0x00000080L |
|---|
| 91664 | #define BIFPLR2_1_DEVICE_CAP2__ATOMICOP_64CMPLT_SUPPORTED_MASK 0x00000100L |
|---|
| 91665 | #define BIFPLR2_1_DEVICE_CAP2__CAS128_CMPLT_SUPPORTED_MASK 0x00000200L |
|---|
| 91666 | #define BIFPLR2_1_DEVICE_CAP2__NO_RO_ENABLED_P2P_PASSING_MASK 0x00000400L |
|---|
| 91667 | #define BIFPLR2_1_DEVICE_CAP2__LTR_SUPPORTED_MASK 0x00000800L |
|---|
| 91668 | #define BIFPLR2_1_DEVICE_CAP2__TPH_CPLR_SUPPORTED_MASK 0x00003000L |
|---|
| 91669 | #define BIFPLR2_1_DEVICE_CAP2__LN_SYSTEM_CLS_MASK 0x0000C000L |
|---|
| 91670 | #define BIFPLR2_1_DEVICE_CAP2__TEN_BIT_TAG_COMPLETER_SUPPORTED_MASK 0x00010000L |
|---|
| 91671 | #define BIFPLR2_1_DEVICE_CAP2__TEN_BIT_TAG_REQUESTER_SUPPORTED_MASK 0x00020000L |
|---|
| 91672 | #define BIFPLR2_1_DEVICE_CAP2__OBFF_SUPPORTED_MASK 0x000C0000L |
|---|
| 91673 | #define BIFPLR2_1_DEVICE_CAP2__EXTENDED_FMT_FIELD_SUPPORTED_MASK 0x00100000L |
|---|
| 91674 | #define BIFPLR2_1_DEVICE_CAP2__END_END_TLP_PREFIX_SUPPORTED_MASK 0x00200000L |
|---|
| 91675 | #define BIFPLR2_1_DEVICE_CAP2__MAX_END_END_TLP_PREFIXES_MASK 0x00C00000L |
|---|
| 91676 | #define BIFPLR2_1_DEVICE_CAP2__EMER_POWER_REDUCTION_SUPPORTED_MASK 0x03000000L |
|---|
| 91677 | #define BIFPLR2_1_DEVICE_CAP2__EMER_POWER_REDUCTION_INIT_REQ_MASK 0x04000000L |
|---|
| 91678 | #define BIFPLR2_1_DEVICE_CAP2__FRS_SUPPORTED_MASK 0x80000000L |
|---|
| 91679 | //BIFPLR2_1_DEVICE_CNTL2 |
|---|
| 91680 | #define BIFPLR2_1_DEVICE_CNTL2__CPL_TIMEOUT_VALUE__SHIFT 0x0 |
|---|
| 91681 | #define BIFPLR2_1_DEVICE_CNTL2__CPL_TIMEOUT_DIS__SHIFT 0x4 |
|---|
| 91682 | #define BIFPLR2_1_DEVICE_CNTL2__ARI_FORWARDING_EN__SHIFT 0x5 |
|---|
| 91683 | #define BIFPLR2_1_DEVICE_CNTL2__ATOMICOP_REQUEST_EN__SHIFT 0x6 |
|---|
| 91684 | #define BIFPLR2_1_DEVICE_CNTL2__ATOMICOP_EGRESS_BLOCKING__SHIFT 0x7 |
|---|
| 91685 | #define BIFPLR2_1_DEVICE_CNTL2__IDO_REQUEST_ENABLE__SHIFT 0x8 |
|---|
| 91686 | #define BIFPLR2_1_DEVICE_CNTL2__IDO_COMPLETION_ENABLE__SHIFT 0x9 |
|---|
| 91687 | #define BIFPLR2_1_DEVICE_CNTL2__LTR_EN__SHIFT 0xa |
|---|
| 91688 | #define BIFPLR2_1_DEVICE_CNTL2__EMER_POWER_REDUCTION_REQUEST__SHIFT 0xb |
|---|
| 91689 | #define BIFPLR2_1_DEVICE_CNTL2__TEN_BIT_TAG_REQUESTER_ENABLE__SHIFT 0xc |
|---|
| 91690 | #define BIFPLR2_1_DEVICE_CNTL2__OBFF_EN__SHIFT 0xd |
|---|
| 91691 | #define BIFPLR2_1_DEVICE_CNTL2__END_END_TLP_PREFIX_BLOCKING__SHIFT 0xf |
|---|
| 91692 | #define BIFPLR2_1_DEVICE_CNTL2__CPL_TIMEOUT_VALUE_MASK 0x000FL |
|---|
| 91693 | #define BIFPLR2_1_DEVICE_CNTL2__CPL_TIMEOUT_DIS_MASK 0x0010L |
|---|
| 91694 | #define BIFPLR2_1_DEVICE_CNTL2__ARI_FORWARDING_EN_MASK 0x0020L |
|---|
| 91695 | #define BIFPLR2_1_DEVICE_CNTL2__ATOMICOP_REQUEST_EN_MASK 0x0040L |
|---|
| 91696 | #define BIFPLR2_1_DEVICE_CNTL2__ATOMICOP_EGRESS_BLOCKING_MASK 0x0080L |
|---|
| 91697 | #define BIFPLR2_1_DEVICE_CNTL2__IDO_REQUEST_ENABLE_MASK 0x0100L |
|---|
| 91698 | #define BIFPLR2_1_DEVICE_CNTL2__IDO_COMPLETION_ENABLE_MASK 0x0200L |
|---|
| 91699 | #define BIFPLR2_1_DEVICE_CNTL2__LTR_EN_MASK 0x0400L |
|---|
| 91700 | #define BIFPLR2_1_DEVICE_CNTL2__EMER_POWER_REDUCTION_REQUEST_MASK 0x0800L |
|---|
| 91701 | #define BIFPLR2_1_DEVICE_CNTL2__TEN_BIT_TAG_REQUESTER_ENABLE_MASK 0x1000L |
|---|
| 91702 | #define BIFPLR2_1_DEVICE_CNTL2__OBFF_EN_MASK 0x6000L |
|---|
| 91703 | #define BIFPLR2_1_DEVICE_CNTL2__END_END_TLP_PREFIX_BLOCKING_MASK 0x8000L |
|---|
| 91704 | //BIFPLR2_1_DEVICE_STATUS2 |
|---|
| 91705 | #define BIFPLR2_1_DEVICE_STATUS2__RESERVED__SHIFT 0x0 |
|---|
| 91706 | #define BIFPLR2_1_DEVICE_STATUS2__RESERVED_MASK 0xFFFFL |
|---|
| 91707 | //BIFPLR2_1_LINK_CAP2 |
|---|
| 91708 | #define BIFPLR2_1_LINK_CAP2__SUPPORTED_LINK_SPEED__SHIFT 0x1 |
|---|
| 91709 | #define BIFPLR2_1_LINK_CAP2__CROSSLINK_SUPPORTED__SHIFT 0x8 |
|---|
| 91710 | #define BIFPLR2_1_LINK_CAP2__LOWER_SKP_OS_GEN_SUPPORT__SHIFT 0x9 |
|---|
| 91711 | #define BIFPLR2_1_LINK_CAP2__LOWER_SKP_OS_RCV_SUPPORT__SHIFT 0x10 |
|---|
| 91712 | #define BIFPLR2_1_LINK_CAP2__RTM1_PRESENCE_DET_SUPPORT__SHIFT 0x17 |
|---|
| 91713 | #define BIFPLR2_1_LINK_CAP2__RTM2_PRESENCE_DET_SUPPORT__SHIFT 0x18 |
|---|
| 91714 | #define BIFPLR2_1_LINK_CAP2__DRS_SUPPORTED__SHIFT 0x1f |
|---|
| 91715 | #define BIFPLR2_1_LINK_CAP2__SUPPORTED_LINK_SPEED_MASK 0x000000FEL |
|---|
| 91716 | #define BIFPLR2_1_LINK_CAP2__CROSSLINK_SUPPORTED_MASK 0x00000100L |
|---|
| 91717 | #define BIFPLR2_1_LINK_CAP2__LOWER_SKP_OS_GEN_SUPPORT_MASK 0x0000FE00L |
|---|
| 91718 | #define BIFPLR2_1_LINK_CAP2__LOWER_SKP_OS_RCV_SUPPORT_MASK 0x007F0000L |
|---|
| 91719 | #define BIFPLR2_1_LINK_CAP2__RTM1_PRESENCE_DET_SUPPORT_MASK 0x00800000L |
|---|
| 91720 | #define BIFPLR2_1_LINK_CAP2__RTM2_PRESENCE_DET_SUPPORT_MASK 0x01000000L |
|---|
| 91721 | #define BIFPLR2_1_LINK_CAP2__DRS_SUPPORTED_MASK 0x80000000L |
|---|
| 91722 | //BIFPLR2_1_LINK_CNTL2 |
|---|
| 91723 | #define BIFPLR2_1_LINK_CNTL2__TARGET_LINK_SPEED__SHIFT 0x0 |
|---|
| 91724 | #define BIFPLR2_1_LINK_CNTL2__ENTER_COMPLIANCE__SHIFT 0x4 |
|---|
| 91725 | #define BIFPLR2_1_LINK_CNTL2__HW_AUTONOMOUS_SPEED_DISABLE__SHIFT 0x5 |
|---|
| 91726 | #define BIFPLR2_1_LINK_CNTL2__SELECTABLE_DEEMPHASIS__SHIFT 0x6 |
|---|
| 91727 | #define BIFPLR2_1_LINK_CNTL2__XMIT_MARGIN__SHIFT 0x7 |
|---|
| 91728 | #define BIFPLR2_1_LINK_CNTL2__ENTER_MOD_COMPLIANCE__SHIFT 0xa |
|---|
| 91729 | #define BIFPLR2_1_LINK_CNTL2__COMPLIANCE_SOS__SHIFT 0xb |
|---|
| 91730 | #define BIFPLR2_1_LINK_CNTL2__COMPLIANCE_DEEMPHASIS__SHIFT 0xc |
|---|
| 91731 | #define BIFPLR2_1_LINK_CNTL2__TARGET_LINK_SPEED_MASK 0x000FL |
|---|
| 91732 | #define BIFPLR2_1_LINK_CNTL2__ENTER_COMPLIANCE_MASK 0x0010L |
|---|
| 91733 | #define BIFPLR2_1_LINK_CNTL2__HW_AUTONOMOUS_SPEED_DISABLE_MASK 0x0020L |
|---|
| 91734 | #define BIFPLR2_1_LINK_CNTL2__SELECTABLE_DEEMPHASIS_MASK 0x0040L |
|---|
| 91735 | #define BIFPLR2_1_LINK_CNTL2__XMIT_MARGIN_MASK 0x0380L |
|---|
| 91736 | #define BIFPLR2_1_LINK_CNTL2__ENTER_MOD_COMPLIANCE_MASK 0x0400L |
|---|
| 91737 | #define BIFPLR2_1_LINK_CNTL2__COMPLIANCE_SOS_MASK 0x0800L |
|---|
| 91738 | #define BIFPLR2_1_LINK_CNTL2__COMPLIANCE_DEEMPHASIS_MASK 0xF000L |
|---|
| 91739 | //BIFPLR2_1_LINK_STATUS2 |
|---|
| 91740 | #define BIFPLR2_1_LINK_STATUS2__CUR_DEEMPHASIS_LEVEL__SHIFT 0x0 |
|---|
| 91741 | #define BIFPLR2_1_LINK_STATUS2__EQUALIZATION_COMPLETE_8GT__SHIFT 0x1 |
|---|
| 91742 | #define BIFPLR2_1_LINK_STATUS2__EQUALIZATION_PHASE1_SUCCESS_8GT__SHIFT 0x2 |
|---|
| 91743 | #define BIFPLR2_1_LINK_STATUS2__EQUALIZATION_PHASE2_SUCCESS_8GT__SHIFT 0x3 |
|---|
| 91744 | #define BIFPLR2_1_LINK_STATUS2__EQUALIZATION_PHASE3_SUCCESS_8GT__SHIFT 0x4 |
|---|
| 91745 | #define BIFPLR2_1_LINK_STATUS2__LINK_EQUALIZATION_REQUEST_8GT__SHIFT 0x5 |
|---|
| 91746 | #define BIFPLR2_1_LINK_STATUS2__RTM1_PRESENCE_DET__SHIFT 0x6 |
|---|
| 91747 | #define BIFPLR2_1_LINK_STATUS2__RTM2_PRESENCE_DET__SHIFT 0x7 |
|---|
| 91748 | #define BIFPLR2_1_LINK_STATUS2__CROSSLINK_RESOLUTION__SHIFT 0x8 |
|---|
| 91749 | #define BIFPLR2_1_LINK_STATUS2__DOWNSTREAM_COMPONENT_PRESENCE__SHIFT 0xc |
|---|
| 91750 | #define BIFPLR2_1_LINK_STATUS2__DRS_MESSAGE_RECEIVED__SHIFT 0xf |
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| 91811 | #define BIFPLR2_1_SSID_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
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| 91821 | #define BIFPLR2_1_MSI_MAP_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
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| 91822 | //BIFPLR2_1_MSI_MAP_CAP |
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|---|
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| 91832 | #define BIFPLR2_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 91833 | #define BIFPLR2_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 91834 | #define BIFPLR2_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 91835 | #define BIFPLR2_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 91836 | //BIFPLR2_1_PCIE_VENDOR_SPECIFIC_HDR |
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| 91837 | #define BIFPLR2_1_PCIE_VENDOR_SPECIFIC_HDR__VSEC_ID__SHIFT 0x0 |
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| 91838 | #define BIFPLR2_1_PCIE_VENDOR_SPECIFIC_HDR__VSEC_REV__SHIFT 0x10 |
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| 91839 | #define BIFPLR2_1_PCIE_VENDOR_SPECIFIC_HDR__VSEC_LENGTH__SHIFT 0x14 |
|---|
| 91840 | #define BIFPLR2_1_PCIE_VENDOR_SPECIFIC_HDR__VSEC_ID_MASK 0x0000FFFFL |
|---|
| 91841 | #define BIFPLR2_1_PCIE_VENDOR_SPECIFIC_HDR__VSEC_REV_MASK 0x000F0000L |
|---|
| 91842 | #define BIFPLR2_1_PCIE_VENDOR_SPECIFIC_HDR__VSEC_LENGTH_MASK 0xFFF00000L |
|---|
| 91843 | //BIFPLR2_1_PCIE_VENDOR_SPECIFIC1 |
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| 91844 | #define BIFPLR2_1_PCIE_VENDOR_SPECIFIC1__SCRATCH__SHIFT 0x0 |
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| 91845 | #define BIFPLR2_1_PCIE_VENDOR_SPECIFIC1__SCRATCH_MASK 0xFFFFFFFFL |
|---|
| 91846 | //BIFPLR2_1_PCIE_VENDOR_SPECIFIC2 |
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| 91847 | #define BIFPLR2_1_PCIE_VENDOR_SPECIFIC2__SCRATCH__SHIFT 0x0 |
|---|
| 91848 | #define BIFPLR2_1_PCIE_VENDOR_SPECIFIC2__SCRATCH_MASK 0xFFFFFFFFL |
|---|
| 91849 | //BIFPLR2_1_PCIE_VC_ENH_CAP_LIST |
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| 91850 | #define BIFPLR2_1_PCIE_VC_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 91851 | #define BIFPLR2_1_PCIE_VC_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 91852 | #define BIFPLR2_1_PCIE_VC_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 91853 | #define BIFPLR2_1_PCIE_VC_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 91854 | #define BIFPLR2_1_PCIE_VC_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 91855 | #define BIFPLR2_1_PCIE_VC_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 91856 | //BIFPLR2_1_PCIE_PORT_VC_CAP_REG1 |
|---|
| 91857 | #define BIFPLR2_1_PCIE_PORT_VC_CAP_REG1__EXT_VC_COUNT__SHIFT 0x0 |
|---|
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| 91859 | #define BIFPLR2_1_PCIE_PORT_VC_CAP_REG1__REF_CLK__SHIFT 0x8 |
|---|
| 91860 | #define BIFPLR2_1_PCIE_PORT_VC_CAP_REG1__PORT_ARB_TABLE_ENTRY_SIZE__SHIFT 0xa |
|---|
| 91861 | #define BIFPLR2_1_PCIE_PORT_VC_CAP_REG1__EXT_VC_COUNT_MASK 0x00000007L |
|---|
| 91862 | #define BIFPLR2_1_PCIE_PORT_VC_CAP_REG1__LOW_PRIORITY_EXT_VC_COUNT_MASK 0x00000070L |
|---|
| 91863 | #define BIFPLR2_1_PCIE_PORT_VC_CAP_REG1__REF_CLK_MASK 0x00000300L |
|---|
| 91864 | #define BIFPLR2_1_PCIE_PORT_VC_CAP_REG1__PORT_ARB_TABLE_ENTRY_SIZE_MASK 0x00000C00L |
|---|
| 91865 | //BIFPLR2_1_PCIE_PORT_VC_CAP_REG2 |
|---|
| 91866 | #define BIFPLR2_1_PCIE_PORT_VC_CAP_REG2__VC_ARB_CAP__SHIFT 0x0 |
|---|
| 91867 | #define BIFPLR2_1_PCIE_PORT_VC_CAP_REG2__VC_ARB_TABLE_OFFSET__SHIFT 0x18 |
|---|
| 91868 | #define BIFPLR2_1_PCIE_PORT_VC_CAP_REG2__VC_ARB_CAP_MASK 0x000000FFL |
|---|
| 91869 | #define BIFPLR2_1_PCIE_PORT_VC_CAP_REG2__VC_ARB_TABLE_OFFSET_MASK 0xFF000000L |
|---|
| 91870 | //BIFPLR2_1_PCIE_PORT_VC_CNTL |
|---|
| 91871 | #define BIFPLR2_1_PCIE_PORT_VC_CNTL__LOAD_VC_ARB_TABLE__SHIFT 0x0 |
|---|
| 91872 | #define BIFPLR2_1_PCIE_PORT_VC_CNTL__VC_ARB_SELECT__SHIFT 0x1 |
|---|
| 91873 | #define BIFPLR2_1_PCIE_PORT_VC_CNTL__LOAD_VC_ARB_TABLE_MASK 0x0001L |
|---|
| 91874 | #define BIFPLR2_1_PCIE_PORT_VC_CNTL__VC_ARB_SELECT_MASK 0x000EL |
|---|
| 91875 | //BIFPLR2_1_PCIE_PORT_VC_STATUS |
|---|
| 91876 | #define BIFPLR2_1_PCIE_PORT_VC_STATUS__VC_ARB_TABLE_STATUS__SHIFT 0x0 |
|---|
| 91877 | #define BIFPLR2_1_PCIE_PORT_VC_STATUS__VC_ARB_TABLE_STATUS_MASK 0x0001L |
|---|
| 91878 | //BIFPLR2_1_PCIE_VC0_RESOURCE_CAP |
|---|
| 91879 | #define BIFPLR2_1_PCIE_VC0_RESOURCE_CAP__PORT_ARB_CAP__SHIFT 0x0 |
|---|
| 91880 | #define BIFPLR2_1_PCIE_VC0_RESOURCE_CAP__REJECT_SNOOP_TRANS__SHIFT 0xf |
|---|
| 91881 | #define BIFPLR2_1_PCIE_VC0_RESOURCE_CAP__MAX_TIME_SLOTS__SHIFT 0x10 |
|---|
| 91882 | #define BIFPLR2_1_PCIE_VC0_RESOURCE_CAP__PORT_ARB_TABLE_OFFSET__SHIFT 0x18 |
|---|
| 91883 | #define BIFPLR2_1_PCIE_VC0_RESOURCE_CAP__PORT_ARB_CAP_MASK 0x000000FFL |
|---|
| 91884 | #define BIFPLR2_1_PCIE_VC0_RESOURCE_CAP__REJECT_SNOOP_TRANS_MASK 0x00008000L |
|---|
| 91885 | #define BIFPLR2_1_PCIE_VC0_RESOURCE_CAP__MAX_TIME_SLOTS_MASK 0x007F0000L |
|---|
| 91886 | #define BIFPLR2_1_PCIE_VC0_RESOURCE_CAP__PORT_ARB_TABLE_OFFSET_MASK 0xFF000000L |
|---|
| 91887 | //BIFPLR2_1_PCIE_VC0_RESOURCE_CNTL |
|---|
| 91888 | #define BIFPLR2_1_PCIE_VC0_RESOURCE_CNTL__TC_VC_MAP_TC0__SHIFT 0x0 |
|---|
| 91889 | #define BIFPLR2_1_PCIE_VC0_RESOURCE_CNTL__TC_VC_MAP_TC1_7__SHIFT 0x1 |
|---|
| 91890 | #define BIFPLR2_1_PCIE_VC0_RESOURCE_CNTL__LOAD_PORT_ARB_TABLE__SHIFT 0x10 |
|---|
| 91891 | #define BIFPLR2_1_PCIE_VC0_RESOURCE_CNTL__PORT_ARB_SELECT__SHIFT 0x11 |
|---|
| 91892 | #define BIFPLR2_1_PCIE_VC0_RESOURCE_CNTL__VC_ID__SHIFT 0x18 |
|---|
| 91893 | #define BIFPLR2_1_PCIE_VC0_RESOURCE_CNTL__VC_ENABLE__SHIFT 0x1f |
|---|
| 91894 | #define BIFPLR2_1_PCIE_VC0_RESOURCE_CNTL__TC_VC_MAP_TC0_MASK 0x00000001L |
|---|
| 91895 | #define BIFPLR2_1_PCIE_VC0_RESOURCE_CNTL__TC_VC_MAP_TC1_7_MASK 0x000000FEL |
|---|
| 91896 | #define BIFPLR2_1_PCIE_VC0_RESOURCE_CNTL__LOAD_PORT_ARB_TABLE_MASK 0x00010000L |
|---|
| 91897 | #define BIFPLR2_1_PCIE_VC0_RESOURCE_CNTL__PORT_ARB_SELECT_MASK 0x000E0000L |
|---|
| 91898 | #define BIFPLR2_1_PCIE_VC0_RESOURCE_CNTL__VC_ID_MASK 0x07000000L |
|---|
| 91899 | #define BIFPLR2_1_PCIE_VC0_RESOURCE_CNTL__VC_ENABLE_MASK 0x80000000L |
|---|
| 91900 | //BIFPLR2_1_PCIE_VC0_RESOURCE_STATUS |
|---|
| 91901 | #define BIFPLR2_1_PCIE_VC0_RESOURCE_STATUS__PORT_ARB_TABLE_STATUS__SHIFT 0x0 |
|---|
| 91902 | #define BIFPLR2_1_PCIE_VC0_RESOURCE_STATUS__VC_NEGOTIATION_PENDING__SHIFT 0x1 |
|---|
| 91903 | #define BIFPLR2_1_PCIE_VC0_RESOURCE_STATUS__PORT_ARB_TABLE_STATUS_MASK 0x0001L |
|---|
| 91904 | #define BIFPLR2_1_PCIE_VC0_RESOURCE_STATUS__VC_NEGOTIATION_PENDING_MASK 0x0002L |
|---|
| 91905 | //BIFPLR2_1_PCIE_VC1_RESOURCE_CAP |
|---|
| 91906 | #define BIFPLR2_1_PCIE_VC1_RESOURCE_CAP__PORT_ARB_CAP__SHIFT 0x0 |
|---|
| 91907 | #define BIFPLR2_1_PCIE_VC1_RESOURCE_CAP__REJECT_SNOOP_TRANS__SHIFT 0xf |
|---|
| 91908 | #define BIFPLR2_1_PCIE_VC1_RESOURCE_CAP__MAX_TIME_SLOTS__SHIFT 0x10 |
|---|
| 91909 | #define BIFPLR2_1_PCIE_VC1_RESOURCE_CAP__PORT_ARB_TABLE_OFFSET__SHIFT 0x18 |
|---|
| 91910 | #define BIFPLR2_1_PCIE_VC1_RESOURCE_CAP__PORT_ARB_CAP_MASK 0x000000FFL |
|---|
| 91911 | #define BIFPLR2_1_PCIE_VC1_RESOURCE_CAP__REJECT_SNOOP_TRANS_MASK 0x00008000L |
|---|
| 91912 | #define BIFPLR2_1_PCIE_VC1_RESOURCE_CAP__MAX_TIME_SLOTS_MASK 0x007F0000L |
|---|
| 91913 | #define BIFPLR2_1_PCIE_VC1_RESOURCE_CAP__PORT_ARB_TABLE_OFFSET_MASK 0xFF000000L |
|---|
| 91914 | //BIFPLR2_1_PCIE_VC1_RESOURCE_CNTL |
|---|
| 91915 | #define BIFPLR2_1_PCIE_VC1_RESOURCE_CNTL__TC_VC_MAP_TC0__SHIFT 0x0 |
|---|
| 91916 | #define BIFPLR2_1_PCIE_VC1_RESOURCE_CNTL__TC_VC_MAP_TC1_7__SHIFT 0x1 |
|---|
| 91917 | #define BIFPLR2_1_PCIE_VC1_RESOURCE_CNTL__LOAD_PORT_ARB_TABLE__SHIFT 0x10 |
|---|
| 91918 | #define BIFPLR2_1_PCIE_VC1_RESOURCE_CNTL__PORT_ARB_SELECT__SHIFT 0x11 |
|---|
| 91919 | #define BIFPLR2_1_PCIE_VC1_RESOURCE_CNTL__VC_ID__SHIFT 0x18 |
|---|
| 91920 | #define BIFPLR2_1_PCIE_VC1_RESOURCE_CNTL__VC_ENABLE__SHIFT 0x1f |
|---|
| 91921 | #define BIFPLR2_1_PCIE_VC1_RESOURCE_CNTL__TC_VC_MAP_TC0_MASK 0x00000001L |
|---|
| 91922 | #define BIFPLR2_1_PCIE_VC1_RESOURCE_CNTL__TC_VC_MAP_TC1_7_MASK 0x000000FEL |
|---|
| 91923 | #define BIFPLR2_1_PCIE_VC1_RESOURCE_CNTL__LOAD_PORT_ARB_TABLE_MASK 0x00010000L |
|---|
| 91924 | #define BIFPLR2_1_PCIE_VC1_RESOURCE_CNTL__PORT_ARB_SELECT_MASK 0x000E0000L |
|---|
| 91925 | #define BIFPLR2_1_PCIE_VC1_RESOURCE_CNTL__VC_ID_MASK 0x07000000L |
|---|
| 91926 | #define BIFPLR2_1_PCIE_VC1_RESOURCE_CNTL__VC_ENABLE_MASK 0x80000000L |
|---|
| 91927 | //BIFPLR2_1_PCIE_VC1_RESOURCE_STATUS |
|---|
| 91928 | #define BIFPLR2_1_PCIE_VC1_RESOURCE_STATUS__PORT_ARB_TABLE_STATUS__SHIFT 0x0 |
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| 92087 | #define BIFPLR2_1_PCIE_CORR_ERR_MASK__REPLAY_TIMER_TIMEOUT_MASK_MASK 0x00001000L |
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| 92088 | #define BIFPLR2_1_PCIE_CORR_ERR_MASK__ADVISORY_NONFATAL_ERR_MASK_MASK 0x00002000L |
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| 92141 | #define BIFPLR2_1_PCIE_ROOT_ERR_STATUS__ERR_FATAL_NONFATAL_RCVD_MASK 0x00000004L |
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| 92146 | #define BIFPLR2_1_PCIE_ROOT_ERR_STATUS__ERR_COR_SUBCLASS_MASK 0x00000180L |
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| 92147 | #define BIFPLR2_1_PCIE_ROOT_ERR_STATUS__ADV_ERR_INT_MSG_NUM_MASK 0xF8000000L |
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| 92151 | #define BIFPLR2_1_PCIE_ERR_SRC_ID__ERR_CORR_SRC_ID_MASK 0x0000FFFFL |
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| 92154 | #define BIFPLR2_1_PCIE_TLP_PREFIX_LOG0__TLP_PREFIX__SHIFT 0x0 |
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| 92155 | #define BIFPLR2_1_PCIE_TLP_PREFIX_LOG0__TLP_PREFIX_MASK 0xFFFFFFFFL |
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| 92156 | //BIFPLR2_1_PCIE_TLP_PREFIX_LOG1 |
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| 92157 | #define BIFPLR2_1_PCIE_TLP_PREFIX_LOG1__TLP_PREFIX__SHIFT 0x0 |
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| 92158 | #define BIFPLR2_1_PCIE_TLP_PREFIX_LOG1__TLP_PREFIX_MASK 0xFFFFFFFFL |
|---|
| 92159 | //BIFPLR2_1_PCIE_TLP_PREFIX_LOG2 |
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| 92160 | #define BIFPLR2_1_PCIE_TLP_PREFIX_LOG2__TLP_PREFIX__SHIFT 0x0 |
|---|
| 92161 | #define BIFPLR2_1_PCIE_TLP_PREFIX_LOG2__TLP_PREFIX_MASK 0xFFFFFFFFL |
|---|
| 92162 | //BIFPLR2_1_PCIE_TLP_PREFIX_LOG3 |
|---|
| 92163 | #define BIFPLR2_1_PCIE_TLP_PREFIX_LOG3__TLP_PREFIX__SHIFT 0x0 |
|---|
| 92164 | #define BIFPLR2_1_PCIE_TLP_PREFIX_LOG3__TLP_PREFIX_MASK 0xFFFFFFFFL |
|---|
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| 92166 | #define BIFPLR2_1_PCIE_SECONDARY_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
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| 92167 | #define BIFPLR2_1_PCIE_SECONDARY_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
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| 92168 | #define BIFPLR2_1_PCIE_SECONDARY_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
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| 92170 | #define BIFPLR2_1_PCIE_SECONDARY_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 92171 | #define BIFPLR2_1_PCIE_SECONDARY_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
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| 92172 | //BIFPLR2_1_PCIE_LINK_CNTL3 |
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| 92173 | #define BIFPLR2_1_PCIE_LINK_CNTL3__PERFORM_EQUALIZATION__SHIFT 0x0 |
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| 92176 | #define BIFPLR2_1_PCIE_LINK_CNTL3__PERFORM_EQUALIZATION_MASK 0x00000001L |
|---|
| 92177 | #define BIFPLR2_1_PCIE_LINK_CNTL3__LINK_EQUALIZATION_REQ_INT_EN_MASK 0x00000002L |
|---|
| 92178 | #define BIFPLR2_1_PCIE_LINK_CNTL3__ENABLE_LOWER_SKP_OS_GEN_MASK 0x0000FE00L |
|---|
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| 92180 | #define BIFPLR2_1_PCIE_LANE_ERROR_STATUS__LANE_ERROR_STATUS_BITS__SHIFT 0x0 |
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| 92181 | #define BIFPLR2_1_PCIE_LANE_ERROR_STATUS__LANE_ERROR_STATUS_BITS_MASK 0x0000FFFFL |
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| 92182 | //BIFPLR2_1_PCIE_LANE_0_EQUALIZATION_CNTL |
|---|
| 92183 | #define BIFPLR2_1_PCIE_LANE_0_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET__SHIFT 0x0 |
|---|
| 92184 | #define BIFPLR2_1_PCIE_LANE_0_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT__SHIFT 0x4 |
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| 92185 | #define BIFPLR2_1_PCIE_LANE_0_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET__SHIFT 0x8 |
|---|
| 92186 | #define BIFPLR2_1_PCIE_LANE_0_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT__SHIFT 0xc |
|---|
| 92187 | #define BIFPLR2_1_PCIE_LANE_0_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET_MASK 0x000FL |
|---|
| 92188 | #define BIFPLR2_1_PCIE_LANE_0_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT_MASK 0x0070L |
|---|
| 92189 | #define BIFPLR2_1_PCIE_LANE_0_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET_MASK 0x0F00L |
|---|
| 92190 | #define BIFPLR2_1_PCIE_LANE_0_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT_MASK 0x7000L |
|---|
| 92191 | //BIFPLR2_1_PCIE_LANE_1_EQUALIZATION_CNTL |
|---|
| 92192 | #define BIFPLR2_1_PCIE_LANE_1_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET__SHIFT 0x0 |
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| 92193 | #define BIFPLR2_1_PCIE_LANE_1_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT__SHIFT 0x4 |
|---|
| 92194 | #define BIFPLR2_1_PCIE_LANE_1_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET__SHIFT 0x8 |
|---|
| 92195 | #define BIFPLR2_1_PCIE_LANE_1_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT__SHIFT 0xc |
|---|
| 92196 | #define BIFPLR2_1_PCIE_LANE_1_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET_MASK 0x000FL |
|---|
| 92197 | #define BIFPLR2_1_PCIE_LANE_1_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT_MASK 0x0070L |
|---|
| 92198 | #define BIFPLR2_1_PCIE_LANE_1_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET_MASK 0x0F00L |
|---|
| 92199 | #define BIFPLR2_1_PCIE_LANE_1_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT_MASK 0x7000L |
|---|
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|---|
| 92202 | #define BIFPLR2_1_PCIE_LANE_2_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT__SHIFT 0x4 |
|---|
| 92203 | #define BIFPLR2_1_PCIE_LANE_2_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET__SHIFT 0x8 |
|---|
| 92204 | #define BIFPLR2_1_PCIE_LANE_2_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT__SHIFT 0xc |
|---|
| 92205 | #define BIFPLR2_1_PCIE_LANE_2_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET_MASK 0x000FL |
|---|
| 92206 | #define BIFPLR2_1_PCIE_LANE_2_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT_MASK 0x0070L |
|---|
| 92207 | #define BIFPLR2_1_PCIE_LANE_2_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET_MASK 0x0F00L |
|---|
| 92208 | #define BIFPLR2_1_PCIE_LANE_2_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT_MASK 0x7000L |
|---|
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|---|
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| 92211 | #define BIFPLR2_1_PCIE_LANE_3_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT__SHIFT 0x4 |
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|---|
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|---|
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|---|
| 92217 | #define BIFPLR2_1_PCIE_LANE_3_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT_MASK 0x7000L |
|---|
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|---|
| 92222 | #define BIFPLR2_1_PCIE_LANE_4_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT__SHIFT 0xc |
|---|
| 92223 | #define BIFPLR2_1_PCIE_LANE_4_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET_MASK 0x000FL |
|---|
| 92224 | #define BIFPLR2_1_PCIE_LANE_4_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT_MASK 0x0070L |
|---|
| 92225 | #define BIFPLR2_1_PCIE_LANE_4_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET_MASK 0x0F00L |
|---|
| 92226 | #define BIFPLR2_1_PCIE_LANE_4_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT_MASK 0x7000L |
|---|
| 92227 | //BIFPLR2_1_PCIE_LANE_5_EQUALIZATION_CNTL |
|---|
| 92228 | #define BIFPLR2_1_PCIE_LANE_5_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET__SHIFT 0x0 |
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|---|
| 92231 | #define BIFPLR2_1_PCIE_LANE_5_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT__SHIFT 0xc |
|---|
| 92232 | #define BIFPLR2_1_PCIE_LANE_5_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET_MASK 0x000FL |
|---|
| 92233 | #define BIFPLR2_1_PCIE_LANE_5_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT_MASK 0x0070L |
|---|
| 92234 | #define BIFPLR2_1_PCIE_LANE_5_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET_MASK 0x0F00L |
|---|
| 92235 | #define BIFPLR2_1_PCIE_LANE_5_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT_MASK 0x7000L |
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| 92236 | //BIFPLR2_1_PCIE_LANE_6_EQUALIZATION_CNTL |
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|---|
| 92240 | #define BIFPLR2_1_PCIE_LANE_6_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT__SHIFT 0xc |
|---|
| 92241 | #define BIFPLR2_1_PCIE_LANE_6_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET_MASK 0x000FL |
|---|
| 92242 | #define BIFPLR2_1_PCIE_LANE_6_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT_MASK 0x0070L |
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|---|
| 92244 | #define BIFPLR2_1_PCIE_LANE_6_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT_MASK 0x7000L |
|---|
| 92245 | //BIFPLR2_1_PCIE_LANE_7_EQUALIZATION_CNTL |
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| 92246 | #define BIFPLR2_1_PCIE_LANE_7_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET__SHIFT 0x0 |
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| 92247 | #define BIFPLR2_1_PCIE_LANE_7_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT__SHIFT 0x4 |
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|---|
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|---|
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|---|
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|---|
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|---|
| 92346 | #define BIFPLR2_1_PCIE_ACS_CAP__P2P_COMPLETION_REDIRECT_MASK 0x0008L |
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| 92347 | #define BIFPLR2_1_PCIE_ACS_CAP__UPSTREAM_FORWARDING_MASK 0x0010L |
|---|
| 92348 | #define BIFPLR2_1_PCIE_ACS_CAP__P2P_EGRESS_CONTROL_MASK 0x0020L |
|---|
| 92349 | #define BIFPLR2_1_PCIE_ACS_CAP__DIRECT_TRANSLATED_P2P_MASK 0x0040L |
|---|
| 92350 | #define BIFPLR2_1_PCIE_ACS_CAP__ENHANCED_CAPABILITY_MASK 0x0080L |
|---|
| 92351 | #define BIFPLR2_1_PCIE_ACS_CAP__EGRESS_CONTROL_VECTOR_SIZE_MASK 0xFF00L |
|---|
| 92352 | //BIFPLR2_1_PCIE_ACS_CNTL |
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| 92353 | #define BIFPLR2_1_PCIE_ACS_CNTL__SOURCE_VALIDATION_EN__SHIFT 0x0 |
|---|
| 92354 | #define BIFPLR2_1_PCIE_ACS_CNTL__TRANSLATION_BLOCKING_EN__SHIFT 0x1 |
|---|
| 92355 | #define BIFPLR2_1_PCIE_ACS_CNTL__P2P_REQUEST_REDIRECT_EN__SHIFT 0x2 |
|---|
| 92356 | #define BIFPLR2_1_PCIE_ACS_CNTL__P2P_COMPLETION_REDIRECT_EN__SHIFT 0x3 |
|---|
| 92357 | #define BIFPLR2_1_PCIE_ACS_CNTL__UPSTREAM_FORWARDING_EN__SHIFT 0x4 |
|---|
| 92358 | #define BIFPLR2_1_PCIE_ACS_CNTL__P2P_EGRESS_CONTROL_EN__SHIFT 0x5 |
|---|
| 92359 | #define BIFPLR2_1_PCIE_ACS_CNTL__DIRECT_TRANSLATED_P2P_EN__SHIFT 0x6 |
|---|
| 92360 | #define BIFPLR2_1_PCIE_ACS_CNTL__IO_REQUEST_BLOCKING_EN__SHIFT 0x7 |
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| 92361 | #define BIFPLR2_1_PCIE_ACS_CNTL__DSP_MEMORY_TARGET_ACCESS_CNTL__SHIFT 0x8 |
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| 92362 | #define BIFPLR2_1_PCIE_ACS_CNTL__USP_MEMORY_TARGET_ACCESS_CNTL__SHIFT 0xa |
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| 92363 | #define BIFPLR2_1_PCIE_ACS_CNTL__UNCLAIMED_REQUEST_REDIRECT_CNTL__SHIFT 0xc |
|---|
| 92364 | #define BIFPLR2_1_PCIE_ACS_CNTL__SOURCE_VALIDATION_EN_MASK 0x0001L |
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| 92365 | #define BIFPLR2_1_PCIE_ACS_CNTL__TRANSLATION_BLOCKING_EN_MASK 0x0002L |
|---|
| 92366 | #define BIFPLR2_1_PCIE_ACS_CNTL__P2P_REQUEST_REDIRECT_EN_MASK 0x0004L |
|---|
| 92367 | #define BIFPLR2_1_PCIE_ACS_CNTL__P2P_COMPLETION_REDIRECT_EN_MASK 0x0008L |
|---|
| 92368 | #define BIFPLR2_1_PCIE_ACS_CNTL__UPSTREAM_FORWARDING_EN_MASK 0x0010L |
|---|
| 92369 | #define BIFPLR2_1_PCIE_ACS_CNTL__P2P_EGRESS_CONTROL_EN_MASK 0x0020L |
|---|
| 92370 | #define BIFPLR2_1_PCIE_ACS_CNTL__DIRECT_TRANSLATED_P2P_EN_MASK 0x0040L |
|---|
| 92371 | #define BIFPLR2_1_PCIE_ACS_CNTL__IO_REQUEST_BLOCKING_EN_MASK 0x0080L |
|---|
| 92372 | #define BIFPLR2_1_PCIE_ACS_CNTL__DSP_MEMORY_TARGET_ACCESS_CNTL_MASK 0x0300L |
|---|
| 92373 | #define BIFPLR2_1_PCIE_ACS_CNTL__USP_MEMORY_TARGET_ACCESS_CNTL_MASK 0x0C00L |
|---|
| 92374 | #define BIFPLR2_1_PCIE_ACS_CNTL__UNCLAIMED_REQUEST_REDIRECT_CNTL_MASK 0x1000L |
|---|
| 92375 | //BIFPLR2_1_PCIE_MC_ENH_CAP_LIST |
|---|
| 92376 | #define BIFPLR2_1_PCIE_MC_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 92377 | #define BIFPLR2_1_PCIE_MC_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 92378 | #define BIFPLR2_1_PCIE_MC_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 92379 | #define BIFPLR2_1_PCIE_MC_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 92380 | #define BIFPLR2_1_PCIE_MC_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 92381 | #define BIFPLR2_1_PCIE_MC_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 92382 | //BIFPLR2_1_PCIE_MC_CAP |
|---|
| 92383 | #define BIFPLR2_1_PCIE_MC_CAP__MC_MAX_GROUP__SHIFT 0x0 |
|---|
| 92384 | #define BIFPLR2_1_PCIE_MC_CAP__MC_WIN_SIZE_REQ__SHIFT 0x8 |
|---|
| 92385 | #define BIFPLR2_1_PCIE_MC_CAP__MC_ECRC_REGEN_SUPP__SHIFT 0xf |
|---|
| 92386 | #define BIFPLR2_1_PCIE_MC_CAP__MC_MAX_GROUP_MASK 0x003FL |
|---|
| 92387 | #define BIFPLR2_1_PCIE_MC_CAP__MC_WIN_SIZE_REQ_MASK 0x3F00L |
|---|
| 92388 | #define BIFPLR2_1_PCIE_MC_CAP__MC_ECRC_REGEN_SUPP_MASK 0x8000L |
|---|
| 92389 | //BIFPLR2_1_PCIE_MC_CNTL |
|---|
| 92390 | #define BIFPLR2_1_PCIE_MC_CNTL__MC_NUM_GROUP__SHIFT 0x0 |
|---|
| 92391 | #define BIFPLR2_1_PCIE_MC_CNTL__MC_ENABLE__SHIFT 0xf |
|---|
| 92392 | #define BIFPLR2_1_PCIE_MC_CNTL__MC_NUM_GROUP_MASK 0x003FL |
|---|
| 92393 | #define BIFPLR2_1_PCIE_MC_CNTL__MC_ENABLE_MASK 0x8000L |
|---|
| 92394 | //BIFPLR2_1_PCIE_MC_ADDR0 |
|---|
| 92395 | #define BIFPLR2_1_PCIE_MC_ADDR0__MC_INDEX_POS__SHIFT 0x0 |
|---|
| 92396 | #define BIFPLR2_1_PCIE_MC_ADDR0__MC_BASE_ADDR_0__SHIFT 0xc |
|---|
| 92397 | #define BIFPLR2_1_PCIE_MC_ADDR0__MC_INDEX_POS_MASK 0x0000003FL |
|---|
| 92398 | #define BIFPLR2_1_PCIE_MC_ADDR0__MC_BASE_ADDR_0_MASK 0xFFFFF000L |
|---|
| 92399 | //BIFPLR2_1_PCIE_MC_ADDR1 |
|---|
| 92400 | #define BIFPLR2_1_PCIE_MC_ADDR1__MC_BASE_ADDR_1__SHIFT 0x0 |
|---|
| 92401 | #define BIFPLR2_1_PCIE_MC_ADDR1__MC_BASE_ADDR_1_MASK 0xFFFFFFFFL |
|---|
| 92402 | //BIFPLR2_1_PCIE_MC_RCV0 |
|---|
| 92403 | #define BIFPLR2_1_PCIE_MC_RCV0__MC_RECEIVE_0__SHIFT 0x0 |
|---|
| 92404 | #define BIFPLR2_1_PCIE_MC_RCV0__MC_RECEIVE_0_MASK 0xFFFFFFFFL |
|---|
| 92405 | //BIFPLR2_1_PCIE_MC_RCV1 |
|---|
| 92406 | #define BIFPLR2_1_PCIE_MC_RCV1__MC_RECEIVE_1__SHIFT 0x0 |
|---|
| 92407 | #define BIFPLR2_1_PCIE_MC_RCV1__MC_RECEIVE_1_MASK 0xFFFFFFFFL |
|---|
| 92408 | //BIFPLR2_1_PCIE_MC_BLOCK_ALL0 |
|---|
| 92409 | #define BIFPLR2_1_PCIE_MC_BLOCK_ALL0__MC_BLOCK_ALL_0__SHIFT 0x0 |
|---|
| 92410 | #define BIFPLR2_1_PCIE_MC_BLOCK_ALL0__MC_BLOCK_ALL_0_MASK 0xFFFFFFFFL |
|---|
| 92411 | //BIFPLR2_1_PCIE_MC_BLOCK_ALL1 |
|---|
| 92412 | #define BIFPLR2_1_PCIE_MC_BLOCK_ALL1__MC_BLOCK_ALL_1__SHIFT 0x0 |
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| 92413 | #define BIFPLR2_1_PCIE_MC_BLOCK_ALL1__MC_BLOCK_ALL_1_MASK 0xFFFFFFFFL |
|---|
| 92414 | //BIFPLR2_1_PCIE_MC_BLOCK_UNTRANSLATED_0 |
|---|
| 92415 | #define BIFPLR2_1_PCIE_MC_BLOCK_UNTRANSLATED_0__MC_BLOCK_UNTRANSLATED_0__SHIFT 0x0 |
|---|
| 92416 | #define BIFPLR2_1_PCIE_MC_BLOCK_UNTRANSLATED_0__MC_BLOCK_UNTRANSLATED_0_MASK 0xFFFFFFFFL |
|---|
| 92417 | //BIFPLR2_1_PCIE_MC_BLOCK_UNTRANSLATED_1 |
|---|
| 92418 | #define BIFPLR2_1_PCIE_MC_BLOCK_UNTRANSLATED_1__MC_BLOCK_UNTRANSLATED_1__SHIFT 0x0 |
|---|
| 92419 | #define BIFPLR2_1_PCIE_MC_BLOCK_UNTRANSLATED_1__MC_BLOCK_UNTRANSLATED_1_MASK 0xFFFFFFFFL |
|---|
| 92420 | //BIFPLR2_1_PCIE_MC_OVERLAY_BAR0 |
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| 92421 | #define BIFPLR2_1_PCIE_MC_OVERLAY_BAR0__MC_OVERLAY_SIZE__SHIFT 0x0 |
|---|
| 92422 | #define BIFPLR2_1_PCIE_MC_OVERLAY_BAR0__MC_OVERLAY_BAR_0__SHIFT 0x6 |
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| 92423 | #define BIFPLR2_1_PCIE_MC_OVERLAY_BAR0__MC_OVERLAY_SIZE_MASK 0x0000003FL |
|---|
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|---|
| 92425 | //BIFPLR2_1_PCIE_MC_OVERLAY_BAR1 |
|---|
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| 92427 | #define BIFPLR2_1_PCIE_MC_OVERLAY_BAR1__MC_OVERLAY_BAR_1_MASK 0xFFFFFFFFL |
|---|
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|---|
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|---|
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|---|
| 92433 | #define BIFPLR2_1_PCIE_L1_PM_SUB_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 92434 | #define BIFPLR2_1_PCIE_L1_PM_SUB_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 92435 | //BIFPLR2_1_PCIE_L1_PM_SUB_CAP |
|---|
| 92436 | #define BIFPLR2_1_PCIE_L1_PM_SUB_CAP__PCI_PM_L1_2_SUPPORTED__SHIFT 0x0 |
|---|
| 92437 | #define BIFPLR2_1_PCIE_L1_PM_SUB_CAP__PCI_PM_L1_1_SUPPORTED__SHIFT 0x1 |
|---|
| 92438 | #define BIFPLR2_1_PCIE_L1_PM_SUB_CAP__ASPM_L1_2_SUPPORTED__SHIFT 0x2 |
|---|
| 92439 | #define BIFPLR2_1_PCIE_L1_PM_SUB_CAP__ASPM_L1_1_SUPPORTED__SHIFT 0x3 |
|---|
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|---|
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|---|
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|---|
| 92443 | #define BIFPLR2_1_PCIE_L1_PM_SUB_CAP__PORT_T_POWER_ON_SCALE__SHIFT 0x10 |
|---|
| 92444 | #define BIFPLR2_1_PCIE_L1_PM_SUB_CAP__PORT_T_POWER_ON_VALUE__SHIFT 0x13 |
|---|
| 92445 | #define BIFPLR2_1_PCIE_L1_PM_SUB_CAP__PCI_PM_L1_2_SUPPORTED_MASK 0x00000001L |
|---|
| 92446 | #define BIFPLR2_1_PCIE_L1_PM_SUB_CAP__PCI_PM_L1_1_SUPPORTED_MASK 0x00000002L |
|---|
| 92447 | #define BIFPLR2_1_PCIE_L1_PM_SUB_CAP__ASPM_L1_2_SUPPORTED_MASK 0x00000004L |
|---|
| 92448 | #define BIFPLR2_1_PCIE_L1_PM_SUB_CAP__ASPM_L1_1_SUPPORTED_MASK 0x00000008L |
|---|
| 92449 | #define BIFPLR2_1_PCIE_L1_PM_SUB_CAP__L1_PM_SUB_SUPPORTED_MASK 0x00000010L |
|---|
| 92450 | #define BIFPLR2_1_PCIE_L1_PM_SUB_CAP__LINK_ACTIVATION_SUPPORTED_MASK 0x00000020L |
|---|
| 92451 | #define BIFPLR2_1_PCIE_L1_PM_SUB_CAP__PORT_CM_RESTORE_TIME_MASK 0x0000FF00L |
|---|
| 92452 | #define BIFPLR2_1_PCIE_L1_PM_SUB_CAP__PORT_T_POWER_ON_SCALE_MASK 0x00030000L |
|---|
| 92453 | #define BIFPLR2_1_PCIE_L1_PM_SUB_CAP__PORT_T_POWER_ON_VALUE_MASK 0x00F80000L |
|---|
| 92454 | //BIFPLR2_1_PCIE_L1_PM_SUB_CNTL |
|---|
| 92455 | #define BIFPLR2_1_PCIE_L1_PM_SUB_CNTL__PCI_PM_L1_2_EN__SHIFT 0x0 |
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|---|
| 92457 | #define BIFPLR2_1_PCIE_L1_PM_SUB_CNTL__ASPM_L1_2_EN__SHIFT 0x2 |
|---|
| 92458 | #define BIFPLR2_1_PCIE_L1_PM_SUB_CNTL__ASPM_L1_1_EN__SHIFT 0x3 |
|---|
| 92459 | #define BIFPLR2_1_PCIE_L1_PM_SUB_CNTL__LINK_ACTIVATION_INTERRUPT_EN__SHIFT 0x4 |
|---|
| 92460 | #define BIFPLR2_1_PCIE_L1_PM_SUB_CNTL__LINK_ACTIVATION_CNTL__SHIFT 0x5 |
|---|
| 92461 | #define BIFPLR2_1_PCIE_L1_PM_SUB_CNTL__COMMON_MODE_RESTORE_TIME__SHIFT 0x8 |
|---|
| 92462 | #define BIFPLR2_1_PCIE_L1_PM_SUB_CNTL__LTR_L1_2_THRESHOLD_VALUE__SHIFT 0x10 |
|---|
| 92463 | #define BIFPLR2_1_PCIE_L1_PM_SUB_CNTL__LTR_L1_2_THRESHOLD_SCALE__SHIFT 0x1d |
|---|
| 92464 | #define BIFPLR2_1_PCIE_L1_PM_SUB_CNTL__PCI_PM_L1_2_EN_MASK 0x00000001L |
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| 92465 | #define BIFPLR2_1_PCIE_L1_PM_SUB_CNTL__PCI_PM_L1_1_EN_MASK 0x00000002L |
|---|
| 92466 | #define BIFPLR2_1_PCIE_L1_PM_SUB_CNTL__ASPM_L1_2_EN_MASK 0x00000004L |
|---|
| 92467 | #define BIFPLR2_1_PCIE_L1_PM_SUB_CNTL__ASPM_L1_1_EN_MASK 0x00000008L |
|---|
| 92468 | #define BIFPLR2_1_PCIE_L1_PM_SUB_CNTL__LINK_ACTIVATION_INTERRUPT_EN_MASK 0x00000010L |
|---|
| 92469 | #define BIFPLR2_1_PCIE_L1_PM_SUB_CNTL__LINK_ACTIVATION_CNTL_MASK 0x00000020L |
|---|
| 92470 | #define BIFPLR2_1_PCIE_L1_PM_SUB_CNTL__COMMON_MODE_RESTORE_TIME_MASK 0x0000FF00L |
|---|
| 92471 | #define BIFPLR2_1_PCIE_L1_PM_SUB_CNTL__LTR_L1_2_THRESHOLD_VALUE_MASK 0x03FF0000L |
|---|
| 92472 | #define BIFPLR2_1_PCIE_L1_PM_SUB_CNTL__LTR_L1_2_THRESHOLD_SCALE_MASK 0xE0000000L |
|---|
| 92473 | //BIFPLR2_1_PCIE_L1_PM_SUB_CNTL2 |
|---|
| 92474 | #define BIFPLR2_1_PCIE_L1_PM_SUB_CNTL2__T_POWER_ON_SCALE__SHIFT 0x0 |
|---|
| 92475 | #define BIFPLR2_1_PCIE_L1_PM_SUB_CNTL2__T_POWER_ON_VALUE__SHIFT 0x3 |
|---|
| 92476 | #define BIFPLR2_1_PCIE_L1_PM_SUB_CNTL2__T_POWER_ON_SCALE_MASK 0x00000003L |
|---|
| 92477 | #define BIFPLR2_1_PCIE_L1_PM_SUB_CNTL2__T_POWER_ON_VALUE_MASK 0x000000F8L |
|---|
| 92478 | //BIFPLR2_1_PCIE_DPC_ENH_CAP_LIST |
|---|
| 92479 | #define BIFPLR2_1_PCIE_DPC_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 92480 | #define BIFPLR2_1_PCIE_DPC_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 92481 | #define BIFPLR2_1_PCIE_DPC_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 92482 | #define BIFPLR2_1_PCIE_DPC_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 92483 | #define BIFPLR2_1_PCIE_DPC_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 92484 | #define BIFPLR2_1_PCIE_DPC_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 92485 | //BIFPLR2_1_PCIE_DPC_CAP_LIST |
|---|
| 92486 | #define BIFPLR2_1_PCIE_DPC_CAP_LIST__DPC_INTR_MSG_NUM__SHIFT 0x0 |
|---|
| 92487 | #define BIFPLR2_1_PCIE_DPC_CAP_LIST__RP_EXTENSIONS_FOR_DPC__SHIFT 0x5 |
|---|
| 92488 | #define BIFPLR2_1_PCIE_DPC_CAP_LIST__POISONED_TLP_EGRESS_BLOCKING_SUPPORTED__SHIFT 0x6 |
|---|
| 92489 | #define BIFPLR2_1_PCIE_DPC_CAP_LIST__DPC_SOFTWARE_TRIGGERING_SUPPORTED__SHIFT 0x7 |
|---|
| 92490 | #define BIFPLR2_1_PCIE_DPC_CAP_LIST__RP_PIO_LOG_SIZE__SHIFT 0x8 |
|---|
| 92491 | #define BIFPLR2_1_PCIE_DPC_CAP_LIST__DL_ACTIVE_ERR_COR_SIGNALING_SUPPORTED__SHIFT 0xc |
|---|
| 92492 | #define BIFPLR2_1_PCIE_DPC_CAP_LIST__DPC_INTR_MSG_NUM_MASK 0x001FL |
|---|
| 92493 | #define BIFPLR2_1_PCIE_DPC_CAP_LIST__RP_EXTENSIONS_FOR_DPC_MASK 0x0020L |
|---|
| 92494 | #define BIFPLR2_1_PCIE_DPC_CAP_LIST__POISONED_TLP_EGRESS_BLOCKING_SUPPORTED_MASK 0x0040L |
|---|
| 92495 | #define BIFPLR2_1_PCIE_DPC_CAP_LIST__DPC_SOFTWARE_TRIGGERING_SUPPORTED_MASK 0x0080L |
|---|
| 92496 | #define BIFPLR2_1_PCIE_DPC_CAP_LIST__RP_PIO_LOG_SIZE_MASK 0x0F00L |
|---|
| 92497 | #define BIFPLR2_1_PCIE_DPC_CAP_LIST__DL_ACTIVE_ERR_COR_SIGNALING_SUPPORTED_MASK 0x1000L |
|---|
| 92498 | //BIFPLR2_1_PCIE_DPC_CNTL |
|---|
| 92499 | #define BIFPLR2_1_PCIE_DPC_CNTL__DPC_TRIGGER_ENABLE__SHIFT 0x0 |
|---|
| 92500 | #define BIFPLR2_1_PCIE_DPC_CNTL__DPC_COMPLETION_CONTROL__SHIFT 0x2 |
|---|
| 92501 | #define BIFPLR2_1_PCIE_DPC_CNTL__DPC_INTERRUPT_ENABLE__SHIFT 0x3 |
|---|
| 92502 | #define BIFPLR2_1_PCIE_DPC_CNTL__DPC_ERR_COR_ENABLE__SHIFT 0x4 |
|---|
| 92503 | #define BIFPLR2_1_PCIE_DPC_CNTL__POISONED_TLP_EGRESS_BLOCKING_ENABLE__SHIFT 0x5 |
|---|
| 92504 | #define BIFPLR2_1_PCIE_DPC_CNTL__DPC_SOFTWARE_TRIGGER__SHIFT 0x6 |
|---|
| 92505 | #define BIFPLR2_1_PCIE_DPC_CNTL__DL_ACTIVE_ERR_COR_ENABLE__SHIFT 0x7 |
|---|
| 92506 | #define BIFPLR2_1_PCIE_DPC_CNTL__DPC_SIG_SFW_ENABLE__SHIFT 0x8 |
|---|
| 92507 | #define BIFPLR2_1_PCIE_DPC_CNTL__DPC_TRIGGER_ENABLE_MASK 0x0003L |
|---|
| 92508 | #define BIFPLR2_1_PCIE_DPC_CNTL__DPC_COMPLETION_CONTROL_MASK 0x0004L |
|---|
| 92509 | #define BIFPLR2_1_PCIE_DPC_CNTL__DPC_INTERRUPT_ENABLE_MASK 0x0008L |
|---|
| 92510 | #define BIFPLR2_1_PCIE_DPC_CNTL__DPC_ERR_COR_ENABLE_MASK 0x0010L |
|---|
| 92511 | #define BIFPLR2_1_PCIE_DPC_CNTL__POISONED_TLP_EGRESS_BLOCKING_ENABLE_MASK 0x0020L |
|---|
| 92512 | #define BIFPLR2_1_PCIE_DPC_CNTL__DPC_SOFTWARE_TRIGGER_MASK 0x0040L |
|---|
| 92513 | #define BIFPLR2_1_PCIE_DPC_CNTL__DL_ACTIVE_ERR_COR_ENABLE_MASK 0x0080L |
|---|
| 92514 | #define BIFPLR2_1_PCIE_DPC_CNTL__DPC_SIG_SFW_ENABLE_MASK 0x0100L |
|---|
| 92515 | //BIFPLR2_1_PCIE_DPC_STATUS |
|---|
| 92516 | #define BIFPLR2_1_PCIE_DPC_STATUS__DPC_TRIGGER_STATUS__SHIFT 0x0 |
|---|
| 92517 | #define BIFPLR2_1_PCIE_DPC_STATUS__DPC_TRIGGER_REASON__SHIFT 0x1 |
|---|
| 92518 | #define BIFPLR2_1_PCIE_DPC_STATUS__DPC_INTERRUPT_STATUS__SHIFT 0x3 |
|---|
| 92519 | #define BIFPLR2_1_PCIE_DPC_STATUS__DPC_RP_BUSY__SHIFT 0x4 |
|---|
| 92520 | #define BIFPLR2_1_PCIE_DPC_STATUS__DPC_TRIGGER_REASON_EXTENSION__SHIFT 0x5 |
|---|
| 92521 | #define BIFPLR2_1_PCIE_DPC_STATUS__RP_PIO_FIRST_ERROR_POINTER__SHIFT 0x8 |
|---|
| 92522 | #define BIFPLR2_1_PCIE_DPC_STATUS__DPC_TRIGGER_STATUS_MASK 0x0001L |
|---|
| 92523 | #define BIFPLR2_1_PCIE_DPC_STATUS__DPC_TRIGGER_REASON_MASK 0x0006L |
|---|
| 92524 | #define BIFPLR2_1_PCIE_DPC_STATUS__DPC_INTERRUPT_STATUS_MASK 0x0008L |
|---|
| 92525 | #define BIFPLR2_1_PCIE_DPC_STATUS__DPC_RP_BUSY_MASK 0x0010L |
|---|
| 92526 | #define BIFPLR2_1_PCIE_DPC_STATUS__DPC_TRIGGER_REASON_EXTENSION_MASK 0x0060L |
|---|
| 92527 | #define BIFPLR2_1_PCIE_DPC_STATUS__RP_PIO_FIRST_ERROR_POINTER_MASK 0x1F00L |
|---|
| 92528 | //BIFPLR2_1_PCIE_DPC_ERROR_SOURCE_ID |
|---|
| 92529 | #define BIFPLR2_1_PCIE_DPC_ERROR_SOURCE_ID__DPC_ERROR_SOURCE_ID__SHIFT 0x0 |
|---|
| 92530 | #define BIFPLR2_1_PCIE_DPC_ERROR_SOURCE_ID__DPC_ERROR_SOURCE_ID_MASK 0xFFFFL |
|---|
| 92531 | //BIFPLR2_1_PCIE_RP_PIO_STATUS |
|---|
| 92532 | #define BIFPLR2_1_PCIE_RP_PIO_STATUS__CFG_UR_CPL__SHIFT 0x0 |
|---|
| 92533 | #define BIFPLR2_1_PCIE_RP_PIO_STATUS__CFG_CA_CPL__SHIFT 0x1 |
|---|
| 92534 | #define BIFPLR2_1_PCIE_RP_PIO_STATUS__CFG_CTO__SHIFT 0x2 |
|---|
| 92535 | #define BIFPLR2_1_PCIE_RP_PIO_STATUS__IO_UR_CPL__SHIFT 0x8 |
|---|
| 92536 | #define BIFPLR2_1_PCIE_RP_PIO_STATUS__IO_CA_CPL__SHIFT 0x9 |
|---|
| 92537 | #define BIFPLR2_1_PCIE_RP_PIO_STATUS__IO_CTO__SHIFT 0xa |
|---|
| 92538 | #define BIFPLR2_1_PCIE_RP_PIO_STATUS__MEM_UR_CPL__SHIFT 0x10 |
|---|
| 92539 | #define BIFPLR2_1_PCIE_RP_PIO_STATUS__MEM_CA_CPL__SHIFT 0x11 |
|---|
| 92540 | #define BIFPLR2_1_PCIE_RP_PIO_STATUS__MEM_CTO__SHIFT 0x12 |
|---|
| 92541 | #define BIFPLR2_1_PCIE_RP_PIO_STATUS__CFG_UR_CPL_MASK 0x00000001L |
|---|
| 92542 | #define BIFPLR2_1_PCIE_RP_PIO_STATUS__CFG_CA_CPL_MASK 0x00000002L |
|---|
| 92543 | #define BIFPLR2_1_PCIE_RP_PIO_STATUS__CFG_CTO_MASK 0x00000004L |
|---|
| 92544 | #define BIFPLR2_1_PCIE_RP_PIO_STATUS__IO_UR_CPL_MASK 0x00000100L |
|---|
| 92545 | #define BIFPLR2_1_PCIE_RP_PIO_STATUS__IO_CA_CPL_MASK 0x00000200L |
|---|
| 92546 | #define BIFPLR2_1_PCIE_RP_PIO_STATUS__IO_CTO_MASK 0x00000400L |
|---|
| 92547 | #define BIFPLR2_1_PCIE_RP_PIO_STATUS__MEM_UR_CPL_MASK 0x00010000L |
|---|
| 92548 | #define BIFPLR2_1_PCIE_RP_PIO_STATUS__MEM_CA_CPL_MASK 0x00020000L |
|---|
| 92549 | #define BIFPLR2_1_PCIE_RP_PIO_STATUS__MEM_CTO_MASK 0x00040000L |
|---|
| 92550 | //BIFPLR2_1_PCIE_RP_PIO_MASK |
|---|
| 92551 | #define BIFPLR2_1_PCIE_RP_PIO_MASK__CFG_UR_CPL__SHIFT 0x0 |
|---|
| 92552 | #define BIFPLR2_1_PCIE_RP_PIO_MASK__CFG_CA_CPL__SHIFT 0x1 |
|---|
| 92553 | #define BIFPLR2_1_PCIE_RP_PIO_MASK__CFG_CTO__SHIFT 0x2 |
|---|
| 92554 | #define BIFPLR2_1_PCIE_RP_PIO_MASK__IO_UR_CPL__SHIFT 0x8 |
|---|
| 92555 | #define BIFPLR2_1_PCIE_RP_PIO_MASK__IO_CA_CPL__SHIFT 0x9 |
|---|
| 92556 | #define BIFPLR2_1_PCIE_RP_PIO_MASK__IO_CTO__SHIFT 0xa |
|---|
| 92557 | #define BIFPLR2_1_PCIE_RP_PIO_MASK__MEM_UR_CPL__SHIFT 0x10 |
|---|
| 92558 | #define BIFPLR2_1_PCIE_RP_PIO_MASK__MEM_CA_CPL__SHIFT 0x11 |
|---|
| 92559 | #define BIFPLR2_1_PCIE_RP_PIO_MASK__MEM_CTO__SHIFT 0x12 |
|---|
| 92560 | #define BIFPLR2_1_PCIE_RP_PIO_MASK__CFG_UR_CPL_MASK 0x00000001L |
|---|
| 92561 | #define BIFPLR2_1_PCIE_RP_PIO_MASK__CFG_CA_CPL_MASK 0x00000002L |
|---|
| 92562 | #define BIFPLR2_1_PCIE_RP_PIO_MASK__CFG_CTO_MASK 0x00000004L |
|---|
| 92563 | #define BIFPLR2_1_PCIE_RP_PIO_MASK__IO_UR_CPL_MASK 0x00000100L |
|---|
| 92564 | #define BIFPLR2_1_PCIE_RP_PIO_MASK__IO_CA_CPL_MASK 0x00000200L |
|---|
| 92565 | #define BIFPLR2_1_PCIE_RP_PIO_MASK__IO_CTO_MASK 0x00000400L |
|---|
| 92566 | #define BIFPLR2_1_PCIE_RP_PIO_MASK__MEM_UR_CPL_MASK 0x00010000L |
|---|
| 92567 | #define BIFPLR2_1_PCIE_RP_PIO_MASK__MEM_CA_CPL_MASK 0x00020000L |
|---|
| 92568 | #define BIFPLR2_1_PCIE_RP_PIO_MASK__MEM_CTO_MASK 0x00040000L |
|---|
| 92569 | //BIFPLR2_1_PCIE_RP_PIO_SEVERITY |
|---|
| 92570 | #define BIFPLR2_1_PCIE_RP_PIO_SEVERITY__CFG_UR_CPL__SHIFT 0x0 |
|---|
| 92571 | #define BIFPLR2_1_PCIE_RP_PIO_SEVERITY__CFG_CA_CPL__SHIFT 0x1 |
|---|
| 92572 | #define BIFPLR2_1_PCIE_RP_PIO_SEVERITY__CFG_CTO__SHIFT 0x2 |
|---|
| 92573 | #define BIFPLR2_1_PCIE_RP_PIO_SEVERITY__IO_UR_CPL__SHIFT 0x8 |
|---|
| 92574 | #define BIFPLR2_1_PCIE_RP_PIO_SEVERITY__IO_CA_CPL__SHIFT 0x9 |
|---|
| 92575 | #define BIFPLR2_1_PCIE_RP_PIO_SEVERITY__IO_CTO__SHIFT 0xa |
|---|
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| 92671 | #define BIFPLR2_1_PCIE_ESM_STATUS__MIN_TIME_IN_EI_SCALE_MASK 0x0E00L |
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| 92677 | #define BIFPLR2_1_PCIE_ESM_CTRL__ESM_GEN_4_DATA_RATE_MASK 0x7F00L |
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| 92678 | #define BIFPLR2_1_PCIE_ESM_CTRL__ESM_ENABLED_MASK 0x8000L |
|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
| 93778 | #define BIFPLR2_1_LINK_CNTL_32GT__EQUALIZATION_BYPASS_TO_HIGHEST_RATE_DISABLE_MASK 0x00000001L |
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| 93779 | #define BIFPLR2_1_LINK_CNTL_32GT__NO_EQUALIZATION_NEEDED_DISABLE_MASK 0x00000002L |
|---|
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| 93789 | #define BIFPLR2_1_LINK_STATUS_32GT__TRANSMITTER_PRECODING_ON__SHIFT 0x8 |
|---|
| 93790 | #define BIFPLR2_1_LINK_STATUS_32GT__TRANSMITTER_PRECODE_REQUEST__SHIFT 0x9 |
|---|
| 93791 | #define BIFPLR2_1_LINK_STATUS_32GT__NO_EQUALIZATION_NEEDED_RECEIVED__SHIFT 0xa |
|---|
| 93792 | #define BIFPLR2_1_LINK_STATUS_32GT__EQUALIZATION_COMPLETE_32GT_MASK 0x00000001L |
|---|
| 93793 | #define BIFPLR2_1_LINK_STATUS_32GT__EQUALIZATION_PHASE1_SUCCESS_32GT_MASK 0x00000002L |
|---|
| 93794 | #define BIFPLR2_1_LINK_STATUS_32GT__EQUALIZATION_PHASE2_SUCCESS_32GT_MASK 0x00000004L |
|---|
| 93795 | #define BIFPLR2_1_LINK_STATUS_32GT__EQUALIZATION_PHASE3_SUCCESS_32GT_MASK 0x00000008L |
|---|
| 93796 | #define BIFPLR2_1_LINK_STATUS_32GT__LINK_EQUALIZATION_REQUEST_32GT_MASK 0x00000010L |
|---|
| 93797 | #define BIFPLR2_1_LINK_STATUS_32GT__MODIFIED_TS_RECEIVED_MASK 0x00000020L |
|---|
| 93798 | #define BIFPLR2_1_LINK_STATUS_32GT__RECEIVED_ENHANCED_LINK_BEHAVIOUR_CONTROL_MASK 0x000000C0L |
|---|
| 93799 | #define BIFPLR2_1_LINK_STATUS_32GT__TRANSMITTER_PRECODING_ON_MASK 0x00000100L |
|---|
| 93800 | #define BIFPLR2_1_LINK_STATUS_32GT__TRANSMITTER_PRECODE_REQUEST_MASK 0x00000200L |
|---|
| 93801 | #define BIFPLR2_1_LINK_STATUS_32GT__NO_EQUALIZATION_NEEDED_RECEIVED_MASK 0x00000400L |
|---|
| 93802 | |
|---|
| 93803 | |
|---|
| 93804 | // addressBlock: nbio_pcie1_bifplr3_cfgdecp |
|---|
| 93805 | //BIFPLR3_1_VENDOR_ID |
|---|
| 93806 | #define BIFPLR3_1_VENDOR_ID__VENDOR_ID__SHIFT 0x0 |
|---|
| 93807 | #define BIFPLR3_1_VENDOR_ID__VENDOR_ID_MASK 0xFFFFL |
|---|
| 93808 | //BIFPLR3_1_DEVICE_ID |
|---|
| 93809 | #define BIFPLR3_1_DEVICE_ID__DEVICE_ID__SHIFT 0x0 |
|---|
| 93810 | #define BIFPLR3_1_DEVICE_ID__DEVICE_ID_MASK 0xFFFFL |
|---|
| 93811 | //BIFPLR3_1_COMMAND |
|---|
| 93812 | #define BIFPLR3_1_COMMAND__IO_ACCESS_EN__SHIFT 0x0 |
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| 93813 | #define BIFPLR3_1_COMMAND__MEM_ACCESS_EN__SHIFT 0x1 |
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| 93814 | #define BIFPLR3_1_COMMAND__BUS_MASTER_EN__SHIFT 0x2 |
|---|
| 93815 | #define BIFPLR3_1_COMMAND__SPECIAL_CYCLE_EN__SHIFT 0x3 |
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| 93816 | #define BIFPLR3_1_COMMAND__MEM_WRITE_INVALIDATE_EN__SHIFT 0x4 |
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| 93817 | #define BIFPLR3_1_COMMAND__PAL_SNOOP_EN__SHIFT 0x5 |
|---|
| 93818 | #define BIFPLR3_1_COMMAND__PARITY_ERROR_RESPONSE__SHIFT 0x6 |
|---|
| 93819 | #define BIFPLR3_1_COMMAND__AD_STEPPING__SHIFT 0x7 |
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|---|
| 93821 | #define BIFPLR3_1_COMMAND__FAST_B2B_EN__SHIFT 0x9 |
|---|
| 93822 | #define BIFPLR3_1_COMMAND__INT_DIS__SHIFT 0xa |
|---|
| 93823 | #define BIFPLR3_1_COMMAND__IO_ACCESS_EN_MASK 0x0001L |
|---|
| 93824 | #define BIFPLR3_1_COMMAND__MEM_ACCESS_EN_MASK 0x0002L |
|---|
| 93825 | #define BIFPLR3_1_COMMAND__BUS_MASTER_EN_MASK 0x0004L |
|---|
| 93826 | #define BIFPLR3_1_COMMAND__SPECIAL_CYCLE_EN_MASK 0x0008L |
|---|
| 93827 | #define BIFPLR3_1_COMMAND__MEM_WRITE_INVALIDATE_EN_MASK 0x0010L |
|---|
| 93828 | #define BIFPLR3_1_COMMAND__PAL_SNOOP_EN_MASK 0x0020L |
|---|
| 93829 | #define BIFPLR3_1_COMMAND__PARITY_ERROR_RESPONSE_MASK 0x0040L |
|---|
| 93830 | #define BIFPLR3_1_COMMAND__AD_STEPPING_MASK 0x0080L |
|---|
| 93831 | #define BIFPLR3_1_COMMAND__SERR_EN_MASK 0x0100L |
|---|
| 93832 | #define BIFPLR3_1_COMMAND__FAST_B2B_EN_MASK 0x0200L |
|---|
| 93833 | #define BIFPLR3_1_COMMAND__INT_DIS_MASK 0x0400L |
|---|
| 93834 | //BIFPLR3_1_STATUS |
|---|
| 93835 | #define BIFPLR3_1_STATUS__IMMEDIATE_READINESS__SHIFT 0x0 |
|---|
| 93836 | #define BIFPLR3_1_STATUS__INT_STATUS__SHIFT 0x3 |
|---|
| 93837 | #define BIFPLR3_1_STATUS__CAP_LIST__SHIFT 0x4 |
|---|
| 93838 | #define BIFPLR3_1_STATUS__PCI_66_CAP__SHIFT 0x5 |
|---|
| 93839 | #define BIFPLR3_1_STATUS__FAST_BACK_CAPABLE__SHIFT 0x7 |
|---|
| 93840 | #define BIFPLR3_1_STATUS__MASTER_DATA_PARITY_ERROR__SHIFT 0x8 |
|---|
| 93841 | #define BIFPLR3_1_STATUS__DEVSEL_TIMING__SHIFT 0x9 |
|---|
| 93842 | #define BIFPLR3_1_STATUS__SIGNAL_TARGET_ABORT__SHIFT 0xb |
|---|
| 93843 | #define BIFPLR3_1_STATUS__RECEIVED_TARGET_ABORT__SHIFT 0xc |
|---|
| 93844 | #define BIFPLR3_1_STATUS__RECEIVED_MASTER_ABORT__SHIFT 0xd |
|---|
| 93845 | #define BIFPLR3_1_STATUS__SIGNALED_SYSTEM_ERROR__SHIFT 0xe |
|---|
| 93846 | #define BIFPLR3_1_STATUS__PARITY_ERROR_DETECTED__SHIFT 0xf |
|---|
| 93847 | #define BIFPLR3_1_STATUS__IMMEDIATE_READINESS_MASK 0x0001L |
|---|
| 93848 | #define BIFPLR3_1_STATUS__INT_STATUS_MASK 0x0008L |
|---|
| 93849 | #define BIFPLR3_1_STATUS__CAP_LIST_MASK 0x0010L |
|---|
| 93850 | #define BIFPLR3_1_STATUS__PCI_66_CAP_MASK 0x0020L |
|---|
| 93851 | #define BIFPLR3_1_STATUS__FAST_BACK_CAPABLE_MASK 0x0080L |
|---|
| 93852 | #define BIFPLR3_1_STATUS__MASTER_DATA_PARITY_ERROR_MASK 0x0100L |
|---|
| 93853 | #define BIFPLR3_1_STATUS__DEVSEL_TIMING_MASK 0x0600L |
|---|
| 93854 | #define BIFPLR3_1_STATUS__SIGNAL_TARGET_ABORT_MASK 0x0800L |
|---|
| 93855 | #define BIFPLR3_1_STATUS__RECEIVED_TARGET_ABORT_MASK 0x1000L |
|---|
| 93856 | #define BIFPLR3_1_STATUS__RECEIVED_MASTER_ABORT_MASK 0x2000L |
|---|
| 93857 | #define BIFPLR3_1_STATUS__SIGNALED_SYSTEM_ERROR_MASK 0x4000L |
|---|
| 93858 | #define BIFPLR3_1_STATUS__PARITY_ERROR_DETECTED_MASK 0x8000L |
|---|
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|---|
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|---|
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|---|
| 93865 | #define BIFPLR3_1_PROG_INTERFACE__PROG_INTERFACE__SHIFT 0x0 |
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| 93866 | #define BIFPLR3_1_PROG_INTERFACE__PROG_INTERFACE_MASK 0xFFL |
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|---|
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|---|
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|---|
| 93870 | //BIFPLR3_1_BASE_CLASS |
|---|
| 93871 | #define BIFPLR3_1_BASE_CLASS__BASE_CLASS__SHIFT 0x0 |
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| 93872 | #define BIFPLR3_1_BASE_CLASS__BASE_CLASS_MASK 0xFFL |
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| 93873 | //BIFPLR3_1_CACHE_LINE |
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| 93875 | #define BIFPLR3_1_CACHE_LINE__CACHE_LINE_SIZE_MASK 0xFFL |
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| 93888 | #define BIFPLR3_1_BIST__BIST_COMP_MASK 0x0FL |
|---|
| 93889 | #define BIFPLR3_1_BIST__BIST_STRT_MASK 0x40L |
|---|
| 93890 | #define BIFPLR3_1_BIST__BIST_CAP_MASK 0x80L |
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| 93898 | #define BIFPLR3_1_SUB_BUS_NUMBER_LATENCY__SUB_BUS_NUM_MASK 0x00FF0000L |
|---|
| 93899 | #define BIFPLR3_1_SUB_BUS_NUMBER_LATENCY__SECONDARY_LATENCY_TIMER_MASK 0xFF000000L |
|---|
| 93900 | //BIFPLR3_1_IO_BASE_LIMIT |
|---|
| 93901 | #define BIFPLR3_1_IO_BASE_LIMIT__IO_BASE_TYPE__SHIFT 0x0 |
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| 93902 | #define BIFPLR3_1_IO_BASE_LIMIT__IO_BASE__SHIFT 0x4 |
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| 93903 | #define BIFPLR3_1_IO_BASE_LIMIT__IO_LIMIT_TYPE__SHIFT 0x8 |
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| 93904 | #define BIFPLR3_1_IO_BASE_LIMIT__IO_LIMIT__SHIFT 0xc |
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| 93905 | #define BIFPLR3_1_IO_BASE_LIMIT__IO_BASE_TYPE_MASK 0x000FL |
|---|
| 93906 | #define BIFPLR3_1_IO_BASE_LIMIT__IO_BASE_MASK 0x00F0L |
|---|
| 93907 | #define BIFPLR3_1_IO_BASE_LIMIT__IO_LIMIT_TYPE_MASK 0x0F00L |
|---|
| 93908 | #define BIFPLR3_1_IO_BASE_LIMIT__IO_LIMIT_MASK 0xF000L |
|---|
| 93909 | //BIFPLR3_1_SECONDARY_STATUS |
|---|
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| 93912 | #define BIFPLR3_1_SECONDARY_STATUS__MASTER_DATA_PARITY_ERROR__SHIFT 0x8 |
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| 93913 | #define BIFPLR3_1_SECONDARY_STATUS__DEVSEL_TIMING__SHIFT 0x9 |
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| 93914 | #define BIFPLR3_1_SECONDARY_STATUS__SIGNAL_TARGET_ABORT__SHIFT 0xb |
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| 93915 | #define BIFPLR3_1_SECONDARY_STATUS__RECEIVED_TARGET_ABORT__SHIFT 0xc |
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| 93917 | #define BIFPLR3_1_SECONDARY_STATUS__RECEIVED_SYSTEM_ERROR__SHIFT 0xe |
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| 93919 | #define BIFPLR3_1_SECONDARY_STATUS__PCI_66_CAP_MASK 0x0020L |
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| 93920 | #define BIFPLR3_1_SECONDARY_STATUS__FAST_BACK_CAPABLE_MASK 0x0080L |
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| 93921 | #define BIFPLR3_1_SECONDARY_STATUS__MASTER_DATA_PARITY_ERROR_MASK 0x0100L |
|---|
| 93922 | #define BIFPLR3_1_SECONDARY_STATUS__DEVSEL_TIMING_MASK 0x0600L |
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| 93923 | #define BIFPLR3_1_SECONDARY_STATUS__SIGNAL_TARGET_ABORT_MASK 0x0800L |
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| 93924 | #define BIFPLR3_1_SECONDARY_STATUS__RECEIVED_TARGET_ABORT_MASK 0x1000L |
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| 93925 | #define BIFPLR3_1_SECONDARY_STATUS__RECEIVED_MASTER_ABORT_MASK 0x2000L |
|---|
| 93926 | #define BIFPLR3_1_SECONDARY_STATUS__RECEIVED_SYSTEM_ERROR_MASK 0x4000L |
|---|
| 93927 | #define BIFPLR3_1_SECONDARY_STATUS__PARITY_ERROR_DETECTED_MASK 0x8000L |
|---|
| 93928 | //BIFPLR3_1_MEM_BASE_LIMIT |
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| 93929 | #define BIFPLR3_1_MEM_BASE_LIMIT__MEM_BASE_TYPE__SHIFT 0x0 |
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| 93930 | #define BIFPLR3_1_MEM_BASE_LIMIT__MEM_BASE_31_20__SHIFT 0x4 |
|---|
| 93931 | #define BIFPLR3_1_MEM_BASE_LIMIT__MEM_LIMIT_TYPE__SHIFT 0x10 |
|---|
| 93932 | #define BIFPLR3_1_MEM_BASE_LIMIT__MEM_LIMIT_31_20__SHIFT 0x14 |
|---|
| 93933 | #define BIFPLR3_1_MEM_BASE_LIMIT__MEM_BASE_TYPE_MASK 0x0000000FL |
|---|
| 93934 | #define BIFPLR3_1_MEM_BASE_LIMIT__MEM_BASE_31_20_MASK 0x0000FFF0L |
|---|
| 93935 | #define BIFPLR3_1_MEM_BASE_LIMIT__MEM_LIMIT_TYPE_MASK 0x000F0000L |
|---|
| 93936 | #define BIFPLR3_1_MEM_BASE_LIMIT__MEM_LIMIT_31_20_MASK 0xFFF00000L |
|---|
| 93937 | //BIFPLR3_1_PREF_BASE_LIMIT |
|---|
| 93938 | #define BIFPLR3_1_PREF_BASE_LIMIT__PREF_MEM_BASE_TYPE__SHIFT 0x0 |
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| 93939 | #define BIFPLR3_1_PREF_BASE_LIMIT__PREF_MEM_BASE_31_20__SHIFT 0x4 |
|---|
| 93940 | #define BIFPLR3_1_PREF_BASE_LIMIT__PREF_MEM_LIMIT_TYPE__SHIFT 0x10 |
|---|
| 93941 | #define BIFPLR3_1_PREF_BASE_LIMIT__PREF_MEM_LIMIT_31_20__SHIFT 0x14 |
|---|
| 93942 | #define BIFPLR3_1_PREF_BASE_LIMIT__PREF_MEM_BASE_TYPE_MASK 0x0000000FL |
|---|
| 93943 | #define BIFPLR3_1_PREF_BASE_LIMIT__PREF_MEM_BASE_31_20_MASK 0x0000FFF0L |
|---|
| 93944 | #define BIFPLR3_1_PREF_BASE_LIMIT__PREF_MEM_LIMIT_TYPE_MASK 0x000F0000L |
|---|
| 93945 | #define BIFPLR3_1_PREF_BASE_LIMIT__PREF_MEM_LIMIT_31_20_MASK 0xFFF00000L |
|---|
| 93946 | //BIFPLR3_1_PREF_BASE_UPPER |
|---|
| 93947 | #define BIFPLR3_1_PREF_BASE_UPPER__PREF_BASE_UPPER__SHIFT 0x0 |
|---|
| 93948 | #define BIFPLR3_1_PREF_BASE_UPPER__PREF_BASE_UPPER_MASK 0xFFFFFFFFL |
|---|
| 93949 | //BIFPLR3_1_PREF_LIMIT_UPPER |
|---|
| 93950 | #define BIFPLR3_1_PREF_LIMIT_UPPER__PREF_LIMIT_UPPER__SHIFT 0x0 |
|---|
| 93951 | #define BIFPLR3_1_PREF_LIMIT_UPPER__PREF_LIMIT_UPPER_MASK 0xFFFFFFFFL |
|---|
| 93952 | //BIFPLR3_1_IO_BASE_LIMIT_HI |
|---|
| 93953 | #define BIFPLR3_1_IO_BASE_LIMIT_HI__IO_BASE_31_16__SHIFT 0x0 |
|---|
| 93954 | #define BIFPLR3_1_IO_BASE_LIMIT_HI__IO_LIMIT_31_16__SHIFT 0x10 |
|---|
| 93955 | #define BIFPLR3_1_IO_BASE_LIMIT_HI__IO_BASE_31_16_MASK 0x0000FFFFL |
|---|
| 93956 | #define BIFPLR3_1_IO_BASE_LIMIT_HI__IO_LIMIT_31_16_MASK 0xFFFF0000L |
|---|
| 93957 | //BIFPLR3_1_CAP_PTR |
|---|
| 93958 | #define BIFPLR3_1_CAP_PTR__CAP_PTR__SHIFT 0x0 |
|---|
| 93959 | #define BIFPLR3_1_CAP_PTR__CAP_PTR_MASK 0xFFL |
|---|
| 93960 | //BIFPLR3_1_ROM_BASE_ADDR |
|---|
| 93961 | #define BIFPLR3_1_ROM_BASE_ADDR__ROM_ENABLE__SHIFT 0x0 |
|---|
| 93962 | #define BIFPLR3_1_ROM_BASE_ADDR__ROM_VALIDATION_STATUS__SHIFT 0x1 |
|---|
| 93963 | #define BIFPLR3_1_ROM_BASE_ADDR__ROM_VALIDATION_DETAILS__SHIFT 0x4 |
|---|
| 93964 | #define BIFPLR3_1_ROM_BASE_ADDR__BASE_ADDR__SHIFT 0xb |
|---|
| 93965 | #define BIFPLR3_1_ROM_BASE_ADDR__ROM_ENABLE_MASK 0x00000001L |
|---|
| 93966 | #define BIFPLR3_1_ROM_BASE_ADDR__ROM_VALIDATION_STATUS_MASK 0x0000000EL |
|---|
| 93967 | #define BIFPLR3_1_ROM_BASE_ADDR__ROM_VALIDATION_DETAILS_MASK 0x000000F0L |
|---|
| 93968 | #define BIFPLR3_1_ROM_BASE_ADDR__BASE_ADDR_MASK 0xFFFFF800L |
|---|
| 93969 | //BIFPLR3_1_INTERRUPT_LINE |
|---|
| 93970 | #define BIFPLR3_1_INTERRUPT_LINE__INTERRUPT_LINE__SHIFT 0x0 |
|---|
| 93971 | #define BIFPLR3_1_INTERRUPT_LINE__INTERRUPT_LINE_MASK 0xFFL |
|---|
| 93972 | //BIFPLR3_1_INTERRUPT_PIN |
|---|
| 93973 | #define BIFPLR3_1_INTERRUPT_PIN__INTERRUPT_PIN__SHIFT 0x0 |
|---|
| 93974 | #define BIFPLR3_1_INTERRUPT_PIN__INTERRUPT_PIN_MASK 0xFFL |
|---|
| 93975 | //BIFPLR3_1_EXT_BRIDGE_CNTL |
|---|
| 93976 | #define BIFPLR3_1_EXT_BRIDGE_CNTL__IO_PORT_80_EN__SHIFT 0x0 |
|---|
| 93977 | #define BIFPLR3_1_EXT_BRIDGE_CNTL__IO_PORT_80_EN_MASK 0x01L |
|---|
| 93978 | //BIFPLR3_1_VENDOR_CAP_LIST |
|---|
| 93979 | #define BIFPLR3_1_VENDOR_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 93980 | #define BIFPLR3_1_VENDOR_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
|---|
| 93981 | #define BIFPLR3_1_VENDOR_CAP_LIST__LENGTH__SHIFT 0x10 |
|---|
| 93982 | #define BIFPLR3_1_VENDOR_CAP_LIST__CAP_ID_MASK 0x000000FFL |
|---|
| 93983 | #define BIFPLR3_1_VENDOR_CAP_LIST__NEXT_PTR_MASK 0x0000FF00L |
|---|
| 93984 | #define BIFPLR3_1_VENDOR_CAP_LIST__LENGTH_MASK 0x00FF0000L |
|---|
| 93985 | //BIFPLR3_1_ADAPTER_ID_W |
|---|
| 93986 | #define BIFPLR3_1_ADAPTER_ID_W__SUBSYSTEM_VENDOR_ID__SHIFT 0x0 |
|---|
| 93987 | #define BIFPLR3_1_ADAPTER_ID_W__SUBSYSTEM_ID__SHIFT 0x10 |
|---|
| 93988 | #define BIFPLR3_1_ADAPTER_ID_W__SUBSYSTEM_VENDOR_ID_MASK 0x0000FFFFL |
|---|
| 93989 | #define BIFPLR3_1_ADAPTER_ID_W__SUBSYSTEM_ID_MASK 0xFFFF0000L |
|---|
| 93990 | //BIFPLR3_1_PMI_CAP_LIST |
|---|
| 93991 | #define BIFPLR3_1_PMI_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 93992 | #define BIFPLR3_1_PMI_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
|---|
| 93993 | #define BIFPLR3_1_PMI_CAP_LIST__CAP_ID_MASK 0x00FFL |
|---|
| 93994 | #define BIFPLR3_1_PMI_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
|---|
| 93995 | //BIFPLR3_1_PMI_CAP |
|---|
| 93996 | #define BIFPLR3_1_PMI_CAP__VERSION__SHIFT 0x0 |
|---|
| 93997 | #define BIFPLR3_1_PMI_CAP__PME_CLOCK__SHIFT 0x3 |
|---|
| 93998 | #define BIFPLR3_1_PMI_CAP__IMMEDIATE_READINESS_ON_RETURN_TO_D0__SHIFT 0x4 |
|---|
| 93999 | #define BIFPLR3_1_PMI_CAP__DEV_SPECIFIC_INIT__SHIFT 0x5 |
|---|
| 94000 | #define BIFPLR3_1_PMI_CAP__AUX_CURRENT__SHIFT 0x6 |
|---|
| 94001 | #define BIFPLR3_1_PMI_CAP__D1_SUPPORT__SHIFT 0x9 |
|---|
| 94002 | #define BIFPLR3_1_PMI_CAP__D2_SUPPORT__SHIFT 0xa |
|---|
| 94003 | #define BIFPLR3_1_PMI_CAP__PME_SUPPORT__SHIFT 0xb |
|---|
| 94004 | #define BIFPLR3_1_PMI_CAP__VERSION_MASK 0x0007L |
|---|
| 94005 | #define BIFPLR3_1_PMI_CAP__PME_CLOCK_MASK 0x0008L |
|---|
| 94006 | #define BIFPLR3_1_PMI_CAP__IMMEDIATE_READINESS_ON_RETURN_TO_D0_MASK 0x0010L |
|---|
| 94007 | #define BIFPLR3_1_PMI_CAP__DEV_SPECIFIC_INIT_MASK 0x0020L |
|---|
| 94008 | #define BIFPLR3_1_PMI_CAP__AUX_CURRENT_MASK 0x01C0L |
|---|
| 94009 | #define BIFPLR3_1_PMI_CAP__D1_SUPPORT_MASK 0x0200L |
|---|
| 94010 | #define BIFPLR3_1_PMI_CAP__D2_SUPPORT_MASK 0x0400L |
|---|
| 94011 | #define BIFPLR3_1_PMI_CAP__PME_SUPPORT_MASK 0xF800L |
|---|
| 94012 | //BIFPLR3_1_PMI_STATUS_CNTL |
|---|
| 94013 | #define BIFPLR3_1_PMI_STATUS_CNTL__POWER_STATE__SHIFT 0x0 |
|---|
| 94014 | #define BIFPLR3_1_PMI_STATUS_CNTL__NO_SOFT_RESET__SHIFT 0x3 |
|---|
| 94015 | #define BIFPLR3_1_PMI_STATUS_CNTL__PME_EN__SHIFT 0x8 |
|---|
| 94016 | #define BIFPLR3_1_PMI_STATUS_CNTL__DATA_SELECT__SHIFT 0x9 |
|---|
| 94017 | #define BIFPLR3_1_PMI_STATUS_CNTL__DATA_SCALE__SHIFT 0xd |
|---|
| 94018 | #define BIFPLR3_1_PMI_STATUS_CNTL__PME_STATUS__SHIFT 0xf |
|---|
| 94019 | #define BIFPLR3_1_PMI_STATUS_CNTL__B2_B3_SUPPORT__SHIFT 0x16 |
|---|
| 94020 | #define BIFPLR3_1_PMI_STATUS_CNTL__BUS_PWR_EN__SHIFT 0x17 |
|---|
| 94021 | #define BIFPLR3_1_PMI_STATUS_CNTL__PMI_DATA__SHIFT 0x18 |
|---|
| 94022 | #define BIFPLR3_1_PMI_STATUS_CNTL__POWER_STATE_MASK 0x00000003L |
|---|
| 94023 | #define BIFPLR3_1_PMI_STATUS_CNTL__NO_SOFT_RESET_MASK 0x00000008L |
|---|
| 94024 | #define BIFPLR3_1_PMI_STATUS_CNTL__PME_EN_MASK 0x00000100L |
|---|
| 94025 | #define BIFPLR3_1_PMI_STATUS_CNTL__DATA_SELECT_MASK 0x00001E00L |
|---|
| 94026 | #define BIFPLR3_1_PMI_STATUS_CNTL__DATA_SCALE_MASK 0x00006000L |
|---|
| 94027 | #define BIFPLR3_1_PMI_STATUS_CNTL__PME_STATUS_MASK 0x00008000L |
|---|
| 94028 | #define BIFPLR3_1_PMI_STATUS_CNTL__B2_B3_SUPPORT_MASK 0x00400000L |
|---|
| 94029 | #define BIFPLR3_1_PMI_STATUS_CNTL__BUS_PWR_EN_MASK 0x00800000L |
|---|
| 94030 | #define BIFPLR3_1_PMI_STATUS_CNTL__PMI_DATA_MASK 0xFF000000L |
|---|
| 94031 | //BIFPLR3_1_PCIE_CAP_LIST |
|---|
| 94032 | #define BIFPLR3_1_PCIE_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 94033 | #define BIFPLR3_1_PCIE_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
|---|
| 94034 | #define BIFPLR3_1_PCIE_CAP_LIST__CAP_ID_MASK 0x00FFL |
|---|
| 94035 | #define BIFPLR3_1_PCIE_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
|---|
| 94036 | //BIFPLR3_1_PCIE_CAP |
|---|
| 94037 | #define BIFPLR3_1_PCIE_CAP__VERSION__SHIFT 0x0 |
|---|
| 94038 | #define BIFPLR3_1_PCIE_CAP__DEVICE_TYPE__SHIFT 0x4 |
|---|
| 94039 | #define BIFPLR3_1_PCIE_CAP__SLOT_IMPLEMENTED__SHIFT 0x8 |
|---|
| 94040 | #define BIFPLR3_1_PCIE_CAP__INT_MESSAGE_NUM__SHIFT 0x9 |
|---|
| 94041 | #define BIFPLR3_1_PCIE_CAP__VERSION_MASK 0x000FL |
|---|
| 94042 | #define BIFPLR3_1_PCIE_CAP__DEVICE_TYPE_MASK 0x00F0L |
|---|
| 94043 | #define BIFPLR3_1_PCIE_CAP__SLOT_IMPLEMENTED_MASK 0x0100L |
|---|
| 94044 | #define BIFPLR3_1_PCIE_CAP__INT_MESSAGE_NUM_MASK 0x3E00L |
|---|
| 94045 | //BIFPLR3_1_DEVICE_CAP |
|---|
| 94046 | #define BIFPLR3_1_DEVICE_CAP__MAX_PAYLOAD_SUPPORT__SHIFT 0x0 |
|---|
| 94047 | #define BIFPLR3_1_DEVICE_CAP__PHANTOM_FUNC__SHIFT 0x3 |
|---|
| 94048 | #define BIFPLR3_1_DEVICE_CAP__EXTENDED_TAG__SHIFT 0x5 |
|---|
| 94049 | #define BIFPLR3_1_DEVICE_CAP__L0S_ACCEPTABLE_LATENCY__SHIFT 0x6 |
|---|
| 94050 | #define BIFPLR3_1_DEVICE_CAP__L1_ACCEPTABLE_LATENCY__SHIFT 0x9 |
|---|
| 94051 | #define BIFPLR3_1_DEVICE_CAP__ROLE_BASED_ERR_REPORTING__SHIFT 0xf |
|---|
| 94052 | #define BIFPLR3_1_DEVICE_CAP__ERR_COR_SUBCLASS_CAPABLE__SHIFT 0x10 |
|---|
| 94053 | #define BIFPLR3_1_DEVICE_CAP__CAPTURED_SLOT_POWER_LIMIT__SHIFT 0x12 |
|---|
| 94054 | #define BIFPLR3_1_DEVICE_CAP__CAPTURED_SLOT_POWER_SCALE__SHIFT 0x1a |
|---|
| 94055 | #define BIFPLR3_1_DEVICE_CAP__FLR_CAPABLE__SHIFT 0x1c |
|---|
| 94056 | #define BIFPLR3_1_DEVICE_CAP__MAX_PAYLOAD_SUPPORT_MASK 0x00000007L |
|---|
| 94057 | #define BIFPLR3_1_DEVICE_CAP__PHANTOM_FUNC_MASK 0x00000018L |
|---|
| 94058 | #define BIFPLR3_1_DEVICE_CAP__EXTENDED_TAG_MASK 0x00000020L |
|---|
| 94059 | #define BIFPLR3_1_DEVICE_CAP__L0S_ACCEPTABLE_LATENCY_MASK 0x000001C0L |
|---|
| 94060 | #define BIFPLR3_1_DEVICE_CAP__L1_ACCEPTABLE_LATENCY_MASK 0x00000E00L |
|---|
| 94061 | #define BIFPLR3_1_DEVICE_CAP__ROLE_BASED_ERR_REPORTING_MASK 0x00008000L |
|---|
| 94062 | #define BIFPLR3_1_DEVICE_CAP__ERR_COR_SUBCLASS_CAPABLE_MASK 0x00010000L |
|---|
| 94063 | #define BIFPLR3_1_DEVICE_CAP__CAPTURED_SLOT_POWER_LIMIT_MASK 0x03FC0000L |
|---|
| 94064 | #define BIFPLR3_1_DEVICE_CAP__CAPTURED_SLOT_POWER_SCALE_MASK 0x0C000000L |
|---|
| 94065 | #define BIFPLR3_1_DEVICE_CAP__FLR_CAPABLE_MASK 0x10000000L |
|---|
| 94066 | //BIFPLR3_1_DEVICE_CNTL |
|---|
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|---|
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|---|
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|---|
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|---|
| 94071 | #define BIFPLR3_1_DEVICE_CNTL__RELAXED_ORD_EN__SHIFT 0x4 |
|---|
| 94072 | #define BIFPLR3_1_DEVICE_CNTL__MAX_PAYLOAD_SIZE__SHIFT 0x5 |
|---|
| 94073 | #define BIFPLR3_1_DEVICE_CNTL__EXTENDED_TAG_EN__SHIFT 0x8 |
|---|
| 94074 | #define BIFPLR3_1_DEVICE_CNTL__PHANTOM_FUNC_EN__SHIFT 0x9 |
|---|
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|---|
| 94076 | #define BIFPLR3_1_DEVICE_CNTL__NO_SNOOP_EN__SHIFT 0xb |
|---|
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|---|
| 94078 | #define BIFPLR3_1_DEVICE_CNTL__BRIDGE_CFG_RETRY_EN__SHIFT 0xf |
|---|
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|---|
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|---|
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|---|
| 94083 | #define BIFPLR3_1_DEVICE_CNTL__RELAXED_ORD_EN_MASK 0x0010L |
|---|
| 94084 | #define BIFPLR3_1_DEVICE_CNTL__MAX_PAYLOAD_SIZE_MASK 0x00E0L |
|---|
| 94085 | #define BIFPLR3_1_DEVICE_CNTL__EXTENDED_TAG_EN_MASK 0x0100L |
|---|
| 94086 | #define BIFPLR3_1_DEVICE_CNTL__PHANTOM_FUNC_EN_MASK 0x0200L |
|---|
| 94087 | #define BIFPLR3_1_DEVICE_CNTL__AUX_POWER_PM_EN_MASK 0x0400L |
|---|
| 94088 | #define BIFPLR3_1_DEVICE_CNTL__NO_SNOOP_EN_MASK 0x0800L |
|---|
| 94089 | #define BIFPLR3_1_DEVICE_CNTL__MAX_READ_REQUEST_SIZE_MASK 0x7000L |
|---|
| 94090 | #define BIFPLR3_1_DEVICE_CNTL__BRIDGE_CFG_RETRY_EN_MASK 0x8000L |
|---|
| 94091 | //BIFPLR3_1_DEVICE_STATUS |
|---|
| 94092 | #define BIFPLR3_1_DEVICE_STATUS__CORR_ERR__SHIFT 0x0 |
|---|
| 94093 | #define BIFPLR3_1_DEVICE_STATUS__NON_FATAL_ERR__SHIFT 0x1 |
|---|
| 94094 | #define BIFPLR3_1_DEVICE_STATUS__FATAL_ERR__SHIFT 0x2 |
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| 94095 | #define BIFPLR3_1_DEVICE_STATUS__USR_DETECTED__SHIFT 0x3 |
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| 94097 | #define BIFPLR3_1_DEVICE_STATUS__TRANSACTIONS_PEND__SHIFT 0x5 |
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|---|
| 94099 | #define BIFPLR3_1_DEVICE_STATUS__CORR_ERR_MASK 0x0001L |
|---|
| 94100 | #define BIFPLR3_1_DEVICE_STATUS__NON_FATAL_ERR_MASK 0x0002L |
|---|
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|---|
| 94102 | #define BIFPLR3_1_DEVICE_STATUS__USR_DETECTED_MASK 0x0008L |
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| 94103 | #define BIFPLR3_1_DEVICE_STATUS__AUX_PWR_MASK 0x0010L |
|---|
| 94104 | #define BIFPLR3_1_DEVICE_STATUS__TRANSACTIONS_PEND_MASK 0x0020L |
|---|
| 94105 | #define BIFPLR3_1_DEVICE_STATUS__EMER_POWER_REDUCTION_DETECTED_MASK 0x0040L |
|---|
| 94106 | //BIFPLR3_1_LINK_CAP |
|---|
| 94107 | #define BIFPLR3_1_LINK_CAP__LINK_SPEED__SHIFT 0x0 |
|---|
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|---|
| 94111 | #define BIFPLR3_1_LINK_CAP__L1_EXIT_LATENCY__SHIFT 0xf |
|---|
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|---|
| 94113 | #define BIFPLR3_1_LINK_CAP__SURPRISE_DOWN_ERR_REPORTING__SHIFT 0x13 |
|---|
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|---|
| 94115 | #define BIFPLR3_1_LINK_CAP__LINK_BW_NOTIFICATION_CAP__SHIFT 0x15 |
|---|
| 94116 | #define BIFPLR3_1_LINK_CAP__ASPM_OPTIONALITY_COMPLIANCE__SHIFT 0x16 |
|---|
| 94117 | #define BIFPLR3_1_LINK_CAP__PORT_NUMBER__SHIFT 0x18 |
|---|
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|---|
| 94119 | #define BIFPLR3_1_LINK_CAP__LINK_WIDTH_MASK 0x000003F0L |
|---|
| 94120 | #define BIFPLR3_1_LINK_CAP__PM_SUPPORT_MASK 0x00000C00L |
|---|
| 94121 | #define BIFPLR3_1_LINK_CAP__L0S_EXIT_LATENCY_MASK 0x00007000L |
|---|
| 94122 | #define BIFPLR3_1_LINK_CAP__L1_EXIT_LATENCY_MASK 0x00038000L |
|---|
| 94123 | #define BIFPLR3_1_LINK_CAP__CLOCK_POWER_MANAGEMENT_MASK 0x00040000L |
|---|
| 94124 | #define BIFPLR3_1_LINK_CAP__SURPRISE_DOWN_ERR_REPORTING_MASK 0x00080000L |
|---|
| 94125 | #define BIFPLR3_1_LINK_CAP__DL_ACTIVE_REPORTING_CAPABLE_MASK 0x00100000L |
|---|
| 94126 | #define BIFPLR3_1_LINK_CAP__LINK_BW_NOTIFICATION_CAP_MASK 0x00200000L |
|---|
| 94127 | #define BIFPLR3_1_LINK_CAP__ASPM_OPTIONALITY_COMPLIANCE_MASK 0x00400000L |
|---|
| 94128 | #define BIFPLR3_1_LINK_CAP__PORT_NUMBER_MASK 0xFF000000L |
|---|
| 94129 | //BIFPLR3_1_LINK_CNTL |
|---|
| 94130 | #define BIFPLR3_1_LINK_CNTL__PM_CONTROL__SHIFT 0x0 |
|---|
| 94131 | #define BIFPLR3_1_LINK_CNTL__PTM_PROP_DELAY_ADAPT_INTER_B__SHIFT 0x2 |
|---|
| 94132 | #define BIFPLR3_1_LINK_CNTL__READ_CPL_BOUNDARY__SHIFT 0x3 |
|---|
| 94133 | #define BIFPLR3_1_LINK_CNTL__LINK_DIS__SHIFT 0x4 |
|---|
| 94134 | #define BIFPLR3_1_LINK_CNTL__RETRAIN_LINK__SHIFT 0x5 |
|---|
| 94135 | #define BIFPLR3_1_LINK_CNTL__COMMON_CLOCK_CFG__SHIFT 0x6 |
|---|
| 94136 | #define BIFPLR3_1_LINK_CNTL__EXTENDED_SYNC__SHIFT 0x7 |
|---|
| 94137 | #define BIFPLR3_1_LINK_CNTL__CLOCK_POWER_MANAGEMENT_EN__SHIFT 0x8 |
|---|
| 94138 | #define BIFPLR3_1_LINK_CNTL__HW_AUTONOMOUS_WIDTH_DISABLE__SHIFT 0x9 |
|---|
| 94139 | #define BIFPLR3_1_LINK_CNTL__LINK_BW_MANAGEMENT_INT_EN__SHIFT 0xa |
|---|
| 94140 | #define BIFPLR3_1_LINK_CNTL__LINK_AUTONOMOUS_BW_INT_EN__SHIFT 0xb |
|---|
| 94141 | #define BIFPLR3_1_LINK_CNTL__DRS_SIGNALING_CONTROL__SHIFT 0xe |
|---|
| 94142 | #define BIFPLR3_1_LINK_CNTL__PM_CONTROL_MASK 0x0003L |
|---|
| 94143 | #define BIFPLR3_1_LINK_CNTL__PTM_PROP_DELAY_ADAPT_INTER_B_MASK 0x0004L |
|---|
| 94144 | #define BIFPLR3_1_LINK_CNTL__READ_CPL_BOUNDARY_MASK 0x0008L |
|---|
| 94145 | #define BIFPLR3_1_LINK_CNTL__LINK_DIS_MASK 0x0010L |
|---|
| 94146 | #define BIFPLR3_1_LINK_CNTL__RETRAIN_LINK_MASK 0x0020L |
|---|
| 94147 | #define BIFPLR3_1_LINK_CNTL__COMMON_CLOCK_CFG_MASK 0x0040L |
|---|
| 94148 | #define BIFPLR3_1_LINK_CNTL__EXTENDED_SYNC_MASK 0x0080L |
|---|
| 94149 | #define BIFPLR3_1_LINK_CNTL__CLOCK_POWER_MANAGEMENT_EN_MASK 0x0100L |
|---|
| 94150 | #define BIFPLR3_1_LINK_CNTL__HW_AUTONOMOUS_WIDTH_DISABLE_MASK 0x0200L |
|---|
| 94151 | #define BIFPLR3_1_LINK_CNTL__LINK_BW_MANAGEMENT_INT_EN_MASK 0x0400L |
|---|
| 94152 | #define BIFPLR3_1_LINK_CNTL__LINK_AUTONOMOUS_BW_INT_EN_MASK 0x0800L |
|---|
| 94153 | #define BIFPLR3_1_LINK_CNTL__DRS_SIGNALING_CONTROL_MASK 0xC000L |
|---|
| 94154 | //BIFPLR3_1_LINK_STATUS |
|---|
| 94155 | #define BIFPLR3_1_LINK_STATUS__CURRENT_LINK_SPEED__SHIFT 0x0 |
|---|
| 94156 | #define BIFPLR3_1_LINK_STATUS__NEGOTIATED_LINK_WIDTH__SHIFT 0x4 |
|---|
| 94157 | #define BIFPLR3_1_LINK_STATUS__LINK_TRAINING__SHIFT 0xb |
|---|
| 94158 | #define BIFPLR3_1_LINK_STATUS__SLOT_CLOCK_CFG__SHIFT 0xc |
|---|
| 94159 | #define BIFPLR3_1_LINK_STATUS__DL_ACTIVE__SHIFT 0xd |
|---|
| 94160 | #define BIFPLR3_1_LINK_STATUS__LINK_BW_MANAGEMENT_STATUS__SHIFT 0xe |
|---|
| 94161 | #define BIFPLR3_1_LINK_STATUS__LINK_AUTONOMOUS_BW_STATUS__SHIFT 0xf |
|---|
| 94162 | #define BIFPLR3_1_LINK_STATUS__CURRENT_LINK_SPEED_MASK 0x000FL |
|---|
| 94163 | #define BIFPLR3_1_LINK_STATUS__NEGOTIATED_LINK_WIDTH_MASK 0x03F0L |
|---|
| 94164 | #define BIFPLR3_1_LINK_STATUS__LINK_TRAINING_MASK 0x0800L |
|---|
| 94165 | #define BIFPLR3_1_LINK_STATUS__SLOT_CLOCK_CFG_MASK 0x1000L |
|---|
| 94166 | #define BIFPLR3_1_LINK_STATUS__DL_ACTIVE_MASK 0x2000L |
|---|
| 94167 | #define BIFPLR3_1_LINK_STATUS__LINK_BW_MANAGEMENT_STATUS_MASK 0x4000L |
|---|
| 94168 | #define BIFPLR3_1_LINK_STATUS__LINK_AUTONOMOUS_BW_STATUS_MASK 0x8000L |
|---|
| 94169 | //BIFPLR3_1_SLOT_CAP |
|---|
| 94170 | #define BIFPLR3_1_SLOT_CAP__ATTN_BUTTON_PRESENT__SHIFT 0x0 |
|---|
| 94171 | #define BIFPLR3_1_SLOT_CAP__PWR_CONTROLLER_PRESENT__SHIFT 0x1 |
|---|
| 94172 | #define BIFPLR3_1_SLOT_CAP__MRL_SENSOR_PRESENT__SHIFT 0x2 |
|---|
| 94173 | #define BIFPLR3_1_SLOT_CAP__ATTN_INDICATOR_PRESENT__SHIFT 0x3 |
|---|
| 94174 | #define BIFPLR3_1_SLOT_CAP__PWR_INDICATOR_PRESENT__SHIFT 0x4 |
|---|
| 94175 | #define BIFPLR3_1_SLOT_CAP__HOTPLUG_SURPRISE__SHIFT 0x5 |
|---|
| 94176 | #define BIFPLR3_1_SLOT_CAP__HOTPLUG_CAPABLE__SHIFT 0x6 |
|---|
| 94177 | #define BIFPLR3_1_SLOT_CAP__SLOT_PWR_LIMIT_VALUE__SHIFT 0x7 |
|---|
| 94178 | #define BIFPLR3_1_SLOT_CAP__SLOT_PWR_LIMIT_SCALE__SHIFT 0xf |
|---|
| 94179 | #define BIFPLR3_1_SLOT_CAP__ELECTROMECH_INTERLOCK_PRESENT__SHIFT 0x11 |
|---|
| 94180 | #define BIFPLR3_1_SLOT_CAP__NO_COMMAND_COMPLETED_SUPPORTED__SHIFT 0x12 |
|---|
| 94181 | #define BIFPLR3_1_SLOT_CAP__PHYSICAL_SLOT_NUM__SHIFT 0x13 |
|---|
| 94182 | #define BIFPLR3_1_SLOT_CAP__ATTN_BUTTON_PRESENT_MASK 0x00000001L |
|---|
| 94183 | #define BIFPLR3_1_SLOT_CAP__PWR_CONTROLLER_PRESENT_MASK 0x00000002L |
|---|
| 94184 | #define BIFPLR3_1_SLOT_CAP__MRL_SENSOR_PRESENT_MASK 0x00000004L |
|---|
| 94185 | #define BIFPLR3_1_SLOT_CAP__ATTN_INDICATOR_PRESENT_MASK 0x00000008L |
|---|
| 94186 | #define BIFPLR3_1_SLOT_CAP__PWR_INDICATOR_PRESENT_MASK 0x00000010L |
|---|
| 94187 | #define BIFPLR3_1_SLOT_CAP__HOTPLUG_SURPRISE_MASK 0x00000020L |
|---|
| 94188 | #define BIFPLR3_1_SLOT_CAP__HOTPLUG_CAPABLE_MASK 0x00000040L |
|---|
| 94189 | #define BIFPLR3_1_SLOT_CAP__SLOT_PWR_LIMIT_VALUE_MASK 0x00007F80L |
|---|
| 94190 | #define BIFPLR3_1_SLOT_CAP__SLOT_PWR_LIMIT_SCALE_MASK 0x00018000L |
|---|
| 94191 | #define BIFPLR3_1_SLOT_CAP__ELECTROMECH_INTERLOCK_PRESENT_MASK 0x00020000L |
|---|
| 94192 | #define BIFPLR3_1_SLOT_CAP__NO_COMMAND_COMPLETED_SUPPORTED_MASK 0x00040000L |
|---|
| 94193 | #define BIFPLR3_1_SLOT_CAP__PHYSICAL_SLOT_NUM_MASK 0xFFF80000L |
|---|
| 94194 | //BIFPLR3_1_SLOT_CNTL |
|---|
| 94195 | #define BIFPLR3_1_SLOT_CNTL__ATTN_BUTTON_PRESSED_EN__SHIFT 0x0 |
|---|
| 94196 | #define BIFPLR3_1_SLOT_CNTL__PWR_FAULT_DETECTED_EN__SHIFT 0x1 |
|---|
| 94197 | #define BIFPLR3_1_SLOT_CNTL__MRL_SENSOR_CHANGED_EN__SHIFT 0x2 |
|---|
| 94198 | #define BIFPLR3_1_SLOT_CNTL__PRESENCE_DETECT_CHANGED_EN__SHIFT 0x3 |
|---|
| 94199 | #define BIFPLR3_1_SLOT_CNTL__COMMAND_COMPLETED_INTR_EN__SHIFT 0x4 |
|---|
| 94200 | #define BIFPLR3_1_SLOT_CNTL__HOTPLUG_INTR_EN__SHIFT 0x5 |
|---|
| 94201 | #define BIFPLR3_1_SLOT_CNTL__ATTN_INDICATOR_CNTL__SHIFT 0x6 |
|---|
| 94202 | #define BIFPLR3_1_SLOT_CNTL__PWR_INDICATOR_CNTL__SHIFT 0x8 |
|---|
| 94203 | #define BIFPLR3_1_SLOT_CNTL__PWR_CONTROLLER_CNTL__SHIFT 0xa |
|---|
| 94204 | #define BIFPLR3_1_SLOT_CNTL__ELECTROMECH_INTERLOCK_CNTL__SHIFT 0xb |
|---|
| 94205 | #define BIFPLR3_1_SLOT_CNTL__DL_STATE_CHANGED_EN__SHIFT 0xc |
|---|
| 94206 | #define BIFPLR3_1_SLOT_CNTL__AUTO_SLOT_PWR_LIMIT_DISABLE__SHIFT 0xd |
|---|
| 94207 | #define BIFPLR3_1_SLOT_CNTL__INBAND_PD_DISABLE__SHIFT 0xe |
|---|
| 94208 | #define BIFPLR3_1_SLOT_CNTL__ATTN_BUTTON_PRESSED_EN_MASK 0x0001L |
|---|
| 94209 | #define BIFPLR3_1_SLOT_CNTL__PWR_FAULT_DETECTED_EN_MASK 0x0002L |
|---|
| 94210 | #define BIFPLR3_1_SLOT_CNTL__MRL_SENSOR_CHANGED_EN_MASK 0x0004L |
|---|
| 94211 | #define BIFPLR3_1_SLOT_CNTL__PRESENCE_DETECT_CHANGED_EN_MASK 0x0008L |
|---|
| 94212 | #define BIFPLR3_1_SLOT_CNTL__COMMAND_COMPLETED_INTR_EN_MASK 0x0010L |
|---|
| 94213 | #define BIFPLR3_1_SLOT_CNTL__HOTPLUG_INTR_EN_MASK 0x0020L |
|---|
| 94214 | #define BIFPLR3_1_SLOT_CNTL__ATTN_INDICATOR_CNTL_MASK 0x00C0L |
|---|
| 94215 | #define BIFPLR3_1_SLOT_CNTL__PWR_INDICATOR_CNTL_MASK 0x0300L |
|---|
| 94216 | #define BIFPLR3_1_SLOT_CNTL__PWR_CONTROLLER_CNTL_MASK 0x0400L |
|---|
| 94217 | #define BIFPLR3_1_SLOT_CNTL__ELECTROMECH_INTERLOCK_CNTL_MASK 0x0800L |
|---|
| 94218 | #define BIFPLR3_1_SLOT_CNTL__DL_STATE_CHANGED_EN_MASK 0x1000L |
|---|
| 94219 | #define BIFPLR3_1_SLOT_CNTL__AUTO_SLOT_PWR_LIMIT_DISABLE_MASK 0x2000L |
|---|
| 94220 | #define BIFPLR3_1_SLOT_CNTL__INBAND_PD_DISABLE_MASK 0x4000L |
|---|
| 94221 | //BIFPLR3_1_SLOT_STATUS |
|---|
| 94222 | #define BIFPLR3_1_SLOT_STATUS__ATTN_BUTTON_PRESSED__SHIFT 0x0 |
|---|
| 94223 | #define BIFPLR3_1_SLOT_STATUS__PWR_FAULT_DETECTED__SHIFT 0x1 |
|---|
| 94224 | #define BIFPLR3_1_SLOT_STATUS__MRL_SENSOR_CHANGED__SHIFT 0x2 |
|---|
| 94225 | #define BIFPLR3_1_SLOT_STATUS__PRESENCE_DETECT_CHANGED__SHIFT 0x3 |
|---|
| 94226 | #define BIFPLR3_1_SLOT_STATUS__COMMAND_COMPLETED__SHIFT 0x4 |
|---|
| 94227 | #define BIFPLR3_1_SLOT_STATUS__MRL_SENSOR_STATE__SHIFT 0x5 |
|---|
| 94228 | #define BIFPLR3_1_SLOT_STATUS__PRESENCE_DETECT_STATE__SHIFT 0x6 |
|---|
| 94229 | #define BIFPLR3_1_SLOT_STATUS__ELECTROMECH_INTERLOCK_STATUS__SHIFT 0x7 |
|---|
| 94230 | #define BIFPLR3_1_SLOT_STATUS__DL_STATE_CHANGED__SHIFT 0x8 |
|---|
| 94231 | #define BIFPLR3_1_SLOT_STATUS__ATTN_BUTTON_PRESSED_MASK 0x0001L |
|---|
| 94232 | #define BIFPLR3_1_SLOT_STATUS__PWR_FAULT_DETECTED_MASK 0x0002L |
|---|
| 94233 | #define BIFPLR3_1_SLOT_STATUS__MRL_SENSOR_CHANGED_MASK 0x0004L |
|---|
| 94234 | #define BIFPLR3_1_SLOT_STATUS__PRESENCE_DETECT_CHANGED_MASK 0x0008L |
|---|
| 94235 | #define BIFPLR3_1_SLOT_STATUS__COMMAND_COMPLETED_MASK 0x0010L |
|---|
| 94236 | #define BIFPLR3_1_SLOT_STATUS__MRL_SENSOR_STATE_MASK 0x0020L |
|---|
| 94237 | #define BIFPLR3_1_SLOT_STATUS__PRESENCE_DETECT_STATE_MASK 0x0040L |
|---|
| 94238 | #define BIFPLR3_1_SLOT_STATUS__ELECTROMECH_INTERLOCK_STATUS_MASK 0x0080L |
|---|
| 94239 | #define BIFPLR3_1_SLOT_STATUS__DL_STATE_CHANGED_MASK 0x0100L |
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| 94240 | //BIFPLR3_1_ROOT_CNTL |
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| 94241 | #define BIFPLR3_1_ROOT_CNTL__SERR_ON_CORR_ERR_EN__SHIFT 0x0 |
|---|
| 94242 | #define BIFPLR3_1_ROOT_CNTL__SERR_ON_NONFATAL_ERR_EN__SHIFT 0x1 |
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| 94243 | #define BIFPLR3_1_ROOT_CNTL__SERR_ON_FATAL_ERR_EN__SHIFT 0x2 |
|---|
| 94244 | #define BIFPLR3_1_ROOT_CNTL__PM_INTERRUPT_EN__SHIFT 0x3 |
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|---|
| 94246 | #define BIFPLR3_1_ROOT_CNTL__SERR_ON_CORR_ERR_EN_MASK 0x0001L |
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| 94248 | #define BIFPLR3_1_ROOT_CNTL__SERR_ON_FATAL_ERR_EN_MASK 0x0004L |
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|---|
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|---|
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|---|
| 94253 | #define BIFPLR3_1_ROOT_CAP__CRS_SOFTWARE_VISIBILITY_MASK 0x0001L |
|---|
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|---|
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|---|
| 94256 | #define BIFPLR3_1_ROOT_STATUS__PME_STATUS__SHIFT 0x10 |
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| 94257 | #define BIFPLR3_1_ROOT_STATUS__PME_PENDING__SHIFT 0x11 |
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|---|
| 94259 | #define BIFPLR3_1_ROOT_STATUS__PME_STATUS_MASK 0x00010000L |
|---|
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|---|
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|---|
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|---|
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|---|
| 94273 | #define BIFPLR3_1_DEVICE_CAP2__TEN_BIT_TAG_COMPLETER_SUPPORTED__SHIFT 0x10 |
|---|
| 94274 | #define BIFPLR3_1_DEVICE_CAP2__TEN_BIT_TAG_REQUESTER_SUPPORTED__SHIFT 0x11 |
|---|
| 94275 | #define BIFPLR3_1_DEVICE_CAP2__OBFF_SUPPORTED__SHIFT 0x12 |
|---|
| 94276 | #define BIFPLR3_1_DEVICE_CAP2__EXTENDED_FMT_FIELD_SUPPORTED__SHIFT 0x14 |
|---|
| 94277 | #define BIFPLR3_1_DEVICE_CAP2__END_END_TLP_PREFIX_SUPPORTED__SHIFT 0x15 |
|---|
| 94278 | #define BIFPLR3_1_DEVICE_CAP2__MAX_END_END_TLP_PREFIXES__SHIFT 0x16 |
|---|
| 94279 | #define BIFPLR3_1_DEVICE_CAP2__EMER_POWER_REDUCTION_SUPPORTED__SHIFT 0x18 |
|---|
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|---|
| 94281 | #define BIFPLR3_1_DEVICE_CAP2__FRS_SUPPORTED__SHIFT 0x1f |
|---|
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| 94283 | #define BIFPLR3_1_DEVICE_CAP2__CPL_TIMEOUT_DIS_SUPPORTED_MASK 0x00000010L |
|---|
| 94284 | #define BIFPLR3_1_DEVICE_CAP2__ARI_FORWARDING_SUPPORTED_MASK 0x00000020L |
|---|
| 94285 | #define BIFPLR3_1_DEVICE_CAP2__ATOMICOP_ROUTING_SUPPORTED_MASK 0x00000040L |
|---|
| 94286 | #define BIFPLR3_1_DEVICE_CAP2__ATOMICOP_32CMPLT_SUPPORTED_MASK 0x00000080L |
|---|
| 94287 | #define BIFPLR3_1_DEVICE_CAP2__ATOMICOP_64CMPLT_SUPPORTED_MASK 0x00000100L |
|---|
| 94288 | #define BIFPLR3_1_DEVICE_CAP2__CAS128_CMPLT_SUPPORTED_MASK 0x00000200L |
|---|
| 94289 | #define BIFPLR3_1_DEVICE_CAP2__NO_RO_ENABLED_P2P_PASSING_MASK 0x00000400L |
|---|
| 94290 | #define BIFPLR3_1_DEVICE_CAP2__LTR_SUPPORTED_MASK 0x00000800L |
|---|
| 94291 | #define BIFPLR3_1_DEVICE_CAP2__TPH_CPLR_SUPPORTED_MASK 0x00003000L |
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| 94292 | #define BIFPLR3_1_DEVICE_CAP2__LN_SYSTEM_CLS_MASK 0x0000C000L |
|---|
| 94293 | #define BIFPLR3_1_DEVICE_CAP2__TEN_BIT_TAG_COMPLETER_SUPPORTED_MASK 0x00010000L |
|---|
| 94294 | #define BIFPLR3_1_DEVICE_CAP2__TEN_BIT_TAG_REQUESTER_SUPPORTED_MASK 0x00020000L |
|---|
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|---|
| 94296 | #define BIFPLR3_1_DEVICE_CAP2__EXTENDED_FMT_FIELD_SUPPORTED_MASK 0x00100000L |
|---|
| 94297 | #define BIFPLR3_1_DEVICE_CAP2__END_END_TLP_PREFIX_SUPPORTED_MASK 0x00200000L |
|---|
| 94298 | #define BIFPLR3_1_DEVICE_CAP2__MAX_END_END_TLP_PREFIXES_MASK 0x00C00000L |
|---|
| 94299 | #define BIFPLR3_1_DEVICE_CAP2__EMER_POWER_REDUCTION_SUPPORTED_MASK 0x03000000L |
|---|
| 94300 | #define BIFPLR3_1_DEVICE_CAP2__EMER_POWER_REDUCTION_INIT_REQ_MASK 0x04000000L |
|---|
| 94301 | #define BIFPLR3_1_DEVICE_CAP2__FRS_SUPPORTED_MASK 0x80000000L |
|---|
| 94302 | //BIFPLR3_1_DEVICE_CNTL2 |
|---|
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|---|
| 94304 | #define BIFPLR3_1_DEVICE_CNTL2__CPL_TIMEOUT_DIS__SHIFT 0x4 |
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|---|
| 94306 | #define BIFPLR3_1_DEVICE_CNTL2__ATOMICOP_REQUEST_EN__SHIFT 0x6 |
|---|
| 94307 | #define BIFPLR3_1_DEVICE_CNTL2__ATOMICOP_EGRESS_BLOCKING__SHIFT 0x7 |
|---|
| 94308 | #define BIFPLR3_1_DEVICE_CNTL2__IDO_REQUEST_ENABLE__SHIFT 0x8 |
|---|
| 94309 | #define BIFPLR3_1_DEVICE_CNTL2__IDO_COMPLETION_ENABLE__SHIFT 0x9 |
|---|
| 94310 | #define BIFPLR3_1_DEVICE_CNTL2__LTR_EN__SHIFT 0xa |
|---|
| 94311 | #define BIFPLR3_1_DEVICE_CNTL2__EMER_POWER_REDUCTION_REQUEST__SHIFT 0xb |
|---|
| 94312 | #define BIFPLR3_1_DEVICE_CNTL2__TEN_BIT_TAG_REQUESTER_ENABLE__SHIFT 0xc |
|---|
| 94313 | #define BIFPLR3_1_DEVICE_CNTL2__OBFF_EN__SHIFT 0xd |
|---|
| 94314 | #define BIFPLR3_1_DEVICE_CNTL2__END_END_TLP_PREFIX_BLOCKING__SHIFT 0xf |
|---|
| 94315 | #define BIFPLR3_1_DEVICE_CNTL2__CPL_TIMEOUT_VALUE_MASK 0x000FL |
|---|
| 94316 | #define BIFPLR3_1_DEVICE_CNTL2__CPL_TIMEOUT_DIS_MASK 0x0010L |
|---|
| 94317 | #define BIFPLR3_1_DEVICE_CNTL2__ARI_FORWARDING_EN_MASK 0x0020L |
|---|
| 94318 | #define BIFPLR3_1_DEVICE_CNTL2__ATOMICOP_REQUEST_EN_MASK 0x0040L |
|---|
| 94319 | #define BIFPLR3_1_DEVICE_CNTL2__ATOMICOP_EGRESS_BLOCKING_MASK 0x0080L |
|---|
| 94320 | #define BIFPLR3_1_DEVICE_CNTL2__IDO_REQUEST_ENABLE_MASK 0x0100L |
|---|
| 94321 | #define BIFPLR3_1_DEVICE_CNTL2__IDO_COMPLETION_ENABLE_MASK 0x0200L |
|---|
| 94322 | #define BIFPLR3_1_DEVICE_CNTL2__LTR_EN_MASK 0x0400L |
|---|
| 94323 | #define BIFPLR3_1_DEVICE_CNTL2__EMER_POWER_REDUCTION_REQUEST_MASK 0x0800L |
|---|
| 94324 | #define BIFPLR3_1_DEVICE_CNTL2__TEN_BIT_TAG_REQUESTER_ENABLE_MASK 0x1000L |
|---|
| 94325 | #define BIFPLR3_1_DEVICE_CNTL2__OBFF_EN_MASK 0x6000L |
|---|
| 94326 | #define BIFPLR3_1_DEVICE_CNTL2__END_END_TLP_PREFIX_BLOCKING_MASK 0x8000L |
|---|
| 94327 | //BIFPLR3_1_DEVICE_STATUS2 |
|---|
| 94328 | #define BIFPLR3_1_DEVICE_STATUS2__RESERVED__SHIFT 0x0 |
|---|
| 94329 | #define BIFPLR3_1_DEVICE_STATUS2__RESERVED_MASK 0xFFFFL |
|---|
| 94330 | //BIFPLR3_1_LINK_CAP2 |
|---|
| 94331 | #define BIFPLR3_1_LINK_CAP2__SUPPORTED_LINK_SPEED__SHIFT 0x1 |
|---|
| 94332 | #define BIFPLR3_1_LINK_CAP2__CROSSLINK_SUPPORTED__SHIFT 0x8 |
|---|
| 94333 | #define BIFPLR3_1_LINK_CAP2__LOWER_SKP_OS_GEN_SUPPORT__SHIFT 0x9 |
|---|
| 94334 | #define BIFPLR3_1_LINK_CAP2__LOWER_SKP_OS_RCV_SUPPORT__SHIFT 0x10 |
|---|
| 94335 | #define BIFPLR3_1_LINK_CAP2__RTM1_PRESENCE_DET_SUPPORT__SHIFT 0x17 |
|---|
| 94336 | #define BIFPLR3_1_LINK_CAP2__RTM2_PRESENCE_DET_SUPPORT__SHIFT 0x18 |
|---|
| 94337 | #define BIFPLR3_1_LINK_CAP2__DRS_SUPPORTED__SHIFT 0x1f |
|---|
| 94338 | #define BIFPLR3_1_LINK_CAP2__SUPPORTED_LINK_SPEED_MASK 0x000000FEL |
|---|
| 94339 | #define BIFPLR3_1_LINK_CAP2__CROSSLINK_SUPPORTED_MASK 0x00000100L |
|---|
| 94340 | #define BIFPLR3_1_LINK_CAP2__LOWER_SKP_OS_GEN_SUPPORT_MASK 0x0000FE00L |
|---|
| 94341 | #define BIFPLR3_1_LINK_CAP2__LOWER_SKP_OS_RCV_SUPPORT_MASK 0x007F0000L |
|---|
| 94342 | #define BIFPLR3_1_LINK_CAP2__RTM1_PRESENCE_DET_SUPPORT_MASK 0x00800000L |
|---|
| 94343 | #define BIFPLR3_1_LINK_CAP2__RTM2_PRESENCE_DET_SUPPORT_MASK 0x01000000L |
|---|
| 94344 | #define BIFPLR3_1_LINK_CAP2__DRS_SUPPORTED_MASK 0x80000000L |
|---|
| 94345 | //BIFPLR3_1_LINK_CNTL2 |
|---|
| 94346 | #define BIFPLR3_1_LINK_CNTL2__TARGET_LINK_SPEED__SHIFT 0x0 |
|---|
| 94347 | #define BIFPLR3_1_LINK_CNTL2__ENTER_COMPLIANCE__SHIFT 0x4 |
|---|
| 94348 | #define BIFPLR3_1_LINK_CNTL2__HW_AUTONOMOUS_SPEED_DISABLE__SHIFT 0x5 |
|---|
| 94349 | #define BIFPLR3_1_LINK_CNTL2__SELECTABLE_DEEMPHASIS__SHIFT 0x6 |
|---|
| 94350 | #define BIFPLR3_1_LINK_CNTL2__XMIT_MARGIN__SHIFT 0x7 |
|---|
| 94351 | #define BIFPLR3_1_LINK_CNTL2__ENTER_MOD_COMPLIANCE__SHIFT 0xa |
|---|
| 94352 | #define BIFPLR3_1_LINK_CNTL2__COMPLIANCE_SOS__SHIFT 0xb |
|---|
| 94353 | #define BIFPLR3_1_LINK_CNTL2__COMPLIANCE_DEEMPHASIS__SHIFT 0xc |
|---|
| 94354 | #define BIFPLR3_1_LINK_CNTL2__TARGET_LINK_SPEED_MASK 0x000FL |
|---|
| 94355 | #define BIFPLR3_1_LINK_CNTL2__ENTER_COMPLIANCE_MASK 0x0010L |
|---|
| 94356 | #define BIFPLR3_1_LINK_CNTL2__HW_AUTONOMOUS_SPEED_DISABLE_MASK 0x0020L |
|---|
| 94357 | #define BIFPLR3_1_LINK_CNTL2__SELECTABLE_DEEMPHASIS_MASK 0x0040L |
|---|
| 94358 | #define BIFPLR3_1_LINK_CNTL2__XMIT_MARGIN_MASK 0x0380L |
|---|
| 94359 | #define BIFPLR3_1_LINK_CNTL2__ENTER_MOD_COMPLIANCE_MASK 0x0400L |
|---|
| 94360 | #define BIFPLR3_1_LINK_CNTL2__COMPLIANCE_SOS_MASK 0x0800L |
|---|
| 94361 | #define BIFPLR3_1_LINK_CNTL2__COMPLIANCE_DEEMPHASIS_MASK 0xF000L |
|---|
| 94362 | //BIFPLR3_1_LINK_STATUS2 |
|---|
| 94363 | #define BIFPLR3_1_LINK_STATUS2__CUR_DEEMPHASIS_LEVEL__SHIFT 0x0 |
|---|
| 94364 | #define BIFPLR3_1_LINK_STATUS2__EQUALIZATION_COMPLETE_8GT__SHIFT 0x1 |
|---|
| 94365 | #define BIFPLR3_1_LINK_STATUS2__EQUALIZATION_PHASE1_SUCCESS_8GT__SHIFT 0x2 |
|---|
| 94366 | #define BIFPLR3_1_LINK_STATUS2__EQUALIZATION_PHASE2_SUCCESS_8GT__SHIFT 0x3 |
|---|
| 94367 | #define BIFPLR3_1_LINK_STATUS2__EQUALIZATION_PHASE3_SUCCESS_8GT__SHIFT 0x4 |
|---|
| 94368 | #define BIFPLR3_1_LINK_STATUS2__LINK_EQUALIZATION_REQUEST_8GT__SHIFT 0x5 |
|---|
| 94369 | #define BIFPLR3_1_LINK_STATUS2__RTM1_PRESENCE_DET__SHIFT 0x6 |
|---|
| 94370 | #define BIFPLR3_1_LINK_STATUS2__RTM2_PRESENCE_DET__SHIFT 0x7 |
|---|
| 94371 | #define BIFPLR3_1_LINK_STATUS2__CROSSLINK_RESOLUTION__SHIFT 0x8 |
|---|
| 94372 | #define BIFPLR3_1_LINK_STATUS2__DOWNSTREAM_COMPONENT_PRESENCE__SHIFT 0xc |
|---|
| 94373 | #define BIFPLR3_1_LINK_STATUS2__DRS_MESSAGE_RECEIVED__SHIFT 0xf |
|---|
| 94374 | #define BIFPLR3_1_LINK_STATUS2__CUR_DEEMPHASIS_LEVEL_MASK 0x0001L |
|---|
| 94375 | #define BIFPLR3_1_LINK_STATUS2__EQUALIZATION_COMPLETE_8GT_MASK 0x0002L |
|---|
| 94376 | #define BIFPLR3_1_LINK_STATUS2__EQUALIZATION_PHASE1_SUCCESS_8GT_MASK 0x0004L |
|---|
| 94377 | #define BIFPLR3_1_LINK_STATUS2__EQUALIZATION_PHASE2_SUCCESS_8GT_MASK 0x0008L |
|---|
| 94378 | #define BIFPLR3_1_LINK_STATUS2__EQUALIZATION_PHASE3_SUCCESS_8GT_MASK 0x0010L |
|---|
| 94379 | #define BIFPLR3_1_LINK_STATUS2__LINK_EQUALIZATION_REQUEST_8GT_MASK 0x0020L |
|---|
| 94380 | #define BIFPLR3_1_LINK_STATUS2__RTM1_PRESENCE_DET_MASK 0x0040L |
|---|
| 94381 | #define BIFPLR3_1_LINK_STATUS2__RTM2_PRESENCE_DET_MASK 0x0080L |
|---|
| 94382 | #define BIFPLR3_1_LINK_STATUS2__CROSSLINK_RESOLUTION_MASK 0x0300L |
|---|
| 94383 | #define BIFPLR3_1_LINK_STATUS2__DOWNSTREAM_COMPONENT_PRESENCE_MASK 0x7000L |
|---|
| 94384 | #define BIFPLR3_1_LINK_STATUS2__DRS_MESSAGE_RECEIVED_MASK 0x8000L |
|---|
| 94385 | //BIFPLR3_1_SLOT_CAP2 |
|---|
| 94386 | #define BIFPLR3_1_SLOT_CAP2__INBAND_PD_DISABLE_SUPPORTED__SHIFT 0x0 |
|---|
| 94387 | #define BIFPLR3_1_SLOT_CAP2__INBAND_PD_DISABLE_SUPPORTED_MASK 0x00000001L |
|---|
| 94388 | //BIFPLR3_1_SLOT_CNTL2 |
|---|
| 94389 | #define BIFPLR3_1_SLOT_CNTL2__RESERVED__SHIFT 0x0 |
|---|
| 94390 | #define BIFPLR3_1_SLOT_CNTL2__RESERVED_MASK 0xFFFFL |
|---|
| 94391 | //BIFPLR3_1_SLOT_STATUS2 |
|---|
| 94392 | #define BIFPLR3_1_SLOT_STATUS2__RESERVED__SHIFT 0x0 |
|---|
| 94393 | #define BIFPLR3_1_SLOT_STATUS2__RESERVED_MASK 0xFFFFL |
|---|
| 94394 | //BIFPLR3_1_MSI_CAP_LIST |
|---|
| 94395 | #define BIFPLR3_1_MSI_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 94396 | #define BIFPLR3_1_MSI_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
|---|
| 94397 | #define BIFPLR3_1_MSI_CAP_LIST__CAP_ID_MASK 0x00FFL |
|---|
| 94398 | #define BIFPLR3_1_MSI_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
|---|
| 94399 | //BIFPLR3_1_MSI_MSG_CNTL |
|---|
| 94400 | #define BIFPLR3_1_MSI_MSG_CNTL__MSI_EN__SHIFT 0x0 |
|---|
| 94401 | #define BIFPLR3_1_MSI_MSG_CNTL__MSI_MULTI_CAP__SHIFT 0x1 |
|---|
| 94402 | #define BIFPLR3_1_MSI_MSG_CNTL__MSI_MULTI_EN__SHIFT 0x4 |
|---|
| 94403 | #define BIFPLR3_1_MSI_MSG_CNTL__MSI_64BIT__SHIFT 0x7 |
|---|
| 94404 | #define BIFPLR3_1_MSI_MSG_CNTL__MSI_PERVECTOR_MASKING_CAP__SHIFT 0x8 |
|---|
| 94405 | #define BIFPLR3_1_MSI_MSG_CNTL__MSI_EXT_MSG_DATA_CAP__SHIFT 0x9 |
|---|
| 94406 | #define BIFPLR3_1_MSI_MSG_CNTL__MSI_EXT_MSG_DATA_EN__SHIFT 0xa |
|---|
| 94407 | #define BIFPLR3_1_MSI_MSG_CNTL__MSI_EN_MASK 0x0001L |
|---|
| 94408 | #define BIFPLR3_1_MSI_MSG_CNTL__MSI_MULTI_CAP_MASK 0x000EL |
|---|
| 94409 | #define BIFPLR3_1_MSI_MSG_CNTL__MSI_MULTI_EN_MASK 0x0070L |
|---|
| 94410 | #define BIFPLR3_1_MSI_MSG_CNTL__MSI_64BIT_MASK 0x0080L |
|---|
| 94411 | #define BIFPLR3_1_MSI_MSG_CNTL__MSI_PERVECTOR_MASKING_CAP_MASK 0x0100L |
|---|
| 94412 | #define BIFPLR3_1_MSI_MSG_CNTL__MSI_EXT_MSG_DATA_CAP_MASK 0x0200L |
|---|
| 94413 | #define BIFPLR3_1_MSI_MSG_CNTL__MSI_EXT_MSG_DATA_EN_MASK 0x0400L |
|---|
| 94414 | //BIFPLR3_1_MSI_MSG_ADDR_LO |
|---|
| 94415 | #define BIFPLR3_1_MSI_MSG_ADDR_LO__MSI_MSG_ADDR_LO__SHIFT 0x2 |
|---|
| 94416 | #define BIFPLR3_1_MSI_MSG_ADDR_LO__MSI_MSG_ADDR_LO_MASK 0xFFFFFFFCL |
|---|
| 94417 | //BIFPLR3_1_MSI_MSG_ADDR_HI |
|---|
| 94418 | #define BIFPLR3_1_MSI_MSG_ADDR_HI__MSI_MSG_ADDR_HI__SHIFT 0x0 |
|---|
| 94419 | #define BIFPLR3_1_MSI_MSG_ADDR_HI__MSI_MSG_ADDR_HI_MASK 0xFFFFFFFFL |
|---|
| 94420 | //BIFPLR3_1_MSI_MSG_DATA |
|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
| 94524 | #define BIFPLR3_1_PCIE_VC0_RESOURCE_STATUS__PORT_ARB_TABLE_STATUS__SHIFT 0x0 |
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|---|
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|---|
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|---|
| 94528 | //BIFPLR3_1_PCIE_VC1_RESOURCE_CAP |
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| 94529 | #define BIFPLR3_1_PCIE_VC1_RESOURCE_CAP__PORT_ARB_CAP__SHIFT 0x0 |
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|---|
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|---|
| 94532 | #define BIFPLR3_1_PCIE_VC1_RESOURCE_CAP__PORT_ARB_TABLE_OFFSET__SHIFT 0x18 |
|---|
| 94533 | #define BIFPLR3_1_PCIE_VC1_RESOURCE_CAP__PORT_ARB_CAP_MASK 0x000000FFL |
|---|
| 94534 | #define BIFPLR3_1_PCIE_VC1_RESOURCE_CAP__REJECT_SNOOP_TRANS_MASK 0x00008000L |
|---|
| 94535 | #define BIFPLR3_1_PCIE_VC1_RESOURCE_CAP__MAX_TIME_SLOTS_MASK 0x007F0000L |
|---|
| 94536 | #define BIFPLR3_1_PCIE_VC1_RESOURCE_CAP__PORT_ARB_TABLE_OFFSET_MASK 0xFF000000L |
|---|
| 94537 | //BIFPLR3_1_PCIE_VC1_RESOURCE_CNTL |
|---|
| 94538 | #define BIFPLR3_1_PCIE_VC1_RESOURCE_CNTL__TC_VC_MAP_TC0__SHIFT 0x0 |
|---|
| 94539 | #define BIFPLR3_1_PCIE_VC1_RESOURCE_CNTL__TC_VC_MAP_TC1_7__SHIFT 0x1 |
|---|
| 94540 | #define BIFPLR3_1_PCIE_VC1_RESOURCE_CNTL__LOAD_PORT_ARB_TABLE__SHIFT 0x10 |
|---|
| 94541 | #define BIFPLR3_1_PCIE_VC1_RESOURCE_CNTL__PORT_ARB_SELECT__SHIFT 0x11 |
|---|
| 94542 | #define BIFPLR3_1_PCIE_VC1_RESOURCE_CNTL__VC_ID__SHIFT 0x18 |
|---|
| 94543 | #define BIFPLR3_1_PCIE_VC1_RESOURCE_CNTL__VC_ENABLE__SHIFT 0x1f |
|---|
| 94544 | #define BIFPLR3_1_PCIE_VC1_RESOURCE_CNTL__TC_VC_MAP_TC0_MASK 0x00000001L |
|---|
| 94545 | #define BIFPLR3_1_PCIE_VC1_RESOURCE_CNTL__TC_VC_MAP_TC1_7_MASK 0x000000FEL |
|---|
| 94546 | #define BIFPLR3_1_PCIE_VC1_RESOURCE_CNTL__LOAD_PORT_ARB_TABLE_MASK 0x00010000L |
|---|
| 94547 | #define BIFPLR3_1_PCIE_VC1_RESOURCE_CNTL__PORT_ARB_SELECT_MASK 0x000E0000L |
|---|
| 94548 | #define BIFPLR3_1_PCIE_VC1_RESOURCE_CNTL__VC_ID_MASK 0x07000000L |
|---|
| 94549 | #define BIFPLR3_1_PCIE_VC1_RESOURCE_CNTL__VC_ENABLE_MASK 0x80000000L |
|---|
| 94550 | //BIFPLR3_1_PCIE_VC1_RESOURCE_STATUS |
|---|
| 94551 | #define BIFPLR3_1_PCIE_VC1_RESOURCE_STATUS__PORT_ARB_TABLE_STATUS__SHIFT 0x0 |
|---|
| 94552 | #define BIFPLR3_1_PCIE_VC1_RESOURCE_STATUS__VC_NEGOTIATION_PENDING__SHIFT 0x1 |
|---|
| 94553 | #define BIFPLR3_1_PCIE_VC1_RESOURCE_STATUS__PORT_ARB_TABLE_STATUS_MASK 0x0001L |
|---|
| 94554 | #define BIFPLR3_1_PCIE_VC1_RESOURCE_STATUS__VC_NEGOTIATION_PENDING_MASK 0x0002L |
|---|
| 94555 | //BIFPLR3_1_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST |
|---|
| 94556 | #define BIFPLR3_1_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 94557 | #define BIFPLR3_1_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 94558 | #define BIFPLR3_1_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 94559 | #define BIFPLR3_1_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 94560 | #define BIFPLR3_1_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 94561 | #define BIFPLR3_1_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 94562 | //BIFPLR3_1_PCIE_DEV_SERIAL_NUM_DW1 |
|---|
| 94563 | #define BIFPLR3_1_PCIE_DEV_SERIAL_NUM_DW1__SERIAL_NUMBER_LO__SHIFT 0x0 |
|---|
| 94564 | #define BIFPLR3_1_PCIE_DEV_SERIAL_NUM_DW1__SERIAL_NUMBER_LO_MASK 0xFFFFFFFFL |
|---|
| 94565 | //BIFPLR3_1_PCIE_DEV_SERIAL_NUM_DW2 |
|---|
| 94566 | #define BIFPLR3_1_PCIE_DEV_SERIAL_NUM_DW2__SERIAL_NUMBER_HI__SHIFT 0x0 |
|---|
| 94567 | #define BIFPLR3_1_PCIE_DEV_SERIAL_NUM_DW2__SERIAL_NUMBER_HI_MASK 0xFFFFFFFFL |
|---|
| 94568 | //BIFPLR3_1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST |
|---|
| 94569 | #define BIFPLR3_1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 94570 | #define BIFPLR3_1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 94571 | #define BIFPLR3_1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 94572 | #define BIFPLR3_1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 94573 | #define BIFPLR3_1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 94574 | #define BIFPLR3_1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 94575 | //BIFPLR3_1_PCIE_UNCORR_ERR_STATUS |
|---|
| 94576 | #define BIFPLR3_1_PCIE_UNCORR_ERR_STATUS__DLP_ERR_STATUS__SHIFT 0x4 |
|---|
| 94577 | #define BIFPLR3_1_PCIE_UNCORR_ERR_STATUS__SURPDN_ERR_STATUS__SHIFT 0x5 |
|---|
| 94578 | #define BIFPLR3_1_PCIE_UNCORR_ERR_STATUS__PSN_ERR_STATUS__SHIFT 0xc |
|---|
| 94579 | #define BIFPLR3_1_PCIE_UNCORR_ERR_STATUS__FC_ERR_STATUS__SHIFT 0xd |
|---|
| 94580 | #define BIFPLR3_1_PCIE_UNCORR_ERR_STATUS__CPL_TIMEOUT_STATUS__SHIFT 0xe |
|---|
| 94581 | #define BIFPLR3_1_PCIE_UNCORR_ERR_STATUS__CPL_ABORT_ERR_STATUS__SHIFT 0xf |
|---|
| 94582 | #define BIFPLR3_1_PCIE_UNCORR_ERR_STATUS__UNEXP_CPL_STATUS__SHIFT 0x10 |
|---|
| 94583 | #define BIFPLR3_1_PCIE_UNCORR_ERR_STATUS__RCV_OVFL_STATUS__SHIFT 0x11 |
|---|
| 94584 | #define BIFPLR3_1_PCIE_UNCORR_ERR_STATUS__MAL_TLP_STATUS__SHIFT 0x12 |
|---|
| 94585 | #define BIFPLR3_1_PCIE_UNCORR_ERR_STATUS__ECRC_ERR_STATUS__SHIFT 0x13 |
|---|
| 94586 | #define BIFPLR3_1_PCIE_UNCORR_ERR_STATUS__UNSUPP_REQ_ERR_STATUS__SHIFT 0x14 |
|---|
| 94587 | #define BIFPLR3_1_PCIE_UNCORR_ERR_STATUS__ACS_VIOLATION_STATUS__SHIFT 0x15 |
|---|
| 94588 | #define BIFPLR3_1_PCIE_UNCORR_ERR_STATUS__UNCORR_INT_ERR_STATUS__SHIFT 0x16 |
|---|
| 94589 | #define BIFPLR3_1_PCIE_UNCORR_ERR_STATUS__MC_BLOCKED_TLP_STATUS__SHIFT 0x17 |
|---|
| 94590 | #define BIFPLR3_1_PCIE_UNCORR_ERR_STATUS__ATOMICOP_EGRESS_BLOCKED_STATUS__SHIFT 0x18 |
|---|
| 94591 | #define BIFPLR3_1_PCIE_UNCORR_ERR_STATUS__TLP_PREFIX_BLOCKED_ERR_STATUS__SHIFT 0x19 |
|---|
| 94592 | #define BIFPLR3_1_PCIE_UNCORR_ERR_STATUS__POISONED_TLP_EGRESS_BLOCKED_STATUS__SHIFT 0x1a |
|---|
| 94593 | #define BIFPLR3_1_PCIE_UNCORR_ERR_STATUS__DLP_ERR_STATUS_MASK 0x00000010L |
|---|
| 94594 | #define BIFPLR3_1_PCIE_UNCORR_ERR_STATUS__SURPDN_ERR_STATUS_MASK 0x00000020L |
|---|
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|---|
| 94719 | #define BIFPLR3_1_PCIE_ADV_ERR_CAP_CNTL__ECRC_CHECK_EN__SHIFT 0x8 |
|---|
| 94720 | #define BIFPLR3_1_PCIE_ADV_ERR_CAP_CNTL__MULTI_HDR_RECD_CAP__SHIFT 0x9 |
|---|
| 94721 | #define BIFPLR3_1_PCIE_ADV_ERR_CAP_CNTL__MULTI_HDR_RECD_EN__SHIFT 0xa |
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| 94722 | #define BIFPLR3_1_PCIE_ADV_ERR_CAP_CNTL__TLP_PREFIX_LOG_PRESENT__SHIFT 0xb |
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| 94723 | #define BIFPLR3_1_PCIE_ADV_ERR_CAP_CNTL__COMPLETION_TIMEOUT_LOG_CAPABLE__SHIFT 0xc |
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| 94724 | #define BIFPLR3_1_PCIE_ADV_ERR_CAP_CNTL__FIRST_ERR_PTR_MASK 0x0000001FL |
|---|
| 94725 | #define BIFPLR3_1_PCIE_ADV_ERR_CAP_CNTL__ECRC_GEN_CAP_MASK 0x00000020L |
|---|
| 94726 | #define BIFPLR3_1_PCIE_ADV_ERR_CAP_CNTL__ECRC_GEN_EN_MASK 0x00000040L |
|---|
| 94727 | #define BIFPLR3_1_PCIE_ADV_ERR_CAP_CNTL__ECRC_CHECK_CAP_MASK 0x00000080L |
|---|
| 94728 | #define BIFPLR3_1_PCIE_ADV_ERR_CAP_CNTL__ECRC_CHECK_EN_MASK 0x00000100L |
|---|
| 94729 | #define BIFPLR3_1_PCIE_ADV_ERR_CAP_CNTL__MULTI_HDR_RECD_CAP_MASK 0x00000200L |
|---|
| 94730 | #define BIFPLR3_1_PCIE_ADV_ERR_CAP_CNTL__MULTI_HDR_RECD_EN_MASK 0x00000400L |
|---|
| 94731 | #define BIFPLR3_1_PCIE_ADV_ERR_CAP_CNTL__TLP_PREFIX_LOG_PRESENT_MASK 0x00000800L |
|---|
| 94732 | #define BIFPLR3_1_PCIE_ADV_ERR_CAP_CNTL__COMPLETION_TIMEOUT_LOG_CAPABLE_MASK 0x00001000L |
|---|
| 94733 | //BIFPLR3_1_PCIE_HDR_LOG0 |
|---|
| 94734 | #define BIFPLR3_1_PCIE_HDR_LOG0__TLP_HDR__SHIFT 0x0 |
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| 94735 | #define BIFPLR3_1_PCIE_HDR_LOG0__TLP_HDR_MASK 0xFFFFFFFFL |
|---|
| 94736 | //BIFPLR3_1_PCIE_HDR_LOG1 |
|---|
| 94737 | #define BIFPLR3_1_PCIE_HDR_LOG1__TLP_HDR__SHIFT 0x0 |
|---|
| 94738 | #define BIFPLR3_1_PCIE_HDR_LOG1__TLP_HDR_MASK 0xFFFFFFFFL |
|---|
| 94739 | //BIFPLR3_1_PCIE_HDR_LOG2 |
|---|
| 94740 | #define BIFPLR3_1_PCIE_HDR_LOG2__TLP_HDR__SHIFT 0x0 |
|---|
| 94741 | #define BIFPLR3_1_PCIE_HDR_LOG2__TLP_HDR_MASK 0xFFFFFFFFL |
|---|
| 94742 | //BIFPLR3_1_PCIE_HDR_LOG3 |
|---|
| 94743 | #define BIFPLR3_1_PCIE_HDR_LOG3__TLP_HDR__SHIFT 0x0 |
|---|
| 94744 | #define BIFPLR3_1_PCIE_HDR_LOG3__TLP_HDR_MASK 0xFFFFFFFFL |
|---|
| 94745 | //BIFPLR3_1_PCIE_ROOT_ERR_CMD |
|---|
| 94746 | #define BIFPLR3_1_PCIE_ROOT_ERR_CMD__CORR_ERR_REP_EN__SHIFT 0x0 |
|---|
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|---|
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|---|
| 94749 | #define BIFPLR3_1_PCIE_ROOT_ERR_CMD__CORR_ERR_REP_EN_MASK 0x00000001L |
|---|
| 94750 | #define BIFPLR3_1_PCIE_ROOT_ERR_CMD__NONFATAL_ERR_REP_EN_MASK 0x00000002L |
|---|
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| 94947 | #define BIFPLR3_1_PCIE_LANE_15_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET_MASK 0x0F00L |
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| 94948 | #define BIFPLR3_1_PCIE_LANE_15_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT_MASK 0x7000L |
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| 94968 | #define BIFPLR3_1_PCIE_ACS_CAP__P2P_REQUEST_REDIRECT_MASK 0x0004L |
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| 94969 | #define BIFPLR3_1_PCIE_ACS_CAP__P2P_COMPLETION_REDIRECT_MASK 0x0008L |
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| 94970 | #define BIFPLR3_1_PCIE_ACS_CAP__UPSTREAM_FORWARDING_MASK 0x0010L |
|---|
| 94971 | #define BIFPLR3_1_PCIE_ACS_CAP__P2P_EGRESS_CONTROL_MASK 0x0020L |
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| 94972 | #define BIFPLR3_1_PCIE_ACS_CAP__DIRECT_TRANSLATED_P2P_MASK 0x0040L |
|---|
| 94973 | #define BIFPLR3_1_PCIE_ACS_CAP__ENHANCED_CAPABILITY_MASK 0x0080L |
|---|
| 94974 | #define BIFPLR3_1_PCIE_ACS_CAP__EGRESS_CONTROL_VECTOR_SIZE_MASK 0xFF00L |
|---|
| 94975 | //BIFPLR3_1_PCIE_ACS_CNTL |
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| 94976 | #define BIFPLR3_1_PCIE_ACS_CNTL__SOURCE_VALIDATION_EN__SHIFT 0x0 |
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| 94977 | #define BIFPLR3_1_PCIE_ACS_CNTL__TRANSLATION_BLOCKING_EN__SHIFT 0x1 |
|---|
| 94978 | #define BIFPLR3_1_PCIE_ACS_CNTL__P2P_REQUEST_REDIRECT_EN__SHIFT 0x2 |
|---|
| 94979 | #define BIFPLR3_1_PCIE_ACS_CNTL__P2P_COMPLETION_REDIRECT_EN__SHIFT 0x3 |
|---|
| 94980 | #define BIFPLR3_1_PCIE_ACS_CNTL__UPSTREAM_FORWARDING_EN__SHIFT 0x4 |
|---|
| 94981 | #define BIFPLR3_1_PCIE_ACS_CNTL__P2P_EGRESS_CONTROL_EN__SHIFT 0x5 |
|---|
| 94982 | #define BIFPLR3_1_PCIE_ACS_CNTL__DIRECT_TRANSLATED_P2P_EN__SHIFT 0x6 |
|---|
| 94983 | #define BIFPLR3_1_PCIE_ACS_CNTL__IO_REQUEST_BLOCKING_EN__SHIFT 0x7 |
|---|
| 94984 | #define BIFPLR3_1_PCIE_ACS_CNTL__DSP_MEMORY_TARGET_ACCESS_CNTL__SHIFT 0x8 |
|---|
| 94985 | #define BIFPLR3_1_PCIE_ACS_CNTL__USP_MEMORY_TARGET_ACCESS_CNTL__SHIFT 0xa |
|---|
| 94986 | #define BIFPLR3_1_PCIE_ACS_CNTL__UNCLAIMED_REQUEST_REDIRECT_CNTL__SHIFT 0xc |
|---|
| 94987 | #define BIFPLR3_1_PCIE_ACS_CNTL__SOURCE_VALIDATION_EN_MASK 0x0001L |
|---|
| 94988 | #define BIFPLR3_1_PCIE_ACS_CNTL__TRANSLATION_BLOCKING_EN_MASK 0x0002L |
|---|
| 94989 | #define BIFPLR3_1_PCIE_ACS_CNTL__P2P_REQUEST_REDIRECT_EN_MASK 0x0004L |
|---|
| 94990 | #define BIFPLR3_1_PCIE_ACS_CNTL__P2P_COMPLETION_REDIRECT_EN_MASK 0x0008L |
|---|
| 94991 | #define BIFPLR3_1_PCIE_ACS_CNTL__UPSTREAM_FORWARDING_EN_MASK 0x0010L |
|---|
| 94992 | #define BIFPLR3_1_PCIE_ACS_CNTL__P2P_EGRESS_CONTROL_EN_MASK 0x0020L |
|---|
| 94993 | #define BIFPLR3_1_PCIE_ACS_CNTL__DIRECT_TRANSLATED_P2P_EN_MASK 0x0040L |
|---|
| 94994 | #define BIFPLR3_1_PCIE_ACS_CNTL__IO_REQUEST_BLOCKING_EN_MASK 0x0080L |
|---|
| 94995 | #define BIFPLR3_1_PCIE_ACS_CNTL__DSP_MEMORY_TARGET_ACCESS_CNTL_MASK 0x0300L |
|---|
| 94996 | #define BIFPLR3_1_PCIE_ACS_CNTL__USP_MEMORY_TARGET_ACCESS_CNTL_MASK 0x0C00L |
|---|
| 94997 | #define BIFPLR3_1_PCIE_ACS_CNTL__UNCLAIMED_REQUEST_REDIRECT_CNTL_MASK 0x1000L |
|---|
| 94998 | //BIFPLR3_1_PCIE_MC_ENH_CAP_LIST |
|---|
| 94999 | #define BIFPLR3_1_PCIE_MC_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 95000 | #define BIFPLR3_1_PCIE_MC_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 95001 | #define BIFPLR3_1_PCIE_MC_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 95002 | #define BIFPLR3_1_PCIE_MC_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 95003 | #define BIFPLR3_1_PCIE_MC_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 95004 | #define BIFPLR3_1_PCIE_MC_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 95005 | //BIFPLR3_1_PCIE_MC_CAP |
|---|
| 95006 | #define BIFPLR3_1_PCIE_MC_CAP__MC_MAX_GROUP__SHIFT 0x0 |
|---|
| 95007 | #define BIFPLR3_1_PCIE_MC_CAP__MC_WIN_SIZE_REQ__SHIFT 0x8 |
|---|
| 95008 | #define BIFPLR3_1_PCIE_MC_CAP__MC_ECRC_REGEN_SUPP__SHIFT 0xf |
|---|
| 95009 | #define BIFPLR3_1_PCIE_MC_CAP__MC_MAX_GROUP_MASK 0x003FL |
|---|
| 95010 | #define BIFPLR3_1_PCIE_MC_CAP__MC_WIN_SIZE_REQ_MASK 0x3F00L |
|---|
| 95011 | #define BIFPLR3_1_PCIE_MC_CAP__MC_ECRC_REGEN_SUPP_MASK 0x8000L |
|---|
| 95012 | //BIFPLR3_1_PCIE_MC_CNTL |
|---|
| 95013 | #define BIFPLR3_1_PCIE_MC_CNTL__MC_NUM_GROUP__SHIFT 0x0 |
|---|
| 95014 | #define BIFPLR3_1_PCIE_MC_CNTL__MC_ENABLE__SHIFT 0xf |
|---|
| 95015 | #define BIFPLR3_1_PCIE_MC_CNTL__MC_NUM_GROUP_MASK 0x003FL |
|---|
| 95016 | #define BIFPLR3_1_PCIE_MC_CNTL__MC_ENABLE_MASK 0x8000L |
|---|
| 95017 | //BIFPLR3_1_PCIE_MC_ADDR0 |
|---|
| 95018 | #define BIFPLR3_1_PCIE_MC_ADDR0__MC_INDEX_POS__SHIFT 0x0 |
|---|
| 95019 | #define BIFPLR3_1_PCIE_MC_ADDR0__MC_BASE_ADDR_0__SHIFT 0xc |
|---|
| 95020 | #define BIFPLR3_1_PCIE_MC_ADDR0__MC_INDEX_POS_MASK 0x0000003FL |
|---|
| 95021 | #define BIFPLR3_1_PCIE_MC_ADDR0__MC_BASE_ADDR_0_MASK 0xFFFFF000L |
|---|
| 95022 | //BIFPLR3_1_PCIE_MC_ADDR1 |
|---|
| 95023 | #define BIFPLR3_1_PCIE_MC_ADDR1__MC_BASE_ADDR_1__SHIFT 0x0 |
|---|
| 95024 | #define BIFPLR3_1_PCIE_MC_ADDR1__MC_BASE_ADDR_1_MASK 0xFFFFFFFFL |
|---|
| 95025 | //BIFPLR3_1_PCIE_MC_RCV0 |
|---|
| 95026 | #define BIFPLR3_1_PCIE_MC_RCV0__MC_RECEIVE_0__SHIFT 0x0 |
|---|
| 95027 | #define BIFPLR3_1_PCIE_MC_RCV0__MC_RECEIVE_0_MASK 0xFFFFFFFFL |
|---|
| 95028 | //BIFPLR3_1_PCIE_MC_RCV1 |
|---|
| 95029 | #define BIFPLR3_1_PCIE_MC_RCV1__MC_RECEIVE_1__SHIFT 0x0 |
|---|
| 95030 | #define BIFPLR3_1_PCIE_MC_RCV1__MC_RECEIVE_1_MASK 0xFFFFFFFFL |
|---|
| 95031 | //BIFPLR3_1_PCIE_MC_BLOCK_ALL0 |
|---|
| 95032 | #define BIFPLR3_1_PCIE_MC_BLOCK_ALL0__MC_BLOCK_ALL_0__SHIFT 0x0 |
|---|
| 95033 | #define BIFPLR3_1_PCIE_MC_BLOCK_ALL0__MC_BLOCK_ALL_0_MASK 0xFFFFFFFFL |
|---|
| 95034 | //BIFPLR3_1_PCIE_MC_BLOCK_ALL1 |
|---|
| 95035 | #define BIFPLR3_1_PCIE_MC_BLOCK_ALL1__MC_BLOCK_ALL_1__SHIFT 0x0 |
|---|
| 95036 | #define BIFPLR3_1_PCIE_MC_BLOCK_ALL1__MC_BLOCK_ALL_1_MASK 0xFFFFFFFFL |
|---|
| 95037 | //BIFPLR3_1_PCIE_MC_BLOCK_UNTRANSLATED_0 |
|---|
| 95038 | #define BIFPLR3_1_PCIE_MC_BLOCK_UNTRANSLATED_0__MC_BLOCK_UNTRANSLATED_0__SHIFT 0x0 |
|---|
| 95039 | #define BIFPLR3_1_PCIE_MC_BLOCK_UNTRANSLATED_0__MC_BLOCK_UNTRANSLATED_0_MASK 0xFFFFFFFFL |
|---|
| 95040 | //BIFPLR3_1_PCIE_MC_BLOCK_UNTRANSLATED_1 |
|---|
| 95041 | #define BIFPLR3_1_PCIE_MC_BLOCK_UNTRANSLATED_1__MC_BLOCK_UNTRANSLATED_1__SHIFT 0x0 |
|---|
| 95042 | #define BIFPLR3_1_PCIE_MC_BLOCK_UNTRANSLATED_1__MC_BLOCK_UNTRANSLATED_1_MASK 0xFFFFFFFFL |
|---|
| 95043 | //BIFPLR3_1_PCIE_MC_OVERLAY_BAR0 |
|---|
| 95044 | #define BIFPLR3_1_PCIE_MC_OVERLAY_BAR0__MC_OVERLAY_SIZE__SHIFT 0x0 |
|---|
| 95045 | #define BIFPLR3_1_PCIE_MC_OVERLAY_BAR0__MC_OVERLAY_BAR_0__SHIFT 0x6 |
|---|
| 95046 | #define BIFPLR3_1_PCIE_MC_OVERLAY_BAR0__MC_OVERLAY_SIZE_MASK 0x0000003FL |
|---|
| 95047 | #define BIFPLR3_1_PCIE_MC_OVERLAY_BAR0__MC_OVERLAY_BAR_0_MASK 0xFFFFFFC0L |
|---|
| 95048 | //BIFPLR3_1_PCIE_MC_OVERLAY_BAR1 |
|---|
| 95049 | #define BIFPLR3_1_PCIE_MC_OVERLAY_BAR1__MC_OVERLAY_BAR_1__SHIFT 0x0 |
|---|
| 95050 | #define BIFPLR3_1_PCIE_MC_OVERLAY_BAR1__MC_OVERLAY_BAR_1_MASK 0xFFFFFFFFL |
|---|
| 95051 | //BIFPLR3_1_PCIE_L1_PM_SUB_CAP_LIST |
|---|
| 95052 | #define BIFPLR3_1_PCIE_L1_PM_SUB_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 95053 | #define BIFPLR3_1_PCIE_L1_PM_SUB_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 95054 | #define BIFPLR3_1_PCIE_L1_PM_SUB_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 95055 | #define BIFPLR3_1_PCIE_L1_PM_SUB_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 95056 | #define BIFPLR3_1_PCIE_L1_PM_SUB_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 95057 | #define BIFPLR3_1_PCIE_L1_PM_SUB_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 95058 | //BIFPLR3_1_PCIE_L1_PM_SUB_CAP |
|---|
| 95059 | #define BIFPLR3_1_PCIE_L1_PM_SUB_CAP__PCI_PM_L1_2_SUPPORTED__SHIFT 0x0 |
|---|
| 95060 | #define BIFPLR3_1_PCIE_L1_PM_SUB_CAP__PCI_PM_L1_1_SUPPORTED__SHIFT 0x1 |
|---|
| 95061 | #define BIFPLR3_1_PCIE_L1_PM_SUB_CAP__ASPM_L1_2_SUPPORTED__SHIFT 0x2 |
|---|
| 95062 | #define BIFPLR3_1_PCIE_L1_PM_SUB_CAP__ASPM_L1_1_SUPPORTED__SHIFT 0x3 |
|---|
| 95063 | #define BIFPLR3_1_PCIE_L1_PM_SUB_CAP__L1_PM_SUB_SUPPORTED__SHIFT 0x4 |
|---|
| 95064 | #define BIFPLR3_1_PCIE_L1_PM_SUB_CAP__LINK_ACTIVATION_SUPPORTED__SHIFT 0x5 |
|---|
| 95065 | #define BIFPLR3_1_PCIE_L1_PM_SUB_CAP__PORT_CM_RESTORE_TIME__SHIFT 0x8 |
|---|
| 95066 | #define BIFPLR3_1_PCIE_L1_PM_SUB_CAP__PORT_T_POWER_ON_SCALE__SHIFT 0x10 |
|---|
| 95067 | #define BIFPLR3_1_PCIE_L1_PM_SUB_CAP__PORT_T_POWER_ON_VALUE__SHIFT 0x13 |
|---|
| 95068 | #define BIFPLR3_1_PCIE_L1_PM_SUB_CAP__PCI_PM_L1_2_SUPPORTED_MASK 0x00000001L |
|---|
| 95069 | #define BIFPLR3_1_PCIE_L1_PM_SUB_CAP__PCI_PM_L1_1_SUPPORTED_MASK 0x00000002L |
|---|
| 95070 | #define BIFPLR3_1_PCIE_L1_PM_SUB_CAP__ASPM_L1_2_SUPPORTED_MASK 0x00000004L |
|---|
| 95071 | #define BIFPLR3_1_PCIE_L1_PM_SUB_CAP__ASPM_L1_1_SUPPORTED_MASK 0x00000008L |
|---|
| 95072 | #define BIFPLR3_1_PCIE_L1_PM_SUB_CAP__L1_PM_SUB_SUPPORTED_MASK 0x00000010L |
|---|
| 95073 | #define BIFPLR3_1_PCIE_L1_PM_SUB_CAP__LINK_ACTIVATION_SUPPORTED_MASK 0x00000020L |
|---|
| 95074 | #define BIFPLR3_1_PCIE_L1_PM_SUB_CAP__PORT_CM_RESTORE_TIME_MASK 0x0000FF00L |
|---|
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| 95137 | #define BIFPLR3_1_PCIE_DPC_CNTL__DPC_SIG_SFW_ENABLE_MASK 0x0100L |
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|---|
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|---|
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| 95211 | //BIFPLR3_1_PCIE_RP_PIO_SYSERROR |
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| 95226 | #define BIFPLR3_1_PCIE_RP_PIO_SYSERROR__IO_CTO_MASK 0x00000400L |
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| 95227 | #define BIFPLR3_1_PCIE_RP_PIO_SYSERROR__MEM_UR_CPL_MASK 0x00010000L |
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| 95228 | #define BIFPLR3_1_PCIE_RP_PIO_SYSERROR__MEM_CA_CPL_MASK 0x00020000L |
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| 95229 | #define BIFPLR3_1_PCIE_RP_PIO_SYSERROR__MEM_CTO_MASK 0x00040000L |
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| 95236 | #define BIFPLR3_1_PCIE_RP_PIO_EXCEPTION__IO_CTO__SHIFT 0xa |
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| 95237 | #define BIFPLR3_1_PCIE_RP_PIO_EXCEPTION__MEM_UR_CPL__SHIFT 0x10 |
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| 95238 | #define BIFPLR3_1_PCIE_RP_PIO_EXCEPTION__MEM_CA_CPL__SHIFT 0x11 |
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| 96171 | #define BIFPLR3_1_PCIE_CCIX_CAP__ESM_RECALIBRATION_NEEDED_ON_ESM_DATA_RATE_UPDATE_MASK 0x0008L |
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| 96173 | #define BIFPLR3_1_PCIE_CCIX_CAP__ESM_QUICK_EQUALIZATION_TIMEOUT_MASK 0x0700L |
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| 96188 | #define BIFPLR3_1_PCIE_CCIX_ESM_OPTL_CAP__RESERVED__SHIFT 0x0 |
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| 96191 | #define BIFPLR3_1_PCIE_CCIX_ESM_STATUS__ESM_CURRENT_DATA_RATE__SHIFT 0x0 |
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| 96193 | #define BIFPLR3_1_PCIE_CCIX_ESM_STATUS__ESM_CURRENT_DATA_RATE_MASK 0x0000007FL |
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| 96194 | #define BIFPLR3_1_PCIE_CCIX_ESM_STATUS__ESM_CALIBRATION_COMPLETE_MASK 0x00000080L |
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| 96199 | #define BIFPLR3_1_PCIE_CCIX_ESM_CNTL__ESM_ENABLE__SHIFT 0xf |
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| 96200 | #define BIFPLR3_1_PCIE_CCIX_ESM_CNTL__ESM_EXTENDED_EQUALIZATION_PHASE2_TIMEOUT__SHIFT 0x10 |
|---|
| 96201 | #define BIFPLR3_1_PCIE_CCIX_ESM_CNTL__ESM_COMPLIANCE__SHIFT 0x13 |
|---|
| 96202 | #define BIFPLR3_1_PCIE_CCIX_ESM_CNTL__ESM_EXTENDED_EQUALIZATION_PHASE3_TIMEOUT__SHIFT 0x14 |
|---|
| 96203 | #define BIFPLR3_1_PCIE_CCIX_ESM_CNTL__LINK_REACH_TARGET__SHIFT 0x18 |
|---|
| 96204 | #define BIFPLR3_1_PCIE_CCIX_ESM_CNTL__RETIMER_PRESENT__SHIFT 0x19 |
|---|
| 96205 | #define BIFPLR3_1_PCIE_CCIX_ESM_CNTL__ESM_QUICK_EQUALIZATION_TIMEOUT_SELECT__SHIFT 0x1a |
|---|
| 96206 | #define BIFPLR3_1_PCIE_CCIX_ESM_CNTL__ESM_DATA_RATE0_MASK 0x0000007FL |
|---|
| 96207 | #define BIFPLR3_1_PCIE_CCIX_ESM_CNTL__ESM_PERFORM_CALIBRATION_MASK 0x00000080L |
|---|
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| 96401 | #define BIFPLR3_1_LINK_CNTL_32GT__EQUALIZATION_BYPASS_TO_HIGHEST_RATE_DISABLE_MASK 0x00000001L |
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| 96402 | #define BIFPLR3_1_LINK_CNTL_32GT__NO_EQUALIZATION_NEEDED_DISABLE_MASK 0x00000002L |
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|---|
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|---|
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|---|
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|---|
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|---|
| 96419 | #define BIFPLR3_1_LINK_STATUS_32GT__LINK_EQUALIZATION_REQUEST_32GT_MASK 0x00000010L |
|---|
| 96420 | #define BIFPLR3_1_LINK_STATUS_32GT__MODIFIED_TS_RECEIVED_MASK 0x00000020L |
|---|
| 96421 | #define BIFPLR3_1_LINK_STATUS_32GT__RECEIVED_ENHANCED_LINK_BEHAVIOUR_CONTROL_MASK 0x000000C0L |
|---|
| 96422 | #define BIFPLR3_1_LINK_STATUS_32GT__TRANSMITTER_PRECODING_ON_MASK 0x00000100L |
|---|
| 96423 | #define BIFPLR3_1_LINK_STATUS_32GT__TRANSMITTER_PRECODE_REQUEST_MASK 0x00000200L |
|---|
| 96424 | #define BIFPLR3_1_LINK_STATUS_32GT__NO_EQUALIZATION_NEEDED_RECEIVED_MASK 0x00000400L |
|---|
| 96425 | |
|---|
| 96426 | |
|---|
| 96427 | // addressBlock: nbio_pcie1_bifplr4_cfgdecp |
|---|
| 96428 | //BIFPLR4_1_VENDOR_ID |
|---|
| 96429 | #define BIFPLR4_1_VENDOR_ID__VENDOR_ID__SHIFT 0x0 |
|---|
| 96430 | #define BIFPLR4_1_VENDOR_ID__VENDOR_ID_MASK 0xFFFFL |
|---|
| 96431 | //BIFPLR4_1_DEVICE_ID |
|---|
| 96432 | #define BIFPLR4_1_DEVICE_ID__DEVICE_ID__SHIFT 0x0 |
|---|
| 96433 | #define BIFPLR4_1_DEVICE_ID__DEVICE_ID_MASK 0xFFFFL |
|---|
| 96434 | //BIFPLR4_1_COMMAND |
|---|
| 96435 | #define BIFPLR4_1_COMMAND__IO_ACCESS_EN__SHIFT 0x0 |
|---|
| 96436 | #define BIFPLR4_1_COMMAND__MEM_ACCESS_EN__SHIFT 0x1 |
|---|
| 96437 | #define BIFPLR4_1_COMMAND__BUS_MASTER_EN__SHIFT 0x2 |
|---|
| 96438 | #define BIFPLR4_1_COMMAND__SPECIAL_CYCLE_EN__SHIFT 0x3 |
|---|
| 96439 | #define BIFPLR4_1_COMMAND__MEM_WRITE_INVALIDATE_EN__SHIFT 0x4 |
|---|
| 96440 | #define BIFPLR4_1_COMMAND__PAL_SNOOP_EN__SHIFT 0x5 |
|---|
| 96441 | #define BIFPLR4_1_COMMAND__PARITY_ERROR_RESPONSE__SHIFT 0x6 |
|---|
| 96442 | #define BIFPLR4_1_COMMAND__AD_STEPPING__SHIFT 0x7 |
|---|
| 96443 | #define BIFPLR4_1_COMMAND__SERR_EN__SHIFT 0x8 |
|---|
| 96444 | #define BIFPLR4_1_COMMAND__FAST_B2B_EN__SHIFT 0x9 |
|---|
| 96445 | #define BIFPLR4_1_COMMAND__INT_DIS__SHIFT 0xa |
|---|
| 96446 | #define BIFPLR4_1_COMMAND__IO_ACCESS_EN_MASK 0x0001L |
|---|
| 96447 | #define BIFPLR4_1_COMMAND__MEM_ACCESS_EN_MASK 0x0002L |
|---|
| 96448 | #define BIFPLR4_1_COMMAND__BUS_MASTER_EN_MASK 0x0004L |
|---|
| 96449 | #define BIFPLR4_1_COMMAND__SPECIAL_CYCLE_EN_MASK 0x0008L |
|---|
| 96450 | #define BIFPLR4_1_COMMAND__MEM_WRITE_INVALIDATE_EN_MASK 0x0010L |
|---|
| 96451 | #define BIFPLR4_1_COMMAND__PAL_SNOOP_EN_MASK 0x0020L |
|---|
| 96452 | #define BIFPLR4_1_COMMAND__PARITY_ERROR_RESPONSE_MASK 0x0040L |
|---|
| 96453 | #define BIFPLR4_1_COMMAND__AD_STEPPING_MASK 0x0080L |
|---|
| 96454 | #define BIFPLR4_1_COMMAND__SERR_EN_MASK 0x0100L |
|---|
| 96455 | #define BIFPLR4_1_COMMAND__FAST_B2B_EN_MASK 0x0200L |
|---|
| 96456 | #define BIFPLR4_1_COMMAND__INT_DIS_MASK 0x0400L |
|---|
| 96457 | //BIFPLR4_1_STATUS |
|---|
| 96458 | #define BIFPLR4_1_STATUS__IMMEDIATE_READINESS__SHIFT 0x0 |
|---|
| 96459 | #define BIFPLR4_1_STATUS__INT_STATUS__SHIFT 0x3 |
|---|
| 96460 | #define BIFPLR4_1_STATUS__CAP_LIST__SHIFT 0x4 |
|---|
| 96461 | #define BIFPLR4_1_STATUS__PCI_66_CAP__SHIFT 0x5 |
|---|
| 96462 | #define BIFPLR4_1_STATUS__FAST_BACK_CAPABLE__SHIFT 0x7 |
|---|
| 96463 | #define BIFPLR4_1_STATUS__MASTER_DATA_PARITY_ERROR__SHIFT 0x8 |
|---|
| 96464 | #define BIFPLR4_1_STATUS__DEVSEL_TIMING__SHIFT 0x9 |
|---|
| 96465 | #define BIFPLR4_1_STATUS__SIGNAL_TARGET_ABORT__SHIFT 0xb |
|---|
| 96466 | #define BIFPLR4_1_STATUS__RECEIVED_TARGET_ABORT__SHIFT 0xc |
|---|
| 96467 | #define BIFPLR4_1_STATUS__RECEIVED_MASTER_ABORT__SHIFT 0xd |
|---|
| 96468 | #define BIFPLR4_1_STATUS__SIGNALED_SYSTEM_ERROR__SHIFT 0xe |
|---|
| 96469 | #define BIFPLR4_1_STATUS__PARITY_ERROR_DETECTED__SHIFT 0xf |
|---|
| 96470 | #define BIFPLR4_1_STATUS__IMMEDIATE_READINESS_MASK 0x0001L |
|---|
| 96471 | #define BIFPLR4_1_STATUS__INT_STATUS_MASK 0x0008L |
|---|
| 96472 | #define BIFPLR4_1_STATUS__CAP_LIST_MASK 0x0010L |
|---|
| 96473 | #define BIFPLR4_1_STATUS__PCI_66_CAP_MASK 0x0020L |
|---|
| 96474 | #define BIFPLR4_1_STATUS__FAST_BACK_CAPABLE_MASK 0x0080L |
|---|
| 96475 | #define BIFPLR4_1_STATUS__MASTER_DATA_PARITY_ERROR_MASK 0x0100L |
|---|
| 96476 | #define BIFPLR4_1_STATUS__DEVSEL_TIMING_MASK 0x0600L |
|---|
| 96477 | #define BIFPLR4_1_STATUS__SIGNAL_TARGET_ABORT_MASK 0x0800L |
|---|
| 96478 | #define BIFPLR4_1_STATUS__RECEIVED_TARGET_ABORT_MASK 0x1000L |
|---|
| 96479 | #define BIFPLR4_1_STATUS__RECEIVED_MASTER_ABORT_MASK 0x2000L |
|---|
| 96480 | #define BIFPLR4_1_STATUS__SIGNALED_SYSTEM_ERROR_MASK 0x4000L |
|---|
| 96481 | #define BIFPLR4_1_STATUS__PARITY_ERROR_DETECTED_MASK 0x8000L |
|---|
| 96482 | //BIFPLR4_1_REVISION_ID |
|---|
| 96483 | #define BIFPLR4_1_REVISION_ID__MINOR_REV_ID__SHIFT 0x0 |
|---|
| 96484 | #define BIFPLR4_1_REVISION_ID__MAJOR_REV_ID__SHIFT 0x4 |
|---|
| 96485 | #define BIFPLR4_1_REVISION_ID__MINOR_REV_ID_MASK 0x0FL |
|---|
| 96486 | #define BIFPLR4_1_REVISION_ID__MAJOR_REV_ID_MASK 0xF0L |
|---|
| 96487 | //BIFPLR4_1_PROG_INTERFACE |
|---|
| 96488 | #define BIFPLR4_1_PROG_INTERFACE__PROG_INTERFACE__SHIFT 0x0 |
|---|
| 96489 | #define BIFPLR4_1_PROG_INTERFACE__PROG_INTERFACE_MASK 0xFFL |
|---|
| 96490 | //BIFPLR4_1_SUB_CLASS |
|---|
| 96491 | #define BIFPLR4_1_SUB_CLASS__SUB_CLASS__SHIFT 0x0 |
|---|
| 96492 | #define BIFPLR4_1_SUB_CLASS__SUB_CLASS_MASK 0xFFL |
|---|
| 96493 | //BIFPLR4_1_BASE_CLASS |
|---|
| 96494 | #define BIFPLR4_1_BASE_CLASS__BASE_CLASS__SHIFT 0x0 |
|---|
| 96495 | #define BIFPLR4_1_BASE_CLASS__BASE_CLASS_MASK 0xFFL |
|---|
| 96496 | //BIFPLR4_1_CACHE_LINE |
|---|
| 96497 | #define BIFPLR4_1_CACHE_LINE__CACHE_LINE_SIZE__SHIFT 0x0 |
|---|
| 96498 | #define BIFPLR4_1_CACHE_LINE__CACHE_LINE_SIZE_MASK 0xFFL |
|---|
| 96499 | //BIFPLR4_1_LATENCY |
|---|
| 96500 | #define BIFPLR4_1_LATENCY__LATENCY_TIMER__SHIFT 0x0 |
|---|
| 96501 | #define BIFPLR4_1_LATENCY__LATENCY_TIMER_MASK 0xFFL |
|---|
| 96502 | //BIFPLR4_1_HEADER |
|---|
| 96503 | #define 0x0 |
|---|
| 96504 | #define 0x7 |
|---|
| 96505 | #define 0x7FL |
|---|
| 96506 | #define 0x80L |
|---|
| 96507 | //BIFPLR4_1_BIST |
|---|
| 96508 | #define BIFPLR4_1_BIST__BIST_COMP__SHIFT 0x0 |
|---|
| 96509 | #define BIFPLR4_1_BIST__BIST_STRT__SHIFT 0x6 |
|---|
| 96510 | #define BIFPLR4_1_BIST__BIST_CAP__SHIFT 0x7 |
|---|
| 96511 | #define BIFPLR4_1_BIST__BIST_COMP_MASK 0x0FL |
|---|
| 96512 | #define BIFPLR4_1_BIST__BIST_STRT_MASK 0x40L |
|---|
| 96513 | #define BIFPLR4_1_BIST__BIST_CAP_MASK 0x80L |
|---|
| 96514 | //BIFPLR4_1_SUB_BUS_NUMBER_LATENCY |
|---|
| 96515 | #define BIFPLR4_1_SUB_BUS_NUMBER_LATENCY__PRIMARY_BUS__SHIFT 0x0 |
|---|
| 96516 | #define BIFPLR4_1_SUB_BUS_NUMBER_LATENCY__SECONDARY_BUS__SHIFT 0x8 |
|---|
| 96517 | #define BIFPLR4_1_SUB_BUS_NUMBER_LATENCY__SUB_BUS_NUM__SHIFT 0x10 |
|---|
| 96518 | #define BIFPLR4_1_SUB_BUS_NUMBER_LATENCY__SECONDARY_LATENCY_TIMER__SHIFT 0x18 |
|---|
| 96519 | #define BIFPLR4_1_SUB_BUS_NUMBER_LATENCY__PRIMARY_BUS_MASK 0x000000FFL |
|---|
| 96520 | #define BIFPLR4_1_SUB_BUS_NUMBER_LATENCY__SECONDARY_BUS_MASK 0x0000FF00L |
|---|
| 96521 | #define BIFPLR4_1_SUB_BUS_NUMBER_LATENCY__SUB_BUS_NUM_MASK 0x00FF0000L |
|---|
| 96522 | #define BIFPLR4_1_SUB_BUS_NUMBER_LATENCY__SECONDARY_LATENCY_TIMER_MASK 0xFF000000L |
|---|
| 96523 | //BIFPLR4_1_IO_BASE_LIMIT |
|---|
| 96524 | #define BIFPLR4_1_IO_BASE_LIMIT__IO_BASE_TYPE__SHIFT 0x0 |
|---|
| 96525 | #define BIFPLR4_1_IO_BASE_LIMIT__IO_BASE__SHIFT 0x4 |
|---|
| 96526 | #define BIFPLR4_1_IO_BASE_LIMIT__IO_LIMIT_TYPE__SHIFT 0x8 |
|---|
| 96527 | #define BIFPLR4_1_IO_BASE_LIMIT__IO_LIMIT__SHIFT 0xc |
|---|
| 96528 | #define BIFPLR4_1_IO_BASE_LIMIT__IO_BASE_TYPE_MASK 0x000FL |
|---|
| 96529 | #define BIFPLR4_1_IO_BASE_LIMIT__IO_BASE_MASK 0x00F0L |
|---|
| 96530 | #define BIFPLR4_1_IO_BASE_LIMIT__IO_LIMIT_TYPE_MASK 0x0F00L |
|---|
| 96531 | #define BIFPLR4_1_IO_BASE_LIMIT__IO_LIMIT_MASK 0xF000L |
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|---|
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| 96542 | #define BIFPLR4_1_SECONDARY_STATUS__PCI_66_CAP_MASK 0x0020L |
|---|
| 96543 | #define BIFPLR4_1_SECONDARY_STATUS__FAST_BACK_CAPABLE_MASK 0x0080L |
|---|
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|---|
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| 96549 | #define BIFPLR4_1_SECONDARY_STATUS__RECEIVED_SYSTEM_ERROR_MASK 0x4000L |
|---|
| 96550 | #define BIFPLR4_1_SECONDARY_STATUS__PARITY_ERROR_DETECTED_MASK 0x8000L |
|---|
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|---|
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| 96566 | #define BIFPLR4_1_PREF_BASE_LIMIT__PREF_MEM_BASE_31_20_MASK 0x0000FFF0L |
|---|
| 96567 | #define BIFPLR4_1_PREF_BASE_LIMIT__PREF_MEM_LIMIT_TYPE_MASK 0x000F0000L |
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| 96568 | #define BIFPLR4_1_PREF_BASE_LIMIT__PREF_MEM_LIMIT_31_20_MASK 0xFFF00000L |
|---|
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|---|
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|---|
| 96574 | #define BIFPLR4_1_PREF_LIMIT_UPPER__PREF_LIMIT_UPPER_MASK 0xFFFFFFFFL |
|---|
| 96575 | //BIFPLR4_1_IO_BASE_LIMIT_HI |
|---|
| 96576 | #define BIFPLR4_1_IO_BASE_LIMIT_HI__IO_BASE_31_16__SHIFT 0x0 |
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|---|
| 96578 | #define BIFPLR4_1_IO_BASE_LIMIT_HI__IO_BASE_31_16_MASK 0x0000FFFFL |
|---|
| 96579 | #define BIFPLR4_1_IO_BASE_LIMIT_HI__IO_LIMIT_31_16_MASK 0xFFFF0000L |
|---|
| 96580 | //BIFPLR4_1_CAP_PTR |
|---|
| 96581 | #define BIFPLR4_1_CAP_PTR__CAP_PTR__SHIFT 0x0 |
|---|
| 96582 | #define BIFPLR4_1_CAP_PTR__CAP_PTR_MASK 0xFFL |
|---|
| 96583 | //BIFPLR4_1_ROM_BASE_ADDR |
|---|
| 96584 | #define BIFPLR4_1_ROM_BASE_ADDR__ROM_ENABLE__SHIFT 0x0 |
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| 96587 | #define BIFPLR4_1_ROM_BASE_ADDR__BASE_ADDR__SHIFT 0xb |
|---|
| 96588 | #define BIFPLR4_1_ROM_BASE_ADDR__ROM_ENABLE_MASK 0x00000001L |
|---|
| 96589 | #define BIFPLR4_1_ROM_BASE_ADDR__ROM_VALIDATION_STATUS_MASK 0x0000000EL |
|---|
| 96590 | #define BIFPLR4_1_ROM_BASE_ADDR__ROM_VALIDATION_DETAILS_MASK 0x000000F0L |
|---|
| 96591 | #define BIFPLR4_1_ROM_BASE_ADDR__BASE_ADDR_MASK 0xFFFFF800L |
|---|
| 96592 | //BIFPLR4_1_INTERRUPT_LINE |
|---|
| 96593 | #define BIFPLR4_1_INTERRUPT_LINE__INTERRUPT_LINE__SHIFT 0x0 |
|---|
| 96594 | #define BIFPLR4_1_INTERRUPT_LINE__INTERRUPT_LINE_MASK 0xFFL |
|---|
| 96595 | //BIFPLR4_1_INTERRUPT_PIN |
|---|
| 96596 | #define BIFPLR4_1_INTERRUPT_PIN__INTERRUPT_PIN__SHIFT 0x0 |
|---|
| 96597 | #define BIFPLR4_1_INTERRUPT_PIN__INTERRUPT_PIN_MASK 0xFFL |
|---|
| 96598 | //BIFPLR4_1_EXT_BRIDGE_CNTL |
|---|
| 96599 | #define BIFPLR4_1_EXT_BRIDGE_CNTL__IO_PORT_80_EN__SHIFT 0x0 |
|---|
| 96600 | #define BIFPLR4_1_EXT_BRIDGE_CNTL__IO_PORT_80_EN_MASK 0x01L |
|---|
| 96601 | //BIFPLR4_1_VENDOR_CAP_LIST |
|---|
| 96602 | #define BIFPLR4_1_VENDOR_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 96603 | #define BIFPLR4_1_VENDOR_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
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| 96604 | #define BIFPLR4_1_VENDOR_CAP_LIST__LENGTH__SHIFT 0x10 |
|---|
| 96605 | #define BIFPLR4_1_VENDOR_CAP_LIST__CAP_ID_MASK 0x000000FFL |
|---|
| 96606 | #define BIFPLR4_1_VENDOR_CAP_LIST__NEXT_PTR_MASK 0x0000FF00L |
|---|
| 96607 | #define BIFPLR4_1_VENDOR_CAP_LIST__LENGTH_MASK 0x00FF0000L |
|---|
| 96608 | //BIFPLR4_1_ADAPTER_ID_W |
|---|
| 96609 | #define BIFPLR4_1_ADAPTER_ID_W__SUBSYSTEM_VENDOR_ID__SHIFT 0x0 |
|---|
| 96610 | #define BIFPLR4_1_ADAPTER_ID_W__SUBSYSTEM_ID__SHIFT 0x10 |
|---|
| 96611 | #define BIFPLR4_1_ADAPTER_ID_W__SUBSYSTEM_VENDOR_ID_MASK 0x0000FFFFL |
|---|
| 96612 | #define BIFPLR4_1_ADAPTER_ID_W__SUBSYSTEM_ID_MASK 0xFFFF0000L |
|---|
| 96613 | //BIFPLR4_1_PMI_CAP_LIST |
|---|
| 96614 | #define BIFPLR4_1_PMI_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 96615 | #define BIFPLR4_1_PMI_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
|---|
| 96616 | #define BIFPLR4_1_PMI_CAP_LIST__CAP_ID_MASK 0x00FFL |
|---|
| 96617 | #define BIFPLR4_1_PMI_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
|---|
| 96618 | //BIFPLR4_1_PMI_CAP |
|---|
| 96619 | #define BIFPLR4_1_PMI_CAP__VERSION__SHIFT 0x0 |
|---|
| 96620 | #define BIFPLR4_1_PMI_CAP__PME_CLOCK__SHIFT 0x3 |
|---|
| 96621 | #define BIFPLR4_1_PMI_CAP__IMMEDIATE_READINESS_ON_RETURN_TO_D0__SHIFT 0x4 |
|---|
| 96622 | #define BIFPLR4_1_PMI_CAP__DEV_SPECIFIC_INIT__SHIFT 0x5 |
|---|
| 96623 | #define BIFPLR4_1_PMI_CAP__AUX_CURRENT__SHIFT 0x6 |
|---|
| 96624 | #define BIFPLR4_1_PMI_CAP__D1_SUPPORT__SHIFT 0x9 |
|---|
| 96625 | #define BIFPLR4_1_PMI_CAP__D2_SUPPORT__SHIFT 0xa |
|---|
| 96626 | #define BIFPLR4_1_PMI_CAP__PME_SUPPORT__SHIFT 0xb |
|---|
| 96627 | #define BIFPLR4_1_PMI_CAP__VERSION_MASK 0x0007L |
|---|
| 96628 | #define BIFPLR4_1_PMI_CAP__PME_CLOCK_MASK 0x0008L |
|---|
| 96629 | #define BIFPLR4_1_PMI_CAP__IMMEDIATE_READINESS_ON_RETURN_TO_D0_MASK 0x0010L |
|---|
| 96630 | #define BIFPLR4_1_PMI_CAP__DEV_SPECIFIC_INIT_MASK 0x0020L |
|---|
| 96631 | #define BIFPLR4_1_PMI_CAP__AUX_CURRENT_MASK 0x01C0L |
|---|
| 96632 | #define BIFPLR4_1_PMI_CAP__D1_SUPPORT_MASK 0x0200L |
|---|
| 96633 | #define BIFPLR4_1_PMI_CAP__D2_SUPPORT_MASK 0x0400L |
|---|
| 96634 | #define BIFPLR4_1_PMI_CAP__PME_SUPPORT_MASK 0xF800L |
|---|
| 96635 | //BIFPLR4_1_PMI_STATUS_CNTL |
|---|
| 96636 | #define BIFPLR4_1_PMI_STATUS_CNTL__POWER_STATE__SHIFT 0x0 |
|---|
| 96637 | #define BIFPLR4_1_PMI_STATUS_CNTL__NO_SOFT_RESET__SHIFT 0x3 |
|---|
| 96638 | #define BIFPLR4_1_PMI_STATUS_CNTL__PME_EN__SHIFT 0x8 |
|---|
| 96639 | #define BIFPLR4_1_PMI_STATUS_CNTL__DATA_SELECT__SHIFT 0x9 |
|---|
| 96640 | #define BIFPLR4_1_PMI_STATUS_CNTL__DATA_SCALE__SHIFT 0xd |
|---|
| 96641 | #define BIFPLR4_1_PMI_STATUS_CNTL__PME_STATUS__SHIFT 0xf |
|---|
| 96642 | #define BIFPLR4_1_PMI_STATUS_CNTL__B2_B3_SUPPORT__SHIFT 0x16 |
|---|
| 96643 | #define BIFPLR4_1_PMI_STATUS_CNTL__BUS_PWR_EN__SHIFT 0x17 |
|---|
| 96644 | #define BIFPLR4_1_PMI_STATUS_CNTL__PMI_DATA__SHIFT 0x18 |
|---|
| 96645 | #define BIFPLR4_1_PMI_STATUS_CNTL__POWER_STATE_MASK 0x00000003L |
|---|
| 96646 | #define BIFPLR4_1_PMI_STATUS_CNTL__NO_SOFT_RESET_MASK 0x00000008L |
|---|
| 96647 | #define BIFPLR4_1_PMI_STATUS_CNTL__PME_EN_MASK 0x00000100L |
|---|
| 96648 | #define BIFPLR4_1_PMI_STATUS_CNTL__DATA_SELECT_MASK 0x00001E00L |
|---|
| 96649 | #define BIFPLR4_1_PMI_STATUS_CNTL__DATA_SCALE_MASK 0x00006000L |
|---|
| 96650 | #define BIFPLR4_1_PMI_STATUS_CNTL__PME_STATUS_MASK 0x00008000L |
|---|
| 96651 | #define BIFPLR4_1_PMI_STATUS_CNTL__B2_B3_SUPPORT_MASK 0x00400000L |
|---|
| 96652 | #define BIFPLR4_1_PMI_STATUS_CNTL__BUS_PWR_EN_MASK 0x00800000L |
|---|
| 96653 | #define BIFPLR4_1_PMI_STATUS_CNTL__PMI_DATA_MASK 0xFF000000L |
|---|
| 96654 | //BIFPLR4_1_PCIE_CAP_LIST |
|---|
| 96655 | #define BIFPLR4_1_PCIE_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 96656 | #define BIFPLR4_1_PCIE_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
|---|
| 96657 | #define BIFPLR4_1_PCIE_CAP_LIST__CAP_ID_MASK 0x00FFL |
|---|
| 96658 | #define BIFPLR4_1_PCIE_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
|---|
| 96659 | //BIFPLR4_1_PCIE_CAP |
|---|
| 96660 | #define BIFPLR4_1_PCIE_CAP__VERSION__SHIFT 0x0 |
|---|
| 96661 | #define BIFPLR4_1_PCIE_CAP__DEVICE_TYPE__SHIFT 0x4 |
|---|
| 96662 | #define BIFPLR4_1_PCIE_CAP__SLOT_IMPLEMENTED__SHIFT 0x8 |
|---|
| 96663 | #define BIFPLR4_1_PCIE_CAP__INT_MESSAGE_NUM__SHIFT 0x9 |
|---|
| 96664 | #define BIFPLR4_1_PCIE_CAP__VERSION_MASK 0x000FL |
|---|
| 96665 | #define BIFPLR4_1_PCIE_CAP__DEVICE_TYPE_MASK 0x00F0L |
|---|
| 96666 | #define BIFPLR4_1_PCIE_CAP__SLOT_IMPLEMENTED_MASK 0x0100L |
|---|
| 96667 | #define BIFPLR4_1_PCIE_CAP__INT_MESSAGE_NUM_MASK 0x3E00L |
|---|
| 96668 | //BIFPLR4_1_DEVICE_CAP |
|---|
| 96669 | #define BIFPLR4_1_DEVICE_CAP__MAX_PAYLOAD_SUPPORT__SHIFT 0x0 |
|---|
| 96670 | #define BIFPLR4_1_DEVICE_CAP__PHANTOM_FUNC__SHIFT 0x3 |
|---|
| 96671 | #define BIFPLR4_1_DEVICE_CAP__EXTENDED_TAG__SHIFT 0x5 |
|---|
| 96672 | #define BIFPLR4_1_DEVICE_CAP__L0S_ACCEPTABLE_LATENCY__SHIFT 0x6 |
|---|
| 96673 | #define BIFPLR4_1_DEVICE_CAP__L1_ACCEPTABLE_LATENCY__SHIFT 0x9 |
|---|
| 96674 | #define BIFPLR4_1_DEVICE_CAP__ROLE_BASED_ERR_REPORTING__SHIFT 0xf |
|---|
| 96675 | #define BIFPLR4_1_DEVICE_CAP__ERR_COR_SUBCLASS_CAPABLE__SHIFT 0x10 |
|---|
| 96676 | #define BIFPLR4_1_DEVICE_CAP__CAPTURED_SLOT_POWER_LIMIT__SHIFT 0x12 |
|---|
| 96677 | #define BIFPLR4_1_DEVICE_CAP__CAPTURED_SLOT_POWER_SCALE__SHIFT 0x1a |
|---|
| 96678 | #define BIFPLR4_1_DEVICE_CAP__FLR_CAPABLE__SHIFT 0x1c |
|---|
| 96679 | #define BIFPLR4_1_DEVICE_CAP__MAX_PAYLOAD_SUPPORT_MASK 0x00000007L |
|---|
| 96680 | #define BIFPLR4_1_DEVICE_CAP__PHANTOM_FUNC_MASK 0x00000018L |
|---|
| 96681 | #define BIFPLR4_1_DEVICE_CAP__EXTENDED_TAG_MASK 0x00000020L |
|---|
| 96682 | #define BIFPLR4_1_DEVICE_CAP__L0S_ACCEPTABLE_LATENCY_MASK 0x000001C0L |
|---|
| 96683 | #define BIFPLR4_1_DEVICE_CAP__L1_ACCEPTABLE_LATENCY_MASK 0x00000E00L |
|---|
| 96684 | #define BIFPLR4_1_DEVICE_CAP__ROLE_BASED_ERR_REPORTING_MASK 0x00008000L |
|---|
| 96685 | #define BIFPLR4_1_DEVICE_CAP__ERR_COR_SUBCLASS_CAPABLE_MASK 0x00010000L |
|---|
| 96686 | #define BIFPLR4_1_DEVICE_CAP__CAPTURED_SLOT_POWER_LIMIT_MASK 0x03FC0000L |
|---|
| 96687 | #define BIFPLR4_1_DEVICE_CAP__CAPTURED_SLOT_POWER_SCALE_MASK 0x0C000000L |
|---|
| 96688 | #define BIFPLR4_1_DEVICE_CAP__FLR_CAPABLE_MASK 0x10000000L |
|---|
| 96689 | //BIFPLR4_1_DEVICE_CNTL |
|---|
| 96690 | #define BIFPLR4_1_DEVICE_CNTL__CORR_ERR_EN__SHIFT 0x0 |
|---|
| 96691 | #define BIFPLR4_1_DEVICE_CNTL__NON_FATAL_ERR_EN__SHIFT 0x1 |
|---|
| 96692 | #define BIFPLR4_1_DEVICE_CNTL__FATAL_ERR_EN__SHIFT 0x2 |
|---|
| 96693 | #define BIFPLR4_1_DEVICE_CNTL__USR_REPORT_EN__SHIFT 0x3 |
|---|
| 96694 | #define BIFPLR4_1_DEVICE_CNTL__RELAXED_ORD_EN__SHIFT 0x4 |
|---|
| 96695 | #define BIFPLR4_1_DEVICE_CNTL__MAX_PAYLOAD_SIZE__SHIFT 0x5 |
|---|
| 96696 | #define BIFPLR4_1_DEVICE_CNTL__EXTENDED_TAG_EN__SHIFT 0x8 |
|---|
| 96697 | #define BIFPLR4_1_DEVICE_CNTL__PHANTOM_FUNC_EN__SHIFT 0x9 |
|---|
| 96698 | #define BIFPLR4_1_DEVICE_CNTL__AUX_POWER_PM_EN__SHIFT 0xa |
|---|
| 96699 | #define BIFPLR4_1_DEVICE_CNTL__NO_SNOOP_EN__SHIFT 0xb |
|---|
| 96700 | #define BIFPLR4_1_DEVICE_CNTL__MAX_READ_REQUEST_SIZE__SHIFT 0xc |
|---|
| 96701 | #define BIFPLR4_1_DEVICE_CNTL__BRIDGE_CFG_RETRY_EN__SHIFT 0xf |
|---|
| 96702 | #define BIFPLR4_1_DEVICE_CNTL__CORR_ERR_EN_MASK 0x0001L |
|---|
| 96703 | #define BIFPLR4_1_DEVICE_CNTL__NON_FATAL_ERR_EN_MASK 0x0002L |
|---|
| 96704 | #define BIFPLR4_1_DEVICE_CNTL__FATAL_ERR_EN_MASK 0x0004L |
|---|
| 96705 | #define BIFPLR4_1_DEVICE_CNTL__USR_REPORT_EN_MASK 0x0008L |
|---|
| 96706 | #define BIFPLR4_1_DEVICE_CNTL__RELAXED_ORD_EN_MASK 0x0010L |
|---|
| 96707 | #define BIFPLR4_1_DEVICE_CNTL__MAX_PAYLOAD_SIZE_MASK 0x00E0L |
|---|
| 96708 | #define BIFPLR4_1_DEVICE_CNTL__EXTENDED_TAG_EN_MASK 0x0100L |
|---|
| 96709 | #define BIFPLR4_1_DEVICE_CNTL__PHANTOM_FUNC_EN_MASK 0x0200L |
|---|
| 96710 | #define BIFPLR4_1_DEVICE_CNTL__AUX_POWER_PM_EN_MASK 0x0400L |
|---|
| 96711 | #define BIFPLR4_1_DEVICE_CNTL__NO_SNOOP_EN_MASK 0x0800L |
|---|
| 96712 | #define BIFPLR4_1_DEVICE_CNTL__MAX_READ_REQUEST_SIZE_MASK 0x7000L |
|---|
| 96713 | #define BIFPLR4_1_DEVICE_CNTL__BRIDGE_CFG_RETRY_EN_MASK 0x8000L |
|---|
| 96714 | //BIFPLR4_1_DEVICE_STATUS |
|---|
| 96715 | #define BIFPLR4_1_DEVICE_STATUS__CORR_ERR__SHIFT 0x0 |
|---|
| 96716 | #define BIFPLR4_1_DEVICE_STATUS__NON_FATAL_ERR__SHIFT 0x1 |
|---|
| 96717 | #define BIFPLR4_1_DEVICE_STATUS__FATAL_ERR__SHIFT 0x2 |
|---|
| 96718 | #define BIFPLR4_1_DEVICE_STATUS__USR_DETECTED__SHIFT 0x3 |
|---|
| 96719 | #define BIFPLR4_1_DEVICE_STATUS__AUX_PWR__SHIFT 0x4 |
|---|
| 96720 | #define BIFPLR4_1_DEVICE_STATUS__TRANSACTIONS_PEND__SHIFT 0x5 |
|---|
| 96721 | #define BIFPLR4_1_DEVICE_STATUS__EMER_POWER_REDUCTION_DETECTED__SHIFT 0x6 |
|---|
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|---|
| 96723 | #define BIFPLR4_1_DEVICE_STATUS__NON_FATAL_ERR_MASK 0x0002L |
|---|
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|---|
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|---|
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| 96750 | #define BIFPLR4_1_LINK_CAP__ASPM_OPTIONALITY_COMPLIANCE_MASK 0x00400000L |
|---|
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|---|
| 96769 | #define BIFPLR4_1_LINK_CNTL__RETRAIN_LINK_MASK 0x0020L |
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| 96770 | #define BIFPLR4_1_LINK_CNTL__COMMON_CLOCK_CFG_MASK 0x0040L |
|---|
| 96771 | #define BIFPLR4_1_LINK_CNTL__EXTENDED_SYNC_MASK 0x0080L |
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| 96772 | #define BIFPLR4_1_LINK_CNTL__CLOCK_POWER_MANAGEMENT_EN_MASK 0x0100L |
|---|
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| 96785 | #define BIFPLR4_1_LINK_STATUS__CURRENT_LINK_SPEED_MASK 0x000FL |
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| 96786 | #define BIFPLR4_1_LINK_STATUS__NEGOTIATED_LINK_WIDTH_MASK 0x03F0L |
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| 96790 | #define BIFPLR4_1_LINK_STATUS__LINK_BW_MANAGEMENT_STATUS_MASK 0x4000L |
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| 96791 | #define BIFPLR4_1_LINK_STATUS__LINK_AUTONOMOUS_BW_STATUS_MASK 0x8000L |
|---|
| 96792 | //BIFPLR4_1_SLOT_CAP |
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| 96793 | #define BIFPLR4_1_SLOT_CAP__ATTN_BUTTON_PRESENT__SHIFT 0x0 |
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|---|
| 96795 | #define BIFPLR4_1_SLOT_CAP__MRL_SENSOR_PRESENT__SHIFT 0x2 |
|---|
| 96796 | #define BIFPLR4_1_SLOT_CAP__ATTN_INDICATOR_PRESENT__SHIFT 0x3 |
|---|
| 96797 | #define BIFPLR4_1_SLOT_CAP__PWR_INDICATOR_PRESENT__SHIFT 0x4 |
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| 96798 | #define BIFPLR4_1_SLOT_CAP__HOTPLUG_SURPRISE__SHIFT 0x5 |
|---|
| 96799 | #define BIFPLR4_1_SLOT_CAP__HOTPLUG_CAPABLE__SHIFT 0x6 |
|---|
| 96800 | #define BIFPLR4_1_SLOT_CAP__SLOT_PWR_LIMIT_VALUE__SHIFT 0x7 |
|---|
| 96801 | #define BIFPLR4_1_SLOT_CAP__SLOT_PWR_LIMIT_SCALE__SHIFT 0xf |
|---|
| 96802 | #define BIFPLR4_1_SLOT_CAP__ELECTROMECH_INTERLOCK_PRESENT__SHIFT 0x11 |
|---|
| 96803 | #define BIFPLR4_1_SLOT_CAP__NO_COMMAND_COMPLETED_SUPPORTED__SHIFT 0x12 |
|---|
| 96804 | #define BIFPLR4_1_SLOT_CAP__PHYSICAL_SLOT_NUM__SHIFT 0x13 |
|---|
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|---|
| 96806 | #define BIFPLR4_1_SLOT_CAP__PWR_CONTROLLER_PRESENT_MASK 0x00000002L |
|---|
| 96807 | #define BIFPLR4_1_SLOT_CAP__MRL_SENSOR_PRESENT_MASK 0x00000004L |
|---|
| 96808 | #define BIFPLR4_1_SLOT_CAP__ATTN_INDICATOR_PRESENT_MASK 0x00000008L |
|---|
| 96809 | #define BIFPLR4_1_SLOT_CAP__PWR_INDICATOR_PRESENT_MASK 0x00000010L |
|---|
| 96810 | #define BIFPLR4_1_SLOT_CAP__HOTPLUG_SURPRISE_MASK 0x00000020L |
|---|
| 96811 | #define BIFPLR4_1_SLOT_CAP__HOTPLUG_CAPABLE_MASK 0x00000040L |
|---|
| 96812 | #define BIFPLR4_1_SLOT_CAP__SLOT_PWR_LIMIT_VALUE_MASK 0x00007F80L |
|---|
| 96813 | #define BIFPLR4_1_SLOT_CAP__SLOT_PWR_LIMIT_SCALE_MASK 0x00018000L |
|---|
| 96814 | #define BIFPLR4_1_SLOT_CAP__ELECTROMECH_INTERLOCK_PRESENT_MASK 0x00020000L |
|---|
| 96815 | #define BIFPLR4_1_SLOT_CAP__NO_COMMAND_COMPLETED_SUPPORTED_MASK 0x00040000L |
|---|
| 96816 | #define BIFPLR4_1_SLOT_CAP__PHYSICAL_SLOT_NUM_MASK 0xFFF80000L |
|---|
| 96817 | //BIFPLR4_1_SLOT_CNTL |
|---|
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|---|
| 96819 | #define BIFPLR4_1_SLOT_CNTL__PWR_FAULT_DETECTED_EN__SHIFT 0x1 |
|---|
| 96820 | #define BIFPLR4_1_SLOT_CNTL__MRL_SENSOR_CHANGED_EN__SHIFT 0x2 |
|---|
| 96821 | #define BIFPLR4_1_SLOT_CNTL__PRESENCE_DETECT_CHANGED_EN__SHIFT 0x3 |
|---|
| 96822 | #define BIFPLR4_1_SLOT_CNTL__COMMAND_COMPLETED_INTR_EN__SHIFT 0x4 |
|---|
| 96823 | #define BIFPLR4_1_SLOT_CNTL__HOTPLUG_INTR_EN__SHIFT 0x5 |
|---|
| 96824 | #define BIFPLR4_1_SLOT_CNTL__ATTN_INDICATOR_CNTL__SHIFT 0x6 |
|---|
| 96825 | #define BIFPLR4_1_SLOT_CNTL__PWR_INDICATOR_CNTL__SHIFT 0x8 |
|---|
| 96826 | #define BIFPLR4_1_SLOT_CNTL__PWR_CONTROLLER_CNTL__SHIFT 0xa |
|---|
| 96827 | #define BIFPLR4_1_SLOT_CNTL__ELECTROMECH_INTERLOCK_CNTL__SHIFT 0xb |
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| 96828 | #define BIFPLR4_1_SLOT_CNTL__DL_STATE_CHANGED_EN__SHIFT 0xc |
|---|
| 96829 | #define BIFPLR4_1_SLOT_CNTL__AUTO_SLOT_PWR_LIMIT_DISABLE__SHIFT 0xd |
|---|
| 96830 | #define BIFPLR4_1_SLOT_CNTL__INBAND_PD_DISABLE__SHIFT 0xe |
|---|
| 96831 | #define BIFPLR4_1_SLOT_CNTL__ATTN_BUTTON_PRESSED_EN_MASK 0x0001L |
|---|
| 96832 | #define BIFPLR4_1_SLOT_CNTL__PWR_FAULT_DETECTED_EN_MASK 0x0002L |
|---|
| 96833 | #define BIFPLR4_1_SLOT_CNTL__MRL_SENSOR_CHANGED_EN_MASK 0x0004L |
|---|
| 96834 | #define BIFPLR4_1_SLOT_CNTL__PRESENCE_DETECT_CHANGED_EN_MASK 0x0008L |
|---|
| 96835 | #define BIFPLR4_1_SLOT_CNTL__COMMAND_COMPLETED_INTR_EN_MASK 0x0010L |
|---|
| 96836 | #define BIFPLR4_1_SLOT_CNTL__HOTPLUG_INTR_EN_MASK 0x0020L |
|---|
| 96837 | #define BIFPLR4_1_SLOT_CNTL__ATTN_INDICATOR_CNTL_MASK 0x00C0L |
|---|
| 96838 | #define BIFPLR4_1_SLOT_CNTL__PWR_INDICATOR_CNTL_MASK 0x0300L |
|---|
| 96839 | #define BIFPLR4_1_SLOT_CNTL__PWR_CONTROLLER_CNTL_MASK 0x0400L |
|---|
| 96840 | #define BIFPLR4_1_SLOT_CNTL__ELECTROMECH_INTERLOCK_CNTL_MASK 0x0800L |
|---|
| 96841 | #define BIFPLR4_1_SLOT_CNTL__DL_STATE_CHANGED_EN_MASK 0x1000L |
|---|
| 96842 | #define BIFPLR4_1_SLOT_CNTL__AUTO_SLOT_PWR_LIMIT_DISABLE_MASK 0x2000L |
|---|
| 96843 | #define BIFPLR4_1_SLOT_CNTL__INBAND_PD_DISABLE_MASK 0x4000L |
|---|
| 96844 | //BIFPLR4_1_SLOT_STATUS |
|---|
| 96845 | #define BIFPLR4_1_SLOT_STATUS__ATTN_BUTTON_PRESSED__SHIFT 0x0 |
|---|
| 96846 | #define BIFPLR4_1_SLOT_STATUS__PWR_FAULT_DETECTED__SHIFT 0x1 |
|---|
| 96847 | #define BIFPLR4_1_SLOT_STATUS__MRL_SENSOR_CHANGED__SHIFT 0x2 |
|---|
| 96848 | #define BIFPLR4_1_SLOT_STATUS__PRESENCE_DETECT_CHANGED__SHIFT 0x3 |
|---|
| 96849 | #define BIFPLR4_1_SLOT_STATUS__COMMAND_COMPLETED__SHIFT 0x4 |
|---|
| 96850 | #define BIFPLR4_1_SLOT_STATUS__MRL_SENSOR_STATE__SHIFT 0x5 |
|---|
| 96851 | #define BIFPLR4_1_SLOT_STATUS__PRESENCE_DETECT_STATE__SHIFT 0x6 |
|---|
| 96852 | #define BIFPLR4_1_SLOT_STATUS__ELECTROMECH_INTERLOCK_STATUS__SHIFT 0x7 |
|---|
| 96853 | #define BIFPLR4_1_SLOT_STATUS__DL_STATE_CHANGED__SHIFT 0x8 |
|---|
| 96854 | #define BIFPLR4_1_SLOT_STATUS__ATTN_BUTTON_PRESSED_MASK 0x0001L |
|---|
| 96855 | #define BIFPLR4_1_SLOT_STATUS__PWR_FAULT_DETECTED_MASK 0x0002L |
|---|
| 96856 | #define BIFPLR4_1_SLOT_STATUS__MRL_SENSOR_CHANGED_MASK 0x0004L |
|---|
| 96857 | #define BIFPLR4_1_SLOT_STATUS__PRESENCE_DETECT_CHANGED_MASK 0x0008L |
|---|
| 96858 | #define BIFPLR4_1_SLOT_STATUS__COMMAND_COMPLETED_MASK 0x0010L |
|---|
| 96859 | #define BIFPLR4_1_SLOT_STATUS__MRL_SENSOR_STATE_MASK 0x0020L |
|---|
| 96860 | #define BIFPLR4_1_SLOT_STATUS__PRESENCE_DETECT_STATE_MASK 0x0040L |
|---|
| 96861 | #define BIFPLR4_1_SLOT_STATUS__ELECTROMECH_INTERLOCK_STATUS_MASK 0x0080L |
|---|
| 96862 | #define BIFPLR4_1_SLOT_STATUS__DL_STATE_CHANGED_MASK 0x0100L |
|---|
| 96863 | //BIFPLR4_1_ROOT_CNTL |
|---|
| 96864 | #define BIFPLR4_1_ROOT_CNTL__SERR_ON_CORR_ERR_EN__SHIFT 0x0 |
|---|
| 96865 | #define BIFPLR4_1_ROOT_CNTL__SERR_ON_NONFATAL_ERR_EN__SHIFT 0x1 |
|---|
| 96866 | #define BIFPLR4_1_ROOT_CNTL__SERR_ON_FATAL_ERR_EN__SHIFT 0x2 |
|---|
| 96867 | #define BIFPLR4_1_ROOT_CNTL__PM_INTERRUPT_EN__SHIFT 0x3 |
|---|
| 96868 | #define BIFPLR4_1_ROOT_CNTL__CRS_SOFTWARE_VISIBILITY_EN__SHIFT 0x4 |
|---|
| 96869 | #define BIFPLR4_1_ROOT_CNTL__SERR_ON_CORR_ERR_EN_MASK 0x0001L |
|---|
| 96870 | #define BIFPLR4_1_ROOT_CNTL__SERR_ON_NONFATAL_ERR_EN_MASK 0x0002L |
|---|
| 96871 | #define BIFPLR4_1_ROOT_CNTL__SERR_ON_FATAL_ERR_EN_MASK 0x0004L |
|---|
| 96872 | #define BIFPLR4_1_ROOT_CNTL__PM_INTERRUPT_EN_MASK 0x0008L |
|---|
| 96873 | #define BIFPLR4_1_ROOT_CNTL__CRS_SOFTWARE_VISIBILITY_EN_MASK 0x0010L |
|---|
| 96874 | //BIFPLR4_1_ROOT_CAP |
|---|
| 96875 | #define BIFPLR4_1_ROOT_CAP__CRS_SOFTWARE_VISIBILITY__SHIFT 0x0 |
|---|
| 96876 | #define BIFPLR4_1_ROOT_CAP__CRS_SOFTWARE_VISIBILITY_MASK 0x0001L |
|---|
| 96877 | //BIFPLR4_1_ROOT_STATUS |
|---|
| 96878 | #define BIFPLR4_1_ROOT_STATUS__PME_REQUESTOR_ID__SHIFT 0x0 |
|---|
| 96879 | #define BIFPLR4_1_ROOT_STATUS__PME_STATUS__SHIFT 0x10 |
|---|
| 96880 | #define BIFPLR4_1_ROOT_STATUS__PME_PENDING__SHIFT 0x11 |
|---|
| 96881 | #define BIFPLR4_1_ROOT_STATUS__PME_REQUESTOR_ID_MASK 0x0000FFFFL |
|---|
| 96882 | #define BIFPLR4_1_ROOT_STATUS__PME_STATUS_MASK 0x00010000L |
|---|
| 96883 | #define BIFPLR4_1_ROOT_STATUS__PME_PENDING_MASK 0x00020000L |
|---|
| 96884 | //BIFPLR4_1_DEVICE_CAP2 |
|---|
| 96885 | #define BIFPLR4_1_DEVICE_CAP2__CPL_TIMEOUT_RANGE_SUPPORTED__SHIFT 0x0 |
|---|
| 96886 | #define BIFPLR4_1_DEVICE_CAP2__CPL_TIMEOUT_DIS_SUPPORTED__SHIFT 0x4 |
|---|
| 96887 | #define BIFPLR4_1_DEVICE_CAP2__ARI_FORWARDING_SUPPORTED__SHIFT 0x5 |
|---|
| 96888 | #define BIFPLR4_1_DEVICE_CAP2__ATOMICOP_ROUTING_SUPPORTED__SHIFT 0x6 |
|---|
| 96889 | #define BIFPLR4_1_DEVICE_CAP2__ATOMICOP_32CMPLT_SUPPORTED__SHIFT 0x7 |
|---|
| 96890 | #define BIFPLR4_1_DEVICE_CAP2__ATOMICOP_64CMPLT_SUPPORTED__SHIFT 0x8 |
|---|
| 96891 | #define BIFPLR4_1_DEVICE_CAP2__CAS128_CMPLT_SUPPORTED__SHIFT 0x9 |
|---|
| 96892 | #define BIFPLR4_1_DEVICE_CAP2__NO_RO_ENABLED_P2P_PASSING__SHIFT 0xa |
|---|
| 96893 | #define BIFPLR4_1_DEVICE_CAP2__LTR_SUPPORTED__SHIFT 0xb |
|---|
| 96894 | #define BIFPLR4_1_DEVICE_CAP2__TPH_CPLR_SUPPORTED__SHIFT 0xc |
|---|
| 96895 | #define BIFPLR4_1_DEVICE_CAP2__LN_SYSTEM_CLS__SHIFT 0xe |
|---|
| 96896 | #define BIFPLR4_1_DEVICE_CAP2__TEN_BIT_TAG_COMPLETER_SUPPORTED__SHIFT 0x10 |
|---|
| 96897 | #define BIFPLR4_1_DEVICE_CAP2__TEN_BIT_TAG_REQUESTER_SUPPORTED__SHIFT 0x11 |
|---|
| 96898 | #define BIFPLR4_1_DEVICE_CAP2__OBFF_SUPPORTED__SHIFT 0x12 |
|---|
| 96899 | #define BIFPLR4_1_DEVICE_CAP2__EXTENDED_FMT_FIELD_SUPPORTED__SHIFT 0x14 |
|---|
| 96900 | #define BIFPLR4_1_DEVICE_CAP2__END_END_TLP_PREFIX_SUPPORTED__SHIFT 0x15 |
|---|
| 96901 | #define BIFPLR4_1_DEVICE_CAP2__MAX_END_END_TLP_PREFIXES__SHIFT 0x16 |
|---|
| 96902 | #define BIFPLR4_1_DEVICE_CAP2__EMER_POWER_REDUCTION_SUPPORTED__SHIFT 0x18 |
|---|
| 96903 | #define BIFPLR4_1_DEVICE_CAP2__EMER_POWER_REDUCTION_INIT_REQ__SHIFT 0x1a |
|---|
| 96904 | #define BIFPLR4_1_DEVICE_CAP2__FRS_SUPPORTED__SHIFT 0x1f |
|---|
| 96905 | #define BIFPLR4_1_DEVICE_CAP2__CPL_TIMEOUT_RANGE_SUPPORTED_MASK 0x0000000FL |
|---|
| 96906 | #define BIFPLR4_1_DEVICE_CAP2__CPL_TIMEOUT_DIS_SUPPORTED_MASK 0x00000010L |
|---|
| 96907 | #define BIFPLR4_1_DEVICE_CAP2__ARI_FORWARDING_SUPPORTED_MASK 0x00000020L |
|---|
| 96908 | #define BIFPLR4_1_DEVICE_CAP2__ATOMICOP_ROUTING_SUPPORTED_MASK 0x00000040L |
|---|
| 96909 | #define BIFPLR4_1_DEVICE_CAP2__ATOMICOP_32CMPLT_SUPPORTED_MASK 0x00000080L |
|---|
| 96910 | #define BIFPLR4_1_DEVICE_CAP2__ATOMICOP_64CMPLT_SUPPORTED_MASK 0x00000100L |
|---|
| 96911 | #define BIFPLR4_1_DEVICE_CAP2__CAS128_CMPLT_SUPPORTED_MASK 0x00000200L |
|---|
| 96912 | #define BIFPLR4_1_DEVICE_CAP2__NO_RO_ENABLED_P2P_PASSING_MASK 0x00000400L |
|---|
| 96913 | #define BIFPLR4_1_DEVICE_CAP2__LTR_SUPPORTED_MASK 0x00000800L |
|---|
| 96914 | #define BIFPLR4_1_DEVICE_CAP2__TPH_CPLR_SUPPORTED_MASK 0x00003000L |
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| 96916 | #define BIFPLR4_1_DEVICE_CAP2__TEN_BIT_TAG_COMPLETER_SUPPORTED_MASK 0x00010000L |
|---|
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|---|
| 96918 | #define BIFPLR4_1_DEVICE_CAP2__OBFF_SUPPORTED_MASK 0x000C0000L |
|---|
| 96919 | #define BIFPLR4_1_DEVICE_CAP2__EXTENDED_FMT_FIELD_SUPPORTED_MASK 0x00100000L |
|---|
| 96920 | #define BIFPLR4_1_DEVICE_CAP2__END_END_TLP_PREFIX_SUPPORTED_MASK 0x00200000L |
|---|
| 96921 | #define BIFPLR4_1_DEVICE_CAP2__MAX_END_END_TLP_PREFIXES_MASK 0x00C00000L |
|---|
| 96922 | #define BIFPLR4_1_DEVICE_CAP2__EMER_POWER_REDUCTION_SUPPORTED_MASK 0x03000000L |
|---|
| 96923 | #define BIFPLR4_1_DEVICE_CAP2__EMER_POWER_REDUCTION_INIT_REQ_MASK 0x04000000L |
|---|
| 96924 | #define BIFPLR4_1_DEVICE_CAP2__FRS_SUPPORTED_MASK 0x80000000L |
|---|
| 96925 | //BIFPLR4_1_DEVICE_CNTL2 |
|---|
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|---|
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|---|
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|---|
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|---|
| 96930 | #define BIFPLR4_1_DEVICE_CNTL2__ATOMICOP_EGRESS_BLOCKING__SHIFT 0x7 |
|---|
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|---|
| 96932 | #define BIFPLR4_1_DEVICE_CNTL2__IDO_COMPLETION_ENABLE__SHIFT 0x9 |
|---|
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|---|
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|---|
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| 96937 | #define BIFPLR4_1_DEVICE_CNTL2__END_END_TLP_PREFIX_BLOCKING__SHIFT 0xf |
|---|
| 96938 | #define BIFPLR4_1_DEVICE_CNTL2__CPL_TIMEOUT_VALUE_MASK 0x000FL |
|---|
| 96939 | #define BIFPLR4_1_DEVICE_CNTL2__CPL_TIMEOUT_DIS_MASK 0x0010L |
|---|
| 96940 | #define BIFPLR4_1_DEVICE_CNTL2__ARI_FORWARDING_EN_MASK 0x0020L |
|---|
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|---|
| 96942 | #define BIFPLR4_1_DEVICE_CNTL2__ATOMICOP_EGRESS_BLOCKING_MASK 0x0080L |
|---|
| 96943 | #define BIFPLR4_1_DEVICE_CNTL2__IDO_REQUEST_ENABLE_MASK 0x0100L |
|---|
| 96944 | #define BIFPLR4_1_DEVICE_CNTL2__IDO_COMPLETION_ENABLE_MASK 0x0200L |
|---|
| 96945 | #define BIFPLR4_1_DEVICE_CNTL2__LTR_EN_MASK 0x0400L |
|---|
| 96946 | #define BIFPLR4_1_DEVICE_CNTL2__EMER_POWER_REDUCTION_REQUEST_MASK 0x0800L |
|---|
| 96947 | #define BIFPLR4_1_DEVICE_CNTL2__TEN_BIT_TAG_REQUESTER_ENABLE_MASK 0x1000L |
|---|
| 96948 | #define BIFPLR4_1_DEVICE_CNTL2__OBFF_EN_MASK 0x6000L |
|---|
| 96949 | #define BIFPLR4_1_DEVICE_CNTL2__END_END_TLP_PREFIX_BLOCKING_MASK 0x8000L |
|---|
| 96950 | //BIFPLR4_1_DEVICE_STATUS2 |
|---|
| 96951 | #define BIFPLR4_1_DEVICE_STATUS2__RESERVED__SHIFT 0x0 |
|---|
| 96952 | #define BIFPLR4_1_DEVICE_STATUS2__RESERVED_MASK 0xFFFFL |
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| 96953 | //BIFPLR4_1_LINK_CAP2 |
|---|
| 96954 | #define BIFPLR4_1_LINK_CAP2__SUPPORTED_LINK_SPEED__SHIFT 0x1 |
|---|
| 96955 | #define BIFPLR4_1_LINK_CAP2__CROSSLINK_SUPPORTED__SHIFT 0x8 |
|---|
| 96956 | #define BIFPLR4_1_LINK_CAP2__LOWER_SKP_OS_GEN_SUPPORT__SHIFT 0x9 |
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| 96957 | #define BIFPLR4_1_LINK_CAP2__LOWER_SKP_OS_RCV_SUPPORT__SHIFT 0x10 |
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| 96958 | #define BIFPLR4_1_LINK_CAP2__RTM1_PRESENCE_DET_SUPPORT__SHIFT 0x17 |
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| 96959 | #define BIFPLR4_1_LINK_CAP2__RTM2_PRESENCE_DET_SUPPORT__SHIFT 0x18 |
|---|
| 96960 | #define BIFPLR4_1_LINK_CAP2__DRS_SUPPORTED__SHIFT 0x1f |
|---|
| 96961 | #define BIFPLR4_1_LINK_CAP2__SUPPORTED_LINK_SPEED_MASK 0x000000FEL |
|---|
| 96962 | #define BIFPLR4_1_LINK_CAP2__CROSSLINK_SUPPORTED_MASK 0x00000100L |
|---|
| 96963 | #define BIFPLR4_1_LINK_CAP2__LOWER_SKP_OS_GEN_SUPPORT_MASK 0x0000FE00L |
|---|
| 96964 | #define BIFPLR4_1_LINK_CAP2__LOWER_SKP_OS_RCV_SUPPORT_MASK 0x007F0000L |
|---|
| 96965 | #define BIFPLR4_1_LINK_CAP2__RTM1_PRESENCE_DET_SUPPORT_MASK 0x00800000L |
|---|
| 96966 | #define BIFPLR4_1_LINK_CAP2__RTM2_PRESENCE_DET_SUPPORT_MASK 0x01000000L |
|---|
| 96967 | #define BIFPLR4_1_LINK_CAP2__DRS_SUPPORTED_MASK 0x80000000L |
|---|
| 96968 | //BIFPLR4_1_LINK_CNTL2 |
|---|
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|---|
| 96970 | #define BIFPLR4_1_LINK_CNTL2__ENTER_COMPLIANCE__SHIFT 0x4 |
|---|
| 96971 | #define BIFPLR4_1_LINK_CNTL2__HW_AUTONOMOUS_SPEED_DISABLE__SHIFT 0x5 |
|---|
| 96972 | #define BIFPLR4_1_LINK_CNTL2__SELECTABLE_DEEMPHASIS__SHIFT 0x6 |
|---|
| 96973 | #define BIFPLR4_1_LINK_CNTL2__XMIT_MARGIN__SHIFT 0x7 |
|---|
| 96974 | #define BIFPLR4_1_LINK_CNTL2__ENTER_MOD_COMPLIANCE__SHIFT 0xa |
|---|
| 96975 | #define BIFPLR4_1_LINK_CNTL2__COMPLIANCE_SOS__SHIFT 0xb |
|---|
| 96976 | #define BIFPLR4_1_LINK_CNTL2__COMPLIANCE_DEEMPHASIS__SHIFT 0xc |
|---|
| 96977 | #define BIFPLR4_1_LINK_CNTL2__TARGET_LINK_SPEED_MASK 0x000FL |
|---|
| 96978 | #define BIFPLR4_1_LINK_CNTL2__ENTER_COMPLIANCE_MASK 0x0010L |
|---|
| 96979 | #define BIFPLR4_1_LINK_CNTL2__HW_AUTONOMOUS_SPEED_DISABLE_MASK 0x0020L |
|---|
| 96980 | #define BIFPLR4_1_LINK_CNTL2__SELECTABLE_DEEMPHASIS_MASK 0x0040L |
|---|
| 96981 | #define BIFPLR4_1_LINK_CNTL2__XMIT_MARGIN_MASK 0x0380L |
|---|
| 96982 | #define BIFPLR4_1_LINK_CNTL2__ENTER_MOD_COMPLIANCE_MASK 0x0400L |
|---|
| 96983 | #define BIFPLR4_1_LINK_CNTL2__COMPLIANCE_SOS_MASK 0x0800L |
|---|
| 96984 | #define BIFPLR4_1_LINK_CNTL2__COMPLIANCE_DEEMPHASIS_MASK 0xF000L |
|---|
| 96985 | //BIFPLR4_1_LINK_STATUS2 |
|---|
| 96986 | #define BIFPLR4_1_LINK_STATUS2__CUR_DEEMPHASIS_LEVEL__SHIFT 0x0 |
|---|
| 96987 | #define BIFPLR4_1_LINK_STATUS2__EQUALIZATION_COMPLETE_8GT__SHIFT 0x1 |
|---|
| 96988 | #define BIFPLR4_1_LINK_STATUS2__EQUALIZATION_PHASE1_SUCCESS_8GT__SHIFT 0x2 |
|---|
| 96989 | #define BIFPLR4_1_LINK_STATUS2__EQUALIZATION_PHASE2_SUCCESS_8GT__SHIFT 0x3 |
|---|
| 96990 | #define BIFPLR4_1_LINK_STATUS2__EQUALIZATION_PHASE3_SUCCESS_8GT__SHIFT 0x4 |
|---|
| 96991 | #define BIFPLR4_1_LINK_STATUS2__LINK_EQUALIZATION_REQUEST_8GT__SHIFT 0x5 |
|---|
| 96992 | #define BIFPLR4_1_LINK_STATUS2__RTM1_PRESENCE_DET__SHIFT 0x6 |
|---|
| 96993 | #define BIFPLR4_1_LINK_STATUS2__RTM2_PRESENCE_DET__SHIFT 0x7 |
|---|
| 96994 | #define BIFPLR4_1_LINK_STATUS2__CROSSLINK_RESOLUTION__SHIFT 0x8 |
|---|
| 96995 | #define BIFPLR4_1_LINK_STATUS2__DOWNSTREAM_COMPONENT_PRESENCE__SHIFT 0xc |
|---|
| 96996 | #define BIFPLR4_1_LINK_STATUS2__DRS_MESSAGE_RECEIVED__SHIFT 0xf |
|---|
| 96997 | #define BIFPLR4_1_LINK_STATUS2__CUR_DEEMPHASIS_LEVEL_MASK 0x0001L |
|---|
| 96998 | #define BIFPLR4_1_LINK_STATUS2__EQUALIZATION_COMPLETE_8GT_MASK 0x0002L |
|---|
| 96999 | #define BIFPLR4_1_LINK_STATUS2__EQUALIZATION_PHASE1_SUCCESS_8GT_MASK 0x0004L |
|---|
| 97000 | #define BIFPLR4_1_LINK_STATUS2__EQUALIZATION_PHASE2_SUCCESS_8GT_MASK 0x0008L |
|---|
| 97001 | #define BIFPLR4_1_LINK_STATUS2__EQUALIZATION_PHASE3_SUCCESS_8GT_MASK 0x0010L |
|---|
| 97002 | #define BIFPLR4_1_LINK_STATUS2__LINK_EQUALIZATION_REQUEST_8GT_MASK 0x0020L |
|---|
| 97003 | #define BIFPLR4_1_LINK_STATUS2__RTM1_PRESENCE_DET_MASK 0x0040L |
|---|
| 97004 | #define BIFPLR4_1_LINK_STATUS2__RTM2_PRESENCE_DET_MASK 0x0080L |
|---|
| 97005 | #define BIFPLR4_1_LINK_STATUS2__CROSSLINK_RESOLUTION_MASK 0x0300L |
|---|
| 97006 | #define BIFPLR4_1_LINK_STATUS2__DOWNSTREAM_COMPONENT_PRESENCE_MASK 0x7000L |
|---|
| 97007 | #define BIFPLR4_1_LINK_STATUS2__DRS_MESSAGE_RECEIVED_MASK 0x8000L |
|---|
| 97008 | //BIFPLR4_1_SLOT_CAP2 |
|---|
| 97009 | #define BIFPLR4_1_SLOT_CAP2__INBAND_PD_DISABLE_SUPPORTED__SHIFT 0x0 |
|---|
| 97010 | #define BIFPLR4_1_SLOT_CAP2__INBAND_PD_DISABLE_SUPPORTED_MASK 0x00000001L |
|---|
| 97011 | //BIFPLR4_1_SLOT_CNTL2 |
|---|
| 97012 | #define BIFPLR4_1_SLOT_CNTL2__RESERVED__SHIFT 0x0 |
|---|
| 97013 | #define BIFPLR4_1_SLOT_CNTL2__RESERVED_MASK 0xFFFFL |
|---|
| 97014 | //BIFPLR4_1_SLOT_STATUS2 |
|---|
| 97015 | #define BIFPLR4_1_SLOT_STATUS2__RESERVED__SHIFT 0x0 |
|---|
| 97016 | #define BIFPLR4_1_SLOT_STATUS2__RESERVED_MASK 0xFFFFL |
|---|
| 97017 | //BIFPLR4_1_MSI_CAP_LIST |
|---|
| 97018 | #define BIFPLR4_1_MSI_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 97019 | #define BIFPLR4_1_MSI_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
|---|
| 97020 | #define BIFPLR4_1_MSI_CAP_LIST__CAP_ID_MASK 0x00FFL |
|---|
| 97021 | #define BIFPLR4_1_MSI_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
|---|
| 97022 | //BIFPLR4_1_MSI_MSG_CNTL |
|---|
| 97023 | #define BIFPLR4_1_MSI_MSG_CNTL__MSI_EN__SHIFT 0x0 |
|---|
| 97024 | #define BIFPLR4_1_MSI_MSG_CNTL__MSI_MULTI_CAP__SHIFT 0x1 |
|---|
| 97025 | #define BIFPLR4_1_MSI_MSG_CNTL__MSI_MULTI_EN__SHIFT 0x4 |
|---|
| 97026 | #define BIFPLR4_1_MSI_MSG_CNTL__MSI_64BIT__SHIFT 0x7 |
|---|
| 97027 | #define BIFPLR4_1_MSI_MSG_CNTL__MSI_PERVECTOR_MASKING_CAP__SHIFT 0x8 |
|---|
| 97028 | #define BIFPLR4_1_MSI_MSG_CNTL__MSI_EXT_MSG_DATA_CAP__SHIFT 0x9 |
|---|
| 97029 | #define BIFPLR4_1_MSI_MSG_CNTL__MSI_EXT_MSG_DATA_EN__SHIFT 0xa |
|---|
| 97030 | #define BIFPLR4_1_MSI_MSG_CNTL__MSI_EN_MASK 0x0001L |
|---|
| 97031 | #define BIFPLR4_1_MSI_MSG_CNTL__MSI_MULTI_CAP_MASK 0x000EL |
|---|
| 97032 | #define BIFPLR4_1_MSI_MSG_CNTL__MSI_MULTI_EN_MASK 0x0070L |
|---|
| 97033 | #define BIFPLR4_1_MSI_MSG_CNTL__MSI_64BIT_MASK 0x0080L |
|---|
| 97034 | #define BIFPLR4_1_MSI_MSG_CNTL__MSI_PERVECTOR_MASKING_CAP_MASK 0x0100L |
|---|
| 97035 | #define BIFPLR4_1_MSI_MSG_CNTL__MSI_EXT_MSG_DATA_CAP_MASK 0x0200L |
|---|
| 97036 | #define BIFPLR4_1_MSI_MSG_CNTL__MSI_EXT_MSG_DATA_EN_MASK 0x0400L |
|---|
| 97037 | //BIFPLR4_1_MSI_MSG_ADDR_LO |
|---|
| 97038 | #define BIFPLR4_1_MSI_MSG_ADDR_LO__MSI_MSG_ADDR_LO__SHIFT 0x2 |
|---|
| 97039 | #define BIFPLR4_1_MSI_MSG_ADDR_LO__MSI_MSG_ADDR_LO_MASK 0xFFFFFFFCL |
|---|
| 97040 | //BIFPLR4_1_MSI_MSG_ADDR_HI |
|---|
| 97041 | #define BIFPLR4_1_MSI_MSG_ADDR_HI__MSI_MSG_ADDR_HI__SHIFT 0x0 |
|---|
| 97042 | #define BIFPLR4_1_MSI_MSG_ADDR_HI__MSI_MSG_ADDR_HI_MASK 0xFFFFFFFFL |
|---|
| 97043 | //BIFPLR4_1_MSI_MSG_DATA |
|---|
| 97044 | #define BIFPLR4_1_MSI_MSG_DATA__MSI_DATA__SHIFT 0x0 |
|---|
| 97045 | #define BIFPLR4_1_MSI_MSG_DATA__MSI_EXT_DATA__SHIFT 0x10 |
|---|
| 97046 | #define BIFPLR4_1_MSI_MSG_DATA__MSI_DATA_MASK 0x0000FFFFL |
|---|
| 97047 | #define BIFPLR4_1_MSI_MSG_DATA__MSI_EXT_DATA_MASK 0xFFFF0000L |
|---|
| 97048 | //BIFPLR4_1_MSI_MSG_DATA_64 |
|---|
| 97049 | #define BIFPLR4_1_MSI_MSG_DATA_64__MSI_DATA_64__SHIFT 0x0 |
|---|
| 97050 | #define BIFPLR4_1_MSI_MSG_DATA_64__MSI_EXT_DATA_64__SHIFT 0x10 |
|---|
| 97051 | #define BIFPLR4_1_MSI_MSG_DATA_64__MSI_DATA_64_MASK 0x0000FFFFL |
|---|
| 97052 | #define BIFPLR4_1_MSI_MSG_DATA_64__MSI_EXT_DATA_64_MASK 0xFFFF0000L |
|---|
| 97053 | //BIFPLR4_1_SSID_CAP_LIST |
|---|
| 97054 | #define BIFPLR4_1_SSID_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 97055 | #define BIFPLR4_1_SSID_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
|---|
| 97056 | #define BIFPLR4_1_SSID_CAP_LIST__CAP_ID_MASK 0x00FFL |
|---|
| 97057 | #define BIFPLR4_1_SSID_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
|---|
| 97058 | //BIFPLR4_1_SSID_CAP |
|---|
| 97059 | #define BIFPLR4_1_SSID_CAP__SUBSYSTEM_VENDOR_ID__SHIFT 0x0 |
|---|
| 97060 | #define BIFPLR4_1_SSID_CAP__SUBSYSTEM_ID__SHIFT 0x10 |
|---|
| 97061 | #define BIFPLR4_1_SSID_CAP__SUBSYSTEM_VENDOR_ID_MASK 0x0000FFFFL |
|---|
| 97062 | #define BIFPLR4_1_SSID_CAP__SUBSYSTEM_ID_MASK 0xFFFF0000L |
|---|
| 97063 | //BIFPLR4_1_MSI_MAP_CAP_LIST |
|---|
| 97064 | #define BIFPLR4_1_MSI_MAP_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 97065 | #define BIFPLR4_1_MSI_MAP_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
|---|
| 97066 | #define BIFPLR4_1_MSI_MAP_CAP_LIST__CAP_ID_MASK 0x00FFL |
|---|
| 97067 | #define BIFPLR4_1_MSI_MAP_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
|---|
| 97068 | //BIFPLR4_1_MSI_MAP_CAP |
|---|
| 97069 | #define BIFPLR4_1_MSI_MAP_CAP__EN__SHIFT 0x0 |
|---|
| 97070 | #define BIFPLR4_1_MSI_MAP_CAP__FIXD__SHIFT 0x1 |
|---|
| 97071 | #define BIFPLR4_1_MSI_MAP_CAP__CAP_TYPE__SHIFT 0xb |
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| 97072 | #define BIFPLR4_1_MSI_MAP_CAP__EN_MASK 0x0001L |
|---|
| 97073 | #define BIFPLR4_1_MSI_MAP_CAP__FIXD_MASK 0x0002L |
|---|
| 97074 | #define BIFPLR4_1_MSI_MAP_CAP__CAP_TYPE_MASK 0xF800L |
|---|
| 97075 | //BIFPLR4_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST |
|---|
| 97076 | #define BIFPLR4_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 97077 | #define BIFPLR4_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 97078 | #define BIFPLR4_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 97079 | #define BIFPLR4_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 97080 | #define BIFPLR4_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 97081 | #define BIFPLR4_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 97082 | //BIFPLR4_1_PCIE_VENDOR_SPECIFIC_HDR |
|---|
| 97083 | #define BIFPLR4_1_PCIE_VENDOR_SPECIFIC_HDR__VSEC_ID__SHIFT 0x0 |
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| 97084 | #define BIFPLR4_1_PCIE_VENDOR_SPECIFIC_HDR__VSEC_REV__SHIFT 0x10 |
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| 97085 | #define BIFPLR4_1_PCIE_VENDOR_SPECIFIC_HDR__VSEC_LENGTH__SHIFT 0x14 |
|---|
| 97086 | #define BIFPLR4_1_PCIE_VENDOR_SPECIFIC_HDR__VSEC_ID_MASK 0x0000FFFFL |
|---|
| 97087 | #define BIFPLR4_1_PCIE_VENDOR_SPECIFIC_HDR__VSEC_REV_MASK 0x000F0000L |
|---|
| 97088 | #define BIFPLR4_1_PCIE_VENDOR_SPECIFIC_HDR__VSEC_LENGTH_MASK 0xFFF00000L |
|---|
| 97089 | //BIFPLR4_1_PCIE_VENDOR_SPECIFIC1 |
|---|
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| 97091 | #define BIFPLR4_1_PCIE_VENDOR_SPECIFIC1__SCRATCH_MASK 0xFFFFFFFFL |
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| 97092 | //BIFPLR4_1_PCIE_VENDOR_SPECIFIC2 |
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| 97093 | #define BIFPLR4_1_PCIE_VENDOR_SPECIFIC2__SCRATCH__SHIFT 0x0 |
|---|
| 97094 | #define BIFPLR4_1_PCIE_VENDOR_SPECIFIC2__SCRATCH_MASK 0xFFFFFFFFL |
|---|
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|---|
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|---|
| 97115 | #define BIFPLR4_1_PCIE_PORT_VC_CAP_REG2__VC_ARB_TABLE_OFFSET_MASK 0xFF000000L |
|---|
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| 97157 | #define BIFPLR4_1_PCIE_VC1_RESOURCE_CAP__REJECT_SNOOP_TRANS_MASK 0x00008000L |
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| 97158 | #define BIFPLR4_1_PCIE_VC1_RESOURCE_CAP__MAX_TIME_SLOTS_MASK 0x007F0000L |
|---|
| 97159 | #define BIFPLR4_1_PCIE_VC1_RESOURCE_CAP__PORT_ARB_TABLE_OFFSET_MASK 0xFF000000L |
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| 97160 | //BIFPLR4_1_PCIE_VC1_RESOURCE_CNTL |
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| 97161 | #define BIFPLR4_1_PCIE_VC1_RESOURCE_CNTL__TC_VC_MAP_TC0__SHIFT 0x0 |
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| 97166 | #define BIFPLR4_1_PCIE_VC1_RESOURCE_CNTL__VC_ENABLE__SHIFT 0x1f |
|---|
| 97167 | #define BIFPLR4_1_PCIE_VC1_RESOURCE_CNTL__TC_VC_MAP_TC0_MASK 0x00000001L |
|---|
| 97168 | #define BIFPLR4_1_PCIE_VC1_RESOURCE_CNTL__TC_VC_MAP_TC1_7_MASK 0x000000FEL |
|---|
| 97169 | #define BIFPLR4_1_PCIE_VC1_RESOURCE_CNTL__LOAD_PORT_ARB_TABLE_MASK 0x00010000L |
|---|
| 97170 | #define BIFPLR4_1_PCIE_VC1_RESOURCE_CNTL__PORT_ARB_SELECT_MASK 0x000E0000L |
|---|
| 97171 | #define BIFPLR4_1_PCIE_VC1_RESOURCE_CNTL__VC_ID_MASK 0x07000000L |
|---|
| 97172 | #define BIFPLR4_1_PCIE_VC1_RESOURCE_CNTL__VC_ENABLE_MASK 0x80000000L |
|---|
| 97173 | //BIFPLR4_1_PCIE_VC1_RESOURCE_STATUS |
|---|
| 97174 | #define BIFPLR4_1_PCIE_VC1_RESOURCE_STATUS__PORT_ARB_TABLE_STATUS__SHIFT 0x0 |
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|---|
| 97176 | #define BIFPLR4_1_PCIE_VC1_RESOURCE_STATUS__PORT_ARB_TABLE_STATUS_MASK 0x0001L |
|---|
| 97177 | #define BIFPLR4_1_PCIE_VC1_RESOURCE_STATUS__VC_NEGOTIATION_PENDING_MASK 0x0002L |
|---|
| 97178 | //BIFPLR4_1_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST |
|---|
| 97179 | #define BIFPLR4_1_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
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| 97180 | #define BIFPLR4_1_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 97181 | #define BIFPLR4_1_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 97182 | #define BIFPLR4_1_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 97183 | #define BIFPLR4_1_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 97184 | #define BIFPLR4_1_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 97185 | //BIFPLR4_1_PCIE_DEV_SERIAL_NUM_DW1 |
|---|
| 97186 | #define BIFPLR4_1_PCIE_DEV_SERIAL_NUM_DW1__SERIAL_NUMBER_LO__SHIFT 0x0 |
|---|
| 97187 | #define BIFPLR4_1_PCIE_DEV_SERIAL_NUM_DW1__SERIAL_NUMBER_LO_MASK 0xFFFFFFFFL |
|---|
| 97188 | //BIFPLR4_1_PCIE_DEV_SERIAL_NUM_DW2 |
|---|
| 97189 | #define BIFPLR4_1_PCIE_DEV_SERIAL_NUM_DW2__SERIAL_NUMBER_HI__SHIFT 0x0 |
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| 97190 | #define BIFPLR4_1_PCIE_DEV_SERIAL_NUM_DW2__SERIAL_NUMBER_HI_MASK 0xFFFFFFFFL |
|---|
| 97191 | //BIFPLR4_1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST |
|---|
| 97192 | #define BIFPLR4_1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
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| 97193 | #define BIFPLR4_1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 97194 | #define BIFPLR4_1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 97195 | #define BIFPLR4_1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 97196 | #define BIFPLR4_1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 97197 | #define BIFPLR4_1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 97198 | //BIFPLR4_1_PCIE_UNCORR_ERR_STATUS |
|---|
| 97199 | #define BIFPLR4_1_PCIE_UNCORR_ERR_STATUS__DLP_ERR_STATUS__SHIFT 0x4 |
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|---|
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|---|
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|---|
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|---|
| 97205 | #define BIFPLR4_1_PCIE_UNCORR_ERR_STATUS__UNEXP_CPL_STATUS__SHIFT 0x10 |
|---|
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|---|
| 97207 | #define BIFPLR4_1_PCIE_UNCORR_ERR_STATUS__MAL_TLP_STATUS__SHIFT 0x12 |
|---|
| 97208 | #define BIFPLR4_1_PCIE_UNCORR_ERR_STATUS__ECRC_ERR_STATUS__SHIFT 0x13 |
|---|
| 97209 | #define BIFPLR4_1_PCIE_UNCORR_ERR_STATUS__UNSUPP_REQ_ERR_STATUS__SHIFT 0x14 |
|---|
| 97210 | #define BIFPLR4_1_PCIE_UNCORR_ERR_STATUS__ACS_VIOLATION_STATUS__SHIFT 0x15 |
|---|
| 97211 | #define BIFPLR4_1_PCIE_UNCORR_ERR_STATUS__UNCORR_INT_ERR_STATUS__SHIFT 0x16 |
|---|
| 97212 | #define BIFPLR4_1_PCIE_UNCORR_ERR_STATUS__MC_BLOCKED_TLP_STATUS__SHIFT 0x17 |
|---|
| 97213 | #define BIFPLR4_1_PCIE_UNCORR_ERR_STATUS__ATOMICOP_EGRESS_BLOCKED_STATUS__SHIFT 0x18 |
|---|
| 97214 | #define BIFPLR4_1_PCIE_UNCORR_ERR_STATUS__TLP_PREFIX_BLOCKED_ERR_STATUS__SHIFT 0x19 |
|---|
| 97215 | #define BIFPLR4_1_PCIE_UNCORR_ERR_STATUS__POISONED_TLP_EGRESS_BLOCKED_STATUS__SHIFT 0x1a |
|---|
| 97216 | #define BIFPLR4_1_PCIE_UNCORR_ERR_STATUS__DLP_ERR_STATUS_MASK 0x00000010L |
|---|
| 97217 | #define BIFPLR4_1_PCIE_UNCORR_ERR_STATUS__SURPDN_ERR_STATUS_MASK 0x00000020L |
|---|
| 97218 | #define BIFPLR4_1_PCIE_UNCORR_ERR_STATUS__PSN_ERR_STATUS_MASK 0x00001000L |
|---|
| 97219 | #define BIFPLR4_1_PCIE_UNCORR_ERR_STATUS__FC_ERR_STATUS_MASK 0x00002000L |
|---|
| 97220 | #define BIFPLR4_1_PCIE_UNCORR_ERR_STATUS__CPL_TIMEOUT_STATUS_MASK 0x00004000L |
|---|
| 97221 | #define BIFPLR4_1_PCIE_UNCORR_ERR_STATUS__CPL_ABORT_ERR_STATUS_MASK 0x00008000L |
|---|
| 97222 | #define BIFPLR4_1_PCIE_UNCORR_ERR_STATUS__UNEXP_CPL_STATUS_MASK 0x00010000L |
|---|
| 97223 | #define BIFPLR4_1_PCIE_UNCORR_ERR_STATUS__RCV_OVFL_STATUS_MASK 0x00020000L |
|---|
| 97224 | #define BIFPLR4_1_PCIE_UNCORR_ERR_STATUS__MAL_TLP_STATUS_MASK 0x00040000L |
|---|
| 97225 | #define BIFPLR4_1_PCIE_UNCORR_ERR_STATUS__ECRC_ERR_STATUS_MASK 0x00080000L |
|---|
| 97226 | #define BIFPLR4_1_PCIE_UNCORR_ERR_STATUS__UNSUPP_REQ_ERR_STATUS_MASK 0x00100000L |
|---|
| 97227 | #define BIFPLR4_1_PCIE_UNCORR_ERR_STATUS__ACS_VIOLATION_STATUS_MASK 0x00200000L |
|---|
| 97228 | #define BIFPLR4_1_PCIE_UNCORR_ERR_STATUS__UNCORR_INT_ERR_STATUS_MASK 0x00400000L |
|---|
| 97229 | #define BIFPLR4_1_PCIE_UNCORR_ERR_STATUS__MC_BLOCKED_TLP_STATUS_MASK 0x00800000L |
|---|
| 97230 | #define BIFPLR4_1_PCIE_UNCORR_ERR_STATUS__ATOMICOP_EGRESS_BLOCKED_STATUS_MASK 0x01000000L |
|---|
| 97231 | #define BIFPLR4_1_PCIE_UNCORR_ERR_STATUS__TLP_PREFIX_BLOCKED_ERR_STATUS_MASK 0x02000000L |
|---|
| 97232 | #define BIFPLR4_1_PCIE_UNCORR_ERR_STATUS__POISONED_TLP_EGRESS_BLOCKED_STATUS_MASK 0x04000000L |
|---|
| 97233 | //BIFPLR4_1_PCIE_UNCORR_ERR_MASK |
|---|
| 97234 | #define BIFPLR4_1_PCIE_UNCORR_ERR_MASK__DLP_ERR_MASK__SHIFT 0x4 |
|---|
| 97235 | #define BIFPLR4_1_PCIE_UNCORR_ERR_MASK__SURPDN_ERR_MASK__SHIFT 0x5 |
|---|
| 97236 | #define BIFPLR4_1_PCIE_UNCORR_ERR_MASK__PSN_ERR_MASK__SHIFT 0xc |
|---|
| 97237 | #define BIFPLR4_1_PCIE_UNCORR_ERR_MASK__FC_ERR_MASK__SHIFT 0xd |
|---|
| 97238 | #define BIFPLR4_1_PCIE_UNCORR_ERR_MASK__CPL_TIMEOUT_MASK__SHIFT 0xe |
|---|
| 97239 | #define BIFPLR4_1_PCIE_UNCORR_ERR_MASK__CPL_ABORT_ERR_MASK__SHIFT 0xf |
|---|
| 97240 | #define BIFPLR4_1_PCIE_UNCORR_ERR_MASK__UNEXP_CPL_MASK__SHIFT 0x10 |
|---|
| 97241 | #define BIFPLR4_1_PCIE_UNCORR_ERR_MASK__RCV_OVFL_MASK__SHIFT 0x11 |
|---|
| 97242 | #define BIFPLR4_1_PCIE_UNCORR_ERR_MASK__MAL_TLP_MASK__SHIFT 0x12 |
|---|
| 97243 | #define BIFPLR4_1_PCIE_UNCORR_ERR_MASK__ECRC_ERR_MASK__SHIFT 0x13 |
|---|
| 97244 | #define BIFPLR4_1_PCIE_UNCORR_ERR_MASK__UNSUPP_REQ_ERR_MASK__SHIFT 0x14 |
|---|
| 97245 | #define BIFPLR4_1_PCIE_UNCORR_ERR_MASK__ACS_VIOLATION_MASK__SHIFT 0x15 |
|---|
| 97246 | #define BIFPLR4_1_PCIE_UNCORR_ERR_MASK__UNCORR_INT_ERR_MASK__SHIFT 0x16 |
|---|
| 97247 | #define BIFPLR4_1_PCIE_UNCORR_ERR_MASK__MC_BLOCKED_TLP_MASK__SHIFT 0x17 |
|---|
| 97248 | #define BIFPLR4_1_PCIE_UNCORR_ERR_MASK__ATOMICOP_EGRESS_BLOCKED_MASK__SHIFT 0x18 |
|---|
| 97249 | #define BIFPLR4_1_PCIE_UNCORR_ERR_MASK__TLP_PREFIX_BLOCKED_ERR_MASK__SHIFT 0x19 |
|---|
| 97250 | #define BIFPLR4_1_PCIE_UNCORR_ERR_MASK__POISONED_TLP_EGRESS_BLOCKED_MASK__SHIFT 0x1a |
|---|
| 97251 | #define BIFPLR4_1_PCIE_UNCORR_ERR_MASK__DLP_ERR_MASK_MASK 0x00000010L |
|---|
| 97252 | #define BIFPLR4_1_PCIE_UNCORR_ERR_MASK__SURPDN_ERR_MASK_MASK 0x00000020L |
|---|
| 97253 | #define BIFPLR4_1_PCIE_UNCORR_ERR_MASK__PSN_ERR_MASK_MASK 0x00001000L |
|---|
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|---|
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|---|
| 97342 | #define BIFPLR4_1_PCIE_ADV_ERR_CAP_CNTL__ECRC_CHECK_EN__SHIFT 0x8 |
|---|
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| 97345 | #define BIFPLR4_1_PCIE_ADV_ERR_CAP_CNTL__TLP_PREFIX_LOG_PRESENT__SHIFT 0xb |
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|---|
| 97348 | #define BIFPLR4_1_PCIE_ADV_ERR_CAP_CNTL__ECRC_GEN_CAP_MASK 0x00000020L |
|---|
| 97349 | #define BIFPLR4_1_PCIE_ADV_ERR_CAP_CNTL__ECRC_GEN_EN_MASK 0x00000040L |
|---|
| 97350 | #define BIFPLR4_1_PCIE_ADV_ERR_CAP_CNTL__ECRC_CHECK_CAP_MASK 0x00000080L |
|---|
| 97351 | #define BIFPLR4_1_PCIE_ADV_ERR_CAP_CNTL__ECRC_CHECK_EN_MASK 0x00000100L |
|---|
| 97352 | #define BIFPLR4_1_PCIE_ADV_ERR_CAP_CNTL__MULTI_HDR_RECD_CAP_MASK 0x00000200L |
|---|
| 97353 | #define BIFPLR4_1_PCIE_ADV_ERR_CAP_CNTL__MULTI_HDR_RECD_EN_MASK 0x00000400L |
|---|
| 97354 | #define BIFPLR4_1_PCIE_ADV_ERR_CAP_CNTL__TLP_PREFIX_LOG_PRESENT_MASK 0x00000800L |
|---|
| 97355 | #define BIFPLR4_1_PCIE_ADV_ERR_CAP_CNTL__COMPLETION_TIMEOUT_LOG_CAPABLE_MASK 0x00001000L |
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| 97360 | #define BIFPLR4_1_PCIE_HDR_LOG1__TLP_HDR__SHIFT 0x0 |
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| 97361 | #define BIFPLR4_1_PCIE_HDR_LOG1__TLP_HDR_MASK 0xFFFFFFFFL |
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| 97363 | #define BIFPLR4_1_PCIE_HDR_LOG2__TLP_HDR__SHIFT 0x0 |
|---|
| 97364 | #define BIFPLR4_1_PCIE_HDR_LOG2__TLP_HDR_MASK 0xFFFFFFFFL |
|---|
| 97365 | //BIFPLR4_1_PCIE_HDR_LOG3 |
|---|
| 97366 | #define BIFPLR4_1_PCIE_HDR_LOG3__TLP_HDR__SHIFT 0x0 |
|---|
| 97367 | #define BIFPLR4_1_PCIE_HDR_LOG3__TLP_HDR_MASK 0xFFFFFFFFL |
|---|
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|---|
| 97372 | #define BIFPLR4_1_PCIE_ROOT_ERR_CMD__CORR_ERR_REP_EN_MASK 0x00000001L |
|---|
| 97373 | #define BIFPLR4_1_PCIE_ROOT_ERR_CMD__NONFATAL_ERR_REP_EN_MASK 0x00000002L |
|---|
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|---|
| 97375 | //BIFPLR4_1_PCIE_ROOT_ERR_STATUS |
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| 97376 | #define BIFPLR4_1_PCIE_ROOT_ERR_STATUS__ERR_CORR_RCVD__SHIFT 0x0 |
|---|
| 97377 | #define BIFPLR4_1_PCIE_ROOT_ERR_STATUS__MULT_ERR_CORR_RCVD__SHIFT 0x1 |
|---|
| 97378 | #define BIFPLR4_1_PCIE_ROOT_ERR_STATUS__ERR_FATAL_NONFATAL_RCVD__SHIFT 0x2 |
|---|
| 97379 | #define BIFPLR4_1_PCIE_ROOT_ERR_STATUS__MULT_ERR_FATAL_NONFATAL_RCVD__SHIFT 0x3 |
|---|
| 97380 | #define BIFPLR4_1_PCIE_ROOT_ERR_STATUS__FIRST_UNCORRECTABLE_FATAL__SHIFT 0x4 |
|---|
| 97381 | #define BIFPLR4_1_PCIE_ROOT_ERR_STATUS__NONFATAL_ERROR_MSG_RCVD__SHIFT 0x5 |
|---|
| 97382 | #define BIFPLR4_1_PCIE_ROOT_ERR_STATUS__FATAL_ERROR_MSG_RCVD__SHIFT 0x6 |
|---|
| 97383 | #define BIFPLR4_1_PCIE_ROOT_ERR_STATUS__ERR_COR_SUBCLASS__SHIFT 0x7 |
|---|
| 97384 | #define BIFPLR4_1_PCIE_ROOT_ERR_STATUS__ADV_ERR_INT_MSG_NUM__SHIFT 0x1b |
|---|
| 97385 | #define BIFPLR4_1_PCIE_ROOT_ERR_STATUS__ERR_CORR_RCVD_MASK 0x00000001L |
|---|
| 97386 | #define BIFPLR4_1_PCIE_ROOT_ERR_STATUS__MULT_ERR_CORR_RCVD_MASK 0x00000002L |
|---|
| 97387 | #define BIFPLR4_1_PCIE_ROOT_ERR_STATUS__ERR_FATAL_NONFATAL_RCVD_MASK 0x00000004L |
|---|
| 97388 | #define BIFPLR4_1_PCIE_ROOT_ERR_STATUS__MULT_ERR_FATAL_NONFATAL_RCVD_MASK 0x00000008L |
|---|
| 97389 | #define BIFPLR4_1_PCIE_ROOT_ERR_STATUS__FIRST_UNCORRECTABLE_FATAL_MASK 0x00000010L |
|---|
| 97390 | #define BIFPLR4_1_PCIE_ROOT_ERR_STATUS__NONFATAL_ERROR_MSG_RCVD_MASK 0x00000020L |
|---|
| 97391 | #define BIFPLR4_1_PCIE_ROOT_ERR_STATUS__FATAL_ERROR_MSG_RCVD_MASK 0x00000040L |
|---|
| 97392 | #define BIFPLR4_1_PCIE_ROOT_ERR_STATUS__ERR_COR_SUBCLASS_MASK 0x00000180L |
|---|
| 97393 | #define BIFPLR4_1_PCIE_ROOT_ERR_STATUS__ADV_ERR_INT_MSG_NUM_MASK 0xF8000000L |
|---|
| 97394 | //BIFPLR4_1_PCIE_ERR_SRC_ID |
|---|
| 97395 | #define BIFPLR4_1_PCIE_ERR_SRC_ID__ERR_CORR_SRC_ID__SHIFT 0x0 |
|---|
| 97396 | #define BIFPLR4_1_PCIE_ERR_SRC_ID__ERR_FATAL_NONFATAL_SRC_ID__SHIFT 0x10 |
|---|
| 97397 | #define BIFPLR4_1_PCIE_ERR_SRC_ID__ERR_CORR_SRC_ID_MASK 0x0000FFFFL |
|---|
| 97398 | #define BIFPLR4_1_PCIE_ERR_SRC_ID__ERR_FATAL_NONFATAL_SRC_ID_MASK 0xFFFF0000L |
|---|
| 97399 | //BIFPLR4_1_PCIE_TLP_PREFIX_LOG0 |
|---|
| 97400 | #define BIFPLR4_1_PCIE_TLP_PREFIX_LOG0__TLP_PREFIX__SHIFT 0x0 |
|---|
| 97401 | #define BIFPLR4_1_PCIE_TLP_PREFIX_LOG0__TLP_PREFIX_MASK 0xFFFFFFFFL |
|---|
| 97402 | //BIFPLR4_1_PCIE_TLP_PREFIX_LOG1 |
|---|
| 97403 | #define BIFPLR4_1_PCIE_TLP_PREFIX_LOG1__TLP_PREFIX__SHIFT 0x0 |
|---|
| 97404 | #define BIFPLR4_1_PCIE_TLP_PREFIX_LOG1__TLP_PREFIX_MASK 0xFFFFFFFFL |
|---|
| 97405 | //BIFPLR4_1_PCIE_TLP_PREFIX_LOG2 |
|---|
| 97406 | #define BIFPLR4_1_PCIE_TLP_PREFIX_LOG2__TLP_PREFIX__SHIFT 0x0 |
|---|
| 97407 | #define BIFPLR4_1_PCIE_TLP_PREFIX_LOG2__TLP_PREFIX_MASK 0xFFFFFFFFL |
|---|
| 97408 | //BIFPLR4_1_PCIE_TLP_PREFIX_LOG3 |
|---|
| 97409 | #define BIFPLR4_1_PCIE_TLP_PREFIX_LOG3__TLP_PREFIX__SHIFT 0x0 |
|---|
| 97410 | #define BIFPLR4_1_PCIE_TLP_PREFIX_LOG3__TLP_PREFIX_MASK 0xFFFFFFFFL |
|---|
| 97411 | //BIFPLR4_1_PCIE_SECONDARY_ENH_CAP_LIST |
|---|
| 97412 | #define BIFPLR4_1_PCIE_SECONDARY_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 97413 | #define BIFPLR4_1_PCIE_SECONDARY_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 97414 | #define BIFPLR4_1_PCIE_SECONDARY_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
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| 97570 | #define BIFPLR4_1_PCIE_LANE_15_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET_MASK 0x0F00L |
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| 97615 | #define BIFPLR4_1_PCIE_ACS_CNTL__P2P_EGRESS_CONTROL_EN_MASK 0x0020L |
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| 97616 | #define BIFPLR4_1_PCIE_ACS_CNTL__DIRECT_TRANSLATED_P2P_EN_MASK 0x0040L |
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| 97639 | #define BIFPLR4_1_PCIE_MC_CNTL__MC_ENABLE_MASK 0x8000L |
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| 97643 | #define BIFPLR4_1_PCIE_MC_ADDR0__MC_INDEX_POS_MASK 0x0000003FL |
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| 97644 | #define BIFPLR4_1_PCIE_MC_ADDR0__MC_BASE_ADDR_0_MASK 0xFFFFF000L |
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|---|
| 97650 | #define BIFPLR4_1_PCIE_MC_RCV0__MC_RECEIVE_0_MASK 0xFFFFFFFFL |
|---|
| 97651 | //BIFPLR4_1_PCIE_MC_RCV1 |
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|---|
| 97653 | #define BIFPLR4_1_PCIE_MC_RCV1__MC_RECEIVE_1_MASK 0xFFFFFFFFL |
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| 97661 | #define BIFPLR4_1_PCIE_MC_BLOCK_UNTRANSLATED_0__MC_BLOCK_UNTRANSLATED_0__SHIFT 0x0 |
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| 97662 | #define BIFPLR4_1_PCIE_MC_BLOCK_UNTRANSLATED_0__MC_BLOCK_UNTRANSLATED_0_MASK 0xFFFFFFFFL |
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|---|
| 97664 | #define BIFPLR4_1_PCIE_MC_BLOCK_UNTRANSLATED_1__MC_BLOCK_UNTRANSLATED_1__SHIFT 0x0 |
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| 97665 | #define BIFPLR4_1_PCIE_MC_BLOCK_UNTRANSLATED_1__MC_BLOCK_UNTRANSLATED_1_MASK 0xFFFFFFFFL |
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| 97673 | #define BIFPLR4_1_PCIE_MC_OVERLAY_BAR1__MC_OVERLAY_BAR_1_MASK 0xFFFFFFFFL |
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|---|
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| 97689 | #define BIFPLR4_1_PCIE_L1_PM_SUB_CAP__PORT_T_POWER_ON_SCALE__SHIFT 0x10 |
|---|
| 97690 | #define BIFPLR4_1_PCIE_L1_PM_SUB_CAP__PORT_T_POWER_ON_VALUE__SHIFT 0x13 |
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|---|
| 97695 | #define BIFPLR4_1_PCIE_L1_PM_SUB_CAP__L1_PM_SUB_SUPPORTED_MASK 0x00000010L |
|---|
| 97696 | #define BIFPLR4_1_PCIE_L1_PM_SUB_CAP__LINK_ACTIVATION_SUPPORTED_MASK 0x00000020L |
|---|
| 97697 | #define BIFPLR4_1_PCIE_L1_PM_SUB_CAP__PORT_CM_RESTORE_TIME_MASK 0x0000FF00L |
|---|
| 97698 | #define BIFPLR4_1_PCIE_L1_PM_SUB_CAP__PORT_T_POWER_ON_SCALE_MASK 0x00030000L |
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| 97699 | #define BIFPLR4_1_PCIE_L1_PM_SUB_CAP__PORT_T_POWER_ON_VALUE_MASK 0x00F80000L |
|---|
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|---|
| 97704 | #define BIFPLR4_1_PCIE_L1_PM_SUB_CNTL__ASPM_L1_1_EN__SHIFT 0x3 |
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| 97705 | #define BIFPLR4_1_PCIE_L1_PM_SUB_CNTL__LINK_ACTIVATION_INTERRUPT_EN__SHIFT 0x4 |
|---|
| 97706 | #define BIFPLR4_1_PCIE_L1_PM_SUB_CNTL__LINK_ACTIVATION_CNTL__SHIFT 0x5 |
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| 97707 | #define BIFPLR4_1_PCIE_L1_PM_SUB_CNTL__COMMON_MODE_RESTORE_TIME__SHIFT 0x8 |
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| 97708 | #define BIFPLR4_1_PCIE_L1_PM_SUB_CNTL__LTR_L1_2_THRESHOLD_VALUE__SHIFT 0x10 |
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| 97710 | #define BIFPLR4_1_PCIE_L1_PM_SUB_CNTL__PCI_PM_L1_2_EN_MASK 0x00000001L |
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| 97711 | #define BIFPLR4_1_PCIE_L1_PM_SUB_CNTL__PCI_PM_L1_1_EN_MASK 0x00000002L |
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| 97712 | #define BIFPLR4_1_PCIE_L1_PM_SUB_CNTL__ASPM_L1_2_EN_MASK 0x00000004L |
|---|
| 97713 | #define BIFPLR4_1_PCIE_L1_PM_SUB_CNTL__ASPM_L1_1_EN_MASK 0x00000008L |
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| 97714 | #define BIFPLR4_1_PCIE_L1_PM_SUB_CNTL__LINK_ACTIVATION_INTERRUPT_EN_MASK 0x00000010L |
|---|
| 97715 | #define BIFPLR4_1_PCIE_L1_PM_SUB_CNTL__LINK_ACTIVATION_CNTL_MASK 0x00000020L |
|---|
| 97716 | #define BIFPLR4_1_PCIE_L1_PM_SUB_CNTL__COMMON_MODE_RESTORE_TIME_MASK 0x0000FF00L |
|---|
| 97717 | #define BIFPLR4_1_PCIE_L1_PM_SUB_CNTL__LTR_L1_2_THRESHOLD_VALUE_MASK 0x03FF0000L |
|---|
| 97718 | #define BIFPLR4_1_PCIE_L1_PM_SUB_CNTL__LTR_L1_2_THRESHOLD_SCALE_MASK 0xE0000000L |
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| 97719 | //BIFPLR4_1_PCIE_L1_PM_SUB_CNTL2 |
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| 97723 | #define BIFPLR4_1_PCIE_L1_PM_SUB_CNTL2__T_POWER_ON_VALUE_MASK 0x000000F8L |
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| 97728 | #define BIFPLR4_1_PCIE_DPC_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
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| 97729 | #define BIFPLR4_1_PCIE_DPC_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 97730 | #define BIFPLR4_1_PCIE_DPC_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
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| 97731 | //BIFPLR4_1_PCIE_DPC_CAP_LIST |
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| 97732 | #define BIFPLR4_1_PCIE_DPC_CAP_LIST__DPC_INTR_MSG_NUM__SHIFT 0x0 |
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| 97733 | #define BIFPLR4_1_PCIE_DPC_CAP_LIST__RP_EXTENSIONS_FOR_DPC__SHIFT 0x5 |
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|---|
| 98848 | #define BIFPLR4_1_ESM_LANE_1_EQUALIZATION_CNTL_20GT__ESM_LANE_1_USP_20GT_TX_PRESET_MASK 0xF0L |
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| 98851 | #define BIFPLR4_1_ESM_LANE_2_EQUALIZATION_CNTL_20GT__ESM_LANE_2_USP_20GT_TX_PRESET__SHIFT 0x4 |
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| 98852 | #define BIFPLR4_1_ESM_LANE_2_EQUALIZATION_CNTL_20GT__ESM_LANE_2_DSP_20GT_TX_PRESET_MASK 0x0FL |
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| 98853 | #define BIFPLR4_1_ESM_LANE_2_EQUALIZATION_CNTL_20GT__ESM_LANE_2_USP_20GT_TX_PRESET_MASK 0xF0L |
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| 98857 | #define BIFPLR4_1_ESM_LANE_3_EQUALIZATION_CNTL_20GT__ESM_LANE_3_DSP_20GT_TX_PRESET_MASK 0x0FL |
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| 98862 | #define BIFPLR4_1_ESM_LANE_4_EQUALIZATION_CNTL_20GT__ESM_LANE_4_DSP_20GT_TX_PRESET_MASK 0x0FL |
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| 98863 | #define BIFPLR4_1_ESM_LANE_4_EQUALIZATION_CNTL_20GT__ESM_LANE_4_USP_20GT_TX_PRESET_MASK 0xF0L |
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| 98864 | //BIFPLR4_1_ESM_LANE_5_EQUALIZATION_CNTL_20GT |
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| 98865 | #define BIFPLR4_1_ESM_LANE_5_EQUALIZATION_CNTL_20GT__ESM_LANE_5_DSP_20GT_TX_PRESET__SHIFT 0x0 |
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| 99004 | #define BIFPLR4_1_PCIE_CCIX_TRANS_CNTL__CCIX_PCIE_COMPATIBLE_TLP_ENABLE__SHIFT 0x1 |
|---|
| 99005 | #define BIFPLR4_1_PCIE_CCIX_TRANS_CNTL__CCIX_OPTIMIZED_TLP_FORMAT_ENABLE_MASK 0x00000001L |
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| 99006 | #define BIFPLR4_1_PCIE_CCIX_TRANS_CNTL__CCIX_PCIE_COMPATIBLE_TLP_ENABLE_MASK 0x00000002L |
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| 99007 | //BIFPLR4_1_LINK_CAP_32GT |
|---|
| 99008 | #define BIFPLR4_1_LINK_CAP_32GT__EQUALIZATION_BYPASS_TO_HIGHEST_RATE_SUPPORTED__SHIFT 0x0 |
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|---|
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|---|
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|---|
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|---|
| 99024 | #define BIFPLR4_1_LINK_CNTL_32GT__EQUALIZATION_BYPASS_TO_HIGHEST_RATE_DISABLE_MASK 0x00000001L |
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| 99025 | #define BIFPLR4_1_LINK_CNTL_32GT__NO_EQUALIZATION_NEEDED_DISABLE_MASK 0x00000002L |
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|---|
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|---|
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|---|
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|---|
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|---|
| 99044 | #define BIFPLR4_1_LINK_STATUS_32GT__RECEIVED_ENHANCED_LINK_BEHAVIOUR_CONTROL_MASK 0x000000C0L |
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| 99045 | #define BIFPLR4_1_LINK_STATUS_32GT__TRANSMITTER_PRECODING_ON_MASK 0x00000100L |
|---|
| 99046 | #define BIFPLR4_1_LINK_STATUS_32GT__TRANSMITTER_PRECODE_REQUEST_MASK 0x00000200L |
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| 99047 | #define BIFPLR4_1_LINK_STATUS_32GT__NO_EQUALIZATION_NEEDED_RECEIVED_MASK 0x00000400L |
|---|
| 99048 | |
|---|
| 99049 | |
|---|
| 99050 | // addressBlock: nbio_pcie1_bifplr5_cfgdecp |
|---|
| 99051 | //BIFPLR5_0_VENDOR_ID |
|---|
| 99052 | #define BIFPLR5_0_VENDOR_ID__VENDOR_ID__SHIFT 0x0 |
|---|
| 99053 | #define BIFPLR5_0_VENDOR_ID__VENDOR_ID_MASK 0xFFFFL |
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|---|
| 99055 | #define BIFPLR5_0_DEVICE_ID__DEVICE_ID__SHIFT 0x0 |
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| 99056 | #define BIFPLR5_0_DEVICE_ID__DEVICE_ID_MASK 0xFFFFL |
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|---|
| 99072 | #define BIFPLR5_0_COMMAND__SPECIAL_CYCLE_EN_MASK 0x0008L |
|---|
| 99073 | #define BIFPLR5_0_COMMAND__MEM_WRITE_INVALIDATE_EN_MASK 0x0010L |
|---|
| 99074 | #define BIFPLR5_0_COMMAND__PAL_SNOOP_EN_MASK 0x0020L |
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| 99075 | #define BIFPLR5_0_COMMAND__PARITY_ERROR_RESPONSE_MASK 0x0040L |
|---|
| 99076 | #define BIFPLR5_0_COMMAND__AD_STEPPING_MASK 0x0080L |
|---|
| 99077 | #define BIFPLR5_0_COMMAND__SERR_EN_MASK 0x0100L |
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| 99078 | #define BIFPLR5_0_COMMAND__FAST_B2B_EN_MASK 0x0200L |
|---|
| 99079 | #define BIFPLR5_0_COMMAND__INT_DIS_MASK 0x0400L |
|---|
| 99080 | //BIFPLR5_0_STATUS |
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| 99092 | #define BIFPLR5_0_STATUS__PARITY_ERROR_DETECTED__SHIFT 0xf |
|---|
| 99093 | #define BIFPLR5_0_STATUS__IMMEDIATE_READINESS_MASK 0x0001L |
|---|
| 99094 | #define BIFPLR5_0_STATUS__INT_STATUS_MASK 0x0008L |
|---|
| 99095 | #define BIFPLR5_0_STATUS__CAP_LIST_MASK 0x0010L |
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| 99096 | #define BIFPLR5_0_STATUS__PCI_66_CAP_MASK 0x0020L |
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| 99097 | #define BIFPLR5_0_STATUS__FAST_BACK_CAPABLE_MASK 0x0080L |
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| 99098 | #define BIFPLR5_0_STATUS__MASTER_DATA_PARITY_ERROR_MASK 0x0100L |
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| 99099 | #define BIFPLR5_0_STATUS__DEVSEL_TIMING_MASK 0x0600L |
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| 99100 | #define BIFPLR5_0_STATUS__SIGNAL_TARGET_ABORT_MASK 0x0800L |
|---|
| 99101 | #define BIFPLR5_0_STATUS__RECEIVED_TARGET_ABORT_MASK 0x1000L |
|---|
| 99102 | #define BIFPLR5_0_STATUS__RECEIVED_MASTER_ABORT_MASK 0x2000L |
|---|
| 99103 | #define BIFPLR5_0_STATUS__SIGNALED_SYSTEM_ERROR_MASK 0x4000L |
|---|
| 99104 | #define BIFPLR5_0_STATUS__PARITY_ERROR_DETECTED_MASK 0x8000L |
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| 99105 | //BIFPLR5_0_REVISION_ID |
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| 99106 | #define BIFPLR5_0_REVISION_ID__MINOR_REV_ID__SHIFT 0x0 |
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| 99108 | #define BIFPLR5_0_REVISION_ID__MINOR_REV_ID_MASK 0x0FL |
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| 99109 | #define BIFPLR5_0_REVISION_ID__MAJOR_REV_ID_MASK 0xF0L |
|---|
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|---|
| 99111 | #define BIFPLR5_0_PROG_INTERFACE__PROG_INTERFACE__SHIFT 0x0 |
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| 99112 | #define BIFPLR5_0_PROG_INTERFACE__PROG_INTERFACE_MASK 0xFFL |
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|---|
| 99114 | #define BIFPLR5_0_SUB_CLASS__SUB_CLASS__SHIFT 0x0 |
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| 99116 | //BIFPLR5_0_BASE_CLASS |
|---|
| 99117 | #define BIFPLR5_0_BASE_CLASS__BASE_CLASS__SHIFT 0x0 |
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| 99118 | #define BIFPLR5_0_BASE_CLASS__BASE_CLASS_MASK 0xFFL |
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| 99119 | //BIFPLR5_0_CACHE_LINE |
|---|
| 99120 | #define BIFPLR5_0_CACHE_LINE__CACHE_LINE_SIZE__SHIFT 0x0 |
|---|
| 99121 | #define BIFPLR5_0_CACHE_LINE__CACHE_LINE_SIZE_MASK 0xFFL |
|---|
| 99122 | //BIFPLR5_0_LATENCY |
|---|
| 99123 | #define BIFPLR5_0_LATENCY__LATENCY_TIMER__SHIFT 0x0 |
|---|
| 99124 | #define BIFPLR5_0_LATENCY__LATENCY_TIMER_MASK 0xFFL |
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| 99133 | #define BIFPLR5_0_BIST__BIST_CAP__SHIFT 0x7 |
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| 99134 | #define BIFPLR5_0_BIST__BIST_COMP_MASK 0x0FL |
|---|
| 99135 | #define BIFPLR5_0_BIST__BIST_STRT_MASK 0x40L |
|---|
| 99136 | #define BIFPLR5_0_BIST__BIST_CAP_MASK 0x80L |
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| 99143 | #define BIFPLR5_0_SUB_BUS_NUMBER_LATENCY__SECONDARY_BUS_MASK 0x0000FF00L |
|---|
| 99144 | #define BIFPLR5_0_SUB_BUS_NUMBER_LATENCY__SUB_BUS_NUM_MASK 0x00FF0000L |
|---|
| 99145 | #define BIFPLR5_0_SUB_BUS_NUMBER_LATENCY__SECONDARY_LATENCY_TIMER_MASK 0xFF000000L |
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| 99153 | #define BIFPLR5_0_IO_BASE_LIMIT__IO_LIMIT_TYPE_MASK 0x0F00L |
|---|
| 99154 | #define BIFPLR5_0_IO_BASE_LIMIT__IO_LIMIT_MASK 0xF000L |
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|---|
| 99166 | #define BIFPLR5_0_SECONDARY_STATUS__FAST_BACK_CAPABLE_MASK 0x0080L |
|---|
| 99167 | #define BIFPLR5_0_SECONDARY_STATUS__MASTER_DATA_PARITY_ERROR_MASK 0x0100L |
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| 99168 | #define BIFPLR5_0_SECONDARY_STATUS__DEVSEL_TIMING_MASK 0x0600L |
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| 99169 | #define BIFPLR5_0_SECONDARY_STATUS__SIGNAL_TARGET_ABORT_MASK 0x0800L |
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| 99190 | #define BIFPLR5_0_PREF_BASE_LIMIT__PREF_MEM_LIMIT_TYPE_MASK 0x000F0000L |
|---|
| 99191 | #define BIFPLR5_0_PREF_BASE_LIMIT__PREF_MEM_LIMIT_31_20_MASK 0xFFF00000L |
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| 99194 | #define BIFPLR5_0_PREF_BASE_UPPER__PREF_BASE_UPPER_MASK 0xFFFFFFFFL |
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|---|
| 99196 | #define BIFPLR5_0_PREF_LIMIT_UPPER__PREF_LIMIT_UPPER__SHIFT 0x0 |
|---|
| 99197 | #define BIFPLR5_0_PREF_LIMIT_UPPER__PREF_LIMIT_UPPER_MASK 0xFFFFFFFFL |
|---|
| 99198 | //BIFPLR5_0_IO_BASE_LIMIT_HI |
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| 99199 | #define BIFPLR5_0_IO_BASE_LIMIT_HI__IO_BASE_31_16__SHIFT 0x0 |
|---|
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|---|
| 99201 | #define BIFPLR5_0_IO_BASE_LIMIT_HI__IO_BASE_31_16_MASK 0x0000FFFFL |
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| 99202 | #define BIFPLR5_0_IO_BASE_LIMIT_HI__IO_LIMIT_31_16_MASK 0xFFFF0000L |
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|---|
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| 99252 | #define BIFPLR5_0_PMI_CAP__IMMEDIATE_READINESS_ON_RETURN_TO_D0_MASK 0x0010L |
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| 99253 | #define BIFPLR5_0_PMI_CAP__DEV_SPECIFIC_INIT_MASK 0x0020L |
|---|
| 99254 | #define BIFPLR5_0_PMI_CAP__AUX_CURRENT_MASK 0x01C0L |
|---|
| 99255 | #define BIFPLR5_0_PMI_CAP__D1_SUPPORT_MASK 0x0200L |
|---|
| 99256 | #define BIFPLR5_0_PMI_CAP__D2_SUPPORT_MASK 0x0400L |
|---|
| 99257 | #define BIFPLR5_0_PMI_CAP__PME_SUPPORT_MASK 0xF800L |
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| 99265 | #define BIFPLR5_0_PMI_STATUS_CNTL__B2_B3_SUPPORT__SHIFT 0x16 |
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| 99269 | #define BIFPLR5_0_PMI_STATUS_CNTL__NO_SOFT_RESET_MASK 0x00000008L |
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| 99270 | #define BIFPLR5_0_PMI_STATUS_CNTL__PME_EN_MASK 0x00000100L |
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| 99271 | #define BIFPLR5_0_PMI_STATUS_CNTL__DATA_SELECT_MASK 0x00001E00L |
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|---|
| 99273 | #define BIFPLR5_0_PMI_STATUS_CNTL__PME_STATUS_MASK 0x00008000L |
|---|
| 99274 | #define BIFPLR5_0_PMI_STATUS_CNTL__B2_B3_SUPPORT_MASK 0x00400000L |
|---|
| 99275 | #define BIFPLR5_0_PMI_STATUS_CNTL__BUS_PWR_EN_MASK 0x00800000L |
|---|
| 99276 | #define BIFPLR5_0_PMI_STATUS_CNTL__PMI_DATA_MASK 0xFF000000L |
|---|
| 99277 | //BIFPLR5_0_PCIE_CAP_LIST |
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| 99278 | #define BIFPLR5_0_PCIE_CAP_LIST__CAP_ID__SHIFT 0x0 |
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| 99279 | #define BIFPLR5_0_PCIE_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
|---|
| 99280 | #define BIFPLR5_0_PCIE_CAP_LIST__CAP_ID_MASK 0x00FFL |
|---|
| 99281 | #define BIFPLR5_0_PCIE_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
|---|
| 99282 | //BIFPLR5_0_PCIE_CAP |
|---|
| 99283 | #define BIFPLR5_0_PCIE_CAP__VERSION__SHIFT 0x0 |
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| 99284 | #define BIFPLR5_0_PCIE_CAP__DEVICE_TYPE__SHIFT 0x4 |
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| 99285 | #define BIFPLR5_0_PCIE_CAP__SLOT_IMPLEMENTED__SHIFT 0x8 |
|---|
| 99286 | #define BIFPLR5_0_PCIE_CAP__INT_MESSAGE_NUM__SHIFT 0x9 |
|---|
| 99287 | #define BIFPLR5_0_PCIE_CAP__VERSION_MASK 0x000FL |
|---|
| 99288 | #define BIFPLR5_0_PCIE_CAP__DEVICE_TYPE_MASK 0x00F0L |
|---|
| 99289 | #define BIFPLR5_0_PCIE_CAP__SLOT_IMPLEMENTED_MASK 0x0100L |
|---|
| 99290 | #define BIFPLR5_0_PCIE_CAP__INT_MESSAGE_NUM_MASK 0x3E00L |
|---|
| 99291 | //BIFPLR5_0_DEVICE_CAP |
|---|
| 99292 | #define BIFPLR5_0_DEVICE_CAP__MAX_PAYLOAD_SUPPORT__SHIFT 0x0 |
|---|
| 99293 | #define BIFPLR5_0_DEVICE_CAP__PHANTOM_FUNC__SHIFT 0x3 |
|---|
| 99294 | #define BIFPLR5_0_DEVICE_CAP__EXTENDED_TAG__SHIFT 0x5 |
|---|
| 99295 | #define BIFPLR5_0_DEVICE_CAP__L0S_ACCEPTABLE_LATENCY__SHIFT 0x6 |
|---|
| 99296 | #define BIFPLR5_0_DEVICE_CAP__L1_ACCEPTABLE_LATENCY__SHIFT 0x9 |
|---|
| 99297 | #define BIFPLR5_0_DEVICE_CAP__ROLE_BASED_ERR_REPORTING__SHIFT 0xf |
|---|
| 99298 | #define BIFPLR5_0_DEVICE_CAP__ERR_COR_SUBCLASS_CAPABLE__SHIFT 0x10 |
|---|
| 99299 | #define BIFPLR5_0_DEVICE_CAP__CAPTURED_SLOT_POWER_LIMIT__SHIFT 0x12 |
|---|
| 99300 | #define BIFPLR5_0_DEVICE_CAP__CAPTURED_SLOT_POWER_SCALE__SHIFT 0x1a |
|---|
| 99301 | #define BIFPLR5_0_DEVICE_CAP__FLR_CAPABLE__SHIFT 0x1c |
|---|
| 99302 | #define BIFPLR5_0_DEVICE_CAP__MAX_PAYLOAD_SUPPORT_MASK 0x00000007L |
|---|
| 99303 | #define BIFPLR5_0_DEVICE_CAP__PHANTOM_FUNC_MASK 0x00000018L |
|---|
| 99304 | #define BIFPLR5_0_DEVICE_CAP__EXTENDED_TAG_MASK 0x00000020L |
|---|
| 99305 | #define BIFPLR5_0_DEVICE_CAP__L0S_ACCEPTABLE_LATENCY_MASK 0x000001C0L |
|---|
| 99306 | #define BIFPLR5_0_DEVICE_CAP__L1_ACCEPTABLE_LATENCY_MASK 0x00000E00L |
|---|
| 99307 | #define BIFPLR5_0_DEVICE_CAP__ROLE_BASED_ERR_REPORTING_MASK 0x00008000L |
|---|
| 99308 | #define BIFPLR5_0_DEVICE_CAP__ERR_COR_SUBCLASS_CAPABLE_MASK 0x00010000L |
|---|
| 99309 | #define BIFPLR5_0_DEVICE_CAP__CAPTURED_SLOT_POWER_LIMIT_MASK 0x03FC0000L |
|---|
| 99310 | #define BIFPLR5_0_DEVICE_CAP__CAPTURED_SLOT_POWER_SCALE_MASK 0x0C000000L |
|---|
| 99311 | #define BIFPLR5_0_DEVICE_CAP__FLR_CAPABLE_MASK 0x10000000L |
|---|
| 99312 | //BIFPLR5_0_DEVICE_CNTL |
|---|
| 99313 | #define BIFPLR5_0_DEVICE_CNTL__CORR_ERR_EN__SHIFT 0x0 |
|---|
| 99314 | #define BIFPLR5_0_DEVICE_CNTL__NON_FATAL_ERR_EN__SHIFT 0x1 |
|---|
| 99315 | #define BIFPLR5_0_DEVICE_CNTL__FATAL_ERR_EN__SHIFT 0x2 |
|---|
| 99316 | #define BIFPLR5_0_DEVICE_CNTL__USR_REPORT_EN__SHIFT 0x3 |
|---|
| 99317 | #define BIFPLR5_0_DEVICE_CNTL__RELAXED_ORD_EN__SHIFT 0x4 |
|---|
| 99318 | #define BIFPLR5_0_DEVICE_CNTL__MAX_PAYLOAD_SIZE__SHIFT 0x5 |
|---|
| 99319 | #define BIFPLR5_0_DEVICE_CNTL__EXTENDED_TAG_EN__SHIFT 0x8 |
|---|
| 99320 | #define BIFPLR5_0_DEVICE_CNTL__PHANTOM_FUNC_EN__SHIFT 0x9 |
|---|
| 99321 | #define BIFPLR5_0_DEVICE_CNTL__AUX_POWER_PM_EN__SHIFT 0xa |
|---|
| 99322 | #define BIFPLR5_0_DEVICE_CNTL__NO_SNOOP_EN__SHIFT 0xb |
|---|
| 99323 | #define BIFPLR5_0_DEVICE_CNTL__MAX_READ_REQUEST_SIZE__SHIFT 0xc |
|---|
| 99324 | #define BIFPLR5_0_DEVICE_CNTL__BRIDGE_CFG_RETRY_EN__SHIFT 0xf |
|---|
| 99325 | #define BIFPLR5_0_DEVICE_CNTL__CORR_ERR_EN_MASK 0x0001L |
|---|
| 99326 | #define BIFPLR5_0_DEVICE_CNTL__NON_FATAL_ERR_EN_MASK 0x0002L |
|---|
| 99327 | #define BIFPLR5_0_DEVICE_CNTL__FATAL_ERR_EN_MASK 0x0004L |
|---|
| 99328 | #define BIFPLR5_0_DEVICE_CNTL__USR_REPORT_EN_MASK 0x0008L |
|---|
| 99329 | #define BIFPLR5_0_DEVICE_CNTL__RELAXED_ORD_EN_MASK 0x0010L |
|---|
| 99330 | #define BIFPLR5_0_DEVICE_CNTL__MAX_PAYLOAD_SIZE_MASK 0x00E0L |
|---|
| 99331 | #define BIFPLR5_0_DEVICE_CNTL__EXTENDED_TAG_EN_MASK 0x0100L |
|---|
| 99332 | #define BIFPLR5_0_DEVICE_CNTL__PHANTOM_FUNC_EN_MASK 0x0200L |
|---|
| 99333 | #define BIFPLR5_0_DEVICE_CNTL__AUX_POWER_PM_EN_MASK 0x0400L |
|---|
| 99334 | #define BIFPLR5_0_DEVICE_CNTL__NO_SNOOP_EN_MASK 0x0800L |
|---|
| 99335 | #define BIFPLR5_0_DEVICE_CNTL__MAX_READ_REQUEST_SIZE_MASK 0x7000L |
|---|
| 99336 | #define BIFPLR5_0_DEVICE_CNTL__BRIDGE_CFG_RETRY_EN_MASK 0x8000L |
|---|
| 99337 | //BIFPLR5_0_DEVICE_STATUS |
|---|
| 99338 | #define BIFPLR5_0_DEVICE_STATUS__CORR_ERR__SHIFT 0x0 |
|---|
| 99339 | #define BIFPLR5_0_DEVICE_STATUS__NON_FATAL_ERR__SHIFT 0x1 |
|---|
| 99340 | #define BIFPLR5_0_DEVICE_STATUS__FATAL_ERR__SHIFT 0x2 |
|---|
| 99341 | #define BIFPLR5_0_DEVICE_STATUS__USR_DETECTED__SHIFT 0x3 |
|---|
| 99342 | #define BIFPLR5_0_DEVICE_STATUS__AUX_PWR__SHIFT 0x4 |
|---|
| 99343 | #define BIFPLR5_0_DEVICE_STATUS__TRANSACTIONS_PEND__SHIFT 0x5 |
|---|
| 99344 | #define BIFPLR5_0_DEVICE_STATUS__EMER_POWER_REDUCTION_DETECTED__SHIFT 0x6 |
|---|
| 99345 | #define BIFPLR5_0_DEVICE_STATUS__CORR_ERR_MASK 0x0001L |
|---|
| 99346 | #define BIFPLR5_0_DEVICE_STATUS__NON_FATAL_ERR_MASK 0x0002L |
|---|
| 99347 | #define BIFPLR5_0_DEVICE_STATUS__FATAL_ERR_MASK 0x0004L |
|---|
| 99348 | #define BIFPLR5_0_DEVICE_STATUS__USR_DETECTED_MASK 0x0008L |
|---|
| 99349 | #define BIFPLR5_0_DEVICE_STATUS__AUX_PWR_MASK 0x0010L |
|---|
| 99350 | #define BIFPLR5_0_DEVICE_STATUS__TRANSACTIONS_PEND_MASK 0x0020L |
|---|
| 99351 | #define BIFPLR5_0_DEVICE_STATUS__EMER_POWER_REDUCTION_DETECTED_MASK 0x0040L |
|---|
| 99352 | //BIFPLR5_0_LINK_CAP |
|---|
| 99353 | #define BIFPLR5_0_LINK_CAP__LINK_SPEED__SHIFT 0x0 |
|---|
| 99354 | #define BIFPLR5_0_LINK_CAP__LINK_WIDTH__SHIFT 0x4 |
|---|
| 99355 | #define BIFPLR5_0_LINK_CAP__PM_SUPPORT__SHIFT 0xa |
|---|
| 99356 | #define BIFPLR5_0_LINK_CAP__L0S_EXIT_LATENCY__SHIFT 0xc |
|---|
| 99357 | #define BIFPLR5_0_LINK_CAP__L1_EXIT_LATENCY__SHIFT 0xf |
|---|
| 99358 | #define BIFPLR5_0_LINK_CAP__CLOCK_POWER_MANAGEMENT__SHIFT 0x12 |
|---|
| 99359 | #define BIFPLR5_0_LINK_CAP__SURPRISE_DOWN_ERR_REPORTING__SHIFT 0x13 |
|---|
| 99360 | #define BIFPLR5_0_LINK_CAP__DL_ACTIVE_REPORTING_CAPABLE__SHIFT 0x14 |
|---|
| 99361 | #define BIFPLR5_0_LINK_CAP__LINK_BW_NOTIFICATION_CAP__SHIFT 0x15 |
|---|
| 99362 | #define BIFPLR5_0_LINK_CAP__ASPM_OPTIONALITY_COMPLIANCE__SHIFT 0x16 |
|---|
| 99363 | #define BIFPLR5_0_LINK_CAP__PORT_NUMBER__SHIFT 0x18 |
|---|
| 99364 | #define BIFPLR5_0_LINK_CAP__LINK_SPEED_MASK 0x0000000FL |
|---|
| 99365 | #define BIFPLR5_0_LINK_CAP__LINK_WIDTH_MASK 0x000003F0L |
|---|
| 99366 | #define BIFPLR5_0_LINK_CAP__PM_SUPPORT_MASK 0x00000C00L |
|---|
| 99367 | #define BIFPLR5_0_LINK_CAP__L0S_EXIT_LATENCY_MASK 0x00007000L |
|---|
| 99368 | #define BIFPLR5_0_LINK_CAP__L1_EXIT_LATENCY_MASK 0x00038000L |
|---|
| 99369 | #define BIFPLR5_0_LINK_CAP__CLOCK_POWER_MANAGEMENT_MASK 0x00040000L |
|---|
| 99370 | #define BIFPLR5_0_LINK_CAP__SURPRISE_DOWN_ERR_REPORTING_MASK 0x00080000L |
|---|
| 99371 | #define BIFPLR5_0_LINK_CAP__DL_ACTIVE_REPORTING_CAPABLE_MASK 0x00100000L |
|---|
| 99372 | #define BIFPLR5_0_LINK_CAP__LINK_BW_NOTIFICATION_CAP_MASK 0x00200000L |
|---|
| 99373 | #define BIFPLR5_0_LINK_CAP__ASPM_OPTIONALITY_COMPLIANCE_MASK 0x00400000L |
|---|
| 99374 | #define BIFPLR5_0_LINK_CAP__PORT_NUMBER_MASK 0xFF000000L |
|---|
| 99375 | //BIFPLR5_0_LINK_CNTL |
|---|
| 99376 | #define BIFPLR5_0_LINK_CNTL__PM_CONTROL__SHIFT 0x0 |
|---|
| 99377 | #define BIFPLR5_0_LINK_CNTL__PTM_PROP_DELAY_ADAPT_INTER_B__SHIFT 0x2 |
|---|
| 99378 | #define BIFPLR5_0_LINK_CNTL__READ_CPL_BOUNDARY__SHIFT 0x3 |
|---|
| 99379 | #define BIFPLR5_0_LINK_CNTL__LINK_DIS__SHIFT 0x4 |
|---|
| 99380 | #define BIFPLR5_0_LINK_CNTL__RETRAIN_LINK__SHIFT 0x5 |
|---|
| 99381 | #define BIFPLR5_0_LINK_CNTL__COMMON_CLOCK_CFG__SHIFT 0x6 |
|---|
| 99382 | #define BIFPLR5_0_LINK_CNTL__EXTENDED_SYNC__SHIFT 0x7 |
|---|
| 99383 | #define BIFPLR5_0_LINK_CNTL__CLOCK_POWER_MANAGEMENT_EN__SHIFT 0x8 |
|---|
| 99384 | #define BIFPLR5_0_LINK_CNTL__HW_AUTONOMOUS_WIDTH_DISABLE__SHIFT 0x9 |
|---|
| 99385 | #define BIFPLR5_0_LINK_CNTL__LINK_BW_MANAGEMENT_INT_EN__SHIFT 0xa |
|---|
| 99386 | #define BIFPLR5_0_LINK_CNTL__LINK_AUTONOMOUS_BW_INT_EN__SHIFT 0xb |
|---|
| 99387 | #define BIFPLR5_0_LINK_CNTL__DRS_SIGNALING_CONTROL__SHIFT 0xe |
|---|
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|---|
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|---|
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|---|
| 99492 | #define BIFPLR5_0_ROOT_CNTL__SERR_ON_CORR_ERR_EN_MASK 0x0001L |
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| 99495 | #define BIFPLR5_0_ROOT_CNTL__PM_INTERRUPT_EN_MASK 0x0008L |
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|---|
| 99497 | //BIFPLR5_0_ROOT_CAP |
|---|
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|---|
| 99499 | #define BIFPLR5_0_ROOT_CAP__CRS_SOFTWARE_VISIBILITY_MASK 0x0001L |
|---|
| 99500 | //BIFPLR5_0_ROOT_STATUS |
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|---|
| 99502 | #define BIFPLR5_0_ROOT_STATUS__PME_STATUS__SHIFT 0x10 |
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|---|
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|---|
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|---|
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|---|
| 99520 | #define BIFPLR5_0_DEVICE_CAP2__TEN_BIT_TAG_REQUESTER_SUPPORTED__SHIFT 0x11 |
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|---|
| 99522 | #define BIFPLR5_0_DEVICE_CAP2__EXTENDED_FMT_FIELD_SUPPORTED__SHIFT 0x14 |
|---|
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|---|
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|---|
| 99525 | #define BIFPLR5_0_DEVICE_CAP2__EMER_POWER_REDUCTION_SUPPORTED__SHIFT 0x18 |
|---|
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|---|
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|---|
| 99528 | #define BIFPLR5_0_DEVICE_CAP2__CPL_TIMEOUT_RANGE_SUPPORTED_MASK 0x0000000FL |
|---|
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|---|
| 99530 | #define BIFPLR5_0_DEVICE_CAP2__ARI_FORWARDING_SUPPORTED_MASK 0x00000020L |
|---|
| 99531 | #define BIFPLR5_0_DEVICE_CAP2__ATOMICOP_ROUTING_SUPPORTED_MASK 0x00000040L |
|---|
| 99532 | #define BIFPLR5_0_DEVICE_CAP2__ATOMICOP_32CMPLT_SUPPORTED_MASK 0x00000080L |
|---|
| 99533 | #define BIFPLR5_0_DEVICE_CAP2__ATOMICOP_64CMPLT_SUPPORTED_MASK 0x00000100L |
|---|
| 99534 | #define BIFPLR5_0_DEVICE_CAP2__CAS128_CMPLT_SUPPORTED_MASK 0x00000200L |
|---|
| 99535 | #define BIFPLR5_0_DEVICE_CAP2__NO_RO_ENABLED_P2P_PASSING_MASK 0x00000400L |
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| 99536 | #define BIFPLR5_0_DEVICE_CAP2__LTR_SUPPORTED_MASK 0x00000800L |
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| 99537 | #define BIFPLR5_0_DEVICE_CAP2__TPH_CPLR_SUPPORTED_MASK 0x00003000L |
|---|
| 99538 | #define BIFPLR5_0_DEVICE_CAP2__LN_SYSTEM_CLS_MASK 0x0000C000L |
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| 99539 | #define BIFPLR5_0_DEVICE_CAP2__TEN_BIT_TAG_COMPLETER_SUPPORTED_MASK 0x00010000L |
|---|
| 99540 | #define BIFPLR5_0_DEVICE_CAP2__TEN_BIT_TAG_REQUESTER_SUPPORTED_MASK 0x00020000L |
|---|
| 99541 | #define BIFPLR5_0_DEVICE_CAP2__OBFF_SUPPORTED_MASK 0x000C0000L |
|---|
| 99542 | #define BIFPLR5_0_DEVICE_CAP2__EXTENDED_FMT_FIELD_SUPPORTED_MASK 0x00100000L |
|---|
| 99543 | #define BIFPLR5_0_DEVICE_CAP2__END_END_TLP_PREFIX_SUPPORTED_MASK 0x00200000L |
|---|
| 99544 | #define BIFPLR5_0_DEVICE_CAP2__MAX_END_END_TLP_PREFIXES_MASK 0x00C00000L |
|---|
| 99545 | #define BIFPLR5_0_DEVICE_CAP2__EMER_POWER_REDUCTION_SUPPORTED_MASK 0x03000000L |
|---|
| 99546 | #define BIFPLR5_0_DEVICE_CAP2__EMER_POWER_REDUCTION_INIT_REQ_MASK 0x04000000L |
|---|
| 99547 | #define BIFPLR5_0_DEVICE_CAP2__FRS_SUPPORTED_MASK 0x80000000L |
|---|
| 99548 | //BIFPLR5_0_DEVICE_CNTL2 |
|---|
| 99549 | #define BIFPLR5_0_DEVICE_CNTL2__CPL_TIMEOUT_VALUE__SHIFT 0x0 |
|---|
| 99550 | #define BIFPLR5_0_DEVICE_CNTL2__CPL_TIMEOUT_DIS__SHIFT 0x4 |
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| 99551 | #define BIFPLR5_0_DEVICE_CNTL2__ARI_FORWARDING_EN__SHIFT 0x5 |
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|---|
| 99553 | #define BIFPLR5_0_DEVICE_CNTL2__ATOMICOP_EGRESS_BLOCKING__SHIFT 0x7 |
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| 99555 | #define BIFPLR5_0_DEVICE_CNTL2__IDO_COMPLETION_ENABLE__SHIFT 0x9 |
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| 99557 | #define BIFPLR5_0_DEVICE_CNTL2__EMER_POWER_REDUCTION_REQUEST__SHIFT 0xb |
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| 99559 | #define BIFPLR5_0_DEVICE_CNTL2__OBFF_EN__SHIFT 0xd |
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| 99560 | #define BIFPLR5_0_DEVICE_CNTL2__END_END_TLP_PREFIX_BLOCKING__SHIFT 0xf |
|---|
| 99561 | #define BIFPLR5_0_DEVICE_CNTL2__CPL_TIMEOUT_VALUE_MASK 0x000FL |
|---|
| 99562 | #define BIFPLR5_0_DEVICE_CNTL2__CPL_TIMEOUT_DIS_MASK 0x0010L |
|---|
| 99563 | #define BIFPLR5_0_DEVICE_CNTL2__ARI_FORWARDING_EN_MASK 0x0020L |
|---|
| 99564 | #define BIFPLR5_0_DEVICE_CNTL2__ATOMICOP_REQUEST_EN_MASK 0x0040L |
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| 99565 | #define BIFPLR5_0_DEVICE_CNTL2__ATOMICOP_EGRESS_BLOCKING_MASK 0x0080L |
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| 99566 | #define BIFPLR5_0_DEVICE_CNTL2__IDO_REQUEST_ENABLE_MASK 0x0100L |
|---|
| 99567 | #define BIFPLR5_0_DEVICE_CNTL2__IDO_COMPLETION_ENABLE_MASK 0x0200L |
|---|
| 99568 | #define BIFPLR5_0_DEVICE_CNTL2__LTR_EN_MASK 0x0400L |
|---|
| 99569 | #define BIFPLR5_0_DEVICE_CNTL2__EMER_POWER_REDUCTION_REQUEST_MASK 0x0800L |
|---|
| 99570 | #define BIFPLR5_0_DEVICE_CNTL2__TEN_BIT_TAG_REQUESTER_ENABLE_MASK 0x1000L |
|---|
| 99571 | #define BIFPLR5_0_DEVICE_CNTL2__OBFF_EN_MASK 0x6000L |
|---|
| 99572 | #define BIFPLR5_0_DEVICE_CNTL2__END_END_TLP_PREFIX_BLOCKING_MASK 0x8000L |
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| 99573 | //BIFPLR5_0_DEVICE_STATUS2 |
|---|
| 99574 | #define BIFPLR5_0_DEVICE_STATUS2__RESERVED__SHIFT 0x0 |
|---|
| 99575 | #define BIFPLR5_0_DEVICE_STATUS2__RESERVED_MASK 0xFFFFL |
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|---|
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| 99587 | #define BIFPLR5_0_LINK_CAP2__LOWER_SKP_OS_RCV_SUPPORT_MASK 0x007F0000L |
|---|
| 99588 | #define BIFPLR5_0_LINK_CAP2__RTM1_PRESENCE_DET_SUPPORT_MASK 0x00800000L |
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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| 99623 | #define BIFPLR5_0_LINK_STATUS2__EQUALIZATION_PHASE2_SUCCESS_8GT_MASK 0x0008L |
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| 99624 | #define BIFPLR5_0_LINK_STATUS2__EQUALIZATION_PHASE3_SUCCESS_8GT_MASK 0x0010L |
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| 99625 | #define BIFPLR5_0_LINK_STATUS2__LINK_EQUALIZATION_REQUEST_8GT_MASK 0x0020L |
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| 99626 | #define BIFPLR5_0_LINK_STATUS2__RTM1_PRESENCE_DET_MASK 0x0040L |
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| 99627 | #define BIFPLR5_0_LINK_STATUS2__RTM2_PRESENCE_DET_MASK 0x0080L |
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| 99628 | #define BIFPLR5_0_LINK_STATUS2__CROSSLINK_RESOLUTION_MASK 0x0300L |
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| 99629 | #define BIFPLR5_0_LINK_STATUS2__DOWNSTREAM_COMPONENT_PRESENCE_MASK 0x7000L |
|---|
| 99630 | #define BIFPLR5_0_LINK_STATUS2__DRS_MESSAGE_RECEIVED_MASK 0x8000L |
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| 99636 | #define BIFPLR5_0_SLOT_CNTL2__RESERVED_MASK 0xFFFFL |
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| 99637 | //BIFPLR5_0_SLOT_STATUS2 |
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| 99638 | #define BIFPLR5_0_SLOT_STATUS2__RESERVED__SHIFT 0x0 |
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| 99639 | #define BIFPLR5_0_SLOT_STATUS2__RESERVED_MASK 0xFFFFL |
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|---|
| 99641 | #define BIFPLR5_0_MSI_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 99642 | #define BIFPLR5_0_MSI_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
|---|
| 99643 | #define BIFPLR5_0_MSI_CAP_LIST__CAP_ID_MASK 0x00FFL |
|---|
| 99644 | #define BIFPLR5_0_MSI_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
|---|
| 99645 | //BIFPLR5_0_MSI_MSG_CNTL |
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|---|
| 99647 | #define BIFPLR5_0_MSI_MSG_CNTL__MSI_MULTI_CAP__SHIFT 0x1 |
|---|
| 99648 | #define BIFPLR5_0_MSI_MSG_CNTL__MSI_MULTI_EN__SHIFT 0x4 |
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| 99649 | #define BIFPLR5_0_MSI_MSG_CNTL__MSI_64BIT__SHIFT 0x7 |
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| 99650 | #define BIFPLR5_0_MSI_MSG_CNTL__MSI_PERVECTOR_MASKING_CAP__SHIFT 0x8 |
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|---|
| 99652 | #define BIFPLR5_0_MSI_MSG_CNTL__MSI_EXT_MSG_DATA_EN__SHIFT 0xa |
|---|
| 99653 | #define BIFPLR5_0_MSI_MSG_CNTL__MSI_EN_MASK 0x0001L |
|---|
| 99654 | #define BIFPLR5_0_MSI_MSG_CNTL__MSI_MULTI_CAP_MASK 0x000EL |
|---|
| 99655 | #define BIFPLR5_0_MSI_MSG_CNTL__MSI_MULTI_EN_MASK 0x0070L |
|---|
| 99656 | #define BIFPLR5_0_MSI_MSG_CNTL__MSI_64BIT_MASK 0x0080L |
|---|
| 99657 | #define BIFPLR5_0_MSI_MSG_CNTL__MSI_PERVECTOR_MASKING_CAP_MASK 0x0100L |
|---|
| 99658 | #define BIFPLR5_0_MSI_MSG_CNTL__MSI_EXT_MSG_DATA_CAP_MASK 0x0200L |
|---|
| 99659 | #define BIFPLR5_0_MSI_MSG_CNTL__MSI_EXT_MSG_DATA_EN_MASK 0x0400L |
|---|
| 99660 | //BIFPLR5_0_MSI_MSG_ADDR_LO |
|---|
| 99661 | #define BIFPLR5_0_MSI_MSG_ADDR_LO__MSI_MSG_ADDR_LO__SHIFT 0x2 |
|---|
| 99662 | #define BIFPLR5_0_MSI_MSG_ADDR_LO__MSI_MSG_ADDR_LO_MASK 0xFFFFFFFCL |
|---|
| 99663 | //BIFPLR5_0_MSI_MSG_ADDR_HI |
|---|
| 99664 | #define BIFPLR5_0_MSI_MSG_ADDR_HI__MSI_MSG_ADDR_HI__SHIFT 0x0 |
|---|
| 99665 | #define BIFPLR5_0_MSI_MSG_ADDR_HI__MSI_MSG_ADDR_HI_MASK 0xFFFFFFFFL |
|---|
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|---|
| 99667 | #define BIFPLR5_0_MSI_MSG_DATA__MSI_DATA__SHIFT 0x0 |
|---|
| 99668 | #define BIFPLR5_0_MSI_MSG_DATA__MSI_EXT_DATA__SHIFT 0x10 |
|---|
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|---|
| 99670 | #define BIFPLR5_0_MSI_MSG_DATA__MSI_EXT_DATA_MASK 0xFFFF0000L |
|---|
| 99671 | //BIFPLR5_0_MSI_MSG_DATA_64 |
|---|
| 99672 | #define BIFPLR5_0_MSI_MSG_DATA_64__MSI_DATA_64__SHIFT 0x0 |
|---|
| 99673 | #define BIFPLR5_0_MSI_MSG_DATA_64__MSI_EXT_DATA_64__SHIFT 0x10 |
|---|
| 99674 | #define BIFPLR5_0_MSI_MSG_DATA_64__MSI_DATA_64_MASK 0x0000FFFFL |
|---|
| 99675 | #define BIFPLR5_0_MSI_MSG_DATA_64__MSI_EXT_DATA_64_MASK 0xFFFF0000L |
|---|
| 99676 | //BIFPLR5_0_SSID_CAP_LIST |
|---|
| 99677 | #define BIFPLR5_0_SSID_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 99678 | #define BIFPLR5_0_SSID_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
|---|
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|---|
| 99680 | #define BIFPLR5_0_SSID_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
|---|
| 99681 | //BIFPLR5_0_SSID_CAP |
|---|
| 99682 | #define BIFPLR5_0_SSID_CAP__SUBSYSTEM_VENDOR_ID__SHIFT 0x0 |
|---|
| 99683 | #define BIFPLR5_0_SSID_CAP__SUBSYSTEM_ID__SHIFT 0x10 |
|---|
| 99684 | #define BIFPLR5_0_SSID_CAP__SUBSYSTEM_VENDOR_ID_MASK 0x0000FFFFL |
|---|
| 99685 | #define BIFPLR5_0_SSID_CAP__SUBSYSTEM_ID_MASK 0xFFFF0000L |
|---|
| 99686 | //BIFPLR5_0_MSI_MAP_CAP_LIST |
|---|
| 99687 | #define BIFPLR5_0_MSI_MAP_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 99688 | #define BIFPLR5_0_MSI_MAP_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
|---|
| 99689 | #define BIFPLR5_0_MSI_MAP_CAP_LIST__CAP_ID_MASK 0x00FFL |
|---|
| 99690 | #define BIFPLR5_0_MSI_MAP_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
|---|
| 99691 | //BIFPLR5_0_MSI_MAP_CAP |
|---|
| 99692 | #define BIFPLR5_0_MSI_MAP_CAP__EN__SHIFT 0x0 |
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| 99693 | #define BIFPLR5_0_MSI_MAP_CAP__FIXD__SHIFT 0x1 |
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| 99694 | #define BIFPLR5_0_MSI_MAP_CAP__CAP_TYPE__SHIFT 0xb |
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| 99695 | #define BIFPLR5_0_MSI_MAP_CAP__EN_MASK 0x0001L |
|---|
| 99696 | #define BIFPLR5_0_MSI_MAP_CAP__FIXD_MASK 0x0002L |
|---|
| 99697 | #define BIFPLR5_0_MSI_MAP_CAP__CAP_TYPE_MASK 0xF800L |
|---|
| 99698 | //BIFPLR5_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST |
|---|
| 99699 | #define BIFPLR5_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 99700 | #define BIFPLR5_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 99701 | #define BIFPLR5_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 99702 | #define BIFPLR5_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 99703 | #define BIFPLR5_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 99704 | #define BIFPLR5_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 99705 | //BIFPLR5_0_PCIE_VENDOR_SPECIFIC_HDR |
|---|
| 99706 | #define BIFPLR5_0_PCIE_VENDOR_SPECIFIC_HDR__VSEC_ID__SHIFT 0x0 |
|---|
| 99707 | #define BIFPLR5_0_PCIE_VENDOR_SPECIFIC_HDR__VSEC_REV__SHIFT 0x10 |
|---|
| 99708 | #define BIFPLR5_0_PCIE_VENDOR_SPECIFIC_HDR__VSEC_LENGTH__SHIFT 0x14 |
|---|
| 99709 | #define BIFPLR5_0_PCIE_VENDOR_SPECIFIC_HDR__VSEC_ID_MASK 0x0000FFFFL |
|---|
| 99710 | #define BIFPLR5_0_PCIE_VENDOR_SPECIFIC_HDR__VSEC_REV_MASK 0x000F0000L |
|---|
| 99711 | #define BIFPLR5_0_PCIE_VENDOR_SPECIFIC_HDR__VSEC_LENGTH_MASK 0xFFF00000L |
|---|
| 99712 | //BIFPLR5_0_PCIE_VENDOR_SPECIFIC1 |
|---|
| 99713 | #define BIFPLR5_0_PCIE_VENDOR_SPECIFIC1__SCRATCH__SHIFT 0x0 |
|---|
| 99714 | #define BIFPLR5_0_PCIE_VENDOR_SPECIFIC1__SCRATCH_MASK 0xFFFFFFFFL |
|---|
| 99715 | //BIFPLR5_0_PCIE_VENDOR_SPECIFIC2 |
|---|
| 99716 | #define BIFPLR5_0_PCIE_VENDOR_SPECIFIC2__SCRATCH__SHIFT 0x0 |
|---|
| 99717 | #define BIFPLR5_0_PCIE_VENDOR_SPECIFIC2__SCRATCH_MASK 0xFFFFFFFFL |
|---|
| 99718 | //BIFPLR5_0_PCIE_VC_ENH_CAP_LIST |
|---|
| 99719 | #define BIFPLR5_0_PCIE_VC_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 99720 | #define BIFPLR5_0_PCIE_VC_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 99721 | #define BIFPLR5_0_PCIE_VC_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 99722 | #define BIFPLR5_0_PCIE_VC_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 99723 | #define BIFPLR5_0_PCIE_VC_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 99724 | #define BIFPLR5_0_PCIE_VC_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 99725 | //BIFPLR5_0_PCIE_PORT_VC_CAP_REG1 |
|---|
| 99726 | #define BIFPLR5_0_PCIE_PORT_VC_CAP_REG1__EXT_VC_COUNT__SHIFT 0x0 |
|---|
| 99727 | #define BIFPLR5_0_PCIE_PORT_VC_CAP_REG1__LOW_PRIORITY_EXT_VC_COUNT__SHIFT 0x4 |
|---|
| 99728 | #define BIFPLR5_0_PCIE_PORT_VC_CAP_REG1__REF_CLK__SHIFT 0x8 |
|---|
| 99729 | #define BIFPLR5_0_PCIE_PORT_VC_CAP_REG1__PORT_ARB_TABLE_ENTRY_SIZE__SHIFT 0xa |
|---|
| 99730 | #define BIFPLR5_0_PCIE_PORT_VC_CAP_REG1__EXT_VC_COUNT_MASK 0x00000007L |
|---|
| 99731 | #define BIFPLR5_0_PCIE_PORT_VC_CAP_REG1__LOW_PRIORITY_EXT_VC_COUNT_MASK 0x00000070L |
|---|
| 99732 | #define BIFPLR5_0_PCIE_PORT_VC_CAP_REG1__REF_CLK_MASK 0x00000300L |
|---|
| 99733 | #define BIFPLR5_0_PCIE_PORT_VC_CAP_REG1__PORT_ARB_TABLE_ENTRY_SIZE_MASK 0x00000C00L |
|---|
| 99734 | //BIFPLR5_0_PCIE_PORT_VC_CAP_REG2 |
|---|
| 99735 | #define BIFPLR5_0_PCIE_PORT_VC_CAP_REG2__VC_ARB_CAP__SHIFT 0x0 |
|---|
| 99736 | #define BIFPLR5_0_PCIE_PORT_VC_CAP_REG2__VC_ARB_TABLE_OFFSET__SHIFT 0x18 |
|---|
| 99737 | #define BIFPLR5_0_PCIE_PORT_VC_CAP_REG2__VC_ARB_CAP_MASK 0x000000FFL |
|---|
| 99738 | #define BIFPLR5_0_PCIE_PORT_VC_CAP_REG2__VC_ARB_TABLE_OFFSET_MASK 0xFF000000L |
|---|
| 99739 | //BIFPLR5_0_PCIE_PORT_VC_CNTL |
|---|
| 99740 | #define BIFPLR5_0_PCIE_PORT_VC_CNTL__LOAD_VC_ARB_TABLE__SHIFT 0x0 |
|---|
| 99741 | #define BIFPLR5_0_PCIE_PORT_VC_CNTL__VC_ARB_SELECT__SHIFT 0x1 |
|---|
| 99742 | #define BIFPLR5_0_PCIE_PORT_VC_CNTL__LOAD_VC_ARB_TABLE_MASK 0x0001L |
|---|
| 99743 | #define BIFPLR5_0_PCIE_PORT_VC_CNTL__VC_ARB_SELECT_MASK 0x000EL |
|---|
| 99744 | //BIFPLR5_0_PCIE_PORT_VC_STATUS |
|---|
| 99745 | #define BIFPLR5_0_PCIE_PORT_VC_STATUS__VC_ARB_TABLE_STATUS__SHIFT 0x0 |
|---|
| 99746 | #define BIFPLR5_0_PCIE_PORT_VC_STATUS__VC_ARB_TABLE_STATUS_MASK 0x0001L |
|---|
| 99747 | //BIFPLR5_0_PCIE_VC0_RESOURCE_CAP |
|---|
| 99748 | #define BIFPLR5_0_PCIE_VC0_RESOURCE_CAP__PORT_ARB_CAP__SHIFT 0x0 |
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|---|
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| 99751 | #define BIFPLR5_0_PCIE_VC0_RESOURCE_CAP__PORT_ARB_TABLE_OFFSET__SHIFT 0x18 |
|---|
| 99752 | #define BIFPLR5_0_PCIE_VC0_RESOURCE_CAP__PORT_ARB_CAP_MASK 0x000000FFL |
|---|
| 99753 | #define BIFPLR5_0_PCIE_VC0_RESOURCE_CAP__REJECT_SNOOP_TRANS_MASK 0x00008000L |
|---|
| 99754 | #define BIFPLR5_0_PCIE_VC0_RESOURCE_CAP__MAX_TIME_SLOTS_MASK 0x007F0000L |
|---|
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|---|
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| 100002 | #define BIFPLR5_0_PCIE_ROOT_ERR_STATUS__MULT_ERR_FATAL_NONFATAL_RCVD__SHIFT 0x3 |
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| 100003 | #define BIFPLR5_0_PCIE_ROOT_ERR_STATUS__FIRST_UNCORRECTABLE_FATAL__SHIFT 0x4 |
|---|
| 100004 | #define BIFPLR5_0_PCIE_ROOT_ERR_STATUS__NONFATAL_ERROR_MSG_RCVD__SHIFT 0x5 |
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| 100005 | #define BIFPLR5_0_PCIE_ROOT_ERR_STATUS__FATAL_ERROR_MSG_RCVD__SHIFT 0x6 |
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| 100006 | #define BIFPLR5_0_PCIE_ROOT_ERR_STATUS__ERR_COR_SUBCLASS__SHIFT 0x7 |
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| 100008 | #define BIFPLR5_0_PCIE_ROOT_ERR_STATUS__ERR_CORR_RCVD_MASK 0x00000001L |
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| 100009 | #define BIFPLR5_0_PCIE_ROOT_ERR_STATUS__MULT_ERR_CORR_RCVD_MASK 0x00000002L |
|---|
| 100010 | #define BIFPLR5_0_PCIE_ROOT_ERR_STATUS__ERR_FATAL_NONFATAL_RCVD_MASK 0x00000004L |
|---|
| 100011 | #define BIFPLR5_0_PCIE_ROOT_ERR_STATUS__MULT_ERR_FATAL_NONFATAL_RCVD_MASK 0x00000008L |
|---|
| 100012 | #define BIFPLR5_0_PCIE_ROOT_ERR_STATUS__FIRST_UNCORRECTABLE_FATAL_MASK 0x00000010L |
|---|
| 100013 | #define BIFPLR5_0_PCIE_ROOT_ERR_STATUS__NONFATAL_ERROR_MSG_RCVD_MASK 0x00000020L |
|---|
| 100014 | #define BIFPLR5_0_PCIE_ROOT_ERR_STATUS__FATAL_ERROR_MSG_RCVD_MASK 0x00000040L |
|---|
| 100015 | #define BIFPLR5_0_PCIE_ROOT_ERR_STATUS__ERR_COR_SUBCLASS_MASK 0x00000180L |
|---|
| 100016 | #define BIFPLR5_0_PCIE_ROOT_ERR_STATUS__ADV_ERR_INT_MSG_NUM_MASK 0xF8000000L |
|---|
| 100017 | //BIFPLR5_0_PCIE_ERR_SRC_ID |
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| 100018 | #define BIFPLR5_0_PCIE_ERR_SRC_ID__ERR_CORR_SRC_ID__SHIFT 0x0 |
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| 100019 | #define BIFPLR5_0_PCIE_ERR_SRC_ID__ERR_FATAL_NONFATAL_SRC_ID__SHIFT 0x10 |
|---|
| 100020 | #define BIFPLR5_0_PCIE_ERR_SRC_ID__ERR_CORR_SRC_ID_MASK 0x0000FFFFL |
|---|
| 100021 | #define BIFPLR5_0_PCIE_ERR_SRC_ID__ERR_FATAL_NONFATAL_SRC_ID_MASK 0xFFFF0000L |
|---|
| 100022 | //BIFPLR5_0_PCIE_TLP_PREFIX_LOG0 |
|---|
| 100023 | #define BIFPLR5_0_PCIE_TLP_PREFIX_LOG0__TLP_PREFIX__SHIFT 0x0 |
|---|
| 100024 | #define BIFPLR5_0_PCIE_TLP_PREFIX_LOG0__TLP_PREFIX_MASK 0xFFFFFFFFL |
|---|
| 100025 | //BIFPLR5_0_PCIE_TLP_PREFIX_LOG1 |
|---|
| 100026 | #define BIFPLR5_0_PCIE_TLP_PREFIX_LOG1__TLP_PREFIX__SHIFT 0x0 |
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| 100027 | #define BIFPLR5_0_PCIE_TLP_PREFIX_LOG1__TLP_PREFIX_MASK 0xFFFFFFFFL |
|---|
| 100028 | //BIFPLR5_0_PCIE_TLP_PREFIX_LOG2 |
|---|
| 100029 | #define BIFPLR5_0_PCIE_TLP_PREFIX_LOG2__TLP_PREFIX__SHIFT 0x0 |
|---|
| 100030 | #define BIFPLR5_0_PCIE_TLP_PREFIX_LOG2__TLP_PREFIX_MASK 0xFFFFFFFFL |
|---|
| 100031 | //BIFPLR5_0_PCIE_TLP_PREFIX_LOG3 |
|---|
| 100032 | #define BIFPLR5_0_PCIE_TLP_PREFIX_LOG3__TLP_PREFIX__SHIFT 0x0 |
|---|
| 100033 | #define BIFPLR5_0_PCIE_TLP_PREFIX_LOG3__TLP_PREFIX_MASK 0xFFFFFFFFL |
|---|
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| 100035 | #define BIFPLR5_0_PCIE_SECONDARY_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 100036 | #define BIFPLR5_0_PCIE_SECONDARY_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 100037 | #define BIFPLR5_0_PCIE_SECONDARY_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 100038 | #define BIFPLR5_0_PCIE_SECONDARY_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 100039 | #define BIFPLR5_0_PCIE_SECONDARY_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 100040 | #define BIFPLR5_0_PCIE_SECONDARY_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 100041 | //BIFPLR5_0_PCIE_LINK_CNTL3 |
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| 100042 | #define BIFPLR5_0_PCIE_LINK_CNTL3__PERFORM_EQUALIZATION__SHIFT 0x0 |
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| 100044 | #define BIFPLR5_0_PCIE_LINK_CNTL3__ENABLE_LOWER_SKP_OS_GEN__SHIFT 0x9 |
|---|
| 100045 | #define BIFPLR5_0_PCIE_LINK_CNTL3__PERFORM_EQUALIZATION_MASK 0x00000001L |
|---|
| 100046 | #define BIFPLR5_0_PCIE_LINK_CNTL3__LINK_EQUALIZATION_REQ_INT_EN_MASK 0x00000002L |
|---|
| 100047 | #define BIFPLR5_0_PCIE_LINK_CNTL3__ENABLE_LOWER_SKP_OS_GEN_MASK 0x0000FE00L |
|---|
| 100048 | //BIFPLR5_0_PCIE_LANE_ERROR_STATUS |
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| 100049 | #define BIFPLR5_0_PCIE_LANE_ERROR_STATUS__LANE_ERROR_STATUS_BITS__SHIFT 0x0 |
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| 100050 | #define BIFPLR5_0_PCIE_LANE_ERROR_STATUS__LANE_ERROR_STATUS_BITS_MASK 0x0000FFFFL |
|---|
| 100051 | //BIFPLR5_0_PCIE_LANE_0_EQUALIZATION_CNTL |
|---|
| 100052 | #define BIFPLR5_0_PCIE_LANE_0_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET__SHIFT 0x0 |
|---|
| 100053 | #define BIFPLR5_0_PCIE_LANE_0_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT__SHIFT 0x4 |
|---|
| 100054 | #define BIFPLR5_0_PCIE_LANE_0_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET__SHIFT 0x8 |
|---|
| 100055 | #define BIFPLR5_0_PCIE_LANE_0_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT__SHIFT 0xc |
|---|
| 100056 | #define BIFPLR5_0_PCIE_LANE_0_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET_MASK 0x000FL |
|---|
| 100057 | #define BIFPLR5_0_PCIE_LANE_0_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT_MASK 0x0070L |
|---|
| 100058 | #define BIFPLR5_0_PCIE_LANE_0_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET_MASK 0x0F00L |
|---|
| 100059 | #define BIFPLR5_0_PCIE_LANE_0_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT_MASK 0x7000L |
|---|
| 100060 | //BIFPLR5_0_PCIE_LANE_1_EQUALIZATION_CNTL |
|---|
| 100061 | #define BIFPLR5_0_PCIE_LANE_1_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET__SHIFT 0x0 |
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| 100062 | #define BIFPLR5_0_PCIE_LANE_1_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT__SHIFT 0x4 |
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| 100063 | #define BIFPLR5_0_PCIE_LANE_1_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET__SHIFT 0x8 |
|---|
| 100064 | #define BIFPLR5_0_PCIE_LANE_1_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT__SHIFT 0xc |
|---|
| 100065 | #define BIFPLR5_0_PCIE_LANE_1_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET_MASK 0x000FL |
|---|
| 100066 | #define BIFPLR5_0_PCIE_LANE_1_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT_MASK 0x0070L |
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| 100067 | #define BIFPLR5_0_PCIE_LANE_1_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET_MASK 0x0F00L |
|---|
| 100068 | #define BIFPLR5_0_PCIE_LANE_1_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT_MASK 0x7000L |
|---|
| 100069 | //BIFPLR5_0_PCIE_LANE_2_EQUALIZATION_CNTL |
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| 100070 | #define BIFPLR5_0_PCIE_LANE_2_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET__SHIFT 0x0 |
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| 100073 | #define BIFPLR5_0_PCIE_LANE_2_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT__SHIFT 0xc |
|---|
| 100074 | #define BIFPLR5_0_PCIE_LANE_2_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET_MASK 0x000FL |
|---|
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| 100175 | #define BIFPLR5_0_PCIE_LANE_13_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET_MASK 0x0F00L |
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|---|
| 100184 | #define BIFPLR5_0_PCIE_LANE_14_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET_MASK 0x0F00L |
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| 100185 | #define BIFPLR5_0_PCIE_LANE_14_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT_MASK 0x7000L |
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| 100190 | #define BIFPLR5_0_PCIE_LANE_15_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT__SHIFT 0xc |
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| 100193 | #define BIFPLR5_0_PCIE_LANE_15_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET_MASK 0x0F00L |
|---|
| 100194 | #define BIFPLR5_0_PCIE_LANE_15_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT_MASK 0x7000L |
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| 100195 | //BIFPLR5_0_PCIE_ACS_ENH_CAP_LIST |
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| 100198 | #define BIFPLR5_0_PCIE_ACS_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 100199 | #define BIFPLR5_0_PCIE_ACS_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
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| 100200 | #define BIFPLR5_0_PCIE_ACS_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 100201 | #define BIFPLR5_0_PCIE_ACS_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 100202 | //BIFPLR5_0_PCIE_ACS_CAP |
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| 100203 | #define BIFPLR5_0_PCIE_ACS_CAP__SOURCE_VALIDATION__SHIFT 0x0 |
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| 100204 | #define BIFPLR5_0_PCIE_ACS_CAP__TRANSLATION_BLOCKING__SHIFT 0x1 |
|---|
| 100205 | #define BIFPLR5_0_PCIE_ACS_CAP__P2P_REQUEST_REDIRECT__SHIFT 0x2 |
|---|
| 100206 | #define BIFPLR5_0_PCIE_ACS_CAP__P2P_COMPLETION_REDIRECT__SHIFT 0x3 |
|---|
| 100207 | #define BIFPLR5_0_PCIE_ACS_CAP__UPSTREAM_FORWARDING__SHIFT 0x4 |
|---|
| 100208 | #define BIFPLR5_0_PCIE_ACS_CAP__P2P_EGRESS_CONTROL__SHIFT 0x5 |
|---|
| 100209 | #define BIFPLR5_0_PCIE_ACS_CAP__DIRECT_TRANSLATED_P2P__SHIFT 0x6 |
|---|
| 100210 | #define BIFPLR5_0_PCIE_ACS_CAP__ENHANCED_CAPABILITY__SHIFT 0x7 |
|---|
| 100211 | #define BIFPLR5_0_PCIE_ACS_CAP__EGRESS_CONTROL_VECTOR_SIZE__SHIFT 0x8 |
|---|
| 100212 | #define BIFPLR5_0_PCIE_ACS_CAP__SOURCE_VALIDATION_MASK 0x0001L |
|---|
| 100213 | #define BIFPLR5_0_PCIE_ACS_CAP__TRANSLATION_BLOCKING_MASK 0x0002L |
|---|
| 100214 | #define BIFPLR5_0_PCIE_ACS_CAP__P2P_REQUEST_REDIRECT_MASK 0x0004L |
|---|
| 100215 | #define BIFPLR5_0_PCIE_ACS_CAP__P2P_COMPLETION_REDIRECT_MASK 0x0008L |
|---|
| 100216 | #define BIFPLR5_0_PCIE_ACS_CAP__UPSTREAM_FORWARDING_MASK 0x0010L |
|---|
| 100217 | #define BIFPLR5_0_PCIE_ACS_CAP__P2P_EGRESS_CONTROL_MASK 0x0020L |
|---|
| 100218 | #define BIFPLR5_0_PCIE_ACS_CAP__DIRECT_TRANSLATED_P2P_MASK 0x0040L |
|---|
| 100219 | #define BIFPLR5_0_PCIE_ACS_CAP__ENHANCED_CAPABILITY_MASK 0x0080L |
|---|
| 100220 | #define BIFPLR5_0_PCIE_ACS_CAP__EGRESS_CONTROL_VECTOR_SIZE_MASK 0xFF00L |
|---|
| 100221 | //BIFPLR5_0_PCIE_ACS_CNTL |
|---|
| 100222 | #define BIFPLR5_0_PCIE_ACS_CNTL__SOURCE_VALIDATION_EN__SHIFT 0x0 |
|---|
| 100223 | #define BIFPLR5_0_PCIE_ACS_CNTL__TRANSLATION_BLOCKING_EN__SHIFT 0x1 |
|---|
| 100224 | #define BIFPLR5_0_PCIE_ACS_CNTL__P2P_REQUEST_REDIRECT_EN__SHIFT 0x2 |
|---|
| 100225 | #define BIFPLR5_0_PCIE_ACS_CNTL__P2P_COMPLETION_REDIRECT_EN__SHIFT 0x3 |
|---|
| 100226 | #define BIFPLR5_0_PCIE_ACS_CNTL__UPSTREAM_FORWARDING_EN__SHIFT 0x4 |
|---|
| 100227 | #define BIFPLR5_0_PCIE_ACS_CNTL__P2P_EGRESS_CONTROL_EN__SHIFT 0x5 |
|---|
| 100228 | #define BIFPLR5_0_PCIE_ACS_CNTL__DIRECT_TRANSLATED_P2P_EN__SHIFT 0x6 |
|---|
| 100229 | #define BIFPLR5_0_PCIE_ACS_CNTL__IO_REQUEST_BLOCKING_EN__SHIFT 0x7 |
|---|
| 100230 | #define BIFPLR5_0_PCIE_ACS_CNTL__DSP_MEMORY_TARGET_ACCESS_CNTL__SHIFT 0x8 |
|---|
| 100231 | #define BIFPLR5_0_PCIE_ACS_CNTL__USP_MEMORY_TARGET_ACCESS_CNTL__SHIFT 0xa |
|---|
| 100232 | #define BIFPLR5_0_PCIE_ACS_CNTL__UNCLAIMED_REQUEST_REDIRECT_CNTL__SHIFT 0xc |
|---|
| 100233 | #define BIFPLR5_0_PCIE_ACS_CNTL__SOURCE_VALIDATION_EN_MASK 0x0001L |
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| 100234 | #define BIFPLR5_0_PCIE_ACS_CNTL__TRANSLATION_BLOCKING_EN_MASK 0x0002L |
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| 100235 | #define BIFPLR5_0_PCIE_ACS_CNTL__P2P_REQUEST_REDIRECT_EN_MASK 0x0004L |
|---|
| 100236 | #define BIFPLR5_0_PCIE_ACS_CNTL__P2P_COMPLETION_REDIRECT_EN_MASK 0x0008L |
|---|
| 100237 | #define BIFPLR5_0_PCIE_ACS_CNTL__UPSTREAM_FORWARDING_EN_MASK 0x0010L |
|---|
| 100238 | #define BIFPLR5_0_PCIE_ACS_CNTL__P2P_EGRESS_CONTROL_EN_MASK 0x0020L |
|---|
| 100239 | #define BIFPLR5_0_PCIE_ACS_CNTL__DIRECT_TRANSLATED_P2P_EN_MASK 0x0040L |
|---|
| 100240 | #define BIFPLR5_0_PCIE_ACS_CNTL__IO_REQUEST_BLOCKING_EN_MASK 0x0080L |
|---|
| 100241 | #define BIFPLR5_0_PCIE_ACS_CNTL__DSP_MEMORY_TARGET_ACCESS_CNTL_MASK 0x0300L |
|---|
| 100242 | #define BIFPLR5_0_PCIE_ACS_CNTL__USP_MEMORY_TARGET_ACCESS_CNTL_MASK 0x0C00L |
|---|
| 100243 | #define BIFPLR5_0_PCIE_ACS_CNTL__UNCLAIMED_REQUEST_REDIRECT_CNTL_MASK 0x1000L |
|---|
| 100244 | //BIFPLR5_0_PCIE_MC_ENH_CAP_LIST |
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| 100245 | #define BIFPLR5_0_PCIE_MC_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
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| 100246 | #define BIFPLR5_0_PCIE_MC_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 100247 | #define BIFPLR5_0_PCIE_MC_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 100248 | #define BIFPLR5_0_PCIE_MC_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 100249 | #define BIFPLR5_0_PCIE_MC_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 100250 | #define BIFPLR5_0_PCIE_MC_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 100251 | //BIFPLR5_0_PCIE_MC_CAP |
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| 100252 | #define BIFPLR5_0_PCIE_MC_CAP__MC_MAX_GROUP__SHIFT 0x0 |
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|---|
| 100255 | #define BIFPLR5_0_PCIE_MC_CAP__MC_MAX_GROUP_MASK 0x003FL |
|---|
| 100256 | #define BIFPLR5_0_PCIE_MC_CAP__MC_WIN_SIZE_REQ_MASK 0x3F00L |
|---|
| 100257 | #define BIFPLR5_0_PCIE_MC_CAP__MC_ECRC_REGEN_SUPP_MASK 0x8000L |
|---|
| 100258 | //BIFPLR5_0_PCIE_MC_CNTL |
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| 100259 | #define BIFPLR5_0_PCIE_MC_CNTL__MC_NUM_GROUP__SHIFT 0x0 |
|---|
| 100260 | #define BIFPLR5_0_PCIE_MC_CNTL__MC_ENABLE__SHIFT 0xf |
|---|
| 100261 | #define BIFPLR5_0_PCIE_MC_CNTL__MC_NUM_GROUP_MASK 0x003FL |
|---|
| 100262 | #define BIFPLR5_0_PCIE_MC_CNTL__MC_ENABLE_MASK 0x8000L |
|---|
| 100263 | //BIFPLR5_0_PCIE_MC_ADDR0 |
|---|
| 100264 | #define BIFPLR5_0_PCIE_MC_ADDR0__MC_INDEX_POS__SHIFT 0x0 |
|---|
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|---|
| 100266 | #define BIFPLR5_0_PCIE_MC_ADDR0__MC_INDEX_POS_MASK 0x0000003FL |
|---|
| 100267 | #define BIFPLR5_0_PCIE_MC_ADDR0__MC_BASE_ADDR_0_MASK 0xFFFFF000L |
|---|
| 100268 | //BIFPLR5_0_PCIE_MC_ADDR1 |
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| 100269 | #define BIFPLR5_0_PCIE_MC_ADDR1__MC_BASE_ADDR_1__SHIFT 0x0 |
|---|
| 100270 | #define BIFPLR5_0_PCIE_MC_ADDR1__MC_BASE_ADDR_1_MASK 0xFFFFFFFFL |
|---|
| 100271 | //BIFPLR5_0_PCIE_MC_RCV0 |
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| 100272 | #define BIFPLR5_0_PCIE_MC_RCV0__MC_RECEIVE_0__SHIFT 0x0 |
|---|
| 100273 | #define BIFPLR5_0_PCIE_MC_RCV0__MC_RECEIVE_0_MASK 0xFFFFFFFFL |
|---|
| 100274 | //BIFPLR5_0_PCIE_MC_RCV1 |
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| 100275 | #define BIFPLR5_0_PCIE_MC_RCV1__MC_RECEIVE_1__SHIFT 0x0 |
|---|
| 100276 | #define BIFPLR5_0_PCIE_MC_RCV1__MC_RECEIVE_1_MASK 0xFFFFFFFFL |
|---|
| 100277 | //BIFPLR5_0_PCIE_MC_BLOCK_ALL0 |
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| 100278 | #define BIFPLR5_0_PCIE_MC_BLOCK_ALL0__MC_BLOCK_ALL_0__SHIFT 0x0 |
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| 100279 | #define BIFPLR5_0_PCIE_MC_BLOCK_ALL0__MC_BLOCK_ALL_0_MASK 0xFFFFFFFFL |
|---|
| 100280 | //BIFPLR5_0_PCIE_MC_BLOCK_ALL1 |
|---|
| 100281 | #define BIFPLR5_0_PCIE_MC_BLOCK_ALL1__MC_BLOCK_ALL_1__SHIFT 0x0 |
|---|
| 100282 | #define BIFPLR5_0_PCIE_MC_BLOCK_ALL1__MC_BLOCK_ALL_1_MASK 0xFFFFFFFFL |
|---|
| 100283 | //BIFPLR5_0_PCIE_MC_BLOCK_UNTRANSLATED_0 |
|---|
| 100284 | #define BIFPLR5_0_PCIE_MC_BLOCK_UNTRANSLATED_0__MC_BLOCK_UNTRANSLATED_0__SHIFT 0x0 |
|---|
| 100285 | #define BIFPLR5_0_PCIE_MC_BLOCK_UNTRANSLATED_0__MC_BLOCK_UNTRANSLATED_0_MASK 0xFFFFFFFFL |
|---|
| 100286 | //BIFPLR5_0_PCIE_MC_BLOCK_UNTRANSLATED_1 |
|---|
| 100287 | #define BIFPLR5_0_PCIE_MC_BLOCK_UNTRANSLATED_1__MC_BLOCK_UNTRANSLATED_1__SHIFT 0x0 |
|---|
| 100288 | #define BIFPLR5_0_PCIE_MC_BLOCK_UNTRANSLATED_1__MC_BLOCK_UNTRANSLATED_1_MASK 0xFFFFFFFFL |
|---|
| 100289 | //BIFPLR5_0_PCIE_MC_OVERLAY_BAR0 |
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| 100290 | #define BIFPLR5_0_PCIE_MC_OVERLAY_BAR0__MC_OVERLAY_SIZE__SHIFT 0x0 |
|---|
| 100291 | #define BIFPLR5_0_PCIE_MC_OVERLAY_BAR0__MC_OVERLAY_BAR_0__SHIFT 0x6 |
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| 100292 | #define BIFPLR5_0_PCIE_MC_OVERLAY_BAR0__MC_OVERLAY_SIZE_MASK 0x0000003FL |
|---|
| 100293 | #define BIFPLR5_0_PCIE_MC_OVERLAY_BAR0__MC_OVERLAY_BAR_0_MASK 0xFFFFFFC0L |
|---|
| 100294 | //BIFPLR5_0_PCIE_MC_OVERLAY_BAR1 |
|---|
| 100295 | #define BIFPLR5_0_PCIE_MC_OVERLAY_BAR1__MC_OVERLAY_BAR_1__SHIFT 0x0 |
|---|
| 100296 | #define BIFPLR5_0_PCIE_MC_OVERLAY_BAR1__MC_OVERLAY_BAR_1_MASK 0xFFFFFFFFL |
|---|
| 100297 | //BIFPLR5_0_PCIE_L1_PM_SUB_CAP_LIST |
|---|
| 100298 | #define BIFPLR5_0_PCIE_L1_PM_SUB_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 100299 | #define BIFPLR5_0_PCIE_L1_PM_SUB_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 100300 | #define BIFPLR5_0_PCIE_L1_PM_SUB_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 100301 | #define BIFPLR5_0_PCIE_L1_PM_SUB_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 100302 | #define BIFPLR5_0_PCIE_L1_PM_SUB_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 100303 | #define BIFPLR5_0_PCIE_L1_PM_SUB_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 100304 | //BIFPLR5_0_PCIE_L1_PM_SUB_CAP |
|---|
| 100305 | #define BIFPLR5_0_PCIE_L1_PM_SUB_CAP__PCI_PM_L1_2_SUPPORTED__SHIFT 0x0 |
|---|
| 100306 | #define BIFPLR5_0_PCIE_L1_PM_SUB_CAP__PCI_PM_L1_1_SUPPORTED__SHIFT 0x1 |
|---|
| 100307 | #define BIFPLR5_0_PCIE_L1_PM_SUB_CAP__ASPM_L1_2_SUPPORTED__SHIFT 0x2 |
|---|
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|---|
| 100309 | #define BIFPLR5_0_PCIE_L1_PM_SUB_CAP__L1_PM_SUB_SUPPORTED__SHIFT 0x4 |
|---|
| 100310 | #define BIFPLR5_0_PCIE_L1_PM_SUB_CAP__LINK_ACTIVATION_SUPPORTED__SHIFT 0x5 |
|---|
| 100311 | #define BIFPLR5_0_PCIE_L1_PM_SUB_CAP__PORT_CM_RESTORE_TIME__SHIFT 0x8 |
|---|
| 100312 | #define BIFPLR5_0_PCIE_L1_PM_SUB_CAP__PORT_T_POWER_ON_SCALE__SHIFT 0x10 |
|---|
| 100313 | #define BIFPLR5_0_PCIE_L1_PM_SUB_CAP__PORT_T_POWER_ON_VALUE__SHIFT 0x13 |
|---|
| 100314 | #define BIFPLR5_0_PCIE_L1_PM_SUB_CAP__PCI_PM_L1_2_SUPPORTED_MASK 0x00000001L |
|---|
| 100315 | #define BIFPLR5_0_PCIE_L1_PM_SUB_CAP__PCI_PM_L1_1_SUPPORTED_MASK 0x00000002L |
|---|
| 100316 | #define BIFPLR5_0_PCIE_L1_PM_SUB_CAP__ASPM_L1_2_SUPPORTED_MASK 0x00000004L |
|---|
| 100317 | #define BIFPLR5_0_PCIE_L1_PM_SUB_CAP__ASPM_L1_1_SUPPORTED_MASK 0x00000008L |
|---|
| 100318 | #define BIFPLR5_0_PCIE_L1_PM_SUB_CAP__L1_PM_SUB_SUPPORTED_MASK 0x00000010L |
|---|
| 100319 | #define BIFPLR5_0_PCIE_L1_PM_SUB_CAP__LINK_ACTIVATION_SUPPORTED_MASK 0x00000020L |
|---|
| 100320 | #define BIFPLR5_0_PCIE_L1_PM_SUB_CAP__PORT_CM_RESTORE_TIME_MASK 0x0000FF00L |
|---|
| 100321 | #define BIFPLR5_0_PCIE_L1_PM_SUB_CAP__PORT_T_POWER_ON_SCALE_MASK 0x00030000L |
|---|
| 100322 | #define BIFPLR5_0_PCIE_L1_PM_SUB_CAP__PORT_T_POWER_ON_VALUE_MASK 0x00F80000L |
|---|
| 100323 | //BIFPLR5_0_PCIE_L1_PM_SUB_CNTL |
|---|
| 100324 | #define BIFPLR5_0_PCIE_L1_PM_SUB_CNTL__PCI_PM_L1_2_EN__SHIFT 0x0 |
|---|
| 100325 | #define BIFPLR5_0_PCIE_L1_PM_SUB_CNTL__PCI_PM_L1_1_EN__SHIFT 0x1 |
|---|
| 100326 | #define BIFPLR5_0_PCIE_L1_PM_SUB_CNTL__ASPM_L1_2_EN__SHIFT 0x2 |
|---|
| 100327 | #define BIFPLR5_0_PCIE_L1_PM_SUB_CNTL__ASPM_L1_1_EN__SHIFT 0x3 |
|---|
| 100328 | #define BIFPLR5_0_PCIE_L1_PM_SUB_CNTL__LINK_ACTIVATION_INTERRUPT_EN__SHIFT 0x4 |
|---|
| 100329 | #define BIFPLR5_0_PCIE_L1_PM_SUB_CNTL__LINK_ACTIVATION_CNTL__SHIFT 0x5 |
|---|
| 100330 | #define BIFPLR5_0_PCIE_L1_PM_SUB_CNTL__COMMON_MODE_RESTORE_TIME__SHIFT 0x8 |
|---|
| 100331 | #define BIFPLR5_0_PCIE_L1_PM_SUB_CNTL__LTR_L1_2_THRESHOLD_VALUE__SHIFT 0x10 |
|---|
| 100332 | #define BIFPLR5_0_PCIE_L1_PM_SUB_CNTL__LTR_L1_2_THRESHOLD_SCALE__SHIFT 0x1d |
|---|
| 100333 | #define BIFPLR5_0_PCIE_L1_PM_SUB_CNTL__PCI_PM_L1_2_EN_MASK 0x00000001L |
|---|
| 100334 | #define BIFPLR5_0_PCIE_L1_PM_SUB_CNTL__PCI_PM_L1_1_EN_MASK 0x00000002L |
|---|
| 100335 | #define BIFPLR5_0_PCIE_L1_PM_SUB_CNTL__ASPM_L1_2_EN_MASK 0x00000004L |
|---|
| 100336 | #define BIFPLR5_0_PCIE_L1_PM_SUB_CNTL__ASPM_L1_1_EN_MASK 0x00000008L |
|---|
| 100337 | #define BIFPLR5_0_PCIE_L1_PM_SUB_CNTL__LINK_ACTIVATION_INTERRUPT_EN_MASK 0x00000010L |
|---|
| 100338 | #define BIFPLR5_0_PCIE_L1_PM_SUB_CNTL__LINK_ACTIVATION_CNTL_MASK 0x00000020L |
|---|
| 100339 | #define BIFPLR5_0_PCIE_L1_PM_SUB_CNTL__COMMON_MODE_RESTORE_TIME_MASK 0x0000FF00L |
|---|
| 100340 | #define BIFPLR5_0_PCIE_L1_PM_SUB_CNTL__LTR_L1_2_THRESHOLD_VALUE_MASK 0x03FF0000L |
|---|
| 100341 | #define BIFPLR5_0_PCIE_L1_PM_SUB_CNTL__LTR_L1_2_THRESHOLD_SCALE_MASK 0xE0000000L |
|---|
| 100342 | //BIFPLR5_0_PCIE_L1_PM_SUB_CNTL2 |
|---|
| 100343 | #define BIFPLR5_0_PCIE_L1_PM_SUB_CNTL2__T_POWER_ON_SCALE__SHIFT 0x0 |
|---|
| 100344 | #define BIFPLR5_0_PCIE_L1_PM_SUB_CNTL2__T_POWER_ON_VALUE__SHIFT 0x3 |
|---|
| 100345 | #define BIFPLR5_0_PCIE_L1_PM_SUB_CNTL2__T_POWER_ON_SCALE_MASK 0x00000003L |
|---|
| 100346 | #define BIFPLR5_0_PCIE_L1_PM_SUB_CNTL2__T_POWER_ON_VALUE_MASK 0x000000F8L |
|---|
| 100347 | //BIFPLR5_0_PCIE_DPC_ENH_CAP_LIST |
|---|
| 100348 | #define BIFPLR5_0_PCIE_DPC_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 100349 | #define BIFPLR5_0_PCIE_DPC_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 100350 | #define BIFPLR5_0_PCIE_DPC_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 100351 | #define BIFPLR5_0_PCIE_DPC_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 100352 | #define BIFPLR5_0_PCIE_DPC_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 100353 | #define BIFPLR5_0_PCIE_DPC_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 100354 | //BIFPLR5_0_PCIE_DPC_CAP_LIST |
|---|
| 100355 | #define BIFPLR5_0_PCIE_DPC_CAP_LIST__DPC_INTR_MSG_NUM__SHIFT 0x0 |
|---|
| 100356 | #define BIFPLR5_0_PCIE_DPC_CAP_LIST__RP_EXTENSIONS_FOR_DPC__SHIFT 0x5 |
|---|
| 100357 | #define BIFPLR5_0_PCIE_DPC_CAP_LIST__POISONED_TLP_EGRESS_BLOCKING_SUPPORTED__SHIFT 0x6 |
|---|
| 100358 | #define BIFPLR5_0_PCIE_DPC_CAP_LIST__DPC_SOFTWARE_TRIGGERING_SUPPORTED__SHIFT 0x7 |
|---|
| 100359 | #define BIFPLR5_0_PCIE_DPC_CAP_LIST__RP_PIO_LOG_SIZE__SHIFT 0x8 |
|---|
| 100360 | #define BIFPLR5_0_PCIE_DPC_CAP_LIST__DL_ACTIVE_ERR_COR_SIGNALING_SUPPORTED__SHIFT 0xc |
|---|
| 100361 | #define BIFPLR5_0_PCIE_DPC_CAP_LIST__DPC_INTR_MSG_NUM_MASK 0x001FL |
|---|
| 100362 | #define BIFPLR5_0_PCIE_DPC_CAP_LIST__RP_EXTENSIONS_FOR_DPC_MASK 0x0020L |
|---|
| 100363 | #define BIFPLR5_0_PCIE_DPC_CAP_LIST__POISONED_TLP_EGRESS_BLOCKING_SUPPORTED_MASK 0x0040L |
|---|
| 100364 | #define BIFPLR5_0_PCIE_DPC_CAP_LIST__DPC_SOFTWARE_TRIGGERING_SUPPORTED_MASK 0x0080L |
|---|
| 100365 | #define BIFPLR5_0_PCIE_DPC_CAP_LIST__RP_PIO_LOG_SIZE_MASK 0x0F00L |
|---|
| 100366 | #define BIFPLR5_0_PCIE_DPC_CAP_LIST__DL_ACTIVE_ERR_COR_SIGNALING_SUPPORTED_MASK 0x1000L |
|---|
| 100367 | //BIFPLR5_0_PCIE_DPC_CNTL |
|---|
| 100368 | #define BIFPLR5_0_PCIE_DPC_CNTL__DPC_TRIGGER_ENABLE__SHIFT 0x0 |
|---|
| 100369 | #define BIFPLR5_0_PCIE_DPC_CNTL__DPC_COMPLETION_CONTROL__SHIFT 0x2 |
|---|
| 100370 | #define BIFPLR5_0_PCIE_DPC_CNTL__DPC_INTERRUPT_ENABLE__SHIFT 0x3 |
|---|
| 100371 | #define BIFPLR5_0_PCIE_DPC_CNTL__DPC_ERR_COR_ENABLE__SHIFT 0x4 |
|---|
| 100372 | #define BIFPLR5_0_PCIE_DPC_CNTL__POISONED_TLP_EGRESS_BLOCKING_ENABLE__SHIFT 0x5 |
|---|
| 100373 | #define BIFPLR5_0_PCIE_DPC_CNTL__DPC_SOFTWARE_TRIGGER__SHIFT 0x6 |
|---|
| 100374 | #define BIFPLR5_0_PCIE_DPC_CNTL__DL_ACTIVE_ERR_COR_ENABLE__SHIFT 0x7 |
|---|
| 100375 | #define BIFPLR5_0_PCIE_DPC_CNTL__DPC_SIG_SFW_ENABLE__SHIFT 0x8 |
|---|
| 100376 | #define BIFPLR5_0_PCIE_DPC_CNTL__DPC_TRIGGER_ENABLE_MASK 0x0003L |
|---|
| 100377 | #define BIFPLR5_0_PCIE_DPC_CNTL__DPC_COMPLETION_CONTROL_MASK 0x0004L |
|---|
| 100378 | #define BIFPLR5_0_PCIE_DPC_CNTL__DPC_INTERRUPT_ENABLE_MASK 0x0008L |
|---|
| 100379 | #define BIFPLR5_0_PCIE_DPC_CNTL__DPC_ERR_COR_ENABLE_MASK 0x0010L |
|---|
| 100380 | #define BIFPLR5_0_PCIE_DPC_CNTL__POISONED_TLP_EGRESS_BLOCKING_ENABLE_MASK 0x0020L |
|---|
| 100381 | #define BIFPLR5_0_PCIE_DPC_CNTL__DPC_SOFTWARE_TRIGGER_MASK 0x0040L |
|---|
| 100382 | #define BIFPLR5_0_PCIE_DPC_CNTL__DL_ACTIVE_ERR_COR_ENABLE_MASK 0x0080L |
|---|
| 100383 | #define BIFPLR5_0_PCIE_DPC_CNTL__DPC_SIG_SFW_ENABLE_MASK 0x0100L |
|---|
| 100384 | //BIFPLR5_0_PCIE_DPC_STATUS |
|---|
| 100385 | #define BIFPLR5_0_PCIE_DPC_STATUS__DPC_TRIGGER_STATUS__SHIFT 0x0 |
|---|
| 100386 | #define BIFPLR5_0_PCIE_DPC_STATUS__DPC_TRIGGER_REASON__SHIFT 0x1 |
|---|
| 100387 | #define BIFPLR5_0_PCIE_DPC_STATUS__DPC_INTERRUPT_STATUS__SHIFT 0x3 |
|---|
| 100388 | #define BIFPLR5_0_PCIE_DPC_STATUS__DPC_RP_BUSY__SHIFT 0x4 |
|---|
| 100389 | #define BIFPLR5_0_PCIE_DPC_STATUS__DPC_TRIGGER_REASON_EXTENSION__SHIFT 0x5 |
|---|
| 100390 | #define BIFPLR5_0_PCIE_DPC_STATUS__RP_PIO_FIRST_ERROR_POINTER__SHIFT 0x8 |
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| 100396 | #define BIFPLR5_0_PCIE_DPC_STATUS__RP_PIO_FIRST_ERROR_POINTER_MASK 0x1F00L |
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| 100476 | //BIFPLR5_0_PCIE_RP_PIO_EXCEPTION |
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| 100488 | #define BIFPLR5_0_PCIE_RP_PIO_EXCEPTION__CFG_CTO_MASK 0x00000004L |
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| 100489 | #define BIFPLR5_0_PCIE_RP_PIO_EXCEPTION__IO_UR_CPL_MASK 0x00000100L |
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| 100490 | #define BIFPLR5_0_PCIE_RP_PIO_EXCEPTION__IO_CA_CPL_MASK 0x00000200L |
|---|
| 100491 | #define BIFPLR5_0_PCIE_RP_PIO_EXCEPTION__IO_CTO_MASK 0x00000400L |
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| 100492 | #define BIFPLR5_0_PCIE_RP_PIO_EXCEPTION__MEM_UR_CPL_MASK 0x00010000L |
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| 100493 | #define BIFPLR5_0_PCIE_RP_PIO_EXCEPTION__MEM_CA_CPL_MASK 0x00020000L |
|---|
| 100494 | #define BIFPLR5_0_PCIE_RP_PIO_EXCEPTION__MEM_CTO_MASK 0x00040000L |
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| 100495 | //BIFPLR5_0_PCIE_RP_PIO_HDR_LOG0 |
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| 100502 | #define BIFPLR5_0_PCIE_RP_PIO_HDR_LOG2__TLP_HDR__SHIFT 0x0 |
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| 100505 | #define BIFPLR5_0_PCIE_RP_PIO_HDR_LOG3__TLP_HDR__SHIFT 0x0 |
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| 100508 | #define BIFPLR5_0_PCIE_RP_PIO_PREFIX_LOG0__TLP_PREFIX__SHIFT 0x0 |
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| 100510 | //BIFPLR5_0_PCIE_RP_PIO_PREFIX_LOG1 |
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| 100511 | #define BIFPLR5_0_PCIE_RP_PIO_PREFIX_LOG1__TLP_PREFIX__SHIFT 0x0 |
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|---|
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| 100517 | #define BIFPLR5_0_PCIE_RP_PIO_PREFIX_LOG3__TLP_PREFIX__SHIFT 0x0 |
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| 100518 | #define BIFPLR5_0_PCIE_RP_PIO_PREFIX_LOG3__TLP_PREFIX_MASK 0xFFFFFFFFL |
|---|
| 100519 | //BIFPLR5_0_PCIE_ESM_CAP_LIST |
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| 100520 | #define BIFPLR5_0_PCIE_ESM_CAP_LIST__CAP_ID__SHIFT 0x0 |
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| 100522 | #define BIFPLR5_0_PCIE_ESM_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
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| 100523 | #define BIFPLR5_0_PCIE_ESM_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
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| 100524 | #define BIFPLR5_0_PCIE_ESM_CAP_LIST__CAP_VER_MASK 0x000F0000L |
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| 100525 | #define BIFPLR5_0_PCIE_ESM_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
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| 100526 | //BIFPLR5_0_PCIE_ESM_HEADER_1 |
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|---|
| 100532 | #define 0xFFF00000L |
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| 100533 | //BIFPLR5_0_PCIE_ESM_HEADER_2 |
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| 100534 | #define 0x0 |
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| 100537 | #define BIFPLR5_0_PCIE_ESM_STATUS__MIN_TIME_IN_EI_VAL__SHIFT 0x0 |
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| 100539 | #define BIFPLR5_0_PCIE_ESM_STATUS__MIN_TIME_IN_EI_VAL_MASK 0x01FFL |
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| 100540 | #define BIFPLR5_0_PCIE_ESM_STATUS__MIN_TIME_IN_EI_SCALE_MASK 0x0E00L |
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| 100541 | //BIFPLR5_0_PCIE_ESM_CTRL |
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| 100542 | #define BIFPLR5_0_PCIE_ESM_CTRL__ESM_GEN_3_DATA_RATE__SHIFT 0x0 |
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| 100545 | #define BIFPLR5_0_PCIE_ESM_CTRL__ESM_GEN_3_DATA_RATE_MASK 0x007FL |
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| 100546 | #define BIFPLR5_0_PCIE_ESM_CTRL__ESM_GEN_4_DATA_RATE_MASK 0x7F00L |
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| 100547 | #define BIFPLR5_0_PCIE_ESM_CTRL__ESM_ENABLED_MASK 0x8000L |
|---|
| 100548 | //BIFPLR5_0_PCIE_ESM_CAP_1 |
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| 100549 | #define BIFPLR5_0_PCIE_ESM_CAP_1__ESM_8P0G__SHIFT 0x0 |
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| 100553 | #define BIFPLR5_0_PCIE_ESM_CAP_1__ESM_8P4G__SHIFT 0x4 |
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| 100554 | #define BIFPLR5_0_PCIE_ESM_CAP_1__ESM_8P5G__SHIFT 0x5 |
|---|
| 100555 | #define BIFPLR5_0_PCIE_ESM_CAP_1__ESM_8P6G__SHIFT 0x6 |
|---|
| 100556 | #define BIFPLR5_0_PCIE_ESM_CAP_1__ESM_8P7G__SHIFT 0x7 |
|---|
| 100557 | #define BIFPLR5_0_PCIE_ESM_CAP_1__ESM_8P8G__SHIFT 0x8 |
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| 100558 | #define BIFPLR5_0_PCIE_ESM_CAP_1__ESM_8P9G__SHIFT 0x9 |
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| 100559 | #define BIFPLR5_0_PCIE_ESM_CAP_1__ESM_9P0G__SHIFT 0xa |
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| 100560 | #define BIFPLR5_0_PCIE_ESM_CAP_1__ESM_9P1G__SHIFT 0xb |
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| 100561 | #define BIFPLR5_0_PCIE_ESM_CAP_1__ESM_9P2G__SHIFT 0xc |
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| 100562 | #define BIFPLR5_0_PCIE_ESM_CAP_1__ESM_9P3G__SHIFT 0xd |
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| 100563 | #define BIFPLR5_0_PCIE_ESM_CAP_1__ESM_9P4G__SHIFT 0xe |
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| 101495 | #define BIFPLR5_0_ESM_LANE_6_EQUALIZATION_CNTL_20GT__ESM_LANE_6_DSP_20GT_TX_PRESET_MASK 0x0FL |
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| 101635 | #define BIFPLR5_0_LINK_CAP_32GT__MODIFIED_TS_USAGE_MODE_2_SUPPORTED__SHIFT 0xa |
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| 101636 | #define BIFPLR5_0_LINK_CAP_32GT__MODIFIED_TS_RESERVED_USAGE_MODES__SHIFT 0xb |
|---|
| 101637 | #define BIFPLR5_0_LINK_CAP_32GT__EQUALIZATION_BYPASS_TO_HIGHEST_RATE_SUPPORTED_MASK 0x00000001L |
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| 101638 | #define BIFPLR5_0_LINK_CAP_32GT__NO_EQUALIZATION_NEEDED_SUPPORTED_MASK 0x00000002L |
|---|
| 101639 | #define BIFPLR5_0_LINK_CAP_32GT__MODIFIED_TS_USAGE_MODE_0_SUPPORTED_MASK 0x00000100L |
|---|
| 101640 | #define BIFPLR5_0_LINK_CAP_32GT__MODIFIED_TS_USAGE_MODE_1_SUPPORTED_MASK 0x00000200L |
|---|
| 101641 | #define BIFPLR5_0_LINK_CAP_32GT__MODIFIED_TS_USAGE_MODE_2_SUPPORTED_MASK 0x00000400L |
|---|
| 101642 | #define BIFPLR5_0_LINK_CAP_32GT__MODIFIED_TS_RESERVED_USAGE_MODES_MASK 0x0000F800L |
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| 101647 | #define BIFPLR5_0_LINK_CNTL_32GT__EQUALIZATION_BYPASS_TO_HIGHEST_RATE_DISABLE_MASK 0x00000001L |
|---|
| 101648 | #define BIFPLR5_0_LINK_CNTL_32GT__NO_EQUALIZATION_NEEDED_DISABLE_MASK 0x00000002L |
|---|
| 101649 | #define BIFPLR5_0_LINK_CNTL_32GT__MODIFIED_TS_USAGE_MODE_SELECTED_MASK 0x00000700L |
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| 101655 | #define BIFPLR5_0_LINK_STATUS_32GT__LINK_EQUALIZATION_REQUEST_32GT__SHIFT 0x4 |
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| 101656 | #define BIFPLR5_0_LINK_STATUS_32GT__MODIFIED_TS_RECEIVED__SHIFT 0x5 |
|---|
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| 101658 | #define BIFPLR5_0_LINK_STATUS_32GT__TRANSMITTER_PRECODING_ON__SHIFT 0x8 |
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| 101660 | #define BIFPLR5_0_LINK_STATUS_32GT__NO_EQUALIZATION_NEEDED_RECEIVED__SHIFT 0xa |
|---|
| 101661 | #define BIFPLR5_0_LINK_STATUS_32GT__EQUALIZATION_COMPLETE_32GT_MASK 0x00000001L |
|---|
| 101662 | #define BIFPLR5_0_LINK_STATUS_32GT__EQUALIZATION_PHASE1_SUCCESS_32GT_MASK 0x00000002L |
|---|
| 101663 | #define BIFPLR5_0_LINK_STATUS_32GT__EQUALIZATION_PHASE2_SUCCESS_32GT_MASK 0x00000004L |
|---|
| 101664 | #define BIFPLR5_0_LINK_STATUS_32GT__EQUALIZATION_PHASE3_SUCCESS_32GT_MASK 0x00000008L |
|---|
| 101665 | #define BIFPLR5_0_LINK_STATUS_32GT__LINK_EQUALIZATION_REQUEST_32GT_MASK 0x00000010L |
|---|
| 101666 | #define BIFPLR5_0_LINK_STATUS_32GT__MODIFIED_TS_RECEIVED_MASK 0x00000020L |
|---|
| 101667 | #define BIFPLR5_0_LINK_STATUS_32GT__RECEIVED_ENHANCED_LINK_BEHAVIOUR_CONTROL_MASK 0x000000C0L |
|---|
| 101668 | #define BIFPLR5_0_LINK_STATUS_32GT__TRANSMITTER_PRECODING_ON_MASK 0x00000100L |
|---|
| 101669 | #define BIFPLR5_0_LINK_STATUS_32GT__TRANSMITTER_PRECODE_REQUEST_MASK 0x00000200L |
|---|
| 101670 | #define BIFPLR5_0_LINK_STATUS_32GT__NO_EQUALIZATION_NEEDED_RECEIVED_MASK 0x00000400L |
|---|
| 101671 | |
|---|
| 101672 | |
|---|
| 101673 | // addressBlock: nbio_pcie1_bifp0_pciedir_p |
|---|
| 101674 | //BIFP0_1_PCIEP_RESERVED |
|---|
| 101675 | #define BIFP0_1_PCIEP_RESERVED__RESERVED__SHIFT 0x0 |
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| 101676 | #define BIFP0_1_PCIEP_RESERVED__RESERVED_MASK 0xFFFFFFFFL |
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| 101677 | //BIFP0_1_PCIEP_SCRATCH |
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| 101678 | #define BIFP0_1_PCIEP_SCRATCH__PCIEP_SCRATCH__SHIFT 0x0 |
|---|
| 101679 | #define BIFP0_1_PCIEP_SCRATCH__PCIEP_SCRATCH_MASK 0xFFFFFFFFL |
|---|
| 101680 | //BIFP0_1_PCIEP_PORT_CNTL |
|---|
| 101681 | #define BIFP0_1_PCIEP_PORT_CNTL__SLV_PORT_REQ_EN__SHIFT 0x0 |
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| 101682 | #define BIFP0_1_PCIEP_PORT_CNTL__CI_SNOOP_OVERRIDE__SHIFT 0x1 |
|---|
| 101683 | #define BIFP0_1_PCIEP_PORT_CNTL__HOTPLUG_MSG_EN__SHIFT 0x2 |
|---|
| 101684 | #define BIFP0_1_PCIEP_PORT_CNTL__NATIVE_PME_EN__SHIFT 0x3 |
|---|
| 101685 | #define BIFP0_1_PCIEP_PORT_CNTL__PWR_FAULT_EN__SHIFT 0x4 |
|---|
| 101686 | #define BIFP0_1_PCIEP_PORT_CNTL__PMI_BM_DIS__SHIFT 0x5 |
|---|
| 101687 | #define BIFP0_1_PCIEP_PORT_CNTL__PME_EN_HW_DEBUG__SHIFT 0x6 |
|---|
| 101688 | #define BIFP0_1_PCIEP_PORT_CNTL__PME_MODE_HW_DEBUG__SHIFT 0x7 |
|---|
| 101689 | #define BIFP0_1_PCIEP_PORT_CNTL__CI_SLV_CPL_STATIC_ALLOC_LIMIT_S__SHIFT 0x8 |
|---|
| 101690 | #define BIFP0_1_PCIEP_PORT_CNTL__CI_PRIV_MAX_CPL_PAYLOAD_SIZE__SHIFT 0x12 |
|---|
| 101691 | #define BIFP0_1_PCIEP_PORT_CNTL__CI_SLV_RSP_POISONED_UR_MODE__SHIFT 0x18 |
|---|
| 101692 | #define BIFP0_1_PCIEP_PORT_CNTL__CI_MAX_CPL_PAYLOAD_SIZE_MODE__SHIFT 0x1a |
|---|
| 101693 | #define BIFP0_1_PCIEP_PORT_CNTL__SLV_PORT_REQ_EN_MASK 0x00000001L |
|---|
| 101694 | #define BIFP0_1_PCIEP_PORT_CNTL__CI_SNOOP_OVERRIDE_MASK 0x00000002L |
|---|
| 101695 | #define BIFP0_1_PCIEP_PORT_CNTL__HOTPLUG_MSG_EN_MASK 0x00000004L |
|---|
| 101696 | #define BIFP0_1_PCIEP_PORT_CNTL__NATIVE_PME_EN_MASK 0x00000008L |
|---|
| 101697 | #define BIFP0_1_PCIEP_PORT_CNTL__PWR_FAULT_EN_MASK 0x00000010L |
|---|
| 101698 | #define BIFP0_1_PCIEP_PORT_CNTL__PMI_BM_DIS_MASK 0x00000020L |
|---|
| 101699 | #define BIFP0_1_PCIEP_PORT_CNTL__PME_EN_HW_DEBUG_MASK 0x00000040L |
|---|
| 101700 | #define BIFP0_1_PCIEP_PORT_CNTL__PME_MODE_HW_DEBUG_MASK 0x00000080L |
|---|
| 101701 | #define BIFP0_1_PCIEP_PORT_CNTL__CI_SLV_CPL_STATIC_ALLOC_LIMIT_S_MASK 0x0003FF00L |
|---|
| 101702 | #define BIFP0_1_PCIEP_PORT_CNTL__CI_PRIV_MAX_CPL_PAYLOAD_SIZE_MASK 0x001C0000L |
|---|
| 101703 | #define BIFP0_1_PCIEP_PORT_CNTL__CI_SLV_RSP_POISONED_UR_MODE_MASK 0x03000000L |
|---|
| 101704 | #define BIFP0_1_PCIEP_PORT_CNTL__CI_MAX_CPL_PAYLOAD_SIZE_MODE_MASK 0x0C000000L |
|---|
| 101705 | //BIFP0_1_PCIE_TX_REQUESTER_ID |
|---|
| 101706 | #define BIFP0_1_PCIE_TX_REQUESTER_ID__TX_REQUESTER_ID_FUNCTION__SHIFT 0x0 |
|---|
| 101707 | #define BIFP0_1_PCIE_TX_REQUESTER_ID__TX_REQUESTER_ID_DEVICE__SHIFT 0x3 |
|---|
| 101708 | #define BIFP0_1_PCIE_TX_REQUESTER_ID__TX_REQUESTER_ID_BUS__SHIFT 0x8 |
|---|
| 101709 | #define BIFP0_1_PCIE_TX_REQUESTER_ID__TX_SWUS_REQUESTER_ID_FUNCTION__SHIFT 0x10 |
|---|
| 101710 | #define BIFP0_1_PCIE_TX_REQUESTER_ID__TX_SWUS_REQUESTER_ID_DEVICE__SHIFT 0x13 |
|---|
| 101711 | #define BIFP0_1_PCIE_TX_REQUESTER_ID__TX_SWUS_REQUESTER_ID_BUS__SHIFT 0x18 |
|---|
| 101712 | #define BIFP0_1_PCIE_TX_REQUESTER_ID__TX_REQUESTER_ID_FUNCTION_MASK 0x00000007L |
|---|
| 101713 | #define BIFP0_1_PCIE_TX_REQUESTER_ID__TX_REQUESTER_ID_DEVICE_MASK 0x000000F8L |
|---|
| 101714 | #define BIFP0_1_PCIE_TX_REQUESTER_ID__TX_REQUESTER_ID_BUS_MASK 0x0000FF00L |
|---|
| 101715 | #define BIFP0_1_PCIE_TX_REQUESTER_ID__TX_SWUS_REQUESTER_ID_FUNCTION_MASK 0x00070000L |
|---|
| 101716 | #define BIFP0_1_PCIE_TX_REQUESTER_ID__TX_SWUS_REQUESTER_ID_DEVICE_MASK 0x00F80000L |
|---|
| 101717 | #define BIFP0_1_PCIE_TX_REQUESTER_ID__TX_SWUS_REQUESTER_ID_BUS_MASK 0xFF000000L |
|---|
| 101718 | //BIFP0_1_PCIE_P_PORT_LANE_STATUS |
|---|
| 101719 | #define BIFP0_1_PCIE_P_PORT_LANE_STATUS__PORT_LANE_REVERSAL__SHIFT 0x0 |
|---|
| 101720 | #define BIFP0_1_PCIE_P_PORT_LANE_STATUS__PHY_LINK_WIDTH__SHIFT 0x1 |
|---|
| 101721 | #define BIFP0_1_PCIE_P_PORT_LANE_STATUS__PORT_LANE_REVERSAL_MASK 0x00000001L |
|---|
| 101722 | #define BIFP0_1_PCIE_P_PORT_LANE_STATUS__PHY_LINK_WIDTH_MASK 0x0000007EL |
|---|
| 101723 | //BIFP0_1_PCIE_ERR_CNTL |
|---|
| 101724 | #define BIFP0_1_PCIE_ERR_CNTL__ERR_REPORTING_DIS__SHIFT 0x0 |
|---|
| 101725 | #define BIFP0_1_PCIE_ERR_CNTL__STRAP_FIRST_RCVD_ERR_LOG__SHIFT 0x1 |
|---|
| 101726 | #define BIFP0_1_PCIE_ERR_CNTL__RX_DROP_ECRC_FAILURES__SHIFT 0x2 |
|---|
| 101727 | #define BIFP0_1_PCIE_ERR_CNTL__RX_GENERATE_LCRC_ERR__SHIFT 0x5 |
|---|
| 101728 | #define BIFP0_1_PCIE_ERR_CNTL__RX_GENERATE_POIS_TLP__SHIFT 0x6 |
|---|
| 101729 | #define BIFP0_1_PCIE_ERR_CNTL__RX_GENERATE_ECRC_ERR__SHIFT 0x7 |
|---|
| 101730 | #define BIFP0_1_PCIE_ERR_CNTL__AER_HDR_LOG_TIMEOUT__SHIFT 0x8 |
|---|
| 101731 | #define BIFP0_1_PCIE_ERR_CNTL__AER_HDR_LOG_F0_TIMER_EXPIRED__SHIFT 0xb |
|---|
| 101732 | #define BIFP0_1_PCIE_ERR_CNTL__CI_P_SLV_BUF_RD_HALT_STATUS__SHIFT 0xe |
|---|
| 101733 | #define BIFP0_1_PCIE_ERR_CNTL__CI_NP_SLV_BUF_RD_HALT_STATUS__SHIFT 0xf |
|---|
| 101734 | #define BIFP0_1_PCIE_ERR_CNTL__CI_SLV_BUF_HALT_RESET__SHIFT 0x10 |
|---|
| 101735 | #define BIFP0_1_PCIE_ERR_CNTL__SEND_ERR_MSG_IMMEDIATELY__SHIFT 0x11 |
|---|
| 101736 | #define BIFP0_1_PCIE_ERR_CNTL__STRAP_POISONED_ADVISORY_NONFATAL__SHIFT 0x12 |
|---|
| 101737 | #define BIFP0_1_PCIE_ERR_CNTL__AER_PRIV_MASK_BAD_DLLP__SHIFT 0x13 |
|---|
| 101738 | #define BIFP0_1_PCIE_ERR_CNTL__AER_PRIV_MASK_BAD_TLP__SHIFT 0x14 |
|---|
| 101739 | #define BIFP0_1_PCIE_ERR_CNTL__ERR_REPORTING_DIS_MASK 0x00000001L |
|---|
| 101740 | #define BIFP0_1_PCIE_ERR_CNTL__STRAP_FIRST_RCVD_ERR_LOG_MASK 0x00000002L |
|---|
| 101741 | #define BIFP0_1_PCIE_ERR_CNTL__RX_DROP_ECRC_FAILURES_MASK 0x00000004L |
|---|
| 101742 | #define BIFP0_1_PCIE_ERR_CNTL__RX_GENERATE_LCRC_ERR_MASK 0x00000020L |
|---|
| 101743 | #define BIFP0_1_PCIE_ERR_CNTL__RX_GENERATE_POIS_TLP_MASK 0x00000040L |
|---|
| 101744 | #define BIFP0_1_PCIE_ERR_CNTL__RX_GENERATE_ECRC_ERR_MASK 0x00000080L |
|---|
| 101745 | #define BIFP0_1_PCIE_ERR_CNTL__AER_HDR_LOG_TIMEOUT_MASK 0x00000700L |
|---|
| 101746 | #define BIFP0_1_PCIE_ERR_CNTL__AER_HDR_LOG_F0_TIMER_EXPIRED_MASK 0x00000800L |
|---|
| 101747 | #define BIFP0_1_PCIE_ERR_CNTL__CI_P_SLV_BUF_RD_HALT_STATUS_MASK 0x00004000L |
|---|
| 101748 | #define BIFP0_1_PCIE_ERR_CNTL__CI_NP_SLV_BUF_RD_HALT_STATUS_MASK 0x00008000L |
|---|
| 101749 | #define BIFP0_1_PCIE_ERR_CNTL__CI_SLV_BUF_HALT_RESET_MASK 0x00010000L |
|---|
| 101750 | #define BIFP0_1_PCIE_ERR_CNTL__SEND_ERR_MSG_IMMEDIATELY_MASK 0x00020000L |
|---|
| 101751 | #define BIFP0_1_PCIE_ERR_CNTL__STRAP_POISONED_ADVISORY_NONFATAL_MASK 0x00040000L |
|---|
| 101752 | #define BIFP0_1_PCIE_ERR_CNTL__AER_PRIV_MASK_BAD_DLLP_MASK 0x00080000L |
|---|
| 101753 | #define BIFP0_1_PCIE_ERR_CNTL__AER_PRIV_MASK_BAD_TLP_MASK 0x00100000L |
|---|
| 101754 | //BIFP0_1_PCIE_RX_CNTL |
|---|
| 101755 | #define BIFP0_1_PCIE_RX_CNTL__RX_IGNORE_IO_ERR__SHIFT 0x0 |
|---|
| 101756 | #define BIFP0_1_PCIE_RX_CNTL__RX_IGNORE_BE_ERR__SHIFT 0x1 |
|---|
| 101757 | #define BIFP0_1_PCIE_RX_CNTL__RX_IGNORE_MSG_ERR__SHIFT 0x2 |
|---|
| 101758 | #define BIFP0_1_PCIE_RX_CNTL__RX_IGNORE_CRC_ERR__SHIFT 0x3 |
|---|
| 101759 | #define BIFP0_1_PCIE_RX_CNTL__RX_IGNORE_CFG_ERR__SHIFT 0x4 |
|---|
| 101760 | #define BIFP0_1_PCIE_RX_CNTL__RX_IGNORE_CPL_ERR__SHIFT 0x5 |
|---|
| 101761 | #define BIFP0_1_PCIE_RX_CNTL__RX_IGNORE_EP_ERR__SHIFT 0x6 |
|---|
| 101762 | #define BIFP0_1_PCIE_RX_CNTL__RX_IGNORE_LEN_MISMATCH_ERR__SHIFT 0x7 |
|---|
| 101763 | #define BIFP0_1_PCIE_RX_CNTL__RX_IGNORE_MAX_PAYLOAD_ERR__SHIFT 0x8 |
|---|
| 101764 | #define BIFP0_1_PCIE_RX_CNTL__RX_IGNORE_TC_ERR__SHIFT 0x9 |
|---|
| 101765 | #define BIFP0_1_PCIE_RX_CNTL__RX_IGNORE_CFG_UR__SHIFT 0xa |
|---|
| 101766 | #define BIFP0_1_PCIE_RX_CNTL__RX_IGNORE_IO_UR__SHIFT 0xb |
|---|
| 101767 | #define BIFP0_1_PCIE_RX_CNTL__RX_IGNORE_AT_ERR__SHIFT 0xc |
|---|
| 101768 | #define BIFP0_1_PCIE_RX_CNTL__RX_NAK_IF_FIFO_FULL__SHIFT 0xd |
|---|
| 101769 | #define BIFP0_1_PCIE_RX_CNTL__RX_GEN_ONE_NAK__SHIFT 0xe |
|---|
| 101770 | #define BIFP0_1_PCIE_RX_CNTL__RX_RCB_CPL_TIMEOUT_L23_MODE__SHIFT 0xf |
|---|
| 101771 | #define BIFP0_1_PCIE_RX_CNTL__RX_RCB_CPL_TIMEOUT__SHIFT 0x10 |
|---|
| 101772 | #define BIFP0_1_PCIE_RX_CNTL__RX_RCB_CPL_TIMEOUT_MODE__SHIFT 0x13 |
|---|
| 101773 | #define BIFP0_1_PCIE_RX_CNTL__RX_PCIE_CPL_TIMEOUT_DIS__SHIFT 0x14 |
|---|
| 101774 | #define BIFP0_1_PCIE_RX_CNTL__RX_IGNORE_SHORTPREFIX_ERR__SHIFT 0x15 |
|---|
| 101775 | #define BIFP0_1_PCIE_RX_CNTL__RX_IGNORE_MAXPREFIX_ERR__SHIFT 0x16 |
|---|
| 101776 | #define BIFP0_1_PCIE_RX_CNTL__RX_IGNORE_CPLPREFIX_ERR__SHIFT 0x17 |
|---|
| 101777 | #define BIFP0_1_PCIE_RX_CNTL__RX_IGNORE_INVALIDPASID_ERR__SHIFT 0x18 |
|---|
| 101778 | #define BIFP0_1_PCIE_RX_CNTL__RX_IGNORE_NOT_PASID_UR__SHIFT 0x19 |
|---|
| 101779 | #define BIFP0_1_PCIE_RX_CNTL__RX_TPH_DIS__SHIFT 0x1a |
|---|
| 101780 | #define BIFP0_1_PCIE_RX_CNTL__RX_RCB_FLR_TIMEOUT_DIS__SHIFT 0x1b |
|---|
| 101781 | #define BIFP0_1_PCIE_RX_CNTL__CTO_MASK_PRIV__SHIFT 0x1c |
|---|
| 101782 | #define BIFP0_1_PCIE_RX_CNTL__RX_SWAP_RTRC_TO_BFRC_ENABLE__SHIFT 0x1d |
|---|
| 101783 | #define BIFP0_1_PCIE_RX_CNTL__DPC_PRIV_TRIGGER_ON_SURPDN_EN__SHIFT 0x1e |
|---|
| 101784 | #define BIFP0_1_PCIE_RX_CNTL__DPC_PRIV_TRIGGER_3_EN__SHIFT 0x1f |
|---|
| 101785 | #define BIFP0_1_PCIE_RX_CNTL__RX_IGNORE_IO_ERR_MASK 0x00000001L |
|---|
| 101786 | #define BIFP0_1_PCIE_RX_CNTL__RX_IGNORE_BE_ERR_MASK 0x00000002L |
|---|
| 101787 | #define BIFP0_1_PCIE_RX_CNTL__RX_IGNORE_MSG_ERR_MASK 0x00000004L |
|---|
| 101788 | #define BIFP0_1_PCIE_RX_CNTL__RX_IGNORE_CRC_ERR_MASK 0x00000008L |
|---|
| 101789 | #define BIFP0_1_PCIE_RX_CNTL__RX_IGNORE_CFG_ERR_MASK 0x00000010L |
|---|
| 101790 | #define BIFP0_1_PCIE_RX_CNTL__RX_IGNORE_CPL_ERR_MASK 0x00000020L |
|---|
| 101791 | #define BIFP0_1_PCIE_RX_CNTL__RX_IGNORE_EP_ERR_MASK 0x00000040L |
|---|
| 101792 | #define BIFP0_1_PCIE_RX_CNTL__RX_IGNORE_LEN_MISMATCH_ERR_MASK 0x00000080L |
|---|
| 101793 | #define BIFP0_1_PCIE_RX_CNTL__RX_IGNORE_MAX_PAYLOAD_ERR_MASK 0x00000100L |
|---|
| 101794 | #define BIFP0_1_PCIE_RX_CNTL__RX_IGNORE_TC_ERR_MASK 0x00000200L |
|---|
| 101795 | #define BIFP0_1_PCIE_RX_CNTL__RX_IGNORE_CFG_UR_MASK 0x00000400L |
|---|
| 101796 | #define BIFP0_1_PCIE_RX_CNTL__RX_IGNORE_IO_UR_MASK 0x00000800L |
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| 101797 | #define BIFP0_1_PCIE_RX_CNTL__RX_IGNORE_AT_ERR_MASK 0x00001000L |
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| 101798 | #define BIFP0_1_PCIE_RX_CNTL__RX_NAK_IF_FIFO_FULL_MASK 0x00002000L |
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| 101799 | #define BIFP0_1_PCIE_RX_CNTL__RX_GEN_ONE_NAK_MASK 0x00004000L |
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| 101803 | #define BIFP0_1_PCIE_RX_CNTL__RX_PCIE_CPL_TIMEOUT_DIS_MASK 0x00100000L |
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| 101805 | #define BIFP0_1_PCIE_RX_CNTL__RX_IGNORE_MAXPREFIX_ERR_MASK 0x00400000L |
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| 101806 | #define BIFP0_1_PCIE_RX_CNTL__RX_IGNORE_CPLPREFIX_ERR_MASK 0x00800000L |
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| 101807 | #define BIFP0_1_PCIE_RX_CNTL__RX_IGNORE_INVALIDPASID_ERR_MASK 0x01000000L |
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| 101808 | #define BIFP0_1_PCIE_RX_CNTL__RX_IGNORE_NOT_PASID_UR_MASK 0x02000000L |
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| 101831 | #define BIFP0_1_PCIE_RX_CNTL3__RX_SWAP_RTRC_TO_BFRC_HDR_ONLY_ENABLE__SHIFT 0xa |
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| 101833 | #define BIFP0_1_PCIE_RX_CNTL3__RX_IGNORE_RC_TRANSMRDPASID_UR_MASK 0x00000001L |
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| 101834 | #define BIFP0_1_PCIE_RX_CNTL3__RX_IGNORE_RC_TRANSMWRPASID_UR_MASK 0x00000002L |
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| 101835 | #define BIFP0_1_PCIE_RX_CNTL3__RX_IGNORE_RC_PRGRESPMSG_UR_MASK 0x00000004L |
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| 101836 | #define BIFP0_1_PCIE_RX_CNTL3__RX_IGNORE_RC_INVREQ_UR_MASK 0x00000008L |
|---|
| 101837 | #define BIFP0_1_PCIE_RX_CNTL3__RX_IGNORE_RC_INVCPLPASID_UR_MASK 0x00000010L |
|---|
| 101838 | #define BIFP0_1_PCIE_RX_CNTL3__RX_ENH_ATOMIC_EN_MASK 0x00000100L |
|---|
| 101839 | #define BIFP0_1_PCIE_RX_CNTL3__RX_INGRESS_POISONED_BLOCKING_EN_MASK 0x00000200L |
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| 101840 | #define BIFP0_1_PCIE_RX_CNTL3__RX_SWAP_RTRC_TO_BFRC_HDR_ONLY_ENABLE_MASK 0x00000400L |
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| 101841 | #define BIFP0_1_PCIE_RX_CNTL3__RX_PRIV_POISON_EGRESS_BLOCK_EN_MASK 0x00000800L |
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| 101842 | //BIFP0_1_PCIE_RX_CREDITS_ALLOCATED_P |
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| 101843 | #define BIFP0_1_PCIE_RX_CREDITS_ALLOCATED_P__RX_CREDITS_ALLOCATED_PD__SHIFT 0x0 |
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| 101844 | #define BIFP0_1_PCIE_RX_CREDITS_ALLOCATED_P__RX_CREDITS_ALLOCATED_PH__SHIFT 0x10 |
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| 101845 | #define BIFP0_1_PCIE_RX_CREDITS_ALLOCATED_P__RX_CREDITS_ALLOCATED_PD_MASK 0x00000FFFL |
|---|
| 101846 | #define BIFP0_1_PCIE_RX_CREDITS_ALLOCATED_P__RX_CREDITS_ALLOCATED_PH_MASK 0x00FF0000L |
|---|
| 101847 | //BIFP0_1_PCIE_RX_CREDITS_ALLOCATED_NP |
|---|
| 101848 | #define BIFP0_1_PCIE_RX_CREDITS_ALLOCATED_NP__RX_CREDITS_ALLOCATED_NPD__SHIFT 0x0 |
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| 101849 | #define BIFP0_1_PCIE_RX_CREDITS_ALLOCATED_NP__RX_CREDITS_ALLOCATED_NPH__SHIFT 0x10 |
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| 101850 | #define BIFP0_1_PCIE_RX_CREDITS_ALLOCATED_NP__RX_CREDITS_ALLOCATED_NPD_MASK 0x00000FFFL |
|---|
| 101851 | #define BIFP0_1_PCIE_RX_CREDITS_ALLOCATED_NP__RX_CREDITS_ALLOCATED_NPH_MASK 0x00FF0000L |
|---|
| 101852 | //BIFP0_1_PCIE_RX_CREDITS_ALLOCATED_CPL |
|---|
| 101853 | #define BIFP0_1_PCIE_RX_CREDITS_ALLOCATED_CPL__RX_CREDITS_ALLOCATED_CPLD__SHIFT 0x0 |
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| 101854 | #define BIFP0_1_PCIE_RX_CREDITS_ALLOCATED_CPL__RX_CREDITS_ALLOCATED_CPLH__SHIFT 0x10 |
|---|
| 101855 | #define BIFP0_1_PCIE_RX_CREDITS_ALLOCATED_CPL__RX_CREDITS_ALLOCATED_CPLD_MASK 0x00000FFFL |
|---|
| 101856 | #define BIFP0_1_PCIE_RX_CREDITS_ALLOCATED_CPL__RX_CREDITS_ALLOCATED_CPLH_MASK 0x00FF0000L |
|---|
| 101857 | //BIFP0_1_PCIEP_ERROR_INJECT_PHYSICAL |
|---|
| 101858 | #define BIFP0_1_PCIEP_ERROR_INJECT_PHYSICAL__ERROR_INJECT_PL_LANE_ERR__SHIFT 0x0 |
|---|
| 101859 | #define BIFP0_1_PCIEP_ERROR_INJECT_PHYSICAL__ERROR_INJECT_PL_FRAMING_ERR__SHIFT 0x2 |
|---|
| 101860 | #define BIFP0_1_PCIEP_ERROR_INJECT_PHYSICAL__ERROR_INJECT_PL_BAD_PARITY_IN_SKP__SHIFT 0x4 |
|---|
| 101861 | #define BIFP0_1_PCIEP_ERROR_INJECT_PHYSICAL__ERROR_INJECT_PL_BAD_LFSR_IN_SKP__SHIFT 0x6 |
|---|
| 101862 | #define BIFP0_1_PCIEP_ERROR_INJECT_PHYSICAL__ERROR_INJECT_PL_LOOPBACK_UFLOW__SHIFT 0x8 |
|---|
| 101863 | #define BIFP0_1_PCIEP_ERROR_INJECT_PHYSICAL__ERROR_INJECT_PL_LOOPBACK_OFLOW__SHIFT 0xa |
|---|
| 101864 | #define BIFP0_1_PCIEP_ERROR_INJECT_PHYSICAL__ERROR_INJECT_PL_DESKEW_ERR__SHIFT 0xc |
|---|
| 101865 | #define BIFP0_1_PCIEP_ERROR_INJECT_PHYSICAL__ERROR_INJECT_PL_8B10B_DISPARITY_ERR__SHIFT 0xe |
|---|
| 101866 | #define BIFP0_1_PCIEP_ERROR_INJECT_PHYSICAL__ERROR_INJECT_PL_8B10B_DECODE_ERR__SHIFT 0x10 |
|---|
| 101867 | #define BIFP0_1_PCIEP_ERROR_INJECT_PHYSICAL__ERROR_INJECT_PL_SKP_OS_ERROR__SHIFT 0x12 |
|---|
| 101868 | #define BIFP0_1_PCIEP_ERROR_INJECT_PHYSICAL__ERROR_INJECT_PL_INV_OS_IDENTIFIER__SHIFT 0x14 |
|---|
| 101869 | #define 0x16 |
|---|
| 101870 | #define BIFP0_1_PCIEP_ERROR_INJECT_PHYSICAL__ERROR_INJECT_PL_LANE_ERR_MASK 0x00000003L |
|---|
| 101871 | #define BIFP0_1_PCIEP_ERROR_INJECT_PHYSICAL__ERROR_INJECT_PL_FRAMING_ERR_MASK 0x0000000CL |
|---|
| 101872 | #define BIFP0_1_PCIEP_ERROR_INJECT_PHYSICAL__ERROR_INJECT_PL_BAD_PARITY_IN_SKP_MASK 0x00000030L |
|---|
| 101873 | #define BIFP0_1_PCIEP_ERROR_INJECT_PHYSICAL__ERROR_INJECT_PL_BAD_LFSR_IN_SKP_MASK 0x000000C0L |
|---|
| 101874 | #define BIFP0_1_PCIEP_ERROR_INJECT_PHYSICAL__ERROR_INJECT_PL_LOOPBACK_UFLOW_MASK 0x00000300L |
|---|
| 101875 | #define BIFP0_1_PCIEP_ERROR_INJECT_PHYSICAL__ERROR_INJECT_PL_LOOPBACK_OFLOW_MASK 0x00000C00L |
|---|
| 101876 | #define BIFP0_1_PCIEP_ERROR_INJECT_PHYSICAL__ERROR_INJECT_PL_DESKEW_ERR_MASK 0x00003000L |
|---|
| 101877 | #define BIFP0_1_PCIEP_ERROR_INJECT_PHYSICAL__ERROR_INJECT_PL_8B10B_DISPARITY_ERR_MASK 0x0000C000L |
|---|
| 101878 | #define BIFP0_1_PCIEP_ERROR_INJECT_PHYSICAL__ERROR_INJECT_PL_8B10B_DECODE_ERR_MASK 0x00030000L |
|---|
| 101879 | #define BIFP0_1_PCIEP_ERROR_INJECT_PHYSICAL__ERROR_INJECT_PL_SKP_OS_ERROR_MASK 0x000C0000L |
|---|
| 101880 | #define BIFP0_1_PCIEP_ERROR_INJECT_PHYSICAL__ERROR_INJECT_PL_INV_OS_IDENTIFIER_MASK 0x00300000L |
|---|
| 101881 | #define 0x00C00000L |
|---|
| 101882 | //BIFP0_1_PCIEP_ERROR_INJECT_TRANSACTION |
|---|
| 101883 | #define BIFP0_1_PCIEP_ERROR_INJECT_TRANSACTION__ERROR_INJECT_TL_FLOW_CTL_ERR__SHIFT 0x0 |
|---|
| 101884 | #define BIFP0_1_PCIEP_ERROR_INJECT_TRANSACTION__ERROR_INJECT_TL_REPLAY_NUM_ROLLOVER__SHIFT 0x2 |
|---|
| 101885 | #define BIFP0_1_PCIEP_ERROR_INJECT_TRANSACTION__ERROR_INJECT_TL_BAD_DLLP__SHIFT 0x4 |
|---|
| 101886 | #define BIFP0_1_PCIEP_ERROR_INJECT_TRANSACTION__ERROR_INJECT_TL_BAD_TLP__SHIFT 0x6 |
|---|
| 101887 | #define BIFP0_1_PCIEP_ERROR_INJECT_TRANSACTION__ERROR_INJECT_TL_UNSUPPORTED_REQ__SHIFT 0x8 |
|---|
| 101888 | #define BIFP0_1_PCIEP_ERROR_INJECT_TRANSACTION__ERROR_INJECT_TL_ECRC_ERROR__SHIFT 0xa |
|---|
| 101889 | #define BIFP0_1_PCIEP_ERROR_INJECT_TRANSACTION__ERROR_INJECT_TL_MALFORMED_TLP__SHIFT 0xc |
|---|
| 101890 | #define BIFP0_1_PCIEP_ERROR_INJECT_TRANSACTION__ERROR_INJECT_TL_UNEXPECTED_CMPLT__SHIFT 0xe |
|---|
| 101891 | #define BIFP0_1_PCIEP_ERROR_INJECT_TRANSACTION__ERROR_INJECT_TL_COMPLETER_ABORT__SHIFT 0x10 |
|---|
| 101892 | #define BIFP0_1_PCIEP_ERROR_INJECT_TRANSACTION__ERROR_INJECT_TL_COMPLETION_TIMEOUT__SHIFT 0x12 |
|---|
| 101893 | #define BIFP0_1_PCIEP_ERROR_INJECT_TRANSACTION__ERROR_INJECT_TL_FLOW_CTL_ERR_MASK 0x00000003L |
|---|
| 101894 | #define BIFP0_1_PCIEP_ERROR_INJECT_TRANSACTION__ERROR_INJECT_TL_REPLAY_NUM_ROLLOVER_MASK 0x0000000CL |
|---|
| 101895 | #define BIFP0_1_PCIEP_ERROR_INJECT_TRANSACTION__ERROR_INJECT_TL_BAD_DLLP_MASK 0x00000030L |
|---|
| 101896 | #define BIFP0_1_PCIEP_ERROR_INJECT_TRANSACTION__ERROR_INJECT_TL_BAD_TLP_MASK 0x000000C0L |
|---|
| 101897 | #define BIFP0_1_PCIEP_ERROR_INJECT_TRANSACTION__ERROR_INJECT_TL_UNSUPPORTED_REQ_MASK 0x00000300L |
|---|
| 101898 | #define BIFP0_1_PCIEP_ERROR_INJECT_TRANSACTION__ERROR_INJECT_TL_ECRC_ERROR_MASK 0x00000C00L |
|---|
| 101899 | #define BIFP0_1_PCIEP_ERROR_INJECT_TRANSACTION__ERROR_INJECT_TL_MALFORMED_TLP_MASK 0x00003000L |
|---|
| 101900 | #define BIFP0_1_PCIEP_ERROR_INJECT_TRANSACTION__ERROR_INJECT_TL_UNEXPECTED_CMPLT_MASK 0x0000C000L |
|---|
| 101901 | #define BIFP0_1_PCIEP_ERROR_INJECT_TRANSACTION__ERROR_INJECT_TL_COMPLETER_ABORT_MASK 0x00030000L |
|---|
| 101902 | #define BIFP0_1_PCIEP_ERROR_INJECT_TRANSACTION__ERROR_INJECT_TL_COMPLETION_TIMEOUT_MASK 0x000C0000L |
|---|
| 101903 | //BIFP0_1_PCIEP_NAK_COUNTER |
|---|
| 101904 | #define BIFP0_1_PCIEP_NAK_COUNTER__RX_NUM_NAK_RECEIVED_PORT__SHIFT 0x0 |
|---|
| 101905 | #define BIFP0_1_PCIEP_NAK_COUNTER__RX_NUM_NAK_GENERATED_PORT__SHIFT 0x10 |
|---|
| 101906 | #define BIFP0_1_PCIEP_NAK_COUNTER__RX_NUM_NAK_RECEIVED_PORT_MASK 0x0000FFFFL |
|---|
| 101907 | #define BIFP0_1_PCIEP_NAK_COUNTER__RX_NUM_NAK_GENERATED_PORT_MASK 0xFFFF0000L |
|---|
| 101908 | //BIFP0_1_PCIE_LC_CNTL |
|---|
| 101909 | #define BIFP0_1_PCIE_LC_CNTL__LC_ADVANCE_SPEED_COMPL_ON_EVERY_COMPL_ENTRY__SHIFT 0x0 |
|---|
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|---|
| 101911 | #define BIFP0_1_PCIE_LC_CNTL__LC_RESET_L_IDLE_COUNT_EN__SHIFT 0x2 |
|---|
| 101912 | #define BIFP0_1_PCIE_LC_CNTL__LC_RESET_LINK__SHIFT 0x3 |
|---|
| 101913 | #define BIFP0_1_PCIE_LC_CNTL__LC_16X_CLEAR_TX_PIPE__SHIFT 0x4 |
|---|
| 101914 | #define BIFP0_1_PCIE_LC_CNTL__LC_L0S_INACTIVITY__SHIFT 0x8 |
|---|
| 101915 | #define BIFP0_1_PCIE_LC_CNTL__LC_L1_INACTIVITY__SHIFT 0xc |
|---|
| 101916 | #define BIFP0_1_PCIE_LC_CNTL__LC_PMI_TO_L1_DIS__SHIFT 0x10 |
|---|
| 101917 | #define BIFP0_1_PCIE_LC_CNTL__LC_INC_N_FTS_EN__SHIFT 0x11 |
|---|
| 101918 | #define BIFP0_1_PCIE_LC_CNTL__LC_LOOK_FOR_IDLE_IN_L1L23__SHIFT 0x12 |
|---|
| 101919 | #define BIFP0_1_PCIE_LC_CNTL__LC_FACTOR_IN_EXT_SYNC__SHIFT 0x14 |
|---|
| 101920 | #define BIFP0_1_PCIE_LC_CNTL__LC_WAIT_FOR_PM_ACK_DIS__SHIFT 0x15 |
|---|
| 101921 | #define BIFP0_1_PCIE_LC_CNTL__LC_WAKE_FROM_L23__SHIFT 0x16 |
|---|
| 101922 | #define BIFP0_1_PCIE_LC_CNTL__LC_L1_IMMEDIATE_ACK__SHIFT 0x17 |
|---|
| 101923 | #define BIFP0_1_PCIE_LC_CNTL__LC_ASPM_TO_L1_DIS__SHIFT 0x18 |
|---|
| 101924 | #define BIFP0_1_PCIE_LC_CNTL__LC_DELAY_COUNT__SHIFT 0x19 |
|---|
| 101925 | #define BIFP0_1_PCIE_LC_CNTL__LC_DELAY_L0S_EXIT__SHIFT 0x1b |
|---|
| 101926 | #define BIFP0_1_PCIE_LC_CNTL__LC_DELAY_L1_EXIT__SHIFT 0x1c |
|---|
| 101927 | #define BIFP0_1_PCIE_LC_CNTL__LC_EXTEND_WAIT_FOR_EL_IDLE__SHIFT 0x1d |
|---|
| 101928 | #define BIFP0_1_PCIE_LC_CNTL__LC_ESCAPE_L1L23_EN__SHIFT 0x1e |
|---|
| 101929 | #define BIFP0_1_PCIE_LC_CNTL__LC_GATE_RCVR_IDLE__SHIFT 0x1f |
|---|
| 101930 | #define BIFP0_1_PCIE_LC_CNTL__LC_ADVANCE_SPEED_COMPL_ON_EVERY_COMPL_ENTRY_MASK 0x00000001L |
|---|
| 101931 | #define BIFP0_1_PCIE_LC_CNTL__LC_DONT_ENTER_L23_IN_D0_MASK 0x00000002L |
|---|
| 101932 | #define BIFP0_1_PCIE_LC_CNTL__LC_RESET_L_IDLE_COUNT_EN_MASK 0x00000004L |
|---|
| 101933 | #define BIFP0_1_PCIE_LC_CNTL__LC_RESET_LINK_MASK 0x00000008L |
|---|
| 101934 | #define BIFP0_1_PCIE_LC_CNTL__LC_16X_CLEAR_TX_PIPE_MASK 0x000000F0L |
|---|
| 101935 | #define BIFP0_1_PCIE_LC_CNTL__LC_L0S_INACTIVITY_MASK 0x00000F00L |
|---|
| 101936 | #define BIFP0_1_PCIE_LC_CNTL__LC_L1_INACTIVITY_MASK 0x0000F000L |
|---|
| 101937 | #define BIFP0_1_PCIE_LC_CNTL__LC_PMI_TO_L1_DIS_MASK 0x00010000L |
|---|
| 101938 | #define BIFP0_1_PCIE_LC_CNTL__LC_INC_N_FTS_EN_MASK 0x00020000L |
|---|
| 101939 | #define BIFP0_1_PCIE_LC_CNTL__LC_LOOK_FOR_IDLE_IN_L1L23_MASK 0x000C0000L |
|---|
| 101940 | #define BIFP0_1_PCIE_LC_CNTL__LC_FACTOR_IN_EXT_SYNC_MASK 0x00100000L |
|---|
| 101941 | #define BIFP0_1_PCIE_LC_CNTL__LC_WAIT_FOR_PM_ACK_DIS_MASK 0x00200000L |
|---|
| 101942 | #define BIFP0_1_PCIE_LC_CNTL__LC_WAKE_FROM_L23_MASK 0x00400000L |
|---|
| 101943 | #define BIFP0_1_PCIE_LC_CNTL__LC_L1_IMMEDIATE_ACK_MASK 0x00800000L |
|---|
| 101944 | #define BIFP0_1_PCIE_LC_CNTL__LC_ASPM_TO_L1_DIS_MASK 0x01000000L |
|---|
| 101945 | #define BIFP0_1_PCIE_LC_CNTL__LC_DELAY_COUNT_MASK 0x06000000L |
|---|
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| 101983 | #define BIFP0_1_PCIE_LC_TRAINING_CNTL__LC_INIT_SPD_CHG_WITH_CSR_EN_MASK 0x00001000L |
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| 102044 | #define BIFP0_1_PCIE_LC_LINK_WIDTH_CNTL__LC_RESET_TSX_CNT_IN_RCONFIG_EN_MASK 0x02000000L |
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| 102088 | #define BIFP0_1_PCIE_LC_SPEED_CNTL__LC_GEN2_EN_STRAP_MASK 0x00000001L |
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| 102091 | #define BIFP0_1_PCIE_LC_SPEED_CNTL__LC_GEN5_EN_STRAP_MASK 0x00000008L |
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| 102205 | #define BIFP0_1_PCIE_LC_CNTL2__LC_PMI_L1_WAIT_FOR_SLV_IDLE_MASK 0x10000000L |
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| 102214 | #define BIFP0_1_PCIE_LC_BW_CHANGE_CNTL__LC_FAILED_SPEED_NEG__SHIFT 0x5 |
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| 102218 | #define BIFP0_1_PCIE_LC_BW_CHANGE_CNTL__LC_LW_CHANGE_FAILED__SHIFT 0x9 |
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| 102219 | #define BIFP0_1_PCIE_LC_BW_CHANGE_CNTL__LC_LINK_BW_NOTIFICATION_DETECT_MODE__SHIFT 0xa |
|---|
| 102220 | #define BIFP0_1_PCIE_LC_BW_CHANGE_CNTL__LC_SPEED_NEG_UNSUCCESSFUL__SHIFT 0xb |
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| 102221 | #define BIFP0_1_PCIE_LC_BW_CHANGE_CNTL__LC_BW_CHANGE_INT_EN_MASK 0x00000001L |
|---|
| 102222 | #define BIFP0_1_PCIE_LC_BW_CHANGE_CNTL__LC_HW_INIT_SPEED_CHANGE_MASK 0x00000002L |
|---|
| 102223 | #define BIFP0_1_PCIE_LC_BW_CHANGE_CNTL__LC_SW_INIT_SPEED_CHANGE_MASK 0x00000004L |
|---|
| 102224 | #define BIFP0_1_PCIE_LC_BW_CHANGE_CNTL__LC_OTHER_INIT_SPEED_CHANGE_MASK 0x00000008L |
|---|
| 102225 | #define BIFP0_1_PCIE_LC_BW_CHANGE_CNTL__LC_RELIABILITY_SPEED_CHANGE_MASK 0x00000010L |
|---|
| 102226 | #define BIFP0_1_PCIE_LC_BW_CHANGE_CNTL__LC_FAILED_SPEED_NEG_MASK 0x00000020L |
|---|
| 102227 | #define BIFP0_1_PCIE_LC_BW_CHANGE_CNTL__LC_LONG_LW_CHANGE_MASK 0x00000040L |
|---|
| 102228 | #define BIFP0_1_PCIE_LC_BW_CHANGE_CNTL__LC_SHORT_LW_CHANGE_MASK 0x00000080L |
|---|
| 102229 | #define BIFP0_1_PCIE_LC_BW_CHANGE_CNTL__LC_LW_CHANGE_OTHER_MASK 0x00000100L |
|---|
| 102230 | #define BIFP0_1_PCIE_LC_BW_CHANGE_CNTL__LC_LW_CHANGE_FAILED_MASK 0x00000200L |
|---|
| 102231 | #define BIFP0_1_PCIE_LC_BW_CHANGE_CNTL__LC_LINK_BW_NOTIFICATION_DETECT_MODE_MASK 0x00000400L |
|---|
| 102232 | #define BIFP0_1_PCIE_LC_BW_CHANGE_CNTL__LC_SPEED_NEG_UNSUCCESSFUL_MASK 0x00000800L |
|---|
| 102233 | //BIFP0_1_PCIE_LC_CDR_CNTL |
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| 102234 | #define BIFP0_1_PCIE_LC_CDR_CNTL__LC_CDR_TEST_OFF__SHIFT 0x0 |
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| 102235 | #define BIFP0_1_PCIE_LC_CDR_CNTL__LC_CDR_TEST_SETS__SHIFT 0xc |
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| 102236 | #define BIFP0_1_PCIE_LC_CDR_CNTL__LC_CDR_SET_TYPE__SHIFT 0x18 |
|---|
| 102237 | #define BIFP0_1_PCIE_LC_CDR_CNTL__LC_CDR_TEST_OFF_MASK 0x00000FFFL |
|---|
| 102238 | #define BIFP0_1_PCIE_LC_CDR_CNTL__LC_CDR_TEST_SETS_MASK 0x00FFF000L |
|---|
| 102239 | #define BIFP0_1_PCIE_LC_CDR_CNTL__LC_CDR_SET_TYPE_MASK 0x03000000L |
|---|
| 102240 | //BIFP0_1_PCIE_LC_LANE_CNTL |
|---|
| 102241 | #define BIFP0_1_PCIE_LC_LANE_CNTL__LC_CORRUPTED_LANES__SHIFT 0x0 |
|---|
| 102242 | #define BIFP0_1_PCIE_LC_LANE_CNTL__LC_CORRUPTED_LANES_MASK 0x0000FFFFL |
|---|
| 102243 | //BIFP0_1_PCIE_LC_CNTL3 |
|---|
| 102244 | #define BIFP0_1_PCIE_LC_CNTL3__LC_SELECT_DEEMPHASIS__SHIFT 0x0 |
|---|
| 102245 | #define BIFP0_1_PCIE_LC_CNTL3__LC_SELECT_DEEMPHASIS_CNTL__SHIFT 0x1 |
|---|
| 102246 | #define BIFP0_1_PCIE_LC_CNTL3__LC_RCVD_DEEMPHASIS__SHIFT 0x3 |
|---|
| 102247 | #define BIFP0_1_PCIE_LC_CNTL3__LC_COMP_TO_DETECT__SHIFT 0x4 |
|---|
| 102248 | #define BIFP0_1_PCIE_LC_CNTL3__LC_RESET_TSX_CNT_IN_RLOCK_EN__SHIFT 0x5 |
|---|
| 102249 | #define BIFP0_1_PCIE_LC_CNTL3__LC_AUTO_SPEED_CHANGE_ATTEMPTS_ALLOWED__SHIFT 0x6 |
|---|
| 102250 | #define BIFP0_1_PCIE_LC_CNTL3__LC_AUTO_SPEED_CHANGE_ATTEMPT_FAILED__SHIFT 0x8 |
|---|
| 102251 | #define BIFP0_1_PCIE_LC_CNTL3__LC_CLR_FAILED_AUTO_SPD_CHANGE_CNT__SHIFT 0x9 |
|---|
| 102252 | #define BIFP0_1_PCIE_LC_CNTL3__LC_ENHANCED_HOT_PLUG_EN__SHIFT 0xa |
|---|
| 102253 | #define BIFP0_1_PCIE_LC_CNTL3__LC_RCVR_DET_EN_OVERRIDE__SHIFT 0xb |
|---|
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|---|
| 102255 | #define BIFP0_1_PCIE_LC_CNTL3__LC_CLR_DELAY_DLLP_WHEN_NO_AUTO_EQ__SHIFT 0xd |
|---|
| 102256 | #define BIFP0_1_PCIE_LC_CNTL3__LC_MULT_AUTO_SPD_CHG_ON_LAST_RATE__SHIFT 0xe |
|---|
| 102257 | #define BIFP0_1_PCIE_LC_CNTL3__LC_RST_FAILING_SPD_CHANGE_CNT_ON_SUCCESS_EN__SHIFT 0xf |
|---|
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|---|
| 102259 | #define BIFP0_1_PCIE_LC_CNTL3__LC_AUTO_DISABLE_SPEED_SUPPORT_EN__SHIFT 0x12 |
|---|
| 102260 | #define BIFP0_1_PCIE_LC_CNTL3__LC_AUTO_DISABLE_SPEED_SUPPORT_MAX_FAIL_SEL__SHIFT 0x13 |
|---|
| 102261 | #define BIFP0_1_PCIE_LC_CNTL3__LC_FAST_L1_ENTRY_EXIT_EN__SHIFT 0x15 |
|---|
| 102262 | #define BIFP0_1_PCIE_LC_CNTL3__LC_POWERDOWN_P0_WAIT_FOR_REFCLKACK_ON_L1_EXIT__SHIFT 0x16 |
|---|
| 102263 | #define BIFP0_1_PCIE_LC_CNTL3__LC_DSC_DONT_ENTER_L23_AFTER_PME_ACK__SHIFT 0x17 |
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| 102264 | #define BIFP0_1_PCIE_LC_CNTL3__LC_HW_VOLTAGE_IF_CONTROL__SHIFT 0x18 |
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|---|
| 102268 | #define BIFP0_1_PCIE_LC_CNTL3__LC_SELECT_DEEMPHASIS_MASK 0x00000001L |
|---|
| 102269 | #define BIFP0_1_PCIE_LC_CNTL3__LC_SELECT_DEEMPHASIS_CNTL_MASK 0x00000006L |
|---|
| 102270 | #define BIFP0_1_PCIE_LC_CNTL3__LC_RCVD_DEEMPHASIS_MASK 0x00000008L |
|---|
| 102271 | #define BIFP0_1_PCIE_LC_CNTL3__LC_COMP_TO_DETECT_MASK 0x00000010L |
|---|
| 102272 | #define BIFP0_1_PCIE_LC_CNTL3__LC_RESET_TSX_CNT_IN_RLOCK_EN_MASK 0x00000020L |
|---|
| 102273 | #define BIFP0_1_PCIE_LC_CNTL3__LC_AUTO_SPEED_CHANGE_ATTEMPTS_ALLOWED_MASK 0x000000C0L |
|---|
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|---|
| 102275 | #define BIFP0_1_PCIE_LC_CNTL3__LC_CLR_FAILED_AUTO_SPD_CHANGE_CNT_MASK 0x00000200L |
|---|
| 102276 | #define BIFP0_1_PCIE_LC_CNTL3__LC_ENHANCED_HOT_PLUG_EN_MASK 0x00000400L |
|---|
| 102277 | #define BIFP0_1_PCIE_LC_CNTL3__LC_RCVR_DET_EN_OVERRIDE_MASK 0x00000800L |
|---|
| 102278 | #define BIFP0_1_PCIE_LC_CNTL3__LC_LINK_DOWN_SPD_CHG_EN_MASK 0x00001000L |
|---|
| 102279 | #define BIFP0_1_PCIE_LC_CNTL3__LC_CLR_DELAY_DLLP_WHEN_NO_AUTO_EQ_MASK 0x00002000L |
|---|
| 102280 | #define BIFP0_1_PCIE_LC_CNTL3__LC_MULT_AUTO_SPD_CHG_ON_LAST_RATE_MASK 0x00004000L |
|---|
| 102281 | #define BIFP0_1_PCIE_LC_CNTL3__LC_RST_FAILING_SPD_CHANGE_CNT_ON_SUCCESS_EN_MASK 0x00008000L |
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| 102282 | #define BIFP0_1_PCIE_LC_CNTL3__LC_L1_BLOCK_RECONFIG_EN_MASK 0x00020000L |
|---|
| 102283 | #define BIFP0_1_PCIE_LC_CNTL3__LC_AUTO_DISABLE_SPEED_SUPPORT_EN_MASK 0x00040000L |
|---|
| 102284 | #define BIFP0_1_PCIE_LC_CNTL3__LC_AUTO_DISABLE_SPEED_SUPPORT_MAX_FAIL_SEL_MASK 0x00180000L |
|---|
| 102285 | #define BIFP0_1_PCIE_LC_CNTL3__LC_FAST_L1_ENTRY_EXIT_EN_MASK 0x00200000L |
|---|
| 102286 | #define BIFP0_1_PCIE_LC_CNTL3__LC_POWERDOWN_P0_WAIT_FOR_REFCLKACK_ON_L1_EXIT_MASK 0x00400000L |
|---|
| 102287 | #define BIFP0_1_PCIE_LC_CNTL3__LC_DSC_DONT_ENTER_L23_AFTER_PME_ACK_MASK 0x00800000L |
|---|
| 102288 | #define BIFP0_1_PCIE_LC_CNTL3__LC_HW_VOLTAGE_IF_CONTROL_MASK 0x03000000L |
|---|
| 102289 | #define BIFP0_1_PCIE_LC_CNTL3__LC_VOLTAGE_TIMER_SEL_MASK 0x3C000000L |
|---|
| 102290 | #define BIFP0_1_PCIE_LC_CNTL3__LC_GO_TO_RECOVERY_MASK 0x40000000L |
|---|
| 102291 | #define BIFP0_1_PCIE_LC_CNTL3__LC_AUTO_RECOVERY_DIS_MASK 0x80000000L |
|---|
| 102292 | //BIFP0_1_PCIE_LC_CNTL4 |
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|---|
| 102295 | #define BIFP0_1_PCIE_LC_CNTL4__LC_DIS_ASPM_L1_IN_SPEED_CHANGE__SHIFT 0x3 |
|---|
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| 102297 | #define BIFP0_1_PCIE_LC_CNTL4__LC_P2_ENTRY__SHIFT 0x5 |
|---|
| 102298 | #define BIFP0_1_PCIE_LC_CNTL4__LC_EXTEND_EIEOS__SHIFT 0x6 |
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| 102299 | #define BIFP0_1_PCIE_LC_CNTL4__LC_EXTEND_EIEOS_MODE__SHIFT 0x7 |
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| 102300 | #define BIFP0_1_PCIE_LC_CNTL4__LC_IGNORE_PARITY__SHIFT 0x8 |
|---|
| 102301 | #define BIFP0_1_PCIE_LC_CNTL4__LC_WAIT_FOR_COEFF_IN_RLOCK_EN__SHIFT 0x9 |
|---|
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|---|
| 102303 | #define BIFP0_1_PCIE_LC_CNTL4__LC_DEFER_SKIP_FOR_EIEOS_EN__SHIFT 0xb |
|---|
| 102304 | #define BIFP0_1_PCIE_LC_CNTL4__LC_SEND_EIEOS_IN_RCFG__SHIFT 0xc |
|---|
| 102305 | #define BIFP0_1_PCIE_LC_CNTL4__LC_SET_QUIESCE__SHIFT 0xd |
|---|
| 102306 | #define BIFP0_1_PCIE_LC_CNTL4__LC_QUIESCE_RCVD__SHIFT 0xe |
|---|
| 102307 | #define BIFP0_1_PCIE_LC_CNTL4__LC_WAIT_FOR_TWO_EIEOS_SEQUENCE__SHIFT 0xf |
|---|
| 102308 | #define BIFP0_1_PCIE_LC_CNTL4__LC_DELAY_DETECTED_TSX_RCV_EN__SHIFT 0x10 |
|---|
| 102309 | #define BIFP0_1_PCIE_LC_CNTL4__LC_DONT_CHECK_EQTS_IN_RCFG__SHIFT 0x11 |
|---|
| 102310 | #define BIFP0_1_PCIE_LC_CNTL4__LC_DELAY_COEFF_UPDATE_DIS__SHIFT 0x12 |
|---|
| 102311 | #define BIFP0_1_PCIE_LC_CNTL4__LC_DYNAMIC_INACTIVE_TS_SELECT__SHIFT 0x13 |
|---|
| 102312 | #define BIFP0_1_PCIE_LC_CNTL4__LC_WAIT_FOR_EIEOS_IN_RLOCK__SHIFT 0x15 |
|---|
| 102313 | #define BIFP0_1_PCIE_LC_CNTL4__LC_USC_DELAY_DLLPS__SHIFT 0x16 |
|---|
| 102314 | #define BIFP0_1_PCIE_LC_CNTL4__LC_TX_SWING__SHIFT 0x17 |
|---|
| 102315 | #define BIFP0_1_PCIE_LC_CNTL4__LC_EQ_WAIT_FOR_EVAL_DONE__SHIFT 0x18 |
|---|
| 102316 | #define BIFP0_1_PCIE_LC_CNTL4__LC_8GT_SKIP_ORDER_EN__SHIFT 0x19 |
|---|
| 102317 | #define BIFP0_1_PCIE_LC_CNTL4__LC_WAIT_FOR_MORE_TS_IN_RLOCK__SHIFT 0x1a |
|---|
| 102318 | #define BIFP0_1_PCIE_LC_CNTL4__LC_TX_ENABLE_BEHAVIOUR_MASK 0x00000003L |
|---|
| 102319 | #define BIFP0_1_PCIE_LC_CNTL4__LC_DIS_CONTIG_END_SET_CHECK_MASK 0x00000004L |
|---|
| 102320 | #define BIFP0_1_PCIE_LC_CNTL4__LC_DIS_ASPM_L1_IN_SPEED_CHANGE_MASK 0x00000008L |
|---|
| 102321 | #define BIFP0_1_PCIE_LC_CNTL4__LC_L1_POWERDOWN_MASK 0x00000010L |
|---|
| 102322 | #define BIFP0_1_PCIE_LC_CNTL4__LC_P2_ENTRY_MASK 0x00000020L |
|---|
| 102323 | #define BIFP0_1_PCIE_LC_CNTL4__LC_EXTEND_EIEOS_MASK 0x00000040L |
|---|
| 102324 | #define BIFP0_1_PCIE_LC_CNTL4__LC_EXTEND_EIEOS_MODE_MASK 0x00000080L |
|---|
| 102325 | #define BIFP0_1_PCIE_LC_CNTL4__LC_IGNORE_PARITY_MASK 0x00000100L |
|---|
| 102326 | #define BIFP0_1_PCIE_LC_CNTL4__LC_WAIT_FOR_COEFF_IN_RLOCK_EN_MASK 0x00000200L |
|---|
| 102327 | #define BIFP0_1_PCIE_LC_CNTL4__LC_DSC_CHECK_COEFFS_IN_RLOCK_MASK 0x00000400L |
|---|
| 102328 | #define BIFP0_1_PCIE_LC_CNTL4__LC_DEFER_SKIP_FOR_EIEOS_EN_MASK 0x00000800L |
|---|
| 102329 | #define BIFP0_1_PCIE_LC_CNTL4__LC_SEND_EIEOS_IN_RCFG_MASK 0x00001000L |
|---|
| 102330 | #define BIFP0_1_PCIE_LC_CNTL4__LC_SET_QUIESCE_MASK 0x00002000L |
|---|
| 102331 | #define BIFP0_1_PCIE_LC_CNTL4__LC_QUIESCE_RCVD_MASK 0x00004000L |
|---|
| 102332 | #define BIFP0_1_PCIE_LC_CNTL4__LC_WAIT_FOR_TWO_EIEOS_SEQUENCE_MASK 0x00008000L |
|---|
| 102333 | #define BIFP0_1_PCIE_LC_CNTL4__LC_DELAY_DETECTED_TSX_RCV_EN_MASK 0x00010000L |
|---|
| 102334 | #define BIFP0_1_PCIE_LC_CNTL4__LC_DONT_CHECK_EQTS_IN_RCFG_MASK 0x00020000L |
|---|
| 102335 | #define BIFP0_1_PCIE_LC_CNTL4__LC_DELAY_COEFF_UPDATE_DIS_MASK 0x00040000L |
|---|
| 102336 | #define BIFP0_1_PCIE_LC_CNTL4__LC_DYNAMIC_INACTIVE_TS_SELECT_MASK 0x00180000L |
|---|
| 102337 | #define BIFP0_1_PCIE_LC_CNTL4__LC_WAIT_FOR_EIEOS_IN_RLOCK_MASK 0x00200000L |
|---|
| 102338 | #define BIFP0_1_PCIE_LC_CNTL4__LC_USC_DELAY_DLLPS_MASK 0x00400000L |
|---|
| 102339 | #define BIFP0_1_PCIE_LC_CNTL4__LC_TX_SWING_MASK 0x00800000L |
|---|
| 102340 | #define BIFP0_1_PCIE_LC_CNTL4__LC_EQ_WAIT_FOR_EVAL_DONE_MASK 0x01000000L |
|---|
| 102341 | #define BIFP0_1_PCIE_LC_CNTL4__LC_8GT_SKIP_ORDER_EN_MASK 0x02000000L |
|---|
| 102342 | #define BIFP0_1_PCIE_LC_CNTL4__LC_WAIT_FOR_MORE_TS_IN_RLOCK_MASK 0xFC000000L |
|---|
| 102343 | //BIFP0_1_PCIE_LC_CNTL5 |
|---|
| 102344 | #define BIFP0_1_PCIE_LC_CNTL5__LC_LOCAL_EQ_SETTINGS_RATE__SHIFT 0x0 |
|---|
| 102345 | #define BIFP0_1_PCIE_LC_CNTL5__LC_LOCAL_PRESET__SHIFT 0x2 |
|---|
| 102346 | #define BIFP0_1_PCIE_LC_CNTL5__LC_LOCAL_PRE_CURSOR__SHIFT 0x6 |
|---|
| 102347 | #define BIFP0_1_PCIE_LC_CNTL5__LC_LOCAL_CURSOR__SHIFT 0xa |
|---|
| 102348 | #define BIFP0_1_PCIE_LC_CNTL5__LC_LOCAL_POST_CURSOR__SHIFT 0x10 |
|---|
| 102349 | #define BIFP0_1_PCIE_LC_CNTL5__LC_LOCAL_USE_PRESET__SHIFT 0x15 |
|---|
| 102350 | #define BIFP0_1_PCIE_LC_CNTL5__LC_SAFE_RECOVER_CNTL__SHIFT 0x16 |
|---|
| 102351 | #define BIFP0_1_PCIE_LC_CNTL5__LC_DSC_EQ_FS_LF_INVALID_TO_PRESETS__SHIFT 0x18 |
|---|
| 102352 | #define BIFP0_1_PCIE_LC_CNTL5__LC_TX_SWING_OVERRIDE__SHIFT 0x19 |
|---|
| 102353 | #define BIFP0_1_PCIE_LC_CNTL5__LC_ACCEPT_ALL_PRESETS__SHIFT 0x1a |
|---|
| 102354 | #define BIFP0_1_PCIE_LC_CNTL5__LC_ACCEPT_ALL_PRESETS_TEST__SHIFT 0x1b |
|---|
| 102355 | #define BIFP0_1_PCIE_LC_CNTL5__LC_WAIT_IN_DETECT__SHIFT 0x1c |
|---|
| 102356 | #define BIFP0_1_PCIE_LC_CNTL5__LC_HOLD_TRAINING_MODE__SHIFT 0x1d |
|---|
| 102357 | #define BIFP0_1_PCIE_LC_CNTL5__LC_LOCAL_EQ_SETTINGS_RATE_MASK 0x00000003L |
|---|
| 102358 | #define BIFP0_1_PCIE_LC_CNTL5__LC_LOCAL_PRESET_MASK 0x0000003CL |
|---|
| 102359 | #define BIFP0_1_PCIE_LC_CNTL5__LC_LOCAL_PRE_CURSOR_MASK 0x000003C0L |
|---|
| 102360 | #define BIFP0_1_PCIE_LC_CNTL5__LC_LOCAL_CURSOR_MASK 0x0000FC00L |
|---|
| 102361 | #define BIFP0_1_PCIE_LC_CNTL5__LC_LOCAL_POST_CURSOR_MASK 0x001F0000L |
|---|
| 102362 | #define BIFP0_1_PCIE_LC_CNTL5__LC_LOCAL_USE_PRESET_MASK 0x00200000L |
|---|
| 102363 | #define BIFP0_1_PCIE_LC_CNTL5__LC_SAFE_RECOVER_CNTL_MASK 0x00C00000L |
|---|
| 102364 | #define BIFP0_1_PCIE_LC_CNTL5__LC_DSC_EQ_FS_LF_INVALID_TO_PRESETS_MASK 0x01000000L |
|---|
| 102365 | #define BIFP0_1_PCIE_LC_CNTL5__LC_TX_SWING_OVERRIDE_MASK 0x02000000L |
|---|
| 102366 | #define BIFP0_1_PCIE_LC_CNTL5__LC_ACCEPT_ALL_PRESETS_MASK 0x04000000L |
|---|
| 102367 | #define BIFP0_1_PCIE_LC_CNTL5__LC_ACCEPT_ALL_PRESETS_TEST_MASK 0x08000000L |
|---|
| 102368 | #define BIFP0_1_PCIE_LC_CNTL5__LC_WAIT_IN_DETECT_MASK 0x10000000L |
|---|
| 102369 | #define BIFP0_1_PCIE_LC_CNTL5__LC_HOLD_TRAINING_MODE_MASK 0xE0000000L |
|---|
| 102370 | //BIFP0_1_PCIE_LC_FORCE_COEFF |
|---|
| 102371 | #define BIFP0_1_PCIE_LC_FORCE_COEFF__LC_FORCE_COEFF_8GT__SHIFT 0x0 |
|---|
| 102372 | #define BIFP0_1_PCIE_LC_FORCE_COEFF__LC_FORCE_PRE_CURSOR_8GT__SHIFT 0x1 |
|---|
| 102373 | #define BIFP0_1_PCIE_LC_FORCE_COEFF__LC_FORCE_CURSOR_8GT__SHIFT 0x7 |
|---|
| 102374 | #define BIFP0_1_PCIE_LC_FORCE_COEFF__LC_FORCE_POST_CURSOR_8GT__SHIFT 0xd |
|---|
| 102375 | #define BIFP0_1_PCIE_LC_FORCE_COEFF__LC_3X3_COEFF_SEARCH_EN_8GT__SHIFT 0x13 |
|---|
| 102376 | #define BIFP0_1_PCIE_LC_FORCE_COEFF__LC_PRESET_10_EN__SHIFT 0x14 |
|---|
| 102377 | #define BIFP0_1_PCIE_LC_FORCE_COEFF__LC_FORCE_COEFF_8GT_MASK 0x00000001L |
|---|
| 102378 | #define BIFP0_1_PCIE_LC_FORCE_COEFF__LC_FORCE_PRE_CURSOR_8GT_MASK 0x0000007EL |
|---|
| 102379 | #define BIFP0_1_PCIE_LC_FORCE_COEFF__LC_FORCE_CURSOR_8GT_MASK 0x00001F80L |
|---|
| 102380 | #define BIFP0_1_PCIE_LC_FORCE_COEFF__LC_FORCE_POST_CURSOR_8GT_MASK 0x0007E000L |
|---|
| 102381 | #define BIFP0_1_PCIE_LC_FORCE_COEFF__LC_3X3_COEFF_SEARCH_EN_8GT_MASK 0x00080000L |
|---|
| 102382 | #define BIFP0_1_PCIE_LC_FORCE_COEFF__LC_PRESET_10_EN_MASK 0x00100000L |
|---|
| 102383 | //BIFP0_1_PCIE_LC_BEST_EQ_SETTINGS |
|---|
| 102384 | #define BIFP0_1_PCIE_LC_BEST_EQ_SETTINGS__LC_BEST_PRESET__SHIFT 0x0 |
|---|
| 102385 | #define BIFP0_1_PCIE_LC_BEST_EQ_SETTINGS__LC_BEST_PRECURSOR__SHIFT 0x4 |
|---|
| 102386 | #define BIFP0_1_PCIE_LC_BEST_EQ_SETTINGS__LC_BEST_CURSOR__SHIFT 0xa |
|---|
| 102387 | #define BIFP0_1_PCIE_LC_BEST_EQ_SETTINGS__LC_BEST_POSTCURSOR__SHIFT 0x10 |
|---|
| 102388 | #define BIFP0_1_PCIE_LC_BEST_EQ_SETTINGS__LC_BEST_FOM__SHIFT 0x16 |
|---|
| 102389 | #define BIFP0_1_PCIE_LC_BEST_EQ_SETTINGS__LC_BEST_SETTINGS_RATE__SHIFT 0x1e |
|---|
| 102390 | #define BIFP0_1_PCIE_LC_BEST_EQ_SETTINGS__LC_BEST_PRESET_MASK 0x0000000FL |
|---|
| 102391 | #define BIFP0_1_PCIE_LC_BEST_EQ_SETTINGS__LC_BEST_PRECURSOR_MASK 0x000003F0L |
|---|
| 102392 | #define BIFP0_1_PCIE_LC_BEST_EQ_SETTINGS__LC_BEST_CURSOR_MASK 0x0000FC00L |
|---|
| 102393 | #define BIFP0_1_PCIE_LC_BEST_EQ_SETTINGS__LC_BEST_POSTCURSOR_MASK 0x003F0000L |
|---|
| 102394 | #define BIFP0_1_PCIE_LC_BEST_EQ_SETTINGS__LC_BEST_FOM_MASK 0x3FC00000L |
|---|
| 102395 | #define BIFP0_1_PCIE_LC_BEST_EQ_SETTINGS__LC_BEST_SETTINGS_RATE_MASK 0xC0000000L |
|---|
| 102396 | //BIFP0_1_PCIE_LC_FORCE_EQ_REQ_COEFF |
|---|
| 102397 | #define BIFP0_1_PCIE_LC_FORCE_EQ_REQ_COEFF__LC_FORCE_COEFF_IN_EQ_REQ_PHASE_8GT__SHIFT 0x0 |
|---|
| 102398 | #define BIFP0_1_PCIE_LC_FORCE_EQ_REQ_COEFF__LC_FORCE_PRE_CURSOR_REQ_8GT__SHIFT 0x1 |
|---|
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|---|
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|---|
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| 102440 | //BIFP0_1_PCIE_LC_CNTL7 |
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|---|
| 102458 | #define BIFP0_1_PCIE_LC_CNTL7__LC_AUTO_REJECT_AFTER_TIMEOUT__SHIFT 0x18 |
|---|
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|---|
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|---|
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|---|
| 102463 | #define BIFP0_1_PCIE_LC_CNTL7__LC_MULTIPORT_ESM__SHIFT 0x1e |
|---|
| 102464 | #define BIFP0_1_PCIE_LC_CNTL7__LC_ESM_ENTRY_MODE__SHIFT 0x1f |
|---|
| 102465 | #define BIFP0_1_PCIE_LC_CNTL7__LC_EXPECTED_TS2_CFG_COMPLETE_MASK 0x00000001L |
|---|
| 102466 | #define BIFP0_1_PCIE_LC_CNTL7__LC_IGNORE_NON_CONTIG_SETS_IN_RCFG_MASK 0x00000002L |
|---|
| 102467 | #define BIFP0_1_PCIE_LC_CNTL7__LC_ROBUST_TRAINING_BIT_CHK_EN_MASK 0x00000004L |
|---|
| 102468 | #define BIFP0_1_PCIE_LC_CNTL7__LC_RESET_TS_COUNT_ON_EI_MASK 0x00000008L |
|---|
| 102469 | #define BIFP0_1_PCIE_LC_CNTL7__LC_NBIF_ASPM_INPUT_EN_MASK 0x00000010L |
|---|
| 102470 | #define BIFP0_1_PCIE_LC_CNTL7__LC_CLEAR_REVERSE_ATTEMPT_IN_L0_MASK 0x00000020L |
|---|
| 102471 | #define BIFP0_1_PCIE_LC_CNTL7__LC_LOCK_REVERSAL_MASK 0x00000040L |
|---|
| 102472 | #define BIFP0_1_PCIE_LC_CNTL7__LC_FORCE_RX_EQ_IN_PROGRESS_MASK 0x00000080L |
|---|
| 102473 | #define BIFP0_1_PCIE_LC_CNTL7__LC_EVER_IDLE_TO_RLOCK_MASK 0x00000100L |
|---|
| 102474 | #define BIFP0_1_PCIE_LC_CNTL7__LC_RXEQEVAL_AFTER_TIMEOUT_EN_MASK 0x00000200L |
|---|
| 102475 | #define BIFP0_1_PCIE_LC_CNTL7__LC_WAIT_FOR_LANES_IN_CONFIG_MASK 0x00000400L |
|---|
| 102476 | #define BIFP0_1_PCIE_LC_CNTL7__LC_REQ_COEFFS_FOR_TXMARGIN_EN_MASK 0x00000800L |
|---|
| 102477 | #define BIFP0_1_PCIE_LC_CNTL7__LC_ESM_WAIT_FOR_PLL_INIT_DONE_L1_MASK 0x00001000L |
|---|
| 102478 | #define BIFP0_1_PCIE_LC_CNTL7__LC_SCHEDULED_RXEQEVAL_INTERVAL_MASK 0x001FE000L |
|---|
| 102479 | #define BIFP0_1_PCIE_LC_CNTL7__LC_SCHEDULED_RXEQEVAL_MODE_MASK 0x00200000L |
|---|
| 102480 | #define BIFP0_1_PCIE_LC_CNTL7__LC_SCHEDULED_RXEQEVAL_UPCONFIG_EN_MASK 0x00400000L |
|---|
| 102481 | #define BIFP0_1_PCIE_LC_CNTL7__LC_LINK_MANAGEMENT_EN_MASK 0x00800000L |
|---|
| 102482 | #define BIFP0_1_PCIE_LC_CNTL7__LC_AUTO_REJECT_AFTER_TIMEOUT_MASK 0x01000000L |
|---|
| 102483 | #define BIFP0_1_PCIE_LC_CNTL7__LC_ESM_RATES_MASK 0x06000000L |
|---|
| 102484 | #define BIFP0_1_PCIE_LC_CNTL7__LC_ESM_PLL_INIT_STATE_MASK 0x08000000L |
|---|
| 102485 | #define BIFP0_1_PCIE_LC_CNTL7__LC_ESM_PLL_INIT_DONE_MASK 0x10000000L |
|---|
| 102486 | #define BIFP0_1_PCIE_LC_CNTL7__LC_ESM_REDO_INIT_MASK 0x20000000L |
|---|
| 102487 | #define BIFP0_1_PCIE_LC_CNTL7__LC_MULTIPORT_ESM_MASK 0x40000000L |
|---|
| 102488 | #define BIFP0_1_PCIE_LC_CNTL7__LC_ESM_ENTRY_MODE_MASK 0x80000000L |
|---|
| 102489 | //BIFP0_1_PCIE_LC_LINK_MANAGEMENT_MASK |
|---|
| 102490 | #define BIFP0_1_PCIE_LC_LINK_MANAGEMENT_MASK__LINK_SPEED_UPDATE_MASK__SHIFT 0x0 |
|---|
| 102491 | #define BIFP0_1_PCIE_LC_LINK_MANAGEMENT_MASK__LINK_SPEED_CHANGE_ATTEMPT_FAILED_MASK__SHIFT 0x1 |
|---|
| 102492 | #define BIFP0_1_PCIE_LC_LINK_MANAGEMENT_MASK__LINK_PARTNER_SPEED_SUPPORT_UPDATE_MASK__SHIFT 0x2 |
|---|
| 102493 | #define BIFP0_1_PCIE_LC_LINK_MANAGEMENT_MASK__LINK_WIDTH_UPDATE_MASK__SHIFT 0x3 |
|---|
| 102494 | #define BIFP0_1_PCIE_LC_LINK_MANAGEMENT_MASK__LINK_WIDTH_CHANGE_ATTEMPT_FAILED_MASK__SHIFT 0x4 |
|---|
| 102495 | #define BIFP0_1_PCIE_LC_LINK_MANAGEMENT_MASK__LINK_PARTNER_WIDTH_SUPPORT_UPDATE_MASK__SHIFT 0x5 |
|---|
| 102496 | #define BIFP0_1_PCIE_LC_LINK_MANAGEMENT_MASK__POWER_DOWN_COMMAND_COMPLETE_MASK__SHIFT 0x6 |
|---|
| 102497 | #define BIFP0_1_PCIE_LC_LINK_MANAGEMENT_MASK__BANDWIDTH_UPDATE_MASK__SHIFT 0x7 |
|---|
| 102498 | #define BIFP0_1_PCIE_LC_LINK_MANAGEMENT_MASK__LINK_POWER_STATE_CHANGE_MASK__SHIFT 0x8 |
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| 102499 | #define BIFP0_1_PCIE_LC_LINK_MANAGEMENT_MASK__BW_REQUIREMENT_HINT_MASK__SHIFT 0x9 |
|---|
| 102500 | #define BIFP0_1_PCIE_LC_LINK_MANAGEMENT_MASK__EQUALIZATION_REQUEST_MASK__SHIFT 0xa |
|---|
| 102501 | #define BIFP0_1_PCIE_LC_LINK_MANAGEMENT_MASK__LINK_PARTNER_ESM_REQUEST_MASK__SHIFT 0xb |
|---|
| 102502 | #define BIFP0_1_PCIE_LC_LINK_MANAGEMENT_MASK__LOW_SPEED_REQD_IMMEDIATE_MASK__SHIFT 0xc |
|---|
| 102503 | #define BIFP0_1_PCIE_LC_LINK_MANAGEMENT_MASK__ESTABLISH_ESM_PLL_SETTINGS_MASK__SHIFT 0xd |
|---|
| 102504 | #define BIFP0_1_PCIE_LC_LINK_MANAGEMENT_MASK__ALTERNATE_PROTOCOL_NEGOTIATION_DONE_MASK__SHIFT 0xe |
|---|
| 102505 | #define BIFP0_1_PCIE_LC_LINK_MANAGEMENT_MASK__TRAINING_SET_MESSAGE_RCVD_MASK__SHIFT 0xf |
|---|
| 102506 | #define BIFP0_1_PCIE_LC_LINK_MANAGEMENT_MASK__SAVE_RESTORE_EQ_SETTINGS_CHANGED_MASK__SHIFT 0x10 |
|---|
| 102507 | #define BIFP0_1_PCIE_LC_LINK_MANAGEMENT_MASK__SAVE_RESTORE_RE_RESTORE_NEEDED_MASK__SHIFT 0x11 |
|---|
| 102508 | #define BIFP0_1_PCIE_LC_LINK_MANAGEMENT_MASK__LINK_PARTNER_REQUIRES_HIGHER_SPEED_MASK__SHIFT 0x12 |
|---|
| 102509 | #define BIFP0_1_PCIE_LC_LINK_MANAGEMENT_MASK__LINK_PARTNER_REQUIRES_WIDER_LINK_WIDTH_MASK__SHIFT 0x13 |
|---|
| 102510 | #define BIFP0_1_PCIE_LC_LINK_MANAGEMENT_MASK__SAFE_RECOVER_SW_EVENT_MASK__SHIFT 0x14 |
|---|
| 102511 | #define BIFP0_1_PCIE_LC_LINK_MANAGEMENT_MASK__FAAE_EQUALIZATION_ENTERED_MASK__SHIFT 0x15 |
|---|
| 102512 | #define BIFP0_1_PCIE_LC_LINK_MANAGEMENT_MASK__FAAE_EVALUATION_READY_MASK__SHIFT 0x16 |
|---|
| 102513 | #define BIFP0_1_PCIE_LC_LINK_MANAGEMENT_MASK__RETRAIN_TARGET_LINK_SPEED_CHANGE_LIMITED_BY_EQ_MASK__SHIFT 0x17 |
|---|
| 102514 | #define BIFP0_1_PCIE_LC_LINK_MANAGEMENT_MASK__LINK_SPEED_UPDATE_MASK_MASK 0x00000001L |
|---|
| 102515 | #define BIFP0_1_PCIE_LC_LINK_MANAGEMENT_MASK__LINK_SPEED_CHANGE_ATTEMPT_FAILED_MASK_MASK 0x00000002L |
|---|
| 102516 | #define BIFP0_1_PCIE_LC_LINK_MANAGEMENT_MASK__LINK_PARTNER_SPEED_SUPPORT_UPDATE_MASK_MASK 0x00000004L |
|---|
| 102517 | #define BIFP0_1_PCIE_LC_LINK_MANAGEMENT_MASK__LINK_WIDTH_UPDATE_MASK_MASK 0x00000008L |
|---|
| 102518 | #define BIFP0_1_PCIE_LC_LINK_MANAGEMENT_MASK__LINK_WIDTH_CHANGE_ATTEMPT_FAILED_MASK_MASK 0x00000010L |
|---|
| 102519 | #define BIFP0_1_PCIE_LC_LINK_MANAGEMENT_MASK__LINK_PARTNER_WIDTH_SUPPORT_UPDATE_MASK_MASK 0x00000020L |
|---|
| 102520 | #define BIFP0_1_PCIE_LC_LINK_MANAGEMENT_MASK__POWER_DOWN_COMMAND_COMPLETE_MASK_MASK 0x00000040L |
|---|
| 102521 | #define BIFP0_1_PCIE_LC_LINK_MANAGEMENT_MASK__BANDWIDTH_UPDATE_MASK_MASK 0x00000080L |
|---|
| 102522 | #define BIFP0_1_PCIE_LC_LINK_MANAGEMENT_MASK__LINK_POWER_STATE_CHANGE_MASK_MASK 0x00000100L |
|---|
| 102523 | #define BIFP0_1_PCIE_LC_LINK_MANAGEMENT_MASK__BW_REQUIREMENT_HINT_MASK_MASK 0x00000200L |
|---|
| 102524 | #define BIFP0_1_PCIE_LC_LINK_MANAGEMENT_MASK__EQUALIZATION_REQUEST_MASK_MASK 0x00000400L |
|---|
| 102525 | #define BIFP0_1_PCIE_LC_LINK_MANAGEMENT_MASK__LINK_PARTNER_ESM_REQUEST_MASK_MASK 0x00000800L |
|---|
| 102526 | #define BIFP0_1_PCIE_LC_LINK_MANAGEMENT_MASK__LOW_SPEED_REQD_IMMEDIATE_MASK_MASK 0x00001000L |
|---|
| 102527 | #define BIFP0_1_PCIE_LC_LINK_MANAGEMENT_MASK__ESTABLISH_ESM_PLL_SETTINGS_MASK_MASK 0x00002000L |
|---|
| 102528 | #define BIFP0_1_PCIE_LC_LINK_MANAGEMENT_MASK__ALTERNATE_PROTOCOL_NEGOTIATION_DONE_MASK_MASK 0x00004000L |
|---|
| 102529 | #define BIFP0_1_PCIE_LC_LINK_MANAGEMENT_MASK__TRAINING_SET_MESSAGE_RCVD_MASK_MASK 0x00008000L |
|---|
| 102530 | #define BIFP0_1_PCIE_LC_LINK_MANAGEMENT_MASK__SAVE_RESTORE_EQ_SETTINGS_CHANGED_MASK_MASK 0x00010000L |
|---|
| 102531 | #define BIFP0_1_PCIE_LC_LINK_MANAGEMENT_MASK__SAVE_RESTORE_RE_RESTORE_NEEDED_MASK_MASK 0x00020000L |
|---|
| 102532 | #define BIFP0_1_PCIE_LC_LINK_MANAGEMENT_MASK__LINK_PARTNER_REQUIRES_HIGHER_SPEED_MASK_MASK 0x00040000L |
|---|
| 102533 | #define BIFP0_1_PCIE_LC_LINK_MANAGEMENT_MASK__LINK_PARTNER_REQUIRES_WIDER_LINK_WIDTH_MASK_MASK 0x00080000L |
|---|
| 102534 | #define BIFP0_1_PCIE_LC_LINK_MANAGEMENT_MASK__SAFE_RECOVER_SW_EVENT_MASK_MASK 0x00100000L |
|---|
| 102535 | #define BIFP0_1_PCIE_LC_LINK_MANAGEMENT_MASK__FAAE_EQUALIZATION_ENTERED_MASK_MASK 0x00200000L |
|---|
| 102536 | #define BIFP0_1_PCIE_LC_LINK_MANAGEMENT_MASK__FAAE_EVALUATION_READY_MASK_MASK 0x00400000L |
|---|
| 102537 | #define BIFP0_1_PCIE_LC_LINK_MANAGEMENT_MASK__RETRAIN_TARGET_LINK_SPEED_CHANGE_LIMITED_BY_EQ_MASK_MASK 0x00800000L |
|---|
| 102538 | //BIFP0_1_PCIEP_STRAP_LC |
|---|
| 102539 | #define BIFP0_1_PCIEP_STRAP_LC__STRAP_FTS_yTSx_COUNT__SHIFT 0x0 |
|---|
| 102540 | #define BIFP0_1_PCIEP_STRAP_LC__STRAP_LONG_yTSx_COUNT__SHIFT 0x2 |
|---|
| 102541 | #define BIFP0_1_PCIEP_STRAP_LC__STRAP_MED_yTSx_COUNT__SHIFT 0x4 |
|---|
| 102542 | #define BIFP0_1_PCIEP_STRAP_LC__STRAP_SHORT_yTSx_COUNT__SHIFT 0x6 |
|---|
| 102543 | #define BIFP0_1_PCIEP_STRAP_LC__STRAP_SKIP_INTERVAL__SHIFT 0x8 |
|---|
| 102544 | #define BIFP0_1_PCIEP_STRAP_LC__STRAP_BYPASS_RCVR_DET__SHIFT 0xb |
|---|
| 102545 | #define BIFP0_1_PCIEP_STRAP_LC__STRAP_COMPLIANCE_DIS__SHIFT 0xc |
|---|
| 102546 | #define BIFP0_1_PCIEP_STRAP_LC__STRAP_FORCE_COMPLIANCE__SHIFT 0xd |
|---|
| 102547 | #define BIFP0_1_PCIEP_STRAP_LC__STRAP_REVERSE_LC_LANES__SHIFT 0xe |
|---|
| 102548 | #define BIFP0_1_PCIEP_STRAP_LC__STRAP_AUTO_RC_SPEED_NEGOTIATION_DIS__SHIFT 0xf |
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| 102549 | #define BIFP0_1_PCIEP_STRAP_LC__STRAP_LANE_NEGOTIATION__SHIFT 0x10 |
|---|
| 102550 | #define BIFP0_1_PCIEP_STRAP_LC__STRAP_MARGINING_USES_SOFTWARE__SHIFT 0x13 |
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| 102551 | #define BIFP0_1_PCIEP_STRAP_LC__STRAP_RTM1_PRESENCE_DET_SUPP__SHIFT 0x14 |
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| 102552 | #define BIFP0_1_PCIEP_STRAP_LC__STRAP_RTM2_PRESENCE_DET_SUPP__SHIFT 0x15 |
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| 102566 | #define BIFP0_1_PCIEP_STRAP_LC__STRAP_MARGINING_USES_SOFTWARE_MASK 0x00080000L |
|---|
| 102567 | #define BIFP0_1_PCIEP_STRAP_LC__STRAP_RTM1_PRESENCE_DET_SUPP_MASK 0x00100000L |
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| 102569 | #define BIFP0_1_PCIEP_STRAP_LC__STRAP_AUTO_RC_SPEED_NEGOTIATION_16GT_DIS_MASK 0x00400000L |
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| 102570 | #define BIFP0_1_PCIEP_STRAP_LC__STRAP_AUTO_RC_SPEED_NEGOTIATION_32GT_DIS_MASK 0x00800000L |
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| 102583 | #define BIFP0_1_PCIEP_STRAP_MISC__STRAP_LTR_SUPPORTED_MASK 0x00000020L |
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| 102584 | #define BIFP0_1_PCIEP_STRAP_MISC__STRAP_CCIX_EN_MASK 0x00000040L |
|---|
| 102585 | #define BIFP0_1_PCIEP_STRAP_MISC__STRAP_CCIX_OPT_TLP_FMT_SUPPORT_MASK 0x00000080L |
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| 102586 | //BIFP0_1_PCIEP_STRAP_LC2 |
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| 102587 | #define BIFP0_1_PCIEP_STRAP_LC2__STRAP_ESM_MODE_SUPPORTED__SHIFT 0x0 |
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| 102592 | #define BIFP0_1_PCIEP_STRAP_LC2__STRAP_ESM_MODE_SUPPORTED_MASK 0x00000001L |
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| 102593 | #define BIFP0_1_PCIEP_STRAP_LC2__STRAP_ESM_PHY_REACH_LEN_CAP_MASK 0x00000006L |
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|---|
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| 102596 | #define BIFP0_1_PCIEP_STRAP_LC2__STRAP_ESM_QUICK_EQ_TIMEOUT_MASK 0x00000380L |
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| 102597 | //BIFP0_1_PCIE_LC_L1_PM_SUBSTATE |
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| 102598 | #define BIFP0_1_PCIE_LC_L1_PM_SUBSTATE__LC_L1_SUBSTATES_OVERRIDE_EN__SHIFT 0x0 |
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| 102599 | #define BIFP0_1_PCIE_LC_L1_PM_SUBSTATE__LC_PCI_PM_L1_2_OVERRIDE__SHIFT 0x1 |
|---|
| 102600 | #define BIFP0_1_PCIE_LC_L1_PM_SUBSTATE__LC_PCI_PM_L1_1_OVERRIDE__SHIFT 0x2 |
|---|
| 102601 | #define BIFP0_1_PCIE_LC_L1_PM_SUBSTATE__LC_ASPM_L1_2_OVERRIDE__SHIFT 0x3 |
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| 102602 | #define BIFP0_1_PCIE_LC_L1_PM_SUBSTATE__LC_ASPM_L1_1_OVERRIDE__SHIFT 0x4 |
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| 102603 | #define BIFP0_1_PCIE_LC_L1_PM_SUBSTATE__LC_CLKREQ_FILTER_EN__SHIFT 0x5 |
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| 102604 | #define BIFP0_1_PCIE_LC_L1_PM_SUBSTATE__LC_T_POWER_ON_SCALE__SHIFT 0x6 |
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| 102605 | #define BIFP0_1_PCIE_LC_L1_PM_SUBSTATE__LC_T_POWER_ON_VALUE__SHIFT 0x8 |
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| 102606 | #define BIFP0_1_PCIE_LC_L1_PM_SUBSTATE__T_POWER_ON_FCH_COPY_EN__SHIFT 0xd |
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| 102607 | #define BIFP0_1_PCIE_LC_L1_PM_SUBSTATE__T_POWER_ON_FCH_COPY_TRIGGER__SHIFT 0xe |
|---|
| 102608 | #define BIFP0_1_PCIE_LC_L1_PM_SUBSTATE__LC_L1_2_BLOCK_EXIT_PG_COMMIT__SHIFT 0xf |
|---|
| 102609 | #define BIFP0_1_PCIE_LC_L1_PM_SUBSTATE__LC_L1_1_POWERDOWN__SHIFT 0x10 |
|---|
| 102610 | #define BIFP0_1_PCIE_LC_L1_PM_SUBSTATE__LC_L1_2_POWERDOWN__SHIFT 0x14 |
|---|
| 102611 | #define BIFP0_1_PCIE_LC_L1_PM_SUBSTATE__LC_DEFER_L1_2_EXIT__SHIFT 0x17 |
|---|
| 102612 | #define BIFP0_1_PCIE_LC_L1_PM_SUBSTATE__LC_WAKE_FROM_ASPM_L1_ON_PM_CONTROL_CLEAR__SHIFT 0x1a |
|---|
| 102613 | #define BIFP0_1_PCIE_LC_L1_PM_SUBSTATE__LC_FORCE_L1_PG_EXIT_ON_REG_WRITE__SHIFT 0x1b |
|---|
| 102614 | #define BIFP0_1_PCIE_LC_L1_PM_SUBSTATE__LC_QUICK_L1_1_ABORT_IN_L1__SHIFT 0x1c |
|---|
| 102615 | #define BIFP0_1_PCIE_LC_L1_PM_SUBSTATE__LC_QUICK_L1_2_ABORT_IN_L1__SHIFT 0x1d |
|---|
| 102616 | #define BIFP0_1_PCIE_LC_L1_PM_SUBSTATE__LC_AUX_COUNT_REFCLK_INCREMENT_EN__SHIFT 0x1e |
|---|
| 102617 | #define BIFP0_1_PCIE_LC_L1_PM_SUBSTATE__LC_AUX_COUNT_REFCLK_INCREMENT_USE_PCS_SIDEBAND__SHIFT 0x1f |
|---|
| 102618 | #define BIFP0_1_PCIE_LC_L1_PM_SUBSTATE__LC_L1_SUBSTATES_OVERRIDE_EN_MASK 0x00000001L |
|---|
| 102619 | #define BIFP0_1_PCIE_LC_L1_PM_SUBSTATE__LC_PCI_PM_L1_2_OVERRIDE_MASK 0x00000002L |
|---|
| 102620 | #define BIFP0_1_PCIE_LC_L1_PM_SUBSTATE__LC_PCI_PM_L1_1_OVERRIDE_MASK 0x00000004L |
|---|
| 102621 | #define BIFP0_1_PCIE_LC_L1_PM_SUBSTATE__LC_ASPM_L1_2_OVERRIDE_MASK 0x00000008L |
|---|
| 102622 | #define BIFP0_1_PCIE_LC_L1_PM_SUBSTATE__LC_ASPM_L1_1_OVERRIDE_MASK 0x00000010L |
|---|
| 102623 | #define BIFP0_1_PCIE_LC_L1_PM_SUBSTATE__LC_CLKREQ_FILTER_EN_MASK 0x00000020L |
|---|
| 102624 | #define BIFP0_1_PCIE_LC_L1_PM_SUBSTATE__LC_T_POWER_ON_SCALE_MASK 0x000000C0L |
|---|
| 102625 | #define BIFP0_1_PCIE_LC_L1_PM_SUBSTATE__LC_T_POWER_ON_VALUE_MASK 0x00001F00L |
|---|
| 102626 | #define BIFP0_1_PCIE_LC_L1_PM_SUBSTATE__T_POWER_ON_FCH_COPY_EN_MASK 0x00002000L |
|---|
| 102627 | #define BIFP0_1_PCIE_LC_L1_PM_SUBSTATE__T_POWER_ON_FCH_COPY_TRIGGER_MASK 0x00004000L |
|---|
| 102628 | #define BIFP0_1_PCIE_LC_L1_PM_SUBSTATE__LC_L1_2_BLOCK_EXIT_PG_COMMIT_MASK 0x00008000L |
|---|
| 102629 | #define BIFP0_1_PCIE_LC_L1_PM_SUBSTATE__LC_L1_1_POWERDOWN_MASK 0x00070000L |
|---|
| 102630 | #define BIFP0_1_PCIE_LC_L1_PM_SUBSTATE__LC_L1_2_POWERDOWN_MASK 0x00700000L |
|---|
| 102631 | #define BIFP0_1_PCIE_LC_L1_PM_SUBSTATE__LC_DEFER_L1_2_EXIT_MASK 0x03800000L |
|---|
| 102632 | #define BIFP0_1_PCIE_LC_L1_PM_SUBSTATE__LC_WAKE_FROM_ASPM_L1_ON_PM_CONTROL_CLEAR_MASK 0x04000000L |
|---|
| 102633 | #define BIFP0_1_PCIE_LC_L1_PM_SUBSTATE__LC_FORCE_L1_PG_EXIT_ON_REG_WRITE_MASK 0x08000000L |
|---|
| 102634 | #define BIFP0_1_PCIE_LC_L1_PM_SUBSTATE__LC_QUICK_L1_1_ABORT_IN_L1_MASK 0x10000000L |
|---|
| 102635 | #define BIFP0_1_PCIE_LC_L1_PM_SUBSTATE__LC_QUICK_L1_2_ABORT_IN_L1_MASK 0x20000000L |
|---|
| 102636 | #define BIFP0_1_PCIE_LC_L1_PM_SUBSTATE__LC_AUX_COUNT_REFCLK_INCREMENT_EN_MASK 0x40000000L |
|---|
| 102637 | #define BIFP0_1_PCIE_LC_L1_PM_SUBSTATE__LC_AUX_COUNT_REFCLK_INCREMENT_USE_PCS_SIDEBAND_MASK 0x80000000L |
|---|
| 102638 | //BIFP0_1_PCIE_LC_L1_PM_SUBSTATE2 |
|---|
| 102639 | #define BIFP0_1_PCIE_LC_L1_PM_SUBSTATE2__LC_CM_RESTORE_TIME__SHIFT 0x0 |
|---|
| 102640 | #define BIFP0_1_PCIE_LC_L1_PM_SUBSTATE2__LC_LTR_THRESHOLD_SCALE__SHIFT 0x8 |
|---|
| 102641 | #define BIFP0_1_PCIE_LC_L1_PM_SUBSTATE2__LC_AUX_COUNT_REFCLK_INCREMENT_INTERNAL_POWERDOWN__SHIFT 0xe |
|---|
| 102642 | #define BIFP0_1_PCIE_LC_L1_PM_SUBSTATE2__LC_AUX_COUNT_REFCLK_INCREMENT_INTERNAL_P2_EDGE__SHIFT 0xf |
|---|
| 102643 | #define BIFP0_1_PCIE_LC_L1_PM_SUBSTATE2__LC_LTR_THRESHOLD_VALUE__SHIFT 0x10 |
|---|
| 102644 | #define BIFP0_1_PCIE_LC_L1_PM_SUBSTATE2__LC_DELAY_POWERDOWN_P2_L1_2_EXIT__SHIFT 0x1b |
|---|
| 102645 | #define BIFP0_1_PCIE_LC_L1_PM_SUBSTATE2__LC_DELAY_REFCLK_L1_2_T_POWERON__SHIFT 0x1c |
|---|
| 102646 | #define BIFP0_1_PCIE_LC_L1_PM_SUBSTATE2__LC_IGNORE_RX_ELEC_IDLE_IN_L1_2__SHIFT 0x1d |
|---|
| 102647 | #define BIFP0_1_PCIE_LC_L1_PM_SUBSTATE2__LC_SKIP_L1_2_POWERDOWN_IN_ABORTED_ENTRY__SHIFT 0x1e |
|---|
| 102648 | #define BIFP0_1_PCIE_LC_L1_PM_SUBSTATE2__LC_BLOCK_NEAREND_L1_2_WAKEUP__SHIFT 0x1f |
|---|
| 102649 | #define BIFP0_1_PCIE_LC_L1_PM_SUBSTATE2__LC_CM_RESTORE_TIME_MASK 0x000000FFL |
|---|
| 102650 | #define BIFP0_1_PCIE_LC_L1_PM_SUBSTATE2__LC_LTR_THRESHOLD_SCALE_MASK 0x00000700L |
|---|
| 102651 | #define BIFP0_1_PCIE_LC_L1_PM_SUBSTATE2__LC_AUX_COUNT_REFCLK_INCREMENT_INTERNAL_POWERDOWN_MASK 0x00004000L |
|---|
| 102652 | #define BIFP0_1_PCIE_LC_L1_PM_SUBSTATE2__LC_AUX_COUNT_REFCLK_INCREMENT_INTERNAL_P2_EDGE_MASK 0x00008000L |
|---|
| 102653 | #define BIFP0_1_PCIE_LC_L1_PM_SUBSTATE2__LC_LTR_THRESHOLD_VALUE_MASK 0x03FF0000L |
|---|
| 102654 | #define BIFP0_1_PCIE_LC_L1_PM_SUBSTATE2__LC_DELAY_POWERDOWN_P2_L1_2_EXIT_MASK 0x08000000L |
|---|
| 102655 | #define BIFP0_1_PCIE_LC_L1_PM_SUBSTATE2__LC_DELAY_REFCLK_L1_2_T_POWERON_MASK 0x10000000L |
|---|
| 102656 | #define BIFP0_1_PCIE_LC_L1_PM_SUBSTATE2__LC_IGNORE_RX_ELEC_IDLE_IN_L1_2_MASK 0x20000000L |
|---|
| 102657 | #define BIFP0_1_PCIE_LC_L1_PM_SUBSTATE2__LC_SKIP_L1_2_POWERDOWN_IN_ABORTED_ENTRY_MASK 0x40000000L |
|---|
| 102658 | #define BIFP0_1_PCIE_LC_L1_PM_SUBSTATE2__LC_BLOCK_NEAREND_L1_2_WAKEUP_MASK 0x80000000L |
|---|
| 102659 | //BIFP0_1_PCIE_LC_L1_PM_SUBSTATE3 |
|---|
| 102660 | #define BIFP0_1_PCIE_LC_L1_PM_SUBSTATE3__T_POWER_ON_FCH_TARGET_ADDRESS_LO__SHIFT 0x0 |
|---|
| 102661 | #define BIFP0_1_PCIE_LC_L1_PM_SUBSTATE3__T_POWER_ON_FCH_TARGET_ADDRESS_LO_MASK 0xFFFFFFFFL |
|---|
| 102662 | //BIFP0_1_PCIE_LC_L1_PM_SUBSTATE4 |
|---|
| 102663 | #define BIFP0_1_PCIE_LC_L1_PM_SUBSTATE4__T_POWER_ON_FCH_TARGET_ADDRESS_HI__SHIFT 0x0 |
|---|
| 102664 | #define BIFP0_1_PCIE_LC_L1_PM_SUBSTATE4__T_POWER_ON_FCH_TARGET_ADDRESS_HI_MASK 0xFFFFFFFFL |
|---|
| 102665 | //BIFP0_1_PCIE_LC_L1_PM_SUBSTATE5 |
|---|
| 102666 | #define BIFP0_1_PCIE_LC_L1_PM_SUBSTATE5__T_POWER_ON_FCH_L12_CLKREQ_DELAY__SHIFT 0x0 |
|---|
| 102667 | #define BIFP0_1_PCIE_LC_L1_PM_SUBSTATE5__LC_RECOVERY_WAIT_FOR_ASPM_NAK_ABORT_TIMER__SHIFT 0x8 |
|---|
| 102668 | #define BIFP0_1_PCIE_LC_L1_PM_SUBSTATE5__LC_BLOCK_EI_L1_REFCLK_OFF__SHIFT 0x1e |
|---|
| 102669 | #define BIFP0_1_PCIE_LC_L1_PM_SUBSTATE5__LC_IGNORE_ALL_RX_ELEC_IDLE_IN_L1SS__SHIFT 0x1f |
|---|
| 102670 | #define BIFP0_1_PCIE_LC_L1_PM_SUBSTATE5__T_POWER_ON_FCH_L12_CLKREQ_DELAY_MASK 0x000000FFL |
|---|
| 102671 | #define BIFP0_1_PCIE_LC_L1_PM_SUBSTATE5__LC_RECOVERY_WAIT_FOR_ASPM_NAK_ABORT_TIMER_MASK 0x00000300L |
|---|
| 102672 | #define BIFP0_1_PCIE_LC_L1_PM_SUBSTATE5__LC_BLOCK_EI_L1_REFCLK_OFF_MASK 0x40000000L |
|---|
| 102673 | #define BIFP0_1_PCIE_LC_L1_PM_SUBSTATE5__LC_IGNORE_ALL_RX_ELEC_IDLE_IN_L1SS_MASK 0x80000000L |
|---|
| 102674 | //BIFP0_1_PCIEP_BCH_ECC_CNTL |
|---|
| 102675 | #define BIFP0_1_PCIEP_BCH_ECC_CNTL__STRAP_BCH_ECC_EN__SHIFT 0x0 |
|---|
| 102676 | #define BIFP0_1_PCIEP_BCH_ECC_CNTL__BCH_ECC_ERROR_THRESHOLD__SHIFT 0x8 |
|---|
| 102677 | #define BIFP0_1_PCIEP_BCH_ECC_CNTL__BCH_ECC_ERROR_STATUS__SHIFT 0x10 |
|---|
| 102678 | #define BIFP0_1_PCIEP_BCH_ECC_CNTL__STRAP_BCH_ECC_EN_MASK 0x00000001L |
|---|
| 102679 | #define BIFP0_1_PCIEP_BCH_ECC_CNTL__BCH_ECC_ERROR_THRESHOLD_MASK 0x0000FF00L |
|---|
| 102680 | #define BIFP0_1_PCIEP_BCH_ECC_CNTL__BCH_ECC_ERROR_STATUS_MASK 0xFFFF0000L |
|---|
| 102681 | //BIFP0_1_PCIE_LC_CNTL8 |
|---|
| 102682 | #define BIFP0_1_PCIE_LC_CNTL8__LC_FOM_TIME__SHIFT 0x0 |
|---|
| 102683 | #define BIFP0_1_PCIE_LC_CNTL8__LC_EX_SEARCH_TRAVERSAL_MODE__SHIFT 0x2 |
|---|
| 102684 | #define BIFP0_1_PCIE_LC_CNTL8__LC_LOCK_IN_EQ_RESPONSE__SHIFT 0x3 |
|---|
| 102685 | #define BIFP0_1_PCIE_LC_CNTL8__LC_ESM_RATE0_TIMER_FACTOR__SHIFT 0x4 |
|---|
| 102686 | #define BIFP0_1_PCIE_LC_CNTL8__LC_ESM_RATE1_TIMER_FACTOR__SHIFT 0x6 |
|---|
| 102687 | #define BIFP0_1_PCIE_LC_CNTL8__LC_ESM_RATE2_TIMER_FACTOR__SHIFT 0x8 |
|---|
| 102688 | #define BIFP0_1_PCIE_LC_CNTL8__LC_USC_ACCEPTABLE_PRESETS__SHIFT 0xa |
|---|
| 102689 | #define BIFP0_1_PCIE_LC_CNTL8__LC_FORCE_LOOPBACK_EQ_ON__SHIFT 0x14 |
|---|
| 102690 | #define BIFP0_1_PCIE_LC_CNTL8__LC_LOOPBACK_EQ_IN_PROGRESS__SHIFT 0x15 |
|---|
| 102691 | #define BIFP0_1_PCIE_LC_CNTL8__LC_FORCE_LOOPBACK_EQ_TRANSMIT_MOD_COMP_PATTERN__SHIFT 0x16 |
|---|
| 102692 | #define BIFP0_1_PCIE_LC_CNTL8__LC_LOOPBACK_EQ_TRANSMIT_MOD_COMP_PATTERN__SHIFT 0x17 |
|---|
| 102693 | #define BIFP0_1_PCIE_LC_CNTL8__LC_FORCE_LOOPBACK_EQ_LANE_UNDER_TEST__SHIFT 0x18 |
|---|
| 102694 | #define BIFP0_1_PCIE_LC_CNTL8__LC_LOOPBACK_EQ_LANE_UNDER_TEST__SHIFT 0x1c |
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| 102695 | #define BIFP0_1_PCIE_LC_CNTL8__LC_FOM_TIME_MASK 0x00000003L |
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| 102696 | #define BIFP0_1_PCIE_LC_CNTL8__LC_EX_SEARCH_TRAVERSAL_MODE_MASK 0x00000004L |
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| 102700 | #define BIFP0_1_PCIE_LC_CNTL8__LC_ESM_RATE2_TIMER_FACTOR_MASK 0x00000300L |
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
| 102730 | #define BIFP0_1_PCIE_LC_CNTL9__LC_DYN_LANES_L1_SS_POWERDOWN__SHIFT 0x16 |
|---|
| 102731 | #define BIFP0_1_PCIE_LC_CNTL9__LC_USE_OLD_PHYSTATUS_FOR_POWERDOWN_INACTIVE__SHIFT 0x17 |
|---|
| 102732 | #define BIFP0_1_PCIE_LC_CNTL9__LC_BLOCK_L0s_FOR_POWERDOWN_CHANGE__SHIFT 0x18 |
|---|
| 102733 | #define BIFP0_1_PCIE_LC_CNTL9__LC_RECOVERY_WAIT_FOR_ASPM_NAK__SHIFT 0x19 |
|---|
| 102734 | #define BIFP0_1_PCIE_LC_CNTL9__LC_WAIT_FOR_NONPAD_LINK_NUM_LANE0__SHIFT 0x1a |
|---|
| 102735 | #define BIFP0_1_PCIE_LC_CNTL9__LC_CLR_LINK_LANE_NUM_ON_NO_TSX_LANE__SHIFT 0x1b |
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| 102736 | #define BIFP0_1_PCIE_LC_CNTL9__LC_USE_NEW_EQ_SYMBOL_6_EN__SHIFT 0x1c |
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| 102737 | #define BIFP0_1_PCIE_LC_CNTL9__LC_DEC_FAILED_SPEED_CHANGE_COUNT_ABORT_BYPASS_TO_HIGH_RATE__SHIFT 0x1d |
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| 102738 | #define BIFP0_1_PCIE_LC_CNTL9__LC_CONFIG_WAIT_FOR_EIEOS__SHIFT 0x1e |
|---|
| 102739 | #define BIFP0_1_PCIE_LC_CNTL9__LC_HOLD_TLP_TO_XMIT_PULSE_IN_L1__SHIFT 0x1f |
|---|
| 102740 | #define BIFP0_1_PCIE_LC_CNTL9__LC_RESET_RCVR_DETECTED_ALL_ARCS_MASK 0x00000001L |
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| 102741 | #define BIFP0_1_PCIE_LC_CNTL9__LC_LOOPBACK_WAIT_FOR_ALL_ACTIVE_LANES_MASK 0x00000002L |
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| 102742 | #define BIFP0_1_PCIE_LC_CNTL9__LC_CHECK_EC_GEN3_LOOPBACK_ACTIVE_MASK 0x00000004L |
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| 102743 | #define BIFP0_1_PCIE_LC_CNTL9__LC_LOOPBACK_EQ_ARC_EN_MASK 0x00000008L |
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| 102744 | #define BIFP0_1_PCIE_LC_CNTL9__LC_LOOPBACK_EQ_TRANSMIT_MOD_COMP_PATTERN_EN_MASK 0x00000010L |
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| 102745 | #define BIFP0_1_PCIE_LC_CNTL9__LC_ENFORCE_SINGLE_L1_SUBSTATE_CLK_PDWN_ASSERTION_EN_MASK 0x00000020L |
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| 102746 | #define BIFP0_1_PCIE_LC_CNTL9__LC_EXT_ASPM_L12_COMMONMODE_COUNT_METHOD_MASK 0x00000040L |
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| 102747 | #define BIFP0_1_PCIE_LC_CNTL9__LC_ALT_RX_EQ_IN_PROGRESS_EN_MASK 0x00000080L |
|---|
| 102748 | #define BIFP0_1_PCIE_LC_CNTL9__LC_USE_LONG_SERIAL_QUICKSIM_TIMEOUTS_MASK 0x00000100L |
|---|
| 102749 | #define BIFP0_1_PCIE_LC_CNTL9__LC_ALLOW_DLLPS_OTHER_SIDE_REMOVE_SPEED_MASK 0x00000200L |
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| 102750 | #define BIFP0_1_PCIE_LC_CNTL9__LC_DELAY_POLL_COMP_SPD_CHG_AFTER_TXMARGIN_MASK 0x00000400L |
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| 102751 | #define BIFP0_1_PCIE_LC_CNTL9__LC_RESET_SKP_SELECT_16GT_ON_TRAINING_BIT_MASK 0x00000800L |
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| 102752 | #define BIFP0_1_PCIE_LC_CNTL9__LC_TRAINING_BITS_REQUIRED_MASK 0x00003000L |
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| 102753 | #define BIFP0_1_PCIE_LC_CNTL9__LC_REPEAT_RXEQEVAL_AFTER_TIMEOUT_MASK 0x00004000L |
|---|
| 102754 | #define BIFP0_1_PCIE_LC_CNTL9__LC_CPM_IDLE_REFCLKREQ_CHECK_MASK 0x00008000L |
|---|
| 102755 | #define BIFP0_1_PCIE_LC_CNTL9__LC_REFCLK_OFF_NO_RCVR_LANES_MASK 0x00010000L |
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| 102757 | #define BIFP0_1_PCIE_LC_CNTL9__LC_REFCLKREQ_IN_HOLD_TRAINING_MASK 0x00040000L |
|---|
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|---|
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| 102761 | #define BIFP0_1_PCIE_LC_CNTL9__LC_DYN_LANES_L1_SS_POWERDOWN_MASK 0x00400000L |
|---|
| 102762 | #define BIFP0_1_PCIE_LC_CNTL9__LC_USE_OLD_PHYSTATUS_FOR_POWERDOWN_INACTIVE_MASK 0x00800000L |
|---|
| 102763 | #define BIFP0_1_PCIE_LC_CNTL9__LC_BLOCK_L0s_FOR_POWERDOWN_CHANGE_MASK 0x01000000L |
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| 102764 | #define BIFP0_1_PCIE_LC_CNTL9__LC_RECOVERY_WAIT_FOR_ASPM_NAK_MASK 0x02000000L |
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| 102765 | #define BIFP0_1_PCIE_LC_CNTL9__LC_WAIT_FOR_NONPAD_LINK_NUM_LANE0_MASK 0x04000000L |
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| 102766 | #define BIFP0_1_PCIE_LC_CNTL9__LC_CLR_LINK_LANE_NUM_ON_NO_TSX_LANE_MASK 0x08000000L |
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| 102767 | #define BIFP0_1_PCIE_LC_CNTL9__LC_USE_NEW_EQ_SYMBOL_6_EN_MASK 0x10000000L |
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| 102769 | #define BIFP0_1_PCIE_LC_CNTL9__LC_CONFIG_WAIT_FOR_EIEOS_MASK 0x40000000L |
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| 102770 | #define BIFP0_1_PCIE_LC_CNTL9__LC_HOLD_TLP_TO_XMIT_PULSE_IN_L1_MASK 0x80000000L |
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| 102771 | //BIFP0_1_PCIE_LC_FORCE_COEFF2 |
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| 102772 | #define BIFP0_1_PCIE_LC_FORCE_COEFF2__LC_FORCE_COEFF_16GT__SHIFT 0x0 |
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|---|
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| 102775 | #define BIFP0_1_PCIE_LC_FORCE_COEFF2__LC_FORCE_POST_CURSOR_16GT__SHIFT 0xd |
|---|
| 102776 | #define BIFP0_1_PCIE_LC_FORCE_COEFF2__LC_3X3_COEFF_SEARCH_EN_16GT__SHIFT 0x13 |
|---|
| 102777 | #define BIFP0_1_PCIE_LC_FORCE_COEFF2__LC_FORCE_COEFF_16GT_MASK 0x00000001L |
|---|
| 102778 | #define BIFP0_1_PCIE_LC_FORCE_COEFF2__LC_FORCE_PRE_CURSOR_16GT_MASK 0x0000007EL |
|---|
| 102779 | #define BIFP0_1_PCIE_LC_FORCE_COEFF2__LC_FORCE_CURSOR_16GT_MASK 0x00001F80L |
|---|
| 102780 | #define BIFP0_1_PCIE_LC_FORCE_COEFF2__LC_FORCE_POST_CURSOR_16GT_MASK 0x0007E000L |
|---|
| 102781 | #define BIFP0_1_PCIE_LC_FORCE_COEFF2__LC_3X3_COEFF_SEARCH_EN_16GT_MASK 0x00080000L |
|---|
| 102782 | //BIFP0_1_PCIE_LC_FORCE_EQ_REQ_COEFF2 |
|---|
| 102783 | #define BIFP0_1_PCIE_LC_FORCE_EQ_REQ_COEFF2__LC_FORCE_COEFF_IN_EQ_REQ_PHASE_16GT__SHIFT 0x0 |
|---|
| 102784 | #define BIFP0_1_PCIE_LC_FORCE_EQ_REQ_COEFF2__LC_FORCE_PRE_CURSOR_REQ_16GT__SHIFT 0x1 |
|---|
| 102785 | #define BIFP0_1_PCIE_LC_FORCE_EQ_REQ_COEFF2__LC_FORCE_CURSOR_REQ_16GT__SHIFT 0x7 |
|---|
| 102786 | #define BIFP0_1_PCIE_LC_FORCE_EQ_REQ_COEFF2__LC_FORCE_POST_CURSOR_REQ_16GT__SHIFT 0xd |
|---|
| 102787 | #define BIFP0_1_PCIE_LC_FORCE_EQ_REQ_COEFF2__LC_FS_OTHER_END_16GT__SHIFT 0x13 |
|---|
| 102788 | #define BIFP0_1_PCIE_LC_FORCE_EQ_REQ_COEFF2__LC_LF_OTHER_END_16GT__SHIFT 0x19 |
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| 102789 | #define BIFP0_1_PCIE_LC_FORCE_EQ_REQ_COEFF2__LC_FORCE_COEFF_IN_EQ_REQ_PHASE_16GT_MASK 0x00000001L |
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| 102790 | #define BIFP0_1_PCIE_LC_FORCE_EQ_REQ_COEFF2__LC_FORCE_PRE_CURSOR_REQ_16GT_MASK 0x0000007EL |
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| 102791 | #define BIFP0_1_PCIE_LC_FORCE_EQ_REQ_COEFF2__LC_FORCE_CURSOR_REQ_16GT_MASK 0x00001F80L |
|---|
| 102792 | #define BIFP0_1_PCIE_LC_FORCE_EQ_REQ_COEFF2__LC_FORCE_POST_CURSOR_REQ_16GT_MASK 0x0007E000L |
|---|
| 102793 | #define BIFP0_1_PCIE_LC_FORCE_EQ_REQ_COEFF2__LC_FS_OTHER_END_16GT_MASK 0x01F80000L |
|---|
| 102794 | #define BIFP0_1_PCIE_LC_FORCE_EQ_REQ_COEFF2__LC_LF_OTHER_END_16GT_MASK 0x7E000000L |
|---|
| 102795 | //BIFP0_1_PCIE_LC_FINE_GRAIN_CLK_GATE_OVERRIDES |
|---|
| 102796 | #define BIFP0_1_PCIE_LC_FINE_GRAIN_CLK_GATE_OVERRIDES__LC_DISABLE_TRANSMIT_MUX_OUTPUT_GATING__SHIFT 0x0 |
|---|
| 102797 | #define BIFP0_1_PCIE_LC_FINE_GRAIN_CLK_GATE_OVERRIDES__LC_DISABLE_SYMBOL_MUX_OUTPUT_GATING__SHIFT 0x1 |
|---|
| 102798 | #define BIFP0_1_PCIE_LC_FINE_GRAIN_CLK_GATE_OVERRIDES__LC_DISABLE_LC_PKT_GEN_DYN_CLK_GATING__SHIFT 0x2 |
|---|
| 102799 | #define BIFP0_1_PCIE_LC_FINE_GRAIN_CLK_GATE_OVERRIDES__LC_DISABLE_TRANSMIT_MUX_DYN_CLK_GATING__SHIFT 0x3 |
|---|
| 102800 | #define BIFP0_1_PCIE_LC_FINE_GRAIN_CLK_GATE_OVERRIDES__LC_DISABLE_LTSSM_DYN_CLK_GATING__SHIFT 0x4 |
|---|
| 102801 | #define BIFP0_1_PCIE_LC_FINE_GRAIN_CLK_GATE_OVERRIDES__LC_DISABLE_TRANSMIT_MUX_OUTPUT_GATING_MASK 0x00000001L |
|---|
| 102802 | #define BIFP0_1_PCIE_LC_FINE_GRAIN_CLK_GATE_OVERRIDES__LC_DISABLE_SYMBOL_MUX_OUTPUT_GATING_MASK 0x00000002L |
|---|
| 102803 | #define BIFP0_1_PCIE_LC_FINE_GRAIN_CLK_GATE_OVERRIDES__LC_DISABLE_LC_PKT_GEN_DYN_CLK_GATING_MASK 0x00000004L |
|---|
| 102804 | #define BIFP0_1_PCIE_LC_FINE_GRAIN_CLK_GATE_OVERRIDES__LC_DISABLE_TRANSMIT_MUX_DYN_CLK_GATING_MASK 0x00000008L |
|---|
| 102805 | #define BIFP0_1_PCIE_LC_FINE_GRAIN_CLK_GATE_OVERRIDES__LC_DISABLE_LTSSM_DYN_CLK_GATING_MASK 0x00000010L |
|---|
| 102806 | //BIFP0_1_PCIE_LC_CNTL10 |
|---|
| 102807 | #define BIFP0_1_PCIE_LC_CNTL10__LC_DEFAULT_PRESET_OVERRIDE_EN__SHIFT 0x0 |
|---|
| 102808 | #define BIFP0_1_PCIE_LC_CNTL10__LC_DEFAULT_PRESET_OVERRIDE_MODE__SHIFT 0x1 |
|---|
| 102809 | #define BIFP0_1_PCIE_LC_CNTL10__LC_DEFAULT_PRESET_OVERRIDE_PORT__SHIFT 0x2 |
|---|
| 102810 | #define BIFP0_1_PCIE_LC_CNTL10__LC_DEFAULT_PRESET_OVERRIDE_RATE__SHIFT 0x3 |
|---|
| 102811 | #define BIFP0_1_PCIE_LC_CNTL10__LC_DEFAULT_PRESET_OVERRIDE_VALUE__SHIFT 0x5 |
|---|
| 102812 | #define BIFP0_1_PCIE_LC_CNTL10__LC_DEFAULT_PRESET_OVERRIDE_LANE__SHIFT 0x9 |
|---|
| 102813 | #define BIFP0_1_PCIE_LC_CNTL10__LC_USE_PENDING_FOM_SKIP_SECOND_RXEQEVAL__SHIFT 0xd |
|---|
| 102814 | #define BIFP0_1_PCIE_LC_CNTL10__LC_TIEOFF_PORTS_IGNORE_PHYSTATUS__SHIFT 0xf |
|---|
| 102815 | #define BIFP0_1_PCIE_LC_CNTL10__LC_CLEAR_CNTL_SKP_SELECT_DATASTREAM_EXIT__SHIFT 0x10 |
|---|
| 102816 | #define BIFP0_1_PCIE_LC_CNTL10__LC_DEASSERT_REFCLKREQ_IN_L23__SHIFT 0x11 |
|---|
| 102817 | #define BIFP0_1_PCIE_LC_CNTL10__LC_RELEASE_CLKREQ_IN_L23__SHIFT 0x12 |
|---|
| 102818 | #define BIFP0_1_PCIE_LC_CNTL10__LC_RELEASE_CLKREQ_IN_NON_SS_L1__SHIFT 0x13 |
|---|
| 102819 | #define BIFP0_1_PCIE_LC_CNTL10__LC_LINK_DIS_DONT_WAIT_FOR_EIOS__SHIFT 0x16 |
|---|
| 102820 | #define BIFP0_1_PCIE_LC_CNTL10__LC_LSLD_EN__SHIFT 0x17 |
|---|
| 102821 | #define BIFP0_1_PCIE_LC_CNTL10__LC_LSLD_RATE_REQD__SHIFT 0x18 |
|---|
| 102822 | #define BIFP0_1_PCIE_LC_CNTL10__LC_LSLD_MODE__SHIFT 0x1a |
|---|
| 102823 | #define BIFP0_1_PCIE_LC_CNTL10__LC_LSLD_DONE__SHIFT 0x1b |
|---|
| 102824 | #define BIFP0_1_PCIE_LC_CNTL10__LC_LSLD_TLS_ADVERTISED__SHIFT 0x1c |
|---|
| 102825 | #define BIFP0_1_PCIE_LC_CNTL10__LC_LSLD_CURRENT_RATE__SHIFT 0x1e |
|---|
| 102826 | #define BIFP0_1_PCIE_LC_CNTL10__LC_DEFAULT_PRESET_OVERRIDE_EN_MASK 0x00000001L |
|---|
| 102827 | #define BIFP0_1_PCIE_LC_CNTL10__LC_DEFAULT_PRESET_OVERRIDE_MODE_MASK 0x00000002L |
|---|
| 102828 | #define BIFP0_1_PCIE_LC_CNTL10__LC_DEFAULT_PRESET_OVERRIDE_PORT_MASK 0x00000004L |
|---|
| 102829 | #define BIFP0_1_PCIE_LC_CNTL10__LC_DEFAULT_PRESET_OVERRIDE_RATE_MASK 0x00000018L |
|---|
| 102830 | #define BIFP0_1_PCIE_LC_CNTL10__LC_DEFAULT_PRESET_OVERRIDE_VALUE_MASK 0x000001E0L |
|---|
| 102831 | #define BIFP0_1_PCIE_LC_CNTL10__LC_DEFAULT_PRESET_OVERRIDE_LANE_MASK 0x00001E00L |
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| 102832 | #define BIFP0_1_PCIE_LC_CNTL10__LC_USE_PENDING_FOM_SKIP_SECOND_RXEQEVAL_MASK 0x00002000L |
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| 102833 | #define BIFP0_1_PCIE_LC_CNTL10__LC_TIEOFF_PORTS_IGNORE_PHYSTATUS_MASK 0x00008000L |
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| 102834 | #define BIFP0_1_PCIE_LC_CNTL10__LC_CLEAR_CNTL_SKP_SELECT_DATASTREAM_EXIT_MASK 0x00010000L |
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| 102837 | #define BIFP0_1_PCIE_LC_CNTL10__LC_RELEASE_CLKREQ_IN_NON_SS_L1_MASK 0x00080000L |
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| 102838 | #define BIFP0_1_PCIE_LC_CNTL10__LC_LINK_DIS_DONT_WAIT_FOR_EIOS_MASK 0x00400000L |
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| 102839 | #define BIFP0_1_PCIE_LC_CNTL10__LC_LSLD_EN_MASK 0x00800000L |
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| 102840 | #define BIFP0_1_PCIE_LC_CNTL10__LC_LSLD_RATE_REQD_MASK 0x03000000L |
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| 102861 | #define BIFP0_1_PCIE_LC_SAVE_RESTORE_1__LC_SAVE_RESTORE_EQ_SETTINGS_RESTORED_MASK 0x00002000L |
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| 102863 | #define BIFP0_1_PCIE_LC_SAVE_RESTORE_1__LC_SAVE_RESTORE_DATA_LO_MASK 0xFFFF0000L |
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| 102866 | #define BIFP0_1_PCIE_LC_SAVE_RESTORE_2__LC_SAVE_RESTORE_DATA_HI_MASK 0xFFFFFFFFL |
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| 102872 | #define BIFP0_1_PCIE_LC_CNTL11__LC_BYPASS_EQ_TO_HIGH_RATE_NEGOTIATED__SHIFT 0x4 |
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| 102873 | #define BIFP0_1_PCIE_LC_CNTL11__LC_BYPASS_EQ_TO_HIGH_RATE_FAILURE__SHIFT 0x5 |
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| 102874 | #define BIFP0_1_PCIE_LC_CNTL11__LC_NO_EQ_NEEDED_SUPPORT__SHIFT 0x8 |
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| 102875 | #define BIFP0_1_PCIE_LC_CNTL11__LC_ADVERTISE_NO_EQ_NEEDED_SUPPORT__SHIFT 0x9 |
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| 102876 | #define BIFP0_1_PCIE_LC_CNTL11__LC_NO_EQ_NEEDED_RESERVED__SHIFT 0xa |
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| 102878 | #define BIFP0_1_PCIE_LC_CNTL11__LC_NO_EQ_NEEDED_NEGOTIATED__SHIFT 0xc |
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| 102881 | #define BIFP0_1_PCIE_LC_CNTL11__LC_ENHANCED_LINK_BEHAVIOR_CNTL_SENT__SHIFT 0xf |
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| 102882 | #define BIFP0_1_PCIE_LC_CNTL11__LC_ENHANCED_LINK_BEHAVIOR_CNTL_RCVD__SHIFT 0x11 |
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| 102883 | #define BIFP0_1_PCIE_LC_CNTL11__LC_DISABLE_TRAINING_BIT_ARCH_IND__SHIFT 0x13 |
|---|
| 102884 | #define BIFP0_1_PCIE_LC_CNTL11__LC_SET_TRANSMITTER_PRECODE_REQUEST__SHIFT 0x18 |
|---|
| 102885 | #define BIFP0_1_PCIE_LC_CNTL11__LC_TRANSMITTER_PRECODE_REQUEST_RCVD__SHIFT 0x19 |
|---|
| 102886 | #define BIFP0_1_PCIE_LC_CNTL11__LC_TRANSMITTER_PRECODE_ON__SHIFT 0x1a |
|---|
| 102887 | #define BIFP0_1_PCIE_LC_CNTL11__LC_TRANSMITTER_PRECODE_ON_RCVD__SHIFT 0x1b |
|---|
| 102888 | #define BIFP0_1_PCIE_LC_CNTL11__LC_LAST_TRANSMITTER_PRECODE_REQUEST__SHIFT 0x1c |
|---|
| 102889 | #define BIFP0_1_PCIE_LC_CNTL11__LC_CHECK_TS1_EC_ON_EQ_EXIT__SHIFT 0x1d |
|---|
| 102890 | #define BIFP0_1_PCIE_LC_CNTL11__LC_BYPASS_EQ_TO_HIGH_RATE_SUPPORT_MASK 0x00000001L |
|---|
| 102891 | #define BIFP0_1_PCIE_LC_CNTL11__LC_ADVERTISE_EQ_TO_HIGH_RATE_SUPPORT_MASK 0x00000002L |
|---|
| 102892 | #define BIFP0_1_PCIE_LC_CNTL11__LC_BYPASS_EQ_TO_HIGH_RATE_RESERVED_MASK 0x00000004L |
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| 102893 | #define BIFP0_1_PCIE_LC_CNTL11__LC_BYPASS_EQ_TO_HIGH_RATE_RCVD_MASK 0x00000008L |
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| 102894 | #define BIFP0_1_PCIE_LC_CNTL11__LC_BYPASS_EQ_TO_HIGH_RATE_NEGOTIATED_MASK 0x00000010L |
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| 102895 | #define BIFP0_1_PCIE_LC_CNTL11__LC_BYPASS_EQ_TO_HIGH_RATE_FAILURE_MASK 0x00000020L |
|---|
| 102896 | #define BIFP0_1_PCIE_LC_CNTL11__LC_NO_EQ_NEEDED_SUPPORT_MASK 0x00000100L |
|---|
| 102897 | #define BIFP0_1_PCIE_LC_CNTL11__LC_ADVERTISE_NO_EQ_NEEDED_SUPPORT_MASK 0x00000200L |
|---|
| 102898 | #define BIFP0_1_PCIE_LC_CNTL11__LC_NO_EQ_NEEDED_RESERVED_MASK 0x00000400L |
|---|
| 102899 | #define BIFP0_1_PCIE_LC_CNTL11__LC_NO_EQ_NEEDED_RCVD_MASK 0x00000800L |
|---|
| 102900 | #define BIFP0_1_PCIE_LC_CNTL11__LC_NO_EQ_NEEDED_NEGOTIATED_MASK 0x00001000L |
|---|
| 102901 | #define BIFP0_1_PCIE_LC_CNTL11__LC_NO_EQ_NEEDED_FAILURE_MASK 0x00002000L |
|---|
| 102902 | #define BIFP0_1_PCIE_LC_CNTL11__LC_NO_EQ_NEEDED_PRESET_SEL_MASK 0x00004000L |
|---|
| 102903 | #define BIFP0_1_PCIE_LC_CNTL11__LC_ENHANCED_LINK_BEHAVIOR_CNTL_SENT_MASK 0x00018000L |
|---|
| 102904 | #define BIFP0_1_PCIE_LC_CNTL11__LC_ENHANCED_LINK_BEHAVIOR_CNTL_RCVD_MASK 0x00060000L |
|---|
| 102905 | #define BIFP0_1_PCIE_LC_CNTL11__LC_DISABLE_TRAINING_BIT_ARCH_IND_MASK 0x00F80000L |
|---|
| 102906 | #define BIFP0_1_PCIE_LC_CNTL11__LC_SET_TRANSMITTER_PRECODE_REQUEST_MASK 0x01000000L |
|---|
| 102907 | #define BIFP0_1_PCIE_LC_CNTL11__LC_TRANSMITTER_PRECODE_REQUEST_RCVD_MASK 0x02000000L |
|---|
| 102908 | #define BIFP0_1_PCIE_LC_CNTL11__LC_TRANSMITTER_PRECODE_ON_MASK 0x04000000L |
|---|
| 102909 | #define BIFP0_1_PCIE_LC_CNTL11__LC_TRANSMITTER_PRECODE_ON_RCVD_MASK 0x08000000L |
|---|
| 102910 | #define BIFP0_1_PCIE_LC_CNTL11__LC_LAST_TRANSMITTER_PRECODE_REQUEST_MASK 0x10000000L |
|---|
| 102911 | #define BIFP0_1_PCIE_LC_CNTL11__LC_CHECK_TS1_EC_ON_EQ_EXIT_MASK 0x20000000L |
|---|
| 102912 | //BIFP0_1_PCIE_LC_CNTL12 |
|---|
| 102913 | #define BIFP0_1_PCIE_LC_CNTL12__LC_DELAY_CLEAR_LANE_OFF_AFTER_LOOPBACK_SPD_CHG__SHIFT 0x0 |
|---|
| 102914 | #define BIFP0_1_PCIE_LC_CNTL12__LC_DELAY_CLEAR_LANE_OFF_AFTER_LINKDIS_SPD_CHG__SHIFT 0x1 |
|---|
| 102915 | #define BIFP0_1_PCIE_LC_CNTL12__LC_DETECT_PD_WAIT_FOR_REFCLKACK_OFF_LANES__SHIFT 0x2 |
|---|
| 102916 | #define BIFP0_1_PCIE_LC_CNTL12__LC_DETECT_PD_HOLDTRAINING_WAIT_FOR_LANES_ON__SHIFT 0x3 |
|---|
| 102917 | #define BIFP0_1_PCIE_LC_CNTL12__LC_ENSURE_TURN_OFF_DONE_LINKDIS__SHIFT 0x4 |
|---|
| 102918 | #define BIFP0_1_PCIE_LC_CNTL12__LC_SKIP_LOCALPRESET_OFF_LANES__SHIFT 0x5 |
|---|
| 102919 | #define BIFP0_1_PCIE_LC_CNTL12__LC_DELAY_PHASE1__SHIFT 0x6 |
|---|
| 102920 | #define BIFP0_1_PCIE_LC_CNTL12__LC_BLOCKALIGN_IN_L1_ENTRY__SHIFT 0x8 |
|---|
| 102921 | #define BIFP0_1_PCIE_LC_CNTL12__LC_USE_LEGACY_RXSB1_SPDCHG_ELECIDLE__SHIFT 0x9 |
|---|
| 102922 | #define BIFP0_1_PCIE_LC_CNTL12__LC_LOCK_REVERSAL_EARLY_CONFIG_COMPLETE__SHIFT 0xa |
|---|
| 102923 | #define BIFP0_1_PCIE_LC_CNTL12__LC_LOCK_REVERSAL_IMMEDIATE_CONFIG_COMPLETE__SHIFT 0xb |
|---|
| 102924 | #define BIFP0_1_PCIE_LC_CNTL12__LC_USE_LOOPBACK_INACTIVE_LANES__SHIFT 0xc |
|---|
| 102925 | #define BIFP0_1_PCIE_LC_CNTL12__LC_LOOPBACK_TEST_MODE_RCVRDET__SHIFT 0xd |
|---|
| 102926 | #define BIFP0_1_PCIE_LC_CNTL12__LC_LOOPBACK_EQ_LOCK_REVERSAL__SHIFT 0xe |
|---|
| 102927 | #define BIFP0_1_PCIE_LC_CNTL12__LC_LIVE_DESKEW_MASK_EN__SHIFT 0x10 |
|---|
| 102928 | #define BIFP0_1_PCIE_LC_CNTL12__LC_LIVE_DESKEW_8B10B_EN__SHIFT 0x11 |
|---|
| 102929 | #define BIFP0_1_PCIE_LC_CNTL12__LC_SAFE_RECOVER_DATA_UNLOCK__SHIFT 0x12 |
|---|
| 102930 | #define BIFP0_1_PCIE_LC_CNTL12__LC_SAFE_RECOVER_RX_RECOVER__SHIFT 0x13 |
|---|
| 102931 | #define BIFP0_1_PCIE_LC_CNTL12__LC_SAFE_RECOVER_RX_ADAPT__SHIFT 0x14 |
|---|
| 102932 | #define BIFP0_1_PCIE_LC_CNTL12__LC_SAFE_RECOVER_SW_INIT__SHIFT 0x15 |
|---|
| 102933 | #define BIFP0_1_PCIE_LC_CNTL12__LC_SAFE_RECOVER_SW_EVENT_SEL__SHIFT 0x16 |
|---|
| 102934 | #define BIFP0_1_PCIE_LC_CNTL12__LC_DEFER_SKIP_INTERVAL_MODE__SHIFT 0x18 |
|---|
| 102935 | #define BIFP0_1_PCIE_LC_CNTL12__LC_RECOVERY_EQ_WAIT_FOR_PIPE_STOPPED__SHIFT 0x19 |
|---|
| 102936 | #define BIFP0_1_PCIE_LC_CNTL12__LC_HOLD_TX_STOP_SENDING_PKTS_REPLAY_RETRAIN__SHIFT 0x1a |
|---|
| 102937 | #define BIFP0_1_PCIE_LC_CNTL12__LC_RESET_TSX_CNT_ON_SAFERECOVER__SHIFT 0x1b |
|---|
| 102938 | #define BIFP0_1_PCIE_LC_CNTL12__LC_DSC_INITIATE_EQUALIZATION_OS_BOUNDARY__SHIFT 0x1c |
|---|
| 102939 | #define BIFP0_1_PCIE_LC_CNTL12__LC_EQ_REQ_PHASE_WAIT_FOR_FINAL_TS1__SHIFT 0x1d |
|---|
| 102940 | #define BIFP0_1_PCIE_LC_CNTL12__LC_RESET_TSX_CNT_ON_RXEQEVAL__SHIFT 0x1e |
|---|
| 102941 | #define BIFP0_1_PCIE_LC_CNTL12__LC_TRACK_RX_WAIT_FOR_TS1__SHIFT 0x1f |
|---|
| 102942 | #define BIFP0_1_PCIE_LC_CNTL12__LC_DELAY_CLEAR_LANE_OFF_AFTER_LOOPBACK_SPD_CHG_MASK 0x00000001L |
|---|
| 102943 | #define BIFP0_1_PCIE_LC_CNTL12__LC_DELAY_CLEAR_LANE_OFF_AFTER_LINKDIS_SPD_CHG_MASK 0x00000002L |
|---|
| 102944 | #define BIFP0_1_PCIE_LC_CNTL12__LC_DETECT_PD_WAIT_FOR_REFCLKACK_OFF_LANES_MASK 0x00000004L |
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| 102945 | #define BIFP0_1_PCIE_LC_CNTL12__LC_DETECT_PD_HOLDTRAINING_WAIT_FOR_LANES_ON_MASK 0x00000008L |
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| 102946 | #define BIFP0_1_PCIE_LC_CNTL12__LC_ENSURE_TURN_OFF_DONE_LINKDIS_MASK 0x00000010L |
|---|
| 102947 | #define BIFP0_1_PCIE_LC_CNTL12__LC_SKIP_LOCALPRESET_OFF_LANES_MASK 0x00000020L |
|---|
| 102948 | #define BIFP0_1_PCIE_LC_CNTL12__LC_DELAY_PHASE1_MASK 0x000000C0L |
|---|
| 102949 | #define BIFP0_1_PCIE_LC_CNTL12__LC_BLOCKALIGN_IN_L1_ENTRY_MASK 0x00000100L |
|---|
| 102950 | #define BIFP0_1_PCIE_LC_CNTL12__LC_USE_LEGACY_RXSB1_SPDCHG_ELECIDLE_MASK 0x00000200L |
|---|
| 102951 | #define BIFP0_1_PCIE_LC_CNTL12__LC_LOCK_REVERSAL_EARLY_CONFIG_COMPLETE_MASK 0x00000400L |
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| 102952 | #define BIFP0_1_PCIE_LC_CNTL12__LC_LOCK_REVERSAL_IMMEDIATE_CONFIG_COMPLETE_MASK 0x00000800L |
|---|
| 102953 | #define BIFP0_1_PCIE_LC_CNTL12__LC_USE_LOOPBACK_INACTIVE_LANES_MASK 0x00001000L |
|---|
| 102954 | #define BIFP0_1_PCIE_LC_CNTL12__LC_LOOPBACK_TEST_MODE_RCVRDET_MASK 0x00002000L |
|---|
| 102955 | #define BIFP0_1_PCIE_LC_CNTL12__LC_LOOPBACK_EQ_LOCK_REVERSAL_MASK 0x00004000L |
|---|
| 102956 | #define BIFP0_1_PCIE_LC_CNTL12__LC_LIVE_DESKEW_MASK_EN_MASK 0x00010000L |
|---|
| 102957 | #define BIFP0_1_PCIE_LC_CNTL12__LC_LIVE_DESKEW_8B10B_EN_MASK 0x00020000L |
|---|
| 102958 | #define BIFP0_1_PCIE_LC_CNTL12__LC_SAFE_RECOVER_DATA_UNLOCK_MASK 0x00040000L |
|---|
| 102959 | #define BIFP0_1_PCIE_LC_CNTL12__LC_SAFE_RECOVER_RX_RECOVER_MASK 0x00080000L |
|---|
| 102960 | #define BIFP0_1_PCIE_LC_CNTL12__LC_SAFE_RECOVER_RX_ADAPT_MASK 0x00100000L |
|---|
| 102961 | #define BIFP0_1_PCIE_LC_CNTL12__LC_SAFE_RECOVER_SW_INIT_MASK 0x00200000L |
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| 102962 | #define BIFP0_1_PCIE_LC_CNTL12__LC_SAFE_RECOVER_SW_EVENT_SEL_MASK 0x00C00000L |
|---|
| 102963 | #define BIFP0_1_PCIE_LC_CNTL12__LC_DEFER_SKIP_INTERVAL_MODE_MASK 0x01000000L |
|---|
| 102964 | #define BIFP0_1_PCIE_LC_CNTL12__LC_RECOVERY_EQ_WAIT_FOR_PIPE_STOPPED_MASK 0x02000000L |
|---|
| 102965 | #define BIFP0_1_PCIE_LC_CNTL12__LC_HOLD_TX_STOP_SENDING_PKTS_REPLAY_RETRAIN_MASK 0x04000000L |
|---|
| 102966 | #define BIFP0_1_PCIE_LC_CNTL12__LC_RESET_TSX_CNT_ON_SAFERECOVER_MASK 0x08000000L |
|---|
| 102967 | #define BIFP0_1_PCIE_LC_CNTL12__LC_DSC_INITIATE_EQUALIZATION_OS_BOUNDARY_MASK 0x10000000L |
|---|
| 102968 | #define BIFP0_1_PCIE_LC_CNTL12__LC_EQ_REQ_PHASE_WAIT_FOR_FINAL_TS1_MASK 0x20000000L |
|---|
| 102969 | #define BIFP0_1_PCIE_LC_CNTL12__LC_RESET_TSX_CNT_ON_RXEQEVAL_MASK 0x40000000L |
|---|
| 102970 | #define BIFP0_1_PCIE_LC_CNTL12__LC_TRACK_RX_WAIT_FOR_TS1_MASK 0x80000000L |
|---|
| 102971 | //BIFP0_1_PCIE_LC_SPEED_CNTL2 |
|---|
| 102972 | #define BIFP0_1_PCIE_LC_SPEED_CNTL2__LC_FORCE_EN_SW_SPEED_CHANGE__SHIFT 0x0 |
|---|
| 102973 | #define BIFP0_1_PCIE_LC_SPEED_CNTL2__LC_FORCE_DIS_SW_SPEED_CHANGE__SHIFT 0x1 |
|---|
| 102974 | #define BIFP0_1_PCIE_LC_SPEED_CNTL2__LC_FORCE_EN_HW_SPEED_CHANGE__SHIFT 0x2 |
|---|
| 102975 | #define BIFP0_1_PCIE_LC_SPEED_CNTL2__LC_FORCE_DIS_HW_SPEED_CHANGE__SHIFT 0x3 |
|---|
| 102976 | #define BIFP0_1_PCIE_LC_SPEED_CNTL2__LC_INIT_SPEED_NEG_IN_L0s_EN__SHIFT 0x4 |
|---|
| 102977 | #define BIFP0_1_PCIE_LC_SPEED_CNTL2__LC_INIT_SPEED_NEG_IN_L1_EN__SHIFT 0x5 |
|---|
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| 103000 | #define BIFP0_1_PCIE_LC_SPEED_CNTL2__LC_FORCE_DIS_HW_SPEED_CHANGE_MASK 0x00000008L |
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|---|
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| 103011 | #define BIFP0_1_PCIE_LC_SPEED_CNTL2__LC_ABORT_AUTO_EQ_AFTER_FAILED_EQ_MASK 0x00008000L |
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| 103012 | #define BIFP0_1_PCIE_LC_SPEED_CNTL2__LC_ENFORCE_CORRECT_SPEED_FOR_EQ_MASK 0x00010000L |
|---|
| 103013 | #define BIFP0_1_PCIE_LC_SPEED_CNTL2__LC_ENFORCE_SOFTWARE_PERFORM_EQ_MASK 0x00020000L |
|---|
| 103014 | #define BIFP0_1_PCIE_LC_SPEED_CNTL2__LC_SEND_EQ_TS2_IF_OTHER_SIDE_EVER_ADVERTISED_SPEED_MASK 0x00040000L |
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| 103015 | #define BIFP0_1_PCIE_LC_SPEED_CNTL2__LC_ENFORCE_SINGLE_EQ_PER_RECOVERY_MASK 0x00080000L |
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| 103016 | #define BIFP0_1_PCIE_LC_SPEED_CNTL2__LC_USE_LEGACY_CLEAR_DELAY_DLLPs_MASK 0x00100000L |
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| 103018 | #define BIFP0_1_PCIE_LC_SPEED_CNTL2__LC_ABORT_AUTO_EQ_ON_FAIL_SPEED_CHANGE_LIMIT_MASK 0x00400000L |
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| 103019 | #define BIFP0_1_PCIE_LC_SPEED_CNTL2__LC_DEFER_PRIVATE_SPEED_CHANGE_UNTIL_EXIT_RECOVERY_MASK 0x01800000L |
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| 103020 | #define BIFP0_1_PCIE_LC_SPEED_CNTL2__LC_DONT_UPDATE_GEN_SUPPORT_MID_RECOVERY_MASK 0x02000000L |
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| 103021 | #define BIFP0_1_PCIE_LC_SPEED_CNTL2__LC_ALLOW_SET_INITIATE_SPEED_CHANGE_IN_RECOVERY_LOCK_MASK 0x04000000L |
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| 103022 | //BIFP0_1_PCIE_LC_FORCE_COEFF3 |
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|---|
| 103028 | #define BIFP0_1_PCIE_LC_FORCE_COEFF3__LC_FORCE_COEFF_32GT_MASK 0x00000001L |
|---|
| 103029 | #define BIFP0_1_PCIE_LC_FORCE_COEFF3__LC_FORCE_PRE_CURSOR_32GT_MASK 0x0000007EL |
|---|
| 103030 | #define BIFP0_1_PCIE_LC_FORCE_COEFF3__LC_FORCE_CURSOR_32GT_MASK 0x00001F80L |
|---|
| 103031 | #define BIFP0_1_PCIE_LC_FORCE_COEFF3__LC_FORCE_POST_CURSOR_32GT_MASK 0x0007E000L |
|---|
| 103032 | #define BIFP0_1_PCIE_LC_FORCE_COEFF3__LC_3X3_COEFF_SEARCH_EN_32GT_MASK 0x00080000L |
|---|
| 103033 | //BIFP0_1_PCIE_LC_FORCE_EQ_REQ_COEFF3 |
|---|
| 103034 | #define BIFP0_1_PCIE_LC_FORCE_EQ_REQ_COEFF3__LC_FORCE_COEFF_IN_EQ_REQ_PHASE_32GT__SHIFT 0x0 |
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| 103035 | #define BIFP0_1_PCIE_LC_FORCE_EQ_REQ_COEFF3__LC_FORCE_PRE_CURSOR_REQ_32GT__SHIFT 0x1 |
|---|
| 103036 | #define BIFP0_1_PCIE_LC_FORCE_EQ_REQ_COEFF3__LC_FORCE_CURSOR_REQ_32GT__SHIFT 0x7 |
|---|
| 103037 | #define BIFP0_1_PCIE_LC_FORCE_EQ_REQ_COEFF3__LC_FORCE_POST_CURSOR_REQ_32GT__SHIFT 0xd |
|---|
| 103038 | #define BIFP0_1_PCIE_LC_FORCE_EQ_REQ_COEFF3__LC_FS_OTHER_END_32GT__SHIFT 0x13 |
|---|
| 103039 | #define BIFP0_1_PCIE_LC_FORCE_EQ_REQ_COEFF3__LC_LF_OTHER_END_32GT__SHIFT 0x19 |
|---|
| 103040 | #define BIFP0_1_PCIE_LC_FORCE_EQ_REQ_COEFF3__LC_FORCE_COEFF_IN_EQ_REQ_PHASE_32GT_MASK 0x00000001L |
|---|
| 103041 | #define BIFP0_1_PCIE_LC_FORCE_EQ_REQ_COEFF3__LC_FORCE_PRE_CURSOR_REQ_32GT_MASK 0x0000007EL |
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| 103042 | #define BIFP0_1_PCIE_LC_FORCE_EQ_REQ_COEFF3__LC_FORCE_CURSOR_REQ_32GT_MASK 0x00001F80L |
|---|
| 103043 | #define BIFP0_1_PCIE_LC_FORCE_EQ_REQ_COEFF3__LC_FORCE_POST_CURSOR_REQ_32GT_MASK 0x0007E000L |
|---|
| 103044 | #define BIFP0_1_PCIE_LC_FORCE_EQ_REQ_COEFF3__LC_FS_OTHER_END_32GT_MASK 0x01F80000L |
|---|
| 103045 | #define BIFP0_1_PCIE_LC_FORCE_EQ_REQ_COEFF3__LC_LF_OTHER_END_32GT_MASK 0x7E000000L |
|---|
| 103046 | //BIFP0_1_PCIE_TX_SEQ |
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| 103047 | #define BIFP0_1_PCIE_TX_SEQ__TX_NEXT_TRANSMIT_SEQ__SHIFT 0x0 |
|---|
| 103048 | #define BIFP0_1_PCIE_TX_SEQ__TX_ACKD_SEQ__SHIFT 0x10 |
|---|
| 103049 | #define BIFP0_1_PCIE_TX_SEQ__TX_NEXT_TRANSMIT_SEQ_MASK 0x00000FFFL |
|---|
| 103050 | #define BIFP0_1_PCIE_TX_SEQ__TX_ACKD_SEQ_MASK 0x0FFF0000L |
|---|
| 103051 | //BIFP0_1_PCIE_TX_REPLAY |
|---|
| 103052 | #define BIFP0_1_PCIE_TX_REPLAY__TX_REPLAY_NUM__SHIFT 0x0 |
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|---|
| 103054 | #define BIFP0_1_PCIE_TX_REPLAY__TX_REPLAY_STALL__SHIFT 0xa |
|---|
| 103055 | #define BIFP0_1_PCIE_TX_REPLAY__TX_REPLAY_DISABLE__SHIFT 0xb |
|---|
| 103056 | #define BIFP0_1_PCIE_TX_REPLAY__TX_REPLAY_ALL__SHIFT 0xc |
|---|
| 103057 | #define BIFP0_1_PCIE_TX_REPLAY__TX_REPLAY_FORCE_WRSCH_ACK__SHIFT 0xd |
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| 103058 | #define BIFP0_1_PCIE_TX_REPLAY__TX_REPLAY_TIMER_DIS__SHIFT 0xe |
|---|
| 103059 | #define BIFP0_1_PCIE_TX_REPLAY__TX_REPLAY_TIMER_OVERWRITE__SHIFT 0xf |
|---|
| 103060 | #define BIFP0_1_PCIE_TX_REPLAY__TX_REPLAY_TIMER__SHIFT 0x10 |
|---|
| 103061 | #define BIFP0_1_PCIE_TX_REPLAY__TX_REPLAY_NUM_MASK 0x0000001FL |
|---|
| 103062 | #define BIFP0_1_PCIE_TX_REPLAY__TX_REPLAY_ROLLOVER_EN_MASK 0x00000020L |
|---|
| 103063 | #define BIFP0_1_PCIE_TX_REPLAY__TX_REPLAY_STALL_MASK 0x00000400L |
|---|
| 103064 | #define BIFP0_1_PCIE_TX_REPLAY__TX_REPLAY_DISABLE_MASK 0x00000800L |
|---|
| 103065 | #define BIFP0_1_PCIE_TX_REPLAY__TX_REPLAY_ALL_MASK 0x00001000L |
|---|
| 103066 | #define BIFP0_1_PCIE_TX_REPLAY__TX_REPLAY_FORCE_WRSCH_ACK_MASK 0x00002000L |
|---|
| 103067 | #define BIFP0_1_PCIE_TX_REPLAY__TX_REPLAY_TIMER_DIS_MASK 0x00004000L |
|---|
| 103068 | #define BIFP0_1_PCIE_TX_REPLAY__TX_REPLAY_TIMER_OVERWRITE_MASK 0x00008000L |
|---|
| 103069 | #define BIFP0_1_PCIE_TX_REPLAY__TX_REPLAY_TIMER_MASK 0xFFFF0000L |
|---|
| 103070 | //BIFP0_1_PCIE_TX_ACK_LATENCY_LIMIT |
|---|
| 103071 | #define BIFP0_1_PCIE_TX_ACK_LATENCY_LIMIT__TX_ACK_LATENCY_LIMIT__SHIFT 0x0 |
|---|
| 103072 | #define BIFP0_1_PCIE_TX_ACK_LATENCY_LIMIT__TX_ACK_LATENCY_LIMIT_OVERWRITE__SHIFT 0xc |
|---|
| 103073 | #define BIFP0_1_PCIE_TX_ACK_LATENCY_LIMIT__TX_ACK_FC_ARB_ENABLE__SHIFT 0xd |
|---|
| 103074 | #define BIFP0_1_PCIE_TX_ACK_LATENCY_LIMIT__TX_ACK_LATENCY_SCALE__SHIFT 0x14 |
|---|
| 103075 | #define BIFP0_1_PCIE_TX_ACK_LATENCY_LIMIT__TX_ACK_LATENCY_ADJUSTMENT__SHIFT 0x18 |
|---|
| 103076 | #define BIFP0_1_PCIE_TX_ACK_LATENCY_LIMIT__TX_ACK_LATENCY_LIMIT_MASK 0x00000FFFL |
|---|
| 103077 | #define BIFP0_1_PCIE_TX_ACK_LATENCY_LIMIT__TX_ACK_LATENCY_LIMIT_OVERWRITE_MASK 0x00001000L |
|---|
| 103078 | #define BIFP0_1_PCIE_TX_ACK_LATENCY_LIMIT__TX_ACK_FC_ARB_ENABLE_MASK 0x00002000L |
|---|
| 103079 | #define BIFP0_1_PCIE_TX_ACK_LATENCY_LIMIT__TX_ACK_LATENCY_SCALE_MASK 0x00F00000L |
|---|
| 103080 | #define BIFP0_1_PCIE_TX_ACK_LATENCY_LIMIT__TX_ACK_LATENCY_ADJUSTMENT_MASK 0xFF000000L |
|---|
| 103081 | //BIFP0_1_PCIE_TX_CREDITS_FCU_THRESHOLD |
|---|
| 103082 | #define BIFP0_1_PCIE_TX_CREDITS_FCU_THRESHOLD__TX_FCU_THRESHOLD_P_VC0__SHIFT 0x0 |
|---|
| 103083 | #define BIFP0_1_PCIE_TX_CREDITS_FCU_THRESHOLD__TX_FCU_THRESHOLD_NP_VC0__SHIFT 0x4 |
|---|
| 103084 | #define BIFP0_1_PCIE_TX_CREDITS_FCU_THRESHOLD__TX_FCU_THRESHOLD_CPL_VC0__SHIFT 0x8 |
|---|
| 103085 | #define BIFP0_1_PCIE_TX_CREDITS_FCU_THRESHOLD__TX_FCU_THRESHOLD_P_VC1__SHIFT 0x10 |
|---|
| 103086 | #define BIFP0_1_PCIE_TX_CREDITS_FCU_THRESHOLD__TX_FCU_THRESHOLD_NP_VC1__SHIFT 0x14 |
|---|
| 103087 | #define BIFP0_1_PCIE_TX_CREDITS_FCU_THRESHOLD__TX_FCU_THRESHOLD_CPL_VC1__SHIFT 0x18 |
|---|
| 103088 | #define BIFP0_1_PCIE_TX_CREDITS_FCU_THRESHOLD__TX_FCU_THRESHOLD_P_VC0_MASK 0x00000007L |
|---|
| 103089 | #define BIFP0_1_PCIE_TX_CREDITS_FCU_THRESHOLD__TX_FCU_THRESHOLD_NP_VC0_MASK 0x00000070L |
|---|
| 103090 | #define BIFP0_1_PCIE_TX_CREDITS_FCU_THRESHOLD__TX_FCU_THRESHOLD_CPL_VC0_MASK 0x00000700L |
|---|
| 103091 | #define BIFP0_1_PCIE_TX_CREDITS_FCU_THRESHOLD__TX_FCU_THRESHOLD_P_VC1_MASK 0x00070000L |
|---|
| 103092 | #define BIFP0_1_PCIE_TX_CREDITS_FCU_THRESHOLD__TX_FCU_THRESHOLD_NP_VC1_MASK 0x00700000L |
|---|
| 103093 | #define BIFP0_1_PCIE_TX_CREDITS_FCU_THRESHOLD__TX_FCU_THRESHOLD_CPL_VC1_MASK 0x07000000L |
|---|
| 103094 | //BIFP0_1_PCIE_TX_VENDOR_SPECIFIC |
|---|
| 103095 | #define BIFP0_1_PCIE_TX_VENDOR_SPECIFIC__TX_VENDOR_DATA__SHIFT 0x0 |
|---|
| 103096 | #define BIFP0_1_PCIE_TX_VENDOR_SPECIFIC__TX_VENDOR_SEND__SHIFT 0x18 |
|---|
| 103097 | #define BIFP0_1_PCIE_TX_VENDOR_SPECIFIC__TX_VENDOR_DATA_MASK 0x00FFFFFFL |
|---|
| 103098 | #define BIFP0_1_PCIE_TX_VENDOR_SPECIFIC__TX_VENDOR_SEND_MASK 0x01000000L |
|---|
| 103099 | //BIFP0_1_PCIE_TX_NOP_DLLP |
|---|
| 103100 | #define BIFP0_1_PCIE_TX_NOP_DLLP__TX_NOP_DATA__SHIFT 0x0 |
|---|
| 103101 | #define BIFP0_1_PCIE_TX_NOP_DLLP__TX_NOP_SEND__SHIFT 0x18 |
|---|
| 103102 | #define BIFP0_1_PCIE_TX_NOP_DLLP__TX_NOP_DATA_MASK 0x00FFFFFFL |
|---|
| 103103 | #define BIFP0_1_PCIE_TX_NOP_DLLP__TX_NOP_SEND_MASK 0x01000000L |
|---|
| 103104 | //BIFP0_1_PCIE_TX_REQUEST_NUM_CNTL |
|---|
| 103105 | #define BIFP0_1_PCIE_TX_REQUEST_NUM_CNTL__TX_NUM_OUTSTANDING_NP__SHIFT 0x18 |
|---|
| 103106 | #define BIFP0_1_PCIE_TX_REQUEST_NUM_CNTL__TX_NUM_OUTSTANDING_NP_VC1_EN__SHIFT 0x1e |
|---|
| 103107 | #define BIFP0_1_PCIE_TX_REQUEST_NUM_CNTL__TX_NUM_OUTSTANDING_NP_EN__SHIFT 0x1f |
|---|
| 103108 | #define BIFP0_1_PCIE_TX_REQUEST_NUM_CNTL__TX_NUM_OUTSTANDING_NP_MASK 0x3F000000L |
|---|
| 103109 | #define BIFP0_1_PCIE_TX_REQUEST_NUM_CNTL__TX_NUM_OUTSTANDING_NP_VC1_EN_MASK 0x40000000L |
|---|
| 103110 | #define BIFP0_1_PCIE_TX_REQUEST_NUM_CNTL__TX_NUM_OUTSTANDING_NP_EN_MASK 0x80000000L |
|---|
| 103111 | //BIFP0_1_PCIE_TX_CREDITS_ADVT_P |
|---|
| 103112 | #define BIFP0_1_PCIE_TX_CREDITS_ADVT_P__TX_CREDITS_ADVT_PD__SHIFT 0x0 |
|---|
| 103113 | #define BIFP0_1_PCIE_TX_CREDITS_ADVT_P__TX_CREDITS_ADVT_PH__SHIFT 0x10 |
|---|
| 103114 | #define BIFP0_1_PCIE_TX_CREDITS_ADVT_P__TX_CREDITS_ADVT_PD_MASK 0x00003FFFL |
|---|
| 103115 | #define BIFP0_1_PCIE_TX_CREDITS_ADVT_P__TX_CREDITS_ADVT_PH_MASK 0x03FF0000L |
|---|
| 103116 | //BIFP0_1_PCIE_TX_CREDITS_ADVT_NP |
|---|
| 103117 | #define BIFP0_1_PCIE_TX_CREDITS_ADVT_NP__TX_CREDITS_ADVT_NPD__SHIFT 0x0 |
|---|
| 103118 | #define BIFP0_1_PCIE_TX_CREDITS_ADVT_NP__TX_CREDITS_ADVT_NPH__SHIFT 0x10 |
|---|
| 103119 | #define BIFP0_1_PCIE_TX_CREDITS_ADVT_NP__TX_CREDITS_ADVT_NPD_MASK 0x00003FFFL |
|---|
| 103120 | #define BIFP0_1_PCIE_TX_CREDITS_ADVT_NP__TX_CREDITS_ADVT_NPH_MASK 0x03FF0000L |
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| 103124 | #define BIFP0_1_PCIE_TX_CREDITS_ADVT_CPL__TX_CREDITS_ADVT_CPLD_MASK 0x00003FFFL |
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| 103139 | #define BIFP0_1_PCIE_TX_CREDITS_INIT_CPL__TX_CREDITS_INIT_CPLD_MASK 0x00000FFFL |
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| 103140 | #define BIFP0_1_PCIE_TX_CREDITS_INIT_CPL__TX_CREDITS_INIT_CPLH_MASK 0x00FF0000L |
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| 103160 | #define BIFP0_1_PCIE_TX_CREDITS_STATUS__TX_CREDITS_CUR_STATUS_PD_MASK 0x00010000L |
|---|
| 103161 | #define BIFP0_1_PCIE_TX_CREDITS_STATUS__TX_CREDITS_CUR_STATUS_PH_MASK 0x00020000L |
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|---|
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|---|
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| 103187 | #define BIFP0_1_PCIE_FC_NP_VC1__ADVT_FC_VC1_NPD_CREDITS__SHIFT 0x0 |
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| 103188 | #define BIFP0_1_PCIE_FC_NP_VC1__ADVT_FC_VC1_NPH_CREDITS__SHIFT 0x10 |
|---|
| 103189 | #define BIFP0_1_PCIE_FC_NP_VC1__ADVT_FC_VC1_NPD_CREDITS_MASK 0x0000FFFFL |
|---|
| 103190 | #define BIFP0_1_PCIE_FC_NP_VC1__ADVT_FC_VC1_NPH_CREDITS_MASK 0x0FFF0000L |
|---|
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|---|
| 103195 | #define BIFP0_1_PCIE_FC_CPL_VC1__ADVT_FC_VC1_CPLH_CREDITS_MASK 0x0FFF0000L |
|---|
| 103196 | |
|---|
| 103197 | |
|---|
| 103198 | // addressBlock: nbio_pcie1_bifp1_pciedir_p |
|---|
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| 103200 | #define BIFP1_1_PCIEP_RESERVED__RESERVED__SHIFT 0x0 |
|---|
| 103201 | #define BIFP1_1_PCIEP_RESERVED__RESERVED_MASK 0xFFFFFFFFL |
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| 103202 | //BIFP1_1_PCIEP_SCRATCH |
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| 103203 | #define BIFP1_1_PCIEP_SCRATCH__PCIEP_SCRATCH__SHIFT 0x0 |
|---|
| 103204 | #define BIFP1_1_PCIEP_SCRATCH__PCIEP_SCRATCH_MASK 0xFFFFFFFFL |
|---|
| 103205 | //BIFP1_1_PCIEP_PORT_CNTL |
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| 103206 | #define BIFP1_1_PCIEP_PORT_CNTL__SLV_PORT_REQ_EN__SHIFT 0x0 |
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|---|
| 103208 | #define BIFP1_1_PCIEP_PORT_CNTL__HOTPLUG_MSG_EN__SHIFT 0x2 |
|---|
| 103209 | #define BIFP1_1_PCIEP_PORT_CNTL__NATIVE_PME_EN__SHIFT 0x3 |
|---|
| 103210 | #define BIFP1_1_PCIEP_PORT_CNTL__PWR_FAULT_EN__SHIFT 0x4 |
|---|
| 103211 | #define BIFP1_1_PCIEP_PORT_CNTL__PMI_BM_DIS__SHIFT 0x5 |
|---|
| 103212 | #define BIFP1_1_PCIEP_PORT_CNTL__PME_EN_HW_DEBUG__SHIFT 0x6 |
|---|
| 103213 | #define BIFP1_1_PCIEP_PORT_CNTL__PME_MODE_HW_DEBUG__SHIFT 0x7 |
|---|
| 103214 | #define BIFP1_1_PCIEP_PORT_CNTL__CI_SLV_CPL_STATIC_ALLOC_LIMIT_S__SHIFT 0x8 |
|---|
| 103215 | #define BIFP1_1_PCIEP_PORT_CNTL__CI_PRIV_MAX_CPL_PAYLOAD_SIZE__SHIFT 0x12 |
|---|
| 103216 | #define BIFP1_1_PCIEP_PORT_CNTL__CI_SLV_RSP_POISONED_UR_MODE__SHIFT 0x18 |
|---|
| 103217 | #define BIFP1_1_PCIEP_PORT_CNTL__CI_MAX_CPL_PAYLOAD_SIZE_MODE__SHIFT 0x1a |
|---|
| 103218 | #define BIFP1_1_PCIEP_PORT_CNTL__SLV_PORT_REQ_EN_MASK 0x00000001L |
|---|
| 103219 | #define BIFP1_1_PCIEP_PORT_CNTL__CI_SNOOP_OVERRIDE_MASK 0x00000002L |
|---|
| 103220 | #define BIFP1_1_PCIEP_PORT_CNTL__HOTPLUG_MSG_EN_MASK 0x00000004L |
|---|
| 103221 | #define BIFP1_1_PCIEP_PORT_CNTL__NATIVE_PME_EN_MASK 0x00000008L |
|---|
| 103222 | #define BIFP1_1_PCIEP_PORT_CNTL__PWR_FAULT_EN_MASK 0x00000010L |
|---|
| 103223 | #define BIFP1_1_PCIEP_PORT_CNTL__PMI_BM_DIS_MASK 0x00000020L |
|---|
| 103224 | #define BIFP1_1_PCIEP_PORT_CNTL__PME_EN_HW_DEBUG_MASK 0x00000040L |
|---|
| 103225 | #define BIFP1_1_PCIEP_PORT_CNTL__PME_MODE_HW_DEBUG_MASK 0x00000080L |
|---|
| 103226 | #define BIFP1_1_PCIEP_PORT_CNTL__CI_SLV_CPL_STATIC_ALLOC_LIMIT_S_MASK 0x0003FF00L |
|---|
| 103227 | #define BIFP1_1_PCIEP_PORT_CNTL__CI_PRIV_MAX_CPL_PAYLOAD_SIZE_MASK 0x001C0000L |
|---|
| 103228 | #define BIFP1_1_PCIEP_PORT_CNTL__CI_SLV_RSP_POISONED_UR_MODE_MASK 0x03000000L |
|---|
| 103229 | #define BIFP1_1_PCIEP_PORT_CNTL__CI_MAX_CPL_PAYLOAD_SIZE_MODE_MASK 0x0C000000L |
|---|
| 103230 | //BIFP1_1_PCIE_TX_REQUESTER_ID |
|---|
| 103231 | #define BIFP1_1_PCIE_TX_REQUESTER_ID__TX_REQUESTER_ID_FUNCTION__SHIFT 0x0 |
|---|
| 103232 | #define BIFP1_1_PCIE_TX_REQUESTER_ID__TX_REQUESTER_ID_DEVICE__SHIFT 0x3 |
|---|
| 103233 | #define BIFP1_1_PCIE_TX_REQUESTER_ID__TX_REQUESTER_ID_BUS__SHIFT 0x8 |
|---|
| 103234 | #define BIFP1_1_PCIE_TX_REQUESTER_ID__TX_SWUS_REQUESTER_ID_FUNCTION__SHIFT 0x10 |
|---|
| 103235 | #define BIFP1_1_PCIE_TX_REQUESTER_ID__TX_SWUS_REQUESTER_ID_DEVICE__SHIFT 0x13 |
|---|
| 103236 | #define BIFP1_1_PCIE_TX_REQUESTER_ID__TX_SWUS_REQUESTER_ID_BUS__SHIFT 0x18 |
|---|
| 103237 | #define BIFP1_1_PCIE_TX_REQUESTER_ID__TX_REQUESTER_ID_FUNCTION_MASK 0x00000007L |
|---|
| 103238 | #define BIFP1_1_PCIE_TX_REQUESTER_ID__TX_REQUESTER_ID_DEVICE_MASK 0x000000F8L |
|---|
| 103239 | #define BIFP1_1_PCIE_TX_REQUESTER_ID__TX_REQUESTER_ID_BUS_MASK 0x0000FF00L |
|---|
| 103240 | #define BIFP1_1_PCIE_TX_REQUESTER_ID__TX_SWUS_REQUESTER_ID_FUNCTION_MASK 0x00070000L |
|---|
| 103241 | #define BIFP1_1_PCIE_TX_REQUESTER_ID__TX_SWUS_REQUESTER_ID_DEVICE_MASK 0x00F80000L |
|---|
| 103242 | #define BIFP1_1_PCIE_TX_REQUESTER_ID__TX_SWUS_REQUESTER_ID_BUS_MASK 0xFF000000L |
|---|
| 103243 | //BIFP1_1_PCIE_P_PORT_LANE_STATUS |
|---|
| 103244 | #define BIFP1_1_PCIE_P_PORT_LANE_STATUS__PORT_LANE_REVERSAL__SHIFT 0x0 |
|---|
| 103245 | #define BIFP1_1_PCIE_P_PORT_LANE_STATUS__PHY_LINK_WIDTH__SHIFT 0x1 |
|---|
| 103246 | #define BIFP1_1_PCIE_P_PORT_LANE_STATUS__PORT_LANE_REVERSAL_MASK 0x00000001L |
|---|
| 103247 | #define BIFP1_1_PCIE_P_PORT_LANE_STATUS__PHY_LINK_WIDTH_MASK 0x0000007EL |
|---|
| 103248 | //BIFP1_1_PCIE_ERR_CNTL |
|---|
| 103249 | #define BIFP1_1_PCIE_ERR_CNTL__ERR_REPORTING_DIS__SHIFT 0x0 |
|---|
| 103250 | #define BIFP1_1_PCIE_ERR_CNTL__STRAP_FIRST_RCVD_ERR_LOG__SHIFT 0x1 |
|---|
| 103251 | #define BIFP1_1_PCIE_ERR_CNTL__RX_DROP_ECRC_FAILURES__SHIFT 0x2 |
|---|
| 103252 | #define BIFP1_1_PCIE_ERR_CNTL__RX_GENERATE_LCRC_ERR__SHIFT 0x5 |
|---|
| 103253 | #define BIFP1_1_PCIE_ERR_CNTL__RX_GENERATE_POIS_TLP__SHIFT 0x6 |
|---|
| 103254 | #define BIFP1_1_PCIE_ERR_CNTL__RX_GENERATE_ECRC_ERR__SHIFT 0x7 |
|---|
| 103255 | #define BIFP1_1_PCIE_ERR_CNTL__AER_HDR_LOG_TIMEOUT__SHIFT 0x8 |
|---|
| 103256 | #define BIFP1_1_PCIE_ERR_CNTL__AER_HDR_LOG_F0_TIMER_EXPIRED__SHIFT 0xb |
|---|
| 103257 | #define BIFP1_1_PCIE_ERR_CNTL__CI_P_SLV_BUF_RD_HALT_STATUS__SHIFT 0xe |
|---|
| 103258 | #define BIFP1_1_PCIE_ERR_CNTL__CI_NP_SLV_BUF_RD_HALT_STATUS__SHIFT 0xf |
|---|
| 103259 | #define BIFP1_1_PCIE_ERR_CNTL__CI_SLV_BUF_HALT_RESET__SHIFT 0x10 |
|---|
| 103260 | #define BIFP1_1_PCIE_ERR_CNTL__SEND_ERR_MSG_IMMEDIATELY__SHIFT 0x11 |
|---|
| 103261 | #define BIFP1_1_PCIE_ERR_CNTL__STRAP_POISONED_ADVISORY_NONFATAL__SHIFT 0x12 |
|---|
| 103262 | #define BIFP1_1_PCIE_ERR_CNTL__AER_PRIV_MASK_BAD_DLLP__SHIFT 0x13 |
|---|
| 103263 | #define BIFP1_1_PCIE_ERR_CNTL__AER_PRIV_MASK_BAD_TLP__SHIFT 0x14 |
|---|
| 103264 | #define BIFP1_1_PCIE_ERR_CNTL__ERR_REPORTING_DIS_MASK 0x00000001L |
|---|
| 103265 | #define BIFP1_1_PCIE_ERR_CNTL__STRAP_FIRST_RCVD_ERR_LOG_MASK 0x00000002L |
|---|
| 103266 | #define BIFP1_1_PCIE_ERR_CNTL__RX_DROP_ECRC_FAILURES_MASK 0x00000004L |
|---|
| 103267 | #define BIFP1_1_PCIE_ERR_CNTL__RX_GENERATE_LCRC_ERR_MASK 0x00000020L |
|---|
| 103268 | #define BIFP1_1_PCIE_ERR_CNTL__RX_GENERATE_POIS_TLP_MASK 0x00000040L |
|---|
| 103269 | #define BIFP1_1_PCIE_ERR_CNTL__RX_GENERATE_ECRC_ERR_MASK 0x00000080L |
|---|
| 103270 | #define BIFP1_1_PCIE_ERR_CNTL__AER_HDR_LOG_TIMEOUT_MASK 0x00000700L |
|---|
| 103271 | #define BIFP1_1_PCIE_ERR_CNTL__AER_HDR_LOG_F0_TIMER_EXPIRED_MASK 0x00000800L |
|---|
| 103272 | #define BIFP1_1_PCIE_ERR_CNTL__CI_P_SLV_BUF_RD_HALT_STATUS_MASK 0x00004000L |
|---|
| 103273 | #define BIFP1_1_PCIE_ERR_CNTL__CI_NP_SLV_BUF_RD_HALT_STATUS_MASK 0x00008000L |
|---|
| 103274 | #define BIFP1_1_PCIE_ERR_CNTL__CI_SLV_BUF_HALT_RESET_MASK 0x00010000L |
|---|
| 103275 | #define BIFP1_1_PCIE_ERR_CNTL__SEND_ERR_MSG_IMMEDIATELY_MASK 0x00020000L |
|---|
| 103276 | #define BIFP1_1_PCIE_ERR_CNTL__STRAP_POISONED_ADVISORY_NONFATAL_MASK 0x00040000L |
|---|
| 103277 | #define BIFP1_1_PCIE_ERR_CNTL__AER_PRIV_MASK_BAD_DLLP_MASK 0x00080000L |
|---|
| 103278 | #define BIFP1_1_PCIE_ERR_CNTL__AER_PRIV_MASK_BAD_TLP_MASK 0x00100000L |
|---|
| 103279 | //BIFP1_1_PCIE_RX_CNTL |
|---|
| 103280 | #define BIFP1_1_PCIE_RX_CNTL__RX_IGNORE_IO_ERR__SHIFT 0x0 |
|---|
| 103281 | #define BIFP1_1_PCIE_RX_CNTL__RX_IGNORE_BE_ERR__SHIFT 0x1 |
|---|
| 103282 | #define BIFP1_1_PCIE_RX_CNTL__RX_IGNORE_MSG_ERR__SHIFT 0x2 |
|---|
| 103283 | #define BIFP1_1_PCIE_RX_CNTL__RX_IGNORE_CRC_ERR__SHIFT 0x3 |
|---|
| 103284 | #define BIFP1_1_PCIE_RX_CNTL__RX_IGNORE_CFG_ERR__SHIFT 0x4 |
|---|
| 103285 | #define BIFP1_1_PCIE_RX_CNTL__RX_IGNORE_CPL_ERR__SHIFT 0x5 |
|---|
| 103286 | #define BIFP1_1_PCIE_RX_CNTL__RX_IGNORE_EP_ERR__SHIFT 0x6 |
|---|
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|---|
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|---|
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|---|
| 103328 | #define BIFP1_1_PCIE_RX_CNTL__RX_PCIE_CPL_TIMEOUT_DIS_MASK 0x00100000L |
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| 103329 | #define BIFP1_1_PCIE_RX_CNTL__RX_IGNORE_SHORTPREFIX_ERR_MASK 0x00200000L |
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| 103330 | #define BIFP1_1_PCIE_RX_CNTL__RX_IGNORE_MAXPREFIX_ERR_MASK 0x00400000L |
|---|
| 103331 | #define BIFP1_1_PCIE_RX_CNTL__RX_IGNORE_CPLPREFIX_ERR_MASK 0x00800000L |
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| 103332 | #define BIFP1_1_PCIE_RX_CNTL__RX_IGNORE_INVALIDPASID_ERR_MASK 0x01000000L |
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| 103333 | #define BIFP1_1_PCIE_RX_CNTL__RX_IGNORE_NOT_PASID_UR_MASK 0x02000000L |
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| 103334 | #define BIFP1_1_PCIE_RX_CNTL__RX_TPH_DIS_MASK 0x04000000L |
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| 103335 | #define BIFP1_1_PCIE_RX_CNTL__RX_RCB_FLR_TIMEOUT_DIS_MASK 0x08000000L |
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| 103336 | #define BIFP1_1_PCIE_RX_CNTL__CTO_MASK_PRIV_MASK 0x10000000L |
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| 103337 | #define BIFP1_1_PCIE_RX_CNTL__RX_SWAP_RTRC_TO_BFRC_ENABLE_MASK 0x20000000L |
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| 103338 | #define BIFP1_1_PCIE_RX_CNTL__DPC_PRIV_TRIGGER_ON_SURPDN_EN_MASK 0x40000000L |
|---|
| 103339 | #define BIFP1_1_PCIE_RX_CNTL__DPC_PRIV_TRIGGER_3_EN_MASK 0x80000000L |
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| 103340 | //BIFP1_1_PCIE_RX_EXPECTED_SEQNUM |
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| 103341 | #define BIFP1_1_PCIE_RX_EXPECTED_SEQNUM__RX_EXPECTED_SEQNUM__SHIFT 0x0 |
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| 103343 | //BIFP1_1_PCIE_RX_VENDOR_SPECIFIC |
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| 103344 | #define BIFP1_1_PCIE_RX_VENDOR_SPECIFIC__RX_VENDOR_DATA__SHIFT 0x0 |
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| 103347 | #define BIFP1_1_PCIE_RX_VENDOR_SPECIFIC__RX_VENDOR_STATUS_MASK 0x01000000L |
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| 103348 | //BIFP1_1_PCIE_RX_CNTL3 |
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| 103349 | #define BIFP1_1_PCIE_RX_CNTL3__RX_IGNORE_RC_TRANSMRDPASID_UR__SHIFT 0x0 |
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| 103350 | #define BIFP1_1_PCIE_RX_CNTL3__RX_IGNORE_RC_TRANSMWRPASID_UR__SHIFT 0x1 |
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| 103351 | #define BIFP1_1_PCIE_RX_CNTL3__RX_IGNORE_RC_PRGRESPMSG_UR__SHIFT 0x2 |
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| 103352 | #define BIFP1_1_PCIE_RX_CNTL3__RX_IGNORE_RC_INVREQ_UR__SHIFT 0x3 |
|---|
| 103353 | #define BIFP1_1_PCIE_RX_CNTL3__RX_IGNORE_RC_INVCPLPASID_UR__SHIFT 0x4 |
|---|
| 103354 | #define BIFP1_1_PCIE_RX_CNTL3__RX_ENH_ATOMIC_EN__SHIFT 0x8 |
|---|
| 103355 | #define BIFP1_1_PCIE_RX_CNTL3__RX_INGRESS_POISONED_BLOCKING_EN__SHIFT 0x9 |
|---|
| 103356 | #define BIFP1_1_PCIE_RX_CNTL3__RX_SWAP_RTRC_TO_BFRC_HDR_ONLY_ENABLE__SHIFT 0xa |
|---|
| 103357 | #define BIFP1_1_PCIE_RX_CNTL3__RX_PRIV_POISON_EGRESS_BLOCK_EN__SHIFT 0xb |
|---|
| 103358 | #define BIFP1_1_PCIE_RX_CNTL3__RX_IGNORE_RC_TRANSMRDPASID_UR_MASK 0x00000001L |
|---|
| 103359 | #define BIFP1_1_PCIE_RX_CNTL3__RX_IGNORE_RC_TRANSMWRPASID_UR_MASK 0x00000002L |
|---|
| 103360 | #define BIFP1_1_PCIE_RX_CNTL3__RX_IGNORE_RC_PRGRESPMSG_UR_MASK 0x00000004L |
|---|
| 103361 | #define BIFP1_1_PCIE_RX_CNTL3__RX_IGNORE_RC_INVREQ_UR_MASK 0x00000008L |
|---|
| 103362 | #define BIFP1_1_PCIE_RX_CNTL3__RX_IGNORE_RC_INVCPLPASID_UR_MASK 0x00000010L |
|---|
| 103363 | #define BIFP1_1_PCIE_RX_CNTL3__RX_ENH_ATOMIC_EN_MASK 0x00000100L |
|---|
| 103364 | #define BIFP1_1_PCIE_RX_CNTL3__RX_INGRESS_POISONED_BLOCKING_EN_MASK 0x00000200L |
|---|
| 103365 | #define BIFP1_1_PCIE_RX_CNTL3__RX_SWAP_RTRC_TO_BFRC_HDR_ONLY_ENABLE_MASK 0x00000400L |
|---|
| 103366 | #define BIFP1_1_PCIE_RX_CNTL3__RX_PRIV_POISON_EGRESS_BLOCK_EN_MASK 0x00000800L |
|---|
| 103367 | //BIFP1_1_PCIE_RX_CREDITS_ALLOCATED_P |
|---|
| 103368 | #define BIFP1_1_PCIE_RX_CREDITS_ALLOCATED_P__RX_CREDITS_ALLOCATED_PD__SHIFT 0x0 |
|---|
| 103369 | #define BIFP1_1_PCIE_RX_CREDITS_ALLOCATED_P__RX_CREDITS_ALLOCATED_PH__SHIFT 0x10 |
|---|
| 103370 | #define BIFP1_1_PCIE_RX_CREDITS_ALLOCATED_P__RX_CREDITS_ALLOCATED_PD_MASK 0x00000FFFL |
|---|
| 103371 | #define BIFP1_1_PCIE_RX_CREDITS_ALLOCATED_P__RX_CREDITS_ALLOCATED_PH_MASK 0x00FF0000L |
|---|
| 103372 | //BIFP1_1_PCIE_RX_CREDITS_ALLOCATED_NP |
|---|
| 103373 | #define BIFP1_1_PCIE_RX_CREDITS_ALLOCATED_NP__RX_CREDITS_ALLOCATED_NPD__SHIFT 0x0 |
|---|
| 103374 | #define BIFP1_1_PCIE_RX_CREDITS_ALLOCATED_NP__RX_CREDITS_ALLOCATED_NPH__SHIFT 0x10 |
|---|
| 103375 | #define BIFP1_1_PCIE_RX_CREDITS_ALLOCATED_NP__RX_CREDITS_ALLOCATED_NPD_MASK 0x00000FFFL |
|---|
| 103376 | #define BIFP1_1_PCIE_RX_CREDITS_ALLOCATED_NP__RX_CREDITS_ALLOCATED_NPH_MASK 0x00FF0000L |
|---|
| 103377 | //BIFP1_1_PCIE_RX_CREDITS_ALLOCATED_CPL |
|---|
| 103378 | #define BIFP1_1_PCIE_RX_CREDITS_ALLOCATED_CPL__RX_CREDITS_ALLOCATED_CPLD__SHIFT 0x0 |
|---|
| 103379 | #define BIFP1_1_PCIE_RX_CREDITS_ALLOCATED_CPL__RX_CREDITS_ALLOCATED_CPLH__SHIFT 0x10 |
|---|
| 103380 | #define BIFP1_1_PCIE_RX_CREDITS_ALLOCATED_CPL__RX_CREDITS_ALLOCATED_CPLD_MASK 0x00000FFFL |
|---|
| 103381 | #define BIFP1_1_PCIE_RX_CREDITS_ALLOCATED_CPL__RX_CREDITS_ALLOCATED_CPLH_MASK 0x00FF0000L |
|---|
| 103382 | //BIFP1_1_PCIEP_ERROR_INJECT_PHYSICAL |
|---|
| 103383 | #define BIFP1_1_PCIEP_ERROR_INJECT_PHYSICAL__ERROR_INJECT_PL_LANE_ERR__SHIFT 0x0 |
|---|
| 103384 | #define BIFP1_1_PCIEP_ERROR_INJECT_PHYSICAL__ERROR_INJECT_PL_FRAMING_ERR__SHIFT 0x2 |
|---|
| 103385 | #define BIFP1_1_PCIEP_ERROR_INJECT_PHYSICAL__ERROR_INJECT_PL_BAD_PARITY_IN_SKP__SHIFT 0x4 |
|---|
| 103386 | #define BIFP1_1_PCIEP_ERROR_INJECT_PHYSICAL__ERROR_INJECT_PL_BAD_LFSR_IN_SKP__SHIFT 0x6 |
|---|
| 103387 | #define BIFP1_1_PCIEP_ERROR_INJECT_PHYSICAL__ERROR_INJECT_PL_LOOPBACK_UFLOW__SHIFT 0x8 |
|---|
| 103388 | #define BIFP1_1_PCIEP_ERROR_INJECT_PHYSICAL__ERROR_INJECT_PL_LOOPBACK_OFLOW__SHIFT 0xa |
|---|
| 103389 | #define BIFP1_1_PCIEP_ERROR_INJECT_PHYSICAL__ERROR_INJECT_PL_DESKEW_ERR__SHIFT 0xc |
|---|
| 103390 | #define BIFP1_1_PCIEP_ERROR_INJECT_PHYSICAL__ERROR_INJECT_PL_8B10B_DISPARITY_ERR__SHIFT 0xe |
|---|
| 103391 | #define BIFP1_1_PCIEP_ERROR_INJECT_PHYSICAL__ERROR_INJECT_PL_8B10B_DECODE_ERR__SHIFT 0x10 |
|---|
| 103392 | #define BIFP1_1_PCIEP_ERROR_INJECT_PHYSICAL__ERROR_INJECT_PL_SKP_OS_ERROR__SHIFT 0x12 |
|---|
| 103393 | #define BIFP1_1_PCIEP_ERROR_INJECT_PHYSICAL__ERROR_INJECT_PL_INV_OS_IDENTIFIER__SHIFT 0x14 |
|---|
| 103394 | #define 0x16 |
|---|
| 103395 | #define BIFP1_1_PCIEP_ERROR_INJECT_PHYSICAL__ERROR_INJECT_PL_LANE_ERR_MASK 0x00000003L |
|---|
| 103396 | #define BIFP1_1_PCIEP_ERROR_INJECT_PHYSICAL__ERROR_INJECT_PL_FRAMING_ERR_MASK 0x0000000CL |
|---|
| 103397 | #define BIFP1_1_PCIEP_ERROR_INJECT_PHYSICAL__ERROR_INJECT_PL_BAD_PARITY_IN_SKP_MASK 0x00000030L |
|---|
| 103398 | #define BIFP1_1_PCIEP_ERROR_INJECT_PHYSICAL__ERROR_INJECT_PL_BAD_LFSR_IN_SKP_MASK 0x000000C0L |
|---|
| 103399 | #define BIFP1_1_PCIEP_ERROR_INJECT_PHYSICAL__ERROR_INJECT_PL_LOOPBACK_UFLOW_MASK 0x00000300L |
|---|
| 103400 | #define BIFP1_1_PCIEP_ERROR_INJECT_PHYSICAL__ERROR_INJECT_PL_LOOPBACK_OFLOW_MASK 0x00000C00L |
|---|
| 103401 | #define BIFP1_1_PCIEP_ERROR_INJECT_PHYSICAL__ERROR_INJECT_PL_DESKEW_ERR_MASK 0x00003000L |
|---|
| 103402 | #define BIFP1_1_PCIEP_ERROR_INJECT_PHYSICAL__ERROR_INJECT_PL_8B10B_DISPARITY_ERR_MASK 0x0000C000L |
|---|
| 103403 | #define BIFP1_1_PCIEP_ERROR_INJECT_PHYSICAL__ERROR_INJECT_PL_8B10B_DECODE_ERR_MASK 0x00030000L |
|---|
| 103404 | #define BIFP1_1_PCIEP_ERROR_INJECT_PHYSICAL__ERROR_INJECT_PL_SKP_OS_ERROR_MASK 0x000C0000L |
|---|
| 103405 | #define BIFP1_1_PCIEP_ERROR_INJECT_PHYSICAL__ERROR_INJECT_PL_INV_OS_IDENTIFIER_MASK 0x00300000L |
|---|
| 103406 | #define 0x00C00000L |
|---|
| 103407 | //BIFP1_1_PCIEP_ERROR_INJECT_TRANSACTION |
|---|
| 103408 | #define BIFP1_1_PCIEP_ERROR_INJECT_TRANSACTION__ERROR_INJECT_TL_FLOW_CTL_ERR__SHIFT 0x0 |
|---|
| 103409 | #define BIFP1_1_PCIEP_ERROR_INJECT_TRANSACTION__ERROR_INJECT_TL_REPLAY_NUM_ROLLOVER__SHIFT 0x2 |
|---|
| 103410 | #define BIFP1_1_PCIEP_ERROR_INJECT_TRANSACTION__ERROR_INJECT_TL_BAD_DLLP__SHIFT 0x4 |
|---|
| 103411 | #define BIFP1_1_PCIEP_ERROR_INJECT_TRANSACTION__ERROR_INJECT_TL_BAD_TLP__SHIFT 0x6 |
|---|
| 103412 | #define BIFP1_1_PCIEP_ERROR_INJECT_TRANSACTION__ERROR_INJECT_TL_UNSUPPORTED_REQ__SHIFT 0x8 |
|---|
| 103413 | #define BIFP1_1_PCIEP_ERROR_INJECT_TRANSACTION__ERROR_INJECT_TL_ECRC_ERROR__SHIFT 0xa |
|---|
| 103414 | #define BIFP1_1_PCIEP_ERROR_INJECT_TRANSACTION__ERROR_INJECT_TL_MALFORMED_TLP__SHIFT 0xc |
|---|
| 103415 | #define BIFP1_1_PCIEP_ERROR_INJECT_TRANSACTION__ERROR_INJECT_TL_UNEXPECTED_CMPLT__SHIFT 0xe |
|---|
| 103416 | #define BIFP1_1_PCIEP_ERROR_INJECT_TRANSACTION__ERROR_INJECT_TL_COMPLETER_ABORT__SHIFT 0x10 |
|---|
| 103417 | #define BIFP1_1_PCIEP_ERROR_INJECT_TRANSACTION__ERROR_INJECT_TL_COMPLETION_TIMEOUT__SHIFT 0x12 |
|---|
| 103418 | #define BIFP1_1_PCIEP_ERROR_INJECT_TRANSACTION__ERROR_INJECT_TL_FLOW_CTL_ERR_MASK 0x00000003L |
|---|
| 103419 | #define BIFP1_1_PCIEP_ERROR_INJECT_TRANSACTION__ERROR_INJECT_TL_REPLAY_NUM_ROLLOVER_MASK 0x0000000CL |
|---|
| 103420 | #define BIFP1_1_PCIEP_ERROR_INJECT_TRANSACTION__ERROR_INJECT_TL_BAD_DLLP_MASK 0x00000030L |
|---|
| 103421 | #define BIFP1_1_PCIEP_ERROR_INJECT_TRANSACTION__ERROR_INJECT_TL_BAD_TLP_MASK 0x000000C0L |
|---|
| 103422 | #define BIFP1_1_PCIEP_ERROR_INJECT_TRANSACTION__ERROR_INJECT_TL_UNSUPPORTED_REQ_MASK 0x00000300L |
|---|
| 103423 | #define BIFP1_1_PCIEP_ERROR_INJECT_TRANSACTION__ERROR_INJECT_TL_ECRC_ERROR_MASK 0x00000C00L |
|---|
| 103424 | #define BIFP1_1_PCIEP_ERROR_INJECT_TRANSACTION__ERROR_INJECT_TL_MALFORMED_TLP_MASK 0x00003000L |
|---|
| 103425 | #define BIFP1_1_PCIEP_ERROR_INJECT_TRANSACTION__ERROR_INJECT_TL_UNEXPECTED_CMPLT_MASK 0x0000C000L |
|---|
| 103426 | #define BIFP1_1_PCIEP_ERROR_INJECT_TRANSACTION__ERROR_INJECT_TL_COMPLETER_ABORT_MASK 0x00030000L |
|---|
| 103427 | #define BIFP1_1_PCIEP_ERROR_INJECT_TRANSACTION__ERROR_INJECT_TL_COMPLETION_TIMEOUT_MASK 0x000C0000L |
|---|
| 103428 | //BIFP1_1_PCIEP_NAK_COUNTER |
|---|
| 103429 | #define BIFP1_1_PCIEP_NAK_COUNTER__RX_NUM_NAK_RECEIVED_PORT__SHIFT 0x0 |
|---|
| 103430 | #define BIFP1_1_PCIEP_NAK_COUNTER__RX_NUM_NAK_GENERATED_PORT__SHIFT 0x10 |
|---|
| 103431 | #define BIFP1_1_PCIEP_NAK_COUNTER__RX_NUM_NAK_RECEIVED_PORT_MASK 0x0000FFFFL |
|---|
| 103432 | #define BIFP1_1_PCIEP_NAK_COUNTER__RX_NUM_NAK_GENERATED_PORT_MASK 0xFFFF0000L |
|---|
| 103433 | //BIFP1_1_PCIE_LC_CNTL |
|---|
| 103434 | #define BIFP1_1_PCIE_LC_CNTL__LC_ADVANCE_SPEED_COMPL_ON_EVERY_COMPL_ENTRY__SHIFT 0x0 |
|---|
| 103435 | #define BIFP1_1_PCIE_LC_CNTL__LC_DONT_ENTER_L23_IN_D0__SHIFT 0x1 |
|---|
| 103436 | #define BIFP1_1_PCIE_LC_CNTL__LC_RESET_L_IDLE_COUNT_EN__SHIFT 0x2 |
|---|
| 103437 | #define BIFP1_1_PCIE_LC_CNTL__LC_RESET_LINK__SHIFT 0x3 |
|---|
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| 103509 | #define BIFP1_1_PCIE_LC_TRAINING_CNTL__LC_DISABLE_TRAINING_BIT_ARCH_MASK 0x00002000L |
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| 103538 | #define BIFP1_1_PCIE_LC_LINK_WIDTH_CNTL__LC_L1_RECONFIG_EN__SHIFT 0x11 |
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| 103539 | #define BIFP1_1_PCIE_LC_LINK_WIDTH_CNTL__LC_DYNLINK_MST_EN__SHIFT 0x12 |
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| 103540 | #define BIFP1_1_PCIE_LC_LINK_WIDTH_CNTL__LC_DUAL_END_RECONFIG_EN__SHIFT 0x13 |
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| 103542 | #define BIFP1_1_PCIE_LC_LINK_WIDTH_CNTL__LC_DYN_LANES_PWR_STATE__SHIFT 0x15 |
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| 103543 | #define BIFP1_1_PCIE_LC_LINK_WIDTH_CNTL__LC_MULT_REVERSE_ATTEMP_EN__SHIFT 0x18 |
|---|
| 103544 | #define BIFP1_1_PCIE_LC_LINK_WIDTH_CNTL__LC_RESET_TSX_CNT_IN_RCONFIG_EN__SHIFT 0x19 |
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| 103545 | #define BIFP1_1_PCIE_LC_LINK_WIDTH_CNTL__LC_WAIT_FOR_L_IDLE_IN_R_IDLE__SHIFT 0x1a |
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| 103552 | #define BIFP1_1_PCIE_LC_LINK_WIDTH_CNTL__LC_LINK_WIDTH_RD_MASK 0x00000070L |
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| 103553 | #define BIFP1_1_PCIE_LC_LINK_WIDTH_CNTL__LC_RECONFIG_ARC_MISSING_ESCAPE_MASK 0x00000080L |
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| 103554 | #define BIFP1_1_PCIE_LC_LINK_WIDTH_CNTL__LC_RECONFIG_NOW_MASK 0x00000100L |
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| 103555 | #define BIFP1_1_PCIE_LC_LINK_WIDTH_CNTL__LC_RENEGOTIATION_SUPPORT_MASK 0x00000200L |
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| 103557 | #define BIFP1_1_PCIE_LC_LINK_WIDTH_CNTL__LC_SHORT_RECONFIG_EN_MASK 0x00000800L |
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| 103558 | #define BIFP1_1_PCIE_LC_LINK_WIDTH_CNTL__LC_UPCONFIGURE_SUPPORT_MASK 0x00001000L |
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| 103559 | #define BIFP1_1_PCIE_LC_LINK_WIDTH_CNTL__LC_UPCONFIGURE_DIS_MASK 0x00002000L |
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| 103560 | #define BIFP1_1_PCIE_LC_LINK_WIDTH_CNTL__LC_UPCFG_WAIT_FOR_RCVR_DIS_MASK 0x00004000L |
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| 103561 | #define BIFP1_1_PCIE_LC_LINK_WIDTH_CNTL__LC_UPCFG_TIMER_SEL_MASK 0x00008000L |
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| 103562 | #define BIFP1_1_PCIE_LC_LINK_WIDTH_CNTL__LC_DEASSERT_TX_PDNB_MASK 0x00010000L |
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| 103563 | #define BIFP1_1_PCIE_LC_LINK_WIDTH_CNTL__LC_L1_RECONFIG_EN_MASK 0x00020000L |
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| 103564 | #define BIFP1_1_PCIE_LC_LINK_WIDTH_CNTL__LC_DYNLINK_MST_EN_MASK 0x00040000L |
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| 103565 | #define BIFP1_1_PCIE_LC_LINK_WIDTH_CNTL__LC_DUAL_END_RECONFIG_EN_MASK 0x00080000L |
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| 103566 | #define BIFP1_1_PCIE_LC_LINK_WIDTH_CNTL__LC_UPCONFIGURE_CAPABLE_MASK 0x00100000L |
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| 103567 | #define BIFP1_1_PCIE_LC_LINK_WIDTH_CNTL__LC_DYN_LANES_PWR_STATE_MASK 0x00600000L |
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| 103568 | #define BIFP1_1_PCIE_LC_LINK_WIDTH_CNTL__LC_MULT_REVERSE_ATTEMP_EN_MASK 0x01000000L |
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| 103569 | #define BIFP1_1_PCIE_LC_LINK_WIDTH_CNTL__LC_RESET_TSX_CNT_IN_RCONFIG_EN_MASK 0x02000000L |
|---|
| 103570 | #define BIFP1_1_PCIE_LC_LINK_WIDTH_CNTL__LC_WAIT_FOR_L_IDLE_IN_R_IDLE_MASK 0x04000000L |
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| 103571 | #define BIFP1_1_PCIE_LC_LINK_WIDTH_CNTL__LC_WAIT_FOR_NON_EI_ON_RXL0S_EXIT_MASK 0x08000000L |
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| 103572 | #define BIFP1_1_PCIE_LC_LINK_WIDTH_CNTL__LC_HOLD_EI_FOR_RSPEED_CMD_CHANGE_MASK 0x10000000L |
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| 103573 | #define BIFP1_1_PCIE_LC_LINK_WIDTH_CNTL__LC_BYPASS_RXL0S_ON_SHORT_EI_MASK 0x20000000L |
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| 103574 | #define BIFP1_1_PCIE_LC_LINK_WIDTH_CNTL__LC_TURN_OFF_UNUSED_LANES_MASK 0x40000000L |
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| 103575 | #define BIFP1_1_PCIE_LC_LINK_WIDTH_CNTL__LC_BYPASS_RXSTANDBY_STATUS_MASK 0x80000000L |
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| 103576 | //BIFP1_1_PCIE_LC_N_FTS_CNTL |
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| 103582 | #define BIFP1_1_PCIE_LC_N_FTS_CNTL__LC_XMIT_N_FTS_16GT_CNTL__SHIFT 0xd |
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| 103583 | #define BIFP1_1_PCIE_LC_N_FTS_CNTL__LC_XMIT_N_FTS_32GT_CNTL__SHIFT 0xe |
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| 103723 | #define BIFP1_1_PCIE_LC_CNTL2__LC_BLOCK_EL_IDLE_IN_L0_MASK 0x00100000L |
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| 103724 | #define BIFP1_1_PCIE_LC_CNTL2__LC_RCV_L0_TO_RCV_L0S_DIS_MASK 0x00200000L |
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| 103726 | #define BIFP1_1_PCIE_LC_CNTL2__LC_WAIT_FOR_LANES_IN_LW_NEG_MASK 0x01800000L |
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| 103728 | #define BIFP1_1_PCIE_LC_CNTL2__LC_DISABLE_LOST_SYM_LOCK_ARCS_MASK 0x04000000L |
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| 103730 | #define BIFP1_1_PCIE_LC_CNTL2__LC_PMI_L1_WAIT_FOR_SLV_IDLE_MASK 0x10000000L |
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|---|
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| 103748 | #define BIFP1_1_PCIE_LC_BW_CHANGE_CNTL__LC_SW_INIT_SPEED_CHANGE_MASK 0x00000004L |
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| 103793 | #define BIFP1_1_PCIE_LC_CNTL3__LC_SELECT_DEEMPHASIS_MASK 0x00000001L |
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| 103794 | #define BIFP1_1_PCIE_LC_CNTL3__LC_SELECT_DEEMPHASIS_CNTL_MASK 0x00000006L |
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| 103797 | #define BIFP1_1_PCIE_LC_CNTL3__LC_RESET_TSX_CNT_IN_RLOCK_EN_MASK 0x00000020L |
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| 103798 | #define BIFP1_1_PCIE_LC_CNTL3__LC_AUTO_SPEED_CHANGE_ATTEMPTS_ALLOWED_MASK 0x000000C0L |
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| 103799 | #define BIFP1_1_PCIE_LC_CNTL3__LC_AUTO_SPEED_CHANGE_ATTEMPT_FAILED_MASK 0x00000100L |
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| 103801 | #define BIFP1_1_PCIE_LC_CNTL3__LC_ENHANCED_HOT_PLUG_EN_MASK 0x00000400L |
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| 103802 | #define BIFP1_1_PCIE_LC_CNTL3__LC_RCVR_DET_EN_OVERRIDE_MASK 0x00000800L |
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| 103803 | #define BIFP1_1_PCIE_LC_CNTL3__LC_LINK_DOWN_SPD_CHG_EN_MASK 0x00001000L |
|---|
| 103804 | #define BIFP1_1_PCIE_LC_CNTL3__LC_CLR_DELAY_DLLP_WHEN_NO_AUTO_EQ_MASK 0x00002000L |
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| 103805 | #define BIFP1_1_PCIE_LC_CNTL3__LC_MULT_AUTO_SPD_CHG_ON_LAST_RATE_MASK 0x00004000L |
|---|
| 103806 | #define BIFP1_1_PCIE_LC_CNTL3__LC_RST_FAILING_SPD_CHANGE_CNT_ON_SUCCESS_EN_MASK 0x00008000L |
|---|
| 103807 | #define BIFP1_1_PCIE_LC_CNTL3__LC_L1_BLOCK_RECONFIG_EN_MASK 0x00020000L |
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|---|
| 103809 | #define BIFP1_1_PCIE_LC_CNTL3__LC_AUTO_DISABLE_SPEED_SUPPORT_MAX_FAIL_SEL_MASK 0x00180000L |
|---|
| 103810 | #define BIFP1_1_PCIE_LC_CNTL3__LC_FAST_L1_ENTRY_EXIT_EN_MASK 0x00200000L |
|---|
| 103811 | #define BIFP1_1_PCIE_LC_CNTL3__LC_POWERDOWN_P0_WAIT_FOR_REFCLKACK_ON_L1_EXIT_MASK 0x00400000L |
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| 103812 | #define BIFP1_1_PCIE_LC_CNTL3__LC_DSC_DONT_ENTER_L23_AFTER_PME_ACK_MASK 0x00800000L |
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|---|
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|---|
| 103823 | #define BIFP1_1_PCIE_LC_CNTL4__LC_EXTEND_EIEOS__SHIFT 0x6 |
|---|
| 103824 | #define BIFP1_1_PCIE_LC_CNTL4__LC_EXTEND_EIEOS_MODE__SHIFT 0x7 |
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| 103825 | #define BIFP1_1_PCIE_LC_CNTL4__LC_IGNORE_PARITY__SHIFT 0x8 |
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| 103826 | #define BIFP1_1_PCIE_LC_CNTL4__LC_WAIT_FOR_COEFF_IN_RLOCK_EN__SHIFT 0x9 |
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| 103830 | #define BIFP1_1_PCIE_LC_CNTL4__LC_SET_QUIESCE__SHIFT 0xd |
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| 103831 | #define BIFP1_1_PCIE_LC_CNTL4__LC_QUIESCE_RCVD__SHIFT 0xe |
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| 103832 | #define BIFP1_1_PCIE_LC_CNTL4__LC_WAIT_FOR_TWO_EIEOS_SEQUENCE__SHIFT 0xf |
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| 103833 | #define BIFP1_1_PCIE_LC_CNTL4__LC_DELAY_DETECTED_TSX_RCV_EN__SHIFT 0x10 |
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| 103834 | #define BIFP1_1_PCIE_LC_CNTL4__LC_DONT_CHECK_EQTS_IN_RCFG__SHIFT 0x11 |
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| 103835 | #define BIFP1_1_PCIE_LC_CNTL4__LC_DELAY_COEFF_UPDATE_DIS__SHIFT 0x12 |
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| 103836 | #define BIFP1_1_PCIE_LC_CNTL4__LC_DYNAMIC_INACTIVE_TS_SELECT__SHIFT 0x13 |
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| 103837 | #define BIFP1_1_PCIE_LC_CNTL4__LC_WAIT_FOR_EIEOS_IN_RLOCK__SHIFT 0x15 |
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| 103838 | #define BIFP1_1_PCIE_LC_CNTL4__LC_USC_DELAY_DLLPS__SHIFT 0x16 |
|---|
| 103839 | #define BIFP1_1_PCIE_LC_CNTL4__LC_TX_SWING__SHIFT 0x17 |
|---|
| 103840 | #define BIFP1_1_PCIE_LC_CNTL4__LC_EQ_WAIT_FOR_EVAL_DONE__SHIFT 0x18 |
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| 103841 | #define BIFP1_1_PCIE_LC_CNTL4__LC_8GT_SKIP_ORDER_EN__SHIFT 0x19 |
|---|
| 103842 | #define BIFP1_1_PCIE_LC_CNTL4__LC_WAIT_FOR_MORE_TS_IN_RLOCK__SHIFT 0x1a |
|---|
| 103843 | #define BIFP1_1_PCIE_LC_CNTL4__LC_TX_ENABLE_BEHAVIOUR_MASK 0x00000003L |
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| 103844 | #define BIFP1_1_PCIE_LC_CNTL4__LC_DIS_CONTIG_END_SET_CHECK_MASK 0x00000004L |
|---|
| 103845 | #define BIFP1_1_PCIE_LC_CNTL4__LC_DIS_ASPM_L1_IN_SPEED_CHANGE_MASK 0x00000008L |
|---|
| 103846 | #define BIFP1_1_PCIE_LC_CNTL4__LC_L1_POWERDOWN_MASK 0x00000010L |
|---|
| 103847 | #define BIFP1_1_PCIE_LC_CNTL4__LC_P2_ENTRY_MASK 0x00000020L |
|---|
| 103848 | #define BIFP1_1_PCIE_LC_CNTL4__LC_EXTEND_EIEOS_MASK 0x00000040L |
|---|
| 103849 | #define BIFP1_1_PCIE_LC_CNTL4__LC_EXTEND_EIEOS_MODE_MASK 0x00000080L |
|---|
| 103850 | #define BIFP1_1_PCIE_LC_CNTL4__LC_IGNORE_PARITY_MASK 0x00000100L |
|---|
| 103851 | #define BIFP1_1_PCIE_LC_CNTL4__LC_WAIT_FOR_COEFF_IN_RLOCK_EN_MASK 0x00000200L |
|---|
| 103852 | #define BIFP1_1_PCIE_LC_CNTL4__LC_DSC_CHECK_COEFFS_IN_RLOCK_MASK 0x00000400L |
|---|
| 103853 | #define BIFP1_1_PCIE_LC_CNTL4__LC_DEFER_SKIP_FOR_EIEOS_EN_MASK 0x00000800L |
|---|
| 103854 | #define BIFP1_1_PCIE_LC_CNTL4__LC_SEND_EIEOS_IN_RCFG_MASK 0x00001000L |
|---|
| 103855 | #define BIFP1_1_PCIE_LC_CNTL4__LC_SET_QUIESCE_MASK 0x00002000L |
|---|
| 103856 | #define BIFP1_1_PCIE_LC_CNTL4__LC_QUIESCE_RCVD_MASK 0x00004000L |
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| 103857 | #define BIFP1_1_PCIE_LC_CNTL4__LC_WAIT_FOR_TWO_EIEOS_SEQUENCE_MASK 0x00008000L |
|---|
| 103858 | #define BIFP1_1_PCIE_LC_CNTL4__LC_DELAY_DETECTED_TSX_RCV_EN_MASK 0x00010000L |
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| 103859 | #define BIFP1_1_PCIE_LC_CNTL4__LC_DONT_CHECK_EQTS_IN_RCFG_MASK 0x00020000L |
|---|
| 103860 | #define BIFP1_1_PCIE_LC_CNTL4__LC_DELAY_COEFF_UPDATE_DIS_MASK 0x00040000L |
|---|
| 103861 | #define BIFP1_1_PCIE_LC_CNTL4__LC_DYNAMIC_INACTIVE_TS_SELECT_MASK 0x00180000L |
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| 103862 | #define BIFP1_1_PCIE_LC_CNTL4__LC_WAIT_FOR_EIEOS_IN_RLOCK_MASK 0x00200000L |
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| 103863 | #define BIFP1_1_PCIE_LC_CNTL4__LC_USC_DELAY_DLLPS_MASK 0x00400000L |
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| 103864 | #define BIFP1_1_PCIE_LC_CNTL4__LC_TX_SWING_MASK 0x00800000L |
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| 103865 | #define BIFP1_1_PCIE_LC_CNTL4__LC_EQ_WAIT_FOR_EVAL_DONE_MASK 0x01000000L |
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| 103866 | #define BIFP1_1_PCIE_LC_CNTL4__LC_8GT_SKIP_ORDER_EN_MASK 0x02000000L |
|---|
| 103867 | #define BIFP1_1_PCIE_LC_CNTL4__LC_WAIT_FOR_MORE_TS_IN_RLOCK_MASK 0xFC000000L |
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| 103868 | //BIFP1_1_PCIE_LC_CNTL5 |
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| 103869 | #define BIFP1_1_PCIE_LC_CNTL5__LC_LOCAL_EQ_SETTINGS_RATE__SHIFT 0x0 |
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| 103871 | #define BIFP1_1_PCIE_LC_CNTL5__LC_LOCAL_PRE_CURSOR__SHIFT 0x6 |
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| 103872 | #define BIFP1_1_PCIE_LC_CNTL5__LC_LOCAL_CURSOR__SHIFT 0xa |
|---|
| 103873 | #define BIFP1_1_PCIE_LC_CNTL5__LC_LOCAL_POST_CURSOR__SHIFT 0x10 |
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| 103875 | #define BIFP1_1_PCIE_LC_CNTL5__LC_SAFE_RECOVER_CNTL__SHIFT 0x16 |
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| 103876 | #define BIFP1_1_PCIE_LC_CNTL5__LC_DSC_EQ_FS_LF_INVALID_TO_PRESETS__SHIFT 0x18 |
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| 103877 | #define BIFP1_1_PCIE_LC_CNTL5__LC_TX_SWING_OVERRIDE__SHIFT 0x19 |
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| 103878 | #define BIFP1_1_PCIE_LC_CNTL5__LC_ACCEPT_ALL_PRESETS__SHIFT 0x1a |
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| 103883 | #define BIFP1_1_PCIE_LC_CNTL5__LC_LOCAL_PRESET_MASK 0x0000003CL |
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|---|
| 103885 | #define BIFP1_1_PCIE_LC_CNTL5__LC_LOCAL_CURSOR_MASK 0x0000FC00L |
|---|
| 103886 | #define BIFP1_1_PCIE_LC_CNTL5__LC_LOCAL_POST_CURSOR_MASK 0x001F0000L |
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| 103887 | #define BIFP1_1_PCIE_LC_CNTL5__LC_LOCAL_USE_PRESET_MASK 0x00200000L |
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| 103888 | #define BIFP1_1_PCIE_LC_CNTL5__LC_SAFE_RECOVER_CNTL_MASK 0x00C00000L |
|---|
| 103889 | #define BIFP1_1_PCIE_LC_CNTL5__LC_DSC_EQ_FS_LF_INVALID_TO_PRESETS_MASK 0x01000000L |
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| 103932 | #define BIFP1_1_PCIE_LC_FORCE_EQ_REQ_COEFF__LC_FS_OTHER_END_8GT_MASK 0x01F80000L |
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| 103933 | #define BIFP1_1_PCIE_LC_FORCE_EQ_REQ_COEFF__LC_LF_OTHER_END_8GT_MASK 0x7E000000L |
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| 103949 | #define BIFP1_1_PCIE_LC_CNTL6__LC_RETIMER_PRESENCE__SHIFT 0x1e |
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| 103950 | #define BIFP1_1_PCIE_LC_CNTL6__LC_SPC_MODE_2P5GT_MASK 0x00000003L |
|---|
| 103951 | #define BIFP1_1_PCIE_LC_CNTL6__LC_SPC_MODE_5GT_MASK 0x0000000CL |
|---|
| 103952 | #define BIFP1_1_PCIE_LC_CNTL6__LC_SPC_MODE_8GT_MASK 0x00000030L |
|---|
| 103953 | #define BIFP1_1_PCIE_LC_CNTL6__LC_SPC_MODE_16GT_MASK 0x000000C0L |
|---|
| 103954 | #define BIFP1_1_PCIE_LC_CNTL6__LC_SPC_MODE_32GT_MASK 0x00000300L |
|---|
| 103955 | #define BIFP1_1_PCIE_LC_CNTL6__LC_SRIS_EN_MASK 0x00001000L |
|---|
| 103956 | #define BIFP1_1_PCIE_LC_CNTL6__LC_SRNS_SKIP_IN_SRIS_MASK 0x0003E000L |
|---|
| 103957 | #define BIFP1_1_PCIE_LC_CNTL6__LC_SRIS_AUTODETECT_EN_MASK 0x00100000L |
|---|
| 103958 | #define BIFP1_1_PCIE_LC_CNTL6__LC_SRIS_AUTODETECT_FACTOR_MASK 0x00600000L |
|---|
| 103959 | #define BIFP1_1_PCIE_LC_CNTL6__LC_SRIS_AUTODETECT_MODE_MASK 0x01800000L |
|---|
| 103960 | #define BIFP1_1_PCIE_LC_CNTL6__LC_SRIS_AUTODETECT_OUT_OF_RANGE_MASK 0x02000000L |
|---|
| 103961 | #define BIFP1_1_PCIE_LC_CNTL6__LC_OVERRIDE_RETIMER_PRESENCE_EN_MASK 0x04000000L |
|---|
| 103962 | #define BIFP1_1_PCIE_LC_CNTL6__LC_OVERRIDE_RETIMER_PRESENCE_MASK 0x18000000L |
|---|
| 103963 | #define BIFP1_1_PCIE_LC_CNTL6__LC_IGNORE_RETIMER_PRESENCE_MASK 0x20000000L |
|---|
| 103964 | #define BIFP1_1_PCIE_LC_CNTL6__LC_RETIMER_PRESENCE_MASK 0xC0000000L |
|---|
| 103965 | //BIFP1_1_PCIE_LC_CNTL7 |
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| 103966 | #define BIFP1_1_PCIE_LC_CNTL7__LC_EXPECTED_TS2_CFG_COMPLETE__SHIFT 0x0 |
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| 103967 | #define BIFP1_1_PCIE_LC_CNTL7__LC_IGNORE_NON_CONTIG_SETS_IN_RCFG__SHIFT 0x1 |
|---|
| 103968 | #define BIFP1_1_PCIE_LC_CNTL7__LC_ROBUST_TRAINING_BIT_CHK_EN__SHIFT 0x2 |
|---|
| 103969 | #define BIFP1_1_PCIE_LC_CNTL7__LC_RESET_TS_COUNT_ON_EI__SHIFT 0x3 |
|---|
| 103970 | #define BIFP1_1_PCIE_LC_CNTL7__LC_NBIF_ASPM_INPUT_EN__SHIFT 0x4 |
|---|
| 103971 | #define BIFP1_1_PCIE_LC_CNTL7__LC_CLEAR_REVERSE_ATTEMPT_IN_L0__SHIFT 0x5 |
|---|
| 103972 | #define BIFP1_1_PCIE_LC_CNTL7__LC_LOCK_REVERSAL__SHIFT 0x6 |
|---|
| 103973 | #define BIFP1_1_PCIE_LC_CNTL7__LC_FORCE_RX_EQ_IN_PROGRESS__SHIFT 0x7 |
|---|
| 103974 | #define BIFP1_1_PCIE_LC_CNTL7__LC_EVER_IDLE_TO_RLOCK__SHIFT 0x8 |
|---|
| 103975 | #define BIFP1_1_PCIE_LC_CNTL7__LC_RXEQEVAL_AFTER_TIMEOUT_EN__SHIFT 0x9 |
|---|
| 103976 | #define BIFP1_1_PCIE_LC_CNTL7__LC_WAIT_FOR_LANES_IN_CONFIG__SHIFT 0xa |
|---|
| 103977 | #define BIFP1_1_PCIE_LC_CNTL7__LC_REQ_COEFFS_FOR_TXMARGIN_EN__SHIFT 0xb |
|---|
| 103978 | #define BIFP1_1_PCIE_LC_CNTL7__LC_ESM_WAIT_FOR_PLL_INIT_DONE_L1__SHIFT 0xc |
|---|
| 103979 | #define BIFP1_1_PCIE_LC_CNTL7__LC_SCHEDULED_RXEQEVAL_INTERVAL__SHIFT 0xd |
|---|
| 103980 | #define BIFP1_1_PCIE_LC_CNTL7__LC_SCHEDULED_RXEQEVAL_MODE__SHIFT 0x15 |
|---|
| 103981 | #define BIFP1_1_PCIE_LC_CNTL7__LC_SCHEDULED_RXEQEVAL_UPCONFIG_EN__SHIFT 0x16 |
|---|
| 103982 | #define BIFP1_1_PCIE_LC_CNTL7__LC_LINK_MANAGEMENT_EN__SHIFT 0x17 |
|---|
| 103983 | #define BIFP1_1_PCIE_LC_CNTL7__LC_AUTO_REJECT_AFTER_TIMEOUT__SHIFT 0x18 |
|---|
| 103984 | #define BIFP1_1_PCIE_LC_CNTL7__LC_ESM_RATES__SHIFT 0x19 |
|---|
| 103985 | #define BIFP1_1_PCIE_LC_CNTL7__LC_ESM_PLL_INIT_STATE__SHIFT 0x1b |
|---|
| 103986 | #define BIFP1_1_PCIE_LC_CNTL7__LC_ESM_PLL_INIT_DONE__SHIFT 0x1c |
|---|
| 103987 | #define BIFP1_1_PCIE_LC_CNTL7__LC_ESM_REDO_INIT__SHIFT 0x1d |
|---|
| 103988 | #define BIFP1_1_PCIE_LC_CNTL7__LC_MULTIPORT_ESM__SHIFT 0x1e |
|---|
| 103989 | #define BIFP1_1_PCIE_LC_CNTL7__LC_ESM_ENTRY_MODE__SHIFT 0x1f |
|---|
| 103990 | #define BIFP1_1_PCIE_LC_CNTL7__LC_EXPECTED_TS2_CFG_COMPLETE_MASK 0x00000001L |
|---|
| 103991 | #define BIFP1_1_PCIE_LC_CNTL7__LC_IGNORE_NON_CONTIG_SETS_IN_RCFG_MASK 0x00000002L |
|---|
| 103992 | #define BIFP1_1_PCIE_LC_CNTL7__LC_ROBUST_TRAINING_BIT_CHK_EN_MASK 0x00000004L |
|---|
| 103993 | #define BIFP1_1_PCIE_LC_CNTL7__LC_RESET_TS_COUNT_ON_EI_MASK 0x00000008L |
|---|
| 103994 | #define BIFP1_1_PCIE_LC_CNTL7__LC_NBIF_ASPM_INPUT_EN_MASK 0x00000010L |
|---|
| 103995 | #define BIFP1_1_PCIE_LC_CNTL7__LC_CLEAR_REVERSE_ATTEMPT_IN_L0_MASK 0x00000020L |
|---|
| 103996 | #define BIFP1_1_PCIE_LC_CNTL7__LC_LOCK_REVERSAL_MASK 0x00000040L |
|---|
| 103997 | #define BIFP1_1_PCIE_LC_CNTL7__LC_FORCE_RX_EQ_IN_PROGRESS_MASK 0x00000080L |
|---|
| 103998 | #define BIFP1_1_PCIE_LC_CNTL7__LC_EVER_IDLE_TO_RLOCK_MASK 0x00000100L |
|---|
| 103999 | #define BIFP1_1_PCIE_LC_CNTL7__LC_RXEQEVAL_AFTER_TIMEOUT_EN_MASK 0x00000200L |
|---|
| 104000 | #define BIFP1_1_PCIE_LC_CNTL7__LC_WAIT_FOR_LANES_IN_CONFIG_MASK 0x00000400L |
|---|
| 104001 | #define BIFP1_1_PCIE_LC_CNTL7__LC_REQ_COEFFS_FOR_TXMARGIN_EN_MASK 0x00000800L |
|---|
| 104002 | #define BIFP1_1_PCIE_LC_CNTL7__LC_ESM_WAIT_FOR_PLL_INIT_DONE_L1_MASK 0x00001000L |
|---|
| 104003 | #define BIFP1_1_PCIE_LC_CNTL7__LC_SCHEDULED_RXEQEVAL_INTERVAL_MASK 0x001FE000L |
|---|
| 104004 | #define BIFP1_1_PCIE_LC_CNTL7__LC_SCHEDULED_RXEQEVAL_MODE_MASK 0x00200000L |
|---|
| 104005 | #define BIFP1_1_PCIE_LC_CNTL7__LC_SCHEDULED_RXEQEVAL_UPCONFIG_EN_MASK 0x00400000L |
|---|
| 104006 | #define BIFP1_1_PCIE_LC_CNTL7__LC_LINK_MANAGEMENT_EN_MASK 0x00800000L |
|---|
| 104007 | #define BIFP1_1_PCIE_LC_CNTL7__LC_AUTO_REJECT_AFTER_TIMEOUT_MASK 0x01000000L |
|---|
| 104008 | #define BIFP1_1_PCIE_LC_CNTL7__LC_ESM_RATES_MASK 0x06000000L |
|---|
| 104009 | #define BIFP1_1_PCIE_LC_CNTL7__LC_ESM_PLL_INIT_STATE_MASK 0x08000000L |
|---|
| 104010 | #define BIFP1_1_PCIE_LC_CNTL7__LC_ESM_PLL_INIT_DONE_MASK 0x10000000L |
|---|
| 104011 | #define BIFP1_1_PCIE_LC_CNTL7__LC_ESM_REDO_INIT_MASK 0x20000000L |
|---|
| 104012 | #define BIFP1_1_PCIE_LC_CNTL7__LC_MULTIPORT_ESM_MASK 0x40000000L |
|---|
| 104013 | #define BIFP1_1_PCIE_LC_CNTL7__LC_ESM_ENTRY_MODE_MASK 0x80000000L |
|---|
| 104014 | //BIFP1_1_PCIE_LC_LINK_MANAGEMENT_MASK |
|---|
| 104015 | #define BIFP1_1_PCIE_LC_LINK_MANAGEMENT_MASK__LINK_SPEED_UPDATE_MASK__SHIFT 0x0 |
|---|
| 104016 | #define BIFP1_1_PCIE_LC_LINK_MANAGEMENT_MASK__LINK_SPEED_CHANGE_ATTEMPT_FAILED_MASK__SHIFT 0x1 |
|---|
| 104017 | #define BIFP1_1_PCIE_LC_LINK_MANAGEMENT_MASK__LINK_PARTNER_SPEED_SUPPORT_UPDATE_MASK__SHIFT 0x2 |
|---|
| 104018 | #define BIFP1_1_PCIE_LC_LINK_MANAGEMENT_MASK__LINK_WIDTH_UPDATE_MASK__SHIFT 0x3 |
|---|
| 104019 | #define BIFP1_1_PCIE_LC_LINK_MANAGEMENT_MASK__LINK_WIDTH_CHANGE_ATTEMPT_FAILED_MASK__SHIFT 0x4 |
|---|
| 104020 | #define BIFP1_1_PCIE_LC_LINK_MANAGEMENT_MASK__LINK_PARTNER_WIDTH_SUPPORT_UPDATE_MASK__SHIFT 0x5 |
|---|
| 104021 | #define BIFP1_1_PCIE_LC_LINK_MANAGEMENT_MASK__POWER_DOWN_COMMAND_COMPLETE_MASK__SHIFT 0x6 |
|---|
| 104022 | #define BIFP1_1_PCIE_LC_LINK_MANAGEMENT_MASK__BANDWIDTH_UPDATE_MASK__SHIFT 0x7 |
|---|
| 104023 | #define BIFP1_1_PCIE_LC_LINK_MANAGEMENT_MASK__LINK_POWER_STATE_CHANGE_MASK__SHIFT 0x8 |
|---|
| 104024 | #define BIFP1_1_PCIE_LC_LINK_MANAGEMENT_MASK__BW_REQUIREMENT_HINT_MASK__SHIFT 0x9 |
|---|
| 104025 | #define BIFP1_1_PCIE_LC_LINK_MANAGEMENT_MASK__EQUALIZATION_REQUEST_MASK__SHIFT 0xa |
|---|
| 104026 | #define BIFP1_1_PCIE_LC_LINK_MANAGEMENT_MASK__LINK_PARTNER_ESM_REQUEST_MASK__SHIFT 0xb |
|---|
| 104027 | #define BIFP1_1_PCIE_LC_LINK_MANAGEMENT_MASK__LOW_SPEED_REQD_IMMEDIATE_MASK__SHIFT 0xc |
|---|
| 104028 | #define BIFP1_1_PCIE_LC_LINK_MANAGEMENT_MASK__ESTABLISH_ESM_PLL_SETTINGS_MASK__SHIFT 0xd |
|---|
| 104029 | #define BIFP1_1_PCIE_LC_LINK_MANAGEMENT_MASK__ALTERNATE_PROTOCOL_NEGOTIATION_DONE_MASK__SHIFT 0xe |
|---|
| 104030 | #define BIFP1_1_PCIE_LC_LINK_MANAGEMENT_MASK__TRAINING_SET_MESSAGE_RCVD_MASK__SHIFT 0xf |
|---|
| 104031 | #define BIFP1_1_PCIE_LC_LINK_MANAGEMENT_MASK__SAVE_RESTORE_EQ_SETTINGS_CHANGED_MASK__SHIFT 0x10 |
|---|
| 104032 | #define BIFP1_1_PCIE_LC_LINK_MANAGEMENT_MASK__SAVE_RESTORE_RE_RESTORE_NEEDED_MASK__SHIFT 0x11 |
|---|
| 104033 | #define BIFP1_1_PCIE_LC_LINK_MANAGEMENT_MASK__LINK_PARTNER_REQUIRES_HIGHER_SPEED_MASK__SHIFT 0x12 |
|---|
| 104034 | #define BIFP1_1_PCIE_LC_LINK_MANAGEMENT_MASK__LINK_PARTNER_REQUIRES_WIDER_LINK_WIDTH_MASK__SHIFT 0x13 |
|---|
| 104035 | #define BIFP1_1_PCIE_LC_LINK_MANAGEMENT_MASK__SAFE_RECOVER_SW_EVENT_MASK__SHIFT 0x14 |
|---|
| 104036 | #define BIFP1_1_PCIE_LC_LINK_MANAGEMENT_MASK__FAAE_EQUALIZATION_ENTERED_MASK__SHIFT 0x15 |
|---|
| 104037 | #define BIFP1_1_PCIE_LC_LINK_MANAGEMENT_MASK__FAAE_EVALUATION_READY_MASK__SHIFT 0x16 |
|---|
| 104038 | #define BIFP1_1_PCIE_LC_LINK_MANAGEMENT_MASK__RETRAIN_TARGET_LINK_SPEED_CHANGE_LIMITED_BY_EQ_MASK__SHIFT 0x17 |
|---|
| 104039 | #define BIFP1_1_PCIE_LC_LINK_MANAGEMENT_MASK__LINK_SPEED_UPDATE_MASK_MASK 0x00000001L |
|---|
| 104040 | #define BIFP1_1_PCIE_LC_LINK_MANAGEMENT_MASK__LINK_SPEED_CHANGE_ATTEMPT_FAILED_MASK_MASK 0x00000002L |
|---|
| 104041 | #define BIFP1_1_PCIE_LC_LINK_MANAGEMENT_MASK__LINK_PARTNER_SPEED_SUPPORT_UPDATE_MASK_MASK 0x00000004L |
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| 104042 | #define BIFP1_1_PCIE_LC_LINK_MANAGEMENT_MASK__LINK_WIDTH_UPDATE_MASK_MASK 0x00000008L |
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| 104043 | #define BIFP1_1_PCIE_LC_LINK_MANAGEMENT_MASK__LINK_WIDTH_CHANGE_ATTEMPT_FAILED_MASK_MASK 0x00000010L |
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| 104044 | #define BIFP1_1_PCIE_LC_LINK_MANAGEMENT_MASK__LINK_PARTNER_WIDTH_SUPPORT_UPDATE_MASK_MASK 0x00000020L |
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| 104047 | #define BIFP1_1_PCIE_LC_LINK_MANAGEMENT_MASK__LINK_POWER_STATE_CHANGE_MASK_MASK 0x00000100L |
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| 104049 | #define BIFP1_1_PCIE_LC_LINK_MANAGEMENT_MASK__EQUALIZATION_REQUEST_MASK_MASK 0x00000400L |
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| 104050 | #define BIFP1_1_PCIE_LC_LINK_MANAGEMENT_MASK__LINK_PARTNER_ESM_REQUEST_MASK_MASK 0x00000800L |
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| 104074 | #define BIFP1_1_PCIEP_STRAP_LC__STRAP_LANE_NEGOTIATION__SHIFT 0x10 |
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| 104075 | #define BIFP1_1_PCIEP_STRAP_LC__STRAP_MARGINING_USES_SOFTWARE__SHIFT 0x13 |
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| 104076 | #define BIFP1_1_PCIEP_STRAP_LC__STRAP_RTM1_PRESENCE_DET_SUPP__SHIFT 0x14 |
|---|
| 104077 | #define BIFP1_1_PCIEP_STRAP_LC__STRAP_RTM2_PRESENCE_DET_SUPP__SHIFT 0x15 |
|---|
| 104078 | #define BIFP1_1_PCIEP_STRAP_LC__STRAP_AUTO_RC_SPEED_NEGOTIATION_16GT_DIS__SHIFT 0x16 |
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| 104079 | #define BIFP1_1_PCIEP_STRAP_LC__STRAP_AUTO_RC_SPEED_NEGOTIATION_32GT_DIS__SHIFT 0x17 |
|---|
| 104080 | #define BIFP1_1_PCIEP_STRAP_LC__STRAP_FTS_yTSx_COUNT_MASK 0x00000003L |
|---|
| 104081 | #define BIFP1_1_PCIEP_STRAP_LC__STRAP_LONG_yTSx_COUNT_MASK 0x0000000CL |
|---|
| 104082 | #define BIFP1_1_PCIEP_STRAP_LC__STRAP_MED_yTSx_COUNT_MASK 0x00000030L |
|---|
| 104083 | #define BIFP1_1_PCIEP_STRAP_LC__STRAP_SHORT_yTSx_COUNT_MASK 0x000000C0L |
|---|
| 104084 | #define BIFP1_1_PCIEP_STRAP_LC__STRAP_SKIP_INTERVAL_MASK 0x00000700L |
|---|
| 104085 | #define BIFP1_1_PCIEP_STRAP_LC__STRAP_BYPASS_RCVR_DET_MASK 0x00000800L |
|---|
| 104086 | #define BIFP1_1_PCIEP_STRAP_LC__STRAP_COMPLIANCE_DIS_MASK 0x00001000L |
|---|
| 104087 | #define BIFP1_1_PCIEP_STRAP_LC__STRAP_FORCE_COMPLIANCE_MASK 0x00002000L |
|---|
| 104088 | #define BIFP1_1_PCIEP_STRAP_LC__STRAP_REVERSE_LC_LANES_MASK 0x00004000L |
|---|
| 104089 | #define BIFP1_1_PCIEP_STRAP_LC__STRAP_AUTO_RC_SPEED_NEGOTIATION_DIS_MASK 0x00008000L |
|---|
| 104090 | #define BIFP1_1_PCIEP_STRAP_LC__STRAP_LANE_NEGOTIATION_MASK 0x00070000L |
|---|
| 104091 | #define BIFP1_1_PCIEP_STRAP_LC__STRAP_MARGINING_USES_SOFTWARE_MASK 0x00080000L |
|---|
| 104092 | #define BIFP1_1_PCIEP_STRAP_LC__STRAP_RTM1_PRESENCE_DET_SUPP_MASK 0x00100000L |
|---|
| 104093 | #define BIFP1_1_PCIEP_STRAP_LC__STRAP_RTM2_PRESENCE_DET_SUPP_MASK 0x00200000L |
|---|
| 104094 | #define BIFP1_1_PCIEP_STRAP_LC__STRAP_AUTO_RC_SPEED_NEGOTIATION_16GT_DIS_MASK 0x00400000L |
|---|
| 104095 | #define BIFP1_1_PCIEP_STRAP_LC__STRAP_AUTO_RC_SPEED_NEGOTIATION_32GT_DIS_MASK 0x00800000L |
|---|
| 104096 | //BIFP1_1_PCIEP_STRAP_MISC |
|---|
| 104097 | #define BIFP1_1_PCIEP_STRAP_MISC__STRAP_REVERSE_LANES__SHIFT 0x0 |
|---|
| 104098 | #define BIFP1_1_PCIEP_STRAP_MISC__STRAP_E2E_PREFIX_EN__SHIFT 0x1 |
|---|
| 104099 | #define BIFP1_1_PCIEP_STRAP_MISC__STRAP_EXTENDED_FMT_SUPPORTED__SHIFT 0x2 |
|---|
| 104100 | #define BIFP1_1_PCIEP_STRAP_MISC__STRAP_OBFF_SUPPORTED__SHIFT 0x3 |
|---|
| 104101 | #define BIFP1_1_PCIEP_STRAP_MISC__STRAP_LTR_SUPPORTED__SHIFT 0x5 |
|---|
| 104102 | #define BIFP1_1_PCIEP_STRAP_MISC__STRAP_CCIX_EN__SHIFT 0x6 |
|---|
| 104103 | #define BIFP1_1_PCIEP_STRAP_MISC__STRAP_CCIX_OPT_TLP_FMT_SUPPORT__SHIFT 0x7 |
|---|
| 104104 | #define BIFP1_1_PCIEP_STRAP_MISC__STRAP_REVERSE_LANES_MASK 0x00000001L |
|---|
| 104105 | #define BIFP1_1_PCIEP_STRAP_MISC__STRAP_E2E_PREFIX_EN_MASK 0x00000002L |
|---|
| 104106 | #define BIFP1_1_PCIEP_STRAP_MISC__STRAP_EXTENDED_FMT_SUPPORTED_MASK 0x00000004L |
|---|
| 104107 | #define BIFP1_1_PCIEP_STRAP_MISC__STRAP_OBFF_SUPPORTED_MASK 0x00000018L |
|---|
| 104108 | #define BIFP1_1_PCIEP_STRAP_MISC__STRAP_LTR_SUPPORTED_MASK 0x00000020L |
|---|
| 104109 | #define BIFP1_1_PCIEP_STRAP_MISC__STRAP_CCIX_EN_MASK 0x00000040L |
|---|
| 104110 | #define BIFP1_1_PCIEP_STRAP_MISC__STRAP_CCIX_OPT_TLP_FMT_SUPPORT_MASK 0x00000080L |
|---|
| 104111 | //BIFP1_1_PCIEP_STRAP_LC2 |
|---|
| 104112 | #define BIFP1_1_PCIEP_STRAP_LC2__STRAP_ESM_MODE_SUPPORTED__SHIFT 0x0 |
|---|
| 104113 | #define BIFP1_1_PCIEP_STRAP_LC2__STRAP_ESM_PHY_REACH_LEN_CAP__SHIFT 0x1 |
|---|
| 104114 | #define BIFP1_1_PCIEP_STRAP_LC2__STRAP_ESM_RECAL_NEEDED__SHIFT 0x3 |
|---|
| 104115 | #define BIFP1_1_PCIEP_STRAP_LC2__STRAP_ESM_CALIB_TIME__SHIFT 0x4 |
|---|
| 104116 | #define BIFP1_1_PCIEP_STRAP_LC2__STRAP_ESM_QUICK_EQ_TIMEOUT__SHIFT 0x7 |
|---|
| 104117 | #define BIFP1_1_PCIEP_STRAP_LC2__STRAP_ESM_MODE_SUPPORTED_MASK 0x00000001L |
|---|
| 104118 | #define BIFP1_1_PCIEP_STRAP_LC2__STRAP_ESM_PHY_REACH_LEN_CAP_MASK 0x00000006L |
|---|
| 104119 | #define BIFP1_1_PCIEP_STRAP_LC2__STRAP_ESM_RECAL_NEEDED_MASK 0x00000008L |
|---|
| 104120 | #define BIFP1_1_PCIEP_STRAP_LC2__STRAP_ESM_CALIB_TIME_MASK 0x00000070L |
|---|
| 104121 | #define BIFP1_1_PCIEP_STRAP_LC2__STRAP_ESM_QUICK_EQ_TIMEOUT_MASK 0x00000380L |
|---|
| 104122 | //BIFP1_1_PCIE_LC_L1_PM_SUBSTATE |
|---|
| 104123 | #define BIFP1_1_PCIE_LC_L1_PM_SUBSTATE__LC_L1_SUBSTATES_OVERRIDE_EN__SHIFT 0x0 |
|---|
| 104124 | #define BIFP1_1_PCIE_LC_L1_PM_SUBSTATE__LC_PCI_PM_L1_2_OVERRIDE__SHIFT 0x1 |
|---|
| 104125 | #define BIFP1_1_PCIE_LC_L1_PM_SUBSTATE__LC_PCI_PM_L1_1_OVERRIDE__SHIFT 0x2 |
|---|
| 104126 | #define BIFP1_1_PCIE_LC_L1_PM_SUBSTATE__LC_ASPM_L1_2_OVERRIDE__SHIFT 0x3 |
|---|
| 104127 | #define BIFP1_1_PCIE_LC_L1_PM_SUBSTATE__LC_ASPM_L1_1_OVERRIDE__SHIFT 0x4 |
|---|
| 104128 | #define BIFP1_1_PCIE_LC_L1_PM_SUBSTATE__LC_CLKREQ_FILTER_EN__SHIFT 0x5 |
|---|
| 104129 | #define BIFP1_1_PCIE_LC_L1_PM_SUBSTATE__LC_T_POWER_ON_SCALE__SHIFT 0x6 |
|---|
| 104130 | #define BIFP1_1_PCIE_LC_L1_PM_SUBSTATE__LC_T_POWER_ON_VALUE__SHIFT 0x8 |
|---|
| 104131 | #define BIFP1_1_PCIE_LC_L1_PM_SUBSTATE__T_POWER_ON_FCH_COPY_EN__SHIFT 0xd |
|---|
| 104132 | #define BIFP1_1_PCIE_LC_L1_PM_SUBSTATE__T_POWER_ON_FCH_COPY_TRIGGER__SHIFT 0xe |
|---|
| 104133 | #define BIFP1_1_PCIE_LC_L1_PM_SUBSTATE__LC_L1_2_BLOCK_EXIT_PG_COMMIT__SHIFT 0xf |
|---|
| 104134 | #define BIFP1_1_PCIE_LC_L1_PM_SUBSTATE__LC_L1_1_POWERDOWN__SHIFT 0x10 |
|---|
| 104135 | #define BIFP1_1_PCIE_LC_L1_PM_SUBSTATE__LC_L1_2_POWERDOWN__SHIFT 0x14 |
|---|
| 104136 | #define BIFP1_1_PCIE_LC_L1_PM_SUBSTATE__LC_DEFER_L1_2_EXIT__SHIFT 0x17 |
|---|
| 104137 | #define BIFP1_1_PCIE_LC_L1_PM_SUBSTATE__LC_WAKE_FROM_ASPM_L1_ON_PM_CONTROL_CLEAR__SHIFT 0x1a |
|---|
| 104138 | #define BIFP1_1_PCIE_LC_L1_PM_SUBSTATE__LC_FORCE_L1_PG_EXIT_ON_REG_WRITE__SHIFT 0x1b |
|---|
| 104139 | #define BIFP1_1_PCIE_LC_L1_PM_SUBSTATE__LC_QUICK_L1_1_ABORT_IN_L1__SHIFT 0x1c |
|---|
| 104140 | #define BIFP1_1_PCIE_LC_L1_PM_SUBSTATE__LC_QUICK_L1_2_ABORT_IN_L1__SHIFT 0x1d |
|---|
| 104141 | #define BIFP1_1_PCIE_LC_L1_PM_SUBSTATE__LC_AUX_COUNT_REFCLK_INCREMENT_EN__SHIFT 0x1e |
|---|
| 104142 | #define BIFP1_1_PCIE_LC_L1_PM_SUBSTATE__LC_AUX_COUNT_REFCLK_INCREMENT_USE_PCS_SIDEBAND__SHIFT 0x1f |
|---|
| 104143 | #define BIFP1_1_PCIE_LC_L1_PM_SUBSTATE__LC_L1_SUBSTATES_OVERRIDE_EN_MASK 0x00000001L |
|---|
| 104144 | #define BIFP1_1_PCIE_LC_L1_PM_SUBSTATE__LC_PCI_PM_L1_2_OVERRIDE_MASK 0x00000002L |
|---|
| 104145 | #define BIFP1_1_PCIE_LC_L1_PM_SUBSTATE__LC_PCI_PM_L1_1_OVERRIDE_MASK 0x00000004L |
|---|
| 104146 | #define BIFP1_1_PCIE_LC_L1_PM_SUBSTATE__LC_ASPM_L1_2_OVERRIDE_MASK 0x00000008L |
|---|
| 104147 | #define BIFP1_1_PCIE_LC_L1_PM_SUBSTATE__LC_ASPM_L1_1_OVERRIDE_MASK 0x00000010L |
|---|
| 104148 | #define BIFP1_1_PCIE_LC_L1_PM_SUBSTATE__LC_CLKREQ_FILTER_EN_MASK 0x00000020L |
|---|
| 104149 | #define BIFP1_1_PCIE_LC_L1_PM_SUBSTATE__LC_T_POWER_ON_SCALE_MASK 0x000000C0L |
|---|
| 104150 | #define BIFP1_1_PCIE_LC_L1_PM_SUBSTATE__LC_T_POWER_ON_VALUE_MASK 0x00001F00L |
|---|
| 104151 | #define BIFP1_1_PCIE_LC_L1_PM_SUBSTATE__T_POWER_ON_FCH_COPY_EN_MASK 0x00002000L |
|---|
| 104152 | #define BIFP1_1_PCIE_LC_L1_PM_SUBSTATE__T_POWER_ON_FCH_COPY_TRIGGER_MASK 0x00004000L |
|---|
| 104153 | #define BIFP1_1_PCIE_LC_L1_PM_SUBSTATE__LC_L1_2_BLOCK_EXIT_PG_COMMIT_MASK 0x00008000L |
|---|
| 104154 | #define BIFP1_1_PCIE_LC_L1_PM_SUBSTATE__LC_L1_1_POWERDOWN_MASK 0x00070000L |
|---|
| 104155 | #define BIFP1_1_PCIE_LC_L1_PM_SUBSTATE__LC_L1_2_POWERDOWN_MASK 0x00700000L |
|---|
| 104156 | #define BIFP1_1_PCIE_LC_L1_PM_SUBSTATE__LC_DEFER_L1_2_EXIT_MASK 0x03800000L |
|---|
| 104157 | #define BIFP1_1_PCIE_LC_L1_PM_SUBSTATE__LC_WAKE_FROM_ASPM_L1_ON_PM_CONTROL_CLEAR_MASK 0x04000000L |
|---|
| 104158 | #define BIFP1_1_PCIE_LC_L1_PM_SUBSTATE__LC_FORCE_L1_PG_EXIT_ON_REG_WRITE_MASK 0x08000000L |
|---|
| 104159 | #define BIFP1_1_PCIE_LC_L1_PM_SUBSTATE__LC_QUICK_L1_1_ABORT_IN_L1_MASK 0x10000000L |
|---|
| 104160 | #define BIFP1_1_PCIE_LC_L1_PM_SUBSTATE__LC_QUICK_L1_2_ABORT_IN_L1_MASK 0x20000000L |
|---|
| 104161 | #define BIFP1_1_PCIE_LC_L1_PM_SUBSTATE__LC_AUX_COUNT_REFCLK_INCREMENT_EN_MASK 0x40000000L |
|---|
| 104162 | #define BIFP1_1_PCIE_LC_L1_PM_SUBSTATE__LC_AUX_COUNT_REFCLK_INCREMENT_USE_PCS_SIDEBAND_MASK 0x80000000L |
|---|
| 104163 | //BIFP1_1_PCIE_LC_L1_PM_SUBSTATE2 |
|---|
| 104164 | #define BIFP1_1_PCIE_LC_L1_PM_SUBSTATE2__LC_CM_RESTORE_TIME__SHIFT 0x0 |
|---|
| 104165 | #define BIFP1_1_PCIE_LC_L1_PM_SUBSTATE2__LC_LTR_THRESHOLD_SCALE__SHIFT 0x8 |
|---|
| 104166 | #define BIFP1_1_PCIE_LC_L1_PM_SUBSTATE2__LC_AUX_COUNT_REFCLK_INCREMENT_INTERNAL_POWERDOWN__SHIFT 0xe |
|---|
| 104167 | #define BIFP1_1_PCIE_LC_L1_PM_SUBSTATE2__LC_AUX_COUNT_REFCLK_INCREMENT_INTERNAL_P2_EDGE__SHIFT 0xf |
|---|
| 104168 | #define BIFP1_1_PCIE_LC_L1_PM_SUBSTATE2__LC_LTR_THRESHOLD_VALUE__SHIFT 0x10 |
|---|
| 104169 | #define BIFP1_1_PCIE_LC_L1_PM_SUBSTATE2__LC_DELAY_POWERDOWN_P2_L1_2_EXIT__SHIFT 0x1b |
|---|
| 104170 | #define BIFP1_1_PCIE_LC_L1_PM_SUBSTATE2__LC_DELAY_REFCLK_L1_2_T_POWERON__SHIFT 0x1c |
|---|
| 104171 | #define BIFP1_1_PCIE_LC_L1_PM_SUBSTATE2__LC_IGNORE_RX_ELEC_IDLE_IN_L1_2__SHIFT 0x1d |
|---|
| 104172 | #define BIFP1_1_PCIE_LC_L1_PM_SUBSTATE2__LC_SKIP_L1_2_POWERDOWN_IN_ABORTED_ENTRY__SHIFT 0x1e |
|---|
| 104173 | #define BIFP1_1_PCIE_LC_L1_PM_SUBSTATE2__LC_BLOCK_NEAREND_L1_2_WAKEUP__SHIFT 0x1f |
|---|
| 104174 | #define BIFP1_1_PCIE_LC_L1_PM_SUBSTATE2__LC_CM_RESTORE_TIME_MASK 0x000000FFL |
|---|
| 104175 | #define BIFP1_1_PCIE_LC_L1_PM_SUBSTATE2__LC_LTR_THRESHOLD_SCALE_MASK 0x00000700L |
|---|
| 104176 | #define BIFP1_1_PCIE_LC_L1_PM_SUBSTATE2__LC_AUX_COUNT_REFCLK_INCREMENT_INTERNAL_POWERDOWN_MASK 0x00004000L |
|---|
| 104177 | #define BIFP1_1_PCIE_LC_L1_PM_SUBSTATE2__LC_AUX_COUNT_REFCLK_INCREMENT_INTERNAL_P2_EDGE_MASK 0x00008000L |
|---|
| 104178 | #define BIFP1_1_PCIE_LC_L1_PM_SUBSTATE2__LC_LTR_THRESHOLD_VALUE_MASK 0x03FF0000L |
|---|
| 104179 | #define BIFP1_1_PCIE_LC_L1_PM_SUBSTATE2__LC_DELAY_POWERDOWN_P2_L1_2_EXIT_MASK 0x08000000L |
|---|
| 104180 | #define BIFP1_1_PCIE_LC_L1_PM_SUBSTATE2__LC_DELAY_REFCLK_L1_2_T_POWERON_MASK 0x10000000L |
|---|
| 104181 | #define BIFP1_1_PCIE_LC_L1_PM_SUBSTATE2__LC_IGNORE_RX_ELEC_IDLE_IN_L1_2_MASK 0x20000000L |
|---|
| 104182 | #define BIFP1_1_PCIE_LC_L1_PM_SUBSTATE2__LC_SKIP_L1_2_POWERDOWN_IN_ABORTED_ENTRY_MASK 0x40000000L |
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| 104183 | #define BIFP1_1_PCIE_LC_L1_PM_SUBSTATE2__LC_BLOCK_NEAREND_L1_2_WAKEUP_MASK 0x80000000L |
|---|
| 104184 | //BIFP1_1_PCIE_LC_L1_PM_SUBSTATE3 |
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| 104185 | #define BIFP1_1_PCIE_LC_L1_PM_SUBSTATE3__T_POWER_ON_FCH_TARGET_ADDRESS_LO__SHIFT 0x0 |
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| 104186 | #define BIFP1_1_PCIE_LC_L1_PM_SUBSTATE3__T_POWER_ON_FCH_TARGET_ADDRESS_LO_MASK 0xFFFFFFFFL |
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| 104187 | //BIFP1_1_PCIE_LC_L1_PM_SUBSTATE4 |
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| 104188 | #define BIFP1_1_PCIE_LC_L1_PM_SUBSTATE4__T_POWER_ON_FCH_TARGET_ADDRESS_HI__SHIFT 0x0 |
|---|
| 104189 | #define BIFP1_1_PCIE_LC_L1_PM_SUBSTATE4__T_POWER_ON_FCH_TARGET_ADDRESS_HI_MASK 0xFFFFFFFFL |
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| 104190 | //BIFP1_1_PCIE_LC_L1_PM_SUBSTATE5 |
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| 104191 | #define BIFP1_1_PCIE_LC_L1_PM_SUBSTATE5__T_POWER_ON_FCH_L12_CLKREQ_DELAY__SHIFT 0x0 |
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| 104192 | #define BIFP1_1_PCIE_LC_L1_PM_SUBSTATE5__LC_RECOVERY_WAIT_FOR_ASPM_NAK_ABORT_TIMER__SHIFT 0x8 |
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| 104193 | #define BIFP1_1_PCIE_LC_L1_PM_SUBSTATE5__LC_BLOCK_EI_L1_REFCLK_OFF__SHIFT 0x1e |
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| 104194 | #define BIFP1_1_PCIE_LC_L1_PM_SUBSTATE5__LC_IGNORE_ALL_RX_ELEC_IDLE_IN_L1SS__SHIFT 0x1f |
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| 104195 | #define BIFP1_1_PCIE_LC_L1_PM_SUBSTATE5__T_POWER_ON_FCH_L12_CLKREQ_DELAY_MASK 0x000000FFL |
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| 104196 | #define BIFP1_1_PCIE_LC_L1_PM_SUBSTATE5__LC_RECOVERY_WAIT_FOR_ASPM_NAK_ABORT_TIMER_MASK 0x00000300L |
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| 104197 | #define BIFP1_1_PCIE_LC_L1_PM_SUBSTATE5__LC_BLOCK_EI_L1_REFCLK_OFF_MASK 0x40000000L |
|---|
| 104198 | #define BIFP1_1_PCIE_LC_L1_PM_SUBSTATE5__LC_IGNORE_ALL_RX_ELEC_IDLE_IN_L1SS_MASK 0x80000000L |
|---|
| 104199 | //BIFP1_1_PCIEP_BCH_ECC_CNTL |
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| 104200 | #define BIFP1_1_PCIEP_BCH_ECC_CNTL__STRAP_BCH_ECC_EN__SHIFT 0x0 |
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| 104201 | #define BIFP1_1_PCIEP_BCH_ECC_CNTL__BCH_ECC_ERROR_THRESHOLD__SHIFT 0x8 |
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| 104202 | #define BIFP1_1_PCIEP_BCH_ECC_CNTL__BCH_ECC_ERROR_STATUS__SHIFT 0x10 |
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| 104203 | #define BIFP1_1_PCIEP_BCH_ECC_CNTL__STRAP_BCH_ECC_EN_MASK 0x00000001L |
|---|
| 104204 | #define BIFP1_1_PCIEP_BCH_ECC_CNTL__BCH_ECC_ERROR_THRESHOLD_MASK 0x0000FF00L |
|---|
| 104205 | #define BIFP1_1_PCIEP_BCH_ECC_CNTL__BCH_ECC_ERROR_STATUS_MASK 0xFFFF0000L |
|---|
| 104206 | //BIFP1_1_PCIE_LC_CNTL8 |
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| 104207 | #define BIFP1_1_PCIE_LC_CNTL8__LC_FOM_TIME__SHIFT 0x0 |
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| 104209 | #define BIFP1_1_PCIE_LC_CNTL8__LC_LOCK_IN_EQ_RESPONSE__SHIFT 0x3 |
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| 104212 | #define BIFP1_1_PCIE_LC_CNTL8__LC_ESM_RATE2_TIMER_FACTOR__SHIFT 0x8 |
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| 104213 | #define BIFP1_1_PCIE_LC_CNTL8__LC_USC_ACCEPTABLE_PRESETS__SHIFT 0xa |
|---|
| 104214 | #define BIFP1_1_PCIE_LC_CNTL8__LC_FORCE_LOOPBACK_EQ_ON__SHIFT 0x14 |
|---|
| 104215 | #define BIFP1_1_PCIE_LC_CNTL8__LC_LOOPBACK_EQ_IN_PROGRESS__SHIFT 0x15 |
|---|
| 104216 | #define BIFP1_1_PCIE_LC_CNTL8__LC_FORCE_LOOPBACK_EQ_TRANSMIT_MOD_COMP_PATTERN__SHIFT 0x16 |
|---|
| 104217 | #define BIFP1_1_PCIE_LC_CNTL8__LC_LOOPBACK_EQ_TRANSMIT_MOD_COMP_PATTERN__SHIFT 0x17 |
|---|
| 104218 | #define BIFP1_1_PCIE_LC_CNTL8__LC_FORCE_LOOPBACK_EQ_LANE_UNDER_TEST__SHIFT 0x18 |
|---|
| 104219 | #define BIFP1_1_PCIE_LC_CNTL8__LC_LOOPBACK_EQ_LANE_UNDER_TEST__SHIFT 0x1c |
|---|
| 104220 | #define BIFP1_1_PCIE_LC_CNTL8__LC_FOM_TIME_MASK 0x00000003L |
|---|
| 104221 | #define BIFP1_1_PCIE_LC_CNTL8__LC_EX_SEARCH_TRAVERSAL_MODE_MASK 0x00000004L |
|---|
| 104222 | #define BIFP1_1_PCIE_LC_CNTL8__LC_LOCK_IN_EQ_RESPONSE_MASK 0x00000008L |
|---|
| 104223 | #define BIFP1_1_PCIE_LC_CNTL8__LC_ESM_RATE0_TIMER_FACTOR_MASK 0x00000030L |
|---|
| 104224 | #define BIFP1_1_PCIE_LC_CNTL8__LC_ESM_RATE1_TIMER_FACTOR_MASK 0x000000C0L |
|---|
| 104225 | #define BIFP1_1_PCIE_LC_CNTL8__LC_ESM_RATE2_TIMER_FACTOR_MASK 0x00000300L |
|---|
| 104226 | #define BIFP1_1_PCIE_LC_CNTL8__LC_USC_ACCEPTABLE_PRESETS_MASK 0x000FFC00L |
|---|
| 104227 | #define BIFP1_1_PCIE_LC_CNTL8__LC_FORCE_LOOPBACK_EQ_ON_MASK 0x00100000L |
|---|
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|---|
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| 104230 | #define BIFP1_1_PCIE_LC_CNTL8__LC_LOOPBACK_EQ_TRANSMIT_MOD_COMP_PATTERN_MASK 0x00800000L |
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|---|
| 104233 | //BIFP1_1_PCIE_LC_CNTL9 |
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| 104234 | #define BIFP1_1_PCIE_LC_CNTL9__LC_RESET_RCVR_DETECTED_ALL_ARCS__SHIFT 0x0 |
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| 104235 | #define BIFP1_1_PCIE_LC_CNTL9__LC_LOOPBACK_WAIT_FOR_ALL_ACTIVE_LANES__SHIFT 0x1 |
|---|
| 104236 | #define BIFP1_1_PCIE_LC_CNTL9__LC_CHECK_EC_GEN3_LOOPBACK_ACTIVE__SHIFT 0x2 |
|---|
| 104237 | #define BIFP1_1_PCIE_LC_CNTL9__LC_LOOPBACK_EQ_ARC_EN__SHIFT 0x3 |
|---|
| 104238 | #define BIFP1_1_PCIE_LC_CNTL9__LC_LOOPBACK_EQ_TRANSMIT_MOD_COMP_PATTERN_EN__SHIFT 0x4 |
|---|
| 104239 | #define BIFP1_1_PCIE_LC_CNTL9__LC_ENFORCE_SINGLE_L1_SUBSTATE_CLK_PDWN_ASSERTION_EN__SHIFT 0x5 |
|---|
| 104240 | #define BIFP1_1_PCIE_LC_CNTL9__LC_EXT_ASPM_L12_COMMONMODE_COUNT_METHOD__SHIFT 0x6 |
|---|
| 104241 | #define BIFP1_1_PCIE_LC_CNTL9__LC_ALT_RX_EQ_IN_PROGRESS_EN__SHIFT 0x7 |
|---|
| 104242 | #define BIFP1_1_PCIE_LC_CNTL9__LC_USE_LONG_SERIAL_QUICKSIM_TIMEOUTS__SHIFT 0x8 |
|---|
| 104243 | #define BIFP1_1_PCIE_LC_CNTL9__LC_ALLOW_DLLPS_OTHER_SIDE_REMOVE_SPEED__SHIFT 0x9 |
|---|
| 104244 | #define BIFP1_1_PCIE_LC_CNTL9__LC_DELAY_POLL_COMP_SPD_CHG_AFTER_TXMARGIN__SHIFT 0xa |
|---|
| 104245 | #define BIFP1_1_PCIE_LC_CNTL9__LC_RESET_SKP_SELECT_16GT_ON_TRAINING_BIT__SHIFT 0xb |
|---|
| 104246 | #define BIFP1_1_PCIE_LC_CNTL9__LC_TRAINING_BITS_REQUIRED__SHIFT 0xc |
|---|
| 104247 | #define BIFP1_1_PCIE_LC_CNTL9__LC_REPEAT_RXEQEVAL_AFTER_TIMEOUT__SHIFT 0xe |
|---|
| 104248 | #define BIFP1_1_PCIE_LC_CNTL9__LC_CPM_IDLE_REFCLKREQ_CHECK__SHIFT 0xf |
|---|
| 104249 | #define BIFP1_1_PCIE_LC_CNTL9__LC_REFCLK_OFF_NO_RCVR_LANES__SHIFT 0x10 |
|---|
| 104250 | #define BIFP1_1_PCIE_LC_CNTL9__LC_INDEPENDENT_CHIP_PCS_REFCLKREQ_EN__SHIFT 0x11 |
|---|
| 104251 | #define BIFP1_1_PCIE_LC_CNTL9__LC_REFCLKREQ_IN_HOLD_TRAINING__SHIFT 0x12 |
|---|
| 104252 | #define BIFP1_1_PCIE_LC_CNTL9__LC_DEASSERT_REFCLKREQ_IN_NON_SS_L1__SHIFT 0x13 |
|---|
| 104253 | #define BIFP1_1_PCIE_LC_CNTL9__LC_HOLD_REFCLKREQ_UNTIL_L1SS_POWERDOWN__SHIFT 0x14 |
|---|
| 104254 | #define BIFP1_1_PCIE_LC_CNTL9__LC_CLKGATE_WAIT_FOR_REFCLKACK__SHIFT 0x15 |
|---|
| 104255 | #define BIFP1_1_PCIE_LC_CNTL9__LC_DYN_LANES_L1_SS_POWERDOWN__SHIFT 0x16 |
|---|
| 104256 | #define BIFP1_1_PCIE_LC_CNTL9__LC_USE_OLD_PHYSTATUS_FOR_POWERDOWN_INACTIVE__SHIFT 0x17 |
|---|
| 104257 | #define BIFP1_1_PCIE_LC_CNTL9__LC_BLOCK_L0s_FOR_POWERDOWN_CHANGE__SHIFT 0x18 |
|---|
| 104258 | #define BIFP1_1_PCIE_LC_CNTL9__LC_RECOVERY_WAIT_FOR_ASPM_NAK__SHIFT 0x19 |
|---|
| 104259 | #define BIFP1_1_PCIE_LC_CNTL9__LC_WAIT_FOR_NONPAD_LINK_NUM_LANE0__SHIFT 0x1a |
|---|
| 104260 | #define BIFP1_1_PCIE_LC_CNTL9__LC_CLR_LINK_LANE_NUM_ON_NO_TSX_LANE__SHIFT 0x1b |
|---|
| 104261 | #define BIFP1_1_PCIE_LC_CNTL9__LC_USE_NEW_EQ_SYMBOL_6_EN__SHIFT 0x1c |
|---|
| 104262 | #define BIFP1_1_PCIE_LC_CNTL9__LC_DEC_FAILED_SPEED_CHANGE_COUNT_ABORT_BYPASS_TO_HIGH_RATE__SHIFT 0x1d |
|---|
| 104263 | #define BIFP1_1_PCIE_LC_CNTL9__LC_CONFIG_WAIT_FOR_EIEOS__SHIFT 0x1e |
|---|
| 104264 | #define BIFP1_1_PCIE_LC_CNTL9__LC_HOLD_TLP_TO_XMIT_PULSE_IN_L1__SHIFT 0x1f |
|---|
| 104265 | #define BIFP1_1_PCIE_LC_CNTL9__LC_RESET_RCVR_DETECTED_ALL_ARCS_MASK 0x00000001L |
|---|
| 104266 | #define BIFP1_1_PCIE_LC_CNTL9__LC_LOOPBACK_WAIT_FOR_ALL_ACTIVE_LANES_MASK 0x00000002L |
|---|
| 104267 | #define BIFP1_1_PCIE_LC_CNTL9__LC_CHECK_EC_GEN3_LOOPBACK_ACTIVE_MASK 0x00000004L |
|---|
| 104268 | #define BIFP1_1_PCIE_LC_CNTL9__LC_LOOPBACK_EQ_ARC_EN_MASK 0x00000008L |
|---|
| 104269 | #define BIFP1_1_PCIE_LC_CNTL9__LC_LOOPBACK_EQ_TRANSMIT_MOD_COMP_PATTERN_EN_MASK 0x00000010L |
|---|
| 104270 | #define BIFP1_1_PCIE_LC_CNTL9__LC_ENFORCE_SINGLE_L1_SUBSTATE_CLK_PDWN_ASSERTION_EN_MASK 0x00000020L |
|---|
| 104271 | #define BIFP1_1_PCIE_LC_CNTL9__LC_EXT_ASPM_L12_COMMONMODE_COUNT_METHOD_MASK 0x00000040L |
|---|
| 104272 | #define BIFP1_1_PCIE_LC_CNTL9__LC_ALT_RX_EQ_IN_PROGRESS_EN_MASK 0x00000080L |
|---|
| 104273 | #define BIFP1_1_PCIE_LC_CNTL9__LC_USE_LONG_SERIAL_QUICKSIM_TIMEOUTS_MASK 0x00000100L |
|---|
| 104274 | #define BIFP1_1_PCIE_LC_CNTL9__LC_ALLOW_DLLPS_OTHER_SIDE_REMOVE_SPEED_MASK 0x00000200L |
|---|
| 104275 | #define BIFP1_1_PCIE_LC_CNTL9__LC_DELAY_POLL_COMP_SPD_CHG_AFTER_TXMARGIN_MASK 0x00000400L |
|---|
| 104276 | #define BIFP1_1_PCIE_LC_CNTL9__LC_RESET_SKP_SELECT_16GT_ON_TRAINING_BIT_MASK 0x00000800L |
|---|
| 104277 | #define BIFP1_1_PCIE_LC_CNTL9__LC_TRAINING_BITS_REQUIRED_MASK 0x00003000L |
|---|
| 104278 | #define BIFP1_1_PCIE_LC_CNTL9__LC_REPEAT_RXEQEVAL_AFTER_TIMEOUT_MASK 0x00004000L |
|---|
| 104279 | #define BIFP1_1_PCIE_LC_CNTL9__LC_CPM_IDLE_REFCLKREQ_CHECK_MASK 0x00008000L |
|---|
| 104280 | #define BIFP1_1_PCIE_LC_CNTL9__LC_REFCLK_OFF_NO_RCVR_LANES_MASK 0x00010000L |
|---|
| 104281 | #define BIFP1_1_PCIE_LC_CNTL9__LC_INDEPENDENT_CHIP_PCS_REFCLKREQ_EN_MASK 0x00020000L |
|---|
| 104282 | #define BIFP1_1_PCIE_LC_CNTL9__LC_REFCLKREQ_IN_HOLD_TRAINING_MASK 0x00040000L |
|---|
| 104283 | #define BIFP1_1_PCIE_LC_CNTL9__LC_DEASSERT_REFCLKREQ_IN_NON_SS_L1_MASK 0x00080000L |
|---|
| 104284 | #define BIFP1_1_PCIE_LC_CNTL9__LC_HOLD_REFCLKREQ_UNTIL_L1SS_POWERDOWN_MASK 0x00100000L |
|---|
| 104285 | #define BIFP1_1_PCIE_LC_CNTL9__LC_CLKGATE_WAIT_FOR_REFCLKACK_MASK 0x00200000L |
|---|
| 104286 | #define BIFP1_1_PCIE_LC_CNTL9__LC_DYN_LANES_L1_SS_POWERDOWN_MASK 0x00400000L |
|---|
| 104287 | #define BIFP1_1_PCIE_LC_CNTL9__LC_USE_OLD_PHYSTATUS_FOR_POWERDOWN_INACTIVE_MASK 0x00800000L |
|---|
| 104288 | #define BIFP1_1_PCIE_LC_CNTL9__LC_BLOCK_L0s_FOR_POWERDOWN_CHANGE_MASK 0x01000000L |
|---|
| 104289 | #define BIFP1_1_PCIE_LC_CNTL9__LC_RECOVERY_WAIT_FOR_ASPM_NAK_MASK 0x02000000L |
|---|
| 104290 | #define BIFP1_1_PCIE_LC_CNTL9__LC_WAIT_FOR_NONPAD_LINK_NUM_LANE0_MASK 0x04000000L |
|---|
| 104291 | #define BIFP1_1_PCIE_LC_CNTL9__LC_CLR_LINK_LANE_NUM_ON_NO_TSX_LANE_MASK 0x08000000L |
|---|
| 104292 | #define BIFP1_1_PCIE_LC_CNTL9__LC_USE_NEW_EQ_SYMBOL_6_EN_MASK 0x10000000L |
|---|
| 104293 | #define BIFP1_1_PCIE_LC_CNTL9__LC_DEC_FAILED_SPEED_CHANGE_COUNT_ABORT_BYPASS_TO_HIGH_RATE_MASK 0x20000000L |
|---|
| 104294 | #define BIFP1_1_PCIE_LC_CNTL9__LC_CONFIG_WAIT_FOR_EIEOS_MASK 0x40000000L |
|---|
| 104295 | #define BIFP1_1_PCIE_LC_CNTL9__LC_HOLD_TLP_TO_XMIT_PULSE_IN_L1_MASK 0x80000000L |
|---|
| 104296 | //BIFP1_1_PCIE_LC_FORCE_COEFF2 |
|---|
| 104297 | #define BIFP1_1_PCIE_LC_FORCE_COEFF2__LC_FORCE_COEFF_16GT__SHIFT 0x0 |
|---|
| 104298 | #define BIFP1_1_PCIE_LC_FORCE_COEFF2__LC_FORCE_PRE_CURSOR_16GT__SHIFT 0x1 |
|---|
| 104299 | #define BIFP1_1_PCIE_LC_FORCE_COEFF2__LC_FORCE_CURSOR_16GT__SHIFT 0x7 |
|---|
| 104300 | #define BIFP1_1_PCIE_LC_FORCE_COEFF2__LC_FORCE_POST_CURSOR_16GT__SHIFT 0xd |
|---|
| 104301 | #define BIFP1_1_PCIE_LC_FORCE_COEFF2__LC_3X3_COEFF_SEARCH_EN_16GT__SHIFT 0x13 |
|---|
| 104302 | #define BIFP1_1_PCIE_LC_FORCE_COEFF2__LC_FORCE_COEFF_16GT_MASK 0x00000001L |
|---|
| 104303 | #define BIFP1_1_PCIE_LC_FORCE_COEFF2__LC_FORCE_PRE_CURSOR_16GT_MASK 0x0000007EL |
|---|
| 104304 | #define BIFP1_1_PCIE_LC_FORCE_COEFF2__LC_FORCE_CURSOR_16GT_MASK 0x00001F80L |
|---|
| 104305 | #define BIFP1_1_PCIE_LC_FORCE_COEFF2__LC_FORCE_POST_CURSOR_16GT_MASK 0x0007E000L |
|---|
| 104306 | #define BIFP1_1_PCIE_LC_FORCE_COEFF2__LC_3X3_COEFF_SEARCH_EN_16GT_MASK 0x00080000L |
|---|
| 104307 | //BIFP1_1_PCIE_LC_FORCE_EQ_REQ_COEFF2 |
|---|
| 104308 | #define BIFP1_1_PCIE_LC_FORCE_EQ_REQ_COEFF2__LC_FORCE_COEFF_IN_EQ_REQ_PHASE_16GT__SHIFT 0x0 |
|---|
| 104309 | #define BIFP1_1_PCIE_LC_FORCE_EQ_REQ_COEFF2__LC_FORCE_PRE_CURSOR_REQ_16GT__SHIFT 0x1 |
|---|
| 104310 | #define BIFP1_1_PCIE_LC_FORCE_EQ_REQ_COEFF2__LC_FORCE_CURSOR_REQ_16GT__SHIFT 0x7 |
|---|
| 104311 | #define BIFP1_1_PCIE_LC_FORCE_EQ_REQ_COEFF2__LC_FORCE_POST_CURSOR_REQ_16GT__SHIFT 0xd |
|---|
| 104312 | #define BIFP1_1_PCIE_LC_FORCE_EQ_REQ_COEFF2__LC_FS_OTHER_END_16GT__SHIFT 0x13 |
|---|
| 104313 | #define BIFP1_1_PCIE_LC_FORCE_EQ_REQ_COEFF2__LC_LF_OTHER_END_16GT__SHIFT 0x19 |
|---|
| 104314 | #define BIFP1_1_PCIE_LC_FORCE_EQ_REQ_COEFF2__LC_FORCE_COEFF_IN_EQ_REQ_PHASE_16GT_MASK 0x00000001L |
|---|
| 104315 | #define BIFP1_1_PCIE_LC_FORCE_EQ_REQ_COEFF2__LC_FORCE_PRE_CURSOR_REQ_16GT_MASK 0x0000007EL |
|---|
| 104316 | #define BIFP1_1_PCIE_LC_FORCE_EQ_REQ_COEFF2__LC_FORCE_CURSOR_REQ_16GT_MASK 0x00001F80L |
|---|
| 104317 | #define BIFP1_1_PCIE_LC_FORCE_EQ_REQ_COEFF2__LC_FORCE_POST_CURSOR_REQ_16GT_MASK 0x0007E000L |
|---|
| 104318 | #define BIFP1_1_PCIE_LC_FORCE_EQ_REQ_COEFF2__LC_FS_OTHER_END_16GT_MASK 0x01F80000L |
|---|
| 104319 | #define BIFP1_1_PCIE_LC_FORCE_EQ_REQ_COEFF2__LC_LF_OTHER_END_16GT_MASK 0x7E000000L |
|---|
| 104320 | //BIFP1_1_PCIE_LC_FINE_GRAIN_CLK_GATE_OVERRIDES |
|---|
| 104321 | #define BIFP1_1_PCIE_LC_FINE_GRAIN_CLK_GATE_OVERRIDES__LC_DISABLE_TRANSMIT_MUX_OUTPUT_GATING__SHIFT 0x0 |
|---|
| 104322 | #define BIFP1_1_PCIE_LC_FINE_GRAIN_CLK_GATE_OVERRIDES__LC_DISABLE_SYMBOL_MUX_OUTPUT_GATING__SHIFT 0x1 |
|---|
| 104323 | #define BIFP1_1_PCIE_LC_FINE_GRAIN_CLK_GATE_OVERRIDES__LC_DISABLE_LC_PKT_GEN_DYN_CLK_GATING__SHIFT 0x2 |
|---|
| 104324 | #define BIFP1_1_PCIE_LC_FINE_GRAIN_CLK_GATE_OVERRIDES__LC_DISABLE_TRANSMIT_MUX_DYN_CLK_GATING__SHIFT 0x3 |
|---|
| 104325 | #define BIFP1_1_PCIE_LC_FINE_GRAIN_CLK_GATE_OVERRIDES__LC_DISABLE_LTSSM_DYN_CLK_GATING__SHIFT 0x4 |
|---|
| 104326 | #define BIFP1_1_PCIE_LC_FINE_GRAIN_CLK_GATE_OVERRIDES__LC_DISABLE_TRANSMIT_MUX_OUTPUT_GATING_MASK 0x00000001L |
|---|
| 104327 | #define BIFP1_1_PCIE_LC_FINE_GRAIN_CLK_GATE_OVERRIDES__LC_DISABLE_SYMBOL_MUX_OUTPUT_GATING_MASK 0x00000002L |
|---|
| 104328 | #define BIFP1_1_PCIE_LC_FINE_GRAIN_CLK_GATE_OVERRIDES__LC_DISABLE_LC_PKT_GEN_DYN_CLK_GATING_MASK 0x00000004L |
|---|
| 104329 | #define BIFP1_1_PCIE_LC_FINE_GRAIN_CLK_GATE_OVERRIDES__LC_DISABLE_TRANSMIT_MUX_DYN_CLK_GATING_MASK 0x00000008L |
|---|
| 104330 | #define BIFP1_1_PCIE_LC_FINE_GRAIN_CLK_GATE_OVERRIDES__LC_DISABLE_LTSSM_DYN_CLK_GATING_MASK 0x00000010L |
|---|
| 104331 | //BIFP1_1_PCIE_LC_CNTL10 |
|---|
| 104332 | #define BIFP1_1_PCIE_LC_CNTL10__LC_DEFAULT_PRESET_OVERRIDE_EN__SHIFT 0x0 |
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| 104333 | #define BIFP1_1_PCIE_LC_CNTL10__LC_DEFAULT_PRESET_OVERRIDE_MODE__SHIFT 0x1 |
|---|
| 104334 | #define BIFP1_1_PCIE_LC_CNTL10__LC_DEFAULT_PRESET_OVERRIDE_PORT__SHIFT 0x2 |
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| 104335 | #define BIFP1_1_PCIE_LC_CNTL10__LC_DEFAULT_PRESET_OVERRIDE_RATE__SHIFT 0x3 |
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| 104338 | #define BIFP1_1_PCIE_LC_CNTL10__LC_USE_PENDING_FOM_SKIP_SECOND_RXEQEVAL__SHIFT 0xd |
|---|
| 104339 | #define BIFP1_1_PCIE_LC_CNTL10__LC_TIEOFF_PORTS_IGNORE_PHYSTATUS__SHIFT 0xf |
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| 104340 | #define BIFP1_1_PCIE_LC_CNTL10__LC_CLEAR_CNTL_SKP_SELECT_DATASTREAM_EXIT__SHIFT 0x10 |
|---|
| 104341 | #define BIFP1_1_PCIE_LC_CNTL10__LC_DEASSERT_REFCLKREQ_IN_L23__SHIFT 0x11 |
|---|
| 104342 | #define BIFP1_1_PCIE_LC_CNTL10__LC_RELEASE_CLKREQ_IN_L23__SHIFT 0x12 |
|---|
| 104343 | #define BIFP1_1_PCIE_LC_CNTL10__LC_RELEASE_CLKREQ_IN_NON_SS_L1__SHIFT 0x13 |
|---|
| 104344 | #define BIFP1_1_PCIE_LC_CNTL10__LC_LINK_DIS_DONT_WAIT_FOR_EIOS__SHIFT 0x16 |
|---|
| 104345 | #define BIFP1_1_PCIE_LC_CNTL10__LC_LSLD_EN__SHIFT 0x17 |
|---|
| 104346 | #define BIFP1_1_PCIE_LC_CNTL10__LC_LSLD_RATE_REQD__SHIFT 0x18 |
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| 104347 | #define BIFP1_1_PCIE_LC_CNTL10__LC_LSLD_MODE__SHIFT 0x1a |
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| 104348 | #define BIFP1_1_PCIE_LC_CNTL10__LC_LSLD_DONE__SHIFT 0x1b |
|---|
| 104349 | #define BIFP1_1_PCIE_LC_CNTL10__LC_LSLD_TLS_ADVERTISED__SHIFT 0x1c |
|---|
| 104350 | #define BIFP1_1_PCIE_LC_CNTL10__LC_LSLD_CURRENT_RATE__SHIFT 0x1e |
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| 104351 | #define BIFP1_1_PCIE_LC_CNTL10__LC_DEFAULT_PRESET_OVERRIDE_EN_MASK 0x00000001L |
|---|
| 104352 | #define BIFP1_1_PCIE_LC_CNTL10__LC_DEFAULT_PRESET_OVERRIDE_MODE_MASK 0x00000002L |
|---|
| 104353 | #define BIFP1_1_PCIE_LC_CNTL10__LC_DEFAULT_PRESET_OVERRIDE_PORT_MASK 0x00000004L |
|---|
| 104354 | #define BIFP1_1_PCIE_LC_CNTL10__LC_DEFAULT_PRESET_OVERRIDE_RATE_MASK 0x00000018L |
|---|
| 104355 | #define BIFP1_1_PCIE_LC_CNTL10__LC_DEFAULT_PRESET_OVERRIDE_VALUE_MASK 0x000001E0L |
|---|
| 104356 | #define BIFP1_1_PCIE_LC_CNTL10__LC_DEFAULT_PRESET_OVERRIDE_LANE_MASK 0x00001E00L |
|---|
| 104357 | #define BIFP1_1_PCIE_LC_CNTL10__LC_USE_PENDING_FOM_SKIP_SECOND_RXEQEVAL_MASK 0x00002000L |
|---|
| 104358 | #define BIFP1_1_PCIE_LC_CNTL10__LC_TIEOFF_PORTS_IGNORE_PHYSTATUS_MASK 0x00008000L |
|---|
| 104359 | #define BIFP1_1_PCIE_LC_CNTL10__LC_CLEAR_CNTL_SKP_SELECT_DATASTREAM_EXIT_MASK 0x00010000L |
|---|
| 104360 | #define BIFP1_1_PCIE_LC_CNTL10__LC_DEASSERT_REFCLKREQ_IN_L23_MASK 0x00020000L |
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| 104361 | #define BIFP1_1_PCIE_LC_CNTL10__LC_RELEASE_CLKREQ_IN_L23_MASK 0x00040000L |
|---|
| 104362 | #define BIFP1_1_PCIE_LC_CNTL10__LC_RELEASE_CLKREQ_IN_NON_SS_L1_MASK 0x00080000L |
|---|
| 104363 | #define BIFP1_1_PCIE_LC_CNTL10__LC_LINK_DIS_DONT_WAIT_FOR_EIOS_MASK 0x00400000L |
|---|
| 104364 | #define BIFP1_1_PCIE_LC_CNTL10__LC_LSLD_EN_MASK 0x00800000L |
|---|
| 104365 | #define BIFP1_1_PCIE_LC_CNTL10__LC_LSLD_RATE_REQD_MASK 0x03000000L |
|---|
| 104366 | #define BIFP1_1_PCIE_LC_CNTL10__LC_LSLD_MODE_MASK 0x04000000L |
|---|
| 104367 | #define BIFP1_1_PCIE_LC_CNTL10__LC_LSLD_DONE_MASK 0x08000000L |
|---|
| 104368 | #define BIFP1_1_PCIE_LC_CNTL10__LC_LSLD_TLS_ADVERTISED_MASK 0x30000000L |
|---|
| 104369 | #define BIFP1_1_PCIE_LC_CNTL10__LC_LSLD_CURRENT_RATE_MASK 0xC0000000L |
|---|
| 104370 | //BIFP1_1_PCIE_LC_SAVE_RESTORE_1 |
|---|
| 104371 | #define BIFP1_1_PCIE_LC_SAVE_RESTORE_1__LC_SAVE_RESTORE_EN__SHIFT 0x0 |
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| 104372 | #define BIFP1_1_PCIE_LC_SAVE_RESTORE_1__LC_SAVE_RESTORE_DIRECTION__SHIFT 0x1 |
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| 104373 | #define BIFP1_1_PCIE_LC_SAVE_RESTORE_1__LC_SAVE_RESTORE_INDEX__SHIFT 0x2 |
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| 104374 | #define BIFP1_1_PCIE_LC_SAVE_RESTORE_1__LC_SAVE_RESTORE_ACKNOWLEDGE__SHIFT 0xa |
|---|
| 104375 | #define BIFP1_1_PCIE_LC_SAVE_RESTORE_1__LC_SAVE_RESTORE_DONE__SHIFT 0xb |
|---|
| 104376 | #define BIFP1_1_PCIE_LC_SAVE_RESTORE_1__LC_SAVE_RESTORE_FAST_RESTORE_EN__SHIFT 0xc |
|---|
| 104377 | #define BIFP1_1_PCIE_LC_SAVE_RESTORE_1__LC_SAVE_RESTORE_EQ_SETTINGS_RESTORED__SHIFT 0xd |
|---|
| 104378 | #define BIFP1_1_PCIE_LC_SAVE_RESTORE_1__LC_SAVE_RESTORE_SPEEDS__SHIFT 0xe |
|---|
| 104379 | #define BIFP1_1_PCIE_LC_SAVE_RESTORE_1__LC_SAVE_RESTORE_DATA_LO__SHIFT 0x10 |
|---|
| 104380 | #define BIFP1_1_PCIE_LC_SAVE_RESTORE_1__LC_SAVE_RESTORE_EN_MASK 0x00000001L |
|---|
| 104381 | #define BIFP1_1_PCIE_LC_SAVE_RESTORE_1__LC_SAVE_RESTORE_DIRECTION_MASK 0x00000002L |
|---|
| 104382 | #define BIFP1_1_PCIE_LC_SAVE_RESTORE_1__LC_SAVE_RESTORE_INDEX_MASK 0x000003FCL |
|---|
| 104383 | #define BIFP1_1_PCIE_LC_SAVE_RESTORE_1__LC_SAVE_RESTORE_ACKNOWLEDGE_MASK 0x00000400L |
|---|
| 104384 | #define BIFP1_1_PCIE_LC_SAVE_RESTORE_1__LC_SAVE_RESTORE_DONE_MASK 0x00000800L |
|---|
| 104385 | #define BIFP1_1_PCIE_LC_SAVE_RESTORE_1__LC_SAVE_RESTORE_FAST_RESTORE_EN_MASK 0x00001000L |
|---|
| 104386 | #define BIFP1_1_PCIE_LC_SAVE_RESTORE_1__LC_SAVE_RESTORE_EQ_SETTINGS_RESTORED_MASK 0x00002000L |
|---|
| 104387 | #define BIFP1_1_PCIE_LC_SAVE_RESTORE_1__LC_SAVE_RESTORE_SPEEDS_MASK 0x0000C000L |
|---|
| 104388 | #define BIFP1_1_PCIE_LC_SAVE_RESTORE_1__LC_SAVE_RESTORE_DATA_LO_MASK 0xFFFF0000L |
|---|
| 104389 | //BIFP1_1_PCIE_LC_SAVE_RESTORE_2 |
|---|
| 104390 | #define BIFP1_1_PCIE_LC_SAVE_RESTORE_2__LC_SAVE_RESTORE_DATA_HI__SHIFT 0x0 |
|---|
| 104391 | #define BIFP1_1_PCIE_LC_SAVE_RESTORE_2__LC_SAVE_RESTORE_DATA_HI_MASK 0xFFFFFFFFL |
|---|
| 104392 | //BIFP1_1_PCIE_LC_CNTL11 |
|---|
| 104393 | #define BIFP1_1_PCIE_LC_CNTL11__LC_BYPASS_EQ_TO_HIGH_RATE_SUPPORT__SHIFT 0x0 |
|---|
| 104394 | #define BIFP1_1_PCIE_LC_CNTL11__LC_ADVERTISE_EQ_TO_HIGH_RATE_SUPPORT__SHIFT 0x1 |
|---|
| 104395 | #define BIFP1_1_PCIE_LC_CNTL11__LC_BYPASS_EQ_TO_HIGH_RATE_RESERVED__SHIFT 0x2 |
|---|
| 104396 | #define BIFP1_1_PCIE_LC_CNTL11__LC_BYPASS_EQ_TO_HIGH_RATE_RCVD__SHIFT 0x3 |
|---|
| 104397 | #define BIFP1_1_PCIE_LC_CNTL11__LC_BYPASS_EQ_TO_HIGH_RATE_NEGOTIATED__SHIFT 0x4 |
|---|
| 104398 | #define BIFP1_1_PCIE_LC_CNTL11__LC_BYPASS_EQ_TO_HIGH_RATE_FAILURE__SHIFT 0x5 |
|---|
| 104399 | #define BIFP1_1_PCIE_LC_CNTL11__LC_NO_EQ_NEEDED_SUPPORT__SHIFT 0x8 |
|---|
| 104400 | #define BIFP1_1_PCIE_LC_CNTL11__LC_ADVERTISE_NO_EQ_NEEDED_SUPPORT__SHIFT 0x9 |
|---|
| 104401 | #define BIFP1_1_PCIE_LC_CNTL11__LC_NO_EQ_NEEDED_RESERVED__SHIFT 0xa |
|---|
| 104402 | #define BIFP1_1_PCIE_LC_CNTL11__LC_NO_EQ_NEEDED_RCVD__SHIFT 0xb |
|---|
| 104403 | #define BIFP1_1_PCIE_LC_CNTL11__LC_NO_EQ_NEEDED_NEGOTIATED__SHIFT 0xc |
|---|
| 104404 | #define BIFP1_1_PCIE_LC_CNTL11__LC_NO_EQ_NEEDED_FAILURE__SHIFT 0xd |
|---|
| 104405 | #define BIFP1_1_PCIE_LC_CNTL11__LC_NO_EQ_NEEDED_PRESET_SEL__SHIFT 0xe |
|---|
| 104406 | #define BIFP1_1_PCIE_LC_CNTL11__LC_ENHANCED_LINK_BEHAVIOR_CNTL_SENT__SHIFT 0xf |
|---|
| 104407 | #define BIFP1_1_PCIE_LC_CNTL11__LC_ENHANCED_LINK_BEHAVIOR_CNTL_RCVD__SHIFT 0x11 |
|---|
| 104408 | #define BIFP1_1_PCIE_LC_CNTL11__LC_DISABLE_TRAINING_BIT_ARCH_IND__SHIFT 0x13 |
|---|
| 104409 | #define BIFP1_1_PCIE_LC_CNTL11__LC_SET_TRANSMITTER_PRECODE_REQUEST__SHIFT 0x18 |
|---|
| 104410 | #define BIFP1_1_PCIE_LC_CNTL11__LC_TRANSMITTER_PRECODE_REQUEST_RCVD__SHIFT 0x19 |
|---|
| 104411 | #define BIFP1_1_PCIE_LC_CNTL11__LC_TRANSMITTER_PRECODE_ON__SHIFT 0x1a |
|---|
| 104412 | #define BIFP1_1_PCIE_LC_CNTL11__LC_TRANSMITTER_PRECODE_ON_RCVD__SHIFT 0x1b |
|---|
| 104413 | #define BIFP1_1_PCIE_LC_CNTL11__LC_LAST_TRANSMITTER_PRECODE_REQUEST__SHIFT 0x1c |
|---|
| 104414 | #define BIFP1_1_PCIE_LC_CNTL11__LC_CHECK_TS1_EC_ON_EQ_EXIT__SHIFT 0x1d |
|---|
| 104415 | #define BIFP1_1_PCIE_LC_CNTL11__LC_BYPASS_EQ_TO_HIGH_RATE_SUPPORT_MASK 0x00000001L |
|---|
| 104416 | #define BIFP1_1_PCIE_LC_CNTL11__LC_ADVERTISE_EQ_TO_HIGH_RATE_SUPPORT_MASK 0x00000002L |
|---|
| 104417 | #define BIFP1_1_PCIE_LC_CNTL11__LC_BYPASS_EQ_TO_HIGH_RATE_RESERVED_MASK 0x00000004L |
|---|
| 104418 | #define BIFP1_1_PCIE_LC_CNTL11__LC_BYPASS_EQ_TO_HIGH_RATE_RCVD_MASK 0x00000008L |
|---|
| 104419 | #define BIFP1_1_PCIE_LC_CNTL11__LC_BYPASS_EQ_TO_HIGH_RATE_NEGOTIATED_MASK 0x00000010L |
|---|
| 104420 | #define BIFP1_1_PCIE_LC_CNTL11__LC_BYPASS_EQ_TO_HIGH_RATE_FAILURE_MASK 0x00000020L |
|---|
| 104421 | #define BIFP1_1_PCIE_LC_CNTL11__LC_NO_EQ_NEEDED_SUPPORT_MASK 0x00000100L |
|---|
| 104422 | #define BIFP1_1_PCIE_LC_CNTL11__LC_ADVERTISE_NO_EQ_NEEDED_SUPPORT_MASK 0x00000200L |
|---|
| 104423 | #define BIFP1_1_PCIE_LC_CNTL11__LC_NO_EQ_NEEDED_RESERVED_MASK 0x00000400L |
|---|
| 104424 | #define BIFP1_1_PCIE_LC_CNTL11__LC_NO_EQ_NEEDED_RCVD_MASK 0x00000800L |
|---|
| 104425 | #define BIFP1_1_PCIE_LC_CNTL11__LC_NO_EQ_NEEDED_NEGOTIATED_MASK 0x00001000L |
|---|
| 104426 | #define BIFP1_1_PCIE_LC_CNTL11__LC_NO_EQ_NEEDED_FAILURE_MASK 0x00002000L |
|---|
| 104427 | #define BIFP1_1_PCIE_LC_CNTL11__LC_NO_EQ_NEEDED_PRESET_SEL_MASK 0x00004000L |
|---|
| 104428 | #define BIFP1_1_PCIE_LC_CNTL11__LC_ENHANCED_LINK_BEHAVIOR_CNTL_SENT_MASK 0x00018000L |
|---|
| 104429 | #define BIFP1_1_PCIE_LC_CNTL11__LC_ENHANCED_LINK_BEHAVIOR_CNTL_RCVD_MASK 0x00060000L |
|---|
| 104430 | #define BIFP1_1_PCIE_LC_CNTL11__LC_DISABLE_TRAINING_BIT_ARCH_IND_MASK 0x00F80000L |
|---|
| 104431 | #define BIFP1_1_PCIE_LC_CNTL11__LC_SET_TRANSMITTER_PRECODE_REQUEST_MASK 0x01000000L |
|---|
| 104432 | #define BIFP1_1_PCIE_LC_CNTL11__LC_TRANSMITTER_PRECODE_REQUEST_RCVD_MASK 0x02000000L |
|---|
| 104433 | #define BIFP1_1_PCIE_LC_CNTL11__LC_TRANSMITTER_PRECODE_ON_MASK 0x04000000L |
|---|
| 104434 | #define BIFP1_1_PCIE_LC_CNTL11__LC_TRANSMITTER_PRECODE_ON_RCVD_MASK 0x08000000L |
|---|
| 104435 | #define BIFP1_1_PCIE_LC_CNTL11__LC_LAST_TRANSMITTER_PRECODE_REQUEST_MASK 0x10000000L |
|---|
| 104436 | #define BIFP1_1_PCIE_LC_CNTL11__LC_CHECK_TS1_EC_ON_EQ_EXIT_MASK 0x20000000L |
|---|
| 104437 | //BIFP1_1_PCIE_LC_CNTL12 |
|---|
| 104438 | #define BIFP1_1_PCIE_LC_CNTL12__LC_DELAY_CLEAR_LANE_OFF_AFTER_LOOPBACK_SPD_CHG__SHIFT 0x0 |
|---|
| 104439 | #define BIFP1_1_PCIE_LC_CNTL12__LC_DELAY_CLEAR_LANE_OFF_AFTER_LINKDIS_SPD_CHG__SHIFT 0x1 |
|---|
| 104440 | #define BIFP1_1_PCIE_LC_CNTL12__LC_DETECT_PD_WAIT_FOR_REFCLKACK_OFF_LANES__SHIFT 0x2 |
|---|
| 104441 | #define BIFP1_1_PCIE_LC_CNTL12__LC_DETECT_PD_HOLDTRAINING_WAIT_FOR_LANES_ON__SHIFT 0x3 |
|---|
| 104442 | #define BIFP1_1_PCIE_LC_CNTL12__LC_ENSURE_TURN_OFF_DONE_LINKDIS__SHIFT 0x4 |
|---|
| 104443 | #define BIFP1_1_PCIE_LC_CNTL12__LC_SKIP_LOCALPRESET_OFF_LANES__SHIFT 0x5 |
|---|
| 104444 | #define BIFP1_1_PCIE_LC_CNTL12__LC_DELAY_PHASE1__SHIFT 0x6 |
|---|
| 104445 | #define BIFP1_1_PCIE_LC_CNTL12__LC_BLOCKALIGN_IN_L1_ENTRY__SHIFT 0x8 |
|---|
| 104446 | #define BIFP1_1_PCIE_LC_CNTL12__LC_USE_LEGACY_RXSB1_SPDCHG_ELECIDLE__SHIFT 0x9 |
|---|
| 104447 | #define BIFP1_1_PCIE_LC_CNTL12__LC_LOCK_REVERSAL_EARLY_CONFIG_COMPLETE__SHIFT 0xa |
|---|
| 104448 | #define BIFP1_1_PCIE_LC_CNTL12__LC_LOCK_REVERSAL_IMMEDIATE_CONFIG_COMPLETE__SHIFT 0xb |
|---|
| 104449 | #define BIFP1_1_PCIE_LC_CNTL12__LC_USE_LOOPBACK_INACTIVE_LANES__SHIFT 0xc |
|---|
| 104450 | #define BIFP1_1_PCIE_LC_CNTL12__LC_LOOPBACK_TEST_MODE_RCVRDET__SHIFT 0xd |
|---|
| 104451 | #define BIFP1_1_PCIE_LC_CNTL12__LC_LOOPBACK_EQ_LOCK_REVERSAL__SHIFT 0xe |
|---|
| 104452 | #define BIFP1_1_PCIE_LC_CNTL12__LC_LIVE_DESKEW_MASK_EN__SHIFT 0x10 |
|---|
| 104453 | #define BIFP1_1_PCIE_LC_CNTL12__LC_LIVE_DESKEW_8B10B_EN__SHIFT 0x11 |
|---|
| 104454 | #define BIFP1_1_PCIE_LC_CNTL12__LC_SAFE_RECOVER_DATA_UNLOCK__SHIFT 0x12 |
|---|
| 104455 | #define BIFP1_1_PCIE_LC_CNTL12__LC_SAFE_RECOVER_RX_RECOVER__SHIFT 0x13 |
|---|
| 104456 | #define BIFP1_1_PCIE_LC_CNTL12__LC_SAFE_RECOVER_RX_ADAPT__SHIFT 0x14 |
|---|
| 104457 | #define BIFP1_1_PCIE_LC_CNTL12__LC_SAFE_RECOVER_SW_INIT__SHIFT 0x15 |
|---|
| 104458 | #define BIFP1_1_PCIE_LC_CNTL12__LC_SAFE_RECOVER_SW_EVENT_SEL__SHIFT 0x16 |
|---|
| 104459 | #define BIFP1_1_PCIE_LC_CNTL12__LC_DEFER_SKIP_INTERVAL_MODE__SHIFT 0x18 |
|---|
| 104460 | #define BIFP1_1_PCIE_LC_CNTL12__LC_RECOVERY_EQ_WAIT_FOR_PIPE_STOPPED__SHIFT 0x19 |
|---|
| 104461 | #define BIFP1_1_PCIE_LC_CNTL12__LC_HOLD_TX_STOP_SENDING_PKTS_REPLAY_RETRAIN__SHIFT 0x1a |
|---|
| 104462 | #define BIFP1_1_PCIE_LC_CNTL12__LC_RESET_TSX_CNT_ON_SAFERECOVER__SHIFT 0x1b |
|---|
| 104463 | #define BIFP1_1_PCIE_LC_CNTL12__LC_DSC_INITIATE_EQUALIZATION_OS_BOUNDARY__SHIFT 0x1c |
|---|
| 104464 | #define BIFP1_1_PCIE_LC_CNTL12__LC_EQ_REQ_PHASE_WAIT_FOR_FINAL_TS1__SHIFT 0x1d |
|---|
| 104465 | #define BIFP1_1_PCIE_LC_CNTL12__LC_RESET_TSX_CNT_ON_RXEQEVAL__SHIFT 0x1e |
|---|
| 104466 | #define BIFP1_1_PCIE_LC_CNTL12__LC_TRACK_RX_WAIT_FOR_TS1__SHIFT 0x1f |
|---|
| 104467 | #define BIFP1_1_PCIE_LC_CNTL12__LC_DELAY_CLEAR_LANE_OFF_AFTER_LOOPBACK_SPD_CHG_MASK 0x00000001L |
|---|
| 104468 | #define BIFP1_1_PCIE_LC_CNTL12__LC_DELAY_CLEAR_LANE_OFF_AFTER_LINKDIS_SPD_CHG_MASK 0x00000002L |
|---|
| 104469 | #define BIFP1_1_PCIE_LC_CNTL12__LC_DETECT_PD_WAIT_FOR_REFCLKACK_OFF_LANES_MASK 0x00000004L |
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| 104470 | #define BIFP1_1_PCIE_LC_CNTL12__LC_DETECT_PD_HOLDTRAINING_WAIT_FOR_LANES_ON_MASK 0x00000008L |
|---|
| 104471 | #define BIFP1_1_PCIE_LC_CNTL12__LC_ENSURE_TURN_OFF_DONE_LINKDIS_MASK 0x00000010L |
|---|
| 104472 | #define BIFP1_1_PCIE_LC_CNTL12__LC_SKIP_LOCALPRESET_OFF_LANES_MASK 0x00000020L |
|---|
| 104473 | #define BIFP1_1_PCIE_LC_CNTL12__LC_DELAY_PHASE1_MASK 0x000000C0L |
|---|
| 104474 | #define BIFP1_1_PCIE_LC_CNTL12__LC_BLOCKALIGN_IN_L1_ENTRY_MASK 0x00000100L |
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| 104475 | #define BIFP1_1_PCIE_LC_CNTL12__LC_USE_LEGACY_RXSB1_SPDCHG_ELECIDLE_MASK 0x00000200L |
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| 104476 | #define BIFP1_1_PCIE_LC_CNTL12__LC_LOCK_REVERSAL_EARLY_CONFIG_COMPLETE_MASK 0x00000400L |
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| 104477 | #define BIFP1_1_PCIE_LC_CNTL12__LC_LOCK_REVERSAL_IMMEDIATE_CONFIG_COMPLETE_MASK 0x00000800L |
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| 104478 | #define BIFP1_1_PCIE_LC_CNTL12__LC_USE_LOOPBACK_INACTIVE_LANES_MASK 0x00001000L |
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| 104479 | #define BIFP1_1_PCIE_LC_CNTL12__LC_LOOPBACK_TEST_MODE_RCVRDET_MASK 0x00002000L |
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| 104481 | #define BIFP1_1_PCIE_LC_CNTL12__LC_LIVE_DESKEW_MASK_EN_MASK 0x00010000L |
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| 104482 | #define BIFP1_1_PCIE_LC_CNTL12__LC_LIVE_DESKEW_8B10B_EN_MASK 0x00020000L |
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| 104483 | #define BIFP1_1_PCIE_LC_CNTL12__LC_SAFE_RECOVER_DATA_UNLOCK_MASK 0x00040000L |
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|---|
| 104485 | #define BIFP1_1_PCIE_LC_CNTL12__LC_SAFE_RECOVER_RX_ADAPT_MASK 0x00100000L |
|---|
| 104486 | #define BIFP1_1_PCIE_LC_CNTL12__LC_SAFE_RECOVER_SW_INIT_MASK 0x00200000L |
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| 104488 | #define BIFP1_1_PCIE_LC_CNTL12__LC_DEFER_SKIP_INTERVAL_MODE_MASK 0x01000000L |
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| 104490 | #define BIFP1_1_PCIE_LC_CNTL12__LC_HOLD_TX_STOP_SENDING_PKTS_REPLAY_RETRAIN_MASK 0x04000000L |
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| 104491 | #define BIFP1_1_PCIE_LC_CNTL12__LC_RESET_TSX_CNT_ON_SAFERECOVER_MASK 0x08000000L |
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| 104492 | #define BIFP1_1_PCIE_LC_CNTL12__LC_DSC_INITIATE_EQUALIZATION_OS_BOUNDARY_MASK 0x10000000L |
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| 104493 | #define BIFP1_1_PCIE_LC_CNTL12__LC_EQ_REQ_PHASE_WAIT_FOR_FINAL_TS1_MASK 0x20000000L |
|---|
| 104494 | #define BIFP1_1_PCIE_LC_CNTL12__LC_RESET_TSX_CNT_ON_RXEQEVAL_MASK 0x40000000L |
|---|
| 104495 | #define BIFP1_1_PCIE_LC_CNTL12__LC_TRACK_RX_WAIT_FOR_TS1_MASK 0x80000000L |
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| 104496 | //BIFP1_1_PCIE_LC_SPEED_CNTL2 |
|---|
| 104497 | #define BIFP1_1_PCIE_LC_SPEED_CNTL2__LC_FORCE_EN_SW_SPEED_CHANGE__SHIFT 0x0 |
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| 104498 | #define BIFP1_1_PCIE_LC_SPEED_CNTL2__LC_FORCE_DIS_SW_SPEED_CHANGE__SHIFT 0x1 |
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| 104499 | #define BIFP1_1_PCIE_LC_SPEED_CNTL2__LC_FORCE_EN_HW_SPEED_CHANGE__SHIFT 0x2 |
|---|
| 104500 | #define BIFP1_1_PCIE_LC_SPEED_CNTL2__LC_FORCE_DIS_HW_SPEED_CHANGE__SHIFT 0x3 |
|---|
| 104501 | #define BIFP1_1_PCIE_LC_SPEED_CNTL2__LC_INIT_SPEED_NEG_IN_L0s_EN__SHIFT 0x4 |
|---|
| 104502 | #define BIFP1_1_PCIE_LC_SPEED_CNTL2__LC_INIT_SPEED_NEG_IN_L1_EN__SHIFT 0x5 |
|---|
| 104503 | #define BIFP1_1_PCIE_LC_SPEED_CNTL2__LC_INITIATE_LINK_SPEED_CHANGE__SHIFT 0x6 |
|---|
| 104504 | #define BIFP1_1_PCIE_LC_SPEED_CNTL2__LC_SPEED_CHANGE_STATUS__SHIFT 0x7 |
|---|
| 104505 | #define BIFP1_1_PCIE_LC_SPEED_CNTL2__LC_SPEED_CHANGE_ATTEMPTS_ALLOWED__SHIFT 0x8 |
|---|
| 104506 | #define BIFP1_1_PCIE_LC_SPEED_CNTL2__LC_SPEED_CHANGE_ATTEMPT_FAILED__SHIFT 0xa |
|---|
| 104507 | #define BIFP1_1_PCIE_LC_SPEED_CNTL2__LC_CLR_FAILED_SPD_CHANGE_CNT__SHIFT 0xb |
|---|
| 104508 | #define BIFP1_1_PCIE_LC_SPEED_CNTL2__LC_MULT_UPSTREAM_AUTO_SPD_CHNG_EN__SHIFT 0xc |
|---|
| 104509 | #define BIFP1_1_PCIE_LC_SPEED_CNTL2__LC_DONT_CLR_TARGET_SPD_CHANGE_STATUS__SHIFT 0xd |
|---|
| 104510 | #define BIFP1_1_PCIE_LC_SPEED_CNTL2__LC_1_OR_MORE_TS2_SPEED_ARC_EN__SHIFT 0xe |
|---|
| 104511 | #define BIFP1_1_PCIE_LC_SPEED_CNTL2__LC_ABORT_AUTO_EQ_AFTER_FAILED_EQ__SHIFT 0xf |
|---|
| 104512 | #define BIFP1_1_PCIE_LC_SPEED_CNTL2__LC_ENFORCE_CORRECT_SPEED_FOR_EQ__SHIFT 0x10 |
|---|
| 104513 | #define BIFP1_1_PCIE_LC_SPEED_CNTL2__LC_ENFORCE_SOFTWARE_PERFORM_EQ__SHIFT 0x11 |
|---|
| 104514 | #define BIFP1_1_PCIE_LC_SPEED_CNTL2__LC_SEND_EQ_TS2_IF_OTHER_SIDE_EVER_ADVERTISED_SPEED__SHIFT 0x12 |
|---|
| 104515 | #define BIFP1_1_PCIE_LC_SPEED_CNTL2__LC_ENFORCE_SINGLE_EQ_PER_RECOVERY__SHIFT 0x13 |
|---|
| 104516 | #define BIFP1_1_PCIE_LC_SPEED_CNTL2__LC_USE_LEGACY_CLEAR_DELAY_DLLPs__SHIFT 0x14 |
|---|
| 104517 | #define BIFP1_1_PCIE_LC_SPEED_CNTL2__LC_DEFER_RETRAIN_LINK_UNTIL_EXIT_RECOVERY__SHIFT 0x15 |
|---|
| 104518 | #define BIFP1_1_PCIE_LC_SPEED_CNTL2__LC_ABORT_AUTO_EQ_ON_FAIL_SPEED_CHANGE_LIMIT__SHIFT 0x16 |
|---|
| 104519 | #define BIFP1_1_PCIE_LC_SPEED_CNTL2__LC_DEFER_PRIVATE_SPEED_CHANGE_UNTIL_EXIT_RECOVERY__SHIFT 0x17 |
|---|
| 104520 | #define BIFP1_1_PCIE_LC_SPEED_CNTL2__LC_DONT_UPDATE_GEN_SUPPORT_MID_RECOVERY__SHIFT 0x19 |
|---|
| 104521 | #define BIFP1_1_PCIE_LC_SPEED_CNTL2__LC_ALLOW_SET_INITIATE_SPEED_CHANGE_IN_RECOVERY_LOCK__SHIFT 0x1a |
|---|
| 104522 | #define BIFP1_1_PCIE_LC_SPEED_CNTL2__LC_FORCE_EN_SW_SPEED_CHANGE_MASK 0x00000001L |
|---|
| 104523 | #define BIFP1_1_PCIE_LC_SPEED_CNTL2__LC_FORCE_DIS_SW_SPEED_CHANGE_MASK 0x00000002L |
|---|
| 104524 | #define BIFP1_1_PCIE_LC_SPEED_CNTL2__LC_FORCE_EN_HW_SPEED_CHANGE_MASK 0x00000004L |
|---|
| 104525 | #define BIFP1_1_PCIE_LC_SPEED_CNTL2__LC_FORCE_DIS_HW_SPEED_CHANGE_MASK 0x00000008L |
|---|
| 104526 | #define BIFP1_1_PCIE_LC_SPEED_CNTL2__LC_INIT_SPEED_NEG_IN_L0s_EN_MASK 0x00000010L |
|---|
| 104527 | #define BIFP1_1_PCIE_LC_SPEED_CNTL2__LC_INIT_SPEED_NEG_IN_L1_EN_MASK 0x00000020L |
|---|
| 104528 | #define BIFP1_1_PCIE_LC_SPEED_CNTL2__LC_INITIATE_LINK_SPEED_CHANGE_MASK 0x00000040L |
|---|
| 104529 | #define BIFP1_1_PCIE_LC_SPEED_CNTL2__LC_SPEED_CHANGE_STATUS_MASK 0x00000080L |
|---|
| 104530 | #define BIFP1_1_PCIE_LC_SPEED_CNTL2__LC_SPEED_CHANGE_ATTEMPTS_ALLOWED_MASK 0x00000300L |
|---|
| 104531 | #define BIFP1_1_PCIE_LC_SPEED_CNTL2__LC_SPEED_CHANGE_ATTEMPT_FAILED_MASK 0x00000400L |
|---|
| 104532 | #define BIFP1_1_PCIE_LC_SPEED_CNTL2__LC_CLR_FAILED_SPD_CHANGE_CNT_MASK 0x00000800L |
|---|
| 104533 | #define BIFP1_1_PCIE_LC_SPEED_CNTL2__LC_MULT_UPSTREAM_AUTO_SPD_CHNG_EN_MASK 0x00001000L |
|---|
| 104534 | #define BIFP1_1_PCIE_LC_SPEED_CNTL2__LC_DONT_CLR_TARGET_SPD_CHANGE_STATUS_MASK 0x00002000L |
|---|
| 104535 | #define BIFP1_1_PCIE_LC_SPEED_CNTL2__LC_1_OR_MORE_TS2_SPEED_ARC_EN_MASK 0x00004000L |
|---|
| 104536 | #define BIFP1_1_PCIE_LC_SPEED_CNTL2__LC_ABORT_AUTO_EQ_AFTER_FAILED_EQ_MASK 0x00008000L |
|---|
| 104537 | #define BIFP1_1_PCIE_LC_SPEED_CNTL2__LC_ENFORCE_CORRECT_SPEED_FOR_EQ_MASK 0x00010000L |
|---|
| 104538 | #define BIFP1_1_PCIE_LC_SPEED_CNTL2__LC_ENFORCE_SOFTWARE_PERFORM_EQ_MASK 0x00020000L |
|---|
| 104539 | #define BIFP1_1_PCIE_LC_SPEED_CNTL2__LC_SEND_EQ_TS2_IF_OTHER_SIDE_EVER_ADVERTISED_SPEED_MASK 0x00040000L |
|---|
| 104540 | #define BIFP1_1_PCIE_LC_SPEED_CNTL2__LC_ENFORCE_SINGLE_EQ_PER_RECOVERY_MASK 0x00080000L |
|---|
| 104541 | #define BIFP1_1_PCIE_LC_SPEED_CNTL2__LC_USE_LEGACY_CLEAR_DELAY_DLLPs_MASK 0x00100000L |
|---|
| 104542 | #define BIFP1_1_PCIE_LC_SPEED_CNTL2__LC_DEFER_RETRAIN_LINK_UNTIL_EXIT_RECOVERY_MASK 0x00200000L |
|---|
| 104543 | #define BIFP1_1_PCIE_LC_SPEED_CNTL2__LC_ABORT_AUTO_EQ_ON_FAIL_SPEED_CHANGE_LIMIT_MASK 0x00400000L |
|---|
| 104544 | #define BIFP1_1_PCIE_LC_SPEED_CNTL2__LC_DEFER_PRIVATE_SPEED_CHANGE_UNTIL_EXIT_RECOVERY_MASK 0x01800000L |
|---|
| 104545 | #define BIFP1_1_PCIE_LC_SPEED_CNTL2__LC_DONT_UPDATE_GEN_SUPPORT_MID_RECOVERY_MASK 0x02000000L |
|---|
| 104546 | #define BIFP1_1_PCIE_LC_SPEED_CNTL2__LC_ALLOW_SET_INITIATE_SPEED_CHANGE_IN_RECOVERY_LOCK_MASK 0x04000000L |
|---|
| 104547 | //BIFP1_1_PCIE_LC_FORCE_COEFF3 |
|---|
| 104548 | #define BIFP1_1_PCIE_LC_FORCE_COEFF3__LC_FORCE_COEFF_32GT__SHIFT 0x0 |
|---|
| 104549 | #define BIFP1_1_PCIE_LC_FORCE_COEFF3__LC_FORCE_PRE_CURSOR_32GT__SHIFT 0x1 |
|---|
| 104550 | #define BIFP1_1_PCIE_LC_FORCE_COEFF3__LC_FORCE_CURSOR_32GT__SHIFT 0x7 |
|---|
| 104551 | #define BIFP1_1_PCIE_LC_FORCE_COEFF3__LC_FORCE_POST_CURSOR_32GT__SHIFT 0xd |
|---|
| 104552 | #define BIFP1_1_PCIE_LC_FORCE_COEFF3__LC_3X3_COEFF_SEARCH_EN_32GT__SHIFT 0x13 |
|---|
| 104553 | #define BIFP1_1_PCIE_LC_FORCE_COEFF3__LC_FORCE_COEFF_32GT_MASK 0x00000001L |
|---|
| 104554 | #define BIFP1_1_PCIE_LC_FORCE_COEFF3__LC_FORCE_PRE_CURSOR_32GT_MASK 0x0000007EL |
|---|
| 104555 | #define BIFP1_1_PCIE_LC_FORCE_COEFF3__LC_FORCE_CURSOR_32GT_MASK 0x00001F80L |
|---|
| 104556 | #define BIFP1_1_PCIE_LC_FORCE_COEFF3__LC_FORCE_POST_CURSOR_32GT_MASK 0x0007E000L |
|---|
| 104557 | #define BIFP1_1_PCIE_LC_FORCE_COEFF3__LC_3X3_COEFF_SEARCH_EN_32GT_MASK 0x00080000L |
|---|
| 104558 | //BIFP1_1_PCIE_LC_FORCE_EQ_REQ_COEFF3 |
|---|
| 104559 | #define BIFP1_1_PCIE_LC_FORCE_EQ_REQ_COEFF3__LC_FORCE_COEFF_IN_EQ_REQ_PHASE_32GT__SHIFT 0x0 |
|---|
| 104560 | #define BIFP1_1_PCIE_LC_FORCE_EQ_REQ_COEFF3__LC_FORCE_PRE_CURSOR_REQ_32GT__SHIFT 0x1 |
|---|
| 104561 | #define BIFP1_1_PCIE_LC_FORCE_EQ_REQ_COEFF3__LC_FORCE_CURSOR_REQ_32GT__SHIFT 0x7 |
|---|
| 104562 | #define BIFP1_1_PCIE_LC_FORCE_EQ_REQ_COEFF3__LC_FORCE_POST_CURSOR_REQ_32GT__SHIFT 0xd |
|---|
| 104563 | #define BIFP1_1_PCIE_LC_FORCE_EQ_REQ_COEFF3__LC_FS_OTHER_END_32GT__SHIFT 0x13 |
|---|
| 104564 | #define BIFP1_1_PCIE_LC_FORCE_EQ_REQ_COEFF3__LC_LF_OTHER_END_32GT__SHIFT 0x19 |
|---|
| 104565 | #define BIFP1_1_PCIE_LC_FORCE_EQ_REQ_COEFF3__LC_FORCE_COEFF_IN_EQ_REQ_PHASE_32GT_MASK 0x00000001L |
|---|
| 104566 | #define BIFP1_1_PCIE_LC_FORCE_EQ_REQ_COEFF3__LC_FORCE_PRE_CURSOR_REQ_32GT_MASK 0x0000007EL |
|---|
| 104567 | #define BIFP1_1_PCIE_LC_FORCE_EQ_REQ_COEFF3__LC_FORCE_CURSOR_REQ_32GT_MASK 0x00001F80L |
|---|
| 104568 | #define BIFP1_1_PCIE_LC_FORCE_EQ_REQ_COEFF3__LC_FORCE_POST_CURSOR_REQ_32GT_MASK 0x0007E000L |
|---|
| 104569 | #define BIFP1_1_PCIE_LC_FORCE_EQ_REQ_COEFF3__LC_FS_OTHER_END_32GT_MASK 0x01F80000L |
|---|
| 104570 | #define BIFP1_1_PCIE_LC_FORCE_EQ_REQ_COEFF3__LC_LF_OTHER_END_32GT_MASK 0x7E000000L |
|---|
| 104571 | //BIFP1_1_PCIE_TX_SEQ |
|---|
| 104572 | #define BIFP1_1_PCIE_TX_SEQ__TX_NEXT_TRANSMIT_SEQ__SHIFT 0x0 |
|---|
| 104573 | #define BIFP1_1_PCIE_TX_SEQ__TX_ACKD_SEQ__SHIFT 0x10 |
|---|
| 104574 | #define BIFP1_1_PCIE_TX_SEQ__TX_NEXT_TRANSMIT_SEQ_MASK 0x00000FFFL |
|---|
| 104575 | #define BIFP1_1_PCIE_TX_SEQ__TX_ACKD_SEQ_MASK 0x0FFF0000L |
|---|
| 104576 | //BIFP1_1_PCIE_TX_REPLAY |
|---|
| 104577 | #define BIFP1_1_PCIE_TX_REPLAY__TX_REPLAY_NUM__SHIFT 0x0 |
|---|
| 104578 | #define BIFP1_1_PCIE_TX_REPLAY__TX_REPLAY_ROLLOVER_EN__SHIFT 0x5 |
|---|
| 104579 | #define BIFP1_1_PCIE_TX_REPLAY__TX_REPLAY_STALL__SHIFT 0xa |
|---|
| 104580 | #define BIFP1_1_PCIE_TX_REPLAY__TX_REPLAY_DISABLE__SHIFT 0xb |
|---|
| 104581 | #define BIFP1_1_PCIE_TX_REPLAY__TX_REPLAY_ALL__SHIFT 0xc |
|---|
| 104582 | #define BIFP1_1_PCIE_TX_REPLAY__TX_REPLAY_FORCE_WRSCH_ACK__SHIFT 0xd |
|---|
| 104583 | #define BIFP1_1_PCIE_TX_REPLAY__TX_REPLAY_TIMER_DIS__SHIFT 0xe |
|---|
| 104584 | #define BIFP1_1_PCIE_TX_REPLAY__TX_REPLAY_TIMER_OVERWRITE__SHIFT 0xf |
|---|
| 104585 | #define BIFP1_1_PCIE_TX_REPLAY__TX_REPLAY_TIMER__SHIFT 0x10 |
|---|
| 104586 | #define BIFP1_1_PCIE_TX_REPLAY__TX_REPLAY_NUM_MASK 0x0000001FL |
|---|
| 104587 | #define BIFP1_1_PCIE_TX_REPLAY__TX_REPLAY_ROLLOVER_EN_MASK 0x00000020L |
|---|
| 104588 | #define BIFP1_1_PCIE_TX_REPLAY__TX_REPLAY_STALL_MASK 0x00000400L |
|---|
| 104589 | #define BIFP1_1_PCIE_TX_REPLAY__TX_REPLAY_DISABLE_MASK 0x00000800L |
|---|
| 104590 | #define BIFP1_1_PCIE_TX_REPLAY__TX_REPLAY_ALL_MASK 0x00001000L |
|---|
| 104591 | #define BIFP1_1_PCIE_TX_REPLAY__TX_REPLAY_FORCE_WRSCH_ACK_MASK 0x00002000L |
|---|
| 104592 | #define BIFP1_1_PCIE_TX_REPLAY__TX_REPLAY_TIMER_DIS_MASK 0x00004000L |
|---|
| 104593 | #define BIFP1_1_PCIE_TX_REPLAY__TX_REPLAY_TIMER_OVERWRITE_MASK 0x00008000L |
|---|
| 104594 | #define BIFP1_1_PCIE_TX_REPLAY__TX_REPLAY_TIMER_MASK 0xFFFF0000L |
|---|
| 104595 | //BIFP1_1_PCIE_TX_ACK_LATENCY_LIMIT |
|---|
| 104596 | #define BIFP1_1_PCIE_TX_ACK_LATENCY_LIMIT__TX_ACK_LATENCY_LIMIT__SHIFT 0x0 |
|---|
| 104597 | #define BIFP1_1_PCIE_TX_ACK_LATENCY_LIMIT__TX_ACK_LATENCY_LIMIT_OVERWRITE__SHIFT 0xc |
|---|
| 104598 | #define BIFP1_1_PCIE_TX_ACK_LATENCY_LIMIT__TX_ACK_FC_ARB_ENABLE__SHIFT 0xd |
|---|
| 104599 | #define BIFP1_1_PCIE_TX_ACK_LATENCY_LIMIT__TX_ACK_LATENCY_SCALE__SHIFT 0x14 |
|---|
| 104600 | #define BIFP1_1_PCIE_TX_ACK_LATENCY_LIMIT__TX_ACK_LATENCY_ADJUSTMENT__SHIFT 0x18 |
|---|
| 104601 | #define BIFP1_1_PCIE_TX_ACK_LATENCY_LIMIT__TX_ACK_LATENCY_LIMIT_MASK 0x00000FFFL |
|---|
| 104602 | #define BIFP1_1_PCIE_TX_ACK_LATENCY_LIMIT__TX_ACK_LATENCY_LIMIT_OVERWRITE_MASK 0x00001000L |
|---|
| 104603 | #define BIFP1_1_PCIE_TX_ACK_LATENCY_LIMIT__TX_ACK_FC_ARB_ENABLE_MASK 0x00002000L |
|---|
| 104604 | #define BIFP1_1_PCIE_TX_ACK_LATENCY_LIMIT__TX_ACK_LATENCY_SCALE_MASK 0x00F00000L |
|---|
| 104605 | #define BIFP1_1_PCIE_TX_ACK_LATENCY_LIMIT__TX_ACK_LATENCY_ADJUSTMENT_MASK 0xFF000000L |
|---|
| 104606 | //BIFP1_1_PCIE_TX_CREDITS_FCU_THRESHOLD |
|---|
| 104607 | #define BIFP1_1_PCIE_TX_CREDITS_FCU_THRESHOLD__TX_FCU_THRESHOLD_P_VC0__SHIFT 0x0 |
|---|
| 104608 | #define BIFP1_1_PCIE_TX_CREDITS_FCU_THRESHOLD__TX_FCU_THRESHOLD_NP_VC0__SHIFT 0x4 |
|---|
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|---|
| 104684 | #define BIFP1_1_PCIE_TX_CREDITS_STATUS__TX_CREDITS_ERR_CPLH_MASK 0x00000020L |
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| 104685 | #define BIFP1_1_PCIE_TX_CREDITS_STATUS__TX_CREDITS_CUR_STATUS_PD_MASK 0x00010000L |
|---|
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|---|
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|---|
| 104709 | #define BIFP1_1_PCIE_FC_P_VC1__ADVT_FC_VC1_PD_CREDITS_MASK 0x0000FFFFL |
|---|
| 104710 | #define BIFP1_1_PCIE_FC_P_VC1__ADVT_FC_VC1_PH_CREDITS_MASK 0x0FFF0000L |
|---|
| 104711 | //BIFP1_1_PCIE_FC_NP_VC1 |
|---|
| 104712 | #define BIFP1_1_PCIE_FC_NP_VC1__ADVT_FC_VC1_NPD_CREDITS__SHIFT 0x0 |
|---|
| 104713 | #define BIFP1_1_PCIE_FC_NP_VC1__ADVT_FC_VC1_NPH_CREDITS__SHIFT 0x10 |
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| 104714 | #define BIFP1_1_PCIE_FC_NP_VC1__ADVT_FC_VC1_NPD_CREDITS_MASK 0x0000FFFFL |
|---|
| 104715 | #define BIFP1_1_PCIE_FC_NP_VC1__ADVT_FC_VC1_NPH_CREDITS_MASK 0x0FFF0000L |
|---|
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| 104717 | #define BIFP1_1_PCIE_FC_CPL_VC1__ADVT_FC_VC1_CPLD_CREDITS__SHIFT 0x0 |
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| 104719 | #define BIFP1_1_PCIE_FC_CPL_VC1__ADVT_FC_VC1_CPLD_CREDITS_MASK 0x0000FFFFL |
|---|
| 104720 | #define BIFP1_1_PCIE_FC_CPL_VC1__ADVT_FC_VC1_CPLH_CREDITS_MASK 0x0FFF0000L |
|---|
| 104721 | |
|---|
| 104722 | |
|---|
| 104723 | // addressBlock: nbio_pcie1_bifp2_pciedir_p |
|---|
| 104724 | //BIFP2_1_PCIEP_RESERVED |
|---|
| 104725 | #define BIFP2_1_PCIEP_RESERVED__RESERVED__SHIFT 0x0 |
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| 104726 | #define BIFP2_1_PCIEP_RESERVED__RESERVED_MASK 0xFFFFFFFFL |
|---|
| 104727 | //BIFP2_1_PCIEP_SCRATCH |
|---|
| 104728 | #define BIFP2_1_PCIEP_SCRATCH__PCIEP_SCRATCH__SHIFT 0x0 |
|---|
| 104729 | #define BIFP2_1_PCIEP_SCRATCH__PCIEP_SCRATCH_MASK 0xFFFFFFFFL |
|---|
| 104730 | //BIFP2_1_PCIEP_PORT_CNTL |
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| 104731 | #define BIFP2_1_PCIEP_PORT_CNTL__SLV_PORT_REQ_EN__SHIFT 0x0 |
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|---|
| 104733 | #define BIFP2_1_PCIEP_PORT_CNTL__HOTPLUG_MSG_EN__SHIFT 0x2 |
|---|
| 104734 | #define BIFP2_1_PCIEP_PORT_CNTL__NATIVE_PME_EN__SHIFT 0x3 |
|---|
| 104735 | #define BIFP2_1_PCIEP_PORT_CNTL__PWR_FAULT_EN__SHIFT 0x4 |
|---|
| 104736 | #define BIFP2_1_PCIEP_PORT_CNTL__PMI_BM_DIS__SHIFT 0x5 |
|---|
| 104737 | #define BIFP2_1_PCIEP_PORT_CNTL__PME_EN_HW_DEBUG__SHIFT 0x6 |
|---|
| 104738 | #define BIFP2_1_PCIEP_PORT_CNTL__PME_MODE_HW_DEBUG__SHIFT 0x7 |
|---|
| 104739 | #define BIFP2_1_PCIEP_PORT_CNTL__CI_SLV_CPL_STATIC_ALLOC_LIMIT_S__SHIFT 0x8 |
|---|
| 104740 | #define BIFP2_1_PCIEP_PORT_CNTL__CI_PRIV_MAX_CPL_PAYLOAD_SIZE__SHIFT 0x12 |
|---|
| 104741 | #define BIFP2_1_PCIEP_PORT_CNTL__CI_SLV_RSP_POISONED_UR_MODE__SHIFT 0x18 |
|---|
| 104742 | #define BIFP2_1_PCIEP_PORT_CNTL__CI_MAX_CPL_PAYLOAD_SIZE_MODE__SHIFT 0x1a |
|---|
| 104743 | #define BIFP2_1_PCIEP_PORT_CNTL__SLV_PORT_REQ_EN_MASK 0x00000001L |
|---|
| 104744 | #define BIFP2_1_PCIEP_PORT_CNTL__CI_SNOOP_OVERRIDE_MASK 0x00000002L |
|---|
| 104745 | #define BIFP2_1_PCIEP_PORT_CNTL__HOTPLUG_MSG_EN_MASK 0x00000004L |
|---|
| 104746 | #define BIFP2_1_PCIEP_PORT_CNTL__NATIVE_PME_EN_MASK 0x00000008L |
|---|
| 104747 | #define BIFP2_1_PCIEP_PORT_CNTL__PWR_FAULT_EN_MASK 0x00000010L |
|---|
| 104748 | #define BIFP2_1_PCIEP_PORT_CNTL__PMI_BM_DIS_MASK 0x00000020L |
|---|
| 104749 | #define BIFP2_1_PCIEP_PORT_CNTL__PME_EN_HW_DEBUG_MASK 0x00000040L |
|---|
| 104750 | #define BIFP2_1_PCIEP_PORT_CNTL__PME_MODE_HW_DEBUG_MASK 0x00000080L |
|---|
| 104751 | #define BIFP2_1_PCIEP_PORT_CNTL__CI_SLV_CPL_STATIC_ALLOC_LIMIT_S_MASK 0x0003FF00L |
|---|
| 104752 | #define BIFP2_1_PCIEP_PORT_CNTL__CI_PRIV_MAX_CPL_PAYLOAD_SIZE_MASK 0x001C0000L |
|---|
| 104753 | #define BIFP2_1_PCIEP_PORT_CNTL__CI_SLV_RSP_POISONED_UR_MODE_MASK 0x03000000L |
|---|
| 104754 | #define BIFP2_1_PCIEP_PORT_CNTL__CI_MAX_CPL_PAYLOAD_SIZE_MODE_MASK 0x0C000000L |
|---|
| 104755 | //BIFP2_1_PCIE_TX_REQUESTER_ID |
|---|
| 104756 | #define BIFP2_1_PCIE_TX_REQUESTER_ID__TX_REQUESTER_ID_FUNCTION__SHIFT 0x0 |
|---|
| 104757 | #define BIFP2_1_PCIE_TX_REQUESTER_ID__TX_REQUESTER_ID_DEVICE__SHIFT 0x3 |
|---|
| 104758 | #define BIFP2_1_PCIE_TX_REQUESTER_ID__TX_REQUESTER_ID_BUS__SHIFT 0x8 |
|---|
| 104759 | #define BIFP2_1_PCIE_TX_REQUESTER_ID__TX_SWUS_REQUESTER_ID_FUNCTION__SHIFT 0x10 |
|---|
| 104760 | #define BIFP2_1_PCIE_TX_REQUESTER_ID__TX_SWUS_REQUESTER_ID_DEVICE__SHIFT 0x13 |
|---|
| 104761 | #define BIFP2_1_PCIE_TX_REQUESTER_ID__TX_SWUS_REQUESTER_ID_BUS__SHIFT 0x18 |
|---|
| 104762 | #define BIFP2_1_PCIE_TX_REQUESTER_ID__TX_REQUESTER_ID_FUNCTION_MASK 0x00000007L |
|---|
| 104763 | #define BIFP2_1_PCIE_TX_REQUESTER_ID__TX_REQUESTER_ID_DEVICE_MASK 0x000000F8L |
|---|
| 104764 | #define BIFP2_1_PCIE_TX_REQUESTER_ID__TX_REQUESTER_ID_BUS_MASK 0x0000FF00L |
|---|
| 104765 | #define BIFP2_1_PCIE_TX_REQUESTER_ID__TX_SWUS_REQUESTER_ID_FUNCTION_MASK 0x00070000L |
|---|
| 104766 | #define BIFP2_1_PCIE_TX_REQUESTER_ID__TX_SWUS_REQUESTER_ID_DEVICE_MASK 0x00F80000L |
|---|
| 104767 | #define BIFP2_1_PCIE_TX_REQUESTER_ID__TX_SWUS_REQUESTER_ID_BUS_MASK 0xFF000000L |
|---|
| 104768 | //BIFP2_1_PCIE_P_PORT_LANE_STATUS |
|---|
| 104769 | #define BIFP2_1_PCIE_P_PORT_LANE_STATUS__PORT_LANE_REVERSAL__SHIFT 0x0 |
|---|
| 104770 | #define BIFP2_1_PCIE_P_PORT_LANE_STATUS__PHY_LINK_WIDTH__SHIFT 0x1 |
|---|
| 104771 | #define BIFP2_1_PCIE_P_PORT_LANE_STATUS__PORT_LANE_REVERSAL_MASK 0x00000001L |
|---|
| 104772 | #define BIFP2_1_PCIE_P_PORT_LANE_STATUS__PHY_LINK_WIDTH_MASK 0x0000007EL |
|---|
| 104773 | //BIFP2_1_PCIE_ERR_CNTL |
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| 104835 | #define BIFP2_1_PCIE_RX_CNTL__RX_IGNORE_IO_ERR_MASK 0x00000001L |
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| 104841 | #define BIFP2_1_PCIE_RX_CNTL__RX_IGNORE_EP_ERR_MASK 0x00000040L |
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| 104842 | #define BIFP2_1_PCIE_RX_CNTL__RX_IGNORE_LEN_MISMATCH_ERR_MASK 0x00000080L |
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| 104843 | #define BIFP2_1_PCIE_RX_CNTL__RX_IGNORE_MAX_PAYLOAD_ERR_MASK 0x00000100L |
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| 104852 | #define BIFP2_1_PCIE_RX_CNTL__RX_RCB_CPL_TIMEOUT_MODE_MASK 0x00080000L |
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| 104853 | #define BIFP2_1_PCIE_RX_CNTL__RX_PCIE_CPL_TIMEOUT_DIS_MASK 0x00100000L |
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| 104854 | #define BIFP2_1_PCIE_RX_CNTL__RX_IGNORE_SHORTPREFIX_ERR_MASK 0x00200000L |
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| 104855 | #define BIFP2_1_PCIE_RX_CNTL__RX_IGNORE_MAXPREFIX_ERR_MASK 0x00400000L |
|---|
| 104856 | #define BIFP2_1_PCIE_RX_CNTL__RX_IGNORE_CPLPREFIX_ERR_MASK 0x00800000L |
|---|
| 104857 | #define BIFP2_1_PCIE_RX_CNTL__RX_IGNORE_INVALIDPASID_ERR_MASK 0x01000000L |
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| 104858 | #define BIFP2_1_PCIE_RX_CNTL__RX_IGNORE_NOT_PASID_UR_MASK 0x02000000L |
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| 104859 | #define BIFP2_1_PCIE_RX_CNTL__RX_TPH_DIS_MASK 0x04000000L |
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| 104860 | #define BIFP2_1_PCIE_RX_CNTL__RX_RCB_FLR_TIMEOUT_DIS_MASK 0x08000000L |
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| 104861 | #define BIFP2_1_PCIE_RX_CNTL__CTO_MASK_PRIV_MASK 0x10000000L |
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| 104862 | #define BIFP2_1_PCIE_RX_CNTL__RX_SWAP_RTRC_TO_BFRC_ENABLE_MASK 0x20000000L |
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| 104863 | #define BIFP2_1_PCIE_RX_CNTL__DPC_PRIV_TRIGGER_ON_SURPDN_EN_MASK 0x40000000L |
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| 104864 | #define BIFP2_1_PCIE_RX_CNTL__DPC_PRIV_TRIGGER_3_EN_MASK 0x80000000L |
|---|
| 104865 | //BIFP2_1_PCIE_RX_EXPECTED_SEQNUM |
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| 104866 | #define BIFP2_1_PCIE_RX_EXPECTED_SEQNUM__RX_EXPECTED_SEQNUM__SHIFT 0x0 |
|---|
| 104867 | #define BIFP2_1_PCIE_RX_EXPECTED_SEQNUM__RX_EXPECTED_SEQNUM_MASK 0x00000FFFL |
|---|
| 104868 | //BIFP2_1_PCIE_RX_VENDOR_SPECIFIC |
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| 104869 | #define BIFP2_1_PCIE_RX_VENDOR_SPECIFIC__RX_VENDOR_DATA__SHIFT 0x0 |
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| 104870 | #define BIFP2_1_PCIE_RX_VENDOR_SPECIFIC__RX_VENDOR_STATUS__SHIFT 0x18 |
|---|
| 104871 | #define BIFP2_1_PCIE_RX_VENDOR_SPECIFIC__RX_VENDOR_DATA_MASK 0x00FFFFFFL |
|---|
| 104872 | #define BIFP2_1_PCIE_RX_VENDOR_SPECIFIC__RX_VENDOR_STATUS_MASK 0x01000000L |
|---|
| 104873 | //BIFP2_1_PCIE_RX_CNTL3 |
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| 104874 | #define BIFP2_1_PCIE_RX_CNTL3__RX_IGNORE_RC_TRANSMRDPASID_UR__SHIFT 0x0 |
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| 104875 | #define BIFP2_1_PCIE_RX_CNTL3__RX_IGNORE_RC_TRANSMWRPASID_UR__SHIFT 0x1 |
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| 104876 | #define BIFP2_1_PCIE_RX_CNTL3__RX_IGNORE_RC_PRGRESPMSG_UR__SHIFT 0x2 |
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| 104877 | #define BIFP2_1_PCIE_RX_CNTL3__RX_IGNORE_RC_INVREQ_UR__SHIFT 0x3 |
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| 104878 | #define BIFP2_1_PCIE_RX_CNTL3__RX_IGNORE_RC_INVCPLPASID_UR__SHIFT 0x4 |
|---|
| 104879 | #define BIFP2_1_PCIE_RX_CNTL3__RX_ENH_ATOMIC_EN__SHIFT 0x8 |
|---|
| 104880 | #define BIFP2_1_PCIE_RX_CNTL3__RX_INGRESS_POISONED_BLOCKING_EN__SHIFT 0x9 |
|---|
| 104881 | #define BIFP2_1_PCIE_RX_CNTL3__RX_SWAP_RTRC_TO_BFRC_HDR_ONLY_ENABLE__SHIFT 0xa |
|---|
| 104882 | #define BIFP2_1_PCIE_RX_CNTL3__RX_PRIV_POISON_EGRESS_BLOCK_EN__SHIFT 0xb |
|---|
| 104883 | #define BIFP2_1_PCIE_RX_CNTL3__RX_IGNORE_RC_TRANSMRDPASID_UR_MASK 0x00000001L |
|---|
| 104884 | #define BIFP2_1_PCIE_RX_CNTL3__RX_IGNORE_RC_TRANSMWRPASID_UR_MASK 0x00000002L |
|---|
| 104885 | #define BIFP2_1_PCIE_RX_CNTL3__RX_IGNORE_RC_PRGRESPMSG_UR_MASK 0x00000004L |
|---|
| 104886 | #define BIFP2_1_PCIE_RX_CNTL3__RX_IGNORE_RC_INVREQ_UR_MASK 0x00000008L |
|---|
| 104887 | #define BIFP2_1_PCIE_RX_CNTL3__RX_IGNORE_RC_INVCPLPASID_UR_MASK 0x00000010L |
|---|
| 104888 | #define BIFP2_1_PCIE_RX_CNTL3__RX_ENH_ATOMIC_EN_MASK 0x00000100L |
|---|
| 104889 | #define BIFP2_1_PCIE_RX_CNTL3__RX_INGRESS_POISONED_BLOCKING_EN_MASK 0x00000200L |
|---|
| 104890 | #define BIFP2_1_PCIE_RX_CNTL3__RX_SWAP_RTRC_TO_BFRC_HDR_ONLY_ENABLE_MASK 0x00000400L |
|---|
| 104891 | #define BIFP2_1_PCIE_RX_CNTL3__RX_PRIV_POISON_EGRESS_BLOCK_EN_MASK 0x00000800L |
|---|
| 104892 | //BIFP2_1_PCIE_RX_CREDITS_ALLOCATED_P |
|---|
| 104893 | #define BIFP2_1_PCIE_RX_CREDITS_ALLOCATED_P__RX_CREDITS_ALLOCATED_PD__SHIFT 0x0 |
|---|
| 104894 | #define BIFP2_1_PCIE_RX_CREDITS_ALLOCATED_P__RX_CREDITS_ALLOCATED_PH__SHIFT 0x10 |
|---|
| 104895 | #define BIFP2_1_PCIE_RX_CREDITS_ALLOCATED_P__RX_CREDITS_ALLOCATED_PD_MASK 0x00000FFFL |
|---|
| 104896 | #define BIFP2_1_PCIE_RX_CREDITS_ALLOCATED_P__RX_CREDITS_ALLOCATED_PH_MASK 0x00FF0000L |
|---|
| 104897 | //BIFP2_1_PCIE_RX_CREDITS_ALLOCATED_NP |
|---|
| 104898 | #define BIFP2_1_PCIE_RX_CREDITS_ALLOCATED_NP__RX_CREDITS_ALLOCATED_NPD__SHIFT 0x0 |
|---|
| 104899 | #define BIFP2_1_PCIE_RX_CREDITS_ALLOCATED_NP__RX_CREDITS_ALLOCATED_NPH__SHIFT 0x10 |
|---|
| 104900 | #define BIFP2_1_PCIE_RX_CREDITS_ALLOCATED_NP__RX_CREDITS_ALLOCATED_NPD_MASK 0x00000FFFL |
|---|
| 104901 | #define BIFP2_1_PCIE_RX_CREDITS_ALLOCATED_NP__RX_CREDITS_ALLOCATED_NPH_MASK 0x00FF0000L |
|---|
| 104902 | //BIFP2_1_PCIE_RX_CREDITS_ALLOCATED_CPL |
|---|
| 104903 | #define BIFP2_1_PCIE_RX_CREDITS_ALLOCATED_CPL__RX_CREDITS_ALLOCATED_CPLD__SHIFT 0x0 |
|---|
| 104904 | #define BIFP2_1_PCIE_RX_CREDITS_ALLOCATED_CPL__RX_CREDITS_ALLOCATED_CPLH__SHIFT 0x10 |
|---|
| 104905 | #define BIFP2_1_PCIE_RX_CREDITS_ALLOCATED_CPL__RX_CREDITS_ALLOCATED_CPLD_MASK 0x00000FFFL |
|---|
| 104906 | #define BIFP2_1_PCIE_RX_CREDITS_ALLOCATED_CPL__RX_CREDITS_ALLOCATED_CPLH_MASK 0x00FF0000L |
|---|
| 104907 | //BIFP2_1_PCIEP_ERROR_INJECT_PHYSICAL |
|---|
| 104908 | #define BIFP2_1_PCIEP_ERROR_INJECT_PHYSICAL__ERROR_INJECT_PL_LANE_ERR__SHIFT 0x0 |
|---|
| 104909 | #define BIFP2_1_PCIEP_ERROR_INJECT_PHYSICAL__ERROR_INJECT_PL_FRAMING_ERR__SHIFT 0x2 |
|---|
| 104910 | #define BIFP2_1_PCIEP_ERROR_INJECT_PHYSICAL__ERROR_INJECT_PL_BAD_PARITY_IN_SKP__SHIFT 0x4 |
|---|
| 104911 | #define BIFP2_1_PCIEP_ERROR_INJECT_PHYSICAL__ERROR_INJECT_PL_BAD_LFSR_IN_SKP__SHIFT 0x6 |
|---|
| 104912 | #define BIFP2_1_PCIEP_ERROR_INJECT_PHYSICAL__ERROR_INJECT_PL_LOOPBACK_UFLOW__SHIFT 0x8 |
|---|
| 104913 | #define BIFP2_1_PCIEP_ERROR_INJECT_PHYSICAL__ERROR_INJECT_PL_LOOPBACK_OFLOW__SHIFT 0xa |
|---|
| 104914 | #define BIFP2_1_PCIEP_ERROR_INJECT_PHYSICAL__ERROR_INJECT_PL_DESKEW_ERR__SHIFT 0xc |
|---|
| 104915 | #define BIFP2_1_PCIEP_ERROR_INJECT_PHYSICAL__ERROR_INJECT_PL_8B10B_DISPARITY_ERR__SHIFT 0xe |
|---|
| 104916 | #define BIFP2_1_PCIEP_ERROR_INJECT_PHYSICAL__ERROR_INJECT_PL_8B10B_DECODE_ERR__SHIFT 0x10 |
|---|
| 104917 | #define BIFP2_1_PCIEP_ERROR_INJECT_PHYSICAL__ERROR_INJECT_PL_SKP_OS_ERROR__SHIFT 0x12 |
|---|
| 104918 | #define BIFP2_1_PCIEP_ERROR_INJECT_PHYSICAL__ERROR_INJECT_PL_INV_OS_IDENTIFIER__SHIFT 0x14 |
|---|
| 104919 | #define 0x16 |
|---|
| 104920 | #define BIFP2_1_PCIEP_ERROR_INJECT_PHYSICAL__ERROR_INJECT_PL_LANE_ERR_MASK 0x00000003L |
|---|
| 104921 | #define BIFP2_1_PCIEP_ERROR_INJECT_PHYSICAL__ERROR_INJECT_PL_FRAMING_ERR_MASK 0x0000000CL |
|---|
| 104922 | #define BIFP2_1_PCIEP_ERROR_INJECT_PHYSICAL__ERROR_INJECT_PL_BAD_PARITY_IN_SKP_MASK 0x00000030L |
|---|
| 104923 | #define BIFP2_1_PCIEP_ERROR_INJECT_PHYSICAL__ERROR_INJECT_PL_BAD_LFSR_IN_SKP_MASK 0x000000C0L |
|---|
| 104924 | #define BIFP2_1_PCIEP_ERROR_INJECT_PHYSICAL__ERROR_INJECT_PL_LOOPBACK_UFLOW_MASK 0x00000300L |
|---|
| 104925 | #define BIFP2_1_PCIEP_ERROR_INJECT_PHYSICAL__ERROR_INJECT_PL_LOOPBACK_OFLOW_MASK 0x00000C00L |
|---|
| 104926 | #define BIFP2_1_PCIEP_ERROR_INJECT_PHYSICAL__ERROR_INJECT_PL_DESKEW_ERR_MASK 0x00003000L |
|---|
| 104927 | #define BIFP2_1_PCIEP_ERROR_INJECT_PHYSICAL__ERROR_INJECT_PL_8B10B_DISPARITY_ERR_MASK 0x0000C000L |
|---|
| 104928 | #define BIFP2_1_PCIEP_ERROR_INJECT_PHYSICAL__ERROR_INJECT_PL_8B10B_DECODE_ERR_MASK 0x00030000L |
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| 104929 | #define BIFP2_1_PCIEP_ERROR_INJECT_PHYSICAL__ERROR_INJECT_PL_SKP_OS_ERROR_MASK 0x000C0000L |
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| 104930 | #define BIFP2_1_PCIEP_ERROR_INJECT_PHYSICAL__ERROR_INJECT_PL_INV_OS_IDENTIFIER_MASK 0x00300000L |
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| 104931 | #define 0x00C00000L |
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| 104934 | #define BIFP2_1_PCIEP_ERROR_INJECT_TRANSACTION__ERROR_INJECT_TL_REPLAY_NUM_ROLLOVER__SHIFT 0x2 |
|---|
| 104935 | #define BIFP2_1_PCIEP_ERROR_INJECT_TRANSACTION__ERROR_INJECT_TL_BAD_DLLP__SHIFT 0x4 |
|---|
| 104936 | #define BIFP2_1_PCIEP_ERROR_INJECT_TRANSACTION__ERROR_INJECT_TL_BAD_TLP__SHIFT 0x6 |
|---|
| 104937 | #define BIFP2_1_PCIEP_ERROR_INJECT_TRANSACTION__ERROR_INJECT_TL_UNSUPPORTED_REQ__SHIFT 0x8 |
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| 104938 | #define BIFP2_1_PCIEP_ERROR_INJECT_TRANSACTION__ERROR_INJECT_TL_ECRC_ERROR__SHIFT 0xa |
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| 104940 | #define BIFP2_1_PCIEP_ERROR_INJECT_TRANSACTION__ERROR_INJECT_TL_UNEXPECTED_CMPLT__SHIFT 0xe |
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| 104941 | #define BIFP2_1_PCIEP_ERROR_INJECT_TRANSACTION__ERROR_INJECT_TL_COMPLETER_ABORT__SHIFT 0x10 |
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| 104943 | #define BIFP2_1_PCIEP_ERROR_INJECT_TRANSACTION__ERROR_INJECT_TL_FLOW_CTL_ERR_MASK 0x00000003L |
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| 104944 | #define BIFP2_1_PCIEP_ERROR_INJECT_TRANSACTION__ERROR_INJECT_TL_REPLAY_NUM_ROLLOVER_MASK 0x0000000CL |
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| 104945 | #define BIFP2_1_PCIEP_ERROR_INJECT_TRANSACTION__ERROR_INJECT_TL_BAD_DLLP_MASK 0x00000030L |
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| 104946 | #define BIFP2_1_PCIEP_ERROR_INJECT_TRANSACTION__ERROR_INJECT_TL_BAD_TLP_MASK 0x000000C0L |
|---|
| 104947 | #define BIFP2_1_PCIEP_ERROR_INJECT_TRANSACTION__ERROR_INJECT_TL_UNSUPPORTED_REQ_MASK 0x00000300L |
|---|
| 104948 | #define BIFP2_1_PCIEP_ERROR_INJECT_TRANSACTION__ERROR_INJECT_TL_ECRC_ERROR_MASK 0x00000C00L |
|---|
| 104949 | #define BIFP2_1_PCIEP_ERROR_INJECT_TRANSACTION__ERROR_INJECT_TL_MALFORMED_TLP_MASK 0x00003000L |
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| 104950 | #define BIFP2_1_PCIEP_ERROR_INJECT_TRANSACTION__ERROR_INJECT_TL_UNEXPECTED_CMPLT_MASK 0x0000C000L |
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| 104951 | #define BIFP2_1_PCIEP_ERROR_INJECT_TRANSACTION__ERROR_INJECT_TL_COMPLETER_ABORT_MASK 0x00030000L |
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| 104952 | #define BIFP2_1_PCIEP_ERROR_INJECT_TRANSACTION__ERROR_INJECT_TL_COMPLETION_TIMEOUT_MASK 0x000C0000L |
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| 104954 | #define BIFP2_1_PCIEP_NAK_COUNTER__RX_NUM_NAK_RECEIVED_PORT__SHIFT 0x0 |
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| 104955 | #define BIFP2_1_PCIEP_NAK_COUNTER__RX_NUM_NAK_GENERATED_PORT__SHIFT 0x10 |
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| 104956 | #define BIFP2_1_PCIEP_NAK_COUNTER__RX_NUM_NAK_RECEIVED_PORT_MASK 0x0000FFFFL |
|---|
| 104957 | #define BIFP2_1_PCIEP_NAK_COUNTER__RX_NUM_NAK_GENERATED_PORT_MASK 0xFFFF0000L |
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|---|
| 104973 | #define BIFP2_1_PCIE_LC_CNTL__LC_ASPM_TO_L1_DIS__SHIFT 0x18 |
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| 104975 | #define BIFP2_1_PCIE_LC_CNTL__LC_DELAY_L0S_EXIT__SHIFT 0x1b |
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| 104976 | #define BIFP2_1_PCIE_LC_CNTL__LC_DELAY_L1_EXIT__SHIFT 0x1c |
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| 104977 | #define BIFP2_1_PCIE_LC_CNTL__LC_EXTEND_WAIT_FOR_EL_IDLE__SHIFT 0x1d |
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| 104978 | #define BIFP2_1_PCIE_LC_CNTL__LC_ESCAPE_L1L23_EN__SHIFT 0x1e |
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| 104979 | #define BIFP2_1_PCIE_LC_CNTL__LC_GATE_RCVR_IDLE__SHIFT 0x1f |
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| 104980 | #define BIFP2_1_PCIE_LC_CNTL__LC_ADVANCE_SPEED_COMPL_ON_EVERY_COMPL_ENTRY_MASK 0x00000001L |
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| 104984 | #define BIFP2_1_PCIE_LC_CNTL__LC_16X_CLEAR_TX_PIPE_MASK 0x000000F0L |
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| 104985 | #define BIFP2_1_PCIE_LC_CNTL__LC_L0S_INACTIVITY_MASK 0x00000F00L |
|---|
| 104986 | #define BIFP2_1_PCIE_LC_CNTL__LC_L1_INACTIVITY_MASK 0x0000F000L |
|---|
| 104987 | #define BIFP2_1_PCIE_LC_CNTL__LC_PMI_TO_L1_DIS_MASK 0x00010000L |
|---|
| 104988 | #define BIFP2_1_PCIE_LC_CNTL__LC_INC_N_FTS_EN_MASK 0x00020000L |
|---|
| 104989 | #define BIFP2_1_PCIE_LC_CNTL__LC_LOOK_FOR_IDLE_IN_L1L23_MASK 0x000C0000L |
|---|
| 104990 | #define BIFP2_1_PCIE_LC_CNTL__LC_FACTOR_IN_EXT_SYNC_MASK 0x00100000L |
|---|
| 104991 | #define BIFP2_1_PCIE_LC_CNTL__LC_WAIT_FOR_PM_ACK_DIS_MASK 0x00200000L |
|---|
| 104992 | #define BIFP2_1_PCIE_LC_CNTL__LC_WAKE_FROM_L23_MASK 0x00400000L |
|---|
| 104993 | #define BIFP2_1_PCIE_LC_CNTL__LC_L1_IMMEDIATE_ACK_MASK 0x00800000L |
|---|
| 104994 | #define BIFP2_1_PCIE_LC_CNTL__LC_ASPM_TO_L1_DIS_MASK 0x01000000L |
|---|
| 104995 | #define BIFP2_1_PCIE_LC_CNTL__LC_DELAY_COUNT_MASK 0x06000000L |
|---|
| 104996 | #define BIFP2_1_PCIE_LC_CNTL__LC_DELAY_L0S_EXIT_MASK 0x08000000L |
|---|
| 104997 | #define BIFP2_1_PCIE_LC_CNTL__LC_DELAY_L1_EXIT_MASK 0x10000000L |
|---|
| 104998 | #define BIFP2_1_PCIE_LC_CNTL__LC_EXTEND_WAIT_FOR_EL_IDLE_MASK 0x20000000L |
|---|
| 104999 | #define BIFP2_1_PCIE_LC_CNTL__LC_ESCAPE_L1L23_EN_MASK 0x40000000L |
|---|
| 105000 | #define BIFP2_1_PCIE_LC_CNTL__LC_GATE_RCVR_IDLE_MASK 0x80000000L |
|---|
| 105001 | //BIFP2_1_PCIE_LC_TRAINING_CNTL |
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| 105002 | #define BIFP2_1_PCIE_LC_TRAINING_CNTL__LC_TRAINING_CNTL__SHIFT 0x0 |
|---|
| 105003 | #define BIFP2_1_PCIE_LC_TRAINING_CNTL__LC_COMPLIANCE_RECEIVE__SHIFT 0x4 |
|---|
| 105004 | #define BIFP2_1_PCIE_LC_TRAINING_CNTL__LC_LOOK_FOR_MORE_NON_MATCHING_TS1__SHIFT 0x5 |
|---|
| 105005 | #define BIFP2_1_PCIE_LC_TRAINING_CNTL__LC_L0S_L1_TRAINING_CNTL_EN__SHIFT 0x6 |
|---|
| 105006 | #define BIFP2_1_PCIE_LC_TRAINING_CNTL__LC_L1_LONG_WAKE_FIX_EN__SHIFT 0x7 |
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| 105007 | #define BIFP2_1_PCIE_LC_TRAINING_CNTL__LC_POWER_STATE__SHIFT 0x8 |
|---|
| 105008 | #define BIFP2_1_PCIE_LC_TRAINING_CNTL__LC_DONT_GO_TO_L0S_IF_L1_ARMED__SHIFT 0xb |
|---|
| 105009 | #define BIFP2_1_PCIE_LC_TRAINING_CNTL__LC_INIT_SPD_CHG_WITH_CSR_EN__SHIFT 0xc |
|---|
| 105010 | #define BIFP2_1_PCIE_LC_TRAINING_CNTL__LC_DISABLE_TRAINING_BIT_ARCH__SHIFT 0xd |
|---|
| 105011 | #define BIFP2_1_PCIE_LC_TRAINING_CNTL__LC_WAIT_FOR_SETS_IN_RCFG__SHIFT 0xe |
|---|
| 105012 | #define BIFP2_1_PCIE_LC_TRAINING_CNTL__LC_HOT_RESET_QUICK_EXIT_EN__SHIFT 0xf |
|---|
| 105013 | #define BIFP2_1_PCIE_LC_TRAINING_CNTL__LC_EXTEND_WAIT_FOR_SKP__SHIFT 0x10 |
|---|
| 105014 | #define BIFP2_1_PCIE_LC_TRAINING_CNTL__LC_AUTONOMOUS_CHANGE_OFF__SHIFT 0x11 |
|---|
| 105015 | #define BIFP2_1_PCIE_LC_TRAINING_CNTL__LC_UPCONFIGURE_CAP_OFF__SHIFT 0x12 |
|---|
| 105016 | #define BIFP2_1_PCIE_LC_TRAINING_CNTL__LC_HW_LINK_DIS_EN__SHIFT 0x13 |
|---|
| 105017 | #define BIFP2_1_PCIE_LC_TRAINING_CNTL__LC_LINK_DIS_BY_HW__SHIFT 0x14 |
|---|
| 105018 | #define BIFP2_1_PCIE_LC_TRAINING_CNTL__LC_STATIC_TX_PIPE_COUNT_EN__SHIFT 0x15 |
|---|
| 105019 | #define BIFP2_1_PCIE_LC_TRAINING_CNTL__LC_ASPM_L1_NAK_TIMER_SEL__SHIFT 0x16 |
|---|
| 105020 | #define BIFP2_1_PCIE_LC_TRAINING_CNTL__LC_DONT_DEASSERT_RX_EN_IN_R_SPEED__SHIFT 0x18 |
|---|
| 105021 | #define BIFP2_1_PCIE_LC_TRAINING_CNTL__LC_DONT_DEASSERT_RX_EN_IN_TEST__SHIFT 0x19 |
|---|
| 105022 | #define BIFP2_1_PCIE_LC_TRAINING_CNTL__LC_RESET_ASPM_L1_NAK_TIMER__SHIFT 0x1a |
|---|
| 105023 | #define BIFP2_1_PCIE_LC_TRAINING_CNTL__LC_SHORT_RCFG_TIMEOUT__SHIFT 0x1b |
|---|
| 105024 | #define BIFP2_1_PCIE_LC_TRAINING_CNTL__LC_ALLOW_TX_L1_CONTROL__SHIFT 0x1c |
|---|
| 105025 | #define BIFP2_1_PCIE_LC_TRAINING_CNTL__LC_EXTEND_EQ_REQ_TIME__SHIFT 0x1d |
|---|
| 105026 | #define BIFP2_1_PCIE_LC_TRAINING_CNTL__LC_TRAINING_CNTL_MASK 0x0000000FL |
|---|
| 105027 | #define BIFP2_1_PCIE_LC_TRAINING_CNTL__LC_COMPLIANCE_RECEIVE_MASK 0x00000010L |
|---|
| 105028 | #define BIFP2_1_PCIE_LC_TRAINING_CNTL__LC_LOOK_FOR_MORE_NON_MATCHING_TS1_MASK 0x00000020L |
|---|
| 105029 | #define BIFP2_1_PCIE_LC_TRAINING_CNTL__LC_L0S_L1_TRAINING_CNTL_EN_MASK 0x00000040L |
|---|
| 105030 | #define BIFP2_1_PCIE_LC_TRAINING_CNTL__LC_L1_LONG_WAKE_FIX_EN_MASK 0x00000080L |
|---|
| 105031 | #define BIFP2_1_PCIE_LC_TRAINING_CNTL__LC_POWER_STATE_MASK 0x00000700L |
|---|
| 105032 | #define BIFP2_1_PCIE_LC_TRAINING_CNTL__LC_DONT_GO_TO_L0S_IF_L1_ARMED_MASK 0x00000800L |
|---|
| 105033 | #define BIFP2_1_PCIE_LC_TRAINING_CNTL__LC_INIT_SPD_CHG_WITH_CSR_EN_MASK 0x00001000L |
|---|
| 105034 | #define BIFP2_1_PCIE_LC_TRAINING_CNTL__LC_DISABLE_TRAINING_BIT_ARCH_MASK 0x00002000L |
|---|
| 105035 | #define BIFP2_1_PCIE_LC_TRAINING_CNTL__LC_WAIT_FOR_SETS_IN_RCFG_MASK 0x00004000L |
|---|
| 105036 | #define BIFP2_1_PCIE_LC_TRAINING_CNTL__LC_HOT_RESET_QUICK_EXIT_EN_MASK 0x00008000L |
|---|
| 105037 | #define BIFP2_1_PCIE_LC_TRAINING_CNTL__LC_EXTEND_WAIT_FOR_SKP_MASK 0x00010000L |
|---|
| 105038 | #define BIFP2_1_PCIE_LC_TRAINING_CNTL__LC_AUTONOMOUS_CHANGE_OFF_MASK 0x00020000L |
|---|
| 105039 | #define BIFP2_1_PCIE_LC_TRAINING_CNTL__LC_UPCONFIGURE_CAP_OFF_MASK 0x00040000L |
|---|
| 105040 | #define BIFP2_1_PCIE_LC_TRAINING_CNTL__LC_HW_LINK_DIS_EN_MASK 0x00080000L |
|---|
| 105041 | #define BIFP2_1_PCIE_LC_TRAINING_CNTL__LC_LINK_DIS_BY_HW_MASK 0x00100000L |
|---|
| 105042 | #define BIFP2_1_PCIE_LC_TRAINING_CNTL__LC_STATIC_TX_PIPE_COUNT_EN_MASK 0x00200000L |
|---|
| 105043 | #define BIFP2_1_PCIE_LC_TRAINING_CNTL__LC_ASPM_L1_NAK_TIMER_SEL_MASK 0x00C00000L |
|---|
| 105044 | #define BIFP2_1_PCIE_LC_TRAINING_CNTL__LC_DONT_DEASSERT_RX_EN_IN_R_SPEED_MASK 0x01000000L |
|---|
| 105045 | #define BIFP2_1_PCIE_LC_TRAINING_CNTL__LC_DONT_DEASSERT_RX_EN_IN_TEST_MASK 0x02000000L |
|---|
| 105046 | #define BIFP2_1_PCIE_LC_TRAINING_CNTL__LC_RESET_ASPM_L1_NAK_TIMER_MASK 0x04000000L |
|---|
| 105047 | #define BIFP2_1_PCIE_LC_TRAINING_CNTL__LC_SHORT_RCFG_TIMEOUT_MASK 0x08000000L |
|---|
| 105048 | #define BIFP2_1_PCIE_LC_TRAINING_CNTL__LC_ALLOW_TX_L1_CONTROL_MASK 0x10000000L |
|---|
| 105049 | #define BIFP2_1_PCIE_LC_TRAINING_CNTL__LC_EXTEND_EQ_REQ_TIME_MASK 0xE0000000L |
|---|
| 105050 | //BIFP2_1_PCIE_LC_LINK_WIDTH_CNTL |
|---|
| 105051 | #define BIFP2_1_PCIE_LC_LINK_WIDTH_CNTL__LC_LINK_WIDTH__SHIFT 0x0 |
|---|
| 105052 | #define BIFP2_1_PCIE_LC_LINK_WIDTH_CNTL__LC_LINK_WIDTH_RD__SHIFT 0x4 |
|---|
| 105053 | #define BIFP2_1_PCIE_LC_LINK_WIDTH_CNTL__LC_RECONFIG_ARC_MISSING_ESCAPE__SHIFT 0x7 |
|---|
| 105054 | #define BIFP2_1_PCIE_LC_LINK_WIDTH_CNTL__LC_RECONFIG_NOW__SHIFT 0x8 |
|---|
| 105055 | #define BIFP2_1_PCIE_LC_LINK_WIDTH_CNTL__LC_RENEGOTIATION_SUPPORT__SHIFT 0x9 |
|---|
| 105056 | #define BIFP2_1_PCIE_LC_LINK_WIDTH_CNTL__LC_RENEGOTIATE_EN__SHIFT 0xa |
|---|
| 105057 | #define BIFP2_1_PCIE_LC_LINK_WIDTH_CNTL__LC_SHORT_RECONFIG_EN__SHIFT 0xb |
|---|
| 105058 | #define BIFP2_1_PCIE_LC_LINK_WIDTH_CNTL__LC_UPCONFIGURE_SUPPORT__SHIFT 0xc |
|---|
| 105059 | #define BIFP2_1_PCIE_LC_LINK_WIDTH_CNTL__LC_UPCONFIGURE_DIS__SHIFT 0xd |
|---|
| 105060 | #define BIFP2_1_PCIE_LC_LINK_WIDTH_CNTL__LC_UPCFG_WAIT_FOR_RCVR_DIS__SHIFT 0xe |
|---|
| 105061 | #define BIFP2_1_PCIE_LC_LINK_WIDTH_CNTL__LC_UPCFG_TIMER_SEL__SHIFT 0xf |
|---|
| 105062 | #define BIFP2_1_PCIE_LC_LINK_WIDTH_CNTL__LC_DEASSERT_TX_PDNB__SHIFT 0x10 |
|---|
| 105063 | #define BIFP2_1_PCIE_LC_LINK_WIDTH_CNTL__LC_L1_RECONFIG_EN__SHIFT 0x11 |
|---|
| 105064 | #define BIFP2_1_PCIE_LC_LINK_WIDTH_CNTL__LC_DYNLINK_MST_EN__SHIFT 0x12 |
|---|
| 105065 | #define BIFP2_1_PCIE_LC_LINK_WIDTH_CNTL__LC_DUAL_END_RECONFIG_EN__SHIFT 0x13 |
|---|
| 105066 | #define BIFP2_1_PCIE_LC_LINK_WIDTH_CNTL__LC_UPCONFIGURE_CAPABLE__SHIFT 0x14 |
|---|
| 105067 | #define BIFP2_1_PCIE_LC_LINK_WIDTH_CNTL__LC_DYN_LANES_PWR_STATE__SHIFT 0x15 |
|---|
| 105068 | #define BIFP2_1_PCIE_LC_LINK_WIDTH_CNTL__LC_MULT_REVERSE_ATTEMP_EN__SHIFT 0x18 |
|---|
| 105069 | #define BIFP2_1_PCIE_LC_LINK_WIDTH_CNTL__LC_RESET_TSX_CNT_IN_RCONFIG_EN__SHIFT 0x19 |
|---|
| 105070 | #define BIFP2_1_PCIE_LC_LINK_WIDTH_CNTL__LC_WAIT_FOR_L_IDLE_IN_R_IDLE__SHIFT 0x1a |
|---|
| 105071 | #define BIFP2_1_PCIE_LC_LINK_WIDTH_CNTL__LC_WAIT_FOR_NON_EI_ON_RXL0S_EXIT__SHIFT 0x1b |
|---|
| 105072 | #define BIFP2_1_PCIE_LC_LINK_WIDTH_CNTL__LC_HOLD_EI_FOR_RSPEED_CMD_CHANGE__SHIFT 0x1c |
|---|
| 105073 | #define BIFP2_1_PCIE_LC_LINK_WIDTH_CNTL__LC_BYPASS_RXL0S_ON_SHORT_EI__SHIFT 0x1d |
|---|
| 105074 | #define BIFP2_1_PCIE_LC_LINK_WIDTH_CNTL__LC_TURN_OFF_UNUSED_LANES__SHIFT 0x1e |
|---|
| 105075 | #define BIFP2_1_PCIE_LC_LINK_WIDTH_CNTL__LC_BYPASS_RXSTANDBY_STATUS__SHIFT 0x1f |
|---|
| 105076 | #define BIFP2_1_PCIE_LC_LINK_WIDTH_CNTL__LC_LINK_WIDTH_MASK 0x00000007L |
|---|
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| 105205 | #define BIFP2_1_PCIE_LC_STATE5__LC_PREV_STATE20_MASK 0x0000003FL |
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|---|
| 105207 | #define BIFP2_1_PCIE_LC_STATE5__LC_PREV_STATE22_MASK 0x003F0000L |
|---|
| 105208 | #define BIFP2_1_PCIE_LC_STATE5__LC_PREV_STATE23_MASK 0x3F000000L |
|---|
| 105209 | //BIFP2_1_PCIE_LC_CNTL2 |
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| 105228 | #define BIFP2_1_PCIE_LC_CNTL2__LC_PWR_DOWN_NEG_OFF_LANES__SHIFT 0x19 |
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| 105229 | #define BIFP2_1_PCIE_LC_CNTL2__LC_DISABLE_LOST_SYM_LOCK_ARCS__SHIFT 0x1a |
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| 105230 | #define BIFP2_1_PCIE_LC_CNTL2__LC_LINK_BW_NOTIFICATION_DIS__SHIFT 0x1b |
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| 105231 | #define BIFP2_1_PCIE_LC_CNTL2__LC_PMI_L1_WAIT_FOR_SLV_IDLE__SHIFT 0x1c |
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| 105275 | #define BIFP2_1_PCIE_LC_BW_CHANGE_CNTL__LC_RELIABILITY_SPEED_CHANGE_MASK 0x00000010L |
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| 105277 | #define BIFP2_1_PCIE_LC_BW_CHANGE_CNTL__LC_LONG_LW_CHANGE_MASK 0x00000040L |
|---|
| 105278 | #define BIFP2_1_PCIE_LC_BW_CHANGE_CNTL__LC_SHORT_LW_CHANGE_MASK 0x00000080L |
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| 105287 | #define BIFP2_1_PCIE_LC_CDR_CNTL__LC_CDR_TEST_OFF_MASK 0x00000FFFL |
|---|
| 105288 | #define BIFP2_1_PCIE_LC_CDR_CNTL__LC_CDR_TEST_SETS_MASK 0x00FFF000L |
|---|
| 105289 | #define BIFP2_1_PCIE_LC_CDR_CNTL__LC_CDR_SET_TYPE_MASK 0x03000000L |
|---|
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| 105292 | #define BIFP2_1_PCIE_LC_LANE_CNTL__LC_CORRUPTED_LANES_MASK 0x0000FFFFL |
|---|
| 105293 | //BIFP2_1_PCIE_LC_CNTL3 |
|---|
| 105294 | #define BIFP2_1_PCIE_LC_CNTL3__LC_SELECT_DEEMPHASIS__SHIFT 0x0 |
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| 105295 | #define BIFP2_1_PCIE_LC_CNTL3__LC_SELECT_DEEMPHASIS_CNTL__SHIFT 0x1 |
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| 105296 | #define BIFP2_1_PCIE_LC_CNTL3__LC_RCVD_DEEMPHASIS__SHIFT 0x3 |
|---|
| 105297 | #define BIFP2_1_PCIE_LC_CNTL3__LC_COMP_TO_DETECT__SHIFT 0x4 |
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| 105298 | #define BIFP2_1_PCIE_LC_CNTL3__LC_RESET_TSX_CNT_IN_RLOCK_EN__SHIFT 0x5 |
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| 105299 | #define BIFP2_1_PCIE_LC_CNTL3__LC_AUTO_SPEED_CHANGE_ATTEMPTS_ALLOWED__SHIFT 0x6 |
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| 105300 | #define BIFP2_1_PCIE_LC_CNTL3__LC_AUTO_SPEED_CHANGE_ATTEMPT_FAILED__SHIFT 0x8 |
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| 105301 | #define BIFP2_1_PCIE_LC_CNTL3__LC_CLR_FAILED_AUTO_SPD_CHANGE_CNT__SHIFT 0x9 |
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| 105303 | #define BIFP2_1_PCIE_LC_CNTL3__LC_RCVR_DET_EN_OVERRIDE__SHIFT 0xb |
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| 105304 | #define BIFP2_1_PCIE_LC_CNTL3__LC_LINK_DOWN_SPD_CHG_EN__SHIFT 0xc |
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| 105305 | #define BIFP2_1_PCIE_LC_CNTL3__LC_CLR_DELAY_DLLP_WHEN_NO_AUTO_EQ__SHIFT 0xd |
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| 105306 | #define BIFP2_1_PCIE_LC_CNTL3__LC_MULT_AUTO_SPD_CHG_ON_LAST_RATE__SHIFT 0xe |
|---|
| 105307 | #define BIFP2_1_PCIE_LC_CNTL3__LC_RST_FAILING_SPD_CHANGE_CNT_ON_SUCCESS_EN__SHIFT 0xf |
|---|
| 105308 | #define BIFP2_1_PCIE_LC_CNTL3__LC_L1_BLOCK_RECONFIG_EN__SHIFT 0x11 |
|---|
| 105309 | #define BIFP2_1_PCIE_LC_CNTL3__LC_AUTO_DISABLE_SPEED_SUPPORT_EN__SHIFT 0x12 |
|---|
| 105310 | #define BIFP2_1_PCIE_LC_CNTL3__LC_AUTO_DISABLE_SPEED_SUPPORT_MAX_FAIL_SEL__SHIFT 0x13 |
|---|
| 105311 | #define BIFP2_1_PCIE_LC_CNTL3__LC_FAST_L1_ENTRY_EXIT_EN__SHIFT 0x15 |
|---|
| 105312 | #define BIFP2_1_PCIE_LC_CNTL3__LC_POWERDOWN_P0_WAIT_FOR_REFCLKACK_ON_L1_EXIT__SHIFT 0x16 |
|---|
| 105313 | #define BIFP2_1_PCIE_LC_CNTL3__LC_DSC_DONT_ENTER_L23_AFTER_PME_ACK__SHIFT 0x17 |
|---|
| 105314 | #define BIFP2_1_PCIE_LC_CNTL3__LC_HW_VOLTAGE_IF_CONTROL__SHIFT 0x18 |
|---|
| 105315 | #define BIFP2_1_PCIE_LC_CNTL3__LC_VOLTAGE_TIMER_SEL__SHIFT 0x1a |
|---|
| 105316 | #define BIFP2_1_PCIE_LC_CNTL3__LC_GO_TO_RECOVERY__SHIFT 0x1e |
|---|
| 105317 | #define BIFP2_1_PCIE_LC_CNTL3__LC_AUTO_RECOVERY_DIS__SHIFT 0x1f |
|---|
| 105318 | #define BIFP2_1_PCIE_LC_CNTL3__LC_SELECT_DEEMPHASIS_MASK 0x00000001L |
|---|
| 105319 | #define BIFP2_1_PCIE_LC_CNTL3__LC_SELECT_DEEMPHASIS_CNTL_MASK 0x00000006L |
|---|
| 105320 | #define BIFP2_1_PCIE_LC_CNTL3__LC_RCVD_DEEMPHASIS_MASK 0x00000008L |
|---|
| 105321 | #define BIFP2_1_PCIE_LC_CNTL3__LC_COMP_TO_DETECT_MASK 0x00000010L |
|---|
| 105322 | #define BIFP2_1_PCIE_LC_CNTL3__LC_RESET_TSX_CNT_IN_RLOCK_EN_MASK 0x00000020L |
|---|
| 105323 | #define BIFP2_1_PCIE_LC_CNTL3__LC_AUTO_SPEED_CHANGE_ATTEMPTS_ALLOWED_MASK 0x000000C0L |
|---|
| 105324 | #define BIFP2_1_PCIE_LC_CNTL3__LC_AUTO_SPEED_CHANGE_ATTEMPT_FAILED_MASK 0x00000100L |
|---|
| 105325 | #define BIFP2_1_PCIE_LC_CNTL3__LC_CLR_FAILED_AUTO_SPD_CHANGE_CNT_MASK 0x00000200L |
|---|
| 105326 | #define BIFP2_1_PCIE_LC_CNTL3__LC_ENHANCED_HOT_PLUG_EN_MASK 0x00000400L |
|---|
| 105327 | #define BIFP2_1_PCIE_LC_CNTL3__LC_RCVR_DET_EN_OVERRIDE_MASK 0x00000800L |
|---|
| 105328 | #define BIFP2_1_PCIE_LC_CNTL3__LC_LINK_DOWN_SPD_CHG_EN_MASK 0x00001000L |
|---|
| 105329 | #define BIFP2_1_PCIE_LC_CNTL3__LC_CLR_DELAY_DLLP_WHEN_NO_AUTO_EQ_MASK 0x00002000L |
|---|
| 105330 | #define BIFP2_1_PCIE_LC_CNTL3__LC_MULT_AUTO_SPD_CHG_ON_LAST_RATE_MASK 0x00004000L |
|---|
| 105331 | #define BIFP2_1_PCIE_LC_CNTL3__LC_RST_FAILING_SPD_CHANGE_CNT_ON_SUCCESS_EN_MASK 0x00008000L |
|---|
| 105332 | #define BIFP2_1_PCIE_LC_CNTL3__LC_L1_BLOCK_RECONFIG_EN_MASK 0x00020000L |
|---|
| 105333 | #define BIFP2_1_PCIE_LC_CNTL3__LC_AUTO_DISABLE_SPEED_SUPPORT_EN_MASK 0x00040000L |
|---|
| 105334 | #define BIFP2_1_PCIE_LC_CNTL3__LC_AUTO_DISABLE_SPEED_SUPPORT_MAX_FAIL_SEL_MASK 0x00180000L |
|---|
| 105335 | #define BIFP2_1_PCIE_LC_CNTL3__LC_FAST_L1_ENTRY_EXIT_EN_MASK 0x00200000L |
|---|
| 105336 | #define BIFP2_1_PCIE_LC_CNTL3__LC_POWERDOWN_P0_WAIT_FOR_REFCLKACK_ON_L1_EXIT_MASK 0x00400000L |
|---|
| 105337 | #define BIFP2_1_PCIE_LC_CNTL3__LC_DSC_DONT_ENTER_L23_AFTER_PME_ACK_MASK 0x00800000L |
|---|
| 105338 | #define BIFP2_1_PCIE_LC_CNTL3__LC_HW_VOLTAGE_IF_CONTROL_MASK 0x03000000L |
|---|
| 105339 | #define BIFP2_1_PCIE_LC_CNTL3__LC_VOLTAGE_TIMER_SEL_MASK 0x3C000000L |
|---|
| 105340 | #define BIFP2_1_PCIE_LC_CNTL3__LC_GO_TO_RECOVERY_MASK 0x40000000L |
|---|
| 105341 | #define BIFP2_1_PCIE_LC_CNTL3__LC_AUTO_RECOVERY_DIS_MASK 0x80000000L |
|---|
| 105342 | //BIFP2_1_PCIE_LC_CNTL4 |
|---|
| 105343 | #define BIFP2_1_PCIE_LC_CNTL4__LC_TX_ENABLE_BEHAVIOUR__SHIFT 0x0 |
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| 105344 | #define BIFP2_1_PCIE_LC_CNTL4__LC_DIS_CONTIG_END_SET_CHECK__SHIFT 0x2 |
|---|
| 105345 | #define BIFP2_1_PCIE_LC_CNTL4__LC_DIS_ASPM_L1_IN_SPEED_CHANGE__SHIFT 0x3 |
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| 105346 | #define BIFP2_1_PCIE_LC_CNTL4__LC_L1_POWERDOWN__SHIFT 0x4 |
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| 105347 | #define BIFP2_1_PCIE_LC_CNTL4__LC_P2_ENTRY__SHIFT 0x5 |
|---|
| 105348 | #define BIFP2_1_PCIE_LC_CNTL4__LC_EXTEND_EIEOS__SHIFT 0x6 |
|---|
| 105349 | #define BIFP2_1_PCIE_LC_CNTL4__LC_EXTEND_EIEOS_MODE__SHIFT 0x7 |
|---|
| 105350 | #define BIFP2_1_PCIE_LC_CNTL4__LC_IGNORE_PARITY__SHIFT 0x8 |
|---|
| 105351 | #define BIFP2_1_PCIE_LC_CNTL4__LC_WAIT_FOR_COEFF_IN_RLOCK_EN__SHIFT 0x9 |
|---|
| 105352 | #define BIFP2_1_PCIE_LC_CNTL4__LC_DSC_CHECK_COEFFS_IN_RLOCK__SHIFT 0xa |
|---|
| 105353 | #define BIFP2_1_PCIE_LC_CNTL4__LC_DEFER_SKIP_FOR_EIEOS_EN__SHIFT 0xb |
|---|
| 105354 | #define BIFP2_1_PCIE_LC_CNTL4__LC_SEND_EIEOS_IN_RCFG__SHIFT 0xc |
|---|
| 105355 | #define BIFP2_1_PCIE_LC_CNTL4__LC_SET_QUIESCE__SHIFT 0xd |
|---|
| 105356 | #define BIFP2_1_PCIE_LC_CNTL4__LC_QUIESCE_RCVD__SHIFT 0xe |
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| 105357 | #define BIFP2_1_PCIE_LC_CNTL4__LC_WAIT_FOR_TWO_EIEOS_SEQUENCE__SHIFT 0xf |
|---|
| 105358 | #define BIFP2_1_PCIE_LC_CNTL4__LC_DELAY_DETECTED_TSX_RCV_EN__SHIFT 0x10 |
|---|
| 105359 | #define BIFP2_1_PCIE_LC_CNTL4__LC_DONT_CHECK_EQTS_IN_RCFG__SHIFT 0x11 |
|---|
| 105360 | #define BIFP2_1_PCIE_LC_CNTL4__LC_DELAY_COEFF_UPDATE_DIS__SHIFT 0x12 |
|---|
| 105361 | #define BIFP2_1_PCIE_LC_CNTL4__LC_DYNAMIC_INACTIVE_TS_SELECT__SHIFT 0x13 |
|---|
| 105362 | #define BIFP2_1_PCIE_LC_CNTL4__LC_WAIT_FOR_EIEOS_IN_RLOCK__SHIFT 0x15 |
|---|
| 105363 | #define BIFP2_1_PCIE_LC_CNTL4__LC_USC_DELAY_DLLPS__SHIFT 0x16 |
|---|
| 105364 | #define BIFP2_1_PCIE_LC_CNTL4__LC_TX_SWING__SHIFT 0x17 |
|---|
| 105365 | #define BIFP2_1_PCIE_LC_CNTL4__LC_EQ_WAIT_FOR_EVAL_DONE__SHIFT 0x18 |
|---|
| 105366 | #define BIFP2_1_PCIE_LC_CNTL4__LC_8GT_SKIP_ORDER_EN__SHIFT 0x19 |
|---|
| 105367 | #define BIFP2_1_PCIE_LC_CNTL4__LC_WAIT_FOR_MORE_TS_IN_RLOCK__SHIFT 0x1a |
|---|
| 105368 | #define BIFP2_1_PCIE_LC_CNTL4__LC_TX_ENABLE_BEHAVIOUR_MASK 0x00000003L |
|---|
| 105369 | #define BIFP2_1_PCIE_LC_CNTL4__LC_DIS_CONTIG_END_SET_CHECK_MASK 0x00000004L |
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| 105370 | #define BIFP2_1_PCIE_LC_CNTL4__LC_DIS_ASPM_L1_IN_SPEED_CHANGE_MASK 0x00000008L |
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| 105371 | #define BIFP2_1_PCIE_LC_CNTL4__LC_L1_POWERDOWN_MASK 0x00000010L |
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| 105372 | #define BIFP2_1_PCIE_LC_CNTL4__LC_P2_ENTRY_MASK 0x00000020L |
|---|
| 105373 | #define BIFP2_1_PCIE_LC_CNTL4__LC_EXTEND_EIEOS_MASK 0x00000040L |
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| 105379 | #define BIFP2_1_PCIE_LC_CNTL4__LC_SEND_EIEOS_IN_RCFG_MASK 0x00001000L |
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| 105380 | #define BIFP2_1_PCIE_LC_CNTL4__LC_SET_QUIESCE_MASK 0x00002000L |
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| 105403 | #define BIFP2_1_PCIE_LC_CNTL5__LC_ACCEPT_ALL_PRESETS__SHIFT 0x1a |
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|---|
| 105409 | #define BIFP2_1_PCIE_LC_CNTL5__LC_LOCAL_PRE_CURSOR_MASK 0x000003C0L |
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| 105410 | #define BIFP2_1_PCIE_LC_CNTL5__LC_LOCAL_CURSOR_MASK 0x0000FC00L |
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| 105411 | #define BIFP2_1_PCIE_LC_CNTL5__LC_LOCAL_POST_CURSOR_MASK 0x001F0000L |
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| 105412 | #define BIFP2_1_PCIE_LC_CNTL5__LC_LOCAL_USE_PRESET_MASK 0x00200000L |
|---|
| 105413 | #define BIFP2_1_PCIE_LC_CNTL5__LC_SAFE_RECOVER_CNTL_MASK 0x00C00000L |
|---|
| 105414 | #define BIFP2_1_PCIE_LC_CNTL5__LC_DSC_EQ_FS_LF_INVALID_TO_PRESETS_MASK 0x01000000L |
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| 105415 | #define BIFP2_1_PCIE_LC_CNTL5__LC_TX_SWING_OVERRIDE_MASK 0x02000000L |
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| 105416 | #define BIFP2_1_PCIE_LC_CNTL5__LC_ACCEPT_ALL_PRESETS_MASK 0x04000000L |
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| 105425 | #define BIFP2_1_PCIE_LC_FORCE_COEFF__LC_3X3_COEFF_SEARCH_EN_8GT__SHIFT 0x13 |
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| 105427 | #define BIFP2_1_PCIE_LC_FORCE_COEFF__LC_FORCE_COEFF_8GT_MASK 0x00000001L |
|---|
| 105428 | #define BIFP2_1_PCIE_LC_FORCE_COEFF__LC_FORCE_PRE_CURSOR_8GT_MASK 0x0000007EL |
|---|
| 105429 | #define BIFP2_1_PCIE_LC_FORCE_COEFF__LC_FORCE_CURSOR_8GT_MASK 0x00001F80L |
|---|
| 105430 | #define BIFP2_1_PCIE_LC_FORCE_COEFF__LC_FORCE_POST_CURSOR_8GT_MASK 0x0007E000L |
|---|
| 105431 | #define BIFP2_1_PCIE_LC_FORCE_COEFF__LC_3X3_COEFF_SEARCH_EN_8GT_MASK 0x00080000L |
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| 105432 | #define BIFP2_1_PCIE_LC_FORCE_COEFF__LC_PRESET_10_EN_MASK 0x00100000L |
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| 105433 | //BIFP2_1_PCIE_LC_BEST_EQ_SETTINGS |
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| 105434 | #define BIFP2_1_PCIE_LC_BEST_EQ_SETTINGS__LC_BEST_PRESET__SHIFT 0x0 |
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|---|
| 105436 | #define BIFP2_1_PCIE_LC_BEST_EQ_SETTINGS__LC_BEST_CURSOR__SHIFT 0xa |
|---|
| 105437 | #define BIFP2_1_PCIE_LC_BEST_EQ_SETTINGS__LC_BEST_POSTCURSOR__SHIFT 0x10 |
|---|
| 105438 | #define BIFP2_1_PCIE_LC_BEST_EQ_SETTINGS__LC_BEST_FOM__SHIFT 0x16 |
|---|
| 105439 | #define BIFP2_1_PCIE_LC_BEST_EQ_SETTINGS__LC_BEST_SETTINGS_RATE__SHIFT 0x1e |
|---|
| 105440 | #define BIFP2_1_PCIE_LC_BEST_EQ_SETTINGS__LC_BEST_PRESET_MASK 0x0000000FL |
|---|
| 105441 | #define BIFP2_1_PCIE_LC_BEST_EQ_SETTINGS__LC_BEST_PRECURSOR_MASK 0x000003F0L |
|---|
| 105442 | #define BIFP2_1_PCIE_LC_BEST_EQ_SETTINGS__LC_BEST_CURSOR_MASK 0x0000FC00L |
|---|
| 105443 | #define BIFP2_1_PCIE_LC_BEST_EQ_SETTINGS__LC_BEST_POSTCURSOR_MASK 0x003F0000L |
|---|
| 105444 | #define BIFP2_1_PCIE_LC_BEST_EQ_SETTINGS__LC_BEST_FOM_MASK 0x3FC00000L |
|---|
| 105445 | #define BIFP2_1_PCIE_LC_BEST_EQ_SETTINGS__LC_BEST_SETTINGS_RATE_MASK 0xC0000000L |
|---|
| 105446 | //BIFP2_1_PCIE_LC_FORCE_EQ_REQ_COEFF |
|---|
| 105447 | #define BIFP2_1_PCIE_LC_FORCE_EQ_REQ_COEFF__LC_FORCE_COEFF_IN_EQ_REQ_PHASE_8GT__SHIFT 0x0 |
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| 105448 | #define BIFP2_1_PCIE_LC_FORCE_EQ_REQ_COEFF__LC_FORCE_PRE_CURSOR_REQ_8GT__SHIFT 0x1 |
|---|
| 105449 | #define BIFP2_1_PCIE_LC_FORCE_EQ_REQ_COEFF__LC_FORCE_CURSOR_REQ_8GT__SHIFT 0x7 |
|---|
| 105450 | #define BIFP2_1_PCIE_LC_FORCE_EQ_REQ_COEFF__LC_FORCE_POST_CURSOR_REQ_8GT__SHIFT 0xd |
|---|
| 105451 | #define BIFP2_1_PCIE_LC_FORCE_EQ_REQ_COEFF__LC_FS_OTHER_END_8GT__SHIFT 0x13 |
|---|
| 105452 | #define BIFP2_1_PCIE_LC_FORCE_EQ_REQ_COEFF__LC_LF_OTHER_END_8GT__SHIFT 0x19 |
|---|
| 105453 | #define BIFP2_1_PCIE_LC_FORCE_EQ_REQ_COEFF__LC_FORCE_COEFF_IN_EQ_REQ_PHASE_8GT_MASK 0x00000001L |
|---|
| 105454 | #define BIFP2_1_PCIE_LC_FORCE_EQ_REQ_COEFF__LC_FORCE_PRE_CURSOR_REQ_8GT_MASK 0x0000007EL |
|---|
| 105455 | #define BIFP2_1_PCIE_LC_FORCE_EQ_REQ_COEFF__LC_FORCE_CURSOR_REQ_8GT_MASK 0x00001F80L |
|---|
| 105456 | #define BIFP2_1_PCIE_LC_FORCE_EQ_REQ_COEFF__LC_FORCE_POST_CURSOR_REQ_8GT_MASK 0x0007E000L |
|---|
| 105457 | #define BIFP2_1_PCIE_LC_FORCE_EQ_REQ_COEFF__LC_FS_OTHER_END_8GT_MASK 0x01F80000L |
|---|
| 105458 | #define BIFP2_1_PCIE_LC_FORCE_EQ_REQ_COEFF__LC_LF_OTHER_END_8GT_MASK 0x7E000000L |
|---|
| 105459 | //BIFP2_1_PCIE_LC_CNTL6 |
|---|
| 105460 | #define BIFP2_1_PCIE_LC_CNTL6__LC_SPC_MODE_2P5GT__SHIFT 0x0 |
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| 105461 | #define BIFP2_1_PCIE_LC_CNTL6__LC_SPC_MODE_5GT__SHIFT 0x2 |
|---|
| 105462 | #define BIFP2_1_PCIE_LC_CNTL6__LC_SPC_MODE_8GT__SHIFT 0x4 |
|---|
| 105463 | #define BIFP2_1_PCIE_LC_CNTL6__LC_SPC_MODE_16GT__SHIFT 0x6 |
|---|
| 105464 | #define BIFP2_1_PCIE_LC_CNTL6__LC_SPC_MODE_32GT__SHIFT 0x8 |
|---|
| 105465 | #define BIFP2_1_PCIE_LC_CNTL6__LC_SRIS_EN__SHIFT 0xc |
|---|
| 105466 | #define BIFP2_1_PCIE_LC_CNTL6__LC_SRNS_SKIP_IN_SRIS__SHIFT 0xd |
|---|
| 105467 | #define BIFP2_1_PCIE_LC_CNTL6__LC_SRIS_AUTODETECT_EN__SHIFT 0x14 |
|---|
| 105468 | #define BIFP2_1_PCIE_LC_CNTL6__LC_SRIS_AUTODETECT_FACTOR__SHIFT 0x15 |
|---|
| 105469 | #define BIFP2_1_PCIE_LC_CNTL6__LC_SRIS_AUTODETECT_MODE__SHIFT 0x17 |
|---|
| 105470 | #define BIFP2_1_PCIE_LC_CNTL6__LC_SRIS_AUTODETECT_OUT_OF_RANGE__SHIFT 0x19 |
|---|
| 105471 | #define BIFP2_1_PCIE_LC_CNTL6__LC_OVERRIDE_RETIMER_PRESENCE_EN__SHIFT 0x1a |
|---|
| 105472 | #define BIFP2_1_PCIE_LC_CNTL6__LC_OVERRIDE_RETIMER_PRESENCE__SHIFT 0x1b |
|---|
| 105473 | #define BIFP2_1_PCIE_LC_CNTL6__LC_IGNORE_RETIMER_PRESENCE__SHIFT 0x1d |
|---|
| 105474 | #define BIFP2_1_PCIE_LC_CNTL6__LC_RETIMER_PRESENCE__SHIFT 0x1e |
|---|
| 105475 | #define BIFP2_1_PCIE_LC_CNTL6__LC_SPC_MODE_2P5GT_MASK 0x00000003L |
|---|
| 105476 | #define BIFP2_1_PCIE_LC_CNTL6__LC_SPC_MODE_5GT_MASK 0x0000000CL |
|---|
| 105477 | #define BIFP2_1_PCIE_LC_CNTL6__LC_SPC_MODE_8GT_MASK 0x00000030L |
|---|
| 105478 | #define BIFP2_1_PCIE_LC_CNTL6__LC_SPC_MODE_16GT_MASK 0x000000C0L |
|---|
| 105479 | #define BIFP2_1_PCIE_LC_CNTL6__LC_SPC_MODE_32GT_MASK 0x00000300L |
|---|
| 105480 | #define BIFP2_1_PCIE_LC_CNTL6__LC_SRIS_EN_MASK 0x00001000L |
|---|
| 105481 | #define BIFP2_1_PCIE_LC_CNTL6__LC_SRNS_SKIP_IN_SRIS_MASK 0x0003E000L |
|---|
| 105482 | #define BIFP2_1_PCIE_LC_CNTL6__LC_SRIS_AUTODETECT_EN_MASK 0x00100000L |
|---|
| 105483 | #define BIFP2_1_PCIE_LC_CNTL6__LC_SRIS_AUTODETECT_FACTOR_MASK 0x00600000L |
|---|
| 105484 | #define BIFP2_1_PCIE_LC_CNTL6__LC_SRIS_AUTODETECT_MODE_MASK 0x01800000L |
|---|
| 105485 | #define BIFP2_1_PCIE_LC_CNTL6__LC_SRIS_AUTODETECT_OUT_OF_RANGE_MASK 0x02000000L |
|---|
| 105486 | #define BIFP2_1_PCIE_LC_CNTL6__LC_OVERRIDE_RETIMER_PRESENCE_EN_MASK 0x04000000L |
|---|
| 105487 | #define BIFP2_1_PCIE_LC_CNTL6__LC_OVERRIDE_RETIMER_PRESENCE_MASK 0x18000000L |
|---|
| 105488 | #define BIFP2_1_PCIE_LC_CNTL6__LC_IGNORE_RETIMER_PRESENCE_MASK 0x20000000L |
|---|
| 105489 | #define BIFP2_1_PCIE_LC_CNTL6__LC_RETIMER_PRESENCE_MASK 0xC0000000L |
|---|
| 105490 | //BIFP2_1_PCIE_LC_CNTL7 |
|---|
| 105491 | #define BIFP2_1_PCIE_LC_CNTL7__LC_EXPECTED_TS2_CFG_COMPLETE__SHIFT 0x0 |
|---|
| 105492 | #define BIFP2_1_PCIE_LC_CNTL7__LC_IGNORE_NON_CONTIG_SETS_IN_RCFG__SHIFT 0x1 |
|---|
| 105493 | #define BIFP2_1_PCIE_LC_CNTL7__LC_ROBUST_TRAINING_BIT_CHK_EN__SHIFT 0x2 |
|---|
| 105494 | #define BIFP2_1_PCIE_LC_CNTL7__LC_RESET_TS_COUNT_ON_EI__SHIFT 0x3 |
|---|
| 105495 | #define BIFP2_1_PCIE_LC_CNTL7__LC_NBIF_ASPM_INPUT_EN__SHIFT 0x4 |
|---|
| 105496 | #define BIFP2_1_PCIE_LC_CNTL7__LC_CLEAR_REVERSE_ATTEMPT_IN_L0__SHIFT 0x5 |
|---|
| 105497 | #define BIFP2_1_PCIE_LC_CNTL7__LC_LOCK_REVERSAL__SHIFT 0x6 |
|---|
| 105498 | #define BIFP2_1_PCIE_LC_CNTL7__LC_FORCE_RX_EQ_IN_PROGRESS__SHIFT 0x7 |
|---|
| 105499 | #define BIFP2_1_PCIE_LC_CNTL7__LC_EVER_IDLE_TO_RLOCK__SHIFT 0x8 |
|---|
| 105500 | #define BIFP2_1_PCIE_LC_CNTL7__LC_RXEQEVAL_AFTER_TIMEOUT_EN__SHIFT 0x9 |
|---|
| 105501 | #define BIFP2_1_PCIE_LC_CNTL7__LC_WAIT_FOR_LANES_IN_CONFIG__SHIFT 0xa |
|---|
| 105502 | #define BIFP2_1_PCIE_LC_CNTL7__LC_REQ_COEFFS_FOR_TXMARGIN_EN__SHIFT 0xb |
|---|
| 105503 | #define BIFP2_1_PCIE_LC_CNTL7__LC_ESM_WAIT_FOR_PLL_INIT_DONE_L1__SHIFT 0xc |
|---|
| 105504 | #define BIFP2_1_PCIE_LC_CNTL7__LC_SCHEDULED_RXEQEVAL_INTERVAL__SHIFT 0xd |
|---|
| 105505 | #define BIFP2_1_PCIE_LC_CNTL7__LC_SCHEDULED_RXEQEVAL_MODE__SHIFT 0x15 |
|---|
| 105506 | #define BIFP2_1_PCIE_LC_CNTL7__LC_SCHEDULED_RXEQEVAL_UPCONFIG_EN__SHIFT 0x16 |
|---|
| 105507 | #define BIFP2_1_PCIE_LC_CNTL7__LC_LINK_MANAGEMENT_EN__SHIFT 0x17 |
|---|
| 105508 | #define BIFP2_1_PCIE_LC_CNTL7__LC_AUTO_REJECT_AFTER_TIMEOUT__SHIFT 0x18 |
|---|
| 105509 | #define BIFP2_1_PCIE_LC_CNTL7__LC_ESM_RATES__SHIFT 0x19 |
|---|
| 105510 | #define BIFP2_1_PCIE_LC_CNTL7__LC_ESM_PLL_INIT_STATE__SHIFT 0x1b |
|---|
| 105511 | #define BIFP2_1_PCIE_LC_CNTL7__LC_ESM_PLL_INIT_DONE__SHIFT 0x1c |
|---|
| 105512 | #define BIFP2_1_PCIE_LC_CNTL7__LC_ESM_REDO_INIT__SHIFT 0x1d |
|---|
| 105513 | #define BIFP2_1_PCIE_LC_CNTL7__LC_MULTIPORT_ESM__SHIFT 0x1e |
|---|
| 105514 | #define BIFP2_1_PCIE_LC_CNTL7__LC_ESM_ENTRY_MODE__SHIFT 0x1f |
|---|
| 105515 | #define BIFP2_1_PCIE_LC_CNTL7__LC_EXPECTED_TS2_CFG_COMPLETE_MASK 0x00000001L |
|---|
| 105516 | #define BIFP2_1_PCIE_LC_CNTL7__LC_IGNORE_NON_CONTIG_SETS_IN_RCFG_MASK 0x00000002L |
|---|
| 105517 | #define BIFP2_1_PCIE_LC_CNTL7__LC_ROBUST_TRAINING_BIT_CHK_EN_MASK 0x00000004L |
|---|
| 105518 | #define BIFP2_1_PCIE_LC_CNTL7__LC_RESET_TS_COUNT_ON_EI_MASK 0x00000008L |
|---|
| 105519 | #define BIFP2_1_PCIE_LC_CNTL7__LC_NBIF_ASPM_INPUT_EN_MASK 0x00000010L |
|---|
| 105520 | #define BIFP2_1_PCIE_LC_CNTL7__LC_CLEAR_REVERSE_ATTEMPT_IN_L0_MASK 0x00000020L |
|---|
| 105521 | #define BIFP2_1_PCIE_LC_CNTL7__LC_LOCK_REVERSAL_MASK 0x00000040L |
|---|
| 105522 | #define BIFP2_1_PCIE_LC_CNTL7__LC_FORCE_RX_EQ_IN_PROGRESS_MASK 0x00000080L |
|---|
| 105523 | #define BIFP2_1_PCIE_LC_CNTL7__LC_EVER_IDLE_TO_RLOCK_MASK 0x00000100L |
|---|
| 105524 | #define BIFP2_1_PCIE_LC_CNTL7__LC_RXEQEVAL_AFTER_TIMEOUT_EN_MASK 0x00000200L |
|---|
| 105525 | #define BIFP2_1_PCIE_LC_CNTL7__LC_WAIT_FOR_LANES_IN_CONFIG_MASK 0x00000400L |
|---|
| 105526 | #define BIFP2_1_PCIE_LC_CNTL7__LC_REQ_COEFFS_FOR_TXMARGIN_EN_MASK 0x00000800L |
|---|
| 105527 | #define BIFP2_1_PCIE_LC_CNTL7__LC_ESM_WAIT_FOR_PLL_INIT_DONE_L1_MASK 0x00001000L |
|---|
| 105528 | #define BIFP2_1_PCIE_LC_CNTL7__LC_SCHEDULED_RXEQEVAL_INTERVAL_MASK 0x001FE000L |
|---|
| 105529 | #define BIFP2_1_PCIE_LC_CNTL7__LC_SCHEDULED_RXEQEVAL_MODE_MASK 0x00200000L |
|---|
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| 105532 | #define BIFP2_1_PCIE_LC_CNTL7__LC_AUTO_REJECT_AFTER_TIMEOUT_MASK 0x01000000L |
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| 105558 | #define BIFP2_1_PCIE_LC_LINK_MANAGEMENT_MASK__LINK_PARTNER_REQUIRES_HIGHER_SPEED_MASK__SHIFT 0x12 |
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|---|
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|---|
| 105568 | #define BIFP2_1_PCIE_LC_LINK_MANAGEMENT_MASK__LINK_WIDTH_CHANGE_ATTEMPT_FAILED_MASK_MASK 0x00000010L |
|---|
| 105569 | #define BIFP2_1_PCIE_LC_LINK_MANAGEMENT_MASK__LINK_PARTNER_WIDTH_SUPPORT_UPDATE_MASK_MASK 0x00000020L |
|---|
| 105570 | #define BIFP2_1_PCIE_LC_LINK_MANAGEMENT_MASK__POWER_DOWN_COMMAND_COMPLETE_MASK_MASK 0x00000040L |
|---|
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|---|
| 105572 | #define BIFP2_1_PCIE_LC_LINK_MANAGEMENT_MASK__LINK_POWER_STATE_CHANGE_MASK_MASK 0x00000100L |
|---|
| 105573 | #define BIFP2_1_PCIE_LC_LINK_MANAGEMENT_MASK__BW_REQUIREMENT_HINT_MASK_MASK 0x00000200L |
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| 105574 | #define BIFP2_1_PCIE_LC_LINK_MANAGEMENT_MASK__EQUALIZATION_REQUEST_MASK_MASK 0x00000400L |
|---|
| 105575 | #define BIFP2_1_PCIE_LC_LINK_MANAGEMENT_MASK__LINK_PARTNER_ESM_REQUEST_MASK_MASK 0x00000800L |
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| 105576 | #define BIFP2_1_PCIE_LC_LINK_MANAGEMENT_MASK__LOW_SPEED_REQD_IMMEDIATE_MASK_MASK 0x00001000L |
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| 105577 | #define BIFP2_1_PCIE_LC_LINK_MANAGEMENT_MASK__ESTABLISH_ESM_PLL_SETTINGS_MASK_MASK 0x00002000L |
|---|
| 105578 | #define BIFP2_1_PCIE_LC_LINK_MANAGEMENT_MASK__ALTERNATE_PROTOCOL_NEGOTIATION_DONE_MASK_MASK 0x00004000L |
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| 105579 | #define BIFP2_1_PCIE_LC_LINK_MANAGEMENT_MASK__TRAINING_SET_MESSAGE_RCVD_MASK_MASK 0x00008000L |
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| 105580 | #define BIFP2_1_PCIE_LC_LINK_MANAGEMENT_MASK__SAVE_RESTORE_EQ_SETTINGS_CHANGED_MASK_MASK 0x00010000L |
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| 105581 | #define BIFP2_1_PCIE_LC_LINK_MANAGEMENT_MASK__SAVE_RESTORE_RE_RESTORE_NEEDED_MASK_MASK 0x00020000L |
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| 105582 | #define BIFP2_1_PCIE_LC_LINK_MANAGEMENT_MASK__LINK_PARTNER_REQUIRES_HIGHER_SPEED_MASK_MASK 0x00040000L |
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| 105583 | #define BIFP2_1_PCIE_LC_LINK_MANAGEMENT_MASK__LINK_PARTNER_REQUIRES_WIDER_LINK_WIDTH_MASK_MASK 0x00080000L |
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| 105584 | #define BIFP2_1_PCIE_LC_LINK_MANAGEMENT_MASK__SAFE_RECOVER_SW_EVENT_MASK_MASK 0x00100000L |
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| 105585 | #define BIFP2_1_PCIE_LC_LINK_MANAGEMENT_MASK__FAAE_EQUALIZATION_ENTERED_MASK_MASK 0x00200000L |
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| 105586 | #define BIFP2_1_PCIE_LC_LINK_MANAGEMENT_MASK__FAAE_EVALUATION_READY_MASK_MASK 0x00400000L |
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| 105587 | #define BIFP2_1_PCIE_LC_LINK_MANAGEMENT_MASK__RETRAIN_TARGET_LINK_SPEED_CHANGE_LIMITED_BY_EQ_MASK_MASK 0x00800000L |
|---|
| 105588 | //BIFP2_1_PCIEP_STRAP_LC |
|---|
| 105589 | #define BIFP2_1_PCIEP_STRAP_LC__STRAP_FTS_yTSx_COUNT__SHIFT 0x0 |
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|---|
| 105591 | #define BIFP2_1_PCIEP_STRAP_LC__STRAP_MED_yTSx_COUNT__SHIFT 0x4 |
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| 105592 | #define BIFP2_1_PCIEP_STRAP_LC__STRAP_SHORT_yTSx_COUNT__SHIFT 0x6 |
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| 105593 | #define BIFP2_1_PCIEP_STRAP_LC__STRAP_SKIP_INTERVAL__SHIFT 0x8 |
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| 105594 | #define BIFP2_1_PCIEP_STRAP_LC__STRAP_BYPASS_RCVR_DET__SHIFT 0xb |
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| 105595 | #define BIFP2_1_PCIEP_STRAP_LC__STRAP_COMPLIANCE_DIS__SHIFT 0xc |
|---|
| 105596 | #define BIFP2_1_PCIEP_STRAP_LC__STRAP_FORCE_COMPLIANCE__SHIFT 0xd |
|---|
| 105597 | #define BIFP2_1_PCIEP_STRAP_LC__STRAP_REVERSE_LC_LANES__SHIFT 0xe |
|---|
| 105598 | #define BIFP2_1_PCIEP_STRAP_LC__STRAP_AUTO_RC_SPEED_NEGOTIATION_DIS__SHIFT 0xf |
|---|
| 105599 | #define BIFP2_1_PCIEP_STRAP_LC__STRAP_LANE_NEGOTIATION__SHIFT 0x10 |
|---|
| 105600 | #define BIFP2_1_PCIEP_STRAP_LC__STRAP_MARGINING_USES_SOFTWARE__SHIFT 0x13 |
|---|
| 105601 | #define BIFP2_1_PCIEP_STRAP_LC__STRAP_RTM1_PRESENCE_DET_SUPP__SHIFT 0x14 |
|---|
| 105602 | #define BIFP2_1_PCIEP_STRAP_LC__STRAP_RTM2_PRESENCE_DET_SUPP__SHIFT 0x15 |
|---|
| 105603 | #define BIFP2_1_PCIEP_STRAP_LC__STRAP_AUTO_RC_SPEED_NEGOTIATION_16GT_DIS__SHIFT 0x16 |
|---|
| 105604 | #define BIFP2_1_PCIEP_STRAP_LC__STRAP_AUTO_RC_SPEED_NEGOTIATION_32GT_DIS__SHIFT 0x17 |
|---|
| 105605 | #define BIFP2_1_PCIEP_STRAP_LC__STRAP_FTS_yTSx_COUNT_MASK 0x00000003L |
|---|
| 105606 | #define BIFP2_1_PCIEP_STRAP_LC__STRAP_LONG_yTSx_COUNT_MASK 0x0000000CL |
|---|
| 105607 | #define BIFP2_1_PCIEP_STRAP_LC__STRAP_MED_yTSx_COUNT_MASK 0x00000030L |
|---|
| 105608 | #define BIFP2_1_PCIEP_STRAP_LC__STRAP_SHORT_yTSx_COUNT_MASK 0x000000C0L |
|---|
| 105609 | #define BIFP2_1_PCIEP_STRAP_LC__STRAP_SKIP_INTERVAL_MASK 0x00000700L |
|---|
| 105610 | #define BIFP2_1_PCIEP_STRAP_LC__STRAP_BYPASS_RCVR_DET_MASK 0x00000800L |
|---|
| 105611 | #define BIFP2_1_PCIEP_STRAP_LC__STRAP_COMPLIANCE_DIS_MASK 0x00001000L |
|---|
| 105612 | #define BIFP2_1_PCIEP_STRAP_LC__STRAP_FORCE_COMPLIANCE_MASK 0x00002000L |
|---|
| 105613 | #define BIFP2_1_PCIEP_STRAP_LC__STRAP_REVERSE_LC_LANES_MASK 0x00004000L |
|---|
| 105614 | #define BIFP2_1_PCIEP_STRAP_LC__STRAP_AUTO_RC_SPEED_NEGOTIATION_DIS_MASK 0x00008000L |
|---|
| 105615 | #define BIFP2_1_PCIEP_STRAP_LC__STRAP_LANE_NEGOTIATION_MASK 0x00070000L |
|---|
| 105616 | #define BIFP2_1_PCIEP_STRAP_LC__STRAP_MARGINING_USES_SOFTWARE_MASK 0x00080000L |
|---|
| 105617 | #define BIFP2_1_PCIEP_STRAP_LC__STRAP_RTM1_PRESENCE_DET_SUPP_MASK 0x00100000L |
|---|
| 105618 | #define BIFP2_1_PCIEP_STRAP_LC__STRAP_RTM2_PRESENCE_DET_SUPP_MASK 0x00200000L |
|---|
| 105619 | #define BIFP2_1_PCIEP_STRAP_LC__STRAP_AUTO_RC_SPEED_NEGOTIATION_16GT_DIS_MASK 0x00400000L |
|---|
| 105620 | #define BIFP2_1_PCIEP_STRAP_LC__STRAP_AUTO_RC_SPEED_NEGOTIATION_32GT_DIS_MASK 0x00800000L |
|---|
| 105621 | //BIFP2_1_PCIEP_STRAP_MISC |
|---|
| 105622 | #define BIFP2_1_PCIEP_STRAP_MISC__STRAP_REVERSE_LANES__SHIFT 0x0 |
|---|
| 105623 | #define BIFP2_1_PCIEP_STRAP_MISC__STRAP_E2E_PREFIX_EN__SHIFT 0x1 |
|---|
| 105624 | #define BIFP2_1_PCIEP_STRAP_MISC__STRAP_EXTENDED_FMT_SUPPORTED__SHIFT 0x2 |
|---|
| 105625 | #define BIFP2_1_PCIEP_STRAP_MISC__STRAP_OBFF_SUPPORTED__SHIFT 0x3 |
|---|
| 105626 | #define BIFP2_1_PCIEP_STRAP_MISC__STRAP_LTR_SUPPORTED__SHIFT 0x5 |
|---|
| 105627 | #define BIFP2_1_PCIEP_STRAP_MISC__STRAP_CCIX_EN__SHIFT 0x6 |
|---|
| 105628 | #define BIFP2_1_PCIEP_STRAP_MISC__STRAP_CCIX_OPT_TLP_FMT_SUPPORT__SHIFT 0x7 |
|---|
| 105629 | #define BIFP2_1_PCIEP_STRAP_MISC__STRAP_REVERSE_LANES_MASK 0x00000001L |
|---|
| 105630 | #define BIFP2_1_PCIEP_STRAP_MISC__STRAP_E2E_PREFIX_EN_MASK 0x00000002L |
|---|
| 105631 | #define BIFP2_1_PCIEP_STRAP_MISC__STRAP_EXTENDED_FMT_SUPPORTED_MASK 0x00000004L |
|---|
| 105632 | #define BIFP2_1_PCIEP_STRAP_MISC__STRAP_OBFF_SUPPORTED_MASK 0x00000018L |
|---|
| 105633 | #define BIFP2_1_PCIEP_STRAP_MISC__STRAP_LTR_SUPPORTED_MASK 0x00000020L |
|---|
| 105634 | #define BIFP2_1_PCIEP_STRAP_MISC__STRAP_CCIX_EN_MASK 0x00000040L |
|---|
| 105635 | #define BIFP2_1_PCIEP_STRAP_MISC__STRAP_CCIX_OPT_TLP_FMT_SUPPORT_MASK 0x00000080L |
|---|
| 105636 | //BIFP2_1_PCIEP_STRAP_LC2 |
|---|
| 105637 | #define BIFP2_1_PCIEP_STRAP_LC2__STRAP_ESM_MODE_SUPPORTED__SHIFT 0x0 |
|---|
| 105638 | #define BIFP2_1_PCIEP_STRAP_LC2__STRAP_ESM_PHY_REACH_LEN_CAP__SHIFT 0x1 |
|---|
| 105639 | #define BIFP2_1_PCIEP_STRAP_LC2__STRAP_ESM_RECAL_NEEDED__SHIFT 0x3 |
|---|
| 105640 | #define BIFP2_1_PCIEP_STRAP_LC2__STRAP_ESM_CALIB_TIME__SHIFT 0x4 |
|---|
| 105641 | #define BIFP2_1_PCIEP_STRAP_LC2__STRAP_ESM_QUICK_EQ_TIMEOUT__SHIFT 0x7 |
|---|
| 105642 | #define BIFP2_1_PCIEP_STRAP_LC2__STRAP_ESM_MODE_SUPPORTED_MASK 0x00000001L |
|---|
| 105643 | #define BIFP2_1_PCIEP_STRAP_LC2__STRAP_ESM_PHY_REACH_LEN_CAP_MASK 0x00000006L |
|---|
| 105644 | #define BIFP2_1_PCIEP_STRAP_LC2__STRAP_ESM_RECAL_NEEDED_MASK 0x00000008L |
|---|
| 105645 | #define BIFP2_1_PCIEP_STRAP_LC2__STRAP_ESM_CALIB_TIME_MASK 0x00000070L |
|---|
| 105646 | #define BIFP2_1_PCIEP_STRAP_LC2__STRAP_ESM_QUICK_EQ_TIMEOUT_MASK 0x00000380L |
|---|
| 105647 | //BIFP2_1_PCIE_LC_L1_PM_SUBSTATE |
|---|
| 105648 | #define BIFP2_1_PCIE_LC_L1_PM_SUBSTATE__LC_L1_SUBSTATES_OVERRIDE_EN__SHIFT 0x0 |
|---|
| 105649 | #define BIFP2_1_PCIE_LC_L1_PM_SUBSTATE__LC_PCI_PM_L1_2_OVERRIDE__SHIFT 0x1 |
|---|
| 105650 | #define BIFP2_1_PCIE_LC_L1_PM_SUBSTATE__LC_PCI_PM_L1_1_OVERRIDE__SHIFT 0x2 |
|---|
| 105651 | #define BIFP2_1_PCIE_LC_L1_PM_SUBSTATE__LC_ASPM_L1_2_OVERRIDE__SHIFT 0x3 |
|---|
| 105652 | #define BIFP2_1_PCIE_LC_L1_PM_SUBSTATE__LC_ASPM_L1_1_OVERRIDE__SHIFT 0x4 |
|---|
| 105653 | #define BIFP2_1_PCIE_LC_L1_PM_SUBSTATE__LC_CLKREQ_FILTER_EN__SHIFT 0x5 |
|---|
| 105654 | #define BIFP2_1_PCIE_LC_L1_PM_SUBSTATE__LC_T_POWER_ON_SCALE__SHIFT 0x6 |
|---|
| 105655 | #define BIFP2_1_PCIE_LC_L1_PM_SUBSTATE__LC_T_POWER_ON_VALUE__SHIFT 0x8 |
|---|
| 105656 | #define BIFP2_1_PCIE_LC_L1_PM_SUBSTATE__T_POWER_ON_FCH_COPY_EN__SHIFT 0xd |
|---|
| 105657 | #define BIFP2_1_PCIE_LC_L1_PM_SUBSTATE__T_POWER_ON_FCH_COPY_TRIGGER__SHIFT 0xe |
|---|
| 105658 | #define BIFP2_1_PCIE_LC_L1_PM_SUBSTATE__LC_L1_2_BLOCK_EXIT_PG_COMMIT__SHIFT 0xf |
|---|
| 105659 | #define BIFP2_1_PCIE_LC_L1_PM_SUBSTATE__LC_L1_1_POWERDOWN__SHIFT 0x10 |
|---|
| 105660 | #define BIFP2_1_PCIE_LC_L1_PM_SUBSTATE__LC_L1_2_POWERDOWN__SHIFT 0x14 |
|---|
| 105661 | #define BIFP2_1_PCIE_LC_L1_PM_SUBSTATE__LC_DEFER_L1_2_EXIT__SHIFT 0x17 |
|---|
| 105662 | #define BIFP2_1_PCIE_LC_L1_PM_SUBSTATE__LC_WAKE_FROM_ASPM_L1_ON_PM_CONTROL_CLEAR__SHIFT 0x1a |
|---|
| 105663 | #define BIFP2_1_PCIE_LC_L1_PM_SUBSTATE__LC_FORCE_L1_PG_EXIT_ON_REG_WRITE__SHIFT 0x1b |
|---|
| 105664 | #define BIFP2_1_PCIE_LC_L1_PM_SUBSTATE__LC_QUICK_L1_1_ABORT_IN_L1__SHIFT 0x1c |
|---|
| 105665 | #define BIFP2_1_PCIE_LC_L1_PM_SUBSTATE__LC_QUICK_L1_2_ABORT_IN_L1__SHIFT 0x1d |
|---|
| 105666 | #define BIFP2_1_PCIE_LC_L1_PM_SUBSTATE__LC_AUX_COUNT_REFCLK_INCREMENT_EN__SHIFT 0x1e |
|---|
| 105667 | #define BIFP2_1_PCIE_LC_L1_PM_SUBSTATE__LC_AUX_COUNT_REFCLK_INCREMENT_USE_PCS_SIDEBAND__SHIFT 0x1f |
|---|
| 105668 | #define BIFP2_1_PCIE_LC_L1_PM_SUBSTATE__LC_L1_SUBSTATES_OVERRIDE_EN_MASK 0x00000001L |
|---|
| 105669 | #define BIFP2_1_PCIE_LC_L1_PM_SUBSTATE__LC_PCI_PM_L1_2_OVERRIDE_MASK 0x00000002L |
|---|
| 105670 | #define BIFP2_1_PCIE_LC_L1_PM_SUBSTATE__LC_PCI_PM_L1_1_OVERRIDE_MASK 0x00000004L |
|---|
| 105671 | #define BIFP2_1_PCIE_LC_L1_PM_SUBSTATE__LC_ASPM_L1_2_OVERRIDE_MASK 0x00000008L |
|---|
| 105672 | #define BIFP2_1_PCIE_LC_L1_PM_SUBSTATE__LC_ASPM_L1_1_OVERRIDE_MASK 0x00000010L |
|---|
| 105673 | #define BIFP2_1_PCIE_LC_L1_PM_SUBSTATE__LC_CLKREQ_FILTER_EN_MASK 0x00000020L |
|---|
| 105674 | #define BIFP2_1_PCIE_LC_L1_PM_SUBSTATE__LC_T_POWER_ON_SCALE_MASK 0x000000C0L |
|---|
| 105675 | #define BIFP2_1_PCIE_LC_L1_PM_SUBSTATE__LC_T_POWER_ON_VALUE_MASK 0x00001F00L |
|---|
| 105676 | #define BIFP2_1_PCIE_LC_L1_PM_SUBSTATE__T_POWER_ON_FCH_COPY_EN_MASK 0x00002000L |
|---|
| 105677 | #define BIFP2_1_PCIE_LC_L1_PM_SUBSTATE__T_POWER_ON_FCH_COPY_TRIGGER_MASK 0x00004000L |
|---|
| 105678 | #define BIFP2_1_PCIE_LC_L1_PM_SUBSTATE__LC_L1_2_BLOCK_EXIT_PG_COMMIT_MASK 0x00008000L |
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| 105679 | #define BIFP2_1_PCIE_LC_L1_PM_SUBSTATE__LC_L1_1_POWERDOWN_MASK 0x00070000L |
|---|
| 105680 | #define BIFP2_1_PCIE_LC_L1_PM_SUBSTATE__LC_L1_2_POWERDOWN_MASK 0x00700000L |
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| 105681 | #define BIFP2_1_PCIE_LC_L1_PM_SUBSTATE__LC_DEFER_L1_2_EXIT_MASK 0x03800000L |
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| 105683 | #define BIFP2_1_PCIE_LC_L1_PM_SUBSTATE__LC_FORCE_L1_PG_EXIT_ON_REG_WRITE_MASK 0x08000000L |
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| 105684 | #define BIFP2_1_PCIE_LC_L1_PM_SUBSTATE__LC_QUICK_L1_1_ABORT_IN_L1_MASK 0x10000000L |
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| 105685 | #define BIFP2_1_PCIE_LC_L1_PM_SUBSTATE__LC_QUICK_L1_2_ABORT_IN_L1_MASK 0x20000000L |
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| 105686 | #define BIFP2_1_PCIE_LC_L1_PM_SUBSTATE__LC_AUX_COUNT_REFCLK_INCREMENT_EN_MASK 0x40000000L |
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| 105687 | #define BIFP2_1_PCIE_LC_L1_PM_SUBSTATE__LC_AUX_COUNT_REFCLK_INCREMENT_USE_PCS_SIDEBAND_MASK 0x80000000L |
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| 105691 | #define BIFP2_1_PCIE_LC_L1_PM_SUBSTATE2__LC_AUX_COUNT_REFCLK_INCREMENT_INTERNAL_POWERDOWN__SHIFT 0xe |
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|---|
| 105694 | #define BIFP2_1_PCIE_LC_L1_PM_SUBSTATE2__LC_DELAY_POWERDOWN_P2_L1_2_EXIT__SHIFT 0x1b |
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| 105695 | #define BIFP2_1_PCIE_LC_L1_PM_SUBSTATE2__LC_DELAY_REFCLK_L1_2_T_POWERON__SHIFT 0x1c |
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| 105696 | #define BIFP2_1_PCIE_LC_L1_PM_SUBSTATE2__LC_IGNORE_RX_ELEC_IDLE_IN_L1_2__SHIFT 0x1d |
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| 105697 | #define BIFP2_1_PCIE_LC_L1_PM_SUBSTATE2__LC_SKIP_L1_2_POWERDOWN_IN_ABORTED_ENTRY__SHIFT 0x1e |
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| 105698 | #define BIFP2_1_PCIE_LC_L1_PM_SUBSTATE2__LC_BLOCK_NEAREND_L1_2_WAKEUP__SHIFT 0x1f |
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| 105699 | #define BIFP2_1_PCIE_LC_L1_PM_SUBSTATE2__LC_CM_RESTORE_TIME_MASK 0x000000FFL |
|---|
| 105700 | #define BIFP2_1_PCIE_LC_L1_PM_SUBSTATE2__LC_LTR_THRESHOLD_SCALE_MASK 0x00000700L |
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| 105701 | #define BIFP2_1_PCIE_LC_L1_PM_SUBSTATE2__LC_AUX_COUNT_REFCLK_INCREMENT_INTERNAL_POWERDOWN_MASK 0x00004000L |
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| 105702 | #define BIFP2_1_PCIE_LC_L1_PM_SUBSTATE2__LC_AUX_COUNT_REFCLK_INCREMENT_INTERNAL_P2_EDGE_MASK 0x00008000L |
|---|
| 105703 | #define BIFP2_1_PCIE_LC_L1_PM_SUBSTATE2__LC_LTR_THRESHOLD_VALUE_MASK 0x03FF0000L |
|---|
| 105704 | #define BIFP2_1_PCIE_LC_L1_PM_SUBSTATE2__LC_DELAY_POWERDOWN_P2_L1_2_EXIT_MASK 0x08000000L |
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| 105705 | #define BIFP2_1_PCIE_LC_L1_PM_SUBSTATE2__LC_DELAY_REFCLK_L1_2_T_POWERON_MASK 0x10000000L |
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| 105706 | #define BIFP2_1_PCIE_LC_L1_PM_SUBSTATE2__LC_IGNORE_RX_ELEC_IDLE_IN_L1_2_MASK 0x20000000L |
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| 105707 | #define BIFP2_1_PCIE_LC_L1_PM_SUBSTATE2__LC_SKIP_L1_2_POWERDOWN_IN_ABORTED_ENTRY_MASK 0x40000000L |
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| 105708 | #define BIFP2_1_PCIE_LC_L1_PM_SUBSTATE2__LC_BLOCK_NEAREND_L1_2_WAKEUP_MASK 0x80000000L |
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| 105709 | //BIFP2_1_PCIE_LC_L1_PM_SUBSTATE3 |
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| 105710 | #define BIFP2_1_PCIE_LC_L1_PM_SUBSTATE3__T_POWER_ON_FCH_TARGET_ADDRESS_LO__SHIFT 0x0 |
|---|
| 105711 | #define BIFP2_1_PCIE_LC_L1_PM_SUBSTATE3__T_POWER_ON_FCH_TARGET_ADDRESS_LO_MASK 0xFFFFFFFFL |
|---|
| 105712 | //BIFP2_1_PCIE_LC_L1_PM_SUBSTATE4 |
|---|
| 105713 | #define BIFP2_1_PCIE_LC_L1_PM_SUBSTATE4__T_POWER_ON_FCH_TARGET_ADDRESS_HI__SHIFT 0x0 |
|---|
| 105714 | #define BIFP2_1_PCIE_LC_L1_PM_SUBSTATE4__T_POWER_ON_FCH_TARGET_ADDRESS_HI_MASK 0xFFFFFFFFL |
|---|
| 105715 | //BIFP2_1_PCIE_LC_L1_PM_SUBSTATE5 |
|---|
| 105716 | #define BIFP2_1_PCIE_LC_L1_PM_SUBSTATE5__T_POWER_ON_FCH_L12_CLKREQ_DELAY__SHIFT 0x0 |
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| 105717 | #define BIFP2_1_PCIE_LC_L1_PM_SUBSTATE5__LC_RECOVERY_WAIT_FOR_ASPM_NAK_ABORT_TIMER__SHIFT 0x8 |
|---|
| 105718 | #define BIFP2_1_PCIE_LC_L1_PM_SUBSTATE5__LC_BLOCK_EI_L1_REFCLK_OFF__SHIFT 0x1e |
|---|
| 105719 | #define BIFP2_1_PCIE_LC_L1_PM_SUBSTATE5__LC_IGNORE_ALL_RX_ELEC_IDLE_IN_L1SS__SHIFT 0x1f |
|---|
| 105720 | #define BIFP2_1_PCIE_LC_L1_PM_SUBSTATE5__T_POWER_ON_FCH_L12_CLKREQ_DELAY_MASK 0x000000FFL |
|---|
| 105721 | #define BIFP2_1_PCIE_LC_L1_PM_SUBSTATE5__LC_RECOVERY_WAIT_FOR_ASPM_NAK_ABORT_TIMER_MASK 0x00000300L |
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| 105722 | #define BIFP2_1_PCIE_LC_L1_PM_SUBSTATE5__LC_BLOCK_EI_L1_REFCLK_OFF_MASK 0x40000000L |
|---|
| 105723 | #define BIFP2_1_PCIE_LC_L1_PM_SUBSTATE5__LC_IGNORE_ALL_RX_ELEC_IDLE_IN_L1SS_MASK 0x80000000L |
|---|
| 105724 | //BIFP2_1_PCIEP_BCH_ECC_CNTL |
|---|
| 105725 | #define BIFP2_1_PCIEP_BCH_ECC_CNTL__STRAP_BCH_ECC_EN__SHIFT 0x0 |
|---|
| 105726 | #define BIFP2_1_PCIEP_BCH_ECC_CNTL__BCH_ECC_ERROR_THRESHOLD__SHIFT 0x8 |
|---|
| 105727 | #define BIFP2_1_PCIEP_BCH_ECC_CNTL__BCH_ECC_ERROR_STATUS__SHIFT 0x10 |
|---|
| 105728 | #define BIFP2_1_PCIEP_BCH_ECC_CNTL__STRAP_BCH_ECC_EN_MASK 0x00000001L |
|---|
| 105729 | #define BIFP2_1_PCIEP_BCH_ECC_CNTL__BCH_ECC_ERROR_THRESHOLD_MASK 0x0000FF00L |
|---|
| 105730 | #define BIFP2_1_PCIEP_BCH_ECC_CNTL__BCH_ECC_ERROR_STATUS_MASK 0xFFFF0000L |
|---|
| 105731 | //BIFP2_1_PCIE_LC_CNTL8 |
|---|
| 105732 | #define BIFP2_1_PCIE_LC_CNTL8__LC_FOM_TIME__SHIFT 0x0 |
|---|
| 105733 | #define BIFP2_1_PCIE_LC_CNTL8__LC_EX_SEARCH_TRAVERSAL_MODE__SHIFT 0x2 |
|---|
| 105734 | #define BIFP2_1_PCIE_LC_CNTL8__LC_LOCK_IN_EQ_RESPONSE__SHIFT 0x3 |
|---|
| 105735 | #define BIFP2_1_PCIE_LC_CNTL8__LC_ESM_RATE0_TIMER_FACTOR__SHIFT 0x4 |
|---|
| 105736 | #define BIFP2_1_PCIE_LC_CNTL8__LC_ESM_RATE1_TIMER_FACTOR__SHIFT 0x6 |
|---|
| 105737 | #define BIFP2_1_PCIE_LC_CNTL8__LC_ESM_RATE2_TIMER_FACTOR__SHIFT 0x8 |
|---|
| 105738 | #define BIFP2_1_PCIE_LC_CNTL8__LC_USC_ACCEPTABLE_PRESETS__SHIFT 0xa |
|---|
| 105739 | #define BIFP2_1_PCIE_LC_CNTL8__LC_FORCE_LOOPBACK_EQ_ON__SHIFT 0x14 |
|---|
| 105740 | #define BIFP2_1_PCIE_LC_CNTL8__LC_LOOPBACK_EQ_IN_PROGRESS__SHIFT 0x15 |
|---|
| 105741 | #define BIFP2_1_PCIE_LC_CNTL8__LC_FORCE_LOOPBACK_EQ_TRANSMIT_MOD_COMP_PATTERN__SHIFT 0x16 |
|---|
| 105742 | #define BIFP2_1_PCIE_LC_CNTL8__LC_LOOPBACK_EQ_TRANSMIT_MOD_COMP_PATTERN__SHIFT 0x17 |
|---|
| 105743 | #define BIFP2_1_PCIE_LC_CNTL8__LC_FORCE_LOOPBACK_EQ_LANE_UNDER_TEST__SHIFT 0x18 |
|---|
| 105744 | #define BIFP2_1_PCIE_LC_CNTL8__LC_LOOPBACK_EQ_LANE_UNDER_TEST__SHIFT 0x1c |
|---|
| 105745 | #define BIFP2_1_PCIE_LC_CNTL8__LC_FOM_TIME_MASK 0x00000003L |
|---|
| 105746 | #define BIFP2_1_PCIE_LC_CNTL8__LC_EX_SEARCH_TRAVERSAL_MODE_MASK 0x00000004L |
|---|
| 105747 | #define BIFP2_1_PCIE_LC_CNTL8__LC_LOCK_IN_EQ_RESPONSE_MASK 0x00000008L |
|---|
| 105748 | #define BIFP2_1_PCIE_LC_CNTL8__LC_ESM_RATE0_TIMER_FACTOR_MASK 0x00000030L |
|---|
| 105749 | #define BIFP2_1_PCIE_LC_CNTL8__LC_ESM_RATE1_TIMER_FACTOR_MASK 0x000000C0L |
|---|
| 105750 | #define BIFP2_1_PCIE_LC_CNTL8__LC_ESM_RATE2_TIMER_FACTOR_MASK 0x00000300L |
|---|
| 105751 | #define BIFP2_1_PCIE_LC_CNTL8__LC_USC_ACCEPTABLE_PRESETS_MASK 0x000FFC00L |
|---|
| 105752 | #define BIFP2_1_PCIE_LC_CNTL8__LC_FORCE_LOOPBACK_EQ_ON_MASK 0x00100000L |
|---|
| 105753 | #define BIFP2_1_PCIE_LC_CNTL8__LC_LOOPBACK_EQ_IN_PROGRESS_MASK 0x00200000L |
|---|
| 105754 | #define BIFP2_1_PCIE_LC_CNTL8__LC_FORCE_LOOPBACK_EQ_TRANSMIT_MOD_COMP_PATTERN_MASK 0x00400000L |
|---|
| 105755 | #define BIFP2_1_PCIE_LC_CNTL8__LC_LOOPBACK_EQ_TRANSMIT_MOD_COMP_PATTERN_MASK 0x00800000L |
|---|
| 105756 | #define BIFP2_1_PCIE_LC_CNTL8__LC_FORCE_LOOPBACK_EQ_LANE_UNDER_TEST_MASK 0x0F000000L |
|---|
| 105757 | #define BIFP2_1_PCIE_LC_CNTL8__LC_LOOPBACK_EQ_LANE_UNDER_TEST_MASK 0xF0000000L |
|---|
| 105758 | //BIFP2_1_PCIE_LC_CNTL9 |
|---|
| 105759 | #define BIFP2_1_PCIE_LC_CNTL9__LC_RESET_RCVR_DETECTED_ALL_ARCS__SHIFT 0x0 |
|---|
| 105760 | #define BIFP2_1_PCIE_LC_CNTL9__LC_LOOPBACK_WAIT_FOR_ALL_ACTIVE_LANES__SHIFT 0x1 |
|---|
| 105761 | #define BIFP2_1_PCIE_LC_CNTL9__LC_CHECK_EC_GEN3_LOOPBACK_ACTIVE__SHIFT 0x2 |
|---|
| 105762 | #define BIFP2_1_PCIE_LC_CNTL9__LC_LOOPBACK_EQ_ARC_EN__SHIFT 0x3 |
|---|
| 105763 | #define BIFP2_1_PCIE_LC_CNTL9__LC_LOOPBACK_EQ_TRANSMIT_MOD_COMP_PATTERN_EN__SHIFT 0x4 |
|---|
| 105764 | #define BIFP2_1_PCIE_LC_CNTL9__LC_ENFORCE_SINGLE_L1_SUBSTATE_CLK_PDWN_ASSERTION_EN__SHIFT 0x5 |
|---|
| 105765 | #define BIFP2_1_PCIE_LC_CNTL9__LC_EXT_ASPM_L12_COMMONMODE_COUNT_METHOD__SHIFT 0x6 |
|---|
| 105766 | #define BIFP2_1_PCIE_LC_CNTL9__LC_ALT_RX_EQ_IN_PROGRESS_EN__SHIFT 0x7 |
|---|
| 105767 | #define BIFP2_1_PCIE_LC_CNTL9__LC_USE_LONG_SERIAL_QUICKSIM_TIMEOUTS__SHIFT 0x8 |
|---|
| 105768 | #define BIFP2_1_PCIE_LC_CNTL9__LC_ALLOW_DLLPS_OTHER_SIDE_REMOVE_SPEED__SHIFT 0x9 |
|---|
| 105769 | #define BIFP2_1_PCIE_LC_CNTL9__LC_DELAY_POLL_COMP_SPD_CHG_AFTER_TXMARGIN__SHIFT 0xa |
|---|
| 105770 | #define BIFP2_1_PCIE_LC_CNTL9__LC_RESET_SKP_SELECT_16GT_ON_TRAINING_BIT__SHIFT 0xb |
|---|
| 105771 | #define BIFP2_1_PCIE_LC_CNTL9__LC_TRAINING_BITS_REQUIRED__SHIFT 0xc |
|---|
| 105772 | #define BIFP2_1_PCIE_LC_CNTL9__LC_REPEAT_RXEQEVAL_AFTER_TIMEOUT__SHIFT 0xe |
|---|
| 105773 | #define BIFP2_1_PCIE_LC_CNTL9__LC_CPM_IDLE_REFCLKREQ_CHECK__SHIFT 0xf |
|---|
| 105774 | #define BIFP2_1_PCIE_LC_CNTL9__LC_REFCLK_OFF_NO_RCVR_LANES__SHIFT 0x10 |
|---|
| 105775 | #define BIFP2_1_PCIE_LC_CNTL9__LC_INDEPENDENT_CHIP_PCS_REFCLKREQ_EN__SHIFT 0x11 |
|---|
| 105776 | #define BIFP2_1_PCIE_LC_CNTL9__LC_REFCLKREQ_IN_HOLD_TRAINING__SHIFT 0x12 |
|---|
| 105777 | #define BIFP2_1_PCIE_LC_CNTL9__LC_DEASSERT_REFCLKREQ_IN_NON_SS_L1__SHIFT 0x13 |
|---|
| 105778 | #define BIFP2_1_PCIE_LC_CNTL9__LC_HOLD_REFCLKREQ_UNTIL_L1SS_POWERDOWN__SHIFT 0x14 |
|---|
| 105779 | #define BIFP2_1_PCIE_LC_CNTL9__LC_CLKGATE_WAIT_FOR_REFCLKACK__SHIFT 0x15 |
|---|
| 105780 | #define BIFP2_1_PCIE_LC_CNTL9__LC_DYN_LANES_L1_SS_POWERDOWN__SHIFT 0x16 |
|---|
| 105781 | #define BIFP2_1_PCIE_LC_CNTL9__LC_USE_OLD_PHYSTATUS_FOR_POWERDOWN_INACTIVE__SHIFT 0x17 |
|---|
| 105782 | #define BIFP2_1_PCIE_LC_CNTL9__LC_BLOCK_L0s_FOR_POWERDOWN_CHANGE__SHIFT 0x18 |
|---|
| 105783 | #define BIFP2_1_PCIE_LC_CNTL9__LC_RECOVERY_WAIT_FOR_ASPM_NAK__SHIFT 0x19 |
|---|
| 105784 | #define BIFP2_1_PCIE_LC_CNTL9__LC_WAIT_FOR_NONPAD_LINK_NUM_LANE0__SHIFT 0x1a |
|---|
| 105785 | #define BIFP2_1_PCIE_LC_CNTL9__LC_CLR_LINK_LANE_NUM_ON_NO_TSX_LANE__SHIFT 0x1b |
|---|
| 105786 | #define BIFP2_1_PCIE_LC_CNTL9__LC_USE_NEW_EQ_SYMBOL_6_EN__SHIFT 0x1c |
|---|
| 105787 | #define BIFP2_1_PCIE_LC_CNTL9__LC_DEC_FAILED_SPEED_CHANGE_COUNT_ABORT_BYPASS_TO_HIGH_RATE__SHIFT 0x1d |
|---|
| 105788 | #define BIFP2_1_PCIE_LC_CNTL9__LC_CONFIG_WAIT_FOR_EIEOS__SHIFT 0x1e |
|---|
| 105789 | #define BIFP2_1_PCIE_LC_CNTL9__LC_HOLD_TLP_TO_XMIT_PULSE_IN_L1__SHIFT 0x1f |
|---|
| 105790 | #define BIFP2_1_PCIE_LC_CNTL9__LC_RESET_RCVR_DETECTED_ALL_ARCS_MASK 0x00000001L |
|---|
| 105791 | #define BIFP2_1_PCIE_LC_CNTL9__LC_LOOPBACK_WAIT_FOR_ALL_ACTIVE_LANES_MASK 0x00000002L |
|---|
| 105792 | #define BIFP2_1_PCIE_LC_CNTL9__LC_CHECK_EC_GEN3_LOOPBACK_ACTIVE_MASK 0x00000004L |
|---|
| 105793 | #define BIFP2_1_PCIE_LC_CNTL9__LC_LOOPBACK_EQ_ARC_EN_MASK 0x00000008L |
|---|
| 105794 | #define BIFP2_1_PCIE_LC_CNTL9__LC_LOOPBACK_EQ_TRANSMIT_MOD_COMP_PATTERN_EN_MASK 0x00000010L |
|---|
| 105795 | #define BIFP2_1_PCIE_LC_CNTL9__LC_ENFORCE_SINGLE_L1_SUBSTATE_CLK_PDWN_ASSERTION_EN_MASK 0x00000020L |
|---|
| 105796 | #define BIFP2_1_PCIE_LC_CNTL9__LC_EXT_ASPM_L12_COMMONMODE_COUNT_METHOD_MASK 0x00000040L |
|---|
| 105797 | #define BIFP2_1_PCIE_LC_CNTL9__LC_ALT_RX_EQ_IN_PROGRESS_EN_MASK 0x00000080L |
|---|
| 105798 | #define BIFP2_1_PCIE_LC_CNTL9__LC_USE_LONG_SERIAL_QUICKSIM_TIMEOUTS_MASK 0x00000100L |
|---|
| 105799 | #define BIFP2_1_PCIE_LC_CNTL9__LC_ALLOW_DLLPS_OTHER_SIDE_REMOVE_SPEED_MASK 0x00000200L |
|---|
| 105800 | #define BIFP2_1_PCIE_LC_CNTL9__LC_DELAY_POLL_COMP_SPD_CHG_AFTER_TXMARGIN_MASK 0x00000400L |
|---|
| 105801 | #define BIFP2_1_PCIE_LC_CNTL9__LC_RESET_SKP_SELECT_16GT_ON_TRAINING_BIT_MASK 0x00000800L |
|---|
| 105802 | #define BIFP2_1_PCIE_LC_CNTL9__LC_TRAINING_BITS_REQUIRED_MASK 0x00003000L |
|---|
| 105803 | #define BIFP2_1_PCIE_LC_CNTL9__LC_REPEAT_RXEQEVAL_AFTER_TIMEOUT_MASK 0x00004000L |
|---|
| 105804 | #define BIFP2_1_PCIE_LC_CNTL9__LC_CPM_IDLE_REFCLKREQ_CHECK_MASK 0x00008000L |
|---|
| 105805 | #define BIFP2_1_PCIE_LC_CNTL9__LC_REFCLK_OFF_NO_RCVR_LANES_MASK 0x00010000L |
|---|
| 105806 | #define BIFP2_1_PCIE_LC_CNTL9__LC_INDEPENDENT_CHIP_PCS_REFCLKREQ_EN_MASK 0x00020000L |
|---|
| 105807 | #define BIFP2_1_PCIE_LC_CNTL9__LC_REFCLKREQ_IN_HOLD_TRAINING_MASK 0x00040000L |
|---|
| 105808 | #define BIFP2_1_PCIE_LC_CNTL9__LC_DEASSERT_REFCLKREQ_IN_NON_SS_L1_MASK 0x00080000L |
|---|
| 105809 | #define BIFP2_1_PCIE_LC_CNTL9__LC_HOLD_REFCLKREQ_UNTIL_L1SS_POWERDOWN_MASK 0x00100000L |
|---|
| 105810 | #define BIFP2_1_PCIE_LC_CNTL9__LC_CLKGATE_WAIT_FOR_REFCLKACK_MASK 0x00200000L |
|---|
| 105811 | #define BIFP2_1_PCIE_LC_CNTL9__LC_DYN_LANES_L1_SS_POWERDOWN_MASK 0x00400000L |
|---|
| 105812 | #define BIFP2_1_PCIE_LC_CNTL9__LC_USE_OLD_PHYSTATUS_FOR_POWERDOWN_INACTIVE_MASK 0x00800000L |
|---|
| 105813 | #define BIFP2_1_PCIE_LC_CNTL9__LC_BLOCK_L0s_FOR_POWERDOWN_CHANGE_MASK 0x01000000L |
|---|
| 105814 | #define BIFP2_1_PCIE_LC_CNTL9__LC_RECOVERY_WAIT_FOR_ASPM_NAK_MASK 0x02000000L |
|---|
| 105815 | #define BIFP2_1_PCIE_LC_CNTL9__LC_WAIT_FOR_NONPAD_LINK_NUM_LANE0_MASK 0x04000000L |
|---|
| 105816 | #define BIFP2_1_PCIE_LC_CNTL9__LC_CLR_LINK_LANE_NUM_ON_NO_TSX_LANE_MASK 0x08000000L |
|---|
| 105817 | #define BIFP2_1_PCIE_LC_CNTL9__LC_USE_NEW_EQ_SYMBOL_6_EN_MASK 0x10000000L |
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| 105818 | #define BIFP2_1_PCIE_LC_CNTL9__LC_DEC_FAILED_SPEED_CHANGE_COUNT_ABORT_BYPASS_TO_HIGH_RATE_MASK 0x20000000L |
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| 105819 | #define BIFP2_1_PCIE_LC_CNTL9__LC_CONFIG_WAIT_FOR_EIEOS_MASK 0x40000000L |
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| 105820 | #define BIFP2_1_PCIE_LC_CNTL9__LC_HOLD_TLP_TO_XMIT_PULSE_IN_L1_MASK 0x80000000L |
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| 105822 | #define BIFP2_1_PCIE_LC_FORCE_COEFF2__LC_FORCE_COEFF_16GT__SHIFT 0x0 |
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| 105823 | #define BIFP2_1_PCIE_LC_FORCE_COEFF2__LC_FORCE_PRE_CURSOR_16GT__SHIFT 0x1 |
|---|
| 105824 | #define BIFP2_1_PCIE_LC_FORCE_COEFF2__LC_FORCE_CURSOR_16GT__SHIFT 0x7 |
|---|
| 105825 | #define BIFP2_1_PCIE_LC_FORCE_COEFF2__LC_FORCE_POST_CURSOR_16GT__SHIFT 0xd |
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| 105826 | #define BIFP2_1_PCIE_LC_FORCE_COEFF2__LC_3X3_COEFF_SEARCH_EN_16GT__SHIFT 0x13 |
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| 105828 | #define BIFP2_1_PCIE_LC_FORCE_COEFF2__LC_FORCE_PRE_CURSOR_16GT_MASK 0x0000007EL |
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| 105829 | #define BIFP2_1_PCIE_LC_FORCE_COEFF2__LC_FORCE_CURSOR_16GT_MASK 0x00001F80L |
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| 105830 | #define BIFP2_1_PCIE_LC_FORCE_COEFF2__LC_FORCE_POST_CURSOR_16GT_MASK 0x0007E000L |
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| 105831 | #define BIFP2_1_PCIE_LC_FORCE_COEFF2__LC_3X3_COEFF_SEARCH_EN_16GT_MASK 0x00080000L |
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| 105832 | //BIFP2_1_PCIE_LC_FORCE_EQ_REQ_COEFF2 |
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| 105833 | #define BIFP2_1_PCIE_LC_FORCE_EQ_REQ_COEFF2__LC_FORCE_COEFF_IN_EQ_REQ_PHASE_16GT__SHIFT 0x0 |
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| 105834 | #define BIFP2_1_PCIE_LC_FORCE_EQ_REQ_COEFF2__LC_FORCE_PRE_CURSOR_REQ_16GT__SHIFT 0x1 |
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| 105835 | #define BIFP2_1_PCIE_LC_FORCE_EQ_REQ_COEFF2__LC_FORCE_CURSOR_REQ_16GT__SHIFT 0x7 |
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| 105836 | #define BIFP2_1_PCIE_LC_FORCE_EQ_REQ_COEFF2__LC_FORCE_POST_CURSOR_REQ_16GT__SHIFT 0xd |
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| 105837 | #define BIFP2_1_PCIE_LC_FORCE_EQ_REQ_COEFF2__LC_FS_OTHER_END_16GT__SHIFT 0x13 |
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| 105838 | #define BIFP2_1_PCIE_LC_FORCE_EQ_REQ_COEFF2__LC_LF_OTHER_END_16GT__SHIFT 0x19 |
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| 105840 | #define BIFP2_1_PCIE_LC_FORCE_EQ_REQ_COEFF2__LC_FORCE_PRE_CURSOR_REQ_16GT_MASK 0x0000007EL |
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| 105841 | #define BIFP2_1_PCIE_LC_FORCE_EQ_REQ_COEFF2__LC_FORCE_CURSOR_REQ_16GT_MASK 0x00001F80L |
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| 105842 | #define BIFP2_1_PCIE_LC_FORCE_EQ_REQ_COEFF2__LC_FORCE_POST_CURSOR_REQ_16GT_MASK 0x0007E000L |
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| 105843 | #define BIFP2_1_PCIE_LC_FORCE_EQ_REQ_COEFF2__LC_FS_OTHER_END_16GT_MASK 0x01F80000L |
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| 105844 | #define BIFP2_1_PCIE_LC_FORCE_EQ_REQ_COEFF2__LC_LF_OTHER_END_16GT_MASK 0x7E000000L |
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| 105845 | //BIFP2_1_PCIE_LC_FINE_GRAIN_CLK_GATE_OVERRIDES |
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| 105846 | #define BIFP2_1_PCIE_LC_FINE_GRAIN_CLK_GATE_OVERRIDES__LC_DISABLE_TRANSMIT_MUX_OUTPUT_GATING__SHIFT 0x0 |
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| 105849 | #define BIFP2_1_PCIE_LC_FINE_GRAIN_CLK_GATE_OVERRIDES__LC_DISABLE_TRANSMIT_MUX_DYN_CLK_GATING__SHIFT 0x3 |
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| 105850 | #define BIFP2_1_PCIE_LC_FINE_GRAIN_CLK_GATE_OVERRIDES__LC_DISABLE_LTSSM_DYN_CLK_GATING__SHIFT 0x4 |
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| 105851 | #define BIFP2_1_PCIE_LC_FINE_GRAIN_CLK_GATE_OVERRIDES__LC_DISABLE_TRANSMIT_MUX_OUTPUT_GATING_MASK 0x00000001L |
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| 105852 | #define BIFP2_1_PCIE_LC_FINE_GRAIN_CLK_GATE_OVERRIDES__LC_DISABLE_SYMBOL_MUX_OUTPUT_GATING_MASK 0x00000002L |
|---|
| 105853 | #define BIFP2_1_PCIE_LC_FINE_GRAIN_CLK_GATE_OVERRIDES__LC_DISABLE_LC_PKT_GEN_DYN_CLK_GATING_MASK 0x00000004L |
|---|
| 105854 | #define BIFP2_1_PCIE_LC_FINE_GRAIN_CLK_GATE_OVERRIDES__LC_DISABLE_TRANSMIT_MUX_DYN_CLK_GATING_MASK 0x00000008L |
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| 105855 | #define BIFP2_1_PCIE_LC_FINE_GRAIN_CLK_GATE_OVERRIDES__LC_DISABLE_LTSSM_DYN_CLK_GATING_MASK 0x00000010L |
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| 105856 | //BIFP2_1_PCIE_LC_CNTL10 |
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| 105857 | #define BIFP2_1_PCIE_LC_CNTL10__LC_DEFAULT_PRESET_OVERRIDE_EN__SHIFT 0x0 |
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| 105858 | #define BIFP2_1_PCIE_LC_CNTL10__LC_DEFAULT_PRESET_OVERRIDE_MODE__SHIFT 0x1 |
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| 105859 | #define BIFP2_1_PCIE_LC_CNTL10__LC_DEFAULT_PRESET_OVERRIDE_PORT__SHIFT 0x2 |
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| 105860 | #define BIFP2_1_PCIE_LC_CNTL10__LC_DEFAULT_PRESET_OVERRIDE_RATE__SHIFT 0x3 |
|---|
| 105861 | #define BIFP2_1_PCIE_LC_CNTL10__LC_DEFAULT_PRESET_OVERRIDE_VALUE__SHIFT 0x5 |
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| 105862 | #define BIFP2_1_PCIE_LC_CNTL10__LC_DEFAULT_PRESET_OVERRIDE_LANE__SHIFT 0x9 |
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| 105863 | #define BIFP2_1_PCIE_LC_CNTL10__LC_USE_PENDING_FOM_SKIP_SECOND_RXEQEVAL__SHIFT 0xd |
|---|
| 105864 | #define BIFP2_1_PCIE_LC_CNTL10__LC_TIEOFF_PORTS_IGNORE_PHYSTATUS__SHIFT 0xf |
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| 105865 | #define BIFP2_1_PCIE_LC_CNTL10__LC_CLEAR_CNTL_SKP_SELECT_DATASTREAM_EXIT__SHIFT 0x10 |
|---|
| 105866 | #define BIFP2_1_PCIE_LC_CNTL10__LC_DEASSERT_REFCLKREQ_IN_L23__SHIFT 0x11 |
|---|
| 105867 | #define BIFP2_1_PCIE_LC_CNTL10__LC_RELEASE_CLKREQ_IN_L23__SHIFT 0x12 |
|---|
| 105868 | #define BIFP2_1_PCIE_LC_CNTL10__LC_RELEASE_CLKREQ_IN_NON_SS_L1__SHIFT 0x13 |
|---|
| 105869 | #define BIFP2_1_PCIE_LC_CNTL10__LC_LINK_DIS_DONT_WAIT_FOR_EIOS__SHIFT 0x16 |
|---|
| 105870 | #define BIFP2_1_PCIE_LC_CNTL10__LC_LSLD_EN__SHIFT 0x17 |
|---|
| 105871 | #define BIFP2_1_PCIE_LC_CNTL10__LC_LSLD_RATE_REQD__SHIFT 0x18 |
|---|
| 105872 | #define BIFP2_1_PCIE_LC_CNTL10__LC_LSLD_MODE__SHIFT 0x1a |
|---|
| 105873 | #define BIFP2_1_PCIE_LC_CNTL10__LC_LSLD_DONE__SHIFT 0x1b |
|---|
| 105874 | #define BIFP2_1_PCIE_LC_CNTL10__LC_LSLD_TLS_ADVERTISED__SHIFT 0x1c |
|---|
| 105875 | #define BIFP2_1_PCIE_LC_CNTL10__LC_LSLD_CURRENT_RATE__SHIFT 0x1e |
|---|
| 105876 | #define BIFP2_1_PCIE_LC_CNTL10__LC_DEFAULT_PRESET_OVERRIDE_EN_MASK 0x00000001L |
|---|
| 105877 | #define BIFP2_1_PCIE_LC_CNTL10__LC_DEFAULT_PRESET_OVERRIDE_MODE_MASK 0x00000002L |
|---|
| 105878 | #define BIFP2_1_PCIE_LC_CNTL10__LC_DEFAULT_PRESET_OVERRIDE_PORT_MASK 0x00000004L |
|---|
| 105879 | #define BIFP2_1_PCIE_LC_CNTL10__LC_DEFAULT_PRESET_OVERRIDE_RATE_MASK 0x00000018L |
|---|
| 105880 | #define BIFP2_1_PCIE_LC_CNTL10__LC_DEFAULT_PRESET_OVERRIDE_VALUE_MASK 0x000001E0L |
|---|
| 105881 | #define BIFP2_1_PCIE_LC_CNTL10__LC_DEFAULT_PRESET_OVERRIDE_LANE_MASK 0x00001E00L |
|---|
| 105882 | #define BIFP2_1_PCIE_LC_CNTL10__LC_USE_PENDING_FOM_SKIP_SECOND_RXEQEVAL_MASK 0x00002000L |
|---|
| 105883 | #define BIFP2_1_PCIE_LC_CNTL10__LC_TIEOFF_PORTS_IGNORE_PHYSTATUS_MASK 0x00008000L |
|---|
| 105884 | #define BIFP2_1_PCIE_LC_CNTL10__LC_CLEAR_CNTL_SKP_SELECT_DATASTREAM_EXIT_MASK 0x00010000L |
|---|
| 105885 | #define BIFP2_1_PCIE_LC_CNTL10__LC_DEASSERT_REFCLKREQ_IN_L23_MASK 0x00020000L |
|---|
| 105886 | #define BIFP2_1_PCIE_LC_CNTL10__LC_RELEASE_CLKREQ_IN_L23_MASK 0x00040000L |
|---|
| 105887 | #define BIFP2_1_PCIE_LC_CNTL10__LC_RELEASE_CLKREQ_IN_NON_SS_L1_MASK 0x00080000L |
|---|
| 105888 | #define BIFP2_1_PCIE_LC_CNTL10__LC_LINK_DIS_DONT_WAIT_FOR_EIOS_MASK 0x00400000L |
|---|
| 105889 | #define BIFP2_1_PCIE_LC_CNTL10__LC_LSLD_EN_MASK 0x00800000L |
|---|
| 105890 | #define BIFP2_1_PCIE_LC_CNTL10__LC_LSLD_RATE_REQD_MASK 0x03000000L |
|---|
| 105891 | #define BIFP2_1_PCIE_LC_CNTL10__LC_LSLD_MODE_MASK 0x04000000L |
|---|
| 105892 | #define BIFP2_1_PCIE_LC_CNTL10__LC_LSLD_DONE_MASK 0x08000000L |
|---|
| 105893 | #define BIFP2_1_PCIE_LC_CNTL10__LC_LSLD_TLS_ADVERTISED_MASK 0x30000000L |
|---|
| 105894 | #define BIFP2_1_PCIE_LC_CNTL10__LC_LSLD_CURRENT_RATE_MASK 0xC0000000L |
|---|
| 105895 | //BIFP2_1_PCIE_LC_SAVE_RESTORE_1 |
|---|
| 105896 | #define BIFP2_1_PCIE_LC_SAVE_RESTORE_1__LC_SAVE_RESTORE_EN__SHIFT 0x0 |
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| 105897 | #define BIFP2_1_PCIE_LC_SAVE_RESTORE_1__LC_SAVE_RESTORE_DIRECTION__SHIFT 0x1 |
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| 105898 | #define BIFP2_1_PCIE_LC_SAVE_RESTORE_1__LC_SAVE_RESTORE_INDEX__SHIFT 0x2 |
|---|
| 105899 | #define BIFP2_1_PCIE_LC_SAVE_RESTORE_1__LC_SAVE_RESTORE_ACKNOWLEDGE__SHIFT 0xa |
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| 105900 | #define BIFP2_1_PCIE_LC_SAVE_RESTORE_1__LC_SAVE_RESTORE_DONE__SHIFT 0xb |
|---|
| 105901 | #define BIFP2_1_PCIE_LC_SAVE_RESTORE_1__LC_SAVE_RESTORE_FAST_RESTORE_EN__SHIFT 0xc |
|---|
| 105902 | #define BIFP2_1_PCIE_LC_SAVE_RESTORE_1__LC_SAVE_RESTORE_EQ_SETTINGS_RESTORED__SHIFT 0xd |
|---|
| 105903 | #define BIFP2_1_PCIE_LC_SAVE_RESTORE_1__LC_SAVE_RESTORE_SPEEDS__SHIFT 0xe |
|---|
| 105904 | #define BIFP2_1_PCIE_LC_SAVE_RESTORE_1__LC_SAVE_RESTORE_DATA_LO__SHIFT 0x10 |
|---|
| 105905 | #define BIFP2_1_PCIE_LC_SAVE_RESTORE_1__LC_SAVE_RESTORE_EN_MASK 0x00000001L |
|---|
| 105906 | #define BIFP2_1_PCIE_LC_SAVE_RESTORE_1__LC_SAVE_RESTORE_DIRECTION_MASK 0x00000002L |
|---|
| 105907 | #define BIFP2_1_PCIE_LC_SAVE_RESTORE_1__LC_SAVE_RESTORE_INDEX_MASK 0x000003FCL |
|---|
| 105908 | #define BIFP2_1_PCIE_LC_SAVE_RESTORE_1__LC_SAVE_RESTORE_ACKNOWLEDGE_MASK 0x00000400L |
|---|
| 105909 | #define BIFP2_1_PCIE_LC_SAVE_RESTORE_1__LC_SAVE_RESTORE_DONE_MASK 0x00000800L |
|---|
| 105910 | #define BIFP2_1_PCIE_LC_SAVE_RESTORE_1__LC_SAVE_RESTORE_FAST_RESTORE_EN_MASK 0x00001000L |
|---|
| 105911 | #define BIFP2_1_PCIE_LC_SAVE_RESTORE_1__LC_SAVE_RESTORE_EQ_SETTINGS_RESTORED_MASK 0x00002000L |
|---|
| 105912 | #define BIFP2_1_PCIE_LC_SAVE_RESTORE_1__LC_SAVE_RESTORE_SPEEDS_MASK 0x0000C000L |
|---|
| 105913 | #define BIFP2_1_PCIE_LC_SAVE_RESTORE_1__LC_SAVE_RESTORE_DATA_LO_MASK 0xFFFF0000L |
|---|
| 105914 | //BIFP2_1_PCIE_LC_SAVE_RESTORE_2 |
|---|
| 105915 | #define BIFP2_1_PCIE_LC_SAVE_RESTORE_2__LC_SAVE_RESTORE_DATA_HI__SHIFT 0x0 |
|---|
| 105916 | #define BIFP2_1_PCIE_LC_SAVE_RESTORE_2__LC_SAVE_RESTORE_DATA_HI_MASK 0xFFFFFFFFL |
|---|
| 105917 | //BIFP2_1_PCIE_LC_CNTL11 |
|---|
| 105918 | #define BIFP2_1_PCIE_LC_CNTL11__LC_BYPASS_EQ_TO_HIGH_RATE_SUPPORT__SHIFT 0x0 |
|---|
| 105919 | #define BIFP2_1_PCIE_LC_CNTL11__LC_ADVERTISE_EQ_TO_HIGH_RATE_SUPPORT__SHIFT 0x1 |
|---|
| 105920 | #define BIFP2_1_PCIE_LC_CNTL11__LC_BYPASS_EQ_TO_HIGH_RATE_RESERVED__SHIFT 0x2 |
|---|
| 105921 | #define BIFP2_1_PCIE_LC_CNTL11__LC_BYPASS_EQ_TO_HIGH_RATE_RCVD__SHIFT 0x3 |
|---|
| 105922 | #define BIFP2_1_PCIE_LC_CNTL11__LC_BYPASS_EQ_TO_HIGH_RATE_NEGOTIATED__SHIFT 0x4 |
|---|
| 105923 | #define BIFP2_1_PCIE_LC_CNTL11__LC_BYPASS_EQ_TO_HIGH_RATE_FAILURE__SHIFT 0x5 |
|---|
| 105924 | #define BIFP2_1_PCIE_LC_CNTL11__LC_NO_EQ_NEEDED_SUPPORT__SHIFT 0x8 |
|---|
| 105925 | #define BIFP2_1_PCIE_LC_CNTL11__LC_ADVERTISE_NO_EQ_NEEDED_SUPPORT__SHIFT 0x9 |
|---|
| 105926 | #define BIFP2_1_PCIE_LC_CNTL11__LC_NO_EQ_NEEDED_RESERVED__SHIFT 0xa |
|---|
| 105927 | #define BIFP2_1_PCIE_LC_CNTL11__LC_NO_EQ_NEEDED_RCVD__SHIFT 0xb |
|---|
| 105928 | #define BIFP2_1_PCIE_LC_CNTL11__LC_NO_EQ_NEEDED_NEGOTIATED__SHIFT 0xc |
|---|
| 105929 | #define BIFP2_1_PCIE_LC_CNTL11__LC_NO_EQ_NEEDED_FAILURE__SHIFT 0xd |
|---|
| 105930 | #define BIFP2_1_PCIE_LC_CNTL11__LC_NO_EQ_NEEDED_PRESET_SEL__SHIFT 0xe |
|---|
| 105931 | #define BIFP2_1_PCIE_LC_CNTL11__LC_ENHANCED_LINK_BEHAVIOR_CNTL_SENT__SHIFT 0xf |
|---|
| 105932 | #define BIFP2_1_PCIE_LC_CNTL11__LC_ENHANCED_LINK_BEHAVIOR_CNTL_RCVD__SHIFT 0x11 |
|---|
| 105933 | #define BIFP2_1_PCIE_LC_CNTL11__LC_DISABLE_TRAINING_BIT_ARCH_IND__SHIFT 0x13 |
|---|
| 105934 | #define BIFP2_1_PCIE_LC_CNTL11__LC_SET_TRANSMITTER_PRECODE_REQUEST__SHIFT 0x18 |
|---|
| 105935 | #define BIFP2_1_PCIE_LC_CNTL11__LC_TRANSMITTER_PRECODE_REQUEST_RCVD__SHIFT 0x19 |
|---|
| 105936 | #define BIFP2_1_PCIE_LC_CNTL11__LC_TRANSMITTER_PRECODE_ON__SHIFT 0x1a |
|---|
| 105937 | #define BIFP2_1_PCIE_LC_CNTL11__LC_TRANSMITTER_PRECODE_ON_RCVD__SHIFT 0x1b |
|---|
| 105938 | #define BIFP2_1_PCIE_LC_CNTL11__LC_LAST_TRANSMITTER_PRECODE_REQUEST__SHIFT 0x1c |
|---|
| 105939 | #define BIFP2_1_PCIE_LC_CNTL11__LC_CHECK_TS1_EC_ON_EQ_EXIT__SHIFT 0x1d |
|---|
| 105940 | #define BIFP2_1_PCIE_LC_CNTL11__LC_BYPASS_EQ_TO_HIGH_RATE_SUPPORT_MASK 0x00000001L |
|---|
| 105941 | #define BIFP2_1_PCIE_LC_CNTL11__LC_ADVERTISE_EQ_TO_HIGH_RATE_SUPPORT_MASK 0x00000002L |
|---|
| 105942 | #define BIFP2_1_PCIE_LC_CNTL11__LC_BYPASS_EQ_TO_HIGH_RATE_RESERVED_MASK 0x00000004L |
|---|
| 105943 | #define BIFP2_1_PCIE_LC_CNTL11__LC_BYPASS_EQ_TO_HIGH_RATE_RCVD_MASK 0x00000008L |
|---|
| 105944 | #define BIFP2_1_PCIE_LC_CNTL11__LC_BYPASS_EQ_TO_HIGH_RATE_NEGOTIATED_MASK 0x00000010L |
|---|
| 105945 | #define BIFP2_1_PCIE_LC_CNTL11__LC_BYPASS_EQ_TO_HIGH_RATE_FAILURE_MASK 0x00000020L |
|---|
| 105946 | #define BIFP2_1_PCIE_LC_CNTL11__LC_NO_EQ_NEEDED_SUPPORT_MASK 0x00000100L |
|---|
| 105947 | #define BIFP2_1_PCIE_LC_CNTL11__LC_ADVERTISE_NO_EQ_NEEDED_SUPPORT_MASK 0x00000200L |
|---|
| 105948 | #define BIFP2_1_PCIE_LC_CNTL11__LC_NO_EQ_NEEDED_RESERVED_MASK 0x00000400L |
|---|
| 105949 | #define BIFP2_1_PCIE_LC_CNTL11__LC_NO_EQ_NEEDED_RCVD_MASK 0x00000800L |
|---|
| 105950 | #define BIFP2_1_PCIE_LC_CNTL11__LC_NO_EQ_NEEDED_NEGOTIATED_MASK 0x00001000L |
|---|
| 105951 | #define BIFP2_1_PCIE_LC_CNTL11__LC_NO_EQ_NEEDED_FAILURE_MASK 0x00002000L |
|---|
| 105952 | #define BIFP2_1_PCIE_LC_CNTL11__LC_NO_EQ_NEEDED_PRESET_SEL_MASK 0x00004000L |
|---|
| 105953 | #define BIFP2_1_PCIE_LC_CNTL11__LC_ENHANCED_LINK_BEHAVIOR_CNTL_SENT_MASK 0x00018000L |
|---|
| 105954 | #define BIFP2_1_PCIE_LC_CNTL11__LC_ENHANCED_LINK_BEHAVIOR_CNTL_RCVD_MASK 0x00060000L |
|---|
| 105955 | #define BIFP2_1_PCIE_LC_CNTL11__LC_DISABLE_TRAINING_BIT_ARCH_IND_MASK 0x00F80000L |
|---|
| 105956 | #define BIFP2_1_PCIE_LC_CNTL11__LC_SET_TRANSMITTER_PRECODE_REQUEST_MASK 0x01000000L |
|---|
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| 105999 | #define BIFP2_1_PCIE_LC_CNTL12__LC_BLOCKALIGN_IN_L1_ENTRY_MASK 0x00000100L |
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| 106033 | #define BIFP2_1_PCIE_LC_SPEED_CNTL2__LC_MULT_UPSTREAM_AUTO_SPD_CHNG_EN__SHIFT 0xc |
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| 106040 | #define BIFP2_1_PCIE_LC_SPEED_CNTL2__LC_ENFORCE_SINGLE_EQ_PER_RECOVERY__SHIFT 0x13 |
|---|
| 106041 | #define BIFP2_1_PCIE_LC_SPEED_CNTL2__LC_USE_LEGACY_CLEAR_DELAY_DLLPs__SHIFT 0x14 |
|---|
| 106042 | #define BIFP2_1_PCIE_LC_SPEED_CNTL2__LC_DEFER_RETRAIN_LINK_UNTIL_EXIT_RECOVERY__SHIFT 0x15 |
|---|
| 106043 | #define BIFP2_1_PCIE_LC_SPEED_CNTL2__LC_ABORT_AUTO_EQ_ON_FAIL_SPEED_CHANGE_LIMIT__SHIFT 0x16 |
|---|
| 106044 | #define BIFP2_1_PCIE_LC_SPEED_CNTL2__LC_DEFER_PRIVATE_SPEED_CHANGE_UNTIL_EXIT_RECOVERY__SHIFT 0x17 |
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| 106045 | #define BIFP2_1_PCIE_LC_SPEED_CNTL2__LC_DONT_UPDATE_GEN_SUPPORT_MID_RECOVERY__SHIFT 0x19 |
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|---|
| 106050 | #define BIFP2_1_PCIE_LC_SPEED_CNTL2__LC_FORCE_DIS_HW_SPEED_CHANGE_MASK 0x00000008L |
|---|
| 106051 | #define BIFP2_1_PCIE_LC_SPEED_CNTL2__LC_INIT_SPEED_NEG_IN_L0s_EN_MASK 0x00000010L |
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| 106052 | #define BIFP2_1_PCIE_LC_SPEED_CNTL2__LC_INIT_SPEED_NEG_IN_L1_EN_MASK 0x00000020L |
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| 106053 | #define BIFP2_1_PCIE_LC_SPEED_CNTL2__LC_INITIATE_LINK_SPEED_CHANGE_MASK 0x00000040L |
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| 106059 | #define BIFP2_1_PCIE_LC_SPEED_CNTL2__LC_DONT_CLR_TARGET_SPD_CHANGE_STATUS_MASK 0x00002000L |
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| 106060 | #define BIFP2_1_PCIE_LC_SPEED_CNTL2__LC_1_OR_MORE_TS2_SPEED_ARC_EN_MASK 0x00004000L |
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| 106061 | #define BIFP2_1_PCIE_LC_SPEED_CNTL2__LC_ABORT_AUTO_EQ_AFTER_FAILED_EQ_MASK 0x00008000L |
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| 106062 | #define BIFP2_1_PCIE_LC_SPEED_CNTL2__LC_ENFORCE_CORRECT_SPEED_FOR_EQ_MASK 0x00010000L |
|---|
| 106063 | #define BIFP2_1_PCIE_LC_SPEED_CNTL2__LC_ENFORCE_SOFTWARE_PERFORM_EQ_MASK 0x00020000L |
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| 106064 | #define BIFP2_1_PCIE_LC_SPEED_CNTL2__LC_SEND_EQ_TS2_IF_OTHER_SIDE_EVER_ADVERTISED_SPEED_MASK 0x00040000L |
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| 106065 | #define BIFP2_1_PCIE_LC_SPEED_CNTL2__LC_ENFORCE_SINGLE_EQ_PER_RECOVERY_MASK 0x00080000L |
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| 106066 | #define BIFP2_1_PCIE_LC_SPEED_CNTL2__LC_USE_LEGACY_CLEAR_DELAY_DLLPs_MASK 0x00100000L |
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| 106068 | #define BIFP2_1_PCIE_LC_SPEED_CNTL2__LC_ABORT_AUTO_EQ_ON_FAIL_SPEED_CHANGE_LIMIT_MASK 0x00400000L |
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| 106069 | #define BIFP2_1_PCIE_LC_SPEED_CNTL2__LC_DEFER_PRIVATE_SPEED_CHANGE_UNTIL_EXIT_RECOVERY_MASK 0x01800000L |
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| 106070 | #define BIFP2_1_PCIE_LC_SPEED_CNTL2__LC_DONT_UPDATE_GEN_SUPPORT_MID_RECOVERY_MASK 0x02000000L |
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| 106071 | #define BIFP2_1_PCIE_LC_SPEED_CNTL2__LC_ALLOW_SET_INITIATE_SPEED_CHANGE_IN_RECOVERY_LOCK_MASK 0x04000000L |
|---|
| 106072 | //BIFP2_1_PCIE_LC_FORCE_COEFF3 |
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| 106073 | #define BIFP2_1_PCIE_LC_FORCE_COEFF3__LC_FORCE_COEFF_32GT__SHIFT 0x0 |
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| 106075 | #define BIFP2_1_PCIE_LC_FORCE_COEFF3__LC_FORCE_CURSOR_32GT__SHIFT 0x7 |
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| 106076 | #define BIFP2_1_PCIE_LC_FORCE_COEFF3__LC_FORCE_POST_CURSOR_32GT__SHIFT 0xd |
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| 106077 | #define BIFP2_1_PCIE_LC_FORCE_COEFF3__LC_3X3_COEFF_SEARCH_EN_32GT__SHIFT 0x13 |
|---|
| 106078 | #define BIFP2_1_PCIE_LC_FORCE_COEFF3__LC_FORCE_COEFF_32GT_MASK 0x00000001L |
|---|
| 106079 | #define BIFP2_1_PCIE_LC_FORCE_COEFF3__LC_FORCE_PRE_CURSOR_32GT_MASK 0x0000007EL |
|---|
| 106080 | #define BIFP2_1_PCIE_LC_FORCE_COEFF3__LC_FORCE_CURSOR_32GT_MASK 0x00001F80L |
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| 106081 | #define BIFP2_1_PCIE_LC_FORCE_COEFF3__LC_FORCE_POST_CURSOR_32GT_MASK 0x0007E000L |
|---|
| 106082 | #define BIFP2_1_PCIE_LC_FORCE_COEFF3__LC_3X3_COEFF_SEARCH_EN_32GT_MASK 0x00080000L |
|---|
| 106083 | //BIFP2_1_PCIE_LC_FORCE_EQ_REQ_COEFF3 |
|---|
| 106084 | #define BIFP2_1_PCIE_LC_FORCE_EQ_REQ_COEFF3__LC_FORCE_COEFF_IN_EQ_REQ_PHASE_32GT__SHIFT 0x0 |
|---|
| 106085 | #define BIFP2_1_PCIE_LC_FORCE_EQ_REQ_COEFF3__LC_FORCE_PRE_CURSOR_REQ_32GT__SHIFT 0x1 |
|---|
| 106086 | #define BIFP2_1_PCIE_LC_FORCE_EQ_REQ_COEFF3__LC_FORCE_CURSOR_REQ_32GT__SHIFT 0x7 |
|---|
| 106087 | #define BIFP2_1_PCIE_LC_FORCE_EQ_REQ_COEFF3__LC_FORCE_POST_CURSOR_REQ_32GT__SHIFT 0xd |
|---|
| 106088 | #define BIFP2_1_PCIE_LC_FORCE_EQ_REQ_COEFF3__LC_FS_OTHER_END_32GT__SHIFT 0x13 |
|---|
| 106089 | #define BIFP2_1_PCIE_LC_FORCE_EQ_REQ_COEFF3__LC_LF_OTHER_END_32GT__SHIFT 0x19 |
|---|
| 106090 | #define BIFP2_1_PCIE_LC_FORCE_EQ_REQ_COEFF3__LC_FORCE_COEFF_IN_EQ_REQ_PHASE_32GT_MASK 0x00000001L |
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| 106091 | #define BIFP2_1_PCIE_LC_FORCE_EQ_REQ_COEFF3__LC_FORCE_PRE_CURSOR_REQ_32GT_MASK 0x0000007EL |
|---|
| 106092 | #define BIFP2_1_PCIE_LC_FORCE_EQ_REQ_COEFF3__LC_FORCE_CURSOR_REQ_32GT_MASK 0x00001F80L |
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| 106093 | #define BIFP2_1_PCIE_LC_FORCE_EQ_REQ_COEFF3__LC_FORCE_POST_CURSOR_REQ_32GT_MASK 0x0007E000L |
|---|
| 106094 | #define BIFP2_1_PCIE_LC_FORCE_EQ_REQ_COEFF3__LC_FS_OTHER_END_32GT_MASK 0x01F80000L |
|---|
| 106095 | #define BIFP2_1_PCIE_LC_FORCE_EQ_REQ_COEFF3__LC_LF_OTHER_END_32GT_MASK 0x7E000000L |
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| 106112 | #define BIFP2_1_PCIE_TX_REPLAY__TX_REPLAY_ROLLOVER_EN_MASK 0x00000020L |
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| 106130 | #define BIFP2_1_PCIE_TX_ACK_LATENCY_LIMIT__TX_ACK_LATENCY_ADJUSTMENT_MASK 0xFF000000L |
|---|
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|---|
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|---|
| 106136 | #define BIFP2_1_PCIE_TX_CREDITS_FCU_THRESHOLD__TX_FCU_THRESHOLD_NP_VC1__SHIFT 0x14 |
|---|
| 106137 | #define BIFP2_1_PCIE_TX_CREDITS_FCU_THRESHOLD__TX_FCU_THRESHOLD_CPL_VC1__SHIFT 0x18 |
|---|
| 106138 | #define BIFP2_1_PCIE_TX_CREDITS_FCU_THRESHOLD__TX_FCU_THRESHOLD_P_VC0_MASK 0x00000007L |
|---|
| 106139 | #define BIFP2_1_PCIE_TX_CREDITS_FCU_THRESHOLD__TX_FCU_THRESHOLD_NP_VC0_MASK 0x00000070L |
|---|
| 106140 | #define BIFP2_1_PCIE_TX_CREDITS_FCU_THRESHOLD__TX_FCU_THRESHOLD_CPL_VC0_MASK 0x00000700L |
|---|
| 106141 | #define BIFP2_1_PCIE_TX_CREDITS_FCU_THRESHOLD__TX_FCU_THRESHOLD_P_VC1_MASK 0x00070000L |
|---|
| 106142 | #define BIFP2_1_PCIE_TX_CREDITS_FCU_THRESHOLD__TX_FCU_THRESHOLD_NP_VC1_MASK 0x00700000L |
|---|
| 106143 | #define BIFP2_1_PCIE_TX_CREDITS_FCU_THRESHOLD__TX_FCU_THRESHOLD_CPL_VC1_MASK 0x07000000L |
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| 106144 | //BIFP2_1_PCIE_TX_VENDOR_SPECIFIC |
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| 106148 | #define BIFP2_1_PCIE_TX_VENDOR_SPECIFIC__TX_VENDOR_SEND_MASK 0x01000000L |
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| 106149 | //BIFP2_1_PCIE_TX_NOP_DLLP |
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| 106150 | #define BIFP2_1_PCIE_TX_NOP_DLLP__TX_NOP_DATA__SHIFT 0x0 |
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| 106151 | #define BIFP2_1_PCIE_TX_NOP_DLLP__TX_NOP_SEND__SHIFT 0x18 |
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| 106152 | #define BIFP2_1_PCIE_TX_NOP_DLLP__TX_NOP_DATA_MASK 0x00FFFFFFL |
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| 106153 | #define BIFP2_1_PCIE_TX_NOP_DLLP__TX_NOP_SEND_MASK 0x01000000L |
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| 106154 | //BIFP2_1_PCIE_TX_REQUEST_NUM_CNTL |
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| 106157 | #define BIFP2_1_PCIE_TX_REQUEST_NUM_CNTL__TX_NUM_OUTSTANDING_NP_EN__SHIFT 0x1f |
|---|
| 106158 | #define BIFP2_1_PCIE_TX_REQUEST_NUM_CNTL__TX_NUM_OUTSTANDING_NP_MASK 0x3F000000L |
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| 106159 | #define BIFP2_1_PCIE_TX_REQUEST_NUM_CNTL__TX_NUM_OUTSTANDING_NP_VC1_EN_MASK 0x40000000L |
|---|
| 106160 | #define BIFP2_1_PCIE_TX_REQUEST_NUM_CNTL__TX_NUM_OUTSTANDING_NP_EN_MASK 0x80000000L |
|---|
| 106161 | //BIFP2_1_PCIE_TX_CREDITS_ADVT_P |
|---|
| 106162 | #define BIFP2_1_PCIE_TX_CREDITS_ADVT_P__TX_CREDITS_ADVT_PD__SHIFT 0x0 |
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| 106163 | #define BIFP2_1_PCIE_TX_CREDITS_ADVT_P__TX_CREDITS_ADVT_PH__SHIFT 0x10 |
|---|
| 106164 | #define BIFP2_1_PCIE_TX_CREDITS_ADVT_P__TX_CREDITS_ADVT_PD_MASK 0x00003FFFL |
|---|
| 106165 | #define BIFP2_1_PCIE_TX_CREDITS_ADVT_P__TX_CREDITS_ADVT_PH_MASK 0x03FF0000L |
|---|
| 106166 | //BIFP2_1_PCIE_TX_CREDITS_ADVT_NP |
|---|
| 106167 | #define BIFP2_1_PCIE_TX_CREDITS_ADVT_NP__TX_CREDITS_ADVT_NPD__SHIFT 0x0 |
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| 106168 | #define BIFP2_1_PCIE_TX_CREDITS_ADVT_NP__TX_CREDITS_ADVT_NPH__SHIFT 0x10 |
|---|
| 106169 | #define BIFP2_1_PCIE_TX_CREDITS_ADVT_NP__TX_CREDITS_ADVT_NPD_MASK 0x00003FFFL |
|---|
| 106170 | #define BIFP2_1_PCIE_TX_CREDITS_ADVT_NP__TX_CREDITS_ADVT_NPH_MASK 0x03FF0000L |
|---|
| 106171 | //BIFP2_1_PCIE_TX_CREDITS_ADVT_CPL |
|---|
| 106172 | #define BIFP2_1_PCIE_TX_CREDITS_ADVT_CPL__TX_CREDITS_ADVT_CPLD__SHIFT 0x0 |
|---|
| 106173 | #define BIFP2_1_PCIE_TX_CREDITS_ADVT_CPL__TX_CREDITS_ADVT_CPLH__SHIFT 0x10 |
|---|
| 106174 | #define BIFP2_1_PCIE_TX_CREDITS_ADVT_CPL__TX_CREDITS_ADVT_CPLD_MASK 0x00003FFFL |
|---|
| 106175 | #define BIFP2_1_PCIE_TX_CREDITS_ADVT_CPL__TX_CREDITS_ADVT_CPLH_MASK 0x03FF0000L |
|---|
| 106176 | //BIFP2_1_PCIE_TX_CREDITS_INIT_P |
|---|
| 106177 | #define BIFP2_1_PCIE_TX_CREDITS_INIT_P__TX_CREDITS_INIT_PD__SHIFT 0x0 |
|---|
| 106178 | #define BIFP2_1_PCIE_TX_CREDITS_INIT_P__TX_CREDITS_INIT_PH__SHIFT 0x10 |
|---|
| 106179 | #define BIFP2_1_PCIE_TX_CREDITS_INIT_P__TX_CREDITS_INIT_PD_MASK 0x00000FFFL |
|---|
| 106180 | #define BIFP2_1_PCIE_TX_CREDITS_INIT_P__TX_CREDITS_INIT_PH_MASK 0x00FF0000L |
|---|
| 106181 | //BIFP2_1_PCIE_TX_CREDITS_INIT_NP |
|---|
| 106182 | #define BIFP2_1_PCIE_TX_CREDITS_INIT_NP__TX_CREDITS_INIT_NPD__SHIFT 0x0 |
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| 106183 | #define BIFP2_1_PCIE_TX_CREDITS_INIT_NP__TX_CREDITS_INIT_NPH__SHIFT 0x10 |
|---|
| 106184 | #define BIFP2_1_PCIE_TX_CREDITS_INIT_NP__TX_CREDITS_INIT_NPD_MASK 0x00000FFFL |
|---|
| 106185 | #define BIFP2_1_PCIE_TX_CREDITS_INIT_NP__TX_CREDITS_INIT_NPH_MASK 0x00FF0000L |
|---|
| 106186 | //BIFP2_1_PCIE_TX_CREDITS_INIT_CPL |
|---|
| 106187 | #define BIFP2_1_PCIE_TX_CREDITS_INIT_CPL__TX_CREDITS_INIT_CPLD__SHIFT 0x0 |
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| 106188 | #define BIFP2_1_PCIE_TX_CREDITS_INIT_CPL__TX_CREDITS_INIT_CPLH__SHIFT 0x10 |
|---|
| 106189 | #define BIFP2_1_PCIE_TX_CREDITS_INIT_CPL__TX_CREDITS_INIT_CPLD_MASK 0x00000FFFL |
|---|
| 106190 | #define BIFP2_1_PCIE_TX_CREDITS_INIT_CPL__TX_CREDITS_INIT_CPLH_MASK 0x00FF0000L |
|---|
| 106191 | //BIFP2_1_PCIE_TX_CREDITS_STATUS |
|---|
| 106192 | #define BIFP2_1_PCIE_TX_CREDITS_STATUS__TX_CREDITS_ERR_PD__SHIFT 0x0 |
|---|
| 106193 | #define BIFP2_1_PCIE_TX_CREDITS_STATUS__TX_CREDITS_ERR_PH__SHIFT 0x1 |
|---|
| 106194 | #define BIFP2_1_PCIE_TX_CREDITS_STATUS__TX_CREDITS_ERR_NPD__SHIFT 0x2 |
|---|
| 106195 | #define BIFP2_1_PCIE_TX_CREDITS_STATUS__TX_CREDITS_ERR_NPH__SHIFT 0x3 |
|---|
| 106196 | #define BIFP2_1_PCIE_TX_CREDITS_STATUS__TX_CREDITS_ERR_CPLD__SHIFT 0x4 |
|---|
| 106197 | #define BIFP2_1_PCIE_TX_CREDITS_STATUS__TX_CREDITS_ERR_CPLH__SHIFT 0x5 |
|---|
| 106198 | #define BIFP2_1_PCIE_TX_CREDITS_STATUS__TX_CREDITS_CUR_STATUS_PD__SHIFT 0x10 |
|---|
| 106199 | #define BIFP2_1_PCIE_TX_CREDITS_STATUS__TX_CREDITS_CUR_STATUS_PH__SHIFT 0x11 |
|---|
| 106200 | #define BIFP2_1_PCIE_TX_CREDITS_STATUS__TX_CREDITS_CUR_STATUS_NPD__SHIFT 0x12 |
|---|
| 106201 | #define BIFP2_1_PCIE_TX_CREDITS_STATUS__TX_CREDITS_CUR_STATUS_NPH__SHIFT 0x13 |
|---|
| 106202 | #define BIFP2_1_PCIE_TX_CREDITS_STATUS__TX_CREDITS_CUR_STATUS_CPLD__SHIFT 0x14 |
|---|
| 106203 | #define BIFP2_1_PCIE_TX_CREDITS_STATUS__TX_CREDITS_CUR_STATUS_CPLH__SHIFT 0x15 |
|---|
| 106204 | #define BIFP2_1_PCIE_TX_CREDITS_STATUS__TX_CREDITS_ERR_PD_MASK 0x00000001L |
|---|
| 106205 | #define BIFP2_1_PCIE_TX_CREDITS_STATUS__TX_CREDITS_ERR_PH_MASK 0x00000002L |
|---|
| 106206 | #define BIFP2_1_PCIE_TX_CREDITS_STATUS__TX_CREDITS_ERR_NPD_MASK 0x00000004L |
|---|
| 106207 | #define BIFP2_1_PCIE_TX_CREDITS_STATUS__TX_CREDITS_ERR_NPH_MASK 0x00000008L |
|---|
| 106208 | #define BIFP2_1_PCIE_TX_CREDITS_STATUS__TX_CREDITS_ERR_CPLD_MASK 0x00000010L |
|---|
| 106209 | #define BIFP2_1_PCIE_TX_CREDITS_STATUS__TX_CREDITS_ERR_CPLH_MASK 0x00000020L |
|---|
| 106210 | #define BIFP2_1_PCIE_TX_CREDITS_STATUS__TX_CREDITS_CUR_STATUS_PD_MASK 0x00010000L |
|---|
| 106211 | #define BIFP2_1_PCIE_TX_CREDITS_STATUS__TX_CREDITS_CUR_STATUS_PH_MASK 0x00020000L |
|---|
| 106212 | #define BIFP2_1_PCIE_TX_CREDITS_STATUS__TX_CREDITS_CUR_STATUS_NPD_MASK 0x00040000L |
|---|
| 106213 | #define BIFP2_1_PCIE_TX_CREDITS_STATUS__TX_CREDITS_CUR_STATUS_NPH_MASK 0x00080000L |
|---|
| 106214 | #define BIFP2_1_PCIE_TX_CREDITS_STATUS__TX_CREDITS_CUR_STATUS_CPLD_MASK 0x00100000L |
|---|
| 106215 | #define BIFP2_1_PCIE_TX_CREDITS_STATUS__TX_CREDITS_CUR_STATUS_CPLH_MASK 0x00200000L |
|---|
| 106216 | //BIFP2_1_PCIE_FC_P |
|---|
| 106217 | #define BIFP2_1_PCIE_FC_P__PD_CREDITS__SHIFT 0x0 |
|---|
| 106218 | #define BIFP2_1_PCIE_FC_P__PH_CREDITS__SHIFT 0x10 |
|---|
| 106219 | #define BIFP2_1_PCIE_FC_P__PD_CREDITS_MASK 0x0000FFFFL |
|---|
| 106220 | #define BIFP2_1_PCIE_FC_P__PH_CREDITS_MASK 0x0FFF0000L |
|---|
| 106221 | //BIFP2_1_PCIE_FC_NP |
|---|
| 106222 | #define BIFP2_1_PCIE_FC_NP__NPD_CREDITS__SHIFT 0x0 |
|---|
| 106223 | #define BIFP2_1_PCIE_FC_NP__NPH_CREDITS__SHIFT 0x10 |
|---|
| 106224 | #define BIFP2_1_PCIE_FC_NP__NPD_CREDITS_MASK 0x0000FFFFL |
|---|
| 106225 | #define BIFP2_1_PCIE_FC_NP__NPH_CREDITS_MASK 0x0FFF0000L |
|---|
| 106226 | //BIFP2_1_PCIE_FC_CPL |
|---|
| 106227 | #define BIFP2_1_PCIE_FC_CPL__CPLD_CREDITS__SHIFT 0x0 |
|---|
| 106228 | #define BIFP2_1_PCIE_FC_CPL__CPLH_CREDITS__SHIFT 0x10 |
|---|
| 106229 | #define BIFP2_1_PCIE_FC_CPL__CPLD_CREDITS_MASK 0x0000FFFFL |
|---|
| 106230 | #define BIFP2_1_PCIE_FC_CPL__CPLH_CREDITS_MASK 0x0FFF0000L |
|---|
| 106231 | //BIFP2_1_PCIE_FC_P_VC1 |
|---|
| 106232 | #define BIFP2_1_PCIE_FC_P_VC1__ADVT_FC_VC1_PD_CREDITS__SHIFT 0x0 |
|---|
| 106233 | #define BIFP2_1_PCIE_FC_P_VC1__ADVT_FC_VC1_PH_CREDITS__SHIFT 0x10 |
|---|
| 106234 | #define BIFP2_1_PCIE_FC_P_VC1__ADVT_FC_VC1_PD_CREDITS_MASK 0x0000FFFFL |
|---|
| 106235 | #define BIFP2_1_PCIE_FC_P_VC1__ADVT_FC_VC1_PH_CREDITS_MASK 0x0FFF0000L |
|---|
| 106236 | //BIFP2_1_PCIE_FC_NP_VC1 |
|---|
| 106237 | #define BIFP2_1_PCIE_FC_NP_VC1__ADVT_FC_VC1_NPD_CREDITS__SHIFT 0x0 |
|---|
| 106238 | #define BIFP2_1_PCIE_FC_NP_VC1__ADVT_FC_VC1_NPH_CREDITS__SHIFT 0x10 |
|---|
| 106239 | #define BIFP2_1_PCIE_FC_NP_VC1__ADVT_FC_VC1_NPD_CREDITS_MASK 0x0000FFFFL |
|---|
| 106240 | #define BIFP2_1_PCIE_FC_NP_VC1__ADVT_FC_VC1_NPH_CREDITS_MASK 0x0FFF0000L |
|---|
| 106241 | //BIFP2_1_PCIE_FC_CPL_VC1 |
|---|
| 106242 | #define BIFP2_1_PCIE_FC_CPL_VC1__ADVT_FC_VC1_CPLD_CREDITS__SHIFT 0x0 |
|---|
| 106243 | #define BIFP2_1_PCIE_FC_CPL_VC1__ADVT_FC_VC1_CPLH_CREDITS__SHIFT 0x10 |
|---|
| 106244 | #define BIFP2_1_PCIE_FC_CPL_VC1__ADVT_FC_VC1_CPLD_CREDITS_MASK 0x0000FFFFL |
|---|
| 106245 | #define BIFP2_1_PCIE_FC_CPL_VC1__ADVT_FC_VC1_CPLH_CREDITS_MASK 0x0FFF0000L |
|---|
| 106246 | |
|---|
| 106247 | |
|---|
| 106248 | // addressBlock: nbio_pcie1_bifp3_pciedir_p |
|---|
| 106249 | //BIFP3_1_PCIEP_RESERVED |
|---|
| 106250 | #define BIFP3_1_PCIEP_RESERVED__RESERVED__SHIFT 0x0 |
|---|
| 106251 | #define BIFP3_1_PCIEP_RESERVED__RESERVED_MASK 0xFFFFFFFFL |
|---|
| 106252 | //BIFP3_1_PCIEP_SCRATCH |
|---|
| 106253 | #define BIFP3_1_PCIEP_SCRATCH__PCIEP_SCRATCH__SHIFT 0x0 |
|---|
| 106254 | #define BIFP3_1_PCIEP_SCRATCH__PCIEP_SCRATCH_MASK 0xFFFFFFFFL |
|---|
| 106255 | //BIFP3_1_PCIEP_PORT_CNTL |
|---|
| 106256 | #define BIFP3_1_PCIEP_PORT_CNTL__SLV_PORT_REQ_EN__SHIFT 0x0 |
|---|
| 106257 | #define BIFP3_1_PCIEP_PORT_CNTL__CI_SNOOP_OVERRIDE__SHIFT 0x1 |
|---|
| 106258 | #define BIFP3_1_PCIEP_PORT_CNTL__HOTPLUG_MSG_EN__SHIFT 0x2 |
|---|
| 106259 | #define BIFP3_1_PCIEP_PORT_CNTL__NATIVE_PME_EN__SHIFT 0x3 |
|---|
| 106260 | #define BIFP3_1_PCIEP_PORT_CNTL__PWR_FAULT_EN__SHIFT 0x4 |
|---|
| 106261 | #define BIFP3_1_PCIEP_PORT_CNTL__PMI_BM_DIS__SHIFT 0x5 |
|---|
| 106262 | #define BIFP3_1_PCIEP_PORT_CNTL__PME_EN_HW_DEBUG__SHIFT 0x6 |
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| 106263 | #define BIFP3_1_PCIEP_PORT_CNTL__PME_MODE_HW_DEBUG__SHIFT 0x7 |
|---|
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|---|
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|---|
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| 106341 | #define BIFP3_1_PCIE_RX_CNTL__RX_IGNORE_IO_UR__SHIFT 0xb |
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|---|
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|---|
| 106347 | #define BIFP3_1_PCIE_RX_CNTL__RX_RCB_CPL_TIMEOUT_MODE__SHIFT 0x13 |
|---|
| 106348 | #define BIFP3_1_PCIE_RX_CNTL__RX_PCIE_CPL_TIMEOUT_DIS__SHIFT 0x14 |
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| 106349 | #define BIFP3_1_PCIE_RX_CNTL__RX_IGNORE_SHORTPREFIX_ERR__SHIFT 0x15 |
|---|
| 106350 | #define BIFP3_1_PCIE_RX_CNTL__RX_IGNORE_MAXPREFIX_ERR__SHIFT 0x16 |
|---|
| 106351 | #define BIFP3_1_PCIE_RX_CNTL__RX_IGNORE_CPLPREFIX_ERR__SHIFT 0x17 |
|---|
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| 106354 | #define BIFP3_1_PCIE_RX_CNTL__RX_TPH_DIS__SHIFT 0x1a |
|---|
| 106355 | #define BIFP3_1_PCIE_RX_CNTL__RX_RCB_FLR_TIMEOUT_DIS__SHIFT 0x1b |
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| 106356 | #define BIFP3_1_PCIE_RX_CNTL__CTO_MASK_PRIV__SHIFT 0x1c |
|---|
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|---|
| 106358 | #define BIFP3_1_PCIE_RX_CNTL__DPC_PRIV_TRIGGER_ON_SURPDN_EN__SHIFT 0x1e |
|---|
| 106359 | #define BIFP3_1_PCIE_RX_CNTL__DPC_PRIV_TRIGGER_3_EN__SHIFT 0x1f |
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| 106360 | #define BIFP3_1_PCIE_RX_CNTL__RX_IGNORE_IO_ERR_MASK 0x00000001L |
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| 106361 | #define BIFP3_1_PCIE_RX_CNTL__RX_IGNORE_BE_ERR_MASK 0x00000002L |
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| 106362 | #define BIFP3_1_PCIE_RX_CNTL__RX_IGNORE_MSG_ERR_MASK 0x00000004L |
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| 106363 | #define BIFP3_1_PCIE_RX_CNTL__RX_IGNORE_CRC_ERR_MASK 0x00000008L |
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|---|
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|---|
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|---|
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|---|
| 106368 | #define BIFP3_1_PCIE_RX_CNTL__RX_IGNORE_MAX_PAYLOAD_ERR_MASK 0x00000100L |
|---|
| 106369 | #define BIFP3_1_PCIE_RX_CNTL__RX_IGNORE_TC_ERR_MASK 0x00000200L |
|---|
| 106370 | #define BIFP3_1_PCIE_RX_CNTL__RX_IGNORE_CFG_UR_MASK 0x00000400L |
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|---|
| 106381 | #define BIFP3_1_PCIE_RX_CNTL__RX_IGNORE_CPLPREFIX_ERR_MASK 0x00800000L |
|---|
| 106382 | #define BIFP3_1_PCIE_RX_CNTL__RX_IGNORE_INVALIDPASID_ERR_MASK 0x01000000L |
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| 106383 | #define BIFP3_1_PCIE_RX_CNTL__RX_IGNORE_NOT_PASID_UR_MASK 0x02000000L |
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| 106384 | #define BIFP3_1_PCIE_RX_CNTL__RX_TPH_DIS_MASK 0x04000000L |
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| 106385 | #define BIFP3_1_PCIE_RX_CNTL__RX_RCB_FLR_TIMEOUT_DIS_MASK 0x08000000L |
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| 106386 | #define BIFP3_1_PCIE_RX_CNTL__CTO_MASK_PRIV_MASK 0x10000000L |
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| 106388 | #define BIFP3_1_PCIE_RX_CNTL__DPC_PRIV_TRIGGER_ON_SURPDN_EN_MASK 0x40000000L |
|---|
| 106389 | #define BIFP3_1_PCIE_RX_CNTL__DPC_PRIV_TRIGGER_3_EN_MASK 0x80000000L |
|---|
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| 106392 | #define BIFP3_1_PCIE_RX_EXPECTED_SEQNUM__RX_EXPECTED_SEQNUM_MASK 0x00000FFFL |
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| 106397 | #define BIFP3_1_PCIE_RX_VENDOR_SPECIFIC__RX_VENDOR_STATUS_MASK 0x01000000L |
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| 106398 | //BIFP3_1_PCIE_RX_CNTL3 |
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| 106399 | #define BIFP3_1_PCIE_RX_CNTL3__RX_IGNORE_RC_TRANSMRDPASID_UR__SHIFT 0x0 |
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|---|
| 106401 | #define BIFP3_1_PCIE_RX_CNTL3__RX_IGNORE_RC_PRGRESPMSG_UR__SHIFT 0x2 |
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| 106402 | #define BIFP3_1_PCIE_RX_CNTL3__RX_IGNORE_RC_INVREQ_UR__SHIFT 0x3 |
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| 106403 | #define BIFP3_1_PCIE_RX_CNTL3__RX_IGNORE_RC_INVCPLPASID_UR__SHIFT 0x4 |
|---|
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| 106406 | #define BIFP3_1_PCIE_RX_CNTL3__RX_SWAP_RTRC_TO_BFRC_HDR_ONLY_ENABLE__SHIFT 0xa |
|---|
| 106407 | #define BIFP3_1_PCIE_RX_CNTL3__RX_PRIV_POISON_EGRESS_BLOCK_EN__SHIFT 0xb |
|---|
| 106408 | #define BIFP3_1_PCIE_RX_CNTL3__RX_IGNORE_RC_TRANSMRDPASID_UR_MASK 0x00000001L |
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| 106409 | #define BIFP3_1_PCIE_RX_CNTL3__RX_IGNORE_RC_TRANSMWRPASID_UR_MASK 0x00000002L |
|---|
| 106410 | #define BIFP3_1_PCIE_RX_CNTL3__RX_IGNORE_RC_PRGRESPMSG_UR_MASK 0x00000004L |
|---|
| 106411 | #define BIFP3_1_PCIE_RX_CNTL3__RX_IGNORE_RC_INVREQ_UR_MASK 0x00000008L |
|---|
| 106412 | #define BIFP3_1_PCIE_RX_CNTL3__RX_IGNORE_RC_INVCPLPASID_UR_MASK 0x00000010L |
|---|
| 106413 | #define BIFP3_1_PCIE_RX_CNTL3__RX_ENH_ATOMIC_EN_MASK 0x00000100L |
|---|
| 106414 | #define BIFP3_1_PCIE_RX_CNTL3__RX_INGRESS_POISONED_BLOCKING_EN_MASK 0x00000200L |
|---|
| 106415 | #define BIFP3_1_PCIE_RX_CNTL3__RX_SWAP_RTRC_TO_BFRC_HDR_ONLY_ENABLE_MASK 0x00000400L |
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| 106416 | #define BIFP3_1_PCIE_RX_CNTL3__RX_PRIV_POISON_EGRESS_BLOCK_EN_MASK 0x00000800L |
|---|
| 106417 | //BIFP3_1_PCIE_RX_CREDITS_ALLOCATED_P |
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| 106418 | #define BIFP3_1_PCIE_RX_CREDITS_ALLOCATED_P__RX_CREDITS_ALLOCATED_PD__SHIFT 0x0 |
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| 106419 | #define BIFP3_1_PCIE_RX_CREDITS_ALLOCATED_P__RX_CREDITS_ALLOCATED_PH__SHIFT 0x10 |
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| 106420 | #define BIFP3_1_PCIE_RX_CREDITS_ALLOCATED_P__RX_CREDITS_ALLOCATED_PD_MASK 0x00000FFFL |
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| 106421 | #define BIFP3_1_PCIE_RX_CREDITS_ALLOCATED_P__RX_CREDITS_ALLOCATED_PH_MASK 0x00FF0000L |
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| 106425 | #define BIFP3_1_PCIE_RX_CREDITS_ALLOCATED_NP__RX_CREDITS_ALLOCATED_NPD_MASK 0x00000FFFL |
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| 106426 | #define BIFP3_1_PCIE_RX_CREDITS_ALLOCATED_NP__RX_CREDITS_ALLOCATED_NPH_MASK 0x00FF0000L |
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| 106427 | //BIFP3_1_PCIE_RX_CREDITS_ALLOCATED_CPL |
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| 106428 | #define BIFP3_1_PCIE_RX_CREDITS_ALLOCATED_CPL__RX_CREDITS_ALLOCATED_CPLD__SHIFT 0x0 |
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| 106429 | #define BIFP3_1_PCIE_RX_CREDITS_ALLOCATED_CPL__RX_CREDITS_ALLOCATED_CPLH__SHIFT 0x10 |
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| 106430 | #define BIFP3_1_PCIE_RX_CREDITS_ALLOCATED_CPL__RX_CREDITS_ALLOCATED_CPLD_MASK 0x00000FFFL |
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| 106431 | #define BIFP3_1_PCIE_RX_CREDITS_ALLOCATED_CPL__RX_CREDITS_ALLOCATED_CPLH_MASK 0x00FF0000L |
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| 106440 | #define BIFP3_1_PCIEP_ERROR_INJECT_PHYSICAL__ERROR_INJECT_PL_8B10B_DISPARITY_ERR__SHIFT 0xe |
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| 106441 | #define BIFP3_1_PCIEP_ERROR_INJECT_PHYSICAL__ERROR_INJECT_PL_8B10B_DECODE_ERR__SHIFT 0x10 |
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| 106446 | #define BIFP3_1_PCIEP_ERROR_INJECT_PHYSICAL__ERROR_INJECT_PL_FRAMING_ERR_MASK 0x0000000CL |
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| 106447 | #define BIFP3_1_PCIEP_ERROR_INJECT_PHYSICAL__ERROR_INJECT_PL_BAD_PARITY_IN_SKP_MASK 0x00000030L |
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| 106448 | #define BIFP3_1_PCIEP_ERROR_INJECT_PHYSICAL__ERROR_INJECT_PL_BAD_LFSR_IN_SKP_MASK 0x000000C0L |
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| 106449 | #define BIFP3_1_PCIEP_ERROR_INJECT_PHYSICAL__ERROR_INJECT_PL_LOOPBACK_UFLOW_MASK 0x00000300L |
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| 106450 | #define BIFP3_1_PCIEP_ERROR_INJECT_PHYSICAL__ERROR_INJECT_PL_LOOPBACK_OFLOW_MASK 0x00000C00L |
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| 106451 | #define BIFP3_1_PCIEP_ERROR_INJECT_PHYSICAL__ERROR_INJECT_PL_DESKEW_ERR_MASK 0x00003000L |
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| 106452 | #define BIFP3_1_PCIEP_ERROR_INJECT_PHYSICAL__ERROR_INJECT_PL_8B10B_DISPARITY_ERR_MASK 0x0000C000L |
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| 106453 | #define BIFP3_1_PCIEP_ERROR_INJECT_PHYSICAL__ERROR_INJECT_PL_8B10B_DECODE_ERR_MASK 0x00030000L |
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| 106454 | #define BIFP3_1_PCIEP_ERROR_INJECT_PHYSICAL__ERROR_INJECT_PL_SKP_OS_ERROR_MASK 0x000C0000L |
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| 106456 | #define 0x00C00000L |
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| 106457 | //BIFP3_1_PCIEP_ERROR_INJECT_TRANSACTION |
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| 106458 | #define BIFP3_1_PCIEP_ERROR_INJECT_TRANSACTION__ERROR_INJECT_TL_FLOW_CTL_ERR__SHIFT 0x0 |
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| 106459 | #define BIFP3_1_PCIEP_ERROR_INJECT_TRANSACTION__ERROR_INJECT_TL_REPLAY_NUM_ROLLOVER__SHIFT 0x2 |
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| 106460 | #define BIFP3_1_PCIEP_ERROR_INJECT_TRANSACTION__ERROR_INJECT_TL_BAD_DLLP__SHIFT 0x4 |
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| 106461 | #define BIFP3_1_PCIEP_ERROR_INJECT_TRANSACTION__ERROR_INJECT_TL_BAD_TLP__SHIFT 0x6 |
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| 106465 | #define BIFP3_1_PCIEP_ERROR_INJECT_TRANSACTION__ERROR_INJECT_TL_UNEXPECTED_CMPLT__SHIFT 0xe |
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| 106466 | #define BIFP3_1_PCIEP_ERROR_INJECT_TRANSACTION__ERROR_INJECT_TL_COMPLETER_ABORT__SHIFT 0x10 |
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| 106467 | #define BIFP3_1_PCIEP_ERROR_INJECT_TRANSACTION__ERROR_INJECT_TL_COMPLETION_TIMEOUT__SHIFT 0x12 |
|---|
| 106468 | #define BIFP3_1_PCIEP_ERROR_INJECT_TRANSACTION__ERROR_INJECT_TL_FLOW_CTL_ERR_MASK 0x00000003L |
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| 106469 | #define BIFP3_1_PCIEP_ERROR_INJECT_TRANSACTION__ERROR_INJECT_TL_REPLAY_NUM_ROLLOVER_MASK 0x0000000CL |
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| 106470 | #define BIFP3_1_PCIEP_ERROR_INJECT_TRANSACTION__ERROR_INJECT_TL_BAD_DLLP_MASK 0x00000030L |
|---|
| 106471 | #define BIFP3_1_PCIEP_ERROR_INJECT_TRANSACTION__ERROR_INJECT_TL_BAD_TLP_MASK 0x000000C0L |
|---|
| 106472 | #define BIFP3_1_PCIEP_ERROR_INJECT_TRANSACTION__ERROR_INJECT_TL_UNSUPPORTED_REQ_MASK 0x00000300L |
|---|
| 106473 | #define BIFP3_1_PCIEP_ERROR_INJECT_TRANSACTION__ERROR_INJECT_TL_ECRC_ERROR_MASK 0x00000C00L |
|---|
| 106474 | #define BIFP3_1_PCIEP_ERROR_INJECT_TRANSACTION__ERROR_INJECT_TL_MALFORMED_TLP_MASK 0x00003000L |
|---|
| 106475 | #define BIFP3_1_PCIEP_ERROR_INJECT_TRANSACTION__ERROR_INJECT_TL_UNEXPECTED_CMPLT_MASK 0x0000C000L |
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| 106476 | #define BIFP3_1_PCIEP_ERROR_INJECT_TRANSACTION__ERROR_INJECT_TL_COMPLETER_ABORT_MASK 0x00030000L |
|---|
| 106477 | #define BIFP3_1_PCIEP_ERROR_INJECT_TRANSACTION__ERROR_INJECT_TL_COMPLETION_TIMEOUT_MASK 0x000C0000L |
|---|
| 106478 | //BIFP3_1_PCIEP_NAK_COUNTER |
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| 106479 | #define BIFP3_1_PCIEP_NAK_COUNTER__RX_NUM_NAK_RECEIVED_PORT__SHIFT 0x0 |
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| 106480 | #define BIFP3_1_PCIEP_NAK_COUNTER__RX_NUM_NAK_GENERATED_PORT__SHIFT 0x10 |
|---|
| 106481 | #define BIFP3_1_PCIEP_NAK_COUNTER__RX_NUM_NAK_RECEIVED_PORT_MASK 0x0000FFFFL |
|---|
| 106482 | #define BIFP3_1_PCIEP_NAK_COUNTER__RX_NUM_NAK_GENERATED_PORT_MASK 0xFFFF0000L |
|---|
| 106483 | //BIFP3_1_PCIE_LC_CNTL |
|---|
| 106484 | #define BIFP3_1_PCIE_LC_CNTL__LC_ADVANCE_SPEED_COMPL_ON_EVERY_COMPL_ENTRY__SHIFT 0x0 |
|---|
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|---|
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|---|
| 106487 | #define BIFP3_1_PCIE_LC_CNTL__LC_RESET_LINK__SHIFT 0x3 |
|---|
| 106488 | #define BIFP3_1_PCIE_LC_CNTL__LC_16X_CLEAR_TX_PIPE__SHIFT 0x4 |
|---|
| 106489 | #define BIFP3_1_PCIE_LC_CNTL__LC_L0S_INACTIVITY__SHIFT 0x8 |
|---|
| 106490 | #define BIFP3_1_PCIE_LC_CNTL__LC_L1_INACTIVITY__SHIFT 0xc |
|---|
| 106491 | #define BIFP3_1_PCIE_LC_CNTL__LC_PMI_TO_L1_DIS__SHIFT 0x10 |
|---|
| 106492 | #define BIFP3_1_PCIE_LC_CNTL__LC_INC_N_FTS_EN__SHIFT 0x11 |
|---|
| 106493 | #define BIFP3_1_PCIE_LC_CNTL__LC_LOOK_FOR_IDLE_IN_L1L23__SHIFT 0x12 |
|---|
| 106494 | #define BIFP3_1_PCIE_LC_CNTL__LC_FACTOR_IN_EXT_SYNC__SHIFT 0x14 |
|---|
| 106495 | #define BIFP3_1_PCIE_LC_CNTL__LC_WAIT_FOR_PM_ACK_DIS__SHIFT 0x15 |
|---|
| 106496 | #define BIFP3_1_PCIE_LC_CNTL__LC_WAKE_FROM_L23__SHIFT 0x16 |
|---|
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|---|
| 106498 | #define BIFP3_1_PCIE_LC_CNTL__LC_ASPM_TO_L1_DIS__SHIFT 0x18 |
|---|
| 106499 | #define BIFP3_1_PCIE_LC_CNTL__LC_DELAY_COUNT__SHIFT 0x19 |
|---|
| 106500 | #define BIFP3_1_PCIE_LC_CNTL__LC_DELAY_L0S_EXIT__SHIFT 0x1b |
|---|
| 106501 | #define BIFP3_1_PCIE_LC_CNTL__LC_DELAY_L1_EXIT__SHIFT 0x1c |
|---|
| 106502 | #define BIFP3_1_PCIE_LC_CNTL__LC_EXTEND_WAIT_FOR_EL_IDLE__SHIFT 0x1d |
|---|
| 106503 | #define BIFP3_1_PCIE_LC_CNTL__LC_ESCAPE_L1L23_EN__SHIFT 0x1e |
|---|
| 106504 | #define BIFP3_1_PCIE_LC_CNTL__LC_GATE_RCVR_IDLE__SHIFT 0x1f |
|---|
| 106505 | #define BIFP3_1_PCIE_LC_CNTL__LC_ADVANCE_SPEED_COMPL_ON_EVERY_COMPL_ENTRY_MASK 0x00000001L |
|---|
| 106506 | #define BIFP3_1_PCIE_LC_CNTL__LC_DONT_ENTER_L23_IN_D0_MASK 0x00000002L |
|---|
| 106507 | #define BIFP3_1_PCIE_LC_CNTL__LC_RESET_L_IDLE_COUNT_EN_MASK 0x00000004L |
|---|
| 106508 | #define BIFP3_1_PCIE_LC_CNTL__LC_RESET_LINK_MASK 0x00000008L |
|---|
| 106509 | #define BIFP3_1_PCIE_LC_CNTL__LC_16X_CLEAR_TX_PIPE_MASK 0x000000F0L |
|---|
| 106510 | #define BIFP3_1_PCIE_LC_CNTL__LC_L0S_INACTIVITY_MASK 0x00000F00L |
|---|
| 106511 | #define BIFP3_1_PCIE_LC_CNTL__LC_L1_INACTIVITY_MASK 0x0000F000L |
|---|
| 106512 | #define BIFP3_1_PCIE_LC_CNTL__LC_PMI_TO_L1_DIS_MASK 0x00010000L |
|---|
| 106513 | #define BIFP3_1_PCIE_LC_CNTL__LC_INC_N_FTS_EN_MASK 0x00020000L |
|---|
| 106514 | #define BIFP3_1_PCIE_LC_CNTL__LC_LOOK_FOR_IDLE_IN_L1L23_MASK 0x000C0000L |
|---|
| 106515 | #define BIFP3_1_PCIE_LC_CNTL__LC_FACTOR_IN_EXT_SYNC_MASK 0x00100000L |
|---|
| 106516 | #define BIFP3_1_PCIE_LC_CNTL__LC_WAIT_FOR_PM_ACK_DIS_MASK 0x00200000L |
|---|
| 106517 | #define BIFP3_1_PCIE_LC_CNTL__LC_WAKE_FROM_L23_MASK 0x00400000L |
|---|
| 106518 | #define BIFP3_1_PCIE_LC_CNTL__LC_L1_IMMEDIATE_ACK_MASK 0x00800000L |
|---|
| 106519 | #define BIFP3_1_PCIE_LC_CNTL__LC_ASPM_TO_L1_DIS_MASK 0x01000000L |
|---|
| 106520 | #define BIFP3_1_PCIE_LC_CNTL__LC_DELAY_COUNT_MASK 0x06000000L |
|---|
| 106521 | #define BIFP3_1_PCIE_LC_CNTL__LC_DELAY_L0S_EXIT_MASK 0x08000000L |
|---|
| 106522 | #define BIFP3_1_PCIE_LC_CNTL__LC_DELAY_L1_EXIT_MASK 0x10000000L |
|---|
| 106523 | #define BIFP3_1_PCIE_LC_CNTL__LC_EXTEND_WAIT_FOR_EL_IDLE_MASK 0x20000000L |
|---|
| 106524 | #define BIFP3_1_PCIE_LC_CNTL__LC_ESCAPE_L1L23_EN_MASK 0x40000000L |
|---|
| 106525 | #define BIFP3_1_PCIE_LC_CNTL__LC_GATE_RCVR_IDLE_MASK 0x80000000L |
|---|
| 106526 | //BIFP3_1_PCIE_LC_TRAINING_CNTL |
|---|
| 106527 | #define BIFP3_1_PCIE_LC_TRAINING_CNTL__LC_TRAINING_CNTL__SHIFT 0x0 |
|---|
| 106528 | #define BIFP3_1_PCIE_LC_TRAINING_CNTL__LC_COMPLIANCE_RECEIVE__SHIFT 0x4 |
|---|
| 106529 | #define BIFP3_1_PCIE_LC_TRAINING_CNTL__LC_LOOK_FOR_MORE_NON_MATCHING_TS1__SHIFT 0x5 |
|---|
| 106530 | #define BIFP3_1_PCIE_LC_TRAINING_CNTL__LC_L0S_L1_TRAINING_CNTL_EN__SHIFT 0x6 |
|---|
| 106531 | #define BIFP3_1_PCIE_LC_TRAINING_CNTL__LC_L1_LONG_WAKE_FIX_EN__SHIFT 0x7 |
|---|
| 106532 | #define BIFP3_1_PCIE_LC_TRAINING_CNTL__LC_POWER_STATE__SHIFT 0x8 |
|---|
| 106533 | #define BIFP3_1_PCIE_LC_TRAINING_CNTL__LC_DONT_GO_TO_L0S_IF_L1_ARMED__SHIFT 0xb |
|---|
| 106534 | #define BIFP3_1_PCIE_LC_TRAINING_CNTL__LC_INIT_SPD_CHG_WITH_CSR_EN__SHIFT 0xc |
|---|
| 106535 | #define BIFP3_1_PCIE_LC_TRAINING_CNTL__LC_DISABLE_TRAINING_BIT_ARCH__SHIFT 0xd |
|---|
| 106536 | #define BIFP3_1_PCIE_LC_TRAINING_CNTL__LC_WAIT_FOR_SETS_IN_RCFG__SHIFT 0xe |
|---|
| 106537 | #define BIFP3_1_PCIE_LC_TRAINING_CNTL__LC_HOT_RESET_QUICK_EXIT_EN__SHIFT 0xf |
|---|
| 106538 | #define BIFP3_1_PCIE_LC_TRAINING_CNTL__LC_EXTEND_WAIT_FOR_SKP__SHIFT 0x10 |
|---|
| 106539 | #define BIFP3_1_PCIE_LC_TRAINING_CNTL__LC_AUTONOMOUS_CHANGE_OFF__SHIFT 0x11 |
|---|
| 106540 | #define BIFP3_1_PCIE_LC_TRAINING_CNTL__LC_UPCONFIGURE_CAP_OFF__SHIFT 0x12 |
|---|
| 106541 | #define BIFP3_1_PCIE_LC_TRAINING_CNTL__LC_HW_LINK_DIS_EN__SHIFT 0x13 |
|---|
| 106542 | #define BIFP3_1_PCIE_LC_TRAINING_CNTL__LC_LINK_DIS_BY_HW__SHIFT 0x14 |
|---|
| 106543 | #define BIFP3_1_PCIE_LC_TRAINING_CNTL__LC_STATIC_TX_PIPE_COUNT_EN__SHIFT 0x15 |
|---|
| 106544 | #define BIFP3_1_PCIE_LC_TRAINING_CNTL__LC_ASPM_L1_NAK_TIMER_SEL__SHIFT 0x16 |
|---|
| 106545 | #define BIFP3_1_PCIE_LC_TRAINING_CNTL__LC_DONT_DEASSERT_RX_EN_IN_R_SPEED__SHIFT 0x18 |
|---|
| 106546 | #define BIFP3_1_PCIE_LC_TRAINING_CNTL__LC_DONT_DEASSERT_RX_EN_IN_TEST__SHIFT 0x19 |
|---|
| 106547 | #define BIFP3_1_PCIE_LC_TRAINING_CNTL__LC_RESET_ASPM_L1_NAK_TIMER__SHIFT 0x1a |
|---|
| 106548 | #define BIFP3_1_PCIE_LC_TRAINING_CNTL__LC_SHORT_RCFG_TIMEOUT__SHIFT 0x1b |
|---|
| 106549 | #define BIFP3_1_PCIE_LC_TRAINING_CNTL__LC_ALLOW_TX_L1_CONTROL__SHIFT 0x1c |
|---|
| 106550 | #define BIFP3_1_PCIE_LC_TRAINING_CNTL__LC_EXTEND_EQ_REQ_TIME__SHIFT 0x1d |
|---|
| 106551 | #define BIFP3_1_PCIE_LC_TRAINING_CNTL__LC_TRAINING_CNTL_MASK 0x0000000FL |
|---|
| 106552 | #define BIFP3_1_PCIE_LC_TRAINING_CNTL__LC_COMPLIANCE_RECEIVE_MASK 0x00000010L |
|---|
| 106553 | #define BIFP3_1_PCIE_LC_TRAINING_CNTL__LC_LOOK_FOR_MORE_NON_MATCHING_TS1_MASK 0x00000020L |
|---|
| 106554 | #define BIFP3_1_PCIE_LC_TRAINING_CNTL__LC_L0S_L1_TRAINING_CNTL_EN_MASK 0x00000040L |
|---|
| 106555 | #define BIFP3_1_PCIE_LC_TRAINING_CNTL__LC_L1_LONG_WAKE_FIX_EN_MASK 0x00000080L |
|---|
| 106556 | #define BIFP3_1_PCIE_LC_TRAINING_CNTL__LC_POWER_STATE_MASK 0x00000700L |
|---|
| 106557 | #define BIFP3_1_PCIE_LC_TRAINING_CNTL__LC_DONT_GO_TO_L0S_IF_L1_ARMED_MASK 0x00000800L |
|---|
| 106558 | #define BIFP3_1_PCIE_LC_TRAINING_CNTL__LC_INIT_SPD_CHG_WITH_CSR_EN_MASK 0x00001000L |
|---|
| 106559 | #define BIFP3_1_PCIE_LC_TRAINING_CNTL__LC_DISABLE_TRAINING_BIT_ARCH_MASK 0x00002000L |
|---|
| 106560 | #define BIFP3_1_PCIE_LC_TRAINING_CNTL__LC_WAIT_FOR_SETS_IN_RCFG_MASK 0x00004000L |
|---|
| 106561 | #define BIFP3_1_PCIE_LC_TRAINING_CNTL__LC_HOT_RESET_QUICK_EXIT_EN_MASK 0x00008000L |
|---|
| 106562 | #define BIFP3_1_PCIE_LC_TRAINING_CNTL__LC_EXTEND_WAIT_FOR_SKP_MASK 0x00010000L |
|---|
| 106563 | #define BIFP3_1_PCIE_LC_TRAINING_CNTL__LC_AUTONOMOUS_CHANGE_OFF_MASK 0x00020000L |
|---|
| 106564 | #define BIFP3_1_PCIE_LC_TRAINING_CNTL__LC_UPCONFIGURE_CAP_OFF_MASK 0x00040000L |
|---|
| 106565 | #define BIFP3_1_PCIE_LC_TRAINING_CNTL__LC_HW_LINK_DIS_EN_MASK 0x00080000L |
|---|
| 106566 | #define BIFP3_1_PCIE_LC_TRAINING_CNTL__LC_LINK_DIS_BY_HW_MASK 0x00100000L |
|---|
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| 106798 | #define BIFP3_1_PCIE_LC_BW_CHANGE_CNTL__LC_SW_INIT_SPEED_CHANGE_MASK 0x00000004L |
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|---|
| 106803 | #define BIFP3_1_PCIE_LC_BW_CHANGE_CNTL__LC_SHORT_LW_CHANGE_MASK 0x00000080L |
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| 106813 | #define BIFP3_1_PCIE_LC_CDR_CNTL__LC_CDR_TEST_SETS_MASK 0x00FFF000L |
|---|
| 106814 | #define BIFP3_1_PCIE_LC_CDR_CNTL__LC_CDR_SET_TYPE_MASK 0x03000000L |
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| 106817 | #define BIFP3_1_PCIE_LC_LANE_CNTL__LC_CORRUPTED_LANES_MASK 0x0000FFFFL |
|---|
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| 106821 | #define BIFP3_1_PCIE_LC_CNTL3__LC_RCVD_DEEMPHASIS__SHIFT 0x3 |
|---|
| 106822 | #define BIFP3_1_PCIE_LC_CNTL3__LC_COMP_TO_DETECT__SHIFT 0x4 |
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| 106823 | #define BIFP3_1_PCIE_LC_CNTL3__LC_RESET_TSX_CNT_IN_RLOCK_EN__SHIFT 0x5 |
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| 106824 | #define BIFP3_1_PCIE_LC_CNTL3__LC_AUTO_SPEED_CHANGE_ATTEMPTS_ALLOWED__SHIFT 0x6 |
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| 106825 | #define BIFP3_1_PCIE_LC_CNTL3__LC_AUTO_SPEED_CHANGE_ATTEMPT_FAILED__SHIFT 0x8 |
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| 106826 | #define BIFP3_1_PCIE_LC_CNTL3__LC_CLR_FAILED_AUTO_SPD_CHANGE_CNT__SHIFT 0x9 |
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| 106827 | #define BIFP3_1_PCIE_LC_CNTL3__LC_ENHANCED_HOT_PLUG_EN__SHIFT 0xa |
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| 106835 | #define BIFP3_1_PCIE_LC_CNTL3__LC_AUTO_DISABLE_SPEED_SUPPORT_MAX_FAIL_SEL__SHIFT 0x13 |
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| 106836 | #define BIFP3_1_PCIE_LC_CNTL3__LC_FAST_L1_ENTRY_EXIT_EN__SHIFT 0x15 |
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| 106837 | #define BIFP3_1_PCIE_LC_CNTL3__LC_POWERDOWN_P0_WAIT_FOR_REFCLKACK_ON_L1_EXIT__SHIFT 0x16 |
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| 106838 | #define BIFP3_1_PCIE_LC_CNTL3__LC_DSC_DONT_ENTER_L23_AFTER_PME_ACK__SHIFT 0x17 |
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| 106839 | #define BIFP3_1_PCIE_LC_CNTL3__LC_HW_VOLTAGE_IF_CONTROL__SHIFT 0x18 |
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| 106841 | #define BIFP3_1_PCIE_LC_CNTL3__LC_GO_TO_RECOVERY__SHIFT 0x1e |
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| 106842 | #define BIFP3_1_PCIE_LC_CNTL3__LC_AUTO_RECOVERY_DIS__SHIFT 0x1f |
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| 106843 | #define BIFP3_1_PCIE_LC_CNTL3__LC_SELECT_DEEMPHASIS_MASK 0x00000001L |
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| 106844 | #define BIFP3_1_PCIE_LC_CNTL3__LC_SELECT_DEEMPHASIS_CNTL_MASK 0x00000006L |
|---|
| 106845 | #define BIFP3_1_PCIE_LC_CNTL3__LC_RCVD_DEEMPHASIS_MASK 0x00000008L |
|---|
| 106846 | #define BIFP3_1_PCIE_LC_CNTL3__LC_COMP_TO_DETECT_MASK 0x00000010L |
|---|
| 106847 | #define BIFP3_1_PCIE_LC_CNTL3__LC_RESET_TSX_CNT_IN_RLOCK_EN_MASK 0x00000020L |
|---|
| 106848 | #define BIFP3_1_PCIE_LC_CNTL3__LC_AUTO_SPEED_CHANGE_ATTEMPTS_ALLOWED_MASK 0x000000C0L |
|---|
| 106849 | #define BIFP3_1_PCIE_LC_CNTL3__LC_AUTO_SPEED_CHANGE_ATTEMPT_FAILED_MASK 0x00000100L |
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| 106852 | #define BIFP3_1_PCIE_LC_CNTL3__LC_RCVR_DET_EN_OVERRIDE_MASK 0x00000800L |
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| 106853 | #define BIFP3_1_PCIE_LC_CNTL3__LC_LINK_DOWN_SPD_CHG_EN_MASK 0x00001000L |
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| 106854 | #define BIFP3_1_PCIE_LC_CNTL3__LC_CLR_DELAY_DLLP_WHEN_NO_AUTO_EQ_MASK 0x00002000L |
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| 106855 | #define BIFP3_1_PCIE_LC_CNTL3__LC_MULT_AUTO_SPD_CHG_ON_LAST_RATE_MASK 0x00004000L |
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| 106856 | #define BIFP3_1_PCIE_LC_CNTL3__LC_RST_FAILING_SPD_CHANGE_CNT_ON_SUCCESS_EN_MASK 0x00008000L |
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| 106860 | #define BIFP3_1_PCIE_LC_CNTL3__LC_FAST_L1_ENTRY_EXIT_EN_MASK 0x00200000L |
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| 106861 | #define BIFP3_1_PCIE_LC_CNTL3__LC_POWERDOWN_P0_WAIT_FOR_REFCLKACK_ON_L1_EXIT_MASK 0x00400000L |
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| 106862 | #define BIFP3_1_PCIE_LC_CNTL3__LC_DSC_DONT_ENTER_L23_AFTER_PME_ACK_MASK 0x00800000L |
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| 106863 | #define BIFP3_1_PCIE_LC_CNTL3__LC_HW_VOLTAGE_IF_CONTROL_MASK 0x03000000L |
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| 106864 | #define BIFP3_1_PCIE_LC_CNTL3__LC_VOLTAGE_TIMER_SEL_MASK 0x3C000000L |
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| 106865 | #define BIFP3_1_PCIE_LC_CNTL3__LC_GO_TO_RECOVERY_MASK 0x40000000L |
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| 106866 | #define BIFP3_1_PCIE_LC_CNTL3__LC_AUTO_RECOVERY_DIS_MASK 0x80000000L |
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| 106867 | //BIFP3_1_PCIE_LC_CNTL4 |
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|---|
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| 106909 | #define BIFP3_1_PCIE_LC_CNTL4__LC_DONT_CHECK_EQTS_IN_RCFG_MASK 0x00020000L |
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| 106910 | #define BIFP3_1_PCIE_LC_CNTL4__LC_DELAY_COEFF_UPDATE_DIS_MASK 0x00040000L |
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| 106913 | #define BIFP3_1_PCIE_LC_CNTL4__LC_USC_DELAY_DLLPS_MASK 0x00400000L |
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| 106921 | #define BIFP3_1_PCIE_LC_CNTL5__LC_LOCAL_PRE_CURSOR__SHIFT 0x6 |
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|---|
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|---|
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|---|
| 106937 | #define BIFP3_1_PCIE_LC_CNTL5__LC_LOCAL_USE_PRESET_MASK 0x00200000L |
|---|
| 106938 | #define BIFP3_1_PCIE_LC_CNTL5__LC_SAFE_RECOVER_CNTL_MASK 0x00C00000L |
|---|
| 106939 | #define BIFP3_1_PCIE_LC_CNTL5__LC_DSC_EQ_FS_LF_INVALID_TO_PRESETS_MASK 0x01000000L |
|---|
| 106940 | #define BIFP3_1_PCIE_LC_CNTL5__LC_TX_SWING_OVERRIDE_MASK 0x02000000L |
|---|
| 106941 | #define BIFP3_1_PCIE_LC_CNTL5__LC_ACCEPT_ALL_PRESETS_MASK 0x04000000L |
|---|
| 106942 | #define BIFP3_1_PCIE_LC_CNTL5__LC_ACCEPT_ALL_PRESETS_TEST_MASK 0x08000000L |
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| 106943 | #define BIFP3_1_PCIE_LC_CNTL5__LC_WAIT_IN_DETECT_MASK 0x10000000L |
|---|
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|---|
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| 106948 | #define BIFP3_1_PCIE_LC_FORCE_COEFF__LC_FORCE_CURSOR_8GT__SHIFT 0x7 |
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| 106949 | #define BIFP3_1_PCIE_LC_FORCE_COEFF__LC_FORCE_POST_CURSOR_8GT__SHIFT 0xd |
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|---|
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|---|
| 106952 | #define BIFP3_1_PCIE_LC_FORCE_COEFF__LC_FORCE_COEFF_8GT_MASK 0x00000001L |
|---|
| 106953 | #define BIFP3_1_PCIE_LC_FORCE_COEFF__LC_FORCE_PRE_CURSOR_8GT_MASK 0x0000007EL |
|---|
| 106954 | #define BIFP3_1_PCIE_LC_FORCE_COEFF__LC_FORCE_CURSOR_8GT_MASK 0x00001F80L |
|---|
| 106955 | #define BIFP3_1_PCIE_LC_FORCE_COEFF__LC_FORCE_POST_CURSOR_8GT_MASK 0x0007E000L |
|---|
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|---|
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|---|
| 106958 | //BIFP3_1_PCIE_LC_BEST_EQ_SETTINGS |
|---|
| 106959 | #define BIFP3_1_PCIE_LC_BEST_EQ_SETTINGS__LC_BEST_PRESET__SHIFT 0x0 |
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| 106960 | #define BIFP3_1_PCIE_LC_BEST_EQ_SETTINGS__LC_BEST_PRECURSOR__SHIFT 0x4 |
|---|
| 106961 | #define BIFP3_1_PCIE_LC_BEST_EQ_SETTINGS__LC_BEST_CURSOR__SHIFT 0xa |
|---|
| 106962 | #define BIFP3_1_PCIE_LC_BEST_EQ_SETTINGS__LC_BEST_POSTCURSOR__SHIFT 0x10 |
|---|
| 106963 | #define BIFP3_1_PCIE_LC_BEST_EQ_SETTINGS__LC_BEST_FOM__SHIFT 0x16 |
|---|
| 106964 | #define BIFP3_1_PCIE_LC_BEST_EQ_SETTINGS__LC_BEST_SETTINGS_RATE__SHIFT 0x1e |
|---|
| 106965 | #define BIFP3_1_PCIE_LC_BEST_EQ_SETTINGS__LC_BEST_PRESET_MASK 0x0000000FL |
|---|
| 106966 | #define BIFP3_1_PCIE_LC_BEST_EQ_SETTINGS__LC_BEST_PRECURSOR_MASK 0x000003F0L |
|---|
| 106967 | #define BIFP3_1_PCIE_LC_BEST_EQ_SETTINGS__LC_BEST_CURSOR_MASK 0x0000FC00L |
|---|
| 106968 | #define BIFP3_1_PCIE_LC_BEST_EQ_SETTINGS__LC_BEST_POSTCURSOR_MASK 0x003F0000L |
|---|
| 106969 | #define BIFP3_1_PCIE_LC_BEST_EQ_SETTINGS__LC_BEST_FOM_MASK 0x3FC00000L |
|---|
| 106970 | #define BIFP3_1_PCIE_LC_BEST_EQ_SETTINGS__LC_BEST_SETTINGS_RATE_MASK 0xC0000000L |
|---|
| 106971 | //BIFP3_1_PCIE_LC_FORCE_EQ_REQ_COEFF |
|---|
| 106972 | #define BIFP3_1_PCIE_LC_FORCE_EQ_REQ_COEFF__LC_FORCE_COEFF_IN_EQ_REQ_PHASE_8GT__SHIFT 0x0 |
|---|
| 106973 | #define BIFP3_1_PCIE_LC_FORCE_EQ_REQ_COEFF__LC_FORCE_PRE_CURSOR_REQ_8GT__SHIFT 0x1 |
|---|
| 106974 | #define BIFP3_1_PCIE_LC_FORCE_EQ_REQ_COEFF__LC_FORCE_CURSOR_REQ_8GT__SHIFT 0x7 |
|---|
| 106975 | #define BIFP3_1_PCIE_LC_FORCE_EQ_REQ_COEFF__LC_FORCE_POST_CURSOR_REQ_8GT__SHIFT 0xd |
|---|
| 106976 | #define BIFP3_1_PCIE_LC_FORCE_EQ_REQ_COEFF__LC_FS_OTHER_END_8GT__SHIFT 0x13 |
|---|
| 106977 | #define BIFP3_1_PCIE_LC_FORCE_EQ_REQ_COEFF__LC_LF_OTHER_END_8GT__SHIFT 0x19 |
|---|
| 106978 | #define BIFP3_1_PCIE_LC_FORCE_EQ_REQ_COEFF__LC_FORCE_COEFF_IN_EQ_REQ_PHASE_8GT_MASK 0x00000001L |
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| 106979 | #define BIFP3_1_PCIE_LC_FORCE_EQ_REQ_COEFF__LC_FORCE_PRE_CURSOR_REQ_8GT_MASK 0x0000007EL |
|---|
| 106980 | #define BIFP3_1_PCIE_LC_FORCE_EQ_REQ_COEFF__LC_FORCE_CURSOR_REQ_8GT_MASK 0x00001F80L |
|---|
| 106981 | #define BIFP3_1_PCIE_LC_FORCE_EQ_REQ_COEFF__LC_FORCE_POST_CURSOR_REQ_8GT_MASK 0x0007E000L |
|---|
| 106982 | #define BIFP3_1_PCIE_LC_FORCE_EQ_REQ_COEFF__LC_FS_OTHER_END_8GT_MASK 0x01F80000L |
|---|
| 106983 | #define BIFP3_1_PCIE_LC_FORCE_EQ_REQ_COEFF__LC_LF_OTHER_END_8GT_MASK 0x7E000000L |
|---|
| 106984 | //BIFP3_1_PCIE_LC_CNTL6 |
|---|
| 106985 | #define BIFP3_1_PCIE_LC_CNTL6__LC_SPC_MODE_2P5GT__SHIFT 0x0 |
|---|
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|---|
| 106987 | #define BIFP3_1_PCIE_LC_CNTL6__LC_SPC_MODE_8GT__SHIFT 0x4 |
|---|
| 106988 | #define BIFP3_1_PCIE_LC_CNTL6__LC_SPC_MODE_16GT__SHIFT 0x6 |
|---|
| 106989 | #define BIFP3_1_PCIE_LC_CNTL6__LC_SPC_MODE_32GT__SHIFT 0x8 |
|---|
| 106990 | #define BIFP3_1_PCIE_LC_CNTL6__LC_SRIS_EN__SHIFT 0xc |
|---|
| 106991 | #define BIFP3_1_PCIE_LC_CNTL6__LC_SRNS_SKIP_IN_SRIS__SHIFT 0xd |
|---|
| 106992 | #define BIFP3_1_PCIE_LC_CNTL6__LC_SRIS_AUTODETECT_EN__SHIFT 0x14 |
|---|
| 106993 | #define BIFP3_1_PCIE_LC_CNTL6__LC_SRIS_AUTODETECT_FACTOR__SHIFT 0x15 |
|---|
| 106994 | #define BIFP3_1_PCIE_LC_CNTL6__LC_SRIS_AUTODETECT_MODE__SHIFT 0x17 |
|---|
| 106995 | #define BIFP3_1_PCIE_LC_CNTL6__LC_SRIS_AUTODETECT_OUT_OF_RANGE__SHIFT 0x19 |
|---|
| 106996 | #define BIFP3_1_PCIE_LC_CNTL6__LC_OVERRIDE_RETIMER_PRESENCE_EN__SHIFT 0x1a |
|---|
| 106997 | #define BIFP3_1_PCIE_LC_CNTL6__LC_OVERRIDE_RETIMER_PRESENCE__SHIFT 0x1b |
|---|
| 106998 | #define BIFP3_1_PCIE_LC_CNTL6__LC_IGNORE_RETIMER_PRESENCE__SHIFT 0x1d |
|---|
| 106999 | #define BIFP3_1_PCIE_LC_CNTL6__LC_RETIMER_PRESENCE__SHIFT 0x1e |
|---|
| 107000 | #define BIFP3_1_PCIE_LC_CNTL6__LC_SPC_MODE_2P5GT_MASK 0x00000003L |
|---|
| 107001 | #define BIFP3_1_PCIE_LC_CNTL6__LC_SPC_MODE_5GT_MASK 0x0000000CL |
|---|
| 107002 | #define BIFP3_1_PCIE_LC_CNTL6__LC_SPC_MODE_8GT_MASK 0x00000030L |
|---|
| 107003 | #define BIFP3_1_PCIE_LC_CNTL6__LC_SPC_MODE_16GT_MASK 0x000000C0L |
|---|
| 107004 | #define BIFP3_1_PCIE_LC_CNTL6__LC_SPC_MODE_32GT_MASK 0x00000300L |
|---|
| 107005 | #define BIFP3_1_PCIE_LC_CNTL6__LC_SRIS_EN_MASK 0x00001000L |
|---|
| 107006 | #define BIFP3_1_PCIE_LC_CNTL6__LC_SRNS_SKIP_IN_SRIS_MASK 0x0003E000L |
|---|
| 107007 | #define BIFP3_1_PCIE_LC_CNTL6__LC_SRIS_AUTODETECT_EN_MASK 0x00100000L |
|---|
| 107008 | #define BIFP3_1_PCIE_LC_CNTL6__LC_SRIS_AUTODETECT_FACTOR_MASK 0x00600000L |
|---|
| 107009 | #define BIFP3_1_PCIE_LC_CNTL6__LC_SRIS_AUTODETECT_MODE_MASK 0x01800000L |
|---|
| 107010 | #define BIFP3_1_PCIE_LC_CNTL6__LC_SRIS_AUTODETECT_OUT_OF_RANGE_MASK 0x02000000L |
|---|
| 107011 | #define BIFP3_1_PCIE_LC_CNTL6__LC_OVERRIDE_RETIMER_PRESENCE_EN_MASK 0x04000000L |
|---|
| 107012 | #define BIFP3_1_PCIE_LC_CNTL6__LC_OVERRIDE_RETIMER_PRESENCE_MASK 0x18000000L |
|---|
| 107013 | #define BIFP3_1_PCIE_LC_CNTL6__LC_IGNORE_RETIMER_PRESENCE_MASK 0x20000000L |
|---|
| 107014 | #define BIFP3_1_PCIE_LC_CNTL6__LC_RETIMER_PRESENCE_MASK 0xC0000000L |
|---|
| 107015 | //BIFP3_1_PCIE_LC_CNTL7 |
|---|
| 107016 | #define BIFP3_1_PCIE_LC_CNTL7__LC_EXPECTED_TS2_CFG_COMPLETE__SHIFT 0x0 |
|---|
| 107017 | #define BIFP3_1_PCIE_LC_CNTL7__LC_IGNORE_NON_CONTIG_SETS_IN_RCFG__SHIFT 0x1 |
|---|
| 107018 | #define BIFP3_1_PCIE_LC_CNTL7__LC_ROBUST_TRAINING_BIT_CHK_EN__SHIFT 0x2 |
|---|
| 107019 | #define BIFP3_1_PCIE_LC_CNTL7__LC_RESET_TS_COUNT_ON_EI__SHIFT 0x3 |
|---|
| 107020 | #define BIFP3_1_PCIE_LC_CNTL7__LC_NBIF_ASPM_INPUT_EN__SHIFT 0x4 |
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| 107021 | #define BIFP3_1_PCIE_LC_CNTL7__LC_CLEAR_REVERSE_ATTEMPT_IN_L0__SHIFT 0x5 |
|---|
| 107022 | #define BIFP3_1_PCIE_LC_CNTL7__LC_LOCK_REVERSAL__SHIFT 0x6 |
|---|
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| 107069 | #define BIFP3_1_PCIE_LC_LINK_MANAGEMENT_MASK__LINK_WIDTH_CHANGE_ATTEMPT_FAILED_MASK__SHIFT 0x4 |
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| 107070 | #define BIFP3_1_PCIE_LC_LINK_MANAGEMENT_MASK__LINK_PARTNER_WIDTH_SUPPORT_UPDATE_MASK__SHIFT 0x5 |
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| 107080 | #define BIFP3_1_PCIE_LC_LINK_MANAGEMENT_MASK__TRAINING_SET_MESSAGE_RCVD_MASK__SHIFT 0xf |
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| 107081 | #define BIFP3_1_PCIE_LC_LINK_MANAGEMENT_MASK__SAVE_RESTORE_EQ_SETTINGS_CHANGED_MASK__SHIFT 0x10 |
|---|
| 107082 | #define BIFP3_1_PCIE_LC_LINK_MANAGEMENT_MASK__SAVE_RESTORE_RE_RESTORE_NEEDED_MASK__SHIFT 0x11 |
|---|
| 107083 | #define BIFP3_1_PCIE_LC_LINK_MANAGEMENT_MASK__LINK_PARTNER_REQUIRES_HIGHER_SPEED_MASK__SHIFT 0x12 |
|---|
| 107084 | #define BIFP3_1_PCIE_LC_LINK_MANAGEMENT_MASK__LINK_PARTNER_REQUIRES_WIDER_LINK_WIDTH_MASK__SHIFT 0x13 |
|---|
| 107085 | #define BIFP3_1_PCIE_LC_LINK_MANAGEMENT_MASK__SAFE_RECOVER_SW_EVENT_MASK__SHIFT 0x14 |
|---|
| 107086 | #define BIFP3_1_PCIE_LC_LINK_MANAGEMENT_MASK__FAAE_EQUALIZATION_ENTERED_MASK__SHIFT 0x15 |
|---|
| 107087 | #define BIFP3_1_PCIE_LC_LINK_MANAGEMENT_MASK__FAAE_EVALUATION_READY_MASK__SHIFT 0x16 |
|---|
| 107088 | #define BIFP3_1_PCIE_LC_LINK_MANAGEMENT_MASK__RETRAIN_TARGET_LINK_SPEED_CHANGE_LIMITED_BY_EQ_MASK__SHIFT 0x17 |
|---|
| 107089 | #define BIFP3_1_PCIE_LC_LINK_MANAGEMENT_MASK__LINK_SPEED_UPDATE_MASK_MASK 0x00000001L |
|---|
| 107090 | #define BIFP3_1_PCIE_LC_LINK_MANAGEMENT_MASK__LINK_SPEED_CHANGE_ATTEMPT_FAILED_MASK_MASK 0x00000002L |
|---|
| 107091 | #define BIFP3_1_PCIE_LC_LINK_MANAGEMENT_MASK__LINK_PARTNER_SPEED_SUPPORT_UPDATE_MASK_MASK 0x00000004L |
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| 107092 | #define BIFP3_1_PCIE_LC_LINK_MANAGEMENT_MASK__LINK_WIDTH_UPDATE_MASK_MASK 0x00000008L |
|---|
| 107093 | #define BIFP3_1_PCIE_LC_LINK_MANAGEMENT_MASK__LINK_WIDTH_CHANGE_ATTEMPT_FAILED_MASK_MASK 0x00000010L |
|---|
| 107094 | #define BIFP3_1_PCIE_LC_LINK_MANAGEMENT_MASK__LINK_PARTNER_WIDTH_SUPPORT_UPDATE_MASK_MASK 0x00000020L |
|---|
| 107095 | #define BIFP3_1_PCIE_LC_LINK_MANAGEMENT_MASK__POWER_DOWN_COMMAND_COMPLETE_MASK_MASK 0x00000040L |
|---|
| 107096 | #define BIFP3_1_PCIE_LC_LINK_MANAGEMENT_MASK__BANDWIDTH_UPDATE_MASK_MASK 0x00000080L |
|---|
| 107097 | #define BIFP3_1_PCIE_LC_LINK_MANAGEMENT_MASK__LINK_POWER_STATE_CHANGE_MASK_MASK 0x00000100L |
|---|
| 107098 | #define BIFP3_1_PCIE_LC_LINK_MANAGEMENT_MASK__BW_REQUIREMENT_HINT_MASK_MASK 0x00000200L |
|---|
| 107099 | #define BIFP3_1_PCIE_LC_LINK_MANAGEMENT_MASK__EQUALIZATION_REQUEST_MASK_MASK 0x00000400L |
|---|
| 107100 | #define BIFP3_1_PCIE_LC_LINK_MANAGEMENT_MASK__LINK_PARTNER_ESM_REQUEST_MASK_MASK 0x00000800L |
|---|
| 107101 | #define BIFP3_1_PCIE_LC_LINK_MANAGEMENT_MASK__LOW_SPEED_REQD_IMMEDIATE_MASK_MASK 0x00001000L |
|---|
| 107102 | #define BIFP3_1_PCIE_LC_LINK_MANAGEMENT_MASK__ESTABLISH_ESM_PLL_SETTINGS_MASK_MASK 0x00002000L |
|---|
| 107103 | #define BIFP3_1_PCIE_LC_LINK_MANAGEMENT_MASK__ALTERNATE_PROTOCOL_NEGOTIATION_DONE_MASK_MASK 0x00004000L |
|---|
| 107104 | #define BIFP3_1_PCIE_LC_LINK_MANAGEMENT_MASK__TRAINING_SET_MESSAGE_RCVD_MASK_MASK 0x00008000L |
|---|
| 107105 | #define BIFP3_1_PCIE_LC_LINK_MANAGEMENT_MASK__SAVE_RESTORE_EQ_SETTINGS_CHANGED_MASK_MASK 0x00010000L |
|---|
| 107106 | #define BIFP3_1_PCIE_LC_LINK_MANAGEMENT_MASK__SAVE_RESTORE_RE_RESTORE_NEEDED_MASK_MASK 0x00020000L |
|---|
| 107107 | #define BIFP3_1_PCIE_LC_LINK_MANAGEMENT_MASK__LINK_PARTNER_REQUIRES_HIGHER_SPEED_MASK_MASK 0x00040000L |
|---|
| 107108 | #define BIFP3_1_PCIE_LC_LINK_MANAGEMENT_MASK__LINK_PARTNER_REQUIRES_WIDER_LINK_WIDTH_MASK_MASK 0x00080000L |
|---|
| 107109 | #define BIFP3_1_PCIE_LC_LINK_MANAGEMENT_MASK__SAFE_RECOVER_SW_EVENT_MASK_MASK 0x00100000L |
|---|
| 107110 | #define BIFP3_1_PCIE_LC_LINK_MANAGEMENT_MASK__FAAE_EQUALIZATION_ENTERED_MASK_MASK 0x00200000L |
|---|
| 107111 | #define BIFP3_1_PCIE_LC_LINK_MANAGEMENT_MASK__FAAE_EVALUATION_READY_MASK_MASK 0x00400000L |
|---|
| 107112 | #define BIFP3_1_PCIE_LC_LINK_MANAGEMENT_MASK__RETRAIN_TARGET_LINK_SPEED_CHANGE_LIMITED_BY_EQ_MASK_MASK 0x00800000L |
|---|
| 107113 | //BIFP3_1_PCIEP_STRAP_LC |
|---|
| 107114 | #define BIFP3_1_PCIEP_STRAP_LC__STRAP_FTS_yTSx_COUNT__SHIFT 0x0 |
|---|
| 107115 | #define BIFP3_1_PCIEP_STRAP_LC__STRAP_LONG_yTSx_COUNT__SHIFT 0x2 |
|---|
| 107116 | #define BIFP3_1_PCIEP_STRAP_LC__STRAP_MED_yTSx_COUNT__SHIFT 0x4 |
|---|
| 107117 | #define BIFP3_1_PCIEP_STRAP_LC__STRAP_SHORT_yTSx_COUNT__SHIFT 0x6 |
|---|
| 107118 | #define BIFP3_1_PCIEP_STRAP_LC__STRAP_SKIP_INTERVAL__SHIFT 0x8 |
|---|
| 107119 | #define BIFP3_1_PCIEP_STRAP_LC__STRAP_BYPASS_RCVR_DET__SHIFT 0xb |
|---|
| 107120 | #define BIFP3_1_PCIEP_STRAP_LC__STRAP_COMPLIANCE_DIS__SHIFT 0xc |
|---|
| 107121 | #define BIFP3_1_PCIEP_STRAP_LC__STRAP_FORCE_COMPLIANCE__SHIFT 0xd |
|---|
| 107122 | #define BIFP3_1_PCIEP_STRAP_LC__STRAP_REVERSE_LC_LANES__SHIFT 0xe |
|---|
| 107123 | #define BIFP3_1_PCIEP_STRAP_LC__STRAP_AUTO_RC_SPEED_NEGOTIATION_DIS__SHIFT 0xf |
|---|
| 107124 | #define BIFP3_1_PCIEP_STRAP_LC__STRAP_LANE_NEGOTIATION__SHIFT 0x10 |
|---|
| 107125 | #define BIFP3_1_PCIEP_STRAP_LC__STRAP_MARGINING_USES_SOFTWARE__SHIFT 0x13 |
|---|
| 107126 | #define BIFP3_1_PCIEP_STRAP_LC__STRAP_RTM1_PRESENCE_DET_SUPP__SHIFT 0x14 |
|---|
| 107127 | #define BIFP3_1_PCIEP_STRAP_LC__STRAP_RTM2_PRESENCE_DET_SUPP__SHIFT 0x15 |
|---|
| 107128 | #define BIFP3_1_PCIEP_STRAP_LC__STRAP_AUTO_RC_SPEED_NEGOTIATION_16GT_DIS__SHIFT 0x16 |
|---|
| 107129 | #define BIFP3_1_PCIEP_STRAP_LC__STRAP_AUTO_RC_SPEED_NEGOTIATION_32GT_DIS__SHIFT 0x17 |
|---|
| 107130 | #define BIFP3_1_PCIEP_STRAP_LC__STRAP_FTS_yTSx_COUNT_MASK 0x00000003L |
|---|
| 107131 | #define BIFP3_1_PCIEP_STRAP_LC__STRAP_LONG_yTSx_COUNT_MASK 0x0000000CL |
|---|
| 107132 | #define BIFP3_1_PCIEP_STRAP_LC__STRAP_MED_yTSx_COUNT_MASK 0x00000030L |
|---|
| 107133 | #define BIFP3_1_PCIEP_STRAP_LC__STRAP_SHORT_yTSx_COUNT_MASK 0x000000C0L |
|---|
| 107134 | #define BIFP3_1_PCIEP_STRAP_LC__STRAP_SKIP_INTERVAL_MASK 0x00000700L |
|---|
| 107135 | #define BIFP3_1_PCIEP_STRAP_LC__STRAP_BYPASS_RCVR_DET_MASK 0x00000800L |
|---|
| 107136 | #define BIFP3_1_PCIEP_STRAP_LC__STRAP_COMPLIANCE_DIS_MASK 0x00001000L |
|---|
| 107137 | #define BIFP3_1_PCIEP_STRAP_LC__STRAP_FORCE_COMPLIANCE_MASK 0x00002000L |
|---|
| 107138 | #define BIFP3_1_PCIEP_STRAP_LC__STRAP_REVERSE_LC_LANES_MASK 0x00004000L |
|---|
| 107139 | #define BIFP3_1_PCIEP_STRAP_LC__STRAP_AUTO_RC_SPEED_NEGOTIATION_DIS_MASK 0x00008000L |
|---|
| 107140 | #define BIFP3_1_PCIEP_STRAP_LC__STRAP_LANE_NEGOTIATION_MASK 0x00070000L |
|---|
| 107141 | #define BIFP3_1_PCIEP_STRAP_LC__STRAP_MARGINING_USES_SOFTWARE_MASK 0x00080000L |
|---|
| 107142 | #define BIFP3_1_PCIEP_STRAP_LC__STRAP_RTM1_PRESENCE_DET_SUPP_MASK 0x00100000L |
|---|
| 107143 | #define BIFP3_1_PCIEP_STRAP_LC__STRAP_RTM2_PRESENCE_DET_SUPP_MASK 0x00200000L |
|---|
| 107144 | #define BIFP3_1_PCIEP_STRAP_LC__STRAP_AUTO_RC_SPEED_NEGOTIATION_16GT_DIS_MASK 0x00400000L |
|---|
| 107145 | #define BIFP3_1_PCIEP_STRAP_LC__STRAP_AUTO_RC_SPEED_NEGOTIATION_32GT_DIS_MASK 0x00800000L |
|---|
| 107146 | //BIFP3_1_PCIEP_STRAP_MISC |
|---|
| 107147 | #define BIFP3_1_PCIEP_STRAP_MISC__STRAP_REVERSE_LANES__SHIFT 0x0 |
|---|
| 107148 | #define BIFP3_1_PCIEP_STRAP_MISC__STRAP_E2E_PREFIX_EN__SHIFT 0x1 |
|---|
| 107149 | #define BIFP3_1_PCIEP_STRAP_MISC__STRAP_EXTENDED_FMT_SUPPORTED__SHIFT 0x2 |
|---|
| 107150 | #define BIFP3_1_PCIEP_STRAP_MISC__STRAP_OBFF_SUPPORTED__SHIFT 0x3 |
|---|
| 107151 | #define BIFP3_1_PCIEP_STRAP_MISC__STRAP_LTR_SUPPORTED__SHIFT 0x5 |
|---|
| 107152 | #define BIFP3_1_PCIEP_STRAP_MISC__STRAP_CCIX_EN__SHIFT 0x6 |
|---|
| 107153 | #define BIFP3_1_PCIEP_STRAP_MISC__STRAP_CCIX_OPT_TLP_FMT_SUPPORT__SHIFT 0x7 |
|---|
| 107154 | #define BIFP3_1_PCIEP_STRAP_MISC__STRAP_REVERSE_LANES_MASK 0x00000001L |
|---|
| 107155 | #define BIFP3_1_PCIEP_STRAP_MISC__STRAP_E2E_PREFIX_EN_MASK 0x00000002L |
|---|
| 107156 | #define BIFP3_1_PCIEP_STRAP_MISC__STRAP_EXTENDED_FMT_SUPPORTED_MASK 0x00000004L |
|---|
| 107157 | #define BIFP3_1_PCIEP_STRAP_MISC__STRAP_OBFF_SUPPORTED_MASK 0x00000018L |
|---|
| 107158 | #define BIFP3_1_PCIEP_STRAP_MISC__STRAP_LTR_SUPPORTED_MASK 0x00000020L |
|---|
| 107159 | #define BIFP3_1_PCIEP_STRAP_MISC__STRAP_CCIX_EN_MASK 0x00000040L |
|---|
| 107160 | #define BIFP3_1_PCIEP_STRAP_MISC__STRAP_CCIX_OPT_TLP_FMT_SUPPORT_MASK 0x00000080L |
|---|
| 107161 | //BIFP3_1_PCIEP_STRAP_LC2 |
|---|
| 107162 | #define BIFP3_1_PCIEP_STRAP_LC2__STRAP_ESM_MODE_SUPPORTED__SHIFT 0x0 |
|---|
| 107163 | #define BIFP3_1_PCIEP_STRAP_LC2__STRAP_ESM_PHY_REACH_LEN_CAP__SHIFT 0x1 |
|---|
| 107164 | #define BIFP3_1_PCIEP_STRAP_LC2__STRAP_ESM_RECAL_NEEDED__SHIFT 0x3 |
|---|
| 107165 | #define BIFP3_1_PCIEP_STRAP_LC2__STRAP_ESM_CALIB_TIME__SHIFT 0x4 |
|---|
| 107166 | #define BIFP3_1_PCIEP_STRAP_LC2__STRAP_ESM_QUICK_EQ_TIMEOUT__SHIFT 0x7 |
|---|
| 107167 | #define BIFP3_1_PCIEP_STRAP_LC2__STRAP_ESM_MODE_SUPPORTED_MASK 0x00000001L |
|---|
| 107168 | #define BIFP3_1_PCIEP_STRAP_LC2__STRAP_ESM_PHY_REACH_LEN_CAP_MASK 0x00000006L |
|---|
| 107169 | #define BIFP3_1_PCIEP_STRAP_LC2__STRAP_ESM_RECAL_NEEDED_MASK 0x00000008L |
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| 107170 | #define BIFP3_1_PCIEP_STRAP_LC2__STRAP_ESM_CALIB_TIME_MASK 0x00000070L |
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| 107171 | #define BIFP3_1_PCIEP_STRAP_LC2__STRAP_ESM_QUICK_EQ_TIMEOUT_MASK 0x00000380L |
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| 107172 | //BIFP3_1_PCIE_LC_L1_PM_SUBSTATE |
|---|
| 107173 | #define BIFP3_1_PCIE_LC_L1_PM_SUBSTATE__LC_L1_SUBSTATES_OVERRIDE_EN__SHIFT 0x0 |
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|---|
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|---|
| 107177 | #define BIFP3_1_PCIE_LC_L1_PM_SUBSTATE__LC_ASPM_L1_1_OVERRIDE__SHIFT 0x4 |
|---|
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| 107179 | #define BIFP3_1_PCIE_LC_L1_PM_SUBSTATE__LC_T_POWER_ON_SCALE__SHIFT 0x6 |
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| 107180 | #define BIFP3_1_PCIE_LC_L1_PM_SUBSTATE__LC_T_POWER_ON_VALUE__SHIFT 0x8 |
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| 107181 | #define BIFP3_1_PCIE_LC_L1_PM_SUBSTATE__T_POWER_ON_FCH_COPY_EN__SHIFT 0xd |
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| 107182 | #define BIFP3_1_PCIE_LC_L1_PM_SUBSTATE__T_POWER_ON_FCH_COPY_TRIGGER__SHIFT 0xe |
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| 107183 | #define BIFP3_1_PCIE_LC_L1_PM_SUBSTATE__LC_L1_2_BLOCK_EXIT_PG_COMMIT__SHIFT 0xf |
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| 107186 | #define BIFP3_1_PCIE_LC_L1_PM_SUBSTATE__LC_DEFER_L1_2_EXIT__SHIFT 0x17 |
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| 107187 | #define BIFP3_1_PCIE_LC_L1_PM_SUBSTATE__LC_WAKE_FROM_ASPM_L1_ON_PM_CONTROL_CLEAR__SHIFT 0x1a |
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| 107188 | #define BIFP3_1_PCIE_LC_L1_PM_SUBSTATE__LC_FORCE_L1_PG_EXIT_ON_REG_WRITE__SHIFT 0x1b |
|---|
| 107189 | #define BIFP3_1_PCIE_LC_L1_PM_SUBSTATE__LC_QUICK_L1_1_ABORT_IN_L1__SHIFT 0x1c |
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| 107190 | #define BIFP3_1_PCIE_LC_L1_PM_SUBSTATE__LC_QUICK_L1_2_ABORT_IN_L1__SHIFT 0x1d |
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|---|
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| 107193 | #define BIFP3_1_PCIE_LC_L1_PM_SUBSTATE__LC_L1_SUBSTATES_OVERRIDE_EN_MASK 0x00000001L |
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| 107197 | #define BIFP3_1_PCIE_LC_L1_PM_SUBSTATE__LC_ASPM_L1_1_OVERRIDE_MASK 0x00000010L |
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| 107198 | #define BIFP3_1_PCIE_LC_L1_PM_SUBSTATE__LC_CLKREQ_FILTER_EN_MASK 0x00000020L |
|---|
| 107199 | #define BIFP3_1_PCIE_LC_L1_PM_SUBSTATE__LC_T_POWER_ON_SCALE_MASK 0x000000C0L |
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| 107200 | #define BIFP3_1_PCIE_LC_L1_PM_SUBSTATE__LC_T_POWER_ON_VALUE_MASK 0x00001F00L |
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| 107201 | #define BIFP3_1_PCIE_LC_L1_PM_SUBSTATE__T_POWER_ON_FCH_COPY_EN_MASK 0x00002000L |
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| 107202 | #define BIFP3_1_PCIE_LC_L1_PM_SUBSTATE__T_POWER_ON_FCH_COPY_TRIGGER_MASK 0x00004000L |
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| 107203 | #define BIFP3_1_PCIE_LC_L1_PM_SUBSTATE__LC_L1_2_BLOCK_EXIT_PG_COMMIT_MASK 0x00008000L |
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| 107204 | #define BIFP3_1_PCIE_LC_L1_PM_SUBSTATE__LC_L1_1_POWERDOWN_MASK 0x00070000L |
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| 107205 | #define BIFP3_1_PCIE_LC_L1_PM_SUBSTATE__LC_L1_2_POWERDOWN_MASK 0x00700000L |
|---|
| 107206 | #define BIFP3_1_PCIE_LC_L1_PM_SUBSTATE__LC_DEFER_L1_2_EXIT_MASK 0x03800000L |
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| 107207 | #define BIFP3_1_PCIE_LC_L1_PM_SUBSTATE__LC_WAKE_FROM_ASPM_L1_ON_PM_CONTROL_CLEAR_MASK 0x04000000L |
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| 107208 | #define BIFP3_1_PCIE_LC_L1_PM_SUBSTATE__LC_FORCE_L1_PG_EXIT_ON_REG_WRITE_MASK 0x08000000L |
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| 107209 | #define BIFP3_1_PCIE_LC_L1_PM_SUBSTATE__LC_QUICK_L1_1_ABORT_IN_L1_MASK 0x10000000L |
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| 107210 | #define BIFP3_1_PCIE_LC_L1_PM_SUBSTATE__LC_QUICK_L1_2_ABORT_IN_L1_MASK 0x20000000L |
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| 107211 | #define BIFP3_1_PCIE_LC_L1_PM_SUBSTATE__LC_AUX_COUNT_REFCLK_INCREMENT_EN_MASK 0x40000000L |
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| 107213 | //BIFP3_1_PCIE_LC_L1_PM_SUBSTATE2 |
|---|
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| 107216 | #define BIFP3_1_PCIE_LC_L1_PM_SUBSTATE2__LC_AUX_COUNT_REFCLK_INCREMENT_INTERNAL_POWERDOWN__SHIFT 0xe |
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|---|
| 107218 | #define BIFP3_1_PCIE_LC_L1_PM_SUBSTATE2__LC_LTR_THRESHOLD_VALUE__SHIFT 0x10 |
|---|
| 107219 | #define BIFP3_1_PCIE_LC_L1_PM_SUBSTATE2__LC_DELAY_POWERDOWN_P2_L1_2_EXIT__SHIFT 0x1b |
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| 107220 | #define BIFP3_1_PCIE_LC_L1_PM_SUBSTATE2__LC_DELAY_REFCLK_L1_2_T_POWERON__SHIFT 0x1c |
|---|
| 107221 | #define BIFP3_1_PCIE_LC_L1_PM_SUBSTATE2__LC_IGNORE_RX_ELEC_IDLE_IN_L1_2__SHIFT 0x1d |
|---|
| 107222 | #define BIFP3_1_PCIE_LC_L1_PM_SUBSTATE2__LC_SKIP_L1_2_POWERDOWN_IN_ABORTED_ENTRY__SHIFT 0x1e |
|---|
| 107223 | #define BIFP3_1_PCIE_LC_L1_PM_SUBSTATE2__LC_BLOCK_NEAREND_L1_2_WAKEUP__SHIFT 0x1f |
|---|
| 107224 | #define BIFP3_1_PCIE_LC_L1_PM_SUBSTATE2__LC_CM_RESTORE_TIME_MASK 0x000000FFL |
|---|
| 107225 | #define BIFP3_1_PCIE_LC_L1_PM_SUBSTATE2__LC_LTR_THRESHOLD_SCALE_MASK 0x00000700L |
|---|
| 107226 | #define BIFP3_1_PCIE_LC_L1_PM_SUBSTATE2__LC_AUX_COUNT_REFCLK_INCREMENT_INTERNAL_POWERDOWN_MASK 0x00004000L |
|---|
| 107227 | #define BIFP3_1_PCIE_LC_L1_PM_SUBSTATE2__LC_AUX_COUNT_REFCLK_INCREMENT_INTERNAL_P2_EDGE_MASK 0x00008000L |
|---|
| 107228 | #define BIFP3_1_PCIE_LC_L1_PM_SUBSTATE2__LC_LTR_THRESHOLD_VALUE_MASK 0x03FF0000L |
|---|
| 107229 | #define BIFP3_1_PCIE_LC_L1_PM_SUBSTATE2__LC_DELAY_POWERDOWN_P2_L1_2_EXIT_MASK 0x08000000L |
|---|
| 107230 | #define BIFP3_1_PCIE_LC_L1_PM_SUBSTATE2__LC_DELAY_REFCLK_L1_2_T_POWERON_MASK 0x10000000L |
|---|
| 107231 | #define BIFP3_1_PCIE_LC_L1_PM_SUBSTATE2__LC_IGNORE_RX_ELEC_IDLE_IN_L1_2_MASK 0x20000000L |
|---|
| 107232 | #define BIFP3_1_PCIE_LC_L1_PM_SUBSTATE2__LC_SKIP_L1_2_POWERDOWN_IN_ABORTED_ENTRY_MASK 0x40000000L |
|---|
| 107233 | #define BIFP3_1_PCIE_LC_L1_PM_SUBSTATE2__LC_BLOCK_NEAREND_L1_2_WAKEUP_MASK 0x80000000L |
|---|
| 107234 | //BIFP3_1_PCIE_LC_L1_PM_SUBSTATE3 |
|---|
| 107235 | #define BIFP3_1_PCIE_LC_L1_PM_SUBSTATE3__T_POWER_ON_FCH_TARGET_ADDRESS_LO__SHIFT 0x0 |
|---|
| 107236 | #define BIFP3_1_PCIE_LC_L1_PM_SUBSTATE3__T_POWER_ON_FCH_TARGET_ADDRESS_LO_MASK 0xFFFFFFFFL |
|---|
| 107237 | //BIFP3_1_PCIE_LC_L1_PM_SUBSTATE4 |
|---|
| 107238 | #define BIFP3_1_PCIE_LC_L1_PM_SUBSTATE4__T_POWER_ON_FCH_TARGET_ADDRESS_HI__SHIFT 0x0 |
|---|
| 107239 | #define BIFP3_1_PCIE_LC_L1_PM_SUBSTATE4__T_POWER_ON_FCH_TARGET_ADDRESS_HI_MASK 0xFFFFFFFFL |
|---|
| 107240 | //BIFP3_1_PCIE_LC_L1_PM_SUBSTATE5 |
|---|
| 107241 | #define BIFP3_1_PCIE_LC_L1_PM_SUBSTATE5__T_POWER_ON_FCH_L12_CLKREQ_DELAY__SHIFT 0x0 |
|---|
| 107242 | #define BIFP3_1_PCIE_LC_L1_PM_SUBSTATE5__LC_RECOVERY_WAIT_FOR_ASPM_NAK_ABORT_TIMER__SHIFT 0x8 |
|---|
| 107243 | #define BIFP3_1_PCIE_LC_L1_PM_SUBSTATE5__LC_BLOCK_EI_L1_REFCLK_OFF__SHIFT 0x1e |
|---|
| 107244 | #define BIFP3_1_PCIE_LC_L1_PM_SUBSTATE5__LC_IGNORE_ALL_RX_ELEC_IDLE_IN_L1SS__SHIFT 0x1f |
|---|
| 107245 | #define BIFP3_1_PCIE_LC_L1_PM_SUBSTATE5__T_POWER_ON_FCH_L12_CLKREQ_DELAY_MASK 0x000000FFL |
|---|
| 107246 | #define BIFP3_1_PCIE_LC_L1_PM_SUBSTATE5__LC_RECOVERY_WAIT_FOR_ASPM_NAK_ABORT_TIMER_MASK 0x00000300L |
|---|
| 107247 | #define BIFP3_1_PCIE_LC_L1_PM_SUBSTATE5__LC_BLOCK_EI_L1_REFCLK_OFF_MASK 0x40000000L |
|---|
| 107248 | #define BIFP3_1_PCIE_LC_L1_PM_SUBSTATE5__LC_IGNORE_ALL_RX_ELEC_IDLE_IN_L1SS_MASK 0x80000000L |
|---|
| 107249 | //BIFP3_1_PCIEP_BCH_ECC_CNTL |
|---|
| 107250 | #define BIFP3_1_PCIEP_BCH_ECC_CNTL__STRAP_BCH_ECC_EN__SHIFT 0x0 |
|---|
| 107251 | #define BIFP3_1_PCIEP_BCH_ECC_CNTL__BCH_ECC_ERROR_THRESHOLD__SHIFT 0x8 |
|---|
| 107252 | #define BIFP3_1_PCIEP_BCH_ECC_CNTL__BCH_ECC_ERROR_STATUS__SHIFT 0x10 |
|---|
| 107253 | #define BIFP3_1_PCIEP_BCH_ECC_CNTL__STRAP_BCH_ECC_EN_MASK 0x00000001L |
|---|
| 107254 | #define BIFP3_1_PCIEP_BCH_ECC_CNTL__BCH_ECC_ERROR_THRESHOLD_MASK 0x0000FF00L |
|---|
| 107255 | #define BIFP3_1_PCIEP_BCH_ECC_CNTL__BCH_ECC_ERROR_STATUS_MASK 0xFFFF0000L |
|---|
| 107256 | //BIFP3_1_PCIE_LC_CNTL8 |
|---|
| 107257 | #define BIFP3_1_PCIE_LC_CNTL8__LC_FOM_TIME__SHIFT 0x0 |
|---|
| 107258 | #define BIFP3_1_PCIE_LC_CNTL8__LC_EX_SEARCH_TRAVERSAL_MODE__SHIFT 0x2 |
|---|
| 107259 | #define BIFP3_1_PCIE_LC_CNTL8__LC_LOCK_IN_EQ_RESPONSE__SHIFT 0x3 |
|---|
| 107260 | #define BIFP3_1_PCIE_LC_CNTL8__LC_ESM_RATE0_TIMER_FACTOR__SHIFT 0x4 |
|---|
| 107261 | #define BIFP3_1_PCIE_LC_CNTL8__LC_ESM_RATE1_TIMER_FACTOR__SHIFT 0x6 |
|---|
| 107262 | #define BIFP3_1_PCIE_LC_CNTL8__LC_ESM_RATE2_TIMER_FACTOR__SHIFT 0x8 |
|---|
| 107263 | #define BIFP3_1_PCIE_LC_CNTL8__LC_USC_ACCEPTABLE_PRESETS__SHIFT 0xa |
|---|
| 107264 | #define BIFP3_1_PCIE_LC_CNTL8__LC_FORCE_LOOPBACK_EQ_ON__SHIFT 0x14 |
|---|
| 107265 | #define BIFP3_1_PCIE_LC_CNTL8__LC_LOOPBACK_EQ_IN_PROGRESS__SHIFT 0x15 |
|---|
| 107266 | #define BIFP3_1_PCIE_LC_CNTL8__LC_FORCE_LOOPBACK_EQ_TRANSMIT_MOD_COMP_PATTERN__SHIFT 0x16 |
|---|
| 107267 | #define BIFP3_1_PCIE_LC_CNTL8__LC_LOOPBACK_EQ_TRANSMIT_MOD_COMP_PATTERN__SHIFT 0x17 |
|---|
| 107268 | #define BIFP3_1_PCIE_LC_CNTL8__LC_FORCE_LOOPBACK_EQ_LANE_UNDER_TEST__SHIFT 0x18 |
|---|
| 107269 | #define BIFP3_1_PCIE_LC_CNTL8__LC_LOOPBACK_EQ_LANE_UNDER_TEST__SHIFT 0x1c |
|---|
| 107270 | #define BIFP3_1_PCIE_LC_CNTL8__LC_FOM_TIME_MASK 0x00000003L |
|---|
| 107271 | #define BIFP3_1_PCIE_LC_CNTL8__LC_EX_SEARCH_TRAVERSAL_MODE_MASK 0x00000004L |
|---|
| 107272 | #define BIFP3_1_PCIE_LC_CNTL8__LC_LOCK_IN_EQ_RESPONSE_MASK 0x00000008L |
|---|
| 107273 | #define BIFP3_1_PCIE_LC_CNTL8__LC_ESM_RATE0_TIMER_FACTOR_MASK 0x00000030L |
|---|
| 107274 | #define BIFP3_1_PCIE_LC_CNTL8__LC_ESM_RATE1_TIMER_FACTOR_MASK 0x000000C0L |
|---|
| 107275 | #define BIFP3_1_PCIE_LC_CNTL8__LC_ESM_RATE2_TIMER_FACTOR_MASK 0x00000300L |
|---|
| 107276 | #define BIFP3_1_PCIE_LC_CNTL8__LC_USC_ACCEPTABLE_PRESETS_MASK 0x000FFC00L |
|---|
| 107277 | #define BIFP3_1_PCIE_LC_CNTL8__LC_FORCE_LOOPBACK_EQ_ON_MASK 0x00100000L |
|---|
| 107278 | #define BIFP3_1_PCIE_LC_CNTL8__LC_LOOPBACK_EQ_IN_PROGRESS_MASK 0x00200000L |
|---|
| 107279 | #define BIFP3_1_PCIE_LC_CNTL8__LC_FORCE_LOOPBACK_EQ_TRANSMIT_MOD_COMP_PATTERN_MASK 0x00400000L |
|---|
| 107280 | #define BIFP3_1_PCIE_LC_CNTL8__LC_LOOPBACK_EQ_TRANSMIT_MOD_COMP_PATTERN_MASK 0x00800000L |
|---|
| 107281 | #define BIFP3_1_PCIE_LC_CNTL8__LC_FORCE_LOOPBACK_EQ_LANE_UNDER_TEST_MASK 0x0F000000L |
|---|
| 107282 | #define BIFP3_1_PCIE_LC_CNTL8__LC_LOOPBACK_EQ_LANE_UNDER_TEST_MASK 0xF0000000L |
|---|
| 107283 | //BIFP3_1_PCIE_LC_CNTL9 |
|---|
| 107284 | #define BIFP3_1_PCIE_LC_CNTL9__LC_RESET_RCVR_DETECTED_ALL_ARCS__SHIFT 0x0 |
|---|
| 107285 | #define BIFP3_1_PCIE_LC_CNTL9__LC_LOOPBACK_WAIT_FOR_ALL_ACTIVE_LANES__SHIFT 0x1 |
|---|
| 107286 | #define BIFP3_1_PCIE_LC_CNTL9__LC_CHECK_EC_GEN3_LOOPBACK_ACTIVE__SHIFT 0x2 |
|---|
| 107287 | #define BIFP3_1_PCIE_LC_CNTL9__LC_LOOPBACK_EQ_ARC_EN__SHIFT 0x3 |
|---|
| 107288 | #define BIFP3_1_PCIE_LC_CNTL9__LC_LOOPBACK_EQ_TRANSMIT_MOD_COMP_PATTERN_EN__SHIFT 0x4 |
|---|
| 107289 | #define BIFP3_1_PCIE_LC_CNTL9__LC_ENFORCE_SINGLE_L1_SUBSTATE_CLK_PDWN_ASSERTION_EN__SHIFT 0x5 |
|---|
| 107290 | #define BIFP3_1_PCIE_LC_CNTL9__LC_EXT_ASPM_L12_COMMONMODE_COUNT_METHOD__SHIFT 0x6 |
|---|
| 107291 | #define BIFP3_1_PCIE_LC_CNTL9__LC_ALT_RX_EQ_IN_PROGRESS_EN__SHIFT 0x7 |
|---|
| 107292 | #define BIFP3_1_PCIE_LC_CNTL9__LC_USE_LONG_SERIAL_QUICKSIM_TIMEOUTS__SHIFT 0x8 |
|---|
| 107293 | #define BIFP3_1_PCIE_LC_CNTL9__LC_ALLOW_DLLPS_OTHER_SIDE_REMOVE_SPEED__SHIFT 0x9 |
|---|
| 107294 | #define BIFP3_1_PCIE_LC_CNTL9__LC_DELAY_POLL_COMP_SPD_CHG_AFTER_TXMARGIN__SHIFT 0xa |
|---|
| 107295 | #define BIFP3_1_PCIE_LC_CNTL9__LC_RESET_SKP_SELECT_16GT_ON_TRAINING_BIT__SHIFT 0xb |
|---|
| 107296 | #define BIFP3_1_PCIE_LC_CNTL9__LC_TRAINING_BITS_REQUIRED__SHIFT 0xc |
|---|
| 107297 | #define BIFP3_1_PCIE_LC_CNTL9__LC_REPEAT_RXEQEVAL_AFTER_TIMEOUT__SHIFT 0xe |
|---|
| 107298 | #define BIFP3_1_PCIE_LC_CNTL9__LC_CPM_IDLE_REFCLKREQ_CHECK__SHIFT 0xf |
|---|
| 107299 | #define BIFP3_1_PCIE_LC_CNTL9__LC_REFCLK_OFF_NO_RCVR_LANES__SHIFT 0x10 |
|---|
| 107300 | #define BIFP3_1_PCIE_LC_CNTL9__LC_INDEPENDENT_CHIP_PCS_REFCLKREQ_EN__SHIFT 0x11 |
|---|
| 107301 | #define BIFP3_1_PCIE_LC_CNTL9__LC_REFCLKREQ_IN_HOLD_TRAINING__SHIFT 0x12 |
|---|
| 107302 | #define BIFP3_1_PCIE_LC_CNTL9__LC_DEASSERT_REFCLKREQ_IN_NON_SS_L1__SHIFT 0x13 |
|---|
| 107303 | #define BIFP3_1_PCIE_LC_CNTL9__LC_HOLD_REFCLKREQ_UNTIL_L1SS_POWERDOWN__SHIFT 0x14 |
|---|
| 107304 | #define BIFP3_1_PCIE_LC_CNTL9__LC_CLKGATE_WAIT_FOR_REFCLKACK__SHIFT 0x15 |
|---|
| 107305 | #define BIFP3_1_PCIE_LC_CNTL9__LC_DYN_LANES_L1_SS_POWERDOWN__SHIFT 0x16 |
|---|
| 107306 | #define BIFP3_1_PCIE_LC_CNTL9__LC_USE_OLD_PHYSTATUS_FOR_POWERDOWN_INACTIVE__SHIFT 0x17 |
|---|
| 107307 | #define BIFP3_1_PCIE_LC_CNTL9__LC_BLOCK_L0s_FOR_POWERDOWN_CHANGE__SHIFT 0x18 |
|---|
| 107308 | #define BIFP3_1_PCIE_LC_CNTL9__LC_RECOVERY_WAIT_FOR_ASPM_NAK__SHIFT 0x19 |
|---|
| 107309 | #define BIFP3_1_PCIE_LC_CNTL9__LC_WAIT_FOR_NONPAD_LINK_NUM_LANE0__SHIFT 0x1a |
|---|
| 107310 | #define BIFP3_1_PCIE_LC_CNTL9__LC_CLR_LINK_LANE_NUM_ON_NO_TSX_LANE__SHIFT 0x1b |
|---|
| 107311 | #define BIFP3_1_PCIE_LC_CNTL9__LC_USE_NEW_EQ_SYMBOL_6_EN__SHIFT 0x1c |
|---|
| 107312 | #define BIFP3_1_PCIE_LC_CNTL9__LC_DEC_FAILED_SPEED_CHANGE_COUNT_ABORT_BYPASS_TO_HIGH_RATE__SHIFT 0x1d |
|---|
| 107313 | #define BIFP3_1_PCIE_LC_CNTL9__LC_CONFIG_WAIT_FOR_EIEOS__SHIFT 0x1e |
|---|
| 107314 | #define BIFP3_1_PCIE_LC_CNTL9__LC_HOLD_TLP_TO_XMIT_PULSE_IN_L1__SHIFT 0x1f |
|---|
| 107315 | #define BIFP3_1_PCIE_LC_CNTL9__LC_RESET_RCVR_DETECTED_ALL_ARCS_MASK 0x00000001L |
|---|
| 107316 | #define BIFP3_1_PCIE_LC_CNTL9__LC_LOOPBACK_WAIT_FOR_ALL_ACTIVE_LANES_MASK 0x00000002L |
|---|
| 107317 | #define BIFP3_1_PCIE_LC_CNTL9__LC_CHECK_EC_GEN3_LOOPBACK_ACTIVE_MASK 0x00000004L |
|---|
| 107318 | #define BIFP3_1_PCIE_LC_CNTL9__LC_LOOPBACK_EQ_ARC_EN_MASK 0x00000008L |
|---|
| 107319 | #define BIFP3_1_PCIE_LC_CNTL9__LC_LOOPBACK_EQ_TRANSMIT_MOD_COMP_PATTERN_EN_MASK 0x00000010L |
|---|
| 107320 | #define BIFP3_1_PCIE_LC_CNTL9__LC_ENFORCE_SINGLE_L1_SUBSTATE_CLK_PDWN_ASSERTION_EN_MASK 0x00000020L |
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| 107321 | #define BIFP3_1_PCIE_LC_CNTL9__LC_EXT_ASPM_L12_COMMONMODE_COUNT_METHOD_MASK 0x00000040L |
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| 107322 | #define BIFP3_1_PCIE_LC_CNTL9__LC_ALT_RX_EQ_IN_PROGRESS_EN_MASK 0x00000080L |
|---|
| 107323 | #define BIFP3_1_PCIE_LC_CNTL9__LC_USE_LONG_SERIAL_QUICKSIM_TIMEOUTS_MASK 0x00000100L |
|---|
| 107324 | #define BIFP3_1_PCIE_LC_CNTL9__LC_ALLOW_DLLPS_OTHER_SIDE_REMOVE_SPEED_MASK 0x00000200L |
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| 107325 | #define BIFP3_1_PCIE_LC_CNTL9__LC_DELAY_POLL_COMP_SPD_CHG_AFTER_TXMARGIN_MASK 0x00000400L |
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| 107326 | #define BIFP3_1_PCIE_LC_CNTL9__LC_RESET_SKP_SELECT_16GT_ON_TRAINING_BIT_MASK 0x00000800L |
|---|
| 107327 | #define BIFP3_1_PCIE_LC_CNTL9__LC_TRAINING_BITS_REQUIRED_MASK 0x00003000L |
|---|
| 107328 | #define BIFP3_1_PCIE_LC_CNTL9__LC_REPEAT_RXEQEVAL_AFTER_TIMEOUT_MASK 0x00004000L |
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| 107329 | #define BIFP3_1_PCIE_LC_CNTL9__LC_CPM_IDLE_REFCLKREQ_CHECK_MASK 0x00008000L |
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| 107330 | #define BIFP3_1_PCIE_LC_CNTL9__LC_REFCLK_OFF_NO_RCVR_LANES_MASK 0x00010000L |
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| 107331 | #define BIFP3_1_PCIE_LC_CNTL9__LC_INDEPENDENT_CHIP_PCS_REFCLKREQ_EN_MASK 0x00020000L |
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| 107333 | #define BIFP3_1_PCIE_LC_CNTL9__LC_DEASSERT_REFCLKREQ_IN_NON_SS_L1_MASK 0x00080000L |
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| 107334 | #define BIFP3_1_PCIE_LC_CNTL9__LC_HOLD_REFCLKREQ_UNTIL_L1SS_POWERDOWN_MASK 0x00100000L |
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| 107335 | #define BIFP3_1_PCIE_LC_CNTL9__LC_CLKGATE_WAIT_FOR_REFCLKACK_MASK 0x00200000L |
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| 107336 | #define BIFP3_1_PCIE_LC_CNTL9__LC_DYN_LANES_L1_SS_POWERDOWN_MASK 0x00400000L |
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| 107337 | #define BIFP3_1_PCIE_LC_CNTL9__LC_USE_OLD_PHYSTATUS_FOR_POWERDOWN_INACTIVE_MASK 0x00800000L |
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| 107338 | #define BIFP3_1_PCIE_LC_CNTL9__LC_BLOCK_L0s_FOR_POWERDOWN_CHANGE_MASK 0x01000000L |
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| 107339 | #define BIFP3_1_PCIE_LC_CNTL9__LC_RECOVERY_WAIT_FOR_ASPM_NAK_MASK 0x02000000L |
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| 107340 | #define BIFP3_1_PCIE_LC_CNTL9__LC_WAIT_FOR_NONPAD_LINK_NUM_LANE0_MASK 0x04000000L |
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| 107341 | #define BIFP3_1_PCIE_LC_CNTL9__LC_CLR_LINK_LANE_NUM_ON_NO_TSX_LANE_MASK 0x08000000L |
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| 107342 | #define BIFP3_1_PCIE_LC_CNTL9__LC_USE_NEW_EQ_SYMBOL_6_EN_MASK 0x10000000L |
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| 107343 | #define BIFP3_1_PCIE_LC_CNTL9__LC_DEC_FAILED_SPEED_CHANGE_COUNT_ABORT_BYPASS_TO_HIGH_RATE_MASK 0x20000000L |
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| 107344 | #define BIFP3_1_PCIE_LC_CNTL9__LC_CONFIG_WAIT_FOR_EIEOS_MASK 0x40000000L |
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| 107345 | #define BIFP3_1_PCIE_LC_CNTL9__LC_HOLD_TLP_TO_XMIT_PULSE_IN_L1_MASK 0x80000000L |
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| 107346 | //BIFP3_1_PCIE_LC_FORCE_COEFF2 |
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| 107347 | #define BIFP3_1_PCIE_LC_FORCE_COEFF2__LC_FORCE_COEFF_16GT__SHIFT 0x0 |
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| 107348 | #define BIFP3_1_PCIE_LC_FORCE_COEFF2__LC_FORCE_PRE_CURSOR_16GT__SHIFT 0x1 |
|---|
| 107349 | #define BIFP3_1_PCIE_LC_FORCE_COEFF2__LC_FORCE_CURSOR_16GT__SHIFT 0x7 |
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| 107350 | #define BIFP3_1_PCIE_LC_FORCE_COEFF2__LC_FORCE_POST_CURSOR_16GT__SHIFT 0xd |
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| 107351 | #define BIFP3_1_PCIE_LC_FORCE_COEFF2__LC_3X3_COEFF_SEARCH_EN_16GT__SHIFT 0x13 |
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| 107352 | #define BIFP3_1_PCIE_LC_FORCE_COEFF2__LC_FORCE_COEFF_16GT_MASK 0x00000001L |
|---|
| 107353 | #define BIFP3_1_PCIE_LC_FORCE_COEFF2__LC_FORCE_PRE_CURSOR_16GT_MASK 0x0000007EL |
|---|
| 107354 | #define BIFP3_1_PCIE_LC_FORCE_COEFF2__LC_FORCE_CURSOR_16GT_MASK 0x00001F80L |
|---|
| 107355 | #define BIFP3_1_PCIE_LC_FORCE_COEFF2__LC_FORCE_POST_CURSOR_16GT_MASK 0x0007E000L |
|---|
| 107356 | #define BIFP3_1_PCIE_LC_FORCE_COEFF2__LC_3X3_COEFF_SEARCH_EN_16GT_MASK 0x00080000L |
|---|
| 107357 | //BIFP3_1_PCIE_LC_FORCE_EQ_REQ_COEFF2 |
|---|
| 107358 | #define BIFP3_1_PCIE_LC_FORCE_EQ_REQ_COEFF2__LC_FORCE_COEFF_IN_EQ_REQ_PHASE_16GT__SHIFT 0x0 |
|---|
| 107359 | #define BIFP3_1_PCIE_LC_FORCE_EQ_REQ_COEFF2__LC_FORCE_PRE_CURSOR_REQ_16GT__SHIFT 0x1 |
|---|
| 107360 | #define BIFP3_1_PCIE_LC_FORCE_EQ_REQ_COEFF2__LC_FORCE_CURSOR_REQ_16GT__SHIFT 0x7 |
|---|
| 107361 | #define BIFP3_1_PCIE_LC_FORCE_EQ_REQ_COEFF2__LC_FORCE_POST_CURSOR_REQ_16GT__SHIFT 0xd |
|---|
| 107362 | #define BIFP3_1_PCIE_LC_FORCE_EQ_REQ_COEFF2__LC_FS_OTHER_END_16GT__SHIFT 0x13 |
|---|
| 107363 | #define BIFP3_1_PCIE_LC_FORCE_EQ_REQ_COEFF2__LC_LF_OTHER_END_16GT__SHIFT 0x19 |
|---|
| 107364 | #define BIFP3_1_PCIE_LC_FORCE_EQ_REQ_COEFF2__LC_FORCE_COEFF_IN_EQ_REQ_PHASE_16GT_MASK 0x00000001L |
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| 107365 | #define BIFP3_1_PCIE_LC_FORCE_EQ_REQ_COEFF2__LC_FORCE_PRE_CURSOR_REQ_16GT_MASK 0x0000007EL |
|---|
| 107366 | #define BIFP3_1_PCIE_LC_FORCE_EQ_REQ_COEFF2__LC_FORCE_CURSOR_REQ_16GT_MASK 0x00001F80L |
|---|
| 107367 | #define BIFP3_1_PCIE_LC_FORCE_EQ_REQ_COEFF2__LC_FORCE_POST_CURSOR_REQ_16GT_MASK 0x0007E000L |
|---|
| 107368 | #define BIFP3_1_PCIE_LC_FORCE_EQ_REQ_COEFF2__LC_FS_OTHER_END_16GT_MASK 0x01F80000L |
|---|
| 107369 | #define BIFP3_1_PCIE_LC_FORCE_EQ_REQ_COEFF2__LC_LF_OTHER_END_16GT_MASK 0x7E000000L |
|---|
| 107370 | //BIFP3_1_PCIE_LC_FINE_GRAIN_CLK_GATE_OVERRIDES |
|---|
| 107371 | #define BIFP3_1_PCIE_LC_FINE_GRAIN_CLK_GATE_OVERRIDES__LC_DISABLE_TRANSMIT_MUX_OUTPUT_GATING__SHIFT 0x0 |
|---|
| 107372 | #define BIFP3_1_PCIE_LC_FINE_GRAIN_CLK_GATE_OVERRIDES__LC_DISABLE_SYMBOL_MUX_OUTPUT_GATING__SHIFT 0x1 |
|---|
| 107373 | #define BIFP3_1_PCIE_LC_FINE_GRAIN_CLK_GATE_OVERRIDES__LC_DISABLE_LC_PKT_GEN_DYN_CLK_GATING__SHIFT 0x2 |
|---|
| 107374 | #define BIFP3_1_PCIE_LC_FINE_GRAIN_CLK_GATE_OVERRIDES__LC_DISABLE_TRANSMIT_MUX_DYN_CLK_GATING__SHIFT 0x3 |
|---|
| 107375 | #define BIFP3_1_PCIE_LC_FINE_GRAIN_CLK_GATE_OVERRIDES__LC_DISABLE_LTSSM_DYN_CLK_GATING__SHIFT 0x4 |
|---|
| 107376 | #define BIFP3_1_PCIE_LC_FINE_GRAIN_CLK_GATE_OVERRIDES__LC_DISABLE_TRANSMIT_MUX_OUTPUT_GATING_MASK 0x00000001L |
|---|
| 107377 | #define BIFP3_1_PCIE_LC_FINE_GRAIN_CLK_GATE_OVERRIDES__LC_DISABLE_SYMBOL_MUX_OUTPUT_GATING_MASK 0x00000002L |
|---|
| 107378 | #define BIFP3_1_PCIE_LC_FINE_GRAIN_CLK_GATE_OVERRIDES__LC_DISABLE_LC_PKT_GEN_DYN_CLK_GATING_MASK 0x00000004L |
|---|
| 107379 | #define BIFP3_1_PCIE_LC_FINE_GRAIN_CLK_GATE_OVERRIDES__LC_DISABLE_TRANSMIT_MUX_DYN_CLK_GATING_MASK 0x00000008L |
|---|
| 107380 | #define BIFP3_1_PCIE_LC_FINE_GRAIN_CLK_GATE_OVERRIDES__LC_DISABLE_LTSSM_DYN_CLK_GATING_MASK 0x00000010L |
|---|
| 107381 | //BIFP3_1_PCIE_LC_CNTL10 |
|---|
| 107382 | #define BIFP3_1_PCIE_LC_CNTL10__LC_DEFAULT_PRESET_OVERRIDE_EN__SHIFT 0x0 |
|---|
| 107383 | #define BIFP3_1_PCIE_LC_CNTL10__LC_DEFAULT_PRESET_OVERRIDE_MODE__SHIFT 0x1 |
|---|
| 107384 | #define BIFP3_1_PCIE_LC_CNTL10__LC_DEFAULT_PRESET_OVERRIDE_PORT__SHIFT 0x2 |
|---|
| 107385 | #define BIFP3_1_PCIE_LC_CNTL10__LC_DEFAULT_PRESET_OVERRIDE_RATE__SHIFT 0x3 |
|---|
| 107386 | #define BIFP3_1_PCIE_LC_CNTL10__LC_DEFAULT_PRESET_OVERRIDE_VALUE__SHIFT 0x5 |
|---|
| 107387 | #define BIFP3_1_PCIE_LC_CNTL10__LC_DEFAULT_PRESET_OVERRIDE_LANE__SHIFT 0x9 |
|---|
| 107388 | #define BIFP3_1_PCIE_LC_CNTL10__LC_USE_PENDING_FOM_SKIP_SECOND_RXEQEVAL__SHIFT 0xd |
|---|
| 107389 | #define BIFP3_1_PCIE_LC_CNTL10__LC_TIEOFF_PORTS_IGNORE_PHYSTATUS__SHIFT 0xf |
|---|
| 107390 | #define BIFP3_1_PCIE_LC_CNTL10__LC_CLEAR_CNTL_SKP_SELECT_DATASTREAM_EXIT__SHIFT 0x10 |
|---|
| 107391 | #define BIFP3_1_PCIE_LC_CNTL10__LC_DEASSERT_REFCLKREQ_IN_L23__SHIFT 0x11 |
|---|
| 107392 | #define BIFP3_1_PCIE_LC_CNTL10__LC_RELEASE_CLKREQ_IN_L23__SHIFT 0x12 |
|---|
| 107393 | #define BIFP3_1_PCIE_LC_CNTL10__LC_RELEASE_CLKREQ_IN_NON_SS_L1__SHIFT 0x13 |
|---|
| 107394 | #define BIFP3_1_PCIE_LC_CNTL10__LC_LINK_DIS_DONT_WAIT_FOR_EIOS__SHIFT 0x16 |
|---|
| 107395 | #define BIFP3_1_PCIE_LC_CNTL10__LC_LSLD_EN__SHIFT 0x17 |
|---|
| 107396 | #define BIFP3_1_PCIE_LC_CNTL10__LC_LSLD_RATE_REQD__SHIFT 0x18 |
|---|
| 107397 | #define BIFP3_1_PCIE_LC_CNTL10__LC_LSLD_MODE__SHIFT 0x1a |
|---|
| 107398 | #define BIFP3_1_PCIE_LC_CNTL10__LC_LSLD_DONE__SHIFT 0x1b |
|---|
| 107399 | #define BIFP3_1_PCIE_LC_CNTL10__LC_LSLD_TLS_ADVERTISED__SHIFT 0x1c |
|---|
| 107400 | #define BIFP3_1_PCIE_LC_CNTL10__LC_LSLD_CURRENT_RATE__SHIFT 0x1e |
|---|
| 107401 | #define BIFP3_1_PCIE_LC_CNTL10__LC_DEFAULT_PRESET_OVERRIDE_EN_MASK 0x00000001L |
|---|
| 107402 | #define BIFP3_1_PCIE_LC_CNTL10__LC_DEFAULT_PRESET_OVERRIDE_MODE_MASK 0x00000002L |
|---|
| 107403 | #define BIFP3_1_PCIE_LC_CNTL10__LC_DEFAULT_PRESET_OVERRIDE_PORT_MASK 0x00000004L |
|---|
| 107404 | #define BIFP3_1_PCIE_LC_CNTL10__LC_DEFAULT_PRESET_OVERRIDE_RATE_MASK 0x00000018L |
|---|
| 107405 | #define BIFP3_1_PCIE_LC_CNTL10__LC_DEFAULT_PRESET_OVERRIDE_VALUE_MASK 0x000001E0L |
|---|
| 107406 | #define BIFP3_1_PCIE_LC_CNTL10__LC_DEFAULT_PRESET_OVERRIDE_LANE_MASK 0x00001E00L |
|---|
| 107407 | #define BIFP3_1_PCIE_LC_CNTL10__LC_USE_PENDING_FOM_SKIP_SECOND_RXEQEVAL_MASK 0x00002000L |
|---|
| 107408 | #define BIFP3_1_PCIE_LC_CNTL10__LC_TIEOFF_PORTS_IGNORE_PHYSTATUS_MASK 0x00008000L |
|---|
| 107409 | #define BIFP3_1_PCIE_LC_CNTL10__LC_CLEAR_CNTL_SKP_SELECT_DATASTREAM_EXIT_MASK 0x00010000L |
|---|
| 107410 | #define BIFP3_1_PCIE_LC_CNTL10__LC_DEASSERT_REFCLKREQ_IN_L23_MASK 0x00020000L |
|---|
| 107411 | #define BIFP3_1_PCIE_LC_CNTL10__LC_RELEASE_CLKREQ_IN_L23_MASK 0x00040000L |
|---|
| 107412 | #define BIFP3_1_PCIE_LC_CNTL10__LC_RELEASE_CLKREQ_IN_NON_SS_L1_MASK 0x00080000L |
|---|
| 107413 | #define BIFP3_1_PCIE_LC_CNTL10__LC_LINK_DIS_DONT_WAIT_FOR_EIOS_MASK 0x00400000L |
|---|
| 107414 | #define BIFP3_1_PCIE_LC_CNTL10__LC_LSLD_EN_MASK 0x00800000L |
|---|
| 107415 | #define BIFP3_1_PCIE_LC_CNTL10__LC_LSLD_RATE_REQD_MASK 0x03000000L |
|---|
| 107416 | #define BIFP3_1_PCIE_LC_CNTL10__LC_LSLD_MODE_MASK 0x04000000L |
|---|
| 107417 | #define BIFP3_1_PCIE_LC_CNTL10__LC_LSLD_DONE_MASK 0x08000000L |
|---|
| 107418 | #define BIFP3_1_PCIE_LC_CNTL10__LC_LSLD_TLS_ADVERTISED_MASK 0x30000000L |
|---|
| 107419 | #define BIFP3_1_PCIE_LC_CNTL10__LC_LSLD_CURRENT_RATE_MASK 0xC0000000L |
|---|
| 107420 | //BIFP3_1_PCIE_LC_SAVE_RESTORE_1 |
|---|
| 107421 | #define BIFP3_1_PCIE_LC_SAVE_RESTORE_1__LC_SAVE_RESTORE_EN__SHIFT 0x0 |
|---|
| 107422 | #define BIFP3_1_PCIE_LC_SAVE_RESTORE_1__LC_SAVE_RESTORE_DIRECTION__SHIFT 0x1 |
|---|
| 107423 | #define BIFP3_1_PCIE_LC_SAVE_RESTORE_1__LC_SAVE_RESTORE_INDEX__SHIFT 0x2 |
|---|
| 107424 | #define BIFP3_1_PCIE_LC_SAVE_RESTORE_1__LC_SAVE_RESTORE_ACKNOWLEDGE__SHIFT 0xa |
|---|
| 107425 | #define BIFP3_1_PCIE_LC_SAVE_RESTORE_1__LC_SAVE_RESTORE_DONE__SHIFT 0xb |
|---|
| 107426 | #define BIFP3_1_PCIE_LC_SAVE_RESTORE_1__LC_SAVE_RESTORE_FAST_RESTORE_EN__SHIFT 0xc |
|---|
| 107427 | #define BIFP3_1_PCIE_LC_SAVE_RESTORE_1__LC_SAVE_RESTORE_EQ_SETTINGS_RESTORED__SHIFT 0xd |
|---|
| 107428 | #define BIFP3_1_PCIE_LC_SAVE_RESTORE_1__LC_SAVE_RESTORE_SPEEDS__SHIFT 0xe |
|---|
| 107429 | #define BIFP3_1_PCIE_LC_SAVE_RESTORE_1__LC_SAVE_RESTORE_DATA_LO__SHIFT 0x10 |
|---|
| 107430 | #define BIFP3_1_PCIE_LC_SAVE_RESTORE_1__LC_SAVE_RESTORE_EN_MASK 0x00000001L |
|---|
| 107431 | #define BIFP3_1_PCIE_LC_SAVE_RESTORE_1__LC_SAVE_RESTORE_DIRECTION_MASK 0x00000002L |
|---|
| 107432 | #define BIFP3_1_PCIE_LC_SAVE_RESTORE_1__LC_SAVE_RESTORE_INDEX_MASK 0x000003FCL |
|---|
| 107433 | #define BIFP3_1_PCIE_LC_SAVE_RESTORE_1__LC_SAVE_RESTORE_ACKNOWLEDGE_MASK 0x00000400L |
|---|
| 107434 | #define BIFP3_1_PCIE_LC_SAVE_RESTORE_1__LC_SAVE_RESTORE_DONE_MASK 0x00000800L |
|---|
| 107435 | #define BIFP3_1_PCIE_LC_SAVE_RESTORE_1__LC_SAVE_RESTORE_FAST_RESTORE_EN_MASK 0x00001000L |
|---|
| 107436 | #define BIFP3_1_PCIE_LC_SAVE_RESTORE_1__LC_SAVE_RESTORE_EQ_SETTINGS_RESTORED_MASK 0x00002000L |
|---|
| 107437 | #define BIFP3_1_PCIE_LC_SAVE_RESTORE_1__LC_SAVE_RESTORE_SPEEDS_MASK 0x0000C000L |
|---|
| 107438 | #define BIFP3_1_PCIE_LC_SAVE_RESTORE_1__LC_SAVE_RESTORE_DATA_LO_MASK 0xFFFF0000L |
|---|
| 107439 | //BIFP3_1_PCIE_LC_SAVE_RESTORE_2 |
|---|
| 107440 | #define BIFP3_1_PCIE_LC_SAVE_RESTORE_2__LC_SAVE_RESTORE_DATA_HI__SHIFT 0x0 |
|---|
| 107441 | #define BIFP3_1_PCIE_LC_SAVE_RESTORE_2__LC_SAVE_RESTORE_DATA_HI_MASK 0xFFFFFFFFL |
|---|
| 107442 | //BIFP3_1_PCIE_LC_CNTL11 |
|---|
| 107443 | #define BIFP3_1_PCIE_LC_CNTL11__LC_BYPASS_EQ_TO_HIGH_RATE_SUPPORT__SHIFT 0x0 |
|---|
| 107444 | #define BIFP3_1_PCIE_LC_CNTL11__LC_ADVERTISE_EQ_TO_HIGH_RATE_SUPPORT__SHIFT 0x1 |
|---|
| 107445 | #define BIFP3_1_PCIE_LC_CNTL11__LC_BYPASS_EQ_TO_HIGH_RATE_RESERVED__SHIFT 0x2 |
|---|
| 107446 | #define BIFP3_1_PCIE_LC_CNTL11__LC_BYPASS_EQ_TO_HIGH_RATE_RCVD__SHIFT 0x3 |
|---|
| 107447 | #define BIFP3_1_PCIE_LC_CNTL11__LC_BYPASS_EQ_TO_HIGH_RATE_NEGOTIATED__SHIFT 0x4 |
|---|
| 107448 | #define BIFP3_1_PCIE_LC_CNTL11__LC_BYPASS_EQ_TO_HIGH_RATE_FAILURE__SHIFT 0x5 |
|---|
| 107449 | #define BIFP3_1_PCIE_LC_CNTL11__LC_NO_EQ_NEEDED_SUPPORT__SHIFT 0x8 |
|---|
| 107450 | #define BIFP3_1_PCIE_LC_CNTL11__LC_ADVERTISE_NO_EQ_NEEDED_SUPPORT__SHIFT 0x9 |
|---|
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|---|
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|---|
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|---|
| 107456 | #define BIFP3_1_PCIE_LC_CNTL11__LC_ENHANCED_LINK_BEHAVIOR_CNTL_SENT__SHIFT 0xf |
|---|
| 107457 | #define BIFP3_1_PCIE_LC_CNTL11__LC_ENHANCED_LINK_BEHAVIOR_CNTL_RCVD__SHIFT 0x11 |
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|---|
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| 107484 | #define BIFP3_1_PCIE_LC_CNTL11__LC_TRANSMITTER_PRECODE_ON_RCVD_MASK 0x08000000L |
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| 107485 | #define BIFP3_1_PCIE_LC_CNTL11__LC_LAST_TRANSMITTER_PRECODE_REQUEST_MASK 0x10000000L |
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| 107501 | #define BIFP3_1_PCIE_LC_CNTL12__LC_LOOPBACK_EQ_LOCK_REVERSAL__SHIFT 0xe |
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| 107502 | #define BIFP3_1_PCIE_LC_CNTL12__LC_LIVE_DESKEW_MASK_EN__SHIFT 0x10 |
|---|
| 107503 | #define BIFP3_1_PCIE_LC_CNTL12__LC_LIVE_DESKEW_8B10B_EN__SHIFT 0x11 |
|---|
| 107504 | #define BIFP3_1_PCIE_LC_CNTL12__LC_SAFE_RECOVER_DATA_UNLOCK__SHIFT 0x12 |
|---|
| 107505 | #define BIFP3_1_PCIE_LC_CNTL12__LC_SAFE_RECOVER_RX_RECOVER__SHIFT 0x13 |
|---|
| 107506 | #define BIFP3_1_PCIE_LC_CNTL12__LC_SAFE_RECOVER_RX_ADAPT__SHIFT 0x14 |
|---|
| 107507 | #define BIFP3_1_PCIE_LC_CNTL12__LC_SAFE_RECOVER_SW_INIT__SHIFT 0x15 |
|---|
| 107508 | #define BIFP3_1_PCIE_LC_CNTL12__LC_SAFE_RECOVER_SW_EVENT_SEL__SHIFT 0x16 |
|---|
| 107509 | #define BIFP3_1_PCIE_LC_CNTL12__LC_DEFER_SKIP_INTERVAL_MODE__SHIFT 0x18 |
|---|
| 107510 | #define BIFP3_1_PCIE_LC_CNTL12__LC_RECOVERY_EQ_WAIT_FOR_PIPE_STOPPED__SHIFT 0x19 |
|---|
| 107511 | #define BIFP3_1_PCIE_LC_CNTL12__LC_HOLD_TX_STOP_SENDING_PKTS_REPLAY_RETRAIN__SHIFT 0x1a |
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| 107512 | #define BIFP3_1_PCIE_LC_CNTL12__LC_RESET_TSX_CNT_ON_SAFERECOVER__SHIFT 0x1b |
|---|
| 107513 | #define BIFP3_1_PCIE_LC_CNTL12__LC_DSC_INITIATE_EQUALIZATION_OS_BOUNDARY__SHIFT 0x1c |
|---|
| 107514 | #define BIFP3_1_PCIE_LC_CNTL12__LC_EQ_REQ_PHASE_WAIT_FOR_FINAL_TS1__SHIFT 0x1d |
|---|
| 107515 | #define BIFP3_1_PCIE_LC_CNTL12__LC_RESET_TSX_CNT_ON_RXEQEVAL__SHIFT 0x1e |
|---|
| 107516 | #define BIFP3_1_PCIE_LC_CNTL12__LC_TRACK_RX_WAIT_FOR_TS1__SHIFT 0x1f |
|---|
| 107517 | #define BIFP3_1_PCIE_LC_CNTL12__LC_DELAY_CLEAR_LANE_OFF_AFTER_LOOPBACK_SPD_CHG_MASK 0x00000001L |
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| 107518 | #define BIFP3_1_PCIE_LC_CNTL12__LC_DELAY_CLEAR_LANE_OFF_AFTER_LINKDIS_SPD_CHG_MASK 0x00000002L |
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| 107519 | #define BIFP3_1_PCIE_LC_CNTL12__LC_DETECT_PD_WAIT_FOR_REFCLKACK_OFF_LANES_MASK 0x00000004L |
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| 107520 | #define BIFP3_1_PCIE_LC_CNTL12__LC_DETECT_PD_HOLDTRAINING_WAIT_FOR_LANES_ON_MASK 0x00000008L |
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| 107521 | #define BIFP3_1_PCIE_LC_CNTL12__LC_ENSURE_TURN_OFF_DONE_LINKDIS_MASK 0x00000010L |
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|---|
| 107523 | #define BIFP3_1_PCIE_LC_CNTL12__LC_DELAY_PHASE1_MASK 0x000000C0L |
|---|
| 107524 | #define BIFP3_1_PCIE_LC_CNTL12__LC_BLOCKALIGN_IN_L1_ENTRY_MASK 0x00000100L |
|---|
| 107525 | #define BIFP3_1_PCIE_LC_CNTL12__LC_USE_LEGACY_RXSB1_SPDCHG_ELECIDLE_MASK 0x00000200L |
|---|
| 107526 | #define BIFP3_1_PCIE_LC_CNTL12__LC_LOCK_REVERSAL_EARLY_CONFIG_COMPLETE_MASK 0x00000400L |
|---|
| 107527 | #define BIFP3_1_PCIE_LC_CNTL12__LC_LOCK_REVERSAL_IMMEDIATE_CONFIG_COMPLETE_MASK 0x00000800L |
|---|
| 107528 | #define BIFP3_1_PCIE_LC_CNTL12__LC_USE_LOOPBACK_INACTIVE_LANES_MASK 0x00001000L |
|---|
| 107529 | #define BIFP3_1_PCIE_LC_CNTL12__LC_LOOPBACK_TEST_MODE_RCVRDET_MASK 0x00002000L |
|---|
| 107530 | #define BIFP3_1_PCIE_LC_CNTL12__LC_LOOPBACK_EQ_LOCK_REVERSAL_MASK 0x00004000L |
|---|
| 107531 | #define BIFP3_1_PCIE_LC_CNTL12__LC_LIVE_DESKEW_MASK_EN_MASK 0x00010000L |
|---|
| 107532 | #define BIFP3_1_PCIE_LC_CNTL12__LC_LIVE_DESKEW_8B10B_EN_MASK 0x00020000L |
|---|
| 107533 | #define BIFP3_1_PCIE_LC_CNTL12__LC_SAFE_RECOVER_DATA_UNLOCK_MASK 0x00040000L |
|---|
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| 107535 | #define BIFP3_1_PCIE_LC_CNTL12__LC_SAFE_RECOVER_RX_ADAPT_MASK 0x00100000L |
|---|
| 107536 | #define BIFP3_1_PCIE_LC_CNTL12__LC_SAFE_RECOVER_SW_INIT_MASK 0x00200000L |
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| 107537 | #define BIFP3_1_PCIE_LC_CNTL12__LC_SAFE_RECOVER_SW_EVENT_SEL_MASK 0x00C00000L |
|---|
| 107538 | #define BIFP3_1_PCIE_LC_CNTL12__LC_DEFER_SKIP_INTERVAL_MODE_MASK 0x01000000L |
|---|
| 107539 | #define BIFP3_1_PCIE_LC_CNTL12__LC_RECOVERY_EQ_WAIT_FOR_PIPE_STOPPED_MASK 0x02000000L |
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| 107540 | #define BIFP3_1_PCIE_LC_CNTL12__LC_HOLD_TX_STOP_SENDING_PKTS_REPLAY_RETRAIN_MASK 0x04000000L |
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| 107541 | #define BIFP3_1_PCIE_LC_CNTL12__LC_RESET_TSX_CNT_ON_SAFERECOVER_MASK 0x08000000L |
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| 107542 | #define BIFP3_1_PCIE_LC_CNTL12__LC_DSC_INITIATE_EQUALIZATION_OS_BOUNDARY_MASK 0x10000000L |
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| 107543 | #define BIFP3_1_PCIE_LC_CNTL12__LC_EQ_REQ_PHASE_WAIT_FOR_FINAL_TS1_MASK 0x20000000L |
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| 107544 | #define BIFP3_1_PCIE_LC_CNTL12__LC_RESET_TSX_CNT_ON_RXEQEVAL_MASK 0x40000000L |
|---|
| 107545 | #define BIFP3_1_PCIE_LC_CNTL12__LC_TRACK_RX_WAIT_FOR_TS1_MASK 0x80000000L |
|---|
| 107546 | //BIFP3_1_PCIE_LC_SPEED_CNTL2 |
|---|
| 107547 | #define BIFP3_1_PCIE_LC_SPEED_CNTL2__LC_FORCE_EN_SW_SPEED_CHANGE__SHIFT 0x0 |
|---|
| 107548 | #define BIFP3_1_PCIE_LC_SPEED_CNTL2__LC_FORCE_DIS_SW_SPEED_CHANGE__SHIFT 0x1 |
|---|
| 107549 | #define BIFP3_1_PCIE_LC_SPEED_CNTL2__LC_FORCE_EN_HW_SPEED_CHANGE__SHIFT 0x2 |
|---|
| 107550 | #define BIFP3_1_PCIE_LC_SPEED_CNTL2__LC_FORCE_DIS_HW_SPEED_CHANGE__SHIFT 0x3 |
|---|
| 107551 | #define BIFP3_1_PCIE_LC_SPEED_CNTL2__LC_INIT_SPEED_NEG_IN_L0s_EN__SHIFT 0x4 |
|---|
| 107552 | #define BIFP3_1_PCIE_LC_SPEED_CNTL2__LC_INIT_SPEED_NEG_IN_L1_EN__SHIFT 0x5 |
|---|
| 107553 | #define BIFP3_1_PCIE_LC_SPEED_CNTL2__LC_INITIATE_LINK_SPEED_CHANGE__SHIFT 0x6 |
|---|
| 107554 | #define BIFP3_1_PCIE_LC_SPEED_CNTL2__LC_SPEED_CHANGE_STATUS__SHIFT 0x7 |
|---|
| 107555 | #define BIFP3_1_PCIE_LC_SPEED_CNTL2__LC_SPEED_CHANGE_ATTEMPTS_ALLOWED__SHIFT 0x8 |
|---|
| 107556 | #define BIFP3_1_PCIE_LC_SPEED_CNTL2__LC_SPEED_CHANGE_ATTEMPT_FAILED__SHIFT 0xa |
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| 107557 | #define BIFP3_1_PCIE_LC_SPEED_CNTL2__LC_CLR_FAILED_SPD_CHANGE_CNT__SHIFT 0xb |
|---|
| 107558 | #define BIFP3_1_PCIE_LC_SPEED_CNTL2__LC_MULT_UPSTREAM_AUTO_SPD_CHNG_EN__SHIFT 0xc |
|---|
| 107559 | #define BIFP3_1_PCIE_LC_SPEED_CNTL2__LC_DONT_CLR_TARGET_SPD_CHANGE_STATUS__SHIFT 0xd |
|---|
| 107560 | #define BIFP3_1_PCIE_LC_SPEED_CNTL2__LC_1_OR_MORE_TS2_SPEED_ARC_EN__SHIFT 0xe |
|---|
| 107561 | #define BIFP3_1_PCIE_LC_SPEED_CNTL2__LC_ABORT_AUTO_EQ_AFTER_FAILED_EQ__SHIFT 0xf |
|---|
| 107562 | #define BIFP3_1_PCIE_LC_SPEED_CNTL2__LC_ENFORCE_CORRECT_SPEED_FOR_EQ__SHIFT 0x10 |
|---|
| 107563 | #define BIFP3_1_PCIE_LC_SPEED_CNTL2__LC_ENFORCE_SOFTWARE_PERFORM_EQ__SHIFT 0x11 |
|---|
| 107564 | #define BIFP3_1_PCIE_LC_SPEED_CNTL2__LC_SEND_EQ_TS2_IF_OTHER_SIDE_EVER_ADVERTISED_SPEED__SHIFT 0x12 |
|---|
| 107565 | #define BIFP3_1_PCIE_LC_SPEED_CNTL2__LC_ENFORCE_SINGLE_EQ_PER_RECOVERY__SHIFT 0x13 |
|---|
| 107566 | #define BIFP3_1_PCIE_LC_SPEED_CNTL2__LC_USE_LEGACY_CLEAR_DELAY_DLLPs__SHIFT 0x14 |
|---|
| 107567 | #define BIFP3_1_PCIE_LC_SPEED_CNTL2__LC_DEFER_RETRAIN_LINK_UNTIL_EXIT_RECOVERY__SHIFT 0x15 |
|---|
| 107568 | #define BIFP3_1_PCIE_LC_SPEED_CNTL2__LC_ABORT_AUTO_EQ_ON_FAIL_SPEED_CHANGE_LIMIT__SHIFT 0x16 |
|---|
| 107569 | #define BIFP3_1_PCIE_LC_SPEED_CNTL2__LC_DEFER_PRIVATE_SPEED_CHANGE_UNTIL_EXIT_RECOVERY__SHIFT 0x17 |
|---|
| 107570 | #define BIFP3_1_PCIE_LC_SPEED_CNTL2__LC_DONT_UPDATE_GEN_SUPPORT_MID_RECOVERY__SHIFT 0x19 |
|---|
| 107571 | #define BIFP3_1_PCIE_LC_SPEED_CNTL2__LC_ALLOW_SET_INITIATE_SPEED_CHANGE_IN_RECOVERY_LOCK__SHIFT 0x1a |
|---|
| 107572 | #define BIFP3_1_PCIE_LC_SPEED_CNTL2__LC_FORCE_EN_SW_SPEED_CHANGE_MASK 0x00000001L |
|---|
| 107573 | #define BIFP3_1_PCIE_LC_SPEED_CNTL2__LC_FORCE_DIS_SW_SPEED_CHANGE_MASK 0x00000002L |
|---|
| 107574 | #define BIFP3_1_PCIE_LC_SPEED_CNTL2__LC_FORCE_EN_HW_SPEED_CHANGE_MASK 0x00000004L |
|---|
| 107575 | #define BIFP3_1_PCIE_LC_SPEED_CNTL2__LC_FORCE_DIS_HW_SPEED_CHANGE_MASK 0x00000008L |
|---|
| 107576 | #define BIFP3_1_PCIE_LC_SPEED_CNTL2__LC_INIT_SPEED_NEG_IN_L0s_EN_MASK 0x00000010L |
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| 107577 | #define BIFP3_1_PCIE_LC_SPEED_CNTL2__LC_INIT_SPEED_NEG_IN_L1_EN_MASK 0x00000020L |
|---|
| 107578 | #define BIFP3_1_PCIE_LC_SPEED_CNTL2__LC_INITIATE_LINK_SPEED_CHANGE_MASK 0x00000040L |
|---|
| 107579 | #define BIFP3_1_PCIE_LC_SPEED_CNTL2__LC_SPEED_CHANGE_STATUS_MASK 0x00000080L |
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| 107580 | #define BIFP3_1_PCIE_LC_SPEED_CNTL2__LC_SPEED_CHANGE_ATTEMPTS_ALLOWED_MASK 0x00000300L |
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| 107581 | #define BIFP3_1_PCIE_LC_SPEED_CNTL2__LC_SPEED_CHANGE_ATTEMPT_FAILED_MASK 0x00000400L |
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| 107582 | #define BIFP3_1_PCIE_LC_SPEED_CNTL2__LC_CLR_FAILED_SPD_CHANGE_CNT_MASK 0x00000800L |
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| 107583 | #define BIFP3_1_PCIE_LC_SPEED_CNTL2__LC_MULT_UPSTREAM_AUTO_SPD_CHNG_EN_MASK 0x00001000L |
|---|
| 107584 | #define BIFP3_1_PCIE_LC_SPEED_CNTL2__LC_DONT_CLR_TARGET_SPD_CHANGE_STATUS_MASK 0x00002000L |
|---|
| 107585 | #define BIFP3_1_PCIE_LC_SPEED_CNTL2__LC_1_OR_MORE_TS2_SPEED_ARC_EN_MASK 0x00004000L |
|---|
| 107586 | #define BIFP3_1_PCIE_LC_SPEED_CNTL2__LC_ABORT_AUTO_EQ_AFTER_FAILED_EQ_MASK 0x00008000L |
|---|
| 107587 | #define BIFP3_1_PCIE_LC_SPEED_CNTL2__LC_ENFORCE_CORRECT_SPEED_FOR_EQ_MASK 0x00010000L |
|---|
| 107588 | #define BIFP3_1_PCIE_LC_SPEED_CNTL2__LC_ENFORCE_SOFTWARE_PERFORM_EQ_MASK 0x00020000L |
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| 107589 | #define BIFP3_1_PCIE_LC_SPEED_CNTL2__LC_SEND_EQ_TS2_IF_OTHER_SIDE_EVER_ADVERTISED_SPEED_MASK 0x00040000L |
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| 107591 | #define BIFP3_1_PCIE_LC_SPEED_CNTL2__LC_USE_LEGACY_CLEAR_DELAY_DLLPs_MASK 0x00100000L |
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
| 107668 | #define BIFP3_1_PCIE_TX_CREDITS_FCU_THRESHOLD__TX_FCU_THRESHOLD_CPL_VC1_MASK 0x07000000L |
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|---|
| 107673 | #define BIFP3_1_PCIE_TX_VENDOR_SPECIFIC__TX_VENDOR_SEND_MASK 0x01000000L |
|---|
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| 107675 | #define BIFP3_1_PCIE_TX_NOP_DLLP__TX_NOP_DATA__SHIFT 0x0 |
|---|
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| 107677 | #define BIFP3_1_PCIE_TX_NOP_DLLP__TX_NOP_DATA_MASK 0x00FFFFFFL |
|---|
| 107678 | #define BIFP3_1_PCIE_TX_NOP_DLLP__TX_NOP_SEND_MASK 0x01000000L |
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|---|
| 107683 | #define BIFP3_1_PCIE_TX_REQUEST_NUM_CNTL__TX_NUM_OUTSTANDING_NP_MASK 0x3F000000L |
|---|
| 107684 | #define BIFP3_1_PCIE_TX_REQUEST_NUM_CNTL__TX_NUM_OUTSTANDING_NP_VC1_EN_MASK 0x40000000L |
|---|
| 107685 | #define BIFP3_1_PCIE_TX_REQUEST_NUM_CNTL__TX_NUM_OUTSTANDING_NP_EN_MASK 0x80000000L |
|---|
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| 107689 | #define BIFP3_1_PCIE_TX_CREDITS_ADVT_P__TX_CREDITS_ADVT_PD_MASK 0x00003FFFL |
|---|
| 107690 | #define BIFP3_1_PCIE_TX_CREDITS_ADVT_P__TX_CREDITS_ADVT_PH_MASK 0x03FF0000L |
|---|
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| 107694 | #define BIFP3_1_PCIE_TX_CREDITS_ADVT_NP__TX_CREDITS_ADVT_NPD_MASK 0x00003FFFL |
|---|
| 107695 | #define BIFP3_1_PCIE_TX_CREDITS_ADVT_NP__TX_CREDITS_ADVT_NPH_MASK 0x03FF0000L |
|---|
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| 107697 | #define BIFP3_1_PCIE_TX_CREDITS_ADVT_CPL__TX_CREDITS_ADVT_CPLD__SHIFT 0x0 |
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| 107699 | #define BIFP3_1_PCIE_TX_CREDITS_ADVT_CPL__TX_CREDITS_ADVT_CPLD_MASK 0x00003FFFL |
|---|
| 107700 | #define BIFP3_1_PCIE_TX_CREDITS_ADVT_CPL__TX_CREDITS_ADVT_CPLH_MASK 0x03FF0000L |
|---|
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| 107704 | #define BIFP3_1_PCIE_TX_CREDITS_INIT_P__TX_CREDITS_INIT_PD_MASK 0x00000FFFL |
|---|
| 107705 | #define BIFP3_1_PCIE_TX_CREDITS_INIT_P__TX_CREDITS_INIT_PH_MASK 0x00FF0000L |
|---|
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| 107710 | #define BIFP3_1_PCIE_TX_CREDITS_INIT_NP__TX_CREDITS_INIT_NPH_MASK 0x00FF0000L |
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| 107714 | #define BIFP3_1_PCIE_TX_CREDITS_INIT_CPL__TX_CREDITS_INIT_CPLD_MASK 0x00000FFFL |
|---|
| 107715 | #define BIFP3_1_PCIE_TX_CREDITS_INIT_CPL__TX_CREDITS_INIT_CPLH_MASK 0x00FF0000L |
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|---|
| 107721 | #define BIFP3_1_PCIE_TX_CREDITS_STATUS__TX_CREDITS_ERR_CPLD__SHIFT 0x4 |
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|---|
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| 107725 | #define BIFP3_1_PCIE_TX_CREDITS_STATUS__TX_CREDITS_CUR_STATUS_NPD__SHIFT 0x12 |
|---|
| 107726 | #define BIFP3_1_PCIE_TX_CREDITS_STATUS__TX_CREDITS_CUR_STATUS_NPH__SHIFT 0x13 |
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| 107727 | #define BIFP3_1_PCIE_TX_CREDITS_STATUS__TX_CREDITS_CUR_STATUS_CPLD__SHIFT 0x14 |
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| 107728 | #define BIFP3_1_PCIE_TX_CREDITS_STATUS__TX_CREDITS_CUR_STATUS_CPLH__SHIFT 0x15 |
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| 107729 | #define BIFP3_1_PCIE_TX_CREDITS_STATUS__TX_CREDITS_ERR_PD_MASK 0x00000001L |
|---|
| 107730 | #define BIFP3_1_PCIE_TX_CREDITS_STATUS__TX_CREDITS_ERR_PH_MASK 0x00000002L |
|---|
| 107731 | #define BIFP3_1_PCIE_TX_CREDITS_STATUS__TX_CREDITS_ERR_NPD_MASK 0x00000004L |
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| 107732 | #define BIFP3_1_PCIE_TX_CREDITS_STATUS__TX_CREDITS_ERR_NPH_MASK 0x00000008L |
|---|
| 107733 | #define BIFP3_1_PCIE_TX_CREDITS_STATUS__TX_CREDITS_ERR_CPLD_MASK 0x00000010L |
|---|
| 107734 | #define BIFP3_1_PCIE_TX_CREDITS_STATUS__TX_CREDITS_ERR_CPLH_MASK 0x00000020L |
|---|
| 107735 | #define BIFP3_1_PCIE_TX_CREDITS_STATUS__TX_CREDITS_CUR_STATUS_PD_MASK 0x00010000L |
|---|
| 107736 | #define BIFP3_1_PCIE_TX_CREDITS_STATUS__TX_CREDITS_CUR_STATUS_PH_MASK 0x00020000L |
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| 107737 | #define BIFP3_1_PCIE_TX_CREDITS_STATUS__TX_CREDITS_CUR_STATUS_NPD_MASK 0x00040000L |
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| 107738 | #define BIFP3_1_PCIE_TX_CREDITS_STATUS__TX_CREDITS_CUR_STATUS_NPH_MASK 0x00080000L |
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| 107739 | #define BIFP3_1_PCIE_TX_CREDITS_STATUS__TX_CREDITS_CUR_STATUS_CPLD_MASK 0x00100000L |
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| 107740 | #define BIFP3_1_PCIE_TX_CREDITS_STATUS__TX_CREDITS_CUR_STATUS_CPLH_MASK 0x00200000L |
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| 107742 | #define BIFP3_1_PCIE_FC_P__PD_CREDITS__SHIFT 0x0 |
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| 107796 | #define BIFP4_1_PCIEP_PORT_CNTL__NATIVE_PME_EN_MASK 0x00000008L |
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| 107797 | #define BIFP4_1_PCIEP_PORT_CNTL__PWR_FAULT_EN_MASK 0x00000010L |
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| 107798 | #define BIFP4_1_PCIEP_PORT_CNTL__PMI_BM_DIS_MASK 0x00000020L |
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| 107811 | #define BIFP4_1_PCIE_TX_REQUESTER_ID__TX_SWUS_REQUESTER_ID_BUS__SHIFT 0x18 |
|---|
| 107812 | #define BIFP4_1_PCIE_TX_REQUESTER_ID__TX_REQUESTER_ID_FUNCTION_MASK 0x00000007L |
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| 107813 | #define BIFP4_1_PCIE_TX_REQUESTER_ID__TX_REQUESTER_ID_DEVICE_MASK 0x000000F8L |
|---|
| 107814 | #define BIFP4_1_PCIE_TX_REQUESTER_ID__TX_REQUESTER_ID_BUS_MASK 0x0000FF00L |
|---|
| 107815 | #define BIFP4_1_PCIE_TX_REQUESTER_ID__TX_SWUS_REQUESTER_ID_FUNCTION_MASK 0x00070000L |
|---|
| 107816 | #define BIFP4_1_PCIE_TX_REQUESTER_ID__TX_SWUS_REQUESTER_ID_DEVICE_MASK 0x00F80000L |
|---|
| 107817 | #define BIFP4_1_PCIE_TX_REQUESTER_ID__TX_SWUS_REQUESTER_ID_BUS_MASK 0xFF000000L |
|---|
| 107818 | //BIFP4_1_PCIE_P_PORT_LANE_STATUS |
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| 107819 | #define BIFP4_1_PCIE_P_PORT_LANE_STATUS__PORT_LANE_REVERSAL__SHIFT 0x0 |
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|---|
| 107821 | #define BIFP4_1_PCIE_P_PORT_LANE_STATUS__PORT_LANE_REVERSAL_MASK 0x00000001L |
|---|
| 107822 | #define BIFP4_1_PCIE_P_PORT_LANE_STATUS__PHY_LINK_WIDTH_MASK 0x0000007EL |
|---|
| 107823 | //BIFP4_1_PCIE_ERR_CNTL |
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|---|
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|---|
| 107829 | #define BIFP4_1_PCIE_ERR_CNTL__RX_GENERATE_ECRC_ERR__SHIFT 0x7 |
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| 107830 | #define BIFP4_1_PCIE_ERR_CNTL__AER_HDR_LOG_TIMEOUT__SHIFT 0x8 |
|---|
| 107831 | #define BIFP4_1_PCIE_ERR_CNTL__AER_HDR_LOG_F0_TIMER_EXPIRED__SHIFT 0xb |
|---|
| 107832 | #define BIFP4_1_PCIE_ERR_CNTL__CI_P_SLV_BUF_RD_HALT_STATUS__SHIFT 0xe |
|---|
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|---|
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|---|
| 107835 | #define BIFP4_1_PCIE_ERR_CNTL__SEND_ERR_MSG_IMMEDIATELY__SHIFT 0x11 |
|---|
| 107836 | #define BIFP4_1_PCIE_ERR_CNTL__STRAP_POISONED_ADVISORY_NONFATAL__SHIFT 0x12 |
|---|
| 107837 | #define BIFP4_1_PCIE_ERR_CNTL__AER_PRIV_MASK_BAD_DLLP__SHIFT 0x13 |
|---|
| 107838 | #define BIFP4_1_PCIE_ERR_CNTL__AER_PRIV_MASK_BAD_TLP__SHIFT 0x14 |
|---|
| 107839 | #define BIFP4_1_PCIE_ERR_CNTL__ERR_REPORTING_DIS_MASK 0x00000001L |
|---|
| 107840 | #define BIFP4_1_PCIE_ERR_CNTL__STRAP_FIRST_RCVD_ERR_LOG_MASK 0x00000002L |
|---|
| 107841 | #define BIFP4_1_PCIE_ERR_CNTL__RX_DROP_ECRC_FAILURES_MASK 0x00000004L |
|---|
| 107842 | #define BIFP4_1_PCIE_ERR_CNTL__RX_GENERATE_LCRC_ERR_MASK 0x00000020L |
|---|
| 107843 | #define BIFP4_1_PCIE_ERR_CNTL__RX_GENERATE_POIS_TLP_MASK 0x00000040L |
|---|
| 107844 | #define BIFP4_1_PCIE_ERR_CNTL__RX_GENERATE_ECRC_ERR_MASK 0x00000080L |
|---|
| 107845 | #define BIFP4_1_PCIE_ERR_CNTL__AER_HDR_LOG_TIMEOUT_MASK 0x00000700L |
|---|
| 107846 | #define BIFP4_1_PCIE_ERR_CNTL__AER_HDR_LOG_F0_TIMER_EXPIRED_MASK 0x00000800L |
|---|
| 107847 | #define BIFP4_1_PCIE_ERR_CNTL__CI_P_SLV_BUF_RD_HALT_STATUS_MASK 0x00004000L |
|---|
| 107848 | #define BIFP4_1_PCIE_ERR_CNTL__CI_NP_SLV_BUF_RD_HALT_STATUS_MASK 0x00008000L |
|---|
| 107849 | #define BIFP4_1_PCIE_ERR_CNTL__CI_SLV_BUF_HALT_RESET_MASK 0x00010000L |
|---|
| 107850 | #define BIFP4_1_PCIE_ERR_CNTL__SEND_ERR_MSG_IMMEDIATELY_MASK 0x00020000L |
|---|
| 107851 | #define BIFP4_1_PCIE_ERR_CNTL__STRAP_POISONED_ADVISORY_NONFATAL_MASK 0x00040000L |
|---|
| 107852 | #define BIFP4_1_PCIE_ERR_CNTL__AER_PRIV_MASK_BAD_DLLP_MASK 0x00080000L |
|---|
| 107853 | #define BIFP4_1_PCIE_ERR_CNTL__AER_PRIV_MASK_BAD_TLP_MASK 0x00100000L |
|---|
| 107854 | //BIFP4_1_PCIE_RX_CNTL |
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|---|
| 107857 | #define BIFP4_1_PCIE_RX_CNTL__RX_IGNORE_MSG_ERR__SHIFT 0x2 |
|---|
| 107858 | #define BIFP4_1_PCIE_RX_CNTL__RX_IGNORE_CRC_ERR__SHIFT 0x3 |
|---|
| 107859 | #define BIFP4_1_PCIE_RX_CNTL__RX_IGNORE_CFG_ERR__SHIFT 0x4 |
|---|
| 107860 | #define BIFP4_1_PCIE_RX_CNTL__RX_IGNORE_CPL_ERR__SHIFT 0x5 |
|---|
| 107861 | #define BIFP4_1_PCIE_RX_CNTL__RX_IGNORE_EP_ERR__SHIFT 0x6 |
|---|
| 107862 | #define BIFP4_1_PCIE_RX_CNTL__RX_IGNORE_LEN_MISMATCH_ERR__SHIFT 0x7 |
|---|
| 107863 | #define BIFP4_1_PCIE_RX_CNTL__RX_IGNORE_MAX_PAYLOAD_ERR__SHIFT 0x8 |
|---|
| 107864 | #define BIFP4_1_PCIE_RX_CNTL__RX_IGNORE_TC_ERR__SHIFT 0x9 |
|---|
| 107865 | #define BIFP4_1_PCIE_RX_CNTL__RX_IGNORE_CFG_UR__SHIFT 0xa |
|---|
| 107866 | #define BIFP4_1_PCIE_RX_CNTL__RX_IGNORE_IO_UR__SHIFT 0xb |
|---|
| 107867 | #define BIFP4_1_PCIE_RX_CNTL__RX_IGNORE_AT_ERR__SHIFT 0xc |
|---|
| 107868 | #define BIFP4_1_PCIE_RX_CNTL__RX_NAK_IF_FIFO_FULL__SHIFT 0xd |
|---|
| 107869 | #define BIFP4_1_PCIE_RX_CNTL__RX_GEN_ONE_NAK__SHIFT 0xe |
|---|
| 107870 | #define BIFP4_1_PCIE_RX_CNTL__RX_RCB_CPL_TIMEOUT_L23_MODE__SHIFT 0xf |
|---|
| 107871 | #define BIFP4_1_PCIE_RX_CNTL__RX_RCB_CPL_TIMEOUT__SHIFT 0x10 |
|---|
| 107872 | #define BIFP4_1_PCIE_RX_CNTL__RX_RCB_CPL_TIMEOUT_MODE__SHIFT 0x13 |
|---|
| 107873 | #define BIFP4_1_PCIE_RX_CNTL__RX_PCIE_CPL_TIMEOUT_DIS__SHIFT 0x14 |
|---|
| 107874 | #define BIFP4_1_PCIE_RX_CNTL__RX_IGNORE_SHORTPREFIX_ERR__SHIFT 0x15 |
|---|
| 107875 | #define BIFP4_1_PCIE_RX_CNTL__RX_IGNORE_MAXPREFIX_ERR__SHIFT 0x16 |
|---|
| 107876 | #define BIFP4_1_PCIE_RX_CNTL__RX_IGNORE_CPLPREFIX_ERR__SHIFT 0x17 |
|---|
| 107877 | #define BIFP4_1_PCIE_RX_CNTL__RX_IGNORE_INVALIDPASID_ERR__SHIFT 0x18 |
|---|
| 107878 | #define BIFP4_1_PCIE_RX_CNTL__RX_IGNORE_NOT_PASID_UR__SHIFT 0x19 |
|---|
| 107879 | #define BIFP4_1_PCIE_RX_CNTL__RX_TPH_DIS__SHIFT 0x1a |
|---|
| 107880 | #define BIFP4_1_PCIE_RX_CNTL__RX_RCB_FLR_TIMEOUT_DIS__SHIFT 0x1b |
|---|
| 107881 | #define BIFP4_1_PCIE_RX_CNTL__CTO_MASK_PRIV__SHIFT 0x1c |
|---|
| 107882 | #define BIFP4_1_PCIE_RX_CNTL__RX_SWAP_RTRC_TO_BFRC_ENABLE__SHIFT 0x1d |
|---|
| 107883 | #define BIFP4_1_PCIE_RX_CNTL__DPC_PRIV_TRIGGER_ON_SURPDN_EN__SHIFT 0x1e |
|---|
| 107884 | #define BIFP4_1_PCIE_RX_CNTL__DPC_PRIV_TRIGGER_3_EN__SHIFT 0x1f |
|---|
| 107885 | #define BIFP4_1_PCIE_RX_CNTL__RX_IGNORE_IO_ERR_MASK 0x00000001L |
|---|
| 107886 | #define BIFP4_1_PCIE_RX_CNTL__RX_IGNORE_BE_ERR_MASK 0x00000002L |
|---|
| 107887 | #define BIFP4_1_PCIE_RX_CNTL__RX_IGNORE_MSG_ERR_MASK 0x00000004L |
|---|
| 107888 | #define BIFP4_1_PCIE_RX_CNTL__RX_IGNORE_CRC_ERR_MASK 0x00000008L |
|---|
| 107889 | #define BIFP4_1_PCIE_RX_CNTL__RX_IGNORE_CFG_ERR_MASK 0x00000010L |
|---|
| 107890 | #define BIFP4_1_PCIE_RX_CNTL__RX_IGNORE_CPL_ERR_MASK 0x00000020L |
|---|
| 107891 | #define BIFP4_1_PCIE_RX_CNTL__RX_IGNORE_EP_ERR_MASK 0x00000040L |
|---|
| 107892 | #define BIFP4_1_PCIE_RX_CNTL__RX_IGNORE_LEN_MISMATCH_ERR_MASK 0x00000080L |
|---|
| 107893 | #define BIFP4_1_PCIE_RX_CNTL__RX_IGNORE_MAX_PAYLOAD_ERR_MASK 0x00000100L |
|---|
| 107894 | #define BIFP4_1_PCIE_RX_CNTL__RX_IGNORE_TC_ERR_MASK 0x00000200L |
|---|
| 107895 | #define BIFP4_1_PCIE_RX_CNTL__RX_IGNORE_CFG_UR_MASK 0x00000400L |
|---|
| 107896 | #define BIFP4_1_PCIE_RX_CNTL__RX_IGNORE_IO_UR_MASK 0x00000800L |
|---|
| 107897 | #define BIFP4_1_PCIE_RX_CNTL__RX_IGNORE_AT_ERR_MASK 0x00001000L |
|---|
| 107898 | #define BIFP4_1_PCIE_RX_CNTL__RX_NAK_IF_FIFO_FULL_MASK 0x00002000L |
|---|
| 107899 | #define BIFP4_1_PCIE_RX_CNTL__RX_GEN_ONE_NAK_MASK 0x00004000L |
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| 107900 | #define BIFP4_1_PCIE_RX_CNTL__RX_RCB_CPL_TIMEOUT_L23_MODE_MASK 0x00008000L |
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| 107901 | #define BIFP4_1_PCIE_RX_CNTL__RX_RCB_CPL_TIMEOUT_MASK 0x00070000L |
|---|
| 107902 | #define BIFP4_1_PCIE_RX_CNTL__RX_RCB_CPL_TIMEOUT_MODE_MASK 0x00080000L |
|---|
| 107903 | #define BIFP4_1_PCIE_RX_CNTL__RX_PCIE_CPL_TIMEOUT_DIS_MASK 0x00100000L |
|---|
| 107904 | #define BIFP4_1_PCIE_RX_CNTL__RX_IGNORE_SHORTPREFIX_ERR_MASK 0x00200000L |
|---|
| 107905 | #define BIFP4_1_PCIE_RX_CNTL__RX_IGNORE_MAXPREFIX_ERR_MASK 0x00400000L |
|---|
| 107906 | #define BIFP4_1_PCIE_RX_CNTL__RX_IGNORE_CPLPREFIX_ERR_MASK 0x00800000L |
|---|
| 107907 | #define BIFP4_1_PCIE_RX_CNTL__RX_IGNORE_INVALIDPASID_ERR_MASK 0x01000000L |
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| 107908 | #define BIFP4_1_PCIE_RX_CNTL__RX_IGNORE_NOT_PASID_UR_MASK 0x02000000L |
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| 107909 | #define BIFP4_1_PCIE_RX_CNTL__RX_TPH_DIS_MASK 0x04000000L |
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| 107910 | #define BIFP4_1_PCIE_RX_CNTL__RX_RCB_FLR_TIMEOUT_DIS_MASK 0x08000000L |
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| 107912 | #define BIFP4_1_PCIE_RX_CNTL__RX_SWAP_RTRC_TO_BFRC_ENABLE_MASK 0x20000000L |
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| 107913 | #define BIFP4_1_PCIE_RX_CNTL__DPC_PRIV_TRIGGER_ON_SURPDN_EN_MASK 0x40000000L |
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| 107914 | #define BIFP4_1_PCIE_RX_CNTL__DPC_PRIV_TRIGGER_3_EN_MASK 0x80000000L |
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| 107934 | #define BIFP4_1_PCIE_RX_CNTL3__RX_IGNORE_RC_TRANSMWRPASID_UR_MASK 0x00000002L |
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| 107935 | #define BIFP4_1_PCIE_RX_CNTL3__RX_IGNORE_RC_PRGRESPMSG_UR_MASK 0x00000004L |
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| 107936 | #define BIFP4_1_PCIE_RX_CNTL3__RX_IGNORE_RC_INVREQ_UR_MASK 0x00000008L |
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| 107938 | #define BIFP4_1_PCIE_RX_CNTL3__RX_ENH_ATOMIC_EN_MASK 0x00000100L |
|---|
| 107939 | #define BIFP4_1_PCIE_RX_CNTL3__RX_INGRESS_POISONED_BLOCKING_EN_MASK 0x00000200L |
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| 107940 | #define BIFP4_1_PCIE_RX_CNTL3__RX_SWAP_RTRC_TO_BFRC_HDR_ONLY_ENABLE_MASK 0x00000400L |
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| 107941 | #define BIFP4_1_PCIE_RX_CNTL3__RX_PRIV_POISON_EGRESS_BLOCK_EN_MASK 0x00000800L |
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| 107943 | #define BIFP4_1_PCIE_RX_CREDITS_ALLOCATED_P__RX_CREDITS_ALLOCATED_PD__SHIFT 0x0 |
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| 107945 | #define BIFP4_1_PCIE_RX_CREDITS_ALLOCATED_P__RX_CREDITS_ALLOCATED_PD_MASK 0x00000FFFL |
|---|
| 107946 | #define BIFP4_1_PCIE_RX_CREDITS_ALLOCATED_P__RX_CREDITS_ALLOCATED_PH_MASK 0x00FF0000L |
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| 107948 | #define BIFP4_1_PCIE_RX_CREDITS_ALLOCATED_NP__RX_CREDITS_ALLOCATED_NPD__SHIFT 0x0 |
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| 107949 | #define BIFP4_1_PCIE_RX_CREDITS_ALLOCATED_NP__RX_CREDITS_ALLOCATED_NPH__SHIFT 0x10 |
|---|
| 107950 | #define BIFP4_1_PCIE_RX_CREDITS_ALLOCATED_NP__RX_CREDITS_ALLOCATED_NPD_MASK 0x00000FFFL |
|---|
| 107951 | #define BIFP4_1_PCIE_RX_CREDITS_ALLOCATED_NP__RX_CREDITS_ALLOCATED_NPH_MASK 0x00FF0000L |
|---|
| 107952 | //BIFP4_1_PCIE_RX_CREDITS_ALLOCATED_CPL |
|---|
| 107953 | #define BIFP4_1_PCIE_RX_CREDITS_ALLOCATED_CPL__RX_CREDITS_ALLOCATED_CPLD__SHIFT 0x0 |
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| 107954 | #define BIFP4_1_PCIE_RX_CREDITS_ALLOCATED_CPL__RX_CREDITS_ALLOCATED_CPLH__SHIFT 0x10 |
|---|
| 107955 | #define BIFP4_1_PCIE_RX_CREDITS_ALLOCATED_CPL__RX_CREDITS_ALLOCATED_CPLD_MASK 0x00000FFFL |
|---|
| 107956 | #define BIFP4_1_PCIE_RX_CREDITS_ALLOCATED_CPL__RX_CREDITS_ALLOCATED_CPLH_MASK 0x00FF0000L |
|---|
| 107957 | //BIFP4_1_PCIEP_ERROR_INJECT_PHYSICAL |
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| 107958 | #define BIFP4_1_PCIEP_ERROR_INJECT_PHYSICAL__ERROR_INJECT_PL_LANE_ERR__SHIFT 0x0 |
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| 107959 | #define BIFP4_1_PCIEP_ERROR_INJECT_PHYSICAL__ERROR_INJECT_PL_FRAMING_ERR__SHIFT 0x2 |
|---|
| 107960 | #define BIFP4_1_PCIEP_ERROR_INJECT_PHYSICAL__ERROR_INJECT_PL_BAD_PARITY_IN_SKP__SHIFT 0x4 |
|---|
| 107961 | #define BIFP4_1_PCIEP_ERROR_INJECT_PHYSICAL__ERROR_INJECT_PL_BAD_LFSR_IN_SKP__SHIFT 0x6 |
|---|
| 107962 | #define BIFP4_1_PCIEP_ERROR_INJECT_PHYSICAL__ERROR_INJECT_PL_LOOPBACK_UFLOW__SHIFT 0x8 |
|---|
| 107963 | #define BIFP4_1_PCIEP_ERROR_INJECT_PHYSICAL__ERROR_INJECT_PL_LOOPBACK_OFLOW__SHIFT 0xa |
|---|
| 107964 | #define BIFP4_1_PCIEP_ERROR_INJECT_PHYSICAL__ERROR_INJECT_PL_DESKEW_ERR__SHIFT 0xc |
|---|
| 107965 | #define BIFP4_1_PCIEP_ERROR_INJECT_PHYSICAL__ERROR_INJECT_PL_8B10B_DISPARITY_ERR__SHIFT 0xe |
|---|
| 107966 | #define BIFP4_1_PCIEP_ERROR_INJECT_PHYSICAL__ERROR_INJECT_PL_8B10B_DECODE_ERR__SHIFT 0x10 |
|---|
| 107967 | #define BIFP4_1_PCIEP_ERROR_INJECT_PHYSICAL__ERROR_INJECT_PL_SKP_OS_ERROR__SHIFT 0x12 |
|---|
| 107968 | #define BIFP4_1_PCIEP_ERROR_INJECT_PHYSICAL__ERROR_INJECT_PL_INV_OS_IDENTIFIER__SHIFT 0x14 |
|---|
| 107969 | #define 0x16 |
|---|
| 107970 | #define BIFP4_1_PCIEP_ERROR_INJECT_PHYSICAL__ERROR_INJECT_PL_LANE_ERR_MASK 0x00000003L |
|---|
| 107971 | #define BIFP4_1_PCIEP_ERROR_INJECT_PHYSICAL__ERROR_INJECT_PL_FRAMING_ERR_MASK 0x0000000CL |
|---|
| 107972 | #define BIFP4_1_PCIEP_ERROR_INJECT_PHYSICAL__ERROR_INJECT_PL_BAD_PARITY_IN_SKP_MASK 0x00000030L |
|---|
| 107973 | #define BIFP4_1_PCIEP_ERROR_INJECT_PHYSICAL__ERROR_INJECT_PL_BAD_LFSR_IN_SKP_MASK 0x000000C0L |
|---|
| 107974 | #define BIFP4_1_PCIEP_ERROR_INJECT_PHYSICAL__ERROR_INJECT_PL_LOOPBACK_UFLOW_MASK 0x00000300L |
|---|
| 107975 | #define BIFP4_1_PCIEP_ERROR_INJECT_PHYSICAL__ERROR_INJECT_PL_LOOPBACK_OFLOW_MASK 0x00000C00L |
|---|
| 107976 | #define BIFP4_1_PCIEP_ERROR_INJECT_PHYSICAL__ERROR_INJECT_PL_DESKEW_ERR_MASK 0x00003000L |
|---|
| 107977 | #define BIFP4_1_PCIEP_ERROR_INJECT_PHYSICAL__ERROR_INJECT_PL_8B10B_DISPARITY_ERR_MASK 0x0000C000L |
|---|
| 107978 | #define BIFP4_1_PCIEP_ERROR_INJECT_PHYSICAL__ERROR_INJECT_PL_8B10B_DECODE_ERR_MASK 0x00030000L |
|---|
| 107979 | #define BIFP4_1_PCIEP_ERROR_INJECT_PHYSICAL__ERROR_INJECT_PL_SKP_OS_ERROR_MASK 0x000C0000L |
|---|
| 107980 | #define BIFP4_1_PCIEP_ERROR_INJECT_PHYSICAL__ERROR_INJECT_PL_INV_OS_IDENTIFIER_MASK 0x00300000L |
|---|
| 107981 | #define 0x00C00000L |
|---|
| 107982 | //BIFP4_1_PCIEP_ERROR_INJECT_TRANSACTION |
|---|
| 107983 | #define BIFP4_1_PCIEP_ERROR_INJECT_TRANSACTION__ERROR_INJECT_TL_FLOW_CTL_ERR__SHIFT 0x0 |
|---|
| 107984 | #define BIFP4_1_PCIEP_ERROR_INJECT_TRANSACTION__ERROR_INJECT_TL_REPLAY_NUM_ROLLOVER__SHIFT 0x2 |
|---|
| 107985 | #define BIFP4_1_PCIEP_ERROR_INJECT_TRANSACTION__ERROR_INJECT_TL_BAD_DLLP__SHIFT 0x4 |
|---|
| 107986 | #define BIFP4_1_PCIEP_ERROR_INJECT_TRANSACTION__ERROR_INJECT_TL_BAD_TLP__SHIFT 0x6 |
|---|
| 107987 | #define BIFP4_1_PCIEP_ERROR_INJECT_TRANSACTION__ERROR_INJECT_TL_UNSUPPORTED_REQ__SHIFT 0x8 |
|---|
| 107988 | #define BIFP4_1_PCIEP_ERROR_INJECT_TRANSACTION__ERROR_INJECT_TL_ECRC_ERROR__SHIFT 0xa |
|---|
| 107989 | #define BIFP4_1_PCIEP_ERROR_INJECT_TRANSACTION__ERROR_INJECT_TL_MALFORMED_TLP__SHIFT 0xc |
|---|
| 107990 | #define BIFP4_1_PCIEP_ERROR_INJECT_TRANSACTION__ERROR_INJECT_TL_UNEXPECTED_CMPLT__SHIFT 0xe |
|---|
| 107991 | #define BIFP4_1_PCIEP_ERROR_INJECT_TRANSACTION__ERROR_INJECT_TL_COMPLETER_ABORT__SHIFT 0x10 |
|---|
| 107992 | #define BIFP4_1_PCIEP_ERROR_INJECT_TRANSACTION__ERROR_INJECT_TL_COMPLETION_TIMEOUT__SHIFT 0x12 |
|---|
| 107993 | #define BIFP4_1_PCIEP_ERROR_INJECT_TRANSACTION__ERROR_INJECT_TL_FLOW_CTL_ERR_MASK 0x00000003L |
|---|
| 107994 | #define BIFP4_1_PCIEP_ERROR_INJECT_TRANSACTION__ERROR_INJECT_TL_REPLAY_NUM_ROLLOVER_MASK 0x0000000CL |
|---|
| 107995 | #define BIFP4_1_PCIEP_ERROR_INJECT_TRANSACTION__ERROR_INJECT_TL_BAD_DLLP_MASK 0x00000030L |
|---|
| 107996 | #define BIFP4_1_PCIEP_ERROR_INJECT_TRANSACTION__ERROR_INJECT_TL_BAD_TLP_MASK 0x000000C0L |
|---|
| 107997 | #define BIFP4_1_PCIEP_ERROR_INJECT_TRANSACTION__ERROR_INJECT_TL_UNSUPPORTED_REQ_MASK 0x00000300L |
|---|
| 107998 | #define BIFP4_1_PCIEP_ERROR_INJECT_TRANSACTION__ERROR_INJECT_TL_ECRC_ERROR_MASK 0x00000C00L |
|---|
| 107999 | #define BIFP4_1_PCIEP_ERROR_INJECT_TRANSACTION__ERROR_INJECT_TL_MALFORMED_TLP_MASK 0x00003000L |
|---|
| 108000 | #define BIFP4_1_PCIEP_ERROR_INJECT_TRANSACTION__ERROR_INJECT_TL_UNEXPECTED_CMPLT_MASK 0x0000C000L |
|---|
| 108001 | #define BIFP4_1_PCIEP_ERROR_INJECT_TRANSACTION__ERROR_INJECT_TL_COMPLETER_ABORT_MASK 0x00030000L |
|---|
| 108002 | #define BIFP4_1_PCIEP_ERROR_INJECT_TRANSACTION__ERROR_INJECT_TL_COMPLETION_TIMEOUT_MASK 0x000C0000L |
|---|
| 108003 | //BIFP4_1_PCIEP_NAK_COUNTER |
|---|
| 108004 | #define BIFP4_1_PCIEP_NAK_COUNTER__RX_NUM_NAK_RECEIVED_PORT__SHIFT 0x0 |
|---|
| 108005 | #define BIFP4_1_PCIEP_NAK_COUNTER__RX_NUM_NAK_GENERATED_PORT__SHIFT 0x10 |
|---|
| 108006 | #define BIFP4_1_PCIEP_NAK_COUNTER__RX_NUM_NAK_RECEIVED_PORT_MASK 0x0000FFFFL |
|---|
| 108007 | #define BIFP4_1_PCIEP_NAK_COUNTER__RX_NUM_NAK_GENERATED_PORT_MASK 0xFFFF0000L |
|---|
| 108008 | //BIFP4_1_PCIE_LC_CNTL |
|---|
| 108009 | #define BIFP4_1_PCIE_LC_CNTL__LC_ADVANCE_SPEED_COMPL_ON_EVERY_COMPL_ENTRY__SHIFT 0x0 |
|---|
| 108010 | #define BIFP4_1_PCIE_LC_CNTL__LC_DONT_ENTER_L23_IN_D0__SHIFT 0x1 |
|---|
| 108011 | #define BIFP4_1_PCIE_LC_CNTL__LC_RESET_L_IDLE_COUNT_EN__SHIFT 0x2 |
|---|
| 108012 | #define BIFP4_1_PCIE_LC_CNTL__LC_RESET_LINK__SHIFT 0x3 |
|---|
| 108013 | #define BIFP4_1_PCIE_LC_CNTL__LC_16X_CLEAR_TX_PIPE__SHIFT 0x4 |
|---|
| 108014 | #define BIFP4_1_PCIE_LC_CNTL__LC_L0S_INACTIVITY__SHIFT 0x8 |
|---|
| 108015 | #define BIFP4_1_PCIE_LC_CNTL__LC_L1_INACTIVITY__SHIFT 0xc |
|---|
| 108016 | #define BIFP4_1_PCIE_LC_CNTL__LC_PMI_TO_L1_DIS__SHIFT 0x10 |
|---|
| 108017 | #define BIFP4_1_PCIE_LC_CNTL__LC_INC_N_FTS_EN__SHIFT 0x11 |
|---|
| 108018 | #define BIFP4_1_PCIE_LC_CNTL__LC_LOOK_FOR_IDLE_IN_L1L23__SHIFT 0x12 |
|---|
| 108019 | #define BIFP4_1_PCIE_LC_CNTL__LC_FACTOR_IN_EXT_SYNC__SHIFT 0x14 |
|---|
| 108020 | #define BIFP4_1_PCIE_LC_CNTL__LC_WAIT_FOR_PM_ACK_DIS__SHIFT 0x15 |
|---|
| 108021 | #define BIFP4_1_PCIE_LC_CNTL__LC_WAKE_FROM_L23__SHIFT 0x16 |
|---|
| 108022 | #define BIFP4_1_PCIE_LC_CNTL__LC_L1_IMMEDIATE_ACK__SHIFT 0x17 |
|---|
| 108023 | #define BIFP4_1_PCIE_LC_CNTL__LC_ASPM_TO_L1_DIS__SHIFT 0x18 |
|---|
| 108024 | #define BIFP4_1_PCIE_LC_CNTL__LC_DELAY_COUNT__SHIFT 0x19 |
|---|
| 108025 | #define BIFP4_1_PCIE_LC_CNTL__LC_DELAY_L0S_EXIT__SHIFT 0x1b |
|---|
| 108026 | #define BIFP4_1_PCIE_LC_CNTL__LC_DELAY_L1_EXIT__SHIFT 0x1c |
|---|
| 108027 | #define BIFP4_1_PCIE_LC_CNTL__LC_EXTEND_WAIT_FOR_EL_IDLE__SHIFT 0x1d |
|---|
| 108028 | #define BIFP4_1_PCIE_LC_CNTL__LC_ESCAPE_L1L23_EN__SHIFT 0x1e |
|---|
| 108029 | #define BIFP4_1_PCIE_LC_CNTL__LC_GATE_RCVR_IDLE__SHIFT 0x1f |
|---|
| 108030 | #define BIFP4_1_PCIE_LC_CNTL__LC_ADVANCE_SPEED_COMPL_ON_EVERY_COMPL_ENTRY_MASK 0x00000001L |
|---|
| 108031 | #define BIFP4_1_PCIE_LC_CNTL__LC_DONT_ENTER_L23_IN_D0_MASK 0x00000002L |
|---|
| 108032 | #define BIFP4_1_PCIE_LC_CNTL__LC_RESET_L_IDLE_COUNT_EN_MASK 0x00000004L |
|---|
| 108033 | #define BIFP4_1_PCIE_LC_CNTL__LC_RESET_LINK_MASK 0x00000008L |
|---|
| 108034 | #define BIFP4_1_PCIE_LC_CNTL__LC_16X_CLEAR_TX_PIPE_MASK 0x000000F0L |
|---|
| 108035 | #define BIFP4_1_PCIE_LC_CNTL__LC_L0S_INACTIVITY_MASK 0x00000F00L |
|---|
| 108036 | #define BIFP4_1_PCIE_LC_CNTL__LC_L1_INACTIVITY_MASK 0x0000F000L |
|---|
| 108037 | #define BIFP4_1_PCIE_LC_CNTL__LC_PMI_TO_L1_DIS_MASK 0x00010000L |
|---|
| 108038 | #define BIFP4_1_PCIE_LC_CNTL__LC_INC_N_FTS_EN_MASK 0x00020000L |
|---|
| 108039 | #define BIFP4_1_PCIE_LC_CNTL__LC_LOOK_FOR_IDLE_IN_L1L23_MASK 0x000C0000L |
|---|
| 108040 | #define BIFP4_1_PCIE_LC_CNTL__LC_FACTOR_IN_EXT_SYNC_MASK 0x00100000L |
|---|
| 108041 | #define BIFP4_1_PCIE_LC_CNTL__LC_WAIT_FOR_PM_ACK_DIS_MASK 0x00200000L |
|---|
| 108042 | #define BIFP4_1_PCIE_LC_CNTL__LC_WAKE_FROM_L23_MASK 0x00400000L |
|---|
| 108043 | #define BIFP4_1_PCIE_LC_CNTL__LC_L1_IMMEDIATE_ACK_MASK 0x00800000L |
|---|
| 108044 | #define BIFP4_1_PCIE_LC_CNTL__LC_ASPM_TO_L1_DIS_MASK 0x01000000L |
|---|
| 108045 | #define BIFP4_1_PCIE_LC_CNTL__LC_DELAY_COUNT_MASK 0x06000000L |
|---|
| 108046 | #define BIFP4_1_PCIE_LC_CNTL__LC_DELAY_L0S_EXIT_MASK 0x08000000L |
|---|
| 108047 | #define BIFP4_1_PCIE_LC_CNTL__LC_DELAY_L1_EXIT_MASK 0x10000000L |
|---|
| 108048 | #define BIFP4_1_PCIE_LC_CNTL__LC_EXTEND_WAIT_FOR_EL_IDLE_MASK 0x20000000L |
|---|
| 108049 | #define BIFP4_1_PCIE_LC_CNTL__LC_ESCAPE_L1L23_EN_MASK 0x40000000L |
|---|
| 108050 | #define BIFP4_1_PCIE_LC_CNTL__LC_GATE_RCVR_IDLE_MASK 0x80000000L |
|---|
| 108051 | //BIFP4_1_PCIE_LC_TRAINING_CNTL |
|---|
| 108052 | #define BIFP4_1_PCIE_LC_TRAINING_CNTL__LC_TRAINING_CNTL__SHIFT 0x0 |
|---|
| 108053 | #define BIFP4_1_PCIE_LC_TRAINING_CNTL__LC_COMPLIANCE_RECEIVE__SHIFT 0x4 |
|---|
| 108054 | #define BIFP4_1_PCIE_LC_TRAINING_CNTL__LC_LOOK_FOR_MORE_NON_MATCHING_TS1__SHIFT 0x5 |
|---|
| 108055 | #define BIFP4_1_PCIE_LC_TRAINING_CNTL__LC_L0S_L1_TRAINING_CNTL_EN__SHIFT 0x6 |
|---|
| 108056 | #define BIFP4_1_PCIE_LC_TRAINING_CNTL__LC_L1_LONG_WAKE_FIX_EN__SHIFT 0x7 |
|---|
| 108057 | #define BIFP4_1_PCIE_LC_TRAINING_CNTL__LC_POWER_STATE__SHIFT 0x8 |
|---|
| 108058 | #define BIFP4_1_PCIE_LC_TRAINING_CNTL__LC_DONT_GO_TO_L0S_IF_L1_ARMED__SHIFT 0xb |
|---|
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| 108163 | #define BIFP4_1_PCIE_LC_N_FTS_CNTL__LC_XMIT_FTS_BEFORE_RECOVERY_MASK 0x00000200L |
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| 108166 | #define BIFP4_1_PCIE_LC_N_FTS_CNTL__LC_XMIT_N_FTS_16GT_CNTL_MASK 0x00002000L |
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| 108167 | #define BIFP4_1_PCIE_LC_N_FTS_CNTL__LC_XMIT_N_FTS_32GT_CNTL_MASK 0x00004000L |
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| 108181 | #define BIFP4_1_PCIE_LC_SPEED_CNTL__LC_OTHER_SIDE_SUPPORTS_GEN2__SHIFT 0x17 |
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|---|
| 108183 | #define BIFP4_1_PCIE_LC_SPEED_CNTL__LC_OTHER_SIDE_SUPPORTS_GEN3__SHIFT 0x19 |
|---|
| 108184 | #define BIFP4_1_PCIE_LC_SPEED_CNTL__LC_OTHER_SIDE_EVER_SENT_GEN4__SHIFT 0x1a |
|---|
| 108185 | #define BIFP4_1_PCIE_LC_SPEED_CNTL__LC_OTHER_SIDE_SUPPORTS_GEN4__SHIFT 0x1b |
|---|
| 108186 | #define BIFP4_1_PCIE_LC_SPEED_CNTL__LC_OTHER_SIDE_EVER_SENT_GEN5__SHIFT 0x1c |
|---|
| 108187 | #define BIFP4_1_PCIE_LC_SPEED_CNTL__LC_OTHER_SIDE_SUPPORTS_GEN5__SHIFT 0x1d |
|---|
| 108188 | #define BIFP4_1_PCIE_LC_SPEED_CNTL__LC_GEN2_EN_STRAP_MASK 0x00000001L |
|---|
| 108189 | #define BIFP4_1_PCIE_LC_SPEED_CNTL__LC_GEN3_EN_STRAP_MASK 0x00000002L |
|---|
| 108190 | #define BIFP4_1_PCIE_LC_SPEED_CNTL__LC_GEN4_EN_STRAP_MASK 0x00000004L |
|---|
| 108191 | #define BIFP4_1_PCIE_LC_SPEED_CNTL__LC_GEN5_EN_STRAP_MASK 0x00000008L |
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| 108192 | #define BIFP4_1_PCIE_LC_SPEED_CNTL__LC_CURRENT_DATA_RATE_MASK 0x000000E0L |
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| 108193 | #define BIFP4_1_PCIE_LC_SPEED_CNTL__LC_DATA_RATE_ADVERTISED_MASK 0x00000700L |
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| 108314 | #define BIFP4_1_PCIE_LC_BW_CHANGE_CNTL__LC_FAILED_SPEED_NEG__SHIFT 0x5 |
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| 108319 | #define BIFP4_1_PCIE_LC_BW_CHANGE_CNTL__LC_LINK_BW_NOTIFICATION_DETECT_MODE__SHIFT 0xa |
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| 108321 | #define BIFP4_1_PCIE_LC_BW_CHANGE_CNTL__LC_BW_CHANGE_INT_EN_MASK 0x00000001L |
|---|
| 108322 | #define BIFP4_1_PCIE_LC_BW_CHANGE_CNTL__LC_HW_INIT_SPEED_CHANGE_MASK 0x00000002L |
|---|
| 108323 | #define BIFP4_1_PCIE_LC_BW_CHANGE_CNTL__LC_SW_INIT_SPEED_CHANGE_MASK 0x00000004L |
|---|
| 108324 | #define BIFP4_1_PCIE_LC_BW_CHANGE_CNTL__LC_OTHER_INIT_SPEED_CHANGE_MASK 0x00000008L |
|---|
| 108325 | #define BIFP4_1_PCIE_LC_BW_CHANGE_CNTL__LC_RELIABILITY_SPEED_CHANGE_MASK 0x00000010L |
|---|
| 108326 | #define BIFP4_1_PCIE_LC_BW_CHANGE_CNTL__LC_FAILED_SPEED_NEG_MASK 0x00000020L |
|---|
| 108327 | #define BIFP4_1_PCIE_LC_BW_CHANGE_CNTL__LC_LONG_LW_CHANGE_MASK 0x00000040L |
|---|
| 108328 | #define BIFP4_1_PCIE_LC_BW_CHANGE_CNTL__LC_SHORT_LW_CHANGE_MASK 0x00000080L |
|---|
| 108329 | #define BIFP4_1_PCIE_LC_BW_CHANGE_CNTL__LC_LW_CHANGE_OTHER_MASK 0x00000100L |
|---|
| 108330 | #define BIFP4_1_PCIE_LC_BW_CHANGE_CNTL__LC_LW_CHANGE_FAILED_MASK 0x00000200L |
|---|
| 108331 | #define BIFP4_1_PCIE_LC_BW_CHANGE_CNTL__LC_LINK_BW_NOTIFICATION_DETECT_MODE_MASK 0x00000400L |
|---|
| 108332 | #define BIFP4_1_PCIE_LC_BW_CHANGE_CNTL__LC_SPEED_NEG_UNSUCCESSFUL_MASK 0x00000800L |
|---|
| 108333 | //BIFP4_1_PCIE_LC_CDR_CNTL |
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| 108334 | #define BIFP4_1_PCIE_LC_CDR_CNTL__LC_CDR_TEST_OFF__SHIFT 0x0 |
|---|
| 108335 | #define BIFP4_1_PCIE_LC_CDR_CNTL__LC_CDR_TEST_SETS__SHIFT 0xc |
|---|
| 108336 | #define BIFP4_1_PCIE_LC_CDR_CNTL__LC_CDR_SET_TYPE__SHIFT 0x18 |
|---|
| 108337 | #define BIFP4_1_PCIE_LC_CDR_CNTL__LC_CDR_TEST_OFF_MASK 0x00000FFFL |
|---|
| 108338 | #define BIFP4_1_PCIE_LC_CDR_CNTL__LC_CDR_TEST_SETS_MASK 0x00FFF000L |
|---|
| 108339 | #define BIFP4_1_PCIE_LC_CDR_CNTL__LC_CDR_SET_TYPE_MASK 0x03000000L |
|---|
| 108340 | //BIFP4_1_PCIE_LC_LANE_CNTL |
|---|
| 108341 | #define BIFP4_1_PCIE_LC_LANE_CNTL__LC_CORRUPTED_LANES__SHIFT 0x0 |
|---|
| 108342 | #define BIFP4_1_PCIE_LC_LANE_CNTL__LC_CORRUPTED_LANES_MASK 0x0000FFFFL |
|---|
| 108343 | //BIFP4_1_PCIE_LC_CNTL3 |
|---|
| 108344 | #define BIFP4_1_PCIE_LC_CNTL3__LC_SELECT_DEEMPHASIS__SHIFT 0x0 |
|---|
| 108345 | #define BIFP4_1_PCIE_LC_CNTL3__LC_SELECT_DEEMPHASIS_CNTL__SHIFT 0x1 |
|---|
| 108346 | #define BIFP4_1_PCIE_LC_CNTL3__LC_RCVD_DEEMPHASIS__SHIFT 0x3 |
|---|
| 108347 | #define BIFP4_1_PCIE_LC_CNTL3__LC_COMP_TO_DETECT__SHIFT 0x4 |
|---|
| 108348 | #define BIFP4_1_PCIE_LC_CNTL3__LC_RESET_TSX_CNT_IN_RLOCK_EN__SHIFT 0x5 |
|---|
| 108349 | #define BIFP4_1_PCIE_LC_CNTL3__LC_AUTO_SPEED_CHANGE_ATTEMPTS_ALLOWED__SHIFT 0x6 |
|---|
| 108350 | #define BIFP4_1_PCIE_LC_CNTL3__LC_AUTO_SPEED_CHANGE_ATTEMPT_FAILED__SHIFT 0x8 |
|---|
| 108351 | #define BIFP4_1_PCIE_LC_CNTL3__LC_CLR_FAILED_AUTO_SPD_CHANGE_CNT__SHIFT 0x9 |
|---|
| 108352 | #define BIFP4_1_PCIE_LC_CNTL3__LC_ENHANCED_HOT_PLUG_EN__SHIFT 0xa |
|---|
| 108353 | #define BIFP4_1_PCIE_LC_CNTL3__LC_RCVR_DET_EN_OVERRIDE__SHIFT 0xb |
|---|
| 108354 | #define BIFP4_1_PCIE_LC_CNTL3__LC_LINK_DOWN_SPD_CHG_EN__SHIFT 0xc |
|---|
| 108355 | #define BIFP4_1_PCIE_LC_CNTL3__LC_CLR_DELAY_DLLP_WHEN_NO_AUTO_EQ__SHIFT 0xd |
|---|
| 108356 | #define BIFP4_1_PCIE_LC_CNTL3__LC_MULT_AUTO_SPD_CHG_ON_LAST_RATE__SHIFT 0xe |
|---|
| 108357 | #define BIFP4_1_PCIE_LC_CNTL3__LC_RST_FAILING_SPD_CHANGE_CNT_ON_SUCCESS_EN__SHIFT 0xf |
|---|
| 108358 | #define BIFP4_1_PCIE_LC_CNTL3__LC_L1_BLOCK_RECONFIG_EN__SHIFT 0x11 |
|---|
| 108359 | #define BIFP4_1_PCIE_LC_CNTL3__LC_AUTO_DISABLE_SPEED_SUPPORT_EN__SHIFT 0x12 |
|---|
| 108360 | #define BIFP4_1_PCIE_LC_CNTL3__LC_AUTO_DISABLE_SPEED_SUPPORT_MAX_FAIL_SEL__SHIFT 0x13 |
|---|
| 108361 | #define BIFP4_1_PCIE_LC_CNTL3__LC_FAST_L1_ENTRY_EXIT_EN__SHIFT 0x15 |
|---|
| 108362 | #define BIFP4_1_PCIE_LC_CNTL3__LC_POWERDOWN_P0_WAIT_FOR_REFCLKACK_ON_L1_EXIT__SHIFT 0x16 |
|---|
| 108363 | #define BIFP4_1_PCIE_LC_CNTL3__LC_DSC_DONT_ENTER_L23_AFTER_PME_ACK__SHIFT 0x17 |
|---|
| 108364 | #define BIFP4_1_PCIE_LC_CNTL3__LC_HW_VOLTAGE_IF_CONTROL__SHIFT 0x18 |
|---|
| 108365 | #define BIFP4_1_PCIE_LC_CNTL3__LC_VOLTAGE_TIMER_SEL__SHIFT 0x1a |
|---|
| 108366 | #define BIFP4_1_PCIE_LC_CNTL3__LC_GO_TO_RECOVERY__SHIFT 0x1e |
|---|
| 108367 | #define BIFP4_1_PCIE_LC_CNTL3__LC_AUTO_RECOVERY_DIS__SHIFT 0x1f |
|---|
| 108368 | #define BIFP4_1_PCIE_LC_CNTL3__LC_SELECT_DEEMPHASIS_MASK 0x00000001L |
|---|
| 108369 | #define BIFP4_1_PCIE_LC_CNTL3__LC_SELECT_DEEMPHASIS_CNTL_MASK 0x00000006L |
|---|
| 108370 | #define BIFP4_1_PCIE_LC_CNTL3__LC_RCVD_DEEMPHASIS_MASK 0x00000008L |
|---|
| 108371 | #define BIFP4_1_PCIE_LC_CNTL3__LC_COMP_TO_DETECT_MASK 0x00000010L |
|---|
| 108372 | #define BIFP4_1_PCIE_LC_CNTL3__LC_RESET_TSX_CNT_IN_RLOCK_EN_MASK 0x00000020L |
|---|
| 108373 | #define BIFP4_1_PCIE_LC_CNTL3__LC_AUTO_SPEED_CHANGE_ATTEMPTS_ALLOWED_MASK 0x000000C0L |
|---|
| 108374 | #define BIFP4_1_PCIE_LC_CNTL3__LC_AUTO_SPEED_CHANGE_ATTEMPT_FAILED_MASK 0x00000100L |
|---|
| 108375 | #define BIFP4_1_PCIE_LC_CNTL3__LC_CLR_FAILED_AUTO_SPD_CHANGE_CNT_MASK 0x00000200L |
|---|
| 108376 | #define BIFP4_1_PCIE_LC_CNTL3__LC_ENHANCED_HOT_PLUG_EN_MASK 0x00000400L |
|---|
| 108377 | #define BIFP4_1_PCIE_LC_CNTL3__LC_RCVR_DET_EN_OVERRIDE_MASK 0x00000800L |
|---|
| 108378 | #define BIFP4_1_PCIE_LC_CNTL3__LC_LINK_DOWN_SPD_CHG_EN_MASK 0x00001000L |
|---|
| 108379 | #define BIFP4_1_PCIE_LC_CNTL3__LC_CLR_DELAY_DLLP_WHEN_NO_AUTO_EQ_MASK 0x00002000L |
|---|
| 108380 | #define BIFP4_1_PCIE_LC_CNTL3__LC_MULT_AUTO_SPD_CHG_ON_LAST_RATE_MASK 0x00004000L |
|---|
| 108381 | #define BIFP4_1_PCIE_LC_CNTL3__LC_RST_FAILING_SPD_CHANGE_CNT_ON_SUCCESS_EN_MASK 0x00008000L |
|---|
| 108382 | #define BIFP4_1_PCIE_LC_CNTL3__LC_L1_BLOCK_RECONFIG_EN_MASK 0x00020000L |
|---|
| 108383 | #define BIFP4_1_PCIE_LC_CNTL3__LC_AUTO_DISABLE_SPEED_SUPPORT_EN_MASK 0x00040000L |
|---|
| 108384 | #define BIFP4_1_PCIE_LC_CNTL3__LC_AUTO_DISABLE_SPEED_SUPPORT_MAX_FAIL_SEL_MASK 0x00180000L |
|---|
| 108385 | #define BIFP4_1_PCIE_LC_CNTL3__LC_FAST_L1_ENTRY_EXIT_EN_MASK 0x00200000L |
|---|
| 108386 | #define BIFP4_1_PCIE_LC_CNTL3__LC_POWERDOWN_P0_WAIT_FOR_REFCLKACK_ON_L1_EXIT_MASK 0x00400000L |
|---|
| 108387 | #define BIFP4_1_PCIE_LC_CNTL3__LC_DSC_DONT_ENTER_L23_AFTER_PME_ACK_MASK 0x00800000L |
|---|
| 108388 | #define BIFP4_1_PCIE_LC_CNTL3__LC_HW_VOLTAGE_IF_CONTROL_MASK 0x03000000L |
|---|
| 108389 | #define BIFP4_1_PCIE_LC_CNTL3__LC_VOLTAGE_TIMER_SEL_MASK 0x3C000000L |
|---|
| 108390 | #define BIFP4_1_PCIE_LC_CNTL3__LC_GO_TO_RECOVERY_MASK 0x40000000L |
|---|
| 108391 | #define BIFP4_1_PCIE_LC_CNTL3__LC_AUTO_RECOVERY_DIS_MASK 0x80000000L |
|---|
| 108392 | //BIFP4_1_PCIE_LC_CNTL4 |
|---|
| 108393 | #define BIFP4_1_PCIE_LC_CNTL4__LC_TX_ENABLE_BEHAVIOUR__SHIFT 0x0 |
|---|
| 108394 | #define BIFP4_1_PCIE_LC_CNTL4__LC_DIS_CONTIG_END_SET_CHECK__SHIFT 0x2 |
|---|
| 108395 | #define BIFP4_1_PCIE_LC_CNTL4__LC_DIS_ASPM_L1_IN_SPEED_CHANGE__SHIFT 0x3 |
|---|
| 108396 | #define BIFP4_1_PCIE_LC_CNTL4__LC_L1_POWERDOWN__SHIFT 0x4 |
|---|
| 108397 | #define BIFP4_1_PCIE_LC_CNTL4__LC_P2_ENTRY__SHIFT 0x5 |
|---|
| 108398 | #define BIFP4_1_PCIE_LC_CNTL4__LC_EXTEND_EIEOS__SHIFT 0x6 |
|---|
| 108399 | #define BIFP4_1_PCIE_LC_CNTL4__LC_EXTEND_EIEOS_MODE__SHIFT 0x7 |
|---|
| 108400 | #define BIFP4_1_PCIE_LC_CNTL4__LC_IGNORE_PARITY__SHIFT 0x8 |
|---|
| 108401 | #define BIFP4_1_PCIE_LC_CNTL4__LC_WAIT_FOR_COEFF_IN_RLOCK_EN__SHIFT 0x9 |
|---|
| 108402 | #define BIFP4_1_PCIE_LC_CNTL4__LC_DSC_CHECK_COEFFS_IN_RLOCK__SHIFT 0xa |
|---|
| 108403 | #define BIFP4_1_PCIE_LC_CNTL4__LC_DEFER_SKIP_FOR_EIEOS_EN__SHIFT 0xb |
|---|
| 108404 | #define BIFP4_1_PCIE_LC_CNTL4__LC_SEND_EIEOS_IN_RCFG__SHIFT 0xc |
|---|
| 108405 | #define BIFP4_1_PCIE_LC_CNTL4__LC_SET_QUIESCE__SHIFT 0xd |
|---|
| 108406 | #define BIFP4_1_PCIE_LC_CNTL4__LC_QUIESCE_RCVD__SHIFT 0xe |
|---|
| 108407 | #define BIFP4_1_PCIE_LC_CNTL4__LC_WAIT_FOR_TWO_EIEOS_SEQUENCE__SHIFT 0xf |
|---|
| 108408 | #define BIFP4_1_PCIE_LC_CNTL4__LC_DELAY_DETECTED_TSX_RCV_EN__SHIFT 0x10 |
|---|
| 108409 | #define BIFP4_1_PCIE_LC_CNTL4__LC_DONT_CHECK_EQTS_IN_RCFG__SHIFT 0x11 |
|---|
| 108410 | #define BIFP4_1_PCIE_LC_CNTL4__LC_DELAY_COEFF_UPDATE_DIS__SHIFT 0x12 |
|---|
| 108411 | #define BIFP4_1_PCIE_LC_CNTL4__LC_DYNAMIC_INACTIVE_TS_SELECT__SHIFT 0x13 |
|---|
| 108412 | #define BIFP4_1_PCIE_LC_CNTL4__LC_WAIT_FOR_EIEOS_IN_RLOCK__SHIFT 0x15 |
|---|
| 108413 | #define BIFP4_1_PCIE_LC_CNTL4__LC_USC_DELAY_DLLPS__SHIFT 0x16 |
|---|
| 108414 | #define BIFP4_1_PCIE_LC_CNTL4__LC_TX_SWING__SHIFT 0x17 |
|---|
| 108415 | #define BIFP4_1_PCIE_LC_CNTL4__LC_EQ_WAIT_FOR_EVAL_DONE__SHIFT 0x18 |
|---|
| 108416 | #define BIFP4_1_PCIE_LC_CNTL4__LC_8GT_SKIP_ORDER_EN__SHIFT 0x19 |
|---|
| 108417 | #define BIFP4_1_PCIE_LC_CNTL4__LC_WAIT_FOR_MORE_TS_IN_RLOCK__SHIFT 0x1a |
|---|
| 108418 | #define BIFP4_1_PCIE_LC_CNTL4__LC_TX_ENABLE_BEHAVIOUR_MASK 0x00000003L |
|---|
| 108419 | #define BIFP4_1_PCIE_LC_CNTL4__LC_DIS_CONTIG_END_SET_CHECK_MASK 0x00000004L |
|---|
| 108420 | #define BIFP4_1_PCIE_LC_CNTL4__LC_DIS_ASPM_L1_IN_SPEED_CHANGE_MASK 0x00000008L |
|---|
| 108421 | #define BIFP4_1_PCIE_LC_CNTL4__LC_L1_POWERDOWN_MASK 0x00000010L |
|---|
| 108422 | #define BIFP4_1_PCIE_LC_CNTL4__LC_P2_ENTRY_MASK 0x00000020L |
|---|
| 108423 | #define BIFP4_1_PCIE_LC_CNTL4__LC_EXTEND_EIEOS_MASK 0x00000040L |
|---|
| 108424 | #define BIFP4_1_PCIE_LC_CNTL4__LC_EXTEND_EIEOS_MODE_MASK 0x00000080L |
|---|
| 108425 | #define BIFP4_1_PCIE_LC_CNTL4__LC_IGNORE_PARITY_MASK 0x00000100L |
|---|
| 108426 | #define BIFP4_1_PCIE_LC_CNTL4__LC_WAIT_FOR_COEFF_IN_RLOCK_EN_MASK 0x00000200L |
|---|
| 108427 | #define BIFP4_1_PCIE_LC_CNTL4__LC_DSC_CHECK_COEFFS_IN_RLOCK_MASK 0x00000400L |
|---|
| 108428 | #define BIFP4_1_PCIE_LC_CNTL4__LC_DEFER_SKIP_FOR_EIEOS_EN_MASK 0x00000800L |
|---|
| 108429 | #define BIFP4_1_PCIE_LC_CNTL4__LC_SEND_EIEOS_IN_RCFG_MASK 0x00001000L |
|---|
| 108430 | #define BIFP4_1_PCIE_LC_CNTL4__LC_SET_QUIESCE_MASK 0x00002000L |
|---|
| 108431 | #define BIFP4_1_PCIE_LC_CNTL4__LC_QUIESCE_RCVD_MASK 0x00004000L |
|---|
| 108432 | #define BIFP4_1_PCIE_LC_CNTL4__LC_WAIT_FOR_TWO_EIEOS_SEQUENCE_MASK 0x00008000L |
|---|
| 108433 | #define BIFP4_1_PCIE_LC_CNTL4__LC_DELAY_DETECTED_TSX_RCV_EN_MASK 0x00010000L |
|---|
| 108434 | #define BIFP4_1_PCIE_LC_CNTL4__LC_DONT_CHECK_EQTS_IN_RCFG_MASK 0x00020000L |
|---|
| 108435 | #define BIFP4_1_PCIE_LC_CNTL4__LC_DELAY_COEFF_UPDATE_DIS_MASK 0x00040000L |
|---|
| 108436 | #define BIFP4_1_PCIE_LC_CNTL4__LC_DYNAMIC_INACTIVE_TS_SELECT_MASK 0x00180000L |
|---|
| 108437 | #define BIFP4_1_PCIE_LC_CNTL4__LC_WAIT_FOR_EIEOS_IN_RLOCK_MASK 0x00200000L |
|---|
| 108438 | #define BIFP4_1_PCIE_LC_CNTL4__LC_USC_DELAY_DLLPS_MASK 0x00400000L |
|---|
| 108439 | #define BIFP4_1_PCIE_LC_CNTL4__LC_TX_SWING_MASK 0x00800000L |
|---|
| 108440 | #define BIFP4_1_PCIE_LC_CNTL4__LC_EQ_WAIT_FOR_EVAL_DONE_MASK 0x01000000L |
|---|
| 108441 | #define BIFP4_1_PCIE_LC_CNTL4__LC_8GT_SKIP_ORDER_EN_MASK 0x02000000L |
|---|
| 108442 | #define BIFP4_1_PCIE_LC_CNTL4__LC_WAIT_FOR_MORE_TS_IN_RLOCK_MASK 0xFC000000L |
|---|
| 108443 | //BIFP4_1_PCIE_LC_CNTL5 |
|---|
| 108444 | #define BIFP4_1_PCIE_LC_CNTL5__LC_LOCAL_EQ_SETTINGS_RATE__SHIFT 0x0 |
|---|
| 108445 | #define BIFP4_1_PCIE_LC_CNTL5__LC_LOCAL_PRESET__SHIFT 0x2 |
|---|
| 108446 | #define BIFP4_1_PCIE_LC_CNTL5__LC_LOCAL_PRE_CURSOR__SHIFT 0x6 |
|---|
| 108447 | #define BIFP4_1_PCIE_LC_CNTL5__LC_LOCAL_CURSOR__SHIFT 0xa |
|---|
| 108448 | #define BIFP4_1_PCIE_LC_CNTL5__LC_LOCAL_POST_CURSOR__SHIFT 0x10 |
|---|
| 108449 | #define BIFP4_1_PCIE_LC_CNTL5__LC_LOCAL_USE_PRESET__SHIFT 0x15 |
|---|
| 108450 | #define BIFP4_1_PCIE_LC_CNTL5__LC_SAFE_RECOVER_CNTL__SHIFT 0x16 |
|---|
| 108451 | #define BIFP4_1_PCIE_LC_CNTL5__LC_DSC_EQ_FS_LF_INVALID_TO_PRESETS__SHIFT 0x18 |
|---|
| 108452 | #define BIFP4_1_PCIE_LC_CNTL5__LC_TX_SWING_OVERRIDE__SHIFT 0x19 |
|---|
| 108453 | #define BIFP4_1_PCIE_LC_CNTL5__LC_ACCEPT_ALL_PRESETS__SHIFT 0x1a |
|---|
| 108454 | #define BIFP4_1_PCIE_LC_CNTL5__LC_ACCEPT_ALL_PRESETS_TEST__SHIFT 0x1b |
|---|
| 108455 | #define BIFP4_1_PCIE_LC_CNTL5__LC_WAIT_IN_DETECT__SHIFT 0x1c |
|---|
| 108456 | #define BIFP4_1_PCIE_LC_CNTL5__LC_HOLD_TRAINING_MODE__SHIFT 0x1d |
|---|
| 108457 | #define BIFP4_1_PCIE_LC_CNTL5__LC_LOCAL_EQ_SETTINGS_RATE_MASK 0x00000003L |
|---|
| 108458 | #define BIFP4_1_PCIE_LC_CNTL5__LC_LOCAL_PRESET_MASK 0x0000003CL |
|---|
| 108459 | #define BIFP4_1_PCIE_LC_CNTL5__LC_LOCAL_PRE_CURSOR_MASK 0x000003C0L |
|---|
| 108460 | #define BIFP4_1_PCIE_LC_CNTL5__LC_LOCAL_CURSOR_MASK 0x0000FC00L |
|---|
| 108461 | #define BIFP4_1_PCIE_LC_CNTL5__LC_LOCAL_POST_CURSOR_MASK 0x001F0000L |
|---|
| 108462 | #define BIFP4_1_PCIE_LC_CNTL5__LC_LOCAL_USE_PRESET_MASK 0x00200000L |
|---|
| 108463 | #define BIFP4_1_PCIE_LC_CNTL5__LC_SAFE_RECOVER_CNTL_MASK 0x00C00000L |
|---|
| 108464 | #define BIFP4_1_PCIE_LC_CNTL5__LC_DSC_EQ_FS_LF_INVALID_TO_PRESETS_MASK 0x01000000L |
|---|
| 108465 | #define BIFP4_1_PCIE_LC_CNTL5__LC_TX_SWING_OVERRIDE_MASK 0x02000000L |
|---|
| 108466 | #define BIFP4_1_PCIE_LC_CNTL5__LC_ACCEPT_ALL_PRESETS_MASK 0x04000000L |
|---|
| 108467 | #define BIFP4_1_PCIE_LC_CNTL5__LC_ACCEPT_ALL_PRESETS_TEST_MASK 0x08000000L |
|---|
| 108468 | #define BIFP4_1_PCIE_LC_CNTL5__LC_WAIT_IN_DETECT_MASK 0x10000000L |
|---|
| 108469 | #define BIFP4_1_PCIE_LC_CNTL5__LC_HOLD_TRAINING_MODE_MASK 0xE0000000L |
|---|
| 108470 | //BIFP4_1_PCIE_LC_FORCE_COEFF |
|---|
| 108471 | #define BIFP4_1_PCIE_LC_FORCE_COEFF__LC_FORCE_COEFF_8GT__SHIFT 0x0 |
|---|
| 108472 | #define BIFP4_1_PCIE_LC_FORCE_COEFF__LC_FORCE_PRE_CURSOR_8GT__SHIFT 0x1 |
|---|
| 108473 | #define BIFP4_1_PCIE_LC_FORCE_COEFF__LC_FORCE_CURSOR_8GT__SHIFT 0x7 |
|---|
| 108474 | #define BIFP4_1_PCIE_LC_FORCE_COEFF__LC_FORCE_POST_CURSOR_8GT__SHIFT 0xd |
|---|
| 108475 | #define BIFP4_1_PCIE_LC_FORCE_COEFF__LC_3X3_COEFF_SEARCH_EN_8GT__SHIFT 0x13 |
|---|
| 108476 | #define BIFP4_1_PCIE_LC_FORCE_COEFF__LC_PRESET_10_EN__SHIFT 0x14 |
|---|
| 108477 | #define BIFP4_1_PCIE_LC_FORCE_COEFF__LC_FORCE_COEFF_8GT_MASK 0x00000001L |
|---|
| 108478 | #define BIFP4_1_PCIE_LC_FORCE_COEFF__LC_FORCE_PRE_CURSOR_8GT_MASK 0x0000007EL |
|---|
| 108479 | #define BIFP4_1_PCIE_LC_FORCE_COEFF__LC_FORCE_CURSOR_8GT_MASK 0x00001F80L |
|---|
| 108480 | #define BIFP4_1_PCIE_LC_FORCE_COEFF__LC_FORCE_POST_CURSOR_8GT_MASK 0x0007E000L |
|---|
| 108481 | #define BIFP4_1_PCIE_LC_FORCE_COEFF__LC_3X3_COEFF_SEARCH_EN_8GT_MASK 0x00080000L |
|---|
| 108482 | #define BIFP4_1_PCIE_LC_FORCE_COEFF__LC_PRESET_10_EN_MASK 0x00100000L |
|---|
| 108483 | //BIFP4_1_PCIE_LC_BEST_EQ_SETTINGS |
|---|
| 108484 | #define BIFP4_1_PCIE_LC_BEST_EQ_SETTINGS__LC_BEST_PRESET__SHIFT 0x0 |
|---|
| 108485 | #define BIFP4_1_PCIE_LC_BEST_EQ_SETTINGS__LC_BEST_PRECURSOR__SHIFT 0x4 |
|---|
| 108486 | #define BIFP4_1_PCIE_LC_BEST_EQ_SETTINGS__LC_BEST_CURSOR__SHIFT 0xa |
|---|
| 108487 | #define BIFP4_1_PCIE_LC_BEST_EQ_SETTINGS__LC_BEST_POSTCURSOR__SHIFT 0x10 |
|---|
| 108488 | #define BIFP4_1_PCIE_LC_BEST_EQ_SETTINGS__LC_BEST_FOM__SHIFT 0x16 |
|---|
| 108489 | #define BIFP4_1_PCIE_LC_BEST_EQ_SETTINGS__LC_BEST_SETTINGS_RATE__SHIFT 0x1e |
|---|
| 108490 | #define BIFP4_1_PCIE_LC_BEST_EQ_SETTINGS__LC_BEST_PRESET_MASK 0x0000000FL |
|---|
| 108491 | #define BIFP4_1_PCIE_LC_BEST_EQ_SETTINGS__LC_BEST_PRECURSOR_MASK 0x000003F0L |
|---|
| 108492 | #define BIFP4_1_PCIE_LC_BEST_EQ_SETTINGS__LC_BEST_CURSOR_MASK 0x0000FC00L |
|---|
| 108493 | #define BIFP4_1_PCIE_LC_BEST_EQ_SETTINGS__LC_BEST_POSTCURSOR_MASK 0x003F0000L |
|---|
| 108494 | #define BIFP4_1_PCIE_LC_BEST_EQ_SETTINGS__LC_BEST_FOM_MASK 0x3FC00000L |
|---|
| 108495 | #define BIFP4_1_PCIE_LC_BEST_EQ_SETTINGS__LC_BEST_SETTINGS_RATE_MASK 0xC0000000L |
|---|
| 108496 | //BIFP4_1_PCIE_LC_FORCE_EQ_REQ_COEFF |
|---|
| 108497 | #define BIFP4_1_PCIE_LC_FORCE_EQ_REQ_COEFF__LC_FORCE_COEFF_IN_EQ_REQ_PHASE_8GT__SHIFT 0x0 |
|---|
| 108498 | #define BIFP4_1_PCIE_LC_FORCE_EQ_REQ_COEFF__LC_FORCE_PRE_CURSOR_REQ_8GT__SHIFT 0x1 |
|---|
| 108499 | #define BIFP4_1_PCIE_LC_FORCE_EQ_REQ_COEFF__LC_FORCE_CURSOR_REQ_8GT__SHIFT 0x7 |
|---|
| 108500 | #define BIFP4_1_PCIE_LC_FORCE_EQ_REQ_COEFF__LC_FORCE_POST_CURSOR_REQ_8GT__SHIFT 0xd |
|---|
| 108501 | #define BIFP4_1_PCIE_LC_FORCE_EQ_REQ_COEFF__LC_FS_OTHER_END_8GT__SHIFT 0x13 |
|---|
| 108502 | #define BIFP4_1_PCIE_LC_FORCE_EQ_REQ_COEFF__LC_LF_OTHER_END_8GT__SHIFT 0x19 |
|---|
| 108503 | #define BIFP4_1_PCIE_LC_FORCE_EQ_REQ_COEFF__LC_FORCE_COEFF_IN_EQ_REQ_PHASE_8GT_MASK 0x00000001L |
|---|
| 108504 | #define BIFP4_1_PCIE_LC_FORCE_EQ_REQ_COEFF__LC_FORCE_PRE_CURSOR_REQ_8GT_MASK 0x0000007EL |
|---|
| 108505 | #define BIFP4_1_PCIE_LC_FORCE_EQ_REQ_COEFF__LC_FORCE_CURSOR_REQ_8GT_MASK 0x00001F80L |
|---|
| 108506 | #define BIFP4_1_PCIE_LC_FORCE_EQ_REQ_COEFF__LC_FORCE_POST_CURSOR_REQ_8GT_MASK 0x0007E000L |
|---|
| 108507 | #define BIFP4_1_PCIE_LC_FORCE_EQ_REQ_COEFF__LC_FS_OTHER_END_8GT_MASK 0x01F80000L |
|---|
| 108508 | #define BIFP4_1_PCIE_LC_FORCE_EQ_REQ_COEFF__LC_LF_OTHER_END_8GT_MASK 0x7E000000L |
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| 108553 | #define BIFP4_1_PCIE_LC_CNTL7__LC_ESM_WAIT_FOR_PLL_INIT_DONE_L1__SHIFT 0xc |
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| 108557 | #define BIFP4_1_PCIE_LC_CNTL7__LC_LINK_MANAGEMENT_EN__SHIFT 0x17 |
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| 108558 | #define BIFP4_1_PCIE_LC_CNTL7__LC_AUTO_REJECT_AFTER_TIMEOUT__SHIFT 0x18 |
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| 108564 | #define BIFP4_1_PCIE_LC_CNTL7__LC_ESM_ENTRY_MODE__SHIFT 0x1f |
|---|
| 108565 | #define BIFP4_1_PCIE_LC_CNTL7__LC_EXPECTED_TS2_CFG_COMPLETE_MASK 0x00000001L |
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| 108566 | #define BIFP4_1_PCIE_LC_CNTL7__LC_IGNORE_NON_CONTIG_SETS_IN_RCFG_MASK 0x00000002L |
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| 108567 | #define BIFP4_1_PCIE_LC_CNTL7__LC_ROBUST_TRAINING_BIT_CHK_EN_MASK 0x00000004L |
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|---|
| 108569 | #define BIFP4_1_PCIE_LC_CNTL7__LC_NBIF_ASPM_INPUT_EN_MASK 0x00000010L |
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| 108570 | #define BIFP4_1_PCIE_LC_CNTL7__LC_CLEAR_REVERSE_ATTEMPT_IN_L0_MASK 0x00000020L |
|---|
| 108571 | #define BIFP4_1_PCIE_LC_CNTL7__LC_LOCK_REVERSAL_MASK 0x00000040L |
|---|
| 108572 | #define BIFP4_1_PCIE_LC_CNTL7__LC_FORCE_RX_EQ_IN_PROGRESS_MASK 0x00000080L |
|---|
| 108573 | #define BIFP4_1_PCIE_LC_CNTL7__LC_EVER_IDLE_TO_RLOCK_MASK 0x00000100L |
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| 108574 | #define BIFP4_1_PCIE_LC_CNTL7__LC_RXEQEVAL_AFTER_TIMEOUT_EN_MASK 0x00000200L |
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| 108575 | #define BIFP4_1_PCIE_LC_CNTL7__LC_WAIT_FOR_LANES_IN_CONFIG_MASK 0x00000400L |
|---|
| 108576 | #define BIFP4_1_PCIE_LC_CNTL7__LC_REQ_COEFFS_FOR_TXMARGIN_EN_MASK 0x00000800L |
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| 108577 | #define BIFP4_1_PCIE_LC_CNTL7__LC_ESM_WAIT_FOR_PLL_INIT_DONE_L1_MASK 0x00001000L |
|---|
| 108578 | #define BIFP4_1_PCIE_LC_CNTL7__LC_SCHEDULED_RXEQEVAL_INTERVAL_MASK 0x001FE000L |
|---|
| 108579 | #define BIFP4_1_PCIE_LC_CNTL7__LC_SCHEDULED_RXEQEVAL_MODE_MASK 0x00200000L |
|---|
| 108580 | #define BIFP4_1_PCIE_LC_CNTL7__LC_SCHEDULED_RXEQEVAL_UPCONFIG_EN_MASK 0x00400000L |
|---|
| 108581 | #define BIFP4_1_PCIE_LC_CNTL7__LC_LINK_MANAGEMENT_EN_MASK 0x00800000L |
|---|
| 108582 | #define BIFP4_1_PCIE_LC_CNTL7__LC_AUTO_REJECT_AFTER_TIMEOUT_MASK 0x01000000L |
|---|
| 108583 | #define BIFP4_1_PCIE_LC_CNTL7__LC_ESM_RATES_MASK 0x06000000L |
|---|
| 108584 | #define BIFP4_1_PCIE_LC_CNTL7__LC_ESM_PLL_INIT_STATE_MASK 0x08000000L |
|---|
| 108585 | #define BIFP4_1_PCIE_LC_CNTL7__LC_ESM_PLL_INIT_DONE_MASK 0x10000000L |
|---|
| 108586 | #define BIFP4_1_PCIE_LC_CNTL7__LC_ESM_REDO_INIT_MASK 0x20000000L |
|---|
| 108587 | #define BIFP4_1_PCIE_LC_CNTL7__LC_MULTIPORT_ESM_MASK 0x40000000L |
|---|
| 108588 | #define BIFP4_1_PCIE_LC_CNTL7__LC_ESM_ENTRY_MODE_MASK 0x80000000L |
|---|
| 108589 | //BIFP4_1_PCIE_LC_LINK_MANAGEMENT_MASK |
|---|
| 108590 | #define BIFP4_1_PCIE_LC_LINK_MANAGEMENT_MASK__LINK_SPEED_UPDATE_MASK__SHIFT 0x0 |
|---|
| 108591 | #define BIFP4_1_PCIE_LC_LINK_MANAGEMENT_MASK__LINK_SPEED_CHANGE_ATTEMPT_FAILED_MASK__SHIFT 0x1 |
|---|
| 108592 | #define BIFP4_1_PCIE_LC_LINK_MANAGEMENT_MASK__LINK_PARTNER_SPEED_SUPPORT_UPDATE_MASK__SHIFT 0x2 |
|---|
| 108593 | #define BIFP4_1_PCIE_LC_LINK_MANAGEMENT_MASK__LINK_WIDTH_UPDATE_MASK__SHIFT 0x3 |
|---|
| 108594 | #define BIFP4_1_PCIE_LC_LINK_MANAGEMENT_MASK__LINK_WIDTH_CHANGE_ATTEMPT_FAILED_MASK__SHIFT 0x4 |
|---|
| 108595 | #define BIFP4_1_PCIE_LC_LINK_MANAGEMENT_MASK__LINK_PARTNER_WIDTH_SUPPORT_UPDATE_MASK__SHIFT 0x5 |
|---|
| 108596 | #define BIFP4_1_PCIE_LC_LINK_MANAGEMENT_MASK__POWER_DOWN_COMMAND_COMPLETE_MASK__SHIFT 0x6 |
|---|
| 108597 | #define BIFP4_1_PCIE_LC_LINK_MANAGEMENT_MASK__BANDWIDTH_UPDATE_MASK__SHIFT 0x7 |
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| 108598 | #define BIFP4_1_PCIE_LC_LINK_MANAGEMENT_MASK__LINK_POWER_STATE_CHANGE_MASK__SHIFT 0x8 |
|---|
| 108599 | #define BIFP4_1_PCIE_LC_LINK_MANAGEMENT_MASK__BW_REQUIREMENT_HINT_MASK__SHIFT 0x9 |
|---|
| 108600 | #define BIFP4_1_PCIE_LC_LINK_MANAGEMENT_MASK__EQUALIZATION_REQUEST_MASK__SHIFT 0xa |
|---|
| 108601 | #define BIFP4_1_PCIE_LC_LINK_MANAGEMENT_MASK__LINK_PARTNER_ESM_REQUEST_MASK__SHIFT 0xb |
|---|
| 108602 | #define BIFP4_1_PCIE_LC_LINK_MANAGEMENT_MASK__LOW_SPEED_REQD_IMMEDIATE_MASK__SHIFT 0xc |
|---|
| 108603 | #define BIFP4_1_PCIE_LC_LINK_MANAGEMENT_MASK__ESTABLISH_ESM_PLL_SETTINGS_MASK__SHIFT 0xd |
|---|
| 108604 | #define BIFP4_1_PCIE_LC_LINK_MANAGEMENT_MASK__ALTERNATE_PROTOCOL_NEGOTIATION_DONE_MASK__SHIFT 0xe |
|---|
| 108605 | #define BIFP4_1_PCIE_LC_LINK_MANAGEMENT_MASK__TRAINING_SET_MESSAGE_RCVD_MASK__SHIFT 0xf |
|---|
| 108606 | #define BIFP4_1_PCIE_LC_LINK_MANAGEMENT_MASK__SAVE_RESTORE_EQ_SETTINGS_CHANGED_MASK__SHIFT 0x10 |
|---|
| 108607 | #define BIFP4_1_PCIE_LC_LINK_MANAGEMENT_MASK__SAVE_RESTORE_RE_RESTORE_NEEDED_MASK__SHIFT 0x11 |
|---|
| 108608 | #define BIFP4_1_PCIE_LC_LINK_MANAGEMENT_MASK__LINK_PARTNER_REQUIRES_HIGHER_SPEED_MASK__SHIFT 0x12 |
|---|
| 108609 | #define BIFP4_1_PCIE_LC_LINK_MANAGEMENT_MASK__LINK_PARTNER_REQUIRES_WIDER_LINK_WIDTH_MASK__SHIFT 0x13 |
|---|
| 108610 | #define BIFP4_1_PCIE_LC_LINK_MANAGEMENT_MASK__SAFE_RECOVER_SW_EVENT_MASK__SHIFT 0x14 |
|---|
| 108611 | #define BIFP4_1_PCIE_LC_LINK_MANAGEMENT_MASK__FAAE_EQUALIZATION_ENTERED_MASK__SHIFT 0x15 |
|---|
| 108612 | #define BIFP4_1_PCIE_LC_LINK_MANAGEMENT_MASK__FAAE_EVALUATION_READY_MASK__SHIFT 0x16 |
|---|
| 108613 | #define BIFP4_1_PCIE_LC_LINK_MANAGEMENT_MASK__RETRAIN_TARGET_LINK_SPEED_CHANGE_LIMITED_BY_EQ_MASK__SHIFT 0x17 |
|---|
| 108614 | #define BIFP4_1_PCIE_LC_LINK_MANAGEMENT_MASK__LINK_SPEED_UPDATE_MASK_MASK 0x00000001L |
|---|
| 108615 | #define BIFP4_1_PCIE_LC_LINK_MANAGEMENT_MASK__LINK_SPEED_CHANGE_ATTEMPT_FAILED_MASK_MASK 0x00000002L |
|---|
| 108616 | #define BIFP4_1_PCIE_LC_LINK_MANAGEMENT_MASK__LINK_PARTNER_SPEED_SUPPORT_UPDATE_MASK_MASK 0x00000004L |
|---|
| 108617 | #define BIFP4_1_PCIE_LC_LINK_MANAGEMENT_MASK__LINK_WIDTH_UPDATE_MASK_MASK 0x00000008L |
|---|
| 108618 | #define BIFP4_1_PCIE_LC_LINK_MANAGEMENT_MASK__LINK_WIDTH_CHANGE_ATTEMPT_FAILED_MASK_MASK 0x00000010L |
|---|
| 108619 | #define BIFP4_1_PCIE_LC_LINK_MANAGEMENT_MASK__LINK_PARTNER_WIDTH_SUPPORT_UPDATE_MASK_MASK 0x00000020L |
|---|
| 108620 | #define BIFP4_1_PCIE_LC_LINK_MANAGEMENT_MASK__POWER_DOWN_COMMAND_COMPLETE_MASK_MASK 0x00000040L |
|---|
| 108621 | #define BIFP4_1_PCIE_LC_LINK_MANAGEMENT_MASK__BANDWIDTH_UPDATE_MASK_MASK 0x00000080L |
|---|
| 108622 | #define BIFP4_1_PCIE_LC_LINK_MANAGEMENT_MASK__LINK_POWER_STATE_CHANGE_MASK_MASK 0x00000100L |
|---|
| 108623 | #define BIFP4_1_PCIE_LC_LINK_MANAGEMENT_MASK__BW_REQUIREMENT_HINT_MASK_MASK 0x00000200L |
|---|
| 108624 | #define BIFP4_1_PCIE_LC_LINK_MANAGEMENT_MASK__EQUALIZATION_REQUEST_MASK_MASK 0x00000400L |
|---|
| 108625 | #define BIFP4_1_PCIE_LC_LINK_MANAGEMENT_MASK__LINK_PARTNER_ESM_REQUEST_MASK_MASK 0x00000800L |
|---|
| 108626 | #define BIFP4_1_PCIE_LC_LINK_MANAGEMENT_MASK__LOW_SPEED_REQD_IMMEDIATE_MASK_MASK 0x00001000L |
|---|
| 108627 | #define BIFP4_1_PCIE_LC_LINK_MANAGEMENT_MASK__ESTABLISH_ESM_PLL_SETTINGS_MASK_MASK 0x00002000L |
|---|
| 108628 | #define BIFP4_1_PCIE_LC_LINK_MANAGEMENT_MASK__ALTERNATE_PROTOCOL_NEGOTIATION_DONE_MASK_MASK 0x00004000L |
|---|
| 108629 | #define BIFP4_1_PCIE_LC_LINK_MANAGEMENT_MASK__TRAINING_SET_MESSAGE_RCVD_MASK_MASK 0x00008000L |
|---|
| 108630 | #define BIFP4_1_PCIE_LC_LINK_MANAGEMENT_MASK__SAVE_RESTORE_EQ_SETTINGS_CHANGED_MASK_MASK 0x00010000L |
|---|
| 108631 | #define BIFP4_1_PCIE_LC_LINK_MANAGEMENT_MASK__SAVE_RESTORE_RE_RESTORE_NEEDED_MASK_MASK 0x00020000L |
|---|
| 108632 | #define BIFP4_1_PCIE_LC_LINK_MANAGEMENT_MASK__LINK_PARTNER_REQUIRES_HIGHER_SPEED_MASK_MASK 0x00040000L |
|---|
| 108633 | #define BIFP4_1_PCIE_LC_LINK_MANAGEMENT_MASK__LINK_PARTNER_REQUIRES_WIDER_LINK_WIDTH_MASK_MASK 0x00080000L |
|---|
| 108634 | #define BIFP4_1_PCIE_LC_LINK_MANAGEMENT_MASK__SAFE_RECOVER_SW_EVENT_MASK_MASK 0x00100000L |
|---|
| 108635 | #define BIFP4_1_PCIE_LC_LINK_MANAGEMENT_MASK__FAAE_EQUALIZATION_ENTERED_MASK_MASK 0x00200000L |
|---|
| 108636 | #define BIFP4_1_PCIE_LC_LINK_MANAGEMENT_MASK__FAAE_EVALUATION_READY_MASK_MASK 0x00400000L |
|---|
| 108637 | #define BIFP4_1_PCIE_LC_LINK_MANAGEMENT_MASK__RETRAIN_TARGET_LINK_SPEED_CHANGE_LIMITED_BY_EQ_MASK_MASK 0x00800000L |
|---|
| 108638 | //BIFP4_1_PCIEP_STRAP_LC |
|---|
| 108639 | #define BIFP4_1_PCIEP_STRAP_LC__STRAP_FTS_yTSx_COUNT__SHIFT 0x0 |
|---|
| 108640 | #define BIFP4_1_PCIEP_STRAP_LC__STRAP_LONG_yTSx_COUNT__SHIFT 0x2 |
|---|
| 108641 | #define BIFP4_1_PCIEP_STRAP_LC__STRAP_MED_yTSx_COUNT__SHIFT 0x4 |
|---|
| 108642 | #define BIFP4_1_PCIEP_STRAP_LC__STRAP_SHORT_yTSx_COUNT__SHIFT 0x6 |
|---|
| 108643 | #define BIFP4_1_PCIEP_STRAP_LC__STRAP_SKIP_INTERVAL__SHIFT 0x8 |
|---|
| 108644 | #define BIFP4_1_PCIEP_STRAP_LC__STRAP_BYPASS_RCVR_DET__SHIFT 0xb |
|---|
| 108645 | #define BIFP4_1_PCIEP_STRAP_LC__STRAP_COMPLIANCE_DIS__SHIFT 0xc |
|---|
| 108646 | #define BIFP4_1_PCIEP_STRAP_LC__STRAP_FORCE_COMPLIANCE__SHIFT 0xd |
|---|
| 108647 | #define BIFP4_1_PCIEP_STRAP_LC__STRAP_REVERSE_LC_LANES__SHIFT 0xe |
|---|
| 108648 | #define BIFP4_1_PCIEP_STRAP_LC__STRAP_AUTO_RC_SPEED_NEGOTIATION_DIS__SHIFT 0xf |
|---|
| 108649 | #define BIFP4_1_PCIEP_STRAP_LC__STRAP_LANE_NEGOTIATION__SHIFT 0x10 |
|---|
| 108650 | #define BIFP4_1_PCIEP_STRAP_LC__STRAP_MARGINING_USES_SOFTWARE__SHIFT 0x13 |
|---|
| 108651 | #define BIFP4_1_PCIEP_STRAP_LC__STRAP_RTM1_PRESENCE_DET_SUPP__SHIFT 0x14 |
|---|
| 108652 | #define BIFP4_1_PCIEP_STRAP_LC__STRAP_RTM2_PRESENCE_DET_SUPP__SHIFT 0x15 |
|---|
| 108653 | #define BIFP4_1_PCIEP_STRAP_LC__STRAP_AUTO_RC_SPEED_NEGOTIATION_16GT_DIS__SHIFT 0x16 |
|---|
| 108654 | #define BIFP4_1_PCIEP_STRAP_LC__STRAP_AUTO_RC_SPEED_NEGOTIATION_32GT_DIS__SHIFT 0x17 |
|---|
| 108655 | #define BIFP4_1_PCIEP_STRAP_LC__STRAP_FTS_yTSx_COUNT_MASK 0x00000003L |
|---|
| 108656 | #define BIFP4_1_PCIEP_STRAP_LC__STRAP_LONG_yTSx_COUNT_MASK 0x0000000CL |
|---|
| 108657 | #define BIFP4_1_PCIEP_STRAP_LC__STRAP_MED_yTSx_COUNT_MASK 0x00000030L |
|---|
| 108658 | #define BIFP4_1_PCIEP_STRAP_LC__STRAP_SHORT_yTSx_COUNT_MASK 0x000000C0L |
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| 108660 | #define BIFP4_1_PCIEP_STRAP_LC__STRAP_BYPASS_RCVR_DET_MASK 0x00000800L |
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| 108661 | #define BIFP4_1_PCIEP_STRAP_LC__STRAP_COMPLIANCE_DIS_MASK 0x00001000L |
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| 108692 | #define BIFP4_1_PCIEP_STRAP_LC2__STRAP_ESM_MODE_SUPPORTED_MASK 0x00000001L |
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| 108693 | #define BIFP4_1_PCIEP_STRAP_LC2__STRAP_ESM_PHY_REACH_LEN_CAP_MASK 0x00000006L |
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| 108696 | #define BIFP4_1_PCIEP_STRAP_LC2__STRAP_ESM_QUICK_EQ_TIMEOUT_MASK 0x00000380L |
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| 108697 | //BIFP4_1_PCIE_LC_L1_PM_SUBSTATE |
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| 108698 | #define BIFP4_1_PCIE_LC_L1_PM_SUBSTATE__LC_L1_SUBSTATES_OVERRIDE_EN__SHIFT 0x0 |
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| 108700 | #define BIFP4_1_PCIE_LC_L1_PM_SUBSTATE__LC_PCI_PM_L1_1_OVERRIDE__SHIFT 0x2 |
|---|
| 108701 | #define BIFP4_1_PCIE_LC_L1_PM_SUBSTATE__LC_ASPM_L1_2_OVERRIDE__SHIFT 0x3 |
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| 108702 | #define BIFP4_1_PCIE_LC_L1_PM_SUBSTATE__LC_ASPM_L1_1_OVERRIDE__SHIFT 0x4 |
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| 108705 | #define BIFP4_1_PCIE_LC_L1_PM_SUBSTATE__LC_T_POWER_ON_VALUE__SHIFT 0x8 |
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| 108706 | #define BIFP4_1_PCIE_LC_L1_PM_SUBSTATE__T_POWER_ON_FCH_COPY_EN__SHIFT 0xd |
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| 108707 | #define BIFP4_1_PCIE_LC_L1_PM_SUBSTATE__T_POWER_ON_FCH_COPY_TRIGGER__SHIFT 0xe |
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| 108708 | #define BIFP4_1_PCIE_LC_L1_PM_SUBSTATE__LC_L1_2_BLOCK_EXIT_PG_COMMIT__SHIFT 0xf |
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| 108709 | #define BIFP4_1_PCIE_LC_L1_PM_SUBSTATE__LC_L1_1_POWERDOWN__SHIFT 0x10 |
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| 108710 | #define BIFP4_1_PCIE_LC_L1_PM_SUBSTATE__LC_L1_2_POWERDOWN__SHIFT 0x14 |
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| 108711 | #define BIFP4_1_PCIE_LC_L1_PM_SUBSTATE__LC_DEFER_L1_2_EXIT__SHIFT 0x17 |
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| 108712 | #define BIFP4_1_PCIE_LC_L1_PM_SUBSTATE__LC_WAKE_FROM_ASPM_L1_ON_PM_CONTROL_CLEAR__SHIFT 0x1a |
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| 108713 | #define BIFP4_1_PCIE_LC_L1_PM_SUBSTATE__LC_FORCE_L1_PG_EXIT_ON_REG_WRITE__SHIFT 0x1b |
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| 108714 | #define BIFP4_1_PCIE_LC_L1_PM_SUBSTATE__LC_QUICK_L1_1_ABORT_IN_L1__SHIFT 0x1c |
|---|
| 108715 | #define BIFP4_1_PCIE_LC_L1_PM_SUBSTATE__LC_QUICK_L1_2_ABORT_IN_L1__SHIFT 0x1d |
|---|
| 108716 | #define BIFP4_1_PCIE_LC_L1_PM_SUBSTATE__LC_AUX_COUNT_REFCLK_INCREMENT_EN__SHIFT 0x1e |
|---|
| 108717 | #define BIFP4_1_PCIE_LC_L1_PM_SUBSTATE__LC_AUX_COUNT_REFCLK_INCREMENT_USE_PCS_SIDEBAND__SHIFT 0x1f |
|---|
| 108718 | #define BIFP4_1_PCIE_LC_L1_PM_SUBSTATE__LC_L1_SUBSTATES_OVERRIDE_EN_MASK 0x00000001L |
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| 108719 | #define BIFP4_1_PCIE_LC_L1_PM_SUBSTATE__LC_PCI_PM_L1_2_OVERRIDE_MASK 0x00000002L |
|---|
| 108720 | #define BIFP4_1_PCIE_LC_L1_PM_SUBSTATE__LC_PCI_PM_L1_1_OVERRIDE_MASK 0x00000004L |
|---|
| 108721 | #define BIFP4_1_PCIE_LC_L1_PM_SUBSTATE__LC_ASPM_L1_2_OVERRIDE_MASK 0x00000008L |
|---|
| 108722 | #define BIFP4_1_PCIE_LC_L1_PM_SUBSTATE__LC_ASPM_L1_1_OVERRIDE_MASK 0x00000010L |
|---|
| 108723 | #define BIFP4_1_PCIE_LC_L1_PM_SUBSTATE__LC_CLKREQ_FILTER_EN_MASK 0x00000020L |
|---|
| 108724 | #define BIFP4_1_PCIE_LC_L1_PM_SUBSTATE__LC_T_POWER_ON_SCALE_MASK 0x000000C0L |
|---|
| 108725 | #define BIFP4_1_PCIE_LC_L1_PM_SUBSTATE__LC_T_POWER_ON_VALUE_MASK 0x00001F00L |
|---|
| 108726 | #define BIFP4_1_PCIE_LC_L1_PM_SUBSTATE__T_POWER_ON_FCH_COPY_EN_MASK 0x00002000L |
|---|
| 108727 | #define BIFP4_1_PCIE_LC_L1_PM_SUBSTATE__T_POWER_ON_FCH_COPY_TRIGGER_MASK 0x00004000L |
|---|
| 108728 | #define BIFP4_1_PCIE_LC_L1_PM_SUBSTATE__LC_L1_2_BLOCK_EXIT_PG_COMMIT_MASK 0x00008000L |
|---|
| 108729 | #define BIFP4_1_PCIE_LC_L1_PM_SUBSTATE__LC_L1_1_POWERDOWN_MASK 0x00070000L |
|---|
| 108730 | #define BIFP4_1_PCIE_LC_L1_PM_SUBSTATE__LC_L1_2_POWERDOWN_MASK 0x00700000L |
|---|
| 108731 | #define BIFP4_1_PCIE_LC_L1_PM_SUBSTATE__LC_DEFER_L1_2_EXIT_MASK 0x03800000L |
|---|
| 108732 | #define BIFP4_1_PCIE_LC_L1_PM_SUBSTATE__LC_WAKE_FROM_ASPM_L1_ON_PM_CONTROL_CLEAR_MASK 0x04000000L |
|---|
| 108733 | #define BIFP4_1_PCIE_LC_L1_PM_SUBSTATE__LC_FORCE_L1_PG_EXIT_ON_REG_WRITE_MASK 0x08000000L |
|---|
| 108734 | #define BIFP4_1_PCIE_LC_L1_PM_SUBSTATE__LC_QUICK_L1_1_ABORT_IN_L1_MASK 0x10000000L |
|---|
| 108735 | #define BIFP4_1_PCIE_LC_L1_PM_SUBSTATE__LC_QUICK_L1_2_ABORT_IN_L1_MASK 0x20000000L |
|---|
| 108736 | #define BIFP4_1_PCIE_LC_L1_PM_SUBSTATE__LC_AUX_COUNT_REFCLK_INCREMENT_EN_MASK 0x40000000L |
|---|
| 108737 | #define BIFP4_1_PCIE_LC_L1_PM_SUBSTATE__LC_AUX_COUNT_REFCLK_INCREMENT_USE_PCS_SIDEBAND_MASK 0x80000000L |
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| 108738 | //BIFP4_1_PCIE_LC_L1_PM_SUBSTATE2 |
|---|
| 108739 | #define BIFP4_1_PCIE_LC_L1_PM_SUBSTATE2__LC_CM_RESTORE_TIME__SHIFT 0x0 |
|---|
| 108740 | #define BIFP4_1_PCIE_LC_L1_PM_SUBSTATE2__LC_LTR_THRESHOLD_SCALE__SHIFT 0x8 |
|---|
| 108741 | #define BIFP4_1_PCIE_LC_L1_PM_SUBSTATE2__LC_AUX_COUNT_REFCLK_INCREMENT_INTERNAL_POWERDOWN__SHIFT 0xe |
|---|
| 108742 | #define BIFP4_1_PCIE_LC_L1_PM_SUBSTATE2__LC_AUX_COUNT_REFCLK_INCREMENT_INTERNAL_P2_EDGE__SHIFT 0xf |
|---|
| 108743 | #define BIFP4_1_PCIE_LC_L1_PM_SUBSTATE2__LC_LTR_THRESHOLD_VALUE__SHIFT 0x10 |
|---|
| 108744 | #define BIFP4_1_PCIE_LC_L1_PM_SUBSTATE2__LC_DELAY_POWERDOWN_P2_L1_2_EXIT__SHIFT 0x1b |
|---|
| 108745 | #define BIFP4_1_PCIE_LC_L1_PM_SUBSTATE2__LC_DELAY_REFCLK_L1_2_T_POWERON__SHIFT 0x1c |
|---|
| 108746 | #define BIFP4_1_PCIE_LC_L1_PM_SUBSTATE2__LC_IGNORE_RX_ELEC_IDLE_IN_L1_2__SHIFT 0x1d |
|---|
| 108747 | #define BIFP4_1_PCIE_LC_L1_PM_SUBSTATE2__LC_SKIP_L1_2_POWERDOWN_IN_ABORTED_ENTRY__SHIFT 0x1e |
|---|
| 108748 | #define BIFP4_1_PCIE_LC_L1_PM_SUBSTATE2__LC_BLOCK_NEAREND_L1_2_WAKEUP__SHIFT 0x1f |
|---|
| 108749 | #define BIFP4_1_PCIE_LC_L1_PM_SUBSTATE2__LC_CM_RESTORE_TIME_MASK 0x000000FFL |
|---|
| 108750 | #define BIFP4_1_PCIE_LC_L1_PM_SUBSTATE2__LC_LTR_THRESHOLD_SCALE_MASK 0x00000700L |
|---|
| 108751 | #define BIFP4_1_PCIE_LC_L1_PM_SUBSTATE2__LC_AUX_COUNT_REFCLK_INCREMENT_INTERNAL_POWERDOWN_MASK 0x00004000L |
|---|
| 108752 | #define BIFP4_1_PCIE_LC_L1_PM_SUBSTATE2__LC_AUX_COUNT_REFCLK_INCREMENT_INTERNAL_P2_EDGE_MASK 0x00008000L |
|---|
| 108753 | #define BIFP4_1_PCIE_LC_L1_PM_SUBSTATE2__LC_LTR_THRESHOLD_VALUE_MASK 0x03FF0000L |
|---|
| 108754 | #define BIFP4_1_PCIE_LC_L1_PM_SUBSTATE2__LC_DELAY_POWERDOWN_P2_L1_2_EXIT_MASK 0x08000000L |
|---|
| 108755 | #define BIFP4_1_PCIE_LC_L1_PM_SUBSTATE2__LC_DELAY_REFCLK_L1_2_T_POWERON_MASK 0x10000000L |
|---|
| 108756 | #define BIFP4_1_PCIE_LC_L1_PM_SUBSTATE2__LC_IGNORE_RX_ELEC_IDLE_IN_L1_2_MASK 0x20000000L |
|---|
| 108757 | #define BIFP4_1_PCIE_LC_L1_PM_SUBSTATE2__LC_SKIP_L1_2_POWERDOWN_IN_ABORTED_ENTRY_MASK 0x40000000L |
|---|
| 108758 | #define BIFP4_1_PCIE_LC_L1_PM_SUBSTATE2__LC_BLOCK_NEAREND_L1_2_WAKEUP_MASK 0x80000000L |
|---|
| 108759 | //BIFP4_1_PCIE_LC_L1_PM_SUBSTATE3 |
|---|
| 108760 | #define BIFP4_1_PCIE_LC_L1_PM_SUBSTATE3__T_POWER_ON_FCH_TARGET_ADDRESS_LO__SHIFT 0x0 |
|---|
| 108761 | #define BIFP4_1_PCIE_LC_L1_PM_SUBSTATE3__T_POWER_ON_FCH_TARGET_ADDRESS_LO_MASK 0xFFFFFFFFL |
|---|
| 108762 | //BIFP4_1_PCIE_LC_L1_PM_SUBSTATE4 |
|---|
| 108763 | #define BIFP4_1_PCIE_LC_L1_PM_SUBSTATE4__T_POWER_ON_FCH_TARGET_ADDRESS_HI__SHIFT 0x0 |
|---|
| 108764 | #define BIFP4_1_PCIE_LC_L1_PM_SUBSTATE4__T_POWER_ON_FCH_TARGET_ADDRESS_HI_MASK 0xFFFFFFFFL |
|---|
| 108765 | //BIFP4_1_PCIE_LC_L1_PM_SUBSTATE5 |
|---|
| 108766 | #define BIFP4_1_PCIE_LC_L1_PM_SUBSTATE5__T_POWER_ON_FCH_L12_CLKREQ_DELAY__SHIFT 0x0 |
|---|
| 108767 | #define BIFP4_1_PCIE_LC_L1_PM_SUBSTATE5__LC_RECOVERY_WAIT_FOR_ASPM_NAK_ABORT_TIMER__SHIFT 0x8 |
|---|
| 108768 | #define BIFP4_1_PCIE_LC_L1_PM_SUBSTATE5__LC_BLOCK_EI_L1_REFCLK_OFF__SHIFT 0x1e |
|---|
| 108769 | #define BIFP4_1_PCIE_LC_L1_PM_SUBSTATE5__LC_IGNORE_ALL_RX_ELEC_IDLE_IN_L1SS__SHIFT 0x1f |
|---|
| 108770 | #define BIFP4_1_PCIE_LC_L1_PM_SUBSTATE5__T_POWER_ON_FCH_L12_CLKREQ_DELAY_MASK 0x000000FFL |
|---|
| 108771 | #define BIFP4_1_PCIE_LC_L1_PM_SUBSTATE5__LC_RECOVERY_WAIT_FOR_ASPM_NAK_ABORT_TIMER_MASK 0x00000300L |
|---|
| 108772 | #define BIFP4_1_PCIE_LC_L1_PM_SUBSTATE5__LC_BLOCK_EI_L1_REFCLK_OFF_MASK 0x40000000L |
|---|
| 108773 | #define BIFP4_1_PCIE_LC_L1_PM_SUBSTATE5__LC_IGNORE_ALL_RX_ELEC_IDLE_IN_L1SS_MASK 0x80000000L |
|---|
| 108774 | //BIFP4_1_PCIEP_BCH_ECC_CNTL |
|---|
| 108775 | #define BIFP4_1_PCIEP_BCH_ECC_CNTL__STRAP_BCH_ECC_EN__SHIFT 0x0 |
|---|
| 108776 | #define BIFP4_1_PCIEP_BCH_ECC_CNTL__BCH_ECC_ERROR_THRESHOLD__SHIFT 0x8 |
|---|
| 108777 | #define BIFP4_1_PCIEP_BCH_ECC_CNTL__BCH_ECC_ERROR_STATUS__SHIFT 0x10 |
|---|
| 108778 | #define BIFP4_1_PCIEP_BCH_ECC_CNTL__STRAP_BCH_ECC_EN_MASK 0x00000001L |
|---|
| 108779 | #define BIFP4_1_PCIEP_BCH_ECC_CNTL__BCH_ECC_ERROR_THRESHOLD_MASK 0x0000FF00L |
|---|
| 108780 | #define BIFP4_1_PCIEP_BCH_ECC_CNTL__BCH_ECC_ERROR_STATUS_MASK 0xFFFF0000L |
|---|
| 108781 | //BIFP4_1_PCIE_LC_CNTL8 |
|---|
| 108782 | #define BIFP4_1_PCIE_LC_CNTL8__LC_FOM_TIME__SHIFT 0x0 |
|---|
| 108783 | #define BIFP4_1_PCIE_LC_CNTL8__LC_EX_SEARCH_TRAVERSAL_MODE__SHIFT 0x2 |
|---|
| 108784 | #define BIFP4_1_PCIE_LC_CNTL8__LC_LOCK_IN_EQ_RESPONSE__SHIFT 0x3 |
|---|
| 108785 | #define BIFP4_1_PCIE_LC_CNTL8__LC_ESM_RATE0_TIMER_FACTOR__SHIFT 0x4 |
|---|
| 108786 | #define BIFP4_1_PCIE_LC_CNTL8__LC_ESM_RATE1_TIMER_FACTOR__SHIFT 0x6 |
|---|
| 108787 | #define BIFP4_1_PCIE_LC_CNTL8__LC_ESM_RATE2_TIMER_FACTOR__SHIFT 0x8 |
|---|
| 108788 | #define BIFP4_1_PCIE_LC_CNTL8__LC_USC_ACCEPTABLE_PRESETS__SHIFT 0xa |
|---|
| 108789 | #define BIFP4_1_PCIE_LC_CNTL8__LC_FORCE_LOOPBACK_EQ_ON__SHIFT 0x14 |
|---|
| 108790 | #define BIFP4_1_PCIE_LC_CNTL8__LC_LOOPBACK_EQ_IN_PROGRESS__SHIFT 0x15 |
|---|
| 108791 | #define BIFP4_1_PCIE_LC_CNTL8__LC_FORCE_LOOPBACK_EQ_TRANSMIT_MOD_COMP_PATTERN__SHIFT 0x16 |
|---|
| 108792 | #define BIFP4_1_PCIE_LC_CNTL8__LC_LOOPBACK_EQ_TRANSMIT_MOD_COMP_PATTERN__SHIFT 0x17 |
|---|
| 108793 | #define BIFP4_1_PCIE_LC_CNTL8__LC_FORCE_LOOPBACK_EQ_LANE_UNDER_TEST__SHIFT 0x18 |
|---|
| 108794 | #define BIFP4_1_PCIE_LC_CNTL8__LC_LOOPBACK_EQ_LANE_UNDER_TEST__SHIFT 0x1c |
|---|
| 108795 | #define BIFP4_1_PCIE_LC_CNTL8__LC_FOM_TIME_MASK 0x00000003L |
|---|
| 108796 | #define BIFP4_1_PCIE_LC_CNTL8__LC_EX_SEARCH_TRAVERSAL_MODE_MASK 0x00000004L |
|---|
| 108797 | #define BIFP4_1_PCIE_LC_CNTL8__LC_LOCK_IN_EQ_RESPONSE_MASK 0x00000008L |
|---|
| 108798 | #define BIFP4_1_PCIE_LC_CNTL8__LC_ESM_RATE0_TIMER_FACTOR_MASK 0x00000030L |
|---|
| 108799 | #define BIFP4_1_PCIE_LC_CNTL8__LC_ESM_RATE1_TIMER_FACTOR_MASK 0x000000C0L |
|---|
| 108800 | #define BIFP4_1_PCIE_LC_CNTL8__LC_ESM_RATE2_TIMER_FACTOR_MASK 0x00000300L |
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| 108801 | #define BIFP4_1_PCIE_LC_CNTL8__LC_USC_ACCEPTABLE_PRESETS_MASK 0x000FFC00L |
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| 108802 | #define BIFP4_1_PCIE_LC_CNTL8__LC_FORCE_LOOPBACK_EQ_ON_MASK 0x00100000L |
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|---|
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|---|
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| 108830 | #define BIFP4_1_PCIE_LC_CNTL9__LC_DYN_LANES_L1_SS_POWERDOWN__SHIFT 0x16 |
|---|
| 108831 | #define BIFP4_1_PCIE_LC_CNTL9__LC_USE_OLD_PHYSTATUS_FOR_POWERDOWN_INACTIVE__SHIFT 0x17 |
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|---|
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| 108834 | #define BIFP4_1_PCIE_LC_CNTL9__LC_WAIT_FOR_NONPAD_LINK_NUM_LANE0__SHIFT 0x1a |
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| 108835 | #define BIFP4_1_PCIE_LC_CNTL9__LC_CLR_LINK_LANE_NUM_ON_NO_TSX_LANE__SHIFT 0x1b |
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| 108840 | #define BIFP4_1_PCIE_LC_CNTL9__LC_RESET_RCVR_DETECTED_ALL_ARCS_MASK 0x00000001L |
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| 108841 | #define BIFP4_1_PCIE_LC_CNTL9__LC_LOOPBACK_WAIT_FOR_ALL_ACTIVE_LANES_MASK 0x00000002L |
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| 108842 | #define BIFP4_1_PCIE_LC_CNTL9__LC_CHECK_EC_GEN3_LOOPBACK_ACTIVE_MASK 0x00000004L |
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| 108844 | #define BIFP4_1_PCIE_LC_CNTL9__LC_LOOPBACK_EQ_TRANSMIT_MOD_COMP_PATTERN_EN_MASK 0x00000010L |
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| 108847 | #define BIFP4_1_PCIE_LC_CNTL9__LC_ALT_RX_EQ_IN_PROGRESS_EN_MASK 0x00000080L |
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| 108848 | #define BIFP4_1_PCIE_LC_CNTL9__LC_USE_LONG_SERIAL_QUICKSIM_TIMEOUTS_MASK 0x00000100L |
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| 108849 | #define BIFP4_1_PCIE_LC_CNTL9__LC_ALLOW_DLLPS_OTHER_SIDE_REMOVE_SPEED_MASK 0x00000200L |
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| 108853 | #define BIFP4_1_PCIE_LC_CNTL9__LC_REPEAT_RXEQEVAL_AFTER_TIMEOUT_MASK 0x00004000L |
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| 108862 | #define BIFP4_1_PCIE_LC_CNTL9__LC_USE_OLD_PHYSTATUS_FOR_POWERDOWN_INACTIVE_MASK 0x00800000L |
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| 108863 | #define BIFP4_1_PCIE_LC_CNTL9__LC_BLOCK_L0s_FOR_POWERDOWN_CHANGE_MASK 0x01000000L |
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| 108867 | #define BIFP4_1_PCIE_LC_CNTL9__LC_USE_NEW_EQ_SYMBOL_6_EN_MASK 0x10000000L |
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|---|
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|---|
| 108878 | #define BIFP4_1_PCIE_LC_FORCE_COEFF2__LC_FORCE_PRE_CURSOR_16GT_MASK 0x0000007EL |
|---|
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|---|
| 108880 | #define BIFP4_1_PCIE_LC_FORCE_COEFF2__LC_FORCE_POST_CURSOR_16GT_MASK 0x0007E000L |
|---|
| 108881 | #define BIFP4_1_PCIE_LC_FORCE_COEFF2__LC_3X3_COEFF_SEARCH_EN_16GT_MASK 0x00080000L |
|---|
| 108882 | //BIFP4_1_PCIE_LC_FORCE_EQ_REQ_COEFF2 |
|---|
| 108883 | #define BIFP4_1_PCIE_LC_FORCE_EQ_REQ_COEFF2__LC_FORCE_COEFF_IN_EQ_REQ_PHASE_16GT__SHIFT 0x0 |
|---|
| 108884 | #define BIFP4_1_PCIE_LC_FORCE_EQ_REQ_COEFF2__LC_FORCE_PRE_CURSOR_REQ_16GT__SHIFT 0x1 |
|---|
| 108885 | #define BIFP4_1_PCIE_LC_FORCE_EQ_REQ_COEFF2__LC_FORCE_CURSOR_REQ_16GT__SHIFT 0x7 |
|---|
| 108886 | #define BIFP4_1_PCIE_LC_FORCE_EQ_REQ_COEFF2__LC_FORCE_POST_CURSOR_REQ_16GT__SHIFT 0xd |
|---|
| 108887 | #define BIFP4_1_PCIE_LC_FORCE_EQ_REQ_COEFF2__LC_FS_OTHER_END_16GT__SHIFT 0x13 |
|---|
| 108888 | #define BIFP4_1_PCIE_LC_FORCE_EQ_REQ_COEFF2__LC_LF_OTHER_END_16GT__SHIFT 0x19 |
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| 108889 | #define BIFP4_1_PCIE_LC_FORCE_EQ_REQ_COEFF2__LC_FORCE_COEFF_IN_EQ_REQ_PHASE_16GT_MASK 0x00000001L |
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| 108890 | #define BIFP4_1_PCIE_LC_FORCE_EQ_REQ_COEFF2__LC_FORCE_PRE_CURSOR_REQ_16GT_MASK 0x0000007EL |
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| 108891 | #define BIFP4_1_PCIE_LC_FORCE_EQ_REQ_COEFF2__LC_FORCE_CURSOR_REQ_16GT_MASK 0x00001F80L |
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| 108892 | #define BIFP4_1_PCIE_LC_FORCE_EQ_REQ_COEFF2__LC_FORCE_POST_CURSOR_REQ_16GT_MASK 0x0007E000L |
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| 108893 | #define BIFP4_1_PCIE_LC_FORCE_EQ_REQ_COEFF2__LC_FS_OTHER_END_16GT_MASK 0x01F80000L |
|---|
| 108894 | #define BIFP4_1_PCIE_LC_FORCE_EQ_REQ_COEFF2__LC_LF_OTHER_END_16GT_MASK 0x7E000000L |
|---|
| 108895 | //BIFP4_1_PCIE_LC_FINE_GRAIN_CLK_GATE_OVERRIDES |
|---|
| 108896 | #define BIFP4_1_PCIE_LC_FINE_GRAIN_CLK_GATE_OVERRIDES__LC_DISABLE_TRANSMIT_MUX_OUTPUT_GATING__SHIFT 0x0 |
|---|
| 108897 | #define BIFP4_1_PCIE_LC_FINE_GRAIN_CLK_GATE_OVERRIDES__LC_DISABLE_SYMBOL_MUX_OUTPUT_GATING__SHIFT 0x1 |
|---|
| 108898 | #define BIFP4_1_PCIE_LC_FINE_GRAIN_CLK_GATE_OVERRIDES__LC_DISABLE_LC_PKT_GEN_DYN_CLK_GATING__SHIFT 0x2 |
|---|
| 108899 | #define BIFP4_1_PCIE_LC_FINE_GRAIN_CLK_GATE_OVERRIDES__LC_DISABLE_TRANSMIT_MUX_DYN_CLK_GATING__SHIFT 0x3 |
|---|
| 108900 | #define BIFP4_1_PCIE_LC_FINE_GRAIN_CLK_GATE_OVERRIDES__LC_DISABLE_LTSSM_DYN_CLK_GATING__SHIFT 0x4 |
|---|
| 108901 | #define BIFP4_1_PCIE_LC_FINE_GRAIN_CLK_GATE_OVERRIDES__LC_DISABLE_TRANSMIT_MUX_OUTPUT_GATING_MASK 0x00000001L |
|---|
| 108902 | #define BIFP4_1_PCIE_LC_FINE_GRAIN_CLK_GATE_OVERRIDES__LC_DISABLE_SYMBOL_MUX_OUTPUT_GATING_MASK 0x00000002L |
|---|
| 108903 | #define BIFP4_1_PCIE_LC_FINE_GRAIN_CLK_GATE_OVERRIDES__LC_DISABLE_LC_PKT_GEN_DYN_CLK_GATING_MASK 0x00000004L |
|---|
| 108904 | #define BIFP4_1_PCIE_LC_FINE_GRAIN_CLK_GATE_OVERRIDES__LC_DISABLE_TRANSMIT_MUX_DYN_CLK_GATING_MASK 0x00000008L |
|---|
| 108905 | #define BIFP4_1_PCIE_LC_FINE_GRAIN_CLK_GATE_OVERRIDES__LC_DISABLE_LTSSM_DYN_CLK_GATING_MASK 0x00000010L |
|---|
| 108906 | //BIFP4_1_PCIE_LC_CNTL10 |
|---|
| 108907 | #define BIFP4_1_PCIE_LC_CNTL10__LC_DEFAULT_PRESET_OVERRIDE_EN__SHIFT 0x0 |
|---|
| 108908 | #define BIFP4_1_PCIE_LC_CNTL10__LC_DEFAULT_PRESET_OVERRIDE_MODE__SHIFT 0x1 |
|---|
| 108909 | #define BIFP4_1_PCIE_LC_CNTL10__LC_DEFAULT_PRESET_OVERRIDE_PORT__SHIFT 0x2 |
|---|
| 108910 | #define BIFP4_1_PCIE_LC_CNTL10__LC_DEFAULT_PRESET_OVERRIDE_RATE__SHIFT 0x3 |
|---|
| 108911 | #define BIFP4_1_PCIE_LC_CNTL10__LC_DEFAULT_PRESET_OVERRIDE_VALUE__SHIFT 0x5 |
|---|
| 108912 | #define BIFP4_1_PCIE_LC_CNTL10__LC_DEFAULT_PRESET_OVERRIDE_LANE__SHIFT 0x9 |
|---|
| 108913 | #define BIFP4_1_PCIE_LC_CNTL10__LC_USE_PENDING_FOM_SKIP_SECOND_RXEQEVAL__SHIFT 0xd |
|---|
| 108914 | #define BIFP4_1_PCIE_LC_CNTL10__LC_TIEOFF_PORTS_IGNORE_PHYSTATUS__SHIFT 0xf |
|---|
| 108915 | #define BIFP4_1_PCIE_LC_CNTL10__LC_CLEAR_CNTL_SKP_SELECT_DATASTREAM_EXIT__SHIFT 0x10 |
|---|
| 108916 | #define BIFP4_1_PCIE_LC_CNTL10__LC_DEASSERT_REFCLKREQ_IN_L23__SHIFT 0x11 |
|---|
| 108917 | #define BIFP4_1_PCIE_LC_CNTL10__LC_RELEASE_CLKREQ_IN_L23__SHIFT 0x12 |
|---|
| 108918 | #define BIFP4_1_PCIE_LC_CNTL10__LC_RELEASE_CLKREQ_IN_NON_SS_L1__SHIFT 0x13 |
|---|
| 108919 | #define BIFP4_1_PCIE_LC_CNTL10__LC_LINK_DIS_DONT_WAIT_FOR_EIOS__SHIFT 0x16 |
|---|
| 108920 | #define BIFP4_1_PCIE_LC_CNTL10__LC_LSLD_EN__SHIFT 0x17 |
|---|
| 108921 | #define BIFP4_1_PCIE_LC_CNTL10__LC_LSLD_RATE_REQD__SHIFT 0x18 |
|---|
| 108922 | #define BIFP4_1_PCIE_LC_CNTL10__LC_LSLD_MODE__SHIFT 0x1a |
|---|
| 108923 | #define BIFP4_1_PCIE_LC_CNTL10__LC_LSLD_DONE__SHIFT 0x1b |
|---|
| 108924 | #define BIFP4_1_PCIE_LC_CNTL10__LC_LSLD_TLS_ADVERTISED__SHIFT 0x1c |
|---|
| 108925 | #define BIFP4_1_PCIE_LC_CNTL10__LC_LSLD_CURRENT_RATE__SHIFT 0x1e |
|---|
| 108926 | #define BIFP4_1_PCIE_LC_CNTL10__LC_DEFAULT_PRESET_OVERRIDE_EN_MASK 0x00000001L |
|---|
| 108927 | #define BIFP4_1_PCIE_LC_CNTL10__LC_DEFAULT_PRESET_OVERRIDE_MODE_MASK 0x00000002L |
|---|
| 108928 | #define BIFP4_1_PCIE_LC_CNTL10__LC_DEFAULT_PRESET_OVERRIDE_PORT_MASK 0x00000004L |
|---|
| 108929 | #define BIFP4_1_PCIE_LC_CNTL10__LC_DEFAULT_PRESET_OVERRIDE_RATE_MASK 0x00000018L |
|---|
| 108930 | #define BIFP4_1_PCIE_LC_CNTL10__LC_DEFAULT_PRESET_OVERRIDE_VALUE_MASK 0x000001E0L |
|---|
| 108931 | #define BIFP4_1_PCIE_LC_CNTL10__LC_DEFAULT_PRESET_OVERRIDE_LANE_MASK 0x00001E00L |
|---|
| 108932 | #define BIFP4_1_PCIE_LC_CNTL10__LC_USE_PENDING_FOM_SKIP_SECOND_RXEQEVAL_MASK 0x00002000L |
|---|
| 108933 | #define BIFP4_1_PCIE_LC_CNTL10__LC_TIEOFF_PORTS_IGNORE_PHYSTATUS_MASK 0x00008000L |
|---|
| 108934 | #define BIFP4_1_PCIE_LC_CNTL10__LC_CLEAR_CNTL_SKP_SELECT_DATASTREAM_EXIT_MASK 0x00010000L |
|---|
| 108935 | #define BIFP4_1_PCIE_LC_CNTL10__LC_DEASSERT_REFCLKREQ_IN_L23_MASK 0x00020000L |
|---|
| 108936 | #define BIFP4_1_PCIE_LC_CNTL10__LC_RELEASE_CLKREQ_IN_L23_MASK 0x00040000L |
|---|
| 108937 | #define BIFP4_1_PCIE_LC_CNTL10__LC_RELEASE_CLKREQ_IN_NON_SS_L1_MASK 0x00080000L |
|---|
| 108938 | #define BIFP4_1_PCIE_LC_CNTL10__LC_LINK_DIS_DONT_WAIT_FOR_EIOS_MASK 0x00400000L |
|---|
| 108939 | #define BIFP4_1_PCIE_LC_CNTL10__LC_LSLD_EN_MASK 0x00800000L |
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| 108940 | #define BIFP4_1_PCIE_LC_CNTL10__LC_LSLD_RATE_REQD_MASK 0x03000000L |
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| 108941 | #define BIFP4_1_PCIE_LC_CNTL10__LC_LSLD_MODE_MASK 0x04000000L |
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| 108981 | #define BIFP4_1_PCIE_LC_CNTL11__LC_ENHANCED_LINK_BEHAVIOR_CNTL_SENT__SHIFT 0xf |
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| 108982 | #define BIFP4_1_PCIE_LC_CNTL11__LC_ENHANCED_LINK_BEHAVIOR_CNTL_RCVD__SHIFT 0x11 |
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| 108983 | #define BIFP4_1_PCIE_LC_CNTL11__LC_DISABLE_TRAINING_BIT_ARCH_IND__SHIFT 0x13 |
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| 108984 | #define BIFP4_1_PCIE_LC_CNTL11__LC_SET_TRANSMITTER_PRECODE_REQUEST__SHIFT 0x18 |
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| 108985 | #define BIFP4_1_PCIE_LC_CNTL11__LC_TRANSMITTER_PRECODE_REQUEST_RCVD__SHIFT 0x19 |
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| 108987 | #define BIFP4_1_PCIE_LC_CNTL11__LC_TRANSMITTER_PRECODE_ON_RCVD__SHIFT 0x1b |
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| 108989 | #define BIFP4_1_PCIE_LC_CNTL11__LC_CHECK_TS1_EC_ON_EQ_EXIT__SHIFT 0x1d |
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| 108990 | #define BIFP4_1_PCIE_LC_CNTL11__LC_BYPASS_EQ_TO_HIGH_RATE_SUPPORT_MASK 0x00000001L |
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| 108991 | #define BIFP4_1_PCIE_LC_CNTL11__LC_ADVERTISE_EQ_TO_HIGH_RATE_SUPPORT_MASK 0x00000002L |
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| 108992 | #define BIFP4_1_PCIE_LC_CNTL11__LC_BYPASS_EQ_TO_HIGH_RATE_RESERVED_MASK 0x00000004L |
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| 108993 | #define BIFP4_1_PCIE_LC_CNTL11__LC_BYPASS_EQ_TO_HIGH_RATE_RCVD_MASK 0x00000008L |
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| 108994 | #define BIFP4_1_PCIE_LC_CNTL11__LC_BYPASS_EQ_TO_HIGH_RATE_NEGOTIATED_MASK 0x00000010L |
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| 108995 | #define BIFP4_1_PCIE_LC_CNTL11__LC_BYPASS_EQ_TO_HIGH_RATE_FAILURE_MASK 0x00000020L |
|---|
| 108996 | #define BIFP4_1_PCIE_LC_CNTL11__LC_NO_EQ_NEEDED_SUPPORT_MASK 0x00000100L |
|---|
| 108997 | #define BIFP4_1_PCIE_LC_CNTL11__LC_ADVERTISE_NO_EQ_NEEDED_SUPPORT_MASK 0x00000200L |
|---|
| 108998 | #define BIFP4_1_PCIE_LC_CNTL11__LC_NO_EQ_NEEDED_RESERVED_MASK 0x00000400L |
|---|
| 108999 | #define BIFP4_1_PCIE_LC_CNTL11__LC_NO_EQ_NEEDED_RCVD_MASK 0x00000800L |
|---|
| 109000 | #define BIFP4_1_PCIE_LC_CNTL11__LC_NO_EQ_NEEDED_NEGOTIATED_MASK 0x00001000L |
|---|
| 109001 | #define BIFP4_1_PCIE_LC_CNTL11__LC_NO_EQ_NEEDED_FAILURE_MASK 0x00002000L |
|---|
| 109002 | #define BIFP4_1_PCIE_LC_CNTL11__LC_NO_EQ_NEEDED_PRESET_SEL_MASK 0x00004000L |
|---|
| 109003 | #define BIFP4_1_PCIE_LC_CNTL11__LC_ENHANCED_LINK_BEHAVIOR_CNTL_SENT_MASK 0x00018000L |
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| 109004 | #define BIFP4_1_PCIE_LC_CNTL11__LC_ENHANCED_LINK_BEHAVIOR_CNTL_RCVD_MASK 0x00060000L |
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| 109005 | #define BIFP4_1_PCIE_LC_CNTL11__LC_DISABLE_TRAINING_BIT_ARCH_IND_MASK 0x00F80000L |
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| 109006 | #define BIFP4_1_PCIE_LC_CNTL11__LC_SET_TRANSMITTER_PRECODE_REQUEST_MASK 0x01000000L |
|---|
| 109007 | #define BIFP4_1_PCIE_LC_CNTL11__LC_TRANSMITTER_PRECODE_REQUEST_RCVD_MASK 0x02000000L |
|---|
| 109008 | #define BIFP4_1_PCIE_LC_CNTL11__LC_TRANSMITTER_PRECODE_ON_MASK 0x04000000L |
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| 109009 | #define BIFP4_1_PCIE_LC_CNTL11__LC_TRANSMITTER_PRECODE_ON_RCVD_MASK 0x08000000L |
|---|
| 109010 | #define BIFP4_1_PCIE_LC_CNTL11__LC_LAST_TRANSMITTER_PRECODE_REQUEST_MASK 0x10000000L |
|---|
| 109011 | #define BIFP4_1_PCIE_LC_CNTL11__LC_CHECK_TS1_EC_ON_EQ_EXIT_MASK 0x20000000L |
|---|
| 109012 | //BIFP4_1_PCIE_LC_CNTL12 |
|---|
| 109013 | #define BIFP4_1_PCIE_LC_CNTL12__LC_DELAY_CLEAR_LANE_OFF_AFTER_LOOPBACK_SPD_CHG__SHIFT 0x0 |
|---|
| 109014 | #define BIFP4_1_PCIE_LC_CNTL12__LC_DELAY_CLEAR_LANE_OFF_AFTER_LINKDIS_SPD_CHG__SHIFT 0x1 |
|---|
| 109015 | #define BIFP4_1_PCIE_LC_CNTL12__LC_DETECT_PD_WAIT_FOR_REFCLKACK_OFF_LANES__SHIFT 0x2 |
|---|
| 109016 | #define BIFP4_1_PCIE_LC_CNTL12__LC_DETECT_PD_HOLDTRAINING_WAIT_FOR_LANES_ON__SHIFT 0x3 |
|---|
| 109017 | #define BIFP4_1_PCIE_LC_CNTL12__LC_ENSURE_TURN_OFF_DONE_LINKDIS__SHIFT 0x4 |
|---|
| 109018 | #define BIFP4_1_PCIE_LC_CNTL12__LC_SKIP_LOCALPRESET_OFF_LANES__SHIFT 0x5 |
|---|
| 109019 | #define BIFP4_1_PCIE_LC_CNTL12__LC_DELAY_PHASE1__SHIFT 0x6 |
|---|
| 109020 | #define BIFP4_1_PCIE_LC_CNTL12__LC_BLOCKALIGN_IN_L1_ENTRY__SHIFT 0x8 |
|---|
| 109021 | #define BIFP4_1_PCIE_LC_CNTL12__LC_USE_LEGACY_RXSB1_SPDCHG_ELECIDLE__SHIFT 0x9 |
|---|
| 109022 | #define BIFP4_1_PCIE_LC_CNTL12__LC_LOCK_REVERSAL_EARLY_CONFIG_COMPLETE__SHIFT 0xa |
|---|
| 109023 | #define BIFP4_1_PCIE_LC_CNTL12__LC_LOCK_REVERSAL_IMMEDIATE_CONFIG_COMPLETE__SHIFT 0xb |
|---|
| 109024 | #define BIFP4_1_PCIE_LC_CNTL12__LC_USE_LOOPBACK_INACTIVE_LANES__SHIFT 0xc |
|---|
| 109025 | #define BIFP4_1_PCIE_LC_CNTL12__LC_LOOPBACK_TEST_MODE_RCVRDET__SHIFT 0xd |
|---|
| 109026 | #define BIFP4_1_PCIE_LC_CNTL12__LC_LOOPBACK_EQ_LOCK_REVERSAL__SHIFT 0xe |
|---|
| 109027 | #define BIFP4_1_PCIE_LC_CNTL12__LC_LIVE_DESKEW_MASK_EN__SHIFT 0x10 |
|---|
| 109028 | #define BIFP4_1_PCIE_LC_CNTL12__LC_LIVE_DESKEW_8B10B_EN__SHIFT 0x11 |
|---|
| 109029 | #define BIFP4_1_PCIE_LC_CNTL12__LC_SAFE_RECOVER_DATA_UNLOCK__SHIFT 0x12 |
|---|
| 109030 | #define BIFP4_1_PCIE_LC_CNTL12__LC_SAFE_RECOVER_RX_RECOVER__SHIFT 0x13 |
|---|
| 109031 | #define BIFP4_1_PCIE_LC_CNTL12__LC_SAFE_RECOVER_RX_ADAPT__SHIFT 0x14 |
|---|
| 109032 | #define BIFP4_1_PCIE_LC_CNTL12__LC_SAFE_RECOVER_SW_INIT__SHIFT 0x15 |
|---|
| 109033 | #define BIFP4_1_PCIE_LC_CNTL12__LC_SAFE_RECOVER_SW_EVENT_SEL__SHIFT 0x16 |
|---|
| 109034 | #define BIFP4_1_PCIE_LC_CNTL12__LC_DEFER_SKIP_INTERVAL_MODE__SHIFT 0x18 |
|---|
| 109035 | #define BIFP4_1_PCIE_LC_CNTL12__LC_RECOVERY_EQ_WAIT_FOR_PIPE_STOPPED__SHIFT 0x19 |
|---|
| 109036 | #define BIFP4_1_PCIE_LC_CNTL12__LC_HOLD_TX_STOP_SENDING_PKTS_REPLAY_RETRAIN__SHIFT 0x1a |
|---|
| 109037 | #define BIFP4_1_PCIE_LC_CNTL12__LC_RESET_TSX_CNT_ON_SAFERECOVER__SHIFT 0x1b |
|---|
| 109038 | #define BIFP4_1_PCIE_LC_CNTL12__LC_DSC_INITIATE_EQUALIZATION_OS_BOUNDARY__SHIFT 0x1c |
|---|
| 109039 | #define BIFP4_1_PCIE_LC_CNTL12__LC_EQ_REQ_PHASE_WAIT_FOR_FINAL_TS1__SHIFT 0x1d |
|---|
| 109040 | #define BIFP4_1_PCIE_LC_CNTL12__LC_RESET_TSX_CNT_ON_RXEQEVAL__SHIFT 0x1e |
|---|
| 109041 | #define BIFP4_1_PCIE_LC_CNTL12__LC_TRACK_RX_WAIT_FOR_TS1__SHIFT 0x1f |
|---|
| 109042 | #define BIFP4_1_PCIE_LC_CNTL12__LC_DELAY_CLEAR_LANE_OFF_AFTER_LOOPBACK_SPD_CHG_MASK 0x00000001L |
|---|
| 109043 | #define BIFP4_1_PCIE_LC_CNTL12__LC_DELAY_CLEAR_LANE_OFF_AFTER_LINKDIS_SPD_CHG_MASK 0x00000002L |
|---|
| 109044 | #define BIFP4_1_PCIE_LC_CNTL12__LC_DETECT_PD_WAIT_FOR_REFCLKACK_OFF_LANES_MASK 0x00000004L |
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| 109045 | #define BIFP4_1_PCIE_LC_CNTL12__LC_DETECT_PD_HOLDTRAINING_WAIT_FOR_LANES_ON_MASK 0x00000008L |
|---|
| 109046 | #define BIFP4_1_PCIE_LC_CNTL12__LC_ENSURE_TURN_OFF_DONE_LINKDIS_MASK 0x00000010L |
|---|
| 109047 | #define BIFP4_1_PCIE_LC_CNTL12__LC_SKIP_LOCALPRESET_OFF_LANES_MASK 0x00000020L |
|---|
| 109048 | #define BIFP4_1_PCIE_LC_CNTL12__LC_DELAY_PHASE1_MASK 0x000000C0L |
|---|
| 109049 | #define BIFP4_1_PCIE_LC_CNTL12__LC_BLOCKALIGN_IN_L1_ENTRY_MASK 0x00000100L |
|---|
| 109050 | #define BIFP4_1_PCIE_LC_CNTL12__LC_USE_LEGACY_RXSB1_SPDCHG_ELECIDLE_MASK 0x00000200L |
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| 109051 | #define BIFP4_1_PCIE_LC_CNTL12__LC_LOCK_REVERSAL_EARLY_CONFIG_COMPLETE_MASK 0x00000400L |
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| 109052 | #define BIFP4_1_PCIE_LC_CNTL12__LC_LOCK_REVERSAL_IMMEDIATE_CONFIG_COMPLETE_MASK 0x00000800L |
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| 109053 | #define BIFP4_1_PCIE_LC_CNTL12__LC_USE_LOOPBACK_INACTIVE_LANES_MASK 0x00001000L |
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| 109054 | #define BIFP4_1_PCIE_LC_CNTL12__LC_LOOPBACK_TEST_MODE_RCVRDET_MASK 0x00002000L |
|---|
| 109055 | #define BIFP4_1_PCIE_LC_CNTL12__LC_LOOPBACK_EQ_LOCK_REVERSAL_MASK 0x00004000L |
|---|
| 109056 | #define BIFP4_1_PCIE_LC_CNTL12__LC_LIVE_DESKEW_MASK_EN_MASK 0x00010000L |
|---|
| 109057 | #define BIFP4_1_PCIE_LC_CNTL12__LC_LIVE_DESKEW_8B10B_EN_MASK 0x00020000L |
|---|
| 109058 | #define BIFP4_1_PCIE_LC_CNTL12__LC_SAFE_RECOVER_DATA_UNLOCK_MASK 0x00040000L |
|---|
| 109059 | #define BIFP4_1_PCIE_LC_CNTL12__LC_SAFE_RECOVER_RX_RECOVER_MASK 0x00080000L |
|---|
| 109060 | #define BIFP4_1_PCIE_LC_CNTL12__LC_SAFE_RECOVER_RX_ADAPT_MASK 0x00100000L |
|---|
| 109061 | #define BIFP4_1_PCIE_LC_CNTL12__LC_SAFE_RECOVER_SW_INIT_MASK 0x00200000L |
|---|
| 109062 | #define BIFP4_1_PCIE_LC_CNTL12__LC_SAFE_RECOVER_SW_EVENT_SEL_MASK 0x00C00000L |
|---|
| 109063 | #define BIFP4_1_PCIE_LC_CNTL12__LC_DEFER_SKIP_INTERVAL_MODE_MASK 0x01000000L |
|---|
| 109064 | #define BIFP4_1_PCIE_LC_CNTL12__LC_RECOVERY_EQ_WAIT_FOR_PIPE_STOPPED_MASK 0x02000000L |
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| 109065 | #define BIFP4_1_PCIE_LC_CNTL12__LC_HOLD_TX_STOP_SENDING_PKTS_REPLAY_RETRAIN_MASK 0x04000000L |
|---|
| 109066 | #define BIFP4_1_PCIE_LC_CNTL12__LC_RESET_TSX_CNT_ON_SAFERECOVER_MASK 0x08000000L |
|---|
| 109067 | #define BIFP4_1_PCIE_LC_CNTL12__LC_DSC_INITIATE_EQUALIZATION_OS_BOUNDARY_MASK 0x10000000L |
|---|
| 109068 | #define BIFP4_1_PCIE_LC_CNTL12__LC_EQ_REQ_PHASE_WAIT_FOR_FINAL_TS1_MASK 0x20000000L |
|---|
| 109069 | #define BIFP4_1_PCIE_LC_CNTL12__LC_RESET_TSX_CNT_ON_RXEQEVAL_MASK 0x40000000L |
|---|
| 109070 | #define BIFP4_1_PCIE_LC_CNTL12__LC_TRACK_RX_WAIT_FOR_TS1_MASK 0x80000000L |
|---|
| 109071 | //BIFP4_1_PCIE_LC_SPEED_CNTL2 |
|---|
| 109072 | #define BIFP4_1_PCIE_LC_SPEED_CNTL2__LC_FORCE_EN_SW_SPEED_CHANGE__SHIFT 0x0 |
|---|
| 109073 | #define BIFP4_1_PCIE_LC_SPEED_CNTL2__LC_FORCE_DIS_SW_SPEED_CHANGE__SHIFT 0x1 |
|---|
| 109074 | #define BIFP4_1_PCIE_LC_SPEED_CNTL2__LC_FORCE_EN_HW_SPEED_CHANGE__SHIFT 0x2 |
|---|
| 109075 | #define BIFP4_1_PCIE_LC_SPEED_CNTL2__LC_FORCE_DIS_HW_SPEED_CHANGE__SHIFT 0x3 |
|---|
| 109076 | #define BIFP4_1_PCIE_LC_SPEED_CNTL2__LC_INIT_SPEED_NEG_IN_L0s_EN__SHIFT 0x4 |
|---|
| 109077 | #define BIFP4_1_PCIE_LC_SPEED_CNTL2__LC_INIT_SPEED_NEG_IN_L1_EN__SHIFT 0x5 |
|---|
| 109078 | #define BIFP4_1_PCIE_LC_SPEED_CNTL2__LC_INITIATE_LINK_SPEED_CHANGE__SHIFT 0x6 |
|---|
| 109079 | #define BIFP4_1_PCIE_LC_SPEED_CNTL2__LC_SPEED_CHANGE_STATUS__SHIFT 0x7 |
|---|
| 109080 | #define BIFP4_1_PCIE_LC_SPEED_CNTL2__LC_SPEED_CHANGE_ATTEMPTS_ALLOWED__SHIFT 0x8 |
|---|
| 109081 | #define BIFP4_1_PCIE_LC_SPEED_CNTL2__LC_SPEED_CHANGE_ATTEMPT_FAILED__SHIFT 0xa |
|---|
| 109082 | #define BIFP4_1_PCIE_LC_SPEED_CNTL2__LC_CLR_FAILED_SPD_CHANGE_CNT__SHIFT 0xb |
|---|
| 109083 | #define BIFP4_1_PCIE_LC_SPEED_CNTL2__LC_MULT_UPSTREAM_AUTO_SPD_CHNG_EN__SHIFT 0xc |
|---|
| 109084 | #define BIFP4_1_PCIE_LC_SPEED_CNTL2__LC_DONT_CLR_TARGET_SPD_CHANGE_STATUS__SHIFT 0xd |
|---|
| 109085 | #define BIFP4_1_PCIE_LC_SPEED_CNTL2__LC_1_OR_MORE_TS2_SPEED_ARC_EN__SHIFT 0xe |
|---|
| 109086 | #define BIFP4_1_PCIE_LC_SPEED_CNTL2__LC_ABORT_AUTO_EQ_AFTER_FAILED_EQ__SHIFT 0xf |
|---|
| 109087 | #define BIFP4_1_PCIE_LC_SPEED_CNTL2__LC_ENFORCE_CORRECT_SPEED_FOR_EQ__SHIFT 0x10 |
|---|
| 109088 | #define BIFP4_1_PCIE_LC_SPEED_CNTL2__LC_ENFORCE_SOFTWARE_PERFORM_EQ__SHIFT 0x11 |
|---|
| 109089 | #define BIFP4_1_PCIE_LC_SPEED_CNTL2__LC_SEND_EQ_TS2_IF_OTHER_SIDE_EVER_ADVERTISED_SPEED__SHIFT 0x12 |
|---|
| 109090 | #define BIFP4_1_PCIE_LC_SPEED_CNTL2__LC_ENFORCE_SINGLE_EQ_PER_RECOVERY__SHIFT 0x13 |
|---|
| 109091 | #define BIFP4_1_PCIE_LC_SPEED_CNTL2__LC_USE_LEGACY_CLEAR_DELAY_DLLPs__SHIFT 0x14 |
|---|
| 109092 | #define BIFP4_1_PCIE_LC_SPEED_CNTL2__LC_DEFER_RETRAIN_LINK_UNTIL_EXIT_RECOVERY__SHIFT 0x15 |
|---|
| 109093 | #define BIFP4_1_PCIE_LC_SPEED_CNTL2__LC_ABORT_AUTO_EQ_ON_FAIL_SPEED_CHANGE_LIMIT__SHIFT 0x16 |
|---|
| 109094 | #define BIFP4_1_PCIE_LC_SPEED_CNTL2__LC_DEFER_PRIVATE_SPEED_CHANGE_UNTIL_EXIT_RECOVERY__SHIFT 0x17 |
|---|
| 109095 | #define BIFP4_1_PCIE_LC_SPEED_CNTL2__LC_DONT_UPDATE_GEN_SUPPORT_MID_RECOVERY__SHIFT 0x19 |
|---|
| 109096 | #define BIFP4_1_PCIE_LC_SPEED_CNTL2__LC_ALLOW_SET_INITIATE_SPEED_CHANGE_IN_RECOVERY_LOCK__SHIFT 0x1a |
|---|
| 109097 | #define BIFP4_1_PCIE_LC_SPEED_CNTL2__LC_FORCE_EN_SW_SPEED_CHANGE_MASK 0x00000001L |
|---|
| 109098 | #define BIFP4_1_PCIE_LC_SPEED_CNTL2__LC_FORCE_DIS_SW_SPEED_CHANGE_MASK 0x00000002L |
|---|
| 109099 | #define BIFP4_1_PCIE_LC_SPEED_CNTL2__LC_FORCE_EN_HW_SPEED_CHANGE_MASK 0x00000004L |
|---|
| 109100 | #define BIFP4_1_PCIE_LC_SPEED_CNTL2__LC_FORCE_DIS_HW_SPEED_CHANGE_MASK 0x00000008L |
|---|
| 109101 | #define BIFP4_1_PCIE_LC_SPEED_CNTL2__LC_INIT_SPEED_NEG_IN_L0s_EN_MASK 0x00000010L |
|---|
| 109102 | #define BIFP4_1_PCIE_LC_SPEED_CNTL2__LC_INIT_SPEED_NEG_IN_L1_EN_MASK 0x00000020L |
|---|
| 109103 | #define BIFP4_1_PCIE_LC_SPEED_CNTL2__LC_INITIATE_LINK_SPEED_CHANGE_MASK 0x00000040L |
|---|
| 109104 | #define BIFP4_1_PCIE_LC_SPEED_CNTL2__LC_SPEED_CHANGE_STATUS_MASK 0x00000080L |
|---|
| 109105 | #define BIFP4_1_PCIE_LC_SPEED_CNTL2__LC_SPEED_CHANGE_ATTEMPTS_ALLOWED_MASK 0x00000300L |
|---|
| 109106 | #define BIFP4_1_PCIE_LC_SPEED_CNTL2__LC_SPEED_CHANGE_ATTEMPT_FAILED_MASK 0x00000400L |
|---|
| 109107 | #define BIFP4_1_PCIE_LC_SPEED_CNTL2__LC_CLR_FAILED_SPD_CHANGE_CNT_MASK 0x00000800L |
|---|
| 109108 | #define BIFP4_1_PCIE_LC_SPEED_CNTL2__LC_MULT_UPSTREAM_AUTO_SPD_CHNG_EN_MASK 0x00001000L |
|---|
| 109109 | #define BIFP4_1_PCIE_LC_SPEED_CNTL2__LC_DONT_CLR_TARGET_SPD_CHANGE_STATUS_MASK 0x00002000L |
|---|
| 109110 | #define BIFP4_1_PCIE_LC_SPEED_CNTL2__LC_1_OR_MORE_TS2_SPEED_ARC_EN_MASK 0x00004000L |
|---|
| 109111 | #define BIFP4_1_PCIE_LC_SPEED_CNTL2__LC_ABORT_AUTO_EQ_AFTER_FAILED_EQ_MASK 0x00008000L |
|---|
| 109112 | #define BIFP4_1_PCIE_LC_SPEED_CNTL2__LC_ENFORCE_CORRECT_SPEED_FOR_EQ_MASK 0x00010000L |
|---|
| 109113 | #define BIFP4_1_PCIE_LC_SPEED_CNTL2__LC_ENFORCE_SOFTWARE_PERFORM_EQ_MASK 0x00020000L |
|---|
| 109114 | #define BIFP4_1_PCIE_LC_SPEED_CNTL2__LC_SEND_EQ_TS2_IF_OTHER_SIDE_EVER_ADVERTISED_SPEED_MASK 0x00040000L |
|---|
| 109115 | #define BIFP4_1_PCIE_LC_SPEED_CNTL2__LC_ENFORCE_SINGLE_EQ_PER_RECOVERY_MASK 0x00080000L |
|---|
| 109116 | #define BIFP4_1_PCIE_LC_SPEED_CNTL2__LC_USE_LEGACY_CLEAR_DELAY_DLLPs_MASK 0x00100000L |
|---|
| 109117 | #define BIFP4_1_PCIE_LC_SPEED_CNTL2__LC_DEFER_RETRAIN_LINK_UNTIL_EXIT_RECOVERY_MASK 0x00200000L |
|---|
| 109118 | #define BIFP4_1_PCIE_LC_SPEED_CNTL2__LC_ABORT_AUTO_EQ_ON_FAIL_SPEED_CHANGE_LIMIT_MASK 0x00400000L |
|---|
| 109119 | #define BIFP4_1_PCIE_LC_SPEED_CNTL2__LC_DEFER_PRIVATE_SPEED_CHANGE_UNTIL_EXIT_RECOVERY_MASK 0x01800000L |
|---|
| 109120 | #define BIFP4_1_PCIE_LC_SPEED_CNTL2__LC_DONT_UPDATE_GEN_SUPPORT_MID_RECOVERY_MASK 0x02000000L |
|---|
| 109121 | #define BIFP4_1_PCIE_LC_SPEED_CNTL2__LC_ALLOW_SET_INITIATE_SPEED_CHANGE_IN_RECOVERY_LOCK_MASK 0x04000000L |
|---|
| 109122 | //BIFP4_1_PCIE_LC_FORCE_COEFF3 |
|---|
| 109123 | #define BIFP4_1_PCIE_LC_FORCE_COEFF3__LC_FORCE_COEFF_32GT__SHIFT 0x0 |
|---|
| 109124 | #define BIFP4_1_PCIE_LC_FORCE_COEFF3__LC_FORCE_PRE_CURSOR_32GT__SHIFT 0x1 |
|---|
| 109125 | #define BIFP4_1_PCIE_LC_FORCE_COEFF3__LC_FORCE_CURSOR_32GT__SHIFT 0x7 |
|---|
| 109126 | #define BIFP4_1_PCIE_LC_FORCE_COEFF3__LC_FORCE_POST_CURSOR_32GT__SHIFT 0xd |
|---|
| 109127 | #define BIFP4_1_PCIE_LC_FORCE_COEFF3__LC_3X3_COEFF_SEARCH_EN_32GT__SHIFT 0x13 |
|---|
| 109128 | #define BIFP4_1_PCIE_LC_FORCE_COEFF3__LC_FORCE_COEFF_32GT_MASK 0x00000001L |
|---|
| 109129 | #define BIFP4_1_PCIE_LC_FORCE_COEFF3__LC_FORCE_PRE_CURSOR_32GT_MASK 0x0000007EL |
|---|
| 109130 | #define BIFP4_1_PCIE_LC_FORCE_COEFF3__LC_FORCE_CURSOR_32GT_MASK 0x00001F80L |
|---|
| 109131 | #define BIFP4_1_PCIE_LC_FORCE_COEFF3__LC_FORCE_POST_CURSOR_32GT_MASK 0x0007E000L |
|---|
| 109132 | #define BIFP4_1_PCIE_LC_FORCE_COEFF3__LC_3X3_COEFF_SEARCH_EN_32GT_MASK 0x00080000L |
|---|
| 109133 | //BIFP4_1_PCIE_LC_FORCE_EQ_REQ_COEFF3 |
|---|
| 109134 | #define BIFP4_1_PCIE_LC_FORCE_EQ_REQ_COEFF3__LC_FORCE_COEFF_IN_EQ_REQ_PHASE_32GT__SHIFT 0x0 |
|---|
| 109135 | #define BIFP4_1_PCIE_LC_FORCE_EQ_REQ_COEFF3__LC_FORCE_PRE_CURSOR_REQ_32GT__SHIFT 0x1 |
|---|
| 109136 | #define BIFP4_1_PCIE_LC_FORCE_EQ_REQ_COEFF3__LC_FORCE_CURSOR_REQ_32GT__SHIFT 0x7 |
|---|
| 109137 | #define BIFP4_1_PCIE_LC_FORCE_EQ_REQ_COEFF3__LC_FORCE_POST_CURSOR_REQ_32GT__SHIFT 0xd |
|---|
| 109138 | #define BIFP4_1_PCIE_LC_FORCE_EQ_REQ_COEFF3__LC_FS_OTHER_END_32GT__SHIFT 0x13 |
|---|
| 109139 | #define BIFP4_1_PCIE_LC_FORCE_EQ_REQ_COEFF3__LC_LF_OTHER_END_32GT__SHIFT 0x19 |
|---|
| 109140 | #define BIFP4_1_PCIE_LC_FORCE_EQ_REQ_COEFF3__LC_FORCE_COEFF_IN_EQ_REQ_PHASE_32GT_MASK 0x00000001L |
|---|
| 109141 | #define BIFP4_1_PCIE_LC_FORCE_EQ_REQ_COEFF3__LC_FORCE_PRE_CURSOR_REQ_32GT_MASK 0x0000007EL |
|---|
| 109142 | #define BIFP4_1_PCIE_LC_FORCE_EQ_REQ_COEFF3__LC_FORCE_CURSOR_REQ_32GT_MASK 0x00001F80L |
|---|
| 109143 | #define BIFP4_1_PCIE_LC_FORCE_EQ_REQ_COEFF3__LC_FORCE_POST_CURSOR_REQ_32GT_MASK 0x0007E000L |
|---|
| 109144 | #define BIFP4_1_PCIE_LC_FORCE_EQ_REQ_COEFF3__LC_FS_OTHER_END_32GT_MASK 0x01F80000L |
|---|
| 109145 | #define BIFP4_1_PCIE_LC_FORCE_EQ_REQ_COEFF3__LC_LF_OTHER_END_32GT_MASK 0x7E000000L |
|---|
| 109146 | //BIFP4_1_PCIE_TX_SEQ |
|---|
| 109147 | #define BIFP4_1_PCIE_TX_SEQ__TX_NEXT_TRANSMIT_SEQ__SHIFT 0x0 |
|---|
| 109148 | #define BIFP4_1_PCIE_TX_SEQ__TX_ACKD_SEQ__SHIFT 0x10 |
|---|
| 109149 | #define BIFP4_1_PCIE_TX_SEQ__TX_NEXT_TRANSMIT_SEQ_MASK 0x00000FFFL |
|---|
| 109150 | #define BIFP4_1_PCIE_TX_SEQ__TX_ACKD_SEQ_MASK 0x0FFF0000L |
|---|
| 109151 | //BIFP4_1_PCIE_TX_REPLAY |
|---|
| 109152 | #define BIFP4_1_PCIE_TX_REPLAY__TX_REPLAY_NUM__SHIFT 0x0 |
|---|
| 109153 | #define BIFP4_1_PCIE_TX_REPLAY__TX_REPLAY_ROLLOVER_EN__SHIFT 0x5 |
|---|
| 109154 | #define BIFP4_1_PCIE_TX_REPLAY__TX_REPLAY_STALL__SHIFT 0xa |
|---|
| 109155 | #define BIFP4_1_PCIE_TX_REPLAY__TX_REPLAY_DISABLE__SHIFT 0xb |
|---|
| 109156 | #define BIFP4_1_PCIE_TX_REPLAY__TX_REPLAY_ALL__SHIFT 0xc |
|---|
| 109157 | #define BIFP4_1_PCIE_TX_REPLAY__TX_REPLAY_FORCE_WRSCH_ACK__SHIFT 0xd |
|---|
| 109158 | #define BIFP4_1_PCIE_TX_REPLAY__TX_REPLAY_TIMER_DIS__SHIFT 0xe |
|---|
| 109159 | #define BIFP4_1_PCIE_TX_REPLAY__TX_REPLAY_TIMER_OVERWRITE__SHIFT 0xf |
|---|
| 109160 | #define BIFP4_1_PCIE_TX_REPLAY__TX_REPLAY_TIMER__SHIFT 0x10 |
|---|
| 109161 | #define BIFP4_1_PCIE_TX_REPLAY__TX_REPLAY_NUM_MASK 0x0000001FL |
|---|
| 109162 | #define BIFP4_1_PCIE_TX_REPLAY__TX_REPLAY_ROLLOVER_EN_MASK 0x00000020L |
|---|
| 109163 | #define BIFP4_1_PCIE_TX_REPLAY__TX_REPLAY_STALL_MASK 0x00000400L |
|---|
| 109164 | #define BIFP4_1_PCIE_TX_REPLAY__TX_REPLAY_DISABLE_MASK 0x00000800L |
|---|
| 109165 | #define BIFP4_1_PCIE_TX_REPLAY__TX_REPLAY_ALL_MASK 0x00001000L |
|---|
| 109166 | #define BIFP4_1_PCIE_TX_REPLAY__TX_REPLAY_FORCE_WRSCH_ACK_MASK 0x00002000L |
|---|
| 109167 | #define BIFP4_1_PCIE_TX_REPLAY__TX_REPLAY_TIMER_DIS_MASK 0x00004000L |
|---|
| 109168 | #define BIFP4_1_PCIE_TX_REPLAY__TX_REPLAY_TIMER_OVERWRITE_MASK 0x00008000L |
|---|
| 109169 | #define BIFP4_1_PCIE_TX_REPLAY__TX_REPLAY_TIMER_MASK 0xFFFF0000L |
|---|
| 109170 | //BIFP4_1_PCIE_TX_ACK_LATENCY_LIMIT |
|---|
| 109171 | #define BIFP4_1_PCIE_TX_ACK_LATENCY_LIMIT__TX_ACK_LATENCY_LIMIT__SHIFT 0x0 |
|---|
| 109172 | #define BIFP4_1_PCIE_TX_ACK_LATENCY_LIMIT__TX_ACK_LATENCY_LIMIT_OVERWRITE__SHIFT 0xc |
|---|
| 109173 | #define BIFP4_1_PCIE_TX_ACK_LATENCY_LIMIT__TX_ACK_FC_ARB_ENABLE__SHIFT 0xd |
|---|
| 109174 | #define BIFP4_1_PCIE_TX_ACK_LATENCY_LIMIT__TX_ACK_LATENCY_SCALE__SHIFT 0x14 |
|---|
| 109175 | #define BIFP4_1_PCIE_TX_ACK_LATENCY_LIMIT__TX_ACK_LATENCY_ADJUSTMENT__SHIFT 0x18 |
|---|
| 109176 | #define BIFP4_1_PCIE_TX_ACK_LATENCY_LIMIT__TX_ACK_LATENCY_LIMIT_MASK 0x00000FFFL |
|---|
| 109177 | #define BIFP4_1_PCIE_TX_ACK_LATENCY_LIMIT__TX_ACK_LATENCY_LIMIT_OVERWRITE_MASK 0x00001000L |
|---|
| 109178 | #define BIFP4_1_PCIE_TX_ACK_LATENCY_LIMIT__TX_ACK_FC_ARB_ENABLE_MASK 0x00002000L |
|---|
| 109179 | #define BIFP4_1_PCIE_TX_ACK_LATENCY_LIMIT__TX_ACK_LATENCY_SCALE_MASK 0x00F00000L |
|---|
| 109180 | #define BIFP4_1_PCIE_TX_ACK_LATENCY_LIMIT__TX_ACK_LATENCY_ADJUSTMENT_MASK 0xFF000000L |
|---|
| 109181 | //BIFP4_1_PCIE_TX_CREDITS_FCU_THRESHOLD |
|---|
| 109182 | #define BIFP4_1_PCIE_TX_CREDITS_FCU_THRESHOLD__TX_FCU_THRESHOLD_P_VC0__SHIFT 0x0 |
|---|
| 109183 | #define BIFP4_1_PCIE_TX_CREDITS_FCU_THRESHOLD__TX_FCU_THRESHOLD_NP_VC0__SHIFT 0x4 |
|---|
| 109184 | #define BIFP4_1_PCIE_TX_CREDITS_FCU_THRESHOLD__TX_FCU_THRESHOLD_CPL_VC0__SHIFT 0x8 |
|---|
| 109185 | #define BIFP4_1_PCIE_TX_CREDITS_FCU_THRESHOLD__TX_FCU_THRESHOLD_P_VC1__SHIFT 0x10 |
|---|
| 109186 | #define BIFP4_1_PCIE_TX_CREDITS_FCU_THRESHOLD__TX_FCU_THRESHOLD_NP_VC1__SHIFT 0x14 |
|---|
| 109187 | #define BIFP4_1_PCIE_TX_CREDITS_FCU_THRESHOLD__TX_FCU_THRESHOLD_CPL_VC1__SHIFT 0x18 |
|---|
| 109188 | #define BIFP4_1_PCIE_TX_CREDITS_FCU_THRESHOLD__TX_FCU_THRESHOLD_P_VC0_MASK 0x00000007L |
|---|
| 109189 | #define BIFP4_1_PCIE_TX_CREDITS_FCU_THRESHOLD__TX_FCU_THRESHOLD_NP_VC0_MASK 0x00000070L |
|---|
| 109190 | #define BIFP4_1_PCIE_TX_CREDITS_FCU_THRESHOLD__TX_FCU_THRESHOLD_CPL_VC0_MASK 0x00000700L |
|---|
| 109191 | #define BIFP4_1_PCIE_TX_CREDITS_FCU_THRESHOLD__TX_FCU_THRESHOLD_P_VC1_MASK 0x00070000L |
|---|
| 109192 | #define BIFP4_1_PCIE_TX_CREDITS_FCU_THRESHOLD__TX_FCU_THRESHOLD_NP_VC1_MASK 0x00700000L |
|---|
| 109193 | #define BIFP4_1_PCIE_TX_CREDITS_FCU_THRESHOLD__TX_FCU_THRESHOLD_CPL_VC1_MASK 0x07000000L |
|---|
| 109194 | //BIFP4_1_PCIE_TX_VENDOR_SPECIFIC |
|---|
| 109195 | #define BIFP4_1_PCIE_TX_VENDOR_SPECIFIC__TX_VENDOR_DATA__SHIFT 0x0 |
|---|
| 109196 | #define BIFP4_1_PCIE_TX_VENDOR_SPECIFIC__TX_VENDOR_SEND__SHIFT 0x18 |
|---|
| 109197 | #define BIFP4_1_PCIE_TX_VENDOR_SPECIFIC__TX_VENDOR_DATA_MASK 0x00FFFFFFL |
|---|
| 109198 | #define BIFP4_1_PCIE_TX_VENDOR_SPECIFIC__TX_VENDOR_SEND_MASK 0x01000000L |
|---|
| 109199 | //BIFP4_1_PCIE_TX_NOP_DLLP |
|---|
| 109200 | #define BIFP4_1_PCIE_TX_NOP_DLLP__TX_NOP_DATA__SHIFT 0x0 |
|---|
| 109201 | #define BIFP4_1_PCIE_TX_NOP_DLLP__TX_NOP_SEND__SHIFT 0x18 |
|---|
| 109202 | #define BIFP4_1_PCIE_TX_NOP_DLLP__TX_NOP_DATA_MASK 0x00FFFFFFL |
|---|
| 109203 | #define BIFP4_1_PCIE_TX_NOP_DLLP__TX_NOP_SEND_MASK 0x01000000L |
|---|
| 109204 | //BIFP4_1_PCIE_TX_REQUEST_NUM_CNTL |
|---|
| 109205 | #define BIFP4_1_PCIE_TX_REQUEST_NUM_CNTL__TX_NUM_OUTSTANDING_NP__SHIFT 0x18 |
|---|
| 109206 | #define BIFP4_1_PCIE_TX_REQUEST_NUM_CNTL__TX_NUM_OUTSTANDING_NP_VC1_EN__SHIFT 0x1e |
|---|
| 109207 | #define BIFP4_1_PCIE_TX_REQUEST_NUM_CNTL__TX_NUM_OUTSTANDING_NP_EN__SHIFT 0x1f |
|---|
| 109208 | #define BIFP4_1_PCIE_TX_REQUEST_NUM_CNTL__TX_NUM_OUTSTANDING_NP_MASK 0x3F000000L |
|---|
| 109209 | #define BIFP4_1_PCIE_TX_REQUEST_NUM_CNTL__TX_NUM_OUTSTANDING_NP_VC1_EN_MASK 0x40000000L |
|---|
| 109210 | #define BIFP4_1_PCIE_TX_REQUEST_NUM_CNTL__TX_NUM_OUTSTANDING_NP_EN_MASK 0x80000000L |
|---|
| 109211 | //BIFP4_1_PCIE_TX_CREDITS_ADVT_P |
|---|
| 109212 | #define BIFP4_1_PCIE_TX_CREDITS_ADVT_P__TX_CREDITS_ADVT_PD__SHIFT 0x0 |
|---|
| 109213 | #define BIFP4_1_PCIE_TX_CREDITS_ADVT_P__TX_CREDITS_ADVT_PH__SHIFT 0x10 |
|---|
| 109214 | #define BIFP4_1_PCIE_TX_CREDITS_ADVT_P__TX_CREDITS_ADVT_PD_MASK 0x00003FFFL |
|---|
| 109215 | #define BIFP4_1_PCIE_TX_CREDITS_ADVT_P__TX_CREDITS_ADVT_PH_MASK 0x03FF0000L |
|---|
| 109216 | //BIFP4_1_PCIE_TX_CREDITS_ADVT_NP |
|---|
| 109217 | #define BIFP4_1_PCIE_TX_CREDITS_ADVT_NP__TX_CREDITS_ADVT_NPD__SHIFT 0x0 |
|---|
| 109218 | #define BIFP4_1_PCIE_TX_CREDITS_ADVT_NP__TX_CREDITS_ADVT_NPH__SHIFT 0x10 |
|---|
| 109219 | #define BIFP4_1_PCIE_TX_CREDITS_ADVT_NP__TX_CREDITS_ADVT_NPD_MASK 0x00003FFFL |
|---|
| 109220 | #define BIFP4_1_PCIE_TX_CREDITS_ADVT_NP__TX_CREDITS_ADVT_NPH_MASK 0x03FF0000L |
|---|
| 109221 | //BIFP4_1_PCIE_TX_CREDITS_ADVT_CPL |
|---|
| 109222 | #define BIFP4_1_PCIE_TX_CREDITS_ADVT_CPL__TX_CREDITS_ADVT_CPLD__SHIFT 0x0 |
|---|
| 109223 | #define BIFP4_1_PCIE_TX_CREDITS_ADVT_CPL__TX_CREDITS_ADVT_CPLH__SHIFT 0x10 |
|---|
| 109224 | #define BIFP4_1_PCIE_TX_CREDITS_ADVT_CPL__TX_CREDITS_ADVT_CPLD_MASK 0x00003FFFL |
|---|
| 109225 | #define BIFP4_1_PCIE_TX_CREDITS_ADVT_CPL__TX_CREDITS_ADVT_CPLH_MASK 0x03FF0000L |
|---|
| 109226 | //BIFP4_1_PCIE_TX_CREDITS_INIT_P |
|---|
| 109227 | #define BIFP4_1_PCIE_TX_CREDITS_INIT_P__TX_CREDITS_INIT_PD__SHIFT 0x0 |
|---|
| 109228 | #define BIFP4_1_PCIE_TX_CREDITS_INIT_P__TX_CREDITS_INIT_PH__SHIFT 0x10 |
|---|
| 109229 | #define BIFP4_1_PCIE_TX_CREDITS_INIT_P__TX_CREDITS_INIT_PD_MASK 0x00000FFFL |
|---|
| 109230 | #define BIFP4_1_PCIE_TX_CREDITS_INIT_P__TX_CREDITS_INIT_PH_MASK 0x00FF0000L |
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| 109234 | #define BIFP4_1_PCIE_TX_CREDITS_INIT_NP__TX_CREDITS_INIT_NPD_MASK 0x00000FFFL |
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| 109235 | #define BIFP4_1_PCIE_TX_CREDITS_INIT_NP__TX_CREDITS_INIT_NPH_MASK 0x00FF0000L |
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| 109240 | #define BIFP4_1_PCIE_TX_CREDITS_INIT_CPL__TX_CREDITS_INIT_CPLH_MASK 0x00FF0000L |
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|---|
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|---|
| 109285 | #define BIFP4_1_PCIE_FC_P_VC1__ADVT_FC_VC1_PH_CREDITS_MASK 0x0FFF0000L |
|---|
| 109286 | //BIFP4_1_PCIE_FC_NP_VC1 |
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| 109287 | #define BIFP4_1_PCIE_FC_NP_VC1__ADVT_FC_VC1_NPD_CREDITS__SHIFT 0x0 |
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| 109288 | #define BIFP4_1_PCIE_FC_NP_VC1__ADVT_FC_VC1_NPH_CREDITS__SHIFT 0x10 |
|---|
| 109289 | #define BIFP4_1_PCIE_FC_NP_VC1__ADVT_FC_VC1_NPD_CREDITS_MASK 0x0000FFFFL |
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| 109290 | #define BIFP4_1_PCIE_FC_NP_VC1__ADVT_FC_VC1_NPH_CREDITS_MASK 0x0FFF0000L |
|---|
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| 109292 | #define BIFP4_1_PCIE_FC_CPL_VC1__ADVT_FC_VC1_CPLD_CREDITS__SHIFT 0x0 |
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| 109294 | #define BIFP4_1_PCIE_FC_CPL_VC1__ADVT_FC_VC1_CPLD_CREDITS_MASK 0x0000FFFFL |
|---|
| 109295 | #define BIFP4_1_PCIE_FC_CPL_VC1__ADVT_FC_VC1_CPLH_CREDITS_MASK 0x0FFF0000L |
|---|
| 109296 | |
|---|
| 109297 | |
|---|
| 109298 | // addressBlock: nbio_pcie1_bifp5_pciedir_p |
|---|
| 109299 | //BIFP5_PCIEP_RESERVED |
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| 109300 | #define BIFP5_PCIEP_RESERVED__RESERVED__SHIFT 0x0 |
|---|
| 109301 | #define BIFP5_PCIEP_RESERVED__RESERVED_MASK 0xFFFFFFFFL |
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| 109303 | #define BIFP5_PCIEP_SCRATCH__PCIEP_SCRATCH__SHIFT 0x0 |
|---|
| 109304 | #define BIFP5_PCIEP_SCRATCH__PCIEP_SCRATCH_MASK 0xFFFFFFFFL |
|---|
| 109305 | //BIFP5_PCIEP_PORT_CNTL |
|---|
| 109306 | #define BIFP5_PCIEP_PORT_CNTL__SLV_PORT_REQ_EN__SHIFT 0x0 |
|---|
| 109307 | #define BIFP5_PCIEP_PORT_CNTL__CI_SNOOP_OVERRIDE__SHIFT 0x1 |
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| 109308 | #define BIFP5_PCIEP_PORT_CNTL__HOTPLUG_MSG_EN__SHIFT 0x2 |
|---|
| 109309 | #define BIFP5_PCIEP_PORT_CNTL__NATIVE_PME_EN__SHIFT 0x3 |
|---|
| 109310 | #define BIFP5_PCIEP_PORT_CNTL__PWR_FAULT_EN__SHIFT 0x4 |
|---|
| 109311 | #define BIFP5_PCIEP_PORT_CNTL__PMI_BM_DIS__SHIFT 0x5 |
|---|
| 109312 | #define BIFP5_PCIEP_PORT_CNTL__PME_EN_HW_DEBUG__SHIFT 0x6 |
|---|
| 109313 | #define BIFP5_PCIEP_PORT_CNTL__PME_MODE_HW_DEBUG__SHIFT 0x7 |
|---|
| 109314 | #define BIFP5_PCIEP_PORT_CNTL__CI_SLV_CPL_STATIC_ALLOC_LIMIT_S__SHIFT 0x8 |
|---|
| 109315 | #define BIFP5_PCIEP_PORT_CNTL__CI_PRIV_MAX_CPL_PAYLOAD_SIZE__SHIFT 0x12 |
|---|
| 109316 | #define BIFP5_PCIEP_PORT_CNTL__CI_SLV_RSP_POISONED_UR_MODE__SHIFT 0x18 |
|---|
| 109317 | #define BIFP5_PCIEP_PORT_CNTL__CI_MAX_CPL_PAYLOAD_SIZE_MODE__SHIFT 0x1a |
|---|
| 109318 | #define BIFP5_PCIEP_PORT_CNTL__SLV_PORT_REQ_EN_MASK 0x00000001L |
|---|
| 109319 | #define BIFP5_PCIEP_PORT_CNTL__CI_SNOOP_OVERRIDE_MASK 0x00000002L |
|---|
| 109320 | #define BIFP5_PCIEP_PORT_CNTL__HOTPLUG_MSG_EN_MASK 0x00000004L |
|---|
| 109321 | #define BIFP5_PCIEP_PORT_CNTL__NATIVE_PME_EN_MASK 0x00000008L |
|---|
| 109322 | #define BIFP5_PCIEP_PORT_CNTL__PWR_FAULT_EN_MASK 0x00000010L |
|---|
| 109323 | #define BIFP5_PCIEP_PORT_CNTL__PMI_BM_DIS_MASK 0x00000020L |
|---|
| 109324 | #define BIFP5_PCIEP_PORT_CNTL__PME_EN_HW_DEBUG_MASK 0x00000040L |
|---|
| 109325 | #define BIFP5_PCIEP_PORT_CNTL__PME_MODE_HW_DEBUG_MASK 0x00000080L |
|---|
| 109326 | #define BIFP5_PCIEP_PORT_CNTL__CI_SLV_CPL_STATIC_ALLOC_LIMIT_S_MASK 0x0003FF00L |
|---|
| 109327 | #define BIFP5_PCIEP_PORT_CNTL__CI_PRIV_MAX_CPL_PAYLOAD_SIZE_MASK 0x001C0000L |
|---|
| 109328 | #define BIFP5_PCIEP_PORT_CNTL__CI_SLV_RSP_POISONED_UR_MODE_MASK 0x03000000L |
|---|
| 109329 | #define BIFP5_PCIEP_PORT_CNTL__CI_MAX_CPL_PAYLOAD_SIZE_MODE_MASK 0x0C000000L |
|---|
| 109330 | //BIFP5_PCIE_TX_REQUESTER_ID |
|---|
| 109331 | #define BIFP5_PCIE_TX_REQUESTER_ID__TX_REQUESTER_ID_FUNCTION__SHIFT 0x0 |
|---|
| 109332 | #define BIFP5_PCIE_TX_REQUESTER_ID__TX_REQUESTER_ID_DEVICE__SHIFT 0x3 |
|---|
| 109333 | #define BIFP5_PCIE_TX_REQUESTER_ID__TX_REQUESTER_ID_BUS__SHIFT 0x8 |
|---|
| 109334 | #define BIFP5_PCIE_TX_REQUESTER_ID__TX_SWUS_REQUESTER_ID_FUNCTION__SHIFT 0x10 |
|---|
| 109335 | #define BIFP5_PCIE_TX_REQUESTER_ID__TX_SWUS_REQUESTER_ID_DEVICE__SHIFT 0x13 |
|---|
| 109336 | #define BIFP5_PCIE_TX_REQUESTER_ID__TX_SWUS_REQUESTER_ID_BUS__SHIFT 0x18 |
|---|
| 109337 | #define BIFP5_PCIE_TX_REQUESTER_ID__TX_REQUESTER_ID_FUNCTION_MASK 0x00000007L |
|---|
| 109338 | #define BIFP5_PCIE_TX_REQUESTER_ID__TX_REQUESTER_ID_DEVICE_MASK 0x000000F8L |
|---|
| 109339 | #define BIFP5_PCIE_TX_REQUESTER_ID__TX_REQUESTER_ID_BUS_MASK 0x0000FF00L |
|---|
| 109340 | #define BIFP5_PCIE_TX_REQUESTER_ID__TX_SWUS_REQUESTER_ID_FUNCTION_MASK 0x00070000L |
|---|
| 109341 | #define BIFP5_PCIE_TX_REQUESTER_ID__TX_SWUS_REQUESTER_ID_DEVICE_MASK 0x00F80000L |
|---|
| 109342 | #define BIFP5_PCIE_TX_REQUESTER_ID__TX_SWUS_REQUESTER_ID_BUS_MASK 0xFF000000L |
|---|
| 109343 | //BIFP5_PCIE_TX_SKID_CTRL |
|---|
| 109344 | #define BIFP5_PCIE_TX_SKID_CTRL__TX_SKID_CREDIT_LIMIT__SHIFT 0x0 |
|---|
| 109345 | #define BIFP5_PCIE_TX_SKID_CTRL__TX_SKID_CREDIT_OVERRIDE_EN__SHIFT 0x4 |
|---|
| 109346 | #define BIFP5_PCIE_TX_SKID_CTRL__TX_SKID_CREDIT_OPT_REL_EN__SHIFT 0x7 |
|---|
| 109347 | #define BIFP5_PCIE_TX_SKID_CTRL__TX_SKID_CREDIT_LIMIT_MASK 0x0000000FL |
|---|
| 109348 | #define BIFP5_PCIE_TX_SKID_CTRL__TX_SKID_CREDIT_OVERRIDE_EN_MASK 0x00000010L |
|---|
| 109349 | #define BIFP5_PCIE_TX_SKID_CTRL__TX_SKID_CREDIT_OPT_REL_EN_MASK 0x00000080L |
|---|
| 109350 | //BIFP5_PCIE_P_PORT_LANE_STATUS |
|---|
| 109351 | #define BIFP5_PCIE_P_PORT_LANE_STATUS__PORT_LANE_REVERSAL__SHIFT 0x0 |
|---|
| 109352 | #define BIFP5_PCIE_P_PORT_LANE_STATUS__PHY_LINK_WIDTH__SHIFT 0x1 |
|---|
| 109353 | #define BIFP5_PCIE_P_PORT_LANE_STATUS__PORT_LANE_REVERSAL_MASK 0x00000001L |
|---|
| 109354 | #define BIFP5_PCIE_P_PORT_LANE_STATUS__PHY_LINK_WIDTH_MASK 0x0000007EL |
|---|
| 109355 | //BIFP5_PCIE_ERR_CNTL |
|---|
| 109356 | #define BIFP5_PCIE_ERR_CNTL__ERR_REPORTING_DIS__SHIFT 0x0 |
|---|
| 109357 | #define BIFP5_PCIE_ERR_CNTL__STRAP_FIRST_RCVD_ERR_LOG__SHIFT 0x1 |
|---|
| 109358 | #define BIFP5_PCIE_ERR_CNTL__RX_DROP_ECRC_FAILURES__SHIFT 0x2 |
|---|
| 109359 | #define BIFP5_PCIE_ERR_CNTL__RX_GENERATE_LCRC_ERR__SHIFT 0x5 |
|---|
| 109360 | #define BIFP5_PCIE_ERR_CNTL__RX_GENERATE_POIS_TLP__SHIFT 0x6 |
|---|
| 109361 | #define BIFP5_PCIE_ERR_CNTL__RX_GENERATE_ECRC_ERR__SHIFT 0x7 |
|---|
| 109362 | #define BIFP5_PCIE_ERR_CNTL__AER_HDR_LOG_TIMEOUT__SHIFT 0x8 |
|---|
| 109363 | #define BIFP5_PCIE_ERR_CNTL__AER_HDR_LOG_F0_TIMER_EXPIRED__SHIFT 0xb |
|---|
| 109364 | #define BIFP5_PCIE_ERR_CNTL__CI_P_SLV_BUF_RD_HALT_STATUS__SHIFT 0xe |
|---|
| 109365 | #define BIFP5_PCIE_ERR_CNTL__CI_NP_SLV_BUF_RD_HALT_STATUS__SHIFT 0xf |
|---|
| 109366 | #define BIFP5_PCIE_ERR_CNTL__CI_SLV_BUF_HALT_RESET__SHIFT 0x10 |
|---|
| 109367 | #define BIFP5_PCIE_ERR_CNTL__SEND_ERR_MSG_IMMEDIATELY__SHIFT 0x11 |
|---|
| 109368 | #define BIFP5_PCIE_ERR_CNTL__STRAP_POISONED_ADVISORY_NONFATAL__SHIFT 0x12 |
|---|
| 109369 | #define BIFP5_PCIE_ERR_CNTL__AER_PRIV_MASK_BAD_DLLP__SHIFT 0x13 |
|---|
| 109370 | #define BIFP5_PCIE_ERR_CNTL__AER_PRIV_MASK_BAD_TLP__SHIFT 0x14 |
|---|
| 109371 | #define BIFP5_PCIE_ERR_CNTL__ERR_REPORTING_DIS_MASK 0x00000001L |
|---|
| 109372 | #define BIFP5_PCIE_ERR_CNTL__STRAP_FIRST_RCVD_ERR_LOG_MASK 0x00000002L |
|---|
| 109373 | #define BIFP5_PCIE_ERR_CNTL__RX_DROP_ECRC_FAILURES_MASK 0x00000004L |
|---|
| 109374 | #define BIFP5_PCIE_ERR_CNTL__RX_GENERATE_LCRC_ERR_MASK 0x00000020L |
|---|
| 109375 | #define BIFP5_PCIE_ERR_CNTL__RX_GENERATE_POIS_TLP_MASK 0x00000040L |
|---|
| 109376 | #define BIFP5_PCIE_ERR_CNTL__RX_GENERATE_ECRC_ERR_MASK 0x00000080L |
|---|
| 109377 | #define BIFP5_PCIE_ERR_CNTL__AER_HDR_LOG_TIMEOUT_MASK 0x00000700L |
|---|
| 109378 | #define BIFP5_PCIE_ERR_CNTL__AER_HDR_LOG_F0_TIMER_EXPIRED_MASK 0x00000800L |
|---|
| 109379 | #define BIFP5_PCIE_ERR_CNTL__CI_P_SLV_BUF_RD_HALT_STATUS_MASK 0x00004000L |
|---|
| 109380 | #define BIFP5_PCIE_ERR_CNTL__CI_NP_SLV_BUF_RD_HALT_STATUS_MASK 0x00008000L |
|---|
| 109381 | #define BIFP5_PCIE_ERR_CNTL__CI_SLV_BUF_HALT_RESET_MASK 0x00010000L |
|---|
| 109382 | #define BIFP5_PCIE_ERR_CNTL__SEND_ERR_MSG_IMMEDIATELY_MASK 0x00020000L |
|---|
| 109383 | #define BIFP5_PCIE_ERR_CNTL__STRAP_POISONED_ADVISORY_NONFATAL_MASK 0x00040000L |
|---|
| 109384 | #define BIFP5_PCIE_ERR_CNTL__AER_PRIV_MASK_BAD_DLLP_MASK 0x00080000L |
|---|
| 109385 | #define BIFP5_PCIE_ERR_CNTL__AER_PRIV_MASK_BAD_TLP_MASK 0x00100000L |
|---|
| 109386 | //BIFP5_PCIE_RX_CNTL |
|---|
| 109387 | #define BIFP5_PCIE_RX_CNTL__RX_IGNORE_IO_ERR__SHIFT 0x0 |
|---|
| 109388 | #define BIFP5_PCIE_RX_CNTL__RX_IGNORE_BE_ERR__SHIFT 0x1 |
|---|
| 109389 | #define BIFP5_PCIE_RX_CNTL__RX_IGNORE_MSG_ERR__SHIFT 0x2 |
|---|
| 109390 | #define BIFP5_PCIE_RX_CNTL__RX_IGNORE_CRC_ERR__SHIFT 0x3 |
|---|
| 109391 | #define BIFP5_PCIE_RX_CNTL__RX_IGNORE_CFG_ERR__SHIFT 0x4 |
|---|
| 109392 | #define BIFP5_PCIE_RX_CNTL__RX_IGNORE_CPL_ERR__SHIFT 0x5 |
|---|
| 109393 | #define BIFP5_PCIE_RX_CNTL__RX_IGNORE_EP_ERR__SHIFT 0x6 |
|---|
| 109394 | #define BIFP5_PCIE_RX_CNTL__RX_IGNORE_LEN_MISMATCH_ERR__SHIFT 0x7 |
|---|
| 109395 | #define BIFP5_PCIE_RX_CNTL__RX_IGNORE_MAX_PAYLOAD_ERR__SHIFT 0x8 |
|---|
| 109396 | #define BIFP5_PCIE_RX_CNTL__RX_IGNORE_TC_ERR__SHIFT 0x9 |
|---|
| 109397 | #define BIFP5_PCIE_RX_CNTL__RX_IGNORE_CFG_UR__SHIFT 0xa |
|---|
| 109398 | #define BIFP5_PCIE_RX_CNTL__RX_IGNORE_IO_UR__SHIFT 0xb |
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| 109399 | #define BIFP5_PCIE_RX_CNTL__RX_IGNORE_AT_ERR__SHIFT 0xc |
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| 109400 | #define BIFP5_PCIE_RX_CNTL__RX_NAK_IF_FIFO_FULL__SHIFT 0xd |
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| 109401 | #define BIFP5_PCIE_RX_CNTL__RX_GEN_ONE_NAK__SHIFT 0xe |
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| 109402 | #define BIFP5_PCIE_RX_CNTL__RX_RCB_CPL_TIMEOUT_L23_MODE__SHIFT 0xf |
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| 109403 | #define BIFP5_PCIE_RX_CNTL__RX_RCB_CPL_TIMEOUT__SHIFT 0x10 |
|---|
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|---|
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|---|
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| 109440 | #define BIFP5_PCIE_RX_CNTL__RX_IGNORE_NOT_PASID_UR_MASK 0x02000000L |
|---|
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| 109442 | #define BIFP5_PCIE_RX_CNTL__RX_RCB_FLR_TIMEOUT_DIS_MASK 0x08000000L |
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| 109443 | #define BIFP5_PCIE_RX_CNTL__CTO_MASK_PRIV_MASK 0x10000000L |
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| 109444 | #define BIFP5_PCIE_RX_CNTL__RX_SWAP_RTRC_TO_BFRC_ENABLE_MASK 0x20000000L |
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| 109445 | #define BIFP5_PCIE_RX_CNTL__DPC_PRIV_TRIGGER_ON_SURPDN_EN_MASK 0x40000000L |
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| 109446 | #define BIFP5_PCIE_RX_CNTL__DPC_PRIV_TRIGGER_3_EN_MASK 0x80000000L |
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| 109447 | //BIFP5_PCIE_RX_EXPECTED_SEQNUM |
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| 109448 | #define BIFP5_PCIE_RX_EXPECTED_SEQNUM__RX_EXPECTED_SEQNUM__SHIFT 0x0 |
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| 109452 | #define BIFP5_PCIE_RX_VENDOR_SPECIFIC__RX_VENDOR_STATUS__SHIFT 0x18 |
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|---|
| 109454 | #define BIFP5_PCIE_RX_VENDOR_SPECIFIC__RX_VENDOR_STATUS_MASK 0x01000000L |
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| 109455 | //BIFP5_PCIE_RX_CNTL3 |
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| 109461 | #define BIFP5_PCIE_RX_CNTL3__RX_ENH_ATOMIC_EN__SHIFT 0x8 |
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| 109462 | #define BIFP5_PCIE_RX_CNTL3__RX_INGRESS_POISONED_BLOCKING_EN__SHIFT 0x9 |
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| 109463 | #define BIFP5_PCIE_RX_CNTL3__RX_SWAP_RTRC_TO_BFRC_HDR_ONLY_ENABLE__SHIFT 0xa |
|---|
| 109464 | #define BIFP5_PCIE_RX_CNTL3__RX_PRIV_POISON_EGRESS_BLOCK_EN__SHIFT 0xb |
|---|
| 109465 | #define BIFP5_PCIE_RX_CNTL3__RX_IGNORE_RC_TRANSMRDPASID_UR_MASK 0x00000001L |
|---|
| 109466 | #define BIFP5_PCIE_RX_CNTL3__RX_IGNORE_RC_TRANSMWRPASID_UR_MASK 0x00000002L |
|---|
| 109467 | #define BIFP5_PCIE_RX_CNTL3__RX_IGNORE_RC_PRGRESPMSG_UR_MASK 0x00000004L |
|---|
| 109468 | #define BIFP5_PCIE_RX_CNTL3__RX_IGNORE_RC_INVREQ_UR_MASK 0x00000008L |
|---|
| 109469 | #define BIFP5_PCIE_RX_CNTL3__RX_IGNORE_RC_INVCPLPASID_UR_MASK 0x00000010L |
|---|
| 109470 | #define BIFP5_PCIE_RX_CNTL3__RX_ENH_ATOMIC_EN_MASK 0x00000100L |
|---|
| 109471 | #define BIFP5_PCIE_RX_CNTL3__RX_INGRESS_POISONED_BLOCKING_EN_MASK 0x00000200L |
|---|
| 109472 | #define BIFP5_PCIE_RX_CNTL3__RX_SWAP_RTRC_TO_BFRC_HDR_ONLY_ENABLE_MASK 0x00000400L |
|---|
| 109473 | #define BIFP5_PCIE_RX_CNTL3__RX_PRIV_POISON_EGRESS_BLOCK_EN_MASK 0x00000800L |
|---|
| 109474 | //BIFP5_PCIE_RX_CREDITS_ALLOCATED_P |
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| 109475 | #define BIFP5_PCIE_RX_CREDITS_ALLOCATED_P__RX_CREDITS_ALLOCATED_PD__SHIFT 0x0 |
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| 109476 | #define BIFP5_PCIE_RX_CREDITS_ALLOCATED_P__RX_CREDITS_ALLOCATED_PH__SHIFT 0x10 |
|---|
| 109477 | #define BIFP5_PCIE_RX_CREDITS_ALLOCATED_P__RX_CREDITS_ALLOCATED_PD_MASK 0x00000FFFL |
|---|
| 109478 | #define BIFP5_PCIE_RX_CREDITS_ALLOCATED_P__RX_CREDITS_ALLOCATED_PH_MASK 0x00FF0000L |
|---|
| 109479 | //BIFP5_PCIE_RX_CREDITS_ALLOCATED_NP |
|---|
| 109480 | #define BIFP5_PCIE_RX_CREDITS_ALLOCATED_NP__RX_CREDITS_ALLOCATED_NPD__SHIFT 0x0 |
|---|
| 109481 | #define BIFP5_PCIE_RX_CREDITS_ALLOCATED_NP__RX_CREDITS_ALLOCATED_NPH__SHIFT 0x10 |
|---|
| 109482 | #define BIFP5_PCIE_RX_CREDITS_ALLOCATED_NP__RX_CREDITS_ALLOCATED_NPD_MASK 0x00000FFFL |
|---|
| 109483 | #define BIFP5_PCIE_RX_CREDITS_ALLOCATED_NP__RX_CREDITS_ALLOCATED_NPH_MASK 0x00FF0000L |
|---|
| 109484 | //BIFP5_PCIE_RX_CREDITS_ALLOCATED_CPL |
|---|
| 109485 | #define BIFP5_PCIE_RX_CREDITS_ALLOCATED_CPL__RX_CREDITS_ALLOCATED_CPLD__SHIFT 0x0 |
|---|
| 109486 | #define BIFP5_PCIE_RX_CREDITS_ALLOCATED_CPL__RX_CREDITS_ALLOCATED_CPLH__SHIFT 0x10 |
|---|
| 109487 | #define BIFP5_PCIE_RX_CREDITS_ALLOCATED_CPL__RX_CREDITS_ALLOCATED_CPLD_MASK 0x00000FFFL |
|---|
| 109488 | #define BIFP5_PCIE_RX_CREDITS_ALLOCATED_CPL__RX_CREDITS_ALLOCATED_CPLH_MASK 0x00FF0000L |
|---|
| 109489 | //BIFP5_PCIEP_ERROR_INJECT_PHYSICAL |
|---|
| 109490 | #define BIFP5_PCIEP_ERROR_INJECT_PHYSICAL__ERROR_INJECT_PL_LANE_ERR__SHIFT 0x0 |
|---|
| 109491 | #define BIFP5_PCIEP_ERROR_INJECT_PHYSICAL__ERROR_INJECT_PL_FRAMING_ERR__SHIFT 0x2 |
|---|
| 109492 | #define BIFP5_PCIEP_ERROR_INJECT_PHYSICAL__ERROR_INJECT_PL_BAD_PARITY_IN_SKP__SHIFT 0x4 |
|---|
| 109493 | #define BIFP5_PCIEP_ERROR_INJECT_PHYSICAL__ERROR_INJECT_PL_BAD_LFSR_IN_SKP__SHIFT 0x6 |
|---|
| 109494 | #define BIFP5_PCIEP_ERROR_INJECT_PHYSICAL__ERROR_INJECT_PL_LOOPBACK_UFLOW__SHIFT 0x8 |
|---|
| 109495 | #define BIFP5_PCIEP_ERROR_INJECT_PHYSICAL__ERROR_INJECT_PL_LOOPBACK_OFLOW__SHIFT 0xa |
|---|
| 109496 | #define BIFP5_PCIEP_ERROR_INJECT_PHYSICAL__ERROR_INJECT_PL_DESKEW_ERR__SHIFT 0xc |
|---|
| 109497 | #define BIFP5_PCIEP_ERROR_INJECT_PHYSICAL__ERROR_INJECT_PL_8B10B_DISPARITY_ERR__SHIFT 0xe |
|---|
| 109498 | #define BIFP5_PCIEP_ERROR_INJECT_PHYSICAL__ERROR_INJECT_PL_8B10B_DECODE_ERR__SHIFT 0x10 |
|---|
| 109499 | #define BIFP5_PCIEP_ERROR_INJECT_PHYSICAL__ERROR_INJECT_PL_SKP_OS_ERROR__SHIFT 0x12 |
|---|
| 109500 | #define BIFP5_PCIEP_ERROR_INJECT_PHYSICAL__ERROR_INJECT_PL_INV_OS_IDENTIFIER__SHIFT 0x14 |
|---|
| 109501 | #define 0x16 |
|---|
| 109502 | #define BIFP5_PCIEP_ERROR_INJECT_PHYSICAL__ERROR_INJECT_PL_LANE_ERR_MASK 0x00000003L |
|---|
| 109503 | #define BIFP5_PCIEP_ERROR_INJECT_PHYSICAL__ERROR_INJECT_PL_FRAMING_ERR_MASK 0x0000000CL |
|---|
| 109504 | #define BIFP5_PCIEP_ERROR_INJECT_PHYSICAL__ERROR_INJECT_PL_BAD_PARITY_IN_SKP_MASK 0x00000030L |
|---|
| 109505 | #define BIFP5_PCIEP_ERROR_INJECT_PHYSICAL__ERROR_INJECT_PL_BAD_LFSR_IN_SKP_MASK 0x000000C0L |
|---|
| 109506 | #define BIFP5_PCIEP_ERROR_INJECT_PHYSICAL__ERROR_INJECT_PL_LOOPBACK_UFLOW_MASK 0x00000300L |
|---|
| 109507 | #define BIFP5_PCIEP_ERROR_INJECT_PHYSICAL__ERROR_INJECT_PL_LOOPBACK_OFLOW_MASK 0x00000C00L |
|---|
| 109508 | #define BIFP5_PCIEP_ERROR_INJECT_PHYSICAL__ERROR_INJECT_PL_DESKEW_ERR_MASK 0x00003000L |
|---|
| 109509 | #define BIFP5_PCIEP_ERROR_INJECT_PHYSICAL__ERROR_INJECT_PL_8B10B_DISPARITY_ERR_MASK 0x0000C000L |
|---|
| 109510 | #define BIFP5_PCIEP_ERROR_INJECT_PHYSICAL__ERROR_INJECT_PL_8B10B_DECODE_ERR_MASK 0x00030000L |
|---|
| 109511 | #define BIFP5_PCIEP_ERROR_INJECT_PHYSICAL__ERROR_INJECT_PL_SKP_OS_ERROR_MASK 0x000C0000L |
|---|
| 109512 | #define BIFP5_PCIEP_ERROR_INJECT_PHYSICAL__ERROR_INJECT_PL_INV_OS_IDENTIFIER_MASK 0x00300000L |
|---|
| 109513 | #define 0x00C00000L |
|---|
| 109514 | //BIFP5_PCIEP_ERROR_INJECT_TRANSACTION |
|---|
| 109515 | #define BIFP5_PCIEP_ERROR_INJECT_TRANSACTION__ERROR_INJECT_TL_FLOW_CTL_ERR__SHIFT 0x0 |
|---|
| 109516 | #define BIFP5_PCIEP_ERROR_INJECT_TRANSACTION__ERROR_INJECT_TL_REPLAY_NUM_ROLLOVER__SHIFT 0x2 |
|---|
| 109517 | #define BIFP5_PCIEP_ERROR_INJECT_TRANSACTION__ERROR_INJECT_TL_BAD_DLLP__SHIFT 0x4 |
|---|
| 109518 | #define BIFP5_PCIEP_ERROR_INJECT_TRANSACTION__ERROR_INJECT_TL_BAD_TLP__SHIFT 0x6 |
|---|
| 109519 | #define BIFP5_PCIEP_ERROR_INJECT_TRANSACTION__ERROR_INJECT_TL_UNSUPPORTED_REQ__SHIFT 0x8 |
|---|
| 109520 | #define BIFP5_PCIEP_ERROR_INJECT_TRANSACTION__ERROR_INJECT_TL_ECRC_ERROR__SHIFT 0xa |
|---|
| 109521 | #define BIFP5_PCIEP_ERROR_INJECT_TRANSACTION__ERROR_INJECT_TL_MALFORMED_TLP__SHIFT 0xc |
|---|
| 109522 | #define BIFP5_PCIEP_ERROR_INJECT_TRANSACTION__ERROR_INJECT_TL_UNEXPECTED_CMPLT__SHIFT 0xe |
|---|
| 109523 | #define BIFP5_PCIEP_ERROR_INJECT_TRANSACTION__ERROR_INJECT_TL_COMPLETER_ABORT__SHIFT 0x10 |
|---|
| 109524 | #define BIFP5_PCIEP_ERROR_INJECT_TRANSACTION__ERROR_INJECT_TL_COMPLETION_TIMEOUT__SHIFT 0x12 |
|---|
| 109525 | #define BIFP5_PCIEP_ERROR_INJECT_TRANSACTION__ERROR_INJECT_TL_FLOW_CTL_ERR_MASK 0x00000003L |
|---|
| 109526 | #define BIFP5_PCIEP_ERROR_INJECT_TRANSACTION__ERROR_INJECT_TL_REPLAY_NUM_ROLLOVER_MASK 0x0000000CL |
|---|
| 109527 | #define BIFP5_PCIEP_ERROR_INJECT_TRANSACTION__ERROR_INJECT_TL_BAD_DLLP_MASK 0x00000030L |
|---|
| 109528 | #define BIFP5_PCIEP_ERROR_INJECT_TRANSACTION__ERROR_INJECT_TL_BAD_TLP_MASK 0x000000C0L |
|---|
| 109529 | #define BIFP5_PCIEP_ERROR_INJECT_TRANSACTION__ERROR_INJECT_TL_UNSUPPORTED_REQ_MASK 0x00000300L |
|---|
| 109530 | #define BIFP5_PCIEP_ERROR_INJECT_TRANSACTION__ERROR_INJECT_TL_ECRC_ERROR_MASK 0x00000C00L |
|---|
| 109531 | #define BIFP5_PCIEP_ERROR_INJECT_TRANSACTION__ERROR_INJECT_TL_MALFORMED_TLP_MASK 0x00003000L |
|---|
| 109532 | #define BIFP5_PCIEP_ERROR_INJECT_TRANSACTION__ERROR_INJECT_TL_UNEXPECTED_CMPLT_MASK 0x0000C000L |
|---|
| 109533 | #define BIFP5_PCIEP_ERROR_INJECT_TRANSACTION__ERROR_INJECT_TL_COMPLETER_ABORT_MASK 0x00030000L |
|---|
| 109534 | #define BIFP5_PCIEP_ERROR_INJECT_TRANSACTION__ERROR_INJECT_TL_COMPLETION_TIMEOUT_MASK 0x000C0000L |
|---|
| 109535 | //BIFP5_PCIEP_NAK_COUNTER |
|---|
| 109536 | #define BIFP5_PCIEP_NAK_COUNTER__RX_NUM_NAK_RECEIVED_PORT__SHIFT 0x0 |
|---|
| 109537 | #define BIFP5_PCIEP_NAK_COUNTER__RX_NUM_NAK_GENERATED_PORT__SHIFT 0x10 |
|---|
| 109538 | #define BIFP5_PCIEP_NAK_COUNTER__RX_NUM_NAK_RECEIVED_PORT_MASK 0x0000FFFFL |
|---|
| 109539 | #define BIFP5_PCIEP_NAK_COUNTER__RX_NUM_NAK_GENERATED_PORT_MASK 0xFFFF0000L |
|---|
| 109540 | //BIFP5_PCIEP_RX_CAPTURED_LTR_CTRL_STATUS |
|---|
| 109541 | //BIFP5_PCIEP_RX_CAPTURED_LTR_THRESHOLD_VALUES |
|---|
| 109542 | #define BIFP5_PCIEP_RX_CAPTURED_LTR_THRESHOLD_VALUES__RX_LTR_SNOOP_THRESHOLD_VALUE__SHIFT 0x0 |
|---|
| 109543 | #define BIFP5_PCIEP_RX_CAPTURED_LTR_THRESHOLD_VALUES__RX_LTR_SNOOP_THRESHOLD_SCALE__SHIFT 0xa |
|---|
| 109544 | #define BIFP5_PCIEP_RX_CAPTURED_LTR_THRESHOLD_VALUES__RX_LTR_SNOOP_THRESHOLD_REQR__SHIFT 0xf |
|---|
| 109545 | #define BIFP5_PCIEP_RX_CAPTURED_LTR_THRESHOLD_VALUES__RX_LTR_NONSNOOP_THRESHOLD_VALUE__SHIFT 0x10 |
|---|
| 109546 | #define BIFP5_PCIEP_RX_CAPTURED_LTR_THRESHOLD_VALUES__RX_LTR_NONSNOOP_THRESHOLD_SCALE__SHIFT 0x1a |
|---|
| 109547 | #define BIFP5_PCIEP_RX_CAPTURED_LTR_THRESHOLD_VALUES__RX_LTR_NONSNOOP_THRESHOLD_REQR__SHIFT 0x1f |
|---|
| 109548 | #define BIFP5_PCIEP_RX_CAPTURED_LTR_THRESHOLD_VALUES__RX_LTR_SNOOP_THRESHOLD_VALUE_MASK 0x000003FFL |
|---|
| 109549 | #define BIFP5_PCIEP_RX_CAPTURED_LTR_THRESHOLD_VALUES__RX_LTR_SNOOP_THRESHOLD_SCALE_MASK 0x00001C00L |
|---|
| 109550 | #define BIFP5_PCIEP_RX_CAPTURED_LTR_THRESHOLD_VALUES__RX_LTR_SNOOP_THRESHOLD_REQR_MASK 0x00008000L |
|---|
| 109551 | #define BIFP5_PCIEP_RX_CAPTURED_LTR_THRESHOLD_VALUES__RX_LTR_NONSNOOP_THRESHOLD_VALUE_MASK 0x03FF0000L |
|---|
| 109552 | #define BIFP5_PCIEP_RX_CAPTURED_LTR_THRESHOLD_VALUES__RX_LTR_NONSNOOP_THRESHOLD_SCALE_MASK 0x1C000000L |
|---|
| 109553 | #define BIFP5_PCIEP_RX_CAPTURED_LTR_THRESHOLD_VALUES__RX_LTR_NONSNOOP_THRESHOLD_REQR_MASK 0x80000000L |
|---|
| 109554 | //BIFP5_PCIE_AER_PRIV_UNCORRECTABLE_MASK |
|---|
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| 109915 | #define BIFP5_PCIE_LC_CNTL3__LC_AUTO_DISABLE_SPEED_SUPPORT_EN__SHIFT 0x12 |
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| 109916 | #define BIFP5_PCIE_LC_CNTL3__LC_AUTO_DISABLE_SPEED_SUPPORT_MAX_FAIL_SEL__SHIFT 0x13 |
|---|
| 109917 | #define BIFP5_PCIE_LC_CNTL3__LC_FAST_L1_ENTRY_EXIT_EN__SHIFT 0x15 |
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| 109918 | #define BIFP5_PCIE_LC_CNTL3__LC_POWERDOWN_P0_WAIT_FOR_REFCLKACK_ON_L1_EXIT__SHIFT 0x16 |
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| 109919 | #define BIFP5_PCIE_LC_CNTL3__LC_DSC_DONT_ENTER_L23_AFTER_PME_ACK__SHIFT 0x17 |
|---|
| 109920 | #define BIFP5_PCIE_LC_CNTL3__LC_HW_VOLTAGE_IF_CONTROL__SHIFT 0x18 |
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| 109921 | #define BIFP5_PCIE_LC_CNTL3__LC_VOLTAGE_TIMER_SEL__SHIFT 0x1a |
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| 109922 | #define BIFP5_PCIE_LC_CNTL3__LC_GO_TO_RECOVERY__SHIFT 0x1e |
|---|
| 109923 | #define BIFP5_PCIE_LC_CNTL3__LC_AUTO_RECOVERY_DIS__SHIFT 0x1f |
|---|
| 109924 | #define BIFP5_PCIE_LC_CNTL3__LC_SELECT_DEEMPHASIS_MASK 0x00000001L |
|---|
| 109925 | #define BIFP5_PCIE_LC_CNTL3__LC_SELECT_DEEMPHASIS_CNTL_MASK 0x00000006L |
|---|
| 109926 | #define BIFP5_PCIE_LC_CNTL3__LC_RCVD_DEEMPHASIS_MASK 0x00000008L |
|---|
| 109927 | #define BIFP5_PCIE_LC_CNTL3__LC_COMP_TO_DETECT_MASK 0x00000010L |
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| 109928 | #define BIFP5_PCIE_LC_CNTL3__LC_RESET_TSX_CNT_IN_RLOCK_EN_MASK 0x00000020L |
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| 109929 | #define BIFP5_PCIE_LC_CNTL3__LC_AUTO_SPEED_CHANGE_ATTEMPTS_ALLOWED_MASK 0x000000C0L |
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| 109932 | #define BIFP5_PCIE_LC_CNTL3__LC_ENHANCED_HOT_PLUG_EN_MASK 0x00000400L |
|---|
| 109933 | #define BIFP5_PCIE_LC_CNTL3__LC_RCVR_DET_EN_OVERRIDE_MASK 0x00000800L |
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| 109934 | #define BIFP5_PCIE_LC_CNTL3__LC_LINK_DOWN_SPD_CHG_EN_MASK 0x00001000L |
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| 109935 | #define BIFP5_PCIE_LC_CNTL3__LC_CLR_DELAY_DLLP_WHEN_NO_AUTO_EQ_MASK 0x00002000L |
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| 109936 | #define BIFP5_PCIE_LC_CNTL3__LC_MULT_AUTO_SPD_CHG_ON_LAST_RATE_MASK 0x00004000L |
|---|
| 109937 | #define BIFP5_PCIE_LC_CNTL3__LC_RST_FAILING_SPD_CHANGE_CNT_ON_SUCCESS_EN_MASK 0x00008000L |
|---|
| 109938 | #define BIFP5_PCIE_LC_CNTL3__LC_L1_BLOCK_RECONFIG_EN_MASK 0x00020000L |
|---|
| 109939 | #define BIFP5_PCIE_LC_CNTL3__LC_AUTO_DISABLE_SPEED_SUPPORT_EN_MASK 0x00040000L |
|---|
| 109940 | #define BIFP5_PCIE_LC_CNTL3__LC_AUTO_DISABLE_SPEED_SUPPORT_MAX_FAIL_SEL_MASK 0x00180000L |
|---|
| 109941 | #define BIFP5_PCIE_LC_CNTL3__LC_FAST_L1_ENTRY_EXIT_EN_MASK 0x00200000L |
|---|
| 109942 | #define BIFP5_PCIE_LC_CNTL3__LC_POWERDOWN_P0_WAIT_FOR_REFCLKACK_ON_L1_EXIT_MASK 0x00400000L |
|---|
| 109943 | #define BIFP5_PCIE_LC_CNTL3__LC_DSC_DONT_ENTER_L23_AFTER_PME_ACK_MASK 0x00800000L |
|---|
| 109944 | #define BIFP5_PCIE_LC_CNTL3__LC_HW_VOLTAGE_IF_CONTROL_MASK 0x03000000L |
|---|
| 109945 | #define BIFP5_PCIE_LC_CNTL3__LC_VOLTAGE_TIMER_SEL_MASK 0x3C000000L |
|---|
| 109946 | #define BIFP5_PCIE_LC_CNTL3__LC_GO_TO_RECOVERY_MASK 0x40000000L |
|---|
| 109947 | #define BIFP5_PCIE_LC_CNTL3__LC_AUTO_RECOVERY_DIS_MASK 0x80000000L |
|---|
| 109948 | //BIFP5_PCIE_LC_CNTL4 |
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|---|
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|---|
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| 109952 | #define BIFP5_PCIE_LC_CNTL4__LC_L1_POWERDOWN__SHIFT 0x4 |
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| 109953 | #define BIFP5_PCIE_LC_CNTL4__LC_P2_ENTRY__SHIFT 0x5 |
|---|
| 109954 | #define BIFP5_PCIE_LC_CNTL4__LC_EXTEND_EIEOS__SHIFT 0x6 |
|---|
| 109955 | #define BIFP5_PCIE_LC_CNTL4__LC_EXTEND_EIEOS_MODE__SHIFT 0x7 |
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| 109956 | #define BIFP5_PCIE_LC_CNTL4__LC_IGNORE_PARITY__SHIFT 0x8 |
|---|
| 109957 | #define BIFP5_PCIE_LC_CNTL4__LC_WAIT_FOR_COEFF_IN_RLOCK_EN__SHIFT 0x9 |
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| 109958 | #define BIFP5_PCIE_LC_CNTL4__LC_DSC_CHECK_COEFFS_IN_RLOCK__SHIFT 0xa |
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|---|
| 109961 | #define BIFP5_PCIE_LC_CNTL4__LC_SET_QUIESCE__SHIFT 0xd |
|---|
| 109962 | #define BIFP5_PCIE_LC_CNTL4__LC_QUIESCE_RCVD__SHIFT 0xe |
|---|
| 109963 | #define BIFP5_PCIE_LC_CNTL4__LC_WAIT_FOR_TWO_EIEOS_SEQUENCE__SHIFT 0xf |
|---|
| 109964 | #define BIFP5_PCIE_LC_CNTL4__LC_DELAY_DETECTED_TSX_RCV_EN__SHIFT 0x10 |
|---|
| 109965 | #define BIFP5_PCIE_LC_CNTL4__LC_DONT_CHECK_EQTS_IN_RCFG__SHIFT 0x11 |
|---|
| 109966 | #define BIFP5_PCIE_LC_CNTL4__LC_DELAY_COEFF_UPDATE_DIS__SHIFT 0x12 |
|---|
| 109967 | #define BIFP5_PCIE_LC_CNTL4__LC_DYNAMIC_INACTIVE_TS_SELECT__SHIFT 0x13 |
|---|
| 109968 | #define BIFP5_PCIE_LC_CNTL4__LC_WAIT_FOR_EIEOS_IN_RLOCK__SHIFT 0x15 |
|---|
| 109969 | #define BIFP5_PCIE_LC_CNTL4__LC_USC_DELAY_DLLPS__SHIFT 0x16 |
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| 109970 | #define BIFP5_PCIE_LC_CNTL4__LC_TX_SWING__SHIFT 0x17 |
|---|
| 109971 | #define BIFP5_PCIE_LC_CNTL4__LC_EQ_WAIT_FOR_EVAL_DONE__SHIFT 0x18 |
|---|
| 109972 | #define BIFP5_PCIE_LC_CNTL4__LC_8GT_SKIP_ORDER_EN__SHIFT 0x19 |
|---|
| 109973 | #define BIFP5_PCIE_LC_CNTL4__LC_WAIT_FOR_MORE_TS_IN_RLOCK__SHIFT 0x1a |
|---|
| 109974 | #define BIFP5_PCIE_LC_CNTL4__LC_TX_ENABLE_BEHAVIOUR_MASK 0x00000003L |
|---|
| 109975 | #define BIFP5_PCIE_LC_CNTL4__LC_DIS_CONTIG_END_SET_CHECK_MASK 0x00000004L |
|---|
| 109976 | #define BIFP5_PCIE_LC_CNTL4__LC_DIS_ASPM_L1_IN_SPEED_CHANGE_MASK 0x00000008L |
|---|
| 109977 | #define BIFP5_PCIE_LC_CNTL4__LC_L1_POWERDOWN_MASK 0x00000010L |
|---|
| 109978 | #define BIFP5_PCIE_LC_CNTL4__LC_P2_ENTRY_MASK 0x00000020L |
|---|
| 109979 | #define BIFP5_PCIE_LC_CNTL4__LC_EXTEND_EIEOS_MASK 0x00000040L |
|---|
| 109980 | #define BIFP5_PCIE_LC_CNTL4__LC_EXTEND_EIEOS_MODE_MASK 0x00000080L |
|---|
| 109981 | #define BIFP5_PCIE_LC_CNTL4__LC_IGNORE_PARITY_MASK 0x00000100L |
|---|
| 109982 | #define BIFP5_PCIE_LC_CNTL4__LC_WAIT_FOR_COEFF_IN_RLOCK_EN_MASK 0x00000200L |
|---|
| 109983 | #define BIFP5_PCIE_LC_CNTL4__LC_DSC_CHECK_COEFFS_IN_RLOCK_MASK 0x00000400L |
|---|
| 109984 | #define BIFP5_PCIE_LC_CNTL4__LC_DEFER_SKIP_FOR_EIEOS_EN_MASK 0x00000800L |
|---|
| 109985 | #define BIFP5_PCIE_LC_CNTL4__LC_SEND_EIEOS_IN_RCFG_MASK 0x00001000L |
|---|
| 109986 | #define BIFP5_PCIE_LC_CNTL4__LC_SET_QUIESCE_MASK 0x00002000L |
|---|
| 109987 | #define BIFP5_PCIE_LC_CNTL4__LC_QUIESCE_RCVD_MASK 0x00004000L |
|---|
| 109988 | #define BIFP5_PCIE_LC_CNTL4__LC_WAIT_FOR_TWO_EIEOS_SEQUENCE_MASK 0x00008000L |
|---|
| 109989 | #define BIFP5_PCIE_LC_CNTL4__LC_DELAY_DETECTED_TSX_RCV_EN_MASK 0x00010000L |
|---|
| 109990 | #define BIFP5_PCIE_LC_CNTL4__LC_DONT_CHECK_EQTS_IN_RCFG_MASK 0x00020000L |
|---|
| 109991 | #define BIFP5_PCIE_LC_CNTL4__LC_DELAY_COEFF_UPDATE_DIS_MASK 0x00040000L |
|---|
| 109992 | #define BIFP5_PCIE_LC_CNTL4__LC_DYNAMIC_INACTIVE_TS_SELECT_MASK 0x00180000L |
|---|
| 109993 | #define BIFP5_PCIE_LC_CNTL4__LC_WAIT_FOR_EIEOS_IN_RLOCK_MASK 0x00200000L |
|---|
| 109994 | #define BIFP5_PCIE_LC_CNTL4__LC_USC_DELAY_DLLPS_MASK 0x00400000L |
|---|
| 109995 | #define BIFP5_PCIE_LC_CNTL4__LC_TX_SWING_MASK 0x00800000L |
|---|
| 109996 | #define BIFP5_PCIE_LC_CNTL4__LC_EQ_WAIT_FOR_EVAL_DONE_MASK 0x01000000L |
|---|
| 109997 | #define BIFP5_PCIE_LC_CNTL4__LC_8GT_SKIP_ORDER_EN_MASK 0x02000000L |
|---|
| 109998 | #define BIFP5_PCIE_LC_CNTL4__LC_WAIT_FOR_MORE_TS_IN_RLOCK_MASK 0xFC000000L |
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| 109999 | //BIFP5_PCIE_LC_CNTL5 |
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| 110000 | #define BIFP5_PCIE_LC_CNTL5__LC_LOCAL_EQ_SETTINGS_RATE__SHIFT 0x0 |
|---|
| 110001 | #define BIFP5_PCIE_LC_CNTL5__LC_LOCAL_PRESET__SHIFT 0x2 |
|---|
| 110002 | #define BIFP5_PCIE_LC_CNTL5__LC_LOCAL_PRE_CURSOR__SHIFT 0x6 |
|---|
| 110003 | #define BIFP5_PCIE_LC_CNTL5__LC_LOCAL_CURSOR__SHIFT 0xa |
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| 110004 | #define BIFP5_PCIE_LC_CNTL5__LC_LOCAL_POST_CURSOR__SHIFT 0x10 |
|---|
| 110005 | #define BIFP5_PCIE_LC_CNTL5__LC_LOCAL_USE_PRESET__SHIFT 0x15 |
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| 110006 | #define BIFP5_PCIE_LC_CNTL5__LC_SAFE_RECOVER_CNTL__SHIFT 0x16 |
|---|
| 110007 | #define BIFP5_PCIE_LC_CNTL5__LC_DSC_EQ_FS_LF_INVALID_TO_PRESETS__SHIFT 0x18 |
|---|
| 110008 | #define BIFP5_PCIE_LC_CNTL5__LC_TX_SWING_OVERRIDE__SHIFT 0x19 |
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| 110009 | #define BIFP5_PCIE_LC_CNTL5__LC_ACCEPT_ALL_PRESETS__SHIFT 0x1a |
|---|
| 110010 | #define BIFP5_PCIE_LC_CNTL5__LC_ACCEPT_ALL_PRESETS_TEST__SHIFT 0x1b |
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| 110011 | #define BIFP5_PCIE_LC_CNTL5__LC_WAIT_IN_DETECT__SHIFT 0x1c |
|---|
| 110012 | #define BIFP5_PCIE_LC_CNTL5__LC_HOLD_TRAINING_MODE__SHIFT 0x1d |
|---|
| 110013 | #define BIFP5_PCIE_LC_CNTL5__LC_LOCAL_EQ_SETTINGS_RATE_MASK 0x00000003L |
|---|
| 110014 | #define BIFP5_PCIE_LC_CNTL5__LC_LOCAL_PRESET_MASK 0x0000003CL |
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| 110015 | #define BIFP5_PCIE_LC_CNTL5__LC_LOCAL_PRE_CURSOR_MASK 0x000003C0L |
|---|
| 110016 | #define BIFP5_PCIE_LC_CNTL5__LC_LOCAL_CURSOR_MASK 0x0000FC00L |
|---|
| 110017 | #define BIFP5_PCIE_LC_CNTL5__LC_LOCAL_POST_CURSOR_MASK 0x001F0000L |
|---|
| 110018 | #define BIFP5_PCIE_LC_CNTL5__LC_LOCAL_USE_PRESET_MASK 0x00200000L |
|---|
| 110019 | #define BIFP5_PCIE_LC_CNTL5__LC_SAFE_RECOVER_CNTL_MASK 0x00C00000L |
|---|
| 110020 | #define BIFP5_PCIE_LC_CNTL5__LC_DSC_EQ_FS_LF_INVALID_TO_PRESETS_MASK 0x01000000L |
|---|
| 110021 | #define BIFP5_PCIE_LC_CNTL5__LC_TX_SWING_OVERRIDE_MASK 0x02000000L |
|---|
| 110022 | #define BIFP5_PCIE_LC_CNTL5__LC_ACCEPT_ALL_PRESETS_MASK 0x04000000L |
|---|
| 110023 | #define BIFP5_PCIE_LC_CNTL5__LC_ACCEPT_ALL_PRESETS_TEST_MASK 0x08000000L |
|---|
| 110024 | #define BIFP5_PCIE_LC_CNTL5__LC_WAIT_IN_DETECT_MASK 0x10000000L |
|---|
| 110025 | #define BIFP5_PCIE_LC_CNTL5__LC_HOLD_TRAINING_MODE_MASK 0xE0000000L |
|---|
| 110026 | //BIFP5_PCIE_LC_FORCE_COEFF |
|---|
| 110027 | #define BIFP5_PCIE_LC_FORCE_COEFF__LC_FORCE_COEFF_8GT__SHIFT 0x0 |
|---|
| 110028 | #define BIFP5_PCIE_LC_FORCE_COEFF__LC_FORCE_PRE_CURSOR_8GT__SHIFT 0x1 |
|---|
| 110029 | #define BIFP5_PCIE_LC_FORCE_COEFF__LC_FORCE_CURSOR_8GT__SHIFT 0x7 |
|---|
| 110030 | #define BIFP5_PCIE_LC_FORCE_COEFF__LC_FORCE_POST_CURSOR_8GT__SHIFT 0xd |
|---|
| 110031 | #define BIFP5_PCIE_LC_FORCE_COEFF__LC_3X3_COEFF_SEARCH_EN_8GT__SHIFT 0x13 |
|---|
| 110032 | #define BIFP5_PCIE_LC_FORCE_COEFF__LC_PRESET_10_EN__SHIFT 0x14 |
|---|
| 110033 | #define BIFP5_PCIE_LC_FORCE_COEFF__LC_FORCE_COEFF_8GT_MASK 0x00000001L |
|---|
| 110034 | #define BIFP5_PCIE_LC_FORCE_COEFF__LC_FORCE_PRE_CURSOR_8GT_MASK 0x0000007EL |
|---|
| 110035 | #define BIFP5_PCIE_LC_FORCE_COEFF__LC_FORCE_CURSOR_8GT_MASK 0x00001F80L |
|---|
| 110036 | #define BIFP5_PCIE_LC_FORCE_COEFF__LC_FORCE_POST_CURSOR_8GT_MASK 0x0007E000L |
|---|
| 110037 | #define BIFP5_PCIE_LC_FORCE_COEFF__LC_3X3_COEFF_SEARCH_EN_8GT_MASK 0x00080000L |
|---|
| 110038 | #define BIFP5_PCIE_LC_FORCE_COEFF__LC_PRESET_10_EN_MASK 0x00100000L |
|---|
| 110039 | //BIFP5_PCIE_LC_BEST_EQ_SETTINGS |
|---|
| 110040 | #define BIFP5_PCIE_LC_BEST_EQ_SETTINGS__LC_BEST_PRESET__SHIFT 0x0 |
|---|
| 110041 | #define BIFP5_PCIE_LC_BEST_EQ_SETTINGS__LC_BEST_PRECURSOR__SHIFT 0x4 |
|---|
| 110042 | #define BIFP5_PCIE_LC_BEST_EQ_SETTINGS__LC_BEST_CURSOR__SHIFT 0xa |
|---|
| 110043 | #define BIFP5_PCIE_LC_BEST_EQ_SETTINGS__LC_BEST_POSTCURSOR__SHIFT 0x10 |
|---|
| 110044 | #define BIFP5_PCIE_LC_BEST_EQ_SETTINGS__LC_BEST_FOM__SHIFT 0x16 |
|---|
| 110045 | #define BIFP5_PCIE_LC_BEST_EQ_SETTINGS__LC_BEST_SETTINGS_RATE__SHIFT 0x1e |
|---|
| 110046 | #define BIFP5_PCIE_LC_BEST_EQ_SETTINGS__LC_BEST_PRESET_MASK 0x0000000FL |
|---|
| 110047 | #define BIFP5_PCIE_LC_BEST_EQ_SETTINGS__LC_BEST_PRECURSOR_MASK 0x000003F0L |
|---|
| 110048 | #define BIFP5_PCIE_LC_BEST_EQ_SETTINGS__LC_BEST_CURSOR_MASK 0x0000FC00L |
|---|
| 110049 | #define BIFP5_PCIE_LC_BEST_EQ_SETTINGS__LC_BEST_POSTCURSOR_MASK 0x003F0000L |
|---|
| 110050 | #define BIFP5_PCIE_LC_BEST_EQ_SETTINGS__LC_BEST_FOM_MASK 0x3FC00000L |
|---|
| 110051 | #define BIFP5_PCIE_LC_BEST_EQ_SETTINGS__LC_BEST_SETTINGS_RATE_MASK 0xC0000000L |
|---|
| 110052 | //BIFP5_PCIE_LC_FORCE_EQ_REQ_COEFF |
|---|
| 110053 | #define BIFP5_PCIE_LC_FORCE_EQ_REQ_COEFF__LC_FORCE_COEFF_IN_EQ_REQ_PHASE_8GT__SHIFT 0x0 |
|---|
| 110054 | #define BIFP5_PCIE_LC_FORCE_EQ_REQ_COEFF__LC_FORCE_PRE_CURSOR_REQ_8GT__SHIFT 0x1 |
|---|
| 110055 | #define BIFP5_PCIE_LC_FORCE_EQ_REQ_COEFF__LC_FORCE_CURSOR_REQ_8GT__SHIFT 0x7 |
|---|
| 110056 | #define BIFP5_PCIE_LC_FORCE_EQ_REQ_COEFF__LC_FORCE_POST_CURSOR_REQ_8GT__SHIFT 0xd |
|---|
| 110057 | #define BIFP5_PCIE_LC_FORCE_EQ_REQ_COEFF__LC_FS_OTHER_END_8GT__SHIFT 0x13 |
|---|
| 110058 | #define BIFP5_PCIE_LC_FORCE_EQ_REQ_COEFF__LC_LF_OTHER_END_8GT__SHIFT 0x19 |
|---|
| 110059 | #define BIFP5_PCIE_LC_FORCE_EQ_REQ_COEFF__LC_FORCE_COEFF_IN_EQ_REQ_PHASE_8GT_MASK 0x00000001L |
|---|
| 110060 | #define BIFP5_PCIE_LC_FORCE_EQ_REQ_COEFF__LC_FORCE_PRE_CURSOR_REQ_8GT_MASK 0x0000007EL |
|---|
| 110061 | #define BIFP5_PCIE_LC_FORCE_EQ_REQ_COEFF__LC_FORCE_CURSOR_REQ_8GT_MASK 0x00001F80L |
|---|
| 110062 | #define BIFP5_PCIE_LC_FORCE_EQ_REQ_COEFF__LC_FORCE_POST_CURSOR_REQ_8GT_MASK 0x0007E000L |
|---|
| 110063 | #define BIFP5_PCIE_LC_FORCE_EQ_REQ_COEFF__LC_FS_OTHER_END_8GT_MASK 0x01F80000L |
|---|
| 110064 | #define BIFP5_PCIE_LC_FORCE_EQ_REQ_COEFF__LC_LF_OTHER_END_8GT_MASK 0x7E000000L |
|---|
| 110065 | //BIFP5_PCIE_LC_CNTL6 |
|---|
| 110066 | #define BIFP5_PCIE_LC_CNTL6__LC_SPC_MODE_2P5GT__SHIFT 0x0 |
|---|
| 110067 | #define BIFP5_PCIE_LC_CNTL6__LC_SPC_MODE_5GT__SHIFT 0x2 |
|---|
| 110068 | #define BIFP5_PCIE_LC_CNTL6__LC_SPC_MODE_8GT__SHIFT 0x4 |
|---|
| 110069 | #define BIFP5_PCIE_LC_CNTL6__LC_SPC_MODE_16GT__SHIFT 0x6 |
|---|
| 110070 | #define BIFP5_PCIE_LC_CNTL6__LC_SPC_MODE_32GT__SHIFT 0x8 |
|---|
| 110071 | #define BIFP5_PCIE_LC_CNTL6__LC_SRIS_EN__SHIFT 0xc |
|---|
| 110072 | #define BIFP5_PCIE_LC_CNTL6__LC_SRNS_SKIP_IN_SRIS__SHIFT 0xd |
|---|
| 110073 | #define BIFP5_PCIE_LC_CNTL6__LC_SRIS_AUTODETECT_EN__SHIFT 0x14 |
|---|
| 110074 | #define BIFP5_PCIE_LC_CNTL6__LC_SRIS_AUTODETECT_FACTOR__SHIFT 0x15 |
|---|
| 110075 | #define BIFP5_PCIE_LC_CNTL6__LC_SRIS_AUTODETECT_MODE__SHIFT 0x17 |
|---|
| 110076 | #define BIFP5_PCIE_LC_CNTL6__LC_SRIS_AUTODETECT_OUT_OF_RANGE__SHIFT 0x19 |
|---|
| 110077 | #define BIFP5_PCIE_LC_CNTL6__LC_OVERRIDE_RETIMER_PRESENCE_EN__SHIFT 0x1a |
|---|
| 110078 | #define BIFP5_PCIE_LC_CNTL6__LC_OVERRIDE_RETIMER_PRESENCE__SHIFT 0x1b |
|---|
| 110079 | #define BIFP5_PCIE_LC_CNTL6__LC_IGNORE_RETIMER_PRESENCE__SHIFT 0x1d |
|---|
| 110080 | #define BIFP5_PCIE_LC_CNTL6__LC_RETIMER_PRESENCE__SHIFT 0x1e |
|---|
| 110081 | #define BIFP5_PCIE_LC_CNTL6__LC_SPC_MODE_2P5GT_MASK 0x00000003L |
|---|
| 110082 | #define BIFP5_PCIE_LC_CNTL6__LC_SPC_MODE_5GT_MASK 0x0000000CL |
|---|
| 110083 | #define BIFP5_PCIE_LC_CNTL6__LC_SPC_MODE_8GT_MASK 0x00000030L |
|---|
| 110084 | #define BIFP5_PCIE_LC_CNTL6__LC_SPC_MODE_16GT_MASK 0x000000C0L |
|---|
| 110085 | #define BIFP5_PCIE_LC_CNTL6__LC_SPC_MODE_32GT_MASK 0x00000300L |
|---|
| 110086 | #define BIFP5_PCIE_LC_CNTL6__LC_SRIS_EN_MASK 0x00001000L |
|---|
| 110087 | #define BIFP5_PCIE_LC_CNTL6__LC_SRNS_SKIP_IN_SRIS_MASK 0x0003E000L |
|---|
| 110088 | #define BIFP5_PCIE_LC_CNTL6__LC_SRIS_AUTODETECT_EN_MASK 0x00100000L |
|---|
| 110089 | #define BIFP5_PCIE_LC_CNTL6__LC_SRIS_AUTODETECT_FACTOR_MASK 0x00600000L |
|---|
| 110090 | #define BIFP5_PCIE_LC_CNTL6__LC_SRIS_AUTODETECT_MODE_MASK 0x01800000L |
|---|
| 110091 | #define BIFP5_PCIE_LC_CNTL6__LC_SRIS_AUTODETECT_OUT_OF_RANGE_MASK 0x02000000L |
|---|
| 110092 | #define BIFP5_PCIE_LC_CNTL6__LC_OVERRIDE_RETIMER_PRESENCE_EN_MASK 0x04000000L |
|---|
| 110093 | #define BIFP5_PCIE_LC_CNTL6__LC_OVERRIDE_RETIMER_PRESENCE_MASK 0x18000000L |
|---|
| 110094 | #define BIFP5_PCIE_LC_CNTL6__LC_IGNORE_RETIMER_PRESENCE_MASK 0x20000000L |
|---|
| 110095 | #define BIFP5_PCIE_LC_CNTL6__LC_RETIMER_PRESENCE_MASK 0xC0000000L |
|---|
| 110096 | //BIFP5_PCIE_LC_CNTL7 |
|---|
| 110097 | #define BIFP5_PCIE_LC_CNTL7__LC_EXPECTED_TS2_CFG_COMPLETE__SHIFT 0x0 |
|---|
| 110098 | #define BIFP5_PCIE_LC_CNTL7__LC_IGNORE_NON_CONTIG_SETS_IN_RCFG__SHIFT 0x1 |
|---|
| 110099 | #define BIFP5_PCIE_LC_CNTL7__LC_ROBUST_TRAINING_BIT_CHK_EN__SHIFT 0x2 |
|---|
| 110100 | #define BIFP5_PCIE_LC_CNTL7__LC_RESET_TS_COUNT_ON_EI__SHIFT 0x3 |
|---|
| 110101 | #define BIFP5_PCIE_LC_CNTL7__LC_NBIF_ASPM_INPUT_EN__SHIFT 0x4 |
|---|
| 110102 | #define BIFP5_PCIE_LC_CNTL7__LC_CLEAR_REVERSE_ATTEMPT_IN_L0__SHIFT 0x5 |
|---|
| 110103 | #define BIFP5_PCIE_LC_CNTL7__LC_LOCK_REVERSAL__SHIFT 0x6 |
|---|
| 110104 | #define BIFP5_PCIE_LC_CNTL7__LC_FORCE_RX_EQ_IN_PROGRESS__SHIFT 0x7 |
|---|
| 110105 | #define BIFP5_PCIE_LC_CNTL7__LC_EVER_IDLE_TO_RLOCK__SHIFT 0x8 |
|---|
| 110106 | #define BIFP5_PCIE_LC_CNTL7__LC_RXEQEVAL_AFTER_TIMEOUT_EN__SHIFT 0x9 |
|---|
| 110107 | #define BIFP5_PCIE_LC_CNTL7__LC_WAIT_FOR_LANES_IN_CONFIG__SHIFT 0xa |
|---|
| 110108 | #define BIFP5_PCIE_LC_CNTL7__LC_REQ_COEFFS_FOR_TXMARGIN_EN__SHIFT 0xb |
|---|
| 110109 | #define BIFP5_PCIE_LC_CNTL7__LC_ESM_WAIT_FOR_PLL_INIT_DONE_L1__SHIFT 0xc |
|---|
| 110110 | #define BIFP5_PCIE_LC_CNTL7__LC_SCHEDULED_RXEQEVAL_INTERVAL__SHIFT 0xd |
|---|
| 110111 | #define BIFP5_PCIE_LC_CNTL7__LC_SCHEDULED_RXEQEVAL_MODE__SHIFT 0x15 |
|---|
| 110112 | #define BIFP5_PCIE_LC_CNTL7__LC_SCHEDULED_RXEQEVAL_UPCONFIG_EN__SHIFT 0x16 |
|---|
| 110113 | #define BIFP5_PCIE_LC_CNTL7__LC_LINK_MANAGEMENT_EN__SHIFT 0x17 |
|---|
| 110114 | #define BIFP5_PCIE_LC_CNTL7__LC_AUTO_REJECT_AFTER_TIMEOUT__SHIFT 0x18 |
|---|
| 110115 | #define BIFP5_PCIE_LC_CNTL7__LC_ESM_RATES__SHIFT 0x19 |
|---|
| 110116 | #define BIFP5_PCIE_LC_CNTL7__LC_ESM_PLL_INIT_STATE__SHIFT 0x1b |
|---|
| 110117 | #define BIFP5_PCIE_LC_CNTL7__LC_ESM_PLL_INIT_DONE__SHIFT 0x1c |
|---|
| 110118 | #define BIFP5_PCIE_LC_CNTL7__LC_ESM_REDO_INIT__SHIFT 0x1d |
|---|
| 110119 | #define BIFP5_PCIE_LC_CNTL7__LC_MULTIPORT_ESM__SHIFT 0x1e |
|---|
| 110120 | #define BIFP5_PCIE_LC_CNTL7__LC_ESM_ENTRY_MODE__SHIFT 0x1f |
|---|
| 110121 | #define BIFP5_PCIE_LC_CNTL7__LC_EXPECTED_TS2_CFG_COMPLETE_MASK 0x00000001L |
|---|
| 110122 | #define BIFP5_PCIE_LC_CNTL7__LC_IGNORE_NON_CONTIG_SETS_IN_RCFG_MASK 0x00000002L |
|---|
| 110123 | #define BIFP5_PCIE_LC_CNTL7__LC_ROBUST_TRAINING_BIT_CHK_EN_MASK 0x00000004L |
|---|
| 110124 | #define BIFP5_PCIE_LC_CNTL7__LC_RESET_TS_COUNT_ON_EI_MASK 0x00000008L |
|---|
| 110125 | #define BIFP5_PCIE_LC_CNTL7__LC_NBIF_ASPM_INPUT_EN_MASK 0x00000010L |
|---|
| 110126 | #define BIFP5_PCIE_LC_CNTL7__LC_CLEAR_REVERSE_ATTEMPT_IN_L0_MASK 0x00000020L |
|---|
| 110127 | #define BIFP5_PCIE_LC_CNTL7__LC_LOCK_REVERSAL_MASK 0x00000040L |
|---|
| 110128 | #define BIFP5_PCIE_LC_CNTL7__LC_FORCE_RX_EQ_IN_PROGRESS_MASK 0x00000080L |
|---|
| 110129 | #define BIFP5_PCIE_LC_CNTL7__LC_EVER_IDLE_TO_RLOCK_MASK 0x00000100L |
|---|
| 110130 | #define BIFP5_PCIE_LC_CNTL7__LC_RXEQEVAL_AFTER_TIMEOUT_EN_MASK 0x00000200L |
|---|
| 110131 | #define BIFP5_PCIE_LC_CNTL7__LC_WAIT_FOR_LANES_IN_CONFIG_MASK 0x00000400L |
|---|
| 110132 | #define BIFP5_PCIE_LC_CNTL7__LC_REQ_COEFFS_FOR_TXMARGIN_EN_MASK 0x00000800L |
|---|
| 110133 | #define BIFP5_PCIE_LC_CNTL7__LC_ESM_WAIT_FOR_PLL_INIT_DONE_L1_MASK 0x00001000L |
|---|
| 110134 | #define BIFP5_PCIE_LC_CNTL7__LC_SCHEDULED_RXEQEVAL_INTERVAL_MASK 0x001FE000L |
|---|
| 110135 | #define BIFP5_PCIE_LC_CNTL7__LC_SCHEDULED_RXEQEVAL_MODE_MASK 0x00200000L |
|---|
| 110136 | #define BIFP5_PCIE_LC_CNTL7__LC_SCHEDULED_RXEQEVAL_UPCONFIG_EN_MASK 0x00400000L |
|---|
| 110137 | #define BIFP5_PCIE_LC_CNTL7__LC_LINK_MANAGEMENT_EN_MASK 0x00800000L |
|---|
| 110138 | #define BIFP5_PCIE_LC_CNTL7__LC_AUTO_REJECT_AFTER_TIMEOUT_MASK 0x01000000L |
|---|
| 110139 | #define BIFP5_PCIE_LC_CNTL7__LC_ESM_RATES_MASK 0x06000000L |
|---|
| 110140 | #define BIFP5_PCIE_LC_CNTL7__LC_ESM_PLL_INIT_STATE_MASK 0x08000000L |
|---|
| 110141 | #define BIFP5_PCIE_LC_CNTL7__LC_ESM_PLL_INIT_DONE_MASK 0x10000000L |
|---|
| 110142 | #define BIFP5_PCIE_LC_CNTL7__LC_ESM_REDO_INIT_MASK 0x20000000L |
|---|
| 110143 | #define BIFP5_PCIE_LC_CNTL7__LC_MULTIPORT_ESM_MASK 0x40000000L |
|---|
| 110144 | #define BIFP5_PCIE_LC_CNTL7__LC_ESM_ENTRY_MODE_MASK 0x80000000L |
|---|
| 110145 | //BIFP5_PCIE_LC_LINK_MANAGEMENT_MASK |
|---|
| 110146 | #define BIFP5_PCIE_LC_LINK_MANAGEMENT_MASK__LINK_SPEED_UPDATE_MASK__SHIFT 0x0 |
|---|
| 110147 | #define BIFP5_PCIE_LC_LINK_MANAGEMENT_MASK__LINK_SPEED_CHANGE_ATTEMPT_FAILED_MASK__SHIFT 0x1 |
|---|
| 110148 | #define BIFP5_PCIE_LC_LINK_MANAGEMENT_MASK__LINK_PARTNER_SPEED_SUPPORT_UPDATE_MASK__SHIFT 0x2 |
|---|
| 110149 | #define BIFP5_PCIE_LC_LINK_MANAGEMENT_MASK__LINK_WIDTH_UPDATE_MASK__SHIFT 0x3 |
|---|
| 110150 | #define BIFP5_PCIE_LC_LINK_MANAGEMENT_MASK__LINK_WIDTH_CHANGE_ATTEMPT_FAILED_MASK__SHIFT 0x4 |
|---|
| 110151 | #define BIFP5_PCIE_LC_LINK_MANAGEMENT_MASK__LINK_PARTNER_WIDTH_SUPPORT_UPDATE_MASK__SHIFT 0x5 |
|---|
| 110152 | #define BIFP5_PCIE_LC_LINK_MANAGEMENT_MASK__POWER_DOWN_COMMAND_COMPLETE_MASK__SHIFT 0x6 |
|---|
| 110153 | #define BIFP5_PCIE_LC_LINK_MANAGEMENT_MASK__BANDWIDTH_UPDATE_MASK__SHIFT 0x7 |
|---|
| 110154 | #define BIFP5_PCIE_LC_LINK_MANAGEMENT_MASK__LINK_POWER_STATE_CHANGE_MASK__SHIFT 0x8 |
|---|
| 110155 | #define BIFP5_PCIE_LC_LINK_MANAGEMENT_MASK__BW_REQUIREMENT_HINT_MASK__SHIFT 0x9 |
|---|
| 110156 | #define BIFP5_PCIE_LC_LINK_MANAGEMENT_MASK__EQUALIZATION_REQUEST_MASK__SHIFT 0xa |
|---|
| 110157 | #define BIFP5_PCIE_LC_LINK_MANAGEMENT_MASK__LINK_PARTNER_ESM_REQUEST_MASK__SHIFT 0xb |
|---|
| 110158 | #define BIFP5_PCIE_LC_LINK_MANAGEMENT_MASK__LOW_SPEED_REQD_IMMEDIATE_MASK__SHIFT 0xc |
|---|
| 110159 | #define BIFP5_PCIE_LC_LINK_MANAGEMENT_MASK__ESTABLISH_ESM_PLL_SETTINGS_MASK__SHIFT 0xd |
|---|
| 110160 | #define BIFP5_PCIE_LC_LINK_MANAGEMENT_MASK__ALTERNATE_PROTOCOL_NEGOTIATION_DONE_MASK__SHIFT 0xe |
|---|
| 110161 | #define BIFP5_PCIE_LC_LINK_MANAGEMENT_MASK__TRAINING_SET_MESSAGE_RCVD_MASK__SHIFT 0xf |
|---|
| 110162 | #define BIFP5_PCIE_LC_LINK_MANAGEMENT_MASK__SAVE_RESTORE_EQ_SETTINGS_CHANGED_MASK__SHIFT 0x10 |
|---|
| 110163 | #define BIFP5_PCIE_LC_LINK_MANAGEMENT_MASK__SAVE_RESTORE_RE_RESTORE_NEEDED_MASK__SHIFT 0x11 |
|---|
| 110164 | #define BIFP5_PCIE_LC_LINK_MANAGEMENT_MASK__LINK_PARTNER_REQUIRES_HIGHER_SPEED_MASK__SHIFT 0x12 |
|---|
| 110165 | #define BIFP5_PCIE_LC_LINK_MANAGEMENT_MASK__LINK_PARTNER_REQUIRES_WIDER_LINK_WIDTH_MASK__SHIFT 0x13 |
|---|
| 110166 | #define BIFP5_PCIE_LC_LINK_MANAGEMENT_MASK__SAFE_RECOVER_SW_EVENT_MASK__SHIFT 0x14 |
|---|
| 110167 | #define BIFP5_PCIE_LC_LINK_MANAGEMENT_MASK__FAAE_EQUALIZATION_ENTERED_MASK__SHIFT 0x15 |
|---|
| 110168 | #define BIFP5_PCIE_LC_LINK_MANAGEMENT_MASK__FAAE_EVALUATION_READY_MASK__SHIFT 0x16 |
|---|
| 110169 | #define BIFP5_PCIE_LC_LINK_MANAGEMENT_MASK__RETRAIN_TARGET_LINK_SPEED_CHANGE_LIMITED_BY_EQ_MASK__SHIFT 0x17 |
|---|
| 110170 | #define BIFP5_PCIE_LC_LINK_MANAGEMENT_MASK__LINK_SPEED_UPDATE_MASK_MASK 0x00000001L |
|---|
| 110171 | #define BIFP5_PCIE_LC_LINK_MANAGEMENT_MASK__LINK_SPEED_CHANGE_ATTEMPT_FAILED_MASK_MASK 0x00000002L |
|---|
| 110172 | #define BIFP5_PCIE_LC_LINK_MANAGEMENT_MASK__LINK_PARTNER_SPEED_SUPPORT_UPDATE_MASK_MASK 0x00000004L |
|---|
| 110173 | #define BIFP5_PCIE_LC_LINK_MANAGEMENT_MASK__LINK_WIDTH_UPDATE_MASK_MASK 0x00000008L |
|---|
| 110174 | #define BIFP5_PCIE_LC_LINK_MANAGEMENT_MASK__LINK_WIDTH_CHANGE_ATTEMPT_FAILED_MASK_MASK 0x00000010L |
|---|
| 110175 | #define BIFP5_PCIE_LC_LINK_MANAGEMENT_MASK__LINK_PARTNER_WIDTH_SUPPORT_UPDATE_MASK_MASK 0x00000020L |
|---|
| 110176 | #define BIFP5_PCIE_LC_LINK_MANAGEMENT_MASK__POWER_DOWN_COMMAND_COMPLETE_MASK_MASK 0x00000040L |
|---|
| 110177 | #define BIFP5_PCIE_LC_LINK_MANAGEMENT_MASK__BANDWIDTH_UPDATE_MASK_MASK 0x00000080L |
|---|
| 110178 | #define BIFP5_PCIE_LC_LINK_MANAGEMENT_MASK__LINK_POWER_STATE_CHANGE_MASK_MASK 0x00000100L |
|---|
| 110179 | #define BIFP5_PCIE_LC_LINK_MANAGEMENT_MASK__BW_REQUIREMENT_HINT_MASK_MASK 0x00000200L |
|---|
| 110180 | #define BIFP5_PCIE_LC_LINK_MANAGEMENT_MASK__EQUALIZATION_REQUEST_MASK_MASK 0x00000400L |
|---|
| 110181 | #define BIFP5_PCIE_LC_LINK_MANAGEMENT_MASK__LINK_PARTNER_ESM_REQUEST_MASK_MASK 0x00000800L |
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| 110182 | #define BIFP5_PCIE_LC_LINK_MANAGEMENT_MASK__LOW_SPEED_REQD_IMMEDIATE_MASK_MASK 0x00001000L |
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| 110183 | #define BIFP5_PCIE_LC_LINK_MANAGEMENT_MASK__ESTABLISH_ESM_PLL_SETTINGS_MASK_MASK 0x00002000L |
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| 110184 | #define BIFP5_PCIE_LC_LINK_MANAGEMENT_MASK__ALTERNATE_PROTOCOL_NEGOTIATION_DONE_MASK_MASK 0x00004000L |
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| 110185 | #define BIFP5_PCIE_LC_LINK_MANAGEMENT_MASK__TRAINING_SET_MESSAGE_RCVD_MASK_MASK 0x00008000L |
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| 110192 | #define BIFP5_PCIE_LC_LINK_MANAGEMENT_MASK__FAAE_EVALUATION_READY_MASK_MASK 0x00400000L |
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| 110193 | #define BIFP5_PCIE_LC_LINK_MANAGEMENT_MASK__RETRAIN_TARGET_LINK_SPEED_CHANGE_LIMITED_BY_EQ_MASK_MASK 0x00800000L |
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|---|
| 110208 | #define BIFP5_PCIEP_STRAP_LC__STRAP_RTM2_PRESENCE_DET_SUPP__SHIFT 0x15 |
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| 110209 | #define BIFP5_PCIEP_STRAP_LC__STRAP_AUTO_RC_SPEED_NEGOTIATION_16GT_DIS__SHIFT 0x16 |
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| 110210 | #define BIFP5_PCIEP_STRAP_LC__STRAP_AUTO_RC_SPEED_NEGOTIATION_32GT_DIS__SHIFT 0x17 |
|---|
| 110211 | #define BIFP5_PCIEP_STRAP_LC__STRAP_FTS_yTSx_COUNT_MASK 0x00000003L |
|---|
| 110212 | #define BIFP5_PCIEP_STRAP_LC__STRAP_LONG_yTSx_COUNT_MASK 0x0000000CL |
|---|
| 110213 | #define BIFP5_PCIEP_STRAP_LC__STRAP_MED_yTSx_COUNT_MASK 0x00000030L |
|---|
| 110214 | #define BIFP5_PCIEP_STRAP_LC__STRAP_SHORT_yTSx_COUNT_MASK 0x000000C0L |
|---|
| 110215 | #define BIFP5_PCIEP_STRAP_LC__STRAP_SKIP_INTERVAL_MASK 0x00000700L |
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| 110216 | #define BIFP5_PCIEP_STRAP_LC__STRAP_BYPASS_RCVR_DET_MASK 0x00000800L |
|---|
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| 110218 | #define BIFP5_PCIEP_STRAP_LC__STRAP_FORCE_COMPLIANCE_MASK 0x00002000L |
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| 110219 | #define BIFP5_PCIEP_STRAP_LC__STRAP_REVERSE_LC_LANES_MASK 0x00004000L |
|---|
| 110220 | #define BIFP5_PCIEP_STRAP_LC__STRAP_AUTO_RC_SPEED_NEGOTIATION_DIS_MASK 0x00008000L |
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| 110221 | #define BIFP5_PCIEP_STRAP_LC__STRAP_LANE_NEGOTIATION_MASK 0x00070000L |
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| 110222 | #define BIFP5_PCIEP_STRAP_LC__STRAP_MARGINING_USES_SOFTWARE_MASK 0x00080000L |
|---|
| 110223 | #define BIFP5_PCIEP_STRAP_LC__STRAP_RTM1_PRESENCE_DET_SUPP_MASK 0x00100000L |
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| 110224 | #define BIFP5_PCIEP_STRAP_LC__STRAP_RTM2_PRESENCE_DET_SUPP_MASK 0x00200000L |
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| 110225 | #define BIFP5_PCIEP_STRAP_LC__STRAP_AUTO_RC_SPEED_NEGOTIATION_16GT_DIS_MASK 0x00400000L |
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| 110226 | #define BIFP5_PCIEP_STRAP_LC__STRAP_AUTO_RC_SPEED_NEGOTIATION_32GT_DIS_MASK 0x00800000L |
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| 110227 | //BIFP5_PCIEP_STRAP_MISC |
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| 110228 | #define BIFP5_PCIEP_STRAP_MISC__STRAP_REVERSE_LANES__SHIFT 0x0 |
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| 110229 | #define BIFP5_PCIEP_STRAP_MISC__STRAP_E2E_PREFIX_EN__SHIFT 0x1 |
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| 110230 | #define BIFP5_PCIEP_STRAP_MISC__STRAP_EXTENDED_FMT_SUPPORTED__SHIFT 0x2 |
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| 110231 | #define BIFP5_PCIEP_STRAP_MISC__STRAP_OBFF_SUPPORTED__SHIFT 0x3 |
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| 110232 | #define BIFP5_PCIEP_STRAP_MISC__STRAP_LTR_SUPPORTED__SHIFT 0x5 |
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| 110233 | #define BIFP5_PCIEP_STRAP_MISC__STRAP_CCIX_EN__SHIFT 0x6 |
|---|
| 110234 | #define BIFP5_PCIEP_STRAP_MISC__STRAP_CCIX_OPT_TLP_FMT_SUPPORT__SHIFT 0x7 |
|---|
| 110235 | #define BIFP5_PCIEP_STRAP_MISC__STRAP_REVERSE_LANES_MASK 0x00000001L |
|---|
| 110236 | #define BIFP5_PCIEP_STRAP_MISC__STRAP_E2E_PREFIX_EN_MASK 0x00000002L |
|---|
| 110237 | #define BIFP5_PCIEP_STRAP_MISC__STRAP_EXTENDED_FMT_SUPPORTED_MASK 0x00000004L |
|---|
| 110238 | #define BIFP5_PCIEP_STRAP_MISC__STRAP_OBFF_SUPPORTED_MASK 0x00000018L |
|---|
| 110239 | #define BIFP5_PCIEP_STRAP_MISC__STRAP_LTR_SUPPORTED_MASK 0x00000020L |
|---|
| 110240 | #define BIFP5_PCIEP_STRAP_MISC__STRAP_CCIX_EN_MASK 0x00000040L |
|---|
| 110241 | #define BIFP5_PCIEP_STRAP_MISC__STRAP_CCIX_OPT_TLP_FMT_SUPPORT_MASK 0x00000080L |
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| 110242 | //BIFP5_PCIEP_STRAP_LC2 |
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| 110243 | #define BIFP5_PCIEP_STRAP_LC2__STRAP_ESM_MODE_SUPPORTED__SHIFT 0x0 |
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| 110244 | #define BIFP5_PCIEP_STRAP_LC2__STRAP_ESM_PHY_REACH_LEN_CAP__SHIFT 0x1 |
|---|
| 110245 | #define BIFP5_PCIEP_STRAP_LC2__STRAP_ESM_RECAL_NEEDED__SHIFT 0x3 |
|---|
| 110246 | #define BIFP5_PCIEP_STRAP_LC2__STRAP_ESM_CALIB_TIME__SHIFT 0x4 |
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| 110247 | #define BIFP5_PCIEP_STRAP_LC2__STRAP_ESM_QUICK_EQ_TIMEOUT__SHIFT 0x7 |
|---|
| 110248 | #define BIFP5_PCIEP_STRAP_LC2__STRAP_ESM_MODE_SUPPORTED_MASK 0x00000001L |
|---|
| 110249 | #define BIFP5_PCIEP_STRAP_LC2__STRAP_ESM_PHY_REACH_LEN_CAP_MASK 0x00000006L |
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| 110250 | #define BIFP5_PCIEP_STRAP_LC2__STRAP_ESM_RECAL_NEEDED_MASK 0x00000008L |
|---|
| 110251 | #define BIFP5_PCIEP_STRAP_LC2__STRAP_ESM_CALIB_TIME_MASK 0x00000070L |
|---|
| 110252 | #define BIFP5_PCIEP_STRAP_LC2__STRAP_ESM_QUICK_EQ_TIMEOUT_MASK 0x00000380L |
|---|
| 110253 | //BIFP5_PCIE_LC_L1_PM_SUBSTATE |
|---|
| 110254 | #define BIFP5_PCIE_LC_L1_PM_SUBSTATE__LC_L1_SUBSTATES_OVERRIDE_EN__SHIFT 0x0 |
|---|
| 110255 | #define BIFP5_PCIE_LC_L1_PM_SUBSTATE__LC_PCI_PM_L1_2_OVERRIDE__SHIFT 0x1 |
|---|
| 110256 | #define BIFP5_PCIE_LC_L1_PM_SUBSTATE__LC_PCI_PM_L1_1_OVERRIDE__SHIFT 0x2 |
|---|
| 110257 | #define BIFP5_PCIE_LC_L1_PM_SUBSTATE__LC_ASPM_L1_2_OVERRIDE__SHIFT 0x3 |
|---|
| 110258 | #define BIFP5_PCIE_LC_L1_PM_SUBSTATE__LC_ASPM_L1_1_OVERRIDE__SHIFT 0x4 |
|---|
| 110259 | #define BIFP5_PCIE_LC_L1_PM_SUBSTATE__LC_CLKREQ_FILTER_EN__SHIFT 0x5 |
|---|
| 110260 | #define BIFP5_PCIE_LC_L1_PM_SUBSTATE__LC_T_POWER_ON_SCALE__SHIFT 0x6 |
|---|
| 110261 | #define BIFP5_PCIE_LC_L1_PM_SUBSTATE__LC_T_POWER_ON_VALUE__SHIFT 0x8 |
|---|
| 110262 | #define BIFP5_PCIE_LC_L1_PM_SUBSTATE__T_POWER_ON_FCH_COPY_EN__SHIFT 0xd |
|---|
| 110263 | #define BIFP5_PCIE_LC_L1_PM_SUBSTATE__T_POWER_ON_FCH_COPY_TRIGGER__SHIFT 0xe |
|---|
| 110264 | #define BIFP5_PCIE_LC_L1_PM_SUBSTATE__LC_L1_2_BLOCK_EXIT_PG_COMMIT__SHIFT 0xf |
|---|
| 110265 | #define BIFP5_PCIE_LC_L1_PM_SUBSTATE__LC_L1_1_POWERDOWN__SHIFT 0x10 |
|---|
| 110266 | #define BIFP5_PCIE_LC_L1_PM_SUBSTATE__LC_L1_2_POWERDOWN__SHIFT 0x14 |
|---|
| 110267 | #define BIFP5_PCIE_LC_L1_PM_SUBSTATE__LC_DEFER_L1_2_EXIT__SHIFT 0x17 |
|---|
| 110268 | #define BIFP5_PCIE_LC_L1_PM_SUBSTATE__LC_WAKE_FROM_ASPM_L1_ON_PM_CONTROL_CLEAR__SHIFT 0x1a |
|---|
| 110269 | #define BIFP5_PCIE_LC_L1_PM_SUBSTATE__LC_FORCE_L1_PG_EXIT_ON_REG_WRITE__SHIFT 0x1b |
|---|
| 110270 | #define BIFP5_PCIE_LC_L1_PM_SUBSTATE__LC_QUICK_L1_1_ABORT_IN_L1__SHIFT 0x1c |
|---|
| 110271 | #define BIFP5_PCIE_LC_L1_PM_SUBSTATE__LC_QUICK_L1_2_ABORT_IN_L1__SHIFT 0x1d |
|---|
| 110272 | #define BIFP5_PCIE_LC_L1_PM_SUBSTATE__LC_AUX_COUNT_REFCLK_INCREMENT_EN__SHIFT 0x1e |
|---|
| 110273 | #define BIFP5_PCIE_LC_L1_PM_SUBSTATE__LC_AUX_COUNT_REFCLK_INCREMENT_USE_PCS_SIDEBAND__SHIFT 0x1f |
|---|
| 110274 | #define BIFP5_PCIE_LC_L1_PM_SUBSTATE__LC_L1_SUBSTATES_OVERRIDE_EN_MASK 0x00000001L |
|---|
| 110275 | #define BIFP5_PCIE_LC_L1_PM_SUBSTATE__LC_PCI_PM_L1_2_OVERRIDE_MASK 0x00000002L |
|---|
| 110276 | #define BIFP5_PCIE_LC_L1_PM_SUBSTATE__LC_PCI_PM_L1_1_OVERRIDE_MASK 0x00000004L |
|---|
| 110277 | #define BIFP5_PCIE_LC_L1_PM_SUBSTATE__LC_ASPM_L1_2_OVERRIDE_MASK 0x00000008L |
|---|
| 110278 | #define BIFP5_PCIE_LC_L1_PM_SUBSTATE__LC_ASPM_L1_1_OVERRIDE_MASK 0x00000010L |
|---|
| 110279 | #define BIFP5_PCIE_LC_L1_PM_SUBSTATE__LC_CLKREQ_FILTER_EN_MASK 0x00000020L |
|---|
| 110280 | #define BIFP5_PCIE_LC_L1_PM_SUBSTATE__LC_T_POWER_ON_SCALE_MASK 0x000000C0L |
|---|
| 110281 | #define BIFP5_PCIE_LC_L1_PM_SUBSTATE__LC_T_POWER_ON_VALUE_MASK 0x00001F00L |
|---|
| 110282 | #define BIFP5_PCIE_LC_L1_PM_SUBSTATE__T_POWER_ON_FCH_COPY_EN_MASK 0x00002000L |
|---|
| 110283 | #define BIFP5_PCIE_LC_L1_PM_SUBSTATE__T_POWER_ON_FCH_COPY_TRIGGER_MASK 0x00004000L |
|---|
| 110284 | #define BIFP5_PCIE_LC_L1_PM_SUBSTATE__LC_L1_2_BLOCK_EXIT_PG_COMMIT_MASK 0x00008000L |
|---|
| 110285 | #define BIFP5_PCIE_LC_L1_PM_SUBSTATE__LC_L1_1_POWERDOWN_MASK 0x00070000L |
|---|
| 110286 | #define BIFP5_PCIE_LC_L1_PM_SUBSTATE__LC_L1_2_POWERDOWN_MASK 0x00700000L |
|---|
| 110287 | #define BIFP5_PCIE_LC_L1_PM_SUBSTATE__LC_DEFER_L1_2_EXIT_MASK 0x03800000L |
|---|
| 110288 | #define BIFP5_PCIE_LC_L1_PM_SUBSTATE__LC_WAKE_FROM_ASPM_L1_ON_PM_CONTROL_CLEAR_MASK 0x04000000L |
|---|
| 110289 | #define BIFP5_PCIE_LC_L1_PM_SUBSTATE__LC_FORCE_L1_PG_EXIT_ON_REG_WRITE_MASK 0x08000000L |
|---|
| 110290 | #define BIFP5_PCIE_LC_L1_PM_SUBSTATE__LC_QUICK_L1_1_ABORT_IN_L1_MASK 0x10000000L |
|---|
| 110291 | #define BIFP5_PCIE_LC_L1_PM_SUBSTATE__LC_QUICK_L1_2_ABORT_IN_L1_MASK 0x20000000L |
|---|
| 110292 | #define BIFP5_PCIE_LC_L1_PM_SUBSTATE__LC_AUX_COUNT_REFCLK_INCREMENT_EN_MASK 0x40000000L |
|---|
| 110293 | #define BIFP5_PCIE_LC_L1_PM_SUBSTATE__LC_AUX_COUNT_REFCLK_INCREMENT_USE_PCS_SIDEBAND_MASK 0x80000000L |
|---|
| 110294 | //BIFP5_PCIE_LC_L1_PM_SUBSTATE2 |
|---|
| 110295 | #define BIFP5_PCIE_LC_L1_PM_SUBSTATE2__LC_CM_RESTORE_TIME__SHIFT 0x0 |
|---|
| 110296 | #define BIFP5_PCIE_LC_L1_PM_SUBSTATE2__LC_LTR_THRESHOLD_SCALE__SHIFT 0x8 |
|---|
| 110297 | #define BIFP5_PCIE_LC_L1_PM_SUBSTATE2__LC_AUX_COUNT_REFCLK_INCREMENT_INTERNAL_POWERDOWN__SHIFT 0xe |
|---|
| 110298 | #define BIFP5_PCIE_LC_L1_PM_SUBSTATE2__LC_AUX_COUNT_REFCLK_INCREMENT_INTERNAL_P2_EDGE__SHIFT 0xf |
|---|
| 110299 | #define BIFP5_PCIE_LC_L1_PM_SUBSTATE2__LC_LTR_THRESHOLD_VALUE__SHIFT 0x10 |
|---|
| 110300 | #define BIFP5_PCIE_LC_L1_PM_SUBSTATE2__LC_DELAY_POWERDOWN_P2_L1_2_EXIT__SHIFT 0x1b |
|---|
| 110301 | #define BIFP5_PCIE_LC_L1_PM_SUBSTATE2__LC_DELAY_REFCLK_L1_2_T_POWERON__SHIFT 0x1c |
|---|
| 110302 | #define BIFP5_PCIE_LC_L1_PM_SUBSTATE2__LC_IGNORE_RX_ELEC_IDLE_IN_L1_2__SHIFT 0x1d |
|---|
| 110303 | #define BIFP5_PCIE_LC_L1_PM_SUBSTATE2__LC_SKIP_L1_2_POWERDOWN_IN_ABORTED_ENTRY__SHIFT 0x1e |
|---|
| 110304 | #define BIFP5_PCIE_LC_L1_PM_SUBSTATE2__LC_BLOCK_NEAREND_L1_2_WAKEUP__SHIFT 0x1f |
|---|
| 110305 | #define BIFP5_PCIE_LC_L1_PM_SUBSTATE2__LC_CM_RESTORE_TIME_MASK 0x000000FFL |
|---|
| 110306 | #define BIFP5_PCIE_LC_L1_PM_SUBSTATE2__LC_LTR_THRESHOLD_SCALE_MASK 0x00000700L |
|---|
| 110307 | #define BIFP5_PCIE_LC_L1_PM_SUBSTATE2__LC_AUX_COUNT_REFCLK_INCREMENT_INTERNAL_POWERDOWN_MASK 0x00004000L |
|---|
| 110308 | #define BIFP5_PCIE_LC_L1_PM_SUBSTATE2__LC_AUX_COUNT_REFCLK_INCREMENT_INTERNAL_P2_EDGE_MASK 0x00008000L |
|---|
| 110309 | #define BIFP5_PCIE_LC_L1_PM_SUBSTATE2__LC_LTR_THRESHOLD_VALUE_MASK 0x03FF0000L |
|---|
| 110310 | #define BIFP5_PCIE_LC_L1_PM_SUBSTATE2__LC_DELAY_POWERDOWN_P2_L1_2_EXIT_MASK 0x08000000L |
|---|
| 110311 | #define BIFP5_PCIE_LC_L1_PM_SUBSTATE2__LC_DELAY_REFCLK_L1_2_T_POWERON_MASK 0x10000000L |
|---|
| 110312 | #define BIFP5_PCIE_LC_L1_PM_SUBSTATE2__LC_IGNORE_RX_ELEC_IDLE_IN_L1_2_MASK 0x20000000L |
|---|
| 110313 | #define BIFP5_PCIE_LC_L1_PM_SUBSTATE2__LC_SKIP_L1_2_POWERDOWN_IN_ABORTED_ENTRY_MASK 0x40000000L |
|---|
| 110314 | #define BIFP5_PCIE_LC_L1_PM_SUBSTATE2__LC_BLOCK_NEAREND_L1_2_WAKEUP_MASK 0x80000000L |
|---|
| 110315 | //BIFP5_PCIE_LC_L1_PM_SUBSTATE3 |
|---|
| 110316 | #define BIFP5_PCIE_LC_L1_PM_SUBSTATE3__T_POWER_ON_FCH_TARGET_ADDRESS_LO__SHIFT 0x0 |
|---|
| 110317 | #define BIFP5_PCIE_LC_L1_PM_SUBSTATE3__T_POWER_ON_FCH_TARGET_ADDRESS_LO_MASK 0xFFFFFFFFL |
|---|
| 110318 | //BIFP5_PCIE_LC_L1_PM_SUBSTATE4 |
|---|
| 110319 | #define BIFP5_PCIE_LC_L1_PM_SUBSTATE4__T_POWER_ON_FCH_TARGET_ADDRESS_HI__SHIFT 0x0 |
|---|
| 110320 | #define BIFP5_PCIE_LC_L1_PM_SUBSTATE4__T_POWER_ON_FCH_TARGET_ADDRESS_HI_MASK 0xFFFFFFFFL |
|---|
| 110321 | //BIFP5_PCIE_LC_L1_PM_SUBSTATE5 |
|---|
| 110322 | #define BIFP5_PCIE_LC_L1_PM_SUBSTATE5__T_POWER_ON_FCH_L12_CLKREQ_DELAY__SHIFT 0x0 |
|---|
| 110323 | #define BIFP5_PCIE_LC_L1_PM_SUBSTATE5__LC_RECOVERY_WAIT_FOR_ASPM_NAK_ABORT_TIMER__SHIFT 0x8 |
|---|
| 110324 | #define BIFP5_PCIE_LC_L1_PM_SUBSTATE5__LC_BLOCK_EI_L1_REFCLK_OFF__SHIFT 0x1e |
|---|
| 110325 | #define BIFP5_PCIE_LC_L1_PM_SUBSTATE5__LC_IGNORE_ALL_RX_ELEC_IDLE_IN_L1SS__SHIFT 0x1f |
|---|
| 110326 | #define BIFP5_PCIE_LC_L1_PM_SUBSTATE5__T_POWER_ON_FCH_L12_CLKREQ_DELAY_MASK 0x000000FFL |
|---|
| 110327 | #define BIFP5_PCIE_LC_L1_PM_SUBSTATE5__LC_RECOVERY_WAIT_FOR_ASPM_NAK_ABORT_TIMER_MASK 0x00000300L |
|---|
| 110328 | #define BIFP5_PCIE_LC_L1_PM_SUBSTATE5__LC_BLOCK_EI_L1_REFCLK_OFF_MASK 0x40000000L |
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| 110329 | #define BIFP5_PCIE_LC_L1_PM_SUBSTATE5__LC_IGNORE_ALL_RX_ELEC_IDLE_IN_L1SS_MASK 0x80000000L |
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| 110330 | //BIFP5_PCIEP_BCH_ECC_CNTL |
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| 110331 | #define BIFP5_PCIEP_BCH_ECC_CNTL__STRAP_BCH_ECC_EN__SHIFT 0x0 |
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| 110333 | #define BIFP5_PCIEP_BCH_ECC_CNTL__BCH_ECC_ERROR_STATUS__SHIFT 0x10 |
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| 110334 | #define BIFP5_PCIEP_BCH_ECC_CNTL__STRAP_BCH_ECC_EN_MASK 0x00000001L |
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| 110335 | #define BIFP5_PCIEP_BCH_ECC_CNTL__BCH_ECC_ERROR_THRESHOLD_MASK 0x0000FF00L |
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| 110336 | #define BIFP5_PCIEP_BCH_ECC_CNTL__BCH_ECC_ERROR_STATUS_MASK 0xFFFF0000L |
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| 110337 | //BIFP5_PCIEP_HPGI_PRIVATE |
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| 110340 | #define BIFP5_PCIEP_HPGI_PRIVATE__HPGI_DL_ACTIVE_STATE_PRIVATE__SHIFT 0x8 |
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| 110341 | #define BIFP5_PCIEP_HPGI_PRIVATE__HPGI_DL_ACTIVE_CHANGED_PRIVATE__SHIFT 0x9 |
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| 110342 | #define BIFP5_PCIEP_HPGI_PRIVATE__PRESENCE_DETECT_CHANGED_PRIVATE_MASK 0x00000008L |
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| 110343 | #define BIFP5_PCIEP_HPGI_PRIVATE__PRESENCE_DETECT_STATE_PRIVATE_MASK 0x00000040L |
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| 110344 | #define BIFP5_PCIEP_HPGI_PRIVATE__HPGI_DL_ACTIVE_STATE_PRIVATE_MASK 0x00000100L |
|---|
| 110345 | #define BIFP5_PCIEP_HPGI_PRIVATE__HPGI_DL_ACTIVE_CHANGED_PRIVATE_MASK 0x00000200L |
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| 110346 | //BIFP5_PCIEP_HPGI |
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| 110349 | #define BIFP5_PCIEP_HPGI__REG_HPGI_DEASSERT_TO_SMI_EN__SHIFT 0x2 |
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| 110350 | #define BIFP5_PCIEP_HPGI__REG_HPGI_DEASSERT_TO_SCI_EN__SHIFT 0x3 |
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| 110351 | #define BIFP5_PCIEP_HPGI__REG_HPGI_HOOK__SHIFT 0x7 |
|---|
| 110352 | #define BIFP5_PCIEP_HPGI__HPGI_REG_ASSERT_TO_SMI_STATUS__SHIFT 0x8 |
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| 110353 | #define BIFP5_PCIEP_HPGI__HPGI_REG_ASSERT_TO_SCI_STATUS__SHIFT 0x9 |
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| 110357 | #define BIFP5_PCIEP_HPGI__REG_HPGI_PRESENCE_DETECT_STATE_CHANGE_EN__SHIFT 0x10 |
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| 110358 | #define BIFP5_PCIEP_HPGI__HPGI_BLOCK_DL_ACTIVE_INT__SHIFT 0x11 |
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| 110359 | #define BIFP5_PCIEP_HPGI__REG_HPGI_ASSERT_TO_SMI_EN_MASK 0x00000001L |
|---|
| 110360 | #define BIFP5_PCIEP_HPGI__REG_HPGI_ASSERT_TO_SCI_EN_MASK 0x00000002L |
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| 110361 | #define BIFP5_PCIEP_HPGI__REG_HPGI_DEASSERT_TO_SMI_EN_MASK 0x00000004L |
|---|
| 110362 | #define BIFP5_PCIEP_HPGI__REG_HPGI_DEASSERT_TO_SCI_EN_MASK 0x00000008L |
|---|
| 110363 | #define BIFP5_PCIEP_HPGI__REG_HPGI_HOOK_MASK 0x00000080L |
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| 110364 | #define BIFP5_PCIEP_HPGI__HPGI_REG_ASSERT_TO_SMI_STATUS_MASK 0x00000100L |
|---|
| 110365 | #define BIFP5_PCIEP_HPGI__HPGI_REG_ASSERT_TO_SCI_STATUS_MASK 0x00000200L |
|---|
| 110366 | #define BIFP5_PCIEP_HPGI__HPGI_REG_DEASSERT_TO_SMI_STATUS_MASK 0x00000400L |
|---|
| 110367 | #define BIFP5_PCIEP_HPGI__HPGI_REG_DEASSERT_TO_SCI_STATUS_MASK 0x00000800L |
|---|
| 110368 | #define BIFP5_PCIEP_HPGI__HPGI_REG_PRESENCE_DETECT_STATE_CHANGE_STATUS_MASK 0x00008000L |
|---|
| 110369 | #define BIFP5_PCIEP_HPGI__REG_HPGI_PRESENCE_DETECT_STATE_CHANGE_EN_MASK 0x00010000L |
|---|
| 110370 | #define BIFP5_PCIEP_HPGI__HPGI_BLOCK_DL_ACTIVE_INT_MASK 0x00020000L |
|---|
| 110371 | //BIFP5_PCIEP_HCNT_DESCRIPTOR |
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| 110372 | #define BIFP5_PCIEP_HCNT_DESCRIPTOR__HTPLG_CNTL_DESCRIPTOR_SLOT_NUM__SHIFT 0x0 |
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|---|
| 110374 | #define BIFP5_PCIEP_HCNT_DESCRIPTOR__HTPLG_CNTL_DESCRIPTOR_SLOT_NUM_MASK 0x00001FFFL |
|---|
| 110375 | #define BIFP5_PCIEP_HCNT_DESCRIPTOR__HTPLG_CNTL_DESCRIPTOR_PORT_ACTIVE_MASK 0x80000000L |
|---|
| 110376 | //BIFP5_PCIEP_PERF_CNTL_COUNT_TXCLK |
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| 110377 | #define BIFP5_PCIEP_PERF_CNTL_COUNT_TXCLK__PERF_TXCLK_COUNTER__SHIFT 0x0 |
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|---|
| 110379 | #define BIFP5_PCIEP_PERF_CNTL_COUNT_TXCLK__PERF_TXCLK_COUNTER_FULL__SHIFT 0x18 |
|---|
| 110380 | #define BIFP5_PCIEP_PERF_CNTL_COUNT_TXCLK__PERF_TXCLK_COUNTER_MASK 0x0000FFFFL |
|---|
| 110381 | #define BIFP5_PCIEP_PERF_CNTL_COUNT_TXCLK__PERF_TXCLK_EVENT_SEL_MASK 0x00FF0000L |
|---|
| 110382 | #define BIFP5_PCIEP_PERF_CNTL_COUNT_TXCLK__PERF_TXCLK_COUNTER_FULL_MASK 0x01000000L |
|---|
| 110383 | //BIFP5_PCIE_LC_CNTL8 |
|---|
| 110384 | #define BIFP5_PCIE_LC_CNTL8__LC_FOM_TIME__SHIFT 0x0 |
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| 110385 | #define BIFP5_PCIE_LC_CNTL8__LC_EX_SEARCH_TRAVERSAL_MODE__SHIFT 0x2 |
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| 110386 | #define BIFP5_PCIE_LC_CNTL8__LC_LOCK_IN_EQ_RESPONSE__SHIFT 0x3 |
|---|
| 110387 | #define BIFP5_PCIE_LC_CNTL8__LC_ESM_RATE0_TIMER_FACTOR__SHIFT 0x4 |
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| 110388 | #define BIFP5_PCIE_LC_CNTL8__LC_ESM_RATE1_TIMER_FACTOR__SHIFT 0x6 |
|---|
| 110389 | #define BIFP5_PCIE_LC_CNTL8__LC_ESM_RATE2_TIMER_FACTOR__SHIFT 0x8 |
|---|
| 110390 | #define BIFP5_PCIE_LC_CNTL8__LC_USC_ACCEPTABLE_PRESETS__SHIFT 0xa |
|---|
| 110391 | #define BIFP5_PCIE_LC_CNTL8__LC_FORCE_LOOPBACK_EQ_ON__SHIFT 0x14 |
|---|
| 110392 | #define BIFP5_PCIE_LC_CNTL8__LC_LOOPBACK_EQ_IN_PROGRESS__SHIFT 0x15 |
|---|
| 110393 | #define BIFP5_PCIE_LC_CNTL8__LC_FORCE_LOOPBACK_EQ_TRANSMIT_MOD_COMP_PATTERN__SHIFT 0x16 |
|---|
| 110394 | #define BIFP5_PCIE_LC_CNTL8__LC_LOOPBACK_EQ_TRANSMIT_MOD_COMP_PATTERN__SHIFT 0x17 |
|---|
| 110395 | #define BIFP5_PCIE_LC_CNTL8__LC_FORCE_LOOPBACK_EQ_LANE_UNDER_TEST__SHIFT 0x18 |
|---|
| 110396 | #define BIFP5_PCIE_LC_CNTL8__LC_LOOPBACK_EQ_LANE_UNDER_TEST__SHIFT 0x1c |
|---|
| 110397 | #define BIFP5_PCIE_LC_CNTL8__LC_FOM_TIME_MASK 0x00000003L |
|---|
| 110398 | #define BIFP5_PCIE_LC_CNTL8__LC_EX_SEARCH_TRAVERSAL_MODE_MASK 0x00000004L |
|---|
| 110399 | #define BIFP5_PCIE_LC_CNTL8__LC_LOCK_IN_EQ_RESPONSE_MASK 0x00000008L |
|---|
| 110400 | #define BIFP5_PCIE_LC_CNTL8__LC_ESM_RATE0_TIMER_FACTOR_MASK 0x00000030L |
|---|
| 110401 | #define BIFP5_PCIE_LC_CNTL8__LC_ESM_RATE1_TIMER_FACTOR_MASK 0x000000C0L |
|---|
| 110402 | #define BIFP5_PCIE_LC_CNTL8__LC_ESM_RATE2_TIMER_FACTOR_MASK 0x00000300L |
|---|
| 110403 | #define BIFP5_PCIE_LC_CNTL8__LC_USC_ACCEPTABLE_PRESETS_MASK 0x000FFC00L |
|---|
| 110404 | #define BIFP5_PCIE_LC_CNTL8__LC_FORCE_LOOPBACK_EQ_ON_MASK 0x00100000L |
|---|
| 110405 | #define BIFP5_PCIE_LC_CNTL8__LC_LOOPBACK_EQ_IN_PROGRESS_MASK 0x00200000L |
|---|
| 110406 | #define BIFP5_PCIE_LC_CNTL8__LC_FORCE_LOOPBACK_EQ_TRANSMIT_MOD_COMP_PATTERN_MASK 0x00400000L |
|---|
| 110407 | #define BIFP5_PCIE_LC_CNTL8__LC_LOOPBACK_EQ_TRANSMIT_MOD_COMP_PATTERN_MASK 0x00800000L |
|---|
| 110408 | #define BIFP5_PCIE_LC_CNTL8__LC_FORCE_LOOPBACK_EQ_LANE_UNDER_TEST_MASK 0x0F000000L |
|---|
| 110409 | #define BIFP5_PCIE_LC_CNTL8__LC_LOOPBACK_EQ_LANE_UNDER_TEST_MASK 0xF0000000L |
|---|
| 110410 | //BIFP5_PCIE_LC_CNTL9 |
|---|
| 110411 | #define BIFP5_PCIE_LC_CNTL9__LC_RESET_RCVR_DETECTED_ALL_ARCS__SHIFT 0x0 |
|---|
| 110412 | #define BIFP5_PCIE_LC_CNTL9__LC_LOOPBACK_WAIT_FOR_ALL_ACTIVE_LANES__SHIFT 0x1 |
|---|
| 110413 | #define BIFP5_PCIE_LC_CNTL9__LC_CHECK_EC_GEN3_LOOPBACK_ACTIVE__SHIFT 0x2 |
|---|
| 110414 | #define BIFP5_PCIE_LC_CNTL9__LC_LOOPBACK_EQ_ARC_EN__SHIFT 0x3 |
|---|
| 110415 | #define BIFP5_PCIE_LC_CNTL9__LC_LOOPBACK_EQ_TRANSMIT_MOD_COMP_PATTERN_EN__SHIFT 0x4 |
|---|
| 110416 | #define BIFP5_PCIE_LC_CNTL9__LC_ENFORCE_SINGLE_L1_SUBSTATE_CLK_PDWN_ASSERTION_EN__SHIFT 0x5 |
|---|
| 110417 | #define BIFP5_PCIE_LC_CNTL9__LC_EXT_ASPM_L12_COMMONMODE_COUNT_METHOD__SHIFT 0x6 |
|---|
| 110418 | #define BIFP5_PCIE_LC_CNTL9__LC_ALT_RX_EQ_IN_PROGRESS_EN__SHIFT 0x7 |
|---|
| 110419 | #define BIFP5_PCIE_LC_CNTL9__LC_USE_LONG_SERIAL_QUICKSIM_TIMEOUTS__SHIFT 0x8 |
|---|
| 110420 | #define BIFP5_PCIE_LC_CNTL9__LC_ALLOW_DLLPS_OTHER_SIDE_REMOVE_SPEED__SHIFT 0x9 |
|---|
| 110421 | #define BIFP5_PCIE_LC_CNTL9__LC_DELAY_POLL_COMP_SPD_CHG_AFTER_TXMARGIN__SHIFT 0xa |
|---|
| 110422 | #define BIFP5_PCIE_LC_CNTL9__LC_RESET_SKP_SELECT_16GT_ON_TRAINING_BIT__SHIFT 0xb |
|---|
| 110423 | #define BIFP5_PCIE_LC_CNTL9__LC_TRAINING_BITS_REQUIRED__SHIFT 0xc |
|---|
| 110424 | #define BIFP5_PCIE_LC_CNTL9__LC_REPEAT_RXEQEVAL_AFTER_TIMEOUT__SHIFT 0xe |
|---|
| 110425 | #define BIFP5_PCIE_LC_CNTL9__LC_CPM_IDLE_REFCLKREQ_CHECK__SHIFT 0xf |
|---|
| 110426 | #define BIFP5_PCIE_LC_CNTL9__LC_REFCLK_OFF_NO_RCVR_LANES__SHIFT 0x10 |
|---|
| 110427 | #define BIFP5_PCIE_LC_CNTL9__LC_INDEPENDENT_CHIP_PCS_REFCLKREQ_EN__SHIFT 0x11 |
|---|
| 110428 | #define BIFP5_PCIE_LC_CNTL9__LC_REFCLKREQ_IN_HOLD_TRAINING__SHIFT 0x12 |
|---|
| 110429 | #define BIFP5_PCIE_LC_CNTL9__LC_DEASSERT_REFCLKREQ_IN_NON_SS_L1__SHIFT 0x13 |
|---|
| 110430 | #define BIFP5_PCIE_LC_CNTL9__LC_HOLD_REFCLKREQ_UNTIL_L1SS_POWERDOWN__SHIFT 0x14 |
|---|
| 110431 | #define BIFP5_PCIE_LC_CNTL9__LC_CLKGATE_WAIT_FOR_REFCLKACK__SHIFT 0x15 |
|---|
| 110432 | #define BIFP5_PCIE_LC_CNTL9__LC_DYN_LANES_L1_SS_POWERDOWN__SHIFT 0x16 |
|---|
| 110433 | #define BIFP5_PCIE_LC_CNTL9__LC_USE_OLD_PHYSTATUS_FOR_POWERDOWN_INACTIVE__SHIFT 0x17 |
|---|
| 110434 | #define BIFP5_PCIE_LC_CNTL9__LC_BLOCK_L0s_FOR_POWERDOWN_CHANGE__SHIFT 0x18 |
|---|
| 110435 | #define BIFP5_PCIE_LC_CNTL9__LC_RECOVERY_WAIT_FOR_ASPM_NAK__SHIFT 0x19 |
|---|
| 110436 | #define BIFP5_PCIE_LC_CNTL9__LC_WAIT_FOR_NONPAD_LINK_NUM_LANE0__SHIFT 0x1a |
|---|
| 110437 | #define BIFP5_PCIE_LC_CNTL9__LC_CLR_LINK_LANE_NUM_ON_NO_TSX_LANE__SHIFT 0x1b |
|---|
| 110438 | #define BIFP5_PCIE_LC_CNTL9__LC_USE_NEW_EQ_SYMBOL_6_EN__SHIFT 0x1c |
|---|
| 110439 | #define BIFP5_PCIE_LC_CNTL9__LC_DEC_FAILED_SPEED_CHANGE_COUNT_ABORT_BYPASS_TO_HIGH_RATE__SHIFT 0x1d |
|---|
| 110440 | #define BIFP5_PCIE_LC_CNTL9__LC_CONFIG_WAIT_FOR_EIEOS__SHIFT 0x1e |
|---|
| 110441 | #define BIFP5_PCIE_LC_CNTL9__LC_HOLD_TLP_TO_XMIT_PULSE_IN_L1__SHIFT 0x1f |
|---|
| 110442 | #define BIFP5_PCIE_LC_CNTL9__LC_RESET_RCVR_DETECTED_ALL_ARCS_MASK 0x00000001L |
|---|
| 110443 | #define BIFP5_PCIE_LC_CNTL9__LC_LOOPBACK_WAIT_FOR_ALL_ACTIVE_LANES_MASK 0x00000002L |
|---|
| 110444 | #define BIFP5_PCIE_LC_CNTL9__LC_CHECK_EC_GEN3_LOOPBACK_ACTIVE_MASK 0x00000004L |
|---|
| 110445 | #define BIFP5_PCIE_LC_CNTL9__LC_LOOPBACK_EQ_ARC_EN_MASK 0x00000008L |
|---|
| 110446 | #define BIFP5_PCIE_LC_CNTL9__LC_LOOPBACK_EQ_TRANSMIT_MOD_COMP_PATTERN_EN_MASK 0x00000010L |
|---|
| 110447 | #define BIFP5_PCIE_LC_CNTL9__LC_ENFORCE_SINGLE_L1_SUBSTATE_CLK_PDWN_ASSERTION_EN_MASK 0x00000020L |
|---|
| 110448 | #define BIFP5_PCIE_LC_CNTL9__LC_EXT_ASPM_L12_COMMONMODE_COUNT_METHOD_MASK 0x00000040L |
|---|
| 110449 | #define BIFP5_PCIE_LC_CNTL9__LC_ALT_RX_EQ_IN_PROGRESS_EN_MASK 0x00000080L |
|---|
| 110450 | #define BIFP5_PCIE_LC_CNTL9__LC_USE_LONG_SERIAL_QUICKSIM_TIMEOUTS_MASK 0x00000100L |
|---|
| 110451 | #define BIFP5_PCIE_LC_CNTL9__LC_ALLOW_DLLPS_OTHER_SIDE_REMOVE_SPEED_MASK 0x00000200L |
|---|
| 110452 | #define BIFP5_PCIE_LC_CNTL9__LC_DELAY_POLL_COMP_SPD_CHG_AFTER_TXMARGIN_MASK 0x00000400L |
|---|
| 110453 | #define BIFP5_PCIE_LC_CNTL9__LC_RESET_SKP_SELECT_16GT_ON_TRAINING_BIT_MASK 0x00000800L |
|---|
| 110454 | #define BIFP5_PCIE_LC_CNTL9__LC_TRAINING_BITS_REQUIRED_MASK 0x00003000L |
|---|
| 110455 | #define BIFP5_PCIE_LC_CNTL9__LC_REPEAT_RXEQEVAL_AFTER_TIMEOUT_MASK 0x00004000L |
|---|
| 110456 | #define BIFP5_PCIE_LC_CNTL9__LC_CPM_IDLE_REFCLKREQ_CHECK_MASK 0x00008000L |
|---|
| 110457 | #define BIFP5_PCIE_LC_CNTL9__LC_REFCLK_OFF_NO_RCVR_LANES_MASK 0x00010000L |
|---|
| 110458 | #define BIFP5_PCIE_LC_CNTL9__LC_INDEPENDENT_CHIP_PCS_REFCLKREQ_EN_MASK 0x00020000L |
|---|
| 110459 | #define BIFP5_PCIE_LC_CNTL9__LC_REFCLKREQ_IN_HOLD_TRAINING_MASK 0x00040000L |
|---|
| 110460 | #define BIFP5_PCIE_LC_CNTL9__LC_DEASSERT_REFCLKREQ_IN_NON_SS_L1_MASK 0x00080000L |
|---|
| 110461 | #define BIFP5_PCIE_LC_CNTL9__LC_HOLD_REFCLKREQ_UNTIL_L1SS_POWERDOWN_MASK 0x00100000L |
|---|
| 110462 | #define BIFP5_PCIE_LC_CNTL9__LC_CLKGATE_WAIT_FOR_REFCLKACK_MASK 0x00200000L |
|---|
| 110463 | #define BIFP5_PCIE_LC_CNTL9__LC_DYN_LANES_L1_SS_POWERDOWN_MASK 0x00400000L |
|---|
| 110464 | #define BIFP5_PCIE_LC_CNTL9__LC_USE_OLD_PHYSTATUS_FOR_POWERDOWN_INACTIVE_MASK 0x00800000L |
|---|
| 110465 | #define BIFP5_PCIE_LC_CNTL9__LC_BLOCK_L0s_FOR_POWERDOWN_CHANGE_MASK 0x01000000L |
|---|
| 110466 | #define BIFP5_PCIE_LC_CNTL9__LC_RECOVERY_WAIT_FOR_ASPM_NAK_MASK 0x02000000L |
|---|
| 110467 | #define BIFP5_PCIE_LC_CNTL9__LC_WAIT_FOR_NONPAD_LINK_NUM_LANE0_MASK 0x04000000L |
|---|
| 110468 | #define BIFP5_PCIE_LC_CNTL9__LC_CLR_LINK_LANE_NUM_ON_NO_TSX_LANE_MASK 0x08000000L |
|---|
| 110469 | #define BIFP5_PCIE_LC_CNTL9__LC_USE_NEW_EQ_SYMBOL_6_EN_MASK 0x10000000L |
|---|
| 110470 | #define BIFP5_PCIE_LC_CNTL9__LC_DEC_FAILED_SPEED_CHANGE_COUNT_ABORT_BYPASS_TO_HIGH_RATE_MASK 0x20000000L |
|---|
| 110471 | #define BIFP5_PCIE_LC_CNTL9__LC_CONFIG_WAIT_FOR_EIEOS_MASK 0x40000000L |
|---|
| 110472 | #define BIFP5_PCIE_LC_CNTL9__LC_HOLD_TLP_TO_XMIT_PULSE_IN_L1_MASK 0x80000000L |
|---|
| 110473 | //BIFP5_PCIE_LC_FORCE_COEFF2 |
|---|
| 110474 | #define BIFP5_PCIE_LC_FORCE_COEFF2__LC_FORCE_COEFF_16GT__SHIFT 0x0 |
|---|
| 110475 | #define BIFP5_PCIE_LC_FORCE_COEFF2__LC_FORCE_PRE_CURSOR_16GT__SHIFT 0x1 |
|---|
| 110476 | #define BIFP5_PCIE_LC_FORCE_COEFF2__LC_FORCE_CURSOR_16GT__SHIFT 0x7 |
|---|
| 110477 | #define BIFP5_PCIE_LC_FORCE_COEFF2__LC_FORCE_POST_CURSOR_16GT__SHIFT 0xd |
|---|
| 110478 | #define BIFP5_PCIE_LC_FORCE_COEFF2__LC_3X3_COEFF_SEARCH_EN_16GT__SHIFT 0x13 |
|---|
| 110479 | #define BIFP5_PCIE_LC_FORCE_COEFF2__LC_FORCE_COEFF_16GT_MASK 0x00000001L |
|---|
| 110480 | #define BIFP5_PCIE_LC_FORCE_COEFF2__LC_FORCE_PRE_CURSOR_16GT_MASK 0x0000007EL |
|---|
| 110481 | #define BIFP5_PCIE_LC_FORCE_COEFF2__LC_FORCE_CURSOR_16GT_MASK 0x00001F80L |
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| 110482 | #define BIFP5_PCIE_LC_FORCE_COEFF2__LC_FORCE_POST_CURSOR_16GT_MASK 0x0007E000L |
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| 110483 | #define BIFP5_PCIE_LC_FORCE_COEFF2__LC_3X3_COEFF_SEARCH_EN_16GT_MASK 0x00080000L |
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| 110485 | #define BIFP5_PCIE_LC_FORCE_EQ_REQ_COEFF2__LC_FORCE_COEFF_IN_EQ_REQ_PHASE_16GT__SHIFT 0x0 |
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| 110486 | #define BIFP5_PCIE_LC_FORCE_EQ_REQ_COEFF2__LC_FORCE_PRE_CURSOR_REQ_16GT__SHIFT 0x1 |
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| 110487 | #define BIFP5_PCIE_LC_FORCE_EQ_REQ_COEFF2__LC_FORCE_CURSOR_REQ_16GT__SHIFT 0x7 |
|---|
| 110488 | #define BIFP5_PCIE_LC_FORCE_EQ_REQ_COEFF2__LC_FORCE_POST_CURSOR_REQ_16GT__SHIFT 0xd |
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| 110489 | #define BIFP5_PCIE_LC_FORCE_EQ_REQ_COEFF2__LC_FS_OTHER_END_16GT__SHIFT 0x13 |
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| 110490 | #define BIFP5_PCIE_LC_FORCE_EQ_REQ_COEFF2__LC_LF_OTHER_END_16GT__SHIFT 0x19 |
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| 110491 | #define BIFP5_PCIE_LC_FORCE_EQ_REQ_COEFF2__LC_FORCE_COEFF_IN_EQ_REQ_PHASE_16GT_MASK 0x00000001L |
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| 110493 | #define BIFP5_PCIE_LC_FORCE_EQ_REQ_COEFF2__LC_FORCE_CURSOR_REQ_16GT_MASK 0x00001F80L |
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| 110494 | #define BIFP5_PCIE_LC_FORCE_EQ_REQ_COEFF2__LC_FORCE_POST_CURSOR_REQ_16GT_MASK 0x0007E000L |
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| 110495 | #define BIFP5_PCIE_LC_FORCE_EQ_REQ_COEFF2__LC_FS_OTHER_END_16GT_MASK 0x01F80000L |
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| 110496 | #define BIFP5_PCIE_LC_FORCE_EQ_REQ_COEFF2__LC_LF_OTHER_END_16GT_MASK 0x7E000000L |
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| 110497 | //BIFP5_PCIEP_PERF_CNTL_COUNT_TXCLK_LC |
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| 110498 | #define BIFP5_PCIEP_PERF_CNTL_COUNT_TXCLK_LC__PERF_TXCLK_COUNTER__SHIFT 0x0 |
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| 110500 | #define BIFP5_PCIEP_PERF_CNTL_COUNT_TXCLK_LC__PERF_TXCLK_COUNTER_FULL__SHIFT 0x18 |
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| 110501 | #define BIFP5_PCIEP_PERF_CNTL_COUNT_TXCLK_LC__PERF_TXCLK_COUNTER_MASK 0x0000FFFFL |
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| 110502 | #define BIFP5_PCIEP_PERF_CNTL_COUNT_TXCLK_LC__PERF_TXCLK_EVENT_SEL_MASK 0x00FF0000L |
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| 110503 | #define BIFP5_PCIEP_PERF_CNTL_COUNT_TXCLK_LC__PERF_TXCLK_COUNTER_FULL_MASK 0x01000000L |
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| 110504 | //BIFP5_PCIE_LC_FINE_GRAIN_CLK_GATE_OVERRIDES |
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| 110505 | #define BIFP5_PCIE_LC_FINE_GRAIN_CLK_GATE_OVERRIDES__LC_DISABLE_TRANSMIT_MUX_OUTPUT_GATING__SHIFT 0x0 |
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| 110507 | #define BIFP5_PCIE_LC_FINE_GRAIN_CLK_GATE_OVERRIDES__LC_DISABLE_LC_PKT_GEN_DYN_CLK_GATING__SHIFT 0x2 |
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| 110508 | #define BIFP5_PCIE_LC_FINE_GRAIN_CLK_GATE_OVERRIDES__LC_DISABLE_TRANSMIT_MUX_DYN_CLK_GATING__SHIFT 0x3 |
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| 110509 | #define BIFP5_PCIE_LC_FINE_GRAIN_CLK_GATE_OVERRIDES__LC_DISABLE_LTSSM_DYN_CLK_GATING__SHIFT 0x4 |
|---|
| 110510 | #define BIFP5_PCIE_LC_FINE_GRAIN_CLK_GATE_OVERRIDES__LC_DISABLE_TRANSMIT_MUX_OUTPUT_GATING_MASK 0x00000001L |
|---|
| 110511 | #define BIFP5_PCIE_LC_FINE_GRAIN_CLK_GATE_OVERRIDES__LC_DISABLE_SYMBOL_MUX_OUTPUT_GATING_MASK 0x00000002L |
|---|
| 110512 | #define BIFP5_PCIE_LC_FINE_GRAIN_CLK_GATE_OVERRIDES__LC_DISABLE_LC_PKT_GEN_DYN_CLK_GATING_MASK 0x00000004L |
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| 110513 | #define BIFP5_PCIE_LC_FINE_GRAIN_CLK_GATE_OVERRIDES__LC_DISABLE_TRANSMIT_MUX_DYN_CLK_GATING_MASK 0x00000008L |
|---|
| 110514 | #define BIFP5_PCIE_LC_FINE_GRAIN_CLK_GATE_OVERRIDES__LC_DISABLE_LTSSM_DYN_CLK_GATING_MASK 0x00000010L |
|---|
| 110515 | //BIFP5_PCIE_LC_CNTL10 |
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| 110516 | #define BIFP5_PCIE_LC_CNTL10__LC_DEFAULT_PRESET_OVERRIDE_EN__SHIFT 0x0 |
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| 110517 | #define BIFP5_PCIE_LC_CNTL10__LC_DEFAULT_PRESET_OVERRIDE_MODE__SHIFT 0x1 |
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| 110518 | #define BIFP5_PCIE_LC_CNTL10__LC_DEFAULT_PRESET_OVERRIDE_PORT__SHIFT 0x2 |
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| 110519 | #define BIFP5_PCIE_LC_CNTL10__LC_DEFAULT_PRESET_OVERRIDE_RATE__SHIFT 0x3 |
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| 110520 | #define BIFP5_PCIE_LC_CNTL10__LC_DEFAULT_PRESET_OVERRIDE_VALUE__SHIFT 0x5 |
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| 110521 | #define BIFP5_PCIE_LC_CNTL10__LC_DEFAULT_PRESET_OVERRIDE_LANE__SHIFT 0x9 |
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| 110522 | #define BIFP5_PCIE_LC_CNTL10__LC_USE_PENDING_FOM_SKIP_SECOND_RXEQEVAL__SHIFT 0xd |
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| 110523 | #define BIFP5_PCIE_LC_CNTL10__LC_TIEOFF_PORTS_IGNORE_PHYSTATUS__SHIFT 0xf |
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| 110524 | #define BIFP5_PCIE_LC_CNTL10__LC_CLEAR_CNTL_SKP_SELECT_DATASTREAM_EXIT__SHIFT 0x10 |
|---|
| 110525 | #define BIFP5_PCIE_LC_CNTL10__LC_DEASSERT_REFCLKREQ_IN_L23__SHIFT 0x11 |
|---|
| 110526 | #define BIFP5_PCIE_LC_CNTL10__LC_RELEASE_CLKREQ_IN_L23__SHIFT 0x12 |
|---|
| 110527 | #define BIFP5_PCIE_LC_CNTL10__LC_RELEASE_CLKREQ_IN_NON_SS_L1__SHIFT 0x13 |
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| 110528 | #define BIFP5_PCIE_LC_CNTL10__LC_LINK_DIS_DONT_WAIT_FOR_EIOS__SHIFT 0x16 |
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| 110529 | #define BIFP5_PCIE_LC_CNTL10__LC_LSLD_EN__SHIFT 0x17 |
|---|
| 110530 | #define BIFP5_PCIE_LC_CNTL10__LC_LSLD_RATE_REQD__SHIFT 0x18 |
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| 110531 | #define BIFP5_PCIE_LC_CNTL10__LC_LSLD_MODE__SHIFT 0x1a |
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|---|
| 110533 | #define BIFP5_PCIE_LC_CNTL10__LC_LSLD_TLS_ADVERTISED__SHIFT 0x1c |
|---|
| 110534 | #define BIFP5_PCIE_LC_CNTL10__LC_LSLD_CURRENT_RATE__SHIFT 0x1e |
|---|
| 110535 | #define BIFP5_PCIE_LC_CNTL10__LC_DEFAULT_PRESET_OVERRIDE_EN_MASK 0x00000001L |
|---|
| 110536 | #define BIFP5_PCIE_LC_CNTL10__LC_DEFAULT_PRESET_OVERRIDE_MODE_MASK 0x00000002L |
|---|
| 110537 | #define BIFP5_PCIE_LC_CNTL10__LC_DEFAULT_PRESET_OVERRIDE_PORT_MASK 0x00000004L |
|---|
| 110538 | #define BIFP5_PCIE_LC_CNTL10__LC_DEFAULT_PRESET_OVERRIDE_RATE_MASK 0x00000018L |
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| 110539 | #define BIFP5_PCIE_LC_CNTL10__LC_DEFAULT_PRESET_OVERRIDE_VALUE_MASK 0x000001E0L |
|---|
| 110540 | #define BIFP5_PCIE_LC_CNTL10__LC_DEFAULT_PRESET_OVERRIDE_LANE_MASK 0x00001E00L |
|---|
| 110541 | #define BIFP5_PCIE_LC_CNTL10__LC_USE_PENDING_FOM_SKIP_SECOND_RXEQEVAL_MASK 0x00002000L |
|---|
| 110542 | #define BIFP5_PCIE_LC_CNTL10__LC_TIEOFF_PORTS_IGNORE_PHYSTATUS_MASK 0x00008000L |
|---|
| 110543 | #define BIFP5_PCIE_LC_CNTL10__LC_CLEAR_CNTL_SKP_SELECT_DATASTREAM_EXIT_MASK 0x00010000L |
|---|
| 110544 | #define BIFP5_PCIE_LC_CNTL10__LC_DEASSERT_REFCLKREQ_IN_L23_MASK 0x00020000L |
|---|
| 110545 | #define BIFP5_PCIE_LC_CNTL10__LC_RELEASE_CLKREQ_IN_L23_MASK 0x00040000L |
|---|
| 110546 | #define BIFP5_PCIE_LC_CNTL10__LC_RELEASE_CLKREQ_IN_NON_SS_L1_MASK 0x00080000L |
|---|
| 110547 | #define BIFP5_PCIE_LC_CNTL10__LC_LINK_DIS_DONT_WAIT_FOR_EIOS_MASK 0x00400000L |
|---|
| 110548 | #define BIFP5_PCIE_LC_CNTL10__LC_LSLD_EN_MASK 0x00800000L |
|---|
| 110549 | #define BIFP5_PCIE_LC_CNTL10__LC_LSLD_RATE_REQD_MASK 0x03000000L |
|---|
| 110550 | #define BIFP5_PCIE_LC_CNTL10__LC_LSLD_MODE_MASK 0x04000000L |
|---|
| 110551 | #define BIFP5_PCIE_LC_CNTL10__LC_LSLD_DONE_MASK 0x08000000L |
|---|
| 110552 | #define BIFP5_PCIE_LC_CNTL10__LC_LSLD_TLS_ADVERTISED_MASK 0x30000000L |
|---|
| 110553 | #define BIFP5_PCIE_LC_CNTL10__LC_LSLD_CURRENT_RATE_MASK 0xC0000000L |
|---|
| 110554 | //BIFP5_PCIE_LC_SAVE_RESTORE_1 |
|---|
| 110555 | #define BIFP5_PCIE_LC_SAVE_RESTORE_1__LC_SAVE_RESTORE_EN__SHIFT 0x0 |
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| 110556 | #define BIFP5_PCIE_LC_SAVE_RESTORE_1__LC_SAVE_RESTORE_DIRECTION__SHIFT 0x1 |
|---|
| 110557 | #define BIFP5_PCIE_LC_SAVE_RESTORE_1__LC_SAVE_RESTORE_INDEX__SHIFT 0x2 |
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| 110558 | #define BIFP5_PCIE_LC_SAVE_RESTORE_1__LC_SAVE_RESTORE_ACKNOWLEDGE__SHIFT 0xa |
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| 110559 | #define BIFP5_PCIE_LC_SAVE_RESTORE_1__LC_SAVE_RESTORE_DONE__SHIFT 0xb |
|---|
| 110560 | #define BIFP5_PCIE_LC_SAVE_RESTORE_1__LC_SAVE_RESTORE_FAST_RESTORE_EN__SHIFT 0xc |
|---|
| 110561 | #define BIFP5_PCIE_LC_SAVE_RESTORE_1__LC_SAVE_RESTORE_EQ_SETTINGS_RESTORED__SHIFT 0xd |
|---|
| 110562 | #define BIFP5_PCIE_LC_SAVE_RESTORE_1__LC_SAVE_RESTORE_SPEEDS__SHIFT 0xe |
|---|
| 110563 | #define BIFP5_PCIE_LC_SAVE_RESTORE_1__LC_SAVE_RESTORE_DATA_LO__SHIFT 0x10 |
|---|
| 110564 | #define BIFP5_PCIE_LC_SAVE_RESTORE_1__LC_SAVE_RESTORE_EN_MASK 0x00000001L |
|---|
| 110565 | #define BIFP5_PCIE_LC_SAVE_RESTORE_1__LC_SAVE_RESTORE_DIRECTION_MASK 0x00000002L |
|---|
| 110566 | #define BIFP5_PCIE_LC_SAVE_RESTORE_1__LC_SAVE_RESTORE_INDEX_MASK 0x000003FCL |
|---|
| 110567 | #define BIFP5_PCIE_LC_SAVE_RESTORE_1__LC_SAVE_RESTORE_ACKNOWLEDGE_MASK 0x00000400L |
|---|
| 110568 | #define BIFP5_PCIE_LC_SAVE_RESTORE_1__LC_SAVE_RESTORE_DONE_MASK 0x00000800L |
|---|
| 110569 | #define BIFP5_PCIE_LC_SAVE_RESTORE_1__LC_SAVE_RESTORE_FAST_RESTORE_EN_MASK 0x00001000L |
|---|
| 110570 | #define BIFP5_PCIE_LC_SAVE_RESTORE_1__LC_SAVE_RESTORE_EQ_SETTINGS_RESTORED_MASK 0x00002000L |
|---|
| 110571 | #define BIFP5_PCIE_LC_SAVE_RESTORE_1__LC_SAVE_RESTORE_SPEEDS_MASK 0x0000C000L |
|---|
| 110572 | #define BIFP5_PCIE_LC_SAVE_RESTORE_1__LC_SAVE_RESTORE_DATA_LO_MASK 0xFFFF0000L |
|---|
| 110573 | //BIFP5_PCIE_LC_SAVE_RESTORE_2 |
|---|
| 110574 | #define BIFP5_PCIE_LC_SAVE_RESTORE_2__LC_SAVE_RESTORE_DATA_HI__SHIFT 0x0 |
|---|
| 110575 | #define BIFP5_PCIE_LC_SAVE_RESTORE_2__LC_SAVE_RESTORE_DATA_HI_MASK 0xFFFFFFFFL |
|---|
| 110576 | //BIFP5_PCIE_LC_SAVE_RESTORE_3 |
|---|
| 110577 | #define BIFP5_PCIE_LC_SAVE_RESTORE_3__LC_SAVE_RESTORE_FORCE_NEAR_END_EN__SHIFT 0x0 |
|---|
| 110578 | #define BIFP5_PCIE_LC_SAVE_RESTORE_3__LC_SAVE_RESTORE_FAST_RESTORE_NEGOTIATION_MODE__SHIFT 0x1 |
|---|
| 110579 | #define BIFP5_PCIE_LC_SAVE_RESTORE_3__LC_SAVE_RESTORE_FAST_RESTORE_ABORT_MODE__SHIFT 0x2 |
|---|
| 110580 | #define BIFP5_PCIE_LC_SAVE_RESTORE_3__LC_SAVE_RESTORE_OVERRIDE_EN__SHIFT 0x3 |
|---|
| 110581 | #define BIFP5_PCIE_LC_SAVE_RESTORE_3__LC_SAVE_RESTORE_OVERRIDE_ACTIVE__SHIFT 0x4 |
|---|
| 110582 | #define BIFP5_PCIE_LC_SAVE_RESTORE_3__LC_SAVE_RESTORE_ENABLE_L0_ABORT_EN__SHIFT 0x5 |
|---|
| 110583 | #define BIFP5_PCIE_LC_SAVE_RESTORE_3__LC_SAVE_RESTORE_WAIT_MODE__SHIFT 0x6 |
|---|
| 110584 | #define BIFP5_PCIE_LC_SAVE_RESTORE_3__LC_SAVE_RESTORE_FORCE_NEAR_END_EN_MASK 0x00000001L |
|---|
| 110585 | #define BIFP5_PCIE_LC_SAVE_RESTORE_3__LC_SAVE_RESTORE_FAST_RESTORE_NEGOTIATION_MODE_MASK 0x00000002L |
|---|
| 110586 | #define BIFP5_PCIE_LC_SAVE_RESTORE_3__LC_SAVE_RESTORE_FAST_RESTORE_ABORT_MODE_MASK 0x00000004L |
|---|
| 110587 | #define BIFP5_PCIE_LC_SAVE_RESTORE_3__LC_SAVE_RESTORE_OVERRIDE_EN_MASK 0x00000008L |
|---|
| 110588 | #define BIFP5_PCIE_LC_SAVE_RESTORE_3__LC_SAVE_RESTORE_OVERRIDE_ACTIVE_MASK 0x00000010L |
|---|
| 110589 | #define BIFP5_PCIE_LC_SAVE_RESTORE_3__LC_SAVE_RESTORE_ENABLE_L0_ABORT_EN_MASK 0x00000020L |
|---|
| 110590 | #define BIFP5_PCIE_LC_SAVE_RESTORE_3__LC_SAVE_RESTORE_WAIT_MODE_MASK 0x00000040L |
|---|
| 110591 | //BIFP5_PCIE_LC_CNTL11 |
|---|
| 110592 | #define BIFP5_PCIE_LC_CNTL11__LC_BYPASS_EQ_TO_HIGH_RATE_SUPPORT__SHIFT 0x0 |
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| 110593 | #define BIFP5_PCIE_LC_CNTL11__LC_ADVERTISE_EQ_TO_HIGH_RATE_SUPPORT__SHIFT 0x1 |
|---|
| 110594 | #define BIFP5_PCIE_LC_CNTL11__LC_BYPASS_EQ_TO_HIGH_RATE_RESERVED__SHIFT 0x2 |
|---|
| 110595 | #define BIFP5_PCIE_LC_CNTL11__LC_BYPASS_EQ_TO_HIGH_RATE_RCVD__SHIFT 0x3 |
|---|
| 110596 | #define BIFP5_PCIE_LC_CNTL11__LC_BYPASS_EQ_TO_HIGH_RATE_NEGOTIATED__SHIFT 0x4 |
|---|
| 110597 | #define BIFP5_PCIE_LC_CNTL11__LC_BYPASS_EQ_TO_HIGH_RATE_FAILURE__SHIFT 0x5 |
|---|
| 110598 | #define BIFP5_PCIE_LC_CNTL11__LC_NO_EQ_NEEDED_SUPPORT__SHIFT 0x8 |
|---|
| 110599 | #define BIFP5_PCIE_LC_CNTL11__LC_ADVERTISE_NO_EQ_NEEDED_SUPPORT__SHIFT 0x9 |
|---|
| 110600 | #define BIFP5_PCIE_LC_CNTL11__LC_NO_EQ_NEEDED_RESERVED__SHIFT 0xa |
|---|
| 110601 | #define BIFP5_PCIE_LC_CNTL11__LC_NO_EQ_NEEDED_RCVD__SHIFT 0xb |
|---|
| 110602 | #define BIFP5_PCIE_LC_CNTL11__LC_NO_EQ_NEEDED_NEGOTIATED__SHIFT 0xc |
|---|
| 110603 | #define BIFP5_PCIE_LC_CNTL11__LC_NO_EQ_NEEDED_FAILURE__SHIFT 0xd |
|---|
| 110604 | #define BIFP5_PCIE_LC_CNTL11__LC_NO_EQ_NEEDED_PRESET_SEL__SHIFT 0xe |
|---|
| 110605 | #define BIFP5_PCIE_LC_CNTL11__LC_ENHANCED_LINK_BEHAVIOR_CNTL_SENT__SHIFT 0xf |
|---|
| 110606 | #define BIFP5_PCIE_LC_CNTL11__LC_ENHANCED_LINK_BEHAVIOR_CNTL_RCVD__SHIFT 0x11 |
|---|
| 110607 | #define BIFP5_PCIE_LC_CNTL11__LC_DISABLE_TRAINING_BIT_ARCH_IND__SHIFT 0x13 |
|---|
| 110608 | #define BIFP5_PCIE_LC_CNTL11__LC_SET_TRANSMITTER_PRECODE_REQUEST__SHIFT 0x18 |
|---|
| 110609 | #define BIFP5_PCIE_LC_CNTL11__LC_TRANSMITTER_PRECODE_REQUEST_RCVD__SHIFT 0x19 |
|---|
| 110610 | #define BIFP5_PCIE_LC_CNTL11__LC_TRANSMITTER_PRECODE_ON__SHIFT 0x1a |
|---|
| 110611 | #define BIFP5_PCIE_LC_CNTL11__LC_TRANSMITTER_PRECODE_ON_RCVD__SHIFT 0x1b |
|---|
| 110612 | #define BIFP5_PCIE_LC_CNTL11__LC_LAST_TRANSMITTER_PRECODE_REQUEST__SHIFT 0x1c |
|---|
| 110613 | #define BIFP5_PCIE_LC_CNTL11__LC_CHECK_TS1_EC_ON_EQ_EXIT__SHIFT 0x1d |
|---|
| 110614 | #define BIFP5_PCIE_LC_CNTL11__LC_BYPASS_EQ_TO_HIGH_RATE_SUPPORT_MASK 0x00000001L |
|---|
| 110615 | #define BIFP5_PCIE_LC_CNTL11__LC_ADVERTISE_EQ_TO_HIGH_RATE_SUPPORT_MASK 0x00000002L |
|---|
| 110616 | #define BIFP5_PCIE_LC_CNTL11__LC_BYPASS_EQ_TO_HIGH_RATE_RESERVED_MASK 0x00000004L |
|---|
| 110617 | #define BIFP5_PCIE_LC_CNTL11__LC_BYPASS_EQ_TO_HIGH_RATE_RCVD_MASK 0x00000008L |
|---|
| 110618 | #define BIFP5_PCIE_LC_CNTL11__LC_BYPASS_EQ_TO_HIGH_RATE_NEGOTIATED_MASK 0x00000010L |
|---|
| 110619 | #define BIFP5_PCIE_LC_CNTL11__LC_BYPASS_EQ_TO_HIGH_RATE_FAILURE_MASK 0x00000020L |
|---|
| 110620 | #define BIFP5_PCIE_LC_CNTL11__LC_NO_EQ_NEEDED_SUPPORT_MASK 0x00000100L |
|---|
| 110621 | #define BIFP5_PCIE_LC_CNTL11__LC_ADVERTISE_NO_EQ_NEEDED_SUPPORT_MASK 0x00000200L |
|---|
| 110622 | #define BIFP5_PCIE_LC_CNTL11__LC_NO_EQ_NEEDED_RESERVED_MASK 0x00000400L |
|---|
| 110623 | #define BIFP5_PCIE_LC_CNTL11__LC_NO_EQ_NEEDED_RCVD_MASK 0x00000800L |
|---|
| 110624 | #define BIFP5_PCIE_LC_CNTL11__LC_NO_EQ_NEEDED_NEGOTIATED_MASK 0x00001000L |
|---|
| 110625 | #define BIFP5_PCIE_LC_CNTL11__LC_NO_EQ_NEEDED_FAILURE_MASK 0x00002000L |
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| 110626 | #define BIFP5_PCIE_LC_CNTL11__LC_NO_EQ_NEEDED_PRESET_SEL_MASK 0x00004000L |
|---|
| 110627 | #define BIFP5_PCIE_LC_CNTL11__LC_ENHANCED_LINK_BEHAVIOR_CNTL_SENT_MASK 0x00018000L |
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| 110628 | #define BIFP5_PCIE_LC_CNTL11__LC_ENHANCED_LINK_BEHAVIOR_CNTL_RCVD_MASK 0x00060000L |
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| 110629 | #define BIFP5_PCIE_LC_CNTL11__LC_DISABLE_TRAINING_BIT_ARCH_IND_MASK 0x00F80000L |
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| 110630 | #define BIFP5_PCIE_LC_CNTL11__LC_SET_TRANSMITTER_PRECODE_REQUEST_MASK 0x01000000L |
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|---|
| 110632 | #define BIFP5_PCIE_LC_CNTL11__LC_TRANSMITTER_PRECODE_ON_MASK 0x04000000L |
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| 110633 | #define BIFP5_PCIE_LC_CNTL11__LC_TRANSMITTER_PRECODE_ON_RCVD_MASK 0x08000000L |
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| 110634 | #define BIFP5_PCIE_LC_CNTL11__LC_LAST_TRANSMITTER_PRECODE_REQUEST_MASK 0x10000000L |
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| 110636 | //BIFP5_PCIE_LC_CNTL12 |
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| 110637 | #define BIFP5_PCIE_LC_CNTL12__LC_DELAY_CLEAR_LANE_OFF_AFTER_LOOPBACK_SPD_CHG__SHIFT 0x0 |
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| 110640 | #define BIFP5_PCIE_LC_CNTL12__LC_DETECT_PD_HOLDTRAINING_WAIT_FOR_LANES_ON__SHIFT 0x3 |
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| 110641 | #define BIFP5_PCIE_LC_CNTL12__LC_ENSURE_TURN_OFF_DONE_LINKDIS__SHIFT 0x4 |
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| 110642 | #define BIFP5_PCIE_LC_CNTL12__LC_SKIP_LOCALPRESET_OFF_LANES__SHIFT 0x5 |
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| 110643 | #define BIFP5_PCIE_LC_CNTL12__LC_DELAY_PHASE1__SHIFT 0x6 |
|---|
| 110644 | #define BIFP5_PCIE_LC_CNTL12__LC_BLOCKALIGN_IN_L1_ENTRY__SHIFT 0x8 |
|---|
| 110645 | #define BIFP5_PCIE_LC_CNTL12__LC_USE_LEGACY_RXSB1_SPDCHG_ELECIDLE__SHIFT 0x9 |
|---|
| 110646 | #define BIFP5_PCIE_LC_CNTL12__LC_LOCK_REVERSAL_EARLY_CONFIG_COMPLETE__SHIFT 0xa |
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| 110647 | #define BIFP5_PCIE_LC_CNTL12__LC_LOCK_REVERSAL_IMMEDIATE_CONFIG_COMPLETE__SHIFT 0xb |
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| 110648 | #define BIFP5_PCIE_LC_CNTL12__LC_USE_LOOPBACK_INACTIVE_LANES__SHIFT 0xc |
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| 110649 | #define BIFP5_PCIE_LC_CNTL12__LC_LOOPBACK_TEST_MODE_RCVRDET__SHIFT 0xd |
|---|
| 110650 | #define BIFP5_PCIE_LC_CNTL12__LC_LOOPBACK_EQ_LOCK_REVERSAL__SHIFT 0xe |
|---|
| 110651 | #define BIFP5_PCIE_LC_CNTL12__LC_LIVE_DESKEW_MASK_EN__SHIFT 0x10 |
|---|
| 110652 | #define BIFP5_PCIE_LC_CNTL12__LC_LIVE_DESKEW_8B10B_EN__SHIFT 0x11 |
|---|
| 110653 | #define BIFP5_PCIE_LC_CNTL12__LC_SAFE_RECOVER_DATA_UNLOCK__SHIFT 0x12 |
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| 110654 | #define BIFP5_PCIE_LC_CNTL12__LC_SAFE_RECOVER_RX_RECOVER__SHIFT 0x13 |
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| 110655 | #define BIFP5_PCIE_LC_CNTL12__LC_SAFE_RECOVER_RX_ADAPT__SHIFT 0x14 |
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| 110656 | #define BIFP5_PCIE_LC_CNTL12__LC_SAFE_RECOVER_SW_INIT__SHIFT 0x15 |
|---|
| 110657 | #define BIFP5_PCIE_LC_CNTL12__LC_SAFE_RECOVER_SW_EVENT_SEL__SHIFT 0x16 |
|---|
| 110658 | #define BIFP5_PCIE_LC_CNTL12__LC_DEFER_SKIP_INTERVAL_MODE__SHIFT 0x18 |
|---|
| 110659 | #define BIFP5_PCIE_LC_CNTL12__LC_RECOVERY_EQ_WAIT_FOR_PIPE_STOPPED__SHIFT 0x19 |
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| 110660 | #define BIFP5_PCIE_LC_CNTL12__LC_HOLD_TX_STOP_SENDING_PKTS_REPLAY_RETRAIN__SHIFT 0x1a |
|---|
| 110661 | #define BIFP5_PCIE_LC_CNTL12__LC_RESET_TSX_CNT_ON_SAFERECOVER__SHIFT 0x1b |
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| 110662 | #define BIFP5_PCIE_LC_CNTL12__LC_DSC_INITIATE_EQUALIZATION_OS_BOUNDARY__SHIFT 0x1c |
|---|
| 110663 | #define BIFP5_PCIE_LC_CNTL12__LC_EQ_REQ_PHASE_WAIT_FOR_FINAL_TS1__SHIFT 0x1d |
|---|
| 110664 | #define BIFP5_PCIE_LC_CNTL12__LC_RESET_TSX_CNT_ON_RXEQEVAL__SHIFT 0x1e |
|---|
| 110665 | #define BIFP5_PCIE_LC_CNTL12__LC_TRACK_RX_WAIT_FOR_TS1__SHIFT 0x1f |
|---|
| 110666 | #define BIFP5_PCIE_LC_CNTL12__LC_DELAY_CLEAR_LANE_OFF_AFTER_LOOPBACK_SPD_CHG_MASK 0x00000001L |
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| 110667 | #define BIFP5_PCIE_LC_CNTL12__LC_DELAY_CLEAR_LANE_OFF_AFTER_LINKDIS_SPD_CHG_MASK 0x00000002L |
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| 110668 | #define BIFP5_PCIE_LC_CNTL12__LC_DETECT_PD_WAIT_FOR_REFCLKACK_OFF_LANES_MASK 0x00000004L |
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| 110669 | #define BIFP5_PCIE_LC_CNTL12__LC_DETECT_PD_HOLDTRAINING_WAIT_FOR_LANES_ON_MASK 0x00000008L |
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| 110670 | #define BIFP5_PCIE_LC_CNTL12__LC_ENSURE_TURN_OFF_DONE_LINKDIS_MASK 0x00000010L |
|---|
| 110671 | #define BIFP5_PCIE_LC_CNTL12__LC_SKIP_LOCALPRESET_OFF_LANES_MASK 0x00000020L |
|---|
| 110672 | #define BIFP5_PCIE_LC_CNTL12__LC_DELAY_PHASE1_MASK 0x000000C0L |
|---|
| 110673 | #define BIFP5_PCIE_LC_CNTL12__LC_BLOCKALIGN_IN_L1_ENTRY_MASK 0x00000100L |
|---|
| 110674 | #define BIFP5_PCIE_LC_CNTL12__LC_USE_LEGACY_RXSB1_SPDCHG_ELECIDLE_MASK 0x00000200L |
|---|
| 110675 | #define BIFP5_PCIE_LC_CNTL12__LC_LOCK_REVERSAL_EARLY_CONFIG_COMPLETE_MASK 0x00000400L |
|---|
| 110676 | #define BIFP5_PCIE_LC_CNTL12__LC_LOCK_REVERSAL_IMMEDIATE_CONFIG_COMPLETE_MASK 0x00000800L |
|---|
| 110677 | #define BIFP5_PCIE_LC_CNTL12__LC_USE_LOOPBACK_INACTIVE_LANES_MASK 0x00001000L |
|---|
| 110678 | #define BIFP5_PCIE_LC_CNTL12__LC_LOOPBACK_TEST_MODE_RCVRDET_MASK 0x00002000L |
|---|
| 110679 | #define BIFP5_PCIE_LC_CNTL12__LC_LOOPBACK_EQ_LOCK_REVERSAL_MASK 0x00004000L |
|---|
| 110680 | #define BIFP5_PCIE_LC_CNTL12__LC_LIVE_DESKEW_MASK_EN_MASK 0x00010000L |
|---|
| 110681 | #define BIFP5_PCIE_LC_CNTL12__LC_LIVE_DESKEW_8B10B_EN_MASK 0x00020000L |
|---|
| 110682 | #define BIFP5_PCIE_LC_CNTL12__LC_SAFE_RECOVER_DATA_UNLOCK_MASK 0x00040000L |
|---|
| 110683 | #define BIFP5_PCIE_LC_CNTL12__LC_SAFE_RECOVER_RX_RECOVER_MASK 0x00080000L |
|---|
| 110684 | #define BIFP5_PCIE_LC_CNTL12__LC_SAFE_RECOVER_RX_ADAPT_MASK 0x00100000L |
|---|
| 110685 | #define BIFP5_PCIE_LC_CNTL12__LC_SAFE_RECOVER_SW_INIT_MASK 0x00200000L |
|---|
| 110686 | #define BIFP5_PCIE_LC_CNTL12__LC_SAFE_RECOVER_SW_EVENT_SEL_MASK 0x00C00000L |
|---|
| 110687 | #define BIFP5_PCIE_LC_CNTL12__LC_DEFER_SKIP_INTERVAL_MODE_MASK 0x01000000L |
|---|
| 110688 | #define BIFP5_PCIE_LC_CNTL12__LC_RECOVERY_EQ_WAIT_FOR_PIPE_STOPPED_MASK 0x02000000L |
|---|
| 110689 | #define BIFP5_PCIE_LC_CNTL12__LC_HOLD_TX_STOP_SENDING_PKTS_REPLAY_RETRAIN_MASK 0x04000000L |
|---|
| 110690 | #define BIFP5_PCIE_LC_CNTL12__LC_RESET_TSX_CNT_ON_SAFERECOVER_MASK 0x08000000L |
|---|
| 110691 | #define BIFP5_PCIE_LC_CNTL12__LC_DSC_INITIATE_EQUALIZATION_OS_BOUNDARY_MASK 0x10000000L |
|---|
| 110692 | #define BIFP5_PCIE_LC_CNTL12__LC_EQ_REQ_PHASE_WAIT_FOR_FINAL_TS1_MASK 0x20000000L |
|---|
| 110693 | #define BIFP5_PCIE_LC_CNTL12__LC_RESET_TSX_CNT_ON_RXEQEVAL_MASK 0x40000000L |
|---|
| 110694 | #define BIFP5_PCIE_LC_CNTL12__LC_TRACK_RX_WAIT_FOR_TS1_MASK 0x80000000L |
|---|
| 110695 | //BIFP5_PCIE_LC_SPEED_CNTL2 |
|---|
| 110696 | #define BIFP5_PCIE_LC_SPEED_CNTL2__LC_FORCE_EN_SW_SPEED_CHANGE__SHIFT 0x0 |
|---|
| 110697 | #define BIFP5_PCIE_LC_SPEED_CNTL2__LC_FORCE_DIS_SW_SPEED_CHANGE__SHIFT 0x1 |
|---|
| 110698 | #define BIFP5_PCIE_LC_SPEED_CNTL2__LC_FORCE_EN_HW_SPEED_CHANGE__SHIFT 0x2 |
|---|
| 110699 | #define BIFP5_PCIE_LC_SPEED_CNTL2__LC_FORCE_DIS_HW_SPEED_CHANGE__SHIFT 0x3 |
|---|
| 110700 | #define BIFP5_PCIE_LC_SPEED_CNTL2__LC_INIT_SPEED_NEG_IN_L0s_EN__SHIFT 0x4 |
|---|
| 110701 | #define BIFP5_PCIE_LC_SPEED_CNTL2__LC_INIT_SPEED_NEG_IN_L1_EN__SHIFT 0x5 |
|---|
| 110702 | #define BIFP5_PCIE_LC_SPEED_CNTL2__LC_INITIATE_LINK_SPEED_CHANGE__SHIFT 0x6 |
|---|
| 110703 | #define BIFP5_PCIE_LC_SPEED_CNTL2__LC_SPEED_CHANGE_STATUS__SHIFT 0x7 |
|---|
| 110704 | #define BIFP5_PCIE_LC_SPEED_CNTL2__LC_SPEED_CHANGE_ATTEMPTS_ALLOWED__SHIFT 0x8 |
|---|
| 110705 | #define BIFP5_PCIE_LC_SPEED_CNTL2__LC_SPEED_CHANGE_ATTEMPT_FAILED__SHIFT 0xa |
|---|
| 110706 | #define BIFP5_PCIE_LC_SPEED_CNTL2__LC_CLR_FAILED_SPD_CHANGE_CNT__SHIFT 0xb |
|---|
| 110707 | #define BIFP5_PCIE_LC_SPEED_CNTL2__LC_MULT_UPSTREAM_AUTO_SPD_CHNG_EN__SHIFT 0xc |
|---|
| 110708 | #define BIFP5_PCIE_LC_SPEED_CNTL2__LC_DONT_CLR_TARGET_SPD_CHANGE_STATUS__SHIFT 0xd |
|---|
| 110709 | #define BIFP5_PCIE_LC_SPEED_CNTL2__LC_1_OR_MORE_TS2_SPEED_ARC_EN__SHIFT 0xe |
|---|
| 110710 | #define BIFP5_PCIE_LC_SPEED_CNTL2__LC_ABORT_AUTO_EQ_AFTER_FAILED_EQ__SHIFT 0xf |
|---|
| 110711 | #define BIFP5_PCIE_LC_SPEED_CNTL2__LC_ENFORCE_CORRECT_SPEED_FOR_EQ__SHIFT 0x10 |
|---|
| 110712 | #define BIFP5_PCIE_LC_SPEED_CNTL2__LC_ENFORCE_SOFTWARE_PERFORM_EQ__SHIFT 0x11 |
|---|
| 110713 | #define BIFP5_PCIE_LC_SPEED_CNTL2__LC_SEND_EQ_TS2_IF_OTHER_SIDE_EVER_ADVERTISED_SPEED__SHIFT 0x12 |
|---|
| 110714 | #define BIFP5_PCIE_LC_SPEED_CNTL2__LC_ENFORCE_SINGLE_EQ_PER_RECOVERY__SHIFT 0x13 |
|---|
| 110715 | #define BIFP5_PCIE_LC_SPEED_CNTL2__LC_USE_LEGACY_CLEAR_DELAY_DLLPs__SHIFT 0x14 |
|---|
| 110716 | #define BIFP5_PCIE_LC_SPEED_CNTL2__LC_DEFER_RETRAIN_LINK_UNTIL_EXIT_RECOVERY__SHIFT 0x15 |
|---|
| 110717 | #define BIFP5_PCIE_LC_SPEED_CNTL2__LC_ABORT_AUTO_EQ_ON_FAIL_SPEED_CHANGE_LIMIT__SHIFT 0x16 |
|---|
| 110718 | #define BIFP5_PCIE_LC_SPEED_CNTL2__LC_DEFER_PRIVATE_SPEED_CHANGE_UNTIL_EXIT_RECOVERY__SHIFT 0x17 |
|---|
| 110719 | #define BIFP5_PCIE_LC_SPEED_CNTL2__LC_DONT_UPDATE_GEN_SUPPORT_MID_RECOVERY__SHIFT 0x19 |
|---|
| 110720 | #define BIFP5_PCIE_LC_SPEED_CNTL2__LC_ALLOW_SET_INITIATE_SPEED_CHANGE_IN_RECOVERY_LOCK__SHIFT 0x1a |
|---|
| 110721 | #define BIFP5_PCIE_LC_SPEED_CNTL2__LC_FORCE_EN_SW_SPEED_CHANGE_MASK 0x00000001L |
|---|
| 110722 | #define BIFP5_PCIE_LC_SPEED_CNTL2__LC_FORCE_DIS_SW_SPEED_CHANGE_MASK 0x00000002L |
|---|
| 110723 | #define BIFP5_PCIE_LC_SPEED_CNTL2__LC_FORCE_EN_HW_SPEED_CHANGE_MASK 0x00000004L |
|---|
| 110724 | #define BIFP5_PCIE_LC_SPEED_CNTL2__LC_FORCE_DIS_HW_SPEED_CHANGE_MASK 0x00000008L |
|---|
| 110725 | #define BIFP5_PCIE_LC_SPEED_CNTL2__LC_INIT_SPEED_NEG_IN_L0s_EN_MASK 0x00000010L |
|---|
| 110726 | #define BIFP5_PCIE_LC_SPEED_CNTL2__LC_INIT_SPEED_NEG_IN_L1_EN_MASK 0x00000020L |
|---|
| 110727 | #define BIFP5_PCIE_LC_SPEED_CNTL2__LC_INITIATE_LINK_SPEED_CHANGE_MASK 0x00000040L |
|---|
| 110728 | #define BIFP5_PCIE_LC_SPEED_CNTL2__LC_SPEED_CHANGE_STATUS_MASK 0x00000080L |
|---|
| 110729 | #define BIFP5_PCIE_LC_SPEED_CNTL2__LC_SPEED_CHANGE_ATTEMPTS_ALLOWED_MASK 0x00000300L |
|---|
| 110730 | #define BIFP5_PCIE_LC_SPEED_CNTL2__LC_SPEED_CHANGE_ATTEMPT_FAILED_MASK 0x00000400L |
|---|
| 110731 | #define BIFP5_PCIE_LC_SPEED_CNTL2__LC_CLR_FAILED_SPD_CHANGE_CNT_MASK 0x00000800L |
|---|
| 110732 | #define BIFP5_PCIE_LC_SPEED_CNTL2__LC_MULT_UPSTREAM_AUTO_SPD_CHNG_EN_MASK 0x00001000L |
|---|
| 110733 | #define BIFP5_PCIE_LC_SPEED_CNTL2__LC_DONT_CLR_TARGET_SPD_CHANGE_STATUS_MASK 0x00002000L |
|---|
| 110734 | #define BIFP5_PCIE_LC_SPEED_CNTL2__LC_1_OR_MORE_TS2_SPEED_ARC_EN_MASK 0x00004000L |
|---|
| 110735 | #define BIFP5_PCIE_LC_SPEED_CNTL2__LC_ABORT_AUTO_EQ_AFTER_FAILED_EQ_MASK 0x00008000L |
|---|
| 110736 | #define BIFP5_PCIE_LC_SPEED_CNTL2__LC_ENFORCE_CORRECT_SPEED_FOR_EQ_MASK 0x00010000L |
|---|
| 110737 | #define BIFP5_PCIE_LC_SPEED_CNTL2__LC_ENFORCE_SOFTWARE_PERFORM_EQ_MASK 0x00020000L |
|---|
| 110738 | #define BIFP5_PCIE_LC_SPEED_CNTL2__LC_SEND_EQ_TS2_IF_OTHER_SIDE_EVER_ADVERTISED_SPEED_MASK 0x00040000L |
|---|
| 110739 | #define BIFP5_PCIE_LC_SPEED_CNTL2__LC_ENFORCE_SINGLE_EQ_PER_RECOVERY_MASK 0x00080000L |
|---|
| 110740 | #define BIFP5_PCIE_LC_SPEED_CNTL2__LC_USE_LEGACY_CLEAR_DELAY_DLLPs_MASK 0x00100000L |
|---|
| 110741 | #define BIFP5_PCIE_LC_SPEED_CNTL2__LC_DEFER_RETRAIN_LINK_UNTIL_EXIT_RECOVERY_MASK 0x00200000L |
|---|
| 110742 | #define BIFP5_PCIE_LC_SPEED_CNTL2__LC_ABORT_AUTO_EQ_ON_FAIL_SPEED_CHANGE_LIMIT_MASK 0x00400000L |
|---|
| 110743 | #define BIFP5_PCIE_LC_SPEED_CNTL2__LC_DEFER_PRIVATE_SPEED_CHANGE_UNTIL_EXIT_RECOVERY_MASK 0x01800000L |
|---|
| 110744 | #define BIFP5_PCIE_LC_SPEED_CNTL2__LC_DONT_UPDATE_GEN_SUPPORT_MID_RECOVERY_MASK 0x02000000L |
|---|
| 110745 | #define BIFP5_PCIE_LC_SPEED_CNTL2__LC_ALLOW_SET_INITIATE_SPEED_CHANGE_IN_RECOVERY_LOCK_MASK 0x04000000L |
|---|
| 110746 | //BIFP5_PCIE_LC_FORCE_COEFF3 |
|---|
| 110747 | #define BIFP5_PCIE_LC_FORCE_COEFF3__LC_FORCE_COEFF_32GT__SHIFT 0x0 |
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| 110748 | #define BIFP5_PCIE_LC_FORCE_COEFF3__LC_FORCE_PRE_CURSOR_32GT__SHIFT 0x1 |
|---|
| 110749 | #define BIFP5_PCIE_LC_FORCE_COEFF3__LC_FORCE_CURSOR_32GT__SHIFT 0x7 |
|---|
| 110750 | #define BIFP5_PCIE_LC_FORCE_COEFF3__LC_FORCE_POST_CURSOR_32GT__SHIFT 0xd |
|---|
| 110751 | #define BIFP5_PCIE_LC_FORCE_COEFF3__LC_3X3_COEFF_SEARCH_EN_32GT__SHIFT 0x13 |
|---|
| 110752 | #define BIFP5_PCIE_LC_FORCE_COEFF3__LC_FORCE_COEFF_32GT_MASK 0x00000001L |
|---|
| 110753 | #define BIFP5_PCIE_LC_FORCE_COEFF3__LC_FORCE_PRE_CURSOR_32GT_MASK 0x0000007EL |
|---|
| 110754 | #define BIFP5_PCIE_LC_FORCE_COEFF3__LC_FORCE_CURSOR_32GT_MASK 0x00001F80L |
|---|
| 110755 | #define BIFP5_PCIE_LC_FORCE_COEFF3__LC_FORCE_POST_CURSOR_32GT_MASK 0x0007E000L |
|---|
| 110756 | #define BIFP5_PCIE_LC_FORCE_COEFF3__LC_3X3_COEFF_SEARCH_EN_32GT_MASK 0x00080000L |
|---|
| 110757 | //BIFP5_PCIE_LC_FORCE_EQ_REQ_COEFF3 |
|---|
| 110758 | #define BIFP5_PCIE_LC_FORCE_EQ_REQ_COEFF3__LC_FORCE_COEFF_IN_EQ_REQ_PHASE_32GT__SHIFT 0x0 |
|---|
| 110759 | #define BIFP5_PCIE_LC_FORCE_EQ_REQ_COEFF3__LC_FORCE_PRE_CURSOR_REQ_32GT__SHIFT 0x1 |
|---|
| 110760 | #define BIFP5_PCIE_LC_FORCE_EQ_REQ_COEFF3__LC_FORCE_CURSOR_REQ_32GT__SHIFT 0x7 |
|---|
| 110761 | #define BIFP5_PCIE_LC_FORCE_EQ_REQ_COEFF3__LC_FORCE_POST_CURSOR_REQ_32GT__SHIFT 0xd |
|---|
| 110762 | #define BIFP5_PCIE_LC_FORCE_EQ_REQ_COEFF3__LC_FS_OTHER_END_32GT__SHIFT 0x13 |
|---|
| 110763 | #define BIFP5_PCIE_LC_FORCE_EQ_REQ_COEFF3__LC_LF_OTHER_END_32GT__SHIFT 0x19 |
|---|
| 110764 | #define BIFP5_PCIE_LC_FORCE_EQ_REQ_COEFF3__LC_FORCE_COEFF_IN_EQ_REQ_PHASE_32GT_MASK 0x00000001L |
|---|
| 110765 | #define BIFP5_PCIE_LC_FORCE_EQ_REQ_COEFF3__LC_FORCE_PRE_CURSOR_REQ_32GT_MASK 0x0000007EL |
|---|
| 110766 | #define BIFP5_PCIE_LC_FORCE_EQ_REQ_COEFF3__LC_FORCE_CURSOR_REQ_32GT_MASK 0x00001F80L |
|---|
| 110767 | #define BIFP5_PCIE_LC_FORCE_EQ_REQ_COEFF3__LC_FORCE_POST_CURSOR_REQ_32GT_MASK 0x0007E000L |
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| 110880 | #define BIFP5_PCIE_TX_CREDITS_STATUS__TX_CREDITS_ERR_NPD_MASK 0x00000004L |
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| 110881 | #define BIFP5_PCIE_TX_CREDITS_STATUS__TX_CREDITS_ERR_NPH_MASK 0x00000008L |
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| 110886 | #define BIFP5_PCIE_TX_CREDITS_STATUS__TX_CREDITS_CUR_STATUS_NPD_MASK 0x00040000L |
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| 110899 | #define BIFP5_PCIE_FC_NP__NPH_CREDITS_MASK 0x0FFF0000L |
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| 110904 | #define BIFP5_PCIE_FC_CPL__CPLH_CREDITS_MASK 0x0FFF0000L |
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| 110906 | #define BIFP5_PCIE_FC_P_VC1__ADVT_FC_VC1_PD_CREDITS__SHIFT 0x0 |
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| 110907 | #define BIFP5_PCIE_FC_P_VC1__ADVT_FC_VC1_PH_CREDITS__SHIFT 0x10 |
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| 110908 | #define BIFP5_PCIE_FC_P_VC1__ADVT_FC_VC1_PD_CREDITS_MASK 0x0000FFFFL |
|---|
| 110909 | #define BIFP5_PCIE_FC_P_VC1__ADVT_FC_VC1_PH_CREDITS_MASK 0x0FFF0000L |
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| 110910 | //BIFP5_PCIE_FC_NP_VC1 |
|---|
| 110911 | #define BIFP5_PCIE_FC_NP_VC1__ADVT_FC_VC1_NPD_CREDITS__SHIFT 0x0 |
|---|
| 110912 | #define BIFP5_PCIE_FC_NP_VC1__ADVT_FC_VC1_NPH_CREDITS__SHIFT 0x10 |
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| 110913 | #define BIFP5_PCIE_FC_NP_VC1__ADVT_FC_VC1_NPD_CREDITS_MASK 0x0000FFFFL |
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| 110914 | #define BIFP5_PCIE_FC_NP_VC1__ADVT_FC_VC1_NPH_CREDITS_MASK 0x0FFF0000L |
|---|
| 110915 | //BIFP5_PCIE_FC_CPL_VC1 |
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| 110916 | #define BIFP5_PCIE_FC_CPL_VC1__ADVT_FC_VC1_CPLD_CREDITS__SHIFT 0x0 |
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| 110917 | #define BIFP5_PCIE_FC_CPL_VC1__ADVT_FC_VC1_CPLH_CREDITS__SHIFT 0x10 |
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| 110918 | #define BIFP5_PCIE_FC_CPL_VC1__ADVT_FC_VC1_CPLD_CREDITS_MASK 0x0000FFFFL |
|---|
| 110919 | #define BIFP5_PCIE_FC_CPL_VC1__ADVT_FC_VC1_CPLH_CREDITS_MASK 0x0FFF0000L |
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| 110920 | //BIFP5_PCIEP_PERF_CNTL_COUNT_TXCLK_TX |
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| 110921 | #define BIFP5_PCIEP_PERF_CNTL_COUNT_TXCLK_TX__PERF_TXCLK_COUNTER__SHIFT 0x0 |
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| 110923 | #define BIFP5_PCIEP_PERF_CNTL_COUNT_TXCLK_TX__PERF_TXCLK_COUNTER_FULL__SHIFT 0x18 |
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| 110924 | #define BIFP5_PCIEP_PERF_CNTL_COUNT_TXCLK_TX__PERF_TXCLK_COUNTER_MASK 0x0000FFFFL |
|---|
| 110925 | #define BIFP5_PCIEP_PERF_CNTL_COUNT_TXCLK_TX__PERF_TXCLK_EVENT_SEL_MASK 0x00FF0000L |
|---|
| 110926 | #define BIFP5_PCIEP_PERF_CNTL_COUNT_TXCLK_TX__PERF_TXCLK_COUNTER_FULL_MASK 0x01000000L |
|---|
| 110927 | |
|---|
| 110928 | |
|---|
| 110929 | // addressBlock: nbio_pcie1_pciedir |
|---|
| 110930 | //BIF1_PCIE_RESERVED |
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| 110931 | #define BIF1_PCIE_RESERVED__RESERVED__SHIFT 0x0 |
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| 110932 | #define BIF1_PCIE_RESERVED__RESERVED_MASK 0xFFFFFFFFL |
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| 110933 | //BIF1_PCIE_SCRATCH |
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| 110934 | #define BIF1_PCIE_SCRATCH__PCIE_SCRATCH__SHIFT 0x0 |
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| 110935 | #define BIF1_PCIE_SCRATCH__PCIE_SCRATCH_MASK 0xFFFFFFFFL |
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| 110936 | //BIF1_PCIE_RX_NUM_NAK |
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| 110937 | #define BIF1_PCIE_RX_NUM_NAK__RX_NUM_NAK__SHIFT 0x0 |
|---|
| 110938 | #define BIF1_PCIE_RX_NUM_NAK__RX_NUM_NAK_MASK 0xFFFFFFFFL |
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| 110939 | //BIF1_PCIE_RX_NUM_NAK_GENERATED |
|---|
| 110940 | #define BIF1_PCIE_RX_NUM_NAK_GENERATED__RX_NUM_NAK_GENERATED__SHIFT 0x0 |
|---|
| 110941 | #define BIF1_PCIE_RX_NUM_NAK_GENERATED__RX_NUM_NAK_GENERATED_MASK 0xFFFFFFFFL |
|---|
| 110942 | //BIF1_PCIE_CNTL |
|---|
| 110943 | #define BIF1_PCIE_CNTL__HWINIT_WR_LOCK__SHIFT 0x0 |
|---|
| 110944 | #define BIF1_PCIE_CNTL__LC_HOT_PLUG_DELAY_SEL__SHIFT 0x1 |
|---|
| 110945 | #define BIF1_PCIE_CNTL__UR_ERR_REPORT_DIS__SHIFT 0x7 |
|---|
| 110946 | #define BIF1_PCIE_CNTL__PCIE_MALFORM_ATOMIC_OPS__SHIFT 0x8 |
|---|
| 110947 | #define BIF1_PCIE_CNTL__PCIE_HT_NP_MEM_WRITE__SHIFT 0x9 |
|---|
| 110948 | #define BIF1_PCIE_CNTL__RX_SB_ADJ_PAYLOAD_SIZE__SHIFT 0xa |
|---|
| 110949 | #define BIF1_PCIE_CNTL__RX_RCB_ATS_UC_DIS__SHIFT 0xf |
|---|
| 110950 | #define BIF1_PCIE_CNTL__RX_RCB_REORDER_EN__SHIFT 0x10 |
|---|
| 110951 | #define BIF1_PCIE_CNTL__RX_RCB_INVALID_SIZE_DIS__SHIFT 0x11 |
|---|
| 110952 | #define BIF1_PCIE_CNTL__RX_RCB_UNEXP_CPL_DIS__SHIFT 0x12 |
|---|
| 110953 | #define BIF1_PCIE_CNTL__RX_RCB_CPL_TIMEOUT_TEST_MODE__SHIFT 0x13 |
|---|
| 110954 | #define BIF1_PCIE_CNTL__RX_RCB_WRONG_PREFIX_DIS__SHIFT 0x14 |
|---|
| 110955 | #define BIF1_PCIE_CNTL__RX_RCB_WRONG_ATTR_DIS__SHIFT 0x15 |
|---|
| 110956 | #define BIF1_PCIE_CNTL__RX_RCB_WRONG_FUNCNUM_DIS__SHIFT 0x16 |
|---|
| 110957 | #define BIF1_PCIE_CNTL__RX_ATS_TRAN_CPL_SPLIT_DIS__SHIFT 0x17 |
|---|
| 110958 | #define BIF1_PCIE_CNTL__TX_CPL_DEBUG__SHIFT 0x18 |
|---|
| 110959 | #define BIF1_PCIE_CNTL__RX_IGNORE_LTR_MSG_UR__SHIFT 0x1e |
|---|
| 110960 | #define BIF1_PCIE_CNTL__RX_CPL_POSTED_REQ_ORD_EN__SHIFT 0x1f |
|---|
| 110961 | #define BIF1_PCIE_CNTL__HWINIT_WR_LOCK_MASK 0x00000001L |
|---|
| 110962 | #define BIF1_PCIE_CNTL__LC_HOT_PLUG_DELAY_SEL_MASK 0x0000000EL |
|---|
| 110963 | #define BIF1_PCIE_CNTL__UR_ERR_REPORT_DIS_MASK 0x00000080L |
|---|
| 110964 | #define BIF1_PCIE_CNTL__PCIE_MALFORM_ATOMIC_OPS_MASK 0x00000100L |
|---|
| 110965 | #define BIF1_PCIE_CNTL__PCIE_HT_NP_MEM_WRITE_MASK 0x00000200L |
|---|
| 110966 | #define BIF1_PCIE_CNTL__RX_SB_ADJ_PAYLOAD_SIZE_MASK 0x00001C00L |
|---|
| 110967 | #define BIF1_PCIE_CNTL__RX_RCB_ATS_UC_DIS_MASK 0x00008000L |
|---|
| 110968 | #define BIF1_PCIE_CNTL__RX_RCB_REORDER_EN_MASK 0x00010000L |
|---|
| 110969 | #define BIF1_PCIE_CNTL__RX_RCB_INVALID_SIZE_DIS_MASK 0x00020000L |
|---|
| 110970 | #define BIF1_PCIE_CNTL__RX_RCB_UNEXP_CPL_DIS_MASK 0x00040000L |
|---|
| 110971 | #define BIF1_PCIE_CNTL__RX_RCB_CPL_TIMEOUT_TEST_MODE_MASK 0x00080000L |
|---|
| 110972 | #define BIF1_PCIE_CNTL__RX_RCB_WRONG_PREFIX_DIS_MASK 0x00100000L |
|---|
| 110973 | #define BIF1_PCIE_CNTL__RX_RCB_WRONG_ATTR_DIS_MASK 0x00200000L |
|---|
| 110974 | #define BIF1_PCIE_CNTL__RX_RCB_WRONG_FUNCNUM_DIS_MASK 0x00400000L |
|---|
| 110975 | #define BIF1_PCIE_CNTL__RX_ATS_TRAN_CPL_SPLIT_DIS_MASK 0x00800000L |
|---|
| 110976 | #define BIF1_PCIE_CNTL__TX_CPL_DEBUG_MASK 0x3F000000L |
|---|
| 110977 | #define BIF1_PCIE_CNTL__RX_IGNORE_LTR_MSG_UR_MASK 0x40000000L |
|---|
| 110978 | #define BIF1_PCIE_CNTL__RX_CPL_POSTED_REQ_ORD_EN_MASK 0x80000000L |
|---|
| 110979 | //BIF1_PCIE_CONFIG_CNTL |
|---|
| 110980 | #define BIF1_PCIE_CONFIG_CNTL__DYN_CLK_LATENCY__SHIFT 0x0 |
|---|
| 110981 | #define BIF1_PCIE_CONFIG_CNTL__DYN_CLK_LATENCY_MASK 0x0000000FL |
|---|
| 110982 | //BIF1_PCIE_DEBUG_CNTL |
|---|
| 110983 | #define BIF1_PCIE_DEBUG_CNTL__DEBUG_PORT_EN__SHIFT 0x0 |
|---|
| 110984 | #define BIF1_PCIE_DEBUG_CNTL__DEBUG_SELECT__SHIFT 0x10 |
|---|
| 110985 | #define BIF1_PCIE_DEBUG_CNTL__DEBUG_PORT_EN_MASK 0x0000FFFFL |
|---|
| 110986 | #define BIF1_PCIE_DEBUG_CNTL__DEBUG_SELECT_MASK 0x00010000L |
|---|
| 110987 | //BIF1_PCIE_RX_CNTL5 |
|---|
| 110988 | #define BIF1_PCIE_RX_CNTL5__RX_SB_ARB_MODE__SHIFT 0x0 |
|---|
| 110989 | #define BIF1_PCIE_RX_CNTL5__RX_SB_ARB_LOWER_LIMIT__SHIFT 0x8 |
|---|
| 110990 | #define BIF1_PCIE_RX_CNTL5__RX_SB_ARB_UPPER_LIMIT__SHIFT 0x10 |
|---|
| 110991 | #define BIF1_PCIE_RX_CNTL5__RX_SB_ARB_MODE_MASK 0x00000003L |
|---|
| 110992 | #define BIF1_PCIE_RX_CNTL5__RX_SB_ARB_LOWER_LIMIT_MASK 0x00003F00L |
|---|
| 110993 | #define BIF1_PCIE_RX_CNTL5__RX_SB_ARB_UPPER_LIMIT_MASK 0x003F0000L |
|---|
| 110994 | //BIF1_PCIE_RX_CNTL4 |
|---|
| 110995 | #define BIF1_PCIE_RX_CNTL4__RX_ENH_ATOMIC_UR_TPH_DIS__SHIFT 0x0 |
|---|
| 110996 | #define BIF1_PCIE_RX_CNTL4__RX_ENH_ATOMIC_UR_OPTYPE4_DIS__SHIFT 0x1 |
|---|
| 110997 | #define BIF1_PCIE_RX_CNTL4__RX_ENH_ATOMIC_UR_OPTYPE1_E_F_DIS__SHIFT 0x2 |
|---|
| 110998 | #define BIF1_PCIE_RX_CNTL4__CI_ATS_RO_DIS__SHIFT 0x3 |
|---|
| 110999 | #define BIF1_PCIE_RX_CNTL4__RX_CTO_CPL_REFCLK_SPEED__SHIFT 0x8 |
|---|
| 111000 | #define BIF1_PCIE_RX_CNTL4__RX_OVERFLOW_PRIV_MASK__SHIFT 0xa |
|---|
| 111001 | #define BIF1_PCIE_RX_CNTL4__RX_PD_OVERFLOW_FIX_DISABLE__SHIFT 0x10 |
|---|
| 111002 | #define BIF1_PCIE_RX_CNTL4__RX_NAK_COUNTER_MODE__SHIFT 0x11 |
|---|
| 111003 | #define BIF1_PCIE_RX_CNTL4__RX_SF_FILTERING_END_FROM_DLLP_DIS__SHIFT 0x12 |
|---|
| 111004 | #define BIF1_PCIE_RX_CNTL4__RX_ENH_ATOMIC_UR_TPH_DIS_MASK 0x00000001L |
|---|
| 111005 | #define BIF1_PCIE_RX_CNTL4__RX_ENH_ATOMIC_UR_OPTYPE4_DIS_MASK 0x00000002L |
|---|
| 111006 | #define BIF1_PCIE_RX_CNTL4__RX_ENH_ATOMIC_UR_OPTYPE1_E_F_DIS_MASK 0x00000004L |
|---|
| 111007 | #define BIF1_PCIE_RX_CNTL4__CI_ATS_RO_DIS_MASK 0x00000008L |
|---|
| 111008 | #define BIF1_PCIE_RX_CNTL4__RX_CTO_CPL_REFCLK_SPEED_MASK 0x00000300L |
|---|
| 111009 | #define BIF1_PCIE_RX_CNTL4__RX_OVERFLOW_PRIV_MASK_MASK 0x0000FC00L |
|---|
| 111010 | #define BIF1_PCIE_RX_CNTL4__RX_PD_OVERFLOW_FIX_DISABLE_MASK 0x00010000L |
|---|
| 111011 | #define BIF1_PCIE_RX_CNTL4__RX_NAK_COUNTER_MODE_MASK 0x00020000L |
|---|
| 111012 | #define BIF1_PCIE_RX_CNTL4__RX_SF_FILTERING_END_FROM_DLLP_DIS_MASK 0x00040000L |
|---|
| 111013 | //BIF1_PCIE_COMMON_AER_MASK |
|---|
| 111014 | #define BIF1_PCIE_COMMON_AER_MASK__PRIV_SURP_DIS_VEC__SHIFT 0x0 |
|---|
| 111015 | #define BIF1_PCIE_COMMON_AER_MASK__PRIV_SURP_DIS_VEC_MASK 0x000000FFL |
|---|
| 111016 | //BIF1_PCIE_CNTL2 |
|---|
| 111017 | #define BIF1_PCIE_CNTL2__RCB_LS_EN__SHIFT 0x0 |
|---|
| 111018 | #define BIF1_PCIE_CNTL2__MST_CPL_LS_EN__SHIFT 0x1 |
|---|
| 111019 | #define BIF1_PCIE_CNTL2__SLVAER_LS_EN__SHIFT 0x2 |
|---|
| 111020 | #define BIF1_PCIE_CNTL2__SLV_MEM_LS_EN__SHIFT 0x10 |
|---|
| 111021 | #define BIF1_PCIE_CNTL2__SLV_MEM_AGGRESSIVE_LS_EN__SHIFT 0x11 |
|---|
| 111022 | #define BIF1_PCIE_CNTL2__SLV_MEM_SD_EN__SHIFT 0x14 |
|---|
| 111023 | #define BIF1_PCIE_CNTL2__SLV_MEM_AGGRESSIVE_SD_EN__SHIFT 0x15 |
|---|
| 111024 | #define BIF1_PCIE_CNTL2__RX_NP_MEM_WRITE_ENCODING__SHIFT 0x18 |
|---|
| 111025 | #define BIF1_PCIE_CNTL2__SLV_MEM_DS_EN__SHIFT 0x1d |
|---|
| 111026 | #define BIF1_PCIE_CNTL2__RCB_LS_EN_MASK 0x00000001L |
|---|
| 111027 | #define BIF1_PCIE_CNTL2__MST_CPL_LS_EN_MASK 0x00000002L |
|---|
| 111028 | #define BIF1_PCIE_CNTL2__SLVAER_LS_EN_MASK 0x00000004L |
|---|
| 111029 | #define BIF1_PCIE_CNTL2__SLV_MEM_LS_EN_MASK 0x00010000L |
|---|
| 111030 | #define BIF1_PCIE_CNTL2__SLV_MEM_AGGRESSIVE_LS_EN_MASK 0x00020000L |
|---|
| 111031 | #define BIF1_PCIE_CNTL2__SLV_MEM_SD_EN_MASK 0x00100000L |
|---|
| 111032 | #define BIF1_PCIE_CNTL2__SLV_MEM_AGGRESSIVE_SD_EN_MASK 0x00200000L |
|---|
| 111033 | #define BIF1_PCIE_CNTL2__RX_NP_MEM_WRITE_ENCODING_MASK 0x1F000000L |
|---|
| 111034 | #define BIF1_PCIE_CNTL2__SLV_MEM_DS_EN_MASK 0x20000000L |
|---|
| 111035 | //BIF1_PCIE_RX_CNTL2 |
|---|
| 111036 | #define BIF1_PCIE_RX_CNTL2__RX_IGNORE_EP_INVALIDPASID_UR__SHIFT 0x0 |
|---|
| 111037 | #define BIF1_PCIE_RX_CNTL2__RX_IGNORE_EP_TRANSMRD_UR__SHIFT 0x1 |
|---|
| 111038 | #define BIF1_PCIE_RX_CNTL2__RX_IGNORE_EP_TRANSMWR_UR__SHIFT 0x2 |
|---|
| 111039 | #define BIF1_PCIE_RX_CNTL2__RX_IGNORE_EP_ATSTRANSREQ_UR__SHIFT 0x3 |
|---|
| 111040 | #define 0x4 |
|---|
| 111041 | #define BIF1_PCIE_RX_CNTL2__RX_IGNORE_EP_INVCPL_UR__SHIFT 0x5 |
|---|
| 111042 | #define BIF1_PCIE_RX_CNTL2__RX_RCB_LATENCY_EN__SHIFT 0x8 |
|---|
| 111043 | #define BIF1_PCIE_RX_CNTL2__RX_RCB_LATENCY_SCALE__SHIFT 0x9 |
|---|
| 111044 | #define BIF1_PCIE_RX_CNTL2__SLVCPL_MEM_LS_EN__SHIFT 0xc |
|---|
| 111045 | #define BIF1_PCIE_RX_CNTL2__SLVCPL_MEM_SD_EN__SHIFT 0xd |
|---|
| 111046 | #define BIF1_PCIE_RX_CNTL2__SLVCPL_MEM_DS_EN__SHIFT 0xe |
|---|
| 111047 | #define BIF1_PCIE_RX_CNTL2__RX_RCB_LATENCY_MAX_COUNT__SHIFT 0x10 |
|---|
| 111048 | #define BIF1_PCIE_RX_CNTL2__FLR_EXTEND_MODE__SHIFT 0x1c |
|---|
| 111049 | #define BIF1_PCIE_RX_CNTL2__RX_IGNORE_EP_INVALIDPASID_UR_MASK 0x00000001L |
|---|
| 111050 | #define BIF1_PCIE_RX_CNTL2__RX_IGNORE_EP_TRANSMRD_UR_MASK 0x00000002L |
|---|
| 111051 | #define BIF1_PCIE_RX_CNTL2__RX_IGNORE_EP_TRANSMWR_UR_MASK 0x00000004L |
|---|
| 111052 | #define BIF1_PCIE_RX_CNTL2__RX_IGNORE_EP_ATSTRANSREQ_UR_MASK 0x00000008L |
|---|
| 111053 | #define 0x00000010L |
|---|
| 111054 | #define BIF1_PCIE_RX_CNTL2__RX_IGNORE_EP_INVCPL_UR_MASK 0x00000020L |
|---|
| 111055 | #define BIF1_PCIE_RX_CNTL2__RX_RCB_LATENCY_EN_MASK 0x00000100L |
|---|
| 111056 | #define BIF1_PCIE_RX_CNTL2__RX_RCB_LATENCY_SCALE_MASK 0x00000E00L |
|---|
| 111057 | #define BIF1_PCIE_RX_CNTL2__SLVCPL_MEM_LS_EN_MASK 0x00001000L |
|---|
| 111058 | #define BIF1_PCIE_RX_CNTL2__SLVCPL_MEM_SD_EN_MASK 0x00002000L |
|---|
| 111059 | #define BIF1_PCIE_RX_CNTL2__SLVCPL_MEM_DS_EN_MASK 0x00004000L |
|---|
| 111060 | #define BIF1_PCIE_RX_CNTL2__RX_RCB_LATENCY_MAX_COUNT_MASK 0x03FF0000L |
|---|
| 111061 | #define BIF1_PCIE_RX_CNTL2__FLR_EXTEND_MODE_MASK 0x70000000L |
|---|
| 111062 | //BIF1_PCIE_CI_CNTL |
|---|
| 111063 | #define BIF1_PCIE_CI_CNTL__CI_SLV_SDP_CHAIN_DIS__SHIFT 0x0 |
|---|
| 111064 | #define BIF1_PCIE_CI_CNTL__CI_SLV_CPL_ALLOC_OVERSUBSCRIBE_MODE__SHIFT 0x3 |
|---|
| 111065 | #define BIF1_PCIE_CI_CNTL__CI_SLV_RC_RD_REQ_SIZE__SHIFT 0x6 |
|---|
| 111066 | #define BIF1_PCIE_CI_CNTL__CI_SLV_ORDERING_DIS__SHIFT 0x8 |
|---|
| 111067 | #define BIF1_PCIE_CI_CNTL__CI_SLV_SDP_MEM_WR_FULL_DIS__SHIFT 0x9 |
|---|
| 111068 | #define BIF1_PCIE_CI_CNTL__CI_SLV_CPL_ALLOC_DIS__SHIFT 0xa |
|---|
| 111069 | #define BIF1_PCIE_CI_CNTL__CI_SLV_CPL_ALLOC_MODE__SHIFT 0xb |
|---|
| 111070 | #define BIF1_PCIE_CI_CNTL__CI_SLV_CPL_ALLOC_SOR__SHIFT 0xc |
|---|
| 111071 | #define BIF1_PCIE_CI_CNTL__CI_SLV_SDP_ERR_DATA_ON_POISONED_DIS__SHIFT 0x10 |
|---|
| 111072 | #define BIF1_PCIE_CI_CNTL__TX_PGMEM_CTRL_PGATE_DIS__SHIFT 0x15 |
|---|
| 111073 | #define BIF1_PCIE_CI_CNTL__RX_RCB_RC_CTO_TO_UR_EN__SHIFT 0x16 |
|---|
| 111074 | #define BIF1_PCIE_CI_CNTL__RX_RCB_RC_DPC_EXCEPTION_EN__SHIFT 0x17 |
|---|
| 111075 | #define BIF1_PCIE_CI_CNTL__RX_RCB_RC_DPC_CPL_CTL_EN__SHIFT 0x18 |
|---|
| 111076 | #define BIF1_PCIE_CI_CNTL__RX_RCB_RC_CTO_TO_SC_IN_LINK_DOWN_EN__SHIFT 0x1d |
|---|
| 111077 | #define BIF1_PCIE_CI_CNTL__SLV_ARB_LINKWIDTH_WEIGHTED_RROBIN_EN__SHIFT 0x1e |
|---|
| 111078 | #define BIF1_PCIE_CI_CNTL__RX_RCB_RC_CTO_IGNORE_ERR_IN_LINK_DOWN_EN__SHIFT 0x1f |
|---|
| 111079 | #define BIF1_PCIE_CI_CNTL__CI_SLV_SDP_CHAIN_DIS_MASK 0x00000001L |
|---|
| 111080 | #define BIF1_PCIE_CI_CNTL__CI_SLV_CPL_ALLOC_OVERSUBSCRIBE_MODE_MASK 0x00000038L |
|---|
| 111081 | #define BIF1_PCIE_CI_CNTL__CI_SLV_RC_RD_REQ_SIZE_MASK 0x000000C0L |
|---|
| 111082 | #define BIF1_PCIE_CI_CNTL__CI_SLV_ORDERING_DIS_MASK 0x00000100L |
|---|
| 111083 | #define BIF1_PCIE_CI_CNTL__CI_SLV_SDP_MEM_WR_FULL_DIS_MASK 0x00000200L |
|---|
| 111084 | #define BIF1_PCIE_CI_CNTL__CI_SLV_CPL_ALLOC_DIS_MASK 0x00000400L |
|---|
| 111085 | #define BIF1_PCIE_CI_CNTL__CI_SLV_CPL_ALLOC_MODE_MASK 0x00000800L |
|---|
| 111086 | #define BIF1_PCIE_CI_CNTL__CI_SLV_CPL_ALLOC_SOR_MASK 0x00001000L |
|---|
| 111087 | #define BIF1_PCIE_CI_CNTL__CI_SLV_SDP_ERR_DATA_ON_POISONED_DIS_MASK 0x00010000L |
|---|
| 111088 | #define BIF1_PCIE_CI_CNTL__TX_PGMEM_CTRL_PGATE_DIS_MASK 0x00200000L |
|---|
| 111089 | #define BIF1_PCIE_CI_CNTL__RX_RCB_RC_CTO_TO_UR_EN_MASK 0x00400000L |
|---|
| 111090 | #define BIF1_PCIE_CI_CNTL__RX_RCB_RC_DPC_EXCEPTION_EN_MASK 0x00800000L |
|---|
| 111091 | #define BIF1_PCIE_CI_CNTL__RX_RCB_RC_DPC_CPL_CTL_EN_MASK 0x01000000L |
|---|
| 111092 | #define BIF1_PCIE_CI_CNTL__RX_RCB_RC_CTO_TO_SC_IN_LINK_DOWN_EN_MASK 0x20000000L |
|---|
| 111093 | #define BIF1_PCIE_CI_CNTL__SLV_ARB_LINKWIDTH_WEIGHTED_RROBIN_EN_MASK 0x40000000L |
|---|
| 111094 | #define BIF1_PCIE_CI_CNTL__RX_RCB_RC_CTO_IGNORE_ERR_IN_LINK_DOWN_EN_MASK 0x80000000L |
|---|
| 111095 | //BIF1_PCIE_BUS_CNTL |
|---|
| 111096 | #define BIF1_PCIE_BUS_CNTL__PMI_INT_DIS__SHIFT 0x6 |
|---|
| 111097 | #define BIF1_PCIE_BUS_CNTL__IMMEDIATE_PMI_DIS__SHIFT 0x7 |
|---|
| 111098 | #define BIF1_PCIE_BUS_CNTL__TRUE_PM_STATUS_EN__SHIFT 0xc |
|---|
| 111099 | #define BIF1_PCIE_BUS_CNTL__PMI_INT_DIS_MASK 0x00000040L |
|---|
| 111100 | #define BIF1_PCIE_BUS_CNTL__IMMEDIATE_PMI_DIS_MASK 0x00000080L |
|---|
| 111101 | #define BIF1_PCIE_BUS_CNTL__TRUE_PM_STATUS_EN_MASK 0x00001000L |
|---|
| 111102 | //BIF1_PCIE_LC_STATE6 |
|---|
| 111103 | #define BIF1_PCIE_LC_STATE6__LC_PREV_STATE24__SHIFT 0x0 |
|---|
| 111104 | #define BIF1_PCIE_LC_STATE6__LC_PREV_STATE25__SHIFT 0x8 |
|---|
| 111105 | #define BIF1_PCIE_LC_STATE6__LC_PREV_STATE26__SHIFT 0x10 |
|---|
| 111106 | #define BIF1_PCIE_LC_STATE6__LC_PREV_STATE27__SHIFT 0x18 |
|---|
| 111107 | #define BIF1_PCIE_LC_STATE6__LC_PREV_STATE24_MASK 0x0000003FL |
|---|
| 111108 | #define BIF1_PCIE_LC_STATE6__LC_PREV_STATE25_MASK 0x00003F00L |
|---|
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| 111161 | #define BIF1_PCIE_LC_STATUS1__LC_REVERSE_RCVR_MASK 0x00000001L |
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| 111162 | #define BIF1_PCIE_LC_STATUS1__LC_REVERSE_XMIT_MASK 0x00000002L |
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| 111163 | #define BIF1_PCIE_LC_STATUS1__LC_OPERATING_LINK_WIDTH_MASK 0x0000001CL |
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| 111164 | #define BIF1_PCIE_LC_STATUS1__LC_DETECTED_LINK_WIDTH_MASK 0x000000E0L |
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| 111165 | //BIF1_PCIE_LC_STATUS2 |
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|---|
| 111168 | #define BIF1_PCIE_LC_STATUS2__LC_TOTAL_INACTIVE_LANES_MASK 0x0000FFFFL |
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| 111169 | #define BIF1_PCIE_LC_STATUS2__LC_TURN_ON_LANE_MASK 0xFFFF0000L |
|---|
| 111170 | //BIF1_PCIE_WPR_CNTL |
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| 111171 | #define BIF1_PCIE_WPR_CNTL__WPR_RESET_HOT_RST_EN__SHIFT 0x0 |
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| 111172 | #define BIF1_PCIE_WPR_CNTL__WPR_RESET_LNK_DWN_EN__SHIFT 0x1 |
|---|
| 111173 | #define BIF1_PCIE_WPR_CNTL__WPR_RESET_LNK_DIS_EN__SHIFT 0x2 |
|---|
| 111174 | #define BIF1_PCIE_WPR_CNTL__WPR_RESET_COR_EN__SHIFT 0x3 |
|---|
| 111175 | #define BIF1_PCIE_WPR_CNTL__WPR_RESET_REG_EN__SHIFT 0x4 |
|---|
| 111176 | #define BIF1_PCIE_WPR_CNTL__WPR_RESET_STY_EN__SHIFT 0x5 |
|---|
| 111177 | #define BIF1_PCIE_WPR_CNTL__WPR_RESET_PHY_EN__SHIFT 0x6 |
|---|
| 111178 | #define BIF1_PCIE_WPR_CNTL__WPR_RESET_HOT_RST_EN_MASK 0x00000001L |
|---|
| 111179 | #define BIF1_PCIE_WPR_CNTL__WPR_RESET_LNK_DWN_EN_MASK 0x00000002L |
|---|
| 111180 | #define BIF1_PCIE_WPR_CNTL__WPR_RESET_LNK_DIS_EN_MASK 0x00000004L |
|---|
| 111181 | #define BIF1_PCIE_WPR_CNTL__WPR_RESET_COR_EN_MASK 0x00000008L |
|---|
| 111182 | #define BIF1_PCIE_WPR_CNTL__WPR_RESET_REG_EN_MASK 0x00000010L |
|---|
| 111183 | #define BIF1_PCIE_WPR_CNTL__WPR_RESET_STY_EN_MASK 0x00000020L |
|---|
| 111184 | #define BIF1_PCIE_WPR_CNTL__WPR_RESET_PHY_EN_MASK 0x00000040L |
|---|
| 111185 | //BIF1_PCIE_RX_LAST_TLP0 |
|---|
| 111186 | #define BIF1_PCIE_RX_LAST_TLP0__RX_LAST_TLP0__SHIFT 0x0 |
|---|
| 111187 | #define BIF1_PCIE_RX_LAST_TLP0__RX_LAST_TLP0_MASK 0xFFFFFFFFL |
|---|
| 111188 | //BIF1_PCIE_RX_LAST_TLP1 |
|---|
| 111189 | #define BIF1_PCIE_RX_LAST_TLP1__RX_LAST_TLP1__SHIFT 0x0 |
|---|
| 111190 | #define BIF1_PCIE_RX_LAST_TLP1__RX_LAST_TLP1_MASK 0xFFFFFFFFL |
|---|
| 111191 | //BIF1_PCIE_RX_LAST_TLP2 |
|---|
| 111192 | #define BIF1_PCIE_RX_LAST_TLP2__RX_LAST_TLP2__SHIFT 0x0 |
|---|
| 111193 | #define BIF1_PCIE_RX_LAST_TLP2__RX_LAST_TLP2_MASK 0xFFFFFFFFL |
|---|
| 111194 | //BIF1_PCIE_RX_LAST_TLP3 |
|---|
| 111195 | #define BIF1_PCIE_RX_LAST_TLP3__RX_LAST_TLP3__SHIFT 0x0 |
|---|
| 111196 | #define BIF1_PCIE_RX_LAST_TLP3__RX_LAST_TLP3_MASK 0xFFFFFFFFL |
|---|
| 111197 | //BIF1_PCIE_I2C_REG_ADDR_EXPAND |
|---|
| 111198 | #define BIF1_PCIE_I2C_REG_ADDR_EXPAND__I2C_REG_ADDR__SHIFT 0x0 |
|---|
| 111199 | #define BIF1_PCIE_I2C_REG_ADDR_EXPAND__I2C_REG_ADDR_MASK 0x0001FFFFL |
|---|
| 111200 | //BIF1_PCIE_I2C_REG_DATA |
|---|
| 111201 | #define BIF1_PCIE_I2C_REG_DATA__I2C_REG_DATA__SHIFT 0x0 |
|---|
| 111202 | #define BIF1_PCIE_I2C_REG_DATA__I2C_REG_DATA_MASK 0xFFFFFFFFL |
|---|
| 111203 | //BIF1_PCIE_CFG_CNTL |
|---|
| 111204 | #define BIF1_PCIE_CFG_CNTL__CFG_EN_DEC_TO_HIDDEN_REG__SHIFT 0x0 |
|---|
| 111205 | #define BIF1_PCIE_CFG_CNTL__CFG_EN_DEC_TO_GEN2_HIDDEN_REG__SHIFT 0x1 |
|---|
| 111206 | #define BIF1_PCIE_CFG_CNTL__CFG_EN_DEC_TO_GEN3_HIDDEN_REG__SHIFT 0x2 |
|---|
| 111207 | #define BIF1_PCIE_CFG_CNTL__CFG_EN_DEC_TO_HIDDEN_REG_MASK 0x00000001L |
|---|
| 111208 | #define BIF1_PCIE_CFG_CNTL__CFG_EN_DEC_TO_GEN2_HIDDEN_REG_MASK 0x00000002L |
|---|
| 111209 | #define BIF1_PCIE_CFG_CNTL__CFG_EN_DEC_TO_GEN3_HIDDEN_REG_MASK 0x00000004L |
|---|
| 111210 | //BIF1_PCIE_LC_PM_CNTL |
|---|
| 111211 | #define BIF1_PCIE_LC_PM_CNTL__LC_PORT_0_CLKREQB_MAP__SHIFT 0x0 |
|---|
| 111212 | #define BIF1_PCIE_LC_PM_CNTL__LC_PORT_1_CLKREQB_MAP__SHIFT 0x4 |
|---|
| 111213 | #define BIF1_PCIE_LC_PM_CNTL__LC_PORT_2_CLKREQB_MAP__SHIFT 0x8 |
|---|
| 111214 | #define BIF1_PCIE_LC_PM_CNTL__LC_PORT_3_CLKREQB_MAP__SHIFT 0xc |
|---|
| 111215 | #define BIF1_PCIE_LC_PM_CNTL__LC_PORT_4_CLKREQB_MAP__SHIFT 0x10 |
|---|
| 111216 | #define BIF1_PCIE_LC_PM_CNTL__LC_PORT_5_CLKREQB_MAP__SHIFT 0x14 |
|---|
| 111217 | #define BIF1_PCIE_LC_PM_CNTL__LC_PORT_6_CLKREQB_MAP__SHIFT 0x18 |
|---|
| 111218 | #define BIF1_PCIE_LC_PM_CNTL__LC_PORT_7_CLKREQB_MAP__SHIFT 0x1c |
|---|
| 111219 | #define BIF1_PCIE_LC_PM_CNTL__LC_PORT_0_CLKREQB_MAP_MASK 0x0000000FL |
|---|
| 111220 | #define BIF1_PCIE_LC_PM_CNTL__LC_PORT_1_CLKREQB_MAP_MASK 0x000000F0L |
|---|
| 111221 | #define BIF1_PCIE_LC_PM_CNTL__LC_PORT_2_CLKREQB_MAP_MASK 0x00000F00L |
|---|
| 111222 | #define BIF1_PCIE_LC_PM_CNTL__LC_PORT_3_CLKREQB_MAP_MASK 0x0000F000L |
|---|
| 111223 | #define BIF1_PCIE_LC_PM_CNTL__LC_PORT_4_CLKREQB_MAP_MASK 0x000F0000L |
|---|
| 111224 | #define BIF1_PCIE_LC_PM_CNTL__LC_PORT_5_CLKREQB_MAP_MASK 0x00F00000L |
|---|
| 111225 | #define BIF1_PCIE_LC_PM_CNTL__LC_PORT_6_CLKREQB_MAP_MASK 0x0F000000L |
|---|
| 111226 | #define BIF1_PCIE_LC_PM_CNTL__LC_PORT_7_CLKREQB_MAP_MASK 0xF0000000L |
|---|
| 111227 | //BIF1_PCIE_LC_PM_CNTL2 |
|---|
| 111228 | #define BIF1_PCIE_LC_PM_CNTL2__LC_PORT_8_CLKREQB_MAP__SHIFT 0x0 |
|---|
| 111229 | #define BIF1_PCIE_LC_PM_CNTL2__LC_PORT_8_CLKREQB_MAP_MASK 0x0000000FL |
|---|
| 111230 | //BIF1_PCIE_P_CNTL |
|---|
| 111231 | #define BIF1_PCIE_P_CNTL__P_PWRDN_EN__SHIFT 0x0 |
|---|
| 111232 | #define BIF1_PCIE_P_CNTL__P_SYMALIGN_MODE__SHIFT 0x1 |
|---|
| 111233 | #define BIF1_PCIE_P_CNTL__P_SYMALIGN_HW_DEBUG__SHIFT 0x2 |
|---|
| 111234 | #define BIF1_PCIE_P_CNTL__P_ELASTDESKEW_HW_DEBUG__SHIFT 0x3 |
|---|
| 111235 | #define BIF1_PCIE_P_CNTL__P_IGNORE_CRC_ERR__SHIFT 0x4 |
|---|
| 111236 | #define BIF1_PCIE_P_CNTL__P_IGNORE_LEN_ERR__SHIFT 0x5 |
|---|
| 111237 | #define BIF1_PCIE_P_CNTL__P_IGNORE_EDB_ERR__SHIFT 0x6 |
|---|
| 111238 | #define BIF1_PCIE_P_CNTL__P_IGNORE_IDL_ERR__SHIFT 0x7 |
|---|
| 111239 | #define BIF1_PCIE_P_CNTL__P_IGNORE_TOK_ERR__SHIFT 0x8 |
|---|
| 111240 | #define BIF1_PCIE_P_CNTL__P_BLK_LOCK_MODE__SHIFT 0xc |
|---|
| 111241 | #define BIF1_PCIE_P_CNTL__P_ALWAYS_USE_FAST_TXCLK__SHIFT 0xd |
|---|
| 111242 | #define BIF1_PCIE_P_CNTL__P_ELEC_IDLE_MODE__SHIFT 0xe |
|---|
| 111243 | #define BIF1_PCIE_P_CNTL__ASSERT_DVALID_ON_EI_TRANS__SHIFT 0x11 |
|---|
| 111244 | #define BIF1_PCIE_P_CNTL__LC_PCLK_USE_OLD_CLOCK_CIRCUIT__SHIFT 0x12 |
|---|
| 111245 | #define BIF1_PCIE_P_CNTL__MASTER_PLL_LANE_NUM__SHIFT 0x13 |
|---|
| 111246 | #define BIF1_PCIE_P_CNTL__MASTER_PLL_LANE_REFCLKREQ_EN__SHIFT 0x17 |
|---|
| 111247 | #define BIF1_PCIE_P_CNTL__REFCLKREQ_WAIT_FOR_MASTER_PLL__SHIFT 0x18 |
|---|
| 111248 | #define BIF1_PCIE_P_CNTL__LC_FILTER_SKP_FROM_L_IDLE__SHIFT 0x19 |
|---|
| 111249 | #define BIF1_PCIE_P_CNTL__LC_TIEOFF_LANES_IGNORE_REFCLKACK__SHIFT 0x1a |
|---|
| 111250 | #define BIF1_PCIE_P_CNTL__LC_MISSING_COM_RESET_SET_TRACK__SHIFT 0x1b |
|---|
| 111251 | #define BIF1_PCIE_P_CNTL__LC_RESET_TRACK_TSX_COUNTER_NO_DATA_VLD__SHIFT 0x1c |
|---|
| 111252 | #define BIF1_PCIE_P_CNTL__P_PWRDN_EN_MASK 0x00000001L |
|---|
| 111253 | #define BIF1_PCIE_P_CNTL__P_SYMALIGN_MODE_MASK 0x00000002L |
|---|
| 111254 | #define BIF1_PCIE_P_CNTL__P_SYMALIGN_HW_DEBUG_MASK 0x00000004L |
|---|
| 111255 | #define BIF1_PCIE_P_CNTL__P_ELASTDESKEW_HW_DEBUG_MASK 0x00000008L |
|---|
| 111256 | #define BIF1_PCIE_P_CNTL__P_IGNORE_CRC_ERR_MASK 0x00000010L |
|---|
| 111257 | #define BIF1_PCIE_P_CNTL__P_IGNORE_LEN_ERR_MASK 0x00000020L |
|---|
| 111258 | #define BIF1_PCIE_P_CNTL__P_IGNORE_EDB_ERR_MASK 0x00000040L |
|---|
| 111259 | #define BIF1_PCIE_P_CNTL__P_IGNORE_IDL_ERR_MASK 0x00000080L |
|---|
| 111260 | #define BIF1_PCIE_P_CNTL__P_IGNORE_TOK_ERR_MASK 0x00000100L |
|---|
| 111261 | #define BIF1_PCIE_P_CNTL__P_BLK_LOCK_MODE_MASK 0x00001000L |
|---|
| 111262 | #define BIF1_PCIE_P_CNTL__P_ALWAYS_USE_FAST_TXCLK_MASK 0x00002000L |
|---|
| 111263 | #define BIF1_PCIE_P_CNTL__P_ELEC_IDLE_MODE_MASK 0x0000C000L |
|---|
| 111264 | #define BIF1_PCIE_P_CNTL__ASSERT_DVALID_ON_EI_TRANS_MASK 0x00020000L |
|---|
| 111265 | #define BIF1_PCIE_P_CNTL__LC_PCLK_USE_OLD_CLOCK_CIRCUIT_MASK 0x00040000L |
|---|
| 111266 | #define BIF1_PCIE_P_CNTL__MASTER_PLL_LANE_NUM_MASK 0x00780000L |
|---|
| 111267 | #define BIF1_PCIE_P_CNTL__MASTER_PLL_LANE_REFCLKREQ_EN_MASK 0x00800000L |
|---|
| 111268 | #define BIF1_PCIE_P_CNTL__REFCLKREQ_WAIT_FOR_MASTER_PLL_MASK 0x01000000L |
|---|
| 111269 | #define BIF1_PCIE_P_CNTL__LC_FILTER_SKP_FROM_L_IDLE_MASK 0x02000000L |
|---|
| 111270 | #define BIF1_PCIE_P_CNTL__LC_TIEOFF_LANES_IGNORE_REFCLKACK_MASK 0x04000000L |
|---|
| 111271 | #define BIF1_PCIE_P_CNTL__LC_MISSING_COM_RESET_SET_TRACK_MASK 0x08000000L |
|---|
| 111272 | #define BIF1_PCIE_P_CNTL__LC_RESET_TRACK_TSX_COUNTER_NO_DATA_VLD_MASK 0x70000000L |
|---|
| 111273 | //BIF1_PCIE_P_BUF_STATUS |
|---|
| 111274 | #define BIF1_PCIE_P_BUF_STATUS__P_OVERFLOW_ERR__SHIFT 0x0 |
|---|
| 111275 | #define BIF1_PCIE_P_BUF_STATUS__P_UNDERFLOW_ERR__SHIFT 0x10 |
|---|
| 111276 | #define BIF1_PCIE_P_BUF_STATUS__P_OVERFLOW_ERR_MASK 0x0000FFFFL |
|---|
| 111277 | #define BIF1_PCIE_P_BUF_STATUS__P_UNDERFLOW_ERR_MASK 0xFFFF0000L |
|---|
| 111278 | //BIF1_PCIE_P_DECODER_STATUS |
|---|
| 111279 | #define BIF1_PCIE_P_DECODER_STATUS__P_DECODE_ERR__SHIFT 0x0 |
|---|
| 111280 | #define BIF1_PCIE_P_DECODER_STATUS__P_DECODE_ERR_MASK 0x0000FFFFL |
|---|
| 111281 | //BIF1_PCIE_P_MISC_STATUS |
|---|
| 111282 | #define BIF1_PCIE_P_MISC_STATUS__P_DESKEW_ERR__SHIFT 0x0 |
|---|
| 111283 | #define BIF1_PCIE_P_MISC_STATUS__P_SYMUNLOCK_ERR__SHIFT 0x10 |
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| 111285 | #define BIF1_PCIE_P_MISC_STATUS__P_SYMUNLOCK_ERR_MASK 0xFFFF0000L |
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| 111328 | #define BIF1_PCIE_RX_AD__RC_IGNORE_ACS_ERR_ON_DRS_DIS_MASK 0x00080000L |
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| 111344 | #define BIF1_PCIE_SDP_CTRL__SDP_UNIT_ID_LOWER__SHIFT 0x1a |
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| 111345 | #define BIF1_PCIE_SDP_CTRL__CI_SDP_RECONFIG_EN__SHIFT 0x1d |
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| 111348 | #define BIF1_PCIE_SDP_CTRL__CI_SLV_REQR_FULL_DISCONNECT_EN_MASK 0x00000010L |
|---|
| 111349 | #define BIF1_PCIE_SDP_CTRL__CI_SLV_REQR_PART_DISCONNECT_EN_MASK 0x00000020L |
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| 111350 | #define BIF1_PCIE_SDP_CTRL__CI_SLAVE_TAG_STEALING_DIS_MASK 0x00000200L |
|---|
| 111351 | #define BIF1_PCIE_SDP_CTRL__SLAVE_PREFIX_PRELOAD_DIS_MASK 0x00000400L |
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| 111352 | #define BIF1_PCIE_SDP_CTRL__CI_DISABLE_LTR_DROPPING_MASK 0x00000800L |
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| 111353 | #define BIF1_PCIE_SDP_CTRL__RX_SWUS_SIDEBAND_CPLHDR_DIS_MASK 0x00001000L |
|---|
| 111354 | #define BIF1_PCIE_SDP_CTRL__CI_SWUS_RCVD_ERR_HANDLING_DIS_MASK 0x00008000L |
|---|
| 111355 | #define BIF1_PCIE_SDP_CTRL__EARLY_HW_WAKE_UP_EN_MASK 0x00010000L |
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| 111356 | #define BIF1_PCIE_SDP_CTRL__SLV_SDP_DISCONNECT_WHEN_IN_L1_EN_MASK 0x00020000L |
|---|
| 111357 | #define BIF1_PCIE_SDP_CTRL__BLOCK_SLV_SDP_DISCONNECT_WHEN_EARLY_HW_WAKE_UP_EN_MASK 0x00040000L |
|---|
| 111358 | #define BIF1_PCIE_SDP_CTRL__CI_SLV_SDP_PARITY_CHECK_EN_MASK 0x00080000L |
|---|
| 111359 | #define BIF1_PCIE_SDP_CTRL__CI_VIRTUAL_WIRE_MODE_MASK 0x02000000L |
|---|
| 111360 | #define BIF1_PCIE_SDP_CTRL__SDP_UNIT_ID_LOWER_MASK 0x1C000000L |
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| 111361 | #define BIF1_PCIE_SDP_CTRL__CI_SDP_RECONFIG_EN_MASK 0x20000000L |
|---|
| 111362 | #define BIF1_PCIE_SDP_CTRL__CI_VIRTUAL_WIRE_BIT46_EN_MASK 0x40000000L |
|---|
| 111363 | //BIF1_NBIO_CLKREQb_MAP_CNTL |
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| 111370 | #define BIF1_NBIO_CLKREQb_MAP_CNTL__PCIE_CLKREQB_6_MAP__SHIFT 0x18 |
|---|
| 111371 | #define BIF1_NBIO_CLKREQb_MAP_CNTL__PCIE_CLKREQB_7_MAP__SHIFT 0x1c |
|---|
| 111372 | #define BIF1_NBIO_CLKREQb_MAP_CNTL__PCIE_CLKREQB_0_MAP_MASK 0x0000000FL |
|---|
| 111373 | #define BIF1_NBIO_CLKREQb_MAP_CNTL__PCIE_CLKREQB_1_MAP_MASK 0x000000F0L |
|---|
| 111374 | #define BIF1_NBIO_CLKREQb_MAP_CNTL__PCIE_CLKREQB_2_MAP_MASK 0x00000F00L |
|---|
| 111375 | #define BIF1_NBIO_CLKREQb_MAP_CNTL__PCIE_CLKREQB_3_MAP_MASK 0x0000F000L |
|---|
| 111376 | #define BIF1_NBIO_CLKREQb_MAP_CNTL__PCIE_CLKREQB_4_MAP_MASK 0x000F0000L |
|---|
| 111377 | #define BIF1_NBIO_CLKREQb_MAP_CNTL__PCIE_CLKREQB_5_MAP_MASK 0x00F00000L |
|---|
| 111378 | #define BIF1_NBIO_CLKREQb_MAP_CNTL__PCIE_CLKREQB_6_MAP_MASK 0x0F000000L |
|---|
| 111379 | #define BIF1_NBIO_CLKREQb_MAP_CNTL__PCIE_CLKREQB_7_MAP_MASK 0xF0000000L |
|---|
| 111380 | //BIF1_PCIE_SDP_SWUS_SLV_ATTR_CTRL |
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| 111381 | #define BIF1_PCIE_SDP_SWUS_SLV_ATTR_CTRL__CI_SWUS_SLV_RO_OVERRIDE_MEMWR__SHIFT 0x0 |
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|---|
| 111383 | #define BIF1_PCIE_SDP_SWUS_SLV_ATTR_CTRL__CI_SWUS_SLV_RO_OVERRIDE_ATOMIC__SHIFT 0x4 |
|---|
| 111384 | #define BIF1_PCIE_SDP_SWUS_SLV_ATTR_CTRL__CI_SWUS_SLV_SNR_OVERRIDE_MEMWR__SHIFT 0x6 |
|---|
| 111385 | #define BIF1_PCIE_SDP_SWUS_SLV_ATTR_CTRL__CI_SWUS_SLV_SNR_OVERRIDE_MEMRD__SHIFT 0x8 |
|---|
| 111386 | #define BIF1_PCIE_SDP_SWUS_SLV_ATTR_CTRL__CI_SWUS_SLV_SNR_OVERRIDE_ATOMIC__SHIFT 0xa |
|---|
| 111387 | #define BIF1_PCIE_SDP_SWUS_SLV_ATTR_CTRL__CI_SWUS_SLV_IDO_OVERRIDE_MEMWR__SHIFT 0xc |
|---|
| 111388 | #define BIF1_PCIE_SDP_SWUS_SLV_ATTR_CTRL__CI_SWUS_SLV_IDO_OVERRIDE_MEMRD__SHIFT 0xe |
|---|
| 111389 | #define BIF1_PCIE_SDP_SWUS_SLV_ATTR_CTRL__CI_SWUS_SLV_IDO_OVERRIDE_ATOMIC__SHIFT 0x10 |
|---|
| 111390 | #define BIF1_PCIE_SDP_SWUS_SLV_ATTR_CTRL__CI_SWUS_SLV_RO_OVERRIDE_MEMWR_MASK 0x00000003L |
|---|
| 111391 | #define BIF1_PCIE_SDP_SWUS_SLV_ATTR_CTRL__CI_SWUS_SLV_RO_OVERRIDE_MEMRD_MASK 0x0000000CL |
|---|
| 111392 | #define BIF1_PCIE_SDP_SWUS_SLV_ATTR_CTRL__CI_SWUS_SLV_RO_OVERRIDE_ATOMIC_MASK 0x00000030L |
|---|
| 111393 | #define BIF1_PCIE_SDP_SWUS_SLV_ATTR_CTRL__CI_SWUS_SLV_SNR_OVERRIDE_MEMWR_MASK 0x000000C0L |
|---|
| 111394 | #define BIF1_PCIE_SDP_SWUS_SLV_ATTR_CTRL__CI_SWUS_SLV_SNR_OVERRIDE_MEMRD_MASK 0x00000300L |
|---|
| 111395 | #define BIF1_PCIE_SDP_SWUS_SLV_ATTR_CTRL__CI_SWUS_SLV_SNR_OVERRIDE_ATOMIC_MASK 0x00000C00L |
|---|
| 111396 | #define BIF1_PCIE_SDP_SWUS_SLV_ATTR_CTRL__CI_SWUS_SLV_IDO_OVERRIDE_MEMWR_MASK 0x00003000L |
|---|
| 111397 | #define BIF1_PCIE_SDP_SWUS_SLV_ATTR_CTRL__CI_SWUS_SLV_IDO_OVERRIDE_MEMRD_MASK 0x0000C000L |
|---|
| 111398 | #define BIF1_PCIE_SDP_SWUS_SLV_ATTR_CTRL__CI_SWUS_SLV_IDO_OVERRIDE_ATOMIC_MASK 0x00030000L |
|---|
| 111399 | //BIF1_PCIE_SDP_RC_SLV_ATTR_CTRL |
|---|
| 111400 | #define BIF1_PCIE_SDP_RC_SLV_ATTR_CTRL__CI_RC_SLV_RO_OVERRIDE_MEMWR__SHIFT 0x0 |
|---|
| 111401 | #define BIF1_PCIE_SDP_RC_SLV_ATTR_CTRL__CI_RC_SLV_RO_OVERRIDE_MEMRD__SHIFT 0x2 |
|---|
| 111402 | #define BIF1_PCIE_SDP_RC_SLV_ATTR_CTRL__CI_RC_SLV_RO_OVERRIDE_ATOMIC__SHIFT 0x4 |
|---|
| 111403 | #define BIF1_PCIE_SDP_RC_SLV_ATTR_CTRL__CI_RC_SLV_SNR_OVERRIDE_MEMWR__SHIFT 0x6 |
|---|
| 111404 | #define BIF1_PCIE_SDP_RC_SLV_ATTR_CTRL__CI_RC_SLV_SNR_OVERRIDE_MEMRD__SHIFT 0x8 |
|---|
| 111405 | #define BIF1_PCIE_SDP_RC_SLV_ATTR_CTRL__CI_RC_SLV_SNR_OVERRIDE_ATOMIC__SHIFT 0xa |
|---|
| 111406 | #define BIF1_PCIE_SDP_RC_SLV_ATTR_CTRL__CI_RC_SLV_IDO_OVERRIDE_MEMWR__SHIFT 0xc |
|---|
| 111407 | #define BIF1_PCIE_SDP_RC_SLV_ATTR_CTRL__CI_RC_SLV_IDO_OVERRIDE_MEMRD__SHIFT 0xe |
|---|
| 111408 | #define BIF1_PCIE_SDP_RC_SLV_ATTR_CTRL__CI_RC_SLV_IDO_OVERRIDE_ATOMIC__SHIFT 0x10 |
|---|
| 111409 | #define BIF1_PCIE_SDP_RC_SLV_ATTR_CTRL__CI_RC_SLV_RO_OVERRIDE_MEMWR_MASK 0x00000003L |
|---|
| 111410 | #define BIF1_PCIE_SDP_RC_SLV_ATTR_CTRL__CI_RC_SLV_RO_OVERRIDE_MEMRD_MASK 0x0000000CL |
|---|
| 111411 | #define BIF1_PCIE_SDP_RC_SLV_ATTR_CTRL__CI_RC_SLV_RO_OVERRIDE_ATOMIC_MASK 0x00000030L |
|---|
| 111412 | #define BIF1_PCIE_SDP_RC_SLV_ATTR_CTRL__CI_RC_SLV_SNR_OVERRIDE_MEMWR_MASK 0x000000C0L |
|---|
| 111413 | #define BIF1_PCIE_SDP_RC_SLV_ATTR_CTRL__CI_RC_SLV_SNR_OVERRIDE_MEMRD_MASK 0x00000300L |
|---|
| 111414 | #define BIF1_PCIE_SDP_RC_SLV_ATTR_CTRL__CI_RC_SLV_SNR_OVERRIDE_ATOMIC_MASK 0x00000C00L |
|---|
| 111415 | #define BIF1_PCIE_SDP_RC_SLV_ATTR_CTRL__CI_RC_SLV_IDO_OVERRIDE_MEMWR_MASK 0x00003000L |
|---|
| 111416 | #define BIF1_PCIE_SDP_RC_SLV_ATTR_CTRL__CI_RC_SLV_IDO_OVERRIDE_MEMRD_MASK 0x0000C000L |
|---|
| 111417 | #define BIF1_PCIE_SDP_RC_SLV_ATTR_CTRL__CI_RC_SLV_IDO_OVERRIDE_ATOMIC_MASK 0x00030000L |
|---|
| 111418 | //BIF1_NBIO_CLKREQb_MAP_CNTL2 |
|---|
| 111419 | #define BIF1_NBIO_CLKREQb_MAP_CNTL2__PCIE_CLKREQB_8_MAP__SHIFT 0x0 |
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| 111420 | #define BIF1_NBIO_CLKREQb_MAP_CNTL2__PCIE_CLKREQB_9_MAP__SHIFT 0x4 |
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| 111421 | #define BIF1_NBIO_CLKREQb_MAP_CNTL2__PCIE_CLKREQB_10_MAP__SHIFT 0x8 |
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| 111422 | #define BIF1_NBIO_CLKREQb_MAP_CNTL2__PCIE_CLKREQB_11_MAP__SHIFT 0xc |
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| 111423 | #define BIF1_NBIO_CLKREQb_MAP_CNTL2__PCIE_CLKREQB_0_CNTL_MASK__SHIFT 0x10 |
|---|
| 111424 | #define BIF1_NBIO_CLKREQb_MAP_CNTL2__PCIE_CLKREQB_1_CNTL_MASK__SHIFT 0x11 |
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| 111425 | #define BIF1_NBIO_CLKREQb_MAP_CNTL2__PCIE_CLKREQB_2_CNTL_MASK__SHIFT 0x12 |
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| 111426 | #define BIF1_NBIO_CLKREQb_MAP_CNTL2__PCIE_CLKREQB_3_CNTL_MASK__SHIFT 0x13 |
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| 111427 | #define BIF1_NBIO_CLKREQb_MAP_CNTL2__PCIE_CLKREQB_4_CNTL_MASK__SHIFT 0x14 |
|---|
| 111428 | #define BIF1_NBIO_CLKREQb_MAP_CNTL2__PCIE_CLKREQB_5_CNTL_MASK__SHIFT 0x15 |
|---|
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| 111430 | #define BIF1_NBIO_CLKREQb_MAP_CNTL2__PCIE_CLKREQB_7_CNTL_MASK__SHIFT 0x17 |
|---|
| 111431 | #define BIF1_NBIO_CLKREQb_MAP_CNTL2__PCIE_CLKREQB_8_CNTL_MASK__SHIFT 0x18 |
|---|
| 111432 | #define BIF1_NBIO_CLKREQb_MAP_CNTL2__PCIE_CLKREQB_9_CNTL_MASK__SHIFT 0x19 |
|---|
| 111433 | #define BIF1_NBIO_CLKREQb_MAP_CNTL2__PCIE_CLKREQB_10_CNTL_MASK__SHIFT 0x1a |
|---|
| 111434 | #define BIF1_NBIO_CLKREQb_MAP_CNTL2__PCIE_CLKREQB_11_CNTL_MASK__SHIFT 0x1b |
|---|
| 111435 | #define BIF1_NBIO_CLKREQb_MAP_CNTL2__PCIE_CLKREQB_8_MAP_MASK 0x0000000FL |
|---|
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| 111600 | #define BIF1_PCIE_STRAP_F0__STRAP_F0_ATOMIC_ROUTING_EN__SHIFT 0x14 |
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| 111748 | #define BIF1_PCIE_PRBS_MISC__PRBS_EN__SHIFT 0x0 |
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| 111760 | #define BIF1_PCIE_PRBS_MISC__PRBS_COMMA_NUM_MASK 0x000000C0L |
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| 111763 | #define BIF1_PCIE_PRBS_MISC__PRBS_CHK_ERR_MASK_MASK 0xFFFF0000L |
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| 111775 | #define BIF1_PCIE_PRBS_ERRCNT_0__PRBS_ERRCNT_0_MASK 0xFFFFFFFFL |
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|---|
| 111777 | #define BIF1_PCIE_PRBS_ERRCNT_1__PRBS_ERRCNT_1__SHIFT 0x0 |
|---|
| 111778 | #define BIF1_PCIE_PRBS_ERRCNT_1__PRBS_ERRCNT_1_MASK 0xFFFFFFFFL |
|---|
| 111779 | //BIF1_PCIE_PRBS_ERRCNT_2 |
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| 111780 | #define BIF1_PCIE_PRBS_ERRCNT_2__PRBS_ERRCNT_2__SHIFT 0x0 |
|---|
| 111781 | #define BIF1_PCIE_PRBS_ERRCNT_2__PRBS_ERRCNT_2_MASK 0xFFFFFFFFL |
|---|
| 111782 | //BIF1_PCIE_PRBS_ERRCNT_3 |
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| 111783 | #define BIF1_PCIE_PRBS_ERRCNT_3__PRBS_ERRCNT_3__SHIFT 0x0 |
|---|
| 111784 | #define BIF1_PCIE_PRBS_ERRCNT_3__PRBS_ERRCNT_3_MASK 0xFFFFFFFFL |
|---|
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|---|
| 111788 | //BIF1_PCIE_PRBS_ERRCNT_5 |
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| 111813 | #define BIF1_PCIE_PRBS_ERRCNT_13__PRBS_ERRCNT_13__SHIFT 0x0 |
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|---|
| 111815 | //BIF1_PCIE_PRBS_ERRCNT_14 |
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| 111817 | #define BIF1_PCIE_PRBS_ERRCNT_14__PRBS_ERRCNT_14_MASK 0xFFFFFFFFL |
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| 111819 | #define BIF1_PCIE_PRBS_ERRCNT_15__PRBS_ERRCNT_15__SHIFT 0x0 |
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| 111820 | #define BIF1_PCIE_PRBS_ERRCNT_15__PRBS_ERRCNT_15_MASK 0xFFFFFFFFL |
|---|
| 111821 | //BIF1_SWRST_COMMAND_STATUS |
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|---|
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|---|
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|---|
| 111828 | #define BIF1_SWRST_COMMAND_STATUS__SWUS_LINK_RESET_CFG_ONLY__SHIFT 0x19 |
|---|
| 111829 | #define BIF1_SWRST_COMMAND_STATUS__SWUS_LINK_RESET_PHY_CALIB__SHIFT 0x1a |
|---|
| 111830 | #define BIF1_SWRST_COMMAND_STATUS__SWDS_LINK_RESET__SHIFT 0x1b |
|---|
| 111831 | #define BIF1_SWRST_COMMAND_STATUS__SWDS_LINK_RESET_CFG_ONLY__SHIFT 0x1c |
|---|
| 111832 | #define BIF1_SWRST_COMMAND_STATUS__LINK_RESET_TYPE_HOT_RESET__SHIFT 0x1d |
|---|
| 111833 | #define BIF1_SWRST_COMMAND_STATUS__LINK_RESET_TYPE_LINK_DISABLE__SHIFT 0x1e |
|---|
| 111834 | #define BIF1_SWRST_COMMAND_STATUS__LINK_RESET_TYPE_LINK_DOWN__SHIFT 0x1f |
|---|
| 111835 | #define BIF1_SWRST_COMMAND_STATUS__RECONFIGURE_MASK 0x00000001L |
|---|
| 111836 | #define BIF1_SWRST_COMMAND_STATUS__ATOMIC_RESET_MASK 0x00000002L |
|---|
| 111837 | #define BIF1_SWRST_COMMAND_STATUS__RESET_COMPLETE_MASK 0x00010000L |
|---|
| 111838 | #define BIF1_SWRST_COMMAND_STATUS__WAIT_STATE_MASK 0x00020000L |
|---|
| 111839 | #define BIF1_SWRST_COMMAND_STATUS__PERST_ASRT_MASK 0x00040000L |
|---|
| 111840 | #define BIF1_SWRST_COMMAND_STATUS__SWUS_LINK_RESET_MASK 0x01000000L |
|---|
| 111841 | #define BIF1_SWRST_COMMAND_STATUS__SWUS_LINK_RESET_CFG_ONLY_MASK 0x02000000L |
|---|
| 111842 | #define BIF1_SWRST_COMMAND_STATUS__SWUS_LINK_RESET_PHY_CALIB_MASK 0x04000000L |
|---|
| 111843 | #define BIF1_SWRST_COMMAND_STATUS__SWDS_LINK_RESET_MASK 0x08000000L |
|---|
| 111844 | #define BIF1_SWRST_COMMAND_STATUS__SWDS_LINK_RESET_CFG_ONLY_MASK 0x10000000L |
|---|
| 111845 | #define BIF1_SWRST_COMMAND_STATUS__LINK_RESET_TYPE_HOT_RESET_MASK 0x20000000L |
|---|
| 111846 | #define BIF1_SWRST_COMMAND_STATUS__LINK_RESET_TYPE_LINK_DISABLE_MASK 0x40000000L |
|---|
| 111847 | #define BIF1_SWRST_COMMAND_STATUS__LINK_RESET_TYPE_LINK_DOWN_MASK 0x80000000L |
|---|
| 111848 | //BIF1_SWRST_GENERAL_CONTROL |
|---|
| 111849 | #define BIF1_SWRST_GENERAL_CONTROL__RECONFIGURE_EN__SHIFT 0x0 |
|---|
| 111850 | #define BIF1_SWRST_GENERAL_CONTROL__ATOMIC_RESET_EN__SHIFT 0x1 |
|---|
| 111851 | #define BIF1_SWRST_GENERAL_CONTROL__RESET_PERIOD__SHIFT 0x2 |
|---|
| 111852 | #define BIF1_SWRST_GENERAL_CONTROL__WAIT_LINKUP__SHIFT 0x8 |
|---|
| 111853 | #define BIF1_SWRST_GENERAL_CONTROL__FORCE_REGIDLE__SHIFT 0x9 |
|---|
| 111854 | #define BIF1_SWRST_GENERAL_CONTROL__BLOCK_ON_IDLE__SHIFT 0xa |
|---|
| 111855 | #define BIF1_SWRST_GENERAL_CONTROL__CONFIG_XFER_MODE__SHIFT 0xc |
|---|
| 111856 | #define BIF1_SWRST_GENERAL_CONTROL__BYPASS_PCS_HOLD__SHIFT 0x11 |
|---|
| 111857 | #define BIF1_SWRST_GENERAL_CONTROL__MP1_PCIE_CROSSFIRE_LOCKDOWN_EN__SHIFT 0x18 |
|---|
| 111858 | #define BIF1_SWRST_GENERAL_CONTROL__IGNORE_SDP_RESET__SHIFT 0x19 |
|---|
| 111859 | #define BIF1_SWRST_GENERAL_CONTROL__WAIT_FOR_SDP_CREDITS__SHIFT 0x1a |
|---|
| 111860 | #define BIF1_SWRST_GENERAL_CONTROL__RECONFIGURE_EN_MASK 0x00000001L |
|---|
| 111861 | #define BIF1_SWRST_GENERAL_CONTROL__ATOMIC_RESET_EN_MASK 0x00000002L |
|---|
| 111862 | #define BIF1_SWRST_GENERAL_CONTROL__RESET_PERIOD_MASK 0x0000001CL |
|---|
| 111863 | #define BIF1_SWRST_GENERAL_CONTROL__WAIT_LINKUP_MASK 0x00000100L |
|---|
| 111864 | #define BIF1_SWRST_GENERAL_CONTROL__FORCE_REGIDLE_MASK 0x00000200L |
|---|
| 111865 | #define BIF1_SWRST_GENERAL_CONTROL__BLOCK_ON_IDLE_MASK 0x00000400L |
|---|
| 111866 | #define BIF1_SWRST_GENERAL_CONTROL__CONFIG_XFER_MODE_MASK 0x00001000L |
|---|
| 111867 | #define BIF1_SWRST_GENERAL_CONTROL__BYPASS_PCS_HOLD_MASK 0x00020000L |
|---|
| 111868 | #define BIF1_SWRST_GENERAL_CONTROL__MP1_PCIE_CROSSFIRE_LOCKDOWN_EN_MASK 0x01000000L |
|---|
| 111869 | #define BIF1_SWRST_GENERAL_CONTROL__IGNORE_SDP_RESET_MASK 0x02000000L |
|---|
| 111870 | #define BIF1_SWRST_GENERAL_CONTROL__WAIT_FOR_SDP_CREDITS_MASK 0x04000000L |
|---|
| 111871 | //BIF1_SWRST_COMMAND_0 |
|---|
| 111872 | #define BIF1_SWRST_COMMAND_0__PORT0_COR_RESET__SHIFT 0x0 |
|---|
| 111873 | #define BIF1_SWRST_COMMAND_0__PORT0_CFG_RESET__SHIFT 0x8 |
|---|
| 111874 | #define BIF1_SWRST_COMMAND_0__PORT1_CFG_RESET__SHIFT 0x9 |
|---|
| 111875 | #define BIF1_SWRST_COMMAND_0__PORT2_CFG_RESET__SHIFT 0xa |
|---|
| 111876 | #define BIF1_SWRST_COMMAND_0__PORT3_CFG_RESET__SHIFT 0xb |
|---|
| 111877 | #define BIF1_SWRST_COMMAND_0__PORT4_CFG_RESET__SHIFT 0xc |
|---|
| 111878 | #define BIF1_SWRST_COMMAND_0__PORT5_CFG_RESET__SHIFT 0xd |
|---|
| 111879 | #define BIF1_SWRST_COMMAND_0__PORT6_CFG_RESET__SHIFT 0xe |
|---|
| 111880 | #define BIF1_SWRST_COMMAND_0__PORT7_CFG_RESET__SHIFT 0xf |
|---|
| 111881 | #define BIF1_SWRST_COMMAND_0__PORT8_CFG_RESET__SHIFT 0x10 |
|---|
| 111882 | #define BIF1_SWRST_COMMAND_0__BIF0_GLOBAL_RESET__SHIFT 0x18 |
|---|
| 111883 | #define BIF1_SWRST_COMMAND_0__BIF0_CALIB_RESET__SHIFT 0x19 |
|---|
| 111884 | #define BIF1_SWRST_COMMAND_0__BIF0_CORE_RESET__SHIFT 0x1a |
|---|
| 111885 | #define BIF1_SWRST_COMMAND_0__BIF0_REGISTER_RESET__SHIFT 0x1b |
|---|
| 111886 | #define BIF1_SWRST_COMMAND_0__BIF0_PHY_RESET__SHIFT 0x1c |
|---|
| 111887 | #define BIF1_SWRST_COMMAND_0__BIF0_STICKY_RESET__SHIFT 0x1d |
|---|
| 111888 | #define BIF1_SWRST_COMMAND_0__BIF0_CONFIG_RESET__SHIFT 0x1e |
|---|
| 111889 | #define BIF1_SWRST_COMMAND_0__BIF0_SDP_CREDIT_RESET__SHIFT 0x1f |
|---|
| 111890 | #define BIF1_SWRST_COMMAND_0__PORT0_COR_RESET_MASK 0x00000001L |
|---|
| 111891 | #define BIF1_SWRST_COMMAND_0__PORT0_CFG_RESET_MASK 0x00000100L |
|---|
| 111892 | #define BIF1_SWRST_COMMAND_0__PORT1_CFG_RESET_MASK 0x00000200L |
|---|
| 111893 | #define BIF1_SWRST_COMMAND_0__PORT2_CFG_RESET_MASK 0x00000400L |
|---|
| 111894 | #define BIF1_SWRST_COMMAND_0__PORT3_CFG_RESET_MASK 0x00000800L |
|---|
| 111895 | #define BIF1_SWRST_COMMAND_0__PORT4_CFG_RESET_MASK 0x00001000L |
|---|
| 111896 | #define BIF1_SWRST_COMMAND_0__PORT5_CFG_RESET_MASK 0x00002000L |
|---|
| 111897 | #define BIF1_SWRST_COMMAND_0__PORT6_CFG_RESET_MASK 0x00004000L |
|---|
| 111898 | #define BIF1_SWRST_COMMAND_0__PORT7_CFG_RESET_MASK 0x00008000L |
|---|
| 111899 | #define BIF1_SWRST_COMMAND_0__PORT8_CFG_RESET_MASK 0x00010000L |
|---|
| 111900 | #define BIF1_SWRST_COMMAND_0__BIF0_GLOBAL_RESET_MASK 0x01000000L |
|---|
| 111901 | #define BIF1_SWRST_COMMAND_0__BIF0_CALIB_RESET_MASK 0x02000000L |
|---|
| 111902 | #define BIF1_SWRST_COMMAND_0__BIF0_CORE_RESET_MASK 0x04000000L |
|---|
| 111903 | #define BIF1_SWRST_COMMAND_0__BIF0_REGISTER_RESET_MASK 0x08000000L |
|---|
| 111904 | #define BIF1_SWRST_COMMAND_0__BIF0_PHY_RESET_MASK 0x10000000L |
|---|
| 111905 | #define BIF1_SWRST_COMMAND_0__BIF0_STICKY_RESET_MASK 0x20000000L |
|---|
| 111906 | #define BIF1_SWRST_COMMAND_0__BIF0_CONFIG_RESET_MASK 0x40000000L |
|---|
| 111907 | #define BIF1_SWRST_COMMAND_0__BIF0_SDP_CREDIT_RESET_MASK 0x80000000L |
|---|
| 111908 | //BIF1_SWRST_COMMAND_1 |
|---|
| 111909 | #define BIF1_SWRST_COMMAND_1__RESETPCS0__SHIFT 0x0 |
|---|
| 111910 | #define BIF1_SWRST_COMMAND_1__RESETPCS1__SHIFT 0x1 |
|---|
| 111911 | #define BIF1_SWRST_COMMAND_1__RESETPCS2__SHIFT 0x2 |
|---|
| 111912 | #define BIF1_SWRST_COMMAND_1__RESETPCS3__SHIFT 0x3 |
|---|
| 111913 | #define BIF1_SWRST_COMMAND_1__RESETPCS4__SHIFT 0x4 |
|---|
| 111914 | #define BIF1_SWRST_COMMAND_1__RESETPCS5__SHIFT 0x5 |
|---|
| 111915 | #define BIF1_SWRST_COMMAND_1__RESETPCS6__SHIFT 0x6 |
|---|
| 111916 | #define BIF1_SWRST_COMMAND_1__RESETPCS7__SHIFT 0x7 |
|---|
| 111917 | #define BIF1_SWRST_COMMAND_1__RESETPCS8__SHIFT 0x8 |
|---|
| 111918 | #define BIF1_SWRST_COMMAND_1__RESETPCS9__SHIFT 0x9 |
|---|
| 111919 | #define BIF1_SWRST_COMMAND_1__RESETPCS10__SHIFT 0xa |
|---|
| 111920 | #define BIF1_SWRST_COMMAND_1__RESETPCS11__SHIFT 0xb |
|---|
| 111921 | #define BIF1_SWRST_COMMAND_1__RESETPCS12__SHIFT 0xc |
|---|
| 111922 | #define BIF1_SWRST_COMMAND_1__RESETPCS13__SHIFT 0xd |
|---|
| 111923 | #define BIF1_SWRST_COMMAND_1__RESETPCS14__SHIFT 0xe |
|---|
| 111924 | #define BIF1_SWRST_COMMAND_1__RESETPCS15__SHIFT 0xf |
|---|
| 111925 | #define BIF1_SWRST_COMMAND_1__SWITCHCLK__SHIFT 0x15 |
|---|
| 111926 | #define BIF1_SWRST_COMMAND_1__RESETAXIMST__SHIFT 0x16 |
|---|
| 111927 | #define BIF1_SWRST_COMMAND_1__RESETAXISLV__SHIFT 0x17 |
|---|
| 111928 | #define BIF1_SWRST_COMMAND_1__RESETAXIINT__SHIFT 0x18 |
|---|
| 111929 | #define BIF1_SWRST_COMMAND_1__RESETPCFG__SHIFT 0x19 |
|---|
| 111930 | #define BIF1_SWRST_COMMAND_1__RESETLNCT__SHIFT 0x1a |
|---|
| 111931 | #define BIF1_SWRST_COMMAND_1__RESETMNTR__SHIFT 0x1b |
|---|
| 111932 | #define BIF1_SWRST_COMMAND_1__RESETHLTR__SHIFT 0x1c |
|---|
| 111933 | #define BIF1_SWRST_COMMAND_1__RESETCPM__SHIFT 0x1d |
|---|
| 111934 | #define BIF1_SWRST_COMMAND_1__RESETPHY0__SHIFT 0x1e |
|---|
| 111935 | #define BIF1_SWRST_COMMAND_1__TOGGLESTRAP__SHIFT 0x1f |
|---|
| 111936 | #define BIF1_SWRST_COMMAND_1__RESETPCS0_MASK 0x00000001L |
|---|
| 111937 | #define BIF1_SWRST_COMMAND_1__RESETPCS1_MASK 0x00000002L |
|---|
| 111938 | #define BIF1_SWRST_COMMAND_1__RESETPCS2_MASK 0x00000004L |
|---|
| 111939 | #define BIF1_SWRST_COMMAND_1__RESETPCS3_MASK 0x00000008L |
|---|
| 111940 | #define BIF1_SWRST_COMMAND_1__RESETPCS4_MASK 0x00000010L |
|---|
| 111941 | #define BIF1_SWRST_COMMAND_1__RESETPCS5_MASK 0x00000020L |
|---|
| 111942 | #define BIF1_SWRST_COMMAND_1__RESETPCS6_MASK 0x00000040L |
|---|
| 111943 | #define BIF1_SWRST_COMMAND_1__RESETPCS7_MASK 0x00000080L |
|---|
| 111944 | #define BIF1_SWRST_COMMAND_1__RESETPCS8_MASK 0x00000100L |
|---|
| 111945 | #define BIF1_SWRST_COMMAND_1__RESETPCS9_MASK 0x00000200L |
|---|
| 111946 | #define BIF1_SWRST_COMMAND_1__RESETPCS10_MASK 0x00000400L |
|---|
| 111947 | #define BIF1_SWRST_COMMAND_1__RESETPCS11_MASK 0x00000800L |
|---|
| 111948 | #define BIF1_SWRST_COMMAND_1__RESETPCS12_MASK 0x00001000L |
|---|
| 111949 | #define BIF1_SWRST_COMMAND_1__RESETPCS13_MASK 0x00002000L |
|---|
| 111950 | #define BIF1_SWRST_COMMAND_1__RESETPCS14_MASK 0x00004000L |
|---|
| 111951 | #define BIF1_SWRST_COMMAND_1__RESETPCS15_MASK 0x00008000L |
|---|
| 111952 | #define BIF1_SWRST_COMMAND_1__SWITCHCLK_MASK 0x00200000L |
|---|
| 111953 | #define BIF1_SWRST_COMMAND_1__RESETAXIMST_MASK 0x00400000L |
|---|
| 111954 | #define BIF1_SWRST_COMMAND_1__RESETAXISLV_MASK 0x00800000L |
|---|
| 111955 | #define BIF1_SWRST_COMMAND_1__RESETAXIINT_MASK 0x01000000L |
|---|
| 111956 | #define BIF1_SWRST_COMMAND_1__RESETPCFG_MASK 0x02000000L |
|---|
| 111957 | #define BIF1_SWRST_COMMAND_1__RESETLNCT_MASK 0x04000000L |
|---|
| 111958 | #define BIF1_SWRST_COMMAND_1__RESETMNTR_MASK 0x08000000L |
|---|
| 111959 | #define BIF1_SWRST_COMMAND_1__RESETHLTR_MASK 0x10000000L |
|---|
| 111960 | #define BIF1_SWRST_COMMAND_1__RESETCPM_MASK 0x20000000L |
|---|
| 111961 | #define BIF1_SWRST_COMMAND_1__RESETPHY0_MASK 0x40000000L |
|---|
| 111962 | #define BIF1_SWRST_COMMAND_1__TOGGLESTRAP_MASK 0x80000000L |
|---|
| 111963 | //BIF1_SWRST_CONTROL_0 |
|---|
| 111964 | #define BIF1_SWRST_CONTROL_0__PORT0_COR_RCEN__SHIFT 0x0 |
|---|
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|---|
| 112145 | #define BIF1_SWRST_CONTROL_3__RESETPHY0_ATEN_MASK 0x40000000L |
|---|
| 112146 | #define BIF1_SWRST_CONTROL_3__STRAPVLD_ATEN_MASK 0x80000000L |
|---|
| 112147 | //BIF1_SWRST_CONTROL_4 |
|---|
| 112148 | #define BIF1_SWRST_CONTROL_4__PORT0_COR_WREN__SHIFT 0x0 |
|---|
| 112149 | #define BIF1_SWRST_CONTROL_4__PORT0_CFG_WREN__SHIFT 0x8 |
|---|
| 112150 | #define BIF1_SWRST_CONTROL_4__PORT1_CFG_WREN__SHIFT 0x9 |
|---|
| 112151 | #define BIF1_SWRST_CONTROL_4__PORT2_CFG_WREN__SHIFT 0xa |
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|---|
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|---|
| 112155 | #define BIF1_SWRST_CONTROL_4__PORT6_CFG_WREN__SHIFT 0xe |
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|---|
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| 112160 | #define BIF1_SWRST_CONTROL_4__BIF0_CORE_WRRESETEN__SHIFT 0x1a |
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|---|
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| 112168 | #define BIF1_SWRST_CONTROL_4__PORT1_CFG_WREN_MASK 0x00000200L |
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| 112169 | #define BIF1_SWRST_CONTROL_4__PORT2_CFG_WREN_MASK 0x00000400L |
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| 112170 | #define BIF1_SWRST_CONTROL_4__PORT3_CFG_WREN_MASK 0x00000800L |
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| 112171 | #define BIF1_SWRST_CONTROL_4__PORT4_CFG_WREN_MASK 0x00001000L |
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| 112172 | #define BIF1_SWRST_CONTROL_4__PORT5_CFG_WREN_MASK 0x00002000L |
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| 112173 | #define BIF1_SWRST_CONTROL_4__PORT6_CFG_WREN_MASK 0x00004000L |
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| 112174 | #define BIF1_SWRST_CONTROL_4__PORT7_CFG_WREN_MASK 0x00008000L |
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| 112175 | #define BIF1_SWRST_CONTROL_4__PORT8_CFG_WREN_MASK 0x00010000L |
|---|
| 112176 | #define BIF1_SWRST_CONTROL_4__BIF0_GLOBAL_WRRESETEN_MASK 0x01000000L |
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| 112177 | #define BIF1_SWRST_CONTROL_4__BIF0_CALIB_WRRESETEN_MASK 0x02000000L |
|---|
| 112178 | #define BIF1_SWRST_CONTROL_4__BIF0_CORE_WRRESETEN_MASK 0x04000000L |
|---|
| 112179 | #define BIF1_SWRST_CONTROL_4__BIF0_REGISTER_WRRESETEN_MASK 0x08000000L |
|---|
| 112180 | #define BIF1_SWRST_CONTROL_4__BIF0_PHY_WRRESETEN_MASK 0x10000000L |
|---|
| 112181 | #define BIF1_SWRST_CONTROL_4__BIF0_STICKY_WRRESETEN_MASK 0x20000000L |
|---|
| 112182 | #define BIF1_SWRST_CONTROL_4__BIF0_CONFIG_WRRESETEN_MASK 0x40000000L |
|---|
| 112183 | #define BIF1_SWRST_CONTROL_4__BIF0_SDP_CREDIT_WRRESETEN_MASK 0x80000000L |
|---|
| 112184 | //BIF1_SWRST_CONTROL_5 |
|---|
| 112185 | #define BIF1_SWRST_CONTROL_5__PCSRESET0_WREN__SHIFT 0x0 |
|---|
| 112186 | #define BIF1_SWRST_CONTROL_5__PCSRESET1_WREN__SHIFT 0x1 |
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| 112187 | #define BIF1_SWRST_CONTROL_5__PCSRESET2_WREN__SHIFT 0x2 |
|---|
| 112188 | #define BIF1_SWRST_CONTROL_5__PCSRESET3_WREN__SHIFT 0x3 |
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|---|
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|---|
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|---|
| 112193 | #define BIF1_SWRST_CONTROL_5__PCSRESET8_WREN__SHIFT 0x8 |
|---|
| 112194 | #define BIF1_SWRST_CONTROL_5__PCSRESET9_WREN__SHIFT 0x9 |
|---|
| 112195 | #define BIF1_SWRST_CONTROL_5__PCSRESET10_WREN__SHIFT 0xa |
|---|
| 112196 | #define BIF1_SWRST_CONTROL_5__PCSRESET11_WREN__SHIFT 0xb |
|---|
| 112197 | #define BIF1_SWRST_CONTROL_5__PCSRESET12_WREN__SHIFT 0xc |
|---|
| 112198 | #define BIF1_SWRST_CONTROL_5__PCSRESET13_WREN__SHIFT 0xd |
|---|
| 112199 | #define BIF1_SWRST_CONTROL_5__PCSRESET14_WREN__SHIFT 0xe |
|---|
| 112200 | #define BIF1_SWRST_CONTROL_5__PCSRESET15_WREN__SHIFT 0xf |
|---|
| 112201 | #define BIF1_SWRST_CONTROL_5__WRSWITCHCLK_EN__SHIFT 0x15 |
|---|
| 112202 | #define BIF1_SWRST_CONTROL_5__WRRESETAXIMST_EN__SHIFT 0x16 |
|---|
| 112203 | #define BIF1_SWRST_CONTROL_5__WRRESETAXISLV_EN__SHIFT 0x17 |
|---|
| 112204 | #define BIF1_SWRST_CONTROL_5__WRRESETAXIINT_EN__SHIFT 0x18 |
|---|
| 112205 | #define BIF1_SWRST_CONTROL_5__WRRESETPCFG_EN__SHIFT 0x19 |
|---|
| 112206 | #define BIF1_SWRST_CONTROL_5__WRRESETLNCT_EN__SHIFT 0x1a |
|---|
| 112207 | #define BIF1_SWRST_CONTROL_5__WRRESETMNTR_EN__SHIFT 0x1b |
|---|
| 112208 | #define BIF1_SWRST_CONTROL_5__WRRESETHLTR_EN__SHIFT 0x1c |
|---|
| 112209 | #define BIF1_SWRST_CONTROL_5__WRRESETCPM_EN__SHIFT 0x1d |
|---|
| 112210 | #define BIF1_SWRST_CONTROL_5__WRRESETPHY0_EN__SHIFT 0x1e |
|---|
| 112211 | #define BIF1_SWRST_CONTROL_5__WRSTRAPVLD_EN__SHIFT 0x1f |
|---|
| 112212 | #define BIF1_SWRST_CONTROL_5__PCSRESET0_WREN_MASK 0x00000001L |
|---|
| 112213 | #define BIF1_SWRST_CONTROL_5__PCSRESET1_WREN_MASK 0x00000002L |
|---|
| 112214 | #define BIF1_SWRST_CONTROL_5__PCSRESET2_WREN_MASK 0x00000004L |
|---|
| 112215 | #define BIF1_SWRST_CONTROL_5__PCSRESET3_WREN_MASK 0x00000008L |
|---|
| 112216 | #define BIF1_SWRST_CONTROL_5__PCSRESET4_WREN_MASK 0x00000010L |
|---|
| 112217 | #define BIF1_SWRST_CONTROL_5__PCSRESET5_WREN_MASK 0x00000020L |
|---|
| 112218 | #define BIF1_SWRST_CONTROL_5__PCSRESET6_WREN_MASK 0x00000040L |
|---|
| 112219 | #define BIF1_SWRST_CONTROL_5__PCSRESET7_WREN_MASK 0x00000080L |
|---|
| 112220 | #define BIF1_SWRST_CONTROL_5__PCSRESET8_WREN_MASK 0x00000100L |
|---|
| 112221 | #define BIF1_SWRST_CONTROL_5__PCSRESET9_WREN_MASK 0x00000200L |
|---|
| 112222 | #define BIF1_SWRST_CONTROL_5__PCSRESET10_WREN_MASK 0x00000400L |
|---|
| 112223 | #define BIF1_SWRST_CONTROL_5__PCSRESET11_WREN_MASK 0x00000800L |
|---|
| 112224 | #define BIF1_SWRST_CONTROL_5__PCSRESET12_WREN_MASK 0x00001000L |
|---|
| 112225 | #define BIF1_SWRST_CONTROL_5__PCSRESET13_WREN_MASK 0x00002000L |
|---|
| 112226 | #define BIF1_SWRST_CONTROL_5__PCSRESET14_WREN_MASK 0x00004000L |
|---|
| 112227 | #define BIF1_SWRST_CONTROL_5__PCSRESET15_WREN_MASK 0x00008000L |
|---|
| 112228 | #define BIF1_SWRST_CONTROL_5__WRSWITCHCLK_EN_MASK 0x00200000L |
|---|
| 112229 | #define BIF1_SWRST_CONTROL_5__WRRESETAXIMST_EN_MASK 0x00400000L |
|---|
| 112230 | #define BIF1_SWRST_CONTROL_5__WRRESETAXISLV_EN_MASK 0x00800000L |
|---|
| 112231 | #define BIF1_SWRST_CONTROL_5__WRRESETAXIINT_EN_MASK 0x01000000L |
|---|
| 112232 | #define BIF1_SWRST_CONTROL_5__WRRESETPCFG_EN_MASK 0x02000000L |
|---|
| 112233 | #define BIF1_SWRST_CONTROL_5__WRRESETLNCT_EN_MASK 0x04000000L |
|---|
| 112234 | #define BIF1_SWRST_CONTROL_5__WRRESETMNTR_EN_MASK 0x08000000L |
|---|
| 112235 | #define BIF1_SWRST_CONTROL_5__WRRESETHLTR_EN_MASK 0x10000000L |
|---|
| 112236 | #define BIF1_SWRST_CONTROL_5__WRRESETCPM_EN_MASK 0x20000000L |
|---|
| 112237 | #define BIF1_SWRST_CONTROL_5__WRRESETPHY0_EN_MASK 0x40000000L |
|---|
| 112238 | #define BIF1_SWRST_CONTROL_5__WRSTRAPVLD_EN_MASK 0x80000000L |
|---|
| 112239 | //BIF1_SWRST_CONTROL_6 |
|---|
| 112240 | #define BIF1_SWRST_CONTROL_6__HOLD_TRAINING_A__SHIFT 0x0 |
|---|
| 112241 | #define BIF1_SWRST_CONTROL_6__HOLD_TRAINING_B__SHIFT 0x1 |
|---|
| 112242 | #define BIF1_SWRST_CONTROL_6__HOLD_TRAINING_C__SHIFT 0x2 |
|---|
| 112243 | #define BIF1_SWRST_CONTROL_6__HOLD_TRAINING_D__SHIFT 0x3 |
|---|
| 112244 | #define BIF1_SWRST_CONTROL_6__HOLD_TRAINING_E__SHIFT 0x4 |
|---|
| 112245 | #define BIF1_SWRST_CONTROL_6__HOLD_TRAINING_F__SHIFT 0x5 |
|---|
| 112246 | #define BIF1_SWRST_CONTROL_6__HOLD_TRAINING_G__SHIFT 0x6 |
|---|
| 112247 | #define BIF1_SWRST_CONTROL_6__HOLD_TRAINING_H__SHIFT 0x7 |
|---|
| 112248 | #define BIF1_SWRST_CONTROL_6__HOLD_TRAINING_I__SHIFT 0x8 |
|---|
| 112249 | #define BIF1_SWRST_CONTROL_6__HOLD_TRAINING_J__SHIFT 0x9 |
|---|
| 112250 | #define BIF1_SWRST_CONTROL_6__HOLD_TRAINING_K__SHIFT 0xa |
|---|
| 112251 | #define BIF1_SWRST_CONTROL_6__HOLD_TRAINING_A_MASK 0x00000001L |
|---|
| 112252 | #define BIF1_SWRST_CONTROL_6__HOLD_TRAINING_B_MASK 0x00000002L |
|---|
| 112253 | #define BIF1_SWRST_CONTROL_6__HOLD_TRAINING_C_MASK 0x00000004L |
|---|
| 112254 | #define BIF1_SWRST_CONTROL_6__HOLD_TRAINING_D_MASK 0x00000008L |
|---|
| 112255 | #define BIF1_SWRST_CONTROL_6__HOLD_TRAINING_E_MASK 0x00000010L |
|---|
| 112256 | #define BIF1_SWRST_CONTROL_6__HOLD_TRAINING_F_MASK 0x00000020L |
|---|
| 112257 | #define BIF1_SWRST_CONTROL_6__HOLD_TRAINING_G_MASK 0x00000040L |
|---|
| 112258 | #define BIF1_SWRST_CONTROL_6__HOLD_TRAINING_H_MASK 0x00000080L |
|---|
| 112259 | #define BIF1_SWRST_CONTROL_6__HOLD_TRAINING_I_MASK 0x00000100L |
|---|
| 112260 | #define BIF1_SWRST_CONTROL_6__HOLD_TRAINING_J_MASK 0x00000200L |
|---|
| 112261 | #define BIF1_SWRST_CONTROL_6__HOLD_TRAINING_K_MASK 0x00000400L |
|---|
| 112262 | //BIF1_SWRST_EP_COMMAND_0 |
|---|
| 112263 | #define BIF1_SWRST_EP_COMMAND_0__EP_CFG_RESET_ONLY__SHIFT 0x0 |
|---|
| 112264 | #define BIF1_SWRST_EP_COMMAND_0__EP_HOT_RESET__SHIFT 0x8 |
|---|
| 112265 | #define BIF1_SWRST_EP_COMMAND_0__EP_LNKDWN_RESET__SHIFT 0x9 |
|---|
| 112266 | #define BIF1_SWRST_EP_COMMAND_0__EP_LNKDIS_RESET__SHIFT 0xa |
|---|
| 112267 | #define BIF1_SWRST_EP_COMMAND_0__EP_CFG_RESET_ONLY_MASK 0x00000001L |
|---|
| 112268 | #define BIF1_SWRST_EP_COMMAND_0__EP_HOT_RESET_MASK 0x00000100L |
|---|
| 112269 | #define BIF1_SWRST_EP_COMMAND_0__EP_LNKDWN_RESET_MASK 0x00000200L |
|---|
| 112270 | #define BIF1_SWRST_EP_COMMAND_0__EP_LNKDIS_RESET_MASK 0x00000400L |
|---|
| 112271 | //BIF1_SWRST_EP_CONTROL_0 |
|---|
| 112272 | #define BIF1_SWRST_EP_CONTROL_0__EP_CFG_RESET_ONLY_EN__SHIFT 0x0 |
|---|
| 112273 | #define BIF1_SWRST_EP_CONTROL_0__EP_HOT_RESET_EN__SHIFT 0x8 |
|---|
| 112274 | #define BIF1_SWRST_EP_CONTROL_0__EP_LNKDWN_RESET_EN__SHIFT 0x9 |
|---|
| 112275 | #define BIF1_SWRST_EP_CONTROL_0__EP_LNKDIS_RESET_EN__SHIFT 0xa |
|---|
| 112276 | #define BIF1_SWRST_EP_CONTROL_0__EP_CFG_RESET_ONLY_EN_MASK 0x00000001L |
|---|
| 112277 | #define BIF1_SWRST_EP_CONTROL_0__EP_HOT_RESET_EN_MASK 0x00000100L |
|---|
| 112278 | #define BIF1_SWRST_EP_CONTROL_0__EP_LNKDWN_RESET_EN_MASK 0x00000200L |
|---|
| 112279 | #define BIF1_SWRST_EP_CONTROL_0__EP_LNKDIS_RESET_EN_MASK 0x00000400L |
|---|
| 112280 | //BIF1_CPM_CONTROL |
|---|
| 112281 | #define BIF1_CPM_CONTROL__LCLK_DYN_GATE_ENABLE__SHIFT 0x0 |
|---|
| 112282 | #define BIF1_CPM_CONTROL__TXCLK_DYN_GATE_ENABLE__SHIFT 0x1 |
|---|
| 112283 | #define BIF1_CPM_CONTROL__L1_PWR_GATE_ENABLE__SHIFT 0x2 |
|---|
| 112284 | #define BIF1_CPM_CONTROL__L1_1_PWR_GATE_ENABLE__SHIFT 0x3 |
|---|
| 112285 | #define BIF1_CPM_CONTROL__L1_2_PWR_GATE_ENABLE__SHIFT 0x4 |
|---|
| 112286 | #define BIF1_CPM_CONTROL__TXCLK_LCNT_GATE_ENABLE__SHIFT 0x5 |
|---|
| 112287 | #define BIF1_CPM_CONTROL__TXCLK_REGS_GATE_ENABLE__SHIFT 0x6 |
|---|
| 112288 | #define BIF1_CPM_CONTROL__TXCLK_PRBS_GATE_ENABLE__SHIFT 0x7 |
|---|
| 112289 | #define BIF1_CPM_CONTROL__REFCLK_REGS_GATE_ENABLE__SHIFT 0x8 |
|---|
| 112290 | #define BIF1_CPM_CONTROL__LCLK_DYN_GATE_LATENCY__SHIFT 0x9 |
|---|
| 112291 | #define BIF1_CPM_CONTROL__TXCLK_DYN_GATE_LATENCY__SHIFT 0xb |
|---|
| 112292 | #define BIF1_CPM_CONTROL__REFCLKREQ_REFCLKACK_LOOPBACK_ENABLE__SHIFT 0xd |
|---|
| 112293 | #define BIF1_CPM_CONTROL__TXCLK_REGS_GATE_LATENCY__SHIFT 0xe |
|---|
| 112294 | #define BIF1_CPM_CONTROL__REFCLK_REGS_GATE_LATENCY__SHIFT 0xf |
|---|
| 112295 | #define BIF1_CPM_CONTROL__LCLK_GATE_TXCLK_FREE__SHIFT 0x10 |
|---|
| 112296 | #define BIF1_CPM_CONTROL__RCVR_DET_CLK_ENABLE__SHIFT 0x11 |
|---|
| 112297 | #define BIF1_CPM_CONTROL__FAST_TXCLK_LATENCY__SHIFT 0x12 |
|---|
| 112298 | #define BIF1_CPM_CONTROL__IGNORE_REGS_IDLE_IN_PG__SHIFT 0x15 |
|---|
| 112299 | #define BIF1_CPM_CONTROL__REFCLK_XSTCLK_ENABLE__SHIFT 0x16 |
|---|
| 112300 | #define BIF1_CPM_CONTROL__REFCLK_XSTCLK_LATENCY__SHIFT 0x17 |
|---|
| 112301 | #define BIF1_CPM_CONTROL__CLKREQb_UNGATE_TXCLK_ENABLE__SHIFT 0x18 |
|---|
| 112302 | #define BIF1_CPM_CONTROL__LCLK_GATE_ALLOW_IN_L1__SHIFT 0x19 |
|---|
| 112303 | #define BIF1_CPM_CONTROL__PG_EARLY_WAKE_ENABLE__SHIFT 0x1a |
|---|
| 112304 | #define BIF1_CPM_CONTROL__PCIE_CORE_IDLE__SHIFT 0x1b |
|---|
| 112305 | #define BIF1_CPM_CONTROL__PCIE_LINK_IDLE__SHIFT 0x1c |
|---|
| 112306 | #define BIF1_CPM_CONTROL__PCIE_BUFFER_EMPTY__SHIFT 0x1d |
|---|
| 112307 | #define BIF1_CPM_CONTROL__REGS_IDLE_TO_PG_LATENCY__SHIFT 0x1e |
|---|
| 112308 | #define BIF1_CPM_CONTROL__LCLK_DYN_GATE_ENABLE_MASK 0x00000001L |
|---|
| 112309 | #define BIF1_CPM_CONTROL__TXCLK_DYN_GATE_ENABLE_MASK 0x00000002L |
|---|
| 112310 | #define BIF1_CPM_CONTROL__L1_PWR_GATE_ENABLE_MASK 0x00000004L |
|---|
| 112311 | #define BIF1_CPM_CONTROL__L1_1_PWR_GATE_ENABLE_MASK 0x00000008L |
|---|
| 112312 | #define BIF1_CPM_CONTROL__L1_2_PWR_GATE_ENABLE_MASK 0x00000010L |
|---|
| 112313 | #define BIF1_CPM_CONTROL__TXCLK_LCNT_GATE_ENABLE_MASK 0x00000020L |
|---|
| 112314 | #define BIF1_CPM_CONTROL__TXCLK_REGS_GATE_ENABLE_MASK 0x00000040L |
|---|
| 112315 | #define BIF1_CPM_CONTROL__TXCLK_PRBS_GATE_ENABLE_MASK 0x00000080L |
|---|
| 112316 | #define BIF1_CPM_CONTROL__REFCLK_REGS_GATE_ENABLE_MASK 0x00000100L |
|---|
| 112317 | #define BIF1_CPM_CONTROL__LCLK_DYN_GATE_LATENCY_MASK 0x00000600L |
|---|
| 112318 | #define BIF1_CPM_CONTROL__TXCLK_DYN_GATE_LATENCY_MASK 0x00001800L |
|---|
| 112319 | #define BIF1_CPM_CONTROL__REFCLKREQ_REFCLKACK_LOOPBACK_ENABLE_MASK 0x00002000L |
|---|
| 112320 | #define BIF1_CPM_CONTROL__TXCLK_REGS_GATE_LATENCY_MASK 0x00004000L |
|---|
| 112321 | #define BIF1_CPM_CONTROL__REFCLK_REGS_GATE_LATENCY_MASK 0x00008000L |
|---|
| 112322 | #define BIF1_CPM_CONTROL__LCLK_GATE_TXCLK_FREE_MASK 0x00010000L |
|---|
| 112323 | #define BIF1_CPM_CONTROL__RCVR_DET_CLK_ENABLE_MASK 0x00020000L |
|---|
| 112324 | #define BIF1_CPM_CONTROL__FAST_TXCLK_LATENCY_MASK 0x001C0000L |
|---|
| 112325 | #define BIF1_CPM_CONTROL__IGNORE_REGS_IDLE_IN_PG_MASK 0x00200000L |
|---|
| 112326 | #define BIF1_CPM_CONTROL__REFCLK_XSTCLK_ENABLE_MASK 0x00400000L |
|---|
| 112327 | #define BIF1_CPM_CONTROL__REFCLK_XSTCLK_LATENCY_MASK 0x00800000L |
|---|
| 112328 | #define BIF1_CPM_CONTROL__CLKREQb_UNGATE_TXCLK_ENABLE_MASK 0x01000000L |
|---|
| 112329 | #define BIF1_CPM_CONTROL__LCLK_GATE_ALLOW_IN_L1_MASK 0x02000000L |
|---|
| 112330 | #define BIF1_CPM_CONTROL__PG_EARLY_WAKE_ENABLE_MASK 0x04000000L |
|---|
| 112331 | #define BIF1_CPM_CONTROL__PCIE_CORE_IDLE_MASK 0x08000000L |
|---|
| 112332 | #define BIF1_CPM_CONTROL__PCIE_LINK_IDLE_MASK 0x10000000L |
|---|
| 112333 | #define BIF1_CPM_CONTROL__PCIE_BUFFER_EMPTY_MASK 0x20000000L |
|---|
| 112334 | #define BIF1_CPM_CONTROL__REGS_IDLE_TO_PG_LATENCY_MASK 0xC0000000L |
|---|
| 112335 | //BIF1_CPM_SPLIT_CONTROL |
|---|
| 112336 | #define BIF1_CPM_SPLIT_CONTROL__TXCLK_CCIX_DYN_GATE_ENABLE__SHIFT 0x0 |
|---|
| 112337 | #define BIF1_CPM_SPLIT_CONTROL__TXCLK_CCIX_DYN_GATE_ENABLE_MASK 0x00000001L |
|---|
| 112338 | //BIF1_CPM_CONTROL_EXT |
|---|
| 112339 | #define BIF1_CPM_CONTROL_EXT__PWRDOWN_EI_MASK_DISABLE__SHIFT 0x0 |
|---|
| 112340 | #define BIF1_CPM_CONTROL_EXT__DELAY_HOLD_TRAINING_ENABLE__SHIFT 0x1 |
|---|
| 112341 | #define BIF1_CPM_CONTROL_EXT__LCLK_DS_MODE__SHIFT 0x2 |
|---|
| 112342 | #define BIF1_CPM_CONTROL_EXT__LCLK_DS_ENABLE__SHIFT 0x4 |
|---|
| 112343 | #define BIF1_CPM_CONTROL_EXT__PG_STATE__SHIFT 0x5 |
|---|
| 112344 | #define BIF1_CPM_CONTROL_EXT__HOTPLUG_ALLOW_LCLK_GATING_EN__SHIFT 0x8 |
|---|
| 112345 | #define BIF1_CPM_CONTROL_EXT__RESPOND_SDP_CONNECT_WHEN_ALLPORT_UNPLUG_IN_PG__SHIFT 0x9 |
|---|
| 112346 | #define BIF1_CPM_CONTROL_EXT__PWRDOWN_EI_MASK_DISABLE_MASK 0x00000001L |
|---|
| 112347 | #define BIF1_CPM_CONTROL_EXT__DELAY_HOLD_TRAINING_ENABLE_MASK 0x00000002L |
|---|
| 112348 | #define BIF1_CPM_CONTROL_EXT__LCLK_DS_MODE_MASK 0x0000000CL |
|---|
| 112349 | #define BIF1_CPM_CONTROL_EXT__LCLK_DS_ENABLE_MASK 0x00000010L |
|---|
| 112350 | #define BIF1_CPM_CONTROL_EXT__PG_STATE_MASK 0x000000E0L |
|---|
| 112351 | #define BIF1_CPM_CONTROL_EXT__HOTPLUG_ALLOW_LCLK_GATING_EN_MASK 0x00000100L |
|---|
| 112352 | #define BIF1_CPM_CONTROL_EXT__RESPOND_SDP_CONNECT_WHEN_ALLPORT_UNPLUG_IN_PG_MASK 0x00000200L |
|---|
| 112353 | //BIF1_SMN_APERTURE_ID_A |
|---|
| 112354 | #define BIF1_SMN_APERTURE_ID_A__SMU_APERTURE_ID__SHIFT 0x0 |
|---|
| 112355 | #define BIF1_SMN_APERTURE_ID_A__PCS_APERTURE_ID__SHIFT 0xc |
|---|
| 112356 | #define BIF1_SMN_APERTURE_ID_A__SMU_APERTURE_ID_MASK 0x00000FFFL |
|---|
| 112357 | #define BIF1_SMN_APERTURE_ID_A__PCS_APERTURE_ID_MASK 0x00FFF000L |
|---|
| 112358 | //BIF1_SMN_APERTURE_ID_B |
|---|
| 112359 | #define BIF1_SMN_APERTURE_ID_B__IOHUB_APERTURE_ID__SHIFT 0x0 |
|---|
| 112360 | #define BIF1_SMN_APERTURE_ID_B__NBIF_APERTURE_ID__SHIFT 0xc |
|---|
| 112361 | #define BIF1_SMN_APERTURE_ID_B__IOHUB_APERTURE_ID_MASK 0x00000FFFL |
|---|
| 112362 | #define BIF1_SMN_APERTURE_ID_B__NBIF_APERTURE_ID_MASK 0x00FFF000L |
|---|
| 112363 | //BIF1_LNCNT_CONTROL |
|---|
| 112364 | #define BIF1_LNCNT_CONTROL__CFG_LNC_BW_CNT_EN__SHIFT 0x0 |
|---|
| 112365 | #define BIF1_LNCNT_CONTROL__CFG_LNC_CMN_CNT_EN__SHIFT 0x1 |
|---|
| 112366 | #define BIF1_LNCNT_CONTROL__CFG_LNC_BW_QUAN_THRD__SHIFT 0x2 |
|---|
| 112367 | #define BIF1_LNCNT_CONTROL__CFG_LNC_CMN_QUAN_THRD__SHIFT 0x5 |
|---|
| 112368 | #define BIF1_LNCNT_CONTROL__CFG_LNC_BW_CNT_EN_MASK 0x00000001L |
|---|
| 112369 | #define BIF1_LNCNT_CONTROL__CFG_LNC_CMN_CNT_EN_MASK 0x00000002L |
|---|
| 112370 | #define BIF1_LNCNT_CONTROL__CFG_LNC_BW_QUAN_THRD_MASK 0x0000001CL |
|---|
| 112371 | #define BIF1_LNCNT_CONTROL__CFG_LNC_CMN_QUAN_THRD_MASK 0x000000E0L |
|---|
| 112372 | //BIF1_SMU_HP_STATUS_UPDATE |
|---|
| 112373 | #define BIF1_SMU_HP_STATUS_UPDATE__SMU_HP_STATUS__SHIFT 0x0 |
|---|
| 112374 | #define BIF1_SMU_HP_STATUS_UPDATE__SMU_HP_STATUS_MASK 0xFFFFFFFFL |
|---|
| 112375 | //BIF1_HP_SMU_COMMAND_UPDATE |
|---|
| 112376 | #define BIF1_HP_SMU_COMMAND_UPDATE__HP_SMU_COMMAND__SHIFT 0x0 |
|---|
| 112377 | #define BIF1_HP_SMU_COMMAND_UPDATE__HP_SMU_COMMAND_MASK 0xFFFFFFFFL |
|---|
| 112378 | //BIF1_SMU_HP_END_OF_INTERRUPT |
|---|
| 112379 | #define BIF1_SMU_HP_END_OF_INTERRUPT__SMU_HP_EOI__SHIFT 0x0 |
|---|
| 112380 | #define BIF1_SMU_HP_END_OF_INTERRUPT__SMU_HP_EOI_MASK 0x00000001L |
|---|
| 112381 | //BIF1_SMU_INT_PIN_SHARING_PORT_INDICATOR |
|---|
| 112382 | #define BIF1_SMU_INT_PIN_SHARING_PORT_INDICATOR__LINK_MANAGEMENT_INT_STATUS__SHIFT 0x0 |
|---|
| 112383 | #define BIF1_SMU_INT_PIN_SHARING_PORT_INDICATOR__LTR_INT_STATUS__SHIFT 0x10 |
|---|
| 112384 | #define BIF1_SMU_INT_PIN_SHARING_PORT_INDICATOR__LINK_MANAGEMENT_INT_STATUS_MASK 0x0000FFFFL |
|---|
| 112385 | #define BIF1_SMU_INT_PIN_SHARING_PORT_INDICATOR__LTR_INT_STATUS_MASK 0xFFFF0000L |
|---|
| 112386 | //BIF1_PCIE_PGMST_CNTL |
|---|
| 112387 | #define BIF1_PCIE_PGMST_CNTL__CFG_PG_HYSTERESIS__SHIFT 0x0 |
|---|
| 112388 | #define BIF1_PCIE_PGMST_CNTL__CFG_PG_EN__SHIFT 0x8 |
|---|
| 112389 | #define BIF1_PCIE_PGMST_CNTL__CFG_IDLENESS_COUNT_EN__SHIFT 0xa |
|---|
| 112390 | #define BIF1_PCIE_PGMST_CNTL__CFG_FW_PG_EXIT_CNTL__SHIFT 0xe |
|---|
| 112391 | #define BIF1_PCIE_PGMST_CNTL__PG_EXIT_TIMER__SHIFT 0x10 |
|---|
| 112392 | #define BIF1_PCIE_PGMST_CNTL__CFG_PG_HYSTERESIS_MASK 0x000000FFL |
|---|
| 112393 | #define BIF1_PCIE_PGMST_CNTL__CFG_PG_EN_MASK 0x00000100L |
|---|
| 112394 | #define BIF1_PCIE_PGMST_CNTL__CFG_IDLENESS_COUNT_EN_MASK 0x00003C00L |
|---|
| 112395 | #define BIF1_PCIE_PGMST_CNTL__CFG_FW_PG_EXIT_CNTL_MASK 0x0000C000L |
|---|
| 112396 | #define BIF1_PCIE_PGMST_CNTL__PG_EXIT_TIMER_MASK 0x00FF0000L |
|---|
| 112397 | //BIF1_PCIE_PGSLV_CNTL |
|---|
| 112398 | #define BIF1_PCIE_PGSLV_CNTL__CFG_IDLE_HYSTERESIS__SHIFT 0x0 |
|---|
| 112399 | #define BIF1_PCIE_PGSLV_CNTL__CFG_IDLE_HYSTERESIS_MASK 0x0000001FL |
|---|
| 112400 | //BIF1_LC_CPM_CONTROL_0 |
|---|
| 112401 | #define BIF1_LC_CPM_CONTROL_0__TXCLK_DYN_PORT_A_GATE_ENABLE__SHIFT 0x0 |
|---|
| 112402 | #define BIF1_LC_CPM_CONTROL_0__TXCLK_DYN_PORT_B_GATE_ENABLE__SHIFT 0x1 |
|---|
| 112403 | #define BIF1_LC_CPM_CONTROL_0__TXCLK_DYN_PORT_C_GATE_ENABLE__SHIFT 0x2 |
|---|
| 112404 | #define BIF1_LC_CPM_CONTROL_0__TXCLK_DYN_PORT_D_GATE_ENABLE__SHIFT 0x3 |
|---|
| 112405 | #define BIF1_LC_CPM_CONTROL_0__TXCLK_DYN_PORT_E_GATE_ENABLE__SHIFT 0x4 |
|---|
| 112406 | #define BIF1_LC_CPM_CONTROL_0__TXCLK_DYN_PORT_F_GATE_ENABLE__SHIFT 0x5 |
|---|
| 112407 | #define BIF1_LC_CPM_CONTROL_0__TXCLK_DYN_PORT_G_GATE_ENABLE__SHIFT 0x6 |
|---|
| 112408 | #define BIF1_LC_CPM_CONTROL_0__TXCLK_DYN_PORT_H_GATE_ENABLE__SHIFT 0x7 |
|---|
| 112409 | #define BIF1_LC_CPM_CONTROL_0__TXCLK_DYN_PORT_I_GATE_ENABLE__SHIFT 0x8 |
|---|
| 112410 | #define BIF1_LC_CPM_CONTROL_0__TXCLK_DYN_PORT_J_GATE_ENABLE__SHIFT 0x9 |
|---|
| 112411 | #define BIF1_LC_CPM_CONTROL_0__TXCLK_DYN_PORT_K_GATE_ENABLE__SHIFT 0xa |
|---|
| 112412 | #define BIF1_LC_CPM_CONTROL_0__TXCLK_DYN_PORT_L_GATE_ENABLE__SHIFT 0xb |
|---|
| 112413 | #define BIF1_LC_CPM_CONTROL_0__TXCLK_DYN_PORT_M_GATE_ENABLE__SHIFT 0xc |
|---|
| 112414 | #define BIF1_LC_CPM_CONTROL_0__TXCLK_DYN_PORT_N_GATE_ENABLE__SHIFT 0xd |
|---|
| 112415 | #define BIF1_LC_CPM_CONTROL_0__TXCLK_DYN_PORT_O_GATE_ENABLE__SHIFT 0xe |
|---|
| 112416 | #define BIF1_LC_CPM_CONTROL_0__TXCLK_DYN_PORT_P_GATE_ENABLE__SHIFT 0xf |
|---|
| 112417 | #define BIF1_LC_CPM_CONTROL_0__TXCLK_DYN_TR_PORT_A_GATE_ENABLE__SHIFT 0x10 |
|---|
| 112418 | #define BIF1_LC_CPM_CONTROL_0__TXCLK_DYN_TR_PORT_B_GATE_ENABLE__SHIFT 0x11 |
|---|
| 112419 | #define BIF1_LC_CPM_CONTROL_0__TXCLK_DYN_TR_PORT_C_GATE_ENABLE__SHIFT 0x12 |
|---|
| 112420 | #define BIF1_LC_CPM_CONTROL_0__TXCLK_DYN_TR_PORT_D_GATE_ENABLE__SHIFT 0x13 |
|---|
| 112421 | #define BIF1_LC_CPM_CONTROL_0__TXCLK_DYN_TR_PORT_E_GATE_ENABLE__SHIFT 0x14 |
|---|
| 112422 | #define BIF1_LC_CPM_CONTROL_0__TXCLK_DYN_TR_PORT_F_GATE_ENABLE__SHIFT 0x15 |
|---|
| 112423 | #define BIF1_LC_CPM_CONTROL_0__TXCLK_DYN_TR_PORT_G_GATE_ENABLE__SHIFT 0x16 |
|---|
| 112424 | #define BIF1_LC_CPM_CONTROL_0__TXCLK_DYN_TR_PORT_H_GATE_ENABLE__SHIFT 0x17 |
|---|
| 112425 | #define BIF1_LC_CPM_CONTROL_0__TXCLK_DYN_TR_PORT_I_GATE_ENABLE__SHIFT 0x18 |
|---|
| 112426 | #define BIF1_LC_CPM_CONTROL_0__TXCLK_DYN_TR_PORT_J_GATE_ENABLE__SHIFT 0x19 |
|---|
| 112427 | #define BIF1_LC_CPM_CONTROL_0__TXCLK_DYN_TR_PORT_K_GATE_ENABLE__SHIFT 0x1a |
|---|
| 112428 | #define BIF1_LC_CPM_CONTROL_0__TXCLK_DYN_TR_PORT_L_GATE_ENABLE__SHIFT 0x1b |
|---|
| 112429 | #define BIF1_LC_CPM_CONTROL_0__TXCLK_DYN_TR_PORT_M_GATE_ENABLE__SHIFT 0x1c |
|---|
| 112430 | #define BIF1_LC_CPM_CONTROL_0__TXCLK_DYN_TR_PORT_N_GATE_ENABLE__SHIFT 0x1d |
|---|
| 112431 | #define BIF1_LC_CPM_CONTROL_0__TXCLK_DYN_TR_PORT_O_GATE_ENABLE__SHIFT 0x1e |
|---|
| 112432 | #define BIF1_LC_CPM_CONTROL_0__TXCLK_DYN_TR_PORT_P_GATE_ENABLE__SHIFT 0x1f |
|---|
| 112433 | #define BIF1_LC_CPM_CONTROL_0__TXCLK_DYN_PORT_A_GATE_ENABLE_MASK 0x00000001L |
|---|
| 112434 | #define BIF1_LC_CPM_CONTROL_0__TXCLK_DYN_PORT_B_GATE_ENABLE_MASK 0x00000002L |
|---|
| 112435 | #define BIF1_LC_CPM_CONTROL_0__TXCLK_DYN_PORT_C_GATE_ENABLE_MASK 0x00000004L |
|---|
| 112436 | #define BIF1_LC_CPM_CONTROL_0__TXCLK_DYN_PORT_D_GATE_ENABLE_MASK 0x00000008L |
|---|
| 112437 | #define BIF1_LC_CPM_CONTROL_0__TXCLK_DYN_PORT_E_GATE_ENABLE_MASK 0x00000010L |
|---|
| 112438 | #define BIF1_LC_CPM_CONTROL_0__TXCLK_DYN_PORT_F_GATE_ENABLE_MASK 0x00000020L |
|---|
| 112439 | #define BIF1_LC_CPM_CONTROL_0__TXCLK_DYN_PORT_G_GATE_ENABLE_MASK 0x00000040L |
|---|
| 112440 | #define BIF1_LC_CPM_CONTROL_0__TXCLK_DYN_PORT_H_GATE_ENABLE_MASK 0x00000080L |
|---|
| 112441 | #define BIF1_LC_CPM_CONTROL_0__TXCLK_DYN_PORT_I_GATE_ENABLE_MASK 0x00000100L |
|---|
| 112442 | #define BIF1_LC_CPM_CONTROL_0__TXCLK_DYN_PORT_J_GATE_ENABLE_MASK 0x00000200L |
|---|
| 112443 | #define BIF1_LC_CPM_CONTROL_0__TXCLK_DYN_PORT_K_GATE_ENABLE_MASK 0x00000400L |
|---|
| 112444 | #define BIF1_LC_CPM_CONTROL_0__TXCLK_DYN_PORT_L_GATE_ENABLE_MASK 0x00000800L |
|---|
| 112445 | #define BIF1_LC_CPM_CONTROL_0__TXCLK_DYN_PORT_M_GATE_ENABLE_MASK 0x00001000L |
|---|
| 112446 | #define BIF1_LC_CPM_CONTROL_0__TXCLK_DYN_PORT_N_GATE_ENABLE_MASK 0x00002000L |
|---|
| 112447 | #define BIF1_LC_CPM_CONTROL_0__TXCLK_DYN_PORT_O_GATE_ENABLE_MASK 0x00004000L |
|---|
| 112448 | #define BIF1_LC_CPM_CONTROL_0__TXCLK_DYN_PORT_P_GATE_ENABLE_MASK 0x00008000L |
|---|
| 112449 | #define BIF1_LC_CPM_CONTROL_0__TXCLK_DYN_TR_PORT_A_GATE_ENABLE_MASK 0x00010000L |
|---|
| 112450 | #define BIF1_LC_CPM_CONTROL_0__TXCLK_DYN_TR_PORT_B_GATE_ENABLE_MASK 0x00020000L |
|---|
| 112451 | #define BIF1_LC_CPM_CONTROL_0__TXCLK_DYN_TR_PORT_C_GATE_ENABLE_MASK 0x00040000L |
|---|
| 112452 | #define BIF1_LC_CPM_CONTROL_0__TXCLK_DYN_TR_PORT_D_GATE_ENABLE_MASK 0x00080000L |
|---|
| 112453 | #define BIF1_LC_CPM_CONTROL_0__TXCLK_DYN_TR_PORT_E_GATE_ENABLE_MASK 0x00100000L |
|---|
| 112454 | #define BIF1_LC_CPM_CONTROL_0__TXCLK_DYN_TR_PORT_F_GATE_ENABLE_MASK 0x00200000L |
|---|
| 112455 | #define BIF1_LC_CPM_CONTROL_0__TXCLK_DYN_TR_PORT_G_GATE_ENABLE_MASK 0x00400000L |
|---|
| 112456 | #define BIF1_LC_CPM_CONTROL_0__TXCLK_DYN_TR_PORT_H_GATE_ENABLE_MASK 0x00800000L |
|---|
| 112457 | #define BIF1_LC_CPM_CONTROL_0__TXCLK_DYN_TR_PORT_I_GATE_ENABLE_MASK 0x01000000L |
|---|
| 112458 | #define BIF1_LC_CPM_CONTROL_0__TXCLK_DYN_TR_PORT_J_GATE_ENABLE_MASK 0x02000000L |
|---|
| 112459 | #define BIF1_LC_CPM_CONTROL_0__TXCLK_DYN_TR_PORT_K_GATE_ENABLE_MASK 0x04000000L |
|---|
| 112460 | #define BIF1_LC_CPM_CONTROL_0__TXCLK_DYN_TR_PORT_L_GATE_ENABLE_MASK 0x08000000L |
|---|
| 112461 | #define BIF1_LC_CPM_CONTROL_0__TXCLK_DYN_TR_PORT_M_GATE_ENABLE_MASK 0x10000000L |
|---|
| 112462 | #define BIF1_LC_CPM_CONTROL_0__TXCLK_DYN_TR_PORT_N_GATE_ENABLE_MASK 0x20000000L |
|---|
| 112463 | #define BIF1_LC_CPM_CONTROL_0__TXCLK_DYN_TR_PORT_O_GATE_ENABLE_MASK 0x40000000L |
|---|
| 112464 | #define BIF1_LC_CPM_CONTROL_0__TXCLK_DYN_TR_PORT_P_GATE_ENABLE_MASK 0x80000000L |
|---|
| 112465 | //BIF1_LC_CPM_CONTROL_1 |
|---|
| 112466 | #define BIF1_LC_CPM_CONTROL_1__TXCLK_DYN_PORT_GATE_LATENCY__SHIFT 0x0 |
|---|
| 112467 | #define BIF1_LC_CPM_CONTROL_1__TXCLK_PI_CLK_EN_ALL_LANES_GATE_ENABLE__SHIFT 0xf |
|---|
| 112468 | #define BIF1_LC_CPM_CONTROL_1__TXCLK_RXP_CLK_EN_PORT_A_GATE_ENABLE__SHIFT 0x10 |
|---|
| 112469 | #define BIF1_LC_CPM_CONTROL_1__TXCLK_RXP_CLK_EN_PORT_B_GATE_ENABLE__SHIFT 0x11 |
|---|
| 112470 | #define BIF1_LC_CPM_CONTROL_1__TXCLK_RXP_CLK_EN_PORT_C_GATE_ENABLE__SHIFT 0x12 |
|---|
| 112471 | #define BIF1_LC_CPM_CONTROL_1__TXCLK_RXP_CLK_EN_PORT_D_GATE_ENABLE__SHIFT 0x13 |
|---|
| 112472 | #define BIF1_LC_CPM_CONTROL_1__TXCLK_RXP_CLK_EN_PORT_E_GATE_ENABLE__SHIFT 0x14 |
|---|
| 112473 | #define BIF1_LC_CPM_CONTROL_1__TXCLK_RXP_CLK_EN_PORT_F_GATE_ENABLE__SHIFT 0x15 |
|---|
| 112474 | #define BIF1_LC_CPM_CONTROL_1__TXCLK_RXP_CLK_EN_PORT_G_GATE_ENABLE__SHIFT 0x16 |
|---|
| 112475 | #define BIF1_LC_CPM_CONTROL_1__TXCLK_RXP_CLK_EN_PORT_H_GATE_ENABLE__SHIFT 0x17 |
|---|
| 112476 | #define BIF1_LC_CPM_CONTROL_1__TXCLK_RXP_CLK_EN_PORT_I_GATE_ENABLE__SHIFT 0x18 |
|---|
| 112477 | #define BIF1_LC_CPM_CONTROL_1__TXCLK_RXP_CLK_EN_PORT_J_GATE_ENABLE__SHIFT 0x19 |
|---|
| 112478 | #define BIF1_LC_CPM_CONTROL_1__TXCLK_RXP_CLK_EN_PORT_K_GATE_ENABLE__SHIFT 0x1a |
|---|
| 112479 | #define BIF1_LC_CPM_CONTROL_1__TXCLK_RXP_CLK_EN_PORT_L_GATE_ENABLE__SHIFT 0x1b |
|---|
| 112480 | #define BIF1_LC_CPM_CONTROL_1__TXCLK_RXP_CLK_EN_PORT_M_GATE_ENABLE__SHIFT 0x1c |
|---|
| 112481 | #define BIF1_LC_CPM_CONTROL_1__TXCLK_RXP_CLK_EN_PORT_N_GATE_ENABLE__SHIFT 0x1d |
|---|
| 112482 | #define BIF1_LC_CPM_CONTROL_1__TXCLK_RXP_CLK_EN_PORT_O_GATE_ENABLE__SHIFT 0x1e |
|---|
| 112483 | #define BIF1_LC_CPM_CONTROL_1__TXCLK_RXP_CLK_EN_PORT_P_GATE_ENABLE__SHIFT 0x1f |
|---|
| 112484 | #define BIF1_LC_CPM_CONTROL_1__TXCLK_DYN_PORT_GATE_LATENCY_MASK 0x00000007L |
|---|
| 112485 | #define BIF1_LC_CPM_CONTROL_1__TXCLK_PI_CLK_EN_ALL_LANES_GATE_ENABLE_MASK 0x00008000L |
|---|
| 112486 | #define BIF1_LC_CPM_CONTROL_1__TXCLK_RXP_CLK_EN_PORT_A_GATE_ENABLE_MASK 0x00010000L |
|---|
| 112487 | #define BIF1_LC_CPM_CONTROL_1__TXCLK_RXP_CLK_EN_PORT_B_GATE_ENABLE_MASK 0x00020000L |
|---|
| 112488 | #define BIF1_LC_CPM_CONTROL_1__TXCLK_RXP_CLK_EN_PORT_C_GATE_ENABLE_MASK 0x00040000L |
|---|
| 112489 | #define BIF1_LC_CPM_CONTROL_1__TXCLK_RXP_CLK_EN_PORT_D_GATE_ENABLE_MASK 0x00080000L |
|---|
| 112490 | #define BIF1_LC_CPM_CONTROL_1__TXCLK_RXP_CLK_EN_PORT_E_GATE_ENABLE_MASK 0x00100000L |
|---|
| 112491 | #define BIF1_LC_CPM_CONTROL_1__TXCLK_RXP_CLK_EN_PORT_F_GATE_ENABLE_MASK 0x00200000L |
|---|
| 112492 | #define BIF1_LC_CPM_CONTROL_1__TXCLK_RXP_CLK_EN_PORT_G_GATE_ENABLE_MASK 0x00400000L |
|---|
| 112493 | #define BIF1_LC_CPM_CONTROL_1__TXCLK_RXP_CLK_EN_PORT_H_GATE_ENABLE_MASK 0x00800000L |
|---|
| 112494 | #define BIF1_LC_CPM_CONTROL_1__TXCLK_RXP_CLK_EN_PORT_I_GATE_ENABLE_MASK 0x01000000L |
|---|
| 112495 | #define BIF1_LC_CPM_CONTROL_1__TXCLK_RXP_CLK_EN_PORT_J_GATE_ENABLE_MASK 0x02000000L |
|---|
| 112496 | #define BIF1_LC_CPM_CONTROL_1__TXCLK_RXP_CLK_EN_PORT_K_GATE_ENABLE_MASK 0x04000000L |
|---|
| 112497 | #define BIF1_LC_CPM_CONTROL_1__TXCLK_RXP_CLK_EN_PORT_L_GATE_ENABLE_MASK 0x08000000L |
|---|
| 112498 | #define BIF1_LC_CPM_CONTROL_1__TXCLK_RXP_CLK_EN_PORT_M_GATE_ENABLE_MASK 0x10000000L |
|---|
| 112499 | #define BIF1_LC_CPM_CONTROL_1__TXCLK_RXP_CLK_EN_PORT_N_GATE_ENABLE_MASK 0x20000000L |
|---|
| 112500 | #define BIF1_LC_CPM_CONTROL_1__TXCLK_RXP_CLK_EN_PORT_O_GATE_ENABLE_MASK 0x40000000L |
|---|
| 112501 | #define BIF1_LC_CPM_CONTROL_1__TXCLK_RXP_CLK_EN_PORT_P_GATE_ENABLE_MASK 0x80000000L |
|---|
| 112502 | //BIF1_PCIE_RXMARGIN_CONTROL_CAPABILITIES |
|---|
| 112503 | #define BIF1_PCIE_RXMARGIN_CONTROL_CAPABILITIES__M_VOLTAGESUPPORTED__SHIFT 0x0 |
|---|
| 112504 | #define BIF1_PCIE_RXMARGIN_CONTROL_CAPABILITIES__M_INDUPDOWNVOLTAGE__SHIFT 0x1 |
|---|
| 112505 | #define BIF1_PCIE_RXMARGIN_CONTROL_CAPABILITIES__M_INDLEFTRIGHTTIMING__SHIFT 0x2 |
|---|
| 112506 | #define BIF1_PCIE_RXMARGIN_CONTROL_CAPABILITIES__M_SAMPLEREPORTINGMETHOD__SHIFT 0x3 |
|---|
| 112507 | #define BIF1_PCIE_RXMARGIN_CONTROL_CAPABILITIES__M_INDERRORSAMPLER__SHIFT 0x4 |
|---|
| 112508 | #define BIF1_PCIE_RXMARGIN_CONTROL_CAPABILITIES__M_VOLTAGESUPPORTED_MASK 0x00000001L |
|---|
| 112509 | #define BIF1_PCIE_RXMARGIN_CONTROL_CAPABILITIES__M_INDUPDOWNVOLTAGE_MASK 0x00000002L |
|---|
| 112510 | #define BIF1_PCIE_RXMARGIN_CONTROL_CAPABILITIES__M_INDLEFTRIGHTTIMING_MASK 0x00000004L |
|---|
| 112511 | #define BIF1_PCIE_RXMARGIN_CONTROL_CAPABILITIES__M_SAMPLEREPORTINGMETHOD_MASK 0x00000008L |
|---|
| 112512 | #define BIF1_PCIE_RXMARGIN_CONTROL_CAPABILITIES__M_INDERRORSAMPLER_MASK 0x00000010L |
|---|
| 112513 | //BIF1_PCIE_RXMARGIN_1_SETTINGS |
|---|
| 112514 | #define BIF1_PCIE_RXMARGIN_1_SETTINGS__M_NUMVOLTAGESTEPS__SHIFT 0x0 |
|---|
| 112515 | #define BIF1_PCIE_RXMARGIN_1_SETTINGS__M_NUMTIMINGSTEPS__SHIFT 0x7 |
|---|
| 112516 | #define BIF1_PCIE_RXMARGIN_1_SETTINGS__M_MAXTIMINGOFFSET__SHIFT 0xd |
|---|
| 112517 | #define BIF1_PCIE_RXMARGIN_1_SETTINGS__M_MAXVOLTAGEOFFSET__SHIFT 0x14 |
|---|
| 112518 | #define BIF1_PCIE_RXMARGIN_1_SETTINGS__M_NUMVOLTAGESTEPS_MASK 0x0000007FL |
|---|
| 112519 | #define BIF1_PCIE_RXMARGIN_1_SETTINGS__M_NUMTIMINGSTEPS_MASK 0x00001F80L |
|---|
| 112520 | #define BIF1_PCIE_RXMARGIN_1_SETTINGS__M_MAXTIMINGOFFSET_MASK 0x000FE000L |
|---|
| 112521 | #define BIF1_PCIE_RXMARGIN_1_SETTINGS__M_MAXVOLTAGEOFFSET_MASK 0x07F00000L |
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| 112522 | //BIF1_PCIE_RXMARGIN_2_SETTINGS |
|---|
| 112523 | #define BIF1_PCIE_RXMARGIN_2_SETTINGS__M_SAMPLINGRATEVOLTAGE__SHIFT 0x0 |
|---|
| 112524 | #define BIF1_PCIE_RXMARGIN_2_SETTINGS__M_SAMPLINGRATETIMING__SHIFT 0x6 |
|---|
| 112525 | #define BIF1_PCIE_RXMARGIN_2_SETTINGS__M_SAMPLECOUNT__SHIFT 0xc |
|---|
| 112526 | #define BIF1_PCIE_RXMARGIN_2_SETTINGS__M_MAXLANES__SHIFT 0x13 |
|---|
| 112527 | #define BIF1_PCIE_RXMARGIN_2_SETTINGS__M_ERROR_COUNT_LIMIT__SHIFT 0x18 |
|---|
| 112528 | #define BIF1_PCIE_RXMARGIN_2_SETTINGS__ENABLE_PRECODING__SHIFT 0x1e |
|---|
| 112529 | #define BIF1_PCIE_RXMARGIN_2_SETTINGS__M_SAMPLINGRATEVOLTAGE_MASK 0x0000003FL |
|---|
| 112530 | #define BIF1_PCIE_RXMARGIN_2_SETTINGS__M_SAMPLINGRATETIMING_MASK 0x00000FC0L |
|---|
| 112531 | #define BIF1_PCIE_RXMARGIN_2_SETTINGS__M_SAMPLECOUNT_MASK 0x0007F000L |
|---|
| 112532 | #define BIF1_PCIE_RXMARGIN_2_SETTINGS__M_MAXLANES_MASK 0x00F80000L |
|---|
| 112533 | #define BIF1_PCIE_RXMARGIN_2_SETTINGS__M_ERROR_COUNT_LIMIT_MASK 0x3F000000L |
|---|
| 112534 | #define BIF1_PCIE_RXMARGIN_2_SETTINGS__ENABLE_PRECODING_MASK 0x40000000L |
|---|
| 112535 | //BIF1_PCIE_PRESENCE_DETECT_SELECT |
|---|
| 112536 | #define BIF1_PCIE_PRESENCE_DETECT_SELECT__DL_ACTIVE_INT_STATUS__SHIFT 0x0 |
|---|
| 112537 | #define BIF1_PCIE_PRESENCE_DETECT_SELECT__PRESENCE_DETECT_SELECT__SHIFT 0x18 |
|---|
| 112538 | #define BIF1_PCIE_PRESENCE_DETECT_SELECT__TL_PRESENCE_DETECT_SELECT__SHIFT 0x1a |
|---|
| 112539 | #define BIF1_PCIE_PRESENCE_DETECT_SELECT__DL_ACTIVE_INT_STATUS_MASK 0x0000FFFFL |
|---|
| 112540 | #define BIF1_PCIE_PRESENCE_DETECT_SELECT__PRESENCE_DETECT_SELECT_MASK 0x03000000L |
|---|
| 112541 | #define BIF1_PCIE_PRESENCE_DETECT_SELECT__TL_PRESENCE_DETECT_SELECT_MASK 0x0C000000L |
|---|
| 112542 | //BIF1_PCIE_LC_DEBUG_CNTL |
|---|
| 112543 | #define BIF1_PCIE_LC_DEBUG_CNTL__DEBUG_LANE_EN__SHIFT 0x10 |
|---|
| 112544 | #define BIF1_PCIE_LC_DEBUG_CNTL__DEBUG_LANE_EN_MASK 0xFFFF0000L |
|---|
| 112545 | //BIF1_SMU_INT_PIN_SHARING_PORT_INDICATOR_TWO |
|---|
| 112546 | #define BIF1_SMU_INT_PIN_SHARING_PORT_INDICATOR_TWO__DPC_INT_STATUS__SHIFT 0x0 |
|---|
| 112547 | #define BIF1_SMU_INT_PIN_SHARING_PORT_INDICATOR_TWO__PD_INT_STATUS__SHIFT 0x10 |
|---|
| 112548 | #define BIF1_SMU_INT_PIN_SHARING_PORT_INDICATOR_TWO__DPC_INT_STATUS_MASK 0x0000FFFFL |
|---|
| 112549 | #define BIF1_SMU_INT_PIN_SHARING_PORT_INDICATOR_TWO__PD_INT_STATUS_MASK 0xFFFF0000L |
|---|
| 112550 | //BIF1_PCIE_TX_LAST_TLP0 |
|---|
| 112551 | #define BIF1_PCIE_TX_LAST_TLP0__TX_LAST_TLP0__SHIFT 0x0 |
|---|
| 112552 | #define BIF1_PCIE_TX_LAST_TLP0__TX_LAST_TLP0_MASK 0xFFFFFFFFL |
|---|
| 112553 | //BIF1_PCIE_TX_LAST_TLP1 |
|---|
| 112554 | #define BIF1_PCIE_TX_LAST_TLP1__TX_LAST_TLP1__SHIFT 0x0 |
|---|
| 112555 | #define BIF1_PCIE_TX_LAST_TLP1__TX_LAST_TLP1_MASK 0xFFFFFFFFL |
|---|
| 112556 | //BIF1_PCIE_TX_LAST_TLP2 |
|---|
| 112557 | #define BIF1_PCIE_TX_LAST_TLP2__TX_LAST_TLP2__SHIFT 0x0 |
|---|
| 112558 | #define BIF1_PCIE_TX_LAST_TLP2__TX_LAST_TLP2_MASK 0xFFFFFFFFL |
|---|
| 112559 | //BIF1_PCIE_TX_LAST_TLP3 |
|---|
| 112560 | #define BIF1_PCIE_TX_LAST_TLP3__TX_LAST_TLP3__SHIFT 0x0 |
|---|
| 112561 | #define BIF1_PCIE_TX_LAST_TLP3__TX_LAST_TLP3_MASK 0xFFFFFFFFL |
|---|
| 112562 | //BIF1_PCIE_TX_TRACKING_ADDR_LO |
|---|
| 112563 | #define BIF1_PCIE_TX_TRACKING_ADDR_LO__TX_TRACKING_ADDR_LO__SHIFT 0x2 |
|---|
| 112564 | #define BIF1_PCIE_TX_TRACKING_ADDR_LO__TX_TRACKING_ADDR_LO_MASK 0xFFFFFFFCL |
|---|
| 112565 | //BIF1_PCIE_TX_TRACKING_ADDR_HI |
|---|
| 112566 | #define BIF1_PCIE_TX_TRACKING_ADDR_HI__TX_TRACKING_ADDR_HI__SHIFT 0x0 |
|---|
| 112567 | #define BIF1_PCIE_TX_TRACKING_ADDR_HI__TX_TRACKING_ADDR_HI_MASK 0xFFFFFFFFL |
|---|
| 112568 | //BIF1_PCIE_TX_TRACKING_CTRL_STATUS |
|---|
| 112569 | #define BIF1_PCIE_TX_TRACKING_CTRL_STATUS__TX_TRACKING_ENABLE__SHIFT 0x0 |
|---|
| 112570 | #define BIF1_PCIE_TX_TRACKING_CTRL_STATUS__TX_TRACKING_PORT__SHIFT 0x1 |
|---|
| 112571 | #define BIF1_PCIE_TX_TRACKING_CTRL_STATUS__TX_TRACKING_UNIT_ID__SHIFT 0x8 |
|---|
| 112572 | #define BIF1_PCIE_TX_TRACKING_CTRL_STATUS__TX_TRACKING_STATUS_VALID__SHIFT 0xf |
|---|
| 112573 | #define BIF1_PCIE_TX_TRACKING_CTRL_STATUS__TX_TRACKING_ENABLE_MASK 0x00000001L |
|---|
| 112574 | #define BIF1_PCIE_TX_TRACKING_CTRL_STATUS__TX_TRACKING_PORT_MASK 0x0000000EL |
|---|
| 112575 | #define BIF1_PCIE_TX_TRACKING_CTRL_STATUS__TX_TRACKING_UNIT_ID_MASK 0x00007F00L |
|---|
| 112576 | #define BIF1_PCIE_TX_TRACKING_CTRL_STATUS__TX_TRACKING_STATUS_VALID_MASK 0x00008000L |
|---|
| 112577 | //BIF1_PCIE_TX_CTRL_4 |
|---|
| 112578 | #define BIF1_PCIE_TX_CTRL_4__TX_PORT_ACCESS_TIMER_SKEW__SHIFT 0x0 |
|---|
| 112579 | #define BIF1_PCIE_TX_CTRL_4__TX_PORT_ACCESS_TIMER_SKEW_MASK 0x0000000FL |
|---|
| 112580 | //BIF1_PCIE_TX_STATUS |
|---|
| 112581 | #define BIF1_PCIE_TX_STATUS__TX_MST_MEM_READY__SHIFT 0x0 |
|---|
| 112582 | #define BIF1_PCIE_TX_STATUS__CI_MST_REQ_IDLE__SHIFT 0x1 |
|---|
| 112583 | #define BIF1_PCIE_TX_STATUS__CI_NO_PENDING_MST_MRD__SHIFT 0x2 |
|---|
| 112584 | #define BIF1_PCIE_TX_STATUS__CI_MST_WRRSP_IDLE__SHIFT 0x3 |
|---|
| 112585 | #define BIF1_PCIE_TX_STATUS__CI_SLV_RDRSP_IDLE__SHIFT 0x4 |
|---|
| 112586 | #define BIF1_PCIE_TX_STATUS__CI_MST_TX_IDLE__SHIFT 0x5 |
|---|
| 112587 | #define BIF1_PCIE_TX_STATUS__CI_SLV_CLKREQ_IDLE__SHIFT 0x6 |
|---|
| 112588 | #define BIF1_PCIE_TX_STATUS__CI_MST_CLKREQ_IDLE__SHIFT 0x7 |
|---|
| 112589 | #define BIF1_PCIE_TX_STATUS__TX_P_HDR_EMPTY__SHIFT 0x8 |
|---|
| 112590 | #define BIF1_PCIE_TX_STATUS__TX_NP_HDR_EMPTY__SHIFT 0x9 |
|---|
| 112591 | #define BIF1_PCIE_TX_STATUS__TX_P_DAT_EMPTY__SHIFT 0xa |
|---|
| 112592 | #define BIF1_PCIE_TX_STATUS__TX_NP_DAT_EMPTY__SHIFT 0xb |
|---|
| 112593 | #define BIF1_PCIE_TX_STATUS__CI_P_HDR_NO_FREE_CREDITS__SHIFT 0xc |
|---|
| 112594 | #define BIF1_PCIE_TX_STATUS__CI_NP_HDR_NO_FREE_CREDITS__SHIFT 0xd |
|---|
| 112595 | #define BIF1_PCIE_TX_STATUS__CI_P_DAT_NO_FREE_CREDITS__SHIFT 0xe |
|---|
| 112596 | #define BIF1_PCIE_TX_STATUS__CI_NP_DAT_NO_FREE_CREDITS__SHIFT 0xf |
|---|
| 112597 | #define BIF1_PCIE_TX_STATUS__TX_MST_MEM_READY_MASK 0x00000001L |
|---|
| 112598 | #define BIF1_PCIE_TX_STATUS__CI_MST_REQ_IDLE_MASK 0x00000002L |
|---|
| 112599 | #define BIF1_PCIE_TX_STATUS__CI_NO_PENDING_MST_MRD_MASK 0x00000004L |
|---|
| 112600 | #define BIF1_PCIE_TX_STATUS__CI_MST_WRRSP_IDLE_MASK 0x00000008L |
|---|
| 112601 | #define BIF1_PCIE_TX_STATUS__CI_SLV_RDRSP_IDLE_MASK 0x00000010L |
|---|
| 112602 | #define BIF1_PCIE_TX_STATUS__CI_MST_TX_IDLE_MASK 0x00000020L |
|---|
| 112603 | #define BIF1_PCIE_TX_STATUS__CI_SLV_CLKREQ_IDLE_MASK 0x00000040L |
|---|
| 112604 | #define BIF1_PCIE_TX_STATUS__CI_MST_CLKREQ_IDLE_MASK 0x00000080L |
|---|
| 112605 | #define BIF1_PCIE_TX_STATUS__TX_P_HDR_EMPTY_MASK 0x00000100L |
|---|
| 112606 | #define BIF1_PCIE_TX_STATUS__TX_NP_HDR_EMPTY_MASK 0x00000200L |
|---|
| 112607 | #define BIF1_PCIE_TX_STATUS__TX_P_DAT_EMPTY_MASK 0x00000400L |
|---|
| 112608 | #define BIF1_PCIE_TX_STATUS__TX_NP_DAT_EMPTY_MASK 0x00000800L |
|---|
| 112609 | #define BIF1_PCIE_TX_STATUS__CI_P_HDR_NO_FREE_CREDITS_MASK 0x00001000L |
|---|
| 112610 | #define BIF1_PCIE_TX_STATUS__CI_NP_HDR_NO_FREE_CREDITS_MASK 0x00002000L |
|---|
| 112611 | #define BIF1_PCIE_TX_STATUS__CI_P_DAT_NO_FREE_CREDITS_MASK 0x00004000L |
|---|
| 112612 | #define BIF1_PCIE_TX_STATUS__CI_NP_DAT_NO_FREE_CREDITS_MASK 0x00008000L |
|---|
| 112613 | //BIF1_PCIE_TX_F0_ATTR_CNTL |
|---|
| 112614 | #define BIF1_PCIE_TX_F0_ATTR_CNTL__TX_F0_IDO_OVERRIDE_P__SHIFT 0x0 |
|---|
| 112615 | #define BIF1_PCIE_TX_F0_ATTR_CNTL__TX_F0_IDO_OVERRIDE_NP__SHIFT 0x2 |
|---|
| 112616 | #define BIF1_PCIE_TX_F0_ATTR_CNTL__TX_F0_IDO_OVERRIDE_CPL__SHIFT 0x4 |
|---|
| 112617 | #define BIF1_PCIE_TX_F0_ATTR_CNTL__TX_F0_RO_OVERRIDE_P__SHIFT 0x6 |
|---|
| 112618 | #define BIF1_PCIE_TX_F0_ATTR_CNTL__TX_F0_RO_OVERRIDE_NP__SHIFT 0x8 |
|---|
| 112619 | #define BIF1_PCIE_TX_F0_ATTR_CNTL__TX_F0_SNR_OVERRIDE_P__SHIFT 0xa |
|---|
| 112620 | #define BIF1_PCIE_TX_F0_ATTR_CNTL__TX_F0_SNR_OVERRIDE_NP__SHIFT 0xc |
|---|
| 112621 | #define BIF1_PCIE_TX_F0_ATTR_CNTL__TX_F0_IDO_OVERRIDE_P_MASK 0x00000003L |
|---|
| 112622 | #define BIF1_PCIE_TX_F0_ATTR_CNTL__TX_F0_IDO_OVERRIDE_NP_MASK 0x0000000CL |
|---|
| 112623 | #define BIF1_PCIE_TX_F0_ATTR_CNTL__TX_F0_IDO_OVERRIDE_CPL_MASK 0x00000030L |
|---|
| 112624 | #define BIF1_PCIE_TX_F0_ATTR_CNTL__TX_F0_RO_OVERRIDE_P_MASK 0x000000C0L |
|---|
| 112625 | #define BIF1_PCIE_TX_F0_ATTR_CNTL__TX_F0_RO_OVERRIDE_NP_MASK 0x00000300L |
|---|
| 112626 | #define BIF1_PCIE_TX_F0_ATTR_CNTL__TX_F0_SNR_OVERRIDE_P_MASK 0x00000C00L |
|---|
| 112627 | #define BIF1_PCIE_TX_F0_ATTR_CNTL__TX_F0_SNR_OVERRIDE_NP_MASK 0x00003000L |
|---|
| 112628 | //BIF1_PCIE_TX_SWUS_ATTR_CNTL |
|---|
| 112629 | #define BIF1_PCIE_TX_SWUS_ATTR_CNTL__TX_SWUS_IDO_OVERRIDE_P__SHIFT 0x0 |
|---|
| 112630 | #define BIF1_PCIE_TX_SWUS_ATTR_CNTL__TX_SWUS_IDO_OVERRIDE_NP__SHIFT 0x2 |
|---|
| 112631 | #define BIF1_PCIE_TX_SWUS_ATTR_CNTL__TX_SWUS_IDO_OVERRIDE_CPL__SHIFT 0x4 |
|---|
| 112632 | #define BIF1_PCIE_TX_SWUS_ATTR_CNTL__TX_SWUS_RO_OVERRIDE_P__SHIFT 0x6 |
|---|
| 112633 | #define BIF1_PCIE_TX_SWUS_ATTR_CNTL__TX_SWUS_RO_OVERRIDE_NP__SHIFT 0x8 |
|---|
| 112634 | #define BIF1_PCIE_TX_SWUS_ATTR_CNTL__TX_SWUS_SNR_OVERRIDE_P__SHIFT 0xa |
|---|
| 112635 | #define BIF1_PCIE_TX_SWUS_ATTR_CNTL__TX_SWUS_SNR_OVERRIDE_NP__SHIFT 0xc |
|---|
| 112636 | #define BIF1_PCIE_TX_SWUS_ATTR_CNTL__TX_SWUS_IDO_OVERRIDE_P_MASK 0x00000003L |
|---|
| 112637 | #define BIF1_PCIE_TX_SWUS_ATTR_CNTL__TX_SWUS_IDO_OVERRIDE_NP_MASK 0x0000000CL |
|---|
| 112638 | #define BIF1_PCIE_TX_SWUS_ATTR_CNTL__TX_SWUS_IDO_OVERRIDE_CPL_MASK 0x00000030L |
|---|
| 112639 | #define BIF1_PCIE_TX_SWUS_ATTR_CNTL__TX_SWUS_RO_OVERRIDE_P_MASK 0x000000C0L |
|---|
| 112640 | #define BIF1_PCIE_TX_SWUS_ATTR_CNTL__TX_SWUS_RO_OVERRIDE_NP_MASK 0x00000300L |
|---|
| 112641 | #define BIF1_PCIE_TX_SWUS_ATTR_CNTL__TX_SWUS_SNR_OVERRIDE_P_MASK 0x00000C00L |
|---|
| 112642 | #define BIF1_PCIE_TX_SWUS_ATTR_CNTL__TX_SWUS_SNR_OVERRIDE_NP_MASK 0x00003000L |
|---|
| 112643 | //BIF1_PCIE_BW_BY_UNITID |
|---|
| 112644 | #define BIF1_PCIE_BW_BY_UNITID__CI_MST_PERF_UNITID_EN__SHIFT 0x0 |
|---|
| 112645 | #define BIF1_PCIE_BW_BY_UNITID__CI_MST_PERF_UNITID__SHIFT 0x8 |
|---|
| 112646 | #define BIF1_PCIE_BW_BY_UNITID__CI_MST_PERF_UNITID_EN_MASK 0x00000001L |
|---|
| 112647 | #define BIF1_PCIE_BW_BY_UNITID__CI_MST_PERF_UNITID_MASK 0x00007F00L |
|---|
| 112648 | //BIF1_PCIE_MST_CTRL_1 |
|---|
| 112649 | #define BIF1_PCIE_MST_CTRL_1__MST_PDAT_CREDITS_ADVT__SHIFT 0x0 |
|---|
| 112650 | #define BIF1_PCIE_MST_CTRL_1__MST_PDAT_CREDITS_OVERRIDE_EN__SHIFT 0x8 |
|---|
| 112651 | #define BIF1_PCIE_MST_CTRL_1__MST_PHDR_CREDITS_PENDING_RESET_DIS__SHIFT 0x9 |
|---|
| 112652 | #define BIF1_PCIE_MST_CTRL_1__CI_MSTSDP_ORIG_DISC_FIX_DIS__SHIFT 0xa |
|---|
| 112653 | #define BIF1_PCIE_MST_CTRL_1__MST_SDP_CREDITS_LIVE_OVERRIDE_DIS__SHIFT 0xe |
|---|
| 112654 | #define BIF1_PCIE_MST_CTRL_1__MST_PHDR_CREDITS_OVERRIDE_EN__SHIFT 0xf |
|---|
| 112655 | #define BIF1_PCIE_MST_CTRL_1__MST_PHDR_CREDITS_ADVT__SHIFT 0x10 |
|---|
| 112656 | #define BIF1_PCIE_MST_CTRL_1__MST_IDLE_HYSTERESIS__SHIFT 0x18 |
|---|
| 112657 | #define BIF1_PCIE_MST_CTRL_1__MST_PDAT_CREDITS_ADVT_MASK 0x000000FFL |
|---|
| 112658 | #define BIF1_PCIE_MST_CTRL_1__MST_PDAT_CREDITS_OVERRIDE_EN_MASK 0x00000100L |
|---|
| 112659 | #define BIF1_PCIE_MST_CTRL_1__MST_PHDR_CREDITS_PENDING_RESET_DIS_MASK 0x00000200L |
|---|
| 112660 | #define BIF1_PCIE_MST_CTRL_1__CI_MSTSDP_ORIG_DISC_FIX_DIS_MASK 0x00000400L |
|---|
| 112661 | #define BIF1_PCIE_MST_CTRL_1__MST_SDP_CREDITS_LIVE_OVERRIDE_DIS_MASK 0x00004000L |
|---|
| 112662 | #define BIF1_PCIE_MST_CTRL_1__MST_PHDR_CREDITS_OVERRIDE_EN_MASK 0x00008000L |
|---|
| 112663 | #define BIF1_PCIE_MST_CTRL_1__MST_PHDR_CREDITS_ADVT_MASK 0x00FF0000L |
|---|
| 112664 | #define BIF1_PCIE_MST_CTRL_1__MST_IDLE_HYSTERESIS_MASK 0xFF000000L |
|---|
| 112665 | //BIF1_PCIE_HIP_REG0 |
|---|
| 112666 | #define BIF1_PCIE_HIP_REG0__CI_HIP_APT0_BASE_HI__SHIFT 0x0 |
|---|
| 112667 | #define BIF1_PCIE_HIP_REG0__CI_HIP_APT0_ENABLE__SHIFT 0x18 |
|---|
| 112668 | #define BIF1_PCIE_HIP_REG0__CI_HIP_APT0_PASID_MODE__SHIFT 0x19 |
|---|
| 112669 | #define BIF1_PCIE_HIP_REG0__CI_HIP_APT0_REQAT_MODE__SHIFT 0x1a |
|---|
| 112670 | #define BIF1_PCIE_HIP_REG0__CI_HIP_APT0_REQIO_MODE__SHIFT 0x1d |
|---|
| 112671 | #define BIF1_PCIE_HIP_REG0__CI_HIP_APT0_BASE_HI_MASK 0x000FFFFFL |
|---|
| 112672 | #define BIF1_PCIE_HIP_REG0__CI_HIP_APT0_ENABLE_MASK 0x01000000L |
|---|
| 112673 | #define BIF1_PCIE_HIP_REG0__CI_HIP_APT0_PASID_MODE_MASK 0x02000000L |
|---|
| 112674 | #define BIF1_PCIE_HIP_REG0__CI_HIP_APT0_REQAT_MODE_MASK 0x1C000000L |
|---|
| 112675 | #define BIF1_PCIE_HIP_REG0__CI_HIP_APT0_REQIO_MODE_MASK 0x60000000L |
|---|
| 112676 | //BIF1_PCIE_HIP_REG1 |
|---|
| 112677 | #define BIF1_PCIE_HIP_REG1__CI_HIP_APT0_BASE_LO__SHIFT 0x0 |
|---|
| 112678 | #define BIF1_PCIE_HIP_REG1__CI_HIP_APT0_BASE_LO_MASK 0xFFFFFFFFL |
|---|
| 112679 | //BIF1_PCIE_HIP_REG2 |
|---|
| 112680 | #define BIF1_PCIE_HIP_REG2__CI_HIP_APT0_LIMIT_HI__SHIFT 0x0 |
|---|
| 112681 | #define BIF1_PCIE_HIP_REG2__CI_HIP_APT0_LIMIT_HI_MASK 0x000FFFFFL |
|---|
| 112682 | //BIF1_PCIE_HIP_REG3 |
|---|
| 112683 | #define BIF1_PCIE_HIP_REG3__CI_HIP_APT0_LIMIT_LO__SHIFT 0x0 |
|---|
| 112684 | #define BIF1_PCIE_HIP_REG3__CI_HIP_APT0_LIMIT_LO_MASK 0xFFFFFFFFL |
|---|
| 112685 | //BIF1_PCIE_HIP_REG4 |
|---|
| 112686 | #define BIF1_PCIE_HIP_REG4__CI_HIP_APT1_BASE_HI__SHIFT 0x0 |
|---|
| 112687 | #define BIF1_PCIE_HIP_REG4__CI_HIP_APT1_ENABLE__SHIFT 0x18 |
|---|
| 112688 | #define BIF1_PCIE_HIP_REG4__CI_HIP_APT1_PASID_MODE__SHIFT 0x19 |
|---|
| 112689 | #define BIF1_PCIE_HIP_REG4__CI_HIP_APT1_REQAT_MODE__SHIFT 0x1a |
|---|
| 112690 | #define BIF1_PCIE_HIP_REG4__CI_HIP_APT1_REQIO_MODE__SHIFT 0x1d |
|---|
| 112691 | #define BIF1_PCIE_HIP_REG4__CI_HIP_APT1_BASE_HI_MASK 0x000FFFFFL |
|---|
| 112692 | #define BIF1_PCIE_HIP_REG4__CI_HIP_APT1_ENABLE_MASK 0x01000000L |
|---|
| 112693 | #define BIF1_PCIE_HIP_REG4__CI_HIP_APT1_PASID_MODE_MASK 0x02000000L |
|---|
| 112694 | #define BIF1_PCIE_HIP_REG4__CI_HIP_APT1_REQAT_MODE_MASK 0x1C000000L |
|---|
| 112695 | #define BIF1_PCIE_HIP_REG4__CI_HIP_APT1_REQIO_MODE_MASK 0x60000000L |
|---|
| 112696 | //BIF1_PCIE_HIP_REG5 |
|---|
| 112697 | #define BIF1_PCIE_HIP_REG5__CI_HIP_APT1_BASE_LO__SHIFT 0x0 |
|---|
| 112698 | #define BIF1_PCIE_HIP_REG5__CI_HIP_APT1_BASE_LO_MASK 0xFFFFFFFFL |
|---|
| 112699 | //BIF1_PCIE_HIP_REG6 |
|---|
| 112700 | #define BIF1_PCIE_HIP_REG6__CI_HIP_APT1_LIMIT_HI__SHIFT 0x0 |
|---|
| 112701 | #define BIF1_PCIE_HIP_REG6__CI_HIP_APT1_LIMIT_HI_MASK 0x000FFFFFL |
|---|
| 112702 | //BIF1_PCIE_HIP_REG7 |
|---|
| 112703 | #define BIF1_PCIE_HIP_REG7__CI_HIP_APT1_LIMIT_LO__SHIFT 0x0 |
|---|
| 112704 | #define BIF1_PCIE_HIP_REG7__CI_HIP_APT1_LIMIT_LO_MASK 0xFFFFFFFFL |
|---|
| 112705 | //BIF1_PCIE_HIP_REG8 |
|---|
| 112706 | #define BIF1_PCIE_HIP_REG8__CI_HIP_MASK__SHIFT 0x0 |
|---|
| 112707 | #define BIF1_PCIE_HIP_REG8__CI_HIP_MASK_MASK 0x000FFFFFL |
|---|
| 112708 | //BIF1_SMU_PCIE_FENCED1_REG |
|---|
| 112709 | #define BIF1_SMU_PCIE_FENCED1_REG__MP0_PCIE_CROSSFIRE_LOCKDOWN_EN__SHIFT 0x0 |
|---|
| 112710 | #define BIF1_SMU_PCIE_FENCED1_REG__MP0_PCIE_CROSSFIRE_LOCKDOWN_EN_MASK 0x00000001L |
|---|
| 112711 | //BIF1_SMU_PCIE_FENCED2_REG |
|---|
| 112712 | #define BIF1_SMU_PCIE_FENCED2_REG__MP0_PCIE_OVERCLOCKING_EN__SHIFT 0x0 |
|---|
| 112713 | #define BIF1_SMU_PCIE_FENCED2_REG__MP0_PCIE_OVERCLOCKING_EN_MASK 0x00000001L |
|---|
| 112714 | //BIF1_PCIE_PERF_CNTL_TXCLK7 |
|---|
| 112715 | #define BIF1_PCIE_PERF_CNTL_TXCLK7__EVENT0_SEL__SHIFT 0x0 |
|---|
| 112716 | #define BIF1_PCIE_PERF_CNTL_TXCLK7__EVENT1_SEL__SHIFT 0x8 |
|---|
| 112717 | #define BIF1_PCIE_PERF_CNTL_TXCLK7__COUNTER0_FULL__SHIFT 0x10 |
|---|
| 112718 | #define BIF1_PCIE_PERF_CNTL_TXCLK7__COUNTER1_FULL__SHIFT 0x11 |
|---|
| 112719 | #define BIF1_PCIE_PERF_CNTL_TXCLK7__EVENT0_SEL_MASK 0x000000FFL |
|---|
| 112720 | #define BIF1_PCIE_PERF_CNTL_TXCLK7__EVENT1_SEL_MASK 0x0000FF00L |
|---|
| 112721 | #define BIF1_PCIE_PERF_CNTL_TXCLK7__COUNTER0_FULL_MASK 0x00010000L |
|---|
| 112722 | #define BIF1_PCIE_PERF_CNTL_TXCLK7__COUNTER1_FULL_MASK 0x00020000L |
|---|
| 112723 | //BIF1_PCIE_PERF_COUNT0_TXCLK7 |
|---|
| 112724 | #define BIF1_PCIE_PERF_COUNT0_TXCLK7__COUNTER0__SHIFT 0x0 |
|---|
| 112725 | #define BIF1_PCIE_PERF_COUNT0_TXCLK7__COUNTER0_MASK 0xFFFFFFFFL |
|---|
| 112726 | //BIF1_PCIE_PERF_COUNT1_TXCLK7 |
|---|
| 112727 | #define BIF1_PCIE_PERF_COUNT1_TXCLK7__COUNTER1__SHIFT 0x0 |
|---|
| 112728 | #define BIF1_PCIE_PERF_COUNT1_TXCLK7__COUNTER1_MASK 0xFFFFFFFFL |
|---|
| 112729 | //BIF1_PCIE_PERF_CNTL_TXCLK8 |
|---|
| 112730 | #define BIF1_PCIE_PERF_CNTL_TXCLK8__EVENT0_SEL__SHIFT 0x0 |
|---|
| 112731 | #define BIF1_PCIE_PERF_CNTL_TXCLK8__EVENT1_SEL__SHIFT 0x8 |
|---|
| 112732 | #define BIF1_PCIE_PERF_CNTL_TXCLK8__COUNTER0_FULL__SHIFT 0x10 |
|---|
| 112733 | #define BIF1_PCIE_PERF_CNTL_TXCLK8__COUNTER1_FULL__SHIFT 0x11 |
|---|
| 112734 | #define BIF1_PCIE_PERF_CNTL_TXCLK8__EVENT0_SEL_MASK 0x000000FFL |
|---|
| 112735 | #define BIF1_PCIE_PERF_CNTL_TXCLK8__EVENT1_SEL_MASK 0x0000FF00L |
|---|
| 112736 | #define BIF1_PCIE_PERF_CNTL_TXCLK8__COUNTER0_FULL_MASK 0x00010000L |
|---|
| 112737 | #define BIF1_PCIE_PERF_CNTL_TXCLK8__COUNTER1_FULL_MASK 0x00020000L |
|---|
| 112738 | //BIF1_PCIE_PERF_COUNT0_TXCLK8 |
|---|
| 112739 | #define BIF1_PCIE_PERF_COUNT0_TXCLK8__COUNTER0__SHIFT 0x0 |
|---|
| 112740 | #define BIF1_PCIE_PERF_COUNT0_TXCLK8__COUNTER0_MASK 0xFFFFFFFFL |
|---|
| 112741 | //BIF1_PCIE_PERF_COUNT1_TXCLK8 |
|---|
| 112742 | #define BIF1_PCIE_PERF_COUNT1_TXCLK8__COUNTER1__SHIFT 0x0 |
|---|
| 112743 | #define BIF1_PCIE_PERF_COUNT1_TXCLK8__COUNTER1_MASK 0xFFFFFFFFL |
|---|
| 112744 | //BIF1_PCIE_PERF_CNTL_TXCLK9 |
|---|
| 112745 | #define BIF1_PCIE_PERF_CNTL_TXCLK9__EVENT0_SEL__SHIFT 0x0 |
|---|
| 112746 | #define BIF1_PCIE_PERF_CNTL_TXCLK9__EVENT1_SEL__SHIFT 0x8 |
|---|
| 112747 | #define BIF1_PCIE_PERF_CNTL_TXCLK9__COUNTER0_FULL__SHIFT 0x10 |
|---|
| 112748 | #define BIF1_PCIE_PERF_CNTL_TXCLK9__COUNTER1_FULL__SHIFT 0x11 |
|---|
| 112749 | #define BIF1_PCIE_PERF_CNTL_TXCLK9__EVENT0_SEL_MASK 0x000000FFL |
|---|
| 112750 | #define BIF1_PCIE_PERF_CNTL_TXCLK9__EVENT1_SEL_MASK 0x0000FF00L |
|---|
| 112751 | #define BIF1_PCIE_PERF_CNTL_TXCLK9__COUNTER0_FULL_MASK 0x00010000L |
|---|
| 112752 | #define BIF1_PCIE_PERF_CNTL_TXCLK9__COUNTER1_FULL_MASK 0x00020000L |
|---|
| 112753 | //BIF1_PCIE_PERF_COUNT0_TXCLK9 |
|---|
| 112754 | #define BIF1_PCIE_PERF_COUNT0_TXCLK9__COUNTER0__SHIFT 0x0 |
|---|
| 112755 | #define BIF1_PCIE_PERF_COUNT0_TXCLK9__COUNTER0_MASK 0xFFFFFFFFL |
|---|
| 112756 | //BIF1_PCIE_PERF_COUNT1_TXCLK9 |
|---|
| 112757 | #define BIF1_PCIE_PERF_COUNT1_TXCLK9__COUNTER1__SHIFT 0x0 |
|---|
| 112758 | #define BIF1_PCIE_PERF_COUNT1_TXCLK9__COUNTER1_MASK 0xFFFFFFFFL |
|---|
| 112759 | //BIF1_PCIE_PERF_CNTL_TXCLK10 |
|---|
| 112760 | #define BIF1_PCIE_PERF_CNTL_TXCLK10__EVENT0_SEL__SHIFT 0x0 |
|---|
| 112761 | #define BIF1_PCIE_PERF_CNTL_TXCLK10__EVENT1_SEL__SHIFT 0x8 |
|---|
| 112762 | #define BIF1_PCIE_PERF_CNTL_TXCLK10__COUNTER0_FULL__SHIFT 0x10 |
|---|
| 112763 | #define BIF1_PCIE_PERF_CNTL_TXCLK10__COUNTER1_FULL__SHIFT 0x11 |
|---|
| 112764 | #define BIF1_PCIE_PERF_CNTL_TXCLK10__EVENT0_SEL_MASK 0x000000FFL |
|---|
| 112765 | #define BIF1_PCIE_PERF_CNTL_TXCLK10__EVENT1_SEL_MASK 0x0000FF00L |
|---|
| 112766 | #define BIF1_PCIE_PERF_CNTL_TXCLK10__COUNTER0_FULL_MASK 0x00010000L |
|---|
| 112767 | #define BIF1_PCIE_PERF_CNTL_TXCLK10__COUNTER1_FULL_MASK 0x00020000L |
|---|
| 112768 | //BIF1_PCIE_PERF_COUNT0_TXCLK10 |
|---|
| 112769 | #define BIF1_PCIE_PERF_COUNT0_TXCLK10__COUNTER0__SHIFT 0x0 |
|---|
| 112770 | #define BIF1_PCIE_PERF_COUNT0_TXCLK10__COUNTER0_MASK 0xFFFFFFFFL |
|---|
| 112771 | //BIF1_PCIE_PERF_COUNT1_TXCLK10 |
|---|
| 112772 | #define BIF1_PCIE_PERF_COUNT1_TXCLK10__COUNTER1__SHIFT 0x0 |
|---|
| 112773 | #define BIF1_PCIE_PERF_COUNT1_TXCLK10__COUNTER1_MASK 0xFFFFFFFFL |
|---|
| 112774 | |
|---|
| 112775 | |
|---|
| 112776 | // addressBlock: nbio_iohub_nb_nbcfg_nb_cfgdec |
|---|
| 112777 | //NB_NBCFG0_NBCFG_SCRATCH_4 |
|---|
| 112778 | #define NB_NBCFG0_NBCFG_SCRATCH_4__NBCFG_SCRATCH_4__SHIFT 0x0 |
|---|
| 112779 | #define NB_NBCFG0_NBCFG_SCRATCH_4__NBCFG_SCRATCH_4_MASK 0xFFFFFFFFL |
|---|
| 112780 | |
|---|
| 112781 | |
|---|
| 112782 | // addressBlock: nbio_iohub_nb_fastreg_fastreg_cfgdec |
|---|
| 112783 | //FASTREG_APERTURE |
|---|
| 112784 | #define FASTREG_APERTURE__FASTREG_APERTURE_ID__SHIFT 0x0 |
|---|
| 112785 | #define FASTREG_APERTURE__FASTREG_NODE_ID__SHIFT 0x10 |
|---|
| 112786 | #define FASTREG_APERTURE__FASTREG_TRAN_POSTED__SHIFT 0x1f |
|---|
| 112787 | #define FASTREG_APERTURE__FASTREG_APERTURE_ID_MASK 0x00000FFFL |
|---|
| 112788 | #define FASTREG_APERTURE__FASTREG_NODE_ID_MASK 0x000F0000L |
|---|
| 112789 | #define FASTREG_APERTURE__FASTREG_TRAN_POSTED_MASK 0x80000000L |
|---|
| 112790 | |
|---|
| 112791 | |
|---|
| 112792 | // addressBlock: nbio_iohub_nb_misc_misc_cfgdec |
|---|
| 112793 | //NB_CNTL |
|---|
| 112794 | #define NB_CNTL__HWINIT_WR_LOCK__SHIFT 0x7 |
|---|
| 112795 | #define NB_CNTL__HWINIT_WR_LOCK_MASK 0x00000080L |
|---|
| 112796 | //NB_SPARE1 |
|---|
| 112797 | #define NB_SPARE1__NB_SPARE1_RW__SHIFT 0x0 |
|---|
| 112798 | #define NB_SPARE1__NB_SPARE1_RW_MASK 0xFFFFFFFFL |
|---|
| 112799 | //NB_SPARE2 |
|---|
| 112800 | #define NB_SPARE2__NB_SPARE2_RW1C_0__SHIFT 0x0 |
|---|
| 112801 | #define NB_SPARE2__NB_SPARE2_RW1C_1__SHIFT 0x1 |
|---|
| 112802 | #define NB_SPARE2__NB_SPARE2_RW1C_2__SHIFT 0x2 |
|---|
| 112803 | #define NB_SPARE2__NB_SPARE2_RW1C_3__SHIFT 0x3 |
|---|
| 112804 | #define NB_SPARE2__NB_SPARE2_RW1C_4__SHIFT 0x4 |
|---|
| 112805 | #define NB_SPARE2__NB_SPARE2_RW1C_5__SHIFT 0x5 |
|---|
| 112806 | #define NB_SPARE2__NB_SPARE2_RW1C_6__SHIFT 0x6 |
|---|
| 112807 | #define NB_SPARE2__NB_SPARE2_RW1C_7__SHIFT 0x7 |
|---|
| 112808 | #define NB_SPARE2__NB_SPARE2_RW1C_8__SHIFT 0x8 |
|---|
| 112809 | #define NB_SPARE2__NB_SPARE2_RW1C_9__SHIFT 0x9 |
|---|
| 112810 | #define NB_SPARE2__NB_SPARE2_RW1C_10__SHIFT 0xa |
|---|
| 112811 | #define NB_SPARE2__NB_SPARE2_RW1C_11__SHIFT 0xb |
|---|
| 112812 | #define NB_SPARE2__NB_SPARE2_RW1C_12__SHIFT 0xc |
|---|
| 112813 | #define NB_SPARE2__NB_SPARE2_RW1C_13__SHIFT 0xd |
|---|
| 112814 | #define NB_SPARE2__NB_SPARE2_RW1C_14__SHIFT 0xe |
|---|
| 112815 | #define NB_SPARE2__NB_SPARE2_RW1C_15__SHIFT 0xf |
|---|
| 112816 | #define NB_SPARE2__NB_SPARE2_RW1C_16__SHIFT 0x10 |
|---|
| 112817 | #define NB_SPARE2__NB_SPARE2_RW1C_17__SHIFT 0x11 |
|---|
| 112818 | #define NB_SPARE2__NB_SPARE2_RW1C_18__SHIFT 0x12 |
|---|
| 112819 | #define NB_SPARE2__NB_SPARE2_RW1C_19__SHIFT 0x13 |
|---|
| 112820 | #define NB_SPARE2__NB_SPARE2_RW1C_20__SHIFT 0x14 |
|---|
| 112821 | #define NB_SPARE2__NB_SPARE2_RW1C_21__SHIFT 0x15 |
|---|
| 112822 | #define NB_SPARE2__NB_SPARE2_RW1C_22__SHIFT 0x16 |
|---|
| 112823 | #define NB_SPARE2__NB_SPARE2_RW1C_23__SHIFT 0x17 |
|---|
| 112824 | #define NB_SPARE2__NB_SPARE2_RW1C_24__SHIFT 0x18 |
|---|
| 112825 | #define NB_SPARE2__NB_SPARE2_RW1C_25__SHIFT 0x19 |
|---|
| 112826 | #define NB_SPARE2__NB_SPARE2_RW1C_26__SHIFT 0x1a |
|---|
| 112827 | #define NB_SPARE2__NB_SPARE2_RW1C_27__SHIFT 0x1b |
|---|
| 112828 | #define NB_SPARE2__NB_SPARE2_RW1C_28__SHIFT 0x1c |
|---|
| 112829 | #define NB_SPARE2__NB_SPARE2_RW1C_29__SHIFT 0x1d |
|---|
| 112830 | #define NB_SPARE2__NB_SPARE2_RW1C_30__SHIFT 0x1e |
|---|
| 112831 | #define NB_SPARE2__NB_SPARE2_RW1C_31__SHIFT 0x1f |
|---|
| 112832 | #define NB_SPARE2__NB_SPARE2_RW1C_0_MASK 0x00000001L |
|---|
| 112833 | #define NB_SPARE2__NB_SPARE2_RW1C_1_MASK 0x00000002L |
|---|
| 112834 | #define NB_SPARE2__NB_SPARE2_RW1C_2_MASK 0x00000004L |
|---|
| 112835 | #define NB_SPARE2__NB_SPARE2_RW1C_3_MASK 0x00000008L |
|---|
| 112836 | #define NB_SPARE2__NB_SPARE2_RW1C_4_MASK 0x00000010L |
|---|
| 112837 | #define NB_SPARE2__NB_SPARE2_RW1C_5_MASK 0x00000020L |
|---|
| 112838 | #define NB_SPARE2__NB_SPARE2_RW1C_6_MASK 0x00000040L |
|---|
| 112839 | #define NB_SPARE2__NB_SPARE2_RW1C_7_MASK 0x00000080L |
|---|
| 112840 | #define NB_SPARE2__NB_SPARE2_RW1C_8_MASK 0x00000100L |
|---|
| 112841 | #define NB_SPARE2__NB_SPARE2_RW1C_9_MASK 0x00000200L |
|---|
| 112842 | #define NB_SPARE2__NB_SPARE2_RW1C_10_MASK 0x00000400L |
|---|
| 112843 | #define NB_SPARE2__NB_SPARE2_RW1C_11_MASK 0x00000800L |
|---|
| 112844 | #define NB_SPARE2__NB_SPARE2_RW1C_12_MASK 0x00001000L |
|---|
| 112845 | #define NB_SPARE2__NB_SPARE2_RW1C_13_MASK 0x00002000L |
|---|
| 112846 | #define NB_SPARE2__NB_SPARE2_RW1C_14_MASK 0x00004000L |
|---|
| 112847 | #define NB_SPARE2__NB_SPARE2_RW1C_15_MASK 0x00008000L |
|---|
| 112848 | #define NB_SPARE2__NB_SPARE2_RW1C_16_MASK 0x00010000L |
|---|
| 112849 | #define NB_SPARE2__NB_SPARE2_RW1C_17_MASK 0x00020000L |
|---|
| 112850 | #define NB_SPARE2__NB_SPARE2_RW1C_18_MASK 0x00040000L |
|---|
| 112851 | #define NB_SPARE2__NB_SPARE2_RW1C_19_MASK 0x00080000L |
|---|
| 112852 | #define NB_SPARE2__NB_SPARE2_RW1C_20_MASK 0x00100000L |
|---|
| 112853 | #define NB_SPARE2__NB_SPARE2_RW1C_21_MASK 0x00200000L |
|---|
| 112854 | #define NB_SPARE2__NB_SPARE2_RW1C_22_MASK 0x00400000L |
|---|
| 112855 | #define NB_SPARE2__NB_SPARE2_RW1C_23_MASK 0x00800000L |
|---|
| 112856 | #define NB_SPARE2__NB_SPARE2_RW1C_24_MASK 0x01000000L |
|---|
| 112857 | #define NB_SPARE2__NB_SPARE2_RW1C_25_MASK 0x02000000L |
|---|
| 112858 | #define NB_SPARE2__NB_SPARE2_RW1C_26_MASK 0x04000000L |
|---|
| 112859 | #define NB_SPARE2__NB_SPARE2_RW1C_27_MASK 0x08000000L |
|---|
| 112860 | #define NB_SPARE2__NB_SPARE2_RW1C_28_MASK 0x10000000L |
|---|
| 112861 | #define NB_SPARE2__NB_SPARE2_RW1C_29_MASK 0x20000000L |
|---|
| 112862 | #define NB_SPARE2__NB_SPARE2_RW1C_30_MASK 0x40000000L |
|---|
| 112863 | #define NB_SPARE2__NB_SPARE2_RW1C_31_MASK 0x80000000L |
|---|
| 112864 | //NB_REVID |
|---|
| 112865 | #define NB_REVID__REVISION_ID__SHIFT 0x0 |
|---|
| 112866 | #define NB_REVID__REVISION_ID_MASK 0x000003FFL |
|---|
| 112867 | //NBIO_LCLK_DS_MASK |
|---|
| 112868 | #define NBIO_LCLK_DS_MASK__LCLK_DS_MASK__SHIFT 0x0 |
|---|
| 112869 | #define NBIO_LCLK_DS_MASK__LCLK_DS_MASK_MASK 0xFFFFFFFFL |
|---|
| 112870 | //NB_BUS_NUM_CNTL |
|---|
| 112871 | #define NB_BUS_NUM_CNTL__NB_BUS_NUM__SHIFT 0x0 |
|---|
| 112872 | #define NB_BUS_NUM_CNTL__NB_BUS_LAT_Mode__SHIFT 0x8 |
|---|
| 112873 | #define NB_BUS_NUM_CNTL__NB_BUS_NUM_MASK 0x000000FFL |
|---|
| 112874 | #define NB_BUS_NUM_CNTL__NB_BUS_LAT_Mode_MASK 0x00000100L |
|---|
| 112875 | //NB_MMIOBASE |
|---|
| 112876 | #define NB_MMIOBASE__MMIOBASE__SHIFT 0x0 |
|---|
| 112877 | #define NB_MMIOBASE__MMIOBASE_MASK 0xFFFFFFFFL |
|---|
| 112878 | //NB_MMIOLIMIT |
|---|
| 112879 | #define NB_MMIOLIMIT__MMIOLIMIT__SHIFT 0x0 |
|---|
| 112880 | #define NB_MMIOLIMIT__MMIOLIMIT_MASK 0xFFFFFFFFL |
|---|
| 112881 | //NB_LOWER_TOP_OF_DRAM2 |
|---|
| 112882 | #define NB_LOWER_TOP_OF_DRAM2__ENABLE__SHIFT 0x0 |
|---|
| 112883 | #define NB_LOWER_TOP_OF_DRAM2__LOWER_TOM2__SHIFT 0x17 |
|---|
| 112884 | #define NB_LOWER_TOP_OF_DRAM2__ENABLE_MASK 0x00000001L |
|---|
| 112885 | #define NB_LOWER_TOP_OF_DRAM2__LOWER_TOM2_MASK 0xFF800000L |
|---|
| 112886 | //NB_UPPER_TOP_OF_DRAM2 |
|---|
| 112887 | #define NB_UPPER_TOP_OF_DRAM2__UPPER_TOM2__SHIFT 0x0 |
|---|
| 112888 | #define NB_UPPER_TOP_OF_DRAM2__UPPER_TOM2_MASK 0x000001FFL |
|---|
| 112889 | //NB_LOWER_DRAM2_BASE |
|---|
| 112890 | #define NB_LOWER_DRAM2_BASE__LOWER_DRAM2_BASE__SHIFT 0x17 |
|---|
| 112891 | #define NB_LOWER_DRAM2_BASE__LOWER_DRAM2_BASE_MASK 0xFF800000L |
|---|
| 112892 | //NB_UPPER_DRAM2_BASE |
|---|
| 112893 | #define NB_UPPER_DRAM2_BASE__UPPER_DRAM2_BASE__SHIFT 0x0 |
|---|
| 112894 | #define NB_UPPER_DRAM2_BASE__UPPER_DRAM2_BASE_MASK 0x000001FFL |
|---|
| 112895 | //SB_LOCATION |
|---|
| 112896 | #define SB_LOCATION__SBlocated_Port__SHIFT 0x0 |
|---|
| 112897 | #define SB_LOCATION__SBlocated_Core__SHIFT 0x10 |
|---|
| 112898 | #define SB_LOCATION__SBlocated_Port_MASK 0x0000FFFFL |
|---|
| 112899 | #define SB_LOCATION__SBlocated_Core_MASK 0xFFFF0000L |
|---|
| 112900 | //SW_US_LOCATION |
|---|
| 112901 | #define SW_US_LOCATION__SW_USlocated_Port__SHIFT 0x0 |
|---|
| 112902 | #define SW_US_LOCATION__SW_USlocated_Core__SHIFT 0x10 |
|---|
| 112903 | #define SW_US_LOCATION__SW_USlocated_Port_MASK 0x0000FFFFL |
|---|
| 112904 | #define SW_US_LOCATION__SW_USlocated_Core_MASK 0xFFFF0000L |
|---|
| 112905 | //NB_PROG_DEVICE_REMAP_PBr0 |
|---|
| 112906 | #define NB_PROG_DEVICE_REMAP_PBr0__PBr0_DevFnMap__SHIFT 0x0 |
|---|
| 112907 | #define NB_PROG_DEVICE_REMAP_PBr0__PBr0_DevFnMap_MASK 0x000000FFL |
|---|
| 112908 | //NB_PROG_DEVICE_REMAP_PBr1 |
|---|
| 112909 | #define NB_PROG_DEVICE_REMAP_PBr1__PBr1_DevFnMap__SHIFT 0x0 |
|---|
| 112910 | #define NB_PROG_DEVICE_REMAP_PBr1__PBr1_DevFnMap_MASK 0x000000FFL |
|---|
| 112911 | //NB_PROG_DEVICE_REMAP_PBr2 |
|---|
| 112912 | #define NB_PROG_DEVICE_REMAP_PBr2__PBr2_DevFnMap__SHIFT 0x0 |
|---|
| 112913 | #define NB_PROG_DEVICE_REMAP_PBr2__PBr2_DevFnMap_MASK 0x000000FFL |
|---|
| 112914 | //NB_PROG_DEVICE_REMAP_PBr3 |
|---|
| 112915 | #define NB_PROG_DEVICE_REMAP_PBr3__PBr3_DevFnMap__SHIFT 0x0 |
|---|
| 112916 | #define NB_PROG_DEVICE_REMAP_PBr3__PBr3_DevFnMap_MASK 0x000000FFL |
|---|
| 112917 | //NB_PROG_DEVICE_REMAP_PBr4 |
|---|
| 112918 | #define NB_PROG_DEVICE_REMAP_PBr4__PBr4_DevFnMap__SHIFT 0x0 |
|---|
| 112919 | #define NB_PROG_DEVICE_REMAP_PBr4__PBr4_DevFnMap_MASK 0x000000FFL |
|---|
| 112920 | //NB_PROG_DEVICE_REMAP_PBr5 |
|---|
| 112921 | #define NB_PROG_DEVICE_REMAP_PBr5__PBr5_DevFnMap__SHIFT 0x0 |
|---|
| 112922 | #define NB_PROG_DEVICE_REMAP_PBr5__PBr5_DevFnMap_MASK 0x000000FFL |
|---|
| 112923 | //NB_PROG_DEVICE_REMAP_PBr6 |
|---|
| 112924 | #define NB_PROG_DEVICE_REMAP_PBr6__PBr6_DevFnMap__SHIFT 0x0 |
|---|
| 112925 | #define NB_PROG_DEVICE_REMAP_PBr6__PBr6_DevFnMap_MASK 0x000000FFL |
|---|
| 112926 | //NB_PROG_DEVICE_REMAP_PBr7 |
|---|
| 112927 | #define NB_PROG_DEVICE_REMAP_PBr7__PBr7_DevFnMap__SHIFT 0x0 |
|---|
| 112928 | #define NB_PROG_DEVICE_REMAP_PBr7__PBr7_DevFnMap_MASK 0x000000FFL |
|---|
| 112929 | //NB_PROG_DEVICE_REMAP_PBr8 |
|---|
| 112930 | #define NB_PROG_DEVICE_REMAP_PBr8__PBr8_DevFnMap__SHIFT 0x0 |
|---|
| 112931 | #define NB_PROG_DEVICE_REMAP_PBr8__PBr8_DevFnMap_MASK 0x000000FFL |
|---|
| 112932 | //NB_PROG_DEVICE_REMAP_PBr10 |
|---|
| 112933 | #define NB_PROG_DEVICE_REMAP_PBr10__PBr10_DevFnMap__SHIFT 0x0 |
|---|
| 112934 | #define NB_PROG_DEVICE_REMAP_PBr10__PBr10_DevFnMap_MASK 0x000000FFL |
|---|
| 112935 | //NB_PROG_DEVICE_REMAP_PBr11 |
|---|
| 112936 | #define NB_PROG_DEVICE_REMAP_PBr11__PBr11_DevFnMap__SHIFT 0x0 |
|---|
| 112937 | #define NB_PROG_DEVICE_REMAP_PBr11__PBr11_DevFnMap_MASK 0x000000FFL |
|---|
| 112938 | //NB_PROG_DEVICE_REMAP_PBr12 |
|---|
| 112939 | #define NB_PROG_DEVICE_REMAP_PBr12__PBr12_DevFnMap__SHIFT 0x0 |
|---|
| 112940 | #define NB_PROG_DEVICE_REMAP_PBr12__PBr12_DevFnMap_MASK 0x000000FFL |
|---|
| 112941 | //NB_PROG_DEVICE_REMAP_PBr13 |
|---|
| 112942 | #define NB_PROG_DEVICE_REMAP_PBr13__PBr13_DevFnMap__SHIFT 0x0 |
|---|
| 112943 | #define NB_PROG_DEVICE_REMAP_PBr13__PBr13_DevFnMap_MASK 0x000000FFL |
|---|
| 112944 | //NB_PROG_DEVICE_REMAP_PBr14 |
|---|
| 112945 | #define NB_PROG_DEVICE_REMAP_PBr14__PBr14_DevFnMap__SHIFT 0x0 |
|---|
| 112946 | #define NB_PROG_DEVICE_REMAP_PBr14__PBr14_DevFnMap_MASK 0x000000FFL |
|---|
| 112947 | //NB_PROG_DEVICE_REMAP_PBr15 |
|---|
| 112948 | #define NB_PROG_DEVICE_REMAP_PBr15__PBr15_DevFnMap__SHIFT 0x0 |
|---|
| 112949 | #define NB_PROG_DEVICE_REMAP_PBr15__PBr15_DevFnMap_MASK 0x000000FFL |
|---|
| 112950 | //NB_PROG_DEVICE_REMAP_PBr16 |
|---|
| 112951 | #define NB_PROG_DEVICE_REMAP_PBr16__PBr16_DevFnMap__SHIFT 0x0 |
|---|
| 112952 | #define NB_PROG_DEVICE_REMAP_PBr16__PBr16_DevFnMap_MASK 0x000000FFL |
|---|
| 112953 | //NB_PROG_DEVICE_REMAP_PBr17 |
|---|
| 112954 | #define NB_PROG_DEVICE_REMAP_PBr17__PBr17_DevFnMap__SHIFT 0x0 |
|---|
| 112955 | #define NB_PROG_DEVICE_REMAP_PBr17__PBr17_DevFnMap_MASK 0x000000FFL |
|---|
| 112956 | //NB_PROG_DEVICE_REMAP_PBr18 |
|---|
| 112957 | #define NB_PROG_DEVICE_REMAP_PBr18__PBr18_DevFnMap__SHIFT 0x0 |
|---|
| 112958 | #define NB_PROG_DEVICE_REMAP_PBr18__PBr18_DevFnMap_MASK 0x000000FFL |
|---|
| 112959 | //NB_PROG_DEVICE_REMAP_PBr19 |
|---|
| 112960 | #define NB_PROG_DEVICE_REMAP_PBr19__PBr19_DevFnMap__SHIFT 0x0 |
|---|
| 112961 | #define NB_PROG_DEVICE_REMAP_PBr19__PBr19_DevFnMap_MASK 0x000000FFL |
|---|
| 112962 | //SW_NMI_CNTL |
|---|
| 112963 | #define SW_NMI_CNTL__SW_NMI_Status__SHIFT 0x0 |
|---|
| 112964 | #define SW_NMI_CNTL__SW_NMI_Status_MASK 0xFFFFFFFFL |
|---|
| 112965 | //SW_SMI_CNTL |
|---|
| 112966 | #define SW_SMI_CNTL__SW_SMI_Status__SHIFT 0x0 |
|---|
| 112967 | #define SW_SMI_CNTL__SW_SMI_Status_MASK 0xFFFFFFFFL |
|---|
| 112968 | //SW_SCI_CNTL |
|---|
| 112969 | #define SW_SCI_CNTL__SW_SCI_Status__SHIFT 0x0 |
|---|
| 112970 | #define SW_SCI_CNTL__SW_SCI_Status_MASK 0xFFFFFFFFL |
|---|
| 112971 | //APML_SW_STATUS |
|---|
| 112972 | #define APML_SW_STATUS__APML_NMI_STATUS__SHIFT 0x0 |
|---|
| 112973 | #define APML_SW_STATUS__APML_NMI_STATUS_MASK 0x00000001L |
|---|
| 112974 | //SW_GIC_SPI_CNTL |
|---|
| 112975 | #define SW_GIC_SPI_CNTL__SW_NMI_GIC_SPI_Vector__SHIFT 0x0 |
|---|
| 112976 | #define SW_GIC_SPI_CNTL__SW_SMI_GIC_SPI_Vector__SHIFT 0x8 |
|---|
| 112977 | #define SW_GIC_SPI_CNTL__SW_SCI_GIC_SPI_Vector__SHIFT 0x10 |
|---|
| 112978 | #define SW_GIC_SPI_CNTL__SW_NMI_GIC_SPI_Vector_MASK 0x000000FFL |
|---|
| 112979 | #define SW_GIC_SPI_CNTL__SW_SMI_GIC_SPI_Vector_MASK 0x0000FF00L |
|---|
| 112980 | #define SW_GIC_SPI_CNTL__SW_SCI_GIC_SPI_Vector_MASK 0x00FF0000L |
|---|
| 112981 | //SW_SYNCFLOOD_CNTL |
|---|
| 112982 | #define SW_SYNCFLOOD_CNTL__SW_SYNCFLOOD_PRIVATE__SHIFT 0x0 |
|---|
| 112983 | #define SW_SYNCFLOOD_CNTL__SW_SYNCFLOOD_APML__SHIFT 0x1 |
|---|
| 112984 | #define SW_SYNCFLOOD_CNTL__SW_SYNCFLOOD_PRIVATE_MASK 0x00000001L |
|---|
| 112985 | #define SW_SYNCFLOOD_CNTL__SW_SYNCFLOOD_APML_MASK 0x00000002L |
|---|
| 112986 | //NB_TOP_OF_DRAM3 |
|---|
| 112987 | #define NB_TOP_OF_DRAM3__TOM3_LIMIT__SHIFT 0x0 |
|---|
| 112988 | #define NB_TOP_OF_DRAM3__TOM3_ENABLE__SHIFT 0x1f |
|---|
| 112989 | #define NB_TOP_OF_DRAM3__TOM3_LIMIT_MASK 0x3FFFFFFFL |
|---|
| 112990 | #define NB_TOP_OF_DRAM3__TOM3_ENABLE_MASK 0x80000000L |
|---|
| 112991 | //CAM_CONTROL |
|---|
| 112992 | #define CAM_CONTROL__CAM_En__SHIFT 0x0 |
|---|
| 112993 | #define CAM_CONTROL__Op__SHIFT 0x1 |
|---|
| 112994 | #define CAM_CONTROL__AccessType__SHIFT 0x2 |
|---|
| 112995 | #define CAM_CONTROL__DataMatchEn__SHIFT 0x3 |
|---|
| 112996 | #define CAM_CONTROL__VC__SHIFT 0x4 |
|---|
| 112997 | #define CAM_CONTROL__CrossTrigger__SHIFT 0x8 |
|---|
| 112998 | #define CAM_CONTROL__CAM_En_MASK 0x00000001L |
|---|
| 112999 | #define CAM_CONTROL__Op_MASK 0x00000002L |
|---|
| 113000 | #define CAM_CONTROL__AccessType_MASK 0x00000004L |
|---|
| 113001 | #define CAM_CONTROL__DataMatchEn_MASK 0x00000008L |
|---|
| 113002 | #define CAM_CONTROL__VC_MASK 0x00000070L |
|---|
| 113003 | #define CAM_CONTROL__CrossTrigger_MASK 0x00000F00L |
|---|
| 113004 | //CAM_TARGET_INDEX_ADDR_BOTTOM |
|---|
| 113005 | #define CAM_TARGET_INDEX_ADDR_BOTTOM__IndexAddrBottom__SHIFT 0x0 |
|---|
| 113006 | #define CAM_TARGET_INDEX_ADDR_BOTTOM__IndexAddrBottom_MASK 0xFFFFFFFFL |
|---|
| 113007 | //CAM_TARGET_INDEX_ADDR_TOP |
|---|
| 113008 | #define CAM_TARGET_INDEX_ADDR_TOP__IndexAddrTop__SHIFT 0x0 |
|---|
| 113009 | #define CAM_TARGET_INDEX_ADDR_TOP__IndexAddrTop_MASK 0xFFFFFFFFL |
|---|
| 113010 | //CAM_TARGET_INDEX_DATA |
|---|
| 113011 | #define CAM_TARGET_INDEX_DATA__IndexData__SHIFT 0x0 |
|---|
| 113012 | #define CAM_TARGET_INDEX_DATA__IndexData_MASK 0xFFFFFFFFL |
|---|
| 113013 | //CAM_TARGET_INDEX_DATA_MASK |
|---|
| 113014 | #define CAM_TARGET_INDEX_DATA_MASK__IndexDataMask__SHIFT 0x0 |
|---|
| 113015 | #define CAM_TARGET_INDEX_DATA_MASK__IndexDataMask_MASK 0xFFFFFFFFL |
|---|
| 113016 | //CAM_TARGET_DATA_ADDR_BOTTOM |
|---|
| 113017 | #define CAM_TARGET_DATA_ADDR_BOTTOM__DataAddrBottom__SHIFT 0x0 |
|---|
| 113018 | #define CAM_TARGET_DATA_ADDR_BOTTOM__DataAddrBottom_MASK 0xFFFFFFFFL |
|---|
| 113019 | //CAM_TARGET_DATA_ADDR_TOP |
|---|
| 113020 | #define CAM_TARGET_DATA_ADDR_TOP__DataAddrTop__SHIFT 0x0 |
|---|
| 113021 | #define CAM_TARGET_DATA_ADDR_TOP__DataAddrTop_MASK 0xFFFFFFFFL |
|---|
| 113022 | //CAM_TARGET_DATA |
|---|
| 113023 | #define CAM_TARGET_DATA__Data__SHIFT 0x0 |
|---|
| 113024 | #define CAM_TARGET_DATA__Data_MASK 0xFFFFFFFFL |
|---|
| 113025 | //CAM_TARGET_DATA_MASK |
|---|
| 113026 | #define CAM_TARGET_DATA_MASK__DataMask__SHIFT 0x0 |
|---|
| 113027 | #define CAM_TARGET_DATA_MASK__DataMask_MASK 0xFFFFFFFFL |
|---|
| 113028 | //P_DMA_DROPPED_LOG_LOWER |
|---|
| 113029 | #define P_DMA_DROPPED_LOG_LOWER__P_DMA_DROPPED_LOG_LOWER__SHIFT 0x0 |
|---|
| 113030 | #define P_DMA_DROPPED_LOG_LOWER__P_DMA_DROPPED_LOG_LOWER_MASK 0xFFFFFFFFL |
|---|
| 113031 | //P_DMA_DROPPED_LOG_UPPER |
|---|
| 113032 | #define P_DMA_DROPPED_LOG_UPPER__P_DMA_DROPPED_LOG_UPPER__SHIFT 0x0 |
|---|
| 113033 | #define P_DMA_DROPPED_LOG_UPPER__P_DMA_DROPPED_LOG_UPPER_MASK 0xFFFFFFFFL |
|---|
| 113034 | //NP_DMA_DROPPED_LOG_LOWER |
|---|
| 113035 | #define NP_DMA_DROPPED_LOG_LOWER__NP_DMA_DROPPED_LOG_LOWER__SHIFT 0x0 |
|---|
| 113036 | #define NP_DMA_DROPPED_LOG_LOWER__NP_DMA_DROPPED_LOG_LOWER_MASK 0xFFFFFFFFL |
|---|
| 113037 | //NP_DMA_DROPPED_LOG_UPPER |
|---|
| 113038 | #define NP_DMA_DROPPED_LOG_UPPER__NP_DMA_DROPPED_LOG_UPPER__SHIFT 0x0 |
|---|
| 113039 | #define NP_DMA_DROPPED_LOG_UPPER__NP_DMA_DROPPED_LOG_UPPER_MASK 0xFFFFFFFFL |
|---|
| 113040 | //PCIE_VDM_NODE0_CTRL4 |
|---|
| 113041 | #define PCIE_VDM_NODE0_CTRL4__BUS_RANGE_BASE__SHIFT 0x0 |
|---|
| 113042 | #define PCIE_VDM_NODE0_CTRL4__BUS_RANGE_LIMIT__SHIFT 0x8 |
|---|
| 113043 | #define PCIE_VDM_NODE0_CTRL4__NODE0_PRESENT__SHIFT 0x1f |
|---|
| 113044 | #define PCIE_VDM_NODE0_CTRL4__BUS_RANGE_BASE_MASK 0x000000FFL |
|---|
| 113045 | #define PCIE_VDM_NODE0_CTRL4__BUS_RANGE_LIMIT_MASK 0x0000FF00L |
|---|
| 113046 | #define PCIE_VDM_NODE0_CTRL4__NODE0_PRESENT_MASK 0x80000000L |
|---|
| 113047 | //PCIE_VDM_CNTL2 |
|---|
| 113048 | #define PCIE_VDM_CNTL2__VdmP2pMode__SHIFT 0x0 |
|---|
| 113049 | #define PCIE_VDM_CNTL2__MCTPT2SMUEn__SHIFT 0x4 |
|---|
| 113050 | #define PCIE_VDM_CNTL2__AMDVDM2SMUEn__SHIFT 0x5 |
|---|
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| 113303 | #define FASTREGCNTL_BASE_ADDR_LO__FASTREGCNTL_MMIO_LOCK_MASK 0x00000002L |
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| 113304 | #define FASTREGCNTL_BASE_ADDR_LO__FASTREGCNTL_BASE_ADDR_LO_MASK 0xFFFFF000L |
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| 113305 | //FASTREGCNTL_BASE_ADDR_HI |
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|---|
| 113324 | #define TRAP_STATUS__TrapNumber_MASK 0x00000F00L |
|---|
| 113325 | //TRAP_REQUEST0 |
|---|
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| 113327 | #define TRAP_REQUEST0__TrapReqAddrLo_MASK 0xFFFFFFFCL |
|---|
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|---|
| 113329 | #define TRAP_REQUEST1__TrapReqAddrHi__SHIFT 0x0 |
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| 113330 | #define TRAP_REQUEST1__TrapReqAddrHi_MASK 0xFFFFFFFFL |
|---|
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|---|
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| 113335 | #define TRAP_REQUEST2__TrapReqCmd_MASK 0x0000003FL |
|---|
| 113336 | #define TRAP_REQUEST2__TrapAttr_MASK 0x0000FF00L |
|---|
| 113337 | #define TRAP_REQUEST2__TrapReqLen_MASK 0x003F0000L |
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| 113347 | #define TRAP_REQUEST3__TrapReqBlockLevel_MASK 0x00000030L |
|---|
| 113348 | #define TRAP_REQUEST3__TrapReqChain_MASK 0x00000040L |
|---|
| 113349 | #define TRAP_REQUEST3__TrapReqIO_MASK 0x00000080L |
|---|
| 113350 | #define TRAP_REQUEST3__TrapReqPassPW_MASK 0x00000100L |
|---|
| 113351 | #define TRAP_REQUEST3__TrapReqRspPassPW_MASK 0x00000200L |
|---|
| 113352 | #define TRAP_REQUEST3__TrapReqUnitID_MASK 0x003F0000L |
|---|
| 113353 | //TRAP_REQUEST4 |
|---|
| 113354 | #define TRAP_REQUEST4__TrapReqSecLevel__SHIFT 0x0 |
|---|
| 113355 | #define TRAP_REQUEST4__TrapReqSecLevel_MASK 0x0000000FL |
|---|
| 113356 | //TRAP_REQUEST5 |
|---|
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| 113360 | #define TRAP_REQUEST5__TrapReqDataVC_MASK 0x00000007L |
|---|
| 113361 | #define TRAP_REQUEST5__TrapReqDataErr_MASK 0x00000010L |
|---|
| 113362 | #define TRAP_REQUEST5__TrapReqDataParity_MASK 0x0000FF00L |
|---|
| 113363 | //TRAP_REQUEST_DATASTRB0 |
|---|
| 113364 | #define TRAP_REQUEST_DATASTRB0__TrapReqDataBytEn0__SHIFT 0x0 |
|---|
| 113365 | #define TRAP_REQUEST_DATASTRB0__TrapReqDataBytEn0_MASK 0xFFFFFFFFL |
|---|
| 113366 | //TRAP_REQUEST_DATASTRB1 |
|---|
| 113367 | #define TRAP_REQUEST_DATASTRB1__TrapReqDataBytEn1__SHIFT 0x0 |
|---|
| 113368 | #define TRAP_REQUEST_DATASTRB1__TrapReqDataBytEn1_MASK 0xFFFFFFFFL |
|---|
| 113369 | //TRAP_REQUEST_DATA0 |
|---|
| 113370 | #define TRAP_REQUEST_DATA0__TrapReqData0__SHIFT 0x0 |
|---|
| 113371 | #define TRAP_REQUEST_DATA0__TrapReqData0_MASK 0xFFFFFFFFL |
|---|
| 113372 | //TRAP_REQUEST_DATA1 |
|---|
| 113373 | #define TRAP_REQUEST_DATA1__TrapReqData1__SHIFT 0x0 |
|---|
| 113374 | #define TRAP_REQUEST_DATA1__TrapReqData1_MASK 0xFFFFFFFFL |
|---|
| 113375 | //TRAP_REQUEST_DATA2 |
|---|
| 113376 | #define TRAP_REQUEST_DATA2__TrapReqData2__SHIFT 0x0 |
|---|
| 113377 | #define TRAP_REQUEST_DATA2__TrapReqData2_MASK 0xFFFFFFFFL |
|---|
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|---|
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|---|
| 113380 | #define TRAP_REQUEST_DATA3__TrapReqData3_MASK 0xFFFFFFFFL |
|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
| 113389 | #define TRAP_REQUEST_DATA6__TrapReqData6_MASK 0xFFFFFFFFL |
|---|
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|---|
| 113391 | #define TRAP_REQUEST_DATA7__TrapReqData7__SHIFT 0x0 |
|---|
| 113392 | #define TRAP_REQUEST_DATA7__TrapReqData7_MASK 0xFFFFFFFFL |
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|---|
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|---|
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|---|
| 113397 | #define TRAP_REQUEST_DATA9__TrapReqData9__SHIFT 0x0 |
|---|
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|---|
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|---|
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|---|
| 113401 | #define TRAP_REQUEST_DATA10__TrapReqData10_MASK 0xFFFFFFFFL |
|---|
| 113402 | //TRAP_REQUEST_DATA11 |
|---|
| 113403 | #define TRAP_REQUEST_DATA11__TrapReqData11__SHIFT 0x0 |
|---|
| 113404 | #define TRAP_REQUEST_DATA11__TrapReqData11_MASK 0xFFFFFFFFL |
|---|
| 113405 | //TRAP_REQUEST_DATA12 |
|---|
| 113406 | #define TRAP_REQUEST_DATA12__TrapReqData12__SHIFT 0x0 |
|---|
| 113407 | #define TRAP_REQUEST_DATA12__TrapReqData12_MASK 0xFFFFFFFFL |
|---|
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|---|
| 113409 | #define TRAP_REQUEST_DATA13__TrapReqData13__SHIFT 0x0 |
|---|
| 113410 | #define TRAP_REQUEST_DATA13__TrapReqData13_MASK 0xFFFFFFFFL |
|---|
| 113411 | //TRAP_REQUEST_DATA14 |
|---|
| 113412 | #define TRAP_REQUEST_DATA14__TrapReqData14__SHIFT 0x0 |
|---|
| 113413 | #define TRAP_REQUEST_DATA14__TrapReqData14_MASK 0xFFFFFFFFL |
|---|
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|---|
| 113415 | #define TRAP_REQUEST_DATA15__TrapReqData15__SHIFT 0x0 |
|---|
| 113416 | #define TRAP_REQUEST_DATA15__TrapReqData15_MASK 0xFFFFFFFFL |
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|---|
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|---|
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|---|
| 113420 | #define TRAP_RESPONSE_CONTROL__TrapRspTrigger_MASK 0x00000001L |
|---|
| 113421 | #define TRAP_RESPONSE_CONTROL__TrapRspReqPassthru_MASK 0x00000002L |
|---|
| 113422 | //TRAP_RESPONSE0 |
|---|
| 113423 | #define TRAP_RESPONSE0__TrapRspPassPW__SHIFT 0x0 |
|---|
| 113424 | #define TRAP_RESPONSE0__TrapRspStatus__SHIFT 0x4 |
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| 113425 | #define TRAP_RESPONSE0__TrapRspDataStatus__SHIFT 0x10 |
|---|
| 113426 | #define TRAP_RESPONSE0__TrapRspPassPW_MASK 0x00000001L |
|---|
| 113427 | #define TRAP_RESPONSE0__TrapRspStatus_MASK 0x000000F0L |
|---|
| 113428 | #define TRAP_RESPONSE0__TrapRspDataStatus_MASK 0x00FF0000L |
|---|
| 113429 | //TRAP_RESPONSE_DATA0 |
|---|
| 113430 | #define TRAP_RESPONSE_DATA0__TrapRdRspData0__SHIFT 0x0 |
|---|
| 113431 | #define TRAP_RESPONSE_DATA0__TrapRdRspData0_MASK 0xFFFFFFFFL |
|---|
| 113432 | //TRAP_RESPONSE_DATA1 |
|---|
| 113433 | #define TRAP_RESPONSE_DATA1__TrapRdRspData1__SHIFT 0x0 |
|---|
| 113434 | #define TRAP_RESPONSE_DATA1__TrapRdRspData1_MASK 0xFFFFFFFFL |
|---|
| 113435 | //TRAP_RESPONSE_DATA2 |
|---|
| 113436 | #define TRAP_RESPONSE_DATA2__TrapRdRspData2__SHIFT 0x0 |
|---|
| 113437 | #define TRAP_RESPONSE_DATA2__TrapRdRspData2_MASK 0xFFFFFFFFL |
|---|
| 113438 | //TRAP_RESPONSE_DATA3 |
|---|
| 113439 | #define TRAP_RESPONSE_DATA3__TrapRdRspData3__SHIFT 0x0 |
|---|
| 113440 | #define TRAP_RESPONSE_DATA3__TrapRdRspData3_MASK 0xFFFFFFFFL |
|---|
| 113441 | //TRAP_RESPONSE_DATA4 |
|---|
| 113442 | #define TRAP_RESPONSE_DATA4__TrapRdRspData4__SHIFT 0x0 |
|---|
| 113443 | #define TRAP_RESPONSE_DATA4__TrapRdRspData4_MASK 0xFFFFFFFFL |
|---|
| 113444 | //TRAP_RESPONSE_DATA5 |
|---|
| 113445 | #define TRAP_RESPONSE_DATA5__TrapRdRspData5__SHIFT 0x0 |
|---|
| 113446 | #define TRAP_RESPONSE_DATA5__TrapRdRspData5_MASK 0xFFFFFFFFL |
|---|
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|---|
| 113448 | #define TRAP_RESPONSE_DATA6__TrapRdRspData6__SHIFT 0x0 |
|---|
| 113449 | #define TRAP_RESPONSE_DATA6__TrapRdRspData6_MASK 0xFFFFFFFFL |
|---|
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| 113451 | #define TRAP_RESPONSE_DATA7__TrapRdRspData7__SHIFT 0x0 |
|---|
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|---|
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|---|
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| 113934 | #define TRAP15_ADDRESS_HI_MASK__Trap15AddrHiMask__SHIFT 0x0 |
|---|
| 113935 | #define TRAP15_ADDRESS_HI_MASK__Trap15AddrHiMask_MASK 0xFFFFFFFFL |
|---|
| 113936 | //TRAP15_COMMAND_MASK |
|---|
| 113937 | #define TRAP15_COMMAND_MASK__Trap15Cmd0Mask__SHIFT 0x0 |
|---|
| 113938 | #define TRAP15_COMMAND_MASK__Trap15Cmd1Mask__SHIFT 0x8 |
|---|
| 113939 | #define TRAP15_COMMAND_MASK__Trap15Cmd0Mask_MASK 0x0000003FL |
|---|
| 113940 | #define TRAP15_COMMAND_MASK__Trap15Cmd1Mask_MASK 0x00003F00L |
|---|
| 113941 | //SB_COMMAND |
|---|
| 113942 | #define SB_COMMAND__IO_ACCESS_EN__SHIFT 0x0 |
|---|
| 113943 | #define SB_COMMAND__MEM_ACCESS_EN__SHIFT 0x1 |
|---|
| 113944 | #define SB_COMMAND__BUS_MASTER_EN__SHIFT 0x2 |
|---|
| 113945 | #define SB_COMMAND__IO_ACCESS_EN_MASK 0x0001L |
|---|
| 113946 | #define SB_COMMAND__MEM_ACCESS_EN_MASK 0x0002L |
|---|
| 113947 | #define SB_COMMAND__BUS_MASTER_EN_MASK 0x0004L |
|---|
| 113948 | //SB_SUB_BUS_NUMBER_LATENCY |
|---|
| 113949 | #define SB_SUB_BUS_NUMBER_LATENCY__SECONDARY_BUS__SHIFT 0x8 |
|---|
| 113950 | #define SB_SUB_BUS_NUMBER_LATENCY__SUB_BUS_NUM__SHIFT 0x10 |
|---|
| 113951 | #define SB_SUB_BUS_NUMBER_LATENCY__SECONDARY_BUS_MASK 0x0000FF00L |
|---|
| 113952 | #define SB_SUB_BUS_NUMBER_LATENCY__SUB_BUS_NUM_MASK 0x00FF0000L |
|---|
| 113953 | //SB_IO_BASE_LIMIT |
|---|
| 113954 | #define SB_IO_BASE_LIMIT__IO_BASE__SHIFT 0x4 |
|---|
| 113955 | #define SB_IO_BASE_LIMIT__IO_LIMIT__SHIFT 0xc |
|---|
| 113956 | #define SB_IO_BASE_LIMIT__IO_BASE_MASK 0x00F0L |
|---|
| 113957 | #define SB_IO_BASE_LIMIT__IO_LIMIT_MASK 0xF000L |
|---|
| 113958 | //SB_MEM_BASE_LIMIT |
|---|
| 113959 | #define SB_MEM_BASE_LIMIT__MEM_BASE_31_20__SHIFT 0x4 |
|---|
| 113960 | #define SB_MEM_BASE_LIMIT__MEM_LIMIT_31_20__SHIFT 0x14 |
|---|
| 113961 | #define SB_MEM_BASE_LIMIT__MEM_BASE_31_20_MASK 0x0000FFF0L |
|---|
| 113962 | #define SB_MEM_BASE_LIMIT__MEM_LIMIT_31_20_MASK 0xFFF00000L |
|---|
| 113963 | //SB_PREF_BASE_LIMIT |
|---|
| 113964 | #define SB_PREF_BASE_LIMIT__PREF_MEM_BASE_31_20__SHIFT 0x4 |
|---|
| 113965 | #define SB_PREF_BASE_LIMIT__PREF_MEM_LIMIT_31_20__SHIFT 0x14 |
|---|
| 113966 | #define SB_PREF_BASE_LIMIT__PREF_MEM_BASE_31_20_MASK 0x0000FFF0L |
|---|
| 113967 | #define SB_PREF_BASE_LIMIT__PREF_MEM_LIMIT_31_20_MASK 0xFFF00000L |
|---|
| 113968 | //SB_PREF_BASE_UPPER |
|---|
| 113969 | #define SB_PREF_BASE_UPPER__PREF_BASE_UPPER__SHIFT 0x0 |
|---|
| 113970 | #define SB_PREF_BASE_UPPER__PREF_BASE_UPPER_MASK 0xFFFFFFFFL |
|---|
| 113971 | //SB_PREF_LIMIT_UPPER |
|---|
| 113972 | #define SB_PREF_LIMIT_UPPER__PREF_LIMIT_UPPER__SHIFT 0x0 |
|---|
| 113973 | #define SB_PREF_LIMIT_UPPER__PREF_LIMIT_UPPER_MASK 0xFFFFFFFFL |
|---|
| 113974 | //SB_IO_BASE_LIMIT_HI |
|---|
| 113975 | #define SB_IO_BASE_LIMIT_HI__IO_BASE_31_16__SHIFT 0x0 |
|---|
| 113976 | #define SB_IO_BASE_LIMIT_HI__IO_LIMIT_31_16__SHIFT 0x10 |
|---|
| 113977 | #define SB_IO_BASE_LIMIT_HI__IO_BASE_31_16_MASK 0x0000FFFFL |
|---|
| 113978 | #define SB_IO_BASE_LIMIT_HI__IO_LIMIT_31_16_MASK 0xFFFF0000L |
|---|
| 113979 | //SB_IRQ_BRIDGE_CNTL |
|---|
| 113980 | #define SB_IRQ_BRIDGE_CNTL__ISA_EN__SHIFT 0x2 |
|---|
| 113981 | #define SB_IRQ_BRIDGE_CNTL__VGA_EN__SHIFT 0x3 |
|---|
| 113982 | #define SB_IRQ_BRIDGE_CNTL__VGA_DEC__SHIFT 0x4 |
|---|
| 113983 | #define SB_IRQ_BRIDGE_CNTL__ISA_EN_MASK 0x0004L |
|---|
| 113984 | #define SB_IRQ_BRIDGE_CNTL__VGA_EN_MASK 0x0008L |
|---|
| 113985 | #define SB_IRQ_BRIDGE_CNTL__VGA_DEC_MASK 0x0010L |
|---|
| 113986 | //SB_EXT_BRIDGE_CNTL |
|---|
| 113987 | #define SB_EXT_BRIDGE_CNTL__IO_PORT_80_EN__SHIFT 0x0 |
|---|
| 113988 | #define SB_EXT_BRIDGE_CNTL__IO_PORT_80_EN_MASK 0x01L |
|---|
| 113989 | //SB_PMI_STATUS_CNTL |
|---|
| 113990 | #define SB_PMI_STATUS_CNTL__POWER_STATE__SHIFT 0x0 |
|---|
| 113991 | #define SB_PMI_STATUS_CNTL__POWER_STATE_MASK 0x03L |
|---|
| 113992 | //SB_SLOT_CAP |
|---|
| 113993 | #define SB_SLOT_CAP__SLOT_PWR_LIMIT_VALUE__SHIFT 0x7 |
|---|
| 113994 | #define SB_SLOT_CAP__SLOT_PWR_LIMIT_SCALE__SHIFT 0xf |
|---|
| 113995 | #define SB_SLOT_CAP__SLOT_PWR_LIMIT_VALUE_MASK 0x00007F80L |
|---|
| 113996 | #define SB_SLOT_CAP__SLOT_PWR_LIMIT_SCALE_MASK 0x00018000L |
|---|
| 113997 | //SB_ROOT_CNTL |
|---|
| 113998 | #define SB_ROOT_CNTL__CRS_SOFTWARE_VISIBILITY_EN__SHIFT 0x4 |
|---|
| 113999 | #define SB_ROOT_CNTL__CRS_SOFTWARE_VISIBILITY_EN_MASK 0x0010L |
|---|
| 114000 | //SB_DEVICE_CNTL2 |
|---|
| 114001 | #define SB_DEVICE_CNTL2__ARI_FORWARDING_EN__SHIFT 0x5 |
|---|
| 114002 | #define SB_DEVICE_CNTL2__ARI_FORWARDING_EN_MASK 0x0020L |
|---|
| 114003 | //MCA_SMN_INT_REQ_ADDR |
|---|
| 114004 | #define MCA_SMN_INT_REQ_ADDR__SMN_INT_REQ_ADDR__SHIFT 0x0 |
|---|
| 114005 | #define MCA_SMN_INT_REQ_ADDR__SMN_INT_REQ_ADDR_MASK 0x000FFFFFL |
|---|
| 114006 | //MCA_SMN_INT_MCM_ADDR |
|---|
| 114007 | #define MCA_SMN_INT_MCM_ADDR__SMN_INT_MCM_ADDR__SHIFT 0x0 |
|---|
| 114008 | #define MCA_SMN_INT_MCM_ADDR__SMN_INT_MCM_ADDR_MASK 0x0000000FL |
|---|
| 114009 | //MCA_SMN_INT_APERTUREID |
|---|
| 114010 | #define MCA_SMN_INT_APERTUREID__SMN_INT_APERTUREID__SHIFT 0x0 |
|---|
| 114011 | #define MCA_SMN_INT_APERTUREID__SMN_INT_APERTUREID_MASK 0x00000FFFL |
|---|
| 114012 | //MCA_SMN_INT_CONTROL |
|---|
| 114013 | #define MCA_SMN_INT_CONTROL__MCACrossTrigger__SHIFT 0x0 |
|---|
| 114014 | #define MCA_SMN_INT_CONTROL__MCACrossTrigger_MASK 0x0000000FL |
|---|
| 114015 | |
|---|
| 114016 | |
|---|
| 114017 | // addressBlock: nbio_iohub_nb_rascfg_ras_cfgdec |
|---|
| 114018 | //PARITY_CONTROL_0 |
|---|
| 114019 | #define PARITY_CONTROL_0__ParityCorrThreshold__SHIFT 0x0 |
|---|
| 114020 | #define PARITY_CONTROL_0__ParityUCPThreshold__SHIFT 0x10 |
|---|
| 114021 | #define PARITY_CONTROL_0__ParityCorrThreshold_MASK 0x0000FFFFL |
|---|
| 114022 | #define PARITY_CONTROL_0__ParityUCPThreshold_MASK 0xFFFF0000L |
|---|
| 114023 | //PARITY_CONTROL_1 |
|---|
| 114024 | #define PARITY_CONTROL_1__ParityErrGenGroupSel__SHIFT 0x0 |
|---|
| 114025 | #define PARITY_CONTROL_1__ParityErrGenGroupTypeSel__SHIFT 0x8 |
|---|
| 114026 | #define PARITY_CONTROL_1__ParityErrGenIdSel__SHIFT 0xb |
|---|
| 114027 | #define PARITY_CONTROL_1__ParityErrGenCmd__SHIFT 0x10 |
|---|
| 114028 | #define PARITY_CONTROL_1__ParityErrGenTrigger__SHIFT 0x1e |
|---|
| 114029 | #define PARITY_CONTROL_1__ParityErrGenInjectAllow__SHIFT 0x1f |
|---|
| 114030 | #define PARITY_CONTROL_1__ParityErrGenGroupSel_MASK 0x000000FFL |
|---|
| 114031 | #define PARITY_CONTROL_1__ParityErrGenGroupTypeSel_MASK 0x00000100L |
|---|
| 114032 | #define PARITY_CONTROL_1__ParityErrGenIdSel_MASK 0x0000F800L |
|---|
| 114033 | #define PARITY_CONTROL_1__ParityErrGenCmd_MASK 0x000F0000L |
|---|
| 114034 | #define PARITY_CONTROL_1__ParityErrGenTrigger_MASK 0x40000000L |
|---|
| 114035 | #define PARITY_CONTROL_1__ParityErrGenInjectAllow_MASK 0x80000000L |
|---|
| 114036 | //PARITY_SEVERITY_CONTROL_UNCORR_0 |
|---|
| 114037 | #define PARITY_SEVERITY_CONTROL_UNCORR_0__ParityErrSevUnCorrGrp0__SHIFT 0x0 |
|---|
| 114038 | #define PARITY_SEVERITY_CONTROL_UNCORR_0__ParityErrSevUnCorrGrp1__SHIFT 0x2 |
|---|
| 114039 | #define PARITY_SEVERITY_CONTROL_UNCORR_0__ParityErrSevUnCorrGrp2__SHIFT 0x4 |
|---|
| 114040 | #define PARITY_SEVERITY_CONTROL_UNCORR_0__ParityErrSevUnCorrGrp3__SHIFT 0x6 |
|---|
| 114041 | #define PARITY_SEVERITY_CONTROL_UNCORR_0__ParityErrSevUnCorrGrp4__SHIFT 0x8 |
|---|
| 114042 | #define PARITY_SEVERITY_CONTROL_UNCORR_0__ParityErrSevUnCorrGrp5__SHIFT 0xa |
|---|
| 114043 | #define PARITY_SEVERITY_CONTROL_UNCORR_0__ParityErrSevUnCorrGrp6__SHIFT 0xc |
|---|
| 114044 | #define PARITY_SEVERITY_CONTROL_UNCORR_0__ParityErrSevUnCorrGrp7__SHIFT 0xe |
|---|
| 114045 | #define PARITY_SEVERITY_CONTROL_UNCORR_0__ParityErrSevUnCorrGrp8__SHIFT 0x10 |
|---|
| 114046 | #define PARITY_SEVERITY_CONTROL_UNCORR_0__ParityErrSevUnCorrGrp9__SHIFT 0x12 |
|---|
| 114047 | #define PARITY_SEVERITY_CONTROL_UNCORR_0__ParityErrSevUnCorrGrp0_MASK 0x00000003L |
|---|
| 114048 | #define PARITY_SEVERITY_CONTROL_UNCORR_0__ParityErrSevUnCorrGrp1_MASK 0x0000000CL |
|---|
| 114049 | #define PARITY_SEVERITY_CONTROL_UNCORR_0__ParityErrSevUnCorrGrp2_MASK 0x00000030L |
|---|
| 114050 | #define PARITY_SEVERITY_CONTROL_UNCORR_0__ParityErrSevUnCorrGrp3_MASK 0x000000C0L |
|---|
| 114051 | #define PARITY_SEVERITY_CONTROL_UNCORR_0__ParityErrSevUnCorrGrp4_MASK 0x00000300L |
|---|
| 114052 | #define PARITY_SEVERITY_CONTROL_UNCORR_0__ParityErrSevUnCorrGrp5_MASK 0x00000C00L |
|---|
| 114053 | #define PARITY_SEVERITY_CONTROL_UNCORR_0__ParityErrSevUnCorrGrp6_MASK 0x00003000L |
|---|
| 114054 | #define PARITY_SEVERITY_CONTROL_UNCORR_0__ParityErrSevUnCorrGrp7_MASK 0x0000C000L |
|---|
| 114055 | #define PARITY_SEVERITY_CONTROL_UNCORR_0__ParityErrSevUnCorrGrp8_MASK 0x00030000L |
|---|
| 114056 | #define PARITY_SEVERITY_CONTROL_UNCORR_0__ParityErrSevUnCorrGrp9_MASK 0x000C0000L |
|---|
| 114057 | //PARITY_SEVERITY_CONTROL_CORR_0 |
|---|
| 114058 | #define PARITY_SEVERITY_CONTROL_CORR_0__ParityErrSevCorrGrp0__SHIFT 0x0 |
|---|
| 114059 | #define PARITY_SEVERITY_CONTROL_CORR_0__ParityErrSevCorrGrp1__SHIFT 0x2 |
|---|
| 114060 | #define PARITY_SEVERITY_CONTROL_CORR_0__ParityErrSevCorrGrp2__SHIFT 0x4 |
|---|
| 114061 | #define PARITY_SEVERITY_CONTROL_CORR_0__ParityErrSevCorrGrp3__SHIFT 0x6 |
|---|
| 114062 | #define PARITY_SEVERITY_CONTROL_CORR_0__ParityErrSevCorrGrp4__SHIFT 0x8 |
|---|
| 114063 | #define PARITY_SEVERITY_CONTROL_CORR_0__ParityErrSevCorrGrp5__SHIFT 0xa |
|---|
| 114064 | #define PARITY_SEVERITY_CONTROL_CORR_0__ParityErrSevCorrGrp6__SHIFT 0xc |
|---|
| 114065 | #define PARITY_SEVERITY_CONTROL_CORR_0__ParityErrSevCorrGrp7__SHIFT 0xe |
|---|
| 114066 | #define PARITY_SEVERITY_CONTROL_CORR_0__ParityErrSevCorrGrp8__SHIFT 0x10 |
|---|
| 114067 | #define PARITY_SEVERITY_CONTROL_CORR_0__ParityErrSevCorrGrp9__SHIFT 0x12 |
|---|
| 114068 | #define PARITY_SEVERITY_CONTROL_CORR_0__ParityErrSevCorrGrp0_MASK 0x00000003L |
|---|
| 114069 | #define PARITY_SEVERITY_CONTROL_CORR_0__ParityErrSevCorrGrp1_MASK 0x0000000CL |
|---|
| 114070 | #define PARITY_SEVERITY_CONTROL_CORR_0__ParityErrSevCorrGrp2_MASK 0x00000030L |
|---|
| 114071 | #define PARITY_SEVERITY_CONTROL_CORR_0__ParityErrSevCorrGrp3_MASK 0x000000C0L |
|---|
| 114072 | #define PARITY_SEVERITY_CONTROL_CORR_0__ParityErrSevCorrGrp4_MASK 0x00000300L |
|---|
| 114073 | #define PARITY_SEVERITY_CONTROL_CORR_0__ParityErrSevCorrGrp5_MASK 0x00000C00L |
|---|
| 114074 | #define PARITY_SEVERITY_CONTROL_CORR_0__ParityErrSevCorrGrp6_MASK 0x00003000L |
|---|
| 114075 | #define PARITY_SEVERITY_CONTROL_CORR_0__ParityErrSevCorrGrp7_MASK 0x0000C000L |
|---|
| 114076 | #define PARITY_SEVERITY_CONTROL_CORR_0__ParityErrSevCorrGrp8_MASK 0x00030000L |
|---|
| 114077 | #define PARITY_SEVERITY_CONTROL_CORR_0__ParityErrSevCorrGrp9_MASK 0x000C0000L |
|---|
| 114078 | //PARITY_SEVERITY_CONTROL_UCP_0 |
|---|
| 114079 | #define PARITY_SEVERITY_CONTROL_UCP_0__ParityErrSevUCPGrp0__SHIFT 0x0 |
|---|
| 114080 | #define PARITY_SEVERITY_CONTROL_UCP_0__ParityErrSevUCPGrp1__SHIFT 0x2 |
|---|
| 114081 | #define PARITY_SEVERITY_CONTROL_UCP_0__ParityErrSevUCPGrp2__SHIFT 0x4 |
|---|
| 114082 | #define PARITY_SEVERITY_CONTROL_UCP_0__ParityErrSevUCPGrp3__SHIFT 0x6 |
|---|
| 114083 | #define PARITY_SEVERITY_CONTROL_UCP_0__ParityErrSevUCPGrp4__SHIFT 0x8 |
|---|
| 114084 | #define PARITY_SEVERITY_CONTROL_UCP_0__ParityErrSevUCPGrp5__SHIFT 0xa |
|---|
| 114085 | #define PARITY_SEVERITY_CONTROL_UCP_0__ParityErrSevUCPGrp6__SHIFT 0xc |
|---|
| 114086 | #define PARITY_SEVERITY_CONTROL_UCP_0__ParityErrSevUCPGrp7__SHIFT 0xe |
|---|
| 114087 | #define PARITY_SEVERITY_CONTROL_UCP_0__ParityErrSevUCPGrp8__SHIFT 0x10 |
|---|
| 114088 | #define PARITY_SEVERITY_CONTROL_UCP_0__ParityErrSevUCPGrp9__SHIFT 0x12 |
|---|
| 114089 | #define PARITY_SEVERITY_CONTROL_UCP_0__ParityErrSevUCPGrp0_MASK 0x00000003L |
|---|
| 114090 | #define PARITY_SEVERITY_CONTROL_UCP_0__ParityErrSevUCPGrp1_MASK 0x0000000CL |
|---|
| 114091 | #define PARITY_SEVERITY_CONTROL_UCP_0__ParityErrSevUCPGrp2_MASK 0x00000030L |
|---|
| 114092 | #define PARITY_SEVERITY_CONTROL_UCP_0__ParityErrSevUCPGrp3_MASK 0x000000C0L |
|---|
| 114093 | #define PARITY_SEVERITY_CONTROL_UCP_0__ParityErrSevUCPGrp4_MASK 0x00000300L |
|---|
| 114094 | #define PARITY_SEVERITY_CONTROL_UCP_0__ParityErrSevUCPGrp5_MASK 0x00000C00L |
|---|
| 114095 | #define PARITY_SEVERITY_CONTROL_UCP_0__ParityErrSevUCPGrp6_MASK 0x00003000L |
|---|
| 114096 | #define PARITY_SEVERITY_CONTROL_UCP_0__ParityErrSevUCPGrp7_MASK 0x0000C000L |
|---|
| 114097 | #define PARITY_SEVERITY_CONTROL_UCP_0__ParityErrSevUCPGrp8_MASK 0x00030000L |
|---|
| 114098 | #define PARITY_SEVERITY_CONTROL_UCP_0__ParityErrSevUCPGrp9_MASK 0x000C0000L |
|---|
| 114099 | //RAS_GLOBAL_STATUS_LO |
|---|
| 114100 | #define RAS_GLOBAL_STATUS_LO__ParityErrCorr__SHIFT 0x0 |
|---|
| 114101 | #define RAS_GLOBAL_STATUS_LO__ParityErrNonFatal__SHIFT 0x1 |
|---|
| 114102 | #define RAS_GLOBAL_STATUS_LO__ParityErrFatal__SHIFT 0x2 |
|---|
| 114103 | #define RAS_GLOBAL_STATUS_LO__ParityErrSerr__SHIFT 0x3 |
|---|
| 114104 | #define RAS_GLOBAL_STATUS_LO__HPLGWA_NMI__SHIFT 0x6 |
|---|
| 114105 | #define RAS_GLOBAL_STATUS_LO__HPLGWA_SCI__SHIFT 0x7 |
|---|
| 114106 | #define RAS_GLOBAL_STATUS_LO__HPLGWA_SMI__SHIFT 0x8 |
|---|
| 114107 | #define RAS_GLOBAL_STATUS_LO__SW_SMI__SHIFT 0x9 |
|---|
| 114108 | #define RAS_GLOBAL_STATUS_LO__SW_SCI__SHIFT 0xa |
|---|
| 114109 | #define RAS_GLOBAL_STATUS_LO__SW_NMI__SHIFT 0xb |
|---|
| 114110 | #define RAS_GLOBAL_STATUS_LO__APML_NMI__SHIFT 0xc |
|---|
| 114111 | #define RAS_GLOBAL_STATUS_LO__APML_SyncFld__SHIFT 0xd |
|---|
| 114112 | #define RAS_GLOBAL_STATUS_LO__PIN_SyncFld_NMI__SHIFT 0xe |
|---|
| 114113 | #define RAS_GLOBAL_STATUS_LO__APML_SyncFld_Private__SHIFT 0xf |
|---|
| 114114 | #define RAS_GLOBAL_STATUS_LO__ParityErrCorr_MASK 0x00000001L |
|---|
| 114115 | #define RAS_GLOBAL_STATUS_LO__ParityErrNonFatal_MASK 0x00000002L |
|---|
| 114116 | #define RAS_GLOBAL_STATUS_LO__ParityErrFatal_MASK 0x00000004L |
|---|
| 114117 | #define RAS_GLOBAL_STATUS_LO__ParityErrSerr_MASK 0x00000008L |
|---|
| 114118 | #define RAS_GLOBAL_STATUS_LO__HPLGWA_NMI_MASK 0x00000040L |
|---|
| 114119 | #define RAS_GLOBAL_STATUS_LO__HPLGWA_SCI_MASK 0x00000080L |
|---|
| 114120 | #define RAS_GLOBAL_STATUS_LO__HPLGWA_SMI_MASK 0x00000100L |
|---|
| 114121 | #define RAS_GLOBAL_STATUS_LO__SW_SMI_MASK 0x00000200L |
|---|
| 114122 | #define RAS_GLOBAL_STATUS_LO__SW_SCI_MASK 0x00000400L |
|---|
| 114123 | #define RAS_GLOBAL_STATUS_LO__SW_NMI_MASK 0x00000800L |
|---|
| 114124 | #define RAS_GLOBAL_STATUS_LO__APML_NMI_MASK 0x00001000L |
|---|
| 114125 | #define RAS_GLOBAL_STATUS_LO__APML_SyncFld_MASK 0x00002000L |
|---|
| 114126 | #define RAS_GLOBAL_STATUS_LO__PIN_SyncFld_NMI_MASK 0x00004000L |
|---|
| 114127 | #define RAS_GLOBAL_STATUS_LO__APML_SyncFld_Private_MASK 0x00008000L |
|---|
| 114128 | //RAS_GLOBAL_STATUS_HI |
|---|
| 114129 | #define RAS_GLOBAL_STATUS_HI__PCIE0PortAErr__SHIFT 0x0 |
|---|
| 114130 | #define RAS_GLOBAL_STATUS_HI__PCIE0PortBErr__SHIFT 0x1 |
|---|
| 114131 | #define RAS_GLOBAL_STATUS_HI__PCIE0PortCErr__SHIFT 0x2 |
|---|
| 114132 | #define RAS_GLOBAL_STATUS_HI__PCIE0PortDErr__SHIFT 0x3 |
|---|
| 114133 | #define RAS_GLOBAL_STATUS_HI__PCIE0PortEErr__SHIFT 0x4 |
|---|
| 114134 | #define RAS_GLOBAL_STATUS_HI__PCIE0PortFErr__SHIFT 0x5 |
|---|
| 114135 | #define RAS_GLOBAL_STATUS_HI__PCIE1PortAErr__SHIFT 0x6 |
|---|
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|---|
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| 115737 | #define PARITY_ERROR_STATUS_UCP_GRP7__ParityErrDetected_Id0_MASK 0x00000001L |
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| 115751 | #define PARITY_ERROR_STATUS_UCP_GRP7__ParityErrDetected_Id14_MASK 0x00004000L |
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| 115753 | #define PARITY_ERROR_STATUS_UCP_GRP7__ParityErrDetected_Id16_MASK 0x00010000L |
|---|
| 115754 | #define PARITY_ERROR_STATUS_UCP_GRP7__ParityErrDetected_Id17_MASK 0x00020000L |
|---|
| 115755 | #define PARITY_ERROR_STATUS_UCP_GRP7__ParityErrDetected_Id18_MASK 0x00040000L |
|---|
| 115756 | #define PARITY_ERROR_STATUS_UCP_GRP7__ParityErrDetected_Id19_MASK 0x00080000L |
|---|
| 115757 | #define PARITY_ERROR_STATUS_UCP_GRP7__ParityErrDetected_Id20_MASK 0x00100000L |
|---|
| 115758 | #define PARITY_ERROR_STATUS_UCP_GRP7__ParityErrDetected_Id21_MASK 0x00200000L |
|---|
| 115759 | #define PARITY_ERROR_STATUS_UCP_GRP7__ParityErrDetected_Id22_MASK 0x00400000L |
|---|
| 115760 | #define PARITY_ERROR_STATUS_UCP_GRP7__ParityErrDetected_Id23_MASK 0x00800000L |
|---|
| 115761 | #define PARITY_ERROR_STATUS_UCP_GRP7__ParityErrDetected_Id24_MASK 0x01000000L |
|---|
| 115762 | #define PARITY_ERROR_STATUS_UCP_GRP7__ParityErrDetected_Id25_MASK 0x02000000L |
|---|
| 115763 | #define PARITY_ERROR_STATUS_UCP_GRP7__ParityErrDetected_Id26_MASK 0x04000000L |
|---|
| 115764 | #define PARITY_ERROR_STATUS_UCP_GRP7__ParityErrDetected_Id27_MASK 0x08000000L |
|---|
| 115765 | #define PARITY_ERROR_STATUS_UCP_GRP7__ParityErrDetected_Id28_MASK 0x10000000L |
|---|
| 115766 | #define PARITY_ERROR_STATUS_UCP_GRP7__ParityErrDetected_Id29_MASK 0x20000000L |
|---|
| 115767 | #define PARITY_ERROR_STATUS_UCP_GRP7__ParityErrDetected_Id30_MASK 0x40000000L |
|---|
| 115768 | #define PARITY_ERROR_STATUS_UCP_GRP7__ParityErrDetected_Id31_MASK 0x80000000L |
|---|
| 115769 | //PARITY_COUNTER_UCP_GRP0 |
|---|
| 115770 | #define PARITY_COUNTER_UCP_GRP0__ThresholdCounter__SHIFT 0x0 |
|---|
| 115771 | #define PARITY_COUNTER_UCP_GRP0__ResetEn__SHIFT 0x1f |
|---|
| 115772 | #define PARITY_COUNTER_UCP_GRP0__ThresholdCounter_MASK 0x0000FFFFL |
|---|
| 115773 | #define PARITY_COUNTER_UCP_GRP0__ResetEn_MASK 0x80000000L |
|---|
| 115774 | //PARITY_COUNTER_UCP_GRP1 |
|---|
| 115775 | #define PARITY_COUNTER_UCP_GRP1__ThresholdCounter__SHIFT 0x0 |
|---|
| 115776 | #define PARITY_COUNTER_UCP_GRP1__ResetEn__SHIFT 0x1f |
|---|
| 115777 | #define PARITY_COUNTER_UCP_GRP1__ThresholdCounter_MASK 0x0000FFFFL |
|---|
| 115778 | #define PARITY_COUNTER_UCP_GRP1__ResetEn_MASK 0x80000000L |
|---|
| 115779 | //PARITY_COUNTER_UCP_GRP2 |
|---|
| 115780 | #define PARITY_COUNTER_UCP_GRP2__ThresholdCounter__SHIFT 0x0 |
|---|
| 115781 | #define PARITY_COUNTER_UCP_GRP2__ResetEn__SHIFT 0x1f |
|---|
| 115782 | #define PARITY_COUNTER_UCP_GRP2__ThresholdCounter_MASK 0x0000FFFFL |
|---|
| 115783 | #define PARITY_COUNTER_UCP_GRP2__ResetEn_MASK 0x80000000L |
|---|
| 115784 | //PARITY_COUNTER_UCP_GRP3 |
|---|
| 115785 | #define PARITY_COUNTER_UCP_GRP3__ThresholdCounter__SHIFT 0x0 |
|---|
| 115786 | #define PARITY_COUNTER_UCP_GRP3__ResetEn__SHIFT 0x1f |
|---|
| 115787 | #define PARITY_COUNTER_UCP_GRP3__ThresholdCounter_MASK 0x0000FFFFL |
|---|
| 115788 | #define PARITY_COUNTER_UCP_GRP3__ResetEn_MASK 0x80000000L |
|---|
| 115789 | //PARITY_COUNTER_UCP_GRP4 |
|---|
| 115790 | #define PARITY_COUNTER_UCP_GRP4__ThresholdCounter__SHIFT 0x0 |
|---|
| 115791 | #define PARITY_COUNTER_UCP_GRP4__ResetEn__SHIFT 0x1f |
|---|
| 115792 | #define PARITY_COUNTER_UCP_GRP4__ThresholdCounter_MASK 0x0000FFFFL |
|---|
| 115793 | #define PARITY_COUNTER_UCP_GRP4__ResetEn_MASK 0x80000000L |
|---|
| 115794 | //PARITY_COUNTER_UCP_GRP5 |
|---|
| 115795 | #define PARITY_COUNTER_UCP_GRP5__ThresholdCounter__SHIFT 0x0 |
|---|
| 115796 | #define PARITY_COUNTER_UCP_GRP5__ResetEn__SHIFT 0x1f |
|---|
| 115797 | #define PARITY_COUNTER_UCP_GRP5__ThresholdCounter_MASK 0x0000FFFFL |
|---|
| 115798 | #define PARITY_COUNTER_UCP_GRP5__ResetEn_MASK 0x80000000L |
|---|
| 115799 | //PARITY_COUNTER_UCP_GRP6 |
|---|
| 115800 | #define PARITY_COUNTER_UCP_GRP6__ThresholdCounter__SHIFT 0x0 |
|---|
| 115801 | #define PARITY_COUNTER_UCP_GRP6__ResetEn__SHIFT 0x1f |
|---|
| 115802 | #define PARITY_COUNTER_UCP_GRP6__ThresholdCounter_MASK 0x0000FFFFL |
|---|
| 115803 | #define PARITY_COUNTER_UCP_GRP6__ResetEn_MASK 0x80000000L |
|---|
| 115804 | //PARITY_COUNTER_UCP_GRP7 |
|---|
| 115805 | #define PARITY_COUNTER_UCP_GRP7__ThresholdCounter__SHIFT 0x0 |
|---|
| 115806 | #define PARITY_COUNTER_UCP_GRP7__ResetEn__SHIFT 0x1f |
|---|
| 115807 | #define PARITY_COUNTER_UCP_GRP7__ThresholdCounter_MASK 0x0000FFFFL |
|---|
| 115808 | #define PARITY_COUNTER_UCP_GRP7__ResetEn_MASK 0x80000000L |
|---|
| 115809 | //MISC_SEVERITY_CONTROL |
|---|
| 115810 | #define MISC_SEVERITY_CONTROL__ErrEventErrSev__SHIFT 0x4 |
|---|
| 115811 | #define MISC_SEVERITY_CONTROL__PcieParityErrSev__SHIFT 0x6 |
|---|
| 115812 | #define MISC_SEVERITY_CONTROL__ErrEventErrSev_MASK 0x00000030L |
|---|
| 115813 | #define MISC_SEVERITY_CONTROL__PcieParityErrSev_MASK 0x000000C0L |
|---|
| 115814 | //MISC_RAS_CONTROL |
|---|
| 115815 | #define MISC_RAS_CONTROL__PIN_NMI_SyncFlood_En__SHIFT 0x2 |
|---|
| 115816 | #define MISC_RAS_CONTROL__GNB_SB_LinkNeverDis__SHIFT 0x3 |
|---|
| 115817 | #define MISC_RAS_CONTROL__InterruptOutputDis__SHIFT 0x9 |
|---|
| 115818 | #define MISC_RAS_CONTROL__LinkDisOutputDis__SHIFT 0xa |
|---|
| 115819 | #define MISC_RAS_CONTROL__SyncFldOutputDis__SHIFT 0xb |
|---|
| 115820 | #define MISC_RAS_CONTROL__PCIe_NMI_En__SHIFT 0xc |
|---|
| 115821 | #define MISC_RAS_CONTROL__PCIe_SCI_En__SHIFT 0xd |
|---|
| 115822 | #define MISC_RAS_CONTROL__PCIe_SMI_En__SHIFT 0xe |
|---|
| 115823 | #define MISC_RAS_CONTROL__SW_SCI_En__SHIFT 0xf |
|---|
| 115824 | #define MISC_RAS_CONTROL__SW_SMI_En__SHIFT 0x10 |
|---|
| 115825 | #define MISC_RAS_CONTROL__SW_NMI_En__SHIFT 0x11 |
|---|
| 115826 | #define MISC_RAS_CONTROL__PIN_NMI_SyncFlood_En_MASK 0x00000004L |
|---|
| 115827 | #define MISC_RAS_CONTROL__GNB_SB_LinkNeverDis_MASK 0x00000008L |
|---|
| 115828 | #define MISC_RAS_CONTROL__InterruptOutputDis_MASK 0x00000200L |
|---|
| 115829 | #define MISC_RAS_CONTROL__LinkDisOutputDis_MASK 0x00000400L |
|---|
| 115830 | #define MISC_RAS_CONTROL__SyncFldOutputDis_MASK 0x00000800L |
|---|
| 115831 | #define MISC_RAS_CONTROL__PCIe_NMI_En_MASK 0x00001000L |
|---|
| 115832 | #define MISC_RAS_CONTROL__PCIe_SCI_En_MASK 0x00002000L |
|---|
| 115833 | #define MISC_RAS_CONTROL__PCIe_SMI_En_MASK 0x00004000L |
|---|
| 115834 | #define MISC_RAS_CONTROL__SW_SCI_En_MASK 0x00008000L |
|---|
| 115835 | #define MISC_RAS_CONTROL__SW_SMI_En_MASK 0x00010000L |
|---|
| 115836 | #define MISC_RAS_CONTROL__SW_NMI_En_MASK 0x00020000L |
|---|
| 115837 | //RAS_SCRATCH_0 |
|---|
| 115838 | #define RAS_SCRATCH_0__SCRATCH_0__SHIFT 0x0 |
|---|
| 115839 | #define RAS_SCRATCH_0__SCRATCH_0_MASK 0xFFFFFFFFL |
|---|
| 115840 | //RAS_SCRATCH_1 |
|---|
| 115841 | #define RAS_SCRATCH_1__SCRATCH_1__SHIFT 0x0 |
|---|
| 115842 | #define RAS_SCRATCH_1__SCRATCH_1_MASK 0xFFFFFFFFL |
|---|
| 115843 | //ErrEvent_ACTION_CONTROL |
|---|
| 115844 | #define ErrEvent_ACTION_CONTROL__APML_ERR_En__SHIFT 0x0 |
|---|
| 115845 | #define ErrEvent_ACTION_CONTROL__IntrGenSel__SHIFT 0x1 |
|---|
| 115846 | #define ErrEvent_ACTION_CONTROL__LinkDis_En__SHIFT 0x3 |
|---|
| 115847 | #define ErrEvent_ACTION_CONTROL__SyncFlood_En__SHIFT 0x4 |
|---|
| 115848 | #define ErrEvent_ACTION_CONTROL__APML_ERR_En_MASK 0x00000001L |
|---|
| 115849 | #define ErrEvent_ACTION_CONTROL__IntrGenSel_MASK 0x00000006L |
|---|
| 115850 | #define ErrEvent_ACTION_CONTROL__LinkDis_En_MASK 0x00000008L |
|---|
| 115851 | #define ErrEvent_ACTION_CONTROL__SyncFlood_En_MASK 0x00000010L |
|---|
| 115852 | //ParitySerr_ACTION_CONTROL |
|---|
| 115853 | #define ParitySerr_ACTION_CONTROL__APML_ERR_En__SHIFT 0x0 |
|---|
| 115854 | #define ParitySerr_ACTION_CONTROL__IntrGenSel__SHIFT 0x1 |
|---|
| 115855 | #define ParitySerr_ACTION_CONTROL__LinkDis_En__SHIFT 0x3 |
|---|
| 115856 | #define ParitySerr_ACTION_CONTROL__SyncFlood_En__SHIFT 0x4 |
|---|
| 115857 | #define ParitySerr_ACTION_CONTROL__APML_ERR_En_MASK 0x00000001L |
|---|
| 115858 | #define ParitySerr_ACTION_CONTROL__IntrGenSel_MASK 0x00000006L |
|---|
| 115859 | #define ParitySerr_ACTION_CONTROL__LinkDis_En_MASK 0x00000008L |
|---|
| 115860 | #define ParitySerr_ACTION_CONTROL__SyncFlood_En_MASK 0x00000010L |
|---|
| 115861 | //ParityFatal_ACTION_CONTROL |
|---|
| 115862 | #define ParityFatal_ACTION_CONTROL__APML_ERR_En__SHIFT 0x0 |
|---|
| 115863 | #define ParityFatal_ACTION_CONTROL__IntrGenSel__SHIFT 0x1 |
|---|
| 115864 | #define ParityFatal_ACTION_CONTROL__LinkDis_En__SHIFT 0x3 |
|---|
| 115865 | #define ParityFatal_ACTION_CONTROL__SyncFlood_En__SHIFT 0x4 |
|---|
| 115866 | #define ParityFatal_ACTION_CONTROL__APML_ERR_En_MASK 0x00000001L |
|---|
| 115867 | #define ParityFatal_ACTION_CONTROL__IntrGenSel_MASK 0x00000006L |
|---|
| 115868 | #define ParityFatal_ACTION_CONTROL__LinkDis_En_MASK 0x00000008L |
|---|
| 115869 | #define ParityFatal_ACTION_CONTROL__SyncFlood_En_MASK 0x00000010L |
|---|
| 115870 | //ParityNonFatal_ACTION_CONTROL |
|---|
| 115871 | #define ParityNonFatal_ACTION_CONTROL__APML_ERR_En__SHIFT 0x0 |
|---|
| 115872 | #define ParityNonFatal_ACTION_CONTROL__IntrGenSel__SHIFT 0x1 |
|---|
| 115873 | #define ParityNonFatal_ACTION_CONTROL__LinkDis_En__SHIFT 0x3 |
|---|
| 115874 | #define ParityNonFatal_ACTION_CONTROL__SyncFlood_En__SHIFT 0x4 |
|---|
| 115875 | #define ParityNonFatal_ACTION_CONTROL__APML_ERR_En_MASK 0x00000001L |
|---|
| 115876 | #define ParityNonFatal_ACTION_CONTROL__IntrGenSel_MASK 0x00000006L |
|---|
| 115877 | #define ParityNonFatal_ACTION_CONTROL__LinkDis_En_MASK 0x00000008L |
|---|
| 115878 | #define ParityNonFatal_ACTION_CONTROL__SyncFlood_En_MASK 0x00000010L |
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| 115879 | //ParityCorr_ACTION_CONTROL |
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| 116454 | #define NBIF1PortBExtCorr_ACTION_CONTROL__SyncFlood_En_MASK 0x00000010L |
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| 116457 | #define NBIF1PortBParityErr_ACTION_CONTROL__IntrGenSel__SHIFT 0x1 |
|---|
| 116458 | #define NBIF1PortBParityErr_ACTION_CONTROL__LinkDis_En__SHIFT 0x3 |
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| 116459 | #define NBIF1PortBParityErr_ACTION_CONTROL__SyncFlood_En__SHIFT 0x4 |
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|---|
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| 116495 | #define NBIF1PortCIntCorr_ACTION_CONTROL__SyncFlood_En__SHIFT 0x4 |
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| 116500 | //NBIF1PortCExtFatal_ACTION_CONTROL |
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| 116502 | #define NBIF1PortCExtFatal_ACTION_CONTROL__IntrGenSel__SHIFT 0x1 |
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|---|
| 116507 | #define NBIF1PortCExtFatal_ACTION_CONTROL__LinkDis_En_MASK 0x00000008L |
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| 116508 | #define NBIF1PortCExtFatal_ACTION_CONTROL__SyncFlood_En_MASK 0x00000010L |
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| 116509 | //NBIF1PortCExtNonFatal_ACTION_CONTROL |
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| 116510 | #define NBIF1PortCExtNonFatal_ACTION_CONTROL__APML_ERR_En__SHIFT 0x0 |
|---|
| 116511 | #define NBIF1PortCExtNonFatal_ACTION_CONTROL__IntrGenSel__SHIFT 0x1 |
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| 116512 | #define NBIF1PortCExtNonFatal_ACTION_CONTROL__LinkDis_En__SHIFT 0x3 |
|---|
| 116513 | #define NBIF1PortCExtNonFatal_ACTION_CONTROL__SyncFlood_En__SHIFT 0x4 |
|---|
| 116514 | #define NBIF1PortCExtNonFatal_ACTION_CONTROL__APML_ERR_En_MASK 0x00000001L |
|---|
| 116515 | #define NBIF1PortCExtNonFatal_ACTION_CONTROL__IntrGenSel_MASK 0x00000006L |
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| 116516 | #define NBIF1PortCExtNonFatal_ACTION_CONTROL__LinkDis_En_MASK 0x00000008L |
|---|
| 116517 | #define NBIF1PortCExtNonFatal_ACTION_CONTROL__SyncFlood_En_MASK 0x00000010L |
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| 116518 | //NBIF1PortCExtCorr_ACTION_CONTROL |
|---|
| 116519 | #define NBIF1PortCExtCorr_ACTION_CONTROL__APML_ERR_En__SHIFT 0x0 |
|---|
| 116520 | #define NBIF1PortCExtCorr_ACTION_CONTROL__IntrGenSel__SHIFT 0x1 |
|---|
| 116521 | #define NBIF1PortCExtCorr_ACTION_CONTROL__LinkDis_En__SHIFT 0x3 |
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| 116522 | #define NBIF1PortCExtCorr_ACTION_CONTROL__SyncFlood_En__SHIFT 0x4 |
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| 116523 | #define NBIF1PortCExtCorr_ACTION_CONTROL__APML_ERR_En_MASK 0x00000001L |
|---|
| 116524 | #define NBIF1PortCExtCorr_ACTION_CONTROL__IntrGenSel_MASK 0x00000006L |
|---|
| 116525 | #define NBIF1PortCExtCorr_ACTION_CONTROL__LinkDis_En_MASK 0x00000008L |
|---|
| 116526 | #define NBIF1PortCExtCorr_ACTION_CONTROL__SyncFlood_En_MASK 0x00000010L |
|---|
| 116527 | //NBIF1PortCParityErr_ACTION_CONTROL |
|---|
| 116528 | #define NBIF1PortCParityErr_ACTION_CONTROL__APML_ERR_En__SHIFT 0x0 |
|---|
| 116529 | #define NBIF1PortCParityErr_ACTION_CONTROL__IntrGenSel__SHIFT 0x1 |
|---|
| 116530 | #define NBIF1PortCParityErr_ACTION_CONTROL__LinkDis_En__SHIFT 0x3 |
|---|
| 116531 | #define NBIF1PortCParityErr_ACTION_CONTROL__SyncFlood_En__SHIFT 0x4 |
|---|
| 116532 | #define NBIF1PortCParityErr_ACTION_CONTROL__APML_ERR_En_MASK 0x00000001L |
|---|
| 116533 | #define NBIF1PortCParityErr_ACTION_CONTROL__IntrGenSel_MASK 0x00000006L |
|---|
| 116534 | #define NBIF1PortCParityErr_ACTION_CONTROL__LinkDis_En_MASK 0x00000008L |
|---|
| 116535 | #define NBIF1PortCParityErr_ACTION_CONTROL__SyncFlood_En_MASK 0x00000010L |
|---|
| 116536 | //SYNCFLOOD_STATUS |
|---|
| 116537 | #define SYNCFLOOD_STATUS__SyncfloodFromRASCntl__SHIFT 0x0 |
|---|
| 116538 | #define SYNCFLOOD_STATUS__SyncfloodFromAPML__SHIFT 0x1 |
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| 116539 | #define SYNCFLOOD_STATUS__SyncfloodFromPin__SHIFT 0x2 |
|---|
| 116540 | #define SYNCFLOOD_STATUS__SyncfloodFromPrivate__SHIFT 0x4 |
|---|
| 116541 | #define SYNCFLOOD_STATUS__SyncfloodFromMCA__SHIFT 0x5 |
|---|
| 116542 | #define SYNCFLOOD_STATUS__SyncfloodFromRASCntl_MASK 0x00000001L |
|---|
| 116543 | #define SYNCFLOOD_STATUS__SyncfloodFromAPML_MASK 0x00000002L |
|---|
| 116544 | #define SYNCFLOOD_STATUS__SyncfloodFromPin_MASK 0x00000004L |
|---|
| 116545 | #define SYNCFLOOD_STATUS__SyncfloodFromPrivate_MASK 0x00000010L |
|---|
| 116546 | #define SYNCFLOOD_STATUS__SyncfloodFromMCA_MASK 0x00000020L |
|---|
| 116547 | //NMI_STATUS |
|---|
| 116548 | #define NMI_STATUS__NMIFromPin__SHIFT 0x0 |
|---|
| 116549 | #define NMI_STATUS__NMIFromPin_MASK 0x00000001L |
|---|
| 116550 | //POISON_ACTION_CONTROL |
|---|
| 116551 | #define POISON_ACTION_CONTROL__IntPoisonAPMLErrEn__SHIFT 0x0 |
|---|
| 116552 | #define POISON_ACTION_CONTROL__IntPoisonIntrGenSel__SHIFT 0x1 |
|---|
| 116553 | #define POISON_ACTION_CONTROL__IntPoisonLinkDisEn__SHIFT 0x3 |
|---|
| 116554 | #define POISON_ACTION_CONTROL__IntPoisonSyncFloodEn__SHIFT 0x4 |
|---|
| 116555 | #define POISON_ACTION_CONTROL__EgressPoisonLSAPMLErrEn__SHIFT 0x8 |
|---|
| 116556 | #define POISON_ACTION_CONTROL__EgressPoisonLSIntrGenSel__SHIFT 0x9 |
|---|
| 116557 | #define POISON_ACTION_CONTROL__EgressPoisonLSLinkDisEn__SHIFT 0xb |
|---|
| 116558 | #define POISON_ACTION_CONTROL__EgressPoisonLSSyncFloodEn__SHIFT 0xc |
|---|
| 116559 | #define POISON_ACTION_CONTROL__EgressPoisonHSAPMLErrEn__SHIFT 0x10 |
|---|
| 116560 | #define POISON_ACTION_CONTROL__EgressPoisonHSIntrGenSel__SHIFT 0x11 |
|---|
| 116561 | #define POISON_ACTION_CONTROL__EgressPoisonHSLinkDisEn__SHIFT 0x13 |
|---|
| 116562 | #define POISON_ACTION_CONTROL__EgressPoisonHSSyncFloodEn__SHIFT 0x14 |
|---|
| 116563 | #define POISON_ACTION_CONTROL__IntPoisonAPMLErrEn_MASK 0x00000001L |
|---|
| 116564 | #define POISON_ACTION_CONTROL__IntPoisonIntrGenSel_MASK 0x00000006L |
|---|
| 116565 | #define POISON_ACTION_CONTROL__IntPoisonLinkDisEn_MASK 0x00000008L |
|---|
| 116566 | #define POISON_ACTION_CONTROL__IntPoisonSyncFloodEn_MASK 0x00000010L |
|---|
| 116567 | #define POISON_ACTION_CONTROL__EgressPoisonLSAPMLErrEn_MASK 0x00000100L |
|---|
| 116568 | #define POISON_ACTION_CONTROL__EgressPoisonLSIntrGenSel_MASK 0x00000600L |
|---|
| 116569 | #define POISON_ACTION_CONTROL__EgressPoisonLSLinkDisEn_MASK 0x00000800L |
|---|
| 116570 | #define POISON_ACTION_CONTROL__EgressPoisonLSSyncFloodEn_MASK 0x00001000L |
|---|
| 116571 | #define POISON_ACTION_CONTROL__EgressPoisonHSAPMLErrEn_MASK 0x00010000L |
|---|
| 116572 | #define POISON_ACTION_CONTROL__EgressPoisonHSIntrGenSel_MASK 0x00060000L |
|---|
| 116573 | #define POISON_ACTION_CONTROL__EgressPoisonHSLinkDisEn_MASK 0x00080000L |
|---|
| 116574 | #define POISON_ACTION_CONTROL__EgressPoisonHSSyncFloodEn_MASK 0x00100000L |
|---|
| 116575 | //INTERNAL_POISON_STATUS |
|---|
| 116576 | #define INTERNAL_POISON_STATUS__IntPoisonStatus_0__SHIFT 0x0 |
|---|
| 116577 | #define INTERNAL_POISON_STATUS__IntPoisonStatus_1__SHIFT 0x1 |
|---|
| 116578 | #define INTERNAL_POISON_STATUS__IntPoisonStatus_2__SHIFT 0x2 |
|---|
| 116579 | #define INTERNAL_POISON_STATUS__IntPoisonStatus_3__SHIFT 0x3 |
|---|
| 116580 | #define INTERNAL_POISON_STATUS__IntPoisonStatus_4__SHIFT 0x4 |
|---|
| 116581 | #define INTERNAL_POISON_STATUS__IntPoisonStatus_5__SHIFT 0x5 |
|---|
| 116582 | #define INTERNAL_POISON_STATUS__IntPoisonStatus_6__SHIFT 0x6 |
|---|
| 116583 | #define INTERNAL_POISON_STATUS__IntPoisonStatus_7__SHIFT 0x7 |
|---|
| 116584 | #define INTERNAL_POISON_STATUS__IntPoisonStatus_0_MASK 0x00000001L |
|---|
| 116585 | #define INTERNAL_POISON_STATUS__IntPoisonStatus_1_MASK 0x00000002L |
|---|
| 116586 | #define INTERNAL_POISON_STATUS__IntPoisonStatus_2_MASK 0x00000004L |
|---|
| 116587 | #define INTERNAL_POISON_STATUS__IntPoisonStatus_3_MASK 0x00000008L |
|---|
| 116588 | #define INTERNAL_POISON_STATUS__IntPoisonStatus_4_MASK 0x00000010L |
|---|
| 116589 | #define INTERNAL_POISON_STATUS__IntPoisonStatus_5_MASK 0x00000020L |
|---|
| 116590 | #define INTERNAL_POISON_STATUS__IntPoisonStatus_6_MASK 0x00000040L |
|---|
| 116591 | #define INTERNAL_POISON_STATUS__IntPoisonStatus_7_MASK 0x00000080L |
|---|
| 116592 | //INTERNAL_POISON_MASK |
|---|
| 116593 | #define INTERNAL_POISON_MASK__IntPoisonMask__SHIFT 0x0 |
|---|
| 116594 | #define INTERNAL_POISON_MASK__IntPoisonMask_MASK 0x000000FFL |
|---|
| 116595 | //EGRESS_POISON_STATUS_LO |
|---|
| 116596 | #define EGRESS_POISON_STATUS_LO__EgressPoisonStatusLo_0__SHIFT 0x0 |
|---|
| 116597 | #define EGRESS_POISON_STATUS_LO__EgressPoisonStatusLo_1__SHIFT 0x1 |
|---|
| 116598 | #define EGRESS_POISON_STATUS_LO__EgressPoisonStatusLo_2__SHIFT 0x2 |
|---|
| 116599 | #define EGRESS_POISON_STATUS_LO__EgressPoisonStatusLo_3__SHIFT 0x3 |
|---|
| 116600 | #define EGRESS_POISON_STATUS_LO__EgressPoisonStatusLo_4__SHIFT 0x4 |
|---|
| 116601 | #define EGRESS_POISON_STATUS_LO__EgressPoisonStatusLo_5__SHIFT 0x5 |
|---|
| 116602 | #define EGRESS_POISON_STATUS_LO__EgressPoisonStatusLo_6__SHIFT 0x6 |
|---|
| 116603 | #define EGRESS_POISON_STATUS_LO__EgressPoisonStatusLo_7__SHIFT 0x7 |
|---|
| 116604 | #define EGRESS_POISON_STATUS_LO__EgressPoisonStatusLo_8__SHIFT 0x8 |
|---|
| 116605 | #define EGRESS_POISON_STATUS_LO__EgressPoisonStatusLo_9__SHIFT 0x9 |
|---|
| 116606 | #define EGRESS_POISON_STATUS_LO__EgressPoisonStatusLo_10__SHIFT 0xa |
|---|
| 116607 | #define EGRESS_POISON_STATUS_LO__EgressPoisonStatusLo_11__SHIFT 0xb |
|---|
| 116608 | #define EGRESS_POISON_STATUS_LO__EgressPoisonStatusLo_12__SHIFT 0xc |
|---|
| 116609 | #define EGRESS_POISON_STATUS_LO__EgressPoisonStatusLo_13__SHIFT 0xd |
|---|
| 116610 | #define EGRESS_POISON_STATUS_LO__EgressPoisonStatusLo_14__SHIFT 0xe |
|---|
| 116611 | #define EGRESS_POISON_STATUS_LO__EgressPoisonStatusLo_15__SHIFT 0xf |
|---|
| 116612 | #define EGRESS_POISON_STATUS_LO__EgressPoisonStatusLo_16__SHIFT 0x10 |
|---|
| 116613 | #define EGRESS_POISON_STATUS_LO__EgressPoisonStatusLo_17__SHIFT 0x11 |
|---|
| 116614 | #define EGRESS_POISON_STATUS_LO__EgressPoisonStatusLo_18__SHIFT 0x12 |
|---|
| 116615 | #define EGRESS_POISON_STATUS_LO__EgressPoisonStatusLo_19__SHIFT 0x13 |
|---|
| 116616 | #define EGRESS_POISON_STATUS_LO__EgressPoisonStatusLo_20__SHIFT 0x14 |
|---|
| 116617 | #define EGRESS_POISON_STATUS_LO__EgressPoisonStatusLo_21__SHIFT 0x15 |
|---|
| 116618 | #define EGRESS_POISON_STATUS_LO__EgressPoisonStatusLo_22__SHIFT 0x16 |
|---|
| 116619 | #define EGRESS_POISON_STATUS_LO__EgressPoisonStatusLo_23__SHIFT 0x17 |
|---|
| 116620 | #define EGRESS_POISON_STATUS_LO__EgressPoisonStatusLo_24__SHIFT 0x18 |
|---|
| 116621 | #define EGRESS_POISON_STATUS_LO__EgressPoisonStatusLo_25__SHIFT 0x19 |
|---|
| 116622 | #define EGRESS_POISON_STATUS_LO__EgressPoisonStatusLo_26__SHIFT 0x1a |
|---|
| 116623 | #define EGRESS_POISON_STATUS_LO__EgressPoisonStatusLo_27__SHIFT 0x1b |
|---|
| 116624 | #define EGRESS_POISON_STATUS_LO__EgressPoisonStatusLo_28__SHIFT 0x1c |
|---|
| 116625 | #define EGRESS_POISON_STATUS_LO__EgressPoisonStatusLo_29__SHIFT 0x1d |
|---|
| 116626 | #define EGRESS_POISON_STATUS_LO__EgressPoisonStatusLo_30__SHIFT 0x1e |
|---|
| 116627 | #define EGRESS_POISON_STATUS_LO__EgressPoisonStatusLo_31__SHIFT 0x1f |
|---|
| 116628 | #define EGRESS_POISON_STATUS_LO__EgressPoisonStatusLo_0_MASK 0x00000001L |
|---|
| 116629 | #define EGRESS_POISON_STATUS_LO__EgressPoisonStatusLo_1_MASK 0x00000002L |
|---|
| 116630 | #define EGRESS_POISON_STATUS_LO__EgressPoisonStatusLo_2_MASK 0x00000004L |
|---|
| 116631 | #define EGRESS_POISON_STATUS_LO__EgressPoisonStatusLo_3_MASK 0x00000008L |
|---|
| 116632 | #define EGRESS_POISON_STATUS_LO__EgressPoisonStatusLo_4_MASK 0x00000010L |
|---|
| 116633 | #define EGRESS_POISON_STATUS_LO__EgressPoisonStatusLo_5_MASK 0x00000020L |
|---|
| 116634 | #define EGRESS_POISON_STATUS_LO__EgressPoisonStatusLo_6_MASK 0x00000040L |
|---|
| 116635 | #define EGRESS_POISON_STATUS_LO__EgressPoisonStatusLo_7_MASK 0x00000080L |
|---|
| 116636 | #define EGRESS_POISON_STATUS_LO__EgressPoisonStatusLo_8_MASK 0x00000100L |
|---|
| 116637 | #define EGRESS_POISON_STATUS_LO__EgressPoisonStatusLo_9_MASK 0x00000200L |
|---|
| 116638 | #define EGRESS_POISON_STATUS_LO__EgressPoisonStatusLo_10_MASK 0x00000400L |
|---|
| 116639 | #define EGRESS_POISON_STATUS_LO__EgressPoisonStatusLo_11_MASK 0x00000800L |
|---|
| 116640 | #define EGRESS_POISON_STATUS_LO__EgressPoisonStatusLo_12_MASK 0x00001000L |
|---|
| 116641 | #define EGRESS_POISON_STATUS_LO__EgressPoisonStatusLo_13_MASK 0x00002000L |
|---|
| 116642 | #define EGRESS_POISON_STATUS_LO__EgressPoisonStatusLo_14_MASK 0x00004000L |
|---|
| 116643 | #define EGRESS_POISON_STATUS_LO__EgressPoisonStatusLo_15_MASK 0x00008000L |
|---|
| 116644 | #define EGRESS_POISON_STATUS_LO__EgressPoisonStatusLo_16_MASK 0x00010000L |
|---|
| 116645 | #define EGRESS_POISON_STATUS_LO__EgressPoisonStatusLo_17_MASK 0x00020000L |
|---|
| 116646 | #define EGRESS_POISON_STATUS_LO__EgressPoisonStatusLo_18_MASK 0x00040000L |
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|---|
| 116745 | #define APML_STATUS__APML_Corr_MASK 0x00000001L |
|---|
| 116746 | #define APML_STATUS__APML_NonFatal_MASK 0x00000002L |
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| 116747 | #define APML_STATUS__APML_Fatal_MASK 0x00000004L |
|---|
| 116748 | #define APML_STATUS__APML_Serr_MASK 0x00000008L |
|---|
| 116749 | #define APML_STATUS__APML_IntPoisonErr_MASK 0x00000010L |
|---|
| 116750 | #define APML_STATUS__APML_EgressPoisonErrLo_MASK 0x00000020L |
|---|
| 116751 | #define APML_STATUS__APML_EgressPoisonErrHi_MASK 0x00000040L |
|---|
| 116752 | //APML_CONTROL |
|---|
| 116753 | #define APML_CONTROL__APML_NMI_En__SHIFT 0x0 |
|---|
| 116754 | #define APML_CONTROL__APML_SyncFlood_En__SHIFT 0x1 |
|---|
| 116755 | #define APML_CONTROL__APML_OutputDis__SHIFT 0x8 |
|---|
| 116756 | #define APML_CONTROL__APML_NMI_En_MASK 0x00000001L |
|---|
| 116757 | #define APML_CONTROL__APML_SyncFlood_En_MASK 0x00000002L |
|---|
| 116758 | #define APML_CONTROL__APML_OutputDis_MASK 0x00000100L |
|---|
| 116759 | //APML_TRIGGER |
|---|
| 116760 | #define APML_TRIGGER__APML_NMI_TRIGGER__SHIFT 0x0 |
|---|
| 116761 | #define APML_TRIGGER__APML_NMI_TRIGGER_MASK 0x00000001L |
|---|
| 116762 | |
|---|
| 116763 | |
|---|
| 116764 | // addressBlock: nbio_iohub_nb_ioapiccfg_ioapic_cfgdec |
|---|
| 116765 | //FEATURES_ENABLE |
|---|
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|---|
| 116767 | #define FEATURES_ENABLE__Ioapic_sb_feature_en__SHIFT 0x4 |
|---|
| 116768 | #define FEATURES_ENABLE__Ioapic_secondary_en__SHIFT 0x5 |
|---|
| 116769 | #define FEATURES_ENABLE__Ioapic_processor_mode__SHIFT 0x8 |
|---|
| 116770 | #define FEATURES_ENABLE__INTx_LevelOnlyMode__SHIFT 0x9 |
|---|
| 116771 | #define FEATURES_ENABLE__Ioapic_id_ext_en_MASK 0x00000004L |
|---|
| 116772 | #define FEATURES_ENABLE__Ioapic_sb_feature_en_MASK 0x00000010L |
|---|
| 116773 | #define FEATURES_ENABLE__Ioapic_secondary_en_MASK 0x00000020L |
|---|
| 116774 | #define FEATURES_ENABLE__Ioapic_processor_mode_MASK 0x00000100L |
|---|
| 116775 | #define FEATURES_ENABLE__INTx_LevelOnlyMode_MASK 0x00000200L |
|---|
| 116776 | |
|---|
| 116777 | |
|---|
| 116778 | // addressBlock: nbio_iohub_iommu_l2a_l2acfg |
|---|
| 116779 | //L2_PERF_CNTL_0 |
|---|
| 116780 | #define L2_PERF_CNTL_0__L2PerfEvent0__SHIFT 0x0 |
|---|
| 116781 | #define L2_PERF_CNTL_0__L2PerfEvent1__SHIFT 0x8 |
|---|
| 116782 | #define L2_PERF_CNTL_0__L2PerfCountUpper0__SHIFT 0x10 |
|---|
| 116783 | #define L2_PERF_CNTL_0__L2PerfCountUpper1__SHIFT 0x18 |
|---|
| 116784 | #define L2_PERF_CNTL_0__L2PerfEvent0_MASK 0x000000FFL |
|---|
| 116785 | #define L2_PERF_CNTL_0__L2PerfEvent1_MASK 0x0000FF00L |
|---|
| 116786 | #define L2_PERF_CNTL_0__L2PerfCountUpper0_MASK 0x00FF0000L |
|---|
| 116787 | #define L2_PERF_CNTL_0__L2PerfCountUpper1_MASK 0xFF000000L |
|---|
| 116788 | //L2_PERF_COUNT_0 |
|---|
| 116789 | #define L2_PERF_COUNT_0__L2PerfCount0__SHIFT 0x0 |
|---|
| 116790 | #define L2_PERF_COUNT_0__L2PerfCount0_MASK 0xFFFFFFFFL |
|---|
| 116791 | //L2_PERF_COUNT_1 |
|---|
| 116792 | #define L2_PERF_COUNT_1__L2PerfCount1__SHIFT 0x0 |
|---|
| 116793 | #define L2_PERF_COUNT_1__L2PerfCount1_MASK 0xFFFFFFFFL |
|---|
| 116794 | //L2_PERF_CNTL_1 |
|---|
| 116795 | #define L2_PERF_CNTL_1__L2PerfEvent2__SHIFT 0x0 |
|---|
| 116796 | #define L2_PERF_CNTL_1__L2PerfEvent3__SHIFT 0x8 |
|---|
| 116797 | #define L2_PERF_CNTL_1__L2PerfCountUpper2__SHIFT 0x10 |
|---|
| 116798 | #define L2_PERF_CNTL_1__L2PerfCountUpper3__SHIFT 0x18 |
|---|
| 116799 | #define L2_PERF_CNTL_1__L2PerfEvent2_MASK 0x000000FFL |
|---|
| 116800 | #define L2_PERF_CNTL_1__L2PerfEvent3_MASK 0x0000FF00L |
|---|
| 116801 | #define L2_PERF_CNTL_1__L2PerfCountUpper2_MASK 0x00FF0000L |
|---|
| 116802 | #define L2_PERF_CNTL_1__L2PerfCountUpper3_MASK 0xFF000000L |
|---|
| 116803 | //L2_PERF_COUNT_2 |
|---|
| 116804 | #define L2_PERF_COUNT_2__L2PerfCount2__SHIFT 0x0 |
|---|
| 116805 | #define L2_PERF_COUNT_2__L2PerfCount2_MASK 0xFFFFFFFFL |
|---|
| 116806 | //L2_PERF_COUNT_3 |
|---|
| 116807 | #define L2_PERF_COUNT_3__L2PerfCount3__SHIFT 0x0 |
|---|
| 116808 | #define L2_PERF_COUNT_3__L2PerfCount3_MASK 0xFFFFFFFFL |
|---|
| 116809 | //L2_STATUS_0 |
|---|
| 116810 | #define L2_STATUS_0__L2STATUS0__SHIFT 0x0 |
|---|
| 116811 | #define L2_STATUS_0__L2STATUS0_MASK 0xFFFFFFFFL |
|---|
| 116812 | //L2_CONTROL_0 |
|---|
| 116813 | #define L2_CONTROL_0__AllowL1CacheVZero__SHIFT 0x1 |
|---|
| 116814 | #define L2_CONTROL_0__AllowL1CacheATSRsp__SHIFT 0x2 |
|---|
| 116815 | #define L2_CONTROL_0__DTCHitVZeroOrIVZero__SHIFT 0x3 |
|---|
| 116816 | #define L2_CONTROL_0__L1CacheATSRsp_Enable__SHIFT 0x4 |
|---|
| 116817 | #define L2_CONTROL_0__L1CacheATSRsp_L1ID__SHIFT 0x5 |
|---|
| 116818 | #define L2_CONTROL_0__SIDEPTEOnUntransExcl__SHIFT 0xa |
|---|
| 116819 | #define L2_CONTROL_0__SIDEPTEOnAddrTransExcl__SHIFT 0xb |
|---|
| 116820 | #define L2_CONTROL_0__Allow_nonats_u_bit__SHIFT 0xc |
|---|
| 116821 | #define L2_CONTROL_0__DTE_I_MASK_ENABLE__SHIFT 0xd |
|---|
| 116822 | #define L2_CONTROL_0__DTE_I_MASK_L1ID__SHIFT 0xe |
|---|
| 116823 | #define L2_CONTROL_0__FLTCMBPriority__SHIFT 0x12 |
|---|
| 116824 | #define L2_CONTROL_0__AllowL1CacheLargePagemode0__SHIFT 0x13 |
|---|
| 116825 | #define L2_CONTROL_0__IFifoBurstLength__SHIFT 0x14 |
|---|
| 116826 | #define L2_CONTROL_0__IFifoClientPriority__SHIFT 0x18 |
|---|
| 116827 | #define L2_CONTROL_0__AllowL1CacheVZero_MASK 0x00000002L |
|---|
| 116828 | #define L2_CONTROL_0__AllowL1CacheATSRsp_MASK 0x00000004L |
|---|
| 116829 | #define L2_CONTROL_0__DTCHitVZeroOrIVZero_MASK 0x00000008L |
|---|
| 116830 | #define L2_CONTROL_0__L1CacheATSRsp_Enable_MASK 0x00000010L |
|---|
| 116831 | #define L2_CONTROL_0__L1CacheATSRsp_L1ID_MASK 0x000000E0L |
|---|
| 116832 | #define L2_CONTROL_0__SIDEPTEOnUntransExcl_MASK 0x00000400L |
|---|
| 116833 | #define L2_CONTROL_0__SIDEPTEOnAddrTransExcl_MASK 0x00000800L |
|---|
| 116834 | #define L2_CONTROL_0__Allow_nonats_u_bit_MASK 0x00001000L |
|---|
| 116835 | #define L2_CONTROL_0__DTE_I_MASK_ENABLE_MASK 0x00002000L |
|---|
| 116836 | #define L2_CONTROL_0__DTE_I_MASK_L1ID_MASK 0x0001C000L |
|---|
| 116837 | #define L2_CONTROL_0__FLTCMBPriority_MASK 0x00040000L |
|---|
| 116838 | #define L2_CONTROL_0__AllowL1CacheLargePagemode0_MASK 0x00080000L |
|---|
| 116839 | #define L2_CONTROL_0__IFifoBurstLength_MASK 0x00F00000L |
|---|
| 116840 | #define L2_CONTROL_0__IFifoClientPriority_MASK 0xFF000000L |
|---|
| 116841 | //L2_CONTROL_1 |
|---|
| 116842 | #define L2_CONTROL_1__SeqInvBurstLimitInv__SHIFT 0x0 |
|---|
| 116843 | #define L2_CONTROL_1__SeqInvBurstLimitL2Req__SHIFT 0x8 |
|---|
| 116844 | #define L2_CONTROL_1__SeqInvBurstLimitEn__SHIFT 0x10 |
|---|
| 116845 | #define L2_CONTROL_1__PerfThreshold__SHIFT 0x18 |
|---|
| 116846 | #define L2_CONTROL_1__SeqInvBurstLimitInv_MASK 0x000000FFL |
|---|
| 116847 | #define L2_CONTROL_1__SeqInvBurstLimitL2Req_MASK 0x0000FF00L |
|---|
| 116848 | #define L2_CONTROL_1__SeqInvBurstLimitEn_MASK 0x00010000L |
|---|
| 116849 | #define L2_CONTROL_1__PerfThreshold_MASK 0xFF000000L |
|---|
| 116850 | //L2_DTC_CONTROL |
|---|
| 116851 | #define L2_DTC_CONTROL__DTCLRUUpdatePri__SHIFT 0x3 |
|---|
| 116852 | #define L2_DTC_CONTROL__DTCParityEn__SHIFT 0x4 |
|---|
| 116853 | #define L2_DTC_CONTROL__DTCInvalidationSel__SHIFT 0x8 |
|---|
| 116854 | #define L2_DTC_CONTROL__DTCSoftInvalidate__SHIFT 0xa |
|---|
| 116855 | #define L2_DTC_CONTROL__DTCBypass__SHIFT 0xd |
|---|
| 116856 | #define L2_DTC_CONTROL__DTCParitySupport__SHIFT 0xf |
|---|
| 116857 | #define L2_DTC_CONTROL__DTCWays__SHIFT 0x10 |
|---|
| 116858 | #define L2_DTC_CONTROL__DTCEntries__SHIFT 0x1c |
|---|
| 116859 | #define L2_DTC_CONTROL__DTCLRUUpdatePri_MASK 0x00000008L |
|---|
| 116860 | #define L2_DTC_CONTROL__DTCParityEn_MASK 0x00000010L |
|---|
| 116861 | #define L2_DTC_CONTROL__DTCInvalidationSel_MASK 0x00000300L |
|---|
| 116862 | #define L2_DTC_CONTROL__DTCSoftInvalidate_MASK 0x00000400L |
|---|
| 116863 | #define L2_DTC_CONTROL__DTCBypass_MASK 0x00002000L |
|---|
| 116864 | #define L2_DTC_CONTROL__DTCParitySupport_MASK 0x00008000L |
|---|
| 116865 | #define L2_DTC_CONTROL__DTCWays_MASK 0x00FF0000L |
|---|
| 116866 | #define L2_DTC_CONTROL__DTCEntries_MASK 0xF0000000L |
|---|
| 116867 | //L2_DTC_HASH_CONTROL |
|---|
| 116868 | #define L2_DTC_HASH_CONTROL__DTCAddressMask__SHIFT 0x10 |
|---|
| 116869 | #define L2_DTC_HASH_CONTROL__DTCAddressMask_MASK 0xFFFF0000L |
|---|
| 116870 | //L2_DTC_WAY_CONTROL |
|---|
| 116871 | #define L2_DTC_WAY_CONTROL__DTCWayDisable__SHIFT 0x0 |
|---|
| 116872 | #define L2_DTC_WAY_CONTROL__DTCWayAccessDisable__SHIFT 0x10 |
|---|
| 116873 | #define L2_DTC_WAY_CONTROL__DTCWayDisable_MASK 0x0000FFFFL |
|---|
| 116874 | #define L2_DTC_WAY_CONTROL__DTCWayAccessDisable_MASK 0xFFFF0000L |
|---|
| 116875 | //L2_ITC_CONTROL |
|---|
| 116876 | #define L2_ITC_CONTROL__ITCLRUUpdatePri__SHIFT 0x3 |
|---|
| 116877 | #define L2_ITC_CONTROL__ITCParityEn__SHIFT 0x4 |
|---|
| 116878 | #define L2_ITC_CONTROL__ITCInvalidationSel__SHIFT 0x8 |
|---|
| 116879 | #define L2_ITC_CONTROL__ITCSoftInvalidate__SHIFT 0xa |
|---|
| 116880 | #define L2_ITC_CONTROL__ITCBypass__SHIFT 0xd |
|---|
| 116881 | #define L2_ITC_CONTROL__ITCParitySupport__SHIFT 0xf |
|---|
| 116882 | #define L2_ITC_CONTROL__ITCWays__SHIFT 0x10 |
|---|
| 116883 | #define L2_ITC_CONTROL__ITCEntries__SHIFT 0x1c |
|---|
| 116884 | #define L2_ITC_CONTROL__ITCLRUUpdatePri_MASK 0x00000008L |
|---|
| 116885 | #define L2_ITC_CONTROL__ITCParityEn_MASK 0x00000010L |
|---|
| 116886 | #define L2_ITC_CONTROL__ITCInvalidationSel_MASK 0x00000300L |
|---|
| 116887 | #define L2_ITC_CONTROL__ITCSoftInvalidate_MASK 0x00000400L |
|---|
| 116888 | #define L2_ITC_CONTROL__ITCBypass_MASK 0x00002000L |
|---|
| 116889 | #define L2_ITC_CONTROL__ITCParitySupport_MASK 0x00008000L |
|---|
| 116890 | #define L2_ITC_CONTROL__ITCWays_MASK 0x00FF0000L |
|---|
| 116891 | #define L2_ITC_CONTROL__ITCEntries_MASK 0xF0000000L |
|---|
| 116892 | //L2_ITC_HASH_CONTROL |
|---|
| 116893 | #define L2_ITC_HASH_CONTROL__ITCAddressMask__SHIFT 0x10 |
|---|
| 116894 | #define L2_ITC_HASH_CONTROL__ITCAddressMask_MASK 0xFFFF0000L |
|---|
| 116895 | //L2_ITC_WAY_CONTROL |
|---|
| 116896 | #define L2_ITC_WAY_CONTROL__ITCWayDisable__SHIFT 0x0 |
|---|
| 116897 | #define L2_ITC_WAY_CONTROL__ITCWayAccessDisable__SHIFT 0x10 |
|---|
| 116898 | #define L2_ITC_WAY_CONTROL__ITCWayDisable_MASK 0x0000FFFFL |
|---|
| 116899 | #define L2_ITC_WAY_CONTROL__ITCWayAccessDisable_MASK 0xFFFF0000L |
|---|
| 116900 | //L2_PTC_A_CONTROL |
|---|
| 116901 | #define L2_PTC_A_CONTROL__PTCALRUUpdatePri__SHIFT 0x3 |
|---|
| 116902 | #define L2_PTC_A_CONTROL__PTCAParityEn__SHIFT 0x4 |
|---|
| 116903 | #define L2_PTC_A_CONTROL__PTCAInvalidationSel__SHIFT 0x8 |
|---|
| 116904 | #define L2_PTC_A_CONTROL__PTCASoftInvalidate__SHIFT 0xa |
|---|
| 116905 | #define L2_PTC_A_CONTROL__PTCA2MMode__SHIFT 0xb |
|---|
| 116906 | #define L2_PTC_A_CONTROL__PTCABypass__SHIFT 0xd |
|---|
| 116907 | #define L2_PTC_A_CONTROL__PTCAParitySupport__SHIFT 0xf |
|---|
| 116908 | #define L2_PTC_A_CONTROL__PTCAWays__SHIFT 0x10 |
|---|
| 116909 | #define L2_PTC_A_CONTROL__PTCAEntries__SHIFT 0x1c |
|---|
| 116910 | #define L2_PTC_A_CONTROL__PTCALRUUpdatePri_MASK 0x00000008L |
|---|
| 116911 | #define L2_PTC_A_CONTROL__PTCAParityEn_MASK 0x00000010L |
|---|
| 116912 | #define L2_PTC_A_CONTROL__PTCAInvalidationSel_MASK 0x00000300L |
|---|
| 116913 | #define L2_PTC_A_CONTROL__PTCASoftInvalidate_MASK 0x00000400L |
|---|
| 116914 | #define L2_PTC_A_CONTROL__PTCA2MMode_MASK 0x00000800L |
|---|
| 116915 | #define L2_PTC_A_CONTROL__PTCABypass_MASK 0x00002000L |
|---|
| 116916 | #define L2_PTC_A_CONTROL__PTCAParitySupport_MASK 0x00008000L |
|---|
| 116917 | #define L2_PTC_A_CONTROL__PTCAWays_MASK 0x00FF0000L |
|---|
| 116918 | #define L2_PTC_A_CONTROL__PTCAEntries_MASK 0xF0000000L |
|---|
| 116919 | //L2_PTC_A_HASH_CONTROL |
|---|
| 116920 | #define L2_PTC_A_HASH_CONTROL__PTCAAddressMask__SHIFT 0x10 |
|---|
| 116921 | #define L2_PTC_A_HASH_CONTROL__PTCAAddressMask_MASK 0xFFFF0000L |
|---|
| 116922 | //L2_PTC_A_WAY_CONTROL |
|---|
| 116923 | #define L2_PTC_A_WAY_CONTROL__PTCAWayDisable__SHIFT 0x0 |
|---|
| 116924 | #define L2_PTC_A_WAY_CONTROL__PTCAWayAccessDisable__SHIFT 0x10 |
|---|
| 116925 | #define L2_PTC_A_WAY_CONTROL__PTCAWayDisable_MASK 0x0000FFFFL |
|---|
| 116926 | #define L2_PTC_A_WAY_CONTROL__PTCAWayAccessDisable_MASK 0xFFFF0000L |
|---|
| 116927 | //L2_CREDIT_CONTROL_2 |
|---|
| 116928 | #define L2_CREDIT_CONTROL_2__QUEUECredits__SHIFT 0x0 |
|---|
| 116929 | #define L2_CREDIT_CONTROL_2__QUEUEOverride__SHIFT 0x7 |
|---|
| 116930 | #define L2_CREDIT_CONTROL_2__FLTCMBCredits__SHIFT 0x8 |
|---|
| 116931 | #define L2_CREDIT_CONTROL_2__FLTCMBOverride__SHIFT 0xf |
|---|
| 116932 | #define L2_CREDIT_CONTROL_2__FCELCredits__SHIFT 0x10 |
|---|
| 116933 | #define L2_CREDIT_CONTROL_2__FCELOverride__SHIFT 0x17 |
|---|
| 116934 | #define L2_CREDIT_CONTROL_2__PPR_logger_credits__SHIFT 0x18 |
|---|
| 116935 | #define L2_CREDIT_CONTROL_2__QUEUECredits_MASK 0x0000003FL |
|---|
| 116936 | #define L2_CREDIT_CONTROL_2__QUEUEOverride_MASK 0x00000080L |
|---|
| 116937 | #define L2_CREDIT_CONTROL_2__FLTCMBCredits_MASK 0x00003F00L |
|---|
| 116938 | #define L2_CREDIT_CONTROL_2__FLTCMBOverride_MASK 0x00008000L |
|---|
| 116939 | #define L2_CREDIT_CONTROL_2__FCELCredits_MASK 0x003F0000L |
|---|
| 116940 | #define L2_CREDIT_CONTROL_2__FCELOverride_MASK 0x00800000L |
|---|
| 116941 | #define L2_CREDIT_CONTROL_2__PPR_logger_credits_MASK 0x0F000000L |
|---|
| 116942 | //L2A_UPDATE_FILTER_CNTL |
|---|
| 116943 | #define L2A_UPDATE_FILTER_CNTL__L2a_Update_Filter_Bypass__SHIFT 0x0 |
|---|
| 116944 | #define L2A_UPDATE_FILTER_CNTL__L2a_Update_Filter_RdLatency__SHIFT 0x1 |
|---|
| 116945 | #define L2A_UPDATE_FILTER_CNTL__L2a_Update_Filter_Bypass_MASK 0x00000001L |
|---|
| 116946 | #define L2A_UPDATE_FILTER_CNTL__L2a_Update_Filter_RdLatency_MASK 0x0000001EL |
|---|
| 116947 | //L2_ERR_RULE_CONTROL_3 |
|---|
| 116948 | #define L2_ERR_RULE_CONTROL_3__ERRRuleLock1__SHIFT 0x0 |
|---|
| 116949 | #define L2_ERR_RULE_CONTROL_3__ERRRuleDisable3__SHIFT 0x4 |
|---|
| 116950 | #define L2_ERR_RULE_CONTROL_3__ERRRuleLock1_MASK 0x00000001L |
|---|
| 116951 | #define L2_ERR_RULE_CONTROL_3__ERRRuleDisable3_MASK 0xFFFFFFF0L |
|---|
| 116952 | //L2_ERR_RULE_CONTROL_4 |
|---|
| 116953 | #define L2_ERR_RULE_CONTROL_4__ERRRuleDisable4__SHIFT 0x0 |
|---|
| 116954 | #define L2_ERR_RULE_CONTROL_4__ERRRuleDisable4_MASK 0xFFFFFFFFL |
|---|
| 116955 | //L2_ERR_RULE_CONTROL_5 |
|---|
| 116956 | #define L2_ERR_RULE_CONTROL_5__ERRRuleDisable5__SHIFT 0x0 |
|---|
| 116957 | #define L2_ERR_RULE_CONTROL_5__ERRRuleDisable5_MASK 0xFFFFFFFFL |
|---|
| 116958 | //L2_L2A_CK_GATE_CONTROL |
|---|
| 116959 | #define L2_L2A_CK_GATE_CONTROL__CKGateL2ARegsDisable__SHIFT 0x0 |
|---|
| 116960 | #define L2_L2A_CK_GATE_CONTROL__CKGateL2ADynamicDisable__SHIFT 0x1 |
|---|
| 116961 | #define L2_L2A_CK_GATE_CONTROL__CKGateL2ACacheDisable__SHIFT 0x2 |
|---|
| 116962 | #define L2_L2A_CK_GATE_CONTROL__CKGateL2ASpare__SHIFT 0x3 |
|---|
| 116963 | #define L2_L2A_CK_GATE_CONTROL__CKGateL2ALength__SHIFT 0x4 |
|---|
| 116964 | #define L2_L2A_CK_GATE_CONTROL__CKGateL2AStop__SHIFT 0x6 |
|---|
| 116965 | #define L2_L2A_CK_GATE_CONTROL__Reserved__SHIFT 0x8 |
|---|
| 116966 | #define L2_L2A_CK_GATE_CONTROL__CKGateL2ARegsDisable_MASK 0x00000001L |
|---|
| 116967 | #define L2_L2A_CK_GATE_CONTROL__CKGateL2ADynamicDisable_MASK 0x00000002L |
|---|
| 116968 | #define L2_L2A_CK_GATE_CONTROL__CKGateL2ACacheDisable_MASK 0x00000004L |
|---|
| 116969 | #define L2_L2A_CK_GATE_CONTROL__CKGateL2ASpare_MASK 0x00000008L |
|---|
| 116970 | #define L2_L2A_CK_GATE_CONTROL__CKGateL2ALength_MASK 0x00000030L |
|---|
| 116971 | #define L2_L2A_CK_GATE_CONTROL__CKGateL2AStop_MASK 0x000000C0L |
|---|
| 116972 | #define L2_L2A_CK_GATE_CONTROL__Reserved_MASK 0xFFFFFF00L |
|---|
| 116973 | //L2_L2A_PGSIZE_CONTROL |
|---|
| 116974 | #define L2_L2A_PGSIZE_CONTROL__L2AREG_GST_PGSIZE__SHIFT 0x0 |
|---|
| 116975 | #define L2_L2A_PGSIZE_CONTROL__L2AREG_HOST_PGSIZE__SHIFT 0x8 |
|---|
| 116976 | #define L2_L2A_PGSIZE_CONTROL__L2AREG_PTCSCAN_MODE__SHIFT 0x11 |
|---|
| 116977 | #define L2_L2A_PGSIZE_CONTROL__L2AREG_GST_PGSIZE_MASK 0x0000007FL |
|---|
| 116978 | #define L2_L2A_PGSIZE_CONTROL__L2AREG_HOST_PGSIZE_MASK 0x00007F00L |
|---|
| 116979 | #define L2_L2A_PGSIZE_CONTROL__L2AREG_PTCSCAN_MODE_MASK 0x000E0000L |
|---|
| 116980 | //L2_L2A_MEMPWR_GATE_1 |
|---|
| 116981 | #define L2_L2A_MEMPWR_GATE_1__L2AREG_LS_EN__SHIFT 0x0 |
|---|
| 116982 | #define L2_L2A_MEMPWR_GATE_1__L2AREG_DS_EN__SHIFT 0x1 |
|---|
| 116983 | #define L2_L2A_MEMPWR_GATE_1__L2AREG_SD_EN__SHIFT 0x2 |
|---|
| 116984 | #define L2_L2A_MEMPWR_GATE_1__L2AREG_CACHE_PGMEM_SEL__SHIFT 0x4 |
|---|
| 116985 | #define L2_L2A_MEMPWR_GATE_1__L2AREG_LS_EN_MASK 0x00000001L |
|---|
| 116986 | #define L2_L2A_MEMPWR_GATE_1__L2AREG_DS_EN_MASK 0x00000002L |
|---|
| 116987 | #define L2_L2A_MEMPWR_GATE_1__L2AREG_SD_EN_MASK 0x00000004L |
|---|
| 116988 | #define L2_L2A_MEMPWR_GATE_1__L2AREG_CACHE_PGMEM_SEL_MASK 0x00000010L |
|---|
| 116989 | //L2_L2A_MEMPWR_GATE_2 |
|---|
| 116990 | #define L2_L2A_MEMPWR_GATE_2__L2AREG_LS_thres__SHIFT 0x0 |
|---|
| 116991 | #define L2_L2A_MEMPWR_GATE_2__L2AREG_LS_thres_MASK 0xFFFFFFFFL |
|---|
| 116992 | //L2_L2A_MEMPWR_GATE_3 |
|---|
| 116993 | #define L2_L2A_MEMPWR_GATE_3__L2AREG_DS_thres__SHIFT 0x0 |
|---|
| 116994 | #define L2_L2A_MEMPWR_GATE_3__L2AREG_DS_thres_MASK 0xFFFFFFFFL |
|---|
| 116995 | //L2_L2A_MEMPWR_GATE_4 |
|---|
| 116996 | #define L2_L2A_MEMPWR_GATE_4__L2AREG_SD_thres__SHIFT 0x0 |
|---|
| 116997 | #define L2_L2A_MEMPWR_GATE_4__L2AREG_SD_thres_MASK 0xFFFFFFFFL |
|---|
| 116998 | //L2_L2A_MEMPWR_GATE_5 |
|---|
| 116999 | #define L2_L2A_MEMPWR_GATE_5__L2AREG_LS_Req_Maintain_Cnt__SHIFT 0x0 |
|---|
| 117000 | #define L2_L2A_MEMPWR_GATE_5__L2AREG_LS_Req_Maintain_Cnt_MASK 0xFFFFFFFFL |
|---|
| 117001 | //L2_L2A_MEMPWR_GATE_6 |
|---|
| 117002 | #define L2_L2A_MEMPWR_GATE_6__L2AREG_LS_Exit_Maintain_Cnt__SHIFT 0x0 |
|---|
| 117003 | #define L2_L2A_MEMPWR_GATE_6__L2AREG_LS_Exit_Maintain_Cnt_MASK 0xFFFFFFFFL |
|---|
| 117004 | //L2_L2A_MEMPWR_GATE_7 |
|---|
| 117005 | #define L2_L2A_MEMPWR_GATE_7__L2AREG_DS_Req_Maintain_Cnt__SHIFT 0x0 |
|---|
| 117006 | #define L2_L2A_MEMPWR_GATE_7__L2AREG_DS_Req_Maintain_Cnt_MASK 0xFFFFFFFFL |
|---|
| 117007 | //L2_L2A_MEMPWR_GATE_8 |
|---|
| 117008 | #define L2_L2A_MEMPWR_GATE_8__L2AREG_DS_Exit_Maintain_Cnt__SHIFT 0x0 |
|---|
| 117009 | #define L2_L2A_MEMPWR_GATE_8__L2AREG_DS_Exit_Maintain_Cnt_MASK 0xFFFFFFFFL |
|---|
| 117010 | //L2_L2A_MEMPWR_GATE_9 |
|---|
| 117011 | #define L2_L2A_MEMPWR_GATE_9__L2AREG_SD_Req_Maintain_Cnt__SHIFT 0x0 |
|---|
| 117012 | #define L2_L2A_MEMPWR_GATE_9__L2AREG_SD_Req_Maintain_Cnt_MASK 0xFFFFFFFFL |
|---|
| 117013 | //L2_PWRGATE_CNTRL_REG_0 |
|---|
| 117014 | #define L2_PWRGATE_CNTRL_REG_0__IP_PG_thres__SHIFT 0x0 |
|---|
| 117015 | #define L2_PWRGATE_CNTRL_REG_0__IP_PG_thres_MASK 0xFFFFFFFFL |
|---|
| 117016 | //L2_L2A_MEMPWR_GATE_10 |
|---|
| 117017 | #define L2_L2A_MEMPWR_GATE_10__L2AREG_SD_Exit_Maintain_Cnt__SHIFT 0x0 |
|---|
| 117018 | #define L2_L2A_MEMPWR_GATE_10__L2AREG_SD_Exit_Maintain_Cnt_MASK 0xFFFFFFFFL |
|---|
| 117019 | //L2_PWRGATE_CNTRL_REG_3 |
|---|
| 117020 | #define L2_PWRGATE_CNTRL_REG_3__IP_PG_en__SHIFT 0x0 |
|---|
| 117021 | #define L2_PWRGATE_CNTRL_REG_3__IP_PG_busy__SHIFT 0x1 |
|---|
| 117022 | #define L2_PWRGATE_CNTRL_REG_3__L2_PG_STATUS__SHIFT 0x2 |
|---|
| 117023 | #define L2_PWRGATE_CNTRL_REG_3__CFG_FW_PG_EXIT_EN__SHIFT 0x3 |
|---|
| 117024 | #define L2_PWRGATE_CNTRL_REG_3__IP_APC_GATE_DPG__SHIFT 0x5 |
|---|
| 117025 | #define L2_PWRGATE_CNTRL_REG_3__IP_PG_en_MASK 0x00000001L |
|---|
| 117026 | #define L2_PWRGATE_CNTRL_REG_3__IP_PG_busy_MASK 0x00000002L |
|---|
| 117027 | #define L2_PWRGATE_CNTRL_REG_3__L2_PG_STATUS_MASK 0x00000004L |
|---|
| 117028 | #define L2_PWRGATE_CNTRL_REG_3__CFG_FW_PG_EXIT_EN_MASK 0x00000018L |
|---|
| 117029 | #define L2_PWRGATE_CNTRL_REG_3__IP_APC_GATE_DPG_MASK 0x00000020L |
|---|
| 117030 | //L2_ECO_CNTRL_0 |
|---|
| 117031 | #define L2_ECO_CNTRL_0__L2_ECO_0__SHIFT 0x0 |
|---|
| 117032 | #define L2_ECO_CNTRL_0__L2_ECO_0_MASK 0xFFFFFFFFL |
|---|
| 117033 | |
|---|
| 117034 | |
|---|
| 117035 | // addressBlock: nbio_nbif0_bif_bx_pf_SYSPFVFDEC |
|---|
| 117036 | //BIF_BX_PF2_MM_INDEX |
|---|
| 117037 | #define BIF_BX_PF2_MM_INDEX__MM_OFFSET__SHIFT 0x0 |
|---|
| 117038 | #define BIF_BX_PF2_MM_INDEX__MM_APER__SHIFT 0x1f |
|---|
| 117039 | #define BIF_BX_PF2_MM_INDEX__MM_OFFSET_MASK 0x7FFFFFFFL |
|---|
| 117040 | #define BIF_BX_PF2_MM_INDEX__MM_APER_MASK 0x80000000L |
|---|
| 117041 | //BIF_BX_PF2_MM_DATA |
|---|
| 117042 | #define BIF_BX_PF2_MM_DATA__MM_DATA__SHIFT 0x0 |
|---|
| 117043 | #define BIF_BX_PF2_MM_DATA__MM_DATA_MASK 0xFFFFFFFFL |
|---|
| 117044 | //BIF_BX_PF2_MM_INDEX_HI |
|---|
| 117045 | #define BIF_BX_PF2_MM_INDEX_HI__MM_OFFSET_HI__SHIFT 0x0 |
|---|
| 117046 | #define BIF_BX_PF2_MM_INDEX_HI__MM_OFFSET_HI_MASK 0xFFFFFFFFL |
|---|
| 117047 | |
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| 117121 | #define BIF_BX2_BIOS_SCRATCH_15__BIOS_SCRATCH_15_MASK 0xFFFFFFFFL |
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| 117146 | #define BIF_BX2_BIF_UVD_INTR_CNTL__UVD_CMD_COMPLETE_MASK 0x00000001L |
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| 117147 | #define BIF_BX2_BIF_UVD_INTR_CNTL__UVD_HANG_SELF_RECOVERED_MASK 0x00000002L |
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| 117149 | #define BIF_BX2_BIF_UVD_INTR_CNTL__UVD_VM_BUSY_TRANSITION_MASK 0x00000008L |
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| 117150 | #define BIF_BX2_BIF_UVD_INTR_CNTL__UVD_INST_SEL_MASK 0xF0000000L |
|---|
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|---|
| 117155 | #define BIF_BX2_GFX_MMIOREG_CAM_REMAP_ADDR0__CAM_REMAP_ADDR0__SHIFT 0x0 |
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| 117156 | #define BIF_BX2_GFX_MMIOREG_CAM_REMAP_ADDR0__CAM_REMAP_ADDR0_MASK 0x000FFFFFL |
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| 117157 | //BIF_BX2_GFX_MMIOREG_CAM_ADDR1 |
|---|
| 117158 | #define BIF_BX2_GFX_MMIOREG_CAM_ADDR1__CAM_ADDR1__SHIFT 0x0 |
|---|
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|---|
| 117160 | //BIF_BX2_GFX_MMIOREG_CAM_REMAP_ADDR1 |
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| 117161 | #define BIF_BX2_GFX_MMIOREG_CAM_REMAP_ADDR1__CAM_REMAP_ADDR1__SHIFT 0x0 |
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| 117162 | #define BIF_BX2_GFX_MMIOREG_CAM_REMAP_ADDR1__CAM_REMAP_ADDR1_MASK 0x000FFFFFL |
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|---|
| 117166 | //BIF_BX2_GFX_MMIOREG_CAM_REMAP_ADDR2 |
|---|
| 117167 | #define BIF_BX2_GFX_MMIOREG_CAM_REMAP_ADDR2__CAM_REMAP_ADDR2__SHIFT 0x0 |
|---|
| 117168 | #define BIF_BX2_GFX_MMIOREG_CAM_REMAP_ADDR2__CAM_REMAP_ADDR2_MASK 0x000FFFFFL |
|---|
| 117169 | //BIF_BX2_GFX_MMIOREG_CAM_ADDR3 |
|---|
| 117170 | #define BIF_BX2_GFX_MMIOREG_CAM_ADDR3__CAM_ADDR3__SHIFT 0x0 |
|---|
| 117171 | #define BIF_BX2_GFX_MMIOREG_CAM_ADDR3__CAM_ADDR3_MASK 0x000FFFFFL |
|---|
| 117172 | //BIF_BX2_GFX_MMIOREG_CAM_REMAP_ADDR3 |
|---|
| 117173 | #define BIF_BX2_GFX_MMIOREG_CAM_REMAP_ADDR3__CAM_REMAP_ADDR3__SHIFT 0x0 |
|---|
| 117174 | #define BIF_BX2_GFX_MMIOREG_CAM_REMAP_ADDR3__CAM_REMAP_ADDR3_MASK 0x000FFFFFL |
|---|
| 117175 | //BIF_BX2_GFX_MMIOREG_CAM_ADDR4 |
|---|
| 117176 | #define BIF_BX2_GFX_MMIOREG_CAM_ADDR4__CAM_ADDR4__SHIFT 0x0 |
|---|
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|---|
| 117178 | //BIF_BX2_GFX_MMIOREG_CAM_REMAP_ADDR4 |
|---|
| 117179 | #define BIF_BX2_GFX_MMIOREG_CAM_REMAP_ADDR4__CAM_REMAP_ADDR4__SHIFT 0x0 |
|---|
| 117180 | #define BIF_BX2_GFX_MMIOREG_CAM_REMAP_ADDR4__CAM_REMAP_ADDR4_MASK 0x000FFFFFL |
|---|
| 117181 | //BIF_BX2_GFX_MMIOREG_CAM_ADDR5 |
|---|
| 117182 | #define BIF_BX2_GFX_MMIOREG_CAM_ADDR5__CAM_ADDR5__SHIFT 0x0 |
|---|
| 117183 | #define BIF_BX2_GFX_MMIOREG_CAM_ADDR5__CAM_ADDR5_MASK 0x000FFFFFL |
|---|
| 117184 | //BIF_BX2_GFX_MMIOREG_CAM_REMAP_ADDR5 |
|---|
| 117185 | #define BIF_BX2_GFX_MMIOREG_CAM_REMAP_ADDR5__CAM_REMAP_ADDR5__SHIFT 0x0 |
|---|
| 117186 | #define BIF_BX2_GFX_MMIOREG_CAM_REMAP_ADDR5__CAM_REMAP_ADDR5_MASK 0x000FFFFFL |
|---|
| 117187 | //BIF_BX2_GFX_MMIOREG_CAM_ADDR6 |
|---|
| 117188 | #define BIF_BX2_GFX_MMIOREG_CAM_ADDR6__CAM_ADDR6__SHIFT 0x0 |
|---|
| 117189 | #define BIF_BX2_GFX_MMIOREG_CAM_ADDR6__CAM_ADDR6_MASK 0x000FFFFFL |
|---|
| 117190 | //BIF_BX2_GFX_MMIOREG_CAM_REMAP_ADDR6 |
|---|
| 117191 | #define BIF_BX2_GFX_MMIOREG_CAM_REMAP_ADDR6__CAM_REMAP_ADDR6__SHIFT 0x0 |
|---|
| 117192 | #define BIF_BX2_GFX_MMIOREG_CAM_REMAP_ADDR6__CAM_REMAP_ADDR6_MASK 0x000FFFFFL |
|---|
| 117193 | //BIF_BX2_GFX_MMIOREG_CAM_ADDR7 |
|---|
| 117194 | #define BIF_BX2_GFX_MMIOREG_CAM_ADDR7__CAM_ADDR7__SHIFT 0x0 |
|---|
| 117195 | #define BIF_BX2_GFX_MMIOREG_CAM_ADDR7__CAM_ADDR7_MASK 0x000FFFFFL |
|---|
| 117196 | //BIF_BX2_GFX_MMIOREG_CAM_REMAP_ADDR7 |
|---|
| 117197 | #define BIF_BX2_GFX_MMIOREG_CAM_REMAP_ADDR7__CAM_REMAP_ADDR7__SHIFT 0x0 |
|---|
| 117198 | #define BIF_BX2_GFX_MMIOREG_CAM_REMAP_ADDR7__CAM_REMAP_ADDR7_MASK 0x000FFFFFL |
|---|
| 117199 | //BIF_BX2_GFX_MMIOREG_CAM_CNTL |
|---|
| 117200 | #define BIF_BX2_GFX_MMIOREG_CAM_CNTL__CAM_ENABLE__SHIFT 0x0 |
|---|
| 117201 | #define BIF_BX2_GFX_MMIOREG_CAM_CNTL__CAM_ENABLE_MASK 0x000000FFL |
|---|
| 117202 | //BIF_BX2_GFX_MMIOREG_CAM_ZERO_CPL |
|---|
| 117203 | #define BIF_BX2_GFX_MMIOREG_CAM_ZERO_CPL__CAM_ZERO_CPL__SHIFT 0x0 |
|---|
| 117204 | #define BIF_BX2_GFX_MMIOREG_CAM_ZERO_CPL__CAM_ZERO_CPL_MASK 0xFFFFFFFFL |
|---|
| 117205 | //BIF_BX2_GFX_MMIOREG_CAM_ONE_CPL |
|---|
| 117206 | #define BIF_BX2_GFX_MMIOREG_CAM_ONE_CPL__CAM_ONE_CPL__SHIFT 0x0 |
|---|
| 117207 | #define BIF_BX2_GFX_MMIOREG_CAM_ONE_CPL__CAM_ONE_CPL_MASK 0xFFFFFFFFL |
|---|
| 117208 | //BIF_BX2_GFX_MMIOREG_CAM_PROGRAMMABLE_CPL |
|---|
| 117209 | #define BIF_BX2_GFX_MMIOREG_CAM_PROGRAMMABLE_CPL__CAM_PROGRAMMABLE_CPL__SHIFT 0x0 |
|---|
| 117210 | #define BIF_BX2_GFX_MMIOREG_CAM_PROGRAMMABLE_CPL__CAM_PROGRAMMABLE_CPL_MASK 0xFFFFFFFFL |
|---|
| 117211 | |
|---|
| 117212 | |
|---|
| 117213 | // addressBlock: nbio_nbif0_rcc_strap_BIFDEC1 |
|---|
| 117214 | //RCC_STRAP3_RCC_BIF_STRAP0 |
|---|
| 117215 | #define RCC_STRAP3_RCC_BIF_STRAP0__STRAP_GEN4_DIS_PIN__SHIFT 0x0 |
|---|
| 117216 | #define RCC_STRAP3_RCC_BIF_STRAP0__STRAP_VGA_DIS_PIN__SHIFT 0x2 |
|---|
| 117217 | #define RCC_STRAP3_RCC_BIF_STRAP0__STRAP_MEM_AP_SIZE_PIN__SHIFT 0x3 |
|---|
| 117218 | #define RCC_STRAP3_RCC_BIF_STRAP0__STRAP_BIOS_ROM_EN_PIN__SHIFT 0x6 |
|---|
| 117219 | #define RCC_STRAP3_RCC_BIF_STRAP0__STRAP_PX_CAPABLE__SHIFT 0x7 |
|---|
| 117220 | #define RCC_STRAP3_RCC_BIF_STRAP0__STRAP_BIF_KILL_GEN3__SHIFT 0x8 |
|---|
| 117221 | #define RCC_STRAP3_RCC_BIF_STRAP0__STRAP_MSI_FIRST_BE_FULL_PAYLOAD_EN__SHIFT 0x9 |
|---|
| 117222 | #define RCC_STRAP3_RCC_BIF_STRAP0__STRAP_NBIF_IGNORE_ERR_INFLR__SHIFT 0xa |
|---|
| 117223 | #define RCC_STRAP3_RCC_BIF_STRAP0__STRAP_PME_SUPPORT_COMPLIANCE_EN__SHIFT 0xb |
|---|
| 117224 | #define RCC_STRAP3_RCC_BIF_STRAP0__STRAP_RX_IGNORE_EP_ERR__SHIFT 0xc |
|---|
| 117225 | #define RCC_STRAP3_RCC_BIF_STRAP0__STRAP_RX_IGNORE_MSG_ERR__SHIFT 0xd |
|---|
| 117226 | #define RCC_STRAP3_RCC_BIF_STRAP0__STRAP_RX_IGNORE_MAX_PAYLOAD_ERR__SHIFT 0xe |
|---|
| 117227 | #define RCC_STRAP3_RCC_BIF_STRAP0__STRAP_RX_IGNORE_SHORTPREFIX_ERR_DN__SHIFT 0xf |
|---|
| 117228 | #define RCC_STRAP3_RCC_BIF_STRAP0__STRAP_RX_IGNORE_TC_ERR__SHIFT 0x10 |
|---|
| 117229 | #define RCC_STRAP3_RCC_BIF_STRAP0__STRAP_RX_IGNORE_TC_ERR_DN__SHIFT 0x11 |
|---|
| 117230 | #define RCC_STRAP3_RCC_BIF_STRAP0__STRAP_GEN3_DIS__SHIFT 0x18 |
|---|
| 117231 | #define RCC_STRAP3_RCC_BIF_STRAP0__STRAP_BIF_KILL_GEN4__SHIFT 0x19 |
|---|
| 117232 | #define RCC_STRAP3_RCC_BIF_STRAP0__STRAP_QUICKSIM_START__SHIFT 0x1a |
|---|
| 117233 | #define RCC_STRAP3_RCC_BIF_STRAP0__STRAP_NO_RO_ENABLED_P2P_PASSING__SHIFT 0x1b |
|---|
| 117234 | #define RCC_STRAP3_RCC_BIF_STRAP0__STRAP_CFG0_RD_VF_BUSNUM_CHK_EN__SHIFT 0x1d |
|---|
| 117235 | #define RCC_STRAP3_RCC_BIF_STRAP0__STRAP_BIGAPU_MODE__SHIFT 0x1e |
|---|
| 117236 | #define RCC_STRAP3_RCC_BIF_STRAP0__STRAP_LINK_DOWN_RESET_EN__SHIFT 0x1f |
|---|
| 117237 | #define RCC_STRAP3_RCC_BIF_STRAP0__STRAP_GEN4_DIS_PIN_MASK 0x00000001L |
|---|
| 117238 | #define RCC_STRAP3_RCC_BIF_STRAP0__STRAP_VGA_DIS_PIN_MASK 0x00000004L |
|---|
| 117239 | #define RCC_STRAP3_RCC_BIF_STRAP0__STRAP_MEM_AP_SIZE_PIN_MASK 0x00000038L |
|---|
| 117240 | #define RCC_STRAP3_RCC_BIF_STRAP0__STRAP_BIOS_ROM_EN_PIN_MASK 0x00000040L |
|---|
| 117241 | #define RCC_STRAP3_RCC_BIF_STRAP0__STRAP_PX_CAPABLE_MASK 0x00000080L |
|---|
| 117242 | #define RCC_STRAP3_RCC_BIF_STRAP0__STRAP_BIF_KILL_GEN3_MASK 0x00000100L |
|---|
| 117243 | #define RCC_STRAP3_RCC_BIF_STRAP0__STRAP_MSI_FIRST_BE_FULL_PAYLOAD_EN_MASK 0x00000200L |
|---|
| 117244 | #define RCC_STRAP3_RCC_BIF_STRAP0__STRAP_NBIF_IGNORE_ERR_INFLR_MASK 0x00000400L |
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| 117245 | #define RCC_STRAP3_RCC_BIF_STRAP0__STRAP_PME_SUPPORT_COMPLIANCE_EN_MASK 0x00000800L |
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| 117246 | #define RCC_STRAP3_RCC_BIF_STRAP0__STRAP_RX_IGNORE_EP_ERR_MASK 0x00001000L |
|---|
| 117247 | #define RCC_STRAP3_RCC_BIF_STRAP0__STRAP_RX_IGNORE_MSG_ERR_MASK 0x00002000L |
|---|
| 117248 | #define RCC_STRAP3_RCC_BIF_STRAP0__STRAP_RX_IGNORE_MAX_PAYLOAD_ERR_MASK 0x00004000L |
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| 117249 | #define RCC_STRAP3_RCC_BIF_STRAP0__STRAP_RX_IGNORE_SHORTPREFIX_ERR_DN_MASK 0x00008000L |
|---|
| 117250 | #define RCC_STRAP3_RCC_BIF_STRAP0__STRAP_RX_IGNORE_TC_ERR_MASK 0x00010000L |
|---|
| 117251 | #define RCC_STRAP3_RCC_BIF_STRAP0__STRAP_RX_IGNORE_TC_ERR_DN_MASK 0x00020000L |
|---|
| 117252 | #define RCC_STRAP3_RCC_BIF_STRAP0__STRAP_GEN3_DIS_MASK 0x01000000L |
|---|
| 117253 | #define RCC_STRAP3_RCC_BIF_STRAP0__STRAP_BIF_KILL_GEN4_MASK 0x02000000L |
|---|
| 117254 | #define RCC_STRAP3_RCC_BIF_STRAP0__STRAP_QUICKSIM_START_MASK 0x04000000L |
|---|
| 117255 | #define RCC_STRAP3_RCC_BIF_STRAP0__STRAP_NO_RO_ENABLED_P2P_PASSING_MASK 0x08000000L |
|---|
| 117256 | #define RCC_STRAP3_RCC_BIF_STRAP0__STRAP_CFG0_RD_VF_BUSNUM_CHK_EN_MASK 0x20000000L |
|---|
| 117257 | #define RCC_STRAP3_RCC_BIF_STRAP0__STRAP_BIGAPU_MODE_MASK 0x40000000L |
|---|
| 117258 | #define RCC_STRAP3_RCC_BIF_STRAP0__STRAP_LINK_DOWN_RESET_EN_MASK 0x80000000L |
|---|
| 117259 | //RCC_STRAP3_RCC_BIF_STRAP1 |
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| 117260 | #define RCC_STRAP3_RCC_BIF_STRAP1__FUSESTRAP_VALID__SHIFT 0x0 |
|---|
| 117261 | #define RCC_STRAP3_RCC_BIF_STRAP1__ROMSTRAP_VALID__SHIFT 0x1 |
|---|
| 117262 | #define RCC_STRAP3_RCC_BIF_STRAP1__WRITE_DISABLE__SHIFT 0x2 |
|---|
| 117263 | #define RCC_STRAP3_RCC_BIF_STRAP1__STRAP_ECRC_INTERMEDIATE_CHK_EN__SHIFT 0x3 |
|---|
| 117264 | #define RCC_STRAP3_RCC_BIF_STRAP1__STRAP_IGNORE_E2E_PREFIX_UR_SWUS__SHIFT 0x5 |
|---|
| 117265 | #define RCC_STRAP3_RCC_BIF_STRAP1__STRAP_MARGINING_USES_SOFTWARE__SHIFT 0x6 |
|---|
| 117266 | #define RCC_STRAP3_RCC_BIF_STRAP1__STRAP_MARGINING_READY__SHIFT 0x7 |
|---|
| 117267 | #define RCC_STRAP3_RCC_BIF_STRAP1__STRAP_SWUS_APER_EN__SHIFT 0x8 |
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|---|
| 117270 | #define RCC_STRAP3_RCC_BIF_STRAP1__STRAP_SWUS_APER_PREFETCHABLE__SHIFT 0xc |
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| 117271 | #define RCC_STRAP3_RCC_BIF_STRAP1__STRAP_HWREV_LSB2__SHIFT 0xd |
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|---|
| 117273 | #define RCC_STRAP3_RCC_BIF_STRAP1__STRAP_LINK_RST_CFG_ONLY__SHIFT 0x11 |
|---|
| 117274 | #define RCC_STRAP3_RCC_BIF_STRAP1__STRAP_BIF_IOV_LKRST_DIS__SHIFT 0x12 |
|---|
| 117275 | #define RCC_STRAP3_RCC_BIF_STRAP1__STRAP_DLF_EN__SHIFT 0x13 |
|---|
| 117276 | #define RCC_STRAP3_RCC_BIF_STRAP1__STRAP_PHY_16GT_EN__SHIFT 0x14 |
|---|
| 117277 | #define RCC_STRAP3_RCC_BIF_STRAP1__STRAP_MARGIN_EN__SHIFT 0x15 |
|---|
| 117278 | #define RCC_STRAP3_RCC_BIF_STRAP1__STRAP_BIF_PSN_UR_RPT_EN__SHIFT 0x16 |
|---|
| 117279 | #define RCC_STRAP3_RCC_BIF_STRAP1__STRAP_BIF_SLOT_POWER_SUPPORT_EN__SHIFT 0x17 |
|---|
| 117280 | #define RCC_STRAP3_RCC_BIF_STRAP1__STRAP_GFX_FUNC_LTR_MODE__SHIFT 0x1a |
|---|
| 117281 | #define RCC_STRAP3_RCC_BIF_STRAP1__STRAP_GSI_SMN_POSTWR_MULTI_EN__SHIFT 0x1b |
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| 117282 | #define RCC_STRAP3_RCC_BIF_STRAP1__STRAP_DLF_EN_EP__SHIFT 0x1d |
|---|
| 117283 | #define RCC_STRAP3_RCC_BIF_STRAP1__STRAP_AP_EN__SHIFT 0x1e |
|---|
| 117284 | #define RCC_STRAP3_RCC_BIF_STRAP1__STRAP_AP_EN_DN__SHIFT 0x1f |
|---|
| 117285 | #define RCC_STRAP3_RCC_BIF_STRAP1__FUSESTRAP_VALID_MASK 0x00000001L |
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| 117286 | #define RCC_STRAP3_RCC_BIF_STRAP1__ROMSTRAP_VALID_MASK 0x00000002L |
|---|
| 117287 | #define RCC_STRAP3_RCC_BIF_STRAP1__WRITE_DISABLE_MASK 0x00000004L |
|---|
| 117288 | #define RCC_STRAP3_RCC_BIF_STRAP1__STRAP_ECRC_INTERMEDIATE_CHK_EN_MASK 0x00000008L |
|---|
| 117289 | #define RCC_STRAP3_RCC_BIF_STRAP1__STRAP_IGNORE_E2E_PREFIX_UR_SWUS_MASK 0x00000020L |
|---|
| 117290 | #define RCC_STRAP3_RCC_BIF_STRAP1__STRAP_MARGINING_USES_SOFTWARE_MASK 0x00000040L |
|---|
| 117291 | #define RCC_STRAP3_RCC_BIF_STRAP1__STRAP_MARGINING_READY_MASK 0x00000080L |
|---|
| 117292 | #define RCC_STRAP3_RCC_BIF_STRAP1__STRAP_SWUS_APER_EN_MASK 0x00000100L |
|---|
| 117293 | #define RCC_STRAP3_RCC_BIF_STRAP1__STRAP_SWUS_64BAR_EN_MASK 0x00000200L |
|---|
| 117294 | #define RCC_STRAP3_RCC_BIF_STRAP1__STRAP_SWUS_AP_SIZE_MASK 0x00000C00L |
|---|
| 117295 | #define RCC_STRAP3_RCC_BIF_STRAP1__STRAP_SWUS_APER_PREFETCHABLE_MASK 0x00001000L |
|---|
| 117296 | #define RCC_STRAP3_RCC_BIF_STRAP1__STRAP_HWREV_LSB2_MASK 0x00006000L |
|---|
| 117297 | #define RCC_STRAP3_RCC_BIF_STRAP1__STRAP_SWREV_LSB2_MASK 0x00018000L |
|---|
| 117298 | #define RCC_STRAP3_RCC_BIF_STRAP1__STRAP_LINK_RST_CFG_ONLY_MASK 0x00020000L |
|---|
| 117299 | #define RCC_STRAP3_RCC_BIF_STRAP1__STRAP_BIF_IOV_LKRST_DIS_MASK 0x00040000L |
|---|
| 117300 | #define RCC_STRAP3_RCC_BIF_STRAP1__STRAP_DLF_EN_MASK 0x00080000L |
|---|
| 117301 | #define RCC_STRAP3_RCC_BIF_STRAP1__STRAP_PHY_16GT_EN_MASK 0x00100000L |
|---|
| 117302 | #define RCC_STRAP3_RCC_BIF_STRAP1__STRAP_MARGIN_EN_MASK 0x00200000L |
|---|
| 117303 | #define RCC_STRAP3_RCC_BIF_STRAP1__STRAP_BIF_PSN_UR_RPT_EN_MASK 0x00400000L |
|---|
| 117304 | #define RCC_STRAP3_RCC_BIF_STRAP1__STRAP_BIF_SLOT_POWER_SUPPORT_EN_MASK 0x00800000L |
|---|
| 117305 | #define RCC_STRAP3_RCC_BIF_STRAP1__STRAP_GFX_FUNC_LTR_MODE_MASK 0x04000000L |
|---|
| 117306 | #define RCC_STRAP3_RCC_BIF_STRAP1__STRAP_GSI_SMN_POSTWR_MULTI_EN_MASK 0x18000000L |
|---|
| 117307 | #define RCC_STRAP3_RCC_BIF_STRAP1__STRAP_DLF_EN_EP_MASK 0x20000000L |
|---|
| 117308 | #define RCC_STRAP3_RCC_BIF_STRAP1__STRAP_AP_EN_MASK 0x40000000L |
|---|
| 117309 | #define RCC_STRAP3_RCC_BIF_STRAP1__STRAP_AP_EN_DN_MASK 0x80000000L |
|---|
| 117310 | //RCC_STRAP3_RCC_BIF_STRAP2 |
|---|
| 117311 | #define RCC_STRAP3_RCC_BIF_STRAP2__STRAP_PCIESWUS_INDEX_APER_RANGE__SHIFT 0x0 |
|---|
| 117312 | #define RCC_STRAP3_RCC_BIF_STRAP2__STRAP_SUC_IND_ACCESS_DIS__SHIFT 0x3 |
|---|
| 117313 | #define RCC_STRAP3_RCC_BIF_STRAP2__STRAP_SUM_IND_ACCESS_DIS__SHIFT 0x4 |
|---|
| 117314 | #define RCC_STRAP3_RCC_BIF_STRAP2__STRAP_ENDP_LINKDOWN_DROP_DMA__SHIFT 0x5 |
|---|
| 117315 | #define RCC_STRAP3_RCC_BIF_STRAP2__STRAP_SWITCH_LINKDOWN_DROP_DMA__SHIFT 0x6 |
|---|
| 117316 | #define RCC_STRAP3_RCC_BIF_STRAP2__STRAP_SWUS_SEC_LVL_OVRD_EN__SHIFT 0x7 |
|---|
| 117317 | #define RCC_STRAP3_RCC_BIF_STRAP2__STRAP_GMI_DNS_SDP_CLKREQ_TOGGLE_DIS__SHIFT 0x8 |
|---|
| 117318 | #define RCC_STRAP3_RCC_BIF_STRAP2__STRAP_ACS_MSKSEV_EP_HIDE_DIS__SHIFT 0x9 |
|---|
| 117319 | #define RCC_STRAP3_RCC_BIF_STRAP2__STRAP_CFG_PG_FW_INTERLOCK_EXIT_EN__SHIFT 0xa |
|---|
| 117320 | #define RCC_STRAP3_RCC_BIF_STRAP2__RESERVED_BIF_STRAP2__SHIFT 0xd |
|---|
| 117321 | #define RCC_STRAP3_RCC_BIF_STRAP2__STRAP_LTR_IN_ASPML1_DIS__SHIFT 0xe |
|---|
| 117322 | #define RCC_STRAP3_RCC_BIF_STRAP2__STRAP_GFXAZ_POWERSTATE_INTERLOCK_EN__SHIFT 0xf |
|---|
| 117323 | #define RCC_STRAP3_RCC_BIF_STRAP2__STRAP_PWRBRK_DEGLITCH_CYCLE__SHIFT 0x10 |
|---|
| 117324 | #define RCC_STRAP3_RCC_BIF_STRAP2__STRAP_PWRBRK_DEGLITCH_BYPASS__SHIFT 0x18 |
|---|
| 117325 | #define RCC_STRAP3_RCC_BIF_STRAP2__STRAP_VLINK_PMETO_LDN_EXIT_BY_LNKRST_DIS__SHIFT 0x1f |
|---|
| 117326 | #define RCC_STRAP3_RCC_BIF_STRAP2__STRAP_PCIESWUS_INDEX_APER_RANGE_MASK 0x00000001L |
|---|
| 117327 | #define RCC_STRAP3_RCC_BIF_STRAP2__STRAP_SUC_IND_ACCESS_DIS_MASK 0x00000008L |
|---|
| 117328 | #define RCC_STRAP3_RCC_BIF_STRAP2__STRAP_SUM_IND_ACCESS_DIS_MASK 0x00000010L |
|---|
| 117329 | #define RCC_STRAP3_RCC_BIF_STRAP2__STRAP_ENDP_LINKDOWN_DROP_DMA_MASK 0x00000020L |
|---|
| 117330 | #define RCC_STRAP3_RCC_BIF_STRAP2__STRAP_SWITCH_LINKDOWN_DROP_DMA_MASK 0x00000040L |
|---|
| 117331 | #define RCC_STRAP3_RCC_BIF_STRAP2__STRAP_SWUS_SEC_LVL_OVRD_EN_MASK 0x00000080L |
|---|
| 117332 | #define RCC_STRAP3_RCC_BIF_STRAP2__STRAP_GMI_DNS_SDP_CLKREQ_TOGGLE_DIS_MASK 0x00000100L |
|---|
| 117333 | #define RCC_STRAP3_RCC_BIF_STRAP2__STRAP_ACS_MSKSEV_EP_HIDE_DIS_MASK 0x00000200L |
|---|
| 117334 | #define RCC_STRAP3_RCC_BIF_STRAP2__STRAP_CFG_PG_FW_INTERLOCK_EXIT_EN_MASK 0x00000C00L |
|---|
| 117335 | #define RCC_STRAP3_RCC_BIF_STRAP2__RESERVED_BIF_STRAP2_MASK 0x00002000L |
|---|
| 117336 | #define RCC_STRAP3_RCC_BIF_STRAP2__STRAP_LTR_IN_ASPML1_DIS_MASK 0x00004000L |
|---|
| 117337 | #define RCC_STRAP3_RCC_BIF_STRAP2__STRAP_GFXAZ_POWERSTATE_INTERLOCK_EN_MASK 0x00008000L |
|---|
| 117338 | #define RCC_STRAP3_RCC_BIF_STRAP2__STRAP_PWRBRK_DEGLITCH_CYCLE_MASK 0x00FF0000L |
|---|
| 117339 | #define RCC_STRAP3_RCC_BIF_STRAP2__STRAP_PWRBRK_DEGLITCH_BYPASS_MASK 0x01000000L |
|---|
| 117340 | #define RCC_STRAP3_RCC_BIF_STRAP2__STRAP_VLINK_PMETO_LDN_EXIT_BY_LNKRST_DIS_MASK 0x80000000L |
|---|
| 117341 | //RCC_STRAP3_RCC_BIF_STRAP3 |
|---|
| 117342 | #define RCC_STRAP3_RCC_BIF_STRAP3__STRAP_VLINK_ASPM_IDLE_TIMER__SHIFT 0x0 |
|---|
| 117343 | #define RCC_STRAP3_RCC_BIF_STRAP3__STRAP_VLINK_PM_L1_ENTRY_TIMER__SHIFT 0x10 |
|---|
| 117344 | #define RCC_STRAP3_RCC_BIF_STRAP3__STRAP_VLINK_ASPM_IDLE_TIMER_MASK 0x0000FFFFL |
|---|
| 117345 | #define RCC_STRAP3_RCC_BIF_STRAP3__STRAP_VLINK_PM_L1_ENTRY_TIMER_MASK 0xFFFF0000L |
|---|
| 117346 | //RCC_STRAP3_RCC_BIF_STRAP4 |
|---|
| 117347 | #define RCC_STRAP3_RCC_BIF_STRAP4__STRAP_VLINK_L0S_EXIT_TIMER__SHIFT 0x0 |
|---|
| 117348 | #define RCC_STRAP3_RCC_BIF_STRAP4__STRAP_VLINK_L1_EXIT_TIMER__SHIFT 0x10 |
|---|
| 117349 | #define RCC_STRAP3_RCC_BIF_STRAP4__STRAP_VLINK_L0S_EXIT_TIMER_MASK 0x0000FFFFL |
|---|
| 117350 | #define RCC_STRAP3_RCC_BIF_STRAP4__STRAP_VLINK_L1_EXIT_TIMER_MASK 0xFFFF0000L |
|---|
| 117351 | //RCC_STRAP3_RCC_BIF_STRAP5 |
|---|
| 117352 | #define RCC_STRAP3_RCC_BIF_STRAP5__STRAP_VLINK_LDN_ENTRY_TIMER__SHIFT 0x0 |
|---|
| 117353 | #define RCC_STRAP3_RCC_BIF_STRAP5__STRAP_VLINK_LDN_ON_SWUS_LDN_EN__SHIFT 0x10 |
|---|
| 117354 | #define RCC_STRAP3_RCC_BIF_STRAP5__STRAP_VLINK_LDN_ON_SWUS_SECRST_EN__SHIFT 0x11 |
|---|
| 117355 | #define RCC_STRAP3_RCC_BIF_STRAP5__STRAP_VLINK_ENTER_COMPLIANCE_DIS__SHIFT 0x12 |
|---|
| 117356 | #define RCC_STRAP3_RCC_BIF_STRAP5__STRAP_IGNORE_PSN_ON_VDM1_DIS__SHIFT 0x13 |
|---|
| 117357 | #define RCC_STRAP3_RCC_BIF_STRAP5__STRAP_SMN_ERR_STATUS_MASK_EN_UPS__SHIFT 0x14 |
|---|
| 117358 | #define RCC_STRAP3_RCC_BIF_STRAP5__STRAP_REG_PROTECTION_DIS__SHIFT 0x15 |
|---|
| 117359 | #define RCC_STRAP3_RCC_BIF_STRAP5__STRAP_SMN_ERRRSP_DATA_FORCE__SHIFT 0x16 |
|---|
| 117360 | #define RCC_STRAP3_RCC_BIF_STRAP5__STRAP_INTERMEDIATERSP_DATA_ALLF_DATA_FORCE__SHIFT 0x18 |
|---|
| 117361 | #define RCC_STRAP3_RCC_BIF_STRAP5__STRAP_EMER_POWER_REDUCTION_SUPPORTED__SHIFT 0x19 |
|---|
| 117362 | #define RCC_STRAP3_RCC_BIF_STRAP5__STRAP_EMER_POWER_REDUCTION_INIT_REQ__SHIFT 0x1b |
|---|
| 117363 | #define RCC_STRAP3_RCC_BIF_STRAP5__STRAP_PWRBRK_STATUS_TIMER__SHIFT 0x1c |
|---|
| 117364 | #define RCC_STRAP3_RCC_BIF_STRAP5__STRAP_VLINK_LDN_ENTRY_TIMER_MASK 0x0000FFFFL |
|---|
| 117365 | #define RCC_STRAP3_RCC_BIF_STRAP5__STRAP_VLINK_LDN_ON_SWUS_LDN_EN_MASK 0x00010000L |
|---|
| 117366 | #define RCC_STRAP3_RCC_BIF_STRAP5__STRAP_VLINK_LDN_ON_SWUS_SECRST_EN_MASK 0x00020000L |
|---|
| 117367 | #define RCC_STRAP3_RCC_BIF_STRAP5__STRAP_VLINK_ENTER_COMPLIANCE_DIS_MASK 0x00040000L |
|---|
| 117368 | #define RCC_STRAP3_RCC_BIF_STRAP5__STRAP_IGNORE_PSN_ON_VDM1_DIS_MASK 0x00080000L |
|---|
| 117369 | #define RCC_STRAP3_RCC_BIF_STRAP5__STRAP_SMN_ERR_STATUS_MASK_EN_UPS_MASK 0x00100000L |
|---|
| 117370 | #define RCC_STRAP3_RCC_BIF_STRAP5__STRAP_REG_PROTECTION_DIS_MASK 0x00200000L |
|---|
| 117371 | #define RCC_STRAP3_RCC_BIF_STRAP5__STRAP_SMN_ERRRSP_DATA_FORCE_MASK 0x00C00000L |
|---|
| 117372 | #define RCC_STRAP3_RCC_BIF_STRAP5__STRAP_INTERMEDIATERSP_DATA_ALLF_DATA_FORCE_MASK 0x01000000L |
|---|
| 117373 | #define RCC_STRAP3_RCC_BIF_STRAP5__STRAP_EMER_POWER_REDUCTION_SUPPORTED_MASK 0x06000000L |
|---|
| 117374 | #define RCC_STRAP3_RCC_BIF_STRAP5__STRAP_EMER_POWER_REDUCTION_INIT_REQ_MASK 0x08000000L |
|---|
| 117375 | #define RCC_STRAP3_RCC_BIF_STRAP5__STRAP_PWRBRK_STATUS_TIMER_MASK 0x70000000L |
|---|
| 117376 | //RCC_STRAP3_RCC_BIF_STRAP6 |
|---|
| 117377 | #define RCC_STRAP3_RCC_BIF_STRAP6__STRAP_GEN5_DIS_PIN__SHIFT 0x0 |
|---|
| 117378 | #define RCC_STRAP3_RCC_BIF_STRAP6__STRAP_BIF_KILL_GEN5__SHIFT 0x1 |
|---|
| 117379 | #define RCC_STRAP3_RCC_BIF_STRAP6__STRAP_PHY_32GT_EN__SHIFT 0x2 |
|---|
| 117380 | #define RCC_STRAP3_RCC_BIF_STRAP6__STRAP_GEN5_DIS_PIN_MASK 0x00000001L |
|---|
| 117381 | #define RCC_STRAP3_RCC_BIF_STRAP6__STRAP_BIF_KILL_GEN5_MASK 0x00000002L |
|---|
| 117382 | #define RCC_STRAP3_RCC_BIF_STRAP6__STRAP_PHY_32GT_EN_MASK 0x00000004L |
|---|
| 117383 | //RCC_STRAP3_RCC_DEV0_PORT_STRAP0 |
|---|
| 117384 | #define RCC_STRAP3_RCC_DEV0_PORT_STRAP0__STRAP_ARI_EN_DN_DEV0__SHIFT 0x1 |
|---|
| 117385 | #define RCC_STRAP3_RCC_DEV0_PORT_STRAP0__STRAP_ACS_EN_DN_DEV0__SHIFT 0x2 |
|---|
| 117386 | #define RCC_STRAP3_RCC_DEV0_PORT_STRAP0__STRAP_AER_EN_DN_DEV0__SHIFT 0x3 |
|---|
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| 117390 | #define RCC_STRAP3_RCC_DEV0_PORT_STRAP0__STRAP_IGNORE_E2E_PREFIX_UR_DN_DEV0__SHIFT 0x18 |
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| 117396 | #define RCC_STRAP3_RCC_DEV0_PORT_STRAP0__STRAP_AER_EN_DN_DEV0_MASK 0x00000008L |
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| 117418 | #define RCC_STRAP3_RCC_DEV0_PORT_STRAP10__STRAP_NO_EQ_NEED_SUPPORTED_DN_DEV0_MASK 0x00000002L |
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| 117430 | #define RCC_STRAP3_RCC_DEV0_PORT_STRAP11__STRAP_RTR_RESET_TIME_DN_DEV0_MASK 0x0FFF0000L |
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| 117433 | //RCC_STRAP3_RCC_DEV0_PORT_STRAP12 |
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| 117434 | #define RCC_STRAP3_RCC_DEV0_PORT_STRAP12__STRAP_MODIFIED_TS_INFOR2_DEV0__SHIFT 0x0 |
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| 117436 | //RCC_STRAP3_RCC_DEV0_PORT_STRAP13 |
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| 117437 | #define RCC_STRAP3_RCC_DEV0_PORT_STRAP13__STRAP_ALTERNATE_PROTOCOL_COUNT_DEV0__SHIFT 0x0 |
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| 117438 | #define RCC_STRAP3_RCC_DEV0_PORT_STRAP13__STRAP_ALTERNATE_PROTOCOL_SELECTIVE_ENABLE_SUPPORTED_DEV0__SHIFT 0x8 |
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| 117440 | #define RCC_STRAP3_RCC_DEV0_PORT_STRAP13__STRAP_RTR_D3HOTD0_TIME_DN_DEV0__SHIFT 0x14 |
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| 117441 | #define RCC_STRAP3_RCC_DEV0_PORT_STRAP13__STRAP_ALTERNATE_PROTOCOL_COUNT_DEV0_MASK 0x000000FFL |
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| 117442 | #define RCC_STRAP3_RCC_DEV0_PORT_STRAP13__STRAP_ALTERNATE_PROTOCOL_SELECTIVE_ENABLE_SUPPORTED_DEV0_MASK 0x00000100L |
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| 117443 | #define RCC_STRAP3_RCC_DEV0_PORT_STRAP13__STRAP_ALTERNATE_PROTOCOL_DETAILS_DEV0_MASK 0x000FFE00L |
|---|
| 117444 | #define RCC_STRAP3_RCC_DEV0_PORT_STRAP13__STRAP_RTR_D3HOTD0_TIME_DN_DEV0_MASK 0xFFF00000L |
|---|
| 117445 | //RCC_STRAP3_RCC_DEV0_PORT_STRAP2 |
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| 117446 | #define RCC_STRAP3_RCC_DEV0_PORT_STRAP2__STRAP_DE_EMPHASIS_SEL_DN_DEV0__SHIFT 0x0 |
|---|
| 117447 | #define RCC_STRAP3_RCC_DEV0_PORT_STRAP2__STRAP_DSN_EN_DN_DEV0__SHIFT 0x1 |
|---|
| 117448 | #define RCC_STRAP3_RCC_DEV0_PORT_STRAP2__STRAP_E2E_PREFIX_EN_DEV0__SHIFT 0x2 |
|---|
| 117449 | #define RCC_STRAP3_RCC_DEV0_PORT_STRAP2__STRAP_ECN1P1_EN_DEV0__SHIFT 0x3 |
|---|
| 117450 | #define RCC_STRAP3_RCC_DEV0_PORT_STRAP2__STRAP_ECRC_CHECK_EN_DEV0__SHIFT 0x4 |
|---|
| 117451 | #define RCC_STRAP3_RCC_DEV0_PORT_STRAP2__STRAP_ECRC_GEN_EN_DEV0__SHIFT 0x5 |
|---|
| 117452 | #define RCC_STRAP3_RCC_DEV0_PORT_STRAP2__STRAP_ERR_REPORTING_DIS_DEV0__SHIFT 0x6 |
|---|
| 117453 | #define RCC_STRAP3_RCC_DEV0_PORT_STRAP2__STRAP_EXTENDED_FMT_SUPPORTED_DEV0__SHIFT 0x7 |
|---|
| 117454 | #define RCC_STRAP3_RCC_DEV0_PORT_STRAP2__STRAP_EXTENDED_TAG_ECN_EN_DEV0__SHIFT 0x8 |
|---|
| 117455 | #define RCC_STRAP3_RCC_DEV0_PORT_STRAP2__STRAP_EXT_VC_COUNT_DN_DEV0__SHIFT 0x9 |
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| 117456 | #define RCC_STRAP3_RCC_DEV0_PORT_STRAP2__STRAP_FIRST_RCVD_ERR_LOG_DN_DEV0__SHIFT 0xc |
|---|
| 117457 | #define RCC_STRAP3_RCC_DEV0_PORT_STRAP2__STRAP_POISONED_ADVISORY_NONFATAL_DN_DEV0__SHIFT 0xd |
|---|
| 117458 | #define RCC_STRAP3_RCC_DEV0_PORT_STRAP2__STRAP_GEN2_COMPLIANCE_DEV0__SHIFT 0xe |
|---|
| 117459 | #define RCC_STRAP3_RCC_DEV0_PORT_STRAP2__STRAP_GEN2_EN_DEV0__SHIFT 0xf |
|---|
| 117460 | #define RCC_STRAP3_RCC_DEV0_PORT_STRAP2__STRAP_GEN3_COMPLIANCE_DEV0__SHIFT 0x10 |
|---|
| 117461 | #define RCC_STRAP3_RCC_DEV0_PORT_STRAP2__STRAP_GEN4_COMPLIANCE_DEV0__SHIFT 0x11 |
|---|
| 117462 | #define RCC_STRAP3_RCC_DEV0_PORT_STRAP2__STRAP_L0S_ACCEPTABLE_LATENCY_DEV0__SHIFT 0x14 |
|---|
| 117463 | #define RCC_STRAP3_RCC_DEV0_PORT_STRAP2__STRAP_L0S_EXIT_LATENCY_DEV0__SHIFT 0x17 |
|---|
| 117464 | #define RCC_STRAP3_RCC_DEV0_PORT_STRAP2__STRAP_L1_ACCEPTABLE_LATENCY_DEV0__SHIFT 0x1a |
|---|
| 117465 | #define RCC_STRAP3_RCC_DEV0_PORT_STRAP2__STRAP_L1_EXIT_LATENCY_DEV0__SHIFT 0x1d |
|---|
| 117466 | #define RCC_STRAP3_RCC_DEV0_PORT_STRAP2__STRAP_DE_EMPHASIS_SEL_DN_DEV0_MASK 0x00000001L |
|---|
| 117467 | #define RCC_STRAP3_RCC_DEV0_PORT_STRAP2__STRAP_DSN_EN_DN_DEV0_MASK 0x00000002L |
|---|
| 117468 | #define RCC_STRAP3_RCC_DEV0_PORT_STRAP2__STRAP_E2E_PREFIX_EN_DEV0_MASK 0x00000004L |
|---|
| 117469 | #define RCC_STRAP3_RCC_DEV0_PORT_STRAP2__STRAP_ECN1P1_EN_DEV0_MASK 0x00000008L |
|---|
| 117470 | #define RCC_STRAP3_RCC_DEV0_PORT_STRAP2__STRAP_ECRC_CHECK_EN_DEV0_MASK 0x00000010L |
|---|
| 117471 | #define RCC_STRAP3_RCC_DEV0_PORT_STRAP2__STRAP_ECRC_GEN_EN_DEV0_MASK 0x00000020L |
|---|
| 117472 | #define RCC_STRAP3_RCC_DEV0_PORT_STRAP2__STRAP_ERR_REPORTING_DIS_DEV0_MASK 0x00000040L |
|---|
| 117473 | #define RCC_STRAP3_RCC_DEV0_PORT_STRAP2__STRAP_EXTENDED_FMT_SUPPORTED_DEV0_MASK 0x00000080L |
|---|
| 117474 | #define RCC_STRAP3_RCC_DEV0_PORT_STRAP2__STRAP_EXTENDED_TAG_ECN_EN_DEV0_MASK 0x00000100L |
|---|
| 117475 | #define RCC_STRAP3_RCC_DEV0_PORT_STRAP2__STRAP_EXT_VC_COUNT_DN_DEV0_MASK 0x00000E00L |
|---|
| 117476 | #define RCC_STRAP3_RCC_DEV0_PORT_STRAP2__STRAP_FIRST_RCVD_ERR_LOG_DN_DEV0_MASK 0x00001000L |
|---|
| 117477 | #define RCC_STRAP3_RCC_DEV0_PORT_STRAP2__STRAP_POISONED_ADVISORY_NONFATAL_DN_DEV0_MASK 0x00002000L |
|---|
| 117478 | #define RCC_STRAP3_RCC_DEV0_PORT_STRAP2__STRAP_GEN2_COMPLIANCE_DEV0_MASK 0x00004000L |
|---|
| 117479 | #define RCC_STRAP3_RCC_DEV0_PORT_STRAP2__STRAP_GEN2_EN_DEV0_MASK 0x00008000L |
|---|
| 117480 | #define RCC_STRAP3_RCC_DEV0_PORT_STRAP2__STRAP_GEN3_COMPLIANCE_DEV0_MASK 0x00010000L |
|---|
| 117481 | #define RCC_STRAP3_RCC_DEV0_PORT_STRAP2__STRAP_GEN4_COMPLIANCE_DEV0_MASK 0x00020000L |
|---|
| 117482 | #define RCC_STRAP3_RCC_DEV0_PORT_STRAP2__STRAP_L0S_ACCEPTABLE_LATENCY_DEV0_MASK 0x00700000L |
|---|
| 117483 | #define RCC_STRAP3_RCC_DEV0_PORT_STRAP2__STRAP_L0S_EXIT_LATENCY_DEV0_MASK 0x03800000L |
|---|
| 117484 | #define RCC_STRAP3_RCC_DEV0_PORT_STRAP2__STRAP_L1_ACCEPTABLE_LATENCY_DEV0_MASK 0x1C000000L |
|---|
| 117485 | #define RCC_STRAP3_RCC_DEV0_PORT_STRAP2__STRAP_L1_EXIT_LATENCY_DEV0_MASK 0xE0000000L |
|---|
| 117486 | //RCC_STRAP3_RCC_DEV0_PORT_STRAP3 |
|---|
| 117487 | #define RCC_STRAP3_RCC_DEV0_PORT_STRAP3__STRAP_LINK_BW_NOTIFICATION_CAP_DN_EN_DEV0__SHIFT 0x0 |
|---|
| 117488 | #define RCC_STRAP3_RCC_DEV0_PORT_STRAP3__STRAP_LTR_EN_DEV0__SHIFT 0x1 |
|---|
| 117489 | #define RCC_STRAP3_RCC_DEV0_PORT_STRAP3__STRAP_LTR_EN_DN_DEV0__SHIFT 0x2 |
|---|
| 117490 | #define RCC_STRAP3_RCC_DEV0_PORT_STRAP3__STRAP_MAX_PAYLOAD_SUPPORT_DEV0__SHIFT 0x3 |
|---|
| 117491 | #define RCC_STRAP3_RCC_DEV0_PORT_STRAP3__STRAP_MSI_EN_DN_DEV0__SHIFT 0x6 |
|---|
| 117492 | #define RCC_STRAP3_RCC_DEV0_PORT_STRAP3__STRAP_MSTCPL_TIMEOUT_EN_DEV0__SHIFT 0x7 |
|---|
| 117493 | #define RCC_STRAP3_RCC_DEV0_PORT_STRAP3__STRAP_NO_SOFT_RESET_DN_DEV0__SHIFT 0x8 |
|---|
| 117494 | #define RCC_STRAP3_RCC_DEV0_PORT_STRAP3__STRAP_OBFF_SUPPORTED_DEV0__SHIFT 0x9 |
|---|
| 117495 | #define RCC_STRAP3_RCC_DEV0_PORT_STRAP3__STRAP_PCIE_LANE_EQUALIZATION_CNTL_DOWNSTREAM_PORT_RX_PRESET_HINT_DEV0__SHIFT 0xb |
|---|
| 117496 | #define RCC_STRAP3_RCC_DEV0_PORT_STRAP3__STRAP_PCIE_LANE_EQUALIZATION_CNTL_DOWNSTREAM_PORT_TX_PRESET_DEV0__SHIFT 0xe |
|---|
| 117497 | #define RCC_STRAP3_RCC_DEV0_PORT_STRAP3__STRAP_PCIE_LANE_EQUALIZATION_CNTL_UPSTREAM_PORT_RX_PRESET_HINT_DEV0__SHIFT 0x12 |
|---|
| 117498 | #define RCC_STRAP3_RCC_DEV0_PORT_STRAP3__STRAP_PCIE_LANE_EQUALIZATION_CNTL_UPSTREAM_PORT_TX_PRESET_DEV0__SHIFT 0x15 |
|---|
| 117499 | #define RCC_STRAP3_RCC_DEV0_PORT_STRAP3__STRAP_PM_SUPPORT_DEV0__SHIFT 0x19 |
|---|
| 117500 | #define RCC_STRAP3_RCC_DEV0_PORT_STRAP3__STRAP_PM_SUPPORT_DN_DEV0__SHIFT 0x1b |
|---|
| 117501 | #define RCC_STRAP3_RCC_DEV0_PORT_STRAP3__STRAP_ATOMIC_EN_DN_DEV0__SHIFT 0x1d |
|---|
| 117502 | #define RCC_STRAP3_RCC_DEV0_PORT_STRAP3__STRAP_PMC_DSI_DN_DEV0__SHIFT 0x1f |
|---|
| 117503 | #define RCC_STRAP3_RCC_DEV0_PORT_STRAP3__STRAP_LINK_BW_NOTIFICATION_CAP_DN_EN_DEV0_MASK 0x00000001L |
|---|
| 117504 | #define RCC_STRAP3_RCC_DEV0_PORT_STRAP3__STRAP_LTR_EN_DEV0_MASK 0x00000002L |
|---|
| 117505 | #define RCC_STRAP3_RCC_DEV0_PORT_STRAP3__STRAP_LTR_EN_DN_DEV0_MASK 0x00000004L |
|---|
| 117506 | #define RCC_STRAP3_RCC_DEV0_PORT_STRAP3__STRAP_MAX_PAYLOAD_SUPPORT_DEV0_MASK 0x00000038L |
|---|
| 117507 | #define RCC_STRAP3_RCC_DEV0_PORT_STRAP3__STRAP_MSI_EN_DN_DEV0_MASK 0x00000040L |
|---|
| 117508 | #define RCC_STRAP3_RCC_DEV0_PORT_STRAP3__STRAP_MSTCPL_TIMEOUT_EN_DEV0_MASK 0x00000080L |
|---|
| 117509 | #define RCC_STRAP3_RCC_DEV0_PORT_STRAP3__STRAP_NO_SOFT_RESET_DN_DEV0_MASK 0x00000100L |
|---|
| 117510 | #define RCC_STRAP3_RCC_DEV0_PORT_STRAP3__STRAP_OBFF_SUPPORTED_DEV0_MASK 0x00000600L |
|---|
| 117511 | #define RCC_STRAP3_RCC_DEV0_PORT_STRAP3__STRAP_PCIE_LANE_EQUALIZATION_CNTL_DOWNSTREAM_PORT_RX_PRESET_HINT_DEV0_MASK 0x00003800L |
|---|
| 117512 | #define RCC_STRAP3_RCC_DEV0_PORT_STRAP3__STRAP_PCIE_LANE_EQUALIZATION_CNTL_DOWNSTREAM_PORT_TX_PRESET_DEV0_MASK 0x0003C000L |
|---|
| 117513 | #define RCC_STRAP3_RCC_DEV0_PORT_STRAP3__STRAP_PCIE_LANE_EQUALIZATION_CNTL_UPSTREAM_PORT_RX_PRESET_HINT_DEV0_MASK 0x001C0000L |
|---|
| 117514 | #define RCC_STRAP3_RCC_DEV0_PORT_STRAP3__STRAP_PCIE_LANE_EQUALIZATION_CNTL_UPSTREAM_PORT_TX_PRESET_DEV0_MASK 0x01E00000L |
|---|
| 117515 | #define RCC_STRAP3_RCC_DEV0_PORT_STRAP3__STRAP_PM_SUPPORT_DEV0_MASK 0x06000000L |
|---|
| 117516 | #define RCC_STRAP3_RCC_DEV0_PORT_STRAP3__STRAP_PM_SUPPORT_DN_DEV0_MASK 0x18000000L |
|---|
| 117517 | #define RCC_STRAP3_RCC_DEV0_PORT_STRAP3__STRAP_ATOMIC_EN_DN_DEV0_MASK 0x20000000L |
|---|
| 117518 | #define RCC_STRAP3_RCC_DEV0_PORT_STRAP3__STRAP_PMC_DSI_DN_DEV0_MASK 0x80000000L |
|---|
| 117519 | //RCC_STRAP3_RCC_DEV0_PORT_STRAP4 |
|---|
| 117520 | #define RCC_STRAP3_RCC_DEV0_PORT_STRAP4__STRAP_PWR_BUDGET_DATA_8T0_0_DEV0__SHIFT 0x0 |
|---|
| 117521 | #define RCC_STRAP3_RCC_DEV0_PORT_STRAP4__STRAP_PWR_BUDGET_DATA_8T0_1_DEV0__SHIFT 0x8 |
|---|
| 117522 | #define RCC_STRAP3_RCC_DEV0_PORT_STRAP4__STRAP_PWR_BUDGET_DATA_8T0_2_DEV0__SHIFT 0x10 |
|---|
| 117523 | #define RCC_STRAP3_RCC_DEV0_PORT_STRAP4__STRAP_PWR_BUDGET_DATA_8T0_3_DEV0__SHIFT 0x18 |
|---|
| 117524 | #define RCC_STRAP3_RCC_DEV0_PORT_STRAP4__STRAP_PWR_BUDGET_DATA_8T0_0_DEV0_MASK 0x000000FFL |
|---|
| 117525 | #define RCC_STRAP3_RCC_DEV0_PORT_STRAP4__STRAP_PWR_BUDGET_DATA_8T0_1_DEV0_MASK 0x0000FF00L |
|---|
| 117526 | #define RCC_STRAP3_RCC_DEV0_PORT_STRAP4__STRAP_PWR_BUDGET_DATA_8T0_2_DEV0_MASK 0x00FF0000L |
|---|
| 117527 | #define RCC_STRAP3_RCC_DEV0_PORT_STRAP4__STRAP_PWR_BUDGET_DATA_8T0_3_DEV0_MASK 0xFF000000L |
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| 117528 | //RCC_STRAP3_RCC_DEV0_PORT_STRAP5 |
|---|
| 117529 | #define RCC_STRAP3_RCC_DEV0_PORT_STRAP5__STRAP_PWR_BUDGET_DATA_8T0_4_DEV0__SHIFT 0x0 |
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| 117530 | #define RCC_STRAP3_RCC_DEV0_PORT_STRAP5__STRAP_PWR_BUDGET_DATA_8T0_5_DEV0__SHIFT 0x8 |
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| 117531 | #define RCC_STRAP3_RCC_DEV0_PORT_STRAP5__STRAP_PWR_BUDGET_SYSTEM_ALLOCATED_DEV0__SHIFT 0x10 |
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| 117532 | #define RCC_STRAP3_RCC_DEV0_PORT_STRAP5__STRAP_ATOMIC_64BIT_EN_DN_DEV0__SHIFT 0x11 |
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| 117535 | #define RCC_STRAP3_RCC_DEV0_PORT_STRAP5__STRAP_TwoVC_EN_DEV0__SHIFT 0x14 |
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| 117536 | #define RCC_STRAP3_RCC_DEV0_PORT_STRAP5__STRAP_TwoVC_EN_DN_DEV0__SHIFT 0x15 |
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| 117540 | #define RCC_STRAP3_RCC_DEV0_PORT_STRAP5__STRAP_ACS_P2P_REQUEST_REDIRECT_DN_DEV0__SHIFT 0x19 |
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| 117543 | #define RCC_STRAP3_RCC_DEV0_PORT_STRAP5__STRAP_ACS_P2P_EGRESS_CONTROL_DN_DEV0__SHIFT 0x1c |
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| 117546 | #define RCC_STRAP3_RCC_DEV0_PORT_STRAP5__STRAP_SSID_EN_DEV0__SHIFT 0x1f |
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| 117547 | #define RCC_STRAP3_RCC_DEV0_PORT_STRAP5__STRAP_PWR_BUDGET_DATA_8T0_4_DEV0_MASK 0x000000FFL |
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| 117548 | #define RCC_STRAP3_RCC_DEV0_PORT_STRAP5__STRAP_PWR_BUDGET_DATA_8T0_5_DEV0_MASK 0x0000FF00L |
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| 117549 | #define RCC_STRAP3_RCC_DEV0_PORT_STRAP5__STRAP_PWR_BUDGET_SYSTEM_ALLOCATED_DEV0_MASK 0x00010000L |
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| 117550 | #define RCC_STRAP3_RCC_DEV0_PORT_STRAP5__STRAP_ATOMIC_64BIT_EN_DN_DEV0_MASK 0x00020000L |
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| 117551 | #define RCC_STRAP3_RCC_DEV0_PORT_STRAP5__STRAP_ATOMIC_ROUTING_EN_DEV0_MASK 0x00040000L |
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| 117552 | #define RCC_STRAP3_RCC_DEV0_PORT_STRAP5__STRAP_VC_EN_DN_DEV0_MASK 0x00080000L |
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| 117553 | #define RCC_STRAP3_RCC_DEV0_PORT_STRAP5__STRAP_TwoVC_EN_DEV0_MASK 0x00100000L |
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| 117554 | #define RCC_STRAP3_RCC_DEV0_PORT_STRAP5__STRAP_TwoVC_EN_DN_DEV0_MASK 0x00200000L |
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| 117555 | #define RCC_STRAP3_RCC_DEV0_PORT_STRAP5__STRAP_LOCAL_DLF_SUPPORTED_DEV0_MASK 0x00400000L |
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| 117556 | #define RCC_STRAP3_RCC_DEV0_PORT_STRAP5__STRAP_ACS_SOURCE_VALIDATION_DN_DEV0_MASK 0x00800000L |
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| 117557 | #define RCC_STRAP3_RCC_DEV0_PORT_STRAP5__STRAP_ACS_TRANSLATION_BLOCKING_DN_DEV0_MASK 0x01000000L |
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| 117558 | #define RCC_STRAP3_RCC_DEV0_PORT_STRAP5__STRAP_ACS_P2P_REQUEST_REDIRECT_DN_DEV0_MASK 0x02000000L |
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| 117559 | #define RCC_STRAP3_RCC_DEV0_PORT_STRAP5__STRAP_ACS_P2P_COMPLETION_REDIRECT_DN_DEV0_MASK 0x04000000L |
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| 117560 | #define RCC_STRAP3_RCC_DEV0_PORT_STRAP5__STRAP_ACS_UPSTREAM_FORWARDING_DN_DEV0_MASK 0x08000000L |
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| 117561 | #define RCC_STRAP3_RCC_DEV0_PORT_STRAP5__STRAP_ACS_P2P_EGRESS_CONTROL_DN_DEV0_MASK 0x10000000L |
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| 117562 | #define RCC_STRAP3_RCC_DEV0_PORT_STRAP5__STRAP_ACS_DIRECT_TRANSLATED_P2P_DN_DEV0_MASK 0x20000000L |
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| 117563 | #define RCC_STRAP3_RCC_DEV0_PORT_STRAP5__STRAP_MSI_MAP_EN_DEV0_MASK 0x40000000L |
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| 117564 | #define RCC_STRAP3_RCC_DEV0_PORT_STRAP5__STRAP_SSID_EN_DEV0_MASK 0x80000000L |
|---|
| 117565 | //RCC_STRAP3_RCC_DEV0_PORT_STRAP6 |
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| 117566 | #define RCC_STRAP3_RCC_DEV0_PORT_STRAP6__STRAP_CFG_CRS_EN_DEV0__SHIFT 0x0 |
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| 117567 | #define RCC_STRAP3_RCC_DEV0_PORT_STRAP6__STRAP_SMN_ERR_STATUS_MASK_EN_DNS_DEV0__SHIFT 0x1 |
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| 117568 | #define RCC_STRAP3_RCC_DEV0_PORT_STRAP6__STRAP_INTERNAL_ERR_EN_DEV0__SHIFT 0x2 |
|---|
| 117569 | #define RCC_STRAP3_RCC_DEV0_PORT_STRAP6__STRAP_RTM1_PRESENCE_DET_SUPPORT_DEV0__SHIFT 0x3 |
|---|
| 117570 | #define RCC_STRAP3_RCC_DEV0_PORT_STRAP6__STRAP_RTM2_PRESENCE_DET_SUPPORT_DEV0__SHIFT 0x4 |
|---|
| 117571 | #define RCC_STRAP3_RCC_DEV0_PORT_STRAP6__STRAP_10BIT_TAG_COMPLETER_SUPPORTED_DEV0__SHIFT 0x5 |
|---|
| 117572 | #define RCC_STRAP3_RCC_DEV0_PORT_STRAP6__STRAP_10BIT_TAG_REQUESTER_SUPPORTED_DEV0__SHIFT 0x6 |
|---|
| 117573 | #define RCC_STRAP3_RCC_DEV0_PORT_STRAP6__STRAP_VF_10BIT_TAG_REQUESTER_SUPPORTED_DEV0__SHIFT 0x7 |
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| 117574 | #define RCC_STRAP3_RCC_DEV0_PORT_STRAP6__STRAP_PCIE_16GT_LANE_EQUALIZATION_CNTL_DSP_TX_PRESET_DEV0__SHIFT 0x8 |
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| 117576 | #define RCC_STRAP3_RCC_DEV0_PORT_STRAP6__STRAP_TPH_CPLR_SUPPORTED_DN_DEV0__SHIFT 0x10 |
|---|
| 117577 | #define RCC_STRAP3_RCC_DEV0_PORT_STRAP6__STRAP_MSI_EXT_MSG_DATA_CAP_DN_DEV0__SHIFT 0x12 |
|---|
| 117578 | #define RCC_STRAP3_RCC_DEV0_PORT_STRAP6__STRAP_NO_COMMAND_COMPLETED_SUPPORTED_DEV0__SHIFT 0x13 |
|---|
| 117579 | #define RCC_STRAP3_RCC_DEV0_PORT_STRAP6__STRAP_GEN5_COMPLIANCE_DEV0__SHIFT 0x14 |
|---|
| 117580 | #define RCC_STRAP3_RCC_DEV0_PORT_STRAP6__STRAP_TARGET_LINK_SPEED_DEV0__SHIFT 0x15 |
|---|
| 117581 | #define RCC_STRAP3_RCC_DEV0_PORT_STRAP6__STRAP_PCIE_32GT_LANE_EQUALIZATION_CNTL_DSP_TX_PRESET_DEV0__SHIFT 0x18 |
|---|
| 117582 | #define RCC_STRAP3_RCC_DEV0_PORT_STRAP6__STRAP_PCIE_32GT_LANE_EQUALIZATION_CNTL_USP_TX_PRESET_DEV0__SHIFT 0x1c |
|---|
| 117583 | #define RCC_STRAP3_RCC_DEV0_PORT_STRAP6__STRAP_CFG_CRS_EN_DEV0_MASK 0x00000001L |
|---|
| 117584 | #define RCC_STRAP3_RCC_DEV0_PORT_STRAP6__STRAP_SMN_ERR_STATUS_MASK_EN_DNS_DEV0_MASK 0x00000002L |
|---|
| 117585 | #define RCC_STRAP3_RCC_DEV0_PORT_STRAP6__STRAP_INTERNAL_ERR_EN_DEV0_MASK 0x00000004L |
|---|
| 117586 | #define RCC_STRAP3_RCC_DEV0_PORT_STRAP6__STRAP_RTM1_PRESENCE_DET_SUPPORT_DEV0_MASK 0x00000008L |
|---|
| 117587 | #define RCC_STRAP3_RCC_DEV0_PORT_STRAP6__STRAP_RTM2_PRESENCE_DET_SUPPORT_DEV0_MASK 0x00000010L |
|---|
| 117588 | #define RCC_STRAP3_RCC_DEV0_PORT_STRAP6__STRAP_10BIT_TAG_COMPLETER_SUPPORTED_DEV0_MASK 0x00000020L |
|---|
| 117589 | #define RCC_STRAP3_RCC_DEV0_PORT_STRAP6__STRAP_10BIT_TAG_REQUESTER_SUPPORTED_DEV0_MASK 0x00000040L |
|---|
| 117590 | #define RCC_STRAP3_RCC_DEV0_PORT_STRAP6__STRAP_VF_10BIT_TAG_REQUESTER_SUPPORTED_DEV0_MASK 0x00000080L |
|---|
| 117591 | #define RCC_STRAP3_RCC_DEV0_PORT_STRAP6__STRAP_PCIE_16GT_LANE_EQUALIZATION_CNTL_DSP_TX_PRESET_DEV0_MASK 0x00000F00L |
|---|
| 117592 | #define RCC_STRAP3_RCC_DEV0_PORT_STRAP6__STRAP_PCIE_16GT_LANE_EQUALIZATION_CNTL_USP_TX_PRESET_DEV0_MASK 0x0000F000L |
|---|
| 117593 | #define RCC_STRAP3_RCC_DEV0_PORT_STRAP6__STRAP_TPH_CPLR_SUPPORTED_DN_DEV0_MASK 0x00030000L |
|---|
| 117594 | #define RCC_STRAP3_RCC_DEV0_PORT_STRAP6__STRAP_MSI_EXT_MSG_DATA_CAP_DN_DEV0_MASK 0x00040000L |
|---|
| 117595 | #define RCC_STRAP3_RCC_DEV0_PORT_STRAP6__STRAP_NO_COMMAND_COMPLETED_SUPPORTED_DEV0_MASK 0x00080000L |
|---|
| 117596 | #define RCC_STRAP3_RCC_DEV0_PORT_STRAP6__STRAP_GEN5_COMPLIANCE_DEV0_MASK 0x00100000L |
|---|
| 117597 | #define RCC_STRAP3_RCC_DEV0_PORT_STRAP6__STRAP_TARGET_LINK_SPEED_DEV0_MASK 0x00E00000L |
|---|
| 117598 | #define RCC_STRAP3_RCC_DEV0_PORT_STRAP6__STRAP_PCIE_32GT_LANE_EQUALIZATION_CNTL_DSP_TX_PRESET_DEV0_MASK 0x0F000000L |
|---|
| 117599 | #define RCC_STRAP3_RCC_DEV0_PORT_STRAP6__STRAP_PCIE_32GT_LANE_EQUALIZATION_CNTL_USP_TX_PRESET_DEV0_MASK 0xF0000000L |
|---|
| 117600 | //RCC_STRAP3_RCC_DEV0_PORT_STRAP7 |
|---|
| 117601 | #define RCC_STRAP3_RCC_DEV0_PORT_STRAP7__STRAP_PORT_NUMBER_DEV0__SHIFT 0x0 |
|---|
| 117602 | #define RCC_STRAP3_RCC_DEV0_PORT_STRAP7__STRAP_MAJOR_REV_ID_DN_DEV0__SHIFT 0x8 |
|---|
| 117603 | #define RCC_STRAP3_RCC_DEV0_PORT_STRAP7__STRAP_MINOR_REV_ID_DN_DEV0__SHIFT 0xc |
|---|
| 117604 | #define RCC_STRAP3_RCC_DEV0_PORT_STRAP7__STRAP_RP_BUSNUM_DEV0__SHIFT 0x10 |
|---|
| 117605 | #define RCC_STRAP3_RCC_DEV0_PORT_STRAP7__STRAP_DN_DEVNUM_DEV0__SHIFT 0x18 |
|---|
| 117606 | #define RCC_STRAP3_RCC_DEV0_PORT_STRAP7__STRAP_DN_FUNCID_DEV0__SHIFT 0x1d |
|---|
| 117607 | #define RCC_STRAP3_RCC_DEV0_PORT_STRAP7__STRAP_PORT_NUMBER_DEV0_MASK 0x000000FFL |
|---|
| 117608 | #define RCC_STRAP3_RCC_DEV0_PORT_STRAP7__STRAP_MAJOR_REV_ID_DN_DEV0_MASK 0x00000F00L |
|---|
| 117609 | #define RCC_STRAP3_RCC_DEV0_PORT_STRAP7__STRAP_MINOR_REV_ID_DN_DEV0_MASK 0x0000F000L |
|---|
| 117610 | #define RCC_STRAP3_RCC_DEV0_PORT_STRAP7__STRAP_RP_BUSNUM_DEV0_MASK 0x00FF0000L |
|---|
| 117611 | #define RCC_STRAP3_RCC_DEV0_PORT_STRAP7__STRAP_DN_DEVNUM_DEV0_MASK 0x1F000000L |
|---|
| 117612 | #define RCC_STRAP3_RCC_DEV0_PORT_STRAP7__STRAP_DN_FUNCID_DEV0_MASK 0xE0000000L |
|---|
| 117613 | //RCC_STRAP3_RCC_DEV0_PORT_STRAP8 |
|---|
| 117614 | #define RCC_STRAP3_RCC_DEV0_PORT_STRAP8__STRAP_PWR_BUDGET_DATA_8T0_6_DEV0__SHIFT 0x0 |
|---|
| 117615 | #define RCC_STRAP3_RCC_DEV0_PORT_STRAP8__STRAP_PWR_BUDGET_DATA_8T0_7_DEV0__SHIFT 0x8 |
|---|
| 117616 | #define RCC_STRAP3_RCC_DEV0_PORT_STRAP8__STRAP_PWR_BUDGET_DATA_8T0_8_DEV0__SHIFT 0x10 |
|---|
| 117617 | #define RCC_STRAP3_RCC_DEV0_PORT_STRAP8__STRAP_PWR_BUDGET_DATA_8T0_9_DEV0__SHIFT 0x18 |
|---|
| 117618 | #define RCC_STRAP3_RCC_DEV0_PORT_STRAP8__STRAP_PWR_BUDGET_DATA_8T0_6_DEV0_MASK 0x000000FFL |
|---|
| 117619 | #define RCC_STRAP3_RCC_DEV0_PORT_STRAP8__STRAP_PWR_BUDGET_DATA_8T0_7_DEV0_MASK 0x0000FF00L |
|---|
| 117620 | #define RCC_STRAP3_RCC_DEV0_PORT_STRAP8__STRAP_PWR_BUDGET_DATA_8T0_8_DEV0_MASK 0x00FF0000L |
|---|
| 117621 | #define RCC_STRAP3_RCC_DEV0_PORT_STRAP8__STRAP_PWR_BUDGET_DATA_8T0_9_DEV0_MASK 0xFF000000L |
|---|
| 117622 | //RCC_STRAP3_RCC_DEV0_PORT_STRAP9 |
|---|
| 117623 | #define RCC_STRAP3_RCC_DEV0_PORT_STRAP9__STRAP_PWR_BUDGET_DATA_8T0_a_DEV0__SHIFT 0x0 |
|---|
| 117624 | #define RCC_STRAP3_RCC_DEV0_PORT_STRAP9__STRAP_PWR_BUDGET_DATA_8T0_b_DEV0__SHIFT 0x8 |
|---|
| 117625 | #define RCC_STRAP3_RCC_DEV0_PORT_STRAP9__STRAP_VENDOR_ID_DN_DEV0__SHIFT 0x10 |
|---|
| 117626 | #define RCC_STRAP3_RCC_DEV0_PORT_STRAP9__STRAP_PWR_BUDGET_DATA_8T0_a_DEV0_MASK 0x000000FFL |
|---|
| 117627 | #define RCC_STRAP3_RCC_DEV0_PORT_STRAP9__STRAP_PWR_BUDGET_DATA_8T0_b_DEV0_MASK 0x0000FF00L |
|---|
| 117628 | #define RCC_STRAP3_RCC_DEV0_PORT_STRAP9__STRAP_VENDOR_ID_DN_DEV0_MASK 0xFFFF0000L |
|---|
| 117629 | //RCC_STRAP3_RCC_DEV0_EPF0_STRAP0 |
|---|
| 117630 | #define RCC_STRAP3_RCC_DEV0_EPF0_STRAP0__STRAP_DEVICE_ID_DEV0_F0__SHIFT 0x0 |
|---|
| 117631 | #define RCC_STRAP3_RCC_DEV0_EPF0_STRAP0__STRAP_MAJOR_REV_ID_DEV0_F0__SHIFT 0x10 |
|---|
| 117632 | #define RCC_STRAP3_RCC_DEV0_EPF0_STRAP0__STRAP_MINOR_REV_ID_DEV0_F0__SHIFT 0x14 |
|---|
| 117633 | #define RCC_STRAP3_RCC_DEV0_EPF0_STRAP0__STRAP_ATI_REV_ID_DEV0_F0__SHIFT 0x18 |
|---|
| 117634 | #define RCC_STRAP3_RCC_DEV0_EPF0_STRAP0__STRAP_FUNC_EN_DEV0_F0__SHIFT 0x1c |
|---|
| 117635 | #define RCC_STRAP3_RCC_DEV0_EPF0_STRAP0__STRAP_LEGACY_DEVICE_TYPE_EN_DEV0_F0__SHIFT 0x1d |
|---|
| 117636 | #define RCC_STRAP3_RCC_DEV0_EPF0_STRAP0__STRAP_D1_SUPPORT_DEV0_F0__SHIFT 0x1e |
|---|
| 117637 | #define RCC_STRAP3_RCC_DEV0_EPF0_STRAP0__STRAP_D2_SUPPORT_DEV0_F0__SHIFT 0x1f |
|---|
| 117638 | #define RCC_STRAP3_RCC_DEV0_EPF0_STRAP0__STRAP_DEVICE_ID_DEV0_F0_MASK 0x0000FFFFL |
|---|
| 117639 | #define RCC_STRAP3_RCC_DEV0_EPF0_STRAP0__STRAP_MAJOR_REV_ID_DEV0_F0_MASK 0x000F0000L |
|---|
| 117640 | #define RCC_STRAP3_RCC_DEV0_EPF0_STRAP0__STRAP_MINOR_REV_ID_DEV0_F0_MASK 0x00F00000L |
|---|
| 117641 | #define RCC_STRAP3_RCC_DEV0_EPF0_STRAP0__STRAP_ATI_REV_ID_DEV0_F0_MASK 0x0F000000L |
|---|
| 117642 | #define RCC_STRAP3_RCC_DEV0_EPF0_STRAP0__STRAP_FUNC_EN_DEV0_F0_MASK 0x10000000L |
|---|
| 117643 | #define RCC_STRAP3_RCC_DEV0_EPF0_STRAP0__STRAP_LEGACY_DEVICE_TYPE_EN_DEV0_F0_MASK 0x20000000L |
|---|
| 117644 | #define RCC_STRAP3_RCC_DEV0_EPF0_STRAP0__STRAP_D1_SUPPORT_DEV0_F0_MASK 0x40000000L |
|---|
| 117645 | #define RCC_STRAP3_RCC_DEV0_EPF0_STRAP0__STRAP_D2_SUPPORT_DEV0_F0_MASK 0x80000000L |
|---|
| 117646 | //RCC_STRAP3_RCC_DEV0_EPF0_STRAP1 |
|---|
| 117647 | #define RCC_STRAP3_RCC_DEV0_EPF0_STRAP1__STRAP_SRIOV_VF_DEVICE_ID_DEV0_F0__SHIFT 0x0 |
|---|
| 117648 | #define RCC_STRAP3_RCC_DEV0_EPF0_STRAP1__STRAP_SRIOV_SUPPORTED_PAGE_SIZE_DEV0_F0__SHIFT 0x10 |
|---|
| 117649 | #define RCC_STRAP3_RCC_DEV0_EPF0_STRAP1__STRAP_SRIOV_VF_DEVICE_ID_DEV0_F0_MASK 0x0000FFFFL |
|---|
| 117650 | #define RCC_STRAP3_RCC_DEV0_EPF0_STRAP1__STRAP_SRIOV_SUPPORTED_PAGE_SIZE_DEV0_F0_MASK 0xFFFF0000L |
|---|
| 117651 | //RCC_STRAP3_RCC_DEV0_EPF0_STRAP13 |
|---|
| 117652 | #define RCC_STRAP3_RCC_DEV0_EPF0_STRAP13__STRAP_CLASS_CODE_PIF_DEV0_F0__SHIFT 0x0 |
|---|
| 117653 | #define RCC_STRAP3_RCC_DEV0_EPF0_STRAP13__STRAP_CLASS_CODE_SUB_DEV0_F0__SHIFT 0x8 |
|---|
| 117654 | #define RCC_STRAP3_RCC_DEV0_EPF0_STRAP13__STRAP_CLASS_CODE_BASE_DEV0_F0__SHIFT 0x10 |
|---|
| 117655 | #define RCC_STRAP3_RCC_DEV0_EPF0_STRAP13__STRAP_SRIOV_TOTAL_VFS_DEV0_F0__SHIFT 0x18 |
|---|
| 117656 | #define RCC_STRAP3_RCC_DEV0_EPF0_STRAP13__STRAP_CLASS_CODE_PIF_DEV0_F0_MASK 0x000000FFL |
|---|
| 117657 | #define RCC_STRAP3_RCC_DEV0_EPF0_STRAP13__STRAP_CLASS_CODE_SUB_DEV0_F0_MASK 0x0000FF00L |
|---|
| 117658 | #define RCC_STRAP3_RCC_DEV0_EPF0_STRAP13__STRAP_CLASS_CODE_BASE_DEV0_F0_MASK 0x00FF0000L |
|---|
| 117659 | #define RCC_STRAP3_RCC_DEV0_EPF0_STRAP13__STRAP_SRIOV_TOTAL_VFS_DEV0_F0_MASK 0x7F000000L |
|---|
| 117660 | //RCC_STRAP3_RCC_DEV0_EPF0_STRAP14 |
|---|
| 117661 | #define RCC_STRAP3_RCC_DEV0_EPF0_STRAP14__STRAP_VENDOR_ID_DEV0_F0__SHIFT 0x0 |
|---|
| 117662 | #define RCC_STRAP3_RCC_DEV0_EPF0_STRAP14__STRAP_VENDOR_ID_DEV0_F0_MASK 0x0000FFFFL |
|---|
| 117663 | //RCC_STRAP3_RCC_DEV0_EPF0_STRAP15 |
|---|
| 117664 | #define RCC_STRAP3_RCC_DEV0_EPF0_STRAP15__STRAP_RTR_RESET_TIME_DEV0_F0__SHIFT 0x0 |
|---|
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|---|
| 117741 | #define RCC_STRAP3_RCC_DEV0_EPF0_STRAP3__STRAP_POISONED_ADVISORY_NONFATAL_DEV0_F0_MASK 0x00000001L |
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| 117742 | #define RCC_STRAP3_RCC_DEV0_EPF0_STRAP3__STRAP_PWR_EN_DEV0_F0_MASK 0x00000002L |
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| 117743 | #define RCC_STRAP3_RCC_DEV0_EPF0_STRAP3__STRAP_SUBSYS_ID_DEV0_F0_MASK 0x0003FFFCL |
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| 117744 | #define RCC_STRAP3_RCC_DEV0_EPF0_STRAP3__STRAP_MSI_EN_DEV0_F0_MASK 0x00040000L |
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| 117745 | #define RCC_STRAP3_RCC_DEV0_EPF0_STRAP3__STRAP_MSI_CLR_PENDING_EN_DEV0_F0_MASK 0x00080000L |
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| 117746 | #define RCC_STRAP3_RCC_DEV0_EPF0_STRAP3__STRAP_MSIX_EN_DEV0_F0_MASK 0x00100000L |
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| 117747 | #define RCC_STRAP3_RCC_DEV0_EPF0_STRAP3__STRAP_MSIX_TABLE_BIR_DEV0_F0_MASK 0x00E00000L |
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| 117748 | #define RCC_STRAP3_RCC_DEV0_EPF0_STRAP3__STRAP_PMC_DSI_DEV0_F0_MASK 0x01000000L |
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| 117751 | #define RCC_STRAP3_RCC_DEV0_EPF0_STRAP3__STRAP_VF_RESIZE_BAR_EN_DEV0_F0_MASK 0x10000000L |
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| 117752 | #define RCC_STRAP3_RCC_DEV0_EPF0_STRAP3__STRAP_CLK_PM_EN_DEV0_F0_MASK 0x20000000L |
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| 117763 | #define RCC_STRAP3_RCC_DEV0_EPF0_STRAP4__STRAP_RESERVED_STRAP4_DEV0_F0_MASK 0x000003FFL |
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| 117764 | #define RCC_STRAP3_RCC_DEV0_EPF0_STRAP4__STRAP_ATOMIC_64BIT_EN_DEV0_F0_MASK 0x00100000L |
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| 117765 | #define RCC_STRAP3_RCC_DEV0_EPF0_STRAP4__STRAP_ATOMIC_EN_DEV0_F0_MASK 0x00200000L |
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| 117766 | #define RCC_STRAP3_RCC_DEV0_EPF0_STRAP4__STRAP_FLR_EN_DEV0_F0_MASK 0x00400000L |
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| 117767 | #define RCC_STRAP3_RCC_DEV0_EPF0_STRAP4__STRAP_PME_SUPPORT_DEV0_F0_MASK 0x0F800000L |
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| 117768 | #define RCC_STRAP3_RCC_DEV0_EPF0_STRAP4__STRAP_INTERRUPT_PIN_DEV0_F0_MASK 0x70000000L |
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| 117769 | #define RCC_STRAP3_RCC_DEV0_EPF0_STRAP4__STRAP_AUXPWR_SUPPORT_DEV0_F0_MASK 0x80000000L |
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| 117771 | #define RCC_STRAP3_RCC_DEV0_EPF0_STRAP5__STRAP_SUBSYS_VEN_ID_DEV0_F0__SHIFT 0x0 |
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| 117772 | #define RCC_STRAP3_RCC_DEV0_EPF0_STRAP5__STRAP_MSI_EXT_MSG_DATA_CAP_DEV0_F0__SHIFT 0x1e |
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| 117773 | #define RCC_STRAP3_RCC_DEV0_EPF0_STRAP5__STRAP_SUBSYS_VEN_ID_DEV0_F0_MASK 0x0000FFFFL |
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| 117774 | #define RCC_STRAP3_RCC_DEV0_EPF0_STRAP5__STRAP_MSI_EXT_MSG_DATA_CAP_DEV0_F0_MASK 0x40000000L |
|---|
| 117775 | //RCC_STRAP3_RCC_DEV0_EPF0_STRAP8 |
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| 117776 | #define RCC_STRAP3_RCC_DEV0_EPF0_STRAP8__STRAP_DOORBELL_APER_SIZE_DEV0_F0__SHIFT 0x0 |
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| 117777 | #define RCC_STRAP3_RCC_DEV0_EPF0_STRAP8__STRAP_DOORBELL_BAR_DIS_DEV0_F0__SHIFT 0x3 |
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| 117778 | #define RCC_STRAP3_RCC_DEV0_EPF0_STRAP8__STRAP_ROM_AP_SIZE_DEV0_F0__SHIFT 0x4 |
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| 117779 | #define RCC_STRAP3_RCC_DEV0_EPF0_STRAP8__STRAP_IO_BAR_DIS_DEV0_F0__SHIFT 0x7 |
|---|
| 117780 | #define RCC_STRAP3_RCC_DEV0_EPF0_STRAP8__STRAP_LFB_ERRMSG_EN_DEV0_F0__SHIFT 0x8 |
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| 117781 | #define RCC_STRAP3_RCC_DEV0_EPF0_STRAP8__STRAP_MEM_AP_SIZE_DEV0_F0__SHIFT 0x9 |
|---|
| 117782 | #define RCC_STRAP3_RCC_DEV0_EPF0_STRAP8__STRAP_REG_AP_SIZE_DEV0_F0__SHIFT 0xd |
|---|
| 117783 | #define RCC_STRAP3_RCC_DEV0_EPF0_STRAP8__STRAP_VF_DOORBELL_APER_SIZE_DEV0_F0__SHIFT 0x10 |
|---|
| 117784 | #define RCC_STRAP3_RCC_DEV0_EPF0_STRAP8__STRAP_VF_MEM_AP_SIZE_DEV0_F0__SHIFT 0x13 |
|---|
| 117785 | #define RCC_STRAP3_RCC_DEV0_EPF0_STRAP8__STRAP_VF_REG_AP_SIZE_DEV0_F0__SHIFT 0x17 |
|---|
| 117786 | #define RCC_STRAP3_RCC_DEV0_EPF0_STRAP8__STRAP_VGA_DIS_DEV0_F0__SHIFT 0x1a |
|---|
| 117787 | #define RCC_STRAP3_RCC_DEV0_EPF0_STRAP8__STRAP_SRIOV_VF_MAPPING_MODE_DEV0_F0__SHIFT 0x1e |
|---|
| 117788 | #define RCC_STRAP3_RCC_DEV0_EPF0_STRAP8__STRAP_DOORBELL_APER_SIZE_DEV0_F0_MASK 0x00000007L |
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| 117789 | #define RCC_STRAP3_RCC_DEV0_EPF0_STRAP8__STRAP_DOORBELL_BAR_DIS_DEV0_F0_MASK 0x00000008L |
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| 117790 | #define RCC_STRAP3_RCC_DEV0_EPF0_STRAP8__STRAP_ROM_AP_SIZE_DEV0_F0_MASK 0x00000070L |
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| 117791 | #define RCC_STRAP3_RCC_DEV0_EPF0_STRAP8__STRAP_IO_BAR_DIS_DEV0_F0_MASK 0x00000080L |
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| 117792 | #define RCC_STRAP3_RCC_DEV0_EPF0_STRAP8__STRAP_LFB_ERRMSG_EN_DEV0_F0_MASK 0x00000100L |
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| 117793 | #define RCC_STRAP3_RCC_DEV0_EPF0_STRAP8__STRAP_MEM_AP_SIZE_DEV0_F0_MASK 0x00001E00L |
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| 117796 | #define RCC_STRAP3_RCC_DEV0_EPF0_STRAP8__STRAP_VF_MEM_AP_SIZE_DEV0_F0_MASK 0x00780000L |
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| 117797 | #define RCC_STRAP3_RCC_DEV0_EPF0_STRAP8__STRAP_VF_REG_AP_SIZE_DEV0_F0_MASK 0x03800000L |
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| 117798 | #define RCC_STRAP3_RCC_DEV0_EPF0_STRAP8__STRAP_VGA_DIS_DEV0_F0_MASK 0x04000000L |
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| 117799 | #define RCC_STRAP3_RCC_DEV0_EPF0_STRAP8__STRAP_SRIOV_VF_MAPPING_MODE_DEV0_F0_MASK 0xC0000000L |
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| 117800 | //RCC_STRAP3_RCC_DEV0_EPF0_STRAP9 |
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| 117801 | #define RCC_STRAP3_RCC_DEV0_EPF0_STRAP9__STRAP_OUTSTAND_PAGE_REQ_CAP_DEV0_F0__SHIFT 0x0 |
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| 117802 | #define RCC_STRAP3_RCC_DEV0_EPF0_STRAP9__STRAP_BAR_COMPLIANCE_EN_DEV0_F0__SHIFT 0x12 |
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| 117809 | #define RCC_STRAP3_RCC_DEV0_EPF0_STRAP9__STRAP_BAR_COMPLIANCE_EN_DEV0_F0_MASK 0x00040000L |
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| 117811 | #define RCC_STRAP3_RCC_DEV0_EPF0_STRAP9__STRAP_VF_REG_PROT_DIS_DEV0_F0_MASK 0x00100000L |
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| 117814 | #define RCC_STRAP3_RCC_DEV0_EPF0_STRAP9__STRAP_GPUIOV_VSEC_REV_DEV0_F0_MASK 0x0F000000L |
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| 117816 | #define RCC_STRAP3_RCC_DEV0_EPF1_STRAP0__STRAP_DEVICE_ID_DEV0_F1__SHIFT 0x0 |
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| 117826 | #define RCC_STRAP3_RCC_DEV0_EPF1_STRAP0__STRAP_FUNC_EN_DEV0_F1_MASK 0x10000000L |
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| 117827 | #define RCC_STRAP3_RCC_DEV0_EPF1_STRAP0__STRAP_LEGACY_DEVICE_TYPE_EN_DEV0_F1_MASK 0x20000000L |
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| 117839 | #define RCC_STRAP3_RCC_DEV0_EPF1_STRAP2__STRAP_DPA_EN_DEV0_F1__SHIFT 0x15 |
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| 117841 | #define RCC_STRAP3_RCC_DEV0_EPF1_STRAP2__STRAP_VC_EN_DEV0_F1__SHIFT 0x17 |
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| 117843 | #define RCC_STRAP3_RCC_DEV0_EPF1_STRAP2__STRAP_PASID_EN_DEV0_F1__SHIFT 0x1c |
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| 117845 | #define RCC_STRAP3_RCC_DEV0_EPF1_STRAP2__STRAP_PASID_GLOBAL_INVALIDATE_SUPPORTED_DEV0_F1__SHIFT 0x1e |
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| 117846 | #define RCC_STRAP3_RCC_DEV0_EPF1_STRAP2__STRAP_PASID_PRIV_MODE_SUPPORTED_DEV0_F1__SHIFT 0x1f |
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| 117847 | #define RCC_STRAP3_RCC_DEV0_EPF1_STRAP2__STRAP_NO_SOFT_RESET_DEV0_F1_MASK 0x00000080L |
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| 117848 | #define RCC_STRAP3_RCC_DEV0_EPF1_STRAP2__STRAP_RESIZE_BAR_EN_DEV0_F1_MASK 0x00000100L |
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| 117849 | #define RCC_STRAP3_RCC_DEV0_EPF1_STRAP2__STRAP_MAX_PASID_WIDTH_DEV0_F1_MASK 0x00003E00L |
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| 117850 | #define RCC_STRAP3_RCC_DEV0_EPF1_STRAP2__STRAP_MSI_PERVECTOR_MASK_CAP_DEV0_F1_MASK 0x00004000L |
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| 117851 | #define RCC_STRAP3_RCC_DEV0_EPF1_STRAP2__STRAP_AER_EN_DEV0_F1_MASK 0x00010000L |
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| 117852 | #define RCC_STRAP3_RCC_DEV0_EPF1_STRAP2__STRAP_ACS_EN_DEV0_F1_MASK 0x00020000L |
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| 117853 | #define RCC_STRAP3_RCC_DEV0_EPF1_STRAP2__STRAP_ATS_EN_DEV0_F1_MASK 0x00040000L |
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| 117854 | #define RCC_STRAP3_RCC_DEV0_EPF1_STRAP2__STRAP_CPL_ABORT_ERR_EN_DEV0_F1_MASK 0x00100000L |
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| 117855 | #define RCC_STRAP3_RCC_DEV0_EPF1_STRAP2__STRAP_DPA_EN_DEV0_F1_MASK 0x00200000L |
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| 117856 | #define RCC_STRAP3_RCC_DEV0_EPF1_STRAP2__STRAP_DSN_EN_DEV0_F1_MASK 0x00400000L |
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| 117857 | #define RCC_STRAP3_RCC_DEV0_EPF1_STRAP2__STRAP_VC_EN_DEV0_F1_MASK 0x00800000L |
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| 117858 | #define RCC_STRAP3_RCC_DEV0_EPF1_STRAP2__STRAP_MSI_MULTI_CAP_DEV0_F1_MASK 0x07000000L |
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| 117859 | #define RCC_STRAP3_RCC_DEV0_EPF1_STRAP2__STRAP_PASID_EN_DEV0_F1_MASK 0x10000000L |
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| 117860 | #define RCC_STRAP3_RCC_DEV0_EPF1_STRAP2__STRAP_PASID_EXE_PERMISSION_SUPPORTED_DEV0_F1_MASK 0x20000000L |
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| 117861 | #define RCC_STRAP3_RCC_DEV0_EPF1_STRAP2__STRAP_PASID_GLOBAL_INVALIDATE_SUPPORTED_DEV0_F1_MASK 0x40000000L |
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| 117862 | #define RCC_STRAP3_RCC_DEV0_EPF1_STRAP2__STRAP_PASID_PRIV_MODE_SUPPORTED_DEV0_F1_MASK 0x80000000L |
|---|
| 117863 | //RCC_STRAP3_RCC_DEV0_EPF1_STRAP3 |
|---|
| 117864 | #define RCC_STRAP3_RCC_DEV0_EPF1_STRAP3__STRAP_POISONED_ADVISORY_NONFATAL_DEV0_F1__SHIFT 0x0 |
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| 117865 | #define RCC_STRAP3_RCC_DEV0_EPF1_STRAP3__STRAP_PWR_EN_DEV0_F1__SHIFT 0x1 |
|---|
| 117866 | #define RCC_STRAP3_RCC_DEV0_EPF1_STRAP3__STRAP_SUBSYS_ID_DEV0_F1__SHIFT 0x2 |
|---|
| 117867 | #define RCC_STRAP3_RCC_DEV0_EPF1_STRAP3__STRAP_MSI_EN_DEV0_F1__SHIFT 0x12 |
|---|
| 117868 | #define RCC_STRAP3_RCC_DEV0_EPF1_STRAP3__STRAP_MSI_CLR_PENDING_EN_DEV0_F1__SHIFT 0x13 |
|---|
| 117869 | #define RCC_STRAP3_RCC_DEV0_EPF1_STRAP3__STRAP_MSIX_EN_DEV0_F1__SHIFT 0x14 |
|---|
| 117870 | #define RCC_STRAP3_RCC_DEV0_EPF1_STRAP3__STRAP_PMC_DSI_DEV0_F1__SHIFT 0x18 |
|---|
| 117871 | #define RCC_STRAP3_RCC_DEV0_EPF1_STRAP3__STRAP_ALL_MSI_EVENT_SUPPORT_EN_DEV0_F1__SHIFT 0x1a |
|---|
| 117872 | #define RCC_STRAP3_RCC_DEV0_EPF1_STRAP3__STRAP_SMN_ERR_STATUS_MASK_EN_EP_DEV0_F1__SHIFT 0x1b |
|---|
| 117873 | #define RCC_STRAP3_RCC_DEV0_EPF1_STRAP3__STRAP_CLK_PM_EN_DEV0_F1__SHIFT 0x1d |
|---|
| 117874 | #define RCC_STRAP3_RCC_DEV0_EPF1_STRAP3__STRAP_TRUE_PM_STATUS_EN_DEV0_F1__SHIFT 0x1e |
|---|
| 117875 | #define RCC_STRAP3_RCC_DEV0_EPF1_STRAP3__STRAP_RTR_EN_DEV0_F1__SHIFT 0x1f |
|---|
| 117876 | #define RCC_STRAP3_RCC_DEV0_EPF1_STRAP3__STRAP_POISONED_ADVISORY_NONFATAL_DEV0_F1_MASK 0x00000001L |
|---|
| 117877 | #define RCC_STRAP3_RCC_DEV0_EPF1_STRAP3__STRAP_PWR_EN_DEV0_F1_MASK 0x00000002L |
|---|
| 117878 | #define RCC_STRAP3_RCC_DEV0_EPF1_STRAP3__STRAP_SUBSYS_ID_DEV0_F1_MASK 0x0003FFFCL |
|---|
| 117879 | #define RCC_STRAP3_RCC_DEV0_EPF1_STRAP3__STRAP_MSI_EN_DEV0_F1_MASK 0x00040000L |
|---|
| 117880 | #define RCC_STRAP3_RCC_DEV0_EPF1_STRAP3__STRAP_MSI_CLR_PENDING_EN_DEV0_F1_MASK 0x00080000L |
|---|
| 117881 | #define RCC_STRAP3_RCC_DEV0_EPF1_STRAP3__STRAP_MSIX_EN_DEV0_F1_MASK 0x00100000L |
|---|
| 117882 | #define RCC_STRAP3_RCC_DEV0_EPF1_STRAP3__STRAP_PMC_DSI_DEV0_F1_MASK 0x01000000L |
|---|
| 117883 | #define RCC_STRAP3_RCC_DEV0_EPF1_STRAP3__STRAP_ALL_MSI_EVENT_SUPPORT_EN_DEV0_F1_MASK 0x04000000L |
|---|
| 117884 | #define RCC_STRAP3_RCC_DEV0_EPF1_STRAP3__STRAP_SMN_ERR_STATUS_MASK_EN_EP_DEV0_F1_MASK 0x08000000L |
|---|
| 117885 | #define RCC_STRAP3_RCC_DEV0_EPF1_STRAP3__STRAP_CLK_PM_EN_DEV0_F1_MASK 0x20000000L |
|---|
| 117886 | #define RCC_STRAP3_RCC_DEV0_EPF1_STRAP3__STRAP_TRUE_PM_STATUS_EN_DEV0_F1_MASK 0x40000000L |
|---|
| 117887 | #define RCC_STRAP3_RCC_DEV0_EPF1_STRAP3__STRAP_RTR_EN_DEV0_F1_MASK 0x80000000L |
|---|
| 117888 | //RCC_STRAP3_RCC_DEV0_EPF1_STRAP4 |
|---|
| 117889 | #define RCC_STRAP3_RCC_DEV0_EPF1_STRAP4__STRAP_ATOMIC_64BIT_EN_DEV0_F1__SHIFT 0x14 |
|---|
| 117890 | #define RCC_STRAP3_RCC_DEV0_EPF1_STRAP4__STRAP_ATOMIC_EN_DEV0_F1__SHIFT 0x15 |
|---|
| 117891 | #define RCC_STRAP3_RCC_DEV0_EPF1_STRAP4__STRAP_FLR_EN_DEV0_F1__SHIFT 0x16 |
|---|
| 117892 | #define RCC_STRAP3_RCC_DEV0_EPF1_STRAP4__STRAP_PME_SUPPORT_DEV0_F1__SHIFT 0x17 |
|---|
| 117893 | #define RCC_STRAP3_RCC_DEV0_EPF1_STRAP4__STRAP_INTERRUPT_PIN_DEV0_F1__SHIFT 0x1c |
|---|
| 117894 | #define RCC_STRAP3_RCC_DEV0_EPF1_STRAP4__STRAP_AUXPWR_SUPPORT_DEV0_F1__SHIFT 0x1f |
|---|
| 117895 | #define RCC_STRAP3_RCC_DEV0_EPF1_STRAP4__STRAP_ATOMIC_64BIT_EN_DEV0_F1_MASK 0x00100000L |
|---|
| 117896 | #define RCC_STRAP3_RCC_DEV0_EPF1_STRAP4__STRAP_ATOMIC_EN_DEV0_F1_MASK 0x00200000L |
|---|
| 117897 | #define RCC_STRAP3_RCC_DEV0_EPF1_STRAP4__STRAP_FLR_EN_DEV0_F1_MASK 0x00400000L |
|---|
| 117898 | #define RCC_STRAP3_RCC_DEV0_EPF1_STRAP4__STRAP_PME_SUPPORT_DEV0_F1_MASK 0x0F800000L |
|---|
| 117899 | #define RCC_STRAP3_RCC_DEV0_EPF1_STRAP4__STRAP_INTERRUPT_PIN_DEV0_F1_MASK 0x70000000L |
|---|
| 117900 | #define RCC_STRAP3_RCC_DEV0_EPF1_STRAP4__STRAP_AUXPWR_SUPPORT_DEV0_F1_MASK 0x80000000L |
|---|
| 117901 | //RCC_STRAP3_RCC_DEV0_EPF1_STRAP5 |
|---|
| 117902 | #define RCC_STRAP3_RCC_DEV0_EPF1_STRAP5__STRAP_SUBSYS_VEN_ID_DEV0_F1__SHIFT 0x0 |
|---|
| 117903 | #define RCC_STRAP3_RCC_DEV0_EPF1_STRAP5__STRAP_MSI_EXT_MSG_DATA_CAP_DEV0_F1__SHIFT 0x1e |
|---|
| 117904 | #define RCC_STRAP3_RCC_DEV0_EPF1_STRAP5__STRAP_SUBSYS_VEN_ID_DEV0_F1_MASK 0x0000FFFFL |
|---|
| 117905 | #define RCC_STRAP3_RCC_DEV0_EPF1_STRAP5__STRAP_MSI_EXT_MSG_DATA_CAP_DEV0_F1_MASK 0x40000000L |
|---|
| 117906 | //RCC_STRAP3_RCC_DEV0_EPF1_STRAP6 |
|---|
| 117907 | #define RCC_STRAP3_RCC_DEV0_EPF1_STRAP6__STRAP_APER0_EN_DEV0_F1__SHIFT 0x0 |
|---|
| 117908 | #define RCC_STRAP3_RCC_DEV0_EPF1_STRAP6__STRAP_APER0_PREFETCHABLE_EN_DEV0_F1__SHIFT 0x1 |
|---|
| 117909 | #define RCC_STRAP3_RCC_DEV0_EPF1_STRAP6__STRAP_APER0_64BAR_EN_DEV0_F1__SHIFT 0x2 |
|---|
| 117910 | #define RCC_STRAP3_RCC_DEV0_EPF1_STRAP6__STRAP_APER0_EN_DEV0_F1_MASK 0x00000001L |
|---|
| 117911 | #define RCC_STRAP3_RCC_DEV0_EPF1_STRAP6__STRAP_APER0_PREFETCHABLE_EN_DEV0_F1_MASK 0x00000002L |
|---|
| 117912 | #define RCC_STRAP3_RCC_DEV0_EPF1_STRAP6__STRAP_APER0_64BAR_EN_DEV0_F1_MASK 0x00000004L |
|---|
| 117913 | //RCC_STRAP3_RCC_DEV0_EPF1_STRAP7 |
|---|
| 117914 | |
|---|
| 117915 | |
|---|
| 117916 | // addressBlock: nbio_nbif0_rcc_ep_dev0_BIFDEC1 |
|---|
| 117917 | //RCC_EP_DEV0_3_EP_PCIE_SCRATCH |
|---|
| 117918 | #define RCC_EP_DEV0_3_EP_PCIE_SCRATCH__PCIE_SCRATCH__SHIFT 0x0 |
|---|
| 117919 | #define RCC_EP_DEV0_3_EP_PCIE_SCRATCH__PCIE_SCRATCH_MASK 0xFFFFFFFFL |
|---|
| 117920 | //RCC_EP_DEV0_3_EP_PCIE_CNTL |
|---|
| 117921 | #define RCC_EP_DEV0_3_EP_PCIE_CNTL__UR_ERR_REPORT_DIS__SHIFT 0x7 |
|---|
| 117922 | #define RCC_EP_DEV0_3_EP_PCIE_CNTL__PCIE_MALFORM_ATOMIC_OPS__SHIFT 0x8 |
|---|
| 117923 | #define RCC_EP_DEV0_3_EP_PCIE_CNTL__RX_IGNORE_LTR_MSG_UR__SHIFT 0x1e |
|---|
| 117924 | #define RCC_EP_DEV0_3_EP_PCIE_CNTL__UR_ERR_REPORT_DIS_MASK 0x00000080L |
|---|
| 117925 | #define RCC_EP_DEV0_3_EP_PCIE_CNTL__PCIE_MALFORM_ATOMIC_OPS_MASK 0x00000100L |
|---|
| 117926 | #define RCC_EP_DEV0_3_EP_PCIE_CNTL__RX_IGNORE_LTR_MSG_UR_MASK 0x40000000L |
|---|
| 117927 | //RCC_EP_DEV0_3_EP_PCIE_INT_CNTL |
|---|
| 117928 | #define RCC_EP_DEV0_3_EP_PCIE_INT_CNTL__CORR_ERR_INT_EN__SHIFT 0x0 |
|---|
| 117929 | #define RCC_EP_DEV0_3_EP_PCIE_INT_CNTL__NON_FATAL_ERR_INT_EN__SHIFT 0x1 |
|---|
| 117930 | #define RCC_EP_DEV0_3_EP_PCIE_INT_CNTL__FATAL_ERR_INT_EN__SHIFT 0x2 |
|---|
| 117931 | #define RCC_EP_DEV0_3_EP_PCIE_INT_CNTL__USR_DETECTED_INT_EN__SHIFT 0x3 |
|---|
| 117932 | #define RCC_EP_DEV0_3_EP_PCIE_INT_CNTL__MISC_ERR_INT_EN__SHIFT 0x4 |
|---|
| 117933 | #define RCC_EP_DEV0_3_EP_PCIE_INT_CNTL__POWER_STATE_CHG_INT_EN__SHIFT 0x6 |
|---|
| 117934 | #define RCC_EP_DEV0_3_EP_PCIE_INT_CNTL__CORR_ERR_INT_EN_MASK 0x00000001L |
|---|
| 117935 | #define RCC_EP_DEV0_3_EP_PCIE_INT_CNTL__NON_FATAL_ERR_INT_EN_MASK 0x00000002L |
|---|
| 117936 | #define RCC_EP_DEV0_3_EP_PCIE_INT_CNTL__FATAL_ERR_INT_EN_MASK 0x00000004L |
|---|
| 117937 | #define RCC_EP_DEV0_3_EP_PCIE_INT_CNTL__USR_DETECTED_INT_EN_MASK 0x00000008L |
|---|
| 117938 | #define RCC_EP_DEV0_3_EP_PCIE_INT_CNTL__MISC_ERR_INT_EN_MASK 0x00000010L |
|---|
| 117939 | #define RCC_EP_DEV0_3_EP_PCIE_INT_CNTL__POWER_STATE_CHG_INT_EN_MASK 0x00000040L |
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| 117948 | #define RCC_EP_DEV0_3_EP_PCIE_INT_STATUS__CORR_ERR_INT_STATUS_MASK 0x00000001L |
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| 117949 | #define RCC_EP_DEV0_3_EP_PCIE_INT_STATUS__NON_FATAL_ERR_INT_STATUS_MASK 0x00000002L |
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| 117951 | #define RCC_EP_DEV0_3_EP_PCIE_INT_STATUS__USR_DETECTED_INT_STATUS_MASK 0x00000008L |
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| 117965 | #define RCC_EP_DEV0_3_EP_PCIE_CFG_CNTL__CFG_EN_DEC_TO_GEN4_HIDDEN_REG__SHIFT 0x3 |
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| 117968 | #define RCC_EP_DEV0_3_EP_PCIE_CFG_CNTL__CFG_EN_DEC_TO_GEN2_HIDDEN_REG_MASK 0x00000002L |
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| 117969 | #define RCC_EP_DEV0_3_EP_PCIE_CFG_CNTL__CFG_EN_DEC_TO_GEN3_HIDDEN_REG_MASK 0x00000004L |
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| 117970 | #define RCC_EP_DEV0_3_EP_PCIE_CFG_CNTL__CFG_EN_DEC_TO_GEN4_HIDDEN_REG_MASK 0x00000008L |
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| 117971 | #define RCC_EP_DEV0_3_EP_PCIE_CFG_CNTL__CFG_EN_DEC_TO_GEN5_HIDDEN_REG_MASK 0x00000010L |
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| 117972 | //RCC_EP_DEV0_3_EP_PCIE_TX_LTR_CNTL |
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| 117973 | #define RCC_EP_DEV0_3_EP_PCIE_TX_LTR_CNTL__LTR_PRIV_S_SHORT_VALUE__SHIFT 0x0 |
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| 117979 | #define RCC_EP_DEV0_3_EP_PCIE_TX_LTR_CNTL__LTR_PRIV_MSG_DIS_IN_PM_NON_D0__SHIFT 0xe |
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| 117980 | #define RCC_EP_DEV0_3_EP_PCIE_TX_LTR_CNTL__LTR_PRIV_RST_LTR_IN_DL_DOWN__SHIFT 0xf |
|---|
| 117981 | #define RCC_EP_DEV0_3_EP_PCIE_TX_LTR_CNTL__TX_CHK_FC_FOR_L1__SHIFT 0x10 |
|---|
| 117982 | #define RCC_EP_DEV0_3_EP_PCIE_TX_LTR_CNTL__LTR_DSTATE_USING_WDATA_EN__SHIFT 0x11 |
|---|
| 117983 | #define RCC_EP_DEV0_3_EP_PCIE_TX_LTR_CNTL__LTR_PRIV_S_SHORT_VALUE_MASK 0x00000007L |
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| 117984 | #define RCC_EP_DEV0_3_EP_PCIE_TX_LTR_CNTL__LTR_PRIV_S_LONG_VALUE_MASK 0x00000038L |
|---|
| 117985 | #define RCC_EP_DEV0_3_EP_PCIE_TX_LTR_CNTL__LTR_PRIV_S_REQUIREMENT_MASK 0x00000040L |
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| 117986 | #define RCC_EP_DEV0_3_EP_PCIE_TX_LTR_CNTL__LTR_PRIV_NS_SHORT_VALUE_MASK 0x00000380L |
|---|
| 117987 | #define RCC_EP_DEV0_3_EP_PCIE_TX_LTR_CNTL__LTR_PRIV_NS_LONG_VALUE_MASK 0x00001C00L |
|---|
| 117988 | #define RCC_EP_DEV0_3_EP_PCIE_TX_LTR_CNTL__LTR_PRIV_NS_REQUIREMENT_MASK 0x00002000L |
|---|
| 117989 | #define RCC_EP_DEV0_3_EP_PCIE_TX_LTR_CNTL__LTR_PRIV_MSG_DIS_IN_PM_NON_D0_MASK 0x00004000L |
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| 117990 | #define RCC_EP_DEV0_3_EP_PCIE_TX_LTR_CNTL__LTR_PRIV_RST_LTR_IN_DL_DOWN_MASK 0x00008000L |
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| 117991 | #define RCC_EP_DEV0_3_EP_PCIE_TX_LTR_CNTL__TX_CHK_FC_FOR_L1_MASK 0x00010000L |
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| 117992 | #define RCC_EP_DEV0_3_EP_PCIE_TX_LTR_CNTL__LTR_DSTATE_USING_WDATA_EN_MASK 0x00020000L |
|---|
| 117993 | //RCC_EP_DEV0_2_PCIE_F1_DPA_SUBSTATE_PWR_ALLOC_0 |
|---|
| 117994 | #define RCC_EP_DEV0_2_PCIE_F1_DPA_SUBSTATE_PWR_ALLOC_0__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
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| 117995 | #define RCC_EP_DEV0_2_PCIE_F1_DPA_SUBSTATE_PWR_ALLOC_0__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 117996 | //RCC_EP_DEV0_2_PCIE_F1_DPA_SUBSTATE_PWR_ALLOC_1 |
|---|
| 117997 | #define RCC_EP_DEV0_2_PCIE_F1_DPA_SUBSTATE_PWR_ALLOC_1__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 117998 | #define RCC_EP_DEV0_2_PCIE_F1_DPA_SUBSTATE_PWR_ALLOC_1__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 117999 | //RCC_EP_DEV0_2_PCIE_F1_DPA_SUBSTATE_PWR_ALLOC_2 |
|---|
| 118000 | #define RCC_EP_DEV0_2_PCIE_F1_DPA_SUBSTATE_PWR_ALLOC_2__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 118001 | #define RCC_EP_DEV0_2_PCIE_F1_DPA_SUBSTATE_PWR_ALLOC_2__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 118002 | //RCC_EP_DEV0_2_PCIE_F1_DPA_SUBSTATE_PWR_ALLOC_3 |
|---|
| 118003 | #define RCC_EP_DEV0_2_PCIE_F1_DPA_SUBSTATE_PWR_ALLOC_3__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 118004 | #define RCC_EP_DEV0_2_PCIE_F1_DPA_SUBSTATE_PWR_ALLOC_3__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 118005 | //RCC_EP_DEV0_2_PCIE_F1_DPA_SUBSTATE_PWR_ALLOC_4 |
|---|
| 118006 | #define RCC_EP_DEV0_2_PCIE_F1_DPA_SUBSTATE_PWR_ALLOC_4__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 118007 | #define RCC_EP_DEV0_2_PCIE_F1_DPA_SUBSTATE_PWR_ALLOC_4__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 118008 | //RCC_EP_DEV0_2_PCIE_F1_DPA_SUBSTATE_PWR_ALLOC_5 |
|---|
| 118009 | #define RCC_EP_DEV0_2_PCIE_F1_DPA_SUBSTATE_PWR_ALLOC_5__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 118010 | #define RCC_EP_DEV0_2_PCIE_F1_DPA_SUBSTATE_PWR_ALLOC_5__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 118011 | //RCC_EP_DEV0_2_PCIE_F1_DPA_SUBSTATE_PWR_ALLOC_6 |
|---|
| 118012 | #define RCC_EP_DEV0_2_PCIE_F1_DPA_SUBSTATE_PWR_ALLOC_6__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 118013 | #define RCC_EP_DEV0_2_PCIE_F1_DPA_SUBSTATE_PWR_ALLOC_6__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 118014 | //RCC_EP_DEV0_2_PCIE_F1_DPA_SUBSTATE_PWR_ALLOC_7 |
|---|
| 118015 | #define RCC_EP_DEV0_2_PCIE_F1_DPA_SUBSTATE_PWR_ALLOC_7__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 118016 | #define RCC_EP_DEV0_2_PCIE_F1_DPA_SUBSTATE_PWR_ALLOC_7__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 118017 | //RCC_EP_DEV0_3_EP_PCIE_STRAP_MISC |
|---|
| 118018 | #define RCC_EP_DEV0_3_EP_PCIE_STRAP_MISC__STRAP_MST_ADR64_EN__SHIFT 0x1d |
|---|
| 118019 | #define RCC_EP_DEV0_3_EP_PCIE_STRAP_MISC__STRAP_MST_ADR64_EN_MASK 0x20000000L |
|---|
| 118020 | //RCC_EP_DEV0_3_EP_PCIE_STRAP_MISC2 |
|---|
| 118021 | #define RCC_EP_DEV0_3_EP_PCIE_STRAP_MISC2__STRAP_TPH_SUPPORTED__SHIFT 0x4 |
|---|
| 118022 | #define RCC_EP_DEV0_3_EP_PCIE_STRAP_MISC2__STRAP_TPH_SUPPORTED_MASK 0x00000010L |
|---|
| 118023 | //RCC_EP_DEV0_3_EP_PCIE_F0_DPA_CAP |
|---|
| 118024 | #define RCC_EP_DEV0_3_EP_PCIE_F0_DPA_CAP__TRANS_LAT_UNIT__SHIFT 0x8 |
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|---|
| 118026 | #define RCC_EP_DEV0_3_EP_PCIE_F0_DPA_CAP__TRANS_LAT_VAL_0__SHIFT 0x10 |
|---|
| 118027 | #define RCC_EP_DEV0_3_EP_PCIE_F0_DPA_CAP__TRANS_LAT_VAL_1__SHIFT 0x18 |
|---|
| 118028 | #define RCC_EP_DEV0_3_EP_PCIE_F0_DPA_CAP__TRANS_LAT_UNIT_MASK 0x00000300L |
|---|
| 118029 | #define RCC_EP_DEV0_3_EP_PCIE_F0_DPA_CAP__PWR_ALLOC_SCALE_MASK 0x00003000L |
|---|
| 118030 | #define RCC_EP_DEV0_3_EP_PCIE_F0_DPA_CAP__TRANS_LAT_VAL_0_MASK 0x00FF0000L |
|---|
| 118031 | #define RCC_EP_DEV0_3_EP_PCIE_F0_DPA_CAP__TRANS_LAT_VAL_1_MASK 0xFF000000L |
|---|
| 118032 | //RCC_EP_DEV0_3_EP_PCIE_F0_DPA_LATENCY_INDICATOR |
|---|
| 118033 | #define RCC_EP_DEV0_3_EP_PCIE_F0_DPA_LATENCY_INDICATOR__TRANS_LAT_INDICATOR_BITS__SHIFT 0x0 |
|---|
| 118034 | #define RCC_EP_DEV0_3_EP_PCIE_F0_DPA_LATENCY_INDICATOR__TRANS_LAT_INDICATOR_BITS_MASK 0xFFL |
|---|
| 118035 | //RCC_EP_DEV0_3_EP_PCIE_F0_DPA_CNTL |
|---|
| 118036 | #define RCC_EP_DEV0_3_EP_PCIE_F0_DPA_CNTL__SUBSTATE_STATUS__SHIFT 0x0 |
|---|
| 118037 | #define RCC_EP_DEV0_3_EP_PCIE_F0_DPA_CNTL__DPA_COMPLIANCE_MODE__SHIFT 0x8 |
|---|
| 118038 | #define RCC_EP_DEV0_3_EP_PCIE_F0_DPA_CNTL__SUBSTATE_STATUS_MASK 0x001FL |
|---|
| 118039 | #define RCC_EP_DEV0_3_EP_PCIE_F0_DPA_CNTL__DPA_COMPLIANCE_MODE_MASK 0x0100L |
|---|
| 118040 | //RCC_EP_DEV0_3_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_0 |
|---|
| 118041 | #define RCC_EP_DEV0_3_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_0__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 118042 | #define RCC_EP_DEV0_3_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_0__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 118043 | //RCC_EP_DEV0_3_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_1 |
|---|
| 118044 | #define RCC_EP_DEV0_3_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_1__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 118045 | #define RCC_EP_DEV0_3_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_1__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 118046 | //RCC_EP_DEV0_3_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_2 |
|---|
| 118047 | #define RCC_EP_DEV0_3_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_2__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 118048 | #define RCC_EP_DEV0_3_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_2__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 118049 | //RCC_EP_DEV0_3_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_3 |
|---|
| 118050 | #define RCC_EP_DEV0_3_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_3__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 118051 | #define RCC_EP_DEV0_3_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_3__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 118052 | //RCC_EP_DEV0_3_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_4 |
|---|
| 118053 | #define RCC_EP_DEV0_3_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_4__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 118054 | #define RCC_EP_DEV0_3_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_4__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 118055 | //RCC_EP_DEV0_3_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_5 |
|---|
| 118056 | #define RCC_EP_DEV0_3_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_5__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 118057 | #define RCC_EP_DEV0_3_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_5__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 118058 | //RCC_EP_DEV0_3_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_6 |
|---|
| 118059 | #define RCC_EP_DEV0_3_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_6__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 118060 | #define RCC_EP_DEV0_3_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_6__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 118061 | //RCC_EP_DEV0_3_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_7 |
|---|
| 118062 | #define RCC_EP_DEV0_3_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_7__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 118063 | #define RCC_EP_DEV0_3_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_7__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 118064 | //RCC_EP_DEV0_3_EP_PCIE_PME_CONTROL |
|---|
| 118065 | #define RCC_EP_DEV0_3_EP_PCIE_PME_CONTROL__PME_SERVICE_TIMER__SHIFT 0x0 |
|---|
| 118066 | #define RCC_EP_DEV0_3_EP_PCIE_PME_CONTROL__PME_SERVICE_TIMER_MASK 0x1FL |
|---|
| 118067 | //RCC_EP_DEV0_3_EP_PCIEP_RESERVED |
|---|
| 118068 | #define RCC_EP_DEV0_3_EP_PCIEP_RESERVED__PCIEP_RESERVED__SHIFT 0x0 |
|---|
| 118069 | #define RCC_EP_DEV0_3_EP_PCIEP_RESERVED__PCIEP_RESERVED_MASK 0xFFFFFFFFL |
|---|
| 118070 | //RCC_EP_DEV0_3_EP_PCIE_TX_CNTL |
|---|
| 118071 | #define RCC_EP_DEV0_3_EP_PCIE_TX_CNTL__TX_SNR_OVERRIDE__SHIFT 0xa |
|---|
| 118072 | #define RCC_EP_DEV0_3_EP_PCIE_TX_CNTL__TX_RO_OVERRIDE__SHIFT 0xc |
|---|
| 118073 | #define RCC_EP_DEV0_3_EP_PCIE_TX_CNTL__TX_F0_TPH_DIS__SHIFT 0x18 |
|---|
| 118074 | #define RCC_EP_DEV0_3_EP_PCIE_TX_CNTL__TX_F1_TPH_DIS__SHIFT 0x19 |
|---|
| 118075 | #define RCC_EP_DEV0_3_EP_PCIE_TX_CNTL__TX_F2_TPH_DIS__SHIFT 0x1a |
|---|
| 118076 | #define RCC_EP_DEV0_3_EP_PCIE_TX_CNTL__TX_SNR_OVERRIDE_MASK 0x00000C00L |
|---|
| 118077 | #define RCC_EP_DEV0_3_EP_PCIE_TX_CNTL__TX_RO_OVERRIDE_MASK 0x00003000L |
|---|
| 118078 | #define RCC_EP_DEV0_3_EP_PCIE_TX_CNTL__TX_F0_TPH_DIS_MASK 0x01000000L |
|---|
| 118079 | #define RCC_EP_DEV0_3_EP_PCIE_TX_CNTL__TX_F1_TPH_DIS_MASK 0x02000000L |
|---|
| 118080 | #define RCC_EP_DEV0_3_EP_PCIE_TX_CNTL__TX_F2_TPH_DIS_MASK 0x04000000L |
|---|
| 118081 | //RCC_EP_DEV0_3_EP_PCIE_TX_REQUESTER_ID |
|---|
| 118082 | #define RCC_EP_DEV0_3_EP_PCIE_TX_REQUESTER_ID__TX_REQUESTER_ID_FUNCTION__SHIFT 0x0 |
|---|
| 118083 | #define RCC_EP_DEV0_3_EP_PCIE_TX_REQUESTER_ID__TX_REQUESTER_ID_DEVICE__SHIFT 0x3 |
|---|
| 118084 | #define RCC_EP_DEV0_3_EP_PCIE_TX_REQUESTER_ID__TX_REQUESTER_ID_BUS__SHIFT 0x8 |
|---|
| 118085 | #define RCC_EP_DEV0_3_EP_PCIE_TX_REQUESTER_ID__TX_REQUESTER_ID_FUNCTION_MASK 0x00000007L |
|---|
| 118086 | #define RCC_EP_DEV0_3_EP_PCIE_TX_REQUESTER_ID__TX_REQUESTER_ID_DEVICE_MASK 0x000000F8L |
|---|
| 118087 | #define RCC_EP_DEV0_3_EP_PCIE_TX_REQUESTER_ID__TX_REQUESTER_ID_BUS_MASK 0x0000FF00L |
|---|
| 118088 | //RCC_EP_DEV0_3_EP_PCIE_ERR_CNTL |
|---|
| 118089 | #define RCC_EP_DEV0_3_EP_PCIE_ERR_CNTL__ERR_REPORTING_DIS__SHIFT 0x0 |
|---|
| 118090 | #define RCC_EP_DEV0_3_EP_PCIE_ERR_CNTL__AER_HDR_LOG_TIMEOUT__SHIFT 0x8 |
|---|
| 118091 | #define RCC_EP_DEV0_3_EP_PCIE_ERR_CNTL__SEND_ERR_MSG_IMMEDIATELY__SHIFT 0x11 |
|---|
| 118092 | #define RCC_EP_DEV0_3_EP_PCIE_ERR_CNTL__STRAP_POISONED_ADVISORY_NONFATAL__SHIFT 0x12 |
|---|
| 118093 | #define RCC_EP_DEV0_3_EP_PCIE_ERR_CNTL__AER_HDR_LOG_F0_TIMER_EXPIRED__SHIFT 0x18 |
|---|
| 118094 | #define RCC_EP_DEV0_3_EP_PCIE_ERR_CNTL__AER_HDR_LOG_F1_TIMER_EXPIRED__SHIFT 0x19 |
|---|
| 118095 | #define RCC_EP_DEV0_3_EP_PCIE_ERR_CNTL__AER_HDR_LOG_F2_TIMER_EXPIRED__SHIFT 0x1a |
|---|
| 118096 | #define RCC_EP_DEV0_3_EP_PCIE_ERR_CNTL__AER_HDR_LOG_F3_TIMER_EXPIRED__SHIFT 0x1b |
|---|
| 118097 | #define RCC_EP_DEV0_3_EP_PCIE_ERR_CNTL__AER_HDR_LOG_F4_TIMER_EXPIRED__SHIFT 0x1c |
|---|
| 118098 | #define RCC_EP_DEV0_3_EP_PCIE_ERR_CNTL__AER_HDR_LOG_F5_TIMER_EXPIRED__SHIFT 0x1d |
|---|
| 118099 | #define RCC_EP_DEV0_3_EP_PCIE_ERR_CNTL__AER_HDR_LOG_F6_TIMER_EXPIRED__SHIFT 0x1e |
|---|
| 118100 | #define RCC_EP_DEV0_3_EP_PCIE_ERR_CNTL__AER_HDR_LOG_F7_TIMER_EXPIRED__SHIFT 0x1f |
|---|
| 118101 | #define RCC_EP_DEV0_3_EP_PCIE_ERR_CNTL__ERR_REPORTING_DIS_MASK 0x00000001L |
|---|
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| 118104 | #define RCC_EP_DEV0_3_EP_PCIE_ERR_CNTL__STRAP_POISONED_ADVISORY_NONFATAL_MASK 0x00040000L |
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| 118107 | #define RCC_EP_DEV0_3_EP_PCIE_ERR_CNTL__AER_HDR_LOG_F2_TIMER_EXPIRED_MASK 0x04000000L |
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| 118108 | #define RCC_EP_DEV0_3_EP_PCIE_ERR_CNTL__AER_HDR_LOG_F3_TIMER_EXPIRED_MASK 0x08000000L |
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| 118109 | #define RCC_EP_DEV0_3_EP_PCIE_ERR_CNTL__AER_HDR_LOG_F4_TIMER_EXPIRED_MASK 0x10000000L |
|---|
| 118110 | #define RCC_EP_DEV0_3_EP_PCIE_ERR_CNTL__AER_HDR_LOG_F5_TIMER_EXPIRED_MASK 0x20000000L |
|---|
| 118111 | #define RCC_EP_DEV0_3_EP_PCIE_ERR_CNTL__AER_HDR_LOG_F6_TIMER_EXPIRED_MASK 0x40000000L |
|---|
| 118112 | #define RCC_EP_DEV0_3_EP_PCIE_ERR_CNTL__AER_HDR_LOG_F7_TIMER_EXPIRED_MASK 0x80000000L |
|---|
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| 118120 | #define RCC_EP_DEV0_3_EP_PCIE_RX_CNTL__RX_IGNORE_NOT_PASID_UR__SHIFT 0x19 |
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| 118122 | #define RCC_EP_DEV0_3_EP_PCIE_RX_CNTL__RX_IGNORE_MAX_PAYLOAD_ERR_MASK 0x00000100L |
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| 118123 | #define RCC_EP_DEV0_3_EP_PCIE_RX_CNTL__RX_IGNORE_TC_ERR_MASK 0x00000200L |
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| 118124 | #define RCC_EP_DEV0_3_EP_PCIE_RX_CNTL__RX_PCIE_CPL_TIMEOUT_DIS_MASK 0x00100000L |
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| 118125 | #define RCC_EP_DEV0_3_EP_PCIE_RX_CNTL__RX_IGNORE_SHORTPREFIX_ERR_MASK 0x00200000L |
|---|
| 118126 | #define RCC_EP_DEV0_3_EP_PCIE_RX_CNTL__RX_IGNORE_MAXPREFIX_ERR_MASK 0x00400000L |
|---|
| 118127 | #define RCC_EP_DEV0_3_EP_PCIE_RX_CNTL__RX_IGNORE_INVALIDPASID_ERR_MASK 0x01000000L |
|---|
| 118128 | #define RCC_EP_DEV0_3_EP_PCIE_RX_CNTL__RX_IGNORE_NOT_PASID_UR_MASK 0x02000000L |
|---|
| 118129 | #define RCC_EP_DEV0_3_EP_PCIE_RX_CNTL__RX_TPH_DIS_MASK 0x04000000L |
|---|
| 118130 | //RCC_EP_DEV0_3_EP_PCIE_LC_SPEED_CNTL |
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| 118131 | #define RCC_EP_DEV0_3_EP_PCIE_LC_SPEED_CNTL__LC_GEN2_EN_STRAP__SHIFT 0x0 |
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|---|
| 118134 | #define RCC_EP_DEV0_3_EP_PCIE_LC_SPEED_CNTL__LC_GEN5_EN_STRAP__SHIFT 0x3 |
|---|
| 118135 | #define RCC_EP_DEV0_3_EP_PCIE_LC_SPEED_CNTL__LC_GEN2_EN_STRAP_MASK 0x00000001L |
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| 118136 | #define RCC_EP_DEV0_3_EP_PCIE_LC_SPEED_CNTL__LC_GEN3_EN_STRAP_MASK 0x00000002L |
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| 118137 | #define RCC_EP_DEV0_3_EP_PCIE_LC_SPEED_CNTL__LC_GEN4_EN_STRAP_MASK 0x00000004L |
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| 118138 | #define RCC_EP_DEV0_3_EP_PCIE_LC_SPEED_CNTL__LC_GEN5_EN_STRAP_MASK 0x00000008L |
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| 118139 | |
|---|
| 118140 | |
|---|
| 118141 | // addressBlock: nbio_nbif0_rcc_dwn_dev0_BIFDEC1 |
|---|
| 118142 | //RCC_DWN_DEV0_3_DN_PCIE_RESERVED |
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| 118143 | #define RCC_DWN_DEV0_3_DN_PCIE_RESERVED__PCIE_RESERVED__SHIFT 0x0 |
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| 118144 | #define RCC_DWN_DEV0_3_DN_PCIE_RESERVED__PCIE_RESERVED_MASK 0xFFFFFFFFL |
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| 118145 | //RCC_DWN_DEV0_3_DN_PCIE_SCRATCH |
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| 118146 | #define RCC_DWN_DEV0_3_DN_PCIE_SCRATCH__PCIE_SCRATCH__SHIFT 0x0 |
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| 118147 | #define RCC_DWN_DEV0_3_DN_PCIE_SCRATCH__PCIE_SCRATCH_MASK 0xFFFFFFFFL |
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| 118152 | #define RCC_DWN_DEV0_3_DN_PCIE_CNTL__HWINIT_WR_LOCK_MASK 0x00000001L |
|---|
| 118153 | #define RCC_DWN_DEV0_3_DN_PCIE_CNTL__UR_ERR_REPORT_DIS_DN_MASK 0x00000080L |
|---|
| 118154 | #define RCC_DWN_DEV0_3_DN_PCIE_CNTL__RX_IGNORE_LTR_MSG_UR_MASK 0x40000000L |
|---|
| 118155 | //RCC_DWN_DEV0_3_DN_PCIE_CONFIG_CNTL |
|---|
| 118156 | #define RCC_DWN_DEV0_3_DN_PCIE_CONFIG_CNTL__CI_EXTENDED_TAG_EN_OVERRIDE__SHIFT 0x19 |
|---|
| 118157 | #define RCC_DWN_DEV0_3_DN_PCIE_CONFIG_CNTL__CI_EXTENDED_TAG_EN_OVERRIDE_MASK 0x06000000L |
|---|
| 118158 | //RCC_DWN_DEV0_3_DN_PCIE_RX_CNTL2 |
|---|
| 118159 | #define RCC_DWN_DEV0_3_DN_PCIE_RX_CNTL2__FLR_EXTEND_MODE__SHIFT 0x1c |
|---|
| 118160 | #define RCC_DWN_DEV0_3_DN_PCIE_RX_CNTL2__FLR_EXTEND_MODE_MASK 0x70000000L |
|---|
| 118161 | //RCC_DWN_DEV0_3_DN_PCIE_BUS_CNTL |
|---|
| 118162 | #define RCC_DWN_DEV0_3_DN_PCIE_BUS_CNTL__IMMEDIATE_PMI_DIS__SHIFT 0x7 |
|---|
| 118163 | #define RCC_DWN_DEV0_3_DN_PCIE_BUS_CNTL__AER_CPL_TIMEOUT_RO_DIS_SWDN__SHIFT 0x8 |
|---|
| 118164 | #define RCC_DWN_DEV0_3_DN_PCIE_BUS_CNTL__IMMEDIATE_PMI_DIS_MASK 0x00000080L |
|---|
| 118165 | #define RCC_DWN_DEV0_3_DN_PCIE_BUS_CNTL__AER_CPL_TIMEOUT_RO_DIS_SWDN_MASK 0x00000100L |
|---|
| 118166 | //RCC_DWN_DEV0_3_DN_PCIE_CFG_CNTL |
|---|
| 118167 | #define RCC_DWN_DEV0_3_DN_PCIE_CFG_CNTL__CFG_EN_DEC_TO_HIDDEN_REG__SHIFT 0x0 |
|---|
| 118168 | #define RCC_DWN_DEV0_3_DN_PCIE_CFG_CNTL__CFG_EN_DEC_TO_GEN2_HIDDEN_REG__SHIFT 0x1 |
|---|
| 118169 | #define RCC_DWN_DEV0_3_DN_PCIE_CFG_CNTL__CFG_EN_DEC_TO_GEN3_HIDDEN_REG__SHIFT 0x2 |
|---|
| 118170 | #define RCC_DWN_DEV0_3_DN_PCIE_CFG_CNTL__CFG_EN_DEC_TO_GEN4_HIDDEN_REG__SHIFT 0x3 |
|---|
| 118171 | #define RCC_DWN_DEV0_3_DN_PCIE_CFG_CNTL__CFG_EN_DEC_TO_GEN5_HIDDEN_REG__SHIFT 0x4 |
|---|
| 118172 | #define RCC_DWN_DEV0_3_DN_PCIE_CFG_CNTL__CFG_EN_DEC_TO_HIDDEN_REG_MASK 0x00000001L |
|---|
| 118173 | #define RCC_DWN_DEV0_3_DN_PCIE_CFG_CNTL__CFG_EN_DEC_TO_GEN2_HIDDEN_REG_MASK 0x00000002L |
|---|
| 118174 | #define RCC_DWN_DEV0_3_DN_PCIE_CFG_CNTL__CFG_EN_DEC_TO_GEN3_HIDDEN_REG_MASK 0x00000004L |
|---|
| 118175 | #define RCC_DWN_DEV0_3_DN_PCIE_CFG_CNTL__CFG_EN_DEC_TO_GEN4_HIDDEN_REG_MASK 0x00000008L |
|---|
| 118176 | #define RCC_DWN_DEV0_3_DN_PCIE_CFG_CNTL__CFG_EN_DEC_TO_GEN5_HIDDEN_REG_MASK 0x00000010L |
|---|
| 118177 | //RCC_DWN_DEV0_3_DN_PCIE_STRAP_F0 |
|---|
| 118178 | #define RCC_DWN_DEV0_3_DN_PCIE_STRAP_F0__STRAP_F0_EN__SHIFT 0x0 |
|---|
| 118179 | #define RCC_DWN_DEV0_3_DN_PCIE_STRAP_F0__STRAP_F0_MC_EN__SHIFT 0x11 |
|---|
| 118180 | #define RCC_DWN_DEV0_3_DN_PCIE_STRAP_F0__STRAP_F0_MSI_MULTI_CAP__SHIFT 0x15 |
|---|
| 118181 | #define RCC_DWN_DEV0_3_DN_PCIE_STRAP_F0__STRAP_F0_EN_MASK 0x00000001L |
|---|
| 118182 | #define RCC_DWN_DEV0_3_DN_PCIE_STRAP_F0__STRAP_F0_MC_EN_MASK 0x00020000L |
|---|
| 118183 | #define RCC_DWN_DEV0_3_DN_PCIE_STRAP_F0__STRAP_F0_MSI_MULTI_CAP_MASK 0x00E00000L |
|---|
| 118184 | //RCC_DWN_DEV0_3_DN_PCIE_STRAP_MISC |
|---|
| 118185 | #define RCC_DWN_DEV0_3_DN_PCIE_STRAP_MISC__STRAP_CLK_PM_EN__SHIFT 0x18 |
|---|
| 118186 | #define RCC_DWN_DEV0_3_DN_PCIE_STRAP_MISC__STRAP_MST_ADR64_EN__SHIFT 0x1d |
|---|
| 118187 | #define RCC_DWN_DEV0_3_DN_PCIE_STRAP_MISC__STRAP_CLK_PM_EN_MASK 0x01000000L |
|---|
| 118188 | #define RCC_DWN_DEV0_3_DN_PCIE_STRAP_MISC__STRAP_MST_ADR64_EN_MASK 0x20000000L |
|---|
| 118189 | //RCC_DWN_DEV0_3_DN_PCIE_STRAP_MISC2 |
|---|
| 118190 | #define RCC_DWN_DEV0_3_DN_PCIE_STRAP_MISC2__STRAP_MSTCPL_TIMEOUT_EN__SHIFT 0x2 |
|---|
| 118191 | #define RCC_DWN_DEV0_3_DN_PCIE_STRAP_MISC2__STRAP_MSTCPL_TIMEOUT_EN_MASK 0x00000004L |
|---|
| 118192 | |
|---|
| 118193 | |
|---|
| 118194 | // addressBlock: nbio_nbif0_rcc_dwnp_dev0_BIFDEC1 |
|---|
| 118195 | //RCC_DWNP_DEV0_3_PCIE_ERR_CNTL |
|---|
| 118196 | #define RCC_DWNP_DEV0_3_PCIE_ERR_CNTL__ERR_REPORTING_DIS__SHIFT 0x0 |
|---|
| 118197 | #define RCC_DWNP_DEV0_3_PCIE_ERR_CNTL__AER_HDR_LOG_TIMEOUT__SHIFT 0x8 |
|---|
| 118198 | #define RCC_DWNP_DEV0_3_PCIE_ERR_CNTL__AER_HDR_LOG_F0_TIMER_EXPIRED__SHIFT 0xb |
|---|
| 118199 | #define RCC_DWNP_DEV0_3_PCIE_ERR_CNTL__SEND_ERR_MSG_IMMEDIATELY__SHIFT 0x11 |
|---|
| 118200 | #define RCC_DWNP_DEV0_3_PCIE_ERR_CNTL__ERR_CORR_RCVD_CLR__SHIFT 0x12 |
|---|
| 118201 | #define RCC_DWNP_DEV0_3_PCIE_ERR_CNTL__NONFATAL_ERR_RCVD_CLR__SHIFT 0x13 |
|---|
| 118202 | #define RCC_DWNP_DEV0_3_PCIE_ERR_CNTL__FATAL_ERR_RCVD_CLR__SHIFT 0x14 |
|---|
| 118203 | #define RCC_DWNP_DEV0_3_PCIE_ERR_CNTL__ERR_REPORTING_DIS_MASK 0x00000001L |
|---|
| 118204 | #define RCC_DWNP_DEV0_3_PCIE_ERR_CNTL__AER_HDR_LOG_TIMEOUT_MASK 0x00000700L |
|---|
| 118205 | #define RCC_DWNP_DEV0_3_PCIE_ERR_CNTL__AER_HDR_LOG_F0_TIMER_EXPIRED_MASK 0x00000800L |
|---|
| 118206 | #define RCC_DWNP_DEV0_3_PCIE_ERR_CNTL__SEND_ERR_MSG_IMMEDIATELY_MASK 0x00020000L |
|---|
| 118207 | #define RCC_DWNP_DEV0_3_PCIE_ERR_CNTL__ERR_CORR_RCVD_CLR_MASK 0x00040000L |
|---|
| 118208 | #define RCC_DWNP_DEV0_3_PCIE_ERR_CNTL__NONFATAL_ERR_RCVD_CLR_MASK 0x00080000L |
|---|
| 118209 | #define RCC_DWNP_DEV0_3_PCIE_ERR_CNTL__FATAL_ERR_RCVD_CLR_MASK 0x00100000L |
|---|
| 118210 | //RCC_DWNP_DEV0_3_PCIE_RX_CNTL |
|---|
| 118211 | #define RCC_DWNP_DEV0_3_PCIE_RX_CNTL__RX_IGNORE_MAX_PAYLOAD_ERR__SHIFT 0x8 |
|---|
| 118212 | #define RCC_DWNP_DEV0_3_PCIE_RX_CNTL__RX_IGNORE_TC_ERR_DN__SHIFT 0x9 |
|---|
| 118213 | #define RCC_DWNP_DEV0_3_PCIE_RX_CNTL__RX_PCIE_CPL_TIMEOUT_DIS__SHIFT 0x14 |
|---|
| 118214 | #define RCC_DWNP_DEV0_3_PCIE_RX_CNTL__RX_IGNORE_SHORTPREFIX_ERR_DN__SHIFT 0x15 |
|---|
| 118215 | #define RCC_DWNP_DEV0_3_PCIE_RX_CNTL__RX_RCB_FLR_TIMEOUT_DIS__SHIFT 0x1b |
|---|
| 118216 | #define RCC_DWNP_DEV0_3_PCIE_RX_CNTL__RX_IGNORE_MAX_PAYLOAD_ERR_MASK 0x00000100L |
|---|
| 118217 | #define RCC_DWNP_DEV0_3_PCIE_RX_CNTL__RX_IGNORE_TC_ERR_DN_MASK 0x00000200L |
|---|
| 118218 | #define RCC_DWNP_DEV0_3_PCIE_RX_CNTL__RX_PCIE_CPL_TIMEOUT_DIS_MASK 0x00100000L |
|---|
| 118219 | #define RCC_DWNP_DEV0_3_PCIE_RX_CNTL__RX_IGNORE_SHORTPREFIX_ERR_DN_MASK 0x00200000L |
|---|
| 118220 | #define RCC_DWNP_DEV0_3_PCIE_RX_CNTL__RX_RCB_FLR_TIMEOUT_DIS_MASK 0x08000000L |
|---|
| 118221 | //RCC_DWNP_DEV0_3_PCIE_LC_SPEED_CNTL |
|---|
| 118222 | #define RCC_DWNP_DEV0_3_PCIE_LC_SPEED_CNTL__LC_GEN2_EN_STRAP__SHIFT 0x0 |
|---|
| 118223 | #define RCC_DWNP_DEV0_3_PCIE_LC_SPEED_CNTL__LC_GEN3_EN_STRAP__SHIFT 0x1 |
|---|
| 118224 | #define RCC_DWNP_DEV0_3_PCIE_LC_SPEED_CNTL__LC_GEN4_EN_STRAP__SHIFT 0x2 |
|---|
| 118225 | #define RCC_DWNP_DEV0_3_PCIE_LC_SPEED_CNTL__LC_GEN5_EN_STRAP__SHIFT 0x3 |
|---|
| 118226 | #define RCC_DWNP_DEV0_3_PCIE_LC_SPEED_CNTL__LC_GEN2_EN_STRAP_MASK 0x00000001L |
|---|
| 118227 | #define RCC_DWNP_DEV0_3_PCIE_LC_SPEED_CNTL__LC_GEN3_EN_STRAP_MASK 0x00000002L |
|---|
| 118228 | #define RCC_DWNP_DEV0_3_PCIE_LC_SPEED_CNTL__LC_GEN4_EN_STRAP_MASK 0x00000004L |
|---|
| 118229 | #define RCC_DWNP_DEV0_3_PCIE_LC_SPEED_CNTL__LC_GEN5_EN_STRAP_MASK 0x00000008L |
|---|
| 118230 | //RCC_DWNP_DEV0_3_PCIE_LC_CNTL2 |
|---|
| 118231 | #define RCC_DWNP_DEV0_3_PCIE_LC_CNTL2__DL_STATE_CHANGED_NOTIFICATION_DIS__SHIFT 0x0 |
|---|
| 118232 | #define RCC_DWNP_DEV0_3_PCIE_LC_CNTL2__LC_LINK_BW_NOTIFICATION_DIS__SHIFT 0x1b |
|---|
| 118233 | #define RCC_DWNP_DEV0_3_PCIE_LC_CNTL2__DL_STATE_CHANGED_NOTIFICATION_DIS_MASK 0x00000001L |
|---|
| 118234 | #define RCC_DWNP_DEV0_3_PCIE_LC_CNTL2__LC_LINK_BW_NOTIFICATION_DIS_MASK 0x08000000L |
|---|
| 118235 | //RCC_DWNP_DEV0_3_PCIEP_STRAP_MISC |
|---|
| 118236 | #define RCC_DWNP_DEV0_3_PCIEP_STRAP_MISC__STRAP_MULTI_FUNC_EN__SHIFT 0xa |
|---|
| 118237 | #define RCC_DWNP_DEV0_3_PCIEP_STRAP_MISC__STRAP_MULTI_FUNC_EN_MASK 0x00000400L |
|---|
| 118238 | //RCC_DWNP_DEV0_3_LTR_MSG_INFO_FROM_EP |
|---|
| 118239 | #define RCC_DWNP_DEV0_3_LTR_MSG_INFO_FROM_EP__LTR_MSG_INFO_FROM_EP__SHIFT 0x0 |
|---|
| 118240 | #define RCC_DWNP_DEV0_3_LTR_MSG_INFO_FROM_EP__LTR_MSG_INFO_FROM_EP_MASK 0xFFFFFFFFL |
|---|
| 118241 | |
|---|
| 118242 | |
|---|
| 118243 | // addressBlock: nbio_nbif0_rcc_dev0_epf0_BIFPFVFDEC1[13440..14975] |
|---|
| 118244 | //RCC_DEV0_EPF0_1_RCC_ERR_LOG |
|---|
| 118245 | #define RCC_DEV0_EPF0_1_RCC_ERR_LOG__INVALID_REG_ACCESS_IN_SRIOV_STATUS__SHIFT 0x0 |
|---|
| 118246 | #define RCC_DEV0_EPF0_1_RCC_ERR_LOG__DOORBELL_READ_ACCESS_STATUS__SHIFT 0x1 |
|---|
| 118247 | #define RCC_DEV0_EPF0_1_RCC_ERR_LOG__INVALID_REG_ACCESS_IN_SRIOV_STATUS_MASK 0x00000001L |
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| 118248 | #define RCC_DEV0_EPF0_1_RCC_ERR_LOG__DOORBELL_READ_ACCESS_STATUS_MASK 0x00000002L |
|---|
| 118249 | //RCC_DEV0_EPF0_1_RCC_DOORBELL_APER_EN |
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| 118250 | #define RCC_DEV0_EPF0_1_RCC_DOORBELL_APER_EN__BIF_DOORBELL_APER_EN__SHIFT 0x0 |
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| 118251 | #define RCC_DEV0_EPF0_1_RCC_DOORBELL_APER_EN__BIF_DOORBELL_APER_EN_MASK 0x00000001L |
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|---|
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| 118257 | #define RCC_DEV0_EPF0_1_RCC_CONFIG_RESERVED__CONFIG_RESERVED_MASK 0xFFFFFFFFL |
|---|
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| 118261 | #define RCC_DEV0_EPF0_1_RCC_IOV_FUNC_IDENTIFIER__FUNC_IDENTIFIER_MASK 0x00000001L |
|---|
| 118262 | #define RCC_DEV0_EPF0_1_RCC_IOV_FUNC_IDENTIFIER__IOV_ENABLE_MASK 0x80000000L |
|---|
| 118263 | |
|---|
| 118264 | |
|---|
| 118265 | // addressBlock: nbio_nbif0_rcc_dev0_BIFDEC1 |
|---|
| 118266 | //RCC_DEV0_2_RCC_ERR_INT_CNTL |
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| 118267 | #define RCC_DEV0_2_RCC_ERR_INT_CNTL__INVALID_REG_ACCESS_IN_SRIOV_INT_EN__SHIFT 0x0 |
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| 118268 | #define RCC_DEV0_2_RCC_ERR_INT_CNTL__INVALID_REG_ACCESS_IN_SRIOV_INT_EN_MASK 0x00000001L |
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| 118270 | #define RCC_DEV0_2_RCC_BACO_CNTL_MISC__BIF_ROM_REQ_DIS__SHIFT 0x0 |
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| 118271 | #define RCC_DEV0_2_RCC_BACO_CNTL_MISC__BIF_AZ_REQ_DIS__SHIFT 0x1 |
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| 118272 | #define RCC_DEV0_2_RCC_BACO_CNTL_MISC__BIF_ROM_REQ_DIS_MASK 0x00000001L |
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| 118273 | #define RCC_DEV0_2_RCC_BACO_CNTL_MISC__BIF_AZ_REQ_DIS_MASK 0x00000002L |
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| 118274 | //RCC_DEV0_2_RCC_RESET_EN |
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| 118275 | #define RCC_DEV0_2_RCC_RESET_EN__DB_APER_RESET_EN__SHIFT 0xf |
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| 118276 | #define RCC_DEV0_2_RCC_RESET_EN__DB_APER_RESET_EN_MASK 0x00008000L |
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| 118277 | //RCC_DEV0_3_RCC_VDM_SUPPORT |
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| 118280 | #define RCC_DEV0_3_RCC_VDM_SUPPORT__OTHER_VDM_SUPPORT__SHIFT 0x2 |
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| 118281 | #define RCC_DEV0_3_RCC_VDM_SUPPORT__ROUTE_TO_RC_CHECK_IN_RCMODE__SHIFT 0x3 |
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| 118282 | #define RCC_DEV0_3_RCC_VDM_SUPPORT__ROUTE_BROADCAST_CHECK_IN_RCMODE__SHIFT 0x4 |
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| 118283 | #define RCC_DEV0_3_RCC_VDM_SUPPORT__MCTP_SUPPORT_MASK 0x00000001L |
|---|
| 118284 | #define RCC_DEV0_3_RCC_VDM_SUPPORT__AMPTP_SUPPORT_MASK 0x00000002L |
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| 118285 | #define RCC_DEV0_3_RCC_VDM_SUPPORT__OTHER_VDM_SUPPORT_MASK 0x00000004L |
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| 118286 | #define RCC_DEV0_3_RCC_VDM_SUPPORT__ROUTE_TO_RC_CHECK_IN_RCMODE_MASK 0x00000008L |
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| 118287 | #define RCC_DEV0_3_RCC_VDM_SUPPORT__ROUTE_BROADCAST_CHECK_IN_RCMODE_MASK 0x00000010L |
|---|
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|---|
| 118291 | #define RCC_DEV0_3_RCC_MARGIN_PARAM_CNTL0__MARGINING_IND_UPDOWN_VOLTAGE__SHIFT 0x2 |
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| 118292 | #define RCC_DEV0_3_RCC_MARGIN_PARAM_CNTL0__MARGINING_IND_ERROR_SAMPLER__SHIFT 0x3 |
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| 118297 | #define RCC_DEV0_3_RCC_MARGIN_PARAM_CNTL0__MARGINING_MAX_VOLTAGE_OFFSET__SHIFT 0x19 |
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| 118298 | #define RCC_DEV0_3_RCC_MARGIN_PARAM_CNTL0__MARGINING_VOLTAGE_SUPPORTED_MASK 0x00000001L |
|---|
| 118299 | #define RCC_DEV0_3_RCC_MARGIN_PARAM_CNTL0__MARGINING_IND_LEFTRIGHT_TIMING_MASK 0x00000002L |
|---|
| 118300 | #define RCC_DEV0_3_RCC_MARGIN_PARAM_CNTL0__MARGINING_IND_UPDOWN_VOLTAGE_MASK 0x00000004L |
|---|
| 118301 | #define RCC_DEV0_3_RCC_MARGIN_PARAM_CNTL0__MARGINING_IND_ERROR_SAMPLER_MASK 0x00000008L |
|---|
| 118302 | #define RCC_DEV0_3_RCC_MARGIN_PARAM_CNTL0__MARGINING_SAMPLE_REPORTING_METHOD_MASK 0x00000010L |
|---|
| 118303 | #define RCC_DEV0_3_RCC_MARGIN_PARAM_CNTL0__MARGINING_NUM_TIMING_STEPS_MASK 0x000007E0L |
|---|
| 118304 | #define RCC_DEV0_3_RCC_MARGIN_PARAM_CNTL0__MARGINING_MAX_TIMING_OFFSET_MASK 0x0003F800L |
|---|
| 118305 | #define RCC_DEV0_3_RCC_MARGIN_PARAM_CNTL0__MARGINING_NUM_VOLTAGE_STEPS_MASK 0x01FC0000L |
|---|
| 118306 | #define RCC_DEV0_3_RCC_MARGIN_PARAM_CNTL0__MARGINING_MAX_VOLTAGE_OFFSET_MASK 0xFE000000L |
|---|
| 118307 | //RCC_DEV0_3_RCC_MARGIN_PARAM_CNTL1 |
|---|
| 118308 | #define RCC_DEV0_3_RCC_MARGIN_PARAM_CNTL1__MARGINING_SAMPLING_RATE_VOLTAGE__SHIFT 0x0 |
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| 118309 | #define RCC_DEV0_3_RCC_MARGIN_PARAM_CNTL1__MARGINING_SAMPLING_RATE_TIMING__SHIFT 0x6 |
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| 118310 | #define RCC_DEV0_3_RCC_MARGIN_PARAM_CNTL1__MARGINING_MAX_LANES__SHIFT 0xc |
|---|
| 118311 | #define RCC_DEV0_3_RCC_MARGIN_PARAM_CNTL1__MARGINING_SAMPLE_COUNT__SHIFT 0x11 |
|---|
| 118312 | #define RCC_DEV0_3_RCC_MARGIN_PARAM_CNTL1__MARGINING_SAMPLING_RATE_VOLTAGE_MASK 0x0000003FL |
|---|
| 118313 | #define RCC_DEV0_3_RCC_MARGIN_PARAM_CNTL1__MARGINING_SAMPLING_RATE_TIMING_MASK 0x00000FC0L |
|---|
| 118314 | #define RCC_DEV0_3_RCC_MARGIN_PARAM_CNTL1__MARGINING_MAX_LANES_MASK 0x0001F000L |
|---|
| 118315 | #define RCC_DEV0_3_RCC_MARGIN_PARAM_CNTL1__MARGINING_SAMPLE_COUNT_MASK 0x00FE0000L |
|---|
| 118316 | //RCC_DEV0_2_RCC_GPUIOV_REGION |
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| 118317 | #define RCC_DEV0_2_RCC_GPUIOV_REGION__LFB_REGION__SHIFT 0x0 |
|---|
| 118318 | #define RCC_DEV0_2_RCC_GPUIOV_REGION__MAX_REGION__SHIFT 0x4 |
|---|
| 118319 | #define RCC_DEV0_2_RCC_GPUIOV_REGION__LFB_REGION_MASK 0x0000000FL |
|---|
| 118320 | #define RCC_DEV0_2_RCC_GPUIOV_REGION__MAX_REGION_MASK 0x000000F0L |
|---|
| 118321 | //RCC_DEV0_2_RCC_GPU_HOSTVM_EN |
|---|
| 118322 | #define RCC_DEV0_2_RCC_GPU_HOSTVM_EN__GPU_HOSTVM_EN__SHIFT 0x0 |
|---|
| 118323 | #define RCC_DEV0_2_RCC_GPU_HOSTVM_EN__GPU_HOSTVM_EN_MASK 0x00000001L |
|---|
| 118324 | //RCC_DEV0_2_RCC_CONSOLE_IOV_MODE_CNTL |
|---|
| 118325 | #define RCC_DEV0_2_RCC_CONSOLE_IOV_MODE_CNTL__RCC_CONSOLE_IOV_MODE_ENABLE__SHIFT 0x0 |
|---|
| 118326 | #define RCC_DEV0_2_RCC_CONSOLE_IOV_MODE_CNTL__MULTIOS_IH_SUPPORT_EN__SHIFT 0x1 |
|---|
| 118327 | #define RCC_DEV0_2_RCC_CONSOLE_IOV_MODE_CNTL__RCC_CONSOLE_IOV_MODE_ENABLE_MASK 0x00000001L |
|---|
| 118328 | #define RCC_DEV0_2_RCC_CONSOLE_IOV_MODE_CNTL__MULTIOS_IH_SUPPORT_EN_MASK 0x00000002L |
|---|
| 118329 | //RCC_DEV0_2_RCC_CONSOLE_IOV_FIRST_VF_OFFSET |
|---|
| 118330 | #define RCC_DEV0_2_RCC_CONSOLE_IOV_FIRST_VF_OFFSET__CONSOLE_IOV_FIRST_VF_OFFSET__SHIFT 0x0 |
|---|
| 118331 | #define RCC_DEV0_2_RCC_CONSOLE_IOV_FIRST_VF_OFFSET__CONSOLE_IOV_FIRST_VF_OFFSET_MASK 0xFFFFL |
|---|
| 118332 | //RCC_DEV0_2_RCC_CONSOLE_IOV_VF_STRIDE |
|---|
| 118333 | #define RCC_DEV0_2_RCC_CONSOLE_IOV_VF_STRIDE__CONSOLE_IOV_VF_STRIDE__SHIFT 0x0 |
|---|
| 118334 | #define RCC_DEV0_2_RCC_CONSOLE_IOV_VF_STRIDE__CONSOLE_IOV_VF_STRIDE_MASK 0xFFFFL |
|---|
| 118335 | //RCC_DEV0_2_RCC_PEER_REG_RANGE0 |
|---|
| 118336 | #define RCC_DEV0_2_RCC_PEER_REG_RANGE0__START_ADDR__SHIFT 0x0 |
|---|
| 118337 | #define RCC_DEV0_2_RCC_PEER_REG_RANGE0__END_ADDR__SHIFT 0x10 |
|---|
| 118338 | #define RCC_DEV0_2_RCC_PEER_REG_RANGE0__START_ADDR_MASK 0x0000FFFFL |
|---|
| 118339 | #define RCC_DEV0_2_RCC_PEER_REG_RANGE0__END_ADDR_MASK 0xFFFF0000L |
|---|
| 118340 | //RCC_DEV0_2_RCC_PEER_REG_RANGE1 |
|---|
| 118341 | #define RCC_DEV0_2_RCC_PEER_REG_RANGE1__START_ADDR__SHIFT 0x0 |
|---|
| 118342 | #define RCC_DEV0_2_RCC_PEER_REG_RANGE1__END_ADDR__SHIFT 0x10 |
|---|
| 118343 | #define RCC_DEV0_2_RCC_PEER_REG_RANGE1__START_ADDR_MASK 0x0000FFFFL |
|---|
| 118344 | #define RCC_DEV0_2_RCC_PEER_REG_RANGE1__END_ADDR_MASK 0xFFFF0000L |
|---|
| 118345 | //RCC_DEV0_3_RCC_BUS_CNTL |
|---|
| 118346 | #define RCC_DEV0_3_RCC_BUS_CNTL__PMI_IO_DIS__SHIFT 0x2 |
|---|
| 118347 | #define RCC_DEV0_3_RCC_BUS_CNTL__PMI_MEM_DIS__SHIFT 0x3 |
|---|
| 118348 | #define RCC_DEV0_3_RCC_BUS_CNTL__PMI_BM_DIS__SHIFT 0x4 |
|---|
| 118349 | #define RCC_DEV0_3_RCC_BUS_CNTL__PMI_IO_DIS_DN__SHIFT 0x5 |
|---|
| 118350 | #define RCC_DEV0_3_RCC_BUS_CNTL__PMI_MEM_DIS_DN__SHIFT 0x6 |
|---|
| 118351 | #define RCC_DEV0_3_RCC_BUS_CNTL__PMI_IO_DIS_UP__SHIFT 0x7 |
|---|
| 118352 | #define RCC_DEV0_3_RCC_BUS_CNTL__PMI_MEM_DIS_UP__SHIFT 0x8 |
|---|
| 118353 | #define RCC_DEV0_3_RCC_BUS_CNTL__ROOT_ERR_LOG_ON_EVENT__SHIFT 0xc |
|---|
| 118354 | #define RCC_DEV0_3_RCC_BUS_CNTL__HOST_CPL_POISONED_LOG_IN_RC__SHIFT 0xd |
|---|
| 118355 | #define RCC_DEV0_3_RCC_BUS_CNTL__DN_SEC_SIG_CPLCA_WITH_EP_ERR__SHIFT 0x10 |
|---|
| 118356 | #define RCC_DEV0_3_RCC_BUS_CNTL__DN_SEC_RCV_CPLCA_WITH_EP_ERR__SHIFT 0x11 |
|---|
| 118357 | #define RCC_DEV0_3_RCC_BUS_CNTL__DN_SEC_RCV_CPLUR_WITH_EP_ERR__SHIFT 0x12 |
|---|
| 118358 | #define RCC_DEV0_3_RCC_BUS_CNTL__DN_PRI_SIG_CPLCA_WITH_EP_ERR__SHIFT 0x13 |
|---|
| 118359 | #define RCC_DEV0_3_RCC_BUS_CNTL__DN_PRI_RCV_CPLCA_WITH_EP_ERR__SHIFT 0x14 |
|---|
| 118360 | #define RCC_DEV0_3_RCC_BUS_CNTL__DN_PRI_RCV_CPLUR_WITH_EP_ERR__SHIFT 0x15 |
|---|
| 118361 | #define RCC_DEV0_3_RCC_BUS_CNTL__MAX_PAYLOAD_SIZE_MODE__SHIFT 0x18 |
|---|
| 118362 | #define RCC_DEV0_3_RCC_BUS_CNTL__PRIV_MAX_PAYLOAD_SIZE__SHIFT 0x19 |
|---|
| 118363 | #define RCC_DEV0_3_RCC_BUS_CNTL__MAX_READ_REQUEST_SIZE_MODE__SHIFT 0x1c |
|---|
| 118364 | #define RCC_DEV0_3_RCC_BUS_CNTL__PRIV_MAX_READ_REQUEST_SIZE__SHIFT 0x1d |
|---|
| 118365 | #define RCC_DEV0_3_RCC_BUS_CNTL__PMI_IO_DIS_MASK 0x00000004L |
|---|
| 118366 | #define RCC_DEV0_3_RCC_BUS_CNTL__PMI_MEM_DIS_MASK 0x00000008L |
|---|
| 118367 | #define RCC_DEV0_3_RCC_BUS_CNTL__PMI_BM_DIS_MASK 0x00000010L |
|---|
| 118368 | #define RCC_DEV0_3_RCC_BUS_CNTL__PMI_IO_DIS_DN_MASK 0x00000020L |
|---|
| 118369 | #define RCC_DEV0_3_RCC_BUS_CNTL__PMI_MEM_DIS_DN_MASK 0x00000040L |
|---|
| 118370 | #define RCC_DEV0_3_RCC_BUS_CNTL__PMI_IO_DIS_UP_MASK 0x00000080L |
|---|
| 118371 | #define RCC_DEV0_3_RCC_BUS_CNTL__PMI_MEM_DIS_UP_MASK 0x00000100L |
|---|
| 118372 | #define RCC_DEV0_3_RCC_BUS_CNTL__ROOT_ERR_LOG_ON_EVENT_MASK 0x00001000L |
|---|
| 118373 | #define RCC_DEV0_3_RCC_BUS_CNTL__HOST_CPL_POISONED_LOG_IN_RC_MASK 0x00002000L |
|---|
| 118374 | #define RCC_DEV0_3_RCC_BUS_CNTL__DN_SEC_SIG_CPLCA_WITH_EP_ERR_MASK 0x00010000L |
|---|
| 118375 | #define RCC_DEV0_3_RCC_BUS_CNTL__DN_SEC_RCV_CPLCA_WITH_EP_ERR_MASK 0x00020000L |
|---|
| 118376 | #define RCC_DEV0_3_RCC_BUS_CNTL__DN_SEC_RCV_CPLUR_WITH_EP_ERR_MASK 0x00040000L |
|---|
| 118377 | #define RCC_DEV0_3_RCC_BUS_CNTL__DN_PRI_SIG_CPLCA_WITH_EP_ERR_MASK 0x00080000L |
|---|
| 118378 | #define RCC_DEV0_3_RCC_BUS_CNTL__DN_PRI_RCV_CPLCA_WITH_EP_ERR_MASK 0x00100000L |
|---|
| 118379 | #define RCC_DEV0_3_RCC_BUS_CNTL__DN_PRI_RCV_CPLUR_WITH_EP_ERR_MASK 0x00200000L |
|---|
| 118380 | #define RCC_DEV0_3_RCC_BUS_CNTL__MAX_PAYLOAD_SIZE_MODE_MASK 0x01000000L |
|---|
| 118381 | #define RCC_DEV0_3_RCC_BUS_CNTL__PRIV_MAX_PAYLOAD_SIZE_MASK 0x0E000000L |
|---|
| 118382 | #define RCC_DEV0_3_RCC_BUS_CNTL__MAX_READ_REQUEST_SIZE_MODE_MASK 0x10000000L |
|---|
| 118383 | #define RCC_DEV0_3_RCC_BUS_CNTL__PRIV_MAX_READ_REQUEST_SIZE_MASK 0xE0000000L |
|---|
| 118384 | //RCC_DEV0_2_RCC_CONFIG_CNTL |
|---|
| 118385 | #define RCC_DEV0_2_RCC_CONFIG_CNTL__CFG_VGA_RAM_EN__SHIFT 0x0 |
|---|
| 118386 | #define RCC_DEV0_2_RCC_CONFIG_CNTL__GENMO_MONO_ADDRESS_B__SHIFT 0x2 |
|---|
| 118387 | #define RCC_DEV0_2_RCC_CONFIG_CNTL__GRPH_ADRSEL__SHIFT 0x3 |
|---|
| 118388 | #define RCC_DEV0_2_RCC_CONFIG_CNTL__CFG_VGA_RAM_EN_MASK 0x00000001L |
|---|
| 118389 | #define RCC_DEV0_2_RCC_CONFIG_CNTL__GENMO_MONO_ADDRESS_B_MASK 0x00000004L |
|---|
| 118390 | #define RCC_DEV0_2_RCC_CONFIG_CNTL__GRPH_ADRSEL_MASK 0x00000018L |
|---|
| 118391 | //RCC_DEV0_2_RCC_CONFIG_F0_BASE |
|---|
| 118392 | #define RCC_DEV0_2_RCC_CONFIG_F0_BASE__F0_BASE__SHIFT 0x0 |
|---|
| 118393 | #define RCC_DEV0_2_RCC_CONFIG_F0_BASE__F0_BASE_MASK 0xFFFFFFFFL |
|---|
| 118394 | //RCC_DEV0_2_RCC_CONFIG_APER_SIZE |
|---|
| 118395 | #define RCC_DEV0_2_RCC_CONFIG_APER_SIZE__APER_SIZE__SHIFT 0x0 |
|---|
| 118396 | #define RCC_DEV0_2_RCC_CONFIG_APER_SIZE__APER_SIZE_MASK 0xFFFFFFFFL |
|---|
| 118397 | //RCC_DEV0_2_RCC_CONFIG_REG_APER_SIZE |
|---|
| 118398 | #define RCC_DEV0_2_RCC_CONFIG_REG_APER_SIZE__REG_APER_SIZE__SHIFT 0x0 |
|---|
| 118399 | #define RCC_DEV0_2_RCC_CONFIG_REG_APER_SIZE__REG_APER_SIZE_MASK 0x07FFFFFFL |
|---|
| 118400 | //RCC_DEV0_2_RCC_XDMA_LO |
|---|
| 118401 | #define RCC_DEV0_2_RCC_XDMA_LO__BIF_XDMA_LOWER_BOUND__SHIFT 0x0 |
|---|
| 118402 | #define RCC_DEV0_2_RCC_XDMA_LO__BIF_XDMA_APER_EN__SHIFT 0x1f |
|---|
| 118403 | #define RCC_DEV0_2_RCC_XDMA_LO__BIF_XDMA_LOWER_BOUND_MASK 0x7FFFFFFFL |
|---|
| 118404 | #define RCC_DEV0_2_RCC_XDMA_LO__BIF_XDMA_APER_EN_MASK 0x80000000L |
|---|
| 118405 | //RCC_DEV0_2_RCC_XDMA_HI |
|---|
| 118406 | #define RCC_DEV0_2_RCC_XDMA_HI__BIF_XDMA_UPPER_BOUND__SHIFT 0x0 |
|---|
| 118407 | #define RCC_DEV0_2_RCC_XDMA_HI__BIF_XDMA_UPPER_BOUND_MASK 0x7FFFFFFFL |
|---|
| 118408 | //RCC_DEV0_3_RCC_FEATURES_CONTROL_MISC |
|---|
| 118409 | #define RCC_DEV0_3_RCC_FEATURES_CONTROL_MISC__INIT_PFFLR_CRS_RET_DIS__SHIFT 0x7 |
|---|
| 118410 | #define RCC_DEV0_3_RCC_FEATURES_CONTROL_MISC__ATC_PRG_RESP_PASID_UR_EN__SHIFT 0x8 |
|---|
| 118411 | #define RCC_DEV0_3_RCC_FEATURES_CONTROL_MISC__RX_IGNORE_TRANSMRD_UR__SHIFT 0x9 |
|---|
| 118412 | #define RCC_DEV0_3_RCC_FEATURES_CONTROL_MISC__RX_IGNORE_TRANSMWR_UR__SHIFT 0xa |
|---|
| 118413 | #define RCC_DEV0_3_RCC_FEATURES_CONTROL_MISC__RX_IGNORE_ATSTRANSREQ_UR__SHIFT 0xb |
|---|
| 118414 | #define 0xc |
|---|
| 118415 | #define RCC_DEV0_3_RCC_FEATURES_CONTROL_MISC__RX_IGNORE_INVCPL_UR__SHIFT 0xd |
|---|
| 118416 | #define RCC_DEV0_3_RCC_FEATURES_CONTROL_MISC__CLR_MSI_X_PENDING_WHEN_DISABLED_DIS__SHIFT 0xe |
|---|
| 118417 | #define RCC_DEV0_3_RCC_FEATURES_CONTROL_MISC__CHECK_BME_ON_PENDING_PKT_GEN_DIS__SHIFT 0xf |
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| 118418 | #define RCC_DEV0_3_RCC_FEATURES_CONTROL_MISC__PSN_CHECK_ON_PAYLOAD_DIS__SHIFT 0x10 |
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| 118419 | #define RCC_DEV0_3_RCC_FEATURES_CONTROL_MISC__CLR_MSI_PENDING_ON_MULTIEN_DIS__SHIFT 0x11 |
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| 118420 | #define RCC_DEV0_3_RCC_FEATURES_CONTROL_MISC__SET_DEVICE_ERR_FOR_ECRC_EN__SHIFT 0x12 |
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| 118421 | #define RCC_DEV0_3_RCC_FEATURES_CONTROL_MISC__HOST_POISON_FLAG_CHECK_FOR_CHAIN_DIS__SHIFT 0x13 |
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| 118422 | #define RCC_DEV0_3_RCC_FEATURES_CONTROL_MISC__INIT_PFFLR_CRS_RET_DIS_MASK 0x00000080L |
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| 118428 | #define RCC_DEV0_3_RCC_FEATURES_CONTROL_MISC__RX_IGNORE_INVCPL_UR_MASK 0x00002000L |
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| 118429 | #define RCC_DEV0_3_RCC_FEATURES_CONTROL_MISC__CLR_MSI_X_PENDING_WHEN_DISABLED_DIS_MASK 0x00004000L |
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| 118430 | #define RCC_DEV0_3_RCC_FEATURES_CONTROL_MISC__CHECK_BME_ON_PENDING_PKT_GEN_DIS_MASK 0x00008000L |
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| 118431 | #define RCC_DEV0_3_RCC_FEATURES_CONTROL_MISC__PSN_CHECK_ON_PAYLOAD_DIS_MASK 0x00010000L |
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| 118433 | #define RCC_DEV0_3_RCC_FEATURES_CONTROL_MISC__SET_DEVICE_ERR_FOR_ECRC_EN_MASK 0x00040000L |
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| 118439 | #define RCC_DEV0_2_RCC_BUSNUM_LIST0__ID0__SHIFT 0x0 |
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| 118440 | #define RCC_DEV0_2_RCC_BUSNUM_LIST0__ID1__SHIFT 0x8 |
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| 118441 | #define RCC_DEV0_2_RCC_BUSNUM_LIST0__ID2__SHIFT 0x10 |
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| 118442 | #define RCC_DEV0_2_RCC_BUSNUM_LIST0__ID3__SHIFT 0x18 |
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| 118452 | #define RCC_DEV0_2_RCC_BUSNUM_LIST1__ID4_MASK 0x000000FFL |
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| 118462 | #define RCC_DEV0_2_RCC_BUSNUM_CNTL2__AUTOUPDATE_EN_MASK 0x00000100L |
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| 118463 | #define RCC_DEV0_2_RCC_BUSNUM_CNTL2__HDPREG_CNTL_MASK 0x00010000L |
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| 118467 | #define RCC_DEV0_2_RCC_CAPTURE_HOST_BUSNUM__CHECK_EN_MASK 0x00000001L |
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| 118469 | #define RCC_DEV0_2_RCC_HOST_BUSNUM__HOST_ID__SHIFT 0x0 |
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| 118470 | #define RCC_DEV0_2_RCC_HOST_BUSNUM__HOST_ID_MASK 0x0000FFFFL |
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|---|
| 118501 | #define RCC_DEV0_2_RCC_PEER3_FB_OFFSET_LO__PEER3_FB_OFFSET_LO_MASK 0x000FFFFFL |
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| 118502 | #define RCC_DEV0_2_RCC_PEER3_FB_OFFSET_LO__PEER3_FB_EN_MASK 0x80000000L |
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| 118503 | //RCC_DEV0_2_RCC_DEVFUNCNUM_LIST0 |
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| 118504 | #define RCC_DEV0_2_RCC_DEVFUNCNUM_LIST0__DEVFUNC_ID0__SHIFT 0x0 |
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|---|
| 118509 | #define RCC_DEV0_2_RCC_DEVFUNCNUM_LIST0__DEVFUNC_ID1_MASK 0x0000FF00L |
|---|
| 118510 | #define RCC_DEV0_2_RCC_DEVFUNCNUM_LIST0__DEVFUNC_ID2_MASK 0x00FF0000L |
|---|
| 118511 | #define RCC_DEV0_2_RCC_DEVFUNCNUM_LIST0__DEVFUNC_ID3_MASK 0xFF000000L |
|---|
| 118512 | //RCC_DEV0_2_RCC_DEVFUNCNUM_LIST1 |
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|---|
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|---|
| 118518 | #define RCC_DEV0_2_RCC_DEVFUNCNUM_LIST1__DEVFUNC_ID5_MASK 0x0000FF00L |
|---|
| 118519 | #define RCC_DEV0_2_RCC_DEVFUNCNUM_LIST1__DEVFUNC_ID6_MASK 0x00FF0000L |
|---|
| 118520 | #define RCC_DEV0_2_RCC_DEVFUNCNUM_LIST1__DEVFUNC_ID7_MASK 0xFF000000L |
|---|
| 118521 | //RCC_DEV0_3_RCC_DEV0_LINK_CNTL |
|---|
| 118522 | #define RCC_DEV0_3_RCC_DEV0_LINK_CNTL__LINK_DOWN_EXIT__SHIFT 0x0 |
|---|
| 118523 | #define RCC_DEV0_3_RCC_DEV0_LINK_CNTL__LINK_DOWN_ENTRY__SHIFT 0x8 |
|---|
| 118524 | #define RCC_DEV0_3_RCC_DEV0_LINK_CNTL__LINK_DOWN_EXIT_MASK 0x00000001L |
|---|
| 118525 | #define RCC_DEV0_3_RCC_DEV0_LINK_CNTL__LINK_DOWN_ENTRY_MASK 0x00000100L |
|---|
| 118526 | //RCC_DEV0_3_RCC_CMN_LINK_CNTL |
|---|
| 118527 | #define RCC_DEV0_3_RCC_CMN_LINK_CNTL__BLOCK_PME_ON_L0S_DIS__SHIFT 0x0 |
|---|
| 118528 | #define RCC_DEV0_3_RCC_CMN_LINK_CNTL__BLOCK_PME_ON_L1_DIS__SHIFT 0x1 |
|---|
| 118529 | #define RCC_DEV0_3_RCC_CMN_LINK_CNTL__BLOCK_PME_ON_LDN_DIS__SHIFT 0x2 |
|---|
| 118530 | #define RCC_DEV0_3_RCC_CMN_LINK_CNTL__PM_L1_IDLE_CHECK_DMA_EN__SHIFT 0x3 |
|---|
| 118531 | #define RCC_DEV0_3_RCC_CMN_LINK_CNTL__VLINK_IN_L1LTR_TIMER__SHIFT 0x10 |
|---|
| 118532 | #define RCC_DEV0_3_RCC_CMN_LINK_CNTL__BLOCK_PME_ON_L0S_DIS_MASK 0x00000001L |
|---|
| 118533 | #define RCC_DEV0_3_RCC_CMN_LINK_CNTL__BLOCK_PME_ON_L1_DIS_MASK 0x00000002L |
|---|
| 118534 | #define RCC_DEV0_3_RCC_CMN_LINK_CNTL__BLOCK_PME_ON_LDN_DIS_MASK 0x00000004L |
|---|
| 118535 | #define RCC_DEV0_3_RCC_CMN_LINK_CNTL__PM_L1_IDLE_CHECK_DMA_EN_MASK 0x00000008L |
|---|
| 118536 | #define RCC_DEV0_3_RCC_CMN_LINK_CNTL__VLINK_IN_L1LTR_TIMER_MASK 0xFFFF0000L |
|---|
| 118537 | //RCC_DEV0_3_RCC_EP_REQUESTERID_RESTORE |
|---|
| 118538 | #define RCC_DEV0_3_RCC_EP_REQUESTERID_RESTORE__EP_REQID_BUS__SHIFT 0x0 |
|---|
| 118539 | #define RCC_DEV0_3_RCC_EP_REQUESTERID_RESTORE__EP_REQID_DEV__SHIFT 0x8 |
|---|
| 118540 | #define RCC_DEV0_3_RCC_EP_REQUESTERID_RESTORE__EP_REQID_BUS_MASK 0x000000FFL |
|---|
| 118541 | #define RCC_DEV0_3_RCC_EP_REQUESTERID_RESTORE__EP_REQID_DEV_MASK 0x00001F00L |
|---|
| 118542 | //RCC_DEV0_3_RCC_LTR_LSWITCH_CNTL |
|---|
| 118543 | #define RCC_DEV0_3_RCC_LTR_LSWITCH_CNTL__LSWITCH_LATENCY_VALUE__SHIFT 0x0 |
|---|
| 118544 | #define RCC_DEV0_3_RCC_LTR_LSWITCH_CNTL__LSWITCH_LATENCY_VALUE_MASK 0x000003FFL |
|---|
| 118545 | //RCC_DEV0_3_RCC_MH_ARB_CNTL |
|---|
| 118546 | #define RCC_DEV0_3_RCC_MH_ARB_CNTL__MH_ARB_MODE__SHIFT 0x0 |
|---|
| 118547 | #define RCC_DEV0_3_RCC_MH_ARB_CNTL__MH_ARB_FIX_PRIORITY__SHIFT 0x1 |
|---|
| 118548 | #define RCC_DEV0_3_RCC_MH_ARB_CNTL__MH_ARB_MODE_MASK 0x00000001L |
|---|
| 118549 | #define RCC_DEV0_3_RCC_MH_ARB_CNTL__MH_ARB_FIX_PRIORITY_MASK 0x00007FFEL |
|---|
| 118550 | |
|---|
| 118551 | |
|---|
| 118552 | // addressBlock: nbio_nbif0_bif_bx_BIFDEC1 |
|---|
| 118553 | //BIF_BX2_CC_BIF_BX_STRAP0 |
|---|
| 118554 | #define BIF_BX2_CC_BIF_BX_STRAP0__STRAP_RESERVED__SHIFT 0x19 |
|---|
| 118555 | #define BIF_BX2_CC_BIF_BX_STRAP0__STRAP_RESERVED_MASK 0xFE000000L |
|---|
| 118556 | //BIF_BX2_CC_BIF_BX_PINSTRAP0 |
|---|
| 118557 | //BIF_BX2_BIF_MM_INDACCESS_CNTL |
|---|
| 118558 | #define BIF_BX2_BIF_MM_INDACCESS_CNTL__WRITE_DIS__SHIFT 0x0 |
|---|
| 118559 | #define BIF_BX2_BIF_MM_INDACCESS_CNTL__MM_INDACCESS_DIS__SHIFT 0x1 |
|---|
| 118560 | #define BIF_BX2_BIF_MM_INDACCESS_CNTL__WRITE_DIS_MASK 0x00000001L |
|---|
| 118561 | #define BIF_BX2_BIF_MM_INDACCESS_CNTL__MM_INDACCESS_DIS_MASK 0x00000002L |
|---|
| 118562 | //BIF_BX2_BUS_CNTL |
|---|
| 118563 | #define BIF_BX2_BUS_CNTL__VGA_REG_COHERENCY_DIS__SHIFT 0x6 |
|---|
| 118564 | #define BIF_BX2_BUS_CNTL__VGA_MEM_COHERENCY_DIS__SHIFT 0x7 |
|---|
| 118565 | #define BIF_BX2_BUS_CNTL__SET_AZ_TC__SHIFT 0xa |
|---|
| 118566 | #define BIF_BX2_BUS_CNTL__SET_MC_TC__SHIFT 0xd |
|---|
| 118567 | #define BIF_BX2_BUS_CNTL__ZERO_BE_WR_EN__SHIFT 0x10 |
|---|
| 118568 | #define BIF_BX2_BUS_CNTL__ZERO_BE_RD_EN__SHIFT 0x11 |
|---|
| 118569 | #define BIF_BX2_BUS_CNTL__RD_STALL_IO_WR__SHIFT 0x12 |
|---|
| 118570 | #define BIF_BX2_BUS_CNTL__HDP_FB_FLUSH_STALL_DOORBELL_DIS__SHIFT 0x18 |
|---|
| 118571 | #define BIF_BX2_BUS_CNTL__PRECEEDINGWR_STALL_VGA_FB_FLUSH_DIS__SHIFT 0x19 |
|---|
| 118572 | #define BIF_BX2_BUS_CNTL__PRECEEDINGWR_STALL_VGA_REG_FLUSH_DIS__SHIFT 0x1a |
|---|
| 118573 | #define BIF_BX2_BUS_CNTL__MMDAT_RD_HDP_TRIGGER_HDP_FB_FLUSH_DIS__SHIFT 0x1b |
|---|
| 118574 | #define BIF_BX2_BUS_CNTL__HDP_FB_FLUSH_STALL_MMDAT_RD_HDP_DIS__SHIFT 0x1c |
|---|
| 118575 | #define BIF_BX2_BUS_CNTL__HDP_REG_FLUSH_VF_MASK_EN__SHIFT 0x1d |
|---|
| 118576 | #define BIF_BX2_BUS_CNTL__VGAFB_ZERO_BE_WR_EN__SHIFT 0x1e |
|---|
| 118577 | #define BIF_BX2_BUS_CNTL__VGAFB_ZERO_BE_RD_EN__SHIFT 0x1f |
|---|
| 118578 | #define BIF_BX2_BUS_CNTL__VGA_REG_COHERENCY_DIS_MASK 0x00000040L |
|---|
| 118579 | #define BIF_BX2_BUS_CNTL__VGA_MEM_COHERENCY_DIS_MASK 0x00000080L |
|---|
| 118580 | #define BIF_BX2_BUS_CNTL__SET_AZ_TC_MASK 0x00001C00L |
|---|
| 118581 | #define BIF_BX2_BUS_CNTL__SET_MC_TC_MASK 0x0000E000L |
|---|
| 118582 | #define BIF_BX2_BUS_CNTL__ZERO_BE_WR_EN_MASK 0x00010000L |
|---|
| 118583 | #define BIF_BX2_BUS_CNTL__ZERO_BE_RD_EN_MASK 0x00020000L |
|---|
| 118584 | #define BIF_BX2_BUS_CNTL__RD_STALL_IO_WR_MASK 0x00040000L |
|---|
| 118585 | #define BIF_BX2_BUS_CNTL__HDP_FB_FLUSH_STALL_DOORBELL_DIS_MASK 0x01000000L |
|---|
| 118586 | #define BIF_BX2_BUS_CNTL__PRECEEDINGWR_STALL_VGA_FB_FLUSH_DIS_MASK 0x02000000L |
|---|
| 118587 | #define BIF_BX2_BUS_CNTL__PRECEEDINGWR_STALL_VGA_REG_FLUSH_DIS_MASK 0x04000000L |
|---|
| 118588 | #define BIF_BX2_BUS_CNTL__MMDAT_RD_HDP_TRIGGER_HDP_FB_FLUSH_DIS_MASK 0x08000000L |
|---|
| 118589 | #define BIF_BX2_BUS_CNTL__HDP_FB_FLUSH_STALL_MMDAT_RD_HDP_DIS_MASK 0x10000000L |
|---|
| 118590 | #define BIF_BX2_BUS_CNTL__HDP_REG_FLUSH_VF_MASK_EN_MASK 0x20000000L |
|---|
| 118591 | #define BIF_BX2_BUS_CNTL__VGAFB_ZERO_BE_WR_EN_MASK 0x40000000L |
|---|
| 118592 | #define BIF_BX2_BUS_CNTL__VGAFB_ZERO_BE_RD_EN_MASK 0x80000000L |
|---|
| 118593 | //BIF_BX2_BIF_SCRATCH0 |
|---|
| 118594 | #define BIF_BX2_BIF_SCRATCH0__BIF_SCRATCH0__SHIFT 0x0 |
|---|
| 118595 | #define BIF_BX2_BIF_SCRATCH0__BIF_SCRATCH0_MASK 0xFFFFFFFFL |
|---|
| 118596 | //BIF_BX2_BIF_SCRATCH1 |
|---|
| 118597 | #define BIF_BX2_BIF_SCRATCH1__BIF_SCRATCH1__SHIFT 0x0 |
|---|
| 118598 | #define BIF_BX2_BIF_SCRATCH1__BIF_SCRATCH1_MASK 0xFFFFFFFFL |
|---|
| 118599 | //BIF_BX2_BX_RESET_EN |
|---|
| 118600 | #define BIF_BX2_BX_RESET_EN__RESET_ON_VFENABLE_LOW_EN__SHIFT 0x10 |
|---|
| 118601 | #define BIF_BX2_BX_RESET_EN__RESET_ON_VFENABLE_LOW_EN_MASK 0x00010000L |
|---|
| 118602 | //BIF_BX2_MM_CFGREGS_CNTL |
|---|
| 118603 | #define BIF_BX2_MM_CFGREGS_CNTL__MM_CFG_FUNC_SEL__SHIFT 0x0 |
|---|
| 118604 | #define BIF_BX2_MM_CFGREGS_CNTL__MM_CFG_DEV_SEL__SHIFT 0x6 |
|---|
| 118605 | #define BIF_BX2_MM_CFGREGS_CNTL__MM_WR_TO_CFG_EN__SHIFT 0x1f |
|---|
| 118606 | #define BIF_BX2_MM_CFGREGS_CNTL__MM_CFG_FUNC_SEL_MASK 0x00000007L |
|---|
| 118607 | #define BIF_BX2_MM_CFGREGS_CNTL__MM_CFG_DEV_SEL_MASK 0x000000C0L |
|---|
| 118608 | #define BIF_BX2_MM_CFGREGS_CNTL__MM_WR_TO_CFG_EN_MASK 0x80000000L |
|---|
| 118609 | //BIF_BX2_BX_RESET_CNTL |
|---|
| 118610 | #define BIF_BX2_BX_RESET_CNTL__LINK_TRAIN_EN__SHIFT 0x0 |
|---|
| 118611 | #define BIF_BX2_BX_RESET_CNTL__LINK_TRAIN_EN_MASK 0x00000001L |
|---|
| 118612 | //BIF_BX2_INTERRUPT_CNTL |
|---|
| 118613 | #define BIF_BX2_INTERRUPT_CNTL__IH_DUMMY_RD_OVERRIDE__SHIFT 0x0 |
|---|
| 118614 | #define BIF_BX2_INTERRUPT_CNTL__IH_DUMMY_RD_EN__SHIFT 0x1 |
|---|
| 118615 | #define BIF_BX2_INTERRUPT_CNTL__IH_REQ_NONSNOOP_EN__SHIFT 0x3 |
|---|
| 118616 | #define BIF_BX2_INTERRUPT_CNTL__IH_INTR_DLY_CNTR__SHIFT 0x4 |
|---|
| 118617 | #define BIF_BX2_INTERRUPT_CNTL__GEN_IH_INT_EN__SHIFT 0x8 |
|---|
| 118618 | #define BIF_BX2_INTERRUPT_CNTL__BIF_RB_REQ_NONSNOOP_EN__SHIFT 0xf |
|---|
| 118619 | #define BIF_BX2_INTERRUPT_CNTL__DUMMYRD_BYPASS_IN_MSI_EN__SHIFT 0x10 |
|---|
| 118620 | #define BIF_BX2_INTERRUPT_CNTL__ALWAYS_SEND_INTPKT_AFTER_DUMMYRD_DIS__SHIFT 0x11 |
|---|
| 118621 | #define BIF_BX2_INTERRUPT_CNTL__BIF_RB_REQ_RELAX_ORDER_EN__SHIFT 0x12 |
|---|
| 118622 | #define BIF_BX2_INTERRUPT_CNTL__IH_DUMMY_RD_OVERRIDE_MASK 0x00000001L |
|---|
| 118623 | #define BIF_BX2_INTERRUPT_CNTL__IH_DUMMY_RD_EN_MASK 0x00000002L |
|---|
| 118624 | #define BIF_BX2_INTERRUPT_CNTL__IH_REQ_NONSNOOP_EN_MASK 0x00000008L |
|---|
| 118625 | #define BIF_BX2_INTERRUPT_CNTL__IH_INTR_DLY_CNTR_MASK 0x000000F0L |
|---|
| 118626 | #define BIF_BX2_INTERRUPT_CNTL__GEN_IH_INT_EN_MASK 0x00000100L |
|---|
| 118627 | #define BIF_BX2_INTERRUPT_CNTL__BIF_RB_REQ_NONSNOOP_EN_MASK 0x00008000L |
|---|
| 118628 | #define BIF_BX2_INTERRUPT_CNTL__DUMMYRD_BYPASS_IN_MSI_EN_MASK 0x00010000L |
|---|
| 118629 | #define BIF_BX2_INTERRUPT_CNTL__ALWAYS_SEND_INTPKT_AFTER_DUMMYRD_DIS_MASK 0x00020000L |
|---|
| 118630 | #define BIF_BX2_INTERRUPT_CNTL__BIF_RB_REQ_RELAX_ORDER_EN_MASK 0x00040000L |
|---|
| 118631 | //BIF_BX2_INTERRUPT_CNTL2 |
|---|
| 118632 | #define BIF_BX2_INTERRUPT_CNTL2__IH_DUMMY_RD_ADDR__SHIFT 0x0 |
|---|
| 118633 | #define BIF_BX2_INTERRUPT_CNTL2__IH_DUMMY_RD_ADDR_MASK 0xFFFFFFFFL |
|---|
| 118634 | //BIF_BX2_CLKREQB_PAD_CNTL |
|---|
| 118635 | #define BIF_BX2_CLKREQB_PAD_CNTL__CLKREQB_PAD_A__SHIFT 0x0 |
|---|
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|---|
| 118637 | #define BIF_BX2_CLKREQB_PAD_CNTL__CLKREQB_PAD_MODE__SHIFT 0x2 |
|---|
| 118638 | #define BIF_BX2_CLKREQB_PAD_CNTL__CLKREQB_PAD_SPARE__SHIFT 0x3 |
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| 118639 | #define BIF_BX2_CLKREQB_PAD_CNTL__CLKREQB_PAD_SN0__SHIFT 0x5 |
|---|
| 118640 | #define BIF_BX2_CLKREQB_PAD_CNTL__CLKREQB_PAD_SN1__SHIFT 0x6 |
|---|
| 118641 | #define BIF_BX2_CLKREQB_PAD_CNTL__CLKREQB_PAD_SN2__SHIFT 0x7 |
|---|
| 118642 | #define BIF_BX2_CLKREQB_PAD_CNTL__CLKREQB_PAD_SN3__SHIFT 0x8 |
|---|
| 118643 | #define BIF_BX2_CLKREQB_PAD_CNTL__CLKREQB_PAD_SLEWN__SHIFT 0x9 |
|---|
| 118644 | #define BIF_BX2_CLKREQB_PAD_CNTL__CLKREQB_PAD_WAKE__SHIFT 0xa |
|---|
| 118645 | #define BIF_BX2_CLKREQB_PAD_CNTL__CLKREQB_PAD_SCHMEN__SHIFT 0xb |
|---|
| 118646 | #define BIF_BX2_CLKREQB_PAD_CNTL__CLKREQB_PAD_CNTL_EN__SHIFT 0xc |
|---|
| 118647 | #define BIF_BX2_CLKREQB_PAD_CNTL__CLKREQB_PAD_Y__SHIFT 0xd |
|---|
| 118648 | #define BIF_BX2_CLKREQB_PAD_CNTL__CLKREQB_PAD_A_MASK 0x00000001L |
|---|
| 118649 | #define BIF_BX2_CLKREQB_PAD_CNTL__CLKREQB_PAD_SEL_MASK 0x00000002L |
|---|
| 118650 | #define BIF_BX2_CLKREQB_PAD_CNTL__CLKREQB_PAD_MODE_MASK 0x00000004L |
|---|
| 118651 | #define BIF_BX2_CLKREQB_PAD_CNTL__CLKREQB_PAD_SPARE_MASK 0x00000018L |
|---|
| 118652 | #define BIF_BX2_CLKREQB_PAD_CNTL__CLKREQB_PAD_SN0_MASK 0x00000020L |
|---|
| 118653 | #define BIF_BX2_CLKREQB_PAD_CNTL__CLKREQB_PAD_SN1_MASK 0x00000040L |
|---|
| 118654 | #define BIF_BX2_CLKREQB_PAD_CNTL__CLKREQB_PAD_SN2_MASK 0x00000080L |
|---|
| 118655 | #define BIF_BX2_CLKREQB_PAD_CNTL__CLKREQB_PAD_SN3_MASK 0x00000100L |
|---|
| 118656 | #define BIF_BX2_CLKREQB_PAD_CNTL__CLKREQB_PAD_SLEWN_MASK 0x00000200L |
|---|
| 118657 | #define BIF_BX2_CLKREQB_PAD_CNTL__CLKREQB_PAD_WAKE_MASK 0x00000400L |
|---|
| 118658 | #define BIF_BX2_CLKREQB_PAD_CNTL__CLKREQB_PAD_SCHMEN_MASK 0x00000800L |
|---|
| 118659 | #define BIF_BX2_CLKREQB_PAD_CNTL__CLKREQB_PAD_CNTL_EN_MASK 0x00001000L |
|---|
| 118660 | #define BIF_BX2_CLKREQB_PAD_CNTL__CLKREQB_PAD_Y_MASK 0x00002000L |
|---|
| 118661 | //BIF_BX2_BIF_FEATURES_CONTROL_MISC |
|---|
| 118662 | #define BIF_BX2_BIF_FEATURES_CONTROL_MISC__MST_BIF_REQ_EP_DIS__SHIFT 0x0 |
|---|
| 118663 | #define BIF_BX2_BIF_FEATURES_CONTROL_MISC__SLV_BIF_CPL_EP_DIS__SHIFT 0x1 |
|---|
| 118664 | #define BIF_BX2_BIF_FEATURES_CONTROL_MISC__BIF_SLV_REQ_EP_DIS__SHIFT 0x2 |
|---|
| 118665 | #define BIF_BX2_BIF_FEATURES_CONTROL_MISC__BIF_MST_CPL_EP_DIS__SHIFT 0x3 |
|---|
| 118666 | #define BIF_BX2_BIF_FEATURES_CONTROL_MISC__BIF_RB_MSI_VEC_NOT_ENABLED_MODE__SHIFT 0xb |
|---|
| 118667 | #define BIF_BX2_BIF_FEATURES_CONTROL_MISC__BIF_RB_SET_OVERFLOW_EN__SHIFT 0xc |
|---|
| 118668 | #define BIF_BX2_BIF_FEATURES_CONTROL_MISC__ATOMIC_ERR_INT_DIS__SHIFT 0xd |
|---|
| 118669 | #define BIF_BX2_BIF_FEATURES_CONTROL_MISC__ATOMIC_ONLY_WRITE_DIS__SHIFT 0xe |
|---|
| 118670 | #define BIF_BX2_BIF_FEATURES_CONTROL_MISC__BME_HDL_NONVIR_EN__SHIFT 0xf |
|---|
| 118671 | #define BIF_BX2_BIF_FEATURES_CONTROL_MISC__HDP_NP_OSTD_LIMIT__SHIFT 0x10 |
|---|
| 118672 | #define BIF_BX2_BIF_FEATURES_CONTROL_MISC__DOORBELL_SELFRING_GPA_APER_CHK_48BIT_ADDR__SHIFT 0x18 |
|---|
| 118673 | #define BIF_BX2_BIF_FEATURES_CONTROL_MISC__MST_BIF_REQ_EP_DIS_MASK 0x00000001L |
|---|
| 118674 | #define BIF_BX2_BIF_FEATURES_CONTROL_MISC__SLV_BIF_CPL_EP_DIS_MASK 0x00000002L |
|---|
| 118675 | #define BIF_BX2_BIF_FEATURES_CONTROL_MISC__BIF_SLV_REQ_EP_DIS_MASK 0x00000004L |
|---|
| 118676 | #define BIF_BX2_BIF_FEATURES_CONTROL_MISC__BIF_MST_CPL_EP_DIS_MASK 0x00000008L |
|---|
| 118677 | #define BIF_BX2_BIF_FEATURES_CONTROL_MISC__BIF_RB_MSI_VEC_NOT_ENABLED_MODE_MASK 0x00000800L |
|---|
| 118678 | #define BIF_BX2_BIF_FEATURES_CONTROL_MISC__BIF_RB_SET_OVERFLOW_EN_MASK 0x00001000L |
|---|
| 118679 | #define BIF_BX2_BIF_FEATURES_CONTROL_MISC__ATOMIC_ERR_INT_DIS_MASK 0x00002000L |
|---|
| 118680 | #define BIF_BX2_BIF_FEATURES_CONTROL_MISC__ATOMIC_ONLY_WRITE_DIS_MASK 0x00004000L |
|---|
| 118681 | #define BIF_BX2_BIF_FEATURES_CONTROL_MISC__BME_HDL_NONVIR_EN_MASK 0x00008000L |
|---|
| 118682 | #define BIF_BX2_BIF_FEATURES_CONTROL_MISC__HDP_NP_OSTD_LIMIT_MASK 0x00FF0000L |
|---|
| 118683 | #define BIF_BX2_BIF_FEATURES_CONTROL_MISC__DOORBELL_SELFRING_GPA_APER_CHK_48BIT_ADDR_MASK 0x01000000L |
|---|
| 118684 | //BIF_BX2_BIF_DOORBELL_CNTL |
|---|
| 118685 | #define BIF_BX2_BIF_DOORBELL_CNTL__SELF_RING_DIS__SHIFT 0x0 |
|---|
| 118686 | #define BIF_BX2_BIF_DOORBELL_CNTL__TRANS_CHECK_DIS__SHIFT 0x1 |
|---|
| 118687 | #define BIF_BX2_BIF_DOORBELL_CNTL__UNTRANS_LBACK_EN__SHIFT 0x2 |
|---|
| 118688 | #define BIF_BX2_BIF_DOORBELL_CNTL__NON_CONSECUTIVE_BE_ZERO_DIS__SHIFT 0x3 |
|---|
| 118689 | #define BIF_BX2_BIF_DOORBELL_CNTL__DOORBELL_MONITOR_EN__SHIFT 0x4 |
|---|
| 118690 | #define BIF_BX2_BIF_DOORBELL_CNTL__DB_MNTR_INTGEN_DIS__SHIFT 0x18 |
|---|
| 118691 | #define BIF_BX2_BIF_DOORBELL_CNTL__DB_MNTR_INTGEN_MODE_0__SHIFT 0x19 |
|---|
| 118692 | #define BIF_BX2_BIF_DOORBELL_CNTL__DB_MNTR_INTGEN_MODE_1__SHIFT 0x1a |
|---|
| 118693 | #define BIF_BX2_BIF_DOORBELL_CNTL__DB_MNTR_INTGEN_MODE_2__SHIFT 0x1b |
|---|
| 118694 | #define BIF_BX2_BIF_DOORBELL_CNTL__SELF_RING_DIS_MASK 0x00000001L |
|---|
| 118695 | #define BIF_BX2_BIF_DOORBELL_CNTL__TRANS_CHECK_DIS_MASK 0x00000002L |
|---|
| 118696 | #define BIF_BX2_BIF_DOORBELL_CNTL__UNTRANS_LBACK_EN_MASK 0x00000004L |
|---|
| 118697 | #define BIF_BX2_BIF_DOORBELL_CNTL__NON_CONSECUTIVE_BE_ZERO_DIS_MASK 0x00000008L |
|---|
| 118698 | #define BIF_BX2_BIF_DOORBELL_CNTL__DOORBELL_MONITOR_EN_MASK 0x00000010L |
|---|
| 118699 | #define BIF_BX2_BIF_DOORBELL_CNTL__DB_MNTR_INTGEN_DIS_MASK 0x01000000L |
|---|
| 118700 | #define BIF_BX2_BIF_DOORBELL_CNTL__DB_MNTR_INTGEN_MODE_0_MASK 0x02000000L |
|---|
| 118701 | #define BIF_BX2_BIF_DOORBELL_CNTL__DB_MNTR_INTGEN_MODE_1_MASK 0x04000000L |
|---|
| 118702 | #define BIF_BX2_BIF_DOORBELL_CNTL__DB_MNTR_INTGEN_MODE_2_MASK 0x08000000L |
|---|
| 118703 | //BIF_BX2_BIF_DOORBELL_INT_CNTL |
|---|
| 118704 | #define BIF_BX2_BIF_DOORBELL_INT_CNTL__DOORBELL_INTERRUPT_STATUS__SHIFT 0x0 |
|---|
| 118705 | #define BIF_BX2_BIF_DOORBELL_INT_CNTL__RAS_CNTLR_INTERRUPT_STATUS__SHIFT 0x1 |
|---|
| 118706 | #define BIF_BX2_BIF_DOORBELL_INT_CNTL__RAS_ATHUB_ERR_EVENT_INTERRUPT_STATUS__SHIFT 0x2 |
|---|
| 118707 | #define BIF_BX2_BIF_DOORBELL_INT_CNTL__DOORBELL_INTERRUPT_CLEAR__SHIFT 0x10 |
|---|
| 118708 | #define BIF_BX2_BIF_DOORBELL_INT_CNTL__RAS_CNTLR_INTERRUPT_CLEAR__SHIFT 0x11 |
|---|
| 118709 | #define BIF_BX2_BIF_DOORBELL_INT_CNTL__RAS_ATHUB_ERR_EVENT_INTERRUPT_CLEAR__SHIFT 0x12 |
|---|
| 118710 | #define BIF_BX2_BIF_DOORBELL_INT_CNTL__DOORBELL_INTERRUPT_DISABLE__SHIFT 0x18 |
|---|
| 118711 | #define BIF_BX2_BIF_DOORBELL_INT_CNTL__RAS_CNTLR_INTERRUPT_DISABLE__SHIFT 0x19 |
|---|
| 118712 | #define BIF_BX2_BIF_DOORBELL_INT_CNTL__RAS_ATHUB_ERR_EVENT_INTERRUPT_DISABLE__SHIFT 0x1a |
|---|
| 118713 | #define BIF_BX2_BIF_DOORBELL_INT_CNTL__SET_DB_INTR_STATUS_WHEN_RB_ENABLE__SHIFT 0x1c |
|---|
| 118714 | #define BIF_BX2_BIF_DOORBELL_INT_CNTL__SET_IOH_RAS_INTR_STATUS_WHEN_RB_ENABLE__SHIFT 0x1d |
|---|
| 118715 | #define BIF_BX2_BIF_DOORBELL_INT_CNTL__SET_ATH_RAS_INTR_STATUS_WHEN_RB_ENABLE__SHIFT 0x1e |
|---|
| 118716 | #define BIF_BX2_BIF_DOORBELL_INT_CNTL__TIMEOUT_ERR_EVENT_INTERRUPT_ENABLE__SHIFT 0x1f |
|---|
| 118717 | #define BIF_BX2_BIF_DOORBELL_INT_CNTL__DOORBELL_INTERRUPT_STATUS_MASK 0x00000001L |
|---|
| 118718 | #define BIF_BX2_BIF_DOORBELL_INT_CNTL__RAS_CNTLR_INTERRUPT_STATUS_MASK 0x00000002L |
|---|
| 118719 | #define BIF_BX2_BIF_DOORBELL_INT_CNTL__RAS_ATHUB_ERR_EVENT_INTERRUPT_STATUS_MASK 0x00000004L |
|---|
| 118720 | #define BIF_BX2_BIF_DOORBELL_INT_CNTL__DOORBELL_INTERRUPT_CLEAR_MASK 0x00010000L |
|---|
| 118721 | #define BIF_BX2_BIF_DOORBELL_INT_CNTL__RAS_CNTLR_INTERRUPT_CLEAR_MASK 0x00020000L |
|---|
| 118722 | #define BIF_BX2_BIF_DOORBELL_INT_CNTL__RAS_ATHUB_ERR_EVENT_INTERRUPT_CLEAR_MASK 0x00040000L |
|---|
| 118723 | #define BIF_BX2_BIF_DOORBELL_INT_CNTL__DOORBELL_INTERRUPT_DISABLE_MASK 0x01000000L |
|---|
| 118724 | #define BIF_BX2_BIF_DOORBELL_INT_CNTL__RAS_CNTLR_INTERRUPT_DISABLE_MASK 0x02000000L |
|---|
| 118725 | #define BIF_BX2_BIF_DOORBELL_INT_CNTL__RAS_ATHUB_ERR_EVENT_INTERRUPT_DISABLE_MASK 0x04000000L |
|---|
| 118726 | #define BIF_BX2_BIF_DOORBELL_INT_CNTL__SET_DB_INTR_STATUS_WHEN_RB_ENABLE_MASK 0x10000000L |
|---|
| 118727 | #define BIF_BX2_BIF_DOORBELL_INT_CNTL__SET_IOH_RAS_INTR_STATUS_WHEN_RB_ENABLE_MASK 0x20000000L |
|---|
| 118728 | #define BIF_BX2_BIF_DOORBELL_INT_CNTL__SET_ATH_RAS_INTR_STATUS_WHEN_RB_ENABLE_MASK 0x40000000L |
|---|
| 118729 | #define BIF_BX2_BIF_DOORBELL_INT_CNTL__TIMEOUT_ERR_EVENT_INTERRUPT_ENABLE_MASK 0x80000000L |
|---|
| 118730 | //BIF_BX2_BIF_FB_EN |
|---|
| 118731 | #define BIF_BX2_BIF_FB_EN__FB_READ_EN__SHIFT 0x0 |
|---|
| 118732 | #define BIF_BX2_BIF_FB_EN__FB_WRITE_EN__SHIFT 0x1 |
|---|
| 118733 | #define BIF_BX2_BIF_FB_EN__FB_READ_EN_MASK 0x00000001L |
|---|
| 118734 | #define BIF_BX2_BIF_FB_EN__FB_WRITE_EN_MASK 0x00000002L |
|---|
| 118735 | //BIF_BX2_BIF_INTR_CNTL |
|---|
| 118736 | #define BIF_BX2_BIF_INTR_CNTL__RAS_INTR_VEC_SEL__SHIFT 0x0 |
|---|
| 118737 | #define BIF_BX2_BIF_INTR_CNTL__RAS_INTR_VEC_SEL_MASK 0x00000001L |
|---|
| 118738 | //BIF_BX2_BIF_MST_TRANS_PENDING_VF |
|---|
| 118739 | #define BIF_BX2_BIF_MST_TRANS_PENDING_VF__BIF_MST_TRANS_PENDING__SHIFT 0x0 |
|---|
| 118740 | #define BIF_BX2_BIF_MST_TRANS_PENDING_VF__BIF_MST_TRANS_PENDING_MASK 0x7FFFFFFFL |
|---|
| 118741 | //BIF_BX2_BIF_SLV_TRANS_PENDING_VF |
|---|
| 118742 | #define BIF_BX2_BIF_SLV_TRANS_PENDING_VF__BIF_SLV_TRANS_PENDING__SHIFT 0x0 |
|---|
| 118743 | #define BIF_BX2_BIF_SLV_TRANS_PENDING_VF__BIF_SLV_TRANS_PENDING_MASK 0x7FFFFFFFL |
|---|
| 118744 | //BIF_BX2_BACO_CNTL |
|---|
| 118745 | #define BIF_BX2_BACO_CNTL__BACO_EN__SHIFT 0x0 |
|---|
| 118746 | #define BIF_BX2_BACO_CNTL__BACO_BIF_LCLK_SWITCH__SHIFT 0x1 |
|---|
| 118747 | #define BIF_BX2_BACO_CNTL__BACO_DUMMY_EN__SHIFT 0x2 |
|---|
| 118748 | #define BIF_BX2_BACO_CNTL__BACO_POWER_OFF__SHIFT 0x3 |
|---|
| 118749 | #define BIF_BX2_BACO_CNTL__BACO_DSTATE_BYPASS__SHIFT 0x5 |
|---|
| 118750 | #define BIF_BX2_BACO_CNTL__BACO_RST_INTR_MASK__SHIFT 0x6 |
|---|
| 118751 | #define BIF_BX2_BACO_CNTL__BACO_MODE__SHIFT 0x8 |
|---|
| 118752 | #define BIF_BX2_BACO_CNTL__RCU_BIF_CONFIG_DONE__SHIFT 0x9 |
|---|
| 118753 | #define BIF_BX2_BACO_CNTL__BACO_AUTO_EXIT__SHIFT 0x1f |
|---|
| 118754 | #define BIF_BX2_BACO_CNTL__BACO_EN_MASK 0x00000001L |
|---|
| 118755 | #define BIF_BX2_BACO_CNTL__BACO_BIF_LCLK_SWITCH_MASK 0x00000002L |
|---|
| 118756 | #define BIF_BX2_BACO_CNTL__BACO_DUMMY_EN_MASK 0x00000004L |
|---|
| 118757 | #define BIF_BX2_BACO_CNTL__BACO_POWER_OFF_MASK 0x00000008L |
|---|
| 118758 | #define BIF_BX2_BACO_CNTL__BACO_DSTATE_BYPASS_MASK 0x00000020L |
|---|
| 118759 | #define BIF_BX2_BACO_CNTL__BACO_RST_INTR_MASK_MASK 0x00000040L |
|---|
| 118760 | #define BIF_BX2_BACO_CNTL__BACO_MODE_MASK 0x00000100L |
|---|
| 118761 | #define BIF_BX2_BACO_CNTL__RCU_BIF_CONFIG_DONE_MASK 0x00000200L |
|---|
| 118762 | #define BIF_BX2_BACO_CNTL__BACO_AUTO_EXIT_MASK 0x80000000L |
|---|
| 118763 | //BIF_BX2_BIF_BACO_EXIT_TIME0 |
|---|
| 118764 | #define BIF_BX2_BIF_BACO_EXIT_TIME0__BACO_EXIT_PXEN_CLR_TIMER__SHIFT 0x0 |
|---|
| 118765 | #define BIF_BX2_BIF_BACO_EXIT_TIME0__BACO_EXIT_PXEN_CLR_TIMER_MASK 0x000FFFFFL |
|---|
| 118766 | //BIF_BX2_BIF_BACO_EXIT_TIMER1 |
|---|
| 118767 | #define BIF_BX2_BIF_BACO_EXIT_TIMER1__BACO_EXIT_SIDEBAND_TIMER__SHIFT 0x0 |
|---|
| 118768 | #define BIF_BX2_BIF_BACO_EXIT_TIMER1__BACO_HW_AUTO_FLUSH_EN__SHIFT 0x18 |
|---|
| 118769 | #define BIF_BX2_BIF_BACO_EXIT_TIMER1__BACO_HW_EXIT_DIS__SHIFT 0x1a |
|---|
| 118770 | #define BIF_BX2_BIF_BACO_EXIT_TIMER1__PX_EN_OE_IN_PX_EN_HIGH__SHIFT 0x1b |
|---|
| 118771 | #define BIF_BX2_BIF_BACO_EXIT_TIMER1__PX_EN_OE_IN_PX_EN_LOW__SHIFT 0x1c |
|---|
| 118772 | #define BIF_BX2_BIF_BACO_EXIT_TIMER1__BACO_MODE_SEL__SHIFT 0x1d |
|---|
| 118773 | #define BIF_BX2_BIF_BACO_EXIT_TIMER1__AUTO_BACO_EXIT_CLR_BY_HW_DIS__SHIFT 0x1f |
|---|
| 118774 | #define BIF_BX2_BIF_BACO_EXIT_TIMER1__BACO_EXIT_SIDEBAND_TIMER_MASK 0x000FFFFFL |
|---|
| 118775 | #define BIF_BX2_BIF_BACO_EXIT_TIMER1__BACO_HW_AUTO_FLUSH_EN_MASK 0x01000000L |
|---|
| 118776 | #define BIF_BX2_BIF_BACO_EXIT_TIMER1__BACO_HW_EXIT_DIS_MASK 0x04000000L |
|---|
| 118777 | #define BIF_BX2_BIF_BACO_EXIT_TIMER1__PX_EN_OE_IN_PX_EN_HIGH_MASK 0x08000000L |
|---|
| 118778 | #define BIF_BX2_BIF_BACO_EXIT_TIMER1__PX_EN_OE_IN_PX_EN_LOW_MASK 0x10000000L |
|---|
| 118779 | #define BIF_BX2_BIF_BACO_EXIT_TIMER1__BACO_MODE_SEL_MASK 0x60000000L |
|---|
| 118780 | #define BIF_BX2_BIF_BACO_EXIT_TIMER1__AUTO_BACO_EXIT_CLR_BY_HW_DIS_MASK 0x80000000L |
|---|
| 118781 | //BIF_BX2_BIF_BACO_EXIT_TIMER2 |
|---|
| 118782 | #define BIF_BX2_BIF_BACO_EXIT_TIMER2__BACO_EXIT_LCLK_BAK_TIMER__SHIFT 0x0 |
|---|
| 118783 | #define BIF_BX2_BIF_BACO_EXIT_TIMER2__BACO_EXIT_LCLK_BAK_TIMER_MASK 0x000FFFFFL |
|---|
| 118784 | //BIF_BX2_BIF_BACO_EXIT_TIMER3 |
|---|
| 118785 | #define BIF_BX2_BIF_BACO_EXIT_TIMER3__BACO_EXIT_DUMMY_EN_CLR_TIMER__SHIFT 0x0 |
|---|
| 118786 | #define BIF_BX2_BIF_BACO_EXIT_TIMER3__BACO_EXIT_DUMMY_EN_CLR_TIMER_MASK 0x000FFFFFL |
|---|
| 118787 | //BIF_BX2_BIF_BACO_EXIT_TIMER4 |
|---|
| 118788 | #define BIF_BX2_BIF_BACO_EXIT_TIMER4__BACO_EXIT_BACO_EN_CLR_TIMER__SHIFT 0x0 |
|---|
| 118789 | #define BIF_BX2_BIF_BACO_EXIT_TIMER4__BACO_EXIT_BACO_EN_CLR_TIMER_MASK 0x000FFFFFL |
|---|
| 118790 | //BIF_BX2_MEM_TYPE_CNTL |
|---|
| 118791 | #define BIF_BX2_MEM_TYPE_CNTL__BF_MEM_PHY_G5_G3__SHIFT 0x0 |
|---|
| 118792 | #define BIF_BX2_MEM_TYPE_CNTL__BF_MEM_PHY_G5_G3_MASK 0x00000001L |
|---|
| 118793 | //BIF_BX2_NBIF_GFX_ADDR_LUT_CNTL |
|---|
| 118794 | #define BIF_BX2_NBIF_GFX_ADDR_LUT_CNTL__LUT_ENABLE__SHIFT 0x0 |
|---|
| 118795 | #define BIF_BX2_NBIF_GFX_ADDR_LUT_CNTL__MSI_ADDR_MODE__SHIFT 0x1 |
|---|
| 118796 | #define BIF_BX2_NBIF_GFX_ADDR_LUT_CNTL__LUT_BC_MODE__SHIFT 0x8 |
|---|
| 118797 | #define BIF_BX2_NBIF_GFX_ADDR_LUT_CNTL__LUT_ENABLE_MASK 0x00000001L |
|---|
| 118798 | #define BIF_BX2_NBIF_GFX_ADDR_LUT_CNTL__MSI_ADDR_MODE_MASK 0x00000002L |
|---|
| 118799 | #define BIF_BX2_NBIF_GFX_ADDR_LUT_CNTL__LUT_BC_MODE_MASK 0x00000100L |
|---|
| 118800 | //BIF_BX2_NBIF_GFX_ADDR_LUT_0 |
|---|
| 118801 | #define BIF_BX2_NBIF_GFX_ADDR_LUT_0__ADDR__SHIFT 0x0 |
|---|
| 118802 | #define BIF_BX2_NBIF_GFX_ADDR_LUT_0__ADDR_MASK 0x00FFFFFFL |
|---|
| 118803 | //BIF_BX2_NBIF_GFX_ADDR_LUT_1 |
|---|
| 118804 | #define BIF_BX2_NBIF_GFX_ADDR_LUT_1__ADDR__SHIFT 0x0 |
|---|
| 118805 | #define BIF_BX2_NBIF_GFX_ADDR_LUT_1__ADDR_MASK 0x00FFFFFFL |
|---|
| 118806 | //BIF_BX2_NBIF_GFX_ADDR_LUT_2 |
|---|
| 118807 | #define BIF_BX2_NBIF_GFX_ADDR_LUT_2__ADDR__SHIFT 0x0 |
|---|
| 118808 | #define BIF_BX2_NBIF_GFX_ADDR_LUT_2__ADDR_MASK 0x00FFFFFFL |
|---|
| 118809 | //BIF_BX2_NBIF_GFX_ADDR_LUT_3 |
|---|
| 118810 | #define BIF_BX2_NBIF_GFX_ADDR_LUT_3__ADDR__SHIFT 0x0 |
|---|
| 118811 | #define BIF_BX2_NBIF_GFX_ADDR_LUT_3__ADDR_MASK 0x00FFFFFFL |
|---|
| 118812 | //BIF_BX2_NBIF_GFX_ADDR_LUT_4 |
|---|
| 118813 | #define BIF_BX2_NBIF_GFX_ADDR_LUT_4__ADDR__SHIFT 0x0 |
|---|
| 118814 | #define BIF_BX2_NBIF_GFX_ADDR_LUT_4__ADDR_MASK 0x00FFFFFFL |
|---|
| 118815 | //BIF_BX2_NBIF_GFX_ADDR_LUT_5 |
|---|
| 118816 | #define BIF_BX2_NBIF_GFX_ADDR_LUT_5__ADDR__SHIFT 0x0 |
|---|
| 118817 | #define BIF_BX2_NBIF_GFX_ADDR_LUT_5__ADDR_MASK 0x00FFFFFFL |
|---|
| 118818 | //BIF_BX2_NBIF_GFX_ADDR_LUT_6 |
|---|
| 118819 | #define BIF_BX2_NBIF_GFX_ADDR_LUT_6__ADDR__SHIFT 0x0 |
|---|
| 118820 | #define BIF_BX2_NBIF_GFX_ADDR_LUT_6__ADDR_MASK 0x00FFFFFFL |
|---|
| 118821 | //BIF_BX2_NBIF_GFX_ADDR_LUT_7 |
|---|
| 118822 | #define BIF_BX2_NBIF_GFX_ADDR_LUT_7__ADDR__SHIFT 0x0 |
|---|
| 118823 | #define BIF_BX2_NBIF_GFX_ADDR_LUT_7__ADDR_MASK 0x00FFFFFFL |
|---|
| 118824 | //BIF_BX2_NBIF_GFX_ADDR_LUT_8 |
|---|
| 118825 | #define BIF_BX2_NBIF_GFX_ADDR_LUT_8__ADDR__SHIFT 0x0 |
|---|
| 118826 | #define BIF_BX2_NBIF_GFX_ADDR_LUT_8__ADDR_MASK 0x00FFFFFFL |
|---|
| 118827 | //BIF_BX2_NBIF_GFX_ADDR_LUT_9 |
|---|
| 118828 | #define BIF_BX2_NBIF_GFX_ADDR_LUT_9__ADDR__SHIFT 0x0 |
|---|
| 118829 | #define BIF_BX2_NBIF_GFX_ADDR_LUT_9__ADDR_MASK 0x00FFFFFFL |
|---|
| 118830 | //BIF_BX2_NBIF_GFX_ADDR_LUT_10 |
|---|
| 118831 | #define BIF_BX2_NBIF_GFX_ADDR_LUT_10__ADDR__SHIFT 0x0 |
|---|
| 118832 | #define BIF_BX2_NBIF_GFX_ADDR_LUT_10__ADDR_MASK 0x00FFFFFFL |
|---|
| 118833 | //BIF_BX2_NBIF_GFX_ADDR_LUT_11 |
|---|
| 118834 | #define BIF_BX2_NBIF_GFX_ADDR_LUT_11__ADDR__SHIFT 0x0 |
|---|
| 118835 | #define BIF_BX2_NBIF_GFX_ADDR_LUT_11__ADDR_MASK 0x00FFFFFFL |
|---|
| 118836 | //BIF_BX2_NBIF_GFX_ADDR_LUT_12 |
|---|
| 118837 | #define BIF_BX2_NBIF_GFX_ADDR_LUT_12__ADDR__SHIFT 0x0 |
|---|
| 118838 | #define BIF_BX2_NBIF_GFX_ADDR_LUT_12__ADDR_MASK 0x00FFFFFFL |
|---|
| 118839 | //BIF_BX2_NBIF_GFX_ADDR_LUT_13 |
|---|
| 118840 | #define BIF_BX2_NBIF_GFX_ADDR_LUT_13__ADDR__SHIFT 0x0 |
|---|
| 118841 | #define BIF_BX2_NBIF_GFX_ADDR_LUT_13__ADDR_MASK 0x00FFFFFFL |
|---|
| 118842 | //BIF_BX2_NBIF_GFX_ADDR_LUT_14 |
|---|
| 118843 | #define BIF_BX2_NBIF_GFX_ADDR_LUT_14__ADDR__SHIFT 0x0 |
|---|
| 118844 | #define BIF_BX2_NBIF_GFX_ADDR_LUT_14__ADDR_MASK 0x00FFFFFFL |
|---|
| 118845 | //BIF_BX2_NBIF_GFX_ADDR_LUT_15 |
|---|
| 118846 | #define BIF_BX2_NBIF_GFX_ADDR_LUT_15__ADDR__SHIFT 0x0 |
|---|
| 118847 | #define BIF_BX2_NBIF_GFX_ADDR_LUT_15__ADDR_MASK 0x00FFFFFFL |
|---|
| 118848 | //BIF_BX2_VF_REGWR_EN |
|---|
| 118849 | #define BIF_BX2_VF_REGWR_EN__VF_REGWR_EN_VF0__SHIFT 0x0 |
|---|
| 118850 | #define BIF_BX2_VF_REGWR_EN__VF_REGWR_EN_VF1__SHIFT 0x1 |
|---|
| 118851 | #define BIF_BX2_VF_REGWR_EN__VF_REGWR_EN_VF2__SHIFT 0x2 |
|---|
| 118852 | #define BIF_BX2_VF_REGWR_EN__VF_REGWR_EN_VF3__SHIFT 0x3 |
|---|
| 118853 | #define BIF_BX2_VF_REGWR_EN__VF_REGWR_EN_VF4__SHIFT 0x4 |
|---|
| 118854 | #define BIF_BX2_VF_REGWR_EN__VF_REGWR_EN_VF5__SHIFT 0x5 |
|---|
| 118855 | #define BIF_BX2_VF_REGWR_EN__VF_REGWR_EN_VF6__SHIFT 0x6 |
|---|
| 118856 | #define BIF_BX2_VF_REGWR_EN__VF_REGWR_EN_VF7__SHIFT 0x7 |
|---|
| 118857 | #define BIF_BX2_VF_REGWR_EN__VF_REGWR_EN_VF8__SHIFT 0x8 |
|---|
| 118858 | #define BIF_BX2_VF_REGWR_EN__VF_REGWR_EN_VF9__SHIFT 0x9 |
|---|
| 118859 | #define BIF_BX2_VF_REGWR_EN__VF_REGWR_EN_VF10__SHIFT 0xa |
|---|
| 118860 | #define BIF_BX2_VF_REGWR_EN__VF_REGWR_EN_VF11__SHIFT 0xb |
|---|
| 118861 | #define BIF_BX2_VF_REGWR_EN__VF_REGWR_EN_VF12__SHIFT 0xc |
|---|
| 118862 | #define BIF_BX2_VF_REGWR_EN__VF_REGWR_EN_VF13__SHIFT 0xd |
|---|
| 118863 | #define BIF_BX2_VF_REGWR_EN__VF_REGWR_EN_VF14__SHIFT 0xe |
|---|
| 118864 | #define BIF_BX2_VF_REGWR_EN__VF_REGWR_EN_VF15__SHIFT 0xf |
|---|
| 118865 | #define BIF_BX2_VF_REGWR_EN__VF_REGWR_EN_VF16__SHIFT 0x10 |
|---|
| 118866 | #define BIF_BX2_VF_REGWR_EN__VF_REGWR_EN_VF17__SHIFT 0x11 |
|---|
| 118867 | #define BIF_BX2_VF_REGWR_EN__VF_REGWR_EN_VF18__SHIFT 0x12 |
|---|
| 118868 | #define BIF_BX2_VF_REGWR_EN__VF_REGWR_EN_VF19__SHIFT 0x13 |
|---|
| 118869 | #define BIF_BX2_VF_REGWR_EN__VF_REGWR_EN_VF20__SHIFT 0x14 |
|---|
| 118870 | #define BIF_BX2_VF_REGWR_EN__VF_REGWR_EN_VF21__SHIFT 0x15 |
|---|
| 118871 | #define BIF_BX2_VF_REGWR_EN__VF_REGWR_EN_VF22__SHIFT 0x16 |
|---|
| 118872 | #define BIF_BX2_VF_REGWR_EN__VF_REGWR_EN_VF23__SHIFT 0x17 |
|---|
| 118873 | #define BIF_BX2_VF_REGWR_EN__VF_REGWR_EN_VF24__SHIFT 0x18 |
|---|
| 118874 | #define BIF_BX2_VF_REGWR_EN__VF_REGWR_EN_VF25__SHIFT 0x19 |
|---|
| 118875 | #define BIF_BX2_VF_REGWR_EN__VF_REGWR_EN_VF26__SHIFT 0x1a |
|---|
| 118876 | #define BIF_BX2_VF_REGWR_EN__VF_REGWR_EN_VF27__SHIFT 0x1b |
|---|
| 118877 | #define BIF_BX2_VF_REGWR_EN__VF_REGWR_EN_VF28__SHIFT 0x1c |
|---|
| 118878 | #define BIF_BX2_VF_REGWR_EN__VF_REGWR_EN_VF29__SHIFT 0x1d |
|---|
| 118879 | #define BIF_BX2_VF_REGWR_EN__VF_REGWR_EN_VF30__SHIFT 0x1e |
|---|
| 118880 | #define BIF_BX2_VF_REGWR_EN__VF_REGWR_EN_VF0_MASK 0x00000001L |
|---|
| 118881 | #define BIF_BX2_VF_REGWR_EN__VF_REGWR_EN_VF1_MASK 0x00000002L |
|---|
| 118882 | #define BIF_BX2_VF_REGWR_EN__VF_REGWR_EN_VF2_MASK 0x00000004L |
|---|
| 118883 | #define BIF_BX2_VF_REGWR_EN__VF_REGWR_EN_VF3_MASK 0x00000008L |
|---|
| 118884 | #define BIF_BX2_VF_REGWR_EN__VF_REGWR_EN_VF4_MASK 0x00000010L |
|---|
| 118885 | #define BIF_BX2_VF_REGWR_EN__VF_REGWR_EN_VF5_MASK 0x00000020L |
|---|
| 118886 | #define BIF_BX2_VF_REGWR_EN__VF_REGWR_EN_VF6_MASK 0x00000040L |
|---|
| 118887 | #define BIF_BX2_VF_REGWR_EN__VF_REGWR_EN_VF7_MASK 0x00000080L |
|---|
| 118888 | #define BIF_BX2_VF_REGWR_EN__VF_REGWR_EN_VF8_MASK 0x00000100L |
|---|
| 118889 | #define BIF_BX2_VF_REGWR_EN__VF_REGWR_EN_VF9_MASK 0x00000200L |
|---|
| 118890 | #define BIF_BX2_VF_REGWR_EN__VF_REGWR_EN_VF10_MASK 0x00000400L |
|---|
| 118891 | #define BIF_BX2_VF_REGWR_EN__VF_REGWR_EN_VF11_MASK 0x00000800L |
|---|
| 118892 | #define BIF_BX2_VF_REGWR_EN__VF_REGWR_EN_VF12_MASK 0x00001000L |
|---|
| 118893 | #define BIF_BX2_VF_REGWR_EN__VF_REGWR_EN_VF13_MASK 0x00002000L |
|---|
| 118894 | #define BIF_BX2_VF_REGWR_EN__VF_REGWR_EN_VF14_MASK 0x00004000L |
|---|
| 118895 | #define BIF_BX2_VF_REGWR_EN__VF_REGWR_EN_VF15_MASK 0x00008000L |
|---|
| 118896 | #define BIF_BX2_VF_REGWR_EN__VF_REGWR_EN_VF16_MASK 0x00010000L |
|---|
| 118897 | #define BIF_BX2_VF_REGWR_EN__VF_REGWR_EN_VF17_MASK 0x00020000L |
|---|
| 118898 | #define BIF_BX2_VF_REGWR_EN__VF_REGWR_EN_VF18_MASK 0x00040000L |
|---|
| 118899 | #define BIF_BX2_VF_REGWR_EN__VF_REGWR_EN_VF19_MASK 0x00080000L |
|---|
| 118900 | #define BIF_BX2_VF_REGWR_EN__VF_REGWR_EN_VF20_MASK 0x00100000L |
|---|
| 118901 | #define BIF_BX2_VF_REGWR_EN__VF_REGWR_EN_VF21_MASK 0x00200000L |
|---|
| 118902 | #define BIF_BX2_VF_REGWR_EN__VF_REGWR_EN_VF22_MASK 0x00400000L |
|---|
| 118903 | #define BIF_BX2_VF_REGWR_EN__VF_REGWR_EN_VF23_MASK 0x00800000L |
|---|
| 118904 | #define BIF_BX2_VF_REGWR_EN__VF_REGWR_EN_VF24_MASK 0x01000000L |
|---|
| 118905 | #define BIF_BX2_VF_REGWR_EN__VF_REGWR_EN_VF25_MASK 0x02000000L |
|---|
| 118906 | #define BIF_BX2_VF_REGWR_EN__VF_REGWR_EN_VF26_MASK 0x04000000L |
|---|
| 118907 | #define BIF_BX2_VF_REGWR_EN__VF_REGWR_EN_VF27_MASK 0x08000000L |
|---|
| 118908 | #define BIF_BX2_VF_REGWR_EN__VF_REGWR_EN_VF28_MASK 0x10000000L |
|---|
| 118909 | #define BIF_BX2_VF_REGWR_EN__VF_REGWR_EN_VF29_MASK 0x20000000L |
|---|
| 118910 | #define BIF_BX2_VF_REGWR_EN__VF_REGWR_EN_VF30_MASK 0x40000000L |
|---|
| 118911 | //BIF_BX2_VF_DOORBELL_EN |
|---|
| 118912 | #define BIF_BX2_VF_DOORBELL_EN__VF_DOORBELL_EN_VF0__SHIFT 0x0 |
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| 118913 | #define BIF_BX2_VF_DOORBELL_EN__VF_DOORBELL_EN_VF1__SHIFT 0x1 |
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| 118914 | #define BIF_BX2_VF_DOORBELL_EN__VF_DOORBELL_EN_VF2__SHIFT 0x2 |
|---|
| 118915 | #define BIF_BX2_VF_DOORBELL_EN__VF_DOORBELL_EN_VF3__SHIFT 0x3 |
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| 118916 | #define BIF_BX2_VF_DOORBELL_EN__VF_DOORBELL_EN_VF4__SHIFT 0x4 |
|---|
| 118917 | #define BIF_BX2_VF_DOORBELL_EN__VF_DOORBELL_EN_VF5__SHIFT 0x5 |
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| 118918 | #define BIF_BX2_VF_DOORBELL_EN__VF_DOORBELL_EN_VF6__SHIFT 0x6 |
|---|
| 118919 | #define BIF_BX2_VF_DOORBELL_EN__VF_DOORBELL_EN_VF7__SHIFT 0x7 |
|---|
| 118920 | #define BIF_BX2_VF_DOORBELL_EN__VF_DOORBELL_EN_VF8__SHIFT 0x8 |
|---|
| 118921 | #define BIF_BX2_VF_DOORBELL_EN__VF_DOORBELL_EN_VF9__SHIFT 0x9 |
|---|
| 118922 | #define BIF_BX2_VF_DOORBELL_EN__VF_DOORBELL_EN_VF10__SHIFT 0xa |
|---|
| 118923 | #define BIF_BX2_VF_DOORBELL_EN__VF_DOORBELL_EN_VF11__SHIFT 0xb |
|---|
| 118924 | #define BIF_BX2_VF_DOORBELL_EN__VF_DOORBELL_EN_VF12__SHIFT 0xc |
|---|
| 118925 | #define BIF_BX2_VF_DOORBELL_EN__VF_DOORBELL_EN_VF13__SHIFT 0xd |
|---|
| 118926 | #define BIF_BX2_VF_DOORBELL_EN__VF_DOORBELL_EN_VF14__SHIFT 0xe |
|---|
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| 119233 | #define BIF_BX2_REMAP_HDP_REG_FLUSH_CNTL__ADDRESS_MASK 0x0007FFFCL |
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|---|
| 119242 | #define BIF_BX2_BIF_RB_CNTL__RB_INTR_ARB_MODE__SHIFT 0x1d |
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| 119243 | #define BIF_BX2_BIF_RB_CNTL__RB_RST_BY_FLR_DISABLE__SHIFT 0x1e |
|---|
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|---|
| 119245 | #define BIF_BX2_BIF_RB_CNTL__RB_ENABLE_MASK 0x00000001L |
|---|
| 119246 | #define BIF_BX2_BIF_RB_CNTL__RB_SIZE_MASK 0x0000003EL |
|---|
| 119247 | #define BIF_BX2_BIF_RB_CNTL__WPTR_WRITEBACK_ENABLE_MASK 0x00000100L |
|---|
| 119248 | #define BIF_BX2_BIF_RB_CNTL__WPTR_WRITEBACK_TIMER_MASK 0x00003E00L |
|---|
| 119249 | #define BIF_BX2_BIF_RB_CNTL__BIF_RB_TRAN_MASK 0x00020000L |
|---|
| 119250 | #define BIF_BX2_BIF_RB_CNTL__DIS_PROTECT_WHEN_RB_FULL_MASK 0x02000000L |
|---|
| 119251 | #define BIF_BX2_BIF_RB_CNTL__RB_INTR_FIX_PRIORITY_MASK 0x1C000000L |
|---|
| 119252 | #define BIF_BX2_BIF_RB_CNTL__RB_INTR_ARB_MODE_MASK 0x20000000L |
|---|
| 119253 | #define BIF_BX2_BIF_RB_CNTL__RB_RST_BY_FLR_DISABLE_MASK 0x40000000L |
|---|
| 119254 | #define BIF_BX2_BIF_RB_CNTL__WPTR_OVERFLOW_CLEAR_MASK 0x80000000L |
|---|
| 119255 | //BIF_BX2_BIF_RB_BASE |
|---|
| 119256 | #define BIF_BX2_BIF_RB_BASE__ADDR__SHIFT 0x0 |
|---|
| 119257 | #define BIF_BX2_BIF_RB_BASE__ADDR_MASK 0xFFFFFFFFL |
|---|
| 119258 | //BIF_BX2_BIF_RB_RPTR |
|---|
| 119259 | #define BIF_BX2_BIF_RB_RPTR__OFFSET__SHIFT 0x2 |
|---|
| 119260 | #define BIF_BX2_BIF_RB_RPTR__OFFSET_MASK 0x0003FFFCL |
|---|
| 119261 | //BIF_BX2_BIF_RB_WPTR |
|---|
| 119262 | #define BIF_BX2_BIF_RB_WPTR__BIF_RB_OVERFLOW__SHIFT 0x0 |
|---|
| 119263 | #define BIF_BX2_BIF_RB_WPTR__OFFSET__SHIFT 0x2 |
|---|
| 119264 | #define BIF_BX2_BIF_RB_WPTR__BIF_RB_OVERFLOW_MASK 0x00000001L |
|---|
| 119265 | #define BIF_BX2_BIF_RB_WPTR__OFFSET_MASK 0x0003FFFCL |
|---|
| 119266 | //BIF_BX2_BIF_RB_WPTR_ADDR_HI |
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| 119267 | #define BIF_BX2_BIF_RB_WPTR_ADDR_HI__ADDR__SHIFT 0x0 |
|---|
| 119268 | #define BIF_BX2_BIF_RB_WPTR_ADDR_HI__ADDR_MASK 0x000000FFL |
|---|
| 119269 | //BIF_BX2_BIF_RB_WPTR_ADDR_LO |
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| 119270 | #define BIF_BX2_BIF_RB_WPTR_ADDR_LO__ADDR__SHIFT 0x2 |
|---|
| 119271 | #define BIF_BX2_BIF_RB_WPTR_ADDR_LO__ADDR_MASK 0xFFFFFFFCL |
|---|
| 119272 | //BIF_BX2_MAILBOX_INDEX |
|---|
| 119273 | #define BIF_BX2_MAILBOX_INDEX__MAILBOX_INDEX__SHIFT 0x0 |
|---|
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|---|
| 119275 | //BIF_BX2_BIF_VCN0_GPUIOV_CFG_SIZE |
|---|
| 119276 | #define BIF_BX2_BIF_VCN0_GPUIOV_CFG_SIZE__VCN0_GPUIOV_CFG_SIZE__SHIFT 0x0 |
|---|
| 119277 | #define BIF_BX2_BIF_VCN0_GPUIOV_CFG_SIZE__VCN0_GPUIOV_CFG_SIZE_MASK 0x0000000FL |
|---|
| 119278 | //BIF_BX2_BIF_VCN1_GPUIOV_CFG_SIZE |
|---|
| 119279 | #define BIF_BX2_BIF_VCN1_GPUIOV_CFG_SIZE__VCN1_GPUIOV_CFG_SIZE__SHIFT 0x0 |
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| 119280 | #define BIF_BX2_BIF_VCN1_GPUIOV_CFG_SIZE__VCN1_GPUIOV_CFG_SIZE_MASK 0x0000000FL |
|---|
| 119281 | //BIF_BX2_BIF_GFX_SDMA_GPUIOV_CFG_SIZE |
|---|
| 119282 | #define BIF_BX2_BIF_GFX_SDMA_GPUIOV_CFG_SIZE__GFX_SDMA_GPUIOV_CFG_SIZE__SHIFT 0x0 |
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| 119283 | #define BIF_BX2_BIF_GFX_SDMA_GPUIOV_CFG_SIZE__GFX_SDMA_GPUIOV_CFG_SIZE_MASK 0x0000000FL |
|---|
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|---|
| 119285 | #define BIF_BX2_BIF_PERSTB_PAD_CNTL__PERSTB_PAD_CNTL__SHIFT 0x0 |
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|---|
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| 119288 | #define BIF_BX2_BIF_PX_EN_PAD_CNTL__PX_EN_PAD_CNTL__SHIFT 0x0 |
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| 119289 | #define BIF_BX2_BIF_PX_EN_PAD_CNTL__PX_EN_PAD_CNTL_MASK 0x000000FFL |
|---|
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|---|
| 119291 | #define BIF_BX2_BIF_REFPADKIN_PAD_CNTL__REFPADKIN_PAD_CNTL__SHIFT 0x0 |
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| 119292 | #define BIF_BX2_BIF_REFPADKIN_PAD_CNTL__REFPADKIN_PAD_CNTL_MASK 0x000000FFL |
|---|
| 119293 | //BIF_BX2_BIF_CLKREQB_PAD_CNTL |
|---|
| 119294 | #define BIF_BX2_BIF_CLKREQB_PAD_CNTL__CLKREQB_PAD_CNTL__SHIFT 0x0 |
|---|
| 119295 | #define BIF_BX2_BIF_CLKREQB_PAD_CNTL__CLKREQB_PAD_CNTL_MASK 0x00FFFFFFL |
|---|
| 119296 | //BIF_BX2_BIF_PWRBRK_PAD_CNTL |
|---|
| 119297 | #define BIF_BX2_BIF_PWRBRK_PAD_CNTL__PWRBRK_PAD_CNTL__SHIFT 0x0 |
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| 119298 | #define BIF_BX2_BIF_PWRBRK_PAD_CNTL__PWRBRK_PAD_CNTL_MASK 0x000000FFL |
|---|
| 119299 | |
|---|
| 119300 | |
|---|
| 119301 | // addressBlock: nbio_nbif0_bif_bx_pf_BIFPFVFDEC1 |
|---|
| 119302 | //BIF_BX_PF2_BIF_BME_STATUS |
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| 119303 | #define BIF_BX_PF2_BIF_BME_STATUS__DMA_ON_BME_LOW__SHIFT 0x0 |
|---|
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|---|
| 119305 | #define BIF_BX_PF2_BIF_BME_STATUS__DMA_ON_BME_LOW_MASK 0x00000001L |
|---|
| 119306 | #define BIF_BX_PF2_BIF_BME_STATUS__CLEAR_DMA_ON_BME_LOW_MASK 0x00010000L |
|---|
| 119307 | //BIF_BX_PF2_BIF_ATOMIC_ERR_LOG |
|---|
| 119308 | #define BIF_BX_PF2_BIF_ATOMIC_ERR_LOG__UR_ATOMIC_OPCODE__SHIFT 0x0 |
|---|
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|---|
| 119310 | #define BIF_BX_PF2_BIF_ATOMIC_ERR_LOG__UR_ATOMIC_LENGTH__SHIFT 0x2 |
|---|
| 119311 | #define BIF_BX_PF2_BIF_ATOMIC_ERR_LOG__UR_ATOMIC_NR__SHIFT 0x3 |
|---|
| 119312 | #define BIF_BX_PF2_BIF_ATOMIC_ERR_LOG__CLEAR_UR_ATOMIC_OPCODE__SHIFT 0x10 |
|---|
| 119313 | #define BIF_BX_PF2_BIF_ATOMIC_ERR_LOG__CLEAR_UR_ATOMIC_REQEN_LOW__SHIFT 0x11 |
|---|
| 119314 | #define BIF_BX_PF2_BIF_ATOMIC_ERR_LOG__CLEAR_UR_ATOMIC_LENGTH__SHIFT 0x12 |
|---|
| 119315 | #define BIF_BX_PF2_BIF_ATOMIC_ERR_LOG__CLEAR_UR_ATOMIC_NR__SHIFT 0x13 |
|---|
| 119316 | #define BIF_BX_PF2_BIF_ATOMIC_ERR_LOG__UR_ATOMIC_OPCODE_MASK 0x00000001L |
|---|
| 119317 | #define BIF_BX_PF2_BIF_ATOMIC_ERR_LOG__UR_ATOMIC_REQEN_LOW_MASK 0x00000002L |
|---|
| 119318 | #define BIF_BX_PF2_BIF_ATOMIC_ERR_LOG__UR_ATOMIC_LENGTH_MASK 0x00000004L |
|---|
| 119319 | #define BIF_BX_PF2_BIF_ATOMIC_ERR_LOG__UR_ATOMIC_NR_MASK 0x00000008L |
|---|
| 119320 | #define BIF_BX_PF2_BIF_ATOMIC_ERR_LOG__CLEAR_UR_ATOMIC_OPCODE_MASK 0x00010000L |
|---|
| 119321 | #define BIF_BX_PF2_BIF_ATOMIC_ERR_LOG__CLEAR_UR_ATOMIC_REQEN_LOW_MASK 0x00020000L |
|---|
| 119322 | #define BIF_BX_PF2_BIF_ATOMIC_ERR_LOG__CLEAR_UR_ATOMIC_LENGTH_MASK 0x00040000L |
|---|
| 119323 | #define BIF_BX_PF2_BIF_ATOMIC_ERR_LOG__CLEAR_UR_ATOMIC_NR_MASK 0x00080000L |
|---|
| 119324 | //BIF_BX_PF2_DOORBELL_SELFRING_GPA_APER_BASE_HIGH |
|---|
| 119325 | #define BIF_BX_PF2_DOORBELL_SELFRING_GPA_APER_BASE_HIGH__DOORBELL_SELFRING_GPA_APER_BASE_HIGH__SHIFT 0x0 |
|---|
| 119326 | #define BIF_BX_PF2_DOORBELL_SELFRING_GPA_APER_BASE_HIGH__DOORBELL_SELFRING_GPA_APER_BASE_HIGH_MASK 0xFFFFFFFFL |
|---|
| 119327 | //BIF_BX_PF2_DOORBELL_SELFRING_GPA_APER_BASE_LOW |
|---|
| 119328 | #define BIF_BX_PF2_DOORBELL_SELFRING_GPA_APER_BASE_LOW__DOORBELL_SELFRING_GPA_APER_BASE_LOW__SHIFT 0x0 |
|---|
| 119329 | #define BIF_BX_PF2_DOORBELL_SELFRING_GPA_APER_BASE_LOW__DOORBELL_SELFRING_GPA_APER_BASE_LOW_MASK 0xFFFFFFFFL |
|---|
| 119330 | //BIF_BX_PF2_DOORBELL_SELFRING_GPA_APER_CNTL |
|---|
| 119331 | #define BIF_BX_PF2_DOORBELL_SELFRING_GPA_APER_CNTL__DOORBELL_SELFRING_GPA_APER_EN__SHIFT 0x0 |
|---|
| 119332 | #define BIF_BX_PF2_DOORBELL_SELFRING_GPA_APER_CNTL__DOORBELL_SELFRING_GPA_APER_MODE__SHIFT 0x1 |
|---|
| 119333 | #define BIF_BX_PF2_DOORBELL_SELFRING_GPA_APER_CNTL__DOORBELL_SELFRING_GPA_APER_SIZE__SHIFT 0x8 |
|---|
| 119334 | #define BIF_BX_PF2_DOORBELL_SELFRING_GPA_APER_CNTL__DOORBELL_SELFRING_GPA_APER_EN_MASK 0x00000001L |
|---|
| 119335 | #define BIF_BX_PF2_DOORBELL_SELFRING_GPA_APER_CNTL__DOORBELL_SELFRING_GPA_APER_MODE_MASK 0x00000002L |
|---|
| 119336 | #define BIF_BX_PF2_DOORBELL_SELFRING_GPA_APER_CNTL__DOORBELL_SELFRING_GPA_APER_SIZE_MASK 0x000FFF00L |
|---|
| 119337 | //BIF_BX_PF2_HDP_REG_COHERENCY_FLUSH_CNTL |
|---|
| 119338 | #define BIF_BX_PF2_HDP_REG_COHERENCY_FLUSH_CNTL__HDP_REG_FLUSH_ADDR__SHIFT 0x0 |
|---|
| 119339 | #define BIF_BX_PF2_HDP_REG_COHERENCY_FLUSH_CNTL__HDP_REG_FLUSH_ADDR_MASK 0x00000001L |
|---|
| 119340 | //BIF_BX_PF2_HDP_MEM_COHERENCY_FLUSH_CNTL |
|---|
| 119341 | #define BIF_BX_PF2_HDP_MEM_COHERENCY_FLUSH_CNTL__HDP_MEM_FLUSH_ADDR__SHIFT 0x0 |
|---|
| 119342 | #define BIF_BX_PF2_HDP_MEM_COHERENCY_FLUSH_CNTL__HDP_MEM_FLUSH_ADDR_MASK 0x00000001L |
|---|
| 119343 | //BIF_BX_PF2_HDP_MEM_COHERENCY_FLUSH_ONLY_CNTL |
|---|
| 119344 | #define BIF_BX_PF2_HDP_MEM_COHERENCY_FLUSH_ONLY_CNTL__HDP_MEM_FLUSH_ONLY_ADDR__SHIFT 0x0 |
|---|
| 119345 | #define BIF_BX_PF2_HDP_MEM_COHERENCY_FLUSH_ONLY_CNTL__HDP_MEM_FLUSH_ONLY_ADDR_MASK 0x00000001L |
|---|
| 119346 | //BIF_BX_PF2_HDP_MEM_COHERENCY_INVALIDATE_ONLY_CNTL |
|---|
| 119347 | #define BIF_BX_PF2_HDP_MEM_COHERENCY_INVALIDATE_ONLY_CNTL__HDP_MEM_INVALIDATE_ONLY_ADDR__SHIFT 0x0 |
|---|
| 119348 | #define BIF_BX_PF2_HDP_MEM_COHERENCY_INVALIDATE_ONLY_CNTL__HDP_MEM_INVALIDATE_ONLY_ADDR_MASK 0x00000001L |
|---|
| 119349 | //BIF_BX_PF2_GPU_HDP_FLUSH_ONLY_REQ |
|---|
| 119350 | #define BIF_BX_PF2_GPU_HDP_FLUSH_ONLY_REQ__CP0__SHIFT 0x0 |
|---|
| 119351 | #define BIF_BX_PF2_GPU_HDP_FLUSH_ONLY_REQ__CP1__SHIFT 0x1 |
|---|
| 119352 | #define BIF_BX_PF2_GPU_HDP_FLUSH_ONLY_REQ__CP2__SHIFT 0x2 |
|---|
| 119353 | #define BIF_BX_PF2_GPU_HDP_FLUSH_ONLY_REQ__CP3__SHIFT 0x3 |
|---|
| 119354 | #define BIF_BX_PF2_GPU_HDP_FLUSH_ONLY_REQ__CP4__SHIFT 0x4 |
|---|
| 119355 | #define BIF_BX_PF2_GPU_HDP_FLUSH_ONLY_REQ__CP5__SHIFT 0x5 |
|---|
| 119356 | #define BIF_BX_PF2_GPU_HDP_FLUSH_ONLY_REQ__CP6__SHIFT 0x6 |
|---|
| 119357 | #define BIF_BX_PF2_GPU_HDP_FLUSH_ONLY_REQ__CP7__SHIFT 0x7 |
|---|
| 119358 | #define BIF_BX_PF2_GPU_HDP_FLUSH_ONLY_REQ__CP8__SHIFT 0x8 |
|---|
| 119359 | #define BIF_BX_PF2_GPU_HDP_FLUSH_ONLY_REQ__CP9__SHIFT 0x9 |
|---|
| 119360 | #define BIF_BX_PF2_GPU_HDP_FLUSH_ONLY_REQ__SDMA0__SHIFT 0xa |
|---|
| 119361 | #define BIF_BX_PF2_GPU_HDP_FLUSH_ONLY_REQ__SDMA1__SHIFT 0xb |
|---|
| 119362 | #define BIF_BX_PF2_GPU_HDP_FLUSH_ONLY_REQ__RSVD_ENG0__SHIFT 0xc |
|---|
| 119363 | #define BIF_BX_PF2_GPU_HDP_FLUSH_ONLY_REQ__RSVD_ENG1__SHIFT 0xd |
|---|
| 119364 | #define BIF_BX_PF2_GPU_HDP_FLUSH_ONLY_REQ__RSVD_ENG2__SHIFT 0xe |
|---|
| 119365 | #define BIF_BX_PF2_GPU_HDP_FLUSH_ONLY_REQ__RSVD_ENG3__SHIFT 0xf |
|---|
| 119366 | #define BIF_BX_PF2_GPU_HDP_FLUSH_ONLY_REQ__RSVD_ENG4__SHIFT 0x10 |
|---|
| 119367 | #define BIF_BX_PF2_GPU_HDP_FLUSH_ONLY_REQ__RSVD_ENG5__SHIFT 0x11 |
|---|
| 119368 | #define BIF_BX_PF2_GPU_HDP_FLUSH_ONLY_REQ__RSVD_ENG6__SHIFT 0x12 |
|---|
| 119369 | #define BIF_BX_PF2_GPU_HDP_FLUSH_ONLY_REQ__RSVD_ENG7__SHIFT 0x13 |
|---|
| 119370 | #define BIF_BX_PF2_GPU_HDP_FLUSH_ONLY_REQ__RSVD_ENG8__SHIFT 0x14 |
|---|
| 119371 | #define BIF_BX_PF2_GPU_HDP_FLUSH_ONLY_REQ__RSVD_ENG9__SHIFT 0x15 |
|---|
| 119372 | #define BIF_BX_PF2_GPU_HDP_FLUSH_ONLY_REQ__RSVD_ENG10__SHIFT 0x16 |
|---|
| 119373 | #define BIF_BX_PF2_GPU_HDP_FLUSH_ONLY_REQ__RSVD_ENG11__SHIFT 0x17 |
|---|
| 119374 | #define BIF_BX_PF2_GPU_HDP_FLUSH_ONLY_REQ__RSVD_ENG12__SHIFT 0x18 |
|---|
| 119375 | #define BIF_BX_PF2_GPU_HDP_FLUSH_ONLY_REQ__RSVD_ENG13__SHIFT 0x19 |
|---|
| 119376 | #define BIF_BX_PF2_GPU_HDP_FLUSH_ONLY_REQ__RSVD_ENG14__SHIFT 0x1a |
|---|
| 119377 | #define BIF_BX_PF2_GPU_HDP_FLUSH_ONLY_REQ__RSVD_ENG15__SHIFT 0x1b |
|---|
| 119378 | #define BIF_BX_PF2_GPU_HDP_FLUSH_ONLY_REQ__RSVD_ENG16__SHIFT 0x1c |
|---|
| 119379 | #define BIF_BX_PF2_GPU_HDP_FLUSH_ONLY_REQ__RSVD_ENG17__SHIFT 0x1d |
|---|
| 119380 | #define BIF_BX_PF2_GPU_HDP_FLUSH_ONLY_REQ__RSVD_ENG18__SHIFT 0x1e |
|---|
| 119381 | #define BIF_BX_PF2_GPU_HDP_FLUSH_ONLY_REQ__RSVD_ENG19__SHIFT 0x1f |
|---|
| 119382 | #define BIF_BX_PF2_GPU_HDP_FLUSH_ONLY_REQ__CP0_MASK 0x00000001L |
|---|
| 119383 | #define BIF_BX_PF2_GPU_HDP_FLUSH_ONLY_REQ__CP1_MASK 0x00000002L |
|---|
| 119384 | #define BIF_BX_PF2_GPU_HDP_FLUSH_ONLY_REQ__CP2_MASK 0x00000004L |
|---|
| 119385 | #define BIF_BX_PF2_GPU_HDP_FLUSH_ONLY_REQ__CP3_MASK 0x00000008L |
|---|
| 119386 | #define BIF_BX_PF2_GPU_HDP_FLUSH_ONLY_REQ__CP4_MASK 0x00000010L |
|---|
| 119387 | #define BIF_BX_PF2_GPU_HDP_FLUSH_ONLY_REQ__CP5_MASK 0x00000020L |
|---|
| 119388 | #define BIF_BX_PF2_GPU_HDP_FLUSH_ONLY_REQ__CP6_MASK 0x00000040L |
|---|
| 119389 | #define BIF_BX_PF2_GPU_HDP_FLUSH_ONLY_REQ__CP7_MASK 0x00000080L |
|---|
| 119390 | #define BIF_BX_PF2_GPU_HDP_FLUSH_ONLY_REQ__CP8_MASK 0x00000100L |
|---|
| 119391 | #define BIF_BX_PF2_GPU_HDP_FLUSH_ONLY_REQ__CP9_MASK 0x00000200L |
|---|
| 119392 | #define BIF_BX_PF2_GPU_HDP_FLUSH_ONLY_REQ__SDMA0_MASK 0x00000400L |
|---|
| 119393 | #define BIF_BX_PF2_GPU_HDP_FLUSH_ONLY_REQ__SDMA1_MASK 0x00000800L |
|---|
| 119394 | #define BIF_BX_PF2_GPU_HDP_FLUSH_ONLY_REQ__RSVD_ENG0_MASK 0x00001000L |
|---|
| 119395 | #define BIF_BX_PF2_GPU_HDP_FLUSH_ONLY_REQ__RSVD_ENG1_MASK 0x00002000L |
|---|
| 119396 | #define BIF_BX_PF2_GPU_HDP_FLUSH_ONLY_REQ__RSVD_ENG2_MASK 0x00004000L |
|---|
| 119397 | #define BIF_BX_PF2_GPU_HDP_FLUSH_ONLY_REQ__RSVD_ENG3_MASK 0x00008000L |
|---|
| 119398 | #define BIF_BX_PF2_GPU_HDP_FLUSH_ONLY_REQ__RSVD_ENG4_MASK 0x00010000L |
|---|
| 119399 | #define BIF_BX_PF2_GPU_HDP_FLUSH_ONLY_REQ__RSVD_ENG5_MASK 0x00020000L |
|---|
| 119400 | #define BIF_BX_PF2_GPU_HDP_FLUSH_ONLY_REQ__RSVD_ENG6_MASK 0x00040000L |
|---|
| 119401 | #define BIF_BX_PF2_GPU_HDP_FLUSH_ONLY_REQ__RSVD_ENG7_MASK 0x00080000L |
|---|
| 119402 | #define BIF_BX_PF2_GPU_HDP_FLUSH_ONLY_REQ__RSVD_ENG8_MASK 0x00100000L |
|---|
| 119403 | #define BIF_BX_PF2_GPU_HDP_FLUSH_ONLY_REQ__RSVD_ENG9_MASK 0x00200000L |
|---|
| 119404 | #define BIF_BX_PF2_GPU_HDP_FLUSH_ONLY_REQ__RSVD_ENG10_MASK 0x00400000L |
|---|
| 119405 | #define BIF_BX_PF2_GPU_HDP_FLUSH_ONLY_REQ__RSVD_ENG11_MASK 0x00800000L |
|---|
| 119406 | #define BIF_BX_PF2_GPU_HDP_FLUSH_ONLY_REQ__RSVD_ENG12_MASK 0x01000000L |
|---|
| 119407 | #define BIF_BX_PF2_GPU_HDP_FLUSH_ONLY_REQ__RSVD_ENG13_MASK 0x02000000L |
|---|
| 119408 | #define BIF_BX_PF2_GPU_HDP_FLUSH_ONLY_REQ__RSVD_ENG14_MASK 0x04000000L |
|---|
| 119409 | #define BIF_BX_PF2_GPU_HDP_FLUSH_ONLY_REQ__RSVD_ENG15_MASK 0x08000000L |
|---|
| 119410 | #define BIF_BX_PF2_GPU_HDP_FLUSH_ONLY_REQ__RSVD_ENG16_MASK 0x10000000L |
|---|
| 119411 | #define BIF_BX_PF2_GPU_HDP_FLUSH_ONLY_REQ__RSVD_ENG17_MASK 0x20000000L |
|---|
| 119412 | #define BIF_BX_PF2_GPU_HDP_FLUSH_ONLY_REQ__RSVD_ENG18_MASK 0x40000000L |
|---|
| 119413 | #define BIF_BX_PF2_GPU_HDP_FLUSH_ONLY_REQ__RSVD_ENG19_MASK 0x80000000L |
|---|
| 119414 | //BIF_BX_PF2_GPU_HDP_INVALIDATE_ONLY_REQ |
|---|
| 119415 | #define BIF_BX_PF2_GPU_HDP_INVALIDATE_ONLY_REQ__CP0__SHIFT 0x0 |
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| 119416 | #define BIF_BX_PF2_GPU_HDP_INVALIDATE_ONLY_REQ__CP1__SHIFT 0x1 |
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| 119417 | #define BIF_BX_PF2_GPU_HDP_INVALIDATE_ONLY_REQ__CP2__SHIFT 0x2 |
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| 119418 | #define BIF_BX_PF2_GPU_HDP_INVALIDATE_ONLY_REQ__CP3__SHIFT 0x3 |
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| 119419 | #define BIF_BX_PF2_GPU_HDP_INVALIDATE_ONLY_REQ__CP4__SHIFT 0x4 |
|---|
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| 119584 | #define BIF_BX_PF2_GPU_HDP_FLUSH_DONE__CP7_MASK 0x00000080L |
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| 119585 | #define BIF_BX_PF2_GPU_HDP_FLUSH_DONE__CP8_MASK 0x00000100L |
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| 119586 | #define BIF_BX_PF2_GPU_HDP_FLUSH_DONE__CP9_MASK 0x00000200L |
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| 119587 | #define BIF_BX_PF2_GPU_HDP_FLUSH_DONE__SDMA0_MASK 0x00000400L |
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| 119588 | #define BIF_BX_PF2_GPU_HDP_FLUSH_DONE__SDMA1_MASK 0x00000800L |
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| 119589 | #define BIF_BX_PF2_GPU_HDP_FLUSH_DONE__RSVD_ENG0_MASK 0x00001000L |
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| 119590 | #define BIF_BX_PF2_GPU_HDP_FLUSH_DONE__RSVD_ENG1_MASK 0x00002000L |
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| 119591 | #define BIF_BX_PF2_GPU_HDP_FLUSH_DONE__RSVD_ENG2_MASK 0x00004000L |
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| 119592 | #define BIF_BX_PF2_GPU_HDP_FLUSH_DONE__RSVD_ENG3_MASK 0x00008000L |
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|---|
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|---|
| 119605 | #define BIF_BX_PF2_GPU_HDP_FLUSH_DONE__RSVD_ENG16_MASK 0x10000000L |
|---|
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|---|
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| 119609 | //BIF_BX_PF2_BIF_TRANS_PENDING |
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| 119612 | #define BIF_BX_PF2_BIF_TRANS_PENDING__BIF_MST_TRANS_PENDING_MASK 0x00000001L |
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| 119613 | #define BIF_BX_PF2_BIF_TRANS_PENDING__BIF_SLV_TRANS_PENDING_MASK 0x00000002L |
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| 119615 | #define BIF_BX_PF2_NBIF_GFX_ADDR_LUT_BYPASS__LUT_BYPASS__SHIFT 0x0 |
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| 119616 | #define BIF_BX_PF2_NBIF_GFX_ADDR_LUT_BYPASS__LUT_BYPASS_MASK 0x00000001L |
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| 119617 | //BIF_BX_PF2_MAILBOX_MSGBUF_TRN_DW0 |
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| 119618 | #define BIF_BX_PF2_MAILBOX_MSGBUF_TRN_DW0__MSGBUF_DATA__SHIFT 0x0 |
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| 119621 | #define BIF_BX_PF2_MAILBOX_MSGBUF_TRN_DW1__MSGBUF_DATA__SHIFT 0x0 |
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| 119622 | #define BIF_BX_PF2_MAILBOX_MSGBUF_TRN_DW1__MSGBUF_DATA_MASK 0xFFFFFFFFL |
|---|
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| 119627 | #define BIF_BX_PF2_MAILBOX_MSGBUF_TRN_DW3__MSGBUF_DATA__SHIFT 0x0 |
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| 119628 | #define BIF_BX_PF2_MAILBOX_MSGBUF_TRN_DW3__MSGBUF_DATA_MASK 0xFFFFFFFFL |
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| 119631 | #define BIF_BX_PF2_MAILBOX_MSGBUF_RCV_DW0__MSGBUF_DATA_MASK 0xFFFFFFFFL |
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| 119633 | #define BIF_BX_PF2_MAILBOX_MSGBUF_RCV_DW1__MSGBUF_DATA__SHIFT 0x0 |
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| 119638 | //BIF_BX_PF2_MAILBOX_MSGBUF_RCV_DW3 |
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| 119639 | #define BIF_BX_PF2_MAILBOX_MSGBUF_RCV_DW3__MSGBUF_DATA__SHIFT 0x0 |
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| 119640 | #define BIF_BX_PF2_MAILBOX_MSGBUF_RCV_DW3__MSGBUF_DATA_MASK 0xFFFFFFFFL |
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| 119649 | #define BIF_BX_PF2_MAILBOX_CONTROL__RCV_MSG_ACK_MASK 0x00000200L |
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| 119651 | #define BIF_BX_PF2_MAILBOX_INT_CNTL__VALID_INT_EN__SHIFT 0x0 |
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| 119652 | #define BIF_BX_PF2_MAILBOX_INT_CNTL__ACK_INT_EN__SHIFT 0x1 |
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| 119653 | #define BIF_BX_PF2_MAILBOX_INT_CNTL__VALID_INT_EN_MASK 0x00000001L |
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| 119654 | #define BIF_BX_PF2_MAILBOX_INT_CNTL__ACK_INT_EN_MASK 0x00000002L |
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| 119655 | //BIF_BX_PF2_BIF_VMHV_MAILBOX |
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| 119656 | #define BIF_BX_PF2_BIF_VMHV_MAILBOX__VMHV_MAILBOX_TRN_ACK_INTR_EN__SHIFT 0x0 |
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| 119657 | #define BIF_BX_PF2_BIF_VMHV_MAILBOX__VMHV_MAILBOX_RCV_VALID_INTR_EN__SHIFT 0x1 |
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| 119660 | #define BIF_BX_PF2_BIF_VMHV_MAILBOX__VMHV_MAILBOX_RCV_MSG_DATA__SHIFT 0x10 |
|---|
| 119661 | #define BIF_BX_PF2_BIF_VMHV_MAILBOX__VMHV_MAILBOX_RCV_MSG_VALID__SHIFT 0x17 |
|---|
| 119662 | #define BIF_BX_PF2_BIF_VMHV_MAILBOX__VMHV_MAILBOX_TRN_MSG_ACK__SHIFT 0x18 |
|---|
| 119663 | #define BIF_BX_PF2_BIF_VMHV_MAILBOX__VMHV_MAILBOX_RCV_MSG_ACK__SHIFT 0x19 |
|---|
| 119664 | #define BIF_BX_PF2_BIF_VMHV_MAILBOX__VMHV_MAILBOX_TRN_ACK_INTR_EN_MASK 0x00000001L |
|---|
| 119665 | #define BIF_BX_PF2_BIF_VMHV_MAILBOX__VMHV_MAILBOX_RCV_VALID_INTR_EN_MASK 0x00000002L |
|---|
| 119666 | #define BIF_BX_PF2_BIF_VMHV_MAILBOX__VMHV_MAILBOX_TRN_MSG_DATA_MASK 0x00000F00L |
|---|
| 119667 | #define BIF_BX_PF2_BIF_VMHV_MAILBOX__VMHV_MAILBOX_TRN_MSG_VALID_MASK 0x00008000L |
|---|
| 119668 | #define BIF_BX_PF2_BIF_VMHV_MAILBOX__VMHV_MAILBOX_RCV_MSG_DATA_MASK 0x000F0000L |
|---|
| 119669 | #define BIF_BX_PF2_BIF_VMHV_MAILBOX__VMHV_MAILBOX_RCV_MSG_VALID_MASK 0x00800000L |
|---|
| 119670 | #define BIF_BX_PF2_BIF_VMHV_MAILBOX__VMHV_MAILBOX_TRN_MSG_ACK_MASK 0x01000000L |
|---|
| 119671 | #define BIF_BX_PF2_BIF_VMHV_MAILBOX__VMHV_MAILBOX_RCV_MSG_ACK_MASK 0x02000000L |
|---|
| 119672 | |
|---|
| 119673 | |
|---|
| 119674 | // addressBlock: nbio_nbif0_gdc_GDCDEC |
|---|
| 119675 | //GDC1_NGDC_SDP_PORT_CTRL |
|---|
| 119676 | #define GDC1_NGDC_SDP_PORT_CTRL__SDP_DISCON_HYSTERESIS__SHIFT 0x0 |
|---|
| 119677 | #define GDC1_NGDC_SDP_PORT_CTRL__NGDC_OBFF_HW_URGENT_EARLY_WAKEUP_EN__SHIFT 0xf |
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| 119678 | #define GDC1_NGDC_SDP_PORT_CTRL__SDP_DISCON_HYSTERESIS_H__SHIFT 0x10 |
|---|
| 119679 | #define GDC1_NGDC_SDP_PORT_CTRL__SDP_DISCON_HYSTERESIS_MASK 0x000000FFL |
|---|
| 119680 | #define GDC1_NGDC_SDP_PORT_CTRL__NGDC_OBFF_HW_URGENT_EARLY_WAKEUP_EN_MASK 0x00008000L |
|---|
| 119681 | #define GDC1_NGDC_SDP_PORT_CTRL__SDP_DISCON_HYSTERESIS_H_MASK 0x000F0000L |
|---|
| 119682 | //GDC1_NGDC_MGCG_CTRL |
|---|
| 119683 | #define GDC1_NGDC_MGCG_CTRL__NGDC_MGCG_EN__SHIFT 0x0 |
|---|
| 119684 | #define GDC1_NGDC_MGCG_CTRL__NGDC_MGCG_MODE__SHIFT 0x1 |
|---|
| 119685 | #define GDC1_NGDC_MGCG_CTRL__NGDC_MGCG_HYSTERESIS__SHIFT 0x2 |
|---|
| 119686 | #define GDC1_NGDC_MGCG_CTRL__NGDC_MGCG_HST_DIS__SHIFT 0xa |
|---|
| 119687 | #define GDC1_NGDC_MGCG_CTRL__NGDC_MGCG_DMA_DIS__SHIFT 0xb |
|---|
| 119688 | #define GDC1_NGDC_MGCG_CTRL__NGDC_MGCG_REG_DIS__SHIFT 0xc |
|---|
| 119689 | #define GDC1_NGDC_MGCG_CTRL__NGDC_MGCG_AER_DIS__SHIFT 0xd |
|---|
| 119690 | #define GDC1_NGDC_MGCG_CTRL__NGDC_MGCG_EN_MASK 0x00000001L |
|---|
| 119691 | #define GDC1_NGDC_MGCG_CTRL__NGDC_MGCG_MODE_MASK 0x00000002L |
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| 119692 | #define GDC1_NGDC_MGCG_CTRL__NGDC_MGCG_HYSTERESIS_MASK 0x000003FCL |
|---|
| 119693 | #define GDC1_NGDC_MGCG_CTRL__NGDC_MGCG_HST_DIS_MASK 0x00000400L |
|---|
| 119694 | #define GDC1_NGDC_MGCG_CTRL__NGDC_MGCG_DMA_DIS_MASK 0x00000800L |
|---|
| 119695 | #define GDC1_NGDC_MGCG_CTRL__NGDC_MGCG_REG_DIS_MASK 0x00001000L |
|---|
| 119696 | #define GDC1_NGDC_MGCG_CTRL__NGDC_MGCG_AER_DIS_MASK 0x00002000L |
|---|
| 119697 | //GDC1_NGDC_RESERVED_0 |
|---|
| 119698 | #define GDC1_NGDC_RESERVED_0__RESERVED__SHIFT 0x0 |
|---|
| 119699 | #define GDC1_NGDC_RESERVED_0__RESERVED_MASK 0xFFFFFFFFL |
|---|
| 119700 | //GDC1_NGDC_RESERVED_1 |
|---|
| 119701 | #define GDC1_NGDC_RESERVED_1__RESERVED__SHIFT 0x0 |
|---|
| 119702 | #define GDC1_NGDC_RESERVED_1__RESERVED_MASK 0xFFFFFFFFL |
|---|
| 119703 | //GDC1_NGDC_SDP_PORT_CTRL_SOCCLK |
|---|
| 119704 | #define GDC1_NGDC_SDP_PORT_CTRL_SOCCLK__SDP_DISCON_HYSTERESIS_SOCCLK__SHIFT 0x0 |
|---|
| 119705 | #define GDC1_NGDC_SDP_PORT_CTRL_SOCCLK__ATDMA_RDRSP_POOL_NUM_SOCCLK__SHIFT 0x8 |
|---|
| 119706 | #define GDC1_NGDC_SDP_PORT_CTRL_SOCCLK__ATDMA_RDRSP_CRDT_VC0_RSV__SHIFT 0x10 |
|---|
| 119707 | #define GDC1_NGDC_SDP_PORT_CTRL_SOCCLK__ATDMA_RDRSP_CRDT_VC5_RSV__SHIFT 0x14 |
|---|
| 119708 | #define GDC1_NGDC_SDP_PORT_CTRL_SOCCLK__ATDMA_RDRSP_CRDT_VC6_RSV__SHIFT 0x18 |
|---|
| 119709 | #define GDC1_NGDC_SDP_PORT_CTRL_SOCCLK__SDP_DISCON_HYSTERESIS_SOCCLK_H__SHIFT 0x1c |
|---|
| 119710 | #define GDC1_NGDC_SDP_PORT_CTRL_SOCCLK__SDP_DISCON_HYSTERESIS_SOCCLK_MASK 0x000000FFL |
|---|
| 119711 | #define GDC1_NGDC_SDP_PORT_CTRL_SOCCLK__ATDMA_RDRSP_POOL_NUM_SOCCLK_MASK 0x0000FF00L |
|---|
| 119712 | #define GDC1_NGDC_SDP_PORT_CTRL_SOCCLK__ATDMA_RDRSP_CRDT_VC0_RSV_MASK 0x000F0000L |
|---|
| 119713 | #define GDC1_NGDC_SDP_PORT_CTRL_SOCCLK__ATDMA_RDRSP_CRDT_VC5_RSV_MASK 0x00F00000L |
|---|
| 119714 | #define GDC1_NGDC_SDP_PORT_CTRL_SOCCLK__ATDMA_RDRSP_CRDT_VC6_RSV_MASK 0x0F000000L |
|---|
| 119715 | #define GDC1_NGDC_SDP_PORT_CTRL_SOCCLK__SDP_DISCON_HYSTERESIS_SOCCLK_H_MASK 0xF0000000L |
|---|
| 119716 | //GDC1_NGDC_SDP_PORT_CTRL1_SOCCLK |
|---|
| 119717 | #define GDC1_NGDC_SDP_PORT_CTRL1_SOCCLK__ATDMA_REQ_CRDT_VC0_RSV__SHIFT 0x0 |
|---|
| 119718 | #define GDC1_NGDC_SDP_PORT_CTRL1_SOCCLK__ATDMA_REQ_CRDT_VC1_RSV__SHIFT 0x4 |
|---|
| 119719 | #define GDC1_NGDC_SDP_PORT_CTRL1_SOCCLK__ATDMA_REQ_CRDT_VC5_RSV__SHIFT 0x8 |
|---|
| 119720 | #define GDC1_NGDC_SDP_PORT_CTRL1_SOCCLK__ATDMA_REQ_CRDT_VC6_RSV__SHIFT 0xc |
|---|
| 119721 | #define GDC1_NGDC_SDP_PORT_CTRL1_SOCCLK__ATDMA_ORIGDATA_CRDT_VC0_RSV__SHIFT 0x10 |
|---|
| 119722 | #define GDC1_NGDC_SDP_PORT_CTRL1_SOCCLK__ATDMA_ORIGDATA_CRDT_VC1_RSV__SHIFT 0x14 |
|---|
| 119723 | #define GDC1_NGDC_SDP_PORT_CTRL1_SOCCLK__ATDMA_REQ_CRDT_VC0_RSV_MASK 0x0000000FL |
|---|
| 119724 | #define GDC1_NGDC_SDP_PORT_CTRL1_SOCCLK__ATDMA_REQ_CRDT_VC1_RSV_MASK 0x000000F0L |
|---|
| 119725 | #define GDC1_NGDC_SDP_PORT_CTRL1_SOCCLK__ATDMA_REQ_CRDT_VC5_RSV_MASK 0x00000F00L |
|---|
| 119726 | #define GDC1_NGDC_SDP_PORT_CTRL1_SOCCLK__ATDMA_REQ_CRDT_VC6_RSV_MASK 0x0000F000L |
|---|
| 119727 | #define GDC1_NGDC_SDP_PORT_CTRL1_SOCCLK__ATDMA_ORIGDATA_CRDT_VC0_RSV_MASK 0x000F0000L |
|---|
| 119728 | #define GDC1_NGDC_SDP_PORT_CTRL1_SOCCLK__ATDMA_ORIGDATA_CRDT_VC1_RSV_MASK 0x00F00000L |
|---|
| 119729 | //GDC1_NBIF_GFX_DOORBELL_STATUS |
|---|
| 119730 | #define GDC1_NBIF_GFX_DOORBELL_STATUS__NBIF_GFX_DOORBELL_SENT__SHIFT 0x0 |
|---|
| 119731 | #define GDC1_NBIF_GFX_DOORBELL_STATUS__NBIF_GFX_DOORBELL_SENT_MASK 0x00000001L |
|---|
| 119732 | //GDC1_BIF_SDMA0_DOORBELL_RANGE |
|---|
| 119733 | #define GDC1_BIF_SDMA0_DOORBELL_RANGE__OFFSET__SHIFT 0x2 |
|---|
| 119734 | #define GDC1_BIF_SDMA0_DOORBELL_RANGE__SIZE__SHIFT 0x10 |
|---|
| 119735 | #define GDC1_BIF_SDMA0_DOORBELL_RANGE__OFFSET_MASK 0x00000FFCL |
|---|
| 119736 | #define GDC1_BIF_SDMA0_DOORBELL_RANGE__SIZE_MASK 0x001F0000L |
|---|
| 119737 | //GDC1_BIF_SDMA1_DOORBELL_RANGE |
|---|
| 119738 | #define GDC1_BIF_SDMA1_DOORBELL_RANGE__OFFSET__SHIFT 0x2 |
|---|
| 119739 | #define GDC1_BIF_SDMA1_DOORBELL_RANGE__SIZE__SHIFT 0x10 |
|---|
| 119740 | #define GDC1_BIF_SDMA1_DOORBELL_RANGE__OFFSET_MASK 0x00000FFCL |
|---|
| 119741 | #define GDC1_BIF_SDMA1_DOORBELL_RANGE__SIZE_MASK 0x001F0000L |
|---|
| 119742 | //GDC1_BIF_IH_DOORBELL_RANGE |
|---|
| 119743 | #define GDC1_BIF_IH_DOORBELL_RANGE__OFFSET__SHIFT 0x2 |
|---|
| 119744 | #define GDC1_BIF_IH_DOORBELL_RANGE__SIZE__SHIFT 0x10 |
|---|
| 119745 | #define GDC1_BIF_IH_DOORBELL_RANGE__OFFSET_MASK 0x00000FFCL |
|---|
| 119746 | #define GDC1_BIF_IH_DOORBELL_RANGE__SIZE_MASK 0x001F0000L |
|---|
| 119747 | //GDC1_BIF_VCN0_DOORBELL_RANGE |
|---|
| 119748 | #define GDC1_BIF_VCN0_DOORBELL_RANGE__OFFSET__SHIFT 0x2 |
|---|
| 119749 | #define GDC1_BIF_VCN0_DOORBELL_RANGE__SIZE__SHIFT 0x10 |
|---|
| 119750 | #define GDC1_BIF_VCN0_DOORBELL_RANGE__NEED_DEDUCT__SHIFT 0x15 |
|---|
| 119751 | #define GDC1_BIF_VCN0_DOORBELL_RANGE__OFFSET_MASK 0x00000FFCL |
|---|
| 119752 | #define GDC1_BIF_VCN0_DOORBELL_RANGE__SIZE_MASK 0x001F0000L |
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| 119753 | #define GDC1_BIF_VCN0_DOORBELL_RANGE__NEED_DEDUCT_MASK 0x00200000L |
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| 119756 | #define GDC1_BIF_RLC_DOORBELL_RANGE__SIZE__SHIFT 0x10 |
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| 119757 | #define GDC1_BIF_RLC_DOORBELL_RANGE__OFFSET_MASK 0x00000FFCL |
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| 119758 | #define GDC1_BIF_RLC_DOORBELL_RANGE__SIZE_MASK 0x001F0000L |
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| 119790 | #define GDC1_BIF_CSDMA_DOORBELL_RANGE__SIZE_MASK 0x00FF0000L |
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| 119799 | #define GDC1_ATDMA_MISC_CNTL__ATDMA_MISC_CNTL_INSERT_RD_ON_2ND_WDAT_EN_MASK 0x00000002L |
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| 119800 | #define GDC1_ATDMA_MISC_CNTL__RDRSP_ARB_MODE_MASK 0x0000000CL |
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| 119801 | #define GDC1_ATDMA_MISC_CNTL__WRR_VC6_WEIGHT_MASK 0x0000FF00L |
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| 119802 | #define GDC1_ATDMA_MISC_CNTL__WRR_VC0_WEIGHT_MASK 0x00FF0000L |
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| 119803 | #define GDC1_ATDMA_MISC_CNTL__WRR_VC1_WEIGHT_MASK 0xFF000000L |
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| 119815 | #define GDC1_BIF_DOORBELL_FENCE_CNTL__DOORBELL_FENCE_CP_ENABLE_MASK 0x00000001L |
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| 119818 | #define GDC1_BIF_DOORBELL_FENCE_CNTL__DOORBELL_FENCE_RLC_ENABLE_MASK 0x00000010L |
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| 119819 | #define GDC1_BIF_DOORBELL_FENCE_CNTL__DOORBELL_FENCE_SDMA2_ENABLE_MASK 0x00000020L |
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| 119820 | #define GDC1_BIF_DOORBELL_FENCE_CNTL__DOORBELL_FENCE_SDMA3_ENABLE_MASK 0x00000040L |
|---|
| 119821 | #define GDC1_BIF_DOORBELL_FENCE_CNTL__DOORBELL_FENCE_SDMA4_ENABLE_MASK 0x00000080L |
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| 119822 | #define GDC1_BIF_DOORBELL_FENCE_CNTL__DOORBELL_FENCE_SDMA5_ENABLE_MASK 0x00000100L |
|---|
| 119823 | #define GDC1_BIF_DOORBELL_FENCE_CNTL__DOORBELL_FENCE_CSDMA_ENABLE_MASK 0x00000200L |
|---|
| 119824 | #define GDC1_BIF_DOORBELL_FENCE_CNTL__DOORBELL_FENCE_ONCE_TRIGGER_DIS_MASK 0x00010000L |
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| 119825 | //GDC1_S2A_MISC_CNTL |
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| 119827 | #define GDC1_S2A_MISC_CNTL__DOORBELL_64BIT_SUPPORT_SDMA1_DIS__SHIFT 0x1 |
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| 119828 | #define GDC1_S2A_MISC_CNTL__DOORBELL_64BIT_SUPPORT_CP_DIS__SHIFT 0x2 |
|---|
| 119829 | #define GDC1_S2A_MISC_CNTL__AXI_HST_CPL_EP_DIS__SHIFT 0x3 |
|---|
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| 119832 | #define GDC1_S2A_MISC_CNTL__RB_ARB_MODE__SHIFT 0xa |
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|---|
| 119834 | #define GDC1_S2A_MISC_CNTL__WRSP_ARB_MODE__SHIFT 0x10 |
|---|
| 119835 | #define GDC1_S2A_MISC_CNTL__DOORBELL_64BIT_SUPPORT_SDMA2_DIS__SHIFT 0x18 |
|---|
| 119836 | #define GDC1_S2A_MISC_CNTL__DOORBELL_64BIT_SUPPORT_SDMA3_DIS__SHIFT 0x19 |
|---|
| 119837 | #define GDC1_S2A_MISC_CNTL__DOORBELL_64BIT_SUPPORT_SDMA4_DIS__SHIFT 0x1a |
|---|
| 119838 | #define GDC1_S2A_MISC_CNTL__DOORBELL_64BIT_SUPPORT_SDMA5_DIS__SHIFT 0x1b |
|---|
| 119839 | #define GDC1_S2A_MISC_CNTL__DOORBELL_64BIT_SUPPORT_CSDMA_DIS__SHIFT 0x1c |
|---|
| 119840 | #define GDC1_S2A_MISC_CNTL__DOORBELL_64BIT_SUPPORT_SDMA0_DIS_MASK 0x00000001L |
|---|
| 119841 | #define GDC1_S2A_MISC_CNTL__DOORBELL_64BIT_SUPPORT_SDMA1_DIS_MASK 0x00000002L |
|---|
| 119842 | #define GDC1_S2A_MISC_CNTL__DOORBELL_64BIT_SUPPORT_CP_DIS_MASK 0x00000004L |
|---|
| 119843 | #define GDC1_S2A_MISC_CNTL__AXI_HST_CPL_EP_DIS_MASK 0x00000008L |
|---|
| 119844 | #define GDC1_S2A_MISC_CNTL__DOORBELL_64BIT_SUPPORT_RLC_DIS_MASK 0x00000020L |
|---|
| 119845 | #define GDC1_S2A_MISC_CNTL__ATM_ARB_MODE_MASK 0x00000300L |
|---|
| 119846 | #define GDC1_S2A_MISC_CNTL__RB_ARB_MODE_MASK 0x00000C00L |
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| 119847 | #define GDC1_S2A_MISC_CNTL__HSTR_ARB_MODE_MASK 0x00003000L |
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| 119848 | #define GDC1_S2A_MISC_CNTL__WRSP_ARB_MODE_MASK 0x000F0000L |
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| 119849 | #define GDC1_S2A_MISC_CNTL__DOORBELL_64BIT_SUPPORT_SDMA2_DIS_MASK 0x01000000L |
|---|
| 119850 | #define GDC1_S2A_MISC_CNTL__DOORBELL_64BIT_SUPPORT_SDMA3_DIS_MASK 0x02000000L |
|---|
| 119851 | #define GDC1_S2A_MISC_CNTL__DOORBELL_64BIT_SUPPORT_SDMA4_DIS_MASK 0x04000000L |
|---|
| 119852 | #define GDC1_S2A_MISC_CNTL__DOORBELL_64BIT_SUPPORT_SDMA5_DIS_MASK 0x08000000L |
|---|
| 119853 | #define GDC1_S2A_MISC_CNTL__DOORBELL_64BIT_SUPPORT_CSDMA_DIS_MASK 0x10000000L |
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| 119854 | //GDC1_NGDC_EARLY_WAKEUP_CTRL |
|---|
| 119855 | #define GDC1_NGDC_EARLY_WAKEUP_CTRL__NGDC_EARLY_WAKEUP_BY_CLIENT_ACTIVE__SHIFT 0x0 |
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| 119856 | #define GDC1_NGDC_EARLY_WAKEUP_CTRL__NGDC_EARLY_WAKEUP_BY_CLIENT_DS_EXIT__SHIFT 0x1 |
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|---|
| 119858 | #define GDC1_NGDC_EARLY_WAKEUP_CTRL__NGDC_EARLY_WAKEUP_BY_CLIENT_ACTIVE_MASK 0x00000001L |
|---|
| 119859 | #define GDC1_NGDC_EARLY_WAKEUP_CTRL__NGDC_EARLY_WAKEUP_BY_CLIENT_DS_EXIT_MASK 0x00000002L |
|---|
| 119860 | #define GDC1_NGDC_EARLY_WAKEUP_CTRL__NGDC_EARLY_WAKEUP_ALLOW_AER_ACTIVE_MASK 0x00000004L |
|---|
| 119861 | //GDC1_NGDC_PG_MISC_CTRL |
|---|
| 119862 | #define GDC1_NGDC_PG_MISC_CTRL__NGDC_PG_ENDP_D3_ONLY__SHIFT 0xa |
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| 119864 | #define GDC1_NGDC_PG_MISC_CTRL__NGDC_PG_DS_ALLOW_DIS__SHIFT 0xe |
|---|
| 119865 | #define GDC1_NGDC_PG_MISC_CTRL__NGDC_PG_CLK_PERM2__SHIFT 0x10 |
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| 119866 | #define GDC1_NGDC_PG_MISC_CTRL__NGDC_CFG_REFCLK_CYCLE_FOR_200NS__SHIFT 0x18 |
|---|
| 119867 | #define GDC1_NGDC_PG_MISC_CTRL__NGDC_CFG_PG_EXIT_OVERRIDE__SHIFT 0x1f |
|---|
| 119868 | #define GDC1_NGDC_PG_MISC_CTRL__NGDC_PG_ENDP_D3_ONLY_MASK 0x00000400L |
|---|
| 119869 | #define GDC1_NGDC_PG_MISC_CTRL__NGDC_PG_CLK_PERM1_MASK 0x00002000L |
|---|
| 119870 | #define GDC1_NGDC_PG_MISC_CTRL__NGDC_PG_DS_ALLOW_DIS_MASK 0x00004000L |
|---|
| 119871 | #define GDC1_NGDC_PG_MISC_CTRL__NGDC_PG_CLK_PERM2_MASK 0x00010000L |
|---|
| 119872 | #define GDC1_NGDC_PG_MISC_CTRL__NGDC_CFG_REFCLK_CYCLE_FOR_200NS_MASK 0x3F000000L |
|---|
| 119873 | #define GDC1_NGDC_PG_MISC_CTRL__NGDC_CFG_PG_EXIT_OVERRIDE_MASK 0x80000000L |
|---|
| 119874 | //GDC1_NGDC_PGMST_CTRL |
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| 119875 | #define GDC1_NGDC_PGMST_CTRL__NGDC_CFG_PG_HYSTERESIS__SHIFT 0x0 |
|---|
| 119876 | #define GDC1_NGDC_PGMST_CTRL__NGDC_CFG_PG_EN__SHIFT 0x8 |
|---|
| 119877 | #define GDC1_NGDC_PGMST_CTRL__NGDC_CFG_IDLENESS_COUNT_EN__SHIFT 0xa |
|---|
| 119878 | #define GDC1_NGDC_PGMST_CTRL__NGDC_CFG_FW_PG_EXIT_EN__SHIFT 0xe |
|---|
| 119879 | #define GDC1_NGDC_PGMST_CTRL__NGDC_CFG_PG_HYSTERESIS_MASK 0x000000FFL |
|---|
| 119880 | #define GDC1_NGDC_PGMST_CTRL__NGDC_CFG_PG_EN_MASK 0x00000100L |
|---|
| 119881 | #define GDC1_NGDC_PGMST_CTRL__NGDC_CFG_IDLENESS_COUNT_EN_MASK 0x00003C00L |
|---|
| 119882 | #define GDC1_NGDC_PGMST_CTRL__NGDC_CFG_FW_PG_EXIT_EN_MASK 0x0000C000L |
|---|
| 119883 | //GDC1_NGDC_PGSLV_CTRL |
|---|
| 119884 | #define GDC1_NGDC_PGSLV_CTRL__NGDC_CFG_GDCCLK_IDLE_HYSTERESIS__SHIFT 0xa |
|---|
| 119885 | #define GDC1_NGDC_PGSLV_CTRL__NGDC_CFG_GDCCLK_IDLE_HYSTERESIS_MASK 0x00007C00L |
|---|
| 119886 | |
|---|
| 119887 | |
|---|
| 119888 | // addressBlock: nbio_nbif0_rcc_dev0_epf0_BIFDEC2 |
|---|
| 119889 | //RCC_DEV0_EPF0_1_GFXMSIX_VECT0_ADDR_LO |
|---|
| 119890 | #define RCC_DEV0_EPF0_1_GFXMSIX_VECT0_ADDR_LO__MSG_ADDR_LO__SHIFT 0x2 |
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| 119891 | #define RCC_DEV0_EPF0_1_GFXMSIX_VECT0_ADDR_LO__MSG_ADDR_LO_MASK 0xFFFFFFFCL |
|---|
| 119892 | //RCC_DEV0_EPF0_1_GFXMSIX_VECT0_ADDR_HI |
|---|
| 119893 | #define RCC_DEV0_EPF0_1_GFXMSIX_VECT0_ADDR_HI__MSG_ADDR_HI__SHIFT 0x0 |
|---|
| 119894 | #define RCC_DEV0_EPF0_1_GFXMSIX_VECT0_ADDR_HI__MSG_ADDR_HI_MASK 0xFFFFFFFFL |
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| 119895 | //RCC_DEV0_EPF0_1_GFXMSIX_VECT0_MSG_DATA |
|---|
| 119896 | #define RCC_DEV0_EPF0_1_GFXMSIX_VECT0_MSG_DATA__MSG_DATA__SHIFT 0x0 |
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| 119897 | #define RCC_DEV0_EPF0_1_GFXMSIX_VECT0_MSG_DATA__MSG_DATA_MASK 0xFFFFFFFFL |
|---|
| 119898 | //RCC_DEV0_EPF0_1_GFXMSIX_VECT0_CONTROL |
|---|
| 119899 | #define RCC_DEV0_EPF0_1_GFXMSIX_VECT0_CONTROL__MASK_BIT__SHIFT 0x0 |
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| 119900 | #define RCC_DEV0_EPF0_1_GFXMSIX_VECT0_CONTROL__MASK_BIT_MASK 0x00000001L |
|---|
| 119901 | //RCC_DEV0_EPF0_1_GFXMSIX_VECT1_ADDR_LO |
|---|
| 119902 | #define RCC_DEV0_EPF0_1_GFXMSIX_VECT1_ADDR_LO__MSG_ADDR_LO__SHIFT 0x2 |
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| 119903 | #define RCC_DEV0_EPF0_1_GFXMSIX_VECT1_ADDR_LO__MSG_ADDR_LO_MASK 0xFFFFFFFCL |
|---|
| 119904 | //RCC_DEV0_EPF0_1_GFXMSIX_VECT1_ADDR_HI |
|---|
| 119905 | #define RCC_DEV0_EPF0_1_GFXMSIX_VECT1_ADDR_HI__MSG_ADDR_HI__SHIFT 0x0 |
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| 119906 | #define RCC_DEV0_EPF0_1_GFXMSIX_VECT1_ADDR_HI__MSG_ADDR_HI_MASK 0xFFFFFFFFL |
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| 119907 | //RCC_DEV0_EPF0_1_GFXMSIX_VECT1_MSG_DATA |
|---|
| 119908 | #define RCC_DEV0_EPF0_1_GFXMSIX_VECT1_MSG_DATA__MSG_DATA__SHIFT 0x0 |
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| 119909 | #define RCC_DEV0_EPF0_1_GFXMSIX_VECT1_MSG_DATA__MSG_DATA_MASK 0xFFFFFFFFL |
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| 119910 | //RCC_DEV0_EPF0_1_GFXMSIX_VECT1_CONTROL |
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| 119911 | #define RCC_DEV0_EPF0_1_GFXMSIX_VECT1_CONTROL__MASK_BIT__SHIFT 0x0 |
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| 119912 | #define RCC_DEV0_EPF0_1_GFXMSIX_VECT1_CONTROL__MASK_BIT_MASK 0x00000001L |
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| 119913 | //RCC_DEV0_EPF0_1_GFXMSIX_VECT2_ADDR_LO |
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| 119914 | #define RCC_DEV0_EPF0_1_GFXMSIX_VECT2_ADDR_LO__MSG_ADDR_LO__SHIFT 0x2 |
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| 119915 | #define RCC_DEV0_EPF0_1_GFXMSIX_VECT2_ADDR_LO__MSG_ADDR_LO_MASK 0xFFFFFFFCL |
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| 119916 | //RCC_DEV0_EPF0_1_GFXMSIX_VECT2_ADDR_HI |
|---|
| 119917 | #define RCC_DEV0_EPF0_1_GFXMSIX_VECT2_ADDR_HI__MSG_ADDR_HI__SHIFT 0x0 |
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| 119918 | #define RCC_DEV0_EPF0_1_GFXMSIX_VECT2_ADDR_HI__MSG_ADDR_HI_MASK 0xFFFFFFFFL |
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| 119919 | //RCC_DEV0_EPF0_1_GFXMSIX_VECT2_MSG_DATA |
|---|
| 119920 | #define RCC_DEV0_EPF0_1_GFXMSIX_VECT2_MSG_DATA__MSG_DATA__SHIFT 0x0 |
|---|
| 119921 | #define RCC_DEV0_EPF0_1_GFXMSIX_VECT2_MSG_DATA__MSG_DATA_MASK 0xFFFFFFFFL |
|---|
| 119922 | //RCC_DEV0_EPF0_1_GFXMSIX_VECT2_CONTROL |
|---|
| 119923 | #define RCC_DEV0_EPF0_1_GFXMSIX_VECT2_CONTROL__MASK_BIT__SHIFT 0x0 |
|---|
| 119924 | #define RCC_DEV0_EPF0_1_GFXMSIX_VECT2_CONTROL__MASK_BIT_MASK 0x00000001L |
|---|
| 119925 | //RCC_DEV0_EPF0_1_GFXMSIX_VECT3_ADDR_LO |
|---|
| 119926 | #define RCC_DEV0_EPF0_1_GFXMSIX_VECT3_ADDR_LO__MSG_ADDR_LO__SHIFT 0x2 |
|---|
| 119927 | #define RCC_DEV0_EPF0_1_GFXMSIX_VECT3_ADDR_LO__MSG_ADDR_LO_MASK 0xFFFFFFFCL |
|---|
| 119928 | //RCC_DEV0_EPF0_1_GFXMSIX_VECT3_ADDR_HI |
|---|
| 119929 | #define RCC_DEV0_EPF0_1_GFXMSIX_VECT3_ADDR_HI__MSG_ADDR_HI__SHIFT 0x0 |
|---|
| 119930 | #define RCC_DEV0_EPF0_1_GFXMSIX_VECT3_ADDR_HI__MSG_ADDR_HI_MASK 0xFFFFFFFFL |
|---|
| 119931 | //RCC_DEV0_EPF0_1_GFXMSIX_VECT3_MSG_DATA |
|---|
| 119932 | #define RCC_DEV0_EPF0_1_GFXMSIX_VECT3_MSG_DATA__MSG_DATA__SHIFT 0x0 |
|---|
| 119933 | #define RCC_DEV0_EPF0_1_GFXMSIX_VECT3_MSG_DATA__MSG_DATA_MASK 0xFFFFFFFFL |
|---|
| 119934 | //RCC_DEV0_EPF0_1_GFXMSIX_VECT3_CONTROL |
|---|
| 119935 | #define RCC_DEV0_EPF0_1_GFXMSIX_VECT3_CONTROL__MASK_BIT__SHIFT 0x0 |
|---|
| 119936 | #define RCC_DEV0_EPF0_1_GFXMSIX_VECT3_CONTROL__MASK_BIT_MASK 0x00000001L |
|---|
| 119937 | //RCC_DEV0_EPF0_1_GFXMSIX_PBA |
|---|
| 119938 | #define RCC_DEV0_EPF0_1_GFXMSIX_PBA__MSIX_PENDING_BITS_0__SHIFT 0x0 |
|---|
| 119939 | #define RCC_DEV0_EPF0_1_GFXMSIX_PBA__MSIX_PENDING_BITS_1__SHIFT 0x1 |
|---|
| 119940 | #define RCC_DEV0_EPF0_1_GFXMSIX_PBA__MSIX_PENDING_BITS_2__SHIFT 0x2 |
|---|
| 119941 | #define RCC_DEV0_EPF0_1_GFXMSIX_PBA__MSIX_PENDING_BITS_3__SHIFT 0x3 |
|---|
| 119942 | #define RCC_DEV0_EPF0_1_GFXMSIX_PBA__MSIX_PENDING_BITS_0_MASK 0x00000001L |
|---|
| 119943 | #define RCC_DEV0_EPF0_1_GFXMSIX_PBA__MSIX_PENDING_BITS_1_MASK 0x00000002L |
|---|
| 119944 | #define RCC_DEV0_EPF0_1_GFXMSIX_PBA__MSIX_PENDING_BITS_2_MASK 0x00000004L |
|---|
| 119945 | #define RCC_DEV0_EPF0_1_GFXMSIX_PBA__MSIX_PENDING_BITS_3_MASK 0x00000008L |
|---|
| 119946 | |
|---|
| 119947 | |
|---|
| 119948 | // addressBlock: nbio_iohub_nb_nbcfg_nb_cfgdec |
|---|
| 119949 | //NB_NBCFG1_NB_VENDOR_ID |
|---|
| 119950 | #define NB_NBCFG1_NB_VENDOR_ID__VENDOR_ID__SHIFT 0x0 |
|---|
| 119951 | #define NB_NBCFG1_NB_VENDOR_ID__VENDOR_ID_MASK 0xFFFFL |
|---|
| 119952 | //NB_NBCFG1_NB_DEVICE_ID |
|---|
| 119953 | #define NB_NBCFG1_NB_DEVICE_ID__DEVICE_ID__SHIFT 0x0 |
|---|
| 119954 | #define NB_NBCFG1_NB_DEVICE_ID__DEVICE_ID_MASK 0xFFFFL |
|---|
| 119955 | //NB_NBCFG1_NB_COMMAND |
|---|
| 119956 | #define NB_NBCFG1_NB_COMMAND__IO_ACCESS_EN__SHIFT 0x0 |
|---|
| 119957 | #define NB_NBCFG1_NB_COMMAND__MEM_ACCESS_EN__SHIFT 0x1 |
|---|
| 119958 | #define NB_NBCFG1_NB_COMMAND__BUS_MASTER_EN__SHIFT 0x2 |
|---|
| 119959 | #define NB_NBCFG1_NB_COMMAND__IO_ACCESS_EN_MASK 0x0001L |
|---|
| 119960 | #define NB_NBCFG1_NB_COMMAND__MEM_ACCESS_EN_MASK 0x0002L |
|---|
| 119961 | #define NB_NBCFG1_NB_COMMAND__BUS_MASTER_EN_MASK 0x0004L |
|---|
| 119962 | //NB_NBCFG1_NB_STATUS |
|---|
| 119963 | #define NB_NBCFG1_NB_STATUS__CAP_LIST__SHIFT 0x4 |
|---|
| 119964 | #define NB_NBCFG1_NB_STATUS__RECEIVED_TARGET_ABORT__SHIFT 0xc |
|---|
| 119965 | #define NB_NBCFG1_NB_STATUS__RECEIVED_MASTER_ABORT__SHIFT 0xd |
|---|
| 119966 | #define NB_NBCFG1_NB_STATUS__CAP_LIST_MASK 0x0010L |
|---|
| 119967 | #define NB_NBCFG1_NB_STATUS__RECEIVED_TARGET_ABORT_MASK 0x1000L |
|---|
| 119968 | #define NB_NBCFG1_NB_STATUS__RECEIVED_MASTER_ABORT_MASK 0x2000L |
|---|
| 119969 | //NB_NBCFG1_NB_REVISION_ID |
|---|
| 119970 | #define NB_NBCFG1_NB_REVISION_ID__MINOR_REV_ID__SHIFT 0x0 |
|---|
| 119971 | #define NB_NBCFG1_NB_REVISION_ID__MAJOR_REV_ID__SHIFT 0x4 |
|---|
| 119972 | #define NB_NBCFG1_NB_REVISION_ID__MINOR_REV_ID_MASK 0x0FL |
|---|
| 119973 | #define NB_NBCFG1_NB_REVISION_ID__MAJOR_REV_ID_MASK 0xF0L |
|---|
| 119974 | //NB_NBCFG1_NB_CACHE_LINE |
|---|
| 119975 | #define NB_NBCFG1_NB_CACHE_LINE__CACHE_LINE_SIZE__SHIFT 0x0 |
|---|
| 119976 | #define NB_NBCFG1_NB_CACHE_LINE__CACHE_LINE_SIZE_MASK 0xFFL |
|---|
| 119977 | //NB_NBCFG1_NB_LATENCY |
|---|
| 119978 | #define NB_NBCFG1_NB_LATENCY__LATENCY_TIMER__SHIFT 0x0 |
|---|
| 119979 | #define NB_NBCFG1_NB_LATENCY__LATENCY_TIMER_MASK 0xFFL |
|---|
| 119980 | //NB_NBCFG1_NB_HEADER |
|---|
| 119981 | #define 0x0 |
|---|
| 119982 | #define 0x7 |
|---|
| 119983 | #define 0x7FL |
|---|
| 119984 | #define 0x80L |
|---|
| 119985 | //NB_NBCFG1_NB_ADAPTER_ID |
|---|
| 119986 | #define NB_NBCFG1_NB_ADAPTER_ID__SUBSYSTEM_VENDOR_ID__SHIFT 0x0 |
|---|
| 119987 | #define NB_NBCFG1_NB_ADAPTER_ID__SUBSYSTEM_ID__SHIFT 0x10 |
|---|
| 119988 | #define NB_NBCFG1_NB_ADAPTER_ID__SUBSYSTEM_VENDOR_ID_MASK 0x0000FFFFL |
|---|
| 119989 | #define NB_NBCFG1_NB_ADAPTER_ID__SUBSYSTEM_ID_MASK 0xFFFF0000L |
|---|
| 119990 | //NB_NBCFG1_NB_ADAPTER_ID_W |
|---|
| 119991 | #define NB_NBCFG1_NB_ADAPTER_ID_W__SUBSYSTEM_VENDOR_ID__SHIFT 0x0 |
|---|
| 119992 | #define NB_NBCFG1_NB_ADAPTER_ID_W__SUBSYSTEM_ID__SHIFT 0x10 |
|---|
| 119993 | #define NB_NBCFG1_NB_ADAPTER_ID_W__SUBSYSTEM_VENDOR_ID_MASK 0x0000FFFFL |
|---|
| 119994 | #define NB_NBCFG1_NB_ADAPTER_ID_W__SUBSYSTEM_ID_MASK 0xFFFF0000L |
|---|
| 119995 | //NB_NBCFG1_NBCFG_SCRATCH_4 |
|---|
| 119996 | #define NB_NBCFG1_NBCFG_SCRATCH_4__NBCFG_SCRATCH_4__SHIFT 0x0 |
|---|
| 119997 | #define NB_NBCFG1_NBCFG_SCRATCH_4__NBCFG_SCRATCH_4_MASK 0xFFFFFFFFL |
|---|
| 119998 | |
|---|
| 119999 | |
|---|
| 120000 | // addressBlock: nbio_pcie0_bifplr0_cfgdecp |
|---|
| 120001 | //BIFPLR0_2_VENDOR_ID |
|---|
| 120002 | #define BIFPLR0_2_VENDOR_ID__VENDOR_ID__SHIFT 0x0 |
|---|
| 120003 | #define BIFPLR0_2_VENDOR_ID__VENDOR_ID_MASK 0xFFFFL |
|---|
| 120004 | //BIFPLR0_2_DEVICE_ID |
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| 120005 | #define BIFPLR0_2_DEVICE_ID__DEVICE_ID__SHIFT 0x0 |
|---|
| 120006 | #define BIFPLR0_2_DEVICE_ID__DEVICE_ID_MASK 0xFFFFL |
|---|
| 120007 | //BIFPLR0_2_COMMAND |
|---|
| 120008 | #define BIFPLR0_2_COMMAND__IO_ACCESS_EN__SHIFT 0x0 |
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|---|
| 120010 | #define BIFPLR0_2_COMMAND__BUS_MASTER_EN__SHIFT 0x2 |
|---|
| 120011 | #define BIFPLR0_2_COMMAND__SPECIAL_CYCLE_EN__SHIFT 0x3 |
|---|
| 120012 | #define BIFPLR0_2_COMMAND__MEM_WRITE_INVALIDATE_EN__SHIFT 0x4 |
|---|
| 120013 | #define BIFPLR0_2_COMMAND__PAL_SNOOP_EN__SHIFT 0x5 |
|---|
| 120014 | #define BIFPLR0_2_COMMAND__PARITY_ERROR_RESPONSE__SHIFT 0x6 |
|---|
| 120015 | #define BIFPLR0_2_COMMAND__AD_STEPPING__SHIFT 0x7 |
|---|
| 120016 | #define BIFPLR0_2_COMMAND__SERR_EN__SHIFT 0x8 |
|---|
| 120017 | #define BIFPLR0_2_COMMAND__FAST_B2B_EN__SHIFT 0x9 |
|---|
| 120018 | #define BIFPLR0_2_COMMAND__INT_DIS__SHIFT 0xa |
|---|
| 120019 | #define BIFPLR0_2_COMMAND__IO_ACCESS_EN_MASK 0x0001L |
|---|
| 120020 | #define BIFPLR0_2_COMMAND__MEM_ACCESS_EN_MASK 0x0002L |
|---|
| 120021 | #define BIFPLR0_2_COMMAND__BUS_MASTER_EN_MASK 0x0004L |
|---|
| 120022 | #define BIFPLR0_2_COMMAND__SPECIAL_CYCLE_EN_MASK 0x0008L |
|---|
| 120023 | #define BIFPLR0_2_COMMAND__MEM_WRITE_INVALIDATE_EN_MASK 0x0010L |
|---|
| 120024 | #define BIFPLR0_2_COMMAND__PAL_SNOOP_EN_MASK 0x0020L |
|---|
| 120025 | #define BIFPLR0_2_COMMAND__PARITY_ERROR_RESPONSE_MASK 0x0040L |
|---|
| 120026 | #define BIFPLR0_2_COMMAND__AD_STEPPING_MASK 0x0080L |
|---|
| 120027 | #define BIFPLR0_2_COMMAND__SERR_EN_MASK 0x0100L |
|---|
| 120028 | #define BIFPLR0_2_COMMAND__FAST_B2B_EN_MASK 0x0200L |
|---|
| 120029 | #define BIFPLR0_2_COMMAND__INT_DIS_MASK 0x0400L |
|---|
| 120030 | //BIFPLR0_2_STATUS |
|---|
| 120031 | #define BIFPLR0_2_STATUS__IMMEDIATE_READINESS__SHIFT 0x0 |
|---|
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| 120033 | #define BIFPLR0_2_STATUS__CAP_LIST__SHIFT 0x4 |
|---|
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| 120035 | #define BIFPLR0_2_STATUS__FAST_BACK_CAPABLE__SHIFT 0x7 |
|---|
| 120036 | #define BIFPLR0_2_STATUS__MASTER_DATA_PARITY_ERROR__SHIFT 0x8 |
|---|
| 120037 | #define BIFPLR0_2_STATUS__DEVSEL_TIMING__SHIFT 0x9 |
|---|
| 120038 | #define BIFPLR0_2_STATUS__SIGNAL_TARGET_ABORT__SHIFT 0xb |
|---|
| 120039 | #define BIFPLR0_2_STATUS__RECEIVED_TARGET_ABORT__SHIFT 0xc |
|---|
| 120040 | #define BIFPLR0_2_STATUS__RECEIVED_MASTER_ABORT__SHIFT 0xd |
|---|
| 120041 | #define BIFPLR0_2_STATUS__SIGNALED_SYSTEM_ERROR__SHIFT 0xe |
|---|
| 120042 | #define BIFPLR0_2_STATUS__PARITY_ERROR_DETECTED__SHIFT 0xf |
|---|
| 120043 | #define BIFPLR0_2_STATUS__IMMEDIATE_READINESS_MASK 0x0001L |
|---|
| 120044 | #define BIFPLR0_2_STATUS__INT_STATUS_MASK 0x0008L |
|---|
| 120045 | #define BIFPLR0_2_STATUS__CAP_LIST_MASK 0x0010L |
|---|
| 120046 | #define BIFPLR0_2_STATUS__PCI_66_CAP_MASK 0x0020L |
|---|
| 120047 | #define BIFPLR0_2_STATUS__FAST_BACK_CAPABLE_MASK 0x0080L |
|---|
| 120048 | #define BIFPLR0_2_STATUS__MASTER_DATA_PARITY_ERROR_MASK 0x0100L |
|---|
| 120049 | #define BIFPLR0_2_STATUS__DEVSEL_TIMING_MASK 0x0600L |
|---|
| 120050 | #define BIFPLR0_2_STATUS__SIGNAL_TARGET_ABORT_MASK 0x0800L |
|---|
| 120051 | #define BIFPLR0_2_STATUS__RECEIVED_TARGET_ABORT_MASK 0x1000L |
|---|
| 120052 | #define BIFPLR0_2_STATUS__RECEIVED_MASTER_ABORT_MASK 0x2000L |
|---|
| 120053 | #define BIFPLR0_2_STATUS__SIGNALED_SYSTEM_ERROR_MASK 0x4000L |
|---|
| 120054 | #define BIFPLR0_2_STATUS__PARITY_ERROR_DETECTED_MASK 0x8000L |
|---|
| 120055 | //BIFPLR0_2_REVISION_ID |
|---|
| 120056 | #define BIFPLR0_2_REVISION_ID__MINOR_REV_ID__SHIFT 0x0 |
|---|
| 120057 | #define BIFPLR0_2_REVISION_ID__MAJOR_REV_ID__SHIFT 0x4 |
|---|
| 120058 | #define BIFPLR0_2_REVISION_ID__MINOR_REV_ID_MASK 0x0FL |
|---|
| 120059 | #define BIFPLR0_2_REVISION_ID__MAJOR_REV_ID_MASK 0xF0L |
|---|
| 120060 | //BIFPLR0_2_PROG_INTERFACE |
|---|
| 120061 | #define BIFPLR0_2_PROG_INTERFACE__PROG_INTERFACE__SHIFT 0x0 |
|---|
| 120062 | #define BIFPLR0_2_PROG_INTERFACE__PROG_INTERFACE_MASK 0xFFL |
|---|
| 120063 | //BIFPLR0_2_SUB_CLASS |
|---|
| 120064 | #define BIFPLR0_2_SUB_CLASS__SUB_CLASS__SHIFT 0x0 |
|---|
| 120065 | #define BIFPLR0_2_SUB_CLASS__SUB_CLASS_MASK 0xFFL |
|---|
| 120066 | //BIFPLR0_2_BASE_CLASS |
|---|
| 120067 | #define BIFPLR0_2_BASE_CLASS__BASE_CLASS__SHIFT 0x0 |
|---|
| 120068 | #define BIFPLR0_2_BASE_CLASS__BASE_CLASS_MASK 0xFFL |
|---|
| 120069 | //BIFPLR0_2_CACHE_LINE |
|---|
| 120070 | #define BIFPLR0_2_CACHE_LINE__CACHE_LINE_SIZE__SHIFT 0x0 |
|---|
| 120071 | #define BIFPLR0_2_CACHE_LINE__CACHE_LINE_SIZE_MASK 0xFFL |
|---|
| 120072 | //BIFPLR0_2_LATENCY |
|---|
| 120073 | #define BIFPLR0_2_LATENCY__LATENCY_TIMER__SHIFT 0x0 |
|---|
| 120074 | #define BIFPLR0_2_LATENCY__LATENCY_TIMER_MASK 0xFFL |
|---|
| 120075 | //BIFPLR0_2_HEADER |
|---|
| 120076 | #define 0x0 |
|---|
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|---|
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|---|
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|---|
| 120080 | //BIFPLR0_2_BIST |
|---|
| 120081 | #define BIFPLR0_2_BIST__BIST_COMP__SHIFT 0x0 |
|---|
| 120082 | #define BIFPLR0_2_BIST__BIST_STRT__SHIFT 0x6 |
|---|
| 120083 | #define BIFPLR0_2_BIST__BIST_CAP__SHIFT 0x7 |
|---|
| 120084 | #define BIFPLR0_2_BIST__BIST_COMP_MASK 0x0FL |
|---|
| 120085 | #define BIFPLR0_2_BIST__BIST_STRT_MASK 0x40L |
|---|
| 120086 | #define BIFPLR0_2_BIST__BIST_CAP_MASK 0x80L |
|---|
| 120087 | //BIFPLR0_2_SUB_BUS_NUMBER_LATENCY |
|---|
| 120088 | #define BIFPLR0_2_SUB_BUS_NUMBER_LATENCY__PRIMARY_BUS__SHIFT 0x0 |
|---|
| 120089 | #define BIFPLR0_2_SUB_BUS_NUMBER_LATENCY__SECONDARY_BUS__SHIFT 0x8 |
|---|
| 120090 | #define BIFPLR0_2_SUB_BUS_NUMBER_LATENCY__SUB_BUS_NUM__SHIFT 0x10 |
|---|
| 120091 | #define BIFPLR0_2_SUB_BUS_NUMBER_LATENCY__SECONDARY_LATENCY_TIMER__SHIFT 0x18 |
|---|
| 120092 | #define BIFPLR0_2_SUB_BUS_NUMBER_LATENCY__PRIMARY_BUS_MASK 0x000000FFL |
|---|
| 120093 | #define BIFPLR0_2_SUB_BUS_NUMBER_LATENCY__SECONDARY_BUS_MASK 0x0000FF00L |
|---|
| 120094 | #define BIFPLR0_2_SUB_BUS_NUMBER_LATENCY__SUB_BUS_NUM_MASK 0x00FF0000L |
|---|
| 120095 | #define BIFPLR0_2_SUB_BUS_NUMBER_LATENCY__SECONDARY_LATENCY_TIMER_MASK 0xFF000000L |
|---|
| 120096 | //BIFPLR0_2_IO_BASE_LIMIT |
|---|
| 120097 | #define BIFPLR0_2_IO_BASE_LIMIT__IO_BASE_TYPE__SHIFT 0x0 |
|---|
| 120098 | #define BIFPLR0_2_IO_BASE_LIMIT__IO_BASE__SHIFT 0x4 |
|---|
| 120099 | #define BIFPLR0_2_IO_BASE_LIMIT__IO_LIMIT_TYPE__SHIFT 0x8 |
|---|
| 120100 | #define BIFPLR0_2_IO_BASE_LIMIT__IO_LIMIT__SHIFT 0xc |
|---|
| 120101 | #define BIFPLR0_2_IO_BASE_LIMIT__IO_BASE_TYPE_MASK 0x000FL |
|---|
| 120102 | #define BIFPLR0_2_IO_BASE_LIMIT__IO_BASE_MASK 0x00F0L |
|---|
| 120103 | #define BIFPLR0_2_IO_BASE_LIMIT__IO_LIMIT_TYPE_MASK 0x0F00L |
|---|
| 120104 | #define BIFPLR0_2_IO_BASE_LIMIT__IO_LIMIT_MASK 0xF000L |
|---|
| 120105 | //BIFPLR0_2_SECONDARY_STATUS |
|---|
| 120106 | #define BIFPLR0_2_SECONDARY_STATUS__PCI_66_CAP__SHIFT 0x5 |
|---|
| 120107 | #define BIFPLR0_2_SECONDARY_STATUS__FAST_BACK_CAPABLE__SHIFT 0x7 |
|---|
| 120108 | #define BIFPLR0_2_SECONDARY_STATUS__MASTER_DATA_PARITY_ERROR__SHIFT 0x8 |
|---|
| 120109 | #define BIFPLR0_2_SECONDARY_STATUS__DEVSEL_TIMING__SHIFT 0x9 |
|---|
| 120110 | #define BIFPLR0_2_SECONDARY_STATUS__SIGNAL_TARGET_ABORT__SHIFT 0xb |
|---|
| 120111 | #define BIFPLR0_2_SECONDARY_STATUS__RECEIVED_TARGET_ABORT__SHIFT 0xc |
|---|
| 120112 | #define BIFPLR0_2_SECONDARY_STATUS__RECEIVED_MASTER_ABORT__SHIFT 0xd |
|---|
| 120113 | #define BIFPLR0_2_SECONDARY_STATUS__RECEIVED_SYSTEM_ERROR__SHIFT 0xe |
|---|
| 120114 | #define BIFPLR0_2_SECONDARY_STATUS__PARITY_ERROR_DETECTED__SHIFT 0xf |
|---|
| 120115 | #define BIFPLR0_2_SECONDARY_STATUS__PCI_66_CAP_MASK 0x0020L |
|---|
| 120116 | #define BIFPLR0_2_SECONDARY_STATUS__FAST_BACK_CAPABLE_MASK 0x0080L |
|---|
| 120117 | #define BIFPLR0_2_SECONDARY_STATUS__MASTER_DATA_PARITY_ERROR_MASK 0x0100L |
|---|
| 120118 | #define BIFPLR0_2_SECONDARY_STATUS__DEVSEL_TIMING_MASK 0x0600L |
|---|
| 120119 | #define BIFPLR0_2_SECONDARY_STATUS__SIGNAL_TARGET_ABORT_MASK 0x0800L |
|---|
| 120120 | #define BIFPLR0_2_SECONDARY_STATUS__RECEIVED_TARGET_ABORT_MASK 0x1000L |
|---|
| 120121 | #define BIFPLR0_2_SECONDARY_STATUS__RECEIVED_MASTER_ABORT_MASK 0x2000L |
|---|
| 120122 | #define BIFPLR0_2_SECONDARY_STATUS__RECEIVED_SYSTEM_ERROR_MASK 0x4000L |
|---|
| 120123 | #define BIFPLR0_2_SECONDARY_STATUS__PARITY_ERROR_DETECTED_MASK 0x8000L |
|---|
| 120124 | //BIFPLR0_2_MEM_BASE_LIMIT |
|---|
| 120125 | #define BIFPLR0_2_MEM_BASE_LIMIT__MEM_BASE_TYPE__SHIFT 0x0 |
|---|
| 120126 | #define BIFPLR0_2_MEM_BASE_LIMIT__MEM_BASE_31_20__SHIFT 0x4 |
|---|
| 120127 | #define BIFPLR0_2_MEM_BASE_LIMIT__MEM_LIMIT_TYPE__SHIFT 0x10 |
|---|
| 120128 | #define BIFPLR0_2_MEM_BASE_LIMIT__MEM_LIMIT_31_20__SHIFT 0x14 |
|---|
| 120129 | #define BIFPLR0_2_MEM_BASE_LIMIT__MEM_BASE_TYPE_MASK 0x0000000FL |
|---|
| 120130 | #define BIFPLR0_2_MEM_BASE_LIMIT__MEM_BASE_31_20_MASK 0x0000FFF0L |
|---|
| 120131 | #define BIFPLR0_2_MEM_BASE_LIMIT__MEM_LIMIT_TYPE_MASK 0x000F0000L |
|---|
| 120132 | #define BIFPLR0_2_MEM_BASE_LIMIT__MEM_LIMIT_31_20_MASK 0xFFF00000L |
|---|
| 120133 | //BIFPLR0_2_PREF_BASE_LIMIT |
|---|
| 120134 | #define BIFPLR0_2_PREF_BASE_LIMIT__PREF_MEM_BASE_TYPE__SHIFT 0x0 |
|---|
| 120135 | #define BIFPLR0_2_PREF_BASE_LIMIT__PREF_MEM_BASE_31_20__SHIFT 0x4 |
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| 120136 | #define BIFPLR0_2_PREF_BASE_LIMIT__PREF_MEM_LIMIT_TYPE__SHIFT 0x10 |
|---|
| 120137 | #define BIFPLR0_2_PREF_BASE_LIMIT__PREF_MEM_LIMIT_31_20__SHIFT 0x14 |
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| 120138 | #define BIFPLR0_2_PREF_BASE_LIMIT__PREF_MEM_BASE_TYPE_MASK 0x0000000FL |
|---|
| 120139 | #define BIFPLR0_2_PREF_BASE_LIMIT__PREF_MEM_BASE_31_20_MASK 0x0000FFF0L |
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| 120140 | #define BIFPLR0_2_PREF_BASE_LIMIT__PREF_MEM_LIMIT_TYPE_MASK 0x000F0000L |
|---|
| 120141 | #define BIFPLR0_2_PREF_BASE_LIMIT__PREF_MEM_LIMIT_31_20_MASK 0xFFF00000L |
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| 120142 | //BIFPLR0_2_PREF_BASE_UPPER |
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| 120144 | #define BIFPLR0_2_PREF_BASE_UPPER__PREF_BASE_UPPER_MASK 0xFFFFFFFFL |
|---|
| 120145 | //BIFPLR0_2_PREF_LIMIT_UPPER |
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| 120147 | #define BIFPLR0_2_PREF_LIMIT_UPPER__PREF_LIMIT_UPPER_MASK 0xFFFFFFFFL |
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| 120148 | //BIFPLR0_2_IO_BASE_LIMIT_HI |
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| 120149 | #define BIFPLR0_2_IO_BASE_LIMIT_HI__IO_BASE_31_16__SHIFT 0x0 |
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| 120150 | #define BIFPLR0_2_IO_BASE_LIMIT_HI__IO_LIMIT_31_16__SHIFT 0x10 |
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| 120151 | #define BIFPLR0_2_IO_BASE_LIMIT_HI__IO_BASE_31_16_MASK 0x0000FFFFL |
|---|
| 120152 | #define BIFPLR0_2_IO_BASE_LIMIT_HI__IO_LIMIT_31_16_MASK 0xFFFF0000L |
|---|
| 120153 | //BIFPLR0_2_CAP_PTR |
|---|
| 120154 | #define BIFPLR0_2_CAP_PTR__CAP_PTR__SHIFT 0x0 |
|---|
| 120155 | #define BIFPLR0_2_CAP_PTR__CAP_PTR_MASK 0xFFL |
|---|
| 120156 | //BIFPLR0_2_INTERRUPT_LINE |
|---|
| 120157 | #define BIFPLR0_2_INTERRUPT_LINE__INTERRUPT_LINE__SHIFT 0x0 |
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| 120158 | #define BIFPLR0_2_INTERRUPT_LINE__INTERRUPT_LINE_MASK 0xFFL |
|---|
| 120159 | //BIFPLR0_2_INTERRUPT_PIN |
|---|
| 120160 | #define BIFPLR0_2_INTERRUPT_PIN__INTERRUPT_PIN__SHIFT 0x0 |
|---|
| 120161 | #define BIFPLR0_2_INTERRUPT_PIN__INTERRUPT_PIN_MASK 0xFFL |
|---|
| 120162 | //BIFPLR0_2_EXT_BRIDGE_CNTL |
|---|
| 120163 | #define BIFPLR0_2_EXT_BRIDGE_CNTL__IO_PORT_80_EN__SHIFT 0x0 |
|---|
| 120164 | #define BIFPLR0_2_EXT_BRIDGE_CNTL__IO_PORT_80_EN_MASK 0x01L |
|---|
| 120165 | //BIFPLR0_2_PMI_CAP_LIST |
|---|
| 120166 | #define BIFPLR0_2_PMI_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 120167 | #define BIFPLR0_2_PMI_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
|---|
| 120168 | #define BIFPLR0_2_PMI_CAP_LIST__CAP_ID_MASK 0x00FFL |
|---|
| 120169 | #define BIFPLR0_2_PMI_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
|---|
| 120170 | //BIFPLR0_2_PMI_CAP |
|---|
| 120171 | #define BIFPLR0_2_PMI_CAP__VERSION__SHIFT 0x0 |
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|---|
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| 120174 | #define BIFPLR0_2_PMI_CAP__DEV_SPECIFIC_INIT__SHIFT 0x5 |
|---|
| 120175 | #define BIFPLR0_2_PMI_CAP__AUX_CURRENT__SHIFT 0x6 |
|---|
| 120176 | #define BIFPLR0_2_PMI_CAP__D1_SUPPORT__SHIFT 0x9 |
|---|
| 120177 | #define BIFPLR0_2_PMI_CAP__D2_SUPPORT__SHIFT 0xa |
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| 120178 | #define BIFPLR0_2_PMI_CAP__PME_SUPPORT__SHIFT 0xb |
|---|
| 120179 | #define BIFPLR0_2_PMI_CAP__VERSION_MASK 0x0007L |
|---|
| 120180 | #define BIFPLR0_2_PMI_CAP__PME_CLOCK_MASK 0x0008L |
|---|
| 120181 | #define BIFPLR0_2_PMI_CAP__IMMEDIATE_READINESS_ON_RETURN_TO_D0_MASK 0x0010L |
|---|
| 120182 | #define BIFPLR0_2_PMI_CAP__DEV_SPECIFIC_INIT_MASK 0x0020L |
|---|
| 120183 | #define BIFPLR0_2_PMI_CAP__AUX_CURRENT_MASK 0x01C0L |
|---|
| 120184 | #define BIFPLR0_2_PMI_CAP__D1_SUPPORT_MASK 0x0200L |
|---|
| 120185 | #define BIFPLR0_2_PMI_CAP__D2_SUPPORT_MASK 0x0400L |
|---|
| 120186 | #define BIFPLR0_2_PMI_CAP__PME_SUPPORT_MASK 0xF800L |
|---|
| 120187 | //BIFPLR0_2_PMI_STATUS_CNTL |
|---|
| 120188 | #define BIFPLR0_2_PMI_STATUS_CNTL__POWER_STATE__SHIFT 0x0 |
|---|
| 120189 | #define BIFPLR0_2_PMI_STATUS_CNTL__NO_SOFT_RESET__SHIFT 0x3 |
|---|
| 120190 | #define BIFPLR0_2_PMI_STATUS_CNTL__PME_EN__SHIFT 0x8 |
|---|
| 120191 | #define BIFPLR0_2_PMI_STATUS_CNTL__DATA_SELECT__SHIFT 0x9 |
|---|
| 120192 | #define BIFPLR0_2_PMI_STATUS_CNTL__DATA_SCALE__SHIFT 0xd |
|---|
| 120193 | #define BIFPLR0_2_PMI_STATUS_CNTL__PME_STATUS__SHIFT 0xf |
|---|
| 120194 | #define BIFPLR0_2_PMI_STATUS_CNTL__B2_B3_SUPPORT__SHIFT 0x16 |
|---|
| 120195 | #define BIFPLR0_2_PMI_STATUS_CNTL__BUS_PWR_EN__SHIFT 0x17 |
|---|
| 120196 | #define BIFPLR0_2_PMI_STATUS_CNTL__PMI_DATA__SHIFT 0x18 |
|---|
| 120197 | #define BIFPLR0_2_PMI_STATUS_CNTL__POWER_STATE_MASK 0x00000003L |
|---|
| 120198 | #define BIFPLR0_2_PMI_STATUS_CNTL__NO_SOFT_RESET_MASK 0x00000008L |
|---|
| 120199 | #define BIFPLR0_2_PMI_STATUS_CNTL__PME_EN_MASK 0x00000100L |
|---|
| 120200 | #define BIFPLR0_2_PMI_STATUS_CNTL__DATA_SELECT_MASK 0x00001E00L |
|---|
| 120201 | #define BIFPLR0_2_PMI_STATUS_CNTL__DATA_SCALE_MASK 0x00006000L |
|---|
| 120202 | #define BIFPLR0_2_PMI_STATUS_CNTL__PME_STATUS_MASK 0x00008000L |
|---|
| 120203 | #define BIFPLR0_2_PMI_STATUS_CNTL__B2_B3_SUPPORT_MASK 0x00400000L |
|---|
| 120204 | #define BIFPLR0_2_PMI_STATUS_CNTL__BUS_PWR_EN_MASK 0x00800000L |
|---|
| 120205 | #define BIFPLR0_2_PMI_STATUS_CNTL__PMI_DATA_MASK 0xFF000000L |
|---|
| 120206 | //BIFPLR0_2_PCIE_CAP_LIST |
|---|
| 120207 | #define BIFPLR0_2_PCIE_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 120208 | #define BIFPLR0_2_PCIE_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
|---|
| 120209 | #define BIFPLR0_2_PCIE_CAP_LIST__CAP_ID_MASK 0x00FFL |
|---|
| 120210 | #define BIFPLR0_2_PCIE_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
|---|
| 120211 | //BIFPLR0_2_PCIE_CAP |
|---|
| 120212 | #define BIFPLR0_2_PCIE_CAP__VERSION__SHIFT 0x0 |
|---|
| 120213 | #define BIFPLR0_2_PCIE_CAP__DEVICE_TYPE__SHIFT 0x4 |
|---|
| 120214 | #define BIFPLR0_2_PCIE_CAP__SLOT_IMPLEMENTED__SHIFT 0x8 |
|---|
| 120215 | #define BIFPLR0_2_PCIE_CAP__INT_MESSAGE_NUM__SHIFT 0x9 |
|---|
| 120216 | #define BIFPLR0_2_PCIE_CAP__VERSION_MASK 0x000FL |
|---|
| 120217 | #define BIFPLR0_2_PCIE_CAP__DEVICE_TYPE_MASK 0x00F0L |
|---|
| 120218 | #define BIFPLR0_2_PCIE_CAP__SLOT_IMPLEMENTED_MASK 0x0100L |
|---|
| 120219 | #define BIFPLR0_2_PCIE_CAP__INT_MESSAGE_NUM_MASK 0x3E00L |
|---|
| 120220 | //BIFPLR0_2_DEVICE_CAP |
|---|
| 120221 | #define BIFPLR0_2_DEVICE_CAP__MAX_PAYLOAD_SUPPORT__SHIFT 0x0 |
|---|
| 120222 | #define BIFPLR0_2_DEVICE_CAP__PHANTOM_FUNC__SHIFT 0x3 |
|---|
| 120223 | #define BIFPLR0_2_DEVICE_CAP__EXTENDED_TAG__SHIFT 0x5 |
|---|
| 120224 | #define BIFPLR0_2_DEVICE_CAP__L0S_ACCEPTABLE_LATENCY__SHIFT 0x6 |
|---|
| 120225 | #define BIFPLR0_2_DEVICE_CAP__L1_ACCEPTABLE_LATENCY__SHIFT 0x9 |
|---|
| 120226 | #define BIFPLR0_2_DEVICE_CAP__ROLE_BASED_ERR_REPORTING__SHIFT 0xf |
|---|
| 120227 | #define BIFPLR0_2_DEVICE_CAP__ERR_COR_SUBCLASS_CAPABLE__SHIFT 0x10 |
|---|
| 120228 | #define BIFPLR0_2_DEVICE_CAP__CAPTURED_SLOT_POWER_LIMIT__SHIFT 0x12 |
|---|
| 120229 | #define BIFPLR0_2_DEVICE_CAP__CAPTURED_SLOT_POWER_SCALE__SHIFT 0x1a |
|---|
| 120230 | #define BIFPLR0_2_DEVICE_CAP__FLR_CAPABLE__SHIFT 0x1c |
|---|
| 120231 | #define BIFPLR0_2_DEVICE_CAP__MAX_PAYLOAD_SUPPORT_MASK 0x00000007L |
|---|
| 120232 | #define BIFPLR0_2_DEVICE_CAP__PHANTOM_FUNC_MASK 0x00000018L |
|---|
| 120233 | #define BIFPLR0_2_DEVICE_CAP__EXTENDED_TAG_MASK 0x00000020L |
|---|
| 120234 | #define BIFPLR0_2_DEVICE_CAP__L0S_ACCEPTABLE_LATENCY_MASK 0x000001C0L |
|---|
| 120235 | #define BIFPLR0_2_DEVICE_CAP__L1_ACCEPTABLE_LATENCY_MASK 0x00000E00L |
|---|
| 120236 | #define BIFPLR0_2_DEVICE_CAP__ROLE_BASED_ERR_REPORTING_MASK 0x00008000L |
|---|
| 120237 | #define BIFPLR0_2_DEVICE_CAP__ERR_COR_SUBCLASS_CAPABLE_MASK 0x00010000L |
|---|
| 120238 | #define BIFPLR0_2_DEVICE_CAP__CAPTURED_SLOT_POWER_LIMIT_MASK 0x03FC0000L |
|---|
| 120239 | #define BIFPLR0_2_DEVICE_CAP__CAPTURED_SLOT_POWER_SCALE_MASK 0x0C000000L |
|---|
| 120240 | #define BIFPLR0_2_DEVICE_CAP__FLR_CAPABLE_MASK 0x10000000L |
|---|
| 120241 | //BIFPLR0_2_DEVICE_CNTL |
|---|
| 120242 | #define BIFPLR0_2_DEVICE_CNTL__CORR_ERR_EN__SHIFT 0x0 |
|---|
| 120243 | #define BIFPLR0_2_DEVICE_CNTL__NON_FATAL_ERR_EN__SHIFT 0x1 |
|---|
| 120244 | #define BIFPLR0_2_DEVICE_CNTL__FATAL_ERR_EN__SHIFT 0x2 |
|---|
| 120245 | #define BIFPLR0_2_DEVICE_CNTL__USR_REPORT_EN__SHIFT 0x3 |
|---|
| 120246 | #define BIFPLR0_2_DEVICE_CNTL__RELAXED_ORD_EN__SHIFT 0x4 |
|---|
| 120247 | #define BIFPLR0_2_DEVICE_CNTL__MAX_PAYLOAD_SIZE__SHIFT 0x5 |
|---|
| 120248 | #define BIFPLR0_2_DEVICE_CNTL__EXTENDED_TAG_EN__SHIFT 0x8 |
|---|
| 120249 | #define BIFPLR0_2_DEVICE_CNTL__PHANTOM_FUNC_EN__SHIFT 0x9 |
|---|
| 120250 | #define BIFPLR0_2_DEVICE_CNTL__AUX_POWER_PM_EN__SHIFT 0xa |
|---|
| 120251 | #define BIFPLR0_2_DEVICE_CNTL__NO_SNOOP_EN__SHIFT 0xb |
|---|
| 120252 | #define BIFPLR0_2_DEVICE_CNTL__MAX_READ_REQUEST_SIZE__SHIFT 0xc |
|---|
| 120253 | #define BIFPLR0_2_DEVICE_CNTL__BRIDGE_CFG_RETRY_EN__SHIFT 0xf |
|---|
| 120254 | #define BIFPLR0_2_DEVICE_CNTL__CORR_ERR_EN_MASK 0x0001L |
|---|
| 120255 | #define BIFPLR0_2_DEVICE_CNTL__NON_FATAL_ERR_EN_MASK 0x0002L |
|---|
| 120256 | #define BIFPLR0_2_DEVICE_CNTL__FATAL_ERR_EN_MASK 0x0004L |
|---|
| 120257 | #define BIFPLR0_2_DEVICE_CNTL__USR_REPORT_EN_MASK 0x0008L |
|---|
| 120258 | #define BIFPLR0_2_DEVICE_CNTL__RELAXED_ORD_EN_MASK 0x0010L |
|---|
| 120259 | #define BIFPLR0_2_DEVICE_CNTL__MAX_PAYLOAD_SIZE_MASK 0x00E0L |
|---|
| 120260 | #define BIFPLR0_2_DEVICE_CNTL__EXTENDED_TAG_EN_MASK 0x0100L |
|---|
| 120261 | #define BIFPLR0_2_DEVICE_CNTL__PHANTOM_FUNC_EN_MASK 0x0200L |
|---|
| 120262 | #define BIFPLR0_2_DEVICE_CNTL__AUX_POWER_PM_EN_MASK 0x0400L |
|---|
| 120263 | #define BIFPLR0_2_DEVICE_CNTL__NO_SNOOP_EN_MASK 0x0800L |
|---|
| 120264 | #define BIFPLR0_2_DEVICE_CNTL__MAX_READ_REQUEST_SIZE_MASK 0x7000L |
|---|
| 120265 | #define BIFPLR0_2_DEVICE_CNTL__BRIDGE_CFG_RETRY_EN_MASK 0x8000L |
|---|
| 120266 | //BIFPLR0_2_DEVICE_STATUS |
|---|
| 120267 | #define BIFPLR0_2_DEVICE_STATUS__CORR_ERR__SHIFT 0x0 |
|---|
| 120268 | #define BIFPLR0_2_DEVICE_STATUS__NON_FATAL_ERR__SHIFT 0x1 |
|---|
| 120269 | #define BIFPLR0_2_DEVICE_STATUS__FATAL_ERR__SHIFT 0x2 |
|---|
| 120270 | #define BIFPLR0_2_DEVICE_STATUS__USR_DETECTED__SHIFT 0x3 |
|---|
| 120271 | #define BIFPLR0_2_DEVICE_STATUS__AUX_PWR__SHIFT 0x4 |
|---|
| 120272 | #define BIFPLR0_2_DEVICE_STATUS__TRANSACTIONS_PEND__SHIFT 0x5 |
|---|
| 120273 | #define BIFPLR0_2_DEVICE_STATUS__EMER_POWER_REDUCTION_DETECTED__SHIFT 0x6 |
|---|
| 120274 | #define BIFPLR0_2_DEVICE_STATUS__CORR_ERR_MASK 0x0001L |
|---|
| 120275 | #define BIFPLR0_2_DEVICE_STATUS__NON_FATAL_ERR_MASK 0x0002L |
|---|
| 120276 | #define BIFPLR0_2_DEVICE_STATUS__FATAL_ERR_MASK 0x0004L |
|---|
| 120277 | #define BIFPLR0_2_DEVICE_STATUS__USR_DETECTED_MASK 0x0008L |
|---|
| 120278 | #define BIFPLR0_2_DEVICE_STATUS__AUX_PWR_MASK 0x0010L |
|---|
| 120279 | #define BIFPLR0_2_DEVICE_STATUS__TRANSACTIONS_PEND_MASK 0x0020L |
|---|
| 120280 | #define BIFPLR0_2_DEVICE_STATUS__EMER_POWER_REDUCTION_DETECTED_MASK 0x0040L |
|---|
| 120281 | //BIFPLR0_2_LINK_CAP |
|---|
| 120282 | #define BIFPLR0_2_LINK_CAP__LINK_SPEED__SHIFT 0x0 |
|---|
| 120283 | #define BIFPLR0_2_LINK_CAP__LINK_WIDTH__SHIFT 0x4 |
|---|
| 120284 | #define BIFPLR0_2_LINK_CAP__PM_SUPPORT__SHIFT 0xa |
|---|
| 120285 | #define BIFPLR0_2_LINK_CAP__L0S_EXIT_LATENCY__SHIFT 0xc |
|---|
| 120286 | #define BIFPLR0_2_LINK_CAP__L1_EXIT_LATENCY__SHIFT 0xf |
|---|
| 120287 | #define BIFPLR0_2_LINK_CAP__CLOCK_POWER_MANAGEMENT__SHIFT 0x12 |
|---|
| 120288 | #define BIFPLR0_2_LINK_CAP__SURPRISE_DOWN_ERR_REPORTING__SHIFT 0x13 |
|---|
| 120289 | #define BIFPLR0_2_LINK_CAP__DL_ACTIVE_REPORTING_CAPABLE__SHIFT 0x14 |
|---|
| 120290 | #define BIFPLR0_2_LINK_CAP__LINK_BW_NOTIFICATION_CAP__SHIFT 0x15 |
|---|
| 120291 | #define BIFPLR0_2_LINK_CAP__ASPM_OPTIONALITY_COMPLIANCE__SHIFT 0x16 |
|---|
| 120292 | #define BIFPLR0_2_LINK_CAP__PORT_NUMBER__SHIFT 0x18 |
|---|
| 120293 | #define BIFPLR0_2_LINK_CAP__LINK_SPEED_MASK 0x0000000FL |
|---|
| 120294 | #define BIFPLR0_2_LINK_CAP__LINK_WIDTH_MASK 0x000003F0L |
|---|
| 120295 | #define BIFPLR0_2_LINK_CAP__PM_SUPPORT_MASK 0x00000C00L |
|---|
| 120296 | #define BIFPLR0_2_LINK_CAP__L0S_EXIT_LATENCY_MASK 0x00007000L |
|---|
| 120297 | #define BIFPLR0_2_LINK_CAP__L1_EXIT_LATENCY_MASK 0x00038000L |
|---|
| 120298 | #define BIFPLR0_2_LINK_CAP__CLOCK_POWER_MANAGEMENT_MASK 0x00040000L |
|---|
| 120299 | #define BIFPLR0_2_LINK_CAP__SURPRISE_DOWN_ERR_REPORTING_MASK 0x00080000L |
|---|
| 120300 | #define BIFPLR0_2_LINK_CAP__DL_ACTIVE_REPORTING_CAPABLE_MASK 0x00100000L |
|---|
| 120301 | #define BIFPLR0_2_LINK_CAP__LINK_BW_NOTIFICATION_CAP_MASK 0x00200000L |
|---|
| 120302 | #define BIFPLR0_2_LINK_CAP__ASPM_OPTIONALITY_COMPLIANCE_MASK 0x00400000L |
|---|
| 120303 | #define BIFPLR0_2_LINK_CAP__PORT_NUMBER_MASK 0xFF000000L |
|---|
| 120304 | //BIFPLR0_2_LINK_CNTL |
|---|
| 120305 | #define BIFPLR0_2_LINK_CNTL__PM_CONTROL__SHIFT 0x0 |
|---|
| 120306 | #define BIFPLR0_2_LINK_CNTL__PTM_PROP_DELAY_ADAPT_INTER_B__SHIFT 0x2 |
|---|
| 120307 | #define BIFPLR0_2_LINK_CNTL__READ_CPL_BOUNDARY__SHIFT 0x3 |
|---|
| 120308 | #define BIFPLR0_2_LINK_CNTL__LINK_DIS__SHIFT 0x4 |
|---|
| 120309 | #define BIFPLR0_2_LINK_CNTL__RETRAIN_LINK__SHIFT 0x5 |
|---|
| 120310 | #define BIFPLR0_2_LINK_CNTL__COMMON_CLOCK_CFG__SHIFT 0x6 |
|---|
| 120311 | #define BIFPLR0_2_LINK_CNTL__EXTENDED_SYNC__SHIFT 0x7 |
|---|
| 120312 | #define BIFPLR0_2_LINK_CNTL__CLOCK_POWER_MANAGEMENT_EN__SHIFT 0x8 |
|---|
| 120313 | #define BIFPLR0_2_LINK_CNTL__HW_AUTONOMOUS_WIDTH_DISABLE__SHIFT 0x9 |
|---|
| 120314 | #define BIFPLR0_2_LINK_CNTL__LINK_BW_MANAGEMENT_INT_EN__SHIFT 0xa |
|---|
| 120315 | #define BIFPLR0_2_LINK_CNTL__LINK_AUTONOMOUS_BW_INT_EN__SHIFT 0xb |
|---|
| 120316 | #define BIFPLR0_2_LINK_CNTL__DRS_SIGNALING_CONTROL__SHIFT 0xe |
|---|
| 120317 | #define BIFPLR0_2_LINK_CNTL__PM_CONTROL_MASK 0x0003L |
|---|
| 120318 | #define BIFPLR0_2_LINK_CNTL__PTM_PROP_DELAY_ADAPT_INTER_B_MASK 0x0004L |
|---|
| 120319 | #define BIFPLR0_2_LINK_CNTL__READ_CPL_BOUNDARY_MASK 0x0008L |
|---|
| 120320 | #define BIFPLR0_2_LINK_CNTL__LINK_DIS_MASK 0x0010L |
|---|
| 120321 | #define BIFPLR0_2_LINK_CNTL__RETRAIN_LINK_MASK 0x0020L |
|---|
| 120322 | #define BIFPLR0_2_LINK_CNTL__COMMON_CLOCK_CFG_MASK 0x0040L |
|---|
| 120323 | #define BIFPLR0_2_LINK_CNTL__EXTENDED_SYNC_MASK 0x0080L |
|---|
| 120324 | #define BIFPLR0_2_LINK_CNTL__CLOCK_POWER_MANAGEMENT_EN_MASK 0x0100L |
|---|
| 120325 | #define BIFPLR0_2_LINK_CNTL__HW_AUTONOMOUS_WIDTH_DISABLE_MASK 0x0200L |
|---|
| 120326 | #define BIFPLR0_2_LINK_CNTL__LINK_BW_MANAGEMENT_INT_EN_MASK 0x0400L |
|---|
| 120327 | #define BIFPLR0_2_LINK_CNTL__LINK_AUTONOMOUS_BW_INT_EN_MASK 0x0800L |
|---|
| 120328 | #define BIFPLR0_2_LINK_CNTL__DRS_SIGNALING_CONTROL_MASK 0xC000L |
|---|
| 120329 | //BIFPLR0_2_LINK_STATUS |
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| 120330 | #define BIFPLR0_2_LINK_STATUS__CURRENT_LINK_SPEED__SHIFT 0x0 |
|---|
| 120331 | #define BIFPLR0_2_LINK_STATUS__NEGOTIATED_LINK_WIDTH__SHIFT 0x4 |
|---|
| 120332 | #define BIFPLR0_2_LINK_STATUS__LINK_TRAINING__SHIFT 0xb |
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| 120333 | #define BIFPLR0_2_LINK_STATUS__SLOT_CLOCK_CFG__SHIFT 0xc |
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| 120334 | #define BIFPLR0_2_LINK_STATUS__DL_ACTIVE__SHIFT 0xd |
|---|
| 120335 | #define BIFPLR0_2_LINK_STATUS__LINK_BW_MANAGEMENT_STATUS__SHIFT 0xe |
|---|
| 120336 | #define BIFPLR0_2_LINK_STATUS__LINK_AUTONOMOUS_BW_STATUS__SHIFT 0xf |
|---|
| 120337 | #define BIFPLR0_2_LINK_STATUS__CURRENT_LINK_SPEED_MASK 0x000FL |
|---|
| 120338 | #define BIFPLR0_2_LINK_STATUS__NEGOTIATED_LINK_WIDTH_MASK 0x03F0L |
|---|
| 120339 | #define BIFPLR0_2_LINK_STATUS__LINK_TRAINING_MASK 0x0800L |
|---|
| 120340 | #define BIFPLR0_2_LINK_STATUS__SLOT_CLOCK_CFG_MASK 0x1000L |
|---|
| 120341 | #define BIFPLR0_2_LINK_STATUS__DL_ACTIVE_MASK 0x2000L |
|---|
| 120342 | #define BIFPLR0_2_LINK_STATUS__LINK_BW_MANAGEMENT_STATUS_MASK 0x4000L |
|---|
| 120343 | #define BIFPLR0_2_LINK_STATUS__LINK_AUTONOMOUS_BW_STATUS_MASK 0x8000L |
|---|
| 120344 | //BIFPLR0_2_SLOT_CAP |
|---|
| 120345 | #define BIFPLR0_2_SLOT_CAP__ATTN_BUTTON_PRESENT__SHIFT 0x0 |
|---|
| 120346 | #define BIFPLR0_2_SLOT_CAP__PWR_CONTROLLER_PRESENT__SHIFT 0x1 |
|---|
| 120347 | #define BIFPLR0_2_SLOT_CAP__MRL_SENSOR_PRESENT__SHIFT 0x2 |
|---|
| 120348 | #define BIFPLR0_2_SLOT_CAP__ATTN_INDICATOR_PRESENT__SHIFT 0x3 |
|---|
| 120349 | #define BIFPLR0_2_SLOT_CAP__PWR_INDICATOR_PRESENT__SHIFT 0x4 |
|---|
| 120350 | #define BIFPLR0_2_SLOT_CAP__HOTPLUG_SURPRISE__SHIFT 0x5 |
|---|
| 120351 | #define BIFPLR0_2_SLOT_CAP__HOTPLUG_CAPABLE__SHIFT 0x6 |
|---|
| 120352 | #define BIFPLR0_2_SLOT_CAP__SLOT_PWR_LIMIT_VALUE__SHIFT 0x7 |
|---|
| 120353 | #define BIFPLR0_2_SLOT_CAP__SLOT_PWR_LIMIT_SCALE__SHIFT 0xf |
|---|
| 120354 | #define BIFPLR0_2_SLOT_CAP__ELECTROMECH_INTERLOCK_PRESENT__SHIFT 0x11 |
|---|
| 120355 | #define BIFPLR0_2_SLOT_CAP__NO_COMMAND_COMPLETED_SUPPORTED__SHIFT 0x12 |
|---|
| 120356 | #define BIFPLR0_2_SLOT_CAP__PHYSICAL_SLOT_NUM__SHIFT 0x13 |
|---|
| 120357 | #define BIFPLR0_2_SLOT_CAP__ATTN_BUTTON_PRESENT_MASK 0x00000001L |
|---|
| 120358 | #define BIFPLR0_2_SLOT_CAP__PWR_CONTROLLER_PRESENT_MASK 0x00000002L |
|---|
| 120359 | #define BIFPLR0_2_SLOT_CAP__MRL_SENSOR_PRESENT_MASK 0x00000004L |
|---|
| 120360 | #define BIFPLR0_2_SLOT_CAP__ATTN_INDICATOR_PRESENT_MASK 0x00000008L |
|---|
| 120361 | #define BIFPLR0_2_SLOT_CAP__PWR_INDICATOR_PRESENT_MASK 0x00000010L |
|---|
| 120362 | #define BIFPLR0_2_SLOT_CAP__HOTPLUG_SURPRISE_MASK 0x00000020L |
|---|
| 120363 | #define BIFPLR0_2_SLOT_CAP__HOTPLUG_CAPABLE_MASK 0x00000040L |
|---|
| 120364 | #define BIFPLR0_2_SLOT_CAP__SLOT_PWR_LIMIT_VALUE_MASK 0x00007F80L |
|---|
| 120365 | #define BIFPLR0_2_SLOT_CAP__SLOT_PWR_LIMIT_SCALE_MASK 0x00018000L |
|---|
| 120366 | #define BIFPLR0_2_SLOT_CAP__ELECTROMECH_INTERLOCK_PRESENT_MASK 0x00020000L |
|---|
| 120367 | #define BIFPLR0_2_SLOT_CAP__NO_COMMAND_COMPLETED_SUPPORTED_MASK 0x00040000L |
|---|
| 120368 | #define BIFPLR0_2_SLOT_CAP__PHYSICAL_SLOT_NUM_MASK 0xFFF80000L |
|---|
| 120369 | //BIFPLR0_2_SLOT_CNTL |
|---|
| 120370 | #define BIFPLR0_2_SLOT_CNTL__ATTN_BUTTON_PRESSED_EN__SHIFT 0x0 |
|---|
| 120371 | #define BIFPLR0_2_SLOT_CNTL__PWR_FAULT_DETECTED_EN__SHIFT 0x1 |
|---|
| 120372 | #define BIFPLR0_2_SLOT_CNTL__MRL_SENSOR_CHANGED_EN__SHIFT 0x2 |
|---|
| 120373 | #define BIFPLR0_2_SLOT_CNTL__PRESENCE_DETECT_CHANGED_EN__SHIFT 0x3 |
|---|
| 120374 | #define BIFPLR0_2_SLOT_CNTL__COMMAND_COMPLETED_INTR_EN__SHIFT 0x4 |
|---|
| 120375 | #define BIFPLR0_2_SLOT_CNTL__HOTPLUG_INTR_EN__SHIFT 0x5 |
|---|
| 120376 | #define BIFPLR0_2_SLOT_CNTL__ATTN_INDICATOR_CNTL__SHIFT 0x6 |
|---|
| 120377 | #define BIFPLR0_2_SLOT_CNTL__PWR_INDICATOR_CNTL__SHIFT 0x8 |
|---|
| 120378 | #define BIFPLR0_2_SLOT_CNTL__PWR_CONTROLLER_CNTL__SHIFT 0xa |
|---|
| 120379 | #define BIFPLR0_2_SLOT_CNTL__ELECTROMECH_INTERLOCK_CNTL__SHIFT 0xb |
|---|
| 120380 | #define BIFPLR0_2_SLOT_CNTL__DL_STATE_CHANGED_EN__SHIFT 0xc |
|---|
| 120381 | #define BIFPLR0_2_SLOT_CNTL__AUTO_SLOT_PWR_LIMIT_DISABLE__SHIFT 0xd |
|---|
| 120382 | #define BIFPLR0_2_SLOT_CNTL__INBAND_PD_DISABLE__SHIFT 0xe |
|---|
| 120383 | #define BIFPLR0_2_SLOT_CNTL__ATTN_BUTTON_PRESSED_EN_MASK 0x0001L |
|---|
| 120384 | #define BIFPLR0_2_SLOT_CNTL__PWR_FAULT_DETECTED_EN_MASK 0x0002L |
|---|
| 120385 | #define BIFPLR0_2_SLOT_CNTL__MRL_SENSOR_CHANGED_EN_MASK 0x0004L |
|---|
| 120386 | #define BIFPLR0_2_SLOT_CNTL__PRESENCE_DETECT_CHANGED_EN_MASK 0x0008L |
|---|
| 120387 | #define BIFPLR0_2_SLOT_CNTL__COMMAND_COMPLETED_INTR_EN_MASK 0x0010L |
|---|
| 120388 | #define BIFPLR0_2_SLOT_CNTL__HOTPLUG_INTR_EN_MASK 0x0020L |
|---|
| 120389 | #define BIFPLR0_2_SLOT_CNTL__ATTN_INDICATOR_CNTL_MASK 0x00C0L |
|---|
| 120390 | #define BIFPLR0_2_SLOT_CNTL__PWR_INDICATOR_CNTL_MASK 0x0300L |
|---|
| 120391 | #define BIFPLR0_2_SLOT_CNTL__PWR_CONTROLLER_CNTL_MASK 0x0400L |
|---|
| 120392 | #define BIFPLR0_2_SLOT_CNTL__ELECTROMECH_INTERLOCK_CNTL_MASK 0x0800L |
|---|
| 120393 | #define BIFPLR0_2_SLOT_CNTL__DL_STATE_CHANGED_EN_MASK 0x1000L |
|---|
| 120394 | #define BIFPLR0_2_SLOT_CNTL__AUTO_SLOT_PWR_LIMIT_DISABLE_MASK 0x2000L |
|---|
| 120395 | #define BIFPLR0_2_SLOT_CNTL__INBAND_PD_DISABLE_MASK 0x4000L |
|---|
| 120396 | //BIFPLR0_2_SLOT_STATUS |
|---|
| 120397 | #define BIFPLR0_2_SLOT_STATUS__ATTN_BUTTON_PRESSED__SHIFT 0x0 |
|---|
| 120398 | #define BIFPLR0_2_SLOT_STATUS__PWR_FAULT_DETECTED__SHIFT 0x1 |
|---|
| 120399 | #define BIFPLR0_2_SLOT_STATUS__MRL_SENSOR_CHANGED__SHIFT 0x2 |
|---|
| 120400 | #define BIFPLR0_2_SLOT_STATUS__PRESENCE_DETECT_CHANGED__SHIFT 0x3 |
|---|
| 120401 | #define BIFPLR0_2_SLOT_STATUS__COMMAND_COMPLETED__SHIFT 0x4 |
|---|
| 120402 | #define BIFPLR0_2_SLOT_STATUS__MRL_SENSOR_STATE__SHIFT 0x5 |
|---|
| 120403 | #define BIFPLR0_2_SLOT_STATUS__PRESENCE_DETECT_STATE__SHIFT 0x6 |
|---|
| 120404 | #define BIFPLR0_2_SLOT_STATUS__ELECTROMECH_INTERLOCK_STATUS__SHIFT 0x7 |
|---|
| 120405 | #define BIFPLR0_2_SLOT_STATUS__DL_STATE_CHANGED__SHIFT 0x8 |
|---|
| 120406 | #define BIFPLR0_2_SLOT_STATUS__ATTN_BUTTON_PRESSED_MASK 0x0001L |
|---|
| 120407 | #define BIFPLR0_2_SLOT_STATUS__PWR_FAULT_DETECTED_MASK 0x0002L |
|---|
| 120408 | #define BIFPLR0_2_SLOT_STATUS__MRL_SENSOR_CHANGED_MASK 0x0004L |
|---|
| 120409 | #define BIFPLR0_2_SLOT_STATUS__PRESENCE_DETECT_CHANGED_MASK 0x0008L |
|---|
| 120410 | #define BIFPLR0_2_SLOT_STATUS__COMMAND_COMPLETED_MASK 0x0010L |
|---|
| 120411 | #define BIFPLR0_2_SLOT_STATUS__MRL_SENSOR_STATE_MASK 0x0020L |
|---|
| 120412 | #define BIFPLR0_2_SLOT_STATUS__PRESENCE_DETECT_STATE_MASK 0x0040L |
|---|
| 120413 | #define BIFPLR0_2_SLOT_STATUS__ELECTROMECH_INTERLOCK_STATUS_MASK 0x0080L |
|---|
| 120414 | #define BIFPLR0_2_SLOT_STATUS__DL_STATE_CHANGED_MASK 0x0100L |
|---|
| 120415 | //BIFPLR0_2_ROOT_CNTL |
|---|
| 120416 | #define BIFPLR0_2_ROOT_CNTL__SERR_ON_CORR_ERR_EN__SHIFT 0x0 |
|---|
| 120417 | #define BIFPLR0_2_ROOT_CNTL__SERR_ON_NONFATAL_ERR_EN__SHIFT 0x1 |
|---|
| 120418 | #define BIFPLR0_2_ROOT_CNTL__SERR_ON_FATAL_ERR_EN__SHIFT 0x2 |
|---|
| 120419 | #define BIFPLR0_2_ROOT_CNTL__PM_INTERRUPT_EN__SHIFT 0x3 |
|---|
| 120420 | #define BIFPLR0_2_ROOT_CNTL__CRS_SOFTWARE_VISIBILITY_EN__SHIFT 0x4 |
|---|
| 120421 | #define BIFPLR0_2_ROOT_CNTL__SERR_ON_CORR_ERR_EN_MASK 0x0001L |
|---|
| 120422 | #define BIFPLR0_2_ROOT_CNTL__SERR_ON_NONFATAL_ERR_EN_MASK 0x0002L |
|---|
| 120423 | #define BIFPLR0_2_ROOT_CNTL__SERR_ON_FATAL_ERR_EN_MASK 0x0004L |
|---|
| 120424 | #define BIFPLR0_2_ROOT_CNTL__PM_INTERRUPT_EN_MASK 0x0008L |
|---|
| 120425 | #define BIFPLR0_2_ROOT_CNTL__CRS_SOFTWARE_VISIBILITY_EN_MASK 0x0010L |
|---|
| 120426 | //BIFPLR0_2_ROOT_CAP |
|---|
| 120427 | #define BIFPLR0_2_ROOT_CAP__CRS_SOFTWARE_VISIBILITY__SHIFT 0x0 |
|---|
| 120428 | #define BIFPLR0_2_ROOT_CAP__CRS_SOFTWARE_VISIBILITY_MASK 0x0001L |
|---|
| 120429 | //BIFPLR0_2_ROOT_STATUS |
|---|
| 120430 | #define BIFPLR0_2_ROOT_STATUS__PME_REQUESTOR_ID__SHIFT 0x0 |
|---|
| 120431 | #define BIFPLR0_2_ROOT_STATUS__PME_STATUS__SHIFT 0x10 |
|---|
| 120432 | #define BIFPLR0_2_ROOT_STATUS__PME_PENDING__SHIFT 0x11 |
|---|
| 120433 | #define BIFPLR0_2_ROOT_STATUS__PME_REQUESTOR_ID_MASK 0x0000FFFFL |
|---|
| 120434 | #define BIFPLR0_2_ROOT_STATUS__PME_STATUS_MASK 0x00010000L |
|---|
| 120435 | #define BIFPLR0_2_ROOT_STATUS__PME_PENDING_MASK 0x00020000L |
|---|
| 120436 | //BIFPLR0_2_DEVICE_CAP2 |
|---|
| 120437 | #define BIFPLR0_2_DEVICE_CAP2__CPL_TIMEOUT_RANGE_SUPPORTED__SHIFT 0x0 |
|---|
| 120438 | #define BIFPLR0_2_DEVICE_CAP2__CPL_TIMEOUT_DIS_SUPPORTED__SHIFT 0x4 |
|---|
| 120439 | #define BIFPLR0_2_DEVICE_CAP2__ARI_FORWARDING_SUPPORTED__SHIFT 0x5 |
|---|
| 120440 | #define BIFPLR0_2_DEVICE_CAP2__ATOMICOP_ROUTING_SUPPORTED__SHIFT 0x6 |
|---|
| 120441 | #define BIFPLR0_2_DEVICE_CAP2__ATOMICOP_32CMPLT_SUPPORTED__SHIFT 0x7 |
|---|
| 120442 | #define BIFPLR0_2_DEVICE_CAP2__ATOMICOP_64CMPLT_SUPPORTED__SHIFT 0x8 |
|---|
| 120443 | #define BIFPLR0_2_DEVICE_CAP2__CAS128_CMPLT_SUPPORTED__SHIFT 0x9 |
|---|
| 120444 | #define BIFPLR0_2_DEVICE_CAP2__NO_RO_ENABLED_P2P_PASSING__SHIFT 0xa |
|---|
| 120445 | #define BIFPLR0_2_DEVICE_CAP2__LTR_SUPPORTED__SHIFT 0xb |
|---|
| 120446 | #define BIFPLR0_2_DEVICE_CAP2__TPH_CPLR_SUPPORTED__SHIFT 0xc |
|---|
| 120447 | #define BIFPLR0_2_DEVICE_CAP2__LN_SYSTEM_CLS__SHIFT 0xe |
|---|
| 120448 | #define BIFPLR0_2_DEVICE_CAP2__TEN_BIT_TAG_COMPLETER_SUPPORTED__SHIFT 0x10 |
|---|
| 120449 | #define BIFPLR0_2_DEVICE_CAP2__TEN_BIT_TAG_REQUESTER_SUPPORTED__SHIFT 0x11 |
|---|
| 120450 | #define BIFPLR0_2_DEVICE_CAP2__OBFF_SUPPORTED__SHIFT 0x12 |
|---|
| 120451 | #define BIFPLR0_2_DEVICE_CAP2__EXTENDED_FMT_FIELD_SUPPORTED__SHIFT 0x14 |
|---|
| 120452 | #define BIFPLR0_2_DEVICE_CAP2__END_END_TLP_PREFIX_SUPPORTED__SHIFT 0x15 |
|---|
| 120453 | #define BIFPLR0_2_DEVICE_CAP2__MAX_END_END_TLP_PREFIXES__SHIFT 0x16 |
|---|
| 120454 | #define BIFPLR0_2_DEVICE_CAP2__EMER_POWER_REDUCTION_SUPPORTED__SHIFT 0x18 |
|---|
| 120455 | #define BIFPLR0_2_DEVICE_CAP2__EMER_POWER_REDUCTION_INIT_REQ__SHIFT 0x1a |
|---|
| 120456 | #define BIFPLR0_2_DEVICE_CAP2__FRS_SUPPORTED__SHIFT 0x1f |
|---|
| 120457 | #define BIFPLR0_2_DEVICE_CAP2__CPL_TIMEOUT_RANGE_SUPPORTED_MASK 0x0000000FL |
|---|
| 120458 | #define BIFPLR0_2_DEVICE_CAP2__CPL_TIMEOUT_DIS_SUPPORTED_MASK 0x00000010L |
|---|
| 120459 | #define BIFPLR0_2_DEVICE_CAP2__ARI_FORWARDING_SUPPORTED_MASK 0x00000020L |
|---|
| 120460 | #define BIFPLR0_2_DEVICE_CAP2__ATOMICOP_ROUTING_SUPPORTED_MASK 0x00000040L |
|---|
| 120461 | #define BIFPLR0_2_DEVICE_CAP2__ATOMICOP_32CMPLT_SUPPORTED_MASK 0x00000080L |
|---|
| 120462 | #define BIFPLR0_2_DEVICE_CAP2__ATOMICOP_64CMPLT_SUPPORTED_MASK 0x00000100L |
|---|
| 120463 | #define BIFPLR0_2_DEVICE_CAP2__CAS128_CMPLT_SUPPORTED_MASK 0x00000200L |
|---|
| 120464 | #define BIFPLR0_2_DEVICE_CAP2__NO_RO_ENABLED_P2P_PASSING_MASK 0x00000400L |
|---|
| 120465 | #define BIFPLR0_2_DEVICE_CAP2__LTR_SUPPORTED_MASK 0x00000800L |
|---|
| 120466 | #define BIFPLR0_2_DEVICE_CAP2__TPH_CPLR_SUPPORTED_MASK 0x00003000L |
|---|
| 120467 | #define BIFPLR0_2_DEVICE_CAP2__LN_SYSTEM_CLS_MASK 0x0000C000L |
|---|
| 120468 | #define BIFPLR0_2_DEVICE_CAP2__TEN_BIT_TAG_COMPLETER_SUPPORTED_MASK 0x00010000L |
|---|
| 120469 | #define BIFPLR0_2_DEVICE_CAP2__TEN_BIT_TAG_REQUESTER_SUPPORTED_MASK 0x00020000L |
|---|
| 120470 | #define BIFPLR0_2_DEVICE_CAP2__OBFF_SUPPORTED_MASK 0x000C0000L |
|---|
| 120471 | #define BIFPLR0_2_DEVICE_CAP2__EXTENDED_FMT_FIELD_SUPPORTED_MASK 0x00100000L |
|---|
| 120472 | #define BIFPLR0_2_DEVICE_CAP2__END_END_TLP_PREFIX_SUPPORTED_MASK 0x00200000L |
|---|
| 120473 | #define BIFPLR0_2_DEVICE_CAP2__MAX_END_END_TLP_PREFIXES_MASK 0x00C00000L |
|---|
| 120474 | #define BIFPLR0_2_DEVICE_CAP2__EMER_POWER_REDUCTION_SUPPORTED_MASK 0x03000000L |
|---|
| 120475 | #define BIFPLR0_2_DEVICE_CAP2__EMER_POWER_REDUCTION_INIT_REQ_MASK 0x04000000L |
|---|
| 120476 | #define BIFPLR0_2_DEVICE_CAP2__FRS_SUPPORTED_MASK 0x80000000L |
|---|
| 120477 | //BIFPLR0_2_DEVICE_CNTL2 |
|---|
| 120478 | #define BIFPLR0_2_DEVICE_CNTL2__CPL_TIMEOUT_VALUE__SHIFT 0x0 |
|---|
| 120479 | #define BIFPLR0_2_DEVICE_CNTL2__CPL_TIMEOUT_DIS__SHIFT 0x4 |
|---|
| 120480 | #define BIFPLR0_2_DEVICE_CNTL2__ARI_FORWARDING_EN__SHIFT 0x5 |
|---|
| 120481 | #define BIFPLR0_2_DEVICE_CNTL2__ATOMICOP_REQUEST_EN__SHIFT 0x6 |
|---|
| 120482 | #define BIFPLR0_2_DEVICE_CNTL2__ATOMICOP_EGRESS_BLOCKING__SHIFT 0x7 |
|---|
| 120483 | #define BIFPLR0_2_DEVICE_CNTL2__IDO_REQUEST_ENABLE__SHIFT 0x8 |
|---|
| 120484 | #define BIFPLR0_2_DEVICE_CNTL2__IDO_COMPLETION_ENABLE__SHIFT 0x9 |
|---|
| 120485 | #define BIFPLR0_2_DEVICE_CNTL2__LTR_EN__SHIFT 0xa |
|---|
| 120486 | #define BIFPLR0_2_DEVICE_CNTL2__EMER_POWER_REDUCTION_REQUEST__SHIFT 0xb |
|---|
| 120487 | #define BIFPLR0_2_DEVICE_CNTL2__TEN_BIT_TAG_REQUESTER_ENABLE__SHIFT 0xc |
|---|
| 120488 | #define BIFPLR0_2_DEVICE_CNTL2__OBFF_EN__SHIFT 0xd |
|---|
| 120489 | #define BIFPLR0_2_DEVICE_CNTL2__END_END_TLP_PREFIX_BLOCKING__SHIFT 0xf |
|---|
| 120490 | #define BIFPLR0_2_DEVICE_CNTL2__CPL_TIMEOUT_VALUE_MASK 0x000FL |
|---|
| 120491 | #define BIFPLR0_2_DEVICE_CNTL2__CPL_TIMEOUT_DIS_MASK 0x0010L |
|---|
| 120492 | #define BIFPLR0_2_DEVICE_CNTL2__ARI_FORWARDING_EN_MASK 0x0020L |
|---|
| 120493 | #define BIFPLR0_2_DEVICE_CNTL2__ATOMICOP_REQUEST_EN_MASK 0x0040L |
|---|
| 120494 | #define BIFPLR0_2_DEVICE_CNTL2__ATOMICOP_EGRESS_BLOCKING_MASK 0x0080L |
|---|
| 120495 | #define BIFPLR0_2_DEVICE_CNTL2__IDO_REQUEST_ENABLE_MASK 0x0100L |
|---|
| 120496 | #define BIFPLR0_2_DEVICE_CNTL2__IDO_COMPLETION_ENABLE_MASK 0x0200L |
|---|
| 120497 | #define BIFPLR0_2_DEVICE_CNTL2__LTR_EN_MASK 0x0400L |
|---|
| 120498 | #define BIFPLR0_2_DEVICE_CNTL2__EMER_POWER_REDUCTION_REQUEST_MASK 0x0800L |
|---|
| 120499 | #define BIFPLR0_2_DEVICE_CNTL2__TEN_BIT_TAG_REQUESTER_ENABLE_MASK 0x1000L |
|---|
| 120500 | #define BIFPLR0_2_DEVICE_CNTL2__OBFF_EN_MASK 0x6000L |
|---|
| 120501 | #define BIFPLR0_2_DEVICE_CNTL2__END_END_TLP_PREFIX_BLOCKING_MASK 0x8000L |
|---|
| 120502 | //BIFPLR0_2_DEVICE_STATUS2 |
|---|
| 120503 | #define BIFPLR0_2_DEVICE_STATUS2__RESERVED__SHIFT 0x0 |
|---|
| 120504 | #define BIFPLR0_2_DEVICE_STATUS2__RESERVED_MASK 0xFFFFL |
|---|
| 120505 | //BIFPLR0_2_LINK_CAP2 |
|---|
| 120506 | #define BIFPLR0_2_LINK_CAP2__SUPPORTED_LINK_SPEED__SHIFT 0x1 |
|---|
| 120507 | #define BIFPLR0_2_LINK_CAP2__CROSSLINK_SUPPORTED__SHIFT 0x8 |
|---|
| 120508 | #define BIFPLR0_2_LINK_CAP2__LOWER_SKP_OS_GEN_SUPPORT__SHIFT 0x9 |
|---|
| 120509 | #define BIFPLR0_2_LINK_CAP2__LOWER_SKP_OS_RCV_SUPPORT__SHIFT 0x10 |
|---|
| 120510 | #define BIFPLR0_2_LINK_CAP2__RTM1_PRESENCE_DET_SUPPORT__SHIFT 0x17 |
|---|
| 120511 | #define BIFPLR0_2_LINK_CAP2__RTM2_PRESENCE_DET_SUPPORT__SHIFT 0x18 |
|---|
| 120512 | #define BIFPLR0_2_LINK_CAP2__DRS_SUPPORTED__SHIFT 0x1f |
|---|
| 120513 | #define BIFPLR0_2_LINK_CAP2__SUPPORTED_LINK_SPEED_MASK 0x000000FEL |
|---|
| 120514 | #define BIFPLR0_2_LINK_CAP2__CROSSLINK_SUPPORTED_MASK 0x00000100L |
|---|
| 120515 | #define BIFPLR0_2_LINK_CAP2__LOWER_SKP_OS_GEN_SUPPORT_MASK 0x0000FE00L |
|---|
| 120516 | #define BIFPLR0_2_LINK_CAP2__LOWER_SKP_OS_RCV_SUPPORT_MASK 0x007F0000L |
|---|
| 120517 | #define BIFPLR0_2_LINK_CAP2__RTM1_PRESENCE_DET_SUPPORT_MASK 0x00800000L |
|---|
| 120518 | #define BIFPLR0_2_LINK_CAP2__RTM2_PRESENCE_DET_SUPPORT_MASK 0x01000000L |
|---|
| 120519 | #define BIFPLR0_2_LINK_CAP2__DRS_SUPPORTED_MASK 0x80000000L |
|---|
| 120520 | //BIFPLR0_2_LINK_CNTL2 |
|---|
| 120521 | #define BIFPLR0_2_LINK_CNTL2__TARGET_LINK_SPEED__SHIFT 0x0 |
|---|
| 120522 | #define BIFPLR0_2_LINK_CNTL2__ENTER_COMPLIANCE__SHIFT 0x4 |
|---|
| 120523 | #define BIFPLR0_2_LINK_CNTL2__HW_AUTONOMOUS_SPEED_DISABLE__SHIFT 0x5 |
|---|
| 120524 | #define BIFPLR0_2_LINK_CNTL2__SELECTABLE_DEEMPHASIS__SHIFT 0x6 |
|---|
| 120525 | #define BIFPLR0_2_LINK_CNTL2__XMIT_MARGIN__SHIFT 0x7 |
|---|
| 120526 | #define BIFPLR0_2_LINK_CNTL2__ENTER_MOD_COMPLIANCE__SHIFT 0xa |
|---|
| 120527 | #define BIFPLR0_2_LINK_CNTL2__COMPLIANCE_SOS__SHIFT 0xb |
|---|
| 120528 | #define BIFPLR0_2_LINK_CNTL2__COMPLIANCE_DEEMPHASIS__SHIFT 0xc |
|---|
| 120529 | #define BIFPLR0_2_LINK_CNTL2__TARGET_LINK_SPEED_MASK 0x000FL |
|---|
| 120530 | #define BIFPLR0_2_LINK_CNTL2__ENTER_COMPLIANCE_MASK 0x0010L |
|---|
| 120531 | #define BIFPLR0_2_LINK_CNTL2__HW_AUTONOMOUS_SPEED_DISABLE_MASK 0x0020L |
|---|
| 120532 | #define BIFPLR0_2_LINK_CNTL2__SELECTABLE_DEEMPHASIS_MASK 0x0040L |
|---|
| 120533 | #define BIFPLR0_2_LINK_CNTL2__XMIT_MARGIN_MASK 0x0380L |
|---|
| 120534 | #define BIFPLR0_2_LINK_CNTL2__ENTER_MOD_COMPLIANCE_MASK 0x0400L |
|---|
| 120535 | #define BIFPLR0_2_LINK_CNTL2__COMPLIANCE_SOS_MASK 0x0800L |
|---|
| 120536 | #define BIFPLR0_2_LINK_CNTL2__COMPLIANCE_DEEMPHASIS_MASK 0xF000L |
|---|
| 120537 | //BIFPLR0_2_LINK_STATUS2 |
|---|
| 120538 | #define BIFPLR0_2_LINK_STATUS2__CUR_DEEMPHASIS_LEVEL__SHIFT 0x0 |
|---|
| 120539 | #define BIFPLR0_2_LINK_STATUS2__EQUALIZATION_COMPLETE_8GT__SHIFT 0x1 |
|---|
| 120540 | #define BIFPLR0_2_LINK_STATUS2__EQUALIZATION_PHASE1_SUCCESS_8GT__SHIFT 0x2 |
|---|
| 120541 | #define BIFPLR0_2_LINK_STATUS2__EQUALIZATION_PHASE2_SUCCESS_8GT__SHIFT 0x3 |
|---|
| 120542 | #define BIFPLR0_2_LINK_STATUS2__EQUALIZATION_PHASE3_SUCCESS_8GT__SHIFT 0x4 |
|---|
| 120543 | #define BIFPLR0_2_LINK_STATUS2__LINK_EQUALIZATION_REQUEST_8GT__SHIFT 0x5 |
|---|
| 120544 | #define BIFPLR0_2_LINK_STATUS2__RTM1_PRESENCE_DET__SHIFT 0x6 |
|---|
| 120545 | #define BIFPLR0_2_LINK_STATUS2__RTM2_PRESENCE_DET__SHIFT 0x7 |
|---|
| 120546 | #define BIFPLR0_2_LINK_STATUS2__CROSSLINK_RESOLUTION__SHIFT 0x8 |
|---|
| 120547 | #define BIFPLR0_2_LINK_STATUS2__DOWNSTREAM_COMPONENT_PRESENCE__SHIFT 0xc |
|---|
| 120548 | #define BIFPLR0_2_LINK_STATUS2__DRS_MESSAGE_RECEIVED__SHIFT 0xf |
|---|
| 120549 | #define BIFPLR0_2_LINK_STATUS2__CUR_DEEMPHASIS_LEVEL_MASK 0x0001L |
|---|
| 120550 | #define BIFPLR0_2_LINK_STATUS2__EQUALIZATION_COMPLETE_8GT_MASK 0x0002L |
|---|
| 120551 | #define BIFPLR0_2_LINK_STATUS2__EQUALIZATION_PHASE1_SUCCESS_8GT_MASK 0x0004L |
|---|
| 120552 | #define BIFPLR0_2_LINK_STATUS2__EQUALIZATION_PHASE2_SUCCESS_8GT_MASK 0x0008L |
|---|
| 120553 | #define BIFPLR0_2_LINK_STATUS2__EQUALIZATION_PHASE3_SUCCESS_8GT_MASK 0x0010L |
|---|
| 120554 | #define BIFPLR0_2_LINK_STATUS2__LINK_EQUALIZATION_REQUEST_8GT_MASK 0x0020L |
|---|
| 120555 | #define BIFPLR0_2_LINK_STATUS2__RTM1_PRESENCE_DET_MASK 0x0040L |
|---|
| 120556 | #define BIFPLR0_2_LINK_STATUS2__RTM2_PRESENCE_DET_MASK 0x0080L |
|---|
| 120557 | #define BIFPLR0_2_LINK_STATUS2__CROSSLINK_RESOLUTION_MASK 0x0300L |
|---|
| 120558 | #define BIFPLR0_2_LINK_STATUS2__DOWNSTREAM_COMPONENT_PRESENCE_MASK 0x7000L |
|---|
| 120559 | #define BIFPLR0_2_LINK_STATUS2__DRS_MESSAGE_RECEIVED_MASK 0x8000L |
|---|
| 120560 | //BIFPLR0_2_SLOT_CAP2 |
|---|
| 120561 | #define BIFPLR0_2_SLOT_CAP2__INBAND_PD_DISABLE_SUPPORTED__SHIFT 0x0 |
|---|
| 120562 | #define BIFPLR0_2_SLOT_CAP2__INBAND_PD_DISABLE_SUPPORTED_MASK 0x00000001L |
|---|
| 120563 | //BIFPLR0_2_SLOT_CNTL2 |
|---|
| 120564 | #define BIFPLR0_2_SLOT_CNTL2__RESERVED__SHIFT 0x0 |
|---|
| 120565 | #define BIFPLR0_2_SLOT_CNTL2__RESERVED_MASK 0xFFFFL |
|---|
| 120566 | //BIFPLR0_2_SLOT_STATUS2 |
|---|
| 120567 | #define BIFPLR0_2_SLOT_STATUS2__RESERVED__SHIFT 0x0 |
|---|
| 120568 | #define BIFPLR0_2_SLOT_STATUS2__RESERVED_MASK 0xFFFFL |
|---|
| 120569 | //BIFPLR0_2_MSI_CAP_LIST |
|---|
| 120570 | #define BIFPLR0_2_MSI_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 120571 | #define BIFPLR0_2_MSI_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
|---|
| 120572 | #define BIFPLR0_2_MSI_CAP_LIST__CAP_ID_MASK 0x00FFL |
|---|
| 120573 | #define BIFPLR0_2_MSI_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
|---|
| 120574 | //BIFPLR0_2_MSI_MSG_CNTL |
|---|
| 120575 | #define BIFPLR0_2_MSI_MSG_CNTL__MSI_EN__SHIFT 0x0 |
|---|
| 120576 | #define BIFPLR0_2_MSI_MSG_CNTL__MSI_MULTI_CAP__SHIFT 0x1 |
|---|
| 120577 | #define BIFPLR0_2_MSI_MSG_CNTL__MSI_MULTI_EN__SHIFT 0x4 |
|---|
| 120578 | #define BIFPLR0_2_MSI_MSG_CNTL__MSI_64BIT__SHIFT 0x7 |
|---|
| 120579 | #define BIFPLR0_2_MSI_MSG_CNTL__MSI_PERVECTOR_MASKING_CAP__SHIFT 0x8 |
|---|
| 120580 | #define BIFPLR0_2_MSI_MSG_CNTL__MSI_EXT_MSG_DATA_CAP__SHIFT 0x9 |
|---|
| 120581 | #define BIFPLR0_2_MSI_MSG_CNTL__MSI_EXT_MSG_DATA_EN__SHIFT 0xa |
|---|
| 120582 | #define BIFPLR0_2_MSI_MSG_CNTL__MSI_EN_MASK 0x0001L |
|---|
| 120583 | #define BIFPLR0_2_MSI_MSG_CNTL__MSI_MULTI_CAP_MASK 0x000EL |
|---|
| 120584 | #define BIFPLR0_2_MSI_MSG_CNTL__MSI_MULTI_EN_MASK 0x0070L |
|---|
| 120585 | #define BIFPLR0_2_MSI_MSG_CNTL__MSI_64BIT_MASK 0x0080L |
|---|
| 120586 | #define BIFPLR0_2_MSI_MSG_CNTL__MSI_PERVECTOR_MASKING_CAP_MASK 0x0100L |
|---|
| 120587 | #define BIFPLR0_2_MSI_MSG_CNTL__MSI_EXT_MSG_DATA_CAP_MASK 0x0200L |
|---|
| 120588 | #define BIFPLR0_2_MSI_MSG_CNTL__MSI_EXT_MSG_DATA_EN_MASK 0x0400L |
|---|
| 120589 | //BIFPLR0_2_MSI_MSG_ADDR_LO |
|---|
| 120590 | #define BIFPLR0_2_MSI_MSG_ADDR_LO__MSI_MSG_ADDR_LO__SHIFT 0x2 |
|---|
| 120591 | #define BIFPLR0_2_MSI_MSG_ADDR_LO__MSI_MSG_ADDR_LO_MASK 0xFFFFFFFCL |
|---|
| 120592 | //BIFPLR0_2_MSI_MSG_ADDR_HI |
|---|
| 120593 | #define BIFPLR0_2_MSI_MSG_ADDR_HI__MSI_MSG_ADDR_HI__SHIFT 0x0 |
|---|
| 120594 | #define BIFPLR0_2_MSI_MSG_ADDR_HI__MSI_MSG_ADDR_HI_MASK 0xFFFFFFFFL |
|---|
| 120595 | //BIFPLR0_2_MSI_MSG_DATA |
|---|
| 120596 | #define BIFPLR0_2_MSI_MSG_DATA__MSI_DATA__SHIFT 0x0 |
|---|
| 120597 | #define BIFPLR0_2_MSI_MSG_DATA__MSI_EXT_DATA__SHIFT 0x10 |
|---|
| 120598 | #define BIFPLR0_2_MSI_MSG_DATA__MSI_DATA_MASK 0x0000FFFFL |
|---|
| 120599 | #define BIFPLR0_2_MSI_MSG_DATA__MSI_EXT_DATA_MASK 0xFFFF0000L |
|---|
| 120600 | //BIFPLR0_2_MSI_MSG_DATA_64 |
|---|
| 120601 | #define BIFPLR0_2_MSI_MSG_DATA_64__MSI_DATA_64__SHIFT 0x0 |
|---|
| 120602 | #define BIFPLR0_2_MSI_MSG_DATA_64__MSI_EXT_DATA_64__SHIFT 0x10 |
|---|
| 120603 | #define BIFPLR0_2_MSI_MSG_DATA_64__MSI_DATA_64_MASK 0x0000FFFFL |
|---|
| 120604 | #define BIFPLR0_2_MSI_MSG_DATA_64__MSI_EXT_DATA_64_MASK 0xFFFF0000L |
|---|
| 120605 | //BIFPLR0_2_SSID_CAP_LIST |
|---|
| 120606 | #define BIFPLR0_2_SSID_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 120607 | #define BIFPLR0_2_SSID_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
|---|
| 120608 | #define BIFPLR0_2_SSID_CAP_LIST__CAP_ID_MASK 0x00FFL |
|---|
| 120609 | #define BIFPLR0_2_SSID_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
|---|
| 120610 | //BIFPLR0_2_SSID_CAP |
|---|
| 120611 | #define BIFPLR0_2_SSID_CAP__SUBSYSTEM_VENDOR_ID__SHIFT 0x0 |
|---|
| 120612 | #define BIFPLR0_2_SSID_CAP__SUBSYSTEM_ID__SHIFT 0x10 |
|---|
| 120613 | #define BIFPLR0_2_SSID_CAP__SUBSYSTEM_VENDOR_ID_MASK 0x0000FFFFL |
|---|
| 120614 | #define BIFPLR0_2_SSID_CAP__SUBSYSTEM_ID_MASK 0xFFFF0000L |
|---|
| 120615 | //BIFPLR0_2_MSI_MAP_CAP_LIST |
|---|
| 120616 | #define BIFPLR0_2_MSI_MAP_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 120617 | #define BIFPLR0_2_MSI_MAP_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
|---|
| 120618 | #define BIFPLR0_2_MSI_MAP_CAP_LIST__CAP_ID_MASK 0x00FFL |
|---|
| 120619 | #define BIFPLR0_2_MSI_MAP_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
|---|
| 120620 | //BIFPLR0_2_MSI_MAP_CAP |
|---|
| 120621 | #define BIFPLR0_2_MSI_MAP_CAP__EN__SHIFT 0x0 |
|---|
| 120622 | #define BIFPLR0_2_MSI_MAP_CAP__FIXD__SHIFT 0x1 |
|---|
| 120623 | #define BIFPLR0_2_MSI_MAP_CAP__CAP_TYPE__SHIFT 0xb |
|---|
| 120624 | #define BIFPLR0_2_MSI_MAP_CAP__EN_MASK 0x0001L |
|---|
| 120625 | #define BIFPLR0_2_MSI_MAP_CAP__FIXD_MASK 0x0002L |
|---|
| 120626 | #define BIFPLR0_2_MSI_MAP_CAP__CAP_TYPE_MASK 0xF800L |
|---|
| 120627 | //BIFPLR0_2_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST |
|---|
| 120628 | #define BIFPLR0_2_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 120629 | #define BIFPLR0_2_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 120630 | #define BIFPLR0_2_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 120631 | #define BIFPLR0_2_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 120632 | #define BIFPLR0_2_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 120633 | #define BIFPLR0_2_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 120634 | //BIFPLR0_2_PCIE_VENDOR_SPECIFIC_HDR |
|---|
| 120635 | #define BIFPLR0_2_PCIE_VENDOR_SPECIFIC_HDR__VSEC_ID__SHIFT 0x0 |
|---|
| 120636 | #define BIFPLR0_2_PCIE_VENDOR_SPECIFIC_HDR__VSEC_REV__SHIFT 0x10 |
|---|
| 120637 | #define BIFPLR0_2_PCIE_VENDOR_SPECIFIC_HDR__VSEC_LENGTH__SHIFT 0x14 |
|---|
| 120638 | #define BIFPLR0_2_PCIE_VENDOR_SPECIFIC_HDR__VSEC_ID_MASK 0x0000FFFFL |
|---|
| 120639 | #define BIFPLR0_2_PCIE_VENDOR_SPECIFIC_HDR__VSEC_REV_MASK 0x000F0000L |
|---|
| 120640 | #define BIFPLR0_2_PCIE_VENDOR_SPECIFIC_HDR__VSEC_LENGTH_MASK 0xFFF00000L |
|---|
| 120641 | //BIFPLR0_2_PCIE_VENDOR_SPECIFIC1 |
|---|
| 120642 | #define BIFPLR0_2_PCIE_VENDOR_SPECIFIC1__SCRATCH__SHIFT 0x0 |
|---|
| 120643 | #define BIFPLR0_2_PCIE_VENDOR_SPECIFIC1__SCRATCH_MASK 0xFFFFFFFFL |
|---|
| 120644 | //BIFPLR0_2_PCIE_VENDOR_SPECIFIC2 |
|---|
| 120645 | #define BIFPLR0_2_PCIE_VENDOR_SPECIFIC2__SCRATCH__SHIFT 0x0 |
|---|
| 120646 | #define BIFPLR0_2_PCIE_VENDOR_SPECIFIC2__SCRATCH_MASK 0xFFFFFFFFL |
|---|
| 120647 | //BIFPLR0_2_PCIE_VC_ENH_CAP_LIST |
|---|
| 120648 | #define BIFPLR0_2_PCIE_VC_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 120649 | #define BIFPLR0_2_PCIE_VC_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 120650 | #define BIFPLR0_2_PCIE_VC_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 120651 | #define BIFPLR0_2_PCIE_VC_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 120652 | #define BIFPLR0_2_PCIE_VC_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 120653 | #define BIFPLR0_2_PCIE_VC_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 120654 | //BIFPLR0_2_PCIE_PORT_VC_CAP_REG1 |
|---|
| 120655 | #define BIFPLR0_2_PCIE_PORT_VC_CAP_REG1__EXT_VC_COUNT__SHIFT 0x0 |
|---|
| 120656 | #define BIFPLR0_2_PCIE_PORT_VC_CAP_REG1__LOW_PRIORITY_EXT_VC_COUNT__SHIFT 0x4 |
|---|
| 120657 | #define BIFPLR0_2_PCIE_PORT_VC_CAP_REG1__REF_CLK__SHIFT 0x8 |
|---|
| 120658 | #define BIFPLR0_2_PCIE_PORT_VC_CAP_REG1__PORT_ARB_TABLE_ENTRY_SIZE__SHIFT 0xa |
|---|
| 120659 | #define BIFPLR0_2_PCIE_PORT_VC_CAP_REG1__EXT_VC_COUNT_MASK 0x00000007L |
|---|
| 120660 | #define BIFPLR0_2_PCIE_PORT_VC_CAP_REG1__LOW_PRIORITY_EXT_VC_COUNT_MASK 0x00000070L |
|---|
| 120661 | #define BIFPLR0_2_PCIE_PORT_VC_CAP_REG1__REF_CLK_MASK 0x00000300L |
|---|
| 120662 | #define BIFPLR0_2_PCIE_PORT_VC_CAP_REG1__PORT_ARB_TABLE_ENTRY_SIZE_MASK 0x00000C00L |
|---|
| 120663 | //BIFPLR0_2_PCIE_PORT_VC_CAP_REG2 |
|---|
| 120664 | #define BIFPLR0_2_PCIE_PORT_VC_CAP_REG2__VC_ARB_CAP__SHIFT 0x0 |
|---|
| 120665 | #define BIFPLR0_2_PCIE_PORT_VC_CAP_REG2__VC_ARB_TABLE_OFFSET__SHIFT 0x18 |
|---|
| 120666 | #define BIFPLR0_2_PCIE_PORT_VC_CAP_REG2__VC_ARB_CAP_MASK 0x000000FFL |
|---|
| 120667 | #define BIFPLR0_2_PCIE_PORT_VC_CAP_REG2__VC_ARB_TABLE_OFFSET_MASK 0xFF000000L |
|---|
| 120668 | //BIFPLR0_2_PCIE_PORT_VC_CNTL |
|---|
| 120669 | #define BIFPLR0_2_PCIE_PORT_VC_CNTL__LOAD_VC_ARB_TABLE__SHIFT 0x0 |
|---|
| 120670 | #define BIFPLR0_2_PCIE_PORT_VC_CNTL__VC_ARB_SELECT__SHIFT 0x1 |
|---|
| 120671 | #define BIFPLR0_2_PCIE_PORT_VC_CNTL__LOAD_VC_ARB_TABLE_MASK 0x0001L |
|---|
| 120672 | #define BIFPLR0_2_PCIE_PORT_VC_CNTL__VC_ARB_SELECT_MASK 0x000EL |
|---|
| 120673 | //BIFPLR0_2_PCIE_PORT_VC_STATUS |
|---|
| 120674 | #define BIFPLR0_2_PCIE_PORT_VC_STATUS__VC_ARB_TABLE_STATUS__SHIFT 0x0 |
|---|
| 120675 | #define BIFPLR0_2_PCIE_PORT_VC_STATUS__VC_ARB_TABLE_STATUS_MASK 0x0001L |
|---|
| 120676 | //BIFPLR0_2_PCIE_VC0_RESOURCE_CAP |
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| 120677 | #define BIFPLR0_2_PCIE_VC0_RESOURCE_CAP__PORT_ARB_CAP__SHIFT 0x0 |
|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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| 120700 | #define BIFPLR0_2_PCIE_VC0_RESOURCE_STATUS__VC_NEGOTIATION_PENDING__SHIFT 0x1 |
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| 120701 | #define BIFPLR0_2_PCIE_VC0_RESOURCE_STATUS__PORT_ARB_TABLE_STATUS_MASK 0x0001L |
|---|
| 120702 | #define BIFPLR0_2_PCIE_VC0_RESOURCE_STATUS__VC_NEGOTIATION_PENDING_MASK 0x0002L |
|---|
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|---|
| 120709 | #define BIFPLR0_2_PCIE_VC1_RESOURCE_CAP__REJECT_SNOOP_TRANS_MASK 0x00008000L |
|---|
| 120710 | #define BIFPLR0_2_PCIE_VC1_RESOURCE_CAP__MAX_TIME_SLOTS_MASK 0x007F0000L |
|---|
| 120711 | #define BIFPLR0_2_PCIE_VC1_RESOURCE_CAP__PORT_ARB_TABLE_OFFSET_MASK 0xFF000000L |
|---|
| 120712 | //BIFPLR0_2_PCIE_VC1_RESOURCE_CNTL |
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| 120715 | #define BIFPLR0_2_PCIE_VC1_RESOURCE_CNTL__LOAD_PORT_ARB_TABLE__SHIFT 0x10 |
|---|
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|---|
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|---|
| 120719 | #define BIFPLR0_2_PCIE_VC1_RESOURCE_CNTL__TC_VC_MAP_TC0_MASK 0x00000001L |
|---|
| 120720 | #define BIFPLR0_2_PCIE_VC1_RESOURCE_CNTL__TC_VC_MAP_TC1_7_MASK 0x000000FEL |
|---|
| 120721 | #define BIFPLR0_2_PCIE_VC1_RESOURCE_CNTL__LOAD_PORT_ARB_TABLE_MASK 0x00010000L |
|---|
| 120722 | #define BIFPLR0_2_PCIE_VC1_RESOURCE_CNTL__PORT_ARB_SELECT_MASK 0x000E0000L |
|---|
| 120723 | #define BIFPLR0_2_PCIE_VC1_RESOURCE_CNTL__VC_ID_MASK 0x07000000L |
|---|
| 120724 | #define BIFPLR0_2_PCIE_VC1_RESOURCE_CNTL__VC_ENABLE_MASK 0x80000000L |
|---|
| 120725 | //BIFPLR0_2_PCIE_VC1_RESOURCE_STATUS |
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| 120726 | #define BIFPLR0_2_PCIE_VC1_RESOURCE_STATUS__PORT_ARB_TABLE_STATUS__SHIFT 0x0 |
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| 120727 | #define BIFPLR0_2_PCIE_VC1_RESOURCE_STATUS__VC_NEGOTIATION_PENDING__SHIFT 0x1 |
|---|
| 120728 | #define BIFPLR0_2_PCIE_VC1_RESOURCE_STATUS__PORT_ARB_TABLE_STATUS_MASK 0x0001L |
|---|
| 120729 | #define BIFPLR0_2_PCIE_VC1_RESOURCE_STATUS__VC_NEGOTIATION_PENDING_MASK 0x0002L |
|---|
| 120730 | //BIFPLR0_2_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST |
|---|
| 120731 | #define BIFPLR0_2_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
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| 120732 | #define BIFPLR0_2_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 120733 | #define BIFPLR0_2_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 120734 | #define BIFPLR0_2_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 120735 | #define BIFPLR0_2_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 120736 | #define BIFPLR0_2_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 120737 | //BIFPLR0_2_PCIE_DEV_SERIAL_NUM_DW1 |
|---|
| 120738 | #define BIFPLR0_2_PCIE_DEV_SERIAL_NUM_DW1__SERIAL_NUMBER_LO__SHIFT 0x0 |
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| 120739 | #define BIFPLR0_2_PCIE_DEV_SERIAL_NUM_DW1__SERIAL_NUMBER_LO_MASK 0xFFFFFFFFL |
|---|
| 120740 | //BIFPLR0_2_PCIE_DEV_SERIAL_NUM_DW2 |
|---|
| 120741 | #define BIFPLR0_2_PCIE_DEV_SERIAL_NUM_DW2__SERIAL_NUMBER_HI__SHIFT 0x0 |
|---|
| 120742 | #define BIFPLR0_2_PCIE_DEV_SERIAL_NUM_DW2__SERIAL_NUMBER_HI_MASK 0xFFFFFFFFL |
|---|
| 120743 | //BIFPLR0_2_PCIE_ADV_ERR_RPT_ENH_CAP_LIST |
|---|
| 120744 | #define BIFPLR0_2_PCIE_ADV_ERR_RPT_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 120745 | #define BIFPLR0_2_PCIE_ADV_ERR_RPT_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 120746 | #define BIFPLR0_2_PCIE_ADV_ERR_RPT_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 120747 | #define BIFPLR0_2_PCIE_ADV_ERR_RPT_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 120748 | #define BIFPLR0_2_PCIE_ADV_ERR_RPT_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 120749 | #define BIFPLR0_2_PCIE_ADV_ERR_RPT_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 120750 | //BIFPLR0_2_PCIE_UNCORR_ERR_STATUS |
|---|
| 120751 | #define BIFPLR0_2_PCIE_UNCORR_ERR_STATUS__DLP_ERR_STATUS__SHIFT 0x4 |
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|---|
| 120753 | #define BIFPLR0_2_PCIE_UNCORR_ERR_STATUS__PSN_ERR_STATUS__SHIFT 0xc |
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| 120754 | #define BIFPLR0_2_PCIE_UNCORR_ERR_STATUS__FC_ERR_STATUS__SHIFT 0xd |
|---|
| 120755 | #define BIFPLR0_2_PCIE_UNCORR_ERR_STATUS__CPL_TIMEOUT_STATUS__SHIFT 0xe |
|---|
| 120756 | #define BIFPLR0_2_PCIE_UNCORR_ERR_STATUS__CPL_ABORT_ERR_STATUS__SHIFT 0xf |
|---|
| 120757 | #define BIFPLR0_2_PCIE_UNCORR_ERR_STATUS__UNEXP_CPL_STATUS__SHIFT 0x10 |
|---|
| 120758 | #define BIFPLR0_2_PCIE_UNCORR_ERR_STATUS__RCV_OVFL_STATUS__SHIFT 0x11 |
|---|
| 120759 | #define BIFPLR0_2_PCIE_UNCORR_ERR_STATUS__MAL_TLP_STATUS__SHIFT 0x12 |
|---|
| 120760 | #define BIFPLR0_2_PCIE_UNCORR_ERR_STATUS__ECRC_ERR_STATUS__SHIFT 0x13 |
|---|
| 120761 | #define BIFPLR0_2_PCIE_UNCORR_ERR_STATUS__UNSUPP_REQ_ERR_STATUS__SHIFT 0x14 |
|---|
| 120762 | #define BIFPLR0_2_PCIE_UNCORR_ERR_STATUS__ACS_VIOLATION_STATUS__SHIFT 0x15 |
|---|
| 120763 | #define BIFPLR0_2_PCIE_UNCORR_ERR_STATUS__UNCORR_INT_ERR_STATUS__SHIFT 0x16 |
|---|
| 120764 | #define BIFPLR0_2_PCIE_UNCORR_ERR_STATUS__MC_BLOCKED_TLP_STATUS__SHIFT 0x17 |
|---|
| 120765 | #define BIFPLR0_2_PCIE_UNCORR_ERR_STATUS__ATOMICOP_EGRESS_BLOCKED_STATUS__SHIFT 0x18 |
|---|
| 120766 | #define BIFPLR0_2_PCIE_UNCORR_ERR_STATUS__TLP_PREFIX_BLOCKED_ERR_STATUS__SHIFT 0x19 |
|---|
| 120767 | #define BIFPLR0_2_PCIE_UNCORR_ERR_STATUS__POISONED_TLP_EGRESS_BLOCKED_STATUS__SHIFT 0x1a |
|---|
| 120768 | #define BIFPLR0_2_PCIE_UNCORR_ERR_STATUS__DLP_ERR_STATUS_MASK 0x00000010L |
|---|
| 120769 | #define BIFPLR0_2_PCIE_UNCORR_ERR_STATUS__SURPDN_ERR_STATUS_MASK 0x00000020L |
|---|
| 120770 | #define BIFPLR0_2_PCIE_UNCORR_ERR_STATUS__PSN_ERR_STATUS_MASK 0x00001000L |
|---|
| 120771 | #define BIFPLR0_2_PCIE_UNCORR_ERR_STATUS__FC_ERR_STATUS_MASK 0x00002000L |
|---|
| 120772 | #define BIFPLR0_2_PCIE_UNCORR_ERR_STATUS__CPL_TIMEOUT_STATUS_MASK 0x00004000L |
|---|
| 120773 | #define BIFPLR0_2_PCIE_UNCORR_ERR_STATUS__CPL_ABORT_ERR_STATUS_MASK 0x00008000L |
|---|
| 120774 | #define BIFPLR0_2_PCIE_UNCORR_ERR_STATUS__UNEXP_CPL_STATUS_MASK 0x00010000L |
|---|
| 120775 | #define BIFPLR0_2_PCIE_UNCORR_ERR_STATUS__RCV_OVFL_STATUS_MASK 0x00020000L |
|---|
| 120776 | #define BIFPLR0_2_PCIE_UNCORR_ERR_STATUS__MAL_TLP_STATUS_MASK 0x00040000L |
|---|
| 120777 | #define BIFPLR0_2_PCIE_UNCORR_ERR_STATUS__ECRC_ERR_STATUS_MASK 0x00080000L |
|---|
| 120778 | #define BIFPLR0_2_PCIE_UNCORR_ERR_STATUS__UNSUPP_REQ_ERR_STATUS_MASK 0x00100000L |
|---|
| 120779 | #define BIFPLR0_2_PCIE_UNCORR_ERR_STATUS__ACS_VIOLATION_STATUS_MASK 0x00200000L |
|---|
| 120780 | #define BIFPLR0_2_PCIE_UNCORR_ERR_STATUS__UNCORR_INT_ERR_STATUS_MASK 0x00400000L |
|---|
| 120781 | #define BIFPLR0_2_PCIE_UNCORR_ERR_STATUS__MC_BLOCKED_TLP_STATUS_MASK 0x00800000L |
|---|
| 120782 | #define BIFPLR0_2_PCIE_UNCORR_ERR_STATUS__ATOMICOP_EGRESS_BLOCKED_STATUS_MASK 0x01000000L |
|---|
| 120783 | #define BIFPLR0_2_PCIE_UNCORR_ERR_STATUS__TLP_PREFIX_BLOCKED_ERR_STATUS_MASK 0x02000000L |
|---|
| 120784 | #define BIFPLR0_2_PCIE_UNCORR_ERR_STATUS__POISONED_TLP_EGRESS_BLOCKED_STATUS_MASK 0x04000000L |
|---|
| 120785 | //BIFPLR0_2_PCIE_UNCORR_ERR_MASK |
|---|
| 120786 | #define BIFPLR0_2_PCIE_UNCORR_ERR_MASK__DLP_ERR_MASK__SHIFT 0x4 |
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| 120787 | #define BIFPLR0_2_PCIE_UNCORR_ERR_MASK__SURPDN_ERR_MASK__SHIFT 0x5 |
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|---|
| 120792 | #define BIFPLR0_2_PCIE_UNCORR_ERR_MASK__UNEXP_CPL_MASK__SHIFT 0x10 |
|---|
| 120793 | #define BIFPLR0_2_PCIE_UNCORR_ERR_MASK__RCV_OVFL_MASK__SHIFT 0x11 |
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| 120794 | #define BIFPLR0_2_PCIE_UNCORR_ERR_MASK__MAL_TLP_MASK__SHIFT 0x12 |
|---|
| 120795 | #define BIFPLR0_2_PCIE_UNCORR_ERR_MASK__ECRC_ERR_MASK__SHIFT 0x13 |
|---|
| 120796 | #define BIFPLR0_2_PCIE_UNCORR_ERR_MASK__UNSUPP_REQ_ERR_MASK__SHIFT 0x14 |
|---|
| 120797 | #define BIFPLR0_2_PCIE_UNCORR_ERR_MASK__ACS_VIOLATION_MASK__SHIFT 0x15 |
|---|
| 120798 | #define BIFPLR0_2_PCIE_UNCORR_ERR_MASK__UNCORR_INT_ERR_MASK__SHIFT 0x16 |
|---|
| 120799 | #define BIFPLR0_2_PCIE_UNCORR_ERR_MASK__MC_BLOCKED_TLP_MASK__SHIFT 0x17 |
|---|
| 120800 | #define BIFPLR0_2_PCIE_UNCORR_ERR_MASK__ATOMICOP_EGRESS_BLOCKED_MASK__SHIFT 0x18 |
|---|
| 120801 | #define BIFPLR0_2_PCIE_UNCORR_ERR_MASK__TLP_PREFIX_BLOCKED_ERR_MASK__SHIFT 0x19 |
|---|
| 120802 | #define BIFPLR0_2_PCIE_UNCORR_ERR_MASK__POISONED_TLP_EGRESS_BLOCKED_MASK__SHIFT 0x1a |
|---|
| 120803 | #define BIFPLR0_2_PCIE_UNCORR_ERR_MASK__DLP_ERR_MASK_MASK 0x00000010L |
|---|
| 120804 | #define BIFPLR0_2_PCIE_UNCORR_ERR_MASK__SURPDN_ERR_MASK_MASK 0x00000020L |
|---|
| 120805 | #define BIFPLR0_2_PCIE_UNCORR_ERR_MASK__PSN_ERR_MASK_MASK 0x00001000L |
|---|
| 120806 | #define BIFPLR0_2_PCIE_UNCORR_ERR_MASK__FC_ERR_MASK_MASK 0x00002000L |
|---|
| 120807 | #define BIFPLR0_2_PCIE_UNCORR_ERR_MASK__CPL_TIMEOUT_MASK_MASK 0x00004000L |
|---|
| 120808 | #define BIFPLR0_2_PCIE_UNCORR_ERR_MASK__CPL_ABORT_ERR_MASK_MASK 0x00008000L |
|---|
| 120809 | #define BIFPLR0_2_PCIE_UNCORR_ERR_MASK__UNEXP_CPL_MASK_MASK 0x00010000L |
|---|
| 120810 | #define BIFPLR0_2_PCIE_UNCORR_ERR_MASK__RCV_OVFL_MASK_MASK 0x00020000L |
|---|
| 120811 | #define BIFPLR0_2_PCIE_UNCORR_ERR_MASK__MAL_TLP_MASK_MASK 0x00040000L |
|---|
| 120812 | #define BIFPLR0_2_PCIE_UNCORR_ERR_MASK__ECRC_ERR_MASK_MASK 0x00080000L |
|---|
| 120813 | #define BIFPLR0_2_PCIE_UNCORR_ERR_MASK__UNSUPP_REQ_ERR_MASK_MASK 0x00100000L |
|---|
| 120814 | #define BIFPLR0_2_PCIE_UNCORR_ERR_MASK__ACS_VIOLATION_MASK_MASK 0x00200000L |
|---|
| 120815 | #define BIFPLR0_2_PCIE_UNCORR_ERR_MASK__UNCORR_INT_ERR_MASK_MASK 0x00400000L |
|---|
| 120816 | #define BIFPLR0_2_PCIE_UNCORR_ERR_MASK__MC_BLOCKED_TLP_MASK_MASK 0x00800000L |
|---|
| 120817 | #define BIFPLR0_2_PCIE_UNCORR_ERR_MASK__ATOMICOP_EGRESS_BLOCKED_MASK_MASK 0x01000000L |
|---|
| 120818 | #define BIFPLR0_2_PCIE_UNCORR_ERR_MASK__TLP_PREFIX_BLOCKED_ERR_MASK_MASK 0x02000000L |
|---|
| 120819 | #define BIFPLR0_2_PCIE_UNCORR_ERR_MASK__POISONED_TLP_EGRESS_BLOCKED_MASK_MASK 0x04000000L |
|---|
| 120820 | //BIFPLR0_2_PCIE_UNCORR_ERR_SEVERITY |
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| 120821 | #define BIFPLR0_2_PCIE_UNCORR_ERR_SEVERITY__DLP_ERR_SEVERITY__SHIFT 0x4 |
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| 120823 | #define BIFPLR0_2_PCIE_UNCORR_ERR_SEVERITY__PSN_ERR_SEVERITY__SHIFT 0xc |
|---|
| 120824 | #define BIFPLR0_2_PCIE_UNCORR_ERR_SEVERITY__FC_ERR_SEVERITY__SHIFT 0xd |
|---|
| 120825 | #define BIFPLR0_2_PCIE_UNCORR_ERR_SEVERITY__CPL_TIMEOUT_SEVERITY__SHIFT 0xe |
|---|
| 120826 | #define BIFPLR0_2_PCIE_UNCORR_ERR_SEVERITY__CPL_ABORT_ERR_SEVERITY__SHIFT 0xf |
|---|
| 120827 | #define BIFPLR0_2_PCIE_UNCORR_ERR_SEVERITY__UNEXP_CPL_SEVERITY__SHIFT 0x10 |
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| 120828 | #define BIFPLR0_2_PCIE_UNCORR_ERR_SEVERITY__RCV_OVFL_SEVERITY__SHIFT 0x11 |
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| 120829 | #define BIFPLR0_2_PCIE_UNCORR_ERR_SEVERITY__MAL_TLP_SEVERITY__SHIFT 0x12 |
|---|
| 120830 | #define BIFPLR0_2_PCIE_UNCORR_ERR_SEVERITY__ECRC_ERR_SEVERITY__SHIFT 0x13 |
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| 120831 | #define BIFPLR0_2_PCIE_UNCORR_ERR_SEVERITY__UNSUPP_REQ_ERR_SEVERITY__SHIFT 0x14 |
|---|
| 120832 | #define BIFPLR0_2_PCIE_UNCORR_ERR_SEVERITY__ACS_VIOLATION_SEVERITY__SHIFT 0x15 |
|---|
| 120833 | #define BIFPLR0_2_PCIE_UNCORR_ERR_SEVERITY__UNCORR_INT_ERR_SEVERITY__SHIFT 0x16 |
|---|
| 120834 | #define BIFPLR0_2_PCIE_UNCORR_ERR_SEVERITY__MC_BLOCKED_TLP_SEVERITY__SHIFT 0x17 |
|---|
| 120835 | #define BIFPLR0_2_PCIE_UNCORR_ERR_SEVERITY__ATOMICOP_EGRESS_BLOCKED_SEVERITY__SHIFT 0x18 |
|---|
| 120836 | #define BIFPLR0_2_PCIE_UNCORR_ERR_SEVERITY__TLP_PREFIX_BLOCKED_ERR_SEVERITY__SHIFT 0x19 |
|---|
| 120837 | #define BIFPLR0_2_PCIE_UNCORR_ERR_SEVERITY__POISONED_TLP_EGRESS_BLOCKED_SEVERITY__SHIFT 0x1a |
|---|
| 120838 | #define BIFPLR0_2_PCIE_UNCORR_ERR_SEVERITY__DLP_ERR_SEVERITY_MASK 0x00000010L |
|---|
| 120839 | #define BIFPLR0_2_PCIE_UNCORR_ERR_SEVERITY__SURPDN_ERR_SEVERITY_MASK 0x00000020L |
|---|
| 120840 | #define BIFPLR0_2_PCIE_UNCORR_ERR_SEVERITY__PSN_ERR_SEVERITY_MASK 0x00001000L |
|---|
| 120841 | #define BIFPLR0_2_PCIE_UNCORR_ERR_SEVERITY__FC_ERR_SEVERITY_MASK 0x00002000L |
|---|
| 120842 | #define BIFPLR0_2_PCIE_UNCORR_ERR_SEVERITY__CPL_TIMEOUT_SEVERITY_MASK 0x00004000L |
|---|
| 120843 | #define BIFPLR0_2_PCIE_UNCORR_ERR_SEVERITY__CPL_ABORT_ERR_SEVERITY_MASK 0x00008000L |
|---|
| 120844 | #define BIFPLR0_2_PCIE_UNCORR_ERR_SEVERITY__UNEXP_CPL_SEVERITY_MASK 0x00010000L |
|---|
| 120845 | #define BIFPLR0_2_PCIE_UNCORR_ERR_SEVERITY__RCV_OVFL_SEVERITY_MASK 0x00020000L |
|---|
| 120846 | #define BIFPLR0_2_PCIE_UNCORR_ERR_SEVERITY__MAL_TLP_SEVERITY_MASK 0x00040000L |
|---|
| 120847 | #define BIFPLR0_2_PCIE_UNCORR_ERR_SEVERITY__ECRC_ERR_SEVERITY_MASK 0x00080000L |
|---|
| 120848 | #define BIFPLR0_2_PCIE_UNCORR_ERR_SEVERITY__UNSUPP_REQ_ERR_SEVERITY_MASK 0x00100000L |
|---|
| 120849 | #define BIFPLR0_2_PCIE_UNCORR_ERR_SEVERITY__ACS_VIOLATION_SEVERITY_MASK 0x00200000L |
|---|
| 120850 | #define BIFPLR0_2_PCIE_UNCORR_ERR_SEVERITY__UNCORR_INT_ERR_SEVERITY_MASK 0x00400000L |
|---|
| 120851 | #define BIFPLR0_2_PCIE_UNCORR_ERR_SEVERITY__MC_BLOCKED_TLP_SEVERITY_MASK 0x00800000L |
|---|
| 120852 | #define BIFPLR0_2_PCIE_UNCORR_ERR_SEVERITY__ATOMICOP_EGRESS_BLOCKED_SEVERITY_MASK 0x01000000L |
|---|
| 120853 | #define BIFPLR0_2_PCIE_UNCORR_ERR_SEVERITY__TLP_PREFIX_BLOCKED_ERR_SEVERITY_MASK 0x02000000L |
|---|
| 120854 | #define BIFPLR0_2_PCIE_UNCORR_ERR_SEVERITY__POISONED_TLP_EGRESS_BLOCKED_SEVERITY_MASK 0x04000000L |
|---|
| 120855 | //BIFPLR0_2_PCIE_CORR_ERR_STATUS |
|---|
| 120856 | #define BIFPLR0_2_PCIE_CORR_ERR_STATUS__RCV_ERR_STATUS__SHIFT 0x0 |
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| 120858 | #define BIFPLR0_2_PCIE_CORR_ERR_STATUS__BAD_DLLP_STATUS__SHIFT 0x7 |
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| 120860 | #define BIFPLR0_2_PCIE_CORR_ERR_STATUS__REPLAY_TIMER_TIMEOUT_STATUS__SHIFT 0xc |
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|---|
| 120864 | #define BIFPLR0_2_PCIE_CORR_ERR_STATUS__RCV_ERR_STATUS_MASK 0x00000001L |
|---|
| 120865 | #define BIFPLR0_2_PCIE_CORR_ERR_STATUS__BAD_TLP_STATUS_MASK 0x00000040L |
|---|
| 120866 | #define BIFPLR0_2_PCIE_CORR_ERR_STATUS__BAD_DLLP_STATUS_MASK 0x00000080L |
|---|
| 120867 | #define BIFPLR0_2_PCIE_CORR_ERR_STATUS__REPLAY_NUM_ROLLOVER_STATUS_MASK 0x00000100L |
|---|
| 120868 | #define BIFPLR0_2_PCIE_CORR_ERR_STATUS__REPLAY_TIMER_TIMEOUT_STATUS_MASK 0x00001000L |
|---|
| 120869 | #define BIFPLR0_2_PCIE_CORR_ERR_STATUS__ADVISORY_NONFATAL_ERR_STATUS_MASK 0x00002000L |
|---|
| 120870 | #define BIFPLR0_2_PCIE_CORR_ERR_STATUS__CORR_INT_ERR_STATUS_MASK 0x00004000L |
|---|
| 120871 | #define BIFPLR0_2_PCIE_CORR_ERR_STATUS__HDR_LOG_OVFL_STATUS_MASK 0x00008000L |
|---|
| 120872 | //BIFPLR0_2_PCIE_CORR_ERR_MASK |
|---|
| 120873 | #define BIFPLR0_2_PCIE_CORR_ERR_MASK__RCV_ERR_MASK__SHIFT 0x0 |
|---|
| 120874 | #define BIFPLR0_2_PCIE_CORR_ERR_MASK__BAD_TLP_MASK__SHIFT 0x6 |
|---|
| 120875 | #define BIFPLR0_2_PCIE_CORR_ERR_MASK__BAD_DLLP_MASK__SHIFT 0x7 |
|---|
| 120876 | #define BIFPLR0_2_PCIE_CORR_ERR_MASK__REPLAY_NUM_ROLLOVER_MASK__SHIFT 0x8 |
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| 120877 | #define BIFPLR0_2_PCIE_CORR_ERR_MASK__REPLAY_TIMER_TIMEOUT_MASK__SHIFT 0xc |
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| 120878 | #define BIFPLR0_2_PCIE_CORR_ERR_MASK__ADVISORY_NONFATAL_ERR_MASK__SHIFT 0xd |
|---|
| 120879 | #define BIFPLR0_2_PCIE_CORR_ERR_MASK__CORR_INT_ERR_MASK__SHIFT 0xe |
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| 120880 | #define BIFPLR0_2_PCIE_CORR_ERR_MASK__HDR_LOG_OVFL_MASK__SHIFT 0xf |
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| 120881 | #define BIFPLR0_2_PCIE_CORR_ERR_MASK__RCV_ERR_MASK_MASK 0x00000001L |
|---|
| 120882 | #define BIFPLR0_2_PCIE_CORR_ERR_MASK__BAD_TLP_MASK_MASK 0x00000040L |
|---|
| 120883 | #define BIFPLR0_2_PCIE_CORR_ERR_MASK__BAD_DLLP_MASK_MASK 0x00000080L |
|---|
| 120884 | #define BIFPLR0_2_PCIE_CORR_ERR_MASK__REPLAY_NUM_ROLLOVER_MASK_MASK 0x00000100L |
|---|
| 120885 | #define BIFPLR0_2_PCIE_CORR_ERR_MASK__REPLAY_TIMER_TIMEOUT_MASK_MASK 0x00001000L |
|---|
| 120886 | #define BIFPLR0_2_PCIE_CORR_ERR_MASK__ADVISORY_NONFATAL_ERR_MASK_MASK 0x00002000L |
|---|
| 120887 | #define BIFPLR0_2_PCIE_CORR_ERR_MASK__CORR_INT_ERR_MASK_MASK 0x00004000L |
|---|
| 120888 | #define BIFPLR0_2_PCIE_CORR_ERR_MASK__HDR_LOG_OVFL_MASK_MASK 0x00008000L |
|---|
| 120889 | //BIFPLR0_2_PCIE_ADV_ERR_CAP_CNTL |
|---|
| 120890 | #define BIFPLR0_2_PCIE_ADV_ERR_CAP_CNTL__FIRST_ERR_PTR__SHIFT 0x0 |
|---|
| 120891 | #define BIFPLR0_2_PCIE_ADV_ERR_CAP_CNTL__ECRC_GEN_CAP__SHIFT 0x5 |
|---|
| 120892 | #define BIFPLR0_2_PCIE_ADV_ERR_CAP_CNTL__ECRC_GEN_EN__SHIFT 0x6 |
|---|
| 120893 | #define BIFPLR0_2_PCIE_ADV_ERR_CAP_CNTL__ECRC_CHECK_CAP__SHIFT 0x7 |
|---|
| 120894 | #define BIFPLR0_2_PCIE_ADV_ERR_CAP_CNTL__ECRC_CHECK_EN__SHIFT 0x8 |
|---|
| 120895 | #define BIFPLR0_2_PCIE_ADV_ERR_CAP_CNTL__MULTI_HDR_RECD_CAP__SHIFT 0x9 |
|---|
| 120896 | #define BIFPLR0_2_PCIE_ADV_ERR_CAP_CNTL__MULTI_HDR_RECD_EN__SHIFT 0xa |
|---|
| 120897 | #define BIFPLR0_2_PCIE_ADV_ERR_CAP_CNTL__TLP_PREFIX_LOG_PRESENT__SHIFT 0xb |
|---|
| 120898 | #define BIFPLR0_2_PCIE_ADV_ERR_CAP_CNTL__COMPLETION_TIMEOUT_LOG_CAPABLE__SHIFT 0xc |
|---|
| 120899 | #define BIFPLR0_2_PCIE_ADV_ERR_CAP_CNTL__FIRST_ERR_PTR_MASK 0x0000001FL |
|---|
| 120900 | #define BIFPLR0_2_PCIE_ADV_ERR_CAP_CNTL__ECRC_GEN_CAP_MASK 0x00000020L |
|---|
| 120901 | #define BIFPLR0_2_PCIE_ADV_ERR_CAP_CNTL__ECRC_GEN_EN_MASK 0x00000040L |
|---|
| 120902 | #define BIFPLR0_2_PCIE_ADV_ERR_CAP_CNTL__ECRC_CHECK_CAP_MASK 0x00000080L |
|---|
| 120903 | #define BIFPLR0_2_PCIE_ADV_ERR_CAP_CNTL__ECRC_CHECK_EN_MASK 0x00000100L |
|---|
| 120904 | #define BIFPLR0_2_PCIE_ADV_ERR_CAP_CNTL__MULTI_HDR_RECD_CAP_MASK 0x00000200L |
|---|
| 120905 | #define BIFPLR0_2_PCIE_ADV_ERR_CAP_CNTL__MULTI_HDR_RECD_EN_MASK 0x00000400L |
|---|
| 120906 | #define BIFPLR0_2_PCIE_ADV_ERR_CAP_CNTL__TLP_PREFIX_LOG_PRESENT_MASK 0x00000800L |
|---|
| 120907 | #define BIFPLR0_2_PCIE_ADV_ERR_CAP_CNTL__COMPLETION_TIMEOUT_LOG_CAPABLE_MASK 0x00001000L |
|---|
| 120908 | //BIFPLR0_2_PCIE_HDR_LOG0 |
|---|
| 120909 | #define BIFPLR0_2_PCIE_HDR_LOG0__TLP_HDR__SHIFT 0x0 |
|---|
| 120910 | #define BIFPLR0_2_PCIE_HDR_LOG0__TLP_HDR_MASK 0xFFFFFFFFL |
|---|
| 120911 | //BIFPLR0_2_PCIE_HDR_LOG1 |
|---|
| 120912 | #define BIFPLR0_2_PCIE_HDR_LOG1__TLP_HDR__SHIFT 0x0 |
|---|
| 120913 | #define BIFPLR0_2_PCIE_HDR_LOG1__TLP_HDR_MASK 0xFFFFFFFFL |
|---|
| 120914 | //BIFPLR0_2_PCIE_HDR_LOG2 |
|---|
| 120915 | #define BIFPLR0_2_PCIE_HDR_LOG2__TLP_HDR__SHIFT 0x0 |
|---|
| 120916 | #define BIFPLR0_2_PCIE_HDR_LOG2__TLP_HDR_MASK 0xFFFFFFFFL |
|---|
| 120917 | //BIFPLR0_2_PCIE_HDR_LOG3 |
|---|
| 120918 | #define BIFPLR0_2_PCIE_HDR_LOG3__TLP_HDR__SHIFT 0x0 |
|---|
| 120919 | #define BIFPLR0_2_PCIE_HDR_LOG3__TLP_HDR_MASK 0xFFFFFFFFL |
|---|
| 120920 | //BIFPLR0_2_PCIE_ROOT_ERR_CMD |
|---|
| 120921 | #define BIFPLR0_2_PCIE_ROOT_ERR_CMD__CORR_ERR_REP_EN__SHIFT 0x0 |
|---|
| 120922 | #define BIFPLR0_2_PCIE_ROOT_ERR_CMD__NONFATAL_ERR_REP_EN__SHIFT 0x1 |
|---|
| 120923 | #define BIFPLR0_2_PCIE_ROOT_ERR_CMD__FATAL_ERR_REP_EN__SHIFT 0x2 |
|---|
| 120924 | #define BIFPLR0_2_PCIE_ROOT_ERR_CMD__CORR_ERR_REP_EN_MASK 0x00000001L |
|---|
| 120925 | #define BIFPLR0_2_PCIE_ROOT_ERR_CMD__NONFATAL_ERR_REP_EN_MASK 0x00000002L |
|---|
| 120926 | #define BIFPLR0_2_PCIE_ROOT_ERR_CMD__FATAL_ERR_REP_EN_MASK 0x00000004L |
|---|
| 120927 | //BIFPLR0_2_PCIE_ROOT_ERR_STATUS |
|---|
| 120928 | #define BIFPLR0_2_PCIE_ROOT_ERR_STATUS__ERR_CORR_RCVD__SHIFT 0x0 |
|---|
| 120929 | #define BIFPLR0_2_PCIE_ROOT_ERR_STATUS__MULT_ERR_CORR_RCVD__SHIFT 0x1 |
|---|
| 120930 | #define BIFPLR0_2_PCIE_ROOT_ERR_STATUS__ERR_FATAL_NONFATAL_RCVD__SHIFT 0x2 |
|---|
| 120931 | #define BIFPLR0_2_PCIE_ROOT_ERR_STATUS__MULT_ERR_FATAL_NONFATAL_RCVD__SHIFT 0x3 |
|---|
| 120932 | #define BIFPLR0_2_PCIE_ROOT_ERR_STATUS__FIRST_UNCORRECTABLE_FATAL__SHIFT 0x4 |
|---|
| 120933 | #define BIFPLR0_2_PCIE_ROOT_ERR_STATUS__NONFATAL_ERROR_MSG_RCVD__SHIFT 0x5 |
|---|
| 120934 | #define BIFPLR0_2_PCIE_ROOT_ERR_STATUS__FATAL_ERROR_MSG_RCVD__SHIFT 0x6 |
|---|
| 120935 | #define BIFPLR0_2_PCIE_ROOT_ERR_STATUS__ERR_COR_SUBCLASS__SHIFT 0x7 |
|---|
| 120936 | #define BIFPLR0_2_PCIE_ROOT_ERR_STATUS__ADV_ERR_INT_MSG_NUM__SHIFT 0x1b |
|---|
| 120937 | #define BIFPLR0_2_PCIE_ROOT_ERR_STATUS__ERR_CORR_RCVD_MASK 0x00000001L |
|---|
| 120938 | #define BIFPLR0_2_PCIE_ROOT_ERR_STATUS__MULT_ERR_CORR_RCVD_MASK 0x00000002L |
|---|
| 120939 | #define BIFPLR0_2_PCIE_ROOT_ERR_STATUS__ERR_FATAL_NONFATAL_RCVD_MASK 0x00000004L |
|---|
| 120940 | #define BIFPLR0_2_PCIE_ROOT_ERR_STATUS__MULT_ERR_FATAL_NONFATAL_RCVD_MASK 0x00000008L |
|---|
| 120941 | #define BIFPLR0_2_PCIE_ROOT_ERR_STATUS__FIRST_UNCORRECTABLE_FATAL_MASK 0x00000010L |
|---|
| 120942 | #define BIFPLR0_2_PCIE_ROOT_ERR_STATUS__NONFATAL_ERROR_MSG_RCVD_MASK 0x00000020L |
|---|
| 120943 | #define BIFPLR0_2_PCIE_ROOT_ERR_STATUS__FATAL_ERROR_MSG_RCVD_MASK 0x00000040L |
|---|
| 120944 | #define BIFPLR0_2_PCIE_ROOT_ERR_STATUS__ERR_COR_SUBCLASS_MASK 0x00000180L |
|---|
| 120945 | #define BIFPLR0_2_PCIE_ROOT_ERR_STATUS__ADV_ERR_INT_MSG_NUM_MASK 0xF8000000L |
|---|
| 120946 | //BIFPLR0_2_PCIE_ERR_SRC_ID |
|---|
| 120947 | #define BIFPLR0_2_PCIE_ERR_SRC_ID__ERR_CORR_SRC_ID__SHIFT 0x0 |
|---|
| 120948 | #define BIFPLR0_2_PCIE_ERR_SRC_ID__ERR_FATAL_NONFATAL_SRC_ID__SHIFT 0x10 |
|---|
| 120949 | #define BIFPLR0_2_PCIE_ERR_SRC_ID__ERR_CORR_SRC_ID_MASK 0x0000FFFFL |
|---|
| 120950 | #define BIFPLR0_2_PCIE_ERR_SRC_ID__ERR_FATAL_NONFATAL_SRC_ID_MASK 0xFFFF0000L |
|---|
| 120951 | //BIFPLR0_2_PCIE_TLP_PREFIX_LOG0 |
|---|
| 120952 | #define BIFPLR0_2_PCIE_TLP_PREFIX_LOG0__TLP_PREFIX__SHIFT 0x0 |
|---|
| 120953 | #define BIFPLR0_2_PCIE_TLP_PREFIX_LOG0__TLP_PREFIX_MASK 0xFFFFFFFFL |
|---|
| 120954 | //BIFPLR0_2_PCIE_TLP_PREFIX_LOG1 |
|---|
| 120955 | #define BIFPLR0_2_PCIE_TLP_PREFIX_LOG1__TLP_PREFIX__SHIFT 0x0 |
|---|
| 120956 | #define BIFPLR0_2_PCIE_TLP_PREFIX_LOG1__TLP_PREFIX_MASK 0xFFFFFFFFL |
|---|
| 120957 | //BIFPLR0_2_PCIE_TLP_PREFIX_LOG2 |
|---|
| 120958 | #define BIFPLR0_2_PCIE_TLP_PREFIX_LOG2__TLP_PREFIX__SHIFT 0x0 |
|---|
| 120959 | #define BIFPLR0_2_PCIE_TLP_PREFIX_LOG2__TLP_PREFIX_MASK 0xFFFFFFFFL |
|---|
| 120960 | //BIFPLR0_2_PCIE_TLP_PREFIX_LOG3 |
|---|
| 120961 | #define BIFPLR0_2_PCIE_TLP_PREFIX_LOG3__TLP_PREFIX__SHIFT 0x0 |
|---|
| 120962 | #define BIFPLR0_2_PCIE_TLP_PREFIX_LOG3__TLP_PREFIX_MASK 0xFFFFFFFFL |
|---|
| 120963 | //BIFPLR0_2_PCIE_SECONDARY_ENH_CAP_LIST |
|---|
| 120964 | #define BIFPLR0_2_PCIE_SECONDARY_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 120965 | #define BIFPLR0_2_PCIE_SECONDARY_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 120966 | #define BIFPLR0_2_PCIE_SECONDARY_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 120967 | #define BIFPLR0_2_PCIE_SECONDARY_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 120968 | #define BIFPLR0_2_PCIE_SECONDARY_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 120969 | #define BIFPLR0_2_PCIE_SECONDARY_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 120970 | //BIFPLR0_2_PCIE_LINK_CNTL3 |
|---|
| 120971 | #define BIFPLR0_2_PCIE_LINK_CNTL3__PERFORM_EQUALIZATION__SHIFT 0x0 |
|---|
| 120972 | #define BIFPLR0_2_PCIE_LINK_CNTL3__LINK_EQUALIZATION_REQ_INT_EN__SHIFT 0x1 |
|---|
| 120973 | #define BIFPLR0_2_PCIE_LINK_CNTL3__ENABLE_LOWER_SKP_OS_GEN__SHIFT 0x9 |
|---|
| 120974 | #define BIFPLR0_2_PCIE_LINK_CNTL3__PERFORM_EQUALIZATION_MASK 0x00000001L |
|---|
| 120975 | #define BIFPLR0_2_PCIE_LINK_CNTL3__LINK_EQUALIZATION_REQ_INT_EN_MASK 0x00000002L |
|---|
| 120976 | #define BIFPLR0_2_PCIE_LINK_CNTL3__ENABLE_LOWER_SKP_OS_GEN_MASK 0x0000FE00L |
|---|
| 120977 | //BIFPLR0_2_PCIE_LANE_ERROR_STATUS |
|---|
| 120978 | #define BIFPLR0_2_PCIE_LANE_ERROR_STATUS__LANE_ERROR_STATUS_BITS__SHIFT 0x0 |
|---|
| 120979 | #define BIFPLR0_2_PCIE_LANE_ERROR_STATUS__LANE_ERROR_STATUS_BITS_MASK 0x0000FFFFL |
|---|
| 120980 | //BIFPLR0_2_PCIE_LANE_0_EQUALIZATION_CNTL |
|---|
| 120981 | #define BIFPLR0_2_PCIE_LANE_0_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET__SHIFT 0x0 |
|---|
| 120982 | #define BIFPLR0_2_PCIE_LANE_0_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT__SHIFT 0x4 |
|---|
| 120983 | #define BIFPLR0_2_PCIE_LANE_0_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET__SHIFT 0x8 |
|---|
| 120984 | #define BIFPLR0_2_PCIE_LANE_0_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT__SHIFT 0xc |
|---|
| 120985 | #define BIFPLR0_2_PCIE_LANE_0_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET_MASK 0x000FL |
|---|
| 120986 | #define BIFPLR0_2_PCIE_LANE_0_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT_MASK 0x0070L |
|---|
| 120987 | #define BIFPLR0_2_PCIE_LANE_0_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET_MASK 0x0F00L |
|---|
| 120988 | #define BIFPLR0_2_PCIE_LANE_0_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT_MASK 0x7000L |
|---|
| 120989 | //BIFPLR0_2_PCIE_LANE_1_EQUALIZATION_CNTL |
|---|
| 120990 | #define BIFPLR0_2_PCIE_LANE_1_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET__SHIFT 0x0 |
|---|
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| 121095 | #define BIFPLR0_2_PCIE_LANE_12_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET_MASK 0x0F00L |
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|---|
| 121101 | #define BIFPLR0_2_PCIE_LANE_13_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT__SHIFT 0xc |
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|---|
| 121104 | #define BIFPLR0_2_PCIE_LANE_13_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET_MASK 0x0F00L |
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| 121107 | #define BIFPLR0_2_PCIE_LANE_14_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET__SHIFT 0x0 |
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| 121108 | #define BIFPLR0_2_PCIE_LANE_14_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT__SHIFT 0x4 |
|---|
| 121109 | #define BIFPLR0_2_PCIE_LANE_14_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET__SHIFT 0x8 |
|---|
| 121110 | #define BIFPLR0_2_PCIE_LANE_14_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT__SHIFT 0xc |
|---|
| 121111 | #define BIFPLR0_2_PCIE_LANE_14_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET_MASK 0x000FL |
|---|
| 121112 | #define BIFPLR0_2_PCIE_LANE_14_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT_MASK 0x0070L |
|---|
| 121113 | #define BIFPLR0_2_PCIE_LANE_14_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET_MASK 0x0F00L |
|---|
| 121114 | #define BIFPLR0_2_PCIE_LANE_14_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT_MASK 0x7000L |
|---|
| 121115 | //BIFPLR0_2_PCIE_LANE_15_EQUALIZATION_CNTL |
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| 121116 | #define BIFPLR0_2_PCIE_LANE_15_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET__SHIFT 0x0 |
|---|
| 121117 | #define BIFPLR0_2_PCIE_LANE_15_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT__SHIFT 0x4 |
|---|
| 121118 | #define BIFPLR0_2_PCIE_LANE_15_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET__SHIFT 0x8 |
|---|
| 121119 | #define BIFPLR0_2_PCIE_LANE_15_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT__SHIFT 0xc |
|---|
| 121120 | #define BIFPLR0_2_PCIE_LANE_15_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET_MASK 0x000FL |
|---|
| 121121 | #define BIFPLR0_2_PCIE_LANE_15_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT_MASK 0x0070L |
|---|
| 121122 | #define BIFPLR0_2_PCIE_LANE_15_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET_MASK 0x0F00L |
|---|
| 121123 | #define BIFPLR0_2_PCIE_LANE_15_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT_MASK 0x7000L |
|---|
| 121124 | //BIFPLR0_2_PCIE_ACS_ENH_CAP_LIST |
|---|
| 121125 | #define BIFPLR0_2_PCIE_ACS_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
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| 121126 | #define BIFPLR0_2_PCIE_ACS_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 121127 | #define BIFPLR0_2_PCIE_ACS_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 121128 | #define BIFPLR0_2_PCIE_ACS_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 121129 | #define BIFPLR0_2_PCIE_ACS_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 121130 | #define BIFPLR0_2_PCIE_ACS_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 121131 | //BIFPLR0_2_PCIE_ACS_CAP |
|---|
| 121132 | #define BIFPLR0_2_PCIE_ACS_CAP__SOURCE_VALIDATION__SHIFT 0x0 |
|---|
| 121133 | #define BIFPLR0_2_PCIE_ACS_CAP__TRANSLATION_BLOCKING__SHIFT 0x1 |
|---|
| 121134 | #define BIFPLR0_2_PCIE_ACS_CAP__P2P_REQUEST_REDIRECT__SHIFT 0x2 |
|---|
| 121135 | #define BIFPLR0_2_PCIE_ACS_CAP__P2P_COMPLETION_REDIRECT__SHIFT 0x3 |
|---|
| 121136 | #define BIFPLR0_2_PCIE_ACS_CAP__UPSTREAM_FORWARDING__SHIFT 0x4 |
|---|
| 121137 | #define BIFPLR0_2_PCIE_ACS_CAP__P2P_EGRESS_CONTROL__SHIFT 0x5 |
|---|
| 121138 | #define BIFPLR0_2_PCIE_ACS_CAP__DIRECT_TRANSLATED_P2P__SHIFT 0x6 |
|---|
| 121139 | #define BIFPLR0_2_PCIE_ACS_CAP__ENHANCED_CAPABILITY__SHIFT 0x7 |
|---|
| 121140 | #define BIFPLR0_2_PCIE_ACS_CAP__EGRESS_CONTROL_VECTOR_SIZE__SHIFT 0x8 |
|---|
| 121141 | #define BIFPLR0_2_PCIE_ACS_CAP__SOURCE_VALIDATION_MASK 0x0001L |
|---|
| 121142 | #define BIFPLR0_2_PCIE_ACS_CAP__TRANSLATION_BLOCKING_MASK 0x0002L |
|---|
| 121143 | #define BIFPLR0_2_PCIE_ACS_CAP__P2P_REQUEST_REDIRECT_MASK 0x0004L |
|---|
| 121144 | #define BIFPLR0_2_PCIE_ACS_CAP__P2P_COMPLETION_REDIRECT_MASK 0x0008L |
|---|
| 121145 | #define BIFPLR0_2_PCIE_ACS_CAP__UPSTREAM_FORWARDING_MASK 0x0010L |
|---|
| 121146 | #define BIFPLR0_2_PCIE_ACS_CAP__P2P_EGRESS_CONTROL_MASK 0x0020L |
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| 121147 | #define BIFPLR0_2_PCIE_ACS_CAP__DIRECT_TRANSLATED_P2P_MASK 0x0040L |
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| 121148 | #define BIFPLR0_2_PCIE_ACS_CAP__ENHANCED_CAPABILITY_MASK 0x0080L |
|---|
| 121149 | #define BIFPLR0_2_PCIE_ACS_CAP__EGRESS_CONTROL_VECTOR_SIZE_MASK 0xFF00L |
|---|
| 121150 | //BIFPLR0_2_PCIE_ACS_CNTL |
|---|
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|---|
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|---|
| 121153 | #define BIFPLR0_2_PCIE_ACS_CNTL__P2P_REQUEST_REDIRECT_EN__SHIFT 0x2 |
|---|
| 121154 | #define BIFPLR0_2_PCIE_ACS_CNTL__P2P_COMPLETION_REDIRECT_EN__SHIFT 0x3 |
|---|
| 121155 | #define BIFPLR0_2_PCIE_ACS_CNTL__UPSTREAM_FORWARDING_EN__SHIFT 0x4 |
|---|
| 121156 | #define BIFPLR0_2_PCIE_ACS_CNTL__P2P_EGRESS_CONTROL_EN__SHIFT 0x5 |
|---|
| 121157 | #define BIFPLR0_2_PCIE_ACS_CNTL__DIRECT_TRANSLATED_P2P_EN__SHIFT 0x6 |
|---|
| 121158 | #define BIFPLR0_2_PCIE_ACS_CNTL__IO_REQUEST_BLOCKING_EN__SHIFT 0x7 |
|---|
| 121159 | #define BIFPLR0_2_PCIE_ACS_CNTL__DSP_MEMORY_TARGET_ACCESS_CNTL__SHIFT 0x8 |
|---|
| 121160 | #define BIFPLR0_2_PCIE_ACS_CNTL__USP_MEMORY_TARGET_ACCESS_CNTL__SHIFT 0xa |
|---|
| 121161 | #define BIFPLR0_2_PCIE_ACS_CNTL__UNCLAIMED_REQUEST_REDIRECT_CNTL__SHIFT 0xc |
|---|
| 121162 | #define BIFPLR0_2_PCIE_ACS_CNTL__SOURCE_VALIDATION_EN_MASK 0x0001L |
|---|
| 121163 | #define BIFPLR0_2_PCIE_ACS_CNTL__TRANSLATION_BLOCKING_EN_MASK 0x0002L |
|---|
| 121164 | #define BIFPLR0_2_PCIE_ACS_CNTL__P2P_REQUEST_REDIRECT_EN_MASK 0x0004L |
|---|
| 121165 | #define BIFPLR0_2_PCIE_ACS_CNTL__P2P_COMPLETION_REDIRECT_EN_MASK 0x0008L |
|---|
| 121166 | #define BIFPLR0_2_PCIE_ACS_CNTL__UPSTREAM_FORWARDING_EN_MASK 0x0010L |
|---|
| 121167 | #define BIFPLR0_2_PCIE_ACS_CNTL__P2P_EGRESS_CONTROL_EN_MASK 0x0020L |
|---|
| 121168 | #define BIFPLR0_2_PCIE_ACS_CNTL__DIRECT_TRANSLATED_P2P_EN_MASK 0x0040L |
|---|
| 121169 | #define BIFPLR0_2_PCIE_ACS_CNTL__IO_REQUEST_BLOCKING_EN_MASK 0x0080L |
|---|
| 121170 | #define BIFPLR0_2_PCIE_ACS_CNTL__DSP_MEMORY_TARGET_ACCESS_CNTL_MASK 0x0300L |
|---|
| 121171 | #define BIFPLR0_2_PCIE_ACS_CNTL__USP_MEMORY_TARGET_ACCESS_CNTL_MASK 0x0C00L |
|---|
| 121172 | #define BIFPLR0_2_PCIE_ACS_CNTL__UNCLAIMED_REQUEST_REDIRECT_CNTL_MASK 0x1000L |
|---|
| 121173 | //BIFPLR0_2_PCIE_MC_ENH_CAP_LIST |
|---|
| 121174 | #define BIFPLR0_2_PCIE_MC_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 121175 | #define BIFPLR0_2_PCIE_MC_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 121176 | #define BIFPLR0_2_PCIE_MC_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 121177 | #define BIFPLR0_2_PCIE_MC_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 121178 | #define BIFPLR0_2_PCIE_MC_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 121179 | #define BIFPLR0_2_PCIE_MC_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 121180 | //BIFPLR0_2_PCIE_MC_CAP |
|---|
| 121181 | #define BIFPLR0_2_PCIE_MC_CAP__MC_MAX_GROUP__SHIFT 0x0 |
|---|
| 121182 | #define BIFPLR0_2_PCIE_MC_CAP__MC_WIN_SIZE_REQ__SHIFT 0x8 |
|---|
| 121183 | #define BIFPLR0_2_PCIE_MC_CAP__MC_ECRC_REGEN_SUPP__SHIFT 0xf |
|---|
| 121184 | #define BIFPLR0_2_PCIE_MC_CAP__MC_MAX_GROUP_MASK 0x003FL |
|---|
| 121185 | #define BIFPLR0_2_PCIE_MC_CAP__MC_WIN_SIZE_REQ_MASK 0x3F00L |
|---|
| 121186 | #define BIFPLR0_2_PCIE_MC_CAP__MC_ECRC_REGEN_SUPP_MASK 0x8000L |
|---|
| 121187 | //BIFPLR0_2_PCIE_MC_CNTL |
|---|
| 121188 | #define BIFPLR0_2_PCIE_MC_CNTL__MC_NUM_GROUP__SHIFT 0x0 |
|---|
| 121189 | #define BIFPLR0_2_PCIE_MC_CNTL__MC_ENABLE__SHIFT 0xf |
|---|
| 121190 | #define BIFPLR0_2_PCIE_MC_CNTL__MC_NUM_GROUP_MASK 0x003FL |
|---|
| 121191 | #define BIFPLR0_2_PCIE_MC_CNTL__MC_ENABLE_MASK 0x8000L |
|---|
| 121192 | //BIFPLR0_2_PCIE_MC_ADDR0 |
|---|
| 121193 | #define BIFPLR0_2_PCIE_MC_ADDR0__MC_INDEX_POS__SHIFT 0x0 |
|---|
| 121194 | #define BIFPLR0_2_PCIE_MC_ADDR0__MC_BASE_ADDR_0__SHIFT 0xc |
|---|
| 121195 | #define BIFPLR0_2_PCIE_MC_ADDR0__MC_INDEX_POS_MASK 0x0000003FL |
|---|
| 121196 | #define BIFPLR0_2_PCIE_MC_ADDR0__MC_BASE_ADDR_0_MASK 0xFFFFF000L |
|---|
| 121197 | //BIFPLR0_2_PCIE_MC_ADDR1 |
|---|
| 121198 | #define BIFPLR0_2_PCIE_MC_ADDR1__MC_BASE_ADDR_1__SHIFT 0x0 |
|---|
| 121199 | #define BIFPLR0_2_PCIE_MC_ADDR1__MC_BASE_ADDR_1_MASK 0xFFFFFFFFL |
|---|
| 121200 | //BIFPLR0_2_PCIE_MC_RCV0 |
|---|
| 121201 | #define BIFPLR0_2_PCIE_MC_RCV0__MC_RECEIVE_0__SHIFT 0x0 |
|---|
| 121202 | #define BIFPLR0_2_PCIE_MC_RCV0__MC_RECEIVE_0_MASK 0xFFFFFFFFL |
|---|
| 121203 | //BIFPLR0_2_PCIE_MC_RCV1 |
|---|
| 121204 | #define BIFPLR0_2_PCIE_MC_RCV1__MC_RECEIVE_1__SHIFT 0x0 |
|---|
| 121205 | #define BIFPLR0_2_PCIE_MC_RCV1__MC_RECEIVE_1_MASK 0xFFFFFFFFL |
|---|
| 121206 | //BIFPLR0_2_PCIE_MC_BLOCK_ALL0 |
|---|
| 121207 | #define BIFPLR0_2_PCIE_MC_BLOCK_ALL0__MC_BLOCK_ALL_0__SHIFT 0x0 |
|---|
| 121208 | #define BIFPLR0_2_PCIE_MC_BLOCK_ALL0__MC_BLOCK_ALL_0_MASK 0xFFFFFFFFL |
|---|
| 121209 | //BIFPLR0_2_PCIE_MC_BLOCK_ALL1 |
|---|
| 121210 | #define BIFPLR0_2_PCIE_MC_BLOCK_ALL1__MC_BLOCK_ALL_1__SHIFT 0x0 |
|---|
| 121211 | #define BIFPLR0_2_PCIE_MC_BLOCK_ALL1__MC_BLOCK_ALL_1_MASK 0xFFFFFFFFL |
|---|
| 121212 | //BIFPLR0_2_PCIE_MC_BLOCK_UNTRANSLATED_0 |
|---|
| 121213 | #define BIFPLR0_2_PCIE_MC_BLOCK_UNTRANSLATED_0__MC_BLOCK_UNTRANSLATED_0__SHIFT 0x0 |
|---|
| 121214 | #define BIFPLR0_2_PCIE_MC_BLOCK_UNTRANSLATED_0__MC_BLOCK_UNTRANSLATED_0_MASK 0xFFFFFFFFL |
|---|
| 121215 | //BIFPLR0_2_PCIE_MC_BLOCK_UNTRANSLATED_1 |
|---|
| 121216 | #define BIFPLR0_2_PCIE_MC_BLOCK_UNTRANSLATED_1__MC_BLOCK_UNTRANSLATED_1__SHIFT 0x0 |
|---|
| 121217 | #define BIFPLR0_2_PCIE_MC_BLOCK_UNTRANSLATED_1__MC_BLOCK_UNTRANSLATED_1_MASK 0xFFFFFFFFL |
|---|
| 121218 | //BIFPLR0_2_PCIE_MC_OVERLAY_BAR0 |
|---|
| 121219 | #define BIFPLR0_2_PCIE_MC_OVERLAY_BAR0__MC_OVERLAY_SIZE__SHIFT 0x0 |
|---|
| 121220 | #define BIFPLR0_2_PCIE_MC_OVERLAY_BAR0__MC_OVERLAY_BAR_0__SHIFT 0x6 |
|---|
| 121221 | #define BIFPLR0_2_PCIE_MC_OVERLAY_BAR0__MC_OVERLAY_SIZE_MASK 0x0000003FL |
|---|
| 121222 | #define BIFPLR0_2_PCIE_MC_OVERLAY_BAR0__MC_OVERLAY_BAR_0_MASK 0xFFFFFFC0L |
|---|
| 121223 | //BIFPLR0_2_PCIE_MC_OVERLAY_BAR1 |
|---|
| 121224 | #define BIFPLR0_2_PCIE_MC_OVERLAY_BAR1__MC_OVERLAY_BAR_1__SHIFT 0x0 |
|---|
| 121225 | #define BIFPLR0_2_PCIE_MC_OVERLAY_BAR1__MC_OVERLAY_BAR_1_MASK 0xFFFFFFFFL |
|---|
| 121226 | //BIFPLR0_2_PCIE_L1_PM_SUB_CAP_LIST |
|---|
| 121227 | #define BIFPLR0_2_PCIE_L1_PM_SUB_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 121228 | #define BIFPLR0_2_PCIE_L1_PM_SUB_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 121229 | #define BIFPLR0_2_PCIE_L1_PM_SUB_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 121230 | #define BIFPLR0_2_PCIE_L1_PM_SUB_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 121231 | #define BIFPLR0_2_PCIE_L1_PM_SUB_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 121232 | #define BIFPLR0_2_PCIE_L1_PM_SUB_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 121233 | //BIFPLR0_2_PCIE_L1_PM_SUB_CAP |
|---|
| 121234 | #define BIFPLR0_2_PCIE_L1_PM_SUB_CAP__PCI_PM_L1_2_SUPPORTED__SHIFT 0x0 |
|---|
| 121235 | #define BIFPLR0_2_PCIE_L1_PM_SUB_CAP__PCI_PM_L1_1_SUPPORTED__SHIFT 0x1 |
|---|
| 121236 | #define BIFPLR0_2_PCIE_L1_PM_SUB_CAP__ASPM_L1_2_SUPPORTED__SHIFT 0x2 |
|---|
| 121237 | #define BIFPLR0_2_PCIE_L1_PM_SUB_CAP__ASPM_L1_1_SUPPORTED__SHIFT 0x3 |
|---|
| 121238 | #define BIFPLR0_2_PCIE_L1_PM_SUB_CAP__L1_PM_SUB_SUPPORTED__SHIFT 0x4 |
|---|
| 121239 | #define BIFPLR0_2_PCIE_L1_PM_SUB_CAP__LINK_ACTIVATION_SUPPORTED__SHIFT 0x5 |
|---|
| 121240 | #define BIFPLR0_2_PCIE_L1_PM_SUB_CAP__PORT_CM_RESTORE_TIME__SHIFT 0x8 |
|---|
| 121241 | #define BIFPLR0_2_PCIE_L1_PM_SUB_CAP__PORT_T_POWER_ON_SCALE__SHIFT 0x10 |
|---|
| 121242 | #define BIFPLR0_2_PCIE_L1_PM_SUB_CAP__PORT_T_POWER_ON_VALUE__SHIFT 0x13 |
|---|
| 121243 | #define BIFPLR0_2_PCIE_L1_PM_SUB_CAP__PCI_PM_L1_2_SUPPORTED_MASK 0x00000001L |
|---|
| 121244 | #define BIFPLR0_2_PCIE_L1_PM_SUB_CAP__PCI_PM_L1_1_SUPPORTED_MASK 0x00000002L |
|---|
| 121245 | #define BIFPLR0_2_PCIE_L1_PM_SUB_CAP__ASPM_L1_2_SUPPORTED_MASK 0x00000004L |
|---|
| 121246 | #define BIFPLR0_2_PCIE_L1_PM_SUB_CAP__ASPM_L1_1_SUPPORTED_MASK 0x00000008L |
|---|
| 121247 | #define BIFPLR0_2_PCIE_L1_PM_SUB_CAP__L1_PM_SUB_SUPPORTED_MASK 0x00000010L |
|---|
| 121248 | #define BIFPLR0_2_PCIE_L1_PM_SUB_CAP__LINK_ACTIVATION_SUPPORTED_MASK 0x00000020L |
|---|
| 121249 | #define BIFPLR0_2_PCIE_L1_PM_SUB_CAP__PORT_CM_RESTORE_TIME_MASK 0x0000FF00L |
|---|
| 121250 | #define BIFPLR0_2_PCIE_L1_PM_SUB_CAP__PORT_T_POWER_ON_SCALE_MASK 0x00030000L |
|---|
| 121251 | #define BIFPLR0_2_PCIE_L1_PM_SUB_CAP__PORT_T_POWER_ON_VALUE_MASK 0x00F80000L |
|---|
| 121252 | //BIFPLR0_2_PCIE_L1_PM_SUB_CNTL |
|---|
| 121253 | #define BIFPLR0_2_PCIE_L1_PM_SUB_CNTL__PCI_PM_L1_2_EN__SHIFT 0x0 |
|---|
| 121254 | #define BIFPLR0_2_PCIE_L1_PM_SUB_CNTL__PCI_PM_L1_1_EN__SHIFT 0x1 |
|---|
| 121255 | #define BIFPLR0_2_PCIE_L1_PM_SUB_CNTL__ASPM_L1_2_EN__SHIFT 0x2 |
|---|
| 121256 | #define BIFPLR0_2_PCIE_L1_PM_SUB_CNTL__ASPM_L1_1_EN__SHIFT 0x3 |
|---|
| 121257 | #define BIFPLR0_2_PCIE_L1_PM_SUB_CNTL__LINK_ACTIVATION_INTERRUPT_EN__SHIFT 0x4 |
|---|
| 121258 | #define BIFPLR0_2_PCIE_L1_PM_SUB_CNTL__LINK_ACTIVATION_CNTL__SHIFT 0x5 |
|---|
| 121259 | #define BIFPLR0_2_PCIE_L1_PM_SUB_CNTL__COMMON_MODE_RESTORE_TIME__SHIFT 0x8 |
|---|
| 121260 | #define BIFPLR0_2_PCIE_L1_PM_SUB_CNTL__LTR_L1_2_THRESHOLD_VALUE__SHIFT 0x10 |
|---|
| 121261 | #define BIFPLR0_2_PCIE_L1_PM_SUB_CNTL__LTR_L1_2_THRESHOLD_SCALE__SHIFT 0x1d |
|---|
| 121262 | #define BIFPLR0_2_PCIE_L1_PM_SUB_CNTL__PCI_PM_L1_2_EN_MASK 0x00000001L |
|---|
| 121263 | #define BIFPLR0_2_PCIE_L1_PM_SUB_CNTL__PCI_PM_L1_1_EN_MASK 0x00000002L |
|---|
| 121264 | #define BIFPLR0_2_PCIE_L1_PM_SUB_CNTL__ASPM_L1_2_EN_MASK 0x00000004L |
|---|
| 121265 | #define BIFPLR0_2_PCIE_L1_PM_SUB_CNTL__ASPM_L1_1_EN_MASK 0x00000008L |
|---|
| 121266 | #define BIFPLR0_2_PCIE_L1_PM_SUB_CNTL__LINK_ACTIVATION_INTERRUPT_EN_MASK 0x00000010L |
|---|
| 121267 | #define BIFPLR0_2_PCIE_L1_PM_SUB_CNTL__LINK_ACTIVATION_CNTL_MASK 0x00000020L |
|---|
| 121268 | #define BIFPLR0_2_PCIE_L1_PM_SUB_CNTL__COMMON_MODE_RESTORE_TIME_MASK 0x0000FF00L |
|---|
| 121269 | #define BIFPLR0_2_PCIE_L1_PM_SUB_CNTL__LTR_L1_2_THRESHOLD_VALUE_MASK 0x03FF0000L |
|---|
| 121270 | #define BIFPLR0_2_PCIE_L1_PM_SUB_CNTL__LTR_L1_2_THRESHOLD_SCALE_MASK 0xE0000000L |
|---|
| 121271 | //BIFPLR0_2_PCIE_L1_PM_SUB_CNTL2 |
|---|
| 121272 | #define BIFPLR0_2_PCIE_L1_PM_SUB_CNTL2__T_POWER_ON_SCALE__SHIFT 0x0 |
|---|
| 121273 | #define BIFPLR0_2_PCIE_L1_PM_SUB_CNTL2__T_POWER_ON_VALUE__SHIFT 0x3 |
|---|
| 121274 | #define BIFPLR0_2_PCIE_L1_PM_SUB_CNTL2__T_POWER_ON_SCALE_MASK 0x00000003L |
|---|
| 121275 | #define BIFPLR0_2_PCIE_L1_PM_SUB_CNTL2__T_POWER_ON_VALUE_MASK 0x000000F8L |
|---|
| 121276 | //BIFPLR0_2_PCIE_DPC_ENH_CAP_LIST |
|---|
| 121277 | #define BIFPLR0_2_PCIE_DPC_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 121278 | #define BIFPLR0_2_PCIE_DPC_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 121279 | #define BIFPLR0_2_PCIE_DPC_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 121280 | #define BIFPLR0_2_PCIE_DPC_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 121281 | #define BIFPLR0_2_PCIE_DPC_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 121282 | #define BIFPLR0_2_PCIE_DPC_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 121283 | //BIFPLR0_2_PCIE_DPC_CAP_LIST |
|---|
| 121284 | #define BIFPLR0_2_PCIE_DPC_CAP_LIST__DPC_INTR_MSG_NUM__SHIFT 0x0 |
|---|
| 121285 | #define BIFPLR0_2_PCIE_DPC_CAP_LIST__RP_EXTENSIONS_FOR_DPC__SHIFT 0x5 |
|---|
| 121286 | #define BIFPLR0_2_PCIE_DPC_CAP_LIST__POISONED_TLP_EGRESS_BLOCKING_SUPPORTED__SHIFT 0x6 |
|---|
| 121287 | #define BIFPLR0_2_PCIE_DPC_CAP_LIST__DPC_SOFTWARE_TRIGGERING_SUPPORTED__SHIFT 0x7 |
|---|
| 121288 | #define BIFPLR0_2_PCIE_DPC_CAP_LIST__RP_PIO_LOG_SIZE__SHIFT 0x8 |
|---|
| 121289 | #define BIFPLR0_2_PCIE_DPC_CAP_LIST__DL_ACTIVE_ERR_COR_SIGNALING_SUPPORTED__SHIFT 0xc |
|---|
| 121290 | #define BIFPLR0_2_PCIE_DPC_CAP_LIST__DPC_INTR_MSG_NUM_MASK 0x001FL |
|---|
| 121291 | #define BIFPLR0_2_PCIE_DPC_CAP_LIST__RP_EXTENSIONS_FOR_DPC_MASK 0x0020L |
|---|
| 121292 | #define BIFPLR0_2_PCIE_DPC_CAP_LIST__POISONED_TLP_EGRESS_BLOCKING_SUPPORTED_MASK 0x0040L |
|---|
| 121293 | #define BIFPLR0_2_PCIE_DPC_CAP_LIST__DPC_SOFTWARE_TRIGGERING_SUPPORTED_MASK 0x0080L |
|---|
| 121294 | #define BIFPLR0_2_PCIE_DPC_CAP_LIST__RP_PIO_LOG_SIZE_MASK 0x0F00L |
|---|
| 121295 | #define BIFPLR0_2_PCIE_DPC_CAP_LIST__DL_ACTIVE_ERR_COR_SIGNALING_SUPPORTED_MASK 0x1000L |
|---|
| 121296 | //BIFPLR0_2_PCIE_DPC_CNTL |
|---|
| 121297 | #define BIFPLR0_2_PCIE_DPC_CNTL__DPC_TRIGGER_ENABLE__SHIFT 0x0 |
|---|
| 121298 | #define BIFPLR0_2_PCIE_DPC_CNTL__DPC_COMPLETION_CONTROL__SHIFT 0x2 |
|---|
| 121299 | #define BIFPLR0_2_PCIE_DPC_CNTL__DPC_INTERRUPT_ENABLE__SHIFT 0x3 |
|---|
| 121300 | #define BIFPLR0_2_PCIE_DPC_CNTL__DPC_ERR_COR_ENABLE__SHIFT 0x4 |
|---|
| 121301 | #define BIFPLR0_2_PCIE_DPC_CNTL__POISONED_TLP_EGRESS_BLOCKING_ENABLE__SHIFT 0x5 |
|---|
| 121302 | #define BIFPLR0_2_PCIE_DPC_CNTL__DPC_SOFTWARE_TRIGGER__SHIFT 0x6 |
|---|
| 121303 | #define BIFPLR0_2_PCIE_DPC_CNTL__DL_ACTIVE_ERR_COR_ENABLE__SHIFT 0x7 |
|---|
| 121304 | #define BIFPLR0_2_PCIE_DPC_CNTL__DPC_SIG_SFW_ENABLE__SHIFT 0x8 |
|---|
| 121305 | #define BIFPLR0_2_PCIE_DPC_CNTL__DPC_TRIGGER_ENABLE_MASK 0x0003L |
|---|
| 121306 | #define BIFPLR0_2_PCIE_DPC_CNTL__DPC_COMPLETION_CONTROL_MASK 0x0004L |
|---|
| 121307 | #define BIFPLR0_2_PCIE_DPC_CNTL__DPC_INTERRUPT_ENABLE_MASK 0x0008L |
|---|
| 121308 | #define BIFPLR0_2_PCIE_DPC_CNTL__DPC_ERR_COR_ENABLE_MASK 0x0010L |
|---|
| 121309 | #define BIFPLR0_2_PCIE_DPC_CNTL__POISONED_TLP_EGRESS_BLOCKING_ENABLE_MASK 0x0020L |
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| 121310 | #define BIFPLR0_2_PCIE_DPC_CNTL__DPC_SOFTWARE_TRIGGER_MASK 0x0040L |
|---|
| 121311 | #define BIFPLR0_2_PCIE_DPC_CNTL__DL_ACTIVE_ERR_COR_ENABLE_MASK 0x0080L |
|---|
| 121312 | #define BIFPLR0_2_PCIE_DPC_CNTL__DPC_SIG_SFW_ENABLE_MASK 0x0100L |
|---|
| 121313 | //BIFPLR0_2_PCIE_DPC_STATUS |
|---|
| 121314 | #define BIFPLR0_2_PCIE_DPC_STATUS__DPC_TRIGGER_STATUS__SHIFT 0x0 |
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| 121315 | #define BIFPLR0_2_PCIE_DPC_STATUS__DPC_TRIGGER_REASON__SHIFT 0x1 |
|---|
| 121316 | #define BIFPLR0_2_PCIE_DPC_STATUS__DPC_INTERRUPT_STATUS__SHIFT 0x3 |
|---|
| 121317 | #define BIFPLR0_2_PCIE_DPC_STATUS__DPC_RP_BUSY__SHIFT 0x4 |
|---|
| 121318 | #define BIFPLR0_2_PCIE_DPC_STATUS__DPC_TRIGGER_REASON_EXTENSION__SHIFT 0x5 |
|---|
| 121319 | #define BIFPLR0_2_PCIE_DPC_STATUS__RP_PIO_FIRST_ERROR_POINTER__SHIFT 0x8 |
|---|
| 121320 | #define BIFPLR0_2_PCIE_DPC_STATUS__DPC_TRIGGER_STATUS_MASK 0x0001L |
|---|
| 121321 | #define BIFPLR0_2_PCIE_DPC_STATUS__DPC_TRIGGER_REASON_MASK 0x0006L |
|---|
| 121322 | #define BIFPLR0_2_PCIE_DPC_STATUS__DPC_INTERRUPT_STATUS_MASK 0x0008L |
|---|
| 121323 | #define BIFPLR0_2_PCIE_DPC_STATUS__DPC_RP_BUSY_MASK 0x0010L |
|---|
| 121324 | #define BIFPLR0_2_PCIE_DPC_STATUS__DPC_TRIGGER_REASON_EXTENSION_MASK 0x0060L |
|---|
| 121325 | #define BIFPLR0_2_PCIE_DPC_STATUS__RP_PIO_FIRST_ERROR_POINTER_MASK 0x1F00L |
|---|
| 121326 | //BIFPLR0_2_PCIE_DPC_ERROR_SOURCE_ID |
|---|
| 121327 | #define BIFPLR0_2_PCIE_DPC_ERROR_SOURCE_ID__DPC_ERROR_SOURCE_ID__SHIFT 0x0 |
|---|
| 121328 | #define BIFPLR0_2_PCIE_DPC_ERROR_SOURCE_ID__DPC_ERROR_SOURCE_ID_MASK 0xFFFFL |
|---|
| 121329 | //BIFPLR0_2_PCIE_RP_PIO_STATUS |
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| 121330 | #define BIFPLR0_2_PCIE_RP_PIO_STATUS__CFG_UR_CPL__SHIFT 0x0 |
|---|
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|---|
| 121332 | #define BIFPLR0_2_PCIE_RP_PIO_STATUS__CFG_CTO__SHIFT 0x2 |
|---|
| 121333 | #define BIFPLR0_2_PCIE_RP_PIO_STATUS__IO_UR_CPL__SHIFT 0x8 |
|---|
| 121334 | #define BIFPLR0_2_PCIE_RP_PIO_STATUS__IO_CA_CPL__SHIFT 0x9 |
|---|
| 121335 | #define BIFPLR0_2_PCIE_RP_PIO_STATUS__IO_CTO__SHIFT 0xa |
|---|
| 121336 | #define BIFPLR0_2_PCIE_RP_PIO_STATUS__MEM_UR_CPL__SHIFT 0x10 |
|---|
| 121337 | #define BIFPLR0_2_PCIE_RP_PIO_STATUS__MEM_CA_CPL__SHIFT 0x11 |
|---|
| 121338 | #define BIFPLR0_2_PCIE_RP_PIO_STATUS__MEM_CTO__SHIFT 0x12 |
|---|
| 121339 | #define BIFPLR0_2_PCIE_RP_PIO_STATUS__CFG_UR_CPL_MASK 0x00000001L |
|---|
| 121340 | #define BIFPLR0_2_PCIE_RP_PIO_STATUS__CFG_CA_CPL_MASK 0x00000002L |
|---|
| 121341 | #define BIFPLR0_2_PCIE_RP_PIO_STATUS__CFG_CTO_MASK 0x00000004L |
|---|
| 121342 | #define BIFPLR0_2_PCIE_RP_PIO_STATUS__IO_UR_CPL_MASK 0x00000100L |
|---|
| 121343 | #define BIFPLR0_2_PCIE_RP_PIO_STATUS__IO_CA_CPL_MASK 0x00000200L |
|---|
| 121344 | #define BIFPLR0_2_PCIE_RP_PIO_STATUS__IO_CTO_MASK 0x00000400L |
|---|
| 121345 | #define BIFPLR0_2_PCIE_RP_PIO_STATUS__MEM_UR_CPL_MASK 0x00010000L |
|---|
| 121346 | #define BIFPLR0_2_PCIE_RP_PIO_STATUS__MEM_CA_CPL_MASK 0x00020000L |
|---|
| 121347 | #define BIFPLR0_2_PCIE_RP_PIO_STATUS__MEM_CTO_MASK 0x00040000L |
|---|
| 121348 | //BIFPLR0_2_PCIE_RP_PIO_MASK |
|---|
| 121349 | #define BIFPLR0_2_PCIE_RP_PIO_MASK__CFG_UR_CPL__SHIFT 0x0 |
|---|
| 121350 | #define BIFPLR0_2_PCIE_RP_PIO_MASK__CFG_CA_CPL__SHIFT 0x1 |
|---|
| 121351 | #define BIFPLR0_2_PCIE_RP_PIO_MASK__CFG_CTO__SHIFT 0x2 |
|---|
| 121352 | #define BIFPLR0_2_PCIE_RP_PIO_MASK__IO_UR_CPL__SHIFT 0x8 |
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| 121353 | #define BIFPLR0_2_PCIE_RP_PIO_MASK__IO_CA_CPL__SHIFT 0x9 |
|---|
| 121354 | #define BIFPLR0_2_PCIE_RP_PIO_MASK__IO_CTO__SHIFT 0xa |
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| 121355 | #define BIFPLR0_2_PCIE_RP_PIO_MASK__MEM_UR_CPL__SHIFT 0x10 |
|---|
| 121356 | #define BIFPLR0_2_PCIE_RP_PIO_MASK__MEM_CA_CPL__SHIFT 0x11 |
|---|
| 121357 | #define BIFPLR0_2_PCIE_RP_PIO_MASK__MEM_CTO__SHIFT 0x12 |
|---|
| 121358 | #define BIFPLR0_2_PCIE_RP_PIO_MASK__CFG_UR_CPL_MASK 0x00000001L |
|---|
| 121359 | #define BIFPLR0_2_PCIE_RP_PIO_MASK__CFG_CA_CPL_MASK 0x00000002L |
|---|
| 121360 | #define BIFPLR0_2_PCIE_RP_PIO_MASK__CFG_CTO_MASK 0x00000004L |
|---|
| 121361 | #define BIFPLR0_2_PCIE_RP_PIO_MASK__IO_UR_CPL_MASK 0x00000100L |
|---|
| 121362 | #define BIFPLR0_2_PCIE_RP_PIO_MASK__IO_CA_CPL_MASK 0x00000200L |
|---|
| 121363 | #define BIFPLR0_2_PCIE_RP_PIO_MASK__IO_CTO_MASK 0x00000400L |
|---|
| 121364 | #define BIFPLR0_2_PCIE_RP_PIO_MASK__MEM_UR_CPL_MASK 0x00010000L |
|---|
| 121365 | #define BIFPLR0_2_PCIE_RP_PIO_MASK__MEM_CA_CPL_MASK 0x00020000L |
|---|
| 121366 | #define BIFPLR0_2_PCIE_RP_PIO_MASK__MEM_CTO_MASK 0x00040000L |
|---|
| 121367 | //BIFPLR0_2_PCIE_RP_PIO_SEVERITY |
|---|
| 121368 | #define BIFPLR0_2_PCIE_RP_PIO_SEVERITY__CFG_UR_CPL__SHIFT 0x0 |
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| 121369 | #define BIFPLR0_2_PCIE_RP_PIO_SEVERITY__CFG_CA_CPL__SHIFT 0x1 |
|---|
| 121370 | #define BIFPLR0_2_PCIE_RP_PIO_SEVERITY__CFG_CTO__SHIFT 0x2 |
|---|
| 121371 | #define BIFPLR0_2_PCIE_RP_PIO_SEVERITY__IO_UR_CPL__SHIFT 0x8 |
|---|
| 121372 | #define BIFPLR0_2_PCIE_RP_PIO_SEVERITY__IO_CA_CPL__SHIFT 0x9 |
|---|
| 121373 | #define BIFPLR0_2_PCIE_RP_PIO_SEVERITY__IO_CTO__SHIFT 0xa |
|---|
| 121374 | #define BIFPLR0_2_PCIE_RP_PIO_SEVERITY__MEM_UR_CPL__SHIFT 0x10 |
|---|
| 121375 | #define BIFPLR0_2_PCIE_RP_PIO_SEVERITY__MEM_CA_CPL__SHIFT 0x11 |
|---|
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|---|
| 121377 | #define BIFPLR0_2_PCIE_RP_PIO_SEVERITY__CFG_UR_CPL_MASK 0x00000001L |
|---|
| 121378 | #define BIFPLR0_2_PCIE_RP_PIO_SEVERITY__CFG_CA_CPL_MASK 0x00000002L |
|---|
| 121379 | #define BIFPLR0_2_PCIE_RP_PIO_SEVERITY__CFG_CTO_MASK 0x00000004L |
|---|
| 121380 | #define BIFPLR0_2_PCIE_RP_PIO_SEVERITY__IO_UR_CPL_MASK 0x00000100L |
|---|
| 121381 | #define BIFPLR0_2_PCIE_RP_PIO_SEVERITY__IO_CA_CPL_MASK 0x00000200L |
|---|
| 121382 | #define BIFPLR0_2_PCIE_RP_PIO_SEVERITY__IO_CTO_MASK 0x00000400L |
|---|
| 121383 | #define BIFPLR0_2_PCIE_RP_PIO_SEVERITY__MEM_UR_CPL_MASK 0x00010000L |
|---|
| 121384 | #define BIFPLR0_2_PCIE_RP_PIO_SEVERITY__MEM_CA_CPL_MASK 0x00020000L |
|---|
| 121385 | #define BIFPLR0_2_PCIE_RP_PIO_SEVERITY__MEM_CTO_MASK 0x00040000L |
|---|
| 121386 | //BIFPLR0_2_PCIE_RP_PIO_SYSERROR |
|---|
| 121387 | #define BIFPLR0_2_PCIE_RP_PIO_SYSERROR__CFG_UR_CPL__SHIFT 0x0 |
|---|
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|---|
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|---|
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|---|
| 121391 | #define BIFPLR0_2_PCIE_RP_PIO_SYSERROR__IO_CA_CPL__SHIFT 0x9 |
|---|
| 121392 | #define BIFPLR0_2_PCIE_RP_PIO_SYSERROR__IO_CTO__SHIFT 0xa |
|---|
| 121393 | #define BIFPLR0_2_PCIE_RP_PIO_SYSERROR__MEM_UR_CPL__SHIFT 0x10 |
|---|
| 121394 | #define BIFPLR0_2_PCIE_RP_PIO_SYSERROR__MEM_CA_CPL__SHIFT 0x11 |
|---|
| 121395 | #define BIFPLR0_2_PCIE_RP_PIO_SYSERROR__MEM_CTO__SHIFT 0x12 |
|---|
| 121396 | #define BIFPLR0_2_PCIE_RP_PIO_SYSERROR__CFG_UR_CPL_MASK 0x00000001L |
|---|
| 121397 | #define BIFPLR0_2_PCIE_RP_PIO_SYSERROR__CFG_CA_CPL_MASK 0x00000002L |
|---|
| 121398 | #define BIFPLR0_2_PCIE_RP_PIO_SYSERROR__CFG_CTO_MASK 0x00000004L |
|---|
| 121399 | #define BIFPLR0_2_PCIE_RP_PIO_SYSERROR__IO_UR_CPL_MASK 0x00000100L |
|---|
| 121400 | #define BIFPLR0_2_PCIE_RP_PIO_SYSERROR__IO_CA_CPL_MASK 0x00000200L |
|---|
| 121401 | #define BIFPLR0_2_PCIE_RP_PIO_SYSERROR__IO_CTO_MASK 0x00000400L |
|---|
| 121402 | #define BIFPLR0_2_PCIE_RP_PIO_SYSERROR__MEM_UR_CPL_MASK 0x00010000L |
|---|
| 121403 | #define BIFPLR0_2_PCIE_RP_PIO_SYSERROR__MEM_CA_CPL_MASK 0x00020000L |
|---|
| 121404 | #define BIFPLR0_2_PCIE_RP_PIO_SYSERROR__MEM_CTO_MASK 0x00040000L |
|---|
| 121405 | //BIFPLR0_2_PCIE_RP_PIO_EXCEPTION |
|---|
| 121406 | #define BIFPLR0_2_PCIE_RP_PIO_EXCEPTION__CFG_UR_CPL__SHIFT 0x0 |
|---|
| 121407 | #define BIFPLR0_2_PCIE_RP_PIO_EXCEPTION__CFG_CA_CPL__SHIFT 0x1 |
|---|
| 121408 | #define BIFPLR0_2_PCIE_RP_PIO_EXCEPTION__CFG_CTO__SHIFT 0x2 |
|---|
| 121409 | #define BIFPLR0_2_PCIE_RP_PIO_EXCEPTION__IO_UR_CPL__SHIFT 0x8 |
|---|
| 121410 | #define BIFPLR0_2_PCIE_RP_PIO_EXCEPTION__IO_CA_CPL__SHIFT 0x9 |
|---|
| 121411 | #define BIFPLR0_2_PCIE_RP_PIO_EXCEPTION__IO_CTO__SHIFT 0xa |
|---|
| 121412 | #define BIFPLR0_2_PCIE_RP_PIO_EXCEPTION__MEM_UR_CPL__SHIFT 0x10 |
|---|
| 121413 | #define BIFPLR0_2_PCIE_RP_PIO_EXCEPTION__MEM_CA_CPL__SHIFT 0x11 |
|---|
| 121414 | #define BIFPLR0_2_PCIE_RP_PIO_EXCEPTION__MEM_CTO__SHIFT 0x12 |
|---|
| 121415 | #define BIFPLR0_2_PCIE_RP_PIO_EXCEPTION__CFG_UR_CPL_MASK 0x00000001L |
|---|
| 121416 | #define BIFPLR0_2_PCIE_RP_PIO_EXCEPTION__CFG_CA_CPL_MASK 0x00000002L |
|---|
| 121417 | #define BIFPLR0_2_PCIE_RP_PIO_EXCEPTION__CFG_CTO_MASK 0x00000004L |
|---|
| 121418 | #define BIFPLR0_2_PCIE_RP_PIO_EXCEPTION__IO_UR_CPL_MASK 0x00000100L |
|---|
| 121419 | #define BIFPLR0_2_PCIE_RP_PIO_EXCEPTION__IO_CA_CPL_MASK 0x00000200L |
|---|
| 121420 | #define BIFPLR0_2_PCIE_RP_PIO_EXCEPTION__IO_CTO_MASK 0x00000400L |
|---|
| 121421 | #define BIFPLR0_2_PCIE_RP_PIO_EXCEPTION__MEM_UR_CPL_MASK 0x00010000L |
|---|
| 121422 | #define BIFPLR0_2_PCIE_RP_PIO_EXCEPTION__MEM_CA_CPL_MASK 0x00020000L |
|---|
| 121423 | #define BIFPLR0_2_PCIE_RP_PIO_EXCEPTION__MEM_CTO_MASK 0x00040000L |
|---|
| 121424 | //BIFPLR0_2_PCIE_RP_PIO_HDR_LOG0 |
|---|
| 121425 | #define BIFPLR0_2_PCIE_RP_PIO_HDR_LOG0__TLP_HDR__SHIFT 0x0 |
|---|
| 121426 | #define BIFPLR0_2_PCIE_RP_PIO_HDR_LOG0__TLP_HDR_MASK 0xFFFFFFFFL |
|---|
| 121427 | //BIFPLR0_2_PCIE_RP_PIO_HDR_LOG1 |
|---|
| 121428 | #define BIFPLR0_2_PCIE_RP_PIO_HDR_LOG1__TLP_HDR__SHIFT 0x0 |
|---|
| 121429 | #define BIFPLR0_2_PCIE_RP_PIO_HDR_LOG1__TLP_HDR_MASK 0xFFFFFFFFL |
|---|
| 121430 | //BIFPLR0_2_PCIE_RP_PIO_HDR_LOG2 |
|---|
| 121431 | #define BIFPLR0_2_PCIE_RP_PIO_HDR_LOG2__TLP_HDR__SHIFT 0x0 |
|---|
| 121432 | #define BIFPLR0_2_PCIE_RP_PIO_HDR_LOG2__TLP_HDR_MASK 0xFFFFFFFFL |
|---|
| 121433 | //BIFPLR0_2_PCIE_RP_PIO_HDR_LOG3 |
|---|
| 121434 | #define BIFPLR0_2_PCIE_RP_PIO_HDR_LOG3__TLP_HDR__SHIFT 0x0 |
|---|
| 121435 | #define BIFPLR0_2_PCIE_RP_PIO_HDR_LOG3__TLP_HDR_MASK 0xFFFFFFFFL |
|---|
| 121436 | //BIFPLR0_2_PCIE_RP_PIO_PREFIX_LOG0 |
|---|
| 121437 | #define BIFPLR0_2_PCIE_RP_PIO_PREFIX_LOG0__TLP_PREFIX__SHIFT 0x0 |
|---|
| 121438 | #define BIFPLR0_2_PCIE_RP_PIO_PREFIX_LOG0__TLP_PREFIX_MASK 0xFFFFFFFFL |
|---|
| 121439 | //BIFPLR0_2_PCIE_RP_PIO_PREFIX_LOG1 |
|---|
| 121440 | #define BIFPLR0_2_PCIE_RP_PIO_PREFIX_LOG1__TLP_PREFIX__SHIFT 0x0 |
|---|
| 121441 | #define BIFPLR0_2_PCIE_RP_PIO_PREFIX_LOG1__TLP_PREFIX_MASK 0xFFFFFFFFL |
|---|
| 121442 | //BIFPLR0_2_PCIE_RP_PIO_PREFIX_LOG2 |
|---|
| 121443 | #define BIFPLR0_2_PCIE_RP_PIO_PREFIX_LOG2__TLP_PREFIX__SHIFT 0x0 |
|---|
| 121444 | #define BIFPLR0_2_PCIE_RP_PIO_PREFIX_LOG2__TLP_PREFIX_MASK 0xFFFFFFFFL |
|---|
| 121445 | //BIFPLR0_2_PCIE_RP_PIO_PREFIX_LOG3 |
|---|
| 121446 | #define BIFPLR0_2_PCIE_RP_PIO_PREFIX_LOG3__TLP_PREFIX__SHIFT 0x0 |
|---|
| 121447 | #define BIFPLR0_2_PCIE_RP_PIO_PREFIX_LOG3__TLP_PREFIX_MASK 0xFFFFFFFFL |
|---|
| 121448 | //BIFPLR0_2_PCIE_ESM_CAP_LIST |
|---|
| 121449 | #define BIFPLR0_2_PCIE_ESM_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 121450 | #define BIFPLR0_2_PCIE_ESM_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 121451 | #define BIFPLR0_2_PCIE_ESM_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 121452 | #define BIFPLR0_2_PCIE_ESM_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 121453 | #define BIFPLR0_2_PCIE_ESM_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 121454 | #define BIFPLR0_2_PCIE_ESM_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 121455 | //BIFPLR0_2_PCIE_ESM_HEADER_1 |
|---|
| 121456 | #define 0x0 |
|---|
| 121457 | #define 0x10 |
|---|
| 121458 | #define 0x14 |
|---|
| 121459 | #define 0x0000FFFFL |
|---|
| 121460 | #define 0x000F0000L |
|---|
| 121461 | #define 0xFFF00000L |
|---|
| 121462 | //BIFPLR0_2_PCIE_ESM_HEADER_2 |
|---|
| 121463 | #define 0x0 |
|---|
| 121464 | #define 0xFFFFL |
|---|
| 121465 | //BIFPLR0_2_PCIE_ESM_STATUS |
|---|
| 121466 | #define BIFPLR0_2_PCIE_ESM_STATUS__MIN_TIME_IN_EI_VAL__SHIFT 0x0 |
|---|
| 121467 | #define BIFPLR0_2_PCIE_ESM_STATUS__MIN_TIME_IN_EI_SCALE__SHIFT 0x9 |
|---|
| 121468 | #define BIFPLR0_2_PCIE_ESM_STATUS__MIN_TIME_IN_EI_VAL_MASK 0x01FFL |
|---|
| 121469 | #define BIFPLR0_2_PCIE_ESM_STATUS__MIN_TIME_IN_EI_SCALE_MASK 0x0E00L |
|---|
| 121470 | //BIFPLR0_2_PCIE_ESM_CTRL |
|---|
| 121471 | #define BIFPLR0_2_PCIE_ESM_CTRL__ESM_GEN_3_DATA_RATE__SHIFT 0x0 |
|---|
| 121472 | #define BIFPLR0_2_PCIE_ESM_CTRL__ESM_GEN_4_DATA_RATE__SHIFT 0x8 |
|---|
| 121473 | #define BIFPLR0_2_PCIE_ESM_CTRL__ESM_ENABLED__SHIFT 0xf |
|---|
| 121474 | #define BIFPLR0_2_PCIE_ESM_CTRL__ESM_GEN_3_DATA_RATE_MASK 0x007FL |
|---|
| 121475 | #define BIFPLR0_2_PCIE_ESM_CTRL__ESM_GEN_4_DATA_RATE_MASK 0x7F00L |
|---|
| 121476 | #define BIFPLR0_2_PCIE_ESM_CTRL__ESM_ENABLED_MASK 0x8000L |
|---|
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| 121952 | #define BIFPLR1_2_DEVICE_ID__DEVICE_ID_MASK 0xFFFFL |
|---|
| 121953 | //BIFPLR1_2_COMMAND |
|---|
| 121954 | #define BIFPLR1_2_COMMAND__IO_ACCESS_EN__SHIFT 0x0 |
|---|
| 121955 | #define BIFPLR1_2_COMMAND__MEM_ACCESS_EN__SHIFT 0x1 |
|---|
| 121956 | #define BIFPLR1_2_COMMAND__BUS_MASTER_EN__SHIFT 0x2 |
|---|
| 121957 | #define BIFPLR1_2_COMMAND__SPECIAL_CYCLE_EN__SHIFT 0x3 |
|---|
| 121958 | #define BIFPLR1_2_COMMAND__MEM_WRITE_INVALIDATE_EN__SHIFT 0x4 |
|---|
| 121959 | #define BIFPLR1_2_COMMAND__PAL_SNOOP_EN__SHIFT 0x5 |
|---|
| 121960 | #define BIFPLR1_2_COMMAND__PARITY_ERROR_RESPONSE__SHIFT 0x6 |
|---|
| 121961 | #define BIFPLR1_2_COMMAND__AD_STEPPING__SHIFT 0x7 |
|---|
| 121962 | #define BIFPLR1_2_COMMAND__SERR_EN__SHIFT 0x8 |
|---|
| 121963 | #define BIFPLR1_2_COMMAND__FAST_B2B_EN__SHIFT 0x9 |
|---|
| 121964 | #define BIFPLR1_2_COMMAND__INT_DIS__SHIFT 0xa |
|---|
| 121965 | #define BIFPLR1_2_COMMAND__IO_ACCESS_EN_MASK 0x0001L |
|---|
| 121966 | #define BIFPLR1_2_COMMAND__MEM_ACCESS_EN_MASK 0x0002L |
|---|
| 121967 | #define BIFPLR1_2_COMMAND__BUS_MASTER_EN_MASK 0x0004L |
|---|
| 121968 | #define BIFPLR1_2_COMMAND__SPECIAL_CYCLE_EN_MASK 0x0008L |
|---|
| 121969 | #define BIFPLR1_2_COMMAND__MEM_WRITE_INVALIDATE_EN_MASK 0x0010L |
|---|
| 121970 | #define BIFPLR1_2_COMMAND__PAL_SNOOP_EN_MASK 0x0020L |
|---|
| 121971 | #define BIFPLR1_2_COMMAND__PARITY_ERROR_RESPONSE_MASK 0x0040L |
|---|
| 121972 | #define BIFPLR1_2_COMMAND__AD_STEPPING_MASK 0x0080L |
|---|
| 121973 | #define BIFPLR1_2_COMMAND__SERR_EN_MASK 0x0100L |
|---|
| 121974 | #define BIFPLR1_2_COMMAND__FAST_B2B_EN_MASK 0x0200L |
|---|
| 121975 | #define BIFPLR1_2_COMMAND__INT_DIS_MASK 0x0400L |
|---|
| 121976 | //BIFPLR1_2_STATUS |
|---|
| 121977 | #define BIFPLR1_2_STATUS__IMMEDIATE_READINESS__SHIFT 0x0 |
|---|
| 121978 | #define BIFPLR1_2_STATUS__INT_STATUS__SHIFT 0x3 |
|---|
| 121979 | #define BIFPLR1_2_STATUS__CAP_LIST__SHIFT 0x4 |
|---|
| 121980 | #define BIFPLR1_2_STATUS__PCI_66_CAP__SHIFT 0x5 |
|---|
| 121981 | #define BIFPLR1_2_STATUS__FAST_BACK_CAPABLE__SHIFT 0x7 |
|---|
| 121982 | #define BIFPLR1_2_STATUS__MASTER_DATA_PARITY_ERROR__SHIFT 0x8 |
|---|
| 121983 | #define BIFPLR1_2_STATUS__DEVSEL_TIMING__SHIFT 0x9 |
|---|
| 121984 | #define BIFPLR1_2_STATUS__SIGNAL_TARGET_ABORT__SHIFT 0xb |
|---|
| 121985 | #define BIFPLR1_2_STATUS__RECEIVED_TARGET_ABORT__SHIFT 0xc |
|---|
| 121986 | #define BIFPLR1_2_STATUS__RECEIVED_MASTER_ABORT__SHIFT 0xd |
|---|
| 121987 | #define BIFPLR1_2_STATUS__SIGNALED_SYSTEM_ERROR__SHIFT 0xe |
|---|
| 121988 | #define BIFPLR1_2_STATUS__PARITY_ERROR_DETECTED__SHIFT 0xf |
|---|
| 121989 | #define BIFPLR1_2_STATUS__IMMEDIATE_READINESS_MASK 0x0001L |
|---|
| 121990 | #define BIFPLR1_2_STATUS__INT_STATUS_MASK 0x0008L |
|---|
| 121991 | #define BIFPLR1_2_STATUS__CAP_LIST_MASK 0x0010L |
|---|
| 121992 | #define BIFPLR1_2_STATUS__PCI_66_CAP_MASK 0x0020L |
|---|
| 121993 | #define BIFPLR1_2_STATUS__FAST_BACK_CAPABLE_MASK 0x0080L |
|---|
| 121994 | #define BIFPLR1_2_STATUS__MASTER_DATA_PARITY_ERROR_MASK 0x0100L |
|---|
| 121995 | #define BIFPLR1_2_STATUS__DEVSEL_TIMING_MASK 0x0600L |
|---|
| 121996 | #define BIFPLR1_2_STATUS__SIGNAL_TARGET_ABORT_MASK 0x0800L |
|---|
| 121997 | #define BIFPLR1_2_STATUS__RECEIVED_TARGET_ABORT_MASK 0x1000L |
|---|
| 121998 | #define BIFPLR1_2_STATUS__RECEIVED_MASTER_ABORT_MASK 0x2000L |
|---|
| 121999 | #define BIFPLR1_2_STATUS__SIGNALED_SYSTEM_ERROR_MASK 0x4000L |
|---|
| 122000 | #define BIFPLR1_2_STATUS__PARITY_ERROR_DETECTED_MASK 0x8000L |
|---|
| 122001 | //BIFPLR1_2_REVISION_ID |
|---|
| 122002 | #define BIFPLR1_2_REVISION_ID__MINOR_REV_ID__SHIFT 0x0 |
|---|
| 122003 | #define BIFPLR1_2_REVISION_ID__MAJOR_REV_ID__SHIFT 0x4 |
|---|
| 122004 | #define BIFPLR1_2_REVISION_ID__MINOR_REV_ID_MASK 0x0FL |
|---|
| 122005 | #define BIFPLR1_2_REVISION_ID__MAJOR_REV_ID_MASK 0xF0L |
|---|
| 122006 | //BIFPLR1_2_PROG_INTERFACE |
|---|
| 122007 | #define BIFPLR1_2_PROG_INTERFACE__PROG_INTERFACE__SHIFT 0x0 |
|---|
| 122008 | #define BIFPLR1_2_PROG_INTERFACE__PROG_INTERFACE_MASK 0xFFL |
|---|
| 122009 | //BIFPLR1_2_SUB_CLASS |
|---|
| 122010 | #define BIFPLR1_2_SUB_CLASS__SUB_CLASS__SHIFT 0x0 |
|---|
| 122011 | #define BIFPLR1_2_SUB_CLASS__SUB_CLASS_MASK 0xFFL |
|---|
| 122012 | //BIFPLR1_2_BASE_CLASS |
|---|
| 122013 | #define BIFPLR1_2_BASE_CLASS__BASE_CLASS__SHIFT 0x0 |
|---|
| 122014 | #define BIFPLR1_2_BASE_CLASS__BASE_CLASS_MASK 0xFFL |
|---|
| 122015 | //BIFPLR1_2_CACHE_LINE |
|---|
| 122016 | #define BIFPLR1_2_CACHE_LINE__CACHE_LINE_SIZE__SHIFT 0x0 |
|---|
| 122017 | #define BIFPLR1_2_CACHE_LINE__CACHE_LINE_SIZE_MASK 0xFFL |
|---|
| 122018 | //BIFPLR1_2_LATENCY |
|---|
| 122019 | #define BIFPLR1_2_LATENCY__LATENCY_TIMER__SHIFT 0x0 |
|---|
| 122020 | #define BIFPLR1_2_LATENCY__LATENCY_TIMER_MASK 0xFFL |
|---|
| 122021 | //BIFPLR1_2_HEADER |
|---|
| 122022 | #define 0x0 |
|---|
| 122023 | #define 0x7 |
|---|
| 122024 | #define 0x7FL |
|---|
| 122025 | #define 0x80L |
|---|
| 122026 | //BIFPLR1_2_BIST |
|---|
| 122027 | #define BIFPLR1_2_BIST__BIST_COMP__SHIFT 0x0 |
|---|
| 122028 | #define BIFPLR1_2_BIST__BIST_STRT__SHIFT 0x6 |
|---|
| 122029 | #define BIFPLR1_2_BIST__BIST_CAP__SHIFT 0x7 |
|---|
| 122030 | #define BIFPLR1_2_BIST__BIST_COMP_MASK 0x0FL |
|---|
| 122031 | #define BIFPLR1_2_BIST__BIST_STRT_MASK 0x40L |
|---|
| 122032 | #define BIFPLR1_2_BIST__BIST_CAP_MASK 0x80L |
|---|
| 122033 | //BIFPLR1_2_SUB_BUS_NUMBER_LATENCY |
|---|
| 122034 | #define BIFPLR1_2_SUB_BUS_NUMBER_LATENCY__PRIMARY_BUS__SHIFT 0x0 |
|---|
| 122035 | #define BIFPLR1_2_SUB_BUS_NUMBER_LATENCY__SECONDARY_BUS__SHIFT 0x8 |
|---|
| 122036 | #define BIFPLR1_2_SUB_BUS_NUMBER_LATENCY__SUB_BUS_NUM__SHIFT 0x10 |
|---|
| 122037 | #define BIFPLR1_2_SUB_BUS_NUMBER_LATENCY__SECONDARY_LATENCY_TIMER__SHIFT 0x18 |
|---|
| 122038 | #define BIFPLR1_2_SUB_BUS_NUMBER_LATENCY__PRIMARY_BUS_MASK 0x000000FFL |
|---|
| 122039 | #define BIFPLR1_2_SUB_BUS_NUMBER_LATENCY__SECONDARY_BUS_MASK 0x0000FF00L |
|---|
| 122040 | #define BIFPLR1_2_SUB_BUS_NUMBER_LATENCY__SUB_BUS_NUM_MASK 0x00FF0000L |
|---|
| 122041 | #define BIFPLR1_2_SUB_BUS_NUMBER_LATENCY__SECONDARY_LATENCY_TIMER_MASK 0xFF000000L |
|---|
| 122042 | //BIFPLR1_2_IO_BASE_LIMIT |
|---|
| 122043 | #define BIFPLR1_2_IO_BASE_LIMIT__IO_BASE_TYPE__SHIFT 0x0 |
|---|
| 122044 | #define BIFPLR1_2_IO_BASE_LIMIT__IO_BASE__SHIFT 0x4 |
|---|
| 122045 | #define BIFPLR1_2_IO_BASE_LIMIT__IO_LIMIT_TYPE__SHIFT 0x8 |
|---|
| 122046 | #define BIFPLR1_2_IO_BASE_LIMIT__IO_LIMIT__SHIFT 0xc |
|---|
| 122047 | #define BIFPLR1_2_IO_BASE_LIMIT__IO_BASE_TYPE_MASK 0x000FL |
|---|
| 122048 | #define BIFPLR1_2_IO_BASE_LIMIT__IO_BASE_MASK 0x00F0L |
|---|
| 122049 | #define BIFPLR1_2_IO_BASE_LIMIT__IO_LIMIT_TYPE_MASK 0x0F00L |
|---|
| 122050 | #define BIFPLR1_2_IO_BASE_LIMIT__IO_LIMIT_MASK 0xF000L |
|---|
| 122051 | //BIFPLR1_2_SECONDARY_STATUS |
|---|
| 122052 | #define BIFPLR1_2_SECONDARY_STATUS__PCI_66_CAP__SHIFT 0x5 |
|---|
| 122053 | #define BIFPLR1_2_SECONDARY_STATUS__FAST_BACK_CAPABLE__SHIFT 0x7 |
|---|
| 122054 | #define BIFPLR1_2_SECONDARY_STATUS__MASTER_DATA_PARITY_ERROR__SHIFT 0x8 |
|---|
| 122055 | #define BIFPLR1_2_SECONDARY_STATUS__DEVSEL_TIMING__SHIFT 0x9 |
|---|
| 122056 | #define BIFPLR1_2_SECONDARY_STATUS__SIGNAL_TARGET_ABORT__SHIFT 0xb |
|---|
| 122057 | #define BIFPLR1_2_SECONDARY_STATUS__RECEIVED_TARGET_ABORT__SHIFT 0xc |
|---|
| 122058 | #define BIFPLR1_2_SECONDARY_STATUS__RECEIVED_MASTER_ABORT__SHIFT 0xd |
|---|
| 122059 | #define BIFPLR1_2_SECONDARY_STATUS__RECEIVED_SYSTEM_ERROR__SHIFT 0xe |
|---|
| 122060 | #define BIFPLR1_2_SECONDARY_STATUS__PARITY_ERROR_DETECTED__SHIFT 0xf |
|---|
| 122061 | #define BIFPLR1_2_SECONDARY_STATUS__PCI_66_CAP_MASK 0x0020L |
|---|
| 122062 | #define BIFPLR1_2_SECONDARY_STATUS__FAST_BACK_CAPABLE_MASK 0x0080L |
|---|
| 122063 | #define BIFPLR1_2_SECONDARY_STATUS__MASTER_DATA_PARITY_ERROR_MASK 0x0100L |
|---|
| 122064 | #define BIFPLR1_2_SECONDARY_STATUS__DEVSEL_TIMING_MASK 0x0600L |
|---|
| 122065 | #define BIFPLR1_2_SECONDARY_STATUS__SIGNAL_TARGET_ABORT_MASK 0x0800L |
|---|
| 122066 | #define BIFPLR1_2_SECONDARY_STATUS__RECEIVED_TARGET_ABORT_MASK 0x1000L |
|---|
| 122067 | #define BIFPLR1_2_SECONDARY_STATUS__RECEIVED_MASTER_ABORT_MASK 0x2000L |
|---|
| 122068 | #define BIFPLR1_2_SECONDARY_STATUS__RECEIVED_SYSTEM_ERROR_MASK 0x4000L |
|---|
| 122069 | #define BIFPLR1_2_SECONDARY_STATUS__PARITY_ERROR_DETECTED_MASK 0x8000L |
|---|
| 122070 | //BIFPLR1_2_MEM_BASE_LIMIT |
|---|
| 122071 | #define BIFPLR1_2_MEM_BASE_LIMIT__MEM_BASE_TYPE__SHIFT 0x0 |
|---|
| 122072 | #define BIFPLR1_2_MEM_BASE_LIMIT__MEM_BASE_31_20__SHIFT 0x4 |
|---|
| 122073 | #define BIFPLR1_2_MEM_BASE_LIMIT__MEM_LIMIT_TYPE__SHIFT 0x10 |
|---|
| 122074 | #define BIFPLR1_2_MEM_BASE_LIMIT__MEM_LIMIT_31_20__SHIFT 0x14 |
|---|
| 122075 | #define BIFPLR1_2_MEM_BASE_LIMIT__MEM_BASE_TYPE_MASK 0x0000000FL |
|---|
| 122076 | #define BIFPLR1_2_MEM_BASE_LIMIT__MEM_BASE_31_20_MASK 0x0000FFF0L |
|---|
| 122077 | #define BIFPLR1_2_MEM_BASE_LIMIT__MEM_LIMIT_TYPE_MASK 0x000F0000L |
|---|
| 122078 | #define BIFPLR1_2_MEM_BASE_LIMIT__MEM_LIMIT_31_20_MASK 0xFFF00000L |
|---|
| 122079 | //BIFPLR1_2_PREF_BASE_LIMIT |
|---|
| 122080 | #define BIFPLR1_2_PREF_BASE_LIMIT__PREF_MEM_BASE_TYPE__SHIFT 0x0 |
|---|
| 122081 | #define BIFPLR1_2_PREF_BASE_LIMIT__PREF_MEM_BASE_31_20__SHIFT 0x4 |
|---|
| 122082 | #define BIFPLR1_2_PREF_BASE_LIMIT__PREF_MEM_LIMIT_TYPE__SHIFT 0x10 |
|---|
| 122083 | #define BIFPLR1_2_PREF_BASE_LIMIT__PREF_MEM_LIMIT_31_20__SHIFT 0x14 |
|---|
| 122084 | #define BIFPLR1_2_PREF_BASE_LIMIT__PREF_MEM_BASE_TYPE_MASK 0x0000000FL |
|---|
| 122085 | #define BIFPLR1_2_PREF_BASE_LIMIT__PREF_MEM_BASE_31_20_MASK 0x0000FFF0L |
|---|
| 122086 | #define BIFPLR1_2_PREF_BASE_LIMIT__PREF_MEM_LIMIT_TYPE_MASK 0x000F0000L |
|---|
| 122087 | #define BIFPLR1_2_PREF_BASE_LIMIT__PREF_MEM_LIMIT_31_20_MASK 0xFFF00000L |
|---|
| 122088 | //BIFPLR1_2_PREF_BASE_UPPER |
|---|
| 122089 | #define BIFPLR1_2_PREF_BASE_UPPER__PREF_BASE_UPPER__SHIFT 0x0 |
|---|
| 122090 | #define BIFPLR1_2_PREF_BASE_UPPER__PREF_BASE_UPPER_MASK 0xFFFFFFFFL |
|---|
| 122091 | //BIFPLR1_2_PREF_LIMIT_UPPER |
|---|
| 122092 | #define BIFPLR1_2_PREF_LIMIT_UPPER__PREF_LIMIT_UPPER__SHIFT 0x0 |
|---|
| 122093 | #define BIFPLR1_2_PREF_LIMIT_UPPER__PREF_LIMIT_UPPER_MASK 0xFFFFFFFFL |
|---|
| 122094 | //BIFPLR1_2_IO_BASE_LIMIT_HI |
|---|
| 122095 | #define BIFPLR1_2_IO_BASE_LIMIT_HI__IO_BASE_31_16__SHIFT 0x0 |
|---|
| 122096 | #define BIFPLR1_2_IO_BASE_LIMIT_HI__IO_LIMIT_31_16__SHIFT 0x10 |
|---|
| 122097 | #define BIFPLR1_2_IO_BASE_LIMIT_HI__IO_BASE_31_16_MASK 0x0000FFFFL |
|---|
| 122098 | #define BIFPLR1_2_IO_BASE_LIMIT_HI__IO_LIMIT_31_16_MASK 0xFFFF0000L |
|---|
| 122099 | //BIFPLR1_2_CAP_PTR |
|---|
| 122100 | #define BIFPLR1_2_CAP_PTR__CAP_PTR__SHIFT 0x0 |
|---|
| 122101 | #define BIFPLR1_2_CAP_PTR__CAP_PTR_MASK 0xFFL |
|---|
| 122102 | //BIFPLR1_2_INTERRUPT_LINE |
|---|
| 122103 | #define BIFPLR1_2_INTERRUPT_LINE__INTERRUPT_LINE__SHIFT 0x0 |
|---|
| 122104 | #define BIFPLR1_2_INTERRUPT_LINE__INTERRUPT_LINE_MASK 0xFFL |
|---|
| 122105 | //BIFPLR1_2_INTERRUPT_PIN |
|---|
| 122106 | #define BIFPLR1_2_INTERRUPT_PIN__INTERRUPT_PIN__SHIFT 0x0 |
|---|
| 122107 | #define BIFPLR1_2_INTERRUPT_PIN__INTERRUPT_PIN_MASK 0xFFL |
|---|
| 122108 | //BIFPLR1_2_EXT_BRIDGE_CNTL |
|---|
| 122109 | #define BIFPLR1_2_EXT_BRIDGE_CNTL__IO_PORT_80_EN__SHIFT 0x0 |
|---|
| 122110 | #define BIFPLR1_2_EXT_BRIDGE_CNTL__IO_PORT_80_EN_MASK 0x01L |
|---|
| 122111 | //BIFPLR1_2_PMI_CAP_LIST |
|---|
| 122112 | #define BIFPLR1_2_PMI_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 122113 | #define BIFPLR1_2_PMI_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
|---|
| 122114 | #define BIFPLR1_2_PMI_CAP_LIST__CAP_ID_MASK 0x00FFL |
|---|
| 122115 | #define BIFPLR1_2_PMI_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
|---|
| 122116 | //BIFPLR1_2_PMI_CAP |
|---|
| 122117 | #define BIFPLR1_2_PMI_CAP__VERSION__SHIFT 0x0 |
|---|
| 122118 | #define BIFPLR1_2_PMI_CAP__PME_CLOCK__SHIFT 0x3 |
|---|
| 122119 | #define BIFPLR1_2_PMI_CAP__IMMEDIATE_READINESS_ON_RETURN_TO_D0__SHIFT 0x4 |
|---|
| 122120 | #define BIFPLR1_2_PMI_CAP__DEV_SPECIFIC_INIT__SHIFT 0x5 |
|---|
| 122121 | #define BIFPLR1_2_PMI_CAP__AUX_CURRENT__SHIFT 0x6 |
|---|
| 122122 | #define BIFPLR1_2_PMI_CAP__D1_SUPPORT__SHIFT 0x9 |
|---|
| 122123 | #define BIFPLR1_2_PMI_CAP__D2_SUPPORT__SHIFT 0xa |
|---|
| 122124 | #define BIFPLR1_2_PMI_CAP__PME_SUPPORT__SHIFT 0xb |
|---|
| 122125 | #define BIFPLR1_2_PMI_CAP__VERSION_MASK 0x0007L |
|---|
| 122126 | #define BIFPLR1_2_PMI_CAP__PME_CLOCK_MASK 0x0008L |
|---|
| 122127 | #define BIFPLR1_2_PMI_CAP__IMMEDIATE_READINESS_ON_RETURN_TO_D0_MASK 0x0010L |
|---|
| 122128 | #define BIFPLR1_2_PMI_CAP__DEV_SPECIFIC_INIT_MASK 0x0020L |
|---|
| 122129 | #define BIFPLR1_2_PMI_CAP__AUX_CURRENT_MASK 0x01C0L |
|---|
| 122130 | #define BIFPLR1_2_PMI_CAP__D1_SUPPORT_MASK 0x0200L |
|---|
| 122131 | #define BIFPLR1_2_PMI_CAP__D2_SUPPORT_MASK 0x0400L |
|---|
| 122132 | #define BIFPLR1_2_PMI_CAP__PME_SUPPORT_MASK 0xF800L |
|---|
| 122133 | //BIFPLR1_2_PMI_STATUS_CNTL |
|---|
| 122134 | #define BIFPLR1_2_PMI_STATUS_CNTL__POWER_STATE__SHIFT 0x0 |
|---|
| 122135 | #define BIFPLR1_2_PMI_STATUS_CNTL__NO_SOFT_RESET__SHIFT 0x3 |
|---|
| 122136 | #define BIFPLR1_2_PMI_STATUS_CNTL__PME_EN__SHIFT 0x8 |
|---|
| 122137 | #define BIFPLR1_2_PMI_STATUS_CNTL__DATA_SELECT__SHIFT 0x9 |
|---|
| 122138 | #define BIFPLR1_2_PMI_STATUS_CNTL__DATA_SCALE__SHIFT 0xd |
|---|
| 122139 | #define BIFPLR1_2_PMI_STATUS_CNTL__PME_STATUS__SHIFT 0xf |
|---|
| 122140 | #define BIFPLR1_2_PMI_STATUS_CNTL__B2_B3_SUPPORT__SHIFT 0x16 |
|---|
| 122141 | #define BIFPLR1_2_PMI_STATUS_CNTL__BUS_PWR_EN__SHIFT 0x17 |
|---|
| 122142 | #define BIFPLR1_2_PMI_STATUS_CNTL__PMI_DATA__SHIFT 0x18 |
|---|
| 122143 | #define BIFPLR1_2_PMI_STATUS_CNTL__POWER_STATE_MASK 0x00000003L |
|---|
| 122144 | #define BIFPLR1_2_PMI_STATUS_CNTL__NO_SOFT_RESET_MASK 0x00000008L |
|---|
| 122145 | #define BIFPLR1_2_PMI_STATUS_CNTL__PME_EN_MASK 0x00000100L |
|---|
| 122146 | #define BIFPLR1_2_PMI_STATUS_CNTL__DATA_SELECT_MASK 0x00001E00L |
|---|
| 122147 | #define BIFPLR1_2_PMI_STATUS_CNTL__DATA_SCALE_MASK 0x00006000L |
|---|
| 122148 | #define BIFPLR1_2_PMI_STATUS_CNTL__PME_STATUS_MASK 0x00008000L |
|---|
| 122149 | #define BIFPLR1_2_PMI_STATUS_CNTL__B2_B3_SUPPORT_MASK 0x00400000L |
|---|
| 122150 | #define BIFPLR1_2_PMI_STATUS_CNTL__BUS_PWR_EN_MASK 0x00800000L |
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| 122151 | #define BIFPLR1_2_PMI_STATUS_CNTL__PMI_DATA_MASK 0xFF000000L |
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| 122152 | //BIFPLR1_2_PCIE_CAP_LIST |
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| 122155 | #define BIFPLR1_2_PCIE_CAP_LIST__CAP_ID_MASK 0x00FFL |
|---|
| 122156 | #define BIFPLR1_2_PCIE_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
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| 122184 | #define BIFPLR1_2_DEVICE_CAP__CAPTURED_SLOT_POWER_LIMIT_MASK 0x03FC0000L |
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| 122185 | #define BIFPLR1_2_DEVICE_CAP__CAPTURED_SLOT_POWER_SCALE_MASK 0x0C000000L |
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| 122186 | #define BIFPLR1_2_DEVICE_CAP__FLR_CAPABLE_MASK 0x10000000L |
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| 122187 | //BIFPLR1_2_DEVICE_CNTL |
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| 122194 | #define BIFPLR1_2_DEVICE_CNTL__EXTENDED_TAG_EN__SHIFT 0x8 |
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|---|
| 122203 | #define BIFPLR1_2_DEVICE_CNTL__USR_REPORT_EN_MASK 0x0008L |
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| 122204 | #define BIFPLR1_2_DEVICE_CNTL__RELAXED_ORD_EN_MASK 0x0010L |
|---|
| 122205 | #define BIFPLR1_2_DEVICE_CNTL__MAX_PAYLOAD_SIZE_MASK 0x00E0L |
|---|
| 122206 | #define BIFPLR1_2_DEVICE_CNTL__EXTENDED_TAG_EN_MASK 0x0100L |
|---|
| 122207 | #define BIFPLR1_2_DEVICE_CNTL__PHANTOM_FUNC_EN_MASK 0x0200L |
|---|
| 122208 | #define BIFPLR1_2_DEVICE_CNTL__AUX_POWER_PM_EN_MASK 0x0400L |
|---|
| 122209 | #define BIFPLR1_2_DEVICE_CNTL__NO_SNOOP_EN_MASK 0x0800L |
|---|
| 122210 | #define BIFPLR1_2_DEVICE_CNTL__MAX_READ_REQUEST_SIZE_MASK 0x7000L |
|---|
| 122211 | #define BIFPLR1_2_DEVICE_CNTL__BRIDGE_CFG_RETRY_EN_MASK 0x8000L |
|---|
| 122212 | //BIFPLR1_2_DEVICE_STATUS |
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| 122213 | #define BIFPLR1_2_DEVICE_STATUS__CORR_ERR__SHIFT 0x0 |
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| 122216 | #define BIFPLR1_2_DEVICE_STATUS__USR_DETECTED__SHIFT 0x3 |
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| 122218 | #define BIFPLR1_2_DEVICE_STATUS__TRANSACTIONS_PEND__SHIFT 0x5 |
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|---|
| 122220 | #define BIFPLR1_2_DEVICE_STATUS__CORR_ERR_MASK 0x0001L |
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| 122221 | #define BIFPLR1_2_DEVICE_STATUS__NON_FATAL_ERR_MASK 0x0002L |
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|---|
| 122223 | #define BIFPLR1_2_DEVICE_STATUS__USR_DETECTED_MASK 0x0008L |
|---|
| 122224 | #define BIFPLR1_2_DEVICE_STATUS__AUX_PWR_MASK 0x0010L |
|---|
| 122225 | #define BIFPLR1_2_DEVICE_STATUS__TRANSACTIONS_PEND_MASK 0x0020L |
|---|
| 122226 | #define BIFPLR1_2_DEVICE_STATUS__EMER_POWER_REDUCTION_DETECTED_MASK 0x0040L |
|---|
| 122227 | //BIFPLR1_2_LINK_CAP |
|---|
| 122228 | #define BIFPLR1_2_LINK_CAP__LINK_SPEED__SHIFT 0x0 |
|---|
| 122229 | #define BIFPLR1_2_LINK_CAP__LINK_WIDTH__SHIFT 0x4 |
|---|
| 122230 | #define BIFPLR1_2_LINK_CAP__PM_SUPPORT__SHIFT 0xa |
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| 122231 | #define BIFPLR1_2_LINK_CAP__L0S_EXIT_LATENCY__SHIFT 0xc |
|---|
| 122232 | #define BIFPLR1_2_LINK_CAP__L1_EXIT_LATENCY__SHIFT 0xf |
|---|
| 122233 | #define BIFPLR1_2_LINK_CAP__CLOCK_POWER_MANAGEMENT__SHIFT 0x12 |
|---|
| 122234 | #define BIFPLR1_2_LINK_CAP__SURPRISE_DOWN_ERR_REPORTING__SHIFT 0x13 |
|---|
| 122235 | #define BIFPLR1_2_LINK_CAP__DL_ACTIVE_REPORTING_CAPABLE__SHIFT 0x14 |
|---|
| 122236 | #define BIFPLR1_2_LINK_CAP__LINK_BW_NOTIFICATION_CAP__SHIFT 0x15 |
|---|
| 122237 | #define BIFPLR1_2_LINK_CAP__ASPM_OPTIONALITY_COMPLIANCE__SHIFT 0x16 |
|---|
| 122238 | #define BIFPLR1_2_LINK_CAP__PORT_NUMBER__SHIFT 0x18 |
|---|
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|---|
| 122240 | #define BIFPLR1_2_LINK_CAP__LINK_WIDTH_MASK 0x000003F0L |
|---|
| 122241 | #define BIFPLR1_2_LINK_CAP__PM_SUPPORT_MASK 0x00000C00L |
|---|
| 122242 | #define BIFPLR1_2_LINK_CAP__L0S_EXIT_LATENCY_MASK 0x00007000L |
|---|
| 122243 | #define BIFPLR1_2_LINK_CAP__L1_EXIT_LATENCY_MASK 0x00038000L |
|---|
| 122244 | #define BIFPLR1_2_LINK_CAP__CLOCK_POWER_MANAGEMENT_MASK 0x00040000L |
|---|
| 122245 | #define BIFPLR1_2_LINK_CAP__SURPRISE_DOWN_ERR_REPORTING_MASK 0x00080000L |
|---|
| 122246 | #define BIFPLR1_2_LINK_CAP__DL_ACTIVE_REPORTING_CAPABLE_MASK 0x00100000L |
|---|
| 122247 | #define BIFPLR1_2_LINK_CAP__LINK_BW_NOTIFICATION_CAP_MASK 0x00200000L |
|---|
| 122248 | #define BIFPLR1_2_LINK_CAP__ASPM_OPTIONALITY_COMPLIANCE_MASK 0x00400000L |
|---|
| 122249 | #define BIFPLR1_2_LINK_CAP__PORT_NUMBER_MASK 0xFF000000L |
|---|
| 122250 | //BIFPLR1_2_LINK_CNTL |
|---|
| 122251 | #define BIFPLR1_2_LINK_CNTL__PM_CONTROL__SHIFT 0x0 |
|---|
| 122252 | #define BIFPLR1_2_LINK_CNTL__PTM_PROP_DELAY_ADAPT_INTER_B__SHIFT 0x2 |
|---|
| 122253 | #define BIFPLR1_2_LINK_CNTL__READ_CPL_BOUNDARY__SHIFT 0x3 |
|---|
| 122254 | #define BIFPLR1_2_LINK_CNTL__LINK_DIS__SHIFT 0x4 |
|---|
| 122255 | #define BIFPLR1_2_LINK_CNTL__RETRAIN_LINK__SHIFT 0x5 |
|---|
| 122256 | #define BIFPLR1_2_LINK_CNTL__COMMON_CLOCK_CFG__SHIFT 0x6 |
|---|
| 122257 | #define BIFPLR1_2_LINK_CNTL__EXTENDED_SYNC__SHIFT 0x7 |
|---|
| 122258 | #define BIFPLR1_2_LINK_CNTL__CLOCK_POWER_MANAGEMENT_EN__SHIFT 0x8 |
|---|
| 122259 | #define BIFPLR1_2_LINK_CNTL__HW_AUTONOMOUS_WIDTH_DISABLE__SHIFT 0x9 |
|---|
| 122260 | #define BIFPLR1_2_LINK_CNTL__LINK_BW_MANAGEMENT_INT_EN__SHIFT 0xa |
|---|
| 122261 | #define BIFPLR1_2_LINK_CNTL__LINK_AUTONOMOUS_BW_INT_EN__SHIFT 0xb |
|---|
| 122262 | #define BIFPLR1_2_LINK_CNTL__DRS_SIGNALING_CONTROL__SHIFT 0xe |
|---|
| 122263 | #define BIFPLR1_2_LINK_CNTL__PM_CONTROL_MASK 0x0003L |
|---|
| 122264 | #define BIFPLR1_2_LINK_CNTL__PTM_PROP_DELAY_ADAPT_INTER_B_MASK 0x0004L |
|---|
| 122265 | #define BIFPLR1_2_LINK_CNTL__READ_CPL_BOUNDARY_MASK 0x0008L |
|---|
| 122266 | #define BIFPLR1_2_LINK_CNTL__LINK_DIS_MASK 0x0010L |
|---|
| 122267 | #define BIFPLR1_2_LINK_CNTL__RETRAIN_LINK_MASK 0x0020L |
|---|
| 122268 | #define BIFPLR1_2_LINK_CNTL__COMMON_CLOCK_CFG_MASK 0x0040L |
|---|
| 122269 | #define BIFPLR1_2_LINK_CNTL__EXTENDED_SYNC_MASK 0x0080L |
|---|
| 122270 | #define BIFPLR1_2_LINK_CNTL__CLOCK_POWER_MANAGEMENT_EN_MASK 0x0100L |
|---|
| 122271 | #define BIFPLR1_2_LINK_CNTL__HW_AUTONOMOUS_WIDTH_DISABLE_MASK 0x0200L |
|---|
| 122272 | #define BIFPLR1_2_LINK_CNTL__LINK_BW_MANAGEMENT_INT_EN_MASK 0x0400L |
|---|
| 122273 | #define BIFPLR1_2_LINK_CNTL__LINK_AUTONOMOUS_BW_INT_EN_MASK 0x0800L |
|---|
| 122274 | #define BIFPLR1_2_LINK_CNTL__DRS_SIGNALING_CONTROL_MASK 0xC000L |
|---|
| 122275 | //BIFPLR1_2_LINK_STATUS |
|---|
| 122276 | #define BIFPLR1_2_LINK_STATUS__CURRENT_LINK_SPEED__SHIFT 0x0 |
|---|
| 122277 | #define BIFPLR1_2_LINK_STATUS__NEGOTIATED_LINK_WIDTH__SHIFT 0x4 |
|---|
| 122278 | #define BIFPLR1_2_LINK_STATUS__LINK_TRAINING__SHIFT 0xb |
|---|
| 122279 | #define BIFPLR1_2_LINK_STATUS__SLOT_CLOCK_CFG__SHIFT 0xc |
|---|
| 122280 | #define BIFPLR1_2_LINK_STATUS__DL_ACTIVE__SHIFT 0xd |
|---|
| 122281 | #define BIFPLR1_2_LINK_STATUS__LINK_BW_MANAGEMENT_STATUS__SHIFT 0xe |
|---|
| 122282 | #define BIFPLR1_2_LINK_STATUS__LINK_AUTONOMOUS_BW_STATUS__SHIFT 0xf |
|---|
| 122283 | #define BIFPLR1_2_LINK_STATUS__CURRENT_LINK_SPEED_MASK 0x000FL |
|---|
| 122284 | #define BIFPLR1_2_LINK_STATUS__NEGOTIATED_LINK_WIDTH_MASK 0x03F0L |
|---|
| 122285 | #define BIFPLR1_2_LINK_STATUS__LINK_TRAINING_MASK 0x0800L |
|---|
| 122286 | #define BIFPLR1_2_LINK_STATUS__SLOT_CLOCK_CFG_MASK 0x1000L |
|---|
| 122287 | #define BIFPLR1_2_LINK_STATUS__DL_ACTIVE_MASK 0x2000L |
|---|
| 122288 | #define BIFPLR1_2_LINK_STATUS__LINK_BW_MANAGEMENT_STATUS_MASK 0x4000L |
|---|
| 122289 | #define BIFPLR1_2_LINK_STATUS__LINK_AUTONOMOUS_BW_STATUS_MASK 0x8000L |
|---|
| 122290 | //BIFPLR1_2_SLOT_CAP |
|---|
| 122291 | #define BIFPLR1_2_SLOT_CAP__ATTN_BUTTON_PRESENT__SHIFT 0x0 |
|---|
| 122292 | #define BIFPLR1_2_SLOT_CAP__PWR_CONTROLLER_PRESENT__SHIFT 0x1 |
|---|
| 122293 | #define BIFPLR1_2_SLOT_CAP__MRL_SENSOR_PRESENT__SHIFT 0x2 |
|---|
| 122294 | #define BIFPLR1_2_SLOT_CAP__ATTN_INDICATOR_PRESENT__SHIFT 0x3 |
|---|
| 122295 | #define BIFPLR1_2_SLOT_CAP__PWR_INDICATOR_PRESENT__SHIFT 0x4 |
|---|
| 122296 | #define BIFPLR1_2_SLOT_CAP__HOTPLUG_SURPRISE__SHIFT 0x5 |
|---|
| 122297 | #define BIFPLR1_2_SLOT_CAP__HOTPLUG_CAPABLE__SHIFT 0x6 |
|---|
| 122298 | #define BIFPLR1_2_SLOT_CAP__SLOT_PWR_LIMIT_VALUE__SHIFT 0x7 |
|---|
| 122299 | #define BIFPLR1_2_SLOT_CAP__SLOT_PWR_LIMIT_SCALE__SHIFT 0xf |
|---|
| 122300 | #define BIFPLR1_2_SLOT_CAP__ELECTROMECH_INTERLOCK_PRESENT__SHIFT 0x11 |
|---|
| 122301 | #define BIFPLR1_2_SLOT_CAP__NO_COMMAND_COMPLETED_SUPPORTED__SHIFT 0x12 |
|---|
| 122302 | #define BIFPLR1_2_SLOT_CAP__PHYSICAL_SLOT_NUM__SHIFT 0x13 |
|---|
| 122303 | #define BIFPLR1_2_SLOT_CAP__ATTN_BUTTON_PRESENT_MASK 0x00000001L |
|---|
| 122304 | #define BIFPLR1_2_SLOT_CAP__PWR_CONTROLLER_PRESENT_MASK 0x00000002L |
|---|
| 122305 | #define BIFPLR1_2_SLOT_CAP__MRL_SENSOR_PRESENT_MASK 0x00000004L |
|---|
| 122306 | #define BIFPLR1_2_SLOT_CAP__ATTN_INDICATOR_PRESENT_MASK 0x00000008L |
|---|
| 122307 | #define BIFPLR1_2_SLOT_CAP__PWR_INDICATOR_PRESENT_MASK 0x00000010L |
|---|
| 122308 | #define BIFPLR1_2_SLOT_CAP__HOTPLUG_SURPRISE_MASK 0x00000020L |
|---|
| 122309 | #define BIFPLR1_2_SLOT_CAP__HOTPLUG_CAPABLE_MASK 0x00000040L |
|---|
| 122310 | #define BIFPLR1_2_SLOT_CAP__SLOT_PWR_LIMIT_VALUE_MASK 0x00007F80L |
|---|
| 122311 | #define BIFPLR1_2_SLOT_CAP__SLOT_PWR_LIMIT_SCALE_MASK 0x00018000L |
|---|
| 122312 | #define BIFPLR1_2_SLOT_CAP__ELECTROMECH_INTERLOCK_PRESENT_MASK 0x00020000L |
|---|
| 122313 | #define BIFPLR1_2_SLOT_CAP__NO_COMMAND_COMPLETED_SUPPORTED_MASK 0x00040000L |
|---|
| 122314 | #define BIFPLR1_2_SLOT_CAP__PHYSICAL_SLOT_NUM_MASK 0xFFF80000L |
|---|
| 122315 | //BIFPLR1_2_SLOT_CNTL |
|---|
| 122316 | #define BIFPLR1_2_SLOT_CNTL__ATTN_BUTTON_PRESSED_EN__SHIFT 0x0 |
|---|
| 122317 | #define BIFPLR1_2_SLOT_CNTL__PWR_FAULT_DETECTED_EN__SHIFT 0x1 |
|---|
| 122318 | #define BIFPLR1_2_SLOT_CNTL__MRL_SENSOR_CHANGED_EN__SHIFT 0x2 |
|---|
| 122319 | #define BIFPLR1_2_SLOT_CNTL__PRESENCE_DETECT_CHANGED_EN__SHIFT 0x3 |
|---|
| 122320 | #define BIFPLR1_2_SLOT_CNTL__COMMAND_COMPLETED_INTR_EN__SHIFT 0x4 |
|---|
| 122321 | #define BIFPLR1_2_SLOT_CNTL__HOTPLUG_INTR_EN__SHIFT 0x5 |
|---|
| 122322 | #define BIFPLR1_2_SLOT_CNTL__ATTN_INDICATOR_CNTL__SHIFT 0x6 |
|---|
| 122323 | #define BIFPLR1_2_SLOT_CNTL__PWR_INDICATOR_CNTL__SHIFT 0x8 |
|---|
| 122324 | #define BIFPLR1_2_SLOT_CNTL__PWR_CONTROLLER_CNTL__SHIFT 0xa |
|---|
| 122325 | #define BIFPLR1_2_SLOT_CNTL__ELECTROMECH_INTERLOCK_CNTL__SHIFT 0xb |
|---|
| 122326 | #define BIFPLR1_2_SLOT_CNTL__DL_STATE_CHANGED_EN__SHIFT 0xc |
|---|
| 122327 | #define BIFPLR1_2_SLOT_CNTL__AUTO_SLOT_PWR_LIMIT_DISABLE__SHIFT 0xd |
|---|
| 122328 | #define BIFPLR1_2_SLOT_CNTL__INBAND_PD_DISABLE__SHIFT 0xe |
|---|
| 122329 | #define BIFPLR1_2_SLOT_CNTL__ATTN_BUTTON_PRESSED_EN_MASK 0x0001L |
|---|
| 122330 | #define BIFPLR1_2_SLOT_CNTL__PWR_FAULT_DETECTED_EN_MASK 0x0002L |
|---|
| 122331 | #define BIFPLR1_2_SLOT_CNTL__MRL_SENSOR_CHANGED_EN_MASK 0x0004L |
|---|
| 122332 | #define BIFPLR1_2_SLOT_CNTL__PRESENCE_DETECT_CHANGED_EN_MASK 0x0008L |
|---|
| 122333 | #define BIFPLR1_2_SLOT_CNTL__COMMAND_COMPLETED_INTR_EN_MASK 0x0010L |
|---|
| 122334 | #define BIFPLR1_2_SLOT_CNTL__HOTPLUG_INTR_EN_MASK 0x0020L |
|---|
| 122335 | #define BIFPLR1_2_SLOT_CNTL__ATTN_INDICATOR_CNTL_MASK 0x00C0L |
|---|
| 122336 | #define BIFPLR1_2_SLOT_CNTL__PWR_INDICATOR_CNTL_MASK 0x0300L |
|---|
| 122337 | #define BIFPLR1_2_SLOT_CNTL__PWR_CONTROLLER_CNTL_MASK 0x0400L |
|---|
| 122338 | #define BIFPLR1_2_SLOT_CNTL__ELECTROMECH_INTERLOCK_CNTL_MASK 0x0800L |
|---|
| 122339 | #define BIFPLR1_2_SLOT_CNTL__DL_STATE_CHANGED_EN_MASK 0x1000L |
|---|
| 122340 | #define BIFPLR1_2_SLOT_CNTL__AUTO_SLOT_PWR_LIMIT_DISABLE_MASK 0x2000L |
|---|
| 122341 | #define BIFPLR1_2_SLOT_CNTL__INBAND_PD_DISABLE_MASK 0x4000L |
|---|
| 122342 | //BIFPLR1_2_SLOT_STATUS |
|---|
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|---|
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|---|
| 122345 | #define BIFPLR1_2_SLOT_STATUS__MRL_SENSOR_CHANGED__SHIFT 0x2 |
|---|
| 122346 | #define BIFPLR1_2_SLOT_STATUS__PRESENCE_DETECT_CHANGED__SHIFT 0x3 |
|---|
| 122347 | #define BIFPLR1_2_SLOT_STATUS__COMMAND_COMPLETED__SHIFT 0x4 |
|---|
| 122348 | #define BIFPLR1_2_SLOT_STATUS__MRL_SENSOR_STATE__SHIFT 0x5 |
|---|
| 122349 | #define BIFPLR1_2_SLOT_STATUS__PRESENCE_DETECT_STATE__SHIFT 0x6 |
|---|
| 122350 | #define BIFPLR1_2_SLOT_STATUS__ELECTROMECH_INTERLOCK_STATUS__SHIFT 0x7 |
|---|
| 122351 | #define BIFPLR1_2_SLOT_STATUS__DL_STATE_CHANGED__SHIFT 0x8 |
|---|
| 122352 | #define BIFPLR1_2_SLOT_STATUS__ATTN_BUTTON_PRESSED_MASK 0x0001L |
|---|
| 122353 | #define BIFPLR1_2_SLOT_STATUS__PWR_FAULT_DETECTED_MASK 0x0002L |
|---|
| 122354 | #define BIFPLR1_2_SLOT_STATUS__MRL_SENSOR_CHANGED_MASK 0x0004L |
|---|
| 122355 | #define BIFPLR1_2_SLOT_STATUS__PRESENCE_DETECT_CHANGED_MASK 0x0008L |
|---|
| 122356 | #define BIFPLR1_2_SLOT_STATUS__COMMAND_COMPLETED_MASK 0x0010L |
|---|
| 122357 | #define BIFPLR1_2_SLOT_STATUS__MRL_SENSOR_STATE_MASK 0x0020L |
|---|
| 122358 | #define BIFPLR1_2_SLOT_STATUS__PRESENCE_DETECT_STATE_MASK 0x0040L |
|---|
| 122359 | #define BIFPLR1_2_SLOT_STATUS__ELECTROMECH_INTERLOCK_STATUS_MASK 0x0080L |
|---|
| 122360 | #define BIFPLR1_2_SLOT_STATUS__DL_STATE_CHANGED_MASK 0x0100L |
|---|
| 122361 | //BIFPLR1_2_ROOT_CNTL |
|---|
| 122362 | #define BIFPLR1_2_ROOT_CNTL__SERR_ON_CORR_ERR_EN__SHIFT 0x0 |
|---|
| 122363 | #define BIFPLR1_2_ROOT_CNTL__SERR_ON_NONFATAL_ERR_EN__SHIFT 0x1 |
|---|
| 122364 | #define BIFPLR1_2_ROOT_CNTL__SERR_ON_FATAL_ERR_EN__SHIFT 0x2 |
|---|
| 122365 | #define BIFPLR1_2_ROOT_CNTL__PM_INTERRUPT_EN__SHIFT 0x3 |
|---|
| 122366 | #define BIFPLR1_2_ROOT_CNTL__CRS_SOFTWARE_VISIBILITY_EN__SHIFT 0x4 |
|---|
| 122367 | #define BIFPLR1_2_ROOT_CNTL__SERR_ON_CORR_ERR_EN_MASK 0x0001L |
|---|
| 122368 | #define BIFPLR1_2_ROOT_CNTL__SERR_ON_NONFATAL_ERR_EN_MASK 0x0002L |
|---|
| 122369 | #define BIFPLR1_2_ROOT_CNTL__SERR_ON_FATAL_ERR_EN_MASK 0x0004L |
|---|
| 122370 | #define BIFPLR1_2_ROOT_CNTL__PM_INTERRUPT_EN_MASK 0x0008L |
|---|
| 122371 | #define BIFPLR1_2_ROOT_CNTL__CRS_SOFTWARE_VISIBILITY_EN_MASK 0x0010L |
|---|
| 122372 | //BIFPLR1_2_ROOT_CAP |
|---|
| 122373 | #define BIFPLR1_2_ROOT_CAP__CRS_SOFTWARE_VISIBILITY__SHIFT 0x0 |
|---|
| 122374 | #define BIFPLR1_2_ROOT_CAP__CRS_SOFTWARE_VISIBILITY_MASK 0x0001L |
|---|
| 122375 | //BIFPLR1_2_ROOT_STATUS |
|---|
| 122376 | #define BIFPLR1_2_ROOT_STATUS__PME_REQUESTOR_ID__SHIFT 0x0 |
|---|
| 122377 | #define BIFPLR1_2_ROOT_STATUS__PME_STATUS__SHIFT 0x10 |
|---|
| 122378 | #define BIFPLR1_2_ROOT_STATUS__PME_PENDING__SHIFT 0x11 |
|---|
| 122379 | #define BIFPLR1_2_ROOT_STATUS__PME_REQUESTOR_ID_MASK 0x0000FFFFL |
|---|
| 122380 | #define BIFPLR1_2_ROOT_STATUS__PME_STATUS_MASK 0x00010000L |
|---|
| 122381 | #define BIFPLR1_2_ROOT_STATUS__PME_PENDING_MASK 0x00020000L |
|---|
| 122382 | //BIFPLR1_2_DEVICE_CAP2 |
|---|
| 122383 | #define BIFPLR1_2_DEVICE_CAP2__CPL_TIMEOUT_RANGE_SUPPORTED__SHIFT 0x0 |
|---|
| 122384 | #define BIFPLR1_2_DEVICE_CAP2__CPL_TIMEOUT_DIS_SUPPORTED__SHIFT 0x4 |
|---|
| 122385 | #define BIFPLR1_2_DEVICE_CAP2__ARI_FORWARDING_SUPPORTED__SHIFT 0x5 |
|---|
| 122386 | #define BIFPLR1_2_DEVICE_CAP2__ATOMICOP_ROUTING_SUPPORTED__SHIFT 0x6 |
|---|
| 122387 | #define BIFPLR1_2_DEVICE_CAP2__ATOMICOP_32CMPLT_SUPPORTED__SHIFT 0x7 |
|---|
| 122388 | #define BIFPLR1_2_DEVICE_CAP2__ATOMICOP_64CMPLT_SUPPORTED__SHIFT 0x8 |
|---|
| 122389 | #define BIFPLR1_2_DEVICE_CAP2__CAS128_CMPLT_SUPPORTED__SHIFT 0x9 |
|---|
| 122390 | #define BIFPLR1_2_DEVICE_CAP2__NO_RO_ENABLED_P2P_PASSING__SHIFT 0xa |
|---|
| 122391 | #define BIFPLR1_2_DEVICE_CAP2__LTR_SUPPORTED__SHIFT 0xb |
|---|
| 122392 | #define BIFPLR1_2_DEVICE_CAP2__TPH_CPLR_SUPPORTED__SHIFT 0xc |
|---|
| 122393 | #define BIFPLR1_2_DEVICE_CAP2__LN_SYSTEM_CLS__SHIFT 0xe |
|---|
| 122394 | #define BIFPLR1_2_DEVICE_CAP2__TEN_BIT_TAG_COMPLETER_SUPPORTED__SHIFT 0x10 |
|---|
| 122395 | #define BIFPLR1_2_DEVICE_CAP2__TEN_BIT_TAG_REQUESTER_SUPPORTED__SHIFT 0x11 |
|---|
| 122396 | #define BIFPLR1_2_DEVICE_CAP2__OBFF_SUPPORTED__SHIFT 0x12 |
|---|
| 122397 | #define BIFPLR1_2_DEVICE_CAP2__EXTENDED_FMT_FIELD_SUPPORTED__SHIFT 0x14 |
|---|
| 122398 | #define BIFPLR1_2_DEVICE_CAP2__END_END_TLP_PREFIX_SUPPORTED__SHIFT 0x15 |
|---|
| 122399 | #define BIFPLR1_2_DEVICE_CAP2__MAX_END_END_TLP_PREFIXES__SHIFT 0x16 |
|---|
| 122400 | #define BIFPLR1_2_DEVICE_CAP2__EMER_POWER_REDUCTION_SUPPORTED__SHIFT 0x18 |
|---|
| 122401 | #define BIFPLR1_2_DEVICE_CAP2__EMER_POWER_REDUCTION_INIT_REQ__SHIFT 0x1a |
|---|
| 122402 | #define BIFPLR1_2_DEVICE_CAP2__FRS_SUPPORTED__SHIFT 0x1f |
|---|
| 122403 | #define BIFPLR1_2_DEVICE_CAP2__CPL_TIMEOUT_RANGE_SUPPORTED_MASK 0x0000000FL |
|---|
| 122404 | #define BIFPLR1_2_DEVICE_CAP2__CPL_TIMEOUT_DIS_SUPPORTED_MASK 0x00000010L |
|---|
| 122405 | #define BIFPLR1_2_DEVICE_CAP2__ARI_FORWARDING_SUPPORTED_MASK 0x00000020L |
|---|
| 122406 | #define BIFPLR1_2_DEVICE_CAP2__ATOMICOP_ROUTING_SUPPORTED_MASK 0x00000040L |
|---|
| 122407 | #define BIFPLR1_2_DEVICE_CAP2__ATOMICOP_32CMPLT_SUPPORTED_MASK 0x00000080L |
|---|
| 122408 | #define BIFPLR1_2_DEVICE_CAP2__ATOMICOP_64CMPLT_SUPPORTED_MASK 0x00000100L |
|---|
| 122409 | #define BIFPLR1_2_DEVICE_CAP2__CAS128_CMPLT_SUPPORTED_MASK 0x00000200L |
|---|
| 122410 | #define BIFPLR1_2_DEVICE_CAP2__NO_RO_ENABLED_P2P_PASSING_MASK 0x00000400L |
|---|
| 122411 | #define BIFPLR1_2_DEVICE_CAP2__LTR_SUPPORTED_MASK 0x00000800L |
|---|
| 122412 | #define BIFPLR1_2_DEVICE_CAP2__TPH_CPLR_SUPPORTED_MASK 0x00003000L |
|---|
| 122413 | #define BIFPLR1_2_DEVICE_CAP2__LN_SYSTEM_CLS_MASK 0x0000C000L |
|---|
| 122414 | #define BIFPLR1_2_DEVICE_CAP2__TEN_BIT_TAG_COMPLETER_SUPPORTED_MASK 0x00010000L |
|---|
| 122415 | #define BIFPLR1_2_DEVICE_CAP2__TEN_BIT_TAG_REQUESTER_SUPPORTED_MASK 0x00020000L |
|---|
| 122416 | #define BIFPLR1_2_DEVICE_CAP2__OBFF_SUPPORTED_MASK 0x000C0000L |
|---|
| 122417 | #define BIFPLR1_2_DEVICE_CAP2__EXTENDED_FMT_FIELD_SUPPORTED_MASK 0x00100000L |
|---|
| 122418 | #define BIFPLR1_2_DEVICE_CAP2__END_END_TLP_PREFIX_SUPPORTED_MASK 0x00200000L |
|---|
| 122419 | #define BIFPLR1_2_DEVICE_CAP2__MAX_END_END_TLP_PREFIXES_MASK 0x00C00000L |
|---|
| 122420 | #define BIFPLR1_2_DEVICE_CAP2__EMER_POWER_REDUCTION_SUPPORTED_MASK 0x03000000L |
|---|
| 122421 | #define BIFPLR1_2_DEVICE_CAP2__EMER_POWER_REDUCTION_INIT_REQ_MASK 0x04000000L |
|---|
| 122422 | #define BIFPLR1_2_DEVICE_CAP2__FRS_SUPPORTED_MASK 0x80000000L |
|---|
| 122423 | //BIFPLR1_2_DEVICE_CNTL2 |
|---|
| 122424 | #define BIFPLR1_2_DEVICE_CNTL2__CPL_TIMEOUT_VALUE__SHIFT 0x0 |
|---|
| 122425 | #define BIFPLR1_2_DEVICE_CNTL2__CPL_TIMEOUT_DIS__SHIFT 0x4 |
|---|
| 122426 | #define BIFPLR1_2_DEVICE_CNTL2__ARI_FORWARDING_EN__SHIFT 0x5 |
|---|
| 122427 | #define BIFPLR1_2_DEVICE_CNTL2__ATOMICOP_REQUEST_EN__SHIFT 0x6 |
|---|
| 122428 | #define BIFPLR1_2_DEVICE_CNTL2__ATOMICOP_EGRESS_BLOCKING__SHIFT 0x7 |
|---|
| 122429 | #define BIFPLR1_2_DEVICE_CNTL2__IDO_REQUEST_ENABLE__SHIFT 0x8 |
|---|
| 122430 | #define BIFPLR1_2_DEVICE_CNTL2__IDO_COMPLETION_ENABLE__SHIFT 0x9 |
|---|
| 122431 | #define BIFPLR1_2_DEVICE_CNTL2__LTR_EN__SHIFT 0xa |
|---|
| 122432 | #define BIFPLR1_2_DEVICE_CNTL2__EMER_POWER_REDUCTION_REQUEST__SHIFT 0xb |
|---|
| 122433 | #define BIFPLR1_2_DEVICE_CNTL2__TEN_BIT_TAG_REQUESTER_ENABLE__SHIFT 0xc |
|---|
| 122434 | #define BIFPLR1_2_DEVICE_CNTL2__OBFF_EN__SHIFT 0xd |
|---|
| 122435 | #define BIFPLR1_2_DEVICE_CNTL2__END_END_TLP_PREFIX_BLOCKING__SHIFT 0xf |
|---|
| 122436 | #define BIFPLR1_2_DEVICE_CNTL2__CPL_TIMEOUT_VALUE_MASK 0x000FL |
|---|
| 122437 | #define BIFPLR1_2_DEVICE_CNTL2__CPL_TIMEOUT_DIS_MASK 0x0010L |
|---|
| 122438 | #define BIFPLR1_2_DEVICE_CNTL2__ARI_FORWARDING_EN_MASK 0x0020L |
|---|
| 122439 | #define BIFPLR1_2_DEVICE_CNTL2__ATOMICOP_REQUEST_EN_MASK 0x0040L |
|---|
| 122440 | #define BIFPLR1_2_DEVICE_CNTL2__ATOMICOP_EGRESS_BLOCKING_MASK 0x0080L |
|---|
| 122441 | #define BIFPLR1_2_DEVICE_CNTL2__IDO_REQUEST_ENABLE_MASK 0x0100L |
|---|
| 122442 | #define BIFPLR1_2_DEVICE_CNTL2__IDO_COMPLETION_ENABLE_MASK 0x0200L |
|---|
| 122443 | #define BIFPLR1_2_DEVICE_CNTL2__LTR_EN_MASK 0x0400L |
|---|
| 122444 | #define BIFPLR1_2_DEVICE_CNTL2__EMER_POWER_REDUCTION_REQUEST_MASK 0x0800L |
|---|
| 122445 | #define BIFPLR1_2_DEVICE_CNTL2__TEN_BIT_TAG_REQUESTER_ENABLE_MASK 0x1000L |
|---|
| 122446 | #define BIFPLR1_2_DEVICE_CNTL2__OBFF_EN_MASK 0x6000L |
|---|
| 122447 | #define BIFPLR1_2_DEVICE_CNTL2__END_END_TLP_PREFIX_BLOCKING_MASK 0x8000L |
|---|
| 122448 | //BIFPLR1_2_DEVICE_STATUS2 |
|---|
| 122449 | #define BIFPLR1_2_DEVICE_STATUS2__RESERVED__SHIFT 0x0 |
|---|
| 122450 | #define BIFPLR1_2_DEVICE_STATUS2__RESERVED_MASK 0xFFFFL |
|---|
| 122451 | //BIFPLR1_2_LINK_CAP2 |
|---|
| 122452 | #define BIFPLR1_2_LINK_CAP2__SUPPORTED_LINK_SPEED__SHIFT 0x1 |
|---|
| 122453 | #define BIFPLR1_2_LINK_CAP2__CROSSLINK_SUPPORTED__SHIFT 0x8 |
|---|
| 122454 | #define BIFPLR1_2_LINK_CAP2__LOWER_SKP_OS_GEN_SUPPORT__SHIFT 0x9 |
|---|
| 122455 | #define BIFPLR1_2_LINK_CAP2__LOWER_SKP_OS_RCV_SUPPORT__SHIFT 0x10 |
|---|
| 122456 | #define BIFPLR1_2_LINK_CAP2__RTM1_PRESENCE_DET_SUPPORT__SHIFT 0x17 |
|---|
| 122457 | #define BIFPLR1_2_LINK_CAP2__RTM2_PRESENCE_DET_SUPPORT__SHIFT 0x18 |
|---|
| 122458 | #define BIFPLR1_2_LINK_CAP2__DRS_SUPPORTED__SHIFT 0x1f |
|---|
| 122459 | #define BIFPLR1_2_LINK_CAP2__SUPPORTED_LINK_SPEED_MASK 0x000000FEL |
|---|
| 122460 | #define BIFPLR1_2_LINK_CAP2__CROSSLINK_SUPPORTED_MASK 0x00000100L |
|---|
| 122461 | #define BIFPLR1_2_LINK_CAP2__LOWER_SKP_OS_GEN_SUPPORT_MASK 0x0000FE00L |
|---|
| 122462 | #define BIFPLR1_2_LINK_CAP2__LOWER_SKP_OS_RCV_SUPPORT_MASK 0x007F0000L |
|---|
| 122463 | #define BIFPLR1_2_LINK_CAP2__RTM1_PRESENCE_DET_SUPPORT_MASK 0x00800000L |
|---|
| 122464 | #define BIFPLR1_2_LINK_CAP2__RTM2_PRESENCE_DET_SUPPORT_MASK 0x01000000L |
|---|
| 122465 | #define BIFPLR1_2_LINK_CAP2__DRS_SUPPORTED_MASK 0x80000000L |
|---|
| 122466 | //BIFPLR1_2_LINK_CNTL2 |
|---|
| 122467 | #define BIFPLR1_2_LINK_CNTL2__TARGET_LINK_SPEED__SHIFT 0x0 |
|---|
| 122468 | #define BIFPLR1_2_LINK_CNTL2__ENTER_COMPLIANCE__SHIFT 0x4 |
|---|
| 122469 | #define BIFPLR1_2_LINK_CNTL2__HW_AUTONOMOUS_SPEED_DISABLE__SHIFT 0x5 |
|---|
| 122470 | #define BIFPLR1_2_LINK_CNTL2__SELECTABLE_DEEMPHASIS__SHIFT 0x6 |
|---|
| 122471 | #define BIFPLR1_2_LINK_CNTL2__XMIT_MARGIN__SHIFT 0x7 |
|---|
| 122472 | #define BIFPLR1_2_LINK_CNTL2__ENTER_MOD_COMPLIANCE__SHIFT 0xa |
|---|
| 122473 | #define BIFPLR1_2_LINK_CNTL2__COMPLIANCE_SOS__SHIFT 0xb |
|---|
| 122474 | #define BIFPLR1_2_LINK_CNTL2__COMPLIANCE_DEEMPHASIS__SHIFT 0xc |
|---|
| 122475 | #define BIFPLR1_2_LINK_CNTL2__TARGET_LINK_SPEED_MASK 0x000FL |
|---|
| 122476 | #define BIFPLR1_2_LINK_CNTL2__ENTER_COMPLIANCE_MASK 0x0010L |
|---|
| 122477 | #define BIFPLR1_2_LINK_CNTL2__HW_AUTONOMOUS_SPEED_DISABLE_MASK 0x0020L |
|---|
| 122478 | #define BIFPLR1_2_LINK_CNTL2__SELECTABLE_DEEMPHASIS_MASK 0x0040L |
|---|
| 122479 | #define BIFPLR1_2_LINK_CNTL2__XMIT_MARGIN_MASK 0x0380L |
|---|
| 122480 | #define BIFPLR1_2_LINK_CNTL2__ENTER_MOD_COMPLIANCE_MASK 0x0400L |
|---|
| 122481 | #define BIFPLR1_2_LINK_CNTL2__COMPLIANCE_SOS_MASK 0x0800L |
|---|
| 122482 | #define BIFPLR1_2_LINK_CNTL2__COMPLIANCE_DEEMPHASIS_MASK 0xF000L |
|---|
| 122483 | //BIFPLR1_2_LINK_STATUS2 |
|---|
| 122484 | #define BIFPLR1_2_LINK_STATUS2__CUR_DEEMPHASIS_LEVEL__SHIFT 0x0 |
|---|
| 122485 | #define BIFPLR1_2_LINK_STATUS2__EQUALIZATION_COMPLETE_8GT__SHIFT 0x1 |
|---|
| 122486 | #define BIFPLR1_2_LINK_STATUS2__EQUALIZATION_PHASE1_SUCCESS_8GT__SHIFT 0x2 |
|---|
| 122487 | #define BIFPLR1_2_LINK_STATUS2__EQUALIZATION_PHASE2_SUCCESS_8GT__SHIFT 0x3 |
|---|
| 122488 | #define BIFPLR1_2_LINK_STATUS2__EQUALIZATION_PHASE3_SUCCESS_8GT__SHIFT 0x4 |
|---|
| 122489 | #define BIFPLR1_2_LINK_STATUS2__LINK_EQUALIZATION_REQUEST_8GT__SHIFT 0x5 |
|---|
| 122490 | #define BIFPLR1_2_LINK_STATUS2__RTM1_PRESENCE_DET__SHIFT 0x6 |
|---|
| 122491 | #define BIFPLR1_2_LINK_STATUS2__RTM2_PRESENCE_DET__SHIFT 0x7 |
|---|
| 122492 | #define BIFPLR1_2_LINK_STATUS2__CROSSLINK_RESOLUTION__SHIFT 0x8 |
|---|
| 122493 | #define BIFPLR1_2_LINK_STATUS2__DOWNSTREAM_COMPONENT_PRESENCE__SHIFT 0xc |
|---|
| 122494 | #define BIFPLR1_2_LINK_STATUS2__DRS_MESSAGE_RECEIVED__SHIFT 0xf |
|---|
| 122495 | #define BIFPLR1_2_LINK_STATUS2__CUR_DEEMPHASIS_LEVEL_MASK 0x0001L |
|---|
| 122496 | #define BIFPLR1_2_LINK_STATUS2__EQUALIZATION_COMPLETE_8GT_MASK 0x0002L |
|---|
| 122497 | #define BIFPLR1_2_LINK_STATUS2__EQUALIZATION_PHASE1_SUCCESS_8GT_MASK 0x0004L |
|---|
| 122498 | #define BIFPLR1_2_LINK_STATUS2__EQUALIZATION_PHASE2_SUCCESS_8GT_MASK 0x0008L |
|---|
| 122499 | #define BIFPLR1_2_LINK_STATUS2__EQUALIZATION_PHASE3_SUCCESS_8GT_MASK 0x0010L |
|---|
| 122500 | #define BIFPLR1_2_LINK_STATUS2__LINK_EQUALIZATION_REQUEST_8GT_MASK 0x0020L |
|---|
| 122501 | #define BIFPLR1_2_LINK_STATUS2__RTM1_PRESENCE_DET_MASK 0x0040L |
|---|
| 122502 | #define BIFPLR1_2_LINK_STATUS2__RTM2_PRESENCE_DET_MASK 0x0080L |
|---|
| 122503 | #define BIFPLR1_2_LINK_STATUS2__CROSSLINK_RESOLUTION_MASK 0x0300L |
|---|
| 122504 | #define BIFPLR1_2_LINK_STATUS2__DOWNSTREAM_COMPONENT_PRESENCE_MASK 0x7000L |
|---|
| 122505 | #define BIFPLR1_2_LINK_STATUS2__DRS_MESSAGE_RECEIVED_MASK 0x8000L |
|---|
| 122506 | //BIFPLR1_2_SLOT_CAP2 |
|---|
| 122507 | #define BIFPLR1_2_SLOT_CAP2__INBAND_PD_DISABLE_SUPPORTED__SHIFT 0x0 |
|---|
| 122508 | #define BIFPLR1_2_SLOT_CAP2__INBAND_PD_DISABLE_SUPPORTED_MASK 0x00000001L |
|---|
| 122509 | //BIFPLR1_2_SLOT_CNTL2 |
|---|
| 122510 | #define BIFPLR1_2_SLOT_CNTL2__RESERVED__SHIFT 0x0 |
|---|
| 122511 | #define BIFPLR1_2_SLOT_CNTL2__RESERVED_MASK 0xFFFFL |
|---|
| 122512 | //BIFPLR1_2_SLOT_STATUS2 |
|---|
| 122513 | #define BIFPLR1_2_SLOT_STATUS2__RESERVED__SHIFT 0x0 |
|---|
| 122514 | #define BIFPLR1_2_SLOT_STATUS2__RESERVED_MASK 0xFFFFL |
|---|
| 122515 | //BIFPLR1_2_MSI_CAP_LIST |
|---|
| 122516 | #define BIFPLR1_2_MSI_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 122517 | #define BIFPLR1_2_MSI_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
|---|
| 122518 | #define BIFPLR1_2_MSI_CAP_LIST__CAP_ID_MASK 0x00FFL |
|---|
| 122519 | #define BIFPLR1_2_MSI_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
|---|
| 122520 | //BIFPLR1_2_MSI_MSG_CNTL |
|---|
| 122521 | #define BIFPLR1_2_MSI_MSG_CNTL__MSI_EN__SHIFT 0x0 |
|---|
| 122522 | #define BIFPLR1_2_MSI_MSG_CNTL__MSI_MULTI_CAP__SHIFT 0x1 |
|---|
| 122523 | #define BIFPLR1_2_MSI_MSG_CNTL__MSI_MULTI_EN__SHIFT 0x4 |
|---|
| 122524 | #define BIFPLR1_2_MSI_MSG_CNTL__MSI_64BIT__SHIFT 0x7 |
|---|
| 122525 | #define BIFPLR1_2_MSI_MSG_CNTL__MSI_PERVECTOR_MASKING_CAP__SHIFT 0x8 |
|---|
| 122526 | #define BIFPLR1_2_MSI_MSG_CNTL__MSI_EXT_MSG_DATA_CAP__SHIFT 0x9 |
|---|
| 122527 | #define BIFPLR1_2_MSI_MSG_CNTL__MSI_EXT_MSG_DATA_EN__SHIFT 0xa |
|---|
| 122528 | #define BIFPLR1_2_MSI_MSG_CNTL__MSI_EN_MASK 0x0001L |
|---|
| 122529 | #define BIFPLR1_2_MSI_MSG_CNTL__MSI_MULTI_CAP_MASK 0x000EL |
|---|
| 122530 | #define BIFPLR1_2_MSI_MSG_CNTL__MSI_MULTI_EN_MASK 0x0070L |
|---|
| 122531 | #define BIFPLR1_2_MSI_MSG_CNTL__MSI_64BIT_MASK 0x0080L |
|---|
| 122532 | #define BIFPLR1_2_MSI_MSG_CNTL__MSI_PERVECTOR_MASKING_CAP_MASK 0x0100L |
|---|
| 122533 | #define BIFPLR1_2_MSI_MSG_CNTL__MSI_EXT_MSG_DATA_CAP_MASK 0x0200L |
|---|
| 122534 | #define BIFPLR1_2_MSI_MSG_CNTL__MSI_EXT_MSG_DATA_EN_MASK 0x0400L |
|---|
| 122535 | //BIFPLR1_2_MSI_MSG_ADDR_LO |
|---|
| 122536 | #define BIFPLR1_2_MSI_MSG_ADDR_LO__MSI_MSG_ADDR_LO__SHIFT 0x2 |
|---|
| 122537 | #define BIFPLR1_2_MSI_MSG_ADDR_LO__MSI_MSG_ADDR_LO_MASK 0xFFFFFFFCL |
|---|
| 122538 | //BIFPLR1_2_MSI_MSG_ADDR_HI |
|---|
| 122539 | #define BIFPLR1_2_MSI_MSG_ADDR_HI__MSI_MSG_ADDR_HI__SHIFT 0x0 |
|---|
| 122540 | #define BIFPLR1_2_MSI_MSG_ADDR_HI__MSI_MSG_ADDR_HI_MASK 0xFFFFFFFFL |
|---|
| 122541 | //BIFPLR1_2_MSI_MSG_DATA |
|---|
| 122542 | #define BIFPLR1_2_MSI_MSG_DATA__MSI_DATA__SHIFT 0x0 |
|---|
| 122543 | #define BIFPLR1_2_MSI_MSG_DATA__MSI_EXT_DATA__SHIFT 0x10 |
|---|
| 122544 | #define BIFPLR1_2_MSI_MSG_DATA__MSI_DATA_MASK 0x0000FFFFL |
|---|
| 122545 | #define BIFPLR1_2_MSI_MSG_DATA__MSI_EXT_DATA_MASK 0xFFFF0000L |
|---|
| 122546 | //BIFPLR1_2_MSI_MSG_DATA_64 |
|---|
| 122547 | #define BIFPLR1_2_MSI_MSG_DATA_64__MSI_DATA_64__SHIFT 0x0 |
|---|
| 122548 | #define BIFPLR1_2_MSI_MSG_DATA_64__MSI_EXT_DATA_64__SHIFT 0x10 |
|---|
| 122549 | #define BIFPLR1_2_MSI_MSG_DATA_64__MSI_DATA_64_MASK 0x0000FFFFL |
|---|
| 122550 | #define BIFPLR1_2_MSI_MSG_DATA_64__MSI_EXT_DATA_64_MASK 0xFFFF0000L |
|---|
| 122551 | //BIFPLR1_2_SSID_CAP_LIST |
|---|
| 122552 | #define BIFPLR1_2_SSID_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 122553 | #define BIFPLR1_2_SSID_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
|---|
| 122554 | #define BIFPLR1_2_SSID_CAP_LIST__CAP_ID_MASK 0x00FFL |
|---|
| 122555 | #define BIFPLR1_2_SSID_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
|---|
| 122556 | //BIFPLR1_2_SSID_CAP |
|---|
| 122557 | #define BIFPLR1_2_SSID_CAP__SUBSYSTEM_VENDOR_ID__SHIFT 0x0 |
|---|
| 122558 | #define BIFPLR1_2_SSID_CAP__SUBSYSTEM_ID__SHIFT 0x10 |
|---|
| 122559 | #define BIFPLR1_2_SSID_CAP__SUBSYSTEM_VENDOR_ID_MASK 0x0000FFFFL |
|---|
| 122560 | #define BIFPLR1_2_SSID_CAP__SUBSYSTEM_ID_MASK 0xFFFF0000L |
|---|
| 122561 | //BIFPLR1_2_MSI_MAP_CAP_LIST |
|---|
| 122562 | #define BIFPLR1_2_MSI_MAP_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 122563 | #define BIFPLR1_2_MSI_MAP_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
|---|
| 122564 | #define BIFPLR1_2_MSI_MAP_CAP_LIST__CAP_ID_MASK 0x00FFL |
|---|
| 122565 | #define BIFPLR1_2_MSI_MAP_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
|---|
| 122566 | //BIFPLR1_2_MSI_MAP_CAP |
|---|
| 122567 | #define BIFPLR1_2_MSI_MAP_CAP__EN__SHIFT 0x0 |
|---|
| 122568 | #define BIFPLR1_2_MSI_MAP_CAP__FIXD__SHIFT 0x1 |
|---|
| 122569 | #define BIFPLR1_2_MSI_MAP_CAP__CAP_TYPE__SHIFT 0xb |
|---|
| 122570 | #define BIFPLR1_2_MSI_MAP_CAP__EN_MASK 0x0001L |
|---|
| 122571 | #define BIFPLR1_2_MSI_MAP_CAP__FIXD_MASK 0x0002L |
|---|
| 122572 | #define BIFPLR1_2_MSI_MAP_CAP__CAP_TYPE_MASK 0xF800L |
|---|
| 122573 | //BIFPLR1_2_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST |
|---|
| 122574 | #define BIFPLR1_2_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 122575 | #define BIFPLR1_2_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 122576 | #define BIFPLR1_2_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 122577 | #define BIFPLR1_2_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 122578 | #define BIFPLR1_2_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 122579 | #define BIFPLR1_2_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 122580 | //BIFPLR1_2_PCIE_VENDOR_SPECIFIC_HDR |
|---|
| 122581 | #define BIFPLR1_2_PCIE_VENDOR_SPECIFIC_HDR__VSEC_ID__SHIFT 0x0 |
|---|
| 122582 | #define BIFPLR1_2_PCIE_VENDOR_SPECIFIC_HDR__VSEC_REV__SHIFT 0x10 |
|---|
| 122583 | #define BIFPLR1_2_PCIE_VENDOR_SPECIFIC_HDR__VSEC_LENGTH__SHIFT 0x14 |
|---|
| 122584 | #define BIFPLR1_2_PCIE_VENDOR_SPECIFIC_HDR__VSEC_ID_MASK 0x0000FFFFL |
|---|
| 122585 | #define BIFPLR1_2_PCIE_VENDOR_SPECIFIC_HDR__VSEC_REV_MASK 0x000F0000L |
|---|
| 122586 | #define BIFPLR1_2_PCIE_VENDOR_SPECIFIC_HDR__VSEC_LENGTH_MASK 0xFFF00000L |
|---|
| 122587 | //BIFPLR1_2_PCIE_VENDOR_SPECIFIC1 |
|---|
| 122588 | #define BIFPLR1_2_PCIE_VENDOR_SPECIFIC1__SCRATCH__SHIFT 0x0 |
|---|
| 122589 | #define BIFPLR1_2_PCIE_VENDOR_SPECIFIC1__SCRATCH_MASK 0xFFFFFFFFL |
|---|
| 122590 | //BIFPLR1_2_PCIE_VENDOR_SPECIFIC2 |
|---|
| 122591 | #define BIFPLR1_2_PCIE_VENDOR_SPECIFIC2__SCRATCH__SHIFT 0x0 |
|---|
| 122592 | #define BIFPLR1_2_PCIE_VENDOR_SPECIFIC2__SCRATCH_MASK 0xFFFFFFFFL |
|---|
| 122593 | //BIFPLR1_2_PCIE_VC_ENH_CAP_LIST |
|---|
| 122594 | #define BIFPLR1_2_PCIE_VC_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 122595 | #define BIFPLR1_2_PCIE_VC_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 122596 | #define BIFPLR1_2_PCIE_VC_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 122597 | #define BIFPLR1_2_PCIE_VC_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 122598 | #define BIFPLR1_2_PCIE_VC_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 122599 | #define BIFPLR1_2_PCIE_VC_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 122600 | //BIFPLR1_2_PCIE_PORT_VC_CAP_REG1 |
|---|
| 122601 | #define BIFPLR1_2_PCIE_PORT_VC_CAP_REG1__EXT_VC_COUNT__SHIFT 0x0 |
|---|
| 122602 | #define BIFPLR1_2_PCIE_PORT_VC_CAP_REG1__LOW_PRIORITY_EXT_VC_COUNT__SHIFT 0x4 |
|---|
| 122603 | #define BIFPLR1_2_PCIE_PORT_VC_CAP_REG1__REF_CLK__SHIFT 0x8 |
|---|
| 122604 | #define BIFPLR1_2_PCIE_PORT_VC_CAP_REG1__PORT_ARB_TABLE_ENTRY_SIZE__SHIFT 0xa |
|---|
| 122605 | #define BIFPLR1_2_PCIE_PORT_VC_CAP_REG1__EXT_VC_COUNT_MASK 0x00000007L |
|---|
| 122606 | #define BIFPLR1_2_PCIE_PORT_VC_CAP_REG1__LOW_PRIORITY_EXT_VC_COUNT_MASK 0x00000070L |
|---|
| 122607 | #define BIFPLR1_2_PCIE_PORT_VC_CAP_REG1__REF_CLK_MASK 0x00000300L |
|---|
| 122608 | #define BIFPLR1_2_PCIE_PORT_VC_CAP_REG1__PORT_ARB_TABLE_ENTRY_SIZE_MASK 0x00000C00L |
|---|
| 122609 | //BIFPLR1_2_PCIE_PORT_VC_CAP_REG2 |
|---|
| 122610 | #define BIFPLR1_2_PCIE_PORT_VC_CAP_REG2__VC_ARB_CAP__SHIFT 0x0 |
|---|
| 122611 | #define BIFPLR1_2_PCIE_PORT_VC_CAP_REG2__VC_ARB_TABLE_OFFSET__SHIFT 0x18 |
|---|
| 122612 | #define BIFPLR1_2_PCIE_PORT_VC_CAP_REG2__VC_ARB_CAP_MASK 0x000000FFL |
|---|
| 122613 | #define BIFPLR1_2_PCIE_PORT_VC_CAP_REG2__VC_ARB_TABLE_OFFSET_MASK 0xFF000000L |
|---|
| 122614 | //BIFPLR1_2_PCIE_PORT_VC_CNTL |
|---|
| 122615 | #define BIFPLR1_2_PCIE_PORT_VC_CNTL__LOAD_VC_ARB_TABLE__SHIFT 0x0 |
|---|
| 122616 | #define BIFPLR1_2_PCIE_PORT_VC_CNTL__VC_ARB_SELECT__SHIFT 0x1 |
|---|
| 122617 | #define BIFPLR1_2_PCIE_PORT_VC_CNTL__LOAD_VC_ARB_TABLE_MASK 0x0001L |
|---|
| 122618 | #define BIFPLR1_2_PCIE_PORT_VC_CNTL__VC_ARB_SELECT_MASK 0x000EL |
|---|
| 122619 | //BIFPLR1_2_PCIE_PORT_VC_STATUS |
|---|
| 122620 | #define BIFPLR1_2_PCIE_PORT_VC_STATUS__VC_ARB_TABLE_STATUS__SHIFT 0x0 |
|---|
| 122621 | #define BIFPLR1_2_PCIE_PORT_VC_STATUS__VC_ARB_TABLE_STATUS_MASK 0x0001L |
|---|
| 122622 | //BIFPLR1_2_PCIE_VC0_RESOURCE_CAP |
|---|
| 122623 | #define BIFPLR1_2_PCIE_VC0_RESOURCE_CAP__PORT_ARB_CAP__SHIFT 0x0 |
|---|
| 122624 | #define BIFPLR1_2_PCIE_VC0_RESOURCE_CAP__REJECT_SNOOP_TRANS__SHIFT 0xf |
|---|
| 122625 | #define BIFPLR1_2_PCIE_VC0_RESOURCE_CAP__MAX_TIME_SLOTS__SHIFT 0x10 |
|---|
| 122626 | #define BIFPLR1_2_PCIE_VC0_RESOURCE_CAP__PORT_ARB_TABLE_OFFSET__SHIFT 0x18 |
|---|
| 122627 | #define BIFPLR1_2_PCIE_VC0_RESOURCE_CAP__PORT_ARB_CAP_MASK 0x000000FFL |
|---|
| 122628 | #define BIFPLR1_2_PCIE_VC0_RESOURCE_CAP__REJECT_SNOOP_TRANS_MASK 0x00008000L |
|---|
| 122629 | #define BIFPLR1_2_PCIE_VC0_RESOURCE_CAP__MAX_TIME_SLOTS_MASK 0x007F0000L |
|---|
| 122630 | #define BIFPLR1_2_PCIE_VC0_RESOURCE_CAP__PORT_ARB_TABLE_OFFSET_MASK 0xFF000000L |
|---|
| 122631 | //BIFPLR1_2_PCIE_VC0_RESOURCE_CNTL |
|---|
| 122632 | #define BIFPLR1_2_PCIE_VC0_RESOURCE_CNTL__TC_VC_MAP_TC0__SHIFT 0x0 |
|---|
| 122633 | #define BIFPLR1_2_PCIE_VC0_RESOURCE_CNTL__TC_VC_MAP_TC1_7__SHIFT 0x1 |
|---|
| 122634 | #define BIFPLR1_2_PCIE_VC0_RESOURCE_CNTL__LOAD_PORT_ARB_TABLE__SHIFT 0x10 |
|---|
| 122635 | #define BIFPLR1_2_PCIE_VC0_RESOURCE_CNTL__PORT_ARB_SELECT__SHIFT 0x11 |
|---|
| 122636 | #define BIFPLR1_2_PCIE_VC0_RESOURCE_CNTL__VC_ID__SHIFT 0x18 |
|---|
| 122637 | #define BIFPLR1_2_PCIE_VC0_RESOURCE_CNTL__VC_ENABLE__SHIFT 0x1f |
|---|
| 122638 | #define BIFPLR1_2_PCIE_VC0_RESOURCE_CNTL__TC_VC_MAP_TC0_MASK 0x00000001L |
|---|
| 122639 | #define BIFPLR1_2_PCIE_VC0_RESOURCE_CNTL__TC_VC_MAP_TC1_7_MASK 0x000000FEL |
|---|
| 122640 | #define BIFPLR1_2_PCIE_VC0_RESOURCE_CNTL__LOAD_PORT_ARB_TABLE_MASK 0x00010000L |
|---|
| 122641 | #define BIFPLR1_2_PCIE_VC0_RESOURCE_CNTL__PORT_ARB_SELECT_MASK 0x000E0000L |
|---|
| 122642 | #define BIFPLR1_2_PCIE_VC0_RESOURCE_CNTL__VC_ID_MASK 0x07000000L |
|---|
| 122643 | #define BIFPLR1_2_PCIE_VC0_RESOURCE_CNTL__VC_ENABLE_MASK 0x80000000L |
|---|
| 122644 | //BIFPLR1_2_PCIE_VC0_RESOURCE_STATUS |
|---|
| 122645 | #define BIFPLR1_2_PCIE_VC0_RESOURCE_STATUS__PORT_ARB_TABLE_STATUS__SHIFT 0x0 |
|---|
| 122646 | #define BIFPLR1_2_PCIE_VC0_RESOURCE_STATUS__VC_NEGOTIATION_PENDING__SHIFT 0x1 |
|---|
| 122647 | #define BIFPLR1_2_PCIE_VC0_RESOURCE_STATUS__PORT_ARB_TABLE_STATUS_MASK 0x0001L |
|---|
| 122648 | #define BIFPLR1_2_PCIE_VC0_RESOURCE_STATUS__VC_NEGOTIATION_PENDING_MASK 0x0002L |
|---|
| 122649 | //BIFPLR1_2_PCIE_VC1_RESOURCE_CAP |
|---|
| 122650 | #define BIFPLR1_2_PCIE_VC1_RESOURCE_CAP__PORT_ARB_CAP__SHIFT 0x0 |
|---|
| 122651 | #define BIFPLR1_2_PCIE_VC1_RESOURCE_CAP__REJECT_SNOOP_TRANS__SHIFT 0xf |
|---|
| 122652 | #define BIFPLR1_2_PCIE_VC1_RESOURCE_CAP__MAX_TIME_SLOTS__SHIFT 0x10 |
|---|
| 122653 | #define BIFPLR1_2_PCIE_VC1_RESOURCE_CAP__PORT_ARB_TABLE_OFFSET__SHIFT 0x18 |
|---|
| 122654 | #define BIFPLR1_2_PCIE_VC1_RESOURCE_CAP__PORT_ARB_CAP_MASK 0x000000FFL |
|---|
| 122655 | #define BIFPLR1_2_PCIE_VC1_RESOURCE_CAP__REJECT_SNOOP_TRANS_MASK 0x00008000L |
|---|
| 122656 | #define BIFPLR1_2_PCIE_VC1_RESOURCE_CAP__MAX_TIME_SLOTS_MASK 0x007F0000L |
|---|
| 122657 | #define BIFPLR1_2_PCIE_VC1_RESOURCE_CAP__PORT_ARB_TABLE_OFFSET_MASK 0xFF000000L |
|---|
| 122658 | //BIFPLR1_2_PCIE_VC1_RESOURCE_CNTL |
|---|
| 122659 | #define BIFPLR1_2_PCIE_VC1_RESOURCE_CNTL__TC_VC_MAP_TC0__SHIFT 0x0 |
|---|
| 122660 | #define BIFPLR1_2_PCIE_VC1_RESOURCE_CNTL__TC_VC_MAP_TC1_7__SHIFT 0x1 |
|---|
| 122661 | #define BIFPLR1_2_PCIE_VC1_RESOURCE_CNTL__LOAD_PORT_ARB_TABLE__SHIFT 0x10 |
|---|
| 122662 | #define BIFPLR1_2_PCIE_VC1_RESOURCE_CNTL__PORT_ARB_SELECT__SHIFT 0x11 |
|---|
| 122663 | #define BIFPLR1_2_PCIE_VC1_RESOURCE_CNTL__VC_ID__SHIFT 0x18 |
|---|
| 122664 | #define BIFPLR1_2_PCIE_VC1_RESOURCE_CNTL__VC_ENABLE__SHIFT 0x1f |
|---|
| 122665 | #define BIFPLR1_2_PCIE_VC1_RESOURCE_CNTL__TC_VC_MAP_TC0_MASK 0x00000001L |
|---|
| 122666 | #define BIFPLR1_2_PCIE_VC1_RESOURCE_CNTL__TC_VC_MAP_TC1_7_MASK 0x000000FEL |
|---|
| 122667 | #define BIFPLR1_2_PCIE_VC1_RESOURCE_CNTL__LOAD_PORT_ARB_TABLE_MASK 0x00010000L |
|---|
| 122668 | #define BIFPLR1_2_PCIE_VC1_RESOURCE_CNTL__PORT_ARB_SELECT_MASK 0x000E0000L |
|---|
| 122669 | #define BIFPLR1_2_PCIE_VC1_RESOURCE_CNTL__VC_ID_MASK 0x07000000L |
|---|
| 122670 | #define BIFPLR1_2_PCIE_VC1_RESOURCE_CNTL__VC_ENABLE_MASK 0x80000000L |
|---|
| 122671 | //BIFPLR1_2_PCIE_VC1_RESOURCE_STATUS |
|---|
| 122672 | #define BIFPLR1_2_PCIE_VC1_RESOURCE_STATUS__PORT_ARB_TABLE_STATUS__SHIFT 0x0 |
|---|
| 122673 | #define BIFPLR1_2_PCIE_VC1_RESOURCE_STATUS__VC_NEGOTIATION_PENDING__SHIFT 0x1 |
|---|
| 122674 | #define BIFPLR1_2_PCIE_VC1_RESOURCE_STATUS__PORT_ARB_TABLE_STATUS_MASK 0x0001L |
|---|
| 122675 | #define BIFPLR1_2_PCIE_VC1_RESOURCE_STATUS__VC_NEGOTIATION_PENDING_MASK 0x0002L |
|---|
| 122676 | //BIFPLR1_2_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST |
|---|
| 122677 | #define BIFPLR1_2_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 122678 | #define BIFPLR1_2_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 122679 | #define BIFPLR1_2_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 122680 | #define BIFPLR1_2_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 122681 | #define BIFPLR1_2_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 122682 | #define BIFPLR1_2_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 122683 | //BIFPLR1_2_PCIE_DEV_SERIAL_NUM_DW1 |
|---|
| 122684 | #define BIFPLR1_2_PCIE_DEV_SERIAL_NUM_DW1__SERIAL_NUMBER_LO__SHIFT 0x0 |
|---|
| 122685 | #define BIFPLR1_2_PCIE_DEV_SERIAL_NUM_DW1__SERIAL_NUMBER_LO_MASK 0xFFFFFFFFL |
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| 122686 | //BIFPLR1_2_PCIE_DEV_SERIAL_NUM_DW2 |
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|---|
| 122840 | #define BIFPLR1_2_PCIE_ADV_ERR_CAP_CNTL__ECRC_CHECK_EN__SHIFT 0x8 |
|---|
| 122841 | #define BIFPLR1_2_PCIE_ADV_ERR_CAP_CNTL__MULTI_HDR_RECD_CAP__SHIFT 0x9 |
|---|
| 122842 | #define BIFPLR1_2_PCIE_ADV_ERR_CAP_CNTL__MULTI_HDR_RECD_EN__SHIFT 0xa |
|---|
| 122843 | #define BIFPLR1_2_PCIE_ADV_ERR_CAP_CNTL__TLP_PREFIX_LOG_PRESENT__SHIFT 0xb |
|---|
| 122844 | #define BIFPLR1_2_PCIE_ADV_ERR_CAP_CNTL__COMPLETION_TIMEOUT_LOG_CAPABLE__SHIFT 0xc |
|---|
| 122845 | #define BIFPLR1_2_PCIE_ADV_ERR_CAP_CNTL__FIRST_ERR_PTR_MASK 0x0000001FL |
|---|
| 122846 | #define BIFPLR1_2_PCIE_ADV_ERR_CAP_CNTL__ECRC_GEN_CAP_MASK 0x00000020L |
|---|
| 122847 | #define BIFPLR1_2_PCIE_ADV_ERR_CAP_CNTL__ECRC_GEN_EN_MASK 0x00000040L |
|---|
| 122848 | #define BIFPLR1_2_PCIE_ADV_ERR_CAP_CNTL__ECRC_CHECK_CAP_MASK 0x00000080L |
|---|
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|---|
| 122850 | #define BIFPLR1_2_PCIE_ADV_ERR_CAP_CNTL__MULTI_HDR_RECD_CAP_MASK 0x00000200L |
|---|
| 122851 | #define BIFPLR1_2_PCIE_ADV_ERR_CAP_CNTL__MULTI_HDR_RECD_EN_MASK 0x00000400L |
|---|
| 122852 | #define BIFPLR1_2_PCIE_ADV_ERR_CAP_CNTL__TLP_PREFIX_LOG_PRESENT_MASK 0x00000800L |
|---|
| 122853 | #define BIFPLR1_2_PCIE_ADV_ERR_CAP_CNTL__COMPLETION_TIMEOUT_LOG_CAPABLE_MASK 0x00001000L |
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| 122854 | //BIFPLR1_2_PCIE_HDR_LOG0 |
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| 122856 | #define BIFPLR1_2_PCIE_HDR_LOG0__TLP_HDR_MASK 0xFFFFFFFFL |
|---|
| 122857 | //BIFPLR1_2_PCIE_HDR_LOG1 |
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| 122858 | #define BIFPLR1_2_PCIE_HDR_LOG1__TLP_HDR__SHIFT 0x0 |
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| 122859 | #define BIFPLR1_2_PCIE_HDR_LOG1__TLP_HDR_MASK 0xFFFFFFFFL |
|---|
| 122860 | //BIFPLR1_2_PCIE_HDR_LOG2 |
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| 122862 | #define BIFPLR1_2_PCIE_HDR_LOG2__TLP_HDR_MASK 0xFFFFFFFFL |
|---|
| 122863 | //BIFPLR1_2_PCIE_HDR_LOG3 |
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| 122864 | #define BIFPLR1_2_PCIE_HDR_LOG3__TLP_HDR__SHIFT 0x0 |
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| 122865 | #define BIFPLR1_2_PCIE_HDR_LOG3__TLP_HDR_MASK 0xFFFFFFFFL |
|---|
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| 122870 | #define BIFPLR1_2_PCIE_ROOT_ERR_CMD__CORR_ERR_REP_EN_MASK 0x00000001L |
|---|
| 122871 | #define BIFPLR1_2_PCIE_ROOT_ERR_CMD__NONFATAL_ERR_REP_EN_MASK 0x00000002L |
|---|
| 122872 | #define BIFPLR1_2_PCIE_ROOT_ERR_CMD__FATAL_ERR_REP_EN_MASK 0x00000004L |
|---|
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| 122874 | #define BIFPLR1_2_PCIE_ROOT_ERR_STATUS__ERR_CORR_RCVD__SHIFT 0x0 |
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| 122875 | #define BIFPLR1_2_PCIE_ROOT_ERR_STATUS__MULT_ERR_CORR_RCVD__SHIFT 0x1 |
|---|
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|---|
| 122877 | #define BIFPLR1_2_PCIE_ROOT_ERR_STATUS__MULT_ERR_FATAL_NONFATAL_RCVD__SHIFT 0x3 |
|---|
| 122878 | #define BIFPLR1_2_PCIE_ROOT_ERR_STATUS__FIRST_UNCORRECTABLE_FATAL__SHIFT 0x4 |
|---|
| 122879 | #define BIFPLR1_2_PCIE_ROOT_ERR_STATUS__NONFATAL_ERROR_MSG_RCVD__SHIFT 0x5 |
|---|
| 122880 | #define BIFPLR1_2_PCIE_ROOT_ERR_STATUS__FATAL_ERROR_MSG_RCVD__SHIFT 0x6 |
|---|
| 122881 | #define BIFPLR1_2_PCIE_ROOT_ERR_STATUS__ERR_COR_SUBCLASS__SHIFT 0x7 |
|---|
| 122882 | #define BIFPLR1_2_PCIE_ROOT_ERR_STATUS__ADV_ERR_INT_MSG_NUM__SHIFT 0x1b |
|---|
| 122883 | #define BIFPLR1_2_PCIE_ROOT_ERR_STATUS__ERR_CORR_RCVD_MASK 0x00000001L |
|---|
| 122884 | #define BIFPLR1_2_PCIE_ROOT_ERR_STATUS__MULT_ERR_CORR_RCVD_MASK 0x00000002L |
|---|
| 122885 | #define BIFPLR1_2_PCIE_ROOT_ERR_STATUS__ERR_FATAL_NONFATAL_RCVD_MASK 0x00000004L |
|---|
| 122886 | #define BIFPLR1_2_PCIE_ROOT_ERR_STATUS__MULT_ERR_FATAL_NONFATAL_RCVD_MASK 0x00000008L |
|---|
| 122887 | #define BIFPLR1_2_PCIE_ROOT_ERR_STATUS__FIRST_UNCORRECTABLE_FATAL_MASK 0x00000010L |
|---|
| 122888 | #define BIFPLR1_2_PCIE_ROOT_ERR_STATUS__NONFATAL_ERROR_MSG_RCVD_MASK 0x00000020L |
|---|
| 122889 | #define BIFPLR1_2_PCIE_ROOT_ERR_STATUS__FATAL_ERROR_MSG_RCVD_MASK 0x00000040L |
|---|
| 122890 | #define BIFPLR1_2_PCIE_ROOT_ERR_STATUS__ERR_COR_SUBCLASS_MASK 0x00000180L |
|---|
| 122891 | #define BIFPLR1_2_PCIE_ROOT_ERR_STATUS__ADV_ERR_INT_MSG_NUM_MASK 0xF8000000L |
|---|
| 122892 | //BIFPLR1_2_PCIE_ERR_SRC_ID |
|---|
| 122893 | #define BIFPLR1_2_PCIE_ERR_SRC_ID__ERR_CORR_SRC_ID__SHIFT 0x0 |
|---|
| 122894 | #define BIFPLR1_2_PCIE_ERR_SRC_ID__ERR_FATAL_NONFATAL_SRC_ID__SHIFT 0x10 |
|---|
| 122895 | #define BIFPLR1_2_PCIE_ERR_SRC_ID__ERR_CORR_SRC_ID_MASK 0x0000FFFFL |
|---|
| 122896 | #define BIFPLR1_2_PCIE_ERR_SRC_ID__ERR_FATAL_NONFATAL_SRC_ID_MASK 0xFFFF0000L |
|---|
| 122897 | //BIFPLR1_2_PCIE_TLP_PREFIX_LOG0 |
|---|
| 122898 | #define BIFPLR1_2_PCIE_TLP_PREFIX_LOG0__TLP_PREFIX__SHIFT 0x0 |
|---|
| 122899 | #define BIFPLR1_2_PCIE_TLP_PREFIX_LOG0__TLP_PREFIX_MASK 0xFFFFFFFFL |
|---|
| 122900 | //BIFPLR1_2_PCIE_TLP_PREFIX_LOG1 |
|---|
| 122901 | #define BIFPLR1_2_PCIE_TLP_PREFIX_LOG1__TLP_PREFIX__SHIFT 0x0 |
|---|
| 122902 | #define BIFPLR1_2_PCIE_TLP_PREFIX_LOG1__TLP_PREFIX_MASK 0xFFFFFFFFL |
|---|
| 122903 | //BIFPLR1_2_PCIE_TLP_PREFIX_LOG2 |
|---|
| 122904 | #define BIFPLR1_2_PCIE_TLP_PREFIX_LOG2__TLP_PREFIX__SHIFT 0x0 |
|---|
| 122905 | #define BIFPLR1_2_PCIE_TLP_PREFIX_LOG2__TLP_PREFIX_MASK 0xFFFFFFFFL |
|---|
| 122906 | //BIFPLR1_2_PCIE_TLP_PREFIX_LOG3 |
|---|
| 122907 | #define BIFPLR1_2_PCIE_TLP_PREFIX_LOG3__TLP_PREFIX__SHIFT 0x0 |
|---|
| 122908 | #define BIFPLR1_2_PCIE_TLP_PREFIX_LOG3__TLP_PREFIX_MASK 0xFFFFFFFFL |
|---|
| 122909 | //BIFPLR1_2_PCIE_SECONDARY_ENH_CAP_LIST |
|---|
| 122910 | #define BIFPLR1_2_PCIE_SECONDARY_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 122911 | #define BIFPLR1_2_PCIE_SECONDARY_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 122912 | #define BIFPLR1_2_PCIE_SECONDARY_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 122913 | #define BIFPLR1_2_PCIE_SECONDARY_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 122914 | #define BIFPLR1_2_PCIE_SECONDARY_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 122915 | #define BIFPLR1_2_PCIE_SECONDARY_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 122916 | //BIFPLR1_2_PCIE_LINK_CNTL3 |
|---|
| 122917 | #define BIFPLR1_2_PCIE_LINK_CNTL3__PERFORM_EQUALIZATION__SHIFT 0x0 |
|---|
| 122918 | #define BIFPLR1_2_PCIE_LINK_CNTL3__LINK_EQUALIZATION_REQ_INT_EN__SHIFT 0x1 |
|---|
| 122919 | #define BIFPLR1_2_PCIE_LINK_CNTL3__ENABLE_LOWER_SKP_OS_GEN__SHIFT 0x9 |
|---|
| 122920 | #define BIFPLR1_2_PCIE_LINK_CNTL3__PERFORM_EQUALIZATION_MASK 0x00000001L |
|---|
| 122921 | #define BIFPLR1_2_PCIE_LINK_CNTL3__LINK_EQUALIZATION_REQ_INT_EN_MASK 0x00000002L |
|---|
| 122922 | #define BIFPLR1_2_PCIE_LINK_CNTL3__ENABLE_LOWER_SKP_OS_GEN_MASK 0x0000FE00L |
|---|
| 122923 | //BIFPLR1_2_PCIE_LANE_ERROR_STATUS |
|---|
| 122924 | #define BIFPLR1_2_PCIE_LANE_ERROR_STATUS__LANE_ERROR_STATUS_BITS__SHIFT 0x0 |
|---|
| 122925 | #define BIFPLR1_2_PCIE_LANE_ERROR_STATUS__LANE_ERROR_STATUS_BITS_MASK 0x0000FFFFL |
|---|
| 122926 | //BIFPLR1_2_PCIE_LANE_0_EQUALIZATION_CNTL |
|---|
| 122927 | #define BIFPLR1_2_PCIE_LANE_0_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET__SHIFT 0x0 |
|---|
| 122928 | #define BIFPLR1_2_PCIE_LANE_0_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT__SHIFT 0x4 |
|---|
| 122929 | #define BIFPLR1_2_PCIE_LANE_0_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET__SHIFT 0x8 |
|---|
| 122930 | #define BIFPLR1_2_PCIE_LANE_0_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT__SHIFT 0xc |
|---|
| 122931 | #define BIFPLR1_2_PCIE_LANE_0_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET_MASK 0x000FL |
|---|
| 122932 | #define BIFPLR1_2_PCIE_LANE_0_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT_MASK 0x0070L |
|---|
| 122933 | #define BIFPLR1_2_PCIE_LANE_0_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET_MASK 0x0F00L |
|---|
| 122934 | #define BIFPLR1_2_PCIE_LANE_0_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT_MASK 0x7000L |
|---|
| 122935 | //BIFPLR1_2_PCIE_LANE_1_EQUALIZATION_CNTL |
|---|
| 122936 | #define BIFPLR1_2_PCIE_LANE_1_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET__SHIFT 0x0 |
|---|
| 122937 | #define BIFPLR1_2_PCIE_LANE_1_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT__SHIFT 0x4 |
|---|
| 122938 | #define BIFPLR1_2_PCIE_LANE_1_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET__SHIFT 0x8 |
|---|
| 122939 | #define BIFPLR1_2_PCIE_LANE_1_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT__SHIFT 0xc |
|---|
| 122940 | #define BIFPLR1_2_PCIE_LANE_1_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET_MASK 0x000FL |
|---|
| 122941 | #define BIFPLR1_2_PCIE_LANE_1_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT_MASK 0x0070L |
|---|
| 122942 | #define BIFPLR1_2_PCIE_LANE_1_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET_MASK 0x0F00L |
|---|
| 122943 | #define BIFPLR1_2_PCIE_LANE_1_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT_MASK 0x7000L |
|---|
| 122944 | //BIFPLR1_2_PCIE_LANE_2_EQUALIZATION_CNTL |
|---|
| 122945 | #define BIFPLR1_2_PCIE_LANE_2_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET__SHIFT 0x0 |
|---|
| 122946 | #define BIFPLR1_2_PCIE_LANE_2_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT__SHIFT 0x4 |
|---|
| 122947 | #define BIFPLR1_2_PCIE_LANE_2_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET__SHIFT 0x8 |
|---|
| 122948 | #define BIFPLR1_2_PCIE_LANE_2_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT__SHIFT 0xc |
|---|
| 122949 | #define BIFPLR1_2_PCIE_LANE_2_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET_MASK 0x000FL |
|---|
| 122950 | #define BIFPLR1_2_PCIE_LANE_2_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT_MASK 0x0070L |
|---|
| 122951 | #define BIFPLR1_2_PCIE_LANE_2_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET_MASK 0x0F00L |
|---|
| 122952 | #define BIFPLR1_2_PCIE_LANE_2_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT_MASK 0x7000L |
|---|
| 122953 | //BIFPLR1_2_PCIE_LANE_3_EQUALIZATION_CNTL |
|---|
| 122954 | #define BIFPLR1_2_PCIE_LANE_3_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET__SHIFT 0x0 |
|---|
| 122955 | #define BIFPLR1_2_PCIE_LANE_3_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT__SHIFT 0x4 |
|---|
| 122956 | #define BIFPLR1_2_PCIE_LANE_3_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET__SHIFT 0x8 |
|---|
| 122957 | #define BIFPLR1_2_PCIE_LANE_3_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT__SHIFT 0xc |
|---|
| 122958 | #define BIFPLR1_2_PCIE_LANE_3_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET_MASK 0x000FL |
|---|
| 122959 | #define BIFPLR1_2_PCIE_LANE_3_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT_MASK 0x0070L |
|---|
| 122960 | #define BIFPLR1_2_PCIE_LANE_3_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET_MASK 0x0F00L |
|---|
| 122961 | #define BIFPLR1_2_PCIE_LANE_3_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT_MASK 0x7000L |
|---|
| 122962 | //BIFPLR1_2_PCIE_LANE_4_EQUALIZATION_CNTL |
|---|
| 122963 | #define BIFPLR1_2_PCIE_LANE_4_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET__SHIFT 0x0 |
|---|
| 122964 | #define BIFPLR1_2_PCIE_LANE_4_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT__SHIFT 0x4 |
|---|
| 122965 | #define BIFPLR1_2_PCIE_LANE_4_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET__SHIFT 0x8 |
|---|
| 122966 | #define BIFPLR1_2_PCIE_LANE_4_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT__SHIFT 0xc |
|---|
| 122967 | #define BIFPLR1_2_PCIE_LANE_4_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET_MASK 0x000FL |
|---|
| 122968 | #define BIFPLR1_2_PCIE_LANE_4_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT_MASK 0x0070L |
|---|
| 122969 | #define BIFPLR1_2_PCIE_LANE_4_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET_MASK 0x0F00L |
|---|
| 122970 | #define BIFPLR1_2_PCIE_LANE_4_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT_MASK 0x7000L |
|---|
| 122971 | //BIFPLR1_2_PCIE_LANE_5_EQUALIZATION_CNTL |
|---|
| 122972 | #define BIFPLR1_2_PCIE_LANE_5_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET__SHIFT 0x0 |
|---|
| 122973 | #define BIFPLR1_2_PCIE_LANE_5_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT__SHIFT 0x4 |
|---|
| 122974 | #define BIFPLR1_2_PCIE_LANE_5_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET__SHIFT 0x8 |
|---|
| 122975 | #define BIFPLR1_2_PCIE_LANE_5_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT__SHIFT 0xc |
|---|
| 122976 | #define BIFPLR1_2_PCIE_LANE_5_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET_MASK 0x000FL |
|---|
| 122977 | #define BIFPLR1_2_PCIE_LANE_5_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT_MASK 0x0070L |
|---|
| 122978 | #define BIFPLR1_2_PCIE_LANE_5_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET_MASK 0x0F00L |
|---|
| 122979 | #define BIFPLR1_2_PCIE_LANE_5_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT_MASK 0x7000L |
|---|
| 122980 | //BIFPLR1_2_PCIE_LANE_6_EQUALIZATION_CNTL |
|---|
| 122981 | #define BIFPLR1_2_PCIE_LANE_6_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET__SHIFT 0x0 |
|---|
| 122982 | #define BIFPLR1_2_PCIE_LANE_6_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT__SHIFT 0x4 |
|---|
| 122983 | #define BIFPLR1_2_PCIE_LANE_6_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET__SHIFT 0x8 |
|---|
| 122984 | #define BIFPLR1_2_PCIE_LANE_6_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT__SHIFT 0xc |
|---|
| 122985 | #define BIFPLR1_2_PCIE_LANE_6_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET_MASK 0x000FL |
|---|
| 122986 | #define BIFPLR1_2_PCIE_LANE_6_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT_MASK 0x0070L |
|---|
| 122987 | #define BIFPLR1_2_PCIE_LANE_6_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET_MASK 0x0F00L |
|---|
| 122988 | #define BIFPLR1_2_PCIE_LANE_6_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT_MASK 0x7000L |
|---|
| 122989 | //BIFPLR1_2_PCIE_LANE_7_EQUALIZATION_CNTL |
|---|
| 122990 | #define BIFPLR1_2_PCIE_LANE_7_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET__SHIFT 0x0 |
|---|
| 122991 | #define BIFPLR1_2_PCIE_LANE_7_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT__SHIFT 0x4 |
|---|
| 122992 | #define BIFPLR1_2_PCIE_LANE_7_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET__SHIFT 0x8 |
|---|
| 122993 | #define BIFPLR1_2_PCIE_LANE_7_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT__SHIFT 0xc |
|---|
| 122994 | #define BIFPLR1_2_PCIE_LANE_7_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET_MASK 0x000FL |
|---|
| 122995 | #define BIFPLR1_2_PCIE_LANE_7_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT_MASK 0x0070L |
|---|
| 122996 | #define BIFPLR1_2_PCIE_LANE_7_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET_MASK 0x0F00L |
|---|
| 122997 | #define BIFPLR1_2_PCIE_LANE_7_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT_MASK 0x7000L |
|---|
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| 123000 | #define BIFPLR1_2_PCIE_LANE_8_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT__SHIFT 0x4 |
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| 123001 | #define BIFPLR1_2_PCIE_LANE_8_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET__SHIFT 0x8 |
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| 123002 | #define BIFPLR1_2_PCIE_LANE_8_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT__SHIFT 0xc |
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| 123036 | #define BIFPLR1_2_PCIE_LANE_12_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT__SHIFT 0x4 |
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| 123038 | #define BIFPLR1_2_PCIE_LANE_12_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT__SHIFT 0xc |
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| 123041 | #define BIFPLR1_2_PCIE_LANE_12_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET_MASK 0x0F00L |
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| 123042 | #define BIFPLR1_2_PCIE_LANE_12_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT_MASK 0x7000L |
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| 123045 | #define BIFPLR1_2_PCIE_LANE_13_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT__SHIFT 0x4 |
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| 123047 | #define BIFPLR1_2_PCIE_LANE_13_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT__SHIFT 0xc |
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| 123048 | #define BIFPLR1_2_PCIE_LANE_13_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET_MASK 0x000FL |
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| 123049 | #define BIFPLR1_2_PCIE_LANE_13_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT_MASK 0x0070L |
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| 123050 | #define BIFPLR1_2_PCIE_LANE_13_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET_MASK 0x0F00L |
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| 123051 | #define BIFPLR1_2_PCIE_LANE_13_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT_MASK 0x7000L |
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| 123052 | //BIFPLR1_2_PCIE_LANE_14_EQUALIZATION_CNTL |
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| 123053 | #define BIFPLR1_2_PCIE_LANE_14_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET__SHIFT 0x0 |
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| 123054 | #define BIFPLR1_2_PCIE_LANE_14_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT__SHIFT 0x4 |
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| 123055 | #define BIFPLR1_2_PCIE_LANE_14_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET__SHIFT 0x8 |
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| 123056 | #define BIFPLR1_2_PCIE_LANE_14_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT__SHIFT 0xc |
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| 123057 | #define BIFPLR1_2_PCIE_LANE_14_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET_MASK 0x000FL |
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| 123058 | #define BIFPLR1_2_PCIE_LANE_14_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT_MASK 0x0070L |
|---|
| 123059 | #define BIFPLR1_2_PCIE_LANE_14_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET_MASK 0x0F00L |
|---|
| 123060 | #define BIFPLR1_2_PCIE_LANE_14_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT_MASK 0x7000L |
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| 123061 | //BIFPLR1_2_PCIE_LANE_15_EQUALIZATION_CNTL |
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| 123062 | #define BIFPLR1_2_PCIE_LANE_15_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET__SHIFT 0x0 |
|---|
| 123063 | #define BIFPLR1_2_PCIE_LANE_15_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT__SHIFT 0x4 |
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| 123064 | #define BIFPLR1_2_PCIE_LANE_15_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET__SHIFT 0x8 |
|---|
| 123065 | #define BIFPLR1_2_PCIE_LANE_15_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT__SHIFT 0xc |
|---|
| 123066 | #define BIFPLR1_2_PCIE_LANE_15_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET_MASK 0x000FL |
|---|
| 123067 | #define BIFPLR1_2_PCIE_LANE_15_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT_MASK 0x0070L |
|---|
| 123068 | #define BIFPLR1_2_PCIE_LANE_15_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET_MASK 0x0F00L |
|---|
| 123069 | #define BIFPLR1_2_PCIE_LANE_15_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT_MASK 0x7000L |
|---|
| 123070 | //BIFPLR1_2_PCIE_ACS_ENH_CAP_LIST |
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| 123071 | #define BIFPLR1_2_PCIE_ACS_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
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| 123072 | #define BIFPLR1_2_PCIE_ACS_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
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| 123073 | #define BIFPLR1_2_PCIE_ACS_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 123074 | #define BIFPLR1_2_PCIE_ACS_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 123075 | #define BIFPLR1_2_PCIE_ACS_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 123076 | #define BIFPLR1_2_PCIE_ACS_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 123077 | //BIFPLR1_2_PCIE_ACS_CAP |
|---|
| 123078 | #define BIFPLR1_2_PCIE_ACS_CAP__SOURCE_VALIDATION__SHIFT 0x0 |
|---|
| 123079 | #define BIFPLR1_2_PCIE_ACS_CAP__TRANSLATION_BLOCKING__SHIFT 0x1 |
|---|
| 123080 | #define BIFPLR1_2_PCIE_ACS_CAP__P2P_REQUEST_REDIRECT__SHIFT 0x2 |
|---|
| 123081 | #define BIFPLR1_2_PCIE_ACS_CAP__P2P_COMPLETION_REDIRECT__SHIFT 0x3 |
|---|
| 123082 | #define BIFPLR1_2_PCIE_ACS_CAP__UPSTREAM_FORWARDING__SHIFT 0x4 |
|---|
| 123083 | #define BIFPLR1_2_PCIE_ACS_CAP__P2P_EGRESS_CONTROL__SHIFT 0x5 |
|---|
| 123084 | #define BIFPLR1_2_PCIE_ACS_CAP__DIRECT_TRANSLATED_P2P__SHIFT 0x6 |
|---|
| 123085 | #define BIFPLR1_2_PCIE_ACS_CAP__ENHANCED_CAPABILITY__SHIFT 0x7 |
|---|
| 123086 | #define BIFPLR1_2_PCIE_ACS_CAP__EGRESS_CONTROL_VECTOR_SIZE__SHIFT 0x8 |
|---|
| 123087 | #define BIFPLR1_2_PCIE_ACS_CAP__SOURCE_VALIDATION_MASK 0x0001L |
|---|
| 123088 | #define BIFPLR1_2_PCIE_ACS_CAP__TRANSLATION_BLOCKING_MASK 0x0002L |
|---|
| 123089 | #define BIFPLR1_2_PCIE_ACS_CAP__P2P_REQUEST_REDIRECT_MASK 0x0004L |
|---|
| 123090 | #define BIFPLR1_2_PCIE_ACS_CAP__P2P_COMPLETION_REDIRECT_MASK 0x0008L |
|---|
| 123091 | #define BIFPLR1_2_PCIE_ACS_CAP__UPSTREAM_FORWARDING_MASK 0x0010L |
|---|
| 123092 | #define BIFPLR1_2_PCIE_ACS_CAP__P2P_EGRESS_CONTROL_MASK 0x0020L |
|---|
| 123093 | #define BIFPLR1_2_PCIE_ACS_CAP__DIRECT_TRANSLATED_P2P_MASK 0x0040L |
|---|
| 123094 | #define BIFPLR1_2_PCIE_ACS_CAP__ENHANCED_CAPABILITY_MASK 0x0080L |
|---|
| 123095 | #define BIFPLR1_2_PCIE_ACS_CAP__EGRESS_CONTROL_VECTOR_SIZE_MASK 0xFF00L |
|---|
| 123096 | //BIFPLR1_2_PCIE_ACS_CNTL |
|---|
| 123097 | #define BIFPLR1_2_PCIE_ACS_CNTL__SOURCE_VALIDATION_EN__SHIFT 0x0 |
|---|
| 123098 | #define BIFPLR1_2_PCIE_ACS_CNTL__TRANSLATION_BLOCKING_EN__SHIFT 0x1 |
|---|
| 123099 | #define BIFPLR1_2_PCIE_ACS_CNTL__P2P_REQUEST_REDIRECT_EN__SHIFT 0x2 |
|---|
| 123100 | #define BIFPLR1_2_PCIE_ACS_CNTL__P2P_COMPLETION_REDIRECT_EN__SHIFT 0x3 |
|---|
| 123101 | #define BIFPLR1_2_PCIE_ACS_CNTL__UPSTREAM_FORWARDING_EN__SHIFT 0x4 |
|---|
| 123102 | #define BIFPLR1_2_PCIE_ACS_CNTL__P2P_EGRESS_CONTROL_EN__SHIFT 0x5 |
|---|
| 123103 | #define BIFPLR1_2_PCIE_ACS_CNTL__DIRECT_TRANSLATED_P2P_EN__SHIFT 0x6 |
|---|
| 123104 | #define BIFPLR1_2_PCIE_ACS_CNTL__IO_REQUEST_BLOCKING_EN__SHIFT 0x7 |
|---|
| 123105 | #define BIFPLR1_2_PCIE_ACS_CNTL__DSP_MEMORY_TARGET_ACCESS_CNTL__SHIFT 0x8 |
|---|
| 123106 | #define BIFPLR1_2_PCIE_ACS_CNTL__USP_MEMORY_TARGET_ACCESS_CNTL__SHIFT 0xa |
|---|
| 123107 | #define BIFPLR1_2_PCIE_ACS_CNTL__UNCLAIMED_REQUEST_REDIRECT_CNTL__SHIFT 0xc |
|---|
| 123108 | #define BIFPLR1_2_PCIE_ACS_CNTL__SOURCE_VALIDATION_EN_MASK 0x0001L |
|---|
| 123109 | #define BIFPLR1_2_PCIE_ACS_CNTL__TRANSLATION_BLOCKING_EN_MASK 0x0002L |
|---|
| 123110 | #define BIFPLR1_2_PCIE_ACS_CNTL__P2P_REQUEST_REDIRECT_EN_MASK 0x0004L |
|---|
| 123111 | #define BIFPLR1_2_PCIE_ACS_CNTL__P2P_COMPLETION_REDIRECT_EN_MASK 0x0008L |
|---|
| 123112 | #define BIFPLR1_2_PCIE_ACS_CNTL__UPSTREAM_FORWARDING_EN_MASK 0x0010L |
|---|
| 123113 | #define BIFPLR1_2_PCIE_ACS_CNTL__P2P_EGRESS_CONTROL_EN_MASK 0x0020L |
|---|
| 123114 | #define BIFPLR1_2_PCIE_ACS_CNTL__DIRECT_TRANSLATED_P2P_EN_MASK 0x0040L |
|---|
| 123115 | #define BIFPLR1_2_PCIE_ACS_CNTL__IO_REQUEST_BLOCKING_EN_MASK 0x0080L |
|---|
| 123116 | #define BIFPLR1_2_PCIE_ACS_CNTL__DSP_MEMORY_TARGET_ACCESS_CNTL_MASK 0x0300L |
|---|
| 123117 | #define BIFPLR1_2_PCIE_ACS_CNTL__USP_MEMORY_TARGET_ACCESS_CNTL_MASK 0x0C00L |
|---|
| 123118 | #define BIFPLR1_2_PCIE_ACS_CNTL__UNCLAIMED_REQUEST_REDIRECT_CNTL_MASK 0x1000L |
|---|
| 123119 | //BIFPLR1_2_PCIE_MC_ENH_CAP_LIST |
|---|
| 123120 | #define BIFPLR1_2_PCIE_MC_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 123121 | #define BIFPLR1_2_PCIE_MC_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 123122 | #define BIFPLR1_2_PCIE_MC_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 123123 | #define BIFPLR1_2_PCIE_MC_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 123124 | #define BIFPLR1_2_PCIE_MC_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 123125 | #define BIFPLR1_2_PCIE_MC_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 123126 | //BIFPLR1_2_PCIE_MC_CAP |
|---|
| 123127 | #define BIFPLR1_2_PCIE_MC_CAP__MC_MAX_GROUP__SHIFT 0x0 |
|---|
| 123128 | #define BIFPLR1_2_PCIE_MC_CAP__MC_WIN_SIZE_REQ__SHIFT 0x8 |
|---|
| 123129 | #define BIFPLR1_2_PCIE_MC_CAP__MC_ECRC_REGEN_SUPP__SHIFT 0xf |
|---|
| 123130 | #define BIFPLR1_2_PCIE_MC_CAP__MC_MAX_GROUP_MASK 0x003FL |
|---|
| 123131 | #define BIFPLR1_2_PCIE_MC_CAP__MC_WIN_SIZE_REQ_MASK 0x3F00L |
|---|
| 123132 | #define BIFPLR1_2_PCIE_MC_CAP__MC_ECRC_REGEN_SUPP_MASK 0x8000L |
|---|
| 123133 | //BIFPLR1_2_PCIE_MC_CNTL |
|---|
| 123134 | #define BIFPLR1_2_PCIE_MC_CNTL__MC_NUM_GROUP__SHIFT 0x0 |
|---|
| 123135 | #define BIFPLR1_2_PCIE_MC_CNTL__MC_ENABLE__SHIFT 0xf |
|---|
| 123136 | #define BIFPLR1_2_PCIE_MC_CNTL__MC_NUM_GROUP_MASK 0x003FL |
|---|
| 123137 | #define BIFPLR1_2_PCIE_MC_CNTL__MC_ENABLE_MASK 0x8000L |
|---|
| 123138 | //BIFPLR1_2_PCIE_MC_ADDR0 |
|---|
| 123139 | #define BIFPLR1_2_PCIE_MC_ADDR0__MC_INDEX_POS__SHIFT 0x0 |
|---|
| 123140 | #define BIFPLR1_2_PCIE_MC_ADDR0__MC_BASE_ADDR_0__SHIFT 0xc |
|---|
| 123141 | #define BIFPLR1_2_PCIE_MC_ADDR0__MC_INDEX_POS_MASK 0x0000003FL |
|---|
| 123142 | #define BIFPLR1_2_PCIE_MC_ADDR0__MC_BASE_ADDR_0_MASK 0xFFFFF000L |
|---|
| 123143 | //BIFPLR1_2_PCIE_MC_ADDR1 |
|---|
| 123144 | #define BIFPLR1_2_PCIE_MC_ADDR1__MC_BASE_ADDR_1__SHIFT 0x0 |
|---|
| 123145 | #define BIFPLR1_2_PCIE_MC_ADDR1__MC_BASE_ADDR_1_MASK 0xFFFFFFFFL |
|---|
| 123146 | //BIFPLR1_2_PCIE_MC_RCV0 |
|---|
| 123147 | #define BIFPLR1_2_PCIE_MC_RCV0__MC_RECEIVE_0__SHIFT 0x0 |
|---|
| 123148 | #define BIFPLR1_2_PCIE_MC_RCV0__MC_RECEIVE_0_MASK 0xFFFFFFFFL |
|---|
| 123149 | //BIFPLR1_2_PCIE_MC_RCV1 |
|---|
| 123150 | #define BIFPLR1_2_PCIE_MC_RCV1__MC_RECEIVE_1__SHIFT 0x0 |
|---|
| 123151 | #define BIFPLR1_2_PCIE_MC_RCV1__MC_RECEIVE_1_MASK 0xFFFFFFFFL |
|---|
| 123152 | //BIFPLR1_2_PCIE_MC_BLOCK_ALL0 |
|---|
| 123153 | #define BIFPLR1_2_PCIE_MC_BLOCK_ALL0__MC_BLOCK_ALL_0__SHIFT 0x0 |
|---|
| 123154 | #define BIFPLR1_2_PCIE_MC_BLOCK_ALL0__MC_BLOCK_ALL_0_MASK 0xFFFFFFFFL |
|---|
| 123155 | //BIFPLR1_2_PCIE_MC_BLOCK_ALL1 |
|---|
| 123156 | #define BIFPLR1_2_PCIE_MC_BLOCK_ALL1__MC_BLOCK_ALL_1__SHIFT 0x0 |
|---|
| 123157 | #define BIFPLR1_2_PCIE_MC_BLOCK_ALL1__MC_BLOCK_ALL_1_MASK 0xFFFFFFFFL |
|---|
| 123158 | //BIFPLR1_2_PCIE_MC_BLOCK_UNTRANSLATED_0 |
|---|
| 123159 | #define BIFPLR1_2_PCIE_MC_BLOCK_UNTRANSLATED_0__MC_BLOCK_UNTRANSLATED_0__SHIFT 0x0 |
|---|
| 123160 | #define BIFPLR1_2_PCIE_MC_BLOCK_UNTRANSLATED_0__MC_BLOCK_UNTRANSLATED_0_MASK 0xFFFFFFFFL |
|---|
| 123161 | //BIFPLR1_2_PCIE_MC_BLOCK_UNTRANSLATED_1 |
|---|
| 123162 | #define BIFPLR1_2_PCIE_MC_BLOCK_UNTRANSLATED_1__MC_BLOCK_UNTRANSLATED_1__SHIFT 0x0 |
|---|
| 123163 | #define BIFPLR1_2_PCIE_MC_BLOCK_UNTRANSLATED_1__MC_BLOCK_UNTRANSLATED_1_MASK 0xFFFFFFFFL |
|---|
| 123164 | //BIFPLR1_2_PCIE_MC_OVERLAY_BAR0 |
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| 123165 | #define BIFPLR1_2_PCIE_MC_OVERLAY_BAR0__MC_OVERLAY_SIZE__SHIFT 0x0 |
|---|
| 123166 | #define BIFPLR1_2_PCIE_MC_OVERLAY_BAR0__MC_OVERLAY_BAR_0__SHIFT 0x6 |
|---|
| 123167 | #define BIFPLR1_2_PCIE_MC_OVERLAY_BAR0__MC_OVERLAY_SIZE_MASK 0x0000003FL |
|---|
| 123168 | #define BIFPLR1_2_PCIE_MC_OVERLAY_BAR0__MC_OVERLAY_BAR_0_MASK 0xFFFFFFC0L |
|---|
| 123169 | //BIFPLR1_2_PCIE_MC_OVERLAY_BAR1 |
|---|
| 123170 | #define BIFPLR1_2_PCIE_MC_OVERLAY_BAR1__MC_OVERLAY_BAR_1__SHIFT 0x0 |
|---|
| 123171 | #define BIFPLR1_2_PCIE_MC_OVERLAY_BAR1__MC_OVERLAY_BAR_1_MASK 0xFFFFFFFFL |
|---|
| 123172 | //BIFPLR1_2_PCIE_L1_PM_SUB_CAP_LIST |
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| 123173 | #define BIFPLR1_2_PCIE_L1_PM_SUB_CAP_LIST__CAP_ID__SHIFT 0x0 |
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| 123174 | #define BIFPLR1_2_PCIE_L1_PM_SUB_CAP_LIST__CAP_VER__SHIFT 0x10 |
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| 123175 | #define BIFPLR1_2_PCIE_L1_PM_SUB_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 123176 | #define BIFPLR1_2_PCIE_L1_PM_SUB_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 123177 | #define BIFPLR1_2_PCIE_L1_PM_SUB_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 123178 | #define BIFPLR1_2_PCIE_L1_PM_SUB_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 123179 | //BIFPLR1_2_PCIE_L1_PM_SUB_CAP |
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| 123180 | #define BIFPLR1_2_PCIE_L1_PM_SUB_CAP__PCI_PM_L1_2_SUPPORTED__SHIFT 0x0 |
|---|
| 123181 | #define BIFPLR1_2_PCIE_L1_PM_SUB_CAP__PCI_PM_L1_1_SUPPORTED__SHIFT 0x1 |
|---|
| 123182 | #define BIFPLR1_2_PCIE_L1_PM_SUB_CAP__ASPM_L1_2_SUPPORTED__SHIFT 0x2 |
|---|
| 123183 | #define BIFPLR1_2_PCIE_L1_PM_SUB_CAP__ASPM_L1_1_SUPPORTED__SHIFT 0x3 |
|---|
| 123184 | #define BIFPLR1_2_PCIE_L1_PM_SUB_CAP__L1_PM_SUB_SUPPORTED__SHIFT 0x4 |
|---|
| 123185 | #define BIFPLR1_2_PCIE_L1_PM_SUB_CAP__LINK_ACTIVATION_SUPPORTED__SHIFT 0x5 |
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| 123186 | #define BIFPLR1_2_PCIE_L1_PM_SUB_CAP__PORT_CM_RESTORE_TIME__SHIFT 0x8 |
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| 123187 | #define BIFPLR1_2_PCIE_L1_PM_SUB_CAP__PORT_T_POWER_ON_SCALE__SHIFT 0x10 |
|---|
| 123188 | #define BIFPLR1_2_PCIE_L1_PM_SUB_CAP__PORT_T_POWER_ON_VALUE__SHIFT 0x13 |
|---|
| 123189 | #define BIFPLR1_2_PCIE_L1_PM_SUB_CAP__PCI_PM_L1_2_SUPPORTED_MASK 0x00000001L |
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| 123190 | #define BIFPLR1_2_PCIE_L1_PM_SUB_CAP__PCI_PM_L1_1_SUPPORTED_MASK 0x00000002L |
|---|
| 123191 | #define BIFPLR1_2_PCIE_L1_PM_SUB_CAP__ASPM_L1_2_SUPPORTED_MASK 0x00000004L |
|---|
| 123192 | #define BIFPLR1_2_PCIE_L1_PM_SUB_CAP__ASPM_L1_1_SUPPORTED_MASK 0x00000008L |
|---|
| 123193 | #define BIFPLR1_2_PCIE_L1_PM_SUB_CAP__L1_PM_SUB_SUPPORTED_MASK 0x00000010L |
|---|
| 123194 | #define BIFPLR1_2_PCIE_L1_PM_SUB_CAP__LINK_ACTIVATION_SUPPORTED_MASK 0x00000020L |
|---|
| 123195 | #define BIFPLR1_2_PCIE_L1_PM_SUB_CAP__PORT_CM_RESTORE_TIME_MASK 0x0000FF00L |
|---|
| 123196 | #define BIFPLR1_2_PCIE_L1_PM_SUB_CAP__PORT_T_POWER_ON_SCALE_MASK 0x00030000L |
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| 123197 | #define BIFPLR1_2_PCIE_L1_PM_SUB_CAP__PORT_T_POWER_ON_VALUE_MASK 0x00F80000L |
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| 123198 | //BIFPLR1_2_PCIE_L1_PM_SUB_CNTL |
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| 123199 | #define BIFPLR1_2_PCIE_L1_PM_SUB_CNTL__PCI_PM_L1_2_EN__SHIFT 0x0 |
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| 123200 | #define BIFPLR1_2_PCIE_L1_PM_SUB_CNTL__PCI_PM_L1_1_EN__SHIFT 0x1 |
|---|
| 123201 | #define BIFPLR1_2_PCIE_L1_PM_SUB_CNTL__ASPM_L1_2_EN__SHIFT 0x2 |
|---|
| 123202 | #define BIFPLR1_2_PCIE_L1_PM_SUB_CNTL__ASPM_L1_1_EN__SHIFT 0x3 |
|---|
| 123203 | #define BIFPLR1_2_PCIE_L1_PM_SUB_CNTL__LINK_ACTIVATION_INTERRUPT_EN__SHIFT 0x4 |
|---|
| 123204 | #define BIFPLR1_2_PCIE_L1_PM_SUB_CNTL__LINK_ACTIVATION_CNTL__SHIFT 0x5 |
|---|
| 123205 | #define BIFPLR1_2_PCIE_L1_PM_SUB_CNTL__COMMON_MODE_RESTORE_TIME__SHIFT 0x8 |
|---|
| 123206 | #define BIFPLR1_2_PCIE_L1_PM_SUB_CNTL__LTR_L1_2_THRESHOLD_VALUE__SHIFT 0x10 |
|---|
| 123207 | #define BIFPLR1_2_PCIE_L1_PM_SUB_CNTL__LTR_L1_2_THRESHOLD_SCALE__SHIFT 0x1d |
|---|
| 123208 | #define BIFPLR1_2_PCIE_L1_PM_SUB_CNTL__PCI_PM_L1_2_EN_MASK 0x00000001L |
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| 123209 | #define BIFPLR1_2_PCIE_L1_PM_SUB_CNTL__PCI_PM_L1_1_EN_MASK 0x00000002L |
|---|
| 123210 | #define BIFPLR1_2_PCIE_L1_PM_SUB_CNTL__ASPM_L1_2_EN_MASK 0x00000004L |
|---|
| 123211 | #define BIFPLR1_2_PCIE_L1_PM_SUB_CNTL__ASPM_L1_1_EN_MASK 0x00000008L |
|---|
| 123212 | #define BIFPLR1_2_PCIE_L1_PM_SUB_CNTL__LINK_ACTIVATION_INTERRUPT_EN_MASK 0x00000010L |
|---|
| 123213 | #define BIFPLR1_2_PCIE_L1_PM_SUB_CNTL__LINK_ACTIVATION_CNTL_MASK 0x00000020L |
|---|
| 123214 | #define BIFPLR1_2_PCIE_L1_PM_SUB_CNTL__COMMON_MODE_RESTORE_TIME_MASK 0x0000FF00L |
|---|
| 123215 | #define BIFPLR1_2_PCIE_L1_PM_SUB_CNTL__LTR_L1_2_THRESHOLD_VALUE_MASK 0x03FF0000L |
|---|
| 123216 | #define BIFPLR1_2_PCIE_L1_PM_SUB_CNTL__LTR_L1_2_THRESHOLD_SCALE_MASK 0xE0000000L |
|---|
| 123217 | //BIFPLR1_2_PCIE_L1_PM_SUB_CNTL2 |
|---|
| 123218 | #define BIFPLR1_2_PCIE_L1_PM_SUB_CNTL2__T_POWER_ON_SCALE__SHIFT 0x0 |
|---|
| 123219 | #define BIFPLR1_2_PCIE_L1_PM_SUB_CNTL2__T_POWER_ON_VALUE__SHIFT 0x3 |
|---|
| 123220 | #define BIFPLR1_2_PCIE_L1_PM_SUB_CNTL2__T_POWER_ON_SCALE_MASK 0x00000003L |
|---|
| 123221 | #define BIFPLR1_2_PCIE_L1_PM_SUB_CNTL2__T_POWER_ON_VALUE_MASK 0x000000F8L |
|---|
| 123222 | //BIFPLR1_2_PCIE_DPC_ENH_CAP_LIST |
|---|
| 123223 | #define BIFPLR1_2_PCIE_DPC_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 123224 | #define BIFPLR1_2_PCIE_DPC_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 123225 | #define BIFPLR1_2_PCIE_DPC_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 123226 | #define BIFPLR1_2_PCIE_DPC_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 123227 | #define BIFPLR1_2_PCIE_DPC_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 123228 | #define BIFPLR1_2_PCIE_DPC_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 123229 | //BIFPLR1_2_PCIE_DPC_CAP_LIST |
|---|
| 123230 | #define BIFPLR1_2_PCIE_DPC_CAP_LIST__DPC_INTR_MSG_NUM__SHIFT 0x0 |
|---|
| 123231 | #define BIFPLR1_2_PCIE_DPC_CAP_LIST__RP_EXTENSIONS_FOR_DPC__SHIFT 0x5 |
|---|
| 123232 | #define BIFPLR1_2_PCIE_DPC_CAP_LIST__POISONED_TLP_EGRESS_BLOCKING_SUPPORTED__SHIFT 0x6 |
|---|
| 123233 | #define BIFPLR1_2_PCIE_DPC_CAP_LIST__DPC_SOFTWARE_TRIGGERING_SUPPORTED__SHIFT 0x7 |
|---|
| 123234 | #define BIFPLR1_2_PCIE_DPC_CAP_LIST__RP_PIO_LOG_SIZE__SHIFT 0x8 |
|---|
| 123235 | #define BIFPLR1_2_PCIE_DPC_CAP_LIST__DL_ACTIVE_ERR_COR_SIGNALING_SUPPORTED__SHIFT 0xc |
|---|
| 123236 | #define BIFPLR1_2_PCIE_DPC_CAP_LIST__DPC_INTR_MSG_NUM_MASK 0x001FL |
|---|
| 123237 | #define BIFPLR1_2_PCIE_DPC_CAP_LIST__RP_EXTENSIONS_FOR_DPC_MASK 0x0020L |
|---|
| 123238 | #define BIFPLR1_2_PCIE_DPC_CAP_LIST__POISONED_TLP_EGRESS_BLOCKING_SUPPORTED_MASK 0x0040L |
|---|
| 123239 | #define BIFPLR1_2_PCIE_DPC_CAP_LIST__DPC_SOFTWARE_TRIGGERING_SUPPORTED_MASK 0x0080L |
|---|
| 123240 | #define BIFPLR1_2_PCIE_DPC_CAP_LIST__RP_PIO_LOG_SIZE_MASK 0x0F00L |
|---|
| 123241 | #define BIFPLR1_2_PCIE_DPC_CAP_LIST__DL_ACTIVE_ERR_COR_SIGNALING_SUPPORTED_MASK 0x1000L |
|---|
| 123242 | //BIFPLR1_2_PCIE_DPC_CNTL |
|---|
| 123243 | #define BIFPLR1_2_PCIE_DPC_CNTL__DPC_TRIGGER_ENABLE__SHIFT 0x0 |
|---|
| 123244 | #define BIFPLR1_2_PCIE_DPC_CNTL__DPC_COMPLETION_CONTROL__SHIFT 0x2 |
|---|
| 123245 | #define BIFPLR1_2_PCIE_DPC_CNTL__DPC_INTERRUPT_ENABLE__SHIFT 0x3 |
|---|
| 123246 | #define BIFPLR1_2_PCIE_DPC_CNTL__DPC_ERR_COR_ENABLE__SHIFT 0x4 |
|---|
| 123247 | #define BIFPLR1_2_PCIE_DPC_CNTL__POISONED_TLP_EGRESS_BLOCKING_ENABLE__SHIFT 0x5 |
|---|
| 123248 | #define BIFPLR1_2_PCIE_DPC_CNTL__DPC_SOFTWARE_TRIGGER__SHIFT 0x6 |
|---|
| 123249 | #define BIFPLR1_2_PCIE_DPC_CNTL__DL_ACTIVE_ERR_COR_ENABLE__SHIFT 0x7 |
|---|
| 123250 | #define BIFPLR1_2_PCIE_DPC_CNTL__DPC_SIG_SFW_ENABLE__SHIFT 0x8 |
|---|
| 123251 | #define BIFPLR1_2_PCIE_DPC_CNTL__DPC_TRIGGER_ENABLE_MASK 0x0003L |
|---|
| 123252 | #define BIFPLR1_2_PCIE_DPC_CNTL__DPC_COMPLETION_CONTROL_MASK 0x0004L |
|---|
| 123253 | #define BIFPLR1_2_PCIE_DPC_CNTL__DPC_INTERRUPT_ENABLE_MASK 0x0008L |
|---|
| 123254 | #define BIFPLR1_2_PCIE_DPC_CNTL__DPC_ERR_COR_ENABLE_MASK 0x0010L |
|---|
| 123255 | #define BIFPLR1_2_PCIE_DPC_CNTL__POISONED_TLP_EGRESS_BLOCKING_ENABLE_MASK 0x0020L |
|---|
| 123256 | #define BIFPLR1_2_PCIE_DPC_CNTL__DPC_SOFTWARE_TRIGGER_MASK 0x0040L |
|---|
| 123257 | #define BIFPLR1_2_PCIE_DPC_CNTL__DL_ACTIVE_ERR_COR_ENABLE_MASK 0x0080L |
|---|
| 123258 | #define BIFPLR1_2_PCIE_DPC_CNTL__DPC_SIG_SFW_ENABLE_MASK 0x0100L |
|---|
| 123259 | //BIFPLR1_2_PCIE_DPC_STATUS |
|---|
| 123260 | #define BIFPLR1_2_PCIE_DPC_STATUS__DPC_TRIGGER_STATUS__SHIFT 0x0 |
|---|
| 123261 | #define BIFPLR1_2_PCIE_DPC_STATUS__DPC_TRIGGER_REASON__SHIFT 0x1 |
|---|
| 123262 | #define BIFPLR1_2_PCIE_DPC_STATUS__DPC_INTERRUPT_STATUS__SHIFT 0x3 |
|---|
| 123263 | #define BIFPLR1_2_PCIE_DPC_STATUS__DPC_RP_BUSY__SHIFT 0x4 |
|---|
| 123264 | #define BIFPLR1_2_PCIE_DPC_STATUS__DPC_TRIGGER_REASON_EXTENSION__SHIFT 0x5 |
|---|
| 123265 | #define BIFPLR1_2_PCIE_DPC_STATUS__RP_PIO_FIRST_ERROR_POINTER__SHIFT 0x8 |
|---|
| 123266 | #define BIFPLR1_2_PCIE_DPC_STATUS__DPC_TRIGGER_STATUS_MASK 0x0001L |
|---|
| 123267 | #define BIFPLR1_2_PCIE_DPC_STATUS__DPC_TRIGGER_REASON_MASK 0x0006L |
|---|
| 123268 | #define BIFPLR1_2_PCIE_DPC_STATUS__DPC_INTERRUPT_STATUS_MASK 0x0008L |
|---|
| 123269 | #define BIFPLR1_2_PCIE_DPC_STATUS__DPC_RP_BUSY_MASK 0x0010L |
|---|
| 123270 | #define BIFPLR1_2_PCIE_DPC_STATUS__DPC_TRIGGER_REASON_EXTENSION_MASK 0x0060L |
|---|
| 123271 | #define BIFPLR1_2_PCIE_DPC_STATUS__RP_PIO_FIRST_ERROR_POINTER_MASK 0x1F00L |
|---|
| 123272 | //BIFPLR1_2_PCIE_DPC_ERROR_SOURCE_ID |
|---|
| 123273 | #define BIFPLR1_2_PCIE_DPC_ERROR_SOURCE_ID__DPC_ERROR_SOURCE_ID__SHIFT 0x0 |
|---|
| 123274 | #define BIFPLR1_2_PCIE_DPC_ERROR_SOURCE_ID__DPC_ERROR_SOURCE_ID_MASK 0xFFFFL |
|---|
| 123275 | //BIFPLR1_2_PCIE_RP_PIO_STATUS |
|---|
| 123276 | #define BIFPLR1_2_PCIE_RP_PIO_STATUS__CFG_UR_CPL__SHIFT 0x0 |
|---|
| 123277 | #define BIFPLR1_2_PCIE_RP_PIO_STATUS__CFG_CA_CPL__SHIFT 0x1 |
|---|
| 123278 | #define BIFPLR1_2_PCIE_RP_PIO_STATUS__CFG_CTO__SHIFT 0x2 |
|---|
| 123279 | #define BIFPLR1_2_PCIE_RP_PIO_STATUS__IO_UR_CPL__SHIFT 0x8 |
|---|
| 123280 | #define BIFPLR1_2_PCIE_RP_PIO_STATUS__IO_CA_CPL__SHIFT 0x9 |
|---|
| 123281 | #define BIFPLR1_2_PCIE_RP_PIO_STATUS__IO_CTO__SHIFT 0xa |
|---|
| 123282 | #define BIFPLR1_2_PCIE_RP_PIO_STATUS__MEM_UR_CPL__SHIFT 0x10 |
|---|
| 123283 | #define BIFPLR1_2_PCIE_RP_PIO_STATUS__MEM_CA_CPL__SHIFT 0x11 |
|---|
| 123284 | #define BIFPLR1_2_PCIE_RP_PIO_STATUS__MEM_CTO__SHIFT 0x12 |
|---|
| 123285 | #define BIFPLR1_2_PCIE_RP_PIO_STATUS__CFG_UR_CPL_MASK 0x00000001L |
|---|
| 123286 | #define BIFPLR1_2_PCIE_RP_PIO_STATUS__CFG_CA_CPL_MASK 0x00000002L |
|---|
| 123287 | #define BIFPLR1_2_PCIE_RP_PIO_STATUS__CFG_CTO_MASK 0x00000004L |
|---|
| 123288 | #define BIFPLR1_2_PCIE_RP_PIO_STATUS__IO_UR_CPL_MASK 0x00000100L |
|---|
| 123289 | #define BIFPLR1_2_PCIE_RP_PIO_STATUS__IO_CA_CPL_MASK 0x00000200L |
|---|
| 123290 | #define BIFPLR1_2_PCIE_RP_PIO_STATUS__IO_CTO_MASK 0x00000400L |
|---|
| 123291 | #define BIFPLR1_2_PCIE_RP_PIO_STATUS__MEM_UR_CPL_MASK 0x00010000L |
|---|
| 123292 | #define BIFPLR1_2_PCIE_RP_PIO_STATUS__MEM_CA_CPL_MASK 0x00020000L |
|---|
| 123293 | #define BIFPLR1_2_PCIE_RP_PIO_STATUS__MEM_CTO_MASK 0x00040000L |
|---|
| 123294 | //BIFPLR1_2_PCIE_RP_PIO_MASK |
|---|
| 123295 | #define BIFPLR1_2_PCIE_RP_PIO_MASK__CFG_UR_CPL__SHIFT 0x0 |
|---|
| 123296 | #define BIFPLR1_2_PCIE_RP_PIO_MASK__CFG_CA_CPL__SHIFT 0x1 |
|---|
| 123297 | #define BIFPLR1_2_PCIE_RP_PIO_MASK__CFG_CTO__SHIFT 0x2 |
|---|
| 123298 | #define BIFPLR1_2_PCIE_RP_PIO_MASK__IO_UR_CPL__SHIFT 0x8 |
|---|
| 123299 | #define BIFPLR1_2_PCIE_RP_PIO_MASK__IO_CA_CPL__SHIFT 0x9 |
|---|
| 123300 | #define BIFPLR1_2_PCIE_RP_PIO_MASK__IO_CTO__SHIFT 0xa |
|---|
| 123301 | #define BIFPLR1_2_PCIE_RP_PIO_MASK__MEM_UR_CPL__SHIFT 0x10 |
|---|
| 123302 | #define BIFPLR1_2_PCIE_RP_PIO_MASK__MEM_CA_CPL__SHIFT 0x11 |
|---|
| 123303 | #define BIFPLR1_2_PCIE_RP_PIO_MASK__MEM_CTO__SHIFT 0x12 |
|---|
| 123304 | #define BIFPLR1_2_PCIE_RP_PIO_MASK__CFG_UR_CPL_MASK 0x00000001L |
|---|
| 123305 | #define BIFPLR1_2_PCIE_RP_PIO_MASK__CFG_CA_CPL_MASK 0x00000002L |
|---|
| 123306 | #define BIFPLR1_2_PCIE_RP_PIO_MASK__CFG_CTO_MASK 0x00000004L |
|---|
| 123307 | #define BIFPLR1_2_PCIE_RP_PIO_MASK__IO_UR_CPL_MASK 0x00000100L |
|---|
| 123308 | #define BIFPLR1_2_PCIE_RP_PIO_MASK__IO_CA_CPL_MASK 0x00000200L |
|---|
| 123309 | #define BIFPLR1_2_PCIE_RP_PIO_MASK__IO_CTO_MASK 0x00000400L |
|---|
| 123310 | #define BIFPLR1_2_PCIE_RP_PIO_MASK__MEM_UR_CPL_MASK 0x00010000L |
|---|
| 123311 | #define BIFPLR1_2_PCIE_RP_PIO_MASK__MEM_CA_CPL_MASK 0x00020000L |
|---|
| 123312 | #define BIFPLR1_2_PCIE_RP_PIO_MASK__MEM_CTO_MASK 0x00040000L |
|---|
| 123313 | //BIFPLR1_2_PCIE_RP_PIO_SEVERITY |
|---|
| 123314 | #define BIFPLR1_2_PCIE_RP_PIO_SEVERITY__CFG_UR_CPL__SHIFT 0x0 |
|---|
| 123315 | #define BIFPLR1_2_PCIE_RP_PIO_SEVERITY__CFG_CA_CPL__SHIFT 0x1 |
|---|
| 123316 | #define BIFPLR1_2_PCIE_RP_PIO_SEVERITY__CFG_CTO__SHIFT 0x2 |
|---|
| 123317 | #define BIFPLR1_2_PCIE_RP_PIO_SEVERITY__IO_UR_CPL__SHIFT 0x8 |
|---|
| 123318 | #define BIFPLR1_2_PCIE_RP_PIO_SEVERITY__IO_CA_CPL__SHIFT 0x9 |
|---|
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| 123369 | #define BIFPLR1_2_PCIE_RP_PIO_EXCEPTION__MEM_CTO_MASK 0x00040000L |
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| 123392 | #define BIFPLR1_2_PCIE_RP_PIO_PREFIX_LOG3__TLP_PREFIX__SHIFT 0x0 |
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| 123393 | #define BIFPLR1_2_PCIE_RP_PIO_PREFIX_LOG3__TLP_PREFIX_MASK 0xFFFFFFFFL |
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| 123399 | #define BIFPLR1_2_PCIE_ESM_CAP_LIST__CAP_VER_MASK 0x000F0000L |
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| 123400 | #define BIFPLR1_2_PCIE_ESM_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
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| 123414 | #define BIFPLR1_2_PCIE_ESM_STATUS__MIN_TIME_IN_EI_VAL_MASK 0x01FFL |
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| 123415 | #define BIFPLR1_2_PCIE_ESM_STATUS__MIN_TIME_IN_EI_SCALE_MASK 0x0E00L |
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| 123422 | #define BIFPLR1_2_PCIE_ESM_CTRL__ESM_ENABLED_MASK 0x8000L |
|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
| 123453 | #define BIFPLR1_2_PCIE_ESM_CAP_1__ESM_10P9G__SHIFT 0x1d |
|---|
| 123454 | #define BIFPLR1_2_PCIE_ESM_CAP_1__ESM_8P0G_MASK 0x00000001L |
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| 123457 | #define BIFPLR1_2_PCIE_ESM_CAP_1__ESM_8P3G_MASK 0x00000008L |
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| 123458 | #define BIFPLR1_2_PCIE_ESM_CAP_1__ESM_8P4G_MASK 0x00000010L |
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| 123459 | #define BIFPLR1_2_PCIE_ESM_CAP_1__ESM_8P5G_MASK 0x00000020L |
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| 123460 | #define BIFPLR1_2_PCIE_ESM_CAP_1__ESM_8P6G_MASK 0x00000040L |
|---|
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| 123463 | #define BIFPLR1_2_PCIE_ESM_CAP_1__ESM_8P9G_MASK 0x00000200L |
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| 123473 | #define BIFPLR1_2_PCIE_ESM_CAP_1__ESM_9P9G_MASK 0x00080000L |
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| 123805 | #define BIFPLR1_2_PCIE_ESM_CAP_7__ESM_25P4G_MASK 0x00000010L |
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|---|
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|---|
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| 123831 | #define BIFPLR1_2_PCIE_ESM_CAP_7__ESM_28P0G_MASK 0x40000000L |
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|---|
| 123833 | #define BIFPLR1_2_LINK_CAP_16GT__RESERVED__SHIFT 0x0 |
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| 123834 | #define BIFPLR1_2_LINK_CAP_16GT__RESERVED_MASK 0xFFFFFFFFL |
|---|
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| 123836 | #define BIFPLR1_2_LINK_CNTL_16GT__RESERVED__SHIFT 0x0 |
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| 123837 | #define BIFPLR1_2_LINK_CNTL_16GT__RESERVED_MASK 0xFFFFFFFFL |
|---|
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|---|
| 123844 | #define BIFPLR1_2_LINK_STATUS_16GT__EQUALIZATION_COMPLETE_16GT_MASK 0x00000001L |
|---|
| 123845 | #define BIFPLR1_2_LINK_STATUS_16GT__EQUALIZATION_PHASE1_SUCCESS_16GT_MASK 0x00000002L |
|---|
| 123846 | #define BIFPLR1_2_LINK_STATUS_16GT__EQUALIZATION_PHASE2_SUCCESS_16GT_MASK 0x00000004L |
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| 123847 | #define BIFPLR1_2_LINK_STATUS_16GT__EQUALIZATION_PHASE3_SUCCESS_16GT_MASK 0x00000008L |
|---|
| 123848 | #define BIFPLR1_2_LINK_STATUS_16GT__LINK_EQUALIZATION_REQUEST_16GT_MASK 0x00000010L |
|---|
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|---|
| 123850 | #define BIFPLR1_2_LINK_CAP_32GT__EQUALIZATION_BYPASS_TO_HIGHEST_RATE_SUPPORTED__SHIFT 0x0 |
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| 123851 | #define BIFPLR1_2_LINK_CAP_32GT__NO_EQUALIZATION_NEEDED_SUPPORTED__SHIFT 0x1 |
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| 123853 | #define BIFPLR1_2_LINK_CAP_32GT__MODIFIED_TS_USAGE_MODE_1_SUPPORTED__SHIFT 0x9 |
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| 123854 | #define BIFPLR1_2_LINK_CAP_32GT__MODIFIED_TS_USAGE_MODE_2_SUPPORTED__SHIFT 0xa |
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| 123855 | #define BIFPLR1_2_LINK_CAP_32GT__MODIFIED_TS_RESERVED_USAGE_MODES__SHIFT 0xb |
|---|
| 123856 | #define BIFPLR1_2_LINK_CAP_32GT__EQUALIZATION_BYPASS_TO_HIGHEST_RATE_SUPPORTED_MASK 0x00000001L |
|---|
| 123857 | #define BIFPLR1_2_LINK_CAP_32GT__NO_EQUALIZATION_NEEDED_SUPPORTED_MASK 0x00000002L |
|---|
| 123858 | #define BIFPLR1_2_LINK_CAP_32GT__MODIFIED_TS_USAGE_MODE_0_SUPPORTED_MASK 0x00000100L |
|---|
| 123859 | #define BIFPLR1_2_LINK_CAP_32GT__MODIFIED_TS_USAGE_MODE_1_SUPPORTED_MASK 0x00000200L |
|---|
| 123860 | #define BIFPLR1_2_LINK_CAP_32GT__MODIFIED_TS_USAGE_MODE_2_SUPPORTED_MASK 0x00000400L |
|---|
| 123861 | #define BIFPLR1_2_LINK_CAP_32GT__MODIFIED_TS_RESERVED_USAGE_MODES_MASK 0x0000F800L |
|---|
| 123862 | //BIFPLR1_2_LINK_CNTL_32GT |
|---|
| 123863 | #define BIFPLR1_2_LINK_CNTL_32GT__EQUALIZATION_BYPASS_TO_HIGHEST_RATE_DISABLE__SHIFT 0x0 |
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| 123864 | #define BIFPLR1_2_LINK_CNTL_32GT__NO_EQUALIZATION_NEEDED_DISABLE__SHIFT 0x1 |
|---|
| 123865 | #define BIFPLR1_2_LINK_CNTL_32GT__MODIFIED_TS_USAGE_MODE_SELECTED__SHIFT 0x8 |
|---|
| 123866 | #define BIFPLR1_2_LINK_CNTL_32GT__EQUALIZATION_BYPASS_TO_HIGHEST_RATE_DISABLE_MASK 0x00000001L |
|---|
| 123867 | #define BIFPLR1_2_LINK_CNTL_32GT__NO_EQUALIZATION_NEEDED_DISABLE_MASK 0x00000002L |
|---|
| 123868 | #define BIFPLR1_2_LINK_CNTL_32GT__MODIFIED_TS_USAGE_MODE_SELECTED_MASK 0x00000700L |
|---|
| 123869 | //BIFPLR1_2_LINK_STATUS_32GT |
|---|
| 123870 | #define BIFPLR1_2_LINK_STATUS_32GT__EQUALIZATION_COMPLETE_32GT__SHIFT 0x0 |
|---|
| 123871 | #define BIFPLR1_2_LINK_STATUS_32GT__EQUALIZATION_PHASE1_SUCCESS_32GT__SHIFT 0x1 |
|---|
| 123872 | #define BIFPLR1_2_LINK_STATUS_32GT__EQUALIZATION_PHASE2_SUCCESS_32GT__SHIFT 0x2 |
|---|
| 123873 | #define BIFPLR1_2_LINK_STATUS_32GT__EQUALIZATION_PHASE3_SUCCESS_32GT__SHIFT 0x3 |
|---|
| 123874 | #define BIFPLR1_2_LINK_STATUS_32GT__LINK_EQUALIZATION_REQUEST_32GT__SHIFT 0x4 |
|---|
| 123875 | #define BIFPLR1_2_LINK_STATUS_32GT__MODIFIED_TS_RECEIVED__SHIFT 0x5 |
|---|
| 123876 | #define BIFPLR1_2_LINK_STATUS_32GT__RECEIVED_ENHANCED_LINK_BEHAVIOUR_CONTROL__SHIFT 0x6 |
|---|
| 123877 | #define BIFPLR1_2_LINK_STATUS_32GT__TRANSMITTER_PRECODING_ON__SHIFT 0x8 |
|---|
| 123878 | #define BIFPLR1_2_LINK_STATUS_32GT__TRANSMITTER_PRECODE_REQUEST__SHIFT 0x9 |
|---|
| 123879 | #define BIFPLR1_2_LINK_STATUS_32GT__NO_EQUALIZATION_NEEDED_RECEIVED__SHIFT 0xa |
|---|
| 123880 | #define BIFPLR1_2_LINK_STATUS_32GT__EQUALIZATION_COMPLETE_32GT_MASK 0x00000001L |
|---|
| 123881 | #define BIFPLR1_2_LINK_STATUS_32GT__EQUALIZATION_PHASE1_SUCCESS_32GT_MASK 0x00000002L |
|---|
| 123882 | #define BIFPLR1_2_LINK_STATUS_32GT__EQUALIZATION_PHASE2_SUCCESS_32GT_MASK 0x00000004L |
|---|
| 123883 | #define BIFPLR1_2_LINK_STATUS_32GT__EQUALIZATION_PHASE3_SUCCESS_32GT_MASK 0x00000008L |
|---|
| 123884 | #define BIFPLR1_2_LINK_STATUS_32GT__LINK_EQUALIZATION_REQUEST_32GT_MASK 0x00000010L |
|---|
| 123885 | #define BIFPLR1_2_LINK_STATUS_32GT__MODIFIED_TS_RECEIVED_MASK 0x00000020L |
|---|
| 123886 | #define BIFPLR1_2_LINK_STATUS_32GT__RECEIVED_ENHANCED_LINK_BEHAVIOUR_CONTROL_MASK 0x000000C0L |
|---|
| 123887 | #define BIFPLR1_2_LINK_STATUS_32GT__TRANSMITTER_PRECODING_ON_MASK 0x00000100L |
|---|
| 123888 | #define BIFPLR1_2_LINK_STATUS_32GT__TRANSMITTER_PRECODE_REQUEST_MASK 0x00000200L |
|---|
| 123889 | #define BIFPLR1_2_LINK_STATUS_32GT__NO_EQUALIZATION_NEEDED_RECEIVED_MASK 0x00000400L |
|---|
| 123890 | |
|---|
| 123891 | |
|---|
| 123892 | // addressBlock: nbio_pcie0_bifplr2_cfgdecp |
|---|
| 123893 | //BIFPLR2_2_VENDOR_ID |
|---|
| 123894 | #define BIFPLR2_2_VENDOR_ID__VENDOR_ID__SHIFT 0x0 |
|---|
| 123895 | #define BIFPLR2_2_VENDOR_ID__VENDOR_ID_MASK 0xFFFFL |
|---|
| 123896 | //BIFPLR2_2_DEVICE_ID |
|---|
| 123897 | #define BIFPLR2_2_DEVICE_ID__DEVICE_ID__SHIFT 0x0 |
|---|
| 123898 | #define BIFPLR2_2_DEVICE_ID__DEVICE_ID_MASK 0xFFFFL |
|---|
| 123899 | //BIFPLR2_2_COMMAND |
|---|
| 123900 | #define BIFPLR2_2_COMMAND__IO_ACCESS_EN__SHIFT 0x0 |
|---|
| 123901 | #define BIFPLR2_2_COMMAND__MEM_ACCESS_EN__SHIFT 0x1 |
|---|
| 123902 | #define BIFPLR2_2_COMMAND__BUS_MASTER_EN__SHIFT 0x2 |
|---|
| 123903 | #define BIFPLR2_2_COMMAND__SPECIAL_CYCLE_EN__SHIFT 0x3 |
|---|
| 123904 | #define BIFPLR2_2_COMMAND__MEM_WRITE_INVALIDATE_EN__SHIFT 0x4 |
|---|
| 123905 | #define BIFPLR2_2_COMMAND__PAL_SNOOP_EN__SHIFT 0x5 |
|---|
| 123906 | #define BIFPLR2_2_COMMAND__PARITY_ERROR_RESPONSE__SHIFT 0x6 |
|---|
| 123907 | #define BIFPLR2_2_COMMAND__AD_STEPPING__SHIFT 0x7 |
|---|
| 123908 | #define BIFPLR2_2_COMMAND__SERR_EN__SHIFT 0x8 |
|---|
| 123909 | #define BIFPLR2_2_COMMAND__FAST_B2B_EN__SHIFT 0x9 |
|---|
| 123910 | #define BIFPLR2_2_COMMAND__INT_DIS__SHIFT 0xa |
|---|
| 123911 | #define BIFPLR2_2_COMMAND__IO_ACCESS_EN_MASK 0x0001L |
|---|
| 123912 | #define BIFPLR2_2_COMMAND__MEM_ACCESS_EN_MASK 0x0002L |
|---|
| 123913 | #define BIFPLR2_2_COMMAND__BUS_MASTER_EN_MASK 0x0004L |
|---|
| 123914 | #define BIFPLR2_2_COMMAND__SPECIAL_CYCLE_EN_MASK 0x0008L |
|---|
| 123915 | #define BIFPLR2_2_COMMAND__MEM_WRITE_INVALIDATE_EN_MASK 0x0010L |
|---|
| 123916 | #define BIFPLR2_2_COMMAND__PAL_SNOOP_EN_MASK 0x0020L |
|---|
| 123917 | #define BIFPLR2_2_COMMAND__PARITY_ERROR_RESPONSE_MASK 0x0040L |
|---|
| 123918 | #define BIFPLR2_2_COMMAND__AD_STEPPING_MASK 0x0080L |
|---|
| 123919 | #define BIFPLR2_2_COMMAND__SERR_EN_MASK 0x0100L |
|---|
| 123920 | #define BIFPLR2_2_COMMAND__FAST_B2B_EN_MASK 0x0200L |
|---|
| 123921 | #define BIFPLR2_2_COMMAND__INT_DIS_MASK 0x0400L |
|---|
| 123922 | //BIFPLR2_2_STATUS |
|---|
| 123923 | #define BIFPLR2_2_STATUS__IMMEDIATE_READINESS__SHIFT 0x0 |
|---|
| 123924 | #define BIFPLR2_2_STATUS__INT_STATUS__SHIFT 0x3 |
|---|
| 123925 | #define BIFPLR2_2_STATUS__CAP_LIST__SHIFT 0x4 |
|---|
| 123926 | #define BIFPLR2_2_STATUS__PCI_66_CAP__SHIFT 0x5 |
|---|
| 123927 | #define BIFPLR2_2_STATUS__FAST_BACK_CAPABLE__SHIFT 0x7 |
|---|
| 123928 | #define BIFPLR2_2_STATUS__MASTER_DATA_PARITY_ERROR__SHIFT 0x8 |
|---|
| 123929 | #define BIFPLR2_2_STATUS__DEVSEL_TIMING__SHIFT 0x9 |
|---|
| 123930 | #define BIFPLR2_2_STATUS__SIGNAL_TARGET_ABORT__SHIFT 0xb |
|---|
| 123931 | #define BIFPLR2_2_STATUS__RECEIVED_TARGET_ABORT__SHIFT 0xc |
|---|
| 123932 | #define BIFPLR2_2_STATUS__RECEIVED_MASTER_ABORT__SHIFT 0xd |
|---|
| 123933 | #define BIFPLR2_2_STATUS__SIGNALED_SYSTEM_ERROR__SHIFT 0xe |
|---|
| 123934 | #define BIFPLR2_2_STATUS__PARITY_ERROR_DETECTED__SHIFT 0xf |
|---|
| 123935 | #define BIFPLR2_2_STATUS__IMMEDIATE_READINESS_MASK 0x0001L |
|---|
| 123936 | #define BIFPLR2_2_STATUS__INT_STATUS_MASK 0x0008L |
|---|
| 123937 | #define BIFPLR2_2_STATUS__CAP_LIST_MASK 0x0010L |
|---|
| 123938 | #define BIFPLR2_2_STATUS__PCI_66_CAP_MASK 0x0020L |
|---|
| 123939 | #define BIFPLR2_2_STATUS__FAST_BACK_CAPABLE_MASK 0x0080L |
|---|
| 123940 | #define BIFPLR2_2_STATUS__MASTER_DATA_PARITY_ERROR_MASK 0x0100L |
|---|
| 123941 | #define BIFPLR2_2_STATUS__DEVSEL_TIMING_MASK 0x0600L |
|---|
| 123942 | #define BIFPLR2_2_STATUS__SIGNAL_TARGET_ABORT_MASK 0x0800L |
|---|
| 123943 | #define BIFPLR2_2_STATUS__RECEIVED_TARGET_ABORT_MASK 0x1000L |
|---|
| 123944 | #define BIFPLR2_2_STATUS__RECEIVED_MASTER_ABORT_MASK 0x2000L |
|---|
| 123945 | #define BIFPLR2_2_STATUS__SIGNALED_SYSTEM_ERROR_MASK 0x4000L |
|---|
| 123946 | #define BIFPLR2_2_STATUS__PARITY_ERROR_DETECTED_MASK 0x8000L |
|---|
| 123947 | //BIFPLR2_2_REVISION_ID |
|---|
| 123948 | #define BIFPLR2_2_REVISION_ID__MINOR_REV_ID__SHIFT 0x0 |
|---|
| 123949 | #define BIFPLR2_2_REVISION_ID__MAJOR_REV_ID__SHIFT 0x4 |
|---|
| 123950 | #define BIFPLR2_2_REVISION_ID__MINOR_REV_ID_MASK 0x0FL |
|---|
| 123951 | #define BIFPLR2_2_REVISION_ID__MAJOR_REV_ID_MASK 0xF0L |
|---|
| 123952 | //BIFPLR2_2_PROG_INTERFACE |
|---|
| 123953 | #define BIFPLR2_2_PROG_INTERFACE__PROG_INTERFACE__SHIFT 0x0 |
|---|
| 123954 | #define BIFPLR2_2_PROG_INTERFACE__PROG_INTERFACE_MASK 0xFFL |
|---|
| 123955 | //BIFPLR2_2_SUB_CLASS |
|---|
| 123956 | #define BIFPLR2_2_SUB_CLASS__SUB_CLASS__SHIFT 0x0 |
|---|
| 123957 | #define BIFPLR2_2_SUB_CLASS__SUB_CLASS_MASK 0xFFL |
|---|
| 123958 | //BIFPLR2_2_BASE_CLASS |
|---|
| 123959 | #define BIFPLR2_2_BASE_CLASS__BASE_CLASS__SHIFT 0x0 |
|---|
| 123960 | #define BIFPLR2_2_BASE_CLASS__BASE_CLASS_MASK 0xFFL |
|---|
| 123961 | //BIFPLR2_2_CACHE_LINE |
|---|
| 123962 | #define BIFPLR2_2_CACHE_LINE__CACHE_LINE_SIZE__SHIFT 0x0 |
|---|
| 123963 | #define BIFPLR2_2_CACHE_LINE__CACHE_LINE_SIZE_MASK 0xFFL |
|---|
| 123964 | //BIFPLR2_2_LATENCY |
|---|
| 123965 | #define BIFPLR2_2_LATENCY__LATENCY_TIMER__SHIFT 0x0 |
|---|
| 123966 | #define BIFPLR2_2_LATENCY__LATENCY_TIMER_MASK 0xFFL |
|---|
| 123967 | //BIFPLR2_2_HEADER |
|---|
| 123968 | #define 0x0 |
|---|
| 123969 | #define 0x7 |
|---|
| 123970 | #define 0x7FL |
|---|
| 123971 | #define 0x80L |
|---|
| 123972 | //BIFPLR2_2_BIST |
|---|
| 123973 | #define BIFPLR2_2_BIST__BIST_COMP__SHIFT 0x0 |
|---|
| 123974 | #define BIFPLR2_2_BIST__BIST_STRT__SHIFT 0x6 |
|---|
| 123975 | #define BIFPLR2_2_BIST__BIST_CAP__SHIFT 0x7 |
|---|
| 123976 | #define BIFPLR2_2_BIST__BIST_COMP_MASK 0x0FL |
|---|
| 123977 | #define BIFPLR2_2_BIST__BIST_STRT_MASK 0x40L |
|---|
| 123978 | #define BIFPLR2_2_BIST__BIST_CAP_MASK 0x80L |
|---|
| 123979 | //BIFPLR2_2_SUB_BUS_NUMBER_LATENCY |
|---|
| 123980 | #define BIFPLR2_2_SUB_BUS_NUMBER_LATENCY__PRIMARY_BUS__SHIFT 0x0 |
|---|
| 123981 | #define BIFPLR2_2_SUB_BUS_NUMBER_LATENCY__SECONDARY_BUS__SHIFT 0x8 |
|---|
| 123982 | #define BIFPLR2_2_SUB_BUS_NUMBER_LATENCY__SUB_BUS_NUM__SHIFT 0x10 |
|---|
| 123983 | #define BIFPLR2_2_SUB_BUS_NUMBER_LATENCY__SECONDARY_LATENCY_TIMER__SHIFT 0x18 |
|---|
| 123984 | #define BIFPLR2_2_SUB_BUS_NUMBER_LATENCY__PRIMARY_BUS_MASK 0x000000FFL |
|---|
| 123985 | #define BIFPLR2_2_SUB_BUS_NUMBER_LATENCY__SECONDARY_BUS_MASK 0x0000FF00L |
|---|
| 123986 | #define BIFPLR2_2_SUB_BUS_NUMBER_LATENCY__SUB_BUS_NUM_MASK 0x00FF0000L |
|---|
| 123987 | #define BIFPLR2_2_SUB_BUS_NUMBER_LATENCY__SECONDARY_LATENCY_TIMER_MASK 0xFF000000L |
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| 123988 | //BIFPLR2_2_IO_BASE_LIMIT |
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| 123991 | #define BIFPLR2_2_IO_BASE_LIMIT__IO_LIMIT_TYPE__SHIFT 0x8 |
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|---|
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|---|
| 123995 | #define BIFPLR2_2_IO_BASE_LIMIT__IO_LIMIT_TYPE_MASK 0x0F00L |
|---|
| 123996 | #define BIFPLR2_2_IO_BASE_LIMIT__IO_LIMIT_MASK 0xF000L |
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|---|
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| 124010 | #define BIFPLR2_2_SECONDARY_STATUS__DEVSEL_TIMING_MASK 0x0600L |
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|---|
| 124012 | #define BIFPLR2_2_SECONDARY_STATUS__RECEIVED_TARGET_ABORT_MASK 0x1000L |
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| 124013 | #define BIFPLR2_2_SECONDARY_STATUS__RECEIVED_MASTER_ABORT_MASK 0x2000L |
|---|
| 124014 | #define BIFPLR2_2_SECONDARY_STATUS__RECEIVED_SYSTEM_ERROR_MASK 0x4000L |
|---|
| 124015 | #define BIFPLR2_2_SECONDARY_STATUS__PARITY_ERROR_DETECTED_MASK 0x8000L |
|---|
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| 124018 | #define BIFPLR2_2_MEM_BASE_LIMIT__MEM_BASE_31_20__SHIFT 0x4 |
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|---|
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|---|
| 124022 | #define BIFPLR2_2_MEM_BASE_LIMIT__MEM_BASE_31_20_MASK 0x0000FFF0L |
|---|
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|---|
| 124024 | #define BIFPLR2_2_MEM_BASE_LIMIT__MEM_LIMIT_31_20_MASK 0xFFF00000L |
|---|
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| 124030 | #define BIFPLR2_2_PREF_BASE_LIMIT__PREF_MEM_BASE_TYPE_MASK 0x0000000FL |
|---|
| 124031 | #define BIFPLR2_2_PREF_BASE_LIMIT__PREF_MEM_BASE_31_20_MASK 0x0000FFF0L |
|---|
| 124032 | #define BIFPLR2_2_PREF_BASE_LIMIT__PREF_MEM_LIMIT_TYPE_MASK 0x000F0000L |
|---|
| 124033 | #define BIFPLR2_2_PREF_BASE_LIMIT__PREF_MEM_LIMIT_31_20_MASK 0xFFF00000L |
|---|
| 124034 | //BIFPLR2_2_PREF_BASE_UPPER |
|---|
| 124035 | #define BIFPLR2_2_PREF_BASE_UPPER__PREF_BASE_UPPER__SHIFT 0x0 |
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| 124036 | #define BIFPLR2_2_PREF_BASE_UPPER__PREF_BASE_UPPER_MASK 0xFFFFFFFFL |
|---|
| 124037 | //BIFPLR2_2_PREF_LIMIT_UPPER |
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| 124038 | #define BIFPLR2_2_PREF_LIMIT_UPPER__PREF_LIMIT_UPPER__SHIFT 0x0 |
|---|
| 124039 | #define BIFPLR2_2_PREF_LIMIT_UPPER__PREF_LIMIT_UPPER_MASK 0xFFFFFFFFL |
|---|
| 124040 | //BIFPLR2_2_IO_BASE_LIMIT_HI |
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| 124041 | #define BIFPLR2_2_IO_BASE_LIMIT_HI__IO_BASE_31_16__SHIFT 0x0 |
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| 124042 | #define BIFPLR2_2_IO_BASE_LIMIT_HI__IO_LIMIT_31_16__SHIFT 0x10 |
|---|
| 124043 | #define BIFPLR2_2_IO_BASE_LIMIT_HI__IO_BASE_31_16_MASK 0x0000FFFFL |
|---|
| 124044 | #define BIFPLR2_2_IO_BASE_LIMIT_HI__IO_LIMIT_31_16_MASK 0xFFFF0000L |
|---|
| 124045 | //BIFPLR2_2_CAP_PTR |
|---|
| 124046 | #define BIFPLR2_2_CAP_PTR__CAP_PTR__SHIFT 0x0 |
|---|
| 124047 | #define BIFPLR2_2_CAP_PTR__CAP_PTR_MASK 0xFFL |
|---|
| 124048 | //BIFPLR2_2_INTERRUPT_LINE |
|---|
| 124049 | #define BIFPLR2_2_INTERRUPT_LINE__INTERRUPT_LINE__SHIFT 0x0 |
|---|
| 124050 | #define BIFPLR2_2_INTERRUPT_LINE__INTERRUPT_LINE_MASK 0xFFL |
|---|
| 124051 | //BIFPLR2_2_INTERRUPT_PIN |
|---|
| 124052 | #define BIFPLR2_2_INTERRUPT_PIN__INTERRUPT_PIN__SHIFT 0x0 |
|---|
| 124053 | #define BIFPLR2_2_INTERRUPT_PIN__INTERRUPT_PIN_MASK 0xFFL |
|---|
| 124054 | //BIFPLR2_2_EXT_BRIDGE_CNTL |
|---|
| 124055 | #define BIFPLR2_2_EXT_BRIDGE_CNTL__IO_PORT_80_EN__SHIFT 0x0 |
|---|
| 124056 | #define BIFPLR2_2_EXT_BRIDGE_CNTL__IO_PORT_80_EN_MASK 0x01L |
|---|
| 124057 | //BIFPLR2_2_PMI_CAP_LIST |
|---|
| 124058 | #define BIFPLR2_2_PMI_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 124059 | #define BIFPLR2_2_PMI_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
|---|
| 124060 | #define BIFPLR2_2_PMI_CAP_LIST__CAP_ID_MASK 0x00FFL |
|---|
| 124061 | #define BIFPLR2_2_PMI_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
|---|
| 124062 | //BIFPLR2_2_PMI_CAP |
|---|
| 124063 | #define BIFPLR2_2_PMI_CAP__VERSION__SHIFT 0x0 |
|---|
| 124064 | #define BIFPLR2_2_PMI_CAP__PME_CLOCK__SHIFT 0x3 |
|---|
| 124065 | #define BIFPLR2_2_PMI_CAP__IMMEDIATE_READINESS_ON_RETURN_TO_D0__SHIFT 0x4 |
|---|
| 124066 | #define BIFPLR2_2_PMI_CAP__DEV_SPECIFIC_INIT__SHIFT 0x5 |
|---|
| 124067 | #define BIFPLR2_2_PMI_CAP__AUX_CURRENT__SHIFT 0x6 |
|---|
| 124068 | #define BIFPLR2_2_PMI_CAP__D1_SUPPORT__SHIFT 0x9 |
|---|
| 124069 | #define BIFPLR2_2_PMI_CAP__D2_SUPPORT__SHIFT 0xa |
|---|
| 124070 | #define BIFPLR2_2_PMI_CAP__PME_SUPPORT__SHIFT 0xb |
|---|
| 124071 | #define BIFPLR2_2_PMI_CAP__VERSION_MASK 0x0007L |
|---|
| 124072 | #define BIFPLR2_2_PMI_CAP__PME_CLOCK_MASK 0x0008L |
|---|
| 124073 | #define BIFPLR2_2_PMI_CAP__IMMEDIATE_READINESS_ON_RETURN_TO_D0_MASK 0x0010L |
|---|
| 124074 | #define BIFPLR2_2_PMI_CAP__DEV_SPECIFIC_INIT_MASK 0x0020L |
|---|
| 124075 | #define BIFPLR2_2_PMI_CAP__AUX_CURRENT_MASK 0x01C0L |
|---|
| 124076 | #define BIFPLR2_2_PMI_CAP__D1_SUPPORT_MASK 0x0200L |
|---|
| 124077 | #define BIFPLR2_2_PMI_CAP__D2_SUPPORT_MASK 0x0400L |
|---|
| 124078 | #define BIFPLR2_2_PMI_CAP__PME_SUPPORT_MASK 0xF800L |
|---|
| 124079 | //BIFPLR2_2_PMI_STATUS_CNTL |
|---|
| 124080 | #define BIFPLR2_2_PMI_STATUS_CNTL__POWER_STATE__SHIFT 0x0 |
|---|
| 124081 | #define BIFPLR2_2_PMI_STATUS_CNTL__NO_SOFT_RESET__SHIFT 0x3 |
|---|
| 124082 | #define BIFPLR2_2_PMI_STATUS_CNTL__PME_EN__SHIFT 0x8 |
|---|
| 124083 | #define BIFPLR2_2_PMI_STATUS_CNTL__DATA_SELECT__SHIFT 0x9 |
|---|
| 124084 | #define BIFPLR2_2_PMI_STATUS_CNTL__DATA_SCALE__SHIFT 0xd |
|---|
| 124085 | #define BIFPLR2_2_PMI_STATUS_CNTL__PME_STATUS__SHIFT 0xf |
|---|
| 124086 | #define BIFPLR2_2_PMI_STATUS_CNTL__B2_B3_SUPPORT__SHIFT 0x16 |
|---|
| 124087 | #define BIFPLR2_2_PMI_STATUS_CNTL__BUS_PWR_EN__SHIFT 0x17 |
|---|
| 124088 | #define BIFPLR2_2_PMI_STATUS_CNTL__PMI_DATA__SHIFT 0x18 |
|---|
| 124089 | #define BIFPLR2_2_PMI_STATUS_CNTL__POWER_STATE_MASK 0x00000003L |
|---|
| 124090 | #define BIFPLR2_2_PMI_STATUS_CNTL__NO_SOFT_RESET_MASK 0x00000008L |
|---|
| 124091 | #define BIFPLR2_2_PMI_STATUS_CNTL__PME_EN_MASK 0x00000100L |
|---|
| 124092 | #define BIFPLR2_2_PMI_STATUS_CNTL__DATA_SELECT_MASK 0x00001E00L |
|---|
| 124093 | #define BIFPLR2_2_PMI_STATUS_CNTL__DATA_SCALE_MASK 0x00006000L |
|---|
| 124094 | #define BIFPLR2_2_PMI_STATUS_CNTL__PME_STATUS_MASK 0x00008000L |
|---|
| 124095 | #define BIFPLR2_2_PMI_STATUS_CNTL__B2_B3_SUPPORT_MASK 0x00400000L |
|---|
| 124096 | #define BIFPLR2_2_PMI_STATUS_CNTL__BUS_PWR_EN_MASK 0x00800000L |
|---|
| 124097 | #define BIFPLR2_2_PMI_STATUS_CNTL__PMI_DATA_MASK 0xFF000000L |
|---|
| 124098 | //BIFPLR2_2_PCIE_CAP_LIST |
|---|
| 124099 | #define BIFPLR2_2_PCIE_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 124100 | #define BIFPLR2_2_PCIE_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
|---|
| 124101 | #define BIFPLR2_2_PCIE_CAP_LIST__CAP_ID_MASK 0x00FFL |
|---|
| 124102 | #define BIFPLR2_2_PCIE_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
|---|
| 124103 | //BIFPLR2_2_PCIE_CAP |
|---|
| 124104 | #define BIFPLR2_2_PCIE_CAP__VERSION__SHIFT 0x0 |
|---|
| 124105 | #define BIFPLR2_2_PCIE_CAP__DEVICE_TYPE__SHIFT 0x4 |
|---|
| 124106 | #define BIFPLR2_2_PCIE_CAP__SLOT_IMPLEMENTED__SHIFT 0x8 |
|---|
| 124107 | #define BIFPLR2_2_PCIE_CAP__INT_MESSAGE_NUM__SHIFT 0x9 |
|---|
| 124108 | #define BIFPLR2_2_PCIE_CAP__VERSION_MASK 0x000FL |
|---|
| 124109 | #define BIFPLR2_2_PCIE_CAP__DEVICE_TYPE_MASK 0x00F0L |
|---|
| 124110 | #define BIFPLR2_2_PCIE_CAP__SLOT_IMPLEMENTED_MASK 0x0100L |
|---|
| 124111 | #define BIFPLR2_2_PCIE_CAP__INT_MESSAGE_NUM_MASK 0x3E00L |
|---|
| 124112 | //BIFPLR2_2_DEVICE_CAP |
|---|
| 124113 | #define BIFPLR2_2_DEVICE_CAP__MAX_PAYLOAD_SUPPORT__SHIFT 0x0 |
|---|
| 124114 | #define BIFPLR2_2_DEVICE_CAP__PHANTOM_FUNC__SHIFT 0x3 |
|---|
| 124115 | #define BIFPLR2_2_DEVICE_CAP__EXTENDED_TAG__SHIFT 0x5 |
|---|
| 124116 | #define BIFPLR2_2_DEVICE_CAP__L0S_ACCEPTABLE_LATENCY__SHIFT 0x6 |
|---|
| 124117 | #define BIFPLR2_2_DEVICE_CAP__L1_ACCEPTABLE_LATENCY__SHIFT 0x9 |
|---|
| 124118 | #define BIFPLR2_2_DEVICE_CAP__ROLE_BASED_ERR_REPORTING__SHIFT 0xf |
|---|
| 124119 | #define BIFPLR2_2_DEVICE_CAP__ERR_COR_SUBCLASS_CAPABLE__SHIFT 0x10 |
|---|
| 124120 | #define BIFPLR2_2_DEVICE_CAP__CAPTURED_SLOT_POWER_LIMIT__SHIFT 0x12 |
|---|
| 124121 | #define BIFPLR2_2_DEVICE_CAP__CAPTURED_SLOT_POWER_SCALE__SHIFT 0x1a |
|---|
| 124122 | #define BIFPLR2_2_DEVICE_CAP__FLR_CAPABLE__SHIFT 0x1c |
|---|
| 124123 | #define BIFPLR2_2_DEVICE_CAP__MAX_PAYLOAD_SUPPORT_MASK 0x00000007L |
|---|
| 124124 | #define BIFPLR2_2_DEVICE_CAP__PHANTOM_FUNC_MASK 0x00000018L |
|---|
| 124125 | #define BIFPLR2_2_DEVICE_CAP__EXTENDED_TAG_MASK 0x00000020L |
|---|
| 124126 | #define BIFPLR2_2_DEVICE_CAP__L0S_ACCEPTABLE_LATENCY_MASK 0x000001C0L |
|---|
| 124127 | #define BIFPLR2_2_DEVICE_CAP__L1_ACCEPTABLE_LATENCY_MASK 0x00000E00L |
|---|
| 124128 | #define BIFPLR2_2_DEVICE_CAP__ROLE_BASED_ERR_REPORTING_MASK 0x00008000L |
|---|
| 124129 | #define BIFPLR2_2_DEVICE_CAP__ERR_COR_SUBCLASS_CAPABLE_MASK 0x00010000L |
|---|
| 124130 | #define BIFPLR2_2_DEVICE_CAP__CAPTURED_SLOT_POWER_LIMIT_MASK 0x03FC0000L |
|---|
| 124131 | #define BIFPLR2_2_DEVICE_CAP__CAPTURED_SLOT_POWER_SCALE_MASK 0x0C000000L |
|---|
| 124132 | #define BIFPLR2_2_DEVICE_CAP__FLR_CAPABLE_MASK 0x10000000L |
|---|
| 124133 | //BIFPLR2_2_DEVICE_CNTL |
|---|
| 124134 | #define BIFPLR2_2_DEVICE_CNTL__CORR_ERR_EN__SHIFT 0x0 |
|---|
| 124135 | #define BIFPLR2_2_DEVICE_CNTL__NON_FATAL_ERR_EN__SHIFT 0x1 |
|---|
| 124136 | #define BIFPLR2_2_DEVICE_CNTL__FATAL_ERR_EN__SHIFT 0x2 |
|---|
| 124137 | #define BIFPLR2_2_DEVICE_CNTL__USR_REPORT_EN__SHIFT 0x3 |
|---|
| 124138 | #define BIFPLR2_2_DEVICE_CNTL__RELAXED_ORD_EN__SHIFT 0x4 |
|---|
| 124139 | #define BIFPLR2_2_DEVICE_CNTL__MAX_PAYLOAD_SIZE__SHIFT 0x5 |
|---|
| 124140 | #define BIFPLR2_2_DEVICE_CNTL__EXTENDED_TAG_EN__SHIFT 0x8 |
|---|
| 124141 | #define BIFPLR2_2_DEVICE_CNTL__PHANTOM_FUNC_EN__SHIFT 0x9 |
|---|
| 124142 | #define BIFPLR2_2_DEVICE_CNTL__AUX_POWER_PM_EN__SHIFT 0xa |
|---|
| 124143 | #define BIFPLR2_2_DEVICE_CNTL__NO_SNOOP_EN__SHIFT 0xb |
|---|
| 124144 | #define BIFPLR2_2_DEVICE_CNTL__MAX_READ_REQUEST_SIZE__SHIFT 0xc |
|---|
| 124145 | #define BIFPLR2_2_DEVICE_CNTL__BRIDGE_CFG_RETRY_EN__SHIFT 0xf |
|---|
| 124146 | #define BIFPLR2_2_DEVICE_CNTL__CORR_ERR_EN_MASK 0x0001L |
|---|
| 124147 | #define BIFPLR2_2_DEVICE_CNTL__NON_FATAL_ERR_EN_MASK 0x0002L |
|---|
| 124148 | #define BIFPLR2_2_DEVICE_CNTL__FATAL_ERR_EN_MASK 0x0004L |
|---|
| 124149 | #define BIFPLR2_2_DEVICE_CNTL__USR_REPORT_EN_MASK 0x0008L |
|---|
| 124150 | #define BIFPLR2_2_DEVICE_CNTL__RELAXED_ORD_EN_MASK 0x0010L |
|---|
| 124151 | #define BIFPLR2_2_DEVICE_CNTL__MAX_PAYLOAD_SIZE_MASK 0x00E0L |
|---|
| 124152 | #define BIFPLR2_2_DEVICE_CNTL__EXTENDED_TAG_EN_MASK 0x0100L |
|---|
| 124153 | #define BIFPLR2_2_DEVICE_CNTL__PHANTOM_FUNC_EN_MASK 0x0200L |
|---|
| 124154 | #define BIFPLR2_2_DEVICE_CNTL__AUX_POWER_PM_EN_MASK 0x0400L |
|---|
| 124155 | #define BIFPLR2_2_DEVICE_CNTL__NO_SNOOP_EN_MASK 0x0800L |
|---|
| 124156 | #define BIFPLR2_2_DEVICE_CNTL__MAX_READ_REQUEST_SIZE_MASK 0x7000L |
|---|
| 124157 | #define BIFPLR2_2_DEVICE_CNTL__BRIDGE_CFG_RETRY_EN_MASK 0x8000L |
|---|
| 124158 | //BIFPLR2_2_DEVICE_STATUS |
|---|
| 124159 | #define BIFPLR2_2_DEVICE_STATUS__CORR_ERR__SHIFT 0x0 |
|---|
| 124160 | #define BIFPLR2_2_DEVICE_STATUS__NON_FATAL_ERR__SHIFT 0x1 |
|---|
| 124161 | #define BIFPLR2_2_DEVICE_STATUS__FATAL_ERR__SHIFT 0x2 |
|---|
| 124162 | #define BIFPLR2_2_DEVICE_STATUS__USR_DETECTED__SHIFT 0x3 |
|---|
| 124163 | #define BIFPLR2_2_DEVICE_STATUS__AUX_PWR__SHIFT 0x4 |
|---|
| 124164 | #define BIFPLR2_2_DEVICE_STATUS__TRANSACTIONS_PEND__SHIFT 0x5 |
|---|
| 124165 | #define BIFPLR2_2_DEVICE_STATUS__EMER_POWER_REDUCTION_DETECTED__SHIFT 0x6 |
|---|
| 124166 | #define BIFPLR2_2_DEVICE_STATUS__CORR_ERR_MASK 0x0001L |
|---|
| 124167 | #define BIFPLR2_2_DEVICE_STATUS__NON_FATAL_ERR_MASK 0x0002L |
|---|
| 124168 | #define BIFPLR2_2_DEVICE_STATUS__FATAL_ERR_MASK 0x0004L |
|---|
| 124169 | #define BIFPLR2_2_DEVICE_STATUS__USR_DETECTED_MASK 0x0008L |
|---|
| 124170 | #define BIFPLR2_2_DEVICE_STATUS__AUX_PWR_MASK 0x0010L |
|---|
| 124171 | #define BIFPLR2_2_DEVICE_STATUS__TRANSACTIONS_PEND_MASK 0x0020L |
|---|
| 124172 | #define BIFPLR2_2_DEVICE_STATUS__EMER_POWER_REDUCTION_DETECTED_MASK 0x0040L |
|---|
| 124173 | //BIFPLR2_2_LINK_CAP |
|---|
| 124174 | #define BIFPLR2_2_LINK_CAP__LINK_SPEED__SHIFT 0x0 |
|---|
| 124175 | #define BIFPLR2_2_LINK_CAP__LINK_WIDTH__SHIFT 0x4 |
|---|
| 124176 | #define BIFPLR2_2_LINK_CAP__PM_SUPPORT__SHIFT 0xa |
|---|
| 124177 | #define BIFPLR2_2_LINK_CAP__L0S_EXIT_LATENCY__SHIFT 0xc |
|---|
| 124178 | #define BIFPLR2_2_LINK_CAP__L1_EXIT_LATENCY__SHIFT 0xf |
|---|
| 124179 | #define BIFPLR2_2_LINK_CAP__CLOCK_POWER_MANAGEMENT__SHIFT 0x12 |
|---|
| 124180 | #define BIFPLR2_2_LINK_CAP__SURPRISE_DOWN_ERR_REPORTING__SHIFT 0x13 |
|---|
| 124181 | #define BIFPLR2_2_LINK_CAP__DL_ACTIVE_REPORTING_CAPABLE__SHIFT 0x14 |
|---|
| 124182 | #define BIFPLR2_2_LINK_CAP__LINK_BW_NOTIFICATION_CAP__SHIFT 0x15 |
|---|
| 124183 | #define BIFPLR2_2_LINK_CAP__ASPM_OPTIONALITY_COMPLIANCE__SHIFT 0x16 |
|---|
| 124184 | #define BIFPLR2_2_LINK_CAP__PORT_NUMBER__SHIFT 0x18 |
|---|
| 124185 | #define BIFPLR2_2_LINK_CAP__LINK_SPEED_MASK 0x0000000FL |
|---|
| 124186 | #define BIFPLR2_2_LINK_CAP__LINK_WIDTH_MASK 0x000003F0L |
|---|
| 124187 | #define BIFPLR2_2_LINK_CAP__PM_SUPPORT_MASK 0x00000C00L |
|---|
| 124188 | #define BIFPLR2_2_LINK_CAP__L0S_EXIT_LATENCY_MASK 0x00007000L |
|---|
| 124189 | #define BIFPLR2_2_LINK_CAP__L1_EXIT_LATENCY_MASK 0x00038000L |
|---|
| 124190 | #define BIFPLR2_2_LINK_CAP__CLOCK_POWER_MANAGEMENT_MASK 0x00040000L |
|---|
| 124191 | #define BIFPLR2_2_LINK_CAP__SURPRISE_DOWN_ERR_REPORTING_MASK 0x00080000L |
|---|
| 124192 | #define BIFPLR2_2_LINK_CAP__DL_ACTIVE_REPORTING_CAPABLE_MASK 0x00100000L |
|---|
| 124193 | #define BIFPLR2_2_LINK_CAP__LINK_BW_NOTIFICATION_CAP_MASK 0x00200000L |
|---|
| 124194 | #define BIFPLR2_2_LINK_CAP__ASPM_OPTIONALITY_COMPLIANCE_MASK 0x00400000L |
|---|
| 124195 | #define BIFPLR2_2_LINK_CAP__PORT_NUMBER_MASK 0xFF000000L |
|---|
| 124196 | //BIFPLR2_2_LINK_CNTL |
|---|
| 124197 | #define BIFPLR2_2_LINK_CNTL__PM_CONTROL__SHIFT 0x0 |
|---|
| 124198 | #define BIFPLR2_2_LINK_CNTL__PTM_PROP_DELAY_ADAPT_INTER_B__SHIFT 0x2 |
|---|
| 124199 | #define BIFPLR2_2_LINK_CNTL__READ_CPL_BOUNDARY__SHIFT 0x3 |
|---|
| 124200 | #define BIFPLR2_2_LINK_CNTL__LINK_DIS__SHIFT 0x4 |
|---|
| 124201 | #define BIFPLR2_2_LINK_CNTL__RETRAIN_LINK__SHIFT 0x5 |
|---|
| 124202 | #define BIFPLR2_2_LINK_CNTL__COMMON_CLOCK_CFG__SHIFT 0x6 |
|---|
| 124203 | #define BIFPLR2_2_LINK_CNTL__EXTENDED_SYNC__SHIFT 0x7 |
|---|
| 124204 | #define BIFPLR2_2_LINK_CNTL__CLOCK_POWER_MANAGEMENT_EN__SHIFT 0x8 |
|---|
| 124205 | #define BIFPLR2_2_LINK_CNTL__HW_AUTONOMOUS_WIDTH_DISABLE__SHIFT 0x9 |
|---|
| 124206 | #define BIFPLR2_2_LINK_CNTL__LINK_BW_MANAGEMENT_INT_EN__SHIFT 0xa |
|---|
| 124207 | #define BIFPLR2_2_LINK_CNTL__LINK_AUTONOMOUS_BW_INT_EN__SHIFT 0xb |
|---|
| 124208 | #define BIFPLR2_2_LINK_CNTL__DRS_SIGNALING_CONTROL__SHIFT 0xe |
|---|
| 124209 | #define BIFPLR2_2_LINK_CNTL__PM_CONTROL_MASK 0x0003L |
|---|
| 124210 | #define BIFPLR2_2_LINK_CNTL__PTM_PROP_DELAY_ADAPT_INTER_B_MASK 0x0004L |
|---|
| 124211 | #define BIFPLR2_2_LINK_CNTL__READ_CPL_BOUNDARY_MASK 0x0008L |
|---|
| 124212 | #define BIFPLR2_2_LINK_CNTL__LINK_DIS_MASK 0x0010L |
|---|
| 124213 | #define BIFPLR2_2_LINK_CNTL__RETRAIN_LINK_MASK 0x0020L |
|---|
| 124214 | #define BIFPLR2_2_LINK_CNTL__COMMON_CLOCK_CFG_MASK 0x0040L |
|---|
| 124215 | #define BIFPLR2_2_LINK_CNTL__EXTENDED_SYNC_MASK 0x0080L |
|---|
| 124216 | #define BIFPLR2_2_LINK_CNTL__CLOCK_POWER_MANAGEMENT_EN_MASK 0x0100L |
|---|
| 124217 | #define BIFPLR2_2_LINK_CNTL__HW_AUTONOMOUS_WIDTH_DISABLE_MASK 0x0200L |
|---|
| 124218 | #define BIFPLR2_2_LINK_CNTL__LINK_BW_MANAGEMENT_INT_EN_MASK 0x0400L |
|---|
| 124219 | #define BIFPLR2_2_LINK_CNTL__LINK_AUTONOMOUS_BW_INT_EN_MASK 0x0800L |
|---|
| 124220 | #define BIFPLR2_2_LINK_CNTL__DRS_SIGNALING_CONTROL_MASK 0xC000L |
|---|
| 124221 | //BIFPLR2_2_LINK_STATUS |
|---|
| 124222 | #define BIFPLR2_2_LINK_STATUS__CURRENT_LINK_SPEED__SHIFT 0x0 |
|---|
| 124223 | #define BIFPLR2_2_LINK_STATUS__NEGOTIATED_LINK_WIDTH__SHIFT 0x4 |
|---|
| 124224 | #define BIFPLR2_2_LINK_STATUS__LINK_TRAINING__SHIFT 0xb |
|---|
| 124225 | #define BIFPLR2_2_LINK_STATUS__SLOT_CLOCK_CFG__SHIFT 0xc |
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| 124226 | #define BIFPLR2_2_LINK_STATUS__DL_ACTIVE__SHIFT 0xd |
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| 124227 | #define BIFPLR2_2_LINK_STATUS__LINK_BW_MANAGEMENT_STATUS__SHIFT 0xe |
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| 124228 | #define BIFPLR2_2_LINK_STATUS__LINK_AUTONOMOUS_BW_STATUS__SHIFT 0xf |
|---|
| 124229 | #define BIFPLR2_2_LINK_STATUS__CURRENT_LINK_SPEED_MASK 0x000FL |
|---|
| 124230 | #define BIFPLR2_2_LINK_STATUS__NEGOTIATED_LINK_WIDTH_MASK 0x03F0L |
|---|
| 124231 | #define BIFPLR2_2_LINK_STATUS__LINK_TRAINING_MASK 0x0800L |
|---|
| 124232 | #define BIFPLR2_2_LINK_STATUS__SLOT_CLOCK_CFG_MASK 0x1000L |
|---|
| 124233 | #define BIFPLR2_2_LINK_STATUS__DL_ACTIVE_MASK 0x2000L |
|---|
| 124234 | #define BIFPLR2_2_LINK_STATUS__LINK_BW_MANAGEMENT_STATUS_MASK 0x4000L |
|---|
| 124235 | #define BIFPLR2_2_LINK_STATUS__LINK_AUTONOMOUS_BW_STATUS_MASK 0x8000L |
|---|
| 124236 | //BIFPLR2_2_SLOT_CAP |
|---|
| 124237 | #define BIFPLR2_2_SLOT_CAP__ATTN_BUTTON_PRESENT__SHIFT 0x0 |
|---|
| 124238 | #define BIFPLR2_2_SLOT_CAP__PWR_CONTROLLER_PRESENT__SHIFT 0x1 |
|---|
| 124239 | #define BIFPLR2_2_SLOT_CAP__MRL_SENSOR_PRESENT__SHIFT 0x2 |
|---|
| 124240 | #define BIFPLR2_2_SLOT_CAP__ATTN_INDICATOR_PRESENT__SHIFT 0x3 |
|---|
| 124241 | #define BIFPLR2_2_SLOT_CAP__PWR_INDICATOR_PRESENT__SHIFT 0x4 |
|---|
| 124242 | #define BIFPLR2_2_SLOT_CAP__HOTPLUG_SURPRISE__SHIFT 0x5 |
|---|
| 124243 | #define BIFPLR2_2_SLOT_CAP__HOTPLUG_CAPABLE__SHIFT 0x6 |
|---|
| 124244 | #define BIFPLR2_2_SLOT_CAP__SLOT_PWR_LIMIT_VALUE__SHIFT 0x7 |
|---|
| 124245 | #define BIFPLR2_2_SLOT_CAP__SLOT_PWR_LIMIT_SCALE__SHIFT 0xf |
|---|
| 124246 | #define BIFPLR2_2_SLOT_CAP__ELECTROMECH_INTERLOCK_PRESENT__SHIFT 0x11 |
|---|
| 124247 | #define BIFPLR2_2_SLOT_CAP__NO_COMMAND_COMPLETED_SUPPORTED__SHIFT 0x12 |
|---|
| 124248 | #define BIFPLR2_2_SLOT_CAP__PHYSICAL_SLOT_NUM__SHIFT 0x13 |
|---|
| 124249 | #define BIFPLR2_2_SLOT_CAP__ATTN_BUTTON_PRESENT_MASK 0x00000001L |
|---|
| 124250 | #define BIFPLR2_2_SLOT_CAP__PWR_CONTROLLER_PRESENT_MASK 0x00000002L |
|---|
| 124251 | #define BIFPLR2_2_SLOT_CAP__MRL_SENSOR_PRESENT_MASK 0x00000004L |
|---|
| 124252 | #define BIFPLR2_2_SLOT_CAP__ATTN_INDICATOR_PRESENT_MASK 0x00000008L |
|---|
| 124253 | #define BIFPLR2_2_SLOT_CAP__PWR_INDICATOR_PRESENT_MASK 0x00000010L |
|---|
| 124254 | #define BIFPLR2_2_SLOT_CAP__HOTPLUG_SURPRISE_MASK 0x00000020L |
|---|
| 124255 | #define BIFPLR2_2_SLOT_CAP__HOTPLUG_CAPABLE_MASK 0x00000040L |
|---|
| 124256 | #define BIFPLR2_2_SLOT_CAP__SLOT_PWR_LIMIT_VALUE_MASK 0x00007F80L |
|---|
| 124257 | #define BIFPLR2_2_SLOT_CAP__SLOT_PWR_LIMIT_SCALE_MASK 0x00018000L |
|---|
| 124258 | #define BIFPLR2_2_SLOT_CAP__ELECTROMECH_INTERLOCK_PRESENT_MASK 0x00020000L |
|---|
| 124259 | #define BIFPLR2_2_SLOT_CAP__NO_COMMAND_COMPLETED_SUPPORTED_MASK 0x00040000L |
|---|
| 124260 | #define BIFPLR2_2_SLOT_CAP__PHYSICAL_SLOT_NUM_MASK 0xFFF80000L |
|---|
| 124261 | //BIFPLR2_2_SLOT_CNTL |
|---|
| 124262 | #define BIFPLR2_2_SLOT_CNTL__ATTN_BUTTON_PRESSED_EN__SHIFT 0x0 |
|---|
| 124263 | #define BIFPLR2_2_SLOT_CNTL__PWR_FAULT_DETECTED_EN__SHIFT 0x1 |
|---|
| 124264 | #define BIFPLR2_2_SLOT_CNTL__MRL_SENSOR_CHANGED_EN__SHIFT 0x2 |
|---|
| 124265 | #define BIFPLR2_2_SLOT_CNTL__PRESENCE_DETECT_CHANGED_EN__SHIFT 0x3 |
|---|
| 124266 | #define BIFPLR2_2_SLOT_CNTL__COMMAND_COMPLETED_INTR_EN__SHIFT 0x4 |
|---|
| 124267 | #define BIFPLR2_2_SLOT_CNTL__HOTPLUG_INTR_EN__SHIFT 0x5 |
|---|
| 124268 | #define BIFPLR2_2_SLOT_CNTL__ATTN_INDICATOR_CNTL__SHIFT 0x6 |
|---|
| 124269 | #define BIFPLR2_2_SLOT_CNTL__PWR_INDICATOR_CNTL__SHIFT 0x8 |
|---|
| 124270 | #define BIFPLR2_2_SLOT_CNTL__PWR_CONTROLLER_CNTL__SHIFT 0xa |
|---|
| 124271 | #define BIFPLR2_2_SLOT_CNTL__ELECTROMECH_INTERLOCK_CNTL__SHIFT 0xb |
|---|
| 124272 | #define BIFPLR2_2_SLOT_CNTL__DL_STATE_CHANGED_EN__SHIFT 0xc |
|---|
| 124273 | #define BIFPLR2_2_SLOT_CNTL__AUTO_SLOT_PWR_LIMIT_DISABLE__SHIFT 0xd |
|---|
| 124274 | #define BIFPLR2_2_SLOT_CNTL__INBAND_PD_DISABLE__SHIFT 0xe |
|---|
| 124275 | #define BIFPLR2_2_SLOT_CNTL__ATTN_BUTTON_PRESSED_EN_MASK 0x0001L |
|---|
| 124276 | #define BIFPLR2_2_SLOT_CNTL__PWR_FAULT_DETECTED_EN_MASK 0x0002L |
|---|
| 124277 | #define BIFPLR2_2_SLOT_CNTL__MRL_SENSOR_CHANGED_EN_MASK 0x0004L |
|---|
| 124278 | #define BIFPLR2_2_SLOT_CNTL__PRESENCE_DETECT_CHANGED_EN_MASK 0x0008L |
|---|
| 124279 | #define BIFPLR2_2_SLOT_CNTL__COMMAND_COMPLETED_INTR_EN_MASK 0x0010L |
|---|
| 124280 | #define BIFPLR2_2_SLOT_CNTL__HOTPLUG_INTR_EN_MASK 0x0020L |
|---|
| 124281 | #define BIFPLR2_2_SLOT_CNTL__ATTN_INDICATOR_CNTL_MASK 0x00C0L |
|---|
| 124282 | #define BIFPLR2_2_SLOT_CNTL__PWR_INDICATOR_CNTL_MASK 0x0300L |
|---|
| 124283 | #define BIFPLR2_2_SLOT_CNTL__PWR_CONTROLLER_CNTL_MASK 0x0400L |
|---|
| 124284 | #define BIFPLR2_2_SLOT_CNTL__ELECTROMECH_INTERLOCK_CNTL_MASK 0x0800L |
|---|
| 124285 | #define BIFPLR2_2_SLOT_CNTL__DL_STATE_CHANGED_EN_MASK 0x1000L |
|---|
| 124286 | #define BIFPLR2_2_SLOT_CNTL__AUTO_SLOT_PWR_LIMIT_DISABLE_MASK 0x2000L |
|---|
| 124287 | #define BIFPLR2_2_SLOT_CNTL__INBAND_PD_DISABLE_MASK 0x4000L |
|---|
| 124288 | //BIFPLR2_2_SLOT_STATUS |
|---|
| 124289 | #define BIFPLR2_2_SLOT_STATUS__ATTN_BUTTON_PRESSED__SHIFT 0x0 |
|---|
| 124290 | #define BIFPLR2_2_SLOT_STATUS__PWR_FAULT_DETECTED__SHIFT 0x1 |
|---|
| 124291 | #define BIFPLR2_2_SLOT_STATUS__MRL_SENSOR_CHANGED__SHIFT 0x2 |
|---|
| 124292 | #define BIFPLR2_2_SLOT_STATUS__PRESENCE_DETECT_CHANGED__SHIFT 0x3 |
|---|
| 124293 | #define BIFPLR2_2_SLOT_STATUS__COMMAND_COMPLETED__SHIFT 0x4 |
|---|
| 124294 | #define BIFPLR2_2_SLOT_STATUS__MRL_SENSOR_STATE__SHIFT 0x5 |
|---|
| 124295 | #define BIFPLR2_2_SLOT_STATUS__PRESENCE_DETECT_STATE__SHIFT 0x6 |
|---|
| 124296 | #define BIFPLR2_2_SLOT_STATUS__ELECTROMECH_INTERLOCK_STATUS__SHIFT 0x7 |
|---|
| 124297 | #define BIFPLR2_2_SLOT_STATUS__DL_STATE_CHANGED__SHIFT 0x8 |
|---|
| 124298 | #define BIFPLR2_2_SLOT_STATUS__ATTN_BUTTON_PRESSED_MASK 0x0001L |
|---|
| 124299 | #define BIFPLR2_2_SLOT_STATUS__PWR_FAULT_DETECTED_MASK 0x0002L |
|---|
| 124300 | #define BIFPLR2_2_SLOT_STATUS__MRL_SENSOR_CHANGED_MASK 0x0004L |
|---|
| 124301 | #define BIFPLR2_2_SLOT_STATUS__PRESENCE_DETECT_CHANGED_MASK 0x0008L |
|---|
| 124302 | #define BIFPLR2_2_SLOT_STATUS__COMMAND_COMPLETED_MASK 0x0010L |
|---|
| 124303 | #define BIFPLR2_2_SLOT_STATUS__MRL_SENSOR_STATE_MASK 0x0020L |
|---|
| 124304 | #define BIFPLR2_2_SLOT_STATUS__PRESENCE_DETECT_STATE_MASK 0x0040L |
|---|
| 124305 | #define BIFPLR2_2_SLOT_STATUS__ELECTROMECH_INTERLOCK_STATUS_MASK 0x0080L |
|---|
| 124306 | #define BIFPLR2_2_SLOT_STATUS__DL_STATE_CHANGED_MASK 0x0100L |
|---|
| 124307 | //BIFPLR2_2_ROOT_CNTL |
|---|
| 124308 | #define BIFPLR2_2_ROOT_CNTL__SERR_ON_CORR_ERR_EN__SHIFT 0x0 |
|---|
| 124309 | #define BIFPLR2_2_ROOT_CNTL__SERR_ON_NONFATAL_ERR_EN__SHIFT 0x1 |
|---|
| 124310 | #define BIFPLR2_2_ROOT_CNTL__SERR_ON_FATAL_ERR_EN__SHIFT 0x2 |
|---|
| 124311 | #define BIFPLR2_2_ROOT_CNTL__PM_INTERRUPT_EN__SHIFT 0x3 |
|---|
| 124312 | #define BIFPLR2_2_ROOT_CNTL__CRS_SOFTWARE_VISIBILITY_EN__SHIFT 0x4 |
|---|
| 124313 | #define BIFPLR2_2_ROOT_CNTL__SERR_ON_CORR_ERR_EN_MASK 0x0001L |
|---|
| 124314 | #define BIFPLR2_2_ROOT_CNTL__SERR_ON_NONFATAL_ERR_EN_MASK 0x0002L |
|---|
| 124315 | #define BIFPLR2_2_ROOT_CNTL__SERR_ON_FATAL_ERR_EN_MASK 0x0004L |
|---|
| 124316 | #define BIFPLR2_2_ROOT_CNTL__PM_INTERRUPT_EN_MASK 0x0008L |
|---|
| 124317 | #define BIFPLR2_2_ROOT_CNTL__CRS_SOFTWARE_VISIBILITY_EN_MASK 0x0010L |
|---|
| 124318 | //BIFPLR2_2_ROOT_CAP |
|---|
| 124319 | #define BIFPLR2_2_ROOT_CAP__CRS_SOFTWARE_VISIBILITY__SHIFT 0x0 |
|---|
| 124320 | #define BIFPLR2_2_ROOT_CAP__CRS_SOFTWARE_VISIBILITY_MASK 0x0001L |
|---|
| 124321 | //BIFPLR2_2_ROOT_STATUS |
|---|
| 124322 | #define BIFPLR2_2_ROOT_STATUS__PME_REQUESTOR_ID__SHIFT 0x0 |
|---|
| 124323 | #define BIFPLR2_2_ROOT_STATUS__PME_STATUS__SHIFT 0x10 |
|---|
| 124324 | #define BIFPLR2_2_ROOT_STATUS__PME_PENDING__SHIFT 0x11 |
|---|
| 124325 | #define BIFPLR2_2_ROOT_STATUS__PME_REQUESTOR_ID_MASK 0x0000FFFFL |
|---|
| 124326 | #define BIFPLR2_2_ROOT_STATUS__PME_STATUS_MASK 0x00010000L |
|---|
| 124327 | #define BIFPLR2_2_ROOT_STATUS__PME_PENDING_MASK 0x00020000L |
|---|
| 124328 | //BIFPLR2_2_DEVICE_CAP2 |
|---|
| 124329 | #define BIFPLR2_2_DEVICE_CAP2__CPL_TIMEOUT_RANGE_SUPPORTED__SHIFT 0x0 |
|---|
| 124330 | #define BIFPLR2_2_DEVICE_CAP2__CPL_TIMEOUT_DIS_SUPPORTED__SHIFT 0x4 |
|---|
| 124331 | #define BIFPLR2_2_DEVICE_CAP2__ARI_FORWARDING_SUPPORTED__SHIFT 0x5 |
|---|
| 124332 | #define BIFPLR2_2_DEVICE_CAP2__ATOMICOP_ROUTING_SUPPORTED__SHIFT 0x6 |
|---|
| 124333 | #define BIFPLR2_2_DEVICE_CAP2__ATOMICOP_32CMPLT_SUPPORTED__SHIFT 0x7 |
|---|
| 124334 | #define BIFPLR2_2_DEVICE_CAP2__ATOMICOP_64CMPLT_SUPPORTED__SHIFT 0x8 |
|---|
| 124335 | #define BIFPLR2_2_DEVICE_CAP2__CAS128_CMPLT_SUPPORTED__SHIFT 0x9 |
|---|
| 124336 | #define BIFPLR2_2_DEVICE_CAP2__NO_RO_ENABLED_P2P_PASSING__SHIFT 0xa |
|---|
| 124337 | #define BIFPLR2_2_DEVICE_CAP2__LTR_SUPPORTED__SHIFT 0xb |
|---|
| 124338 | #define BIFPLR2_2_DEVICE_CAP2__TPH_CPLR_SUPPORTED__SHIFT 0xc |
|---|
| 124339 | #define BIFPLR2_2_DEVICE_CAP2__LN_SYSTEM_CLS__SHIFT 0xe |
|---|
| 124340 | #define BIFPLR2_2_DEVICE_CAP2__TEN_BIT_TAG_COMPLETER_SUPPORTED__SHIFT 0x10 |
|---|
| 124341 | #define BIFPLR2_2_DEVICE_CAP2__TEN_BIT_TAG_REQUESTER_SUPPORTED__SHIFT 0x11 |
|---|
| 124342 | #define BIFPLR2_2_DEVICE_CAP2__OBFF_SUPPORTED__SHIFT 0x12 |
|---|
| 124343 | #define BIFPLR2_2_DEVICE_CAP2__EXTENDED_FMT_FIELD_SUPPORTED__SHIFT 0x14 |
|---|
| 124344 | #define BIFPLR2_2_DEVICE_CAP2__END_END_TLP_PREFIX_SUPPORTED__SHIFT 0x15 |
|---|
| 124345 | #define BIFPLR2_2_DEVICE_CAP2__MAX_END_END_TLP_PREFIXES__SHIFT 0x16 |
|---|
| 124346 | #define BIFPLR2_2_DEVICE_CAP2__EMER_POWER_REDUCTION_SUPPORTED__SHIFT 0x18 |
|---|
| 124347 | #define BIFPLR2_2_DEVICE_CAP2__EMER_POWER_REDUCTION_INIT_REQ__SHIFT 0x1a |
|---|
| 124348 | #define BIFPLR2_2_DEVICE_CAP2__FRS_SUPPORTED__SHIFT 0x1f |
|---|
| 124349 | #define BIFPLR2_2_DEVICE_CAP2__CPL_TIMEOUT_RANGE_SUPPORTED_MASK 0x0000000FL |
|---|
| 124350 | #define BIFPLR2_2_DEVICE_CAP2__CPL_TIMEOUT_DIS_SUPPORTED_MASK 0x00000010L |
|---|
| 124351 | #define BIFPLR2_2_DEVICE_CAP2__ARI_FORWARDING_SUPPORTED_MASK 0x00000020L |
|---|
| 124352 | #define BIFPLR2_2_DEVICE_CAP2__ATOMICOP_ROUTING_SUPPORTED_MASK 0x00000040L |
|---|
| 124353 | #define BIFPLR2_2_DEVICE_CAP2__ATOMICOP_32CMPLT_SUPPORTED_MASK 0x00000080L |
|---|
| 124354 | #define BIFPLR2_2_DEVICE_CAP2__ATOMICOP_64CMPLT_SUPPORTED_MASK 0x00000100L |
|---|
| 124355 | #define BIFPLR2_2_DEVICE_CAP2__CAS128_CMPLT_SUPPORTED_MASK 0x00000200L |
|---|
| 124356 | #define BIFPLR2_2_DEVICE_CAP2__NO_RO_ENABLED_P2P_PASSING_MASK 0x00000400L |
|---|
| 124357 | #define BIFPLR2_2_DEVICE_CAP2__LTR_SUPPORTED_MASK 0x00000800L |
|---|
| 124358 | #define BIFPLR2_2_DEVICE_CAP2__TPH_CPLR_SUPPORTED_MASK 0x00003000L |
|---|
| 124359 | #define BIFPLR2_2_DEVICE_CAP2__LN_SYSTEM_CLS_MASK 0x0000C000L |
|---|
| 124360 | #define BIFPLR2_2_DEVICE_CAP2__TEN_BIT_TAG_COMPLETER_SUPPORTED_MASK 0x00010000L |
|---|
| 124361 | #define BIFPLR2_2_DEVICE_CAP2__TEN_BIT_TAG_REQUESTER_SUPPORTED_MASK 0x00020000L |
|---|
| 124362 | #define BIFPLR2_2_DEVICE_CAP2__OBFF_SUPPORTED_MASK 0x000C0000L |
|---|
| 124363 | #define BIFPLR2_2_DEVICE_CAP2__EXTENDED_FMT_FIELD_SUPPORTED_MASK 0x00100000L |
|---|
| 124364 | #define BIFPLR2_2_DEVICE_CAP2__END_END_TLP_PREFIX_SUPPORTED_MASK 0x00200000L |
|---|
| 124365 | #define BIFPLR2_2_DEVICE_CAP2__MAX_END_END_TLP_PREFIXES_MASK 0x00C00000L |
|---|
| 124366 | #define BIFPLR2_2_DEVICE_CAP2__EMER_POWER_REDUCTION_SUPPORTED_MASK 0x03000000L |
|---|
| 124367 | #define BIFPLR2_2_DEVICE_CAP2__EMER_POWER_REDUCTION_INIT_REQ_MASK 0x04000000L |
|---|
| 124368 | #define BIFPLR2_2_DEVICE_CAP2__FRS_SUPPORTED_MASK 0x80000000L |
|---|
| 124369 | //BIFPLR2_2_DEVICE_CNTL2 |
|---|
| 124370 | #define BIFPLR2_2_DEVICE_CNTL2__CPL_TIMEOUT_VALUE__SHIFT 0x0 |
|---|
| 124371 | #define BIFPLR2_2_DEVICE_CNTL2__CPL_TIMEOUT_DIS__SHIFT 0x4 |
|---|
| 124372 | #define BIFPLR2_2_DEVICE_CNTL2__ARI_FORWARDING_EN__SHIFT 0x5 |
|---|
| 124373 | #define BIFPLR2_2_DEVICE_CNTL2__ATOMICOP_REQUEST_EN__SHIFT 0x6 |
|---|
| 124374 | #define BIFPLR2_2_DEVICE_CNTL2__ATOMICOP_EGRESS_BLOCKING__SHIFT 0x7 |
|---|
| 124375 | #define BIFPLR2_2_DEVICE_CNTL2__IDO_REQUEST_ENABLE__SHIFT 0x8 |
|---|
| 124376 | #define BIFPLR2_2_DEVICE_CNTL2__IDO_COMPLETION_ENABLE__SHIFT 0x9 |
|---|
| 124377 | #define BIFPLR2_2_DEVICE_CNTL2__LTR_EN__SHIFT 0xa |
|---|
| 124378 | #define BIFPLR2_2_DEVICE_CNTL2__EMER_POWER_REDUCTION_REQUEST__SHIFT 0xb |
|---|
| 124379 | #define BIFPLR2_2_DEVICE_CNTL2__TEN_BIT_TAG_REQUESTER_ENABLE__SHIFT 0xc |
|---|
| 124380 | #define BIFPLR2_2_DEVICE_CNTL2__OBFF_EN__SHIFT 0xd |
|---|
| 124381 | #define BIFPLR2_2_DEVICE_CNTL2__END_END_TLP_PREFIX_BLOCKING__SHIFT 0xf |
|---|
| 124382 | #define BIFPLR2_2_DEVICE_CNTL2__CPL_TIMEOUT_VALUE_MASK 0x000FL |
|---|
| 124383 | #define BIFPLR2_2_DEVICE_CNTL2__CPL_TIMEOUT_DIS_MASK 0x0010L |
|---|
| 124384 | #define BIFPLR2_2_DEVICE_CNTL2__ARI_FORWARDING_EN_MASK 0x0020L |
|---|
| 124385 | #define BIFPLR2_2_DEVICE_CNTL2__ATOMICOP_REQUEST_EN_MASK 0x0040L |
|---|
| 124386 | #define BIFPLR2_2_DEVICE_CNTL2__ATOMICOP_EGRESS_BLOCKING_MASK 0x0080L |
|---|
| 124387 | #define BIFPLR2_2_DEVICE_CNTL2__IDO_REQUEST_ENABLE_MASK 0x0100L |
|---|
| 124388 | #define BIFPLR2_2_DEVICE_CNTL2__IDO_COMPLETION_ENABLE_MASK 0x0200L |
|---|
| 124389 | #define BIFPLR2_2_DEVICE_CNTL2__LTR_EN_MASK 0x0400L |
|---|
| 124390 | #define BIFPLR2_2_DEVICE_CNTL2__EMER_POWER_REDUCTION_REQUEST_MASK 0x0800L |
|---|
| 124391 | #define BIFPLR2_2_DEVICE_CNTL2__TEN_BIT_TAG_REQUESTER_ENABLE_MASK 0x1000L |
|---|
| 124392 | #define BIFPLR2_2_DEVICE_CNTL2__OBFF_EN_MASK 0x6000L |
|---|
| 124393 | #define BIFPLR2_2_DEVICE_CNTL2__END_END_TLP_PREFIX_BLOCKING_MASK 0x8000L |
|---|
| 124394 | //BIFPLR2_2_DEVICE_STATUS2 |
|---|
| 124395 | #define BIFPLR2_2_DEVICE_STATUS2__RESERVED__SHIFT 0x0 |
|---|
| 124396 | #define BIFPLR2_2_DEVICE_STATUS2__RESERVED_MASK 0xFFFFL |
|---|
| 124397 | //BIFPLR2_2_LINK_CAP2 |
|---|
| 124398 | #define BIFPLR2_2_LINK_CAP2__SUPPORTED_LINK_SPEED__SHIFT 0x1 |
|---|
| 124399 | #define BIFPLR2_2_LINK_CAP2__CROSSLINK_SUPPORTED__SHIFT 0x8 |
|---|
| 124400 | #define BIFPLR2_2_LINK_CAP2__LOWER_SKP_OS_GEN_SUPPORT__SHIFT 0x9 |
|---|
| 124401 | #define BIFPLR2_2_LINK_CAP2__LOWER_SKP_OS_RCV_SUPPORT__SHIFT 0x10 |
|---|
| 124402 | #define BIFPLR2_2_LINK_CAP2__RTM1_PRESENCE_DET_SUPPORT__SHIFT 0x17 |
|---|
| 124403 | #define BIFPLR2_2_LINK_CAP2__RTM2_PRESENCE_DET_SUPPORT__SHIFT 0x18 |
|---|
| 124404 | #define BIFPLR2_2_LINK_CAP2__DRS_SUPPORTED__SHIFT 0x1f |
|---|
| 124405 | #define BIFPLR2_2_LINK_CAP2__SUPPORTED_LINK_SPEED_MASK 0x000000FEL |
|---|
| 124406 | #define BIFPLR2_2_LINK_CAP2__CROSSLINK_SUPPORTED_MASK 0x00000100L |
|---|
| 124407 | #define BIFPLR2_2_LINK_CAP2__LOWER_SKP_OS_GEN_SUPPORT_MASK 0x0000FE00L |
|---|
| 124408 | #define BIFPLR2_2_LINK_CAP2__LOWER_SKP_OS_RCV_SUPPORT_MASK 0x007F0000L |
|---|
| 124409 | #define BIFPLR2_2_LINK_CAP2__RTM1_PRESENCE_DET_SUPPORT_MASK 0x00800000L |
|---|
| 124410 | #define BIFPLR2_2_LINK_CAP2__RTM2_PRESENCE_DET_SUPPORT_MASK 0x01000000L |
|---|
| 124411 | #define BIFPLR2_2_LINK_CAP2__DRS_SUPPORTED_MASK 0x80000000L |
|---|
| 124412 | //BIFPLR2_2_LINK_CNTL2 |
|---|
| 124413 | #define BIFPLR2_2_LINK_CNTL2__TARGET_LINK_SPEED__SHIFT 0x0 |
|---|
| 124414 | #define BIFPLR2_2_LINK_CNTL2__ENTER_COMPLIANCE__SHIFT 0x4 |
|---|
| 124415 | #define BIFPLR2_2_LINK_CNTL2__HW_AUTONOMOUS_SPEED_DISABLE__SHIFT 0x5 |
|---|
| 124416 | #define BIFPLR2_2_LINK_CNTL2__SELECTABLE_DEEMPHASIS__SHIFT 0x6 |
|---|
| 124417 | #define BIFPLR2_2_LINK_CNTL2__XMIT_MARGIN__SHIFT 0x7 |
|---|
| 124418 | #define BIFPLR2_2_LINK_CNTL2__ENTER_MOD_COMPLIANCE__SHIFT 0xa |
|---|
| 124419 | #define BIFPLR2_2_LINK_CNTL2__COMPLIANCE_SOS__SHIFT 0xb |
|---|
| 124420 | #define BIFPLR2_2_LINK_CNTL2__COMPLIANCE_DEEMPHASIS__SHIFT 0xc |
|---|
| 124421 | #define BIFPLR2_2_LINK_CNTL2__TARGET_LINK_SPEED_MASK 0x000FL |
|---|
| 124422 | #define BIFPLR2_2_LINK_CNTL2__ENTER_COMPLIANCE_MASK 0x0010L |
|---|
| 124423 | #define BIFPLR2_2_LINK_CNTL2__HW_AUTONOMOUS_SPEED_DISABLE_MASK 0x0020L |
|---|
| 124424 | #define BIFPLR2_2_LINK_CNTL2__SELECTABLE_DEEMPHASIS_MASK 0x0040L |
|---|
| 124425 | #define BIFPLR2_2_LINK_CNTL2__XMIT_MARGIN_MASK 0x0380L |
|---|
| 124426 | #define BIFPLR2_2_LINK_CNTL2__ENTER_MOD_COMPLIANCE_MASK 0x0400L |
|---|
| 124427 | #define BIFPLR2_2_LINK_CNTL2__COMPLIANCE_SOS_MASK 0x0800L |
|---|
| 124428 | #define BIFPLR2_2_LINK_CNTL2__COMPLIANCE_DEEMPHASIS_MASK 0xF000L |
|---|
| 124429 | //BIFPLR2_2_LINK_STATUS2 |
|---|
| 124430 | #define BIFPLR2_2_LINK_STATUS2__CUR_DEEMPHASIS_LEVEL__SHIFT 0x0 |
|---|
| 124431 | #define BIFPLR2_2_LINK_STATUS2__EQUALIZATION_COMPLETE_8GT__SHIFT 0x1 |
|---|
| 124432 | #define BIFPLR2_2_LINK_STATUS2__EQUALIZATION_PHASE1_SUCCESS_8GT__SHIFT 0x2 |
|---|
| 124433 | #define BIFPLR2_2_LINK_STATUS2__EQUALIZATION_PHASE2_SUCCESS_8GT__SHIFT 0x3 |
|---|
| 124434 | #define BIFPLR2_2_LINK_STATUS2__EQUALIZATION_PHASE3_SUCCESS_8GT__SHIFT 0x4 |
|---|
| 124435 | #define BIFPLR2_2_LINK_STATUS2__LINK_EQUALIZATION_REQUEST_8GT__SHIFT 0x5 |
|---|
| 124436 | #define BIFPLR2_2_LINK_STATUS2__RTM1_PRESENCE_DET__SHIFT 0x6 |
|---|
| 124437 | #define BIFPLR2_2_LINK_STATUS2__RTM2_PRESENCE_DET__SHIFT 0x7 |
|---|
| 124438 | #define BIFPLR2_2_LINK_STATUS2__CROSSLINK_RESOLUTION__SHIFT 0x8 |
|---|
| 124439 | #define BIFPLR2_2_LINK_STATUS2__DOWNSTREAM_COMPONENT_PRESENCE__SHIFT 0xc |
|---|
| 124440 | #define BIFPLR2_2_LINK_STATUS2__DRS_MESSAGE_RECEIVED__SHIFT 0xf |
|---|
| 124441 | #define BIFPLR2_2_LINK_STATUS2__CUR_DEEMPHASIS_LEVEL_MASK 0x0001L |
|---|
| 124442 | #define BIFPLR2_2_LINK_STATUS2__EQUALIZATION_COMPLETE_8GT_MASK 0x0002L |
|---|
| 124443 | #define BIFPLR2_2_LINK_STATUS2__EQUALIZATION_PHASE1_SUCCESS_8GT_MASK 0x0004L |
|---|
| 124444 | #define BIFPLR2_2_LINK_STATUS2__EQUALIZATION_PHASE2_SUCCESS_8GT_MASK 0x0008L |
|---|
| 124445 | #define BIFPLR2_2_LINK_STATUS2__EQUALIZATION_PHASE3_SUCCESS_8GT_MASK 0x0010L |
|---|
| 124446 | #define BIFPLR2_2_LINK_STATUS2__LINK_EQUALIZATION_REQUEST_8GT_MASK 0x0020L |
|---|
| 124447 | #define BIFPLR2_2_LINK_STATUS2__RTM1_PRESENCE_DET_MASK 0x0040L |
|---|
| 124448 | #define BIFPLR2_2_LINK_STATUS2__RTM2_PRESENCE_DET_MASK 0x0080L |
|---|
| 124449 | #define BIFPLR2_2_LINK_STATUS2__CROSSLINK_RESOLUTION_MASK 0x0300L |
|---|
| 124450 | #define BIFPLR2_2_LINK_STATUS2__DOWNSTREAM_COMPONENT_PRESENCE_MASK 0x7000L |
|---|
| 124451 | #define BIFPLR2_2_LINK_STATUS2__DRS_MESSAGE_RECEIVED_MASK 0x8000L |
|---|
| 124452 | //BIFPLR2_2_SLOT_CAP2 |
|---|
| 124453 | #define BIFPLR2_2_SLOT_CAP2__INBAND_PD_DISABLE_SUPPORTED__SHIFT 0x0 |
|---|
| 124454 | #define BIFPLR2_2_SLOT_CAP2__INBAND_PD_DISABLE_SUPPORTED_MASK 0x00000001L |
|---|
| 124455 | //BIFPLR2_2_SLOT_CNTL2 |
|---|
| 124456 | #define BIFPLR2_2_SLOT_CNTL2__RESERVED__SHIFT 0x0 |
|---|
| 124457 | #define BIFPLR2_2_SLOT_CNTL2__RESERVED_MASK 0xFFFFL |
|---|
| 124458 | //BIFPLR2_2_SLOT_STATUS2 |
|---|
| 124459 | #define BIFPLR2_2_SLOT_STATUS2__RESERVED__SHIFT 0x0 |
|---|
| 124460 | #define BIFPLR2_2_SLOT_STATUS2__RESERVED_MASK 0xFFFFL |
|---|
| 124461 | //BIFPLR2_2_MSI_CAP_LIST |
|---|
| 124462 | #define BIFPLR2_2_MSI_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 124463 | #define BIFPLR2_2_MSI_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
|---|
| 124464 | #define BIFPLR2_2_MSI_CAP_LIST__CAP_ID_MASK 0x00FFL |
|---|
| 124465 | #define BIFPLR2_2_MSI_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
|---|
| 124466 | //BIFPLR2_2_MSI_MSG_CNTL |
|---|
| 124467 | #define BIFPLR2_2_MSI_MSG_CNTL__MSI_EN__SHIFT 0x0 |
|---|
| 124468 | #define BIFPLR2_2_MSI_MSG_CNTL__MSI_MULTI_CAP__SHIFT 0x1 |
|---|
| 124469 | #define BIFPLR2_2_MSI_MSG_CNTL__MSI_MULTI_EN__SHIFT 0x4 |
|---|
| 124470 | #define BIFPLR2_2_MSI_MSG_CNTL__MSI_64BIT__SHIFT 0x7 |
|---|
| 124471 | #define BIFPLR2_2_MSI_MSG_CNTL__MSI_PERVECTOR_MASKING_CAP__SHIFT 0x8 |
|---|
| 124472 | #define BIFPLR2_2_MSI_MSG_CNTL__MSI_EXT_MSG_DATA_CAP__SHIFT 0x9 |
|---|
| 124473 | #define BIFPLR2_2_MSI_MSG_CNTL__MSI_EXT_MSG_DATA_EN__SHIFT 0xa |
|---|
| 124474 | #define BIFPLR2_2_MSI_MSG_CNTL__MSI_EN_MASK 0x0001L |
|---|
| 124475 | #define BIFPLR2_2_MSI_MSG_CNTL__MSI_MULTI_CAP_MASK 0x000EL |
|---|
| 124476 | #define BIFPLR2_2_MSI_MSG_CNTL__MSI_MULTI_EN_MASK 0x0070L |
|---|
| 124477 | #define BIFPLR2_2_MSI_MSG_CNTL__MSI_64BIT_MASK 0x0080L |
|---|
| 124478 | #define BIFPLR2_2_MSI_MSG_CNTL__MSI_PERVECTOR_MASKING_CAP_MASK 0x0100L |
|---|
| 124479 | #define BIFPLR2_2_MSI_MSG_CNTL__MSI_EXT_MSG_DATA_CAP_MASK 0x0200L |
|---|
| 124480 | #define BIFPLR2_2_MSI_MSG_CNTL__MSI_EXT_MSG_DATA_EN_MASK 0x0400L |
|---|
| 124481 | //BIFPLR2_2_MSI_MSG_ADDR_LO |
|---|
| 124482 | #define BIFPLR2_2_MSI_MSG_ADDR_LO__MSI_MSG_ADDR_LO__SHIFT 0x2 |
|---|
| 124483 | #define BIFPLR2_2_MSI_MSG_ADDR_LO__MSI_MSG_ADDR_LO_MASK 0xFFFFFFFCL |
|---|
| 124484 | //BIFPLR2_2_MSI_MSG_ADDR_HI |
|---|
| 124485 | #define BIFPLR2_2_MSI_MSG_ADDR_HI__MSI_MSG_ADDR_HI__SHIFT 0x0 |
|---|
| 124486 | #define BIFPLR2_2_MSI_MSG_ADDR_HI__MSI_MSG_ADDR_HI_MASK 0xFFFFFFFFL |
|---|
| 124487 | //BIFPLR2_2_MSI_MSG_DATA |
|---|
| 124488 | #define BIFPLR2_2_MSI_MSG_DATA__MSI_DATA__SHIFT 0x0 |
|---|
| 124489 | #define BIFPLR2_2_MSI_MSG_DATA__MSI_EXT_DATA__SHIFT 0x10 |
|---|
| 124490 | #define BIFPLR2_2_MSI_MSG_DATA__MSI_DATA_MASK 0x0000FFFFL |
|---|
| 124491 | #define BIFPLR2_2_MSI_MSG_DATA__MSI_EXT_DATA_MASK 0xFFFF0000L |
|---|
| 124492 | //BIFPLR2_2_MSI_MSG_DATA_64 |
|---|
| 124493 | #define BIFPLR2_2_MSI_MSG_DATA_64__MSI_DATA_64__SHIFT 0x0 |
|---|
| 124494 | #define BIFPLR2_2_MSI_MSG_DATA_64__MSI_EXT_DATA_64__SHIFT 0x10 |
|---|
| 124495 | #define BIFPLR2_2_MSI_MSG_DATA_64__MSI_DATA_64_MASK 0x0000FFFFL |
|---|
| 124496 | #define BIFPLR2_2_MSI_MSG_DATA_64__MSI_EXT_DATA_64_MASK 0xFFFF0000L |
|---|
| 124497 | //BIFPLR2_2_SSID_CAP_LIST |
|---|
| 124498 | #define BIFPLR2_2_SSID_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 124499 | #define BIFPLR2_2_SSID_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
|---|
| 124500 | #define BIFPLR2_2_SSID_CAP_LIST__CAP_ID_MASK 0x00FFL |
|---|
| 124501 | #define BIFPLR2_2_SSID_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
|---|
| 124502 | //BIFPLR2_2_SSID_CAP |
|---|
| 124503 | #define BIFPLR2_2_SSID_CAP__SUBSYSTEM_VENDOR_ID__SHIFT 0x0 |
|---|
| 124504 | #define BIFPLR2_2_SSID_CAP__SUBSYSTEM_ID__SHIFT 0x10 |
|---|
| 124505 | #define BIFPLR2_2_SSID_CAP__SUBSYSTEM_VENDOR_ID_MASK 0x0000FFFFL |
|---|
| 124506 | #define BIFPLR2_2_SSID_CAP__SUBSYSTEM_ID_MASK 0xFFFF0000L |
|---|
| 124507 | //BIFPLR2_2_MSI_MAP_CAP_LIST |
|---|
| 124508 | #define BIFPLR2_2_MSI_MAP_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 124509 | #define BIFPLR2_2_MSI_MAP_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
|---|
| 124510 | #define BIFPLR2_2_MSI_MAP_CAP_LIST__CAP_ID_MASK 0x00FFL |
|---|
| 124511 | #define BIFPLR2_2_MSI_MAP_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
|---|
| 124512 | //BIFPLR2_2_MSI_MAP_CAP |
|---|
| 124513 | #define BIFPLR2_2_MSI_MAP_CAP__EN__SHIFT 0x0 |
|---|
| 124514 | #define BIFPLR2_2_MSI_MAP_CAP__FIXD__SHIFT 0x1 |
|---|
| 124515 | #define BIFPLR2_2_MSI_MAP_CAP__CAP_TYPE__SHIFT 0xb |
|---|
| 124516 | #define BIFPLR2_2_MSI_MAP_CAP__EN_MASK 0x0001L |
|---|
| 124517 | #define BIFPLR2_2_MSI_MAP_CAP__FIXD_MASK 0x0002L |
|---|
| 124518 | #define BIFPLR2_2_MSI_MAP_CAP__CAP_TYPE_MASK 0xF800L |
|---|
| 124519 | //BIFPLR2_2_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST |
|---|
| 124520 | #define BIFPLR2_2_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 124521 | #define BIFPLR2_2_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 124522 | #define BIFPLR2_2_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 124523 | #define BIFPLR2_2_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 124524 | #define BIFPLR2_2_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 124525 | #define BIFPLR2_2_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 124526 | //BIFPLR2_2_PCIE_VENDOR_SPECIFIC_HDR |
|---|
| 124527 | #define BIFPLR2_2_PCIE_VENDOR_SPECIFIC_HDR__VSEC_ID__SHIFT 0x0 |
|---|
| 124528 | #define BIFPLR2_2_PCIE_VENDOR_SPECIFIC_HDR__VSEC_REV__SHIFT 0x10 |
|---|
| 124529 | #define BIFPLR2_2_PCIE_VENDOR_SPECIFIC_HDR__VSEC_LENGTH__SHIFT 0x14 |
|---|
| 124530 | #define BIFPLR2_2_PCIE_VENDOR_SPECIFIC_HDR__VSEC_ID_MASK 0x0000FFFFL |
|---|
| 124531 | #define BIFPLR2_2_PCIE_VENDOR_SPECIFIC_HDR__VSEC_REV_MASK 0x000F0000L |
|---|
| 124532 | #define BIFPLR2_2_PCIE_VENDOR_SPECIFIC_HDR__VSEC_LENGTH_MASK 0xFFF00000L |
|---|
| 124533 | //BIFPLR2_2_PCIE_VENDOR_SPECIFIC1 |
|---|
| 124534 | #define BIFPLR2_2_PCIE_VENDOR_SPECIFIC1__SCRATCH__SHIFT 0x0 |
|---|
| 124535 | #define BIFPLR2_2_PCIE_VENDOR_SPECIFIC1__SCRATCH_MASK 0xFFFFFFFFL |
|---|
| 124536 | //BIFPLR2_2_PCIE_VENDOR_SPECIFIC2 |
|---|
| 124537 | #define BIFPLR2_2_PCIE_VENDOR_SPECIFIC2__SCRATCH__SHIFT 0x0 |
|---|
| 124538 | #define BIFPLR2_2_PCIE_VENDOR_SPECIFIC2__SCRATCH_MASK 0xFFFFFFFFL |
|---|
| 124539 | //BIFPLR2_2_PCIE_VC_ENH_CAP_LIST |
|---|
| 124540 | #define BIFPLR2_2_PCIE_VC_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 124541 | #define BIFPLR2_2_PCIE_VC_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 124542 | #define BIFPLR2_2_PCIE_VC_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 124543 | #define BIFPLR2_2_PCIE_VC_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 124544 | #define BIFPLR2_2_PCIE_VC_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 124545 | #define BIFPLR2_2_PCIE_VC_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 124546 | //BIFPLR2_2_PCIE_PORT_VC_CAP_REG1 |
|---|
| 124547 | #define BIFPLR2_2_PCIE_PORT_VC_CAP_REG1__EXT_VC_COUNT__SHIFT 0x0 |
|---|
| 124548 | #define BIFPLR2_2_PCIE_PORT_VC_CAP_REG1__LOW_PRIORITY_EXT_VC_COUNT__SHIFT 0x4 |
|---|
| 124549 | #define BIFPLR2_2_PCIE_PORT_VC_CAP_REG1__REF_CLK__SHIFT 0x8 |
|---|
| 124550 | #define BIFPLR2_2_PCIE_PORT_VC_CAP_REG1__PORT_ARB_TABLE_ENTRY_SIZE__SHIFT 0xa |
|---|
| 124551 | #define BIFPLR2_2_PCIE_PORT_VC_CAP_REG1__EXT_VC_COUNT_MASK 0x00000007L |
|---|
| 124552 | #define BIFPLR2_2_PCIE_PORT_VC_CAP_REG1__LOW_PRIORITY_EXT_VC_COUNT_MASK 0x00000070L |
|---|
| 124553 | #define BIFPLR2_2_PCIE_PORT_VC_CAP_REG1__REF_CLK_MASK 0x00000300L |
|---|
| 124554 | #define BIFPLR2_2_PCIE_PORT_VC_CAP_REG1__PORT_ARB_TABLE_ENTRY_SIZE_MASK 0x00000C00L |
|---|
| 124555 | //BIFPLR2_2_PCIE_PORT_VC_CAP_REG2 |
|---|
| 124556 | #define BIFPLR2_2_PCIE_PORT_VC_CAP_REG2__VC_ARB_CAP__SHIFT 0x0 |
|---|
| 124557 | #define BIFPLR2_2_PCIE_PORT_VC_CAP_REG2__VC_ARB_TABLE_OFFSET__SHIFT 0x18 |
|---|
| 124558 | #define BIFPLR2_2_PCIE_PORT_VC_CAP_REG2__VC_ARB_CAP_MASK 0x000000FFL |
|---|
| 124559 | #define BIFPLR2_2_PCIE_PORT_VC_CAP_REG2__VC_ARB_TABLE_OFFSET_MASK 0xFF000000L |
|---|
| 124560 | //BIFPLR2_2_PCIE_PORT_VC_CNTL |
|---|
| 124561 | #define BIFPLR2_2_PCIE_PORT_VC_CNTL__LOAD_VC_ARB_TABLE__SHIFT 0x0 |
|---|
| 124562 | #define BIFPLR2_2_PCIE_PORT_VC_CNTL__VC_ARB_SELECT__SHIFT 0x1 |
|---|
| 124563 | #define BIFPLR2_2_PCIE_PORT_VC_CNTL__LOAD_VC_ARB_TABLE_MASK 0x0001L |
|---|
| 124564 | #define BIFPLR2_2_PCIE_PORT_VC_CNTL__VC_ARB_SELECT_MASK 0x000EL |
|---|
| 124565 | //BIFPLR2_2_PCIE_PORT_VC_STATUS |
|---|
| 124566 | #define BIFPLR2_2_PCIE_PORT_VC_STATUS__VC_ARB_TABLE_STATUS__SHIFT 0x0 |
|---|
| 124567 | #define BIFPLR2_2_PCIE_PORT_VC_STATUS__VC_ARB_TABLE_STATUS_MASK 0x0001L |
|---|
| 124568 | //BIFPLR2_2_PCIE_VC0_RESOURCE_CAP |
|---|
| 124569 | #define BIFPLR2_2_PCIE_VC0_RESOURCE_CAP__PORT_ARB_CAP__SHIFT 0x0 |
|---|
| 124570 | #define BIFPLR2_2_PCIE_VC0_RESOURCE_CAP__REJECT_SNOOP_TRANS__SHIFT 0xf |
|---|
| 124571 | #define BIFPLR2_2_PCIE_VC0_RESOURCE_CAP__MAX_TIME_SLOTS__SHIFT 0x10 |
|---|
| 124572 | #define BIFPLR2_2_PCIE_VC0_RESOURCE_CAP__PORT_ARB_TABLE_OFFSET__SHIFT 0x18 |
|---|
| 124573 | #define BIFPLR2_2_PCIE_VC0_RESOURCE_CAP__PORT_ARB_CAP_MASK 0x000000FFL |
|---|
| 124574 | #define BIFPLR2_2_PCIE_VC0_RESOURCE_CAP__REJECT_SNOOP_TRANS_MASK 0x00008000L |
|---|
| 124575 | #define BIFPLR2_2_PCIE_VC0_RESOURCE_CAP__MAX_TIME_SLOTS_MASK 0x007F0000L |
|---|
| 124576 | #define BIFPLR2_2_PCIE_VC0_RESOURCE_CAP__PORT_ARB_TABLE_OFFSET_MASK 0xFF000000L |
|---|
| 124577 | //BIFPLR2_2_PCIE_VC0_RESOURCE_CNTL |
|---|
| 124578 | #define BIFPLR2_2_PCIE_VC0_RESOURCE_CNTL__TC_VC_MAP_TC0__SHIFT 0x0 |
|---|
| 124579 | #define BIFPLR2_2_PCIE_VC0_RESOURCE_CNTL__TC_VC_MAP_TC1_7__SHIFT 0x1 |
|---|
| 124580 | #define BIFPLR2_2_PCIE_VC0_RESOURCE_CNTL__LOAD_PORT_ARB_TABLE__SHIFT 0x10 |
|---|
| 124581 | #define BIFPLR2_2_PCIE_VC0_RESOURCE_CNTL__PORT_ARB_SELECT__SHIFT 0x11 |
|---|
| 124582 | #define BIFPLR2_2_PCIE_VC0_RESOURCE_CNTL__VC_ID__SHIFT 0x18 |
|---|
| 124583 | #define BIFPLR2_2_PCIE_VC0_RESOURCE_CNTL__VC_ENABLE__SHIFT 0x1f |
|---|
| 124584 | #define BIFPLR2_2_PCIE_VC0_RESOURCE_CNTL__TC_VC_MAP_TC0_MASK 0x00000001L |
|---|
| 124585 | #define BIFPLR2_2_PCIE_VC0_RESOURCE_CNTL__TC_VC_MAP_TC1_7_MASK 0x000000FEL |
|---|
| 124586 | #define BIFPLR2_2_PCIE_VC0_RESOURCE_CNTL__LOAD_PORT_ARB_TABLE_MASK 0x00010000L |
|---|
| 124587 | #define BIFPLR2_2_PCIE_VC0_RESOURCE_CNTL__PORT_ARB_SELECT_MASK 0x000E0000L |
|---|
| 124588 | #define BIFPLR2_2_PCIE_VC0_RESOURCE_CNTL__VC_ID_MASK 0x07000000L |
|---|
| 124589 | #define BIFPLR2_2_PCIE_VC0_RESOURCE_CNTL__VC_ENABLE_MASK 0x80000000L |
|---|
| 124590 | //BIFPLR2_2_PCIE_VC0_RESOURCE_STATUS |
|---|
| 124591 | #define BIFPLR2_2_PCIE_VC0_RESOURCE_STATUS__PORT_ARB_TABLE_STATUS__SHIFT 0x0 |
|---|
| 124592 | #define BIFPLR2_2_PCIE_VC0_RESOURCE_STATUS__VC_NEGOTIATION_PENDING__SHIFT 0x1 |
|---|
| 124593 | #define BIFPLR2_2_PCIE_VC0_RESOURCE_STATUS__PORT_ARB_TABLE_STATUS_MASK 0x0001L |
|---|
| 124594 | #define BIFPLR2_2_PCIE_VC0_RESOURCE_STATUS__VC_NEGOTIATION_PENDING_MASK 0x0002L |
|---|
| 124595 | //BIFPLR2_2_PCIE_VC1_RESOURCE_CAP |
|---|
| 124596 | #define BIFPLR2_2_PCIE_VC1_RESOURCE_CAP__PORT_ARB_CAP__SHIFT 0x0 |
|---|
| 124597 | #define BIFPLR2_2_PCIE_VC1_RESOURCE_CAP__REJECT_SNOOP_TRANS__SHIFT 0xf |
|---|
| 124598 | #define BIFPLR2_2_PCIE_VC1_RESOURCE_CAP__MAX_TIME_SLOTS__SHIFT 0x10 |
|---|
| 124599 | #define BIFPLR2_2_PCIE_VC1_RESOURCE_CAP__PORT_ARB_TABLE_OFFSET__SHIFT 0x18 |
|---|
| 124600 | #define BIFPLR2_2_PCIE_VC1_RESOURCE_CAP__PORT_ARB_CAP_MASK 0x000000FFL |
|---|
| 124601 | #define BIFPLR2_2_PCIE_VC1_RESOURCE_CAP__REJECT_SNOOP_TRANS_MASK 0x00008000L |
|---|
| 124602 | #define BIFPLR2_2_PCIE_VC1_RESOURCE_CAP__MAX_TIME_SLOTS_MASK 0x007F0000L |
|---|
| 124603 | #define BIFPLR2_2_PCIE_VC1_RESOURCE_CAP__PORT_ARB_TABLE_OFFSET_MASK 0xFF000000L |
|---|
| 124604 | //BIFPLR2_2_PCIE_VC1_RESOURCE_CNTL |
|---|
| 124605 | #define BIFPLR2_2_PCIE_VC1_RESOURCE_CNTL__TC_VC_MAP_TC0__SHIFT 0x0 |
|---|
| 124606 | #define BIFPLR2_2_PCIE_VC1_RESOURCE_CNTL__TC_VC_MAP_TC1_7__SHIFT 0x1 |
|---|
| 124607 | #define BIFPLR2_2_PCIE_VC1_RESOURCE_CNTL__LOAD_PORT_ARB_TABLE__SHIFT 0x10 |
|---|
| 124608 | #define BIFPLR2_2_PCIE_VC1_RESOURCE_CNTL__PORT_ARB_SELECT__SHIFT 0x11 |
|---|
| 124609 | #define BIFPLR2_2_PCIE_VC1_RESOURCE_CNTL__VC_ID__SHIFT 0x18 |
|---|
| 124610 | #define BIFPLR2_2_PCIE_VC1_RESOURCE_CNTL__VC_ENABLE__SHIFT 0x1f |
|---|
| 124611 | #define BIFPLR2_2_PCIE_VC1_RESOURCE_CNTL__TC_VC_MAP_TC0_MASK 0x00000001L |
|---|
| 124612 | #define BIFPLR2_2_PCIE_VC1_RESOURCE_CNTL__TC_VC_MAP_TC1_7_MASK 0x000000FEL |
|---|
| 124613 | #define BIFPLR2_2_PCIE_VC1_RESOURCE_CNTL__LOAD_PORT_ARB_TABLE_MASK 0x00010000L |
|---|
| 124614 | #define BIFPLR2_2_PCIE_VC1_RESOURCE_CNTL__PORT_ARB_SELECT_MASK 0x000E0000L |
|---|
| 124615 | #define BIFPLR2_2_PCIE_VC1_RESOURCE_CNTL__VC_ID_MASK 0x07000000L |
|---|
| 124616 | #define BIFPLR2_2_PCIE_VC1_RESOURCE_CNTL__VC_ENABLE_MASK 0x80000000L |
|---|
| 124617 | //BIFPLR2_2_PCIE_VC1_RESOURCE_STATUS |
|---|
| 124618 | #define BIFPLR2_2_PCIE_VC1_RESOURCE_STATUS__PORT_ARB_TABLE_STATUS__SHIFT 0x0 |
|---|
| 124619 | #define BIFPLR2_2_PCIE_VC1_RESOURCE_STATUS__VC_NEGOTIATION_PENDING__SHIFT 0x1 |
|---|
| 124620 | #define BIFPLR2_2_PCIE_VC1_RESOURCE_STATUS__PORT_ARB_TABLE_STATUS_MASK 0x0001L |
|---|
| 124621 | #define BIFPLR2_2_PCIE_VC1_RESOURCE_STATUS__VC_NEGOTIATION_PENDING_MASK 0x0002L |
|---|
| 124622 | //BIFPLR2_2_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST |
|---|
| 124623 | #define BIFPLR2_2_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 124624 | #define BIFPLR2_2_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 124625 | #define BIFPLR2_2_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 124626 | #define BIFPLR2_2_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 124627 | #define BIFPLR2_2_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 124628 | #define BIFPLR2_2_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 124629 | //BIFPLR2_2_PCIE_DEV_SERIAL_NUM_DW1 |
|---|
| 124630 | #define BIFPLR2_2_PCIE_DEV_SERIAL_NUM_DW1__SERIAL_NUMBER_LO__SHIFT 0x0 |
|---|
| 124631 | #define BIFPLR2_2_PCIE_DEV_SERIAL_NUM_DW1__SERIAL_NUMBER_LO_MASK 0xFFFFFFFFL |
|---|
| 124632 | //BIFPLR2_2_PCIE_DEV_SERIAL_NUM_DW2 |
|---|
| 124633 | #define BIFPLR2_2_PCIE_DEV_SERIAL_NUM_DW2__SERIAL_NUMBER_HI__SHIFT 0x0 |
|---|
| 124634 | #define BIFPLR2_2_PCIE_DEV_SERIAL_NUM_DW2__SERIAL_NUMBER_HI_MASK 0xFFFFFFFFL |
|---|
| 124635 | //BIFPLR2_2_PCIE_ADV_ERR_RPT_ENH_CAP_LIST |
|---|
| 124636 | #define BIFPLR2_2_PCIE_ADV_ERR_RPT_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 124637 | #define BIFPLR2_2_PCIE_ADV_ERR_RPT_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 124638 | #define BIFPLR2_2_PCIE_ADV_ERR_RPT_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 124639 | #define BIFPLR2_2_PCIE_ADV_ERR_RPT_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 124640 | #define BIFPLR2_2_PCIE_ADV_ERR_RPT_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 124641 | #define BIFPLR2_2_PCIE_ADV_ERR_RPT_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 124642 | //BIFPLR2_2_PCIE_UNCORR_ERR_STATUS |
|---|
| 124643 | #define BIFPLR2_2_PCIE_UNCORR_ERR_STATUS__DLP_ERR_STATUS__SHIFT 0x4 |
|---|
| 124644 | #define BIFPLR2_2_PCIE_UNCORR_ERR_STATUS__SURPDN_ERR_STATUS__SHIFT 0x5 |
|---|
| 124645 | #define BIFPLR2_2_PCIE_UNCORR_ERR_STATUS__PSN_ERR_STATUS__SHIFT 0xc |
|---|
| 124646 | #define BIFPLR2_2_PCIE_UNCORR_ERR_STATUS__FC_ERR_STATUS__SHIFT 0xd |
|---|
| 124647 | #define BIFPLR2_2_PCIE_UNCORR_ERR_STATUS__CPL_TIMEOUT_STATUS__SHIFT 0xe |
|---|
| 124648 | #define BIFPLR2_2_PCIE_UNCORR_ERR_STATUS__CPL_ABORT_ERR_STATUS__SHIFT 0xf |
|---|
| 124649 | #define BIFPLR2_2_PCIE_UNCORR_ERR_STATUS__UNEXP_CPL_STATUS__SHIFT 0x10 |
|---|
| 124650 | #define BIFPLR2_2_PCIE_UNCORR_ERR_STATUS__RCV_OVFL_STATUS__SHIFT 0x11 |
|---|
| 124651 | #define BIFPLR2_2_PCIE_UNCORR_ERR_STATUS__MAL_TLP_STATUS__SHIFT 0x12 |
|---|
| 124652 | #define BIFPLR2_2_PCIE_UNCORR_ERR_STATUS__ECRC_ERR_STATUS__SHIFT 0x13 |
|---|
| 124653 | #define BIFPLR2_2_PCIE_UNCORR_ERR_STATUS__UNSUPP_REQ_ERR_STATUS__SHIFT 0x14 |
|---|
| 124654 | #define BIFPLR2_2_PCIE_UNCORR_ERR_STATUS__ACS_VIOLATION_STATUS__SHIFT 0x15 |
|---|
| 124655 | #define BIFPLR2_2_PCIE_UNCORR_ERR_STATUS__UNCORR_INT_ERR_STATUS__SHIFT 0x16 |
|---|
| 124656 | #define BIFPLR2_2_PCIE_UNCORR_ERR_STATUS__MC_BLOCKED_TLP_STATUS__SHIFT 0x17 |
|---|
| 124657 | #define BIFPLR2_2_PCIE_UNCORR_ERR_STATUS__ATOMICOP_EGRESS_BLOCKED_STATUS__SHIFT 0x18 |
|---|
| 124658 | #define BIFPLR2_2_PCIE_UNCORR_ERR_STATUS__TLP_PREFIX_BLOCKED_ERR_STATUS__SHIFT 0x19 |
|---|
| 124659 | #define BIFPLR2_2_PCIE_UNCORR_ERR_STATUS__POISONED_TLP_EGRESS_BLOCKED_STATUS__SHIFT 0x1a |
|---|
| 124660 | #define BIFPLR2_2_PCIE_UNCORR_ERR_STATUS__DLP_ERR_STATUS_MASK 0x00000010L |
|---|
| 124661 | #define BIFPLR2_2_PCIE_UNCORR_ERR_STATUS__SURPDN_ERR_STATUS_MASK 0x00000020L |
|---|
| 124662 | #define BIFPLR2_2_PCIE_UNCORR_ERR_STATUS__PSN_ERR_STATUS_MASK 0x00001000L |
|---|
| 124663 | #define BIFPLR2_2_PCIE_UNCORR_ERR_STATUS__FC_ERR_STATUS_MASK 0x00002000L |
|---|
| 124664 | #define BIFPLR2_2_PCIE_UNCORR_ERR_STATUS__CPL_TIMEOUT_STATUS_MASK 0x00004000L |
|---|
| 124665 | #define BIFPLR2_2_PCIE_UNCORR_ERR_STATUS__CPL_ABORT_ERR_STATUS_MASK 0x00008000L |
|---|
| 124666 | #define BIFPLR2_2_PCIE_UNCORR_ERR_STATUS__UNEXP_CPL_STATUS_MASK 0x00010000L |
|---|
| 124667 | #define BIFPLR2_2_PCIE_UNCORR_ERR_STATUS__RCV_OVFL_STATUS_MASK 0x00020000L |
|---|
| 124668 | #define BIFPLR2_2_PCIE_UNCORR_ERR_STATUS__MAL_TLP_STATUS_MASK 0x00040000L |
|---|
| 124669 | #define BIFPLR2_2_PCIE_UNCORR_ERR_STATUS__ECRC_ERR_STATUS_MASK 0x00080000L |
|---|
| 124670 | #define BIFPLR2_2_PCIE_UNCORR_ERR_STATUS__UNSUPP_REQ_ERR_STATUS_MASK 0x00100000L |
|---|
| 124671 | #define BIFPLR2_2_PCIE_UNCORR_ERR_STATUS__ACS_VIOLATION_STATUS_MASK 0x00200000L |
|---|
| 124672 | #define BIFPLR2_2_PCIE_UNCORR_ERR_STATUS__UNCORR_INT_ERR_STATUS_MASK 0x00400000L |
|---|
| 124673 | #define BIFPLR2_2_PCIE_UNCORR_ERR_STATUS__MC_BLOCKED_TLP_STATUS_MASK 0x00800000L |
|---|
| 124674 | #define BIFPLR2_2_PCIE_UNCORR_ERR_STATUS__ATOMICOP_EGRESS_BLOCKED_STATUS_MASK 0x01000000L |
|---|
| 124675 | #define BIFPLR2_2_PCIE_UNCORR_ERR_STATUS__TLP_PREFIX_BLOCKED_ERR_STATUS_MASK 0x02000000L |
|---|
| 124676 | #define BIFPLR2_2_PCIE_UNCORR_ERR_STATUS__POISONED_TLP_EGRESS_BLOCKED_STATUS_MASK 0x04000000L |
|---|
| 124677 | //BIFPLR2_2_PCIE_UNCORR_ERR_MASK |
|---|
| 124678 | #define BIFPLR2_2_PCIE_UNCORR_ERR_MASK__DLP_ERR_MASK__SHIFT 0x4 |
|---|
| 124679 | #define BIFPLR2_2_PCIE_UNCORR_ERR_MASK__SURPDN_ERR_MASK__SHIFT 0x5 |
|---|
| 124680 | #define BIFPLR2_2_PCIE_UNCORR_ERR_MASK__PSN_ERR_MASK__SHIFT 0xc |
|---|
| 124681 | #define BIFPLR2_2_PCIE_UNCORR_ERR_MASK__FC_ERR_MASK__SHIFT 0xd |
|---|
| 124682 | #define BIFPLR2_2_PCIE_UNCORR_ERR_MASK__CPL_TIMEOUT_MASK__SHIFT 0xe |
|---|
| 124683 | #define BIFPLR2_2_PCIE_UNCORR_ERR_MASK__CPL_ABORT_ERR_MASK__SHIFT 0xf |
|---|
| 124684 | #define BIFPLR2_2_PCIE_UNCORR_ERR_MASK__UNEXP_CPL_MASK__SHIFT 0x10 |
|---|
| 124685 | #define BIFPLR2_2_PCIE_UNCORR_ERR_MASK__RCV_OVFL_MASK__SHIFT 0x11 |
|---|
| 124686 | #define BIFPLR2_2_PCIE_UNCORR_ERR_MASK__MAL_TLP_MASK__SHIFT 0x12 |
|---|
| 124687 | #define BIFPLR2_2_PCIE_UNCORR_ERR_MASK__ECRC_ERR_MASK__SHIFT 0x13 |
|---|
| 124688 | #define BIFPLR2_2_PCIE_UNCORR_ERR_MASK__UNSUPP_REQ_ERR_MASK__SHIFT 0x14 |
|---|
| 124689 | #define BIFPLR2_2_PCIE_UNCORR_ERR_MASK__ACS_VIOLATION_MASK__SHIFT 0x15 |
|---|
| 124690 | #define BIFPLR2_2_PCIE_UNCORR_ERR_MASK__UNCORR_INT_ERR_MASK__SHIFT 0x16 |
|---|
| 124691 | #define BIFPLR2_2_PCIE_UNCORR_ERR_MASK__MC_BLOCKED_TLP_MASK__SHIFT 0x17 |
|---|
| 124692 | #define BIFPLR2_2_PCIE_UNCORR_ERR_MASK__ATOMICOP_EGRESS_BLOCKED_MASK__SHIFT 0x18 |
|---|
| 124693 | #define BIFPLR2_2_PCIE_UNCORR_ERR_MASK__TLP_PREFIX_BLOCKED_ERR_MASK__SHIFT 0x19 |
|---|
| 124694 | #define BIFPLR2_2_PCIE_UNCORR_ERR_MASK__POISONED_TLP_EGRESS_BLOCKED_MASK__SHIFT 0x1a |
|---|
| 124695 | #define BIFPLR2_2_PCIE_UNCORR_ERR_MASK__DLP_ERR_MASK_MASK 0x00000010L |
|---|
| 124696 | #define BIFPLR2_2_PCIE_UNCORR_ERR_MASK__SURPDN_ERR_MASK_MASK 0x00000020L |
|---|
| 124697 | #define BIFPLR2_2_PCIE_UNCORR_ERR_MASK__PSN_ERR_MASK_MASK 0x00001000L |
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| 124698 | #define BIFPLR2_2_PCIE_UNCORR_ERR_MASK__FC_ERR_MASK_MASK 0x00002000L |
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| 124699 | #define BIFPLR2_2_PCIE_UNCORR_ERR_MASK__CPL_TIMEOUT_MASK_MASK 0x00004000L |
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| 124700 | #define BIFPLR2_2_PCIE_UNCORR_ERR_MASK__CPL_ABORT_ERR_MASK_MASK 0x00008000L |
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| 124701 | #define BIFPLR2_2_PCIE_UNCORR_ERR_MASK__UNEXP_CPL_MASK_MASK 0x00010000L |
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| 124702 | #define BIFPLR2_2_PCIE_UNCORR_ERR_MASK__RCV_OVFL_MASK_MASK 0x00020000L |
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| 124704 | #define BIFPLR2_2_PCIE_UNCORR_ERR_MASK__ECRC_ERR_MASK_MASK 0x00080000L |
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| 124705 | #define BIFPLR2_2_PCIE_UNCORR_ERR_MASK__UNSUPP_REQ_ERR_MASK_MASK 0x00100000L |
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| 124720 | #define BIFPLR2_2_PCIE_UNCORR_ERR_SEVERITY__RCV_OVFL_SEVERITY__SHIFT 0x11 |
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| 124721 | #define BIFPLR2_2_PCIE_UNCORR_ERR_SEVERITY__MAL_TLP_SEVERITY__SHIFT 0x12 |
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|---|
| 124728 | #define BIFPLR2_2_PCIE_UNCORR_ERR_SEVERITY__TLP_PREFIX_BLOCKED_ERR_SEVERITY__SHIFT 0x19 |
|---|
| 124729 | #define BIFPLR2_2_PCIE_UNCORR_ERR_SEVERITY__POISONED_TLP_EGRESS_BLOCKED_SEVERITY__SHIFT 0x1a |
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| 124730 | #define BIFPLR2_2_PCIE_UNCORR_ERR_SEVERITY__DLP_ERR_SEVERITY_MASK 0x00000010L |
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| 124731 | #define BIFPLR2_2_PCIE_UNCORR_ERR_SEVERITY__SURPDN_ERR_SEVERITY_MASK 0x00000020L |
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| 124732 | #define BIFPLR2_2_PCIE_UNCORR_ERR_SEVERITY__PSN_ERR_SEVERITY_MASK 0x00001000L |
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| 124733 | #define BIFPLR2_2_PCIE_UNCORR_ERR_SEVERITY__FC_ERR_SEVERITY_MASK 0x00002000L |
|---|
| 124734 | #define BIFPLR2_2_PCIE_UNCORR_ERR_SEVERITY__CPL_TIMEOUT_SEVERITY_MASK 0x00004000L |
|---|
| 124735 | #define BIFPLR2_2_PCIE_UNCORR_ERR_SEVERITY__CPL_ABORT_ERR_SEVERITY_MASK 0x00008000L |
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| 124736 | #define BIFPLR2_2_PCIE_UNCORR_ERR_SEVERITY__UNEXP_CPL_SEVERITY_MASK 0x00010000L |
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|---|
| 124739 | #define BIFPLR2_2_PCIE_UNCORR_ERR_SEVERITY__ECRC_ERR_SEVERITY_MASK 0x00080000L |
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| 124740 | #define BIFPLR2_2_PCIE_UNCORR_ERR_SEVERITY__UNSUPP_REQ_ERR_SEVERITY_MASK 0x00100000L |
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| 124741 | #define BIFPLR2_2_PCIE_UNCORR_ERR_SEVERITY__ACS_VIOLATION_SEVERITY_MASK 0x00200000L |
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| 124743 | #define BIFPLR2_2_PCIE_UNCORR_ERR_SEVERITY__MC_BLOCKED_TLP_SEVERITY_MASK 0x00800000L |
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| 124744 | #define BIFPLR2_2_PCIE_UNCORR_ERR_SEVERITY__ATOMICOP_EGRESS_BLOCKED_SEVERITY_MASK 0x01000000L |
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| 124745 | #define BIFPLR2_2_PCIE_UNCORR_ERR_SEVERITY__TLP_PREFIX_BLOCKED_ERR_SEVERITY_MASK 0x02000000L |
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| 124746 | #define BIFPLR2_2_PCIE_UNCORR_ERR_SEVERITY__POISONED_TLP_EGRESS_BLOCKED_SEVERITY_MASK 0x04000000L |
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| 124748 | #define BIFPLR2_2_PCIE_CORR_ERR_STATUS__RCV_ERR_STATUS__SHIFT 0x0 |
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|---|
| 124757 | #define BIFPLR2_2_PCIE_CORR_ERR_STATUS__BAD_TLP_STATUS_MASK 0x00000040L |
|---|
| 124758 | #define BIFPLR2_2_PCIE_CORR_ERR_STATUS__BAD_DLLP_STATUS_MASK 0x00000080L |
|---|
| 124759 | #define BIFPLR2_2_PCIE_CORR_ERR_STATUS__REPLAY_NUM_ROLLOVER_STATUS_MASK 0x00000100L |
|---|
| 124760 | #define BIFPLR2_2_PCIE_CORR_ERR_STATUS__REPLAY_TIMER_TIMEOUT_STATUS_MASK 0x00001000L |
|---|
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|---|
| 124762 | #define BIFPLR2_2_PCIE_CORR_ERR_STATUS__CORR_INT_ERR_STATUS_MASK 0x00004000L |
|---|
| 124763 | #define BIFPLR2_2_PCIE_CORR_ERR_STATUS__HDR_LOG_OVFL_STATUS_MASK 0x00008000L |
|---|
| 124764 | //BIFPLR2_2_PCIE_CORR_ERR_MASK |
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| 124765 | #define BIFPLR2_2_PCIE_CORR_ERR_MASK__RCV_ERR_MASK__SHIFT 0x0 |
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| 124766 | #define BIFPLR2_2_PCIE_CORR_ERR_MASK__BAD_TLP_MASK__SHIFT 0x6 |
|---|
| 124767 | #define BIFPLR2_2_PCIE_CORR_ERR_MASK__BAD_DLLP_MASK__SHIFT 0x7 |
|---|
| 124768 | #define BIFPLR2_2_PCIE_CORR_ERR_MASK__REPLAY_NUM_ROLLOVER_MASK__SHIFT 0x8 |
|---|
| 124769 | #define BIFPLR2_2_PCIE_CORR_ERR_MASK__REPLAY_TIMER_TIMEOUT_MASK__SHIFT 0xc |
|---|
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| 124771 | #define BIFPLR2_2_PCIE_CORR_ERR_MASK__CORR_INT_ERR_MASK__SHIFT 0xe |
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| 124772 | #define BIFPLR2_2_PCIE_CORR_ERR_MASK__HDR_LOG_OVFL_MASK__SHIFT 0xf |
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| 124773 | #define BIFPLR2_2_PCIE_CORR_ERR_MASK__RCV_ERR_MASK_MASK 0x00000001L |
|---|
| 124774 | #define BIFPLR2_2_PCIE_CORR_ERR_MASK__BAD_TLP_MASK_MASK 0x00000040L |
|---|
| 124775 | #define BIFPLR2_2_PCIE_CORR_ERR_MASK__BAD_DLLP_MASK_MASK 0x00000080L |
|---|
| 124776 | #define BIFPLR2_2_PCIE_CORR_ERR_MASK__REPLAY_NUM_ROLLOVER_MASK_MASK 0x00000100L |
|---|
| 124777 | #define BIFPLR2_2_PCIE_CORR_ERR_MASK__REPLAY_TIMER_TIMEOUT_MASK_MASK 0x00001000L |
|---|
| 124778 | #define BIFPLR2_2_PCIE_CORR_ERR_MASK__ADVISORY_NONFATAL_ERR_MASK_MASK 0x00002000L |
|---|
| 124779 | #define BIFPLR2_2_PCIE_CORR_ERR_MASK__CORR_INT_ERR_MASK_MASK 0x00004000L |
|---|
| 124780 | #define BIFPLR2_2_PCIE_CORR_ERR_MASK__HDR_LOG_OVFL_MASK_MASK 0x00008000L |
|---|
| 124781 | //BIFPLR2_2_PCIE_ADV_ERR_CAP_CNTL |
|---|
| 124782 | #define BIFPLR2_2_PCIE_ADV_ERR_CAP_CNTL__FIRST_ERR_PTR__SHIFT 0x0 |
|---|
| 124783 | #define BIFPLR2_2_PCIE_ADV_ERR_CAP_CNTL__ECRC_GEN_CAP__SHIFT 0x5 |
|---|
| 124784 | #define BIFPLR2_2_PCIE_ADV_ERR_CAP_CNTL__ECRC_GEN_EN__SHIFT 0x6 |
|---|
| 124785 | #define BIFPLR2_2_PCIE_ADV_ERR_CAP_CNTL__ECRC_CHECK_CAP__SHIFT 0x7 |
|---|
| 124786 | #define BIFPLR2_2_PCIE_ADV_ERR_CAP_CNTL__ECRC_CHECK_EN__SHIFT 0x8 |
|---|
| 124787 | #define BIFPLR2_2_PCIE_ADV_ERR_CAP_CNTL__MULTI_HDR_RECD_CAP__SHIFT 0x9 |
|---|
| 124788 | #define BIFPLR2_2_PCIE_ADV_ERR_CAP_CNTL__MULTI_HDR_RECD_EN__SHIFT 0xa |
|---|
| 124789 | #define BIFPLR2_2_PCIE_ADV_ERR_CAP_CNTL__TLP_PREFIX_LOG_PRESENT__SHIFT 0xb |
|---|
| 124790 | #define BIFPLR2_2_PCIE_ADV_ERR_CAP_CNTL__COMPLETION_TIMEOUT_LOG_CAPABLE__SHIFT 0xc |
|---|
| 124791 | #define BIFPLR2_2_PCIE_ADV_ERR_CAP_CNTL__FIRST_ERR_PTR_MASK 0x0000001FL |
|---|
| 124792 | #define BIFPLR2_2_PCIE_ADV_ERR_CAP_CNTL__ECRC_GEN_CAP_MASK 0x00000020L |
|---|
| 124793 | #define BIFPLR2_2_PCIE_ADV_ERR_CAP_CNTL__ECRC_GEN_EN_MASK 0x00000040L |
|---|
| 124794 | #define BIFPLR2_2_PCIE_ADV_ERR_CAP_CNTL__ECRC_CHECK_CAP_MASK 0x00000080L |
|---|
| 124795 | #define BIFPLR2_2_PCIE_ADV_ERR_CAP_CNTL__ECRC_CHECK_EN_MASK 0x00000100L |
|---|
| 124796 | #define BIFPLR2_2_PCIE_ADV_ERR_CAP_CNTL__MULTI_HDR_RECD_CAP_MASK 0x00000200L |
|---|
| 124797 | #define BIFPLR2_2_PCIE_ADV_ERR_CAP_CNTL__MULTI_HDR_RECD_EN_MASK 0x00000400L |
|---|
| 124798 | #define BIFPLR2_2_PCIE_ADV_ERR_CAP_CNTL__TLP_PREFIX_LOG_PRESENT_MASK 0x00000800L |
|---|
| 124799 | #define BIFPLR2_2_PCIE_ADV_ERR_CAP_CNTL__COMPLETION_TIMEOUT_LOG_CAPABLE_MASK 0x00001000L |
|---|
| 124800 | //BIFPLR2_2_PCIE_HDR_LOG0 |
|---|
| 124801 | #define BIFPLR2_2_PCIE_HDR_LOG0__TLP_HDR__SHIFT 0x0 |
|---|
| 124802 | #define BIFPLR2_2_PCIE_HDR_LOG0__TLP_HDR_MASK 0xFFFFFFFFL |
|---|
| 124803 | //BIFPLR2_2_PCIE_HDR_LOG1 |
|---|
| 124804 | #define BIFPLR2_2_PCIE_HDR_LOG1__TLP_HDR__SHIFT 0x0 |
|---|
| 124805 | #define BIFPLR2_2_PCIE_HDR_LOG1__TLP_HDR_MASK 0xFFFFFFFFL |
|---|
| 124806 | //BIFPLR2_2_PCIE_HDR_LOG2 |
|---|
| 124807 | #define BIFPLR2_2_PCIE_HDR_LOG2__TLP_HDR__SHIFT 0x0 |
|---|
| 124808 | #define BIFPLR2_2_PCIE_HDR_LOG2__TLP_HDR_MASK 0xFFFFFFFFL |
|---|
| 124809 | //BIFPLR2_2_PCIE_HDR_LOG3 |
|---|
| 124810 | #define BIFPLR2_2_PCIE_HDR_LOG3__TLP_HDR__SHIFT 0x0 |
|---|
| 124811 | #define BIFPLR2_2_PCIE_HDR_LOG3__TLP_HDR_MASK 0xFFFFFFFFL |
|---|
| 124812 | //BIFPLR2_2_PCIE_ROOT_ERR_CMD |
|---|
| 124813 | #define BIFPLR2_2_PCIE_ROOT_ERR_CMD__CORR_ERR_REP_EN__SHIFT 0x0 |
|---|
| 124814 | #define BIFPLR2_2_PCIE_ROOT_ERR_CMD__NONFATAL_ERR_REP_EN__SHIFT 0x1 |
|---|
| 124815 | #define BIFPLR2_2_PCIE_ROOT_ERR_CMD__FATAL_ERR_REP_EN__SHIFT 0x2 |
|---|
| 124816 | #define BIFPLR2_2_PCIE_ROOT_ERR_CMD__CORR_ERR_REP_EN_MASK 0x00000001L |
|---|
| 124817 | #define BIFPLR2_2_PCIE_ROOT_ERR_CMD__NONFATAL_ERR_REP_EN_MASK 0x00000002L |
|---|
| 124818 | #define BIFPLR2_2_PCIE_ROOT_ERR_CMD__FATAL_ERR_REP_EN_MASK 0x00000004L |
|---|
| 124819 | //BIFPLR2_2_PCIE_ROOT_ERR_STATUS |
|---|
| 124820 | #define BIFPLR2_2_PCIE_ROOT_ERR_STATUS__ERR_CORR_RCVD__SHIFT 0x0 |
|---|
| 124821 | #define BIFPLR2_2_PCIE_ROOT_ERR_STATUS__MULT_ERR_CORR_RCVD__SHIFT 0x1 |
|---|
| 124822 | #define BIFPLR2_2_PCIE_ROOT_ERR_STATUS__ERR_FATAL_NONFATAL_RCVD__SHIFT 0x2 |
|---|
| 124823 | #define BIFPLR2_2_PCIE_ROOT_ERR_STATUS__MULT_ERR_FATAL_NONFATAL_RCVD__SHIFT 0x3 |
|---|
| 124824 | #define BIFPLR2_2_PCIE_ROOT_ERR_STATUS__FIRST_UNCORRECTABLE_FATAL__SHIFT 0x4 |
|---|
| 124825 | #define BIFPLR2_2_PCIE_ROOT_ERR_STATUS__NONFATAL_ERROR_MSG_RCVD__SHIFT 0x5 |
|---|
| 124826 | #define BIFPLR2_2_PCIE_ROOT_ERR_STATUS__FATAL_ERROR_MSG_RCVD__SHIFT 0x6 |
|---|
| 124827 | #define BIFPLR2_2_PCIE_ROOT_ERR_STATUS__ERR_COR_SUBCLASS__SHIFT 0x7 |
|---|
| 124828 | #define BIFPLR2_2_PCIE_ROOT_ERR_STATUS__ADV_ERR_INT_MSG_NUM__SHIFT 0x1b |
|---|
| 124829 | #define BIFPLR2_2_PCIE_ROOT_ERR_STATUS__ERR_CORR_RCVD_MASK 0x00000001L |
|---|
| 124830 | #define BIFPLR2_2_PCIE_ROOT_ERR_STATUS__MULT_ERR_CORR_RCVD_MASK 0x00000002L |
|---|
| 124831 | #define BIFPLR2_2_PCIE_ROOT_ERR_STATUS__ERR_FATAL_NONFATAL_RCVD_MASK 0x00000004L |
|---|
| 124832 | #define BIFPLR2_2_PCIE_ROOT_ERR_STATUS__MULT_ERR_FATAL_NONFATAL_RCVD_MASK 0x00000008L |
|---|
| 124833 | #define BIFPLR2_2_PCIE_ROOT_ERR_STATUS__FIRST_UNCORRECTABLE_FATAL_MASK 0x00000010L |
|---|
| 124834 | #define BIFPLR2_2_PCIE_ROOT_ERR_STATUS__NONFATAL_ERROR_MSG_RCVD_MASK 0x00000020L |
|---|
| 124835 | #define BIFPLR2_2_PCIE_ROOT_ERR_STATUS__FATAL_ERROR_MSG_RCVD_MASK 0x00000040L |
|---|
| 124836 | #define BIFPLR2_2_PCIE_ROOT_ERR_STATUS__ERR_COR_SUBCLASS_MASK 0x00000180L |
|---|
| 124837 | #define BIFPLR2_2_PCIE_ROOT_ERR_STATUS__ADV_ERR_INT_MSG_NUM_MASK 0xF8000000L |
|---|
| 124838 | //BIFPLR2_2_PCIE_ERR_SRC_ID |
|---|
| 124839 | #define BIFPLR2_2_PCIE_ERR_SRC_ID__ERR_CORR_SRC_ID__SHIFT 0x0 |
|---|
| 124840 | #define BIFPLR2_2_PCIE_ERR_SRC_ID__ERR_FATAL_NONFATAL_SRC_ID__SHIFT 0x10 |
|---|
| 124841 | #define BIFPLR2_2_PCIE_ERR_SRC_ID__ERR_CORR_SRC_ID_MASK 0x0000FFFFL |
|---|
| 124842 | #define BIFPLR2_2_PCIE_ERR_SRC_ID__ERR_FATAL_NONFATAL_SRC_ID_MASK 0xFFFF0000L |
|---|
| 124843 | //BIFPLR2_2_PCIE_TLP_PREFIX_LOG0 |
|---|
| 124844 | #define BIFPLR2_2_PCIE_TLP_PREFIX_LOG0__TLP_PREFIX__SHIFT 0x0 |
|---|
| 124845 | #define BIFPLR2_2_PCIE_TLP_PREFIX_LOG0__TLP_PREFIX_MASK 0xFFFFFFFFL |
|---|
| 124846 | //BIFPLR2_2_PCIE_TLP_PREFIX_LOG1 |
|---|
| 124847 | #define BIFPLR2_2_PCIE_TLP_PREFIX_LOG1__TLP_PREFIX__SHIFT 0x0 |
|---|
| 124848 | #define BIFPLR2_2_PCIE_TLP_PREFIX_LOG1__TLP_PREFIX_MASK 0xFFFFFFFFL |
|---|
| 124849 | //BIFPLR2_2_PCIE_TLP_PREFIX_LOG2 |
|---|
| 124850 | #define BIFPLR2_2_PCIE_TLP_PREFIX_LOG2__TLP_PREFIX__SHIFT 0x0 |
|---|
| 124851 | #define BIFPLR2_2_PCIE_TLP_PREFIX_LOG2__TLP_PREFIX_MASK 0xFFFFFFFFL |
|---|
| 124852 | //BIFPLR2_2_PCIE_TLP_PREFIX_LOG3 |
|---|
| 124853 | #define BIFPLR2_2_PCIE_TLP_PREFIX_LOG3__TLP_PREFIX__SHIFT 0x0 |
|---|
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| 124969 | #define BIFPLR2_2_PCIE_LANE_10_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET_MASK 0x0F00L |
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| 124978 | #define BIFPLR2_2_PCIE_LANE_11_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET_MASK 0x0F00L |
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| 124986 | #define BIFPLR2_2_PCIE_LANE_12_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT_MASK 0x0070L |
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| 124987 | #define BIFPLR2_2_PCIE_LANE_12_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET_MASK 0x0F00L |
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| 124988 | #define BIFPLR2_2_PCIE_LANE_12_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT_MASK 0x7000L |
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| 124989 | //BIFPLR2_2_PCIE_LANE_13_EQUALIZATION_CNTL |
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| 124990 | #define BIFPLR2_2_PCIE_LANE_13_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET__SHIFT 0x0 |
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| 124996 | #define BIFPLR2_2_PCIE_LANE_13_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET_MASK 0x0F00L |
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| 124997 | #define BIFPLR2_2_PCIE_LANE_13_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT_MASK 0x7000L |
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| 124999 | #define BIFPLR2_2_PCIE_LANE_14_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET__SHIFT 0x0 |
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| 125003 | #define BIFPLR2_2_PCIE_LANE_14_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET_MASK 0x000FL |
|---|
| 125004 | #define BIFPLR2_2_PCIE_LANE_14_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT_MASK 0x0070L |
|---|
| 125005 | #define BIFPLR2_2_PCIE_LANE_14_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET_MASK 0x0F00L |
|---|
| 125006 | #define BIFPLR2_2_PCIE_LANE_14_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT_MASK 0x7000L |
|---|
| 125007 | //BIFPLR2_2_PCIE_LANE_15_EQUALIZATION_CNTL |
|---|
| 125008 | #define BIFPLR2_2_PCIE_LANE_15_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET__SHIFT 0x0 |
|---|
| 125009 | #define BIFPLR2_2_PCIE_LANE_15_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT__SHIFT 0x4 |
|---|
| 125010 | #define BIFPLR2_2_PCIE_LANE_15_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET__SHIFT 0x8 |
|---|
| 125011 | #define BIFPLR2_2_PCIE_LANE_15_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT__SHIFT 0xc |
|---|
| 125012 | #define BIFPLR2_2_PCIE_LANE_15_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET_MASK 0x000FL |
|---|
| 125013 | #define BIFPLR2_2_PCIE_LANE_15_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT_MASK 0x0070L |
|---|
| 125014 | #define BIFPLR2_2_PCIE_LANE_15_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET_MASK 0x0F00L |
|---|
| 125015 | #define BIFPLR2_2_PCIE_LANE_15_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT_MASK 0x7000L |
|---|
| 125016 | //BIFPLR2_2_PCIE_ACS_ENH_CAP_LIST |
|---|
| 125017 | #define BIFPLR2_2_PCIE_ACS_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 125018 | #define BIFPLR2_2_PCIE_ACS_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 125019 | #define BIFPLR2_2_PCIE_ACS_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 125020 | #define BIFPLR2_2_PCIE_ACS_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 125021 | #define BIFPLR2_2_PCIE_ACS_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 125022 | #define BIFPLR2_2_PCIE_ACS_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 125023 | //BIFPLR2_2_PCIE_ACS_CAP |
|---|
| 125024 | #define BIFPLR2_2_PCIE_ACS_CAP__SOURCE_VALIDATION__SHIFT 0x0 |
|---|
| 125025 | #define BIFPLR2_2_PCIE_ACS_CAP__TRANSLATION_BLOCKING__SHIFT 0x1 |
|---|
| 125026 | #define BIFPLR2_2_PCIE_ACS_CAP__P2P_REQUEST_REDIRECT__SHIFT 0x2 |
|---|
| 125027 | #define BIFPLR2_2_PCIE_ACS_CAP__P2P_COMPLETION_REDIRECT__SHIFT 0x3 |
|---|
| 125028 | #define BIFPLR2_2_PCIE_ACS_CAP__UPSTREAM_FORWARDING__SHIFT 0x4 |
|---|
| 125029 | #define BIFPLR2_2_PCIE_ACS_CAP__P2P_EGRESS_CONTROL__SHIFT 0x5 |
|---|
| 125030 | #define BIFPLR2_2_PCIE_ACS_CAP__DIRECT_TRANSLATED_P2P__SHIFT 0x6 |
|---|
| 125031 | #define BIFPLR2_2_PCIE_ACS_CAP__ENHANCED_CAPABILITY__SHIFT 0x7 |
|---|
| 125032 | #define BIFPLR2_2_PCIE_ACS_CAP__EGRESS_CONTROL_VECTOR_SIZE__SHIFT 0x8 |
|---|
| 125033 | #define BIFPLR2_2_PCIE_ACS_CAP__SOURCE_VALIDATION_MASK 0x0001L |
|---|
| 125034 | #define BIFPLR2_2_PCIE_ACS_CAP__TRANSLATION_BLOCKING_MASK 0x0002L |
|---|
| 125035 | #define BIFPLR2_2_PCIE_ACS_CAP__P2P_REQUEST_REDIRECT_MASK 0x0004L |
|---|
| 125036 | #define BIFPLR2_2_PCIE_ACS_CAP__P2P_COMPLETION_REDIRECT_MASK 0x0008L |
|---|
| 125037 | #define BIFPLR2_2_PCIE_ACS_CAP__UPSTREAM_FORWARDING_MASK 0x0010L |
|---|
| 125038 | #define BIFPLR2_2_PCIE_ACS_CAP__P2P_EGRESS_CONTROL_MASK 0x0020L |
|---|
| 125039 | #define BIFPLR2_2_PCIE_ACS_CAP__DIRECT_TRANSLATED_P2P_MASK 0x0040L |
|---|
| 125040 | #define BIFPLR2_2_PCIE_ACS_CAP__ENHANCED_CAPABILITY_MASK 0x0080L |
|---|
| 125041 | #define BIFPLR2_2_PCIE_ACS_CAP__EGRESS_CONTROL_VECTOR_SIZE_MASK 0xFF00L |
|---|
| 125042 | //BIFPLR2_2_PCIE_ACS_CNTL |
|---|
| 125043 | #define BIFPLR2_2_PCIE_ACS_CNTL__SOURCE_VALIDATION_EN__SHIFT 0x0 |
|---|
| 125044 | #define BIFPLR2_2_PCIE_ACS_CNTL__TRANSLATION_BLOCKING_EN__SHIFT 0x1 |
|---|
| 125045 | #define BIFPLR2_2_PCIE_ACS_CNTL__P2P_REQUEST_REDIRECT_EN__SHIFT 0x2 |
|---|
| 125046 | #define BIFPLR2_2_PCIE_ACS_CNTL__P2P_COMPLETION_REDIRECT_EN__SHIFT 0x3 |
|---|
| 125047 | #define BIFPLR2_2_PCIE_ACS_CNTL__UPSTREAM_FORWARDING_EN__SHIFT 0x4 |
|---|
| 125048 | #define BIFPLR2_2_PCIE_ACS_CNTL__P2P_EGRESS_CONTROL_EN__SHIFT 0x5 |
|---|
| 125049 | #define BIFPLR2_2_PCIE_ACS_CNTL__DIRECT_TRANSLATED_P2P_EN__SHIFT 0x6 |
|---|
| 125050 | #define BIFPLR2_2_PCIE_ACS_CNTL__IO_REQUEST_BLOCKING_EN__SHIFT 0x7 |
|---|
| 125051 | #define BIFPLR2_2_PCIE_ACS_CNTL__DSP_MEMORY_TARGET_ACCESS_CNTL__SHIFT 0x8 |
|---|
| 125052 | #define BIFPLR2_2_PCIE_ACS_CNTL__USP_MEMORY_TARGET_ACCESS_CNTL__SHIFT 0xa |
|---|
| 125053 | #define BIFPLR2_2_PCIE_ACS_CNTL__UNCLAIMED_REQUEST_REDIRECT_CNTL__SHIFT 0xc |
|---|
| 125054 | #define BIFPLR2_2_PCIE_ACS_CNTL__SOURCE_VALIDATION_EN_MASK 0x0001L |
|---|
| 125055 | #define BIFPLR2_2_PCIE_ACS_CNTL__TRANSLATION_BLOCKING_EN_MASK 0x0002L |
|---|
| 125056 | #define BIFPLR2_2_PCIE_ACS_CNTL__P2P_REQUEST_REDIRECT_EN_MASK 0x0004L |
|---|
| 125057 | #define BIFPLR2_2_PCIE_ACS_CNTL__P2P_COMPLETION_REDIRECT_EN_MASK 0x0008L |
|---|
| 125058 | #define BIFPLR2_2_PCIE_ACS_CNTL__UPSTREAM_FORWARDING_EN_MASK 0x0010L |
|---|
| 125059 | #define BIFPLR2_2_PCIE_ACS_CNTL__P2P_EGRESS_CONTROL_EN_MASK 0x0020L |
|---|
| 125060 | #define BIFPLR2_2_PCIE_ACS_CNTL__DIRECT_TRANSLATED_P2P_EN_MASK 0x0040L |
|---|
| 125061 | #define BIFPLR2_2_PCIE_ACS_CNTL__IO_REQUEST_BLOCKING_EN_MASK 0x0080L |
|---|
| 125062 | #define BIFPLR2_2_PCIE_ACS_CNTL__DSP_MEMORY_TARGET_ACCESS_CNTL_MASK 0x0300L |
|---|
| 125063 | #define BIFPLR2_2_PCIE_ACS_CNTL__USP_MEMORY_TARGET_ACCESS_CNTL_MASK 0x0C00L |
|---|
| 125064 | #define BIFPLR2_2_PCIE_ACS_CNTL__UNCLAIMED_REQUEST_REDIRECT_CNTL_MASK 0x1000L |
|---|
| 125065 | //BIFPLR2_2_PCIE_MC_ENH_CAP_LIST |
|---|
| 125066 | #define BIFPLR2_2_PCIE_MC_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 125067 | #define BIFPLR2_2_PCIE_MC_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 125068 | #define BIFPLR2_2_PCIE_MC_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 125069 | #define BIFPLR2_2_PCIE_MC_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 125070 | #define BIFPLR2_2_PCIE_MC_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 125071 | #define BIFPLR2_2_PCIE_MC_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 125072 | //BIFPLR2_2_PCIE_MC_CAP |
|---|
| 125073 | #define BIFPLR2_2_PCIE_MC_CAP__MC_MAX_GROUP__SHIFT 0x0 |
|---|
| 125074 | #define BIFPLR2_2_PCIE_MC_CAP__MC_WIN_SIZE_REQ__SHIFT 0x8 |
|---|
| 125075 | #define BIFPLR2_2_PCIE_MC_CAP__MC_ECRC_REGEN_SUPP__SHIFT 0xf |
|---|
| 125076 | #define BIFPLR2_2_PCIE_MC_CAP__MC_MAX_GROUP_MASK 0x003FL |
|---|
| 125077 | #define BIFPLR2_2_PCIE_MC_CAP__MC_WIN_SIZE_REQ_MASK 0x3F00L |
|---|
| 125078 | #define BIFPLR2_2_PCIE_MC_CAP__MC_ECRC_REGEN_SUPP_MASK 0x8000L |
|---|
| 125079 | //BIFPLR2_2_PCIE_MC_CNTL |
|---|
| 125080 | #define BIFPLR2_2_PCIE_MC_CNTL__MC_NUM_GROUP__SHIFT 0x0 |
|---|
| 125081 | #define BIFPLR2_2_PCIE_MC_CNTL__MC_ENABLE__SHIFT 0xf |
|---|
| 125082 | #define BIFPLR2_2_PCIE_MC_CNTL__MC_NUM_GROUP_MASK 0x003FL |
|---|
| 125083 | #define BIFPLR2_2_PCIE_MC_CNTL__MC_ENABLE_MASK 0x8000L |
|---|
| 125084 | //BIFPLR2_2_PCIE_MC_ADDR0 |
|---|
| 125085 | #define BIFPLR2_2_PCIE_MC_ADDR0__MC_INDEX_POS__SHIFT 0x0 |
|---|
| 125086 | #define BIFPLR2_2_PCIE_MC_ADDR0__MC_BASE_ADDR_0__SHIFT 0xc |
|---|
| 125087 | #define BIFPLR2_2_PCIE_MC_ADDR0__MC_INDEX_POS_MASK 0x0000003FL |
|---|
| 125088 | #define BIFPLR2_2_PCIE_MC_ADDR0__MC_BASE_ADDR_0_MASK 0xFFFFF000L |
|---|
| 125089 | //BIFPLR2_2_PCIE_MC_ADDR1 |
|---|
| 125090 | #define BIFPLR2_2_PCIE_MC_ADDR1__MC_BASE_ADDR_1__SHIFT 0x0 |
|---|
| 125091 | #define BIFPLR2_2_PCIE_MC_ADDR1__MC_BASE_ADDR_1_MASK 0xFFFFFFFFL |
|---|
| 125092 | //BIFPLR2_2_PCIE_MC_RCV0 |
|---|
| 125093 | #define BIFPLR2_2_PCIE_MC_RCV0__MC_RECEIVE_0__SHIFT 0x0 |
|---|
| 125094 | #define BIFPLR2_2_PCIE_MC_RCV0__MC_RECEIVE_0_MASK 0xFFFFFFFFL |
|---|
| 125095 | //BIFPLR2_2_PCIE_MC_RCV1 |
|---|
| 125096 | #define BIFPLR2_2_PCIE_MC_RCV1__MC_RECEIVE_1__SHIFT 0x0 |
|---|
| 125097 | #define BIFPLR2_2_PCIE_MC_RCV1__MC_RECEIVE_1_MASK 0xFFFFFFFFL |
|---|
| 125098 | //BIFPLR2_2_PCIE_MC_BLOCK_ALL0 |
|---|
| 125099 | #define BIFPLR2_2_PCIE_MC_BLOCK_ALL0__MC_BLOCK_ALL_0__SHIFT 0x0 |
|---|
| 125100 | #define BIFPLR2_2_PCIE_MC_BLOCK_ALL0__MC_BLOCK_ALL_0_MASK 0xFFFFFFFFL |
|---|
| 125101 | //BIFPLR2_2_PCIE_MC_BLOCK_ALL1 |
|---|
| 125102 | #define BIFPLR2_2_PCIE_MC_BLOCK_ALL1__MC_BLOCK_ALL_1__SHIFT 0x0 |
|---|
| 125103 | #define BIFPLR2_2_PCIE_MC_BLOCK_ALL1__MC_BLOCK_ALL_1_MASK 0xFFFFFFFFL |
|---|
| 125104 | //BIFPLR2_2_PCIE_MC_BLOCK_UNTRANSLATED_0 |
|---|
| 125105 | #define BIFPLR2_2_PCIE_MC_BLOCK_UNTRANSLATED_0__MC_BLOCK_UNTRANSLATED_0__SHIFT 0x0 |
|---|
| 125106 | #define BIFPLR2_2_PCIE_MC_BLOCK_UNTRANSLATED_0__MC_BLOCK_UNTRANSLATED_0_MASK 0xFFFFFFFFL |
|---|
| 125107 | //BIFPLR2_2_PCIE_MC_BLOCK_UNTRANSLATED_1 |
|---|
| 125108 | #define BIFPLR2_2_PCIE_MC_BLOCK_UNTRANSLATED_1__MC_BLOCK_UNTRANSLATED_1__SHIFT 0x0 |
|---|
| 125109 | #define BIFPLR2_2_PCIE_MC_BLOCK_UNTRANSLATED_1__MC_BLOCK_UNTRANSLATED_1_MASK 0xFFFFFFFFL |
|---|
| 125110 | //BIFPLR2_2_PCIE_MC_OVERLAY_BAR0 |
|---|
| 125111 | #define BIFPLR2_2_PCIE_MC_OVERLAY_BAR0__MC_OVERLAY_SIZE__SHIFT 0x0 |
|---|
| 125112 | #define BIFPLR2_2_PCIE_MC_OVERLAY_BAR0__MC_OVERLAY_BAR_0__SHIFT 0x6 |
|---|
| 125113 | #define BIFPLR2_2_PCIE_MC_OVERLAY_BAR0__MC_OVERLAY_SIZE_MASK 0x0000003FL |
|---|
| 125114 | #define BIFPLR2_2_PCIE_MC_OVERLAY_BAR0__MC_OVERLAY_BAR_0_MASK 0xFFFFFFC0L |
|---|
| 125115 | //BIFPLR2_2_PCIE_MC_OVERLAY_BAR1 |
|---|
| 125116 | #define BIFPLR2_2_PCIE_MC_OVERLAY_BAR1__MC_OVERLAY_BAR_1__SHIFT 0x0 |
|---|
| 125117 | #define BIFPLR2_2_PCIE_MC_OVERLAY_BAR1__MC_OVERLAY_BAR_1_MASK 0xFFFFFFFFL |
|---|
| 125118 | //BIFPLR2_2_PCIE_L1_PM_SUB_CAP_LIST |
|---|
| 125119 | #define BIFPLR2_2_PCIE_L1_PM_SUB_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 125120 | #define BIFPLR2_2_PCIE_L1_PM_SUB_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 125121 | #define BIFPLR2_2_PCIE_L1_PM_SUB_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 125122 | #define BIFPLR2_2_PCIE_L1_PM_SUB_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 125123 | #define BIFPLR2_2_PCIE_L1_PM_SUB_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 125124 | #define BIFPLR2_2_PCIE_L1_PM_SUB_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 125125 | //BIFPLR2_2_PCIE_L1_PM_SUB_CAP |
|---|
| 125126 | #define BIFPLR2_2_PCIE_L1_PM_SUB_CAP__PCI_PM_L1_2_SUPPORTED__SHIFT 0x0 |
|---|
| 125127 | #define BIFPLR2_2_PCIE_L1_PM_SUB_CAP__PCI_PM_L1_1_SUPPORTED__SHIFT 0x1 |
|---|
| 125128 | #define BIFPLR2_2_PCIE_L1_PM_SUB_CAP__ASPM_L1_2_SUPPORTED__SHIFT 0x2 |
|---|
| 125129 | #define BIFPLR2_2_PCIE_L1_PM_SUB_CAP__ASPM_L1_1_SUPPORTED__SHIFT 0x3 |
|---|
| 125130 | #define BIFPLR2_2_PCIE_L1_PM_SUB_CAP__L1_PM_SUB_SUPPORTED__SHIFT 0x4 |
|---|
| 125131 | #define BIFPLR2_2_PCIE_L1_PM_SUB_CAP__LINK_ACTIVATION_SUPPORTED__SHIFT 0x5 |
|---|
| 125132 | #define BIFPLR2_2_PCIE_L1_PM_SUB_CAP__PORT_CM_RESTORE_TIME__SHIFT 0x8 |
|---|
| 125133 | #define BIFPLR2_2_PCIE_L1_PM_SUB_CAP__PORT_T_POWER_ON_SCALE__SHIFT 0x10 |
|---|
| 125134 | #define BIFPLR2_2_PCIE_L1_PM_SUB_CAP__PORT_T_POWER_ON_VALUE__SHIFT 0x13 |
|---|
| 125135 | #define BIFPLR2_2_PCIE_L1_PM_SUB_CAP__PCI_PM_L1_2_SUPPORTED_MASK 0x00000001L |
|---|
| 125136 | #define BIFPLR2_2_PCIE_L1_PM_SUB_CAP__PCI_PM_L1_1_SUPPORTED_MASK 0x00000002L |
|---|
| 125137 | #define BIFPLR2_2_PCIE_L1_PM_SUB_CAP__ASPM_L1_2_SUPPORTED_MASK 0x00000004L |
|---|
| 125138 | #define BIFPLR2_2_PCIE_L1_PM_SUB_CAP__ASPM_L1_1_SUPPORTED_MASK 0x00000008L |
|---|
| 125139 | #define BIFPLR2_2_PCIE_L1_PM_SUB_CAP__L1_PM_SUB_SUPPORTED_MASK 0x00000010L |
|---|
| 125140 | #define BIFPLR2_2_PCIE_L1_PM_SUB_CAP__LINK_ACTIVATION_SUPPORTED_MASK 0x00000020L |
|---|
| 125141 | #define BIFPLR2_2_PCIE_L1_PM_SUB_CAP__PORT_CM_RESTORE_TIME_MASK 0x0000FF00L |
|---|
| 125142 | #define BIFPLR2_2_PCIE_L1_PM_SUB_CAP__PORT_T_POWER_ON_SCALE_MASK 0x00030000L |
|---|
| 125143 | #define BIFPLR2_2_PCIE_L1_PM_SUB_CAP__PORT_T_POWER_ON_VALUE_MASK 0x00F80000L |
|---|
| 125144 | //BIFPLR2_2_PCIE_L1_PM_SUB_CNTL |
|---|
| 125145 | #define BIFPLR2_2_PCIE_L1_PM_SUB_CNTL__PCI_PM_L1_2_EN__SHIFT 0x0 |
|---|
| 125146 | #define BIFPLR2_2_PCIE_L1_PM_SUB_CNTL__PCI_PM_L1_1_EN__SHIFT 0x1 |
|---|
| 125147 | #define BIFPLR2_2_PCIE_L1_PM_SUB_CNTL__ASPM_L1_2_EN__SHIFT 0x2 |
|---|
| 125148 | #define BIFPLR2_2_PCIE_L1_PM_SUB_CNTL__ASPM_L1_1_EN__SHIFT 0x3 |
|---|
| 125149 | #define BIFPLR2_2_PCIE_L1_PM_SUB_CNTL__LINK_ACTIVATION_INTERRUPT_EN__SHIFT 0x4 |
|---|
| 125150 | #define BIFPLR2_2_PCIE_L1_PM_SUB_CNTL__LINK_ACTIVATION_CNTL__SHIFT 0x5 |
|---|
| 125151 | #define BIFPLR2_2_PCIE_L1_PM_SUB_CNTL__COMMON_MODE_RESTORE_TIME__SHIFT 0x8 |
|---|
| 125152 | #define BIFPLR2_2_PCIE_L1_PM_SUB_CNTL__LTR_L1_2_THRESHOLD_VALUE__SHIFT 0x10 |
|---|
| 125153 | #define BIFPLR2_2_PCIE_L1_PM_SUB_CNTL__LTR_L1_2_THRESHOLD_SCALE__SHIFT 0x1d |
|---|
| 125154 | #define BIFPLR2_2_PCIE_L1_PM_SUB_CNTL__PCI_PM_L1_2_EN_MASK 0x00000001L |
|---|
| 125155 | #define BIFPLR2_2_PCIE_L1_PM_SUB_CNTL__PCI_PM_L1_1_EN_MASK 0x00000002L |
|---|
| 125156 | #define BIFPLR2_2_PCIE_L1_PM_SUB_CNTL__ASPM_L1_2_EN_MASK 0x00000004L |
|---|
| 125157 | #define BIFPLR2_2_PCIE_L1_PM_SUB_CNTL__ASPM_L1_1_EN_MASK 0x00000008L |
|---|
| 125158 | #define BIFPLR2_2_PCIE_L1_PM_SUB_CNTL__LINK_ACTIVATION_INTERRUPT_EN_MASK 0x00000010L |
|---|
| 125159 | #define BIFPLR2_2_PCIE_L1_PM_SUB_CNTL__LINK_ACTIVATION_CNTL_MASK 0x00000020L |
|---|
| 125160 | #define BIFPLR2_2_PCIE_L1_PM_SUB_CNTL__COMMON_MODE_RESTORE_TIME_MASK 0x0000FF00L |
|---|
| 125161 | #define BIFPLR2_2_PCIE_L1_PM_SUB_CNTL__LTR_L1_2_THRESHOLD_VALUE_MASK 0x03FF0000L |
|---|
| 125162 | #define BIFPLR2_2_PCIE_L1_PM_SUB_CNTL__LTR_L1_2_THRESHOLD_SCALE_MASK 0xE0000000L |
|---|
| 125163 | //BIFPLR2_2_PCIE_L1_PM_SUB_CNTL2 |
|---|
| 125164 | #define BIFPLR2_2_PCIE_L1_PM_SUB_CNTL2__T_POWER_ON_SCALE__SHIFT 0x0 |
|---|
| 125165 | #define BIFPLR2_2_PCIE_L1_PM_SUB_CNTL2__T_POWER_ON_VALUE__SHIFT 0x3 |
|---|
| 125166 | #define BIFPLR2_2_PCIE_L1_PM_SUB_CNTL2__T_POWER_ON_SCALE_MASK 0x00000003L |
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| 125167 | #define BIFPLR2_2_PCIE_L1_PM_SUB_CNTL2__T_POWER_ON_VALUE_MASK 0x000000F8L |
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| 125168 | //BIFPLR2_2_PCIE_DPC_ENH_CAP_LIST |
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| 125169 | #define BIFPLR2_2_PCIE_DPC_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
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| 125173 | #define BIFPLR2_2_PCIE_DPC_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
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| 125174 | #define BIFPLR2_2_PCIE_DPC_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
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| 125182 | #define BIFPLR2_2_PCIE_DPC_CAP_LIST__DPC_INTR_MSG_NUM_MASK 0x001FL |
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| 125183 | #define BIFPLR2_2_PCIE_DPC_CAP_LIST__RP_EXTENSIONS_FOR_DPC_MASK 0x0020L |
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| 125184 | #define BIFPLR2_2_PCIE_DPC_CAP_LIST__POISONED_TLP_EGRESS_BLOCKING_SUPPORTED_MASK 0x0040L |
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| 125186 | #define BIFPLR2_2_PCIE_DPC_CAP_LIST__RP_PIO_LOG_SIZE_MASK 0x0F00L |
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| 125187 | #define BIFPLR2_2_PCIE_DPC_CAP_LIST__DL_ACTIVE_ERR_COR_SIGNALING_SUPPORTED_MASK 0x1000L |
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| 125198 | #define BIFPLR2_2_PCIE_DPC_CNTL__DPC_COMPLETION_CONTROL_MASK 0x0004L |
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| 125199 | #define BIFPLR2_2_PCIE_DPC_CNTL__DPC_INTERRUPT_ENABLE_MASK 0x0008L |
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| 125200 | #define BIFPLR2_2_PCIE_DPC_CNTL__DPC_ERR_COR_ENABLE_MASK 0x0010L |
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| 125201 | #define BIFPLR2_2_PCIE_DPC_CNTL__POISONED_TLP_EGRESS_BLOCKING_ENABLE_MASK 0x0020L |
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| 125203 | #define BIFPLR2_2_PCIE_DPC_CNTL__DL_ACTIVE_ERR_COR_ENABLE_MASK 0x0080L |
|---|
| 125204 | #define BIFPLR2_2_PCIE_DPC_CNTL__DPC_SIG_SFW_ENABLE_MASK 0x0100L |
|---|
| 125205 | //BIFPLR2_2_PCIE_DPC_STATUS |
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| 125206 | #define BIFPLR2_2_PCIE_DPC_STATUS__DPC_TRIGGER_STATUS__SHIFT 0x0 |
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| 125214 | #define BIFPLR2_2_PCIE_DPC_STATUS__DPC_INTERRUPT_STATUS_MASK 0x0008L |
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| 125215 | #define BIFPLR2_2_PCIE_DPC_STATUS__DPC_RP_BUSY_MASK 0x0010L |
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| 125216 | #define BIFPLR2_2_PCIE_DPC_STATUS__DPC_TRIGGER_REASON_EXTENSION_MASK 0x0060L |
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| 125217 | #define BIFPLR2_2_PCIE_DPC_STATUS__RP_PIO_FIRST_ERROR_POINTER_MASK 0x1F00L |
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| 125218 | //BIFPLR2_2_PCIE_DPC_ERROR_SOURCE_ID |
|---|
| 125219 | #define BIFPLR2_2_PCIE_DPC_ERROR_SOURCE_ID__DPC_ERROR_SOURCE_ID__SHIFT 0x0 |
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| 125220 | #define BIFPLR2_2_PCIE_DPC_ERROR_SOURCE_ID__DPC_ERROR_SOURCE_ID_MASK 0xFFFFL |
|---|
| 125221 | //BIFPLR2_2_PCIE_RP_PIO_STATUS |
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| 125230 | #define BIFPLR2_2_PCIE_RP_PIO_STATUS__MEM_CTO__SHIFT 0x12 |
|---|
| 125231 | #define BIFPLR2_2_PCIE_RP_PIO_STATUS__CFG_UR_CPL_MASK 0x00000001L |
|---|
| 125232 | #define BIFPLR2_2_PCIE_RP_PIO_STATUS__CFG_CA_CPL_MASK 0x00000002L |
|---|
| 125233 | #define BIFPLR2_2_PCIE_RP_PIO_STATUS__CFG_CTO_MASK 0x00000004L |
|---|
| 125234 | #define BIFPLR2_2_PCIE_RP_PIO_STATUS__IO_UR_CPL_MASK 0x00000100L |
|---|
| 125235 | #define BIFPLR2_2_PCIE_RP_PIO_STATUS__IO_CA_CPL_MASK 0x00000200L |
|---|
| 125236 | #define BIFPLR2_2_PCIE_RP_PIO_STATUS__IO_CTO_MASK 0x00000400L |
|---|
| 125237 | #define BIFPLR2_2_PCIE_RP_PIO_STATUS__MEM_UR_CPL_MASK 0x00010000L |
|---|
| 125238 | #define BIFPLR2_2_PCIE_RP_PIO_STATUS__MEM_CA_CPL_MASK 0x00020000L |
|---|
| 125239 | #define BIFPLR2_2_PCIE_RP_PIO_STATUS__MEM_CTO_MASK 0x00040000L |
|---|
| 125240 | //BIFPLR2_2_PCIE_RP_PIO_MASK |
|---|
| 125241 | #define BIFPLR2_2_PCIE_RP_PIO_MASK__CFG_UR_CPL__SHIFT 0x0 |
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|---|
| 125243 | #define BIFPLR2_2_PCIE_RP_PIO_MASK__CFG_CTO__SHIFT 0x2 |
|---|
| 125244 | #define BIFPLR2_2_PCIE_RP_PIO_MASK__IO_UR_CPL__SHIFT 0x8 |
|---|
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|---|
| 125246 | #define BIFPLR2_2_PCIE_RP_PIO_MASK__IO_CTO__SHIFT 0xa |
|---|
| 125247 | #define BIFPLR2_2_PCIE_RP_PIO_MASK__MEM_UR_CPL__SHIFT 0x10 |
|---|
| 125248 | #define BIFPLR2_2_PCIE_RP_PIO_MASK__MEM_CA_CPL__SHIFT 0x11 |
|---|
| 125249 | #define BIFPLR2_2_PCIE_RP_PIO_MASK__MEM_CTO__SHIFT 0x12 |
|---|
| 125250 | #define BIFPLR2_2_PCIE_RP_PIO_MASK__CFG_UR_CPL_MASK 0x00000001L |
|---|
| 125251 | #define BIFPLR2_2_PCIE_RP_PIO_MASK__CFG_CA_CPL_MASK 0x00000002L |
|---|
| 125252 | #define BIFPLR2_2_PCIE_RP_PIO_MASK__CFG_CTO_MASK 0x00000004L |
|---|
| 125253 | #define BIFPLR2_2_PCIE_RP_PIO_MASK__IO_UR_CPL_MASK 0x00000100L |
|---|
| 125254 | #define BIFPLR2_2_PCIE_RP_PIO_MASK__IO_CA_CPL_MASK 0x00000200L |
|---|
| 125255 | #define BIFPLR2_2_PCIE_RP_PIO_MASK__IO_CTO_MASK 0x00000400L |
|---|
| 125256 | #define BIFPLR2_2_PCIE_RP_PIO_MASK__MEM_UR_CPL_MASK 0x00010000L |
|---|
| 125257 | #define BIFPLR2_2_PCIE_RP_PIO_MASK__MEM_CA_CPL_MASK 0x00020000L |
|---|
| 125258 | #define BIFPLR2_2_PCIE_RP_PIO_MASK__MEM_CTO_MASK 0x00040000L |
|---|
| 125259 | //BIFPLR2_2_PCIE_RP_PIO_SEVERITY |
|---|
| 125260 | #define BIFPLR2_2_PCIE_RP_PIO_SEVERITY__CFG_UR_CPL__SHIFT 0x0 |
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|---|
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|---|
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|---|
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|---|
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|---|
| 125268 | #define BIFPLR2_2_PCIE_RP_PIO_SEVERITY__MEM_CTO__SHIFT 0x12 |
|---|
| 125269 | #define BIFPLR2_2_PCIE_RP_PIO_SEVERITY__CFG_UR_CPL_MASK 0x00000001L |
|---|
| 125270 | #define BIFPLR2_2_PCIE_RP_PIO_SEVERITY__CFG_CA_CPL_MASK 0x00000002L |
|---|
| 125271 | #define BIFPLR2_2_PCIE_RP_PIO_SEVERITY__CFG_CTO_MASK 0x00000004L |
|---|
| 125272 | #define BIFPLR2_2_PCIE_RP_PIO_SEVERITY__IO_UR_CPL_MASK 0x00000100L |
|---|
| 125273 | #define BIFPLR2_2_PCIE_RP_PIO_SEVERITY__IO_CA_CPL_MASK 0x00000200L |
|---|
| 125274 | #define BIFPLR2_2_PCIE_RP_PIO_SEVERITY__IO_CTO_MASK 0x00000400L |
|---|
| 125275 | #define BIFPLR2_2_PCIE_RP_PIO_SEVERITY__MEM_UR_CPL_MASK 0x00010000L |
|---|
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|---|
| 125277 | #define BIFPLR2_2_PCIE_RP_PIO_SEVERITY__MEM_CTO_MASK 0x00040000L |
|---|
| 125278 | //BIFPLR2_2_PCIE_RP_PIO_SYSERROR |
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| 125279 | #define BIFPLR2_2_PCIE_RP_PIO_SYSERROR__CFG_UR_CPL__SHIFT 0x0 |
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|---|
| 125281 | #define BIFPLR2_2_PCIE_RP_PIO_SYSERROR__CFG_CTO__SHIFT 0x2 |
|---|
| 125282 | #define BIFPLR2_2_PCIE_RP_PIO_SYSERROR__IO_UR_CPL__SHIFT 0x8 |
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| 125283 | #define BIFPLR2_2_PCIE_RP_PIO_SYSERROR__IO_CA_CPL__SHIFT 0x9 |
|---|
| 125284 | #define BIFPLR2_2_PCIE_RP_PIO_SYSERROR__IO_CTO__SHIFT 0xa |
|---|
| 125285 | #define BIFPLR2_2_PCIE_RP_PIO_SYSERROR__MEM_UR_CPL__SHIFT 0x10 |
|---|
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|---|
| 125287 | #define BIFPLR2_2_PCIE_RP_PIO_SYSERROR__MEM_CTO__SHIFT 0x12 |
|---|
| 125288 | #define BIFPLR2_2_PCIE_RP_PIO_SYSERROR__CFG_UR_CPL_MASK 0x00000001L |
|---|
| 125289 | #define BIFPLR2_2_PCIE_RP_PIO_SYSERROR__CFG_CA_CPL_MASK 0x00000002L |
|---|
| 125290 | #define BIFPLR2_2_PCIE_RP_PIO_SYSERROR__CFG_CTO_MASK 0x00000004L |
|---|
| 125291 | #define BIFPLR2_2_PCIE_RP_PIO_SYSERROR__IO_UR_CPL_MASK 0x00000100L |
|---|
| 125292 | #define BIFPLR2_2_PCIE_RP_PIO_SYSERROR__IO_CA_CPL_MASK 0x00000200L |
|---|
| 125293 | #define BIFPLR2_2_PCIE_RP_PIO_SYSERROR__IO_CTO_MASK 0x00000400L |
|---|
| 125294 | #define BIFPLR2_2_PCIE_RP_PIO_SYSERROR__MEM_UR_CPL_MASK 0x00010000L |
|---|
| 125295 | #define BIFPLR2_2_PCIE_RP_PIO_SYSERROR__MEM_CA_CPL_MASK 0x00020000L |
|---|
| 125296 | #define BIFPLR2_2_PCIE_RP_PIO_SYSERROR__MEM_CTO_MASK 0x00040000L |
|---|
| 125297 | //BIFPLR2_2_PCIE_RP_PIO_EXCEPTION |
|---|
| 125298 | #define BIFPLR2_2_PCIE_RP_PIO_EXCEPTION__CFG_UR_CPL__SHIFT 0x0 |
|---|
| 125299 | #define BIFPLR2_2_PCIE_RP_PIO_EXCEPTION__CFG_CA_CPL__SHIFT 0x1 |
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| 125300 | #define BIFPLR2_2_PCIE_RP_PIO_EXCEPTION__CFG_CTO__SHIFT 0x2 |
|---|
| 125301 | #define BIFPLR2_2_PCIE_RP_PIO_EXCEPTION__IO_UR_CPL__SHIFT 0x8 |
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| 125302 | #define BIFPLR2_2_PCIE_RP_PIO_EXCEPTION__IO_CA_CPL__SHIFT 0x9 |
|---|
| 125303 | #define BIFPLR2_2_PCIE_RP_PIO_EXCEPTION__IO_CTO__SHIFT 0xa |
|---|
| 125304 | #define BIFPLR2_2_PCIE_RP_PIO_EXCEPTION__MEM_UR_CPL__SHIFT 0x10 |
|---|
| 125305 | #define BIFPLR2_2_PCIE_RP_PIO_EXCEPTION__MEM_CA_CPL__SHIFT 0x11 |
|---|
| 125306 | #define BIFPLR2_2_PCIE_RP_PIO_EXCEPTION__MEM_CTO__SHIFT 0x12 |
|---|
| 125307 | #define BIFPLR2_2_PCIE_RP_PIO_EXCEPTION__CFG_UR_CPL_MASK 0x00000001L |
|---|
| 125308 | #define BIFPLR2_2_PCIE_RP_PIO_EXCEPTION__CFG_CA_CPL_MASK 0x00000002L |
|---|
| 125309 | #define BIFPLR2_2_PCIE_RP_PIO_EXCEPTION__CFG_CTO_MASK 0x00000004L |
|---|
| 125310 | #define BIFPLR2_2_PCIE_RP_PIO_EXCEPTION__IO_UR_CPL_MASK 0x00000100L |
|---|
| 125311 | #define BIFPLR2_2_PCIE_RP_PIO_EXCEPTION__IO_CA_CPL_MASK 0x00000200L |
|---|
| 125312 | #define BIFPLR2_2_PCIE_RP_PIO_EXCEPTION__IO_CTO_MASK 0x00000400L |
|---|
| 125313 | #define BIFPLR2_2_PCIE_RP_PIO_EXCEPTION__MEM_UR_CPL_MASK 0x00010000L |
|---|
| 125314 | #define BIFPLR2_2_PCIE_RP_PIO_EXCEPTION__MEM_CA_CPL_MASK 0x00020000L |
|---|
| 125315 | #define BIFPLR2_2_PCIE_RP_PIO_EXCEPTION__MEM_CTO_MASK 0x00040000L |
|---|
| 125316 | //BIFPLR2_2_PCIE_RP_PIO_HDR_LOG0 |
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| 125317 | #define BIFPLR2_2_PCIE_RP_PIO_HDR_LOG0__TLP_HDR__SHIFT 0x0 |
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|---|
| 125319 | //BIFPLR2_2_PCIE_RP_PIO_HDR_LOG1 |
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| 125320 | #define BIFPLR2_2_PCIE_RP_PIO_HDR_LOG1__TLP_HDR__SHIFT 0x0 |
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| 125321 | #define BIFPLR2_2_PCIE_RP_PIO_HDR_LOG1__TLP_HDR_MASK 0xFFFFFFFFL |
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| 125322 | //BIFPLR2_2_PCIE_RP_PIO_HDR_LOG2 |
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| 125323 | #define BIFPLR2_2_PCIE_RP_PIO_HDR_LOG2__TLP_HDR__SHIFT 0x0 |
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| 125324 | #define BIFPLR2_2_PCIE_RP_PIO_HDR_LOG2__TLP_HDR_MASK 0xFFFFFFFFL |
|---|
| 125325 | //BIFPLR2_2_PCIE_RP_PIO_HDR_LOG3 |
|---|
| 125326 | #define BIFPLR2_2_PCIE_RP_PIO_HDR_LOG3__TLP_HDR__SHIFT 0x0 |
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| 125327 | #define BIFPLR2_2_PCIE_RP_PIO_HDR_LOG3__TLP_HDR_MASK 0xFFFFFFFFL |
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| 125328 | //BIFPLR2_2_PCIE_RP_PIO_PREFIX_LOG0 |
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| 125329 | #define BIFPLR2_2_PCIE_RP_PIO_PREFIX_LOG0__TLP_PREFIX__SHIFT 0x0 |
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| 125330 | #define BIFPLR2_2_PCIE_RP_PIO_PREFIX_LOG0__TLP_PREFIX_MASK 0xFFFFFFFFL |
|---|
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| 125812 | #define BIFPLR2_2_LINK_CNTL_32GT__EQUALIZATION_BYPASS_TO_HIGHEST_RATE_DISABLE_MASK 0x00000001L |
|---|
| 125813 | #define BIFPLR2_2_LINK_CNTL_32GT__NO_EQUALIZATION_NEEDED_DISABLE_MASK 0x00000002L |
|---|
| 125814 | #define BIFPLR2_2_LINK_CNTL_32GT__MODIFIED_TS_USAGE_MODE_SELECTED_MASK 0x00000700L |
|---|
| 125815 | //BIFPLR2_2_LINK_STATUS_32GT |
|---|
| 125816 | #define BIFPLR2_2_LINK_STATUS_32GT__EQUALIZATION_COMPLETE_32GT__SHIFT 0x0 |
|---|
| 125817 | #define BIFPLR2_2_LINK_STATUS_32GT__EQUALIZATION_PHASE1_SUCCESS_32GT__SHIFT 0x1 |
|---|
| 125818 | #define BIFPLR2_2_LINK_STATUS_32GT__EQUALIZATION_PHASE2_SUCCESS_32GT__SHIFT 0x2 |
|---|
| 125819 | #define BIFPLR2_2_LINK_STATUS_32GT__EQUALIZATION_PHASE3_SUCCESS_32GT__SHIFT 0x3 |
|---|
| 125820 | #define BIFPLR2_2_LINK_STATUS_32GT__LINK_EQUALIZATION_REQUEST_32GT__SHIFT 0x4 |
|---|
| 125821 | #define BIFPLR2_2_LINK_STATUS_32GT__MODIFIED_TS_RECEIVED__SHIFT 0x5 |
|---|
| 125822 | #define BIFPLR2_2_LINK_STATUS_32GT__RECEIVED_ENHANCED_LINK_BEHAVIOUR_CONTROL__SHIFT 0x6 |
|---|
| 125823 | #define BIFPLR2_2_LINK_STATUS_32GT__TRANSMITTER_PRECODING_ON__SHIFT 0x8 |
|---|
| 125824 | #define BIFPLR2_2_LINK_STATUS_32GT__TRANSMITTER_PRECODE_REQUEST__SHIFT 0x9 |
|---|
| 125825 | #define BIFPLR2_2_LINK_STATUS_32GT__NO_EQUALIZATION_NEEDED_RECEIVED__SHIFT 0xa |
|---|
| 125826 | #define BIFPLR2_2_LINK_STATUS_32GT__EQUALIZATION_COMPLETE_32GT_MASK 0x00000001L |
|---|
| 125827 | #define BIFPLR2_2_LINK_STATUS_32GT__EQUALIZATION_PHASE1_SUCCESS_32GT_MASK 0x00000002L |
|---|
| 125828 | #define BIFPLR2_2_LINK_STATUS_32GT__EQUALIZATION_PHASE2_SUCCESS_32GT_MASK 0x00000004L |
|---|
| 125829 | #define BIFPLR2_2_LINK_STATUS_32GT__EQUALIZATION_PHASE3_SUCCESS_32GT_MASK 0x00000008L |
|---|
| 125830 | #define BIFPLR2_2_LINK_STATUS_32GT__LINK_EQUALIZATION_REQUEST_32GT_MASK 0x00000010L |
|---|
| 125831 | #define BIFPLR2_2_LINK_STATUS_32GT__MODIFIED_TS_RECEIVED_MASK 0x00000020L |
|---|
| 125832 | #define BIFPLR2_2_LINK_STATUS_32GT__RECEIVED_ENHANCED_LINK_BEHAVIOUR_CONTROL_MASK 0x000000C0L |
|---|
| 125833 | #define BIFPLR2_2_LINK_STATUS_32GT__TRANSMITTER_PRECODING_ON_MASK 0x00000100L |
|---|
| 125834 | #define BIFPLR2_2_LINK_STATUS_32GT__TRANSMITTER_PRECODE_REQUEST_MASK 0x00000200L |
|---|
| 125835 | #define BIFPLR2_2_LINK_STATUS_32GT__NO_EQUALIZATION_NEEDED_RECEIVED_MASK 0x00000400L |
|---|
| 125836 | |
|---|
| 125837 | |
|---|
| 125838 | // addressBlock: nbio_pcie0_bifplr3_cfgdecp |
|---|
| 125839 | //BIFPLR3_2_VENDOR_ID |
|---|
| 125840 | #define BIFPLR3_2_VENDOR_ID__VENDOR_ID__SHIFT 0x0 |
|---|
| 125841 | #define BIFPLR3_2_VENDOR_ID__VENDOR_ID_MASK 0xFFFFL |
|---|
| 125842 | //BIFPLR3_2_DEVICE_ID |
|---|
| 125843 | #define BIFPLR3_2_DEVICE_ID__DEVICE_ID__SHIFT 0x0 |
|---|
| 125844 | #define BIFPLR3_2_DEVICE_ID__DEVICE_ID_MASK 0xFFFFL |
|---|
| 125845 | //BIFPLR3_2_COMMAND |
|---|
| 125846 | #define BIFPLR3_2_COMMAND__IO_ACCESS_EN__SHIFT 0x0 |
|---|
| 125847 | #define BIFPLR3_2_COMMAND__MEM_ACCESS_EN__SHIFT 0x1 |
|---|
| 125848 | #define BIFPLR3_2_COMMAND__BUS_MASTER_EN__SHIFT 0x2 |
|---|
| 125849 | #define BIFPLR3_2_COMMAND__SPECIAL_CYCLE_EN__SHIFT 0x3 |
|---|
| 125850 | #define BIFPLR3_2_COMMAND__MEM_WRITE_INVALIDATE_EN__SHIFT 0x4 |
|---|
| 125851 | #define BIFPLR3_2_COMMAND__PAL_SNOOP_EN__SHIFT 0x5 |
|---|
| 125852 | #define BIFPLR3_2_COMMAND__PARITY_ERROR_RESPONSE__SHIFT 0x6 |
|---|
| 125853 | #define BIFPLR3_2_COMMAND__AD_STEPPING__SHIFT 0x7 |
|---|
| 125854 | #define BIFPLR3_2_COMMAND__SERR_EN__SHIFT 0x8 |
|---|
| 125855 | #define BIFPLR3_2_COMMAND__FAST_B2B_EN__SHIFT 0x9 |
|---|
| 125856 | #define BIFPLR3_2_COMMAND__INT_DIS__SHIFT 0xa |
|---|
| 125857 | #define BIFPLR3_2_COMMAND__IO_ACCESS_EN_MASK 0x0001L |
|---|
| 125858 | #define BIFPLR3_2_COMMAND__MEM_ACCESS_EN_MASK 0x0002L |
|---|
| 125859 | #define BIFPLR3_2_COMMAND__BUS_MASTER_EN_MASK 0x0004L |
|---|
| 125860 | #define BIFPLR3_2_COMMAND__SPECIAL_CYCLE_EN_MASK 0x0008L |
|---|
| 125861 | #define BIFPLR3_2_COMMAND__MEM_WRITE_INVALIDATE_EN_MASK 0x0010L |
|---|
| 125862 | #define BIFPLR3_2_COMMAND__PAL_SNOOP_EN_MASK 0x0020L |
|---|
| 125863 | #define BIFPLR3_2_COMMAND__PARITY_ERROR_RESPONSE_MASK 0x0040L |
|---|
| 125864 | #define BIFPLR3_2_COMMAND__AD_STEPPING_MASK 0x0080L |
|---|
| 125865 | #define BIFPLR3_2_COMMAND__SERR_EN_MASK 0x0100L |
|---|
| 125866 | #define BIFPLR3_2_COMMAND__FAST_B2B_EN_MASK 0x0200L |
|---|
| 125867 | #define BIFPLR3_2_COMMAND__INT_DIS_MASK 0x0400L |
|---|
| 125868 | //BIFPLR3_2_STATUS |
|---|
| 125869 | #define BIFPLR3_2_STATUS__IMMEDIATE_READINESS__SHIFT 0x0 |
|---|
| 125870 | #define BIFPLR3_2_STATUS__INT_STATUS__SHIFT 0x3 |
|---|
| 125871 | #define BIFPLR3_2_STATUS__CAP_LIST__SHIFT 0x4 |
|---|
| 125872 | #define BIFPLR3_2_STATUS__PCI_66_CAP__SHIFT 0x5 |
|---|
| 125873 | #define BIFPLR3_2_STATUS__FAST_BACK_CAPABLE__SHIFT 0x7 |
|---|
| 125874 | #define BIFPLR3_2_STATUS__MASTER_DATA_PARITY_ERROR__SHIFT 0x8 |
|---|
| 125875 | #define BIFPLR3_2_STATUS__DEVSEL_TIMING__SHIFT 0x9 |
|---|
| 125876 | #define BIFPLR3_2_STATUS__SIGNAL_TARGET_ABORT__SHIFT 0xb |
|---|
| 125877 | #define BIFPLR3_2_STATUS__RECEIVED_TARGET_ABORT__SHIFT 0xc |
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| 125878 | #define BIFPLR3_2_STATUS__RECEIVED_MASTER_ABORT__SHIFT 0xd |
|---|
| 125879 | #define BIFPLR3_2_STATUS__SIGNALED_SYSTEM_ERROR__SHIFT 0xe |
|---|
| 125880 | #define BIFPLR3_2_STATUS__PARITY_ERROR_DETECTED__SHIFT 0xf |
|---|
| 125881 | #define BIFPLR3_2_STATUS__IMMEDIATE_READINESS_MASK 0x0001L |
|---|
| 125882 | #define BIFPLR3_2_STATUS__INT_STATUS_MASK 0x0008L |
|---|
| 125883 | #define BIFPLR3_2_STATUS__CAP_LIST_MASK 0x0010L |
|---|
| 125884 | #define BIFPLR3_2_STATUS__PCI_66_CAP_MASK 0x0020L |
|---|
| 125885 | #define BIFPLR3_2_STATUS__FAST_BACK_CAPABLE_MASK 0x0080L |
|---|
| 125886 | #define BIFPLR3_2_STATUS__MASTER_DATA_PARITY_ERROR_MASK 0x0100L |
|---|
| 125887 | #define BIFPLR3_2_STATUS__DEVSEL_TIMING_MASK 0x0600L |
|---|
| 125888 | #define BIFPLR3_2_STATUS__SIGNAL_TARGET_ABORT_MASK 0x0800L |
|---|
| 125889 | #define BIFPLR3_2_STATUS__RECEIVED_TARGET_ABORT_MASK 0x1000L |
|---|
| 125890 | #define BIFPLR3_2_STATUS__RECEIVED_MASTER_ABORT_MASK 0x2000L |
|---|
| 125891 | #define BIFPLR3_2_STATUS__SIGNALED_SYSTEM_ERROR_MASK 0x4000L |
|---|
| 125892 | #define BIFPLR3_2_STATUS__PARITY_ERROR_DETECTED_MASK 0x8000L |
|---|
| 125893 | //BIFPLR3_2_REVISION_ID |
|---|
| 125894 | #define BIFPLR3_2_REVISION_ID__MINOR_REV_ID__SHIFT 0x0 |
|---|
| 125895 | #define BIFPLR3_2_REVISION_ID__MAJOR_REV_ID__SHIFT 0x4 |
|---|
| 125896 | #define BIFPLR3_2_REVISION_ID__MINOR_REV_ID_MASK 0x0FL |
|---|
| 125897 | #define BIFPLR3_2_REVISION_ID__MAJOR_REV_ID_MASK 0xF0L |
|---|
| 125898 | //BIFPLR3_2_PROG_INTERFACE |
|---|
| 125899 | #define BIFPLR3_2_PROG_INTERFACE__PROG_INTERFACE__SHIFT 0x0 |
|---|
| 125900 | #define BIFPLR3_2_PROG_INTERFACE__PROG_INTERFACE_MASK 0xFFL |
|---|
| 125901 | //BIFPLR3_2_SUB_CLASS |
|---|
| 125902 | #define BIFPLR3_2_SUB_CLASS__SUB_CLASS__SHIFT 0x0 |
|---|
| 125903 | #define BIFPLR3_2_SUB_CLASS__SUB_CLASS_MASK 0xFFL |
|---|
| 125904 | //BIFPLR3_2_BASE_CLASS |
|---|
| 125905 | #define BIFPLR3_2_BASE_CLASS__BASE_CLASS__SHIFT 0x0 |
|---|
| 125906 | #define BIFPLR3_2_BASE_CLASS__BASE_CLASS_MASK 0xFFL |
|---|
| 125907 | //BIFPLR3_2_CACHE_LINE |
|---|
| 125908 | #define BIFPLR3_2_CACHE_LINE__CACHE_LINE_SIZE__SHIFT 0x0 |
|---|
| 125909 | #define BIFPLR3_2_CACHE_LINE__CACHE_LINE_SIZE_MASK 0xFFL |
|---|
| 125910 | //BIFPLR3_2_LATENCY |
|---|
| 125911 | #define BIFPLR3_2_LATENCY__LATENCY_TIMER__SHIFT 0x0 |
|---|
| 125912 | #define BIFPLR3_2_LATENCY__LATENCY_TIMER_MASK 0xFFL |
|---|
| 125913 | //BIFPLR3_2_HEADER |
|---|
| 125914 | #define 0x0 |
|---|
| 125915 | #define 0x7 |
|---|
| 125916 | #define 0x7FL |
|---|
| 125917 | #define 0x80L |
|---|
| 125918 | //BIFPLR3_2_BIST |
|---|
| 125919 | #define BIFPLR3_2_BIST__BIST_COMP__SHIFT 0x0 |
|---|
| 125920 | #define BIFPLR3_2_BIST__BIST_STRT__SHIFT 0x6 |
|---|
| 125921 | #define BIFPLR3_2_BIST__BIST_CAP__SHIFT 0x7 |
|---|
| 125922 | #define BIFPLR3_2_BIST__BIST_COMP_MASK 0x0FL |
|---|
| 125923 | #define BIFPLR3_2_BIST__BIST_STRT_MASK 0x40L |
|---|
| 125924 | #define BIFPLR3_2_BIST__BIST_CAP_MASK 0x80L |
|---|
| 125925 | //BIFPLR3_2_SUB_BUS_NUMBER_LATENCY |
|---|
| 125926 | #define BIFPLR3_2_SUB_BUS_NUMBER_LATENCY__PRIMARY_BUS__SHIFT 0x0 |
|---|
| 125927 | #define BIFPLR3_2_SUB_BUS_NUMBER_LATENCY__SECONDARY_BUS__SHIFT 0x8 |
|---|
| 125928 | #define BIFPLR3_2_SUB_BUS_NUMBER_LATENCY__SUB_BUS_NUM__SHIFT 0x10 |
|---|
| 125929 | #define BIFPLR3_2_SUB_BUS_NUMBER_LATENCY__SECONDARY_LATENCY_TIMER__SHIFT 0x18 |
|---|
| 125930 | #define BIFPLR3_2_SUB_BUS_NUMBER_LATENCY__PRIMARY_BUS_MASK 0x000000FFL |
|---|
| 125931 | #define BIFPLR3_2_SUB_BUS_NUMBER_LATENCY__SECONDARY_BUS_MASK 0x0000FF00L |
|---|
| 125932 | #define BIFPLR3_2_SUB_BUS_NUMBER_LATENCY__SUB_BUS_NUM_MASK 0x00FF0000L |
|---|
| 125933 | #define BIFPLR3_2_SUB_BUS_NUMBER_LATENCY__SECONDARY_LATENCY_TIMER_MASK 0xFF000000L |
|---|
| 125934 | //BIFPLR3_2_IO_BASE_LIMIT |
|---|
| 125935 | #define BIFPLR3_2_IO_BASE_LIMIT__IO_BASE_TYPE__SHIFT 0x0 |
|---|
| 125936 | #define BIFPLR3_2_IO_BASE_LIMIT__IO_BASE__SHIFT 0x4 |
|---|
| 125937 | #define BIFPLR3_2_IO_BASE_LIMIT__IO_LIMIT_TYPE__SHIFT 0x8 |
|---|
| 125938 | #define BIFPLR3_2_IO_BASE_LIMIT__IO_LIMIT__SHIFT 0xc |
|---|
| 125939 | #define BIFPLR3_2_IO_BASE_LIMIT__IO_BASE_TYPE_MASK 0x000FL |
|---|
| 125940 | #define BIFPLR3_2_IO_BASE_LIMIT__IO_BASE_MASK 0x00F0L |
|---|
| 125941 | #define BIFPLR3_2_IO_BASE_LIMIT__IO_LIMIT_TYPE_MASK 0x0F00L |
|---|
| 125942 | #define BIFPLR3_2_IO_BASE_LIMIT__IO_LIMIT_MASK 0xF000L |
|---|
| 125943 | //BIFPLR3_2_SECONDARY_STATUS |
|---|
| 125944 | #define BIFPLR3_2_SECONDARY_STATUS__PCI_66_CAP__SHIFT 0x5 |
|---|
| 125945 | #define BIFPLR3_2_SECONDARY_STATUS__FAST_BACK_CAPABLE__SHIFT 0x7 |
|---|
| 125946 | #define BIFPLR3_2_SECONDARY_STATUS__MASTER_DATA_PARITY_ERROR__SHIFT 0x8 |
|---|
| 125947 | #define BIFPLR3_2_SECONDARY_STATUS__DEVSEL_TIMING__SHIFT 0x9 |
|---|
| 125948 | #define BIFPLR3_2_SECONDARY_STATUS__SIGNAL_TARGET_ABORT__SHIFT 0xb |
|---|
| 125949 | #define BIFPLR3_2_SECONDARY_STATUS__RECEIVED_TARGET_ABORT__SHIFT 0xc |
|---|
| 125950 | #define BIFPLR3_2_SECONDARY_STATUS__RECEIVED_MASTER_ABORT__SHIFT 0xd |
|---|
| 125951 | #define BIFPLR3_2_SECONDARY_STATUS__RECEIVED_SYSTEM_ERROR__SHIFT 0xe |
|---|
| 125952 | #define BIFPLR3_2_SECONDARY_STATUS__PARITY_ERROR_DETECTED__SHIFT 0xf |
|---|
| 125953 | #define BIFPLR3_2_SECONDARY_STATUS__PCI_66_CAP_MASK 0x0020L |
|---|
| 125954 | #define BIFPLR3_2_SECONDARY_STATUS__FAST_BACK_CAPABLE_MASK 0x0080L |
|---|
| 125955 | #define BIFPLR3_2_SECONDARY_STATUS__MASTER_DATA_PARITY_ERROR_MASK 0x0100L |
|---|
| 125956 | #define BIFPLR3_2_SECONDARY_STATUS__DEVSEL_TIMING_MASK 0x0600L |
|---|
| 125957 | #define BIFPLR3_2_SECONDARY_STATUS__SIGNAL_TARGET_ABORT_MASK 0x0800L |
|---|
| 125958 | #define BIFPLR3_2_SECONDARY_STATUS__RECEIVED_TARGET_ABORT_MASK 0x1000L |
|---|
| 125959 | #define BIFPLR3_2_SECONDARY_STATUS__RECEIVED_MASTER_ABORT_MASK 0x2000L |
|---|
| 125960 | #define BIFPLR3_2_SECONDARY_STATUS__RECEIVED_SYSTEM_ERROR_MASK 0x4000L |
|---|
| 125961 | #define BIFPLR3_2_SECONDARY_STATUS__PARITY_ERROR_DETECTED_MASK 0x8000L |
|---|
| 125962 | //BIFPLR3_2_MEM_BASE_LIMIT |
|---|
| 125963 | #define BIFPLR3_2_MEM_BASE_LIMIT__MEM_BASE_TYPE__SHIFT 0x0 |
|---|
| 125964 | #define BIFPLR3_2_MEM_BASE_LIMIT__MEM_BASE_31_20__SHIFT 0x4 |
|---|
| 125965 | #define BIFPLR3_2_MEM_BASE_LIMIT__MEM_LIMIT_TYPE__SHIFT 0x10 |
|---|
| 125966 | #define BIFPLR3_2_MEM_BASE_LIMIT__MEM_LIMIT_31_20__SHIFT 0x14 |
|---|
| 125967 | #define BIFPLR3_2_MEM_BASE_LIMIT__MEM_BASE_TYPE_MASK 0x0000000FL |
|---|
| 125968 | #define BIFPLR3_2_MEM_BASE_LIMIT__MEM_BASE_31_20_MASK 0x0000FFF0L |
|---|
| 125969 | #define BIFPLR3_2_MEM_BASE_LIMIT__MEM_LIMIT_TYPE_MASK 0x000F0000L |
|---|
| 125970 | #define BIFPLR3_2_MEM_BASE_LIMIT__MEM_LIMIT_31_20_MASK 0xFFF00000L |
|---|
| 125971 | //BIFPLR3_2_PREF_BASE_LIMIT |
|---|
| 125972 | #define BIFPLR3_2_PREF_BASE_LIMIT__PREF_MEM_BASE_TYPE__SHIFT 0x0 |
|---|
| 125973 | #define BIFPLR3_2_PREF_BASE_LIMIT__PREF_MEM_BASE_31_20__SHIFT 0x4 |
|---|
| 125974 | #define BIFPLR3_2_PREF_BASE_LIMIT__PREF_MEM_LIMIT_TYPE__SHIFT 0x10 |
|---|
| 125975 | #define BIFPLR3_2_PREF_BASE_LIMIT__PREF_MEM_LIMIT_31_20__SHIFT 0x14 |
|---|
| 125976 | #define BIFPLR3_2_PREF_BASE_LIMIT__PREF_MEM_BASE_TYPE_MASK 0x0000000FL |
|---|
| 125977 | #define BIFPLR3_2_PREF_BASE_LIMIT__PREF_MEM_BASE_31_20_MASK 0x0000FFF0L |
|---|
| 125978 | #define BIFPLR3_2_PREF_BASE_LIMIT__PREF_MEM_LIMIT_TYPE_MASK 0x000F0000L |
|---|
| 125979 | #define BIFPLR3_2_PREF_BASE_LIMIT__PREF_MEM_LIMIT_31_20_MASK 0xFFF00000L |
|---|
| 125980 | //BIFPLR3_2_PREF_BASE_UPPER |
|---|
| 125981 | #define BIFPLR3_2_PREF_BASE_UPPER__PREF_BASE_UPPER__SHIFT 0x0 |
|---|
| 125982 | #define BIFPLR3_2_PREF_BASE_UPPER__PREF_BASE_UPPER_MASK 0xFFFFFFFFL |
|---|
| 125983 | //BIFPLR3_2_PREF_LIMIT_UPPER |
|---|
| 125984 | #define BIFPLR3_2_PREF_LIMIT_UPPER__PREF_LIMIT_UPPER__SHIFT 0x0 |
|---|
| 125985 | #define BIFPLR3_2_PREF_LIMIT_UPPER__PREF_LIMIT_UPPER_MASK 0xFFFFFFFFL |
|---|
| 125986 | //BIFPLR3_2_IO_BASE_LIMIT_HI |
|---|
| 125987 | #define BIFPLR3_2_IO_BASE_LIMIT_HI__IO_BASE_31_16__SHIFT 0x0 |
|---|
| 125988 | #define BIFPLR3_2_IO_BASE_LIMIT_HI__IO_LIMIT_31_16__SHIFT 0x10 |
|---|
| 125989 | #define BIFPLR3_2_IO_BASE_LIMIT_HI__IO_BASE_31_16_MASK 0x0000FFFFL |
|---|
| 125990 | #define BIFPLR3_2_IO_BASE_LIMIT_HI__IO_LIMIT_31_16_MASK 0xFFFF0000L |
|---|
| 125991 | //BIFPLR3_2_CAP_PTR |
|---|
| 125992 | #define BIFPLR3_2_CAP_PTR__CAP_PTR__SHIFT 0x0 |
|---|
| 125993 | #define BIFPLR3_2_CAP_PTR__CAP_PTR_MASK 0xFFL |
|---|
| 125994 | //BIFPLR3_2_INTERRUPT_LINE |
|---|
| 125995 | #define BIFPLR3_2_INTERRUPT_LINE__INTERRUPT_LINE__SHIFT 0x0 |
|---|
| 125996 | #define BIFPLR3_2_INTERRUPT_LINE__INTERRUPT_LINE_MASK 0xFFL |
|---|
| 125997 | //BIFPLR3_2_INTERRUPT_PIN |
|---|
| 125998 | #define BIFPLR3_2_INTERRUPT_PIN__INTERRUPT_PIN__SHIFT 0x0 |
|---|
| 125999 | #define BIFPLR3_2_INTERRUPT_PIN__INTERRUPT_PIN_MASK 0xFFL |
|---|
| 126000 | //BIFPLR3_2_EXT_BRIDGE_CNTL |
|---|
| 126001 | #define BIFPLR3_2_EXT_BRIDGE_CNTL__IO_PORT_80_EN__SHIFT 0x0 |
|---|
| 126002 | #define BIFPLR3_2_EXT_BRIDGE_CNTL__IO_PORT_80_EN_MASK 0x01L |
|---|
| 126003 | //BIFPLR3_2_PMI_CAP_LIST |
|---|
| 126004 | #define BIFPLR3_2_PMI_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 126005 | #define BIFPLR3_2_PMI_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
|---|
| 126006 | #define BIFPLR3_2_PMI_CAP_LIST__CAP_ID_MASK 0x00FFL |
|---|
| 126007 | #define BIFPLR3_2_PMI_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
|---|
| 126008 | //BIFPLR3_2_PMI_CAP |
|---|
| 126009 | #define BIFPLR3_2_PMI_CAP__VERSION__SHIFT 0x0 |
|---|
| 126010 | #define BIFPLR3_2_PMI_CAP__PME_CLOCK__SHIFT 0x3 |
|---|
| 126011 | #define BIFPLR3_2_PMI_CAP__IMMEDIATE_READINESS_ON_RETURN_TO_D0__SHIFT 0x4 |
|---|
| 126012 | #define BIFPLR3_2_PMI_CAP__DEV_SPECIFIC_INIT__SHIFT 0x5 |
|---|
| 126013 | #define BIFPLR3_2_PMI_CAP__AUX_CURRENT__SHIFT 0x6 |
|---|
| 126014 | #define BIFPLR3_2_PMI_CAP__D1_SUPPORT__SHIFT 0x9 |
|---|
| 126015 | #define BIFPLR3_2_PMI_CAP__D2_SUPPORT__SHIFT 0xa |
|---|
| 126016 | #define BIFPLR3_2_PMI_CAP__PME_SUPPORT__SHIFT 0xb |
|---|
| 126017 | #define BIFPLR3_2_PMI_CAP__VERSION_MASK 0x0007L |
|---|
| 126018 | #define BIFPLR3_2_PMI_CAP__PME_CLOCK_MASK 0x0008L |
|---|
| 126019 | #define BIFPLR3_2_PMI_CAP__IMMEDIATE_READINESS_ON_RETURN_TO_D0_MASK 0x0010L |
|---|
| 126020 | #define BIFPLR3_2_PMI_CAP__DEV_SPECIFIC_INIT_MASK 0x0020L |
|---|
| 126021 | #define BIFPLR3_2_PMI_CAP__AUX_CURRENT_MASK 0x01C0L |
|---|
| 126022 | #define BIFPLR3_2_PMI_CAP__D1_SUPPORT_MASK 0x0200L |
|---|
| 126023 | #define BIFPLR3_2_PMI_CAP__D2_SUPPORT_MASK 0x0400L |
|---|
| 126024 | #define BIFPLR3_2_PMI_CAP__PME_SUPPORT_MASK 0xF800L |
|---|
| 126025 | //BIFPLR3_2_PMI_STATUS_CNTL |
|---|
| 126026 | #define BIFPLR3_2_PMI_STATUS_CNTL__POWER_STATE__SHIFT 0x0 |
|---|
| 126027 | #define BIFPLR3_2_PMI_STATUS_CNTL__NO_SOFT_RESET__SHIFT 0x3 |
|---|
| 126028 | #define BIFPLR3_2_PMI_STATUS_CNTL__PME_EN__SHIFT 0x8 |
|---|
| 126029 | #define BIFPLR3_2_PMI_STATUS_CNTL__DATA_SELECT__SHIFT 0x9 |
|---|
| 126030 | #define BIFPLR3_2_PMI_STATUS_CNTL__DATA_SCALE__SHIFT 0xd |
|---|
| 126031 | #define BIFPLR3_2_PMI_STATUS_CNTL__PME_STATUS__SHIFT 0xf |
|---|
| 126032 | #define BIFPLR3_2_PMI_STATUS_CNTL__B2_B3_SUPPORT__SHIFT 0x16 |
|---|
| 126033 | #define BIFPLR3_2_PMI_STATUS_CNTL__BUS_PWR_EN__SHIFT 0x17 |
|---|
| 126034 | #define BIFPLR3_2_PMI_STATUS_CNTL__PMI_DATA__SHIFT 0x18 |
|---|
| 126035 | #define BIFPLR3_2_PMI_STATUS_CNTL__POWER_STATE_MASK 0x00000003L |
|---|
| 126036 | #define BIFPLR3_2_PMI_STATUS_CNTL__NO_SOFT_RESET_MASK 0x00000008L |
|---|
| 126037 | #define BIFPLR3_2_PMI_STATUS_CNTL__PME_EN_MASK 0x00000100L |
|---|
| 126038 | #define BIFPLR3_2_PMI_STATUS_CNTL__DATA_SELECT_MASK 0x00001E00L |
|---|
| 126039 | #define BIFPLR3_2_PMI_STATUS_CNTL__DATA_SCALE_MASK 0x00006000L |
|---|
| 126040 | #define BIFPLR3_2_PMI_STATUS_CNTL__PME_STATUS_MASK 0x00008000L |
|---|
| 126041 | #define BIFPLR3_2_PMI_STATUS_CNTL__B2_B3_SUPPORT_MASK 0x00400000L |
|---|
| 126042 | #define BIFPLR3_2_PMI_STATUS_CNTL__BUS_PWR_EN_MASK 0x00800000L |
|---|
| 126043 | #define BIFPLR3_2_PMI_STATUS_CNTL__PMI_DATA_MASK 0xFF000000L |
|---|
| 126044 | //BIFPLR3_2_PCIE_CAP_LIST |
|---|
| 126045 | #define BIFPLR3_2_PCIE_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 126046 | #define BIFPLR3_2_PCIE_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
|---|
| 126047 | #define BIFPLR3_2_PCIE_CAP_LIST__CAP_ID_MASK 0x00FFL |
|---|
| 126048 | #define BIFPLR3_2_PCIE_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
|---|
| 126049 | //BIFPLR3_2_PCIE_CAP |
|---|
| 126050 | #define BIFPLR3_2_PCIE_CAP__VERSION__SHIFT 0x0 |
|---|
| 126051 | #define BIFPLR3_2_PCIE_CAP__DEVICE_TYPE__SHIFT 0x4 |
|---|
| 126052 | #define BIFPLR3_2_PCIE_CAP__SLOT_IMPLEMENTED__SHIFT 0x8 |
|---|
| 126053 | #define BIFPLR3_2_PCIE_CAP__INT_MESSAGE_NUM__SHIFT 0x9 |
|---|
| 126054 | #define BIFPLR3_2_PCIE_CAP__VERSION_MASK 0x000FL |
|---|
| 126055 | #define BIFPLR3_2_PCIE_CAP__DEVICE_TYPE_MASK 0x00F0L |
|---|
| 126056 | #define BIFPLR3_2_PCIE_CAP__SLOT_IMPLEMENTED_MASK 0x0100L |
|---|
| 126057 | #define BIFPLR3_2_PCIE_CAP__INT_MESSAGE_NUM_MASK 0x3E00L |
|---|
| 126058 | //BIFPLR3_2_DEVICE_CAP |
|---|
| 126059 | #define BIFPLR3_2_DEVICE_CAP__MAX_PAYLOAD_SUPPORT__SHIFT 0x0 |
|---|
| 126060 | #define BIFPLR3_2_DEVICE_CAP__PHANTOM_FUNC__SHIFT 0x3 |
|---|
| 126061 | #define BIFPLR3_2_DEVICE_CAP__EXTENDED_TAG__SHIFT 0x5 |
|---|
| 126062 | #define BIFPLR3_2_DEVICE_CAP__L0S_ACCEPTABLE_LATENCY__SHIFT 0x6 |
|---|
| 126063 | #define BIFPLR3_2_DEVICE_CAP__L1_ACCEPTABLE_LATENCY__SHIFT 0x9 |
|---|
| 126064 | #define BIFPLR3_2_DEVICE_CAP__ROLE_BASED_ERR_REPORTING__SHIFT 0xf |
|---|
| 126065 | #define BIFPLR3_2_DEVICE_CAP__ERR_COR_SUBCLASS_CAPABLE__SHIFT 0x10 |
|---|
| 126066 | #define BIFPLR3_2_DEVICE_CAP__CAPTURED_SLOT_POWER_LIMIT__SHIFT 0x12 |
|---|
| 126067 | #define BIFPLR3_2_DEVICE_CAP__CAPTURED_SLOT_POWER_SCALE__SHIFT 0x1a |
|---|
| 126068 | #define BIFPLR3_2_DEVICE_CAP__FLR_CAPABLE__SHIFT 0x1c |
|---|
| 126069 | #define BIFPLR3_2_DEVICE_CAP__MAX_PAYLOAD_SUPPORT_MASK 0x00000007L |
|---|
| 126070 | #define BIFPLR3_2_DEVICE_CAP__PHANTOM_FUNC_MASK 0x00000018L |
|---|
| 126071 | #define BIFPLR3_2_DEVICE_CAP__EXTENDED_TAG_MASK 0x00000020L |
|---|
| 126072 | #define BIFPLR3_2_DEVICE_CAP__L0S_ACCEPTABLE_LATENCY_MASK 0x000001C0L |
|---|
| 126073 | #define BIFPLR3_2_DEVICE_CAP__L1_ACCEPTABLE_LATENCY_MASK 0x00000E00L |
|---|
| 126074 | #define BIFPLR3_2_DEVICE_CAP__ROLE_BASED_ERR_REPORTING_MASK 0x00008000L |
|---|
| 126075 | #define BIFPLR3_2_DEVICE_CAP__ERR_COR_SUBCLASS_CAPABLE_MASK 0x00010000L |
|---|
| 126076 | #define BIFPLR3_2_DEVICE_CAP__CAPTURED_SLOT_POWER_LIMIT_MASK 0x03FC0000L |
|---|
| 126077 | #define BIFPLR3_2_DEVICE_CAP__CAPTURED_SLOT_POWER_SCALE_MASK 0x0C000000L |
|---|
| 126078 | #define BIFPLR3_2_DEVICE_CAP__FLR_CAPABLE_MASK 0x10000000L |
|---|
| 126079 | //BIFPLR3_2_DEVICE_CNTL |
|---|
| 126080 | #define BIFPLR3_2_DEVICE_CNTL__CORR_ERR_EN__SHIFT 0x0 |
|---|
| 126081 | #define BIFPLR3_2_DEVICE_CNTL__NON_FATAL_ERR_EN__SHIFT 0x1 |
|---|
| 126082 | #define BIFPLR3_2_DEVICE_CNTL__FATAL_ERR_EN__SHIFT 0x2 |
|---|
| 126083 | #define BIFPLR3_2_DEVICE_CNTL__USR_REPORT_EN__SHIFT 0x3 |
|---|
| 126084 | #define BIFPLR3_2_DEVICE_CNTL__RELAXED_ORD_EN__SHIFT 0x4 |
|---|
| 126085 | #define BIFPLR3_2_DEVICE_CNTL__MAX_PAYLOAD_SIZE__SHIFT 0x5 |
|---|
| 126086 | #define BIFPLR3_2_DEVICE_CNTL__EXTENDED_TAG_EN__SHIFT 0x8 |
|---|
| 126087 | #define BIFPLR3_2_DEVICE_CNTL__PHANTOM_FUNC_EN__SHIFT 0x9 |
|---|
| 126088 | #define BIFPLR3_2_DEVICE_CNTL__AUX_POWER_PM_EN__SHIFT 0xa |
|---|
| 126089 | #define BIFPLR3_2_DEVICE_CNTL__NO_SNOOP_EN__SHIFT 0xb |
|---|
| 126090 | #define BIFPLR3_2_DEVICE_CNTL__MAX_READ_REQUEST_SIZE__SHIFT 0xc |
|---|
| 126091 | #define BIFPLR3_2_DEVICE_CNTL__BRIDGE_CFG_RETRY_EN__SHIFT 0xf |
|---|
| 126092 | #define BIFPLR3_2_DEVICE_CNTL__CORR_ERR_EN_MASK 0x0001L |
|---|
| 126093 | #define BIFPLR3_2_DEVICE_CNTL__NON_FATAL_ERR_EN_MASK 0x0002L |
|---|
| 126094 | #define BIFPLR3_2_DEVICE_CNTL__FATAL_ERR_EN_MASK 0x0004L |
|---|
| 126095 | #define BIFPLR3_2_DEVICE_CNTL__USR_REPORT_EN_MASK 0x0008L |
|---|
| 126096 | #define BIFPLR3_2_DEVICE_CNTL__RELAXED_ORD_EN_MASK 0x0010L |
|---|
| 126097 | #define BIFPLR3_2_DEVICE_CNTL__MAX_PAYLOAD_SIZE_MASK 0x00E0L |
|---|
| 126098 | #define BIFPLR3_2_DEVICE_CNTL__EXTENDED_TAG_EN_MASK 0x0100L |
|---|
| 126099 | #define BIFPLR3_2_DEVICE_CNTL__PHANTOM_FUNC_EN_MASK 0x0200L |
|---|
| 126100 | #define BIFPLR3_2_DEVICE_CNTL__AUX_POWER_PM_EN_MASK 0x0400L |
|---|
| 126101 | #define BIFPLR3_2_DEVICE_CNTL__NO_SNOOP_EN_MASK 0x0800L |
|---|
| 126102 | #define BIFPLR3_2_DEVICE_CNTL__MAX_READ_REQUEST_SIZE_MASK 0x7000L |
|---|
| 126103 | #define BIFPLR3_2_DEVICE_CNTL__BRIDGE_CFG_RETRY_EN_MASK 0x8000L |
|---|
| 126104 | //BIFPLR3_2_DEVICE_STATUS |
|---|
| 126105 | #define BIFPLR3_2_DEVICE_STATUS__CORR_ERR__SHIFT 0x0 |
|---|
| 126106 | #define BIFPLR3_2_DEVICE_STATUS__NON_FATAL_ERR__SHIFT 0x1 |
|---|
| 126107 | #define BIFPLR3_2_DEVICE_STATUS__FATAL_ERR__SHIFT 0x2 |
|---|
| 126108 | #define BIFPLR3_2_DEVICE_STATUS__USR_DETECTED__SHIFT 0x3 |
|---|
| 126109 | #define BIFPLR3_2_DEVICE_STATUS__AUX_PWR__SHIFT 0x4 |
|---|
| 126110 | #define BIFPLR3_2_DEVICE_STATUS__TRANSACTIONS_PEND__SHIFT 0x5 |
|---|
| 126111 | #define BIFPLR3_2_DEVICE_STATUS__EMER_POWER_REDUCTION_DETECTED__SHIFT 0x6 |
|---|
| 126112 | #define BIFPLR3_2_DEVICE_STATUS__CORR_ERR_MASK 0x0001L |
|---|
| 126113 | #define BIFPLR3_2_DEVICE_STATUS__NON_FATAL_ERR_MASK 0x0002L |
|---|
| 126114 | #define BIFPLR3_2_DEVICE_STATUS__FATAL_ERR_MASK 0x0004L |
|---|
| 126115 | #define BIFPLR3_2_DEVICE_STATUS__USR_DETECTED_MASK 0x0008L |
|---|
| 126116 | #define BIFPLR3_2_DEVICE_STATUS__AUX_PWR_MASK 0x0010L |
|---|
| 126117 | #define BIFPLR3_2_DEVICE_STATUS__TRANSACTIONS_PEND_MASK 0x0020L |
|---|
| 126118 | #define BIFPLR3_2_DEVICE_STATUS__EMER_POWER_REDUCTION_DETECTED_MASK 0x0040L |
|---|
| 126119 | //BIFPLR3_2_LINK_CAP |
|---|
| 126120 | #define BIFPLR3_2_LINK_CAP__LINK_SPEED__SHIFT 0x0 |
|---|
| 126121 | #define BIFPLR3_2_LINK_CAP__LINK_WIDTH__SHIFT 0x4 |
|---|
| 126122 | #define BIFPLR3_2_LINK_CAP__PM_SUPPORT__SHIFT 0xa |
|---|
| 126123 | #define BIFPLR3_2_LINK_CAP__L0S_EXIT_LATENCY__SHIFT 0xc |
|---|
| 126124 | #define BIFPLR3_2_LINK_CAP__L1_EXIT_LATENCY__SHIFT 0xf |
|---|
| 126125 | #define BIFPLR3_2_LINK_CAP__CLOCK_POWER_MANAGEMENT__SHIFT 0x12 |
|---|
| 126126 | #define BIFPLR3_2_LINK_CAP__SURPRISE_DOWN_ERR_REPORTING__SHIFT 0x13 |
|---|
| 126127 | #define BIFPLR3_2_LINK_CAP__DL_ACTIVE_REPORTING_CAPABLE__SHIFT 0x14 |
|---|
| 126128 | #define BIFPLR3_2_LINK_CAP__LINK_BW_NOTIFICATION_CAP__SHIFT 0x15 |
|---|
| 126129 | #define BIFPLR3_2_LINK_CAP__ASPM_OPTIONALITY_COMPLIANCE__SHIFT 0x16 |
|---|
| 126130 | #define BIFPLR3_2_LINK_CAP__PORT_NUMBER__SHIFT 0x18 |
|---|
| 126131 | #define BIFPLR3_2_LINK_CAP__LINK_SPEED_MASK 0x0000000FL |
|---|
| 126132 | #define BIFPLR3_2_LINK_CAP__LINK_WIDTH_MASK 0x000003F0L |
|---|
| 126133 | #define BIFPLR3_2_LINK_CAP__PM_SUPPORT_MASK 0x00000C00L |
|---|
| 126134 | #define BIFPLR3_2_LINK_CAP__L0S_EXIT_LATENCY_MASK 0x00007000L |
|---|
| 126135 | #define BIFPLR3_2_LINK_CAP__L1_EXIT_LATENCY_MASK 0x00038000L |
|---|
| 126136 | #define BIFPLR3_2_LINK_CAP__CLOCK_POWER_MANAGEMENT_MASK 0x00040000L |
|---|
| 126137 | #define BIFPLR3_2_LINK_CAP__SURPRISE_DOWN_ERR_REPORTING_MASK 0x00080000L |
|---|
| 126138 | #define BIFPLR3_2_LINK_CAP__DL_ACTIVE_REPORTING_CAPABLE_MASK 0x00100000L |
|---|
| 126139 | #define BIFPLR3_2_LINK_CAP__LINK_BW_NOTIFICATION_CAP_MASK 0x00200000L |
|---|
| 126140 | #define BIFPLR3_2_LINK_CAP__ASPM_OPTIONALITY_COMPLIANCE_MASK 0x00400000L |
|---|
| 126141 | #define BIFPLR3_2_LINK_CAP__PORT_NUMBER_MASK 0xFF000000L |
|---|
| 126142 | //BIFPLR3_2_LINK_CNTL |
|---|
| 126143 | #define BIFPLR3_2_LINK_CNTL__PM_CONTROL__SHIFT 0x0 |
|---|
| 126144 | #define BIFPLR3_2_LINK_CNTL__PTM_PROP_DELAY_ADAPT_INTER_B__SHIFT 0x2 |
|---|
| 126145 | #define BIFPLR3_2_LINK_CNTL__READ_CPL_BOUNDARY__SHIFT 0x3 |
|---|
| 126146 | #define BIFPLR3_2_LINK_CNTL__LINK_DIS__SHIFT 0x4 |
|---|
| 126147 | #define BIFPLR3_2_LINK_CNTL__RETRAIN_LINK__SHIFT 0x5 |
|---|
| 126148 | #define BIFPLR3_2_LINK_CNTL__COMMON_CLOCK_CFG__SHIFT 0x6 |
|---|
| 126149 | #define BIFPLR3_2_LINK_CNTL__EXTENDED_SYNC__SHIFT 0x7 |
|---|
| 126150 | #define BIFPLR3_2_LINK_CNTL__CLOCK_POWER_MANAGEMENT_EN__SHIFT 0x8 |
|---|
| 126151 | #define BIFPLR3_2_LINK_CNTL__HW_AUTONOMOUS_WIDTH_DISABLE__SHIFT 0x9 |
|---|
| 126152 | #define BIFPLR3_2_LINK_CNTL__LINK_BW_MANAGEMENT_INT_EN__SHIFT 0xa |
|---|
| 126153 | #define BIFPLR3_2_LINK_CNTL__LINK_AUTONOMOUS_BW_INT_EN__SHIFT 0xb |
|---|
| 126154 | #define BIFPLR3_2_LINK_CNTL__DRS_SIGNALING_CONTROL__SHIFT 0xe |
|---|
| 126155 | #define BIFPLR3_2_LINK_CNTL__PM_CONTROL_MASK 0x0003L |
|---|
| 126156 | #define BIFPLR3_2_LINK_CNTL__PTM_PROP_DELAY_ADAPT_INTER_B_MASK 0x0004L |
|---|
| 126157 | #define BIFPLR3_2_LINK_CNTL__READ_CPL_BOUNDARY_MASK 0x0008L |
|---|
| 126158 | #define BIFPLR3_2_LINK_CNTL__LINK_DIS_MASK 0x0010L |
|---|
| 126159 | #define BIFPLR3_2_LINK_CNTL__RETRAIN_LINK_MASK 0x0020L |
|---|
| 126160 | #define BIFPLR3_2_LINK_CNTL__COMMON_CLOCK_CFG_MASK 0x0040L |
|---|
| 126161 | #define BIFPLR3_2_LINK_CNTL__EXTENDED_SYNC_MASK 0x0080L |
|---|
| 126162 | #define BIFPLR3_2_LINK_CNTL__CLOCK_POWER_MANAGEMENT_EN_MASK 0x0100L |
|---|
| 126163 | #define BIFPLR3_2_LINK_CNTL__HW_AUTONOMOUS_WIDTH_DISABLE_MASK 0x0200L |
|---|
| 126164 | #define BIFPLR3_2_LINK_CNTL__LINK_BW_MANAGEMENT_INT_EN_MASK 0x0400L |
|---|
| 126165 | #define BIFPLR3_2_LINK_CNTL__LINK_AUTONOMOUS_BW_INT_EN_MASK 0x0800L |
|---|
| 126166 | #define BIFPLR3_2_LINK_CNTL__DRS_SIGNALING_CONTROL_MASK 0xC000L |
|---|
| 126167 | //BIFPLR3_2_LINK_STATUS |
|---|
| 126168 | #define BIFPLR3_2_LINK_STATUS__CURRENT_LINK_SPEED__SHIFT 0x0 |
|---|
| 126169 | #define BIFPLR3_2_LINK_STATUS__NEGOTIATED_LINK_WIDTH__SHIFT 0x4 |
|---|
| 126170 | #define BIFPLR3_2_LINK_STATUS__LINK_TRAINING__SHIFT 0xb |
|---|
| 126171 | #define BIFPLR3_2_LINK_STATUS__SLOT_CLOCK_CFG__SHIFT 0xc |
|---|
| 126172 | #define BIFPLR3_2_LINK_STATUS__DL_ACTIVE__SHIFT 0xd |
|---|
| 126173 | #define BIFPLR3_2_LINK_STATUS__LINK_BW_MANAGEMENT_STATUS__SHIFT 0xe |
|---|
| 126174 | #define BIFPLR3_2_LINK_STATUS__LINK_AUTONOMOUS_BW_STATUS__SHIFT 0xf |
|---|
| 126175 | #define BIFPLR3_2_LINK_STATUS__CURRENT_LINK_SPEED_MASK 0x000FL |
|---|
| 126176 | #define BIFPLR3_2_LINK_STATUS__NEGOTIATED_LINK_WIDTH_MASK 0x03F0L |
|---|
| 126177 | #define BIFPLR3_2_LINK_STATUS__LINK_TRAINING_MASK 0x0800L |
|---|
| 126178 | #define BIFPLR3_2_LINK_STATUS__SLOT_CLOCK_CFG_MASK 0x1000L |
|---|
| 126179 | #define BIFPLR3_2_LINK_STATUS__DL_ACTIVE_MASK 0x2000L |
|---|
| 126180 | #define BIFPLR3_2_LINK_STATUS__LINK_BW_MANAGEMENT_STATUS_MASK 0x4000L |
|---|
| 126181 | #define BIFPLR3_2_LINK_STATUS__LINK_AUTONOMOUS_BW_STATUS_MASK 0x8000L |
|---|
| 126182 | //BIFPLR3_2_SLOT_CAP |
|---|
| 126183 | #define BIFPLR3_2_SLOT_CAP__ATTN_BUTTON_PRESENT__SHIFT 0x0 |
|---|
| 126184 | #define BIFPLR3_2_SLOT_CAP__PWR_CONTROLLER_PRESENT__SHIFT 0x1 |
|---|
| 126185 | #define BIFPLR3_2_SLOT_CAP__MRL_SENSOR_PRESENT__SHIFT 0x2 |
|---|
| 126186 | #define BIFPLR3_2_SLOT_CAP__ATTN_INDICATOR_PRESENT__SHIFT 0x3 |
|---|
| 126187 | #define BIFPLR3_2_SLOT_CAP__PWR_INDICATOR_PRESENT__SHIFT 0x4 |
|---|
| 126188 | #define BIFPLR3_2_SLOT_CAP__HOTPLUG_SURPRISE__SHIFT 0x5 |
|---|
| 126189 | #define BIFPLR3_2_SLOT_CAP__HOTPLUG_CAPABLE__SHIFT 0x6 |
|---|
| 126190 | #define BIFPLR3_2_SLOT_CAP__SLOT_PWR_LIMIT_VALUE__SHIFT 0x7 |
|---|
| 126191 | #define BIFPLR3_2_SLOT_CAP__SLOT_PWR_LIMIT_SCALE__SHIFT 0xf |
|---|
| 126192 | #define BIFPLR3_2_SLOT_CAP__ELECTROMECH_INTERLOCK_PRESENT__SHIFT 0x11 |
|---|
| 126193 | #define BIFPLR3_2_SLOT_CAP__NO_COMMAND_COMPLETED_SUPPORTED__SHIFT 0x12 |
|---|
| 126194 | #define BIFPLR3_2_SLOT_CAP__PHYSICAL_SLOT_NUM__SHIFT 0x13 |
|---|
| 126195 | #define BIFPLR3_2_SLOT_CAP__ATTN_BUTTON_PRESENT_MASK 0x00000001L |
|---|
| 126196 | #define BIFPLR3_2_SLOT_CAP__PWR_CONTROLLER_PRESENT_MASK 0x00000002L |
|---|
| 126197 | #define BIFPLR3_2_SLOT_CAP__MRL_SENSOR_PRESENT_MASK 0x00000004L |
|---|
| 126198 | #define BIFPLR3_2_SLOT_CAP__ATTN_INDICATOR_PRESENT_MASK 0x00000008L |
|---|
| 126199 | #define BIFPLR3_2_SLOT_CAP__PWR_INDICATOR_PRESENT_MASK 0x00000010L |
|---|
| 126200 | #define BIFPLR3_2_SLOT_CAP__HOTPLUG_SURPRISE_MASK 0x00000020L |
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| 126201 | #define BIFPLR3_2_SLOT_CAP__HOTPLUG_CAPABLE_MASK 0x00000040L |
|---|
| 126202 | #define BIFPLR3_2_SLOT_CAP__SLOT_PWR_LIMIT_VALUE_MASK 0x00007F80L |
|---|
| 126203 | #define BIFPLR3_2_SLOT_CAP__SLOT_PWR_LIMIT_SCALE_MASK 0x00018000L |
|---|
| 126204 | #define BIFPLR3_2_SLOT_CAP__ELECTROMECH_INTERLOCK_PRESENT_MASK 0x00020000L |
|---|
| 126205 | #define BIFPLR3_2_SLOT_CAP__NO_COMMAND_COMPLETED_SUPPORTED_MASK 0x00040000L |
|---|
| 126206 | #define BIFPLR3_2_SLOT_CAP__PHYSICAL_SLOT_NUM_MASK 0xFFF80000L |
|---|
| 126207 | //BIFPLR3_2_SLOT_CNTL |
|---|
| 126208 | #define BIFPLR3_2_SLOT_CNTL__ATTN_BUTTON_PRESSED_EN__SHIFT 0x0 |
|---|
| 126209 | #define BIFPLR3_2_SLOT_CNTL__PWR_FAULT_DETECTED_EN__SHIFT 0x1 |
|---|
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|---|
| 126211 | #define BIFPLR3_2_SLOT_CNTL__PRESENCE_DETECT_CHANGED_EN__SHIFT 0x3 |
|---|
| 126212 | #define BIFPLR3_2_SLOT_CNTL__COMMAND_COMPLETED_INTR_EN__SHIFT 0x4 |
|---|
| 126213 | #define BIFPLR3_2_SLOT_CNTL__HOTPLUG_INTR_EN__SHIFT 0x5 |
|---|
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|---|
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|---|
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|---|
| 126217 | #define BIFPLR3_2_SLOT_CNTL__ELECTROMECH_INTERLOCK_CNTL__SHIFT 0xb |
|---|
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| 126219 | #define BIFPLR3_2_SLOT_CNTL__AUTO_SLOT_PWR_LIMIT_DISABLE__SHIFT 0xd |
|---|
| 126220 | #define BIFPLR3_2_SLOT_CNTL__INBAND_PD_DISABLE__SHIFT 0xe |
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| 126221 | #define BIFPLR3_2_SLOT_CNTL__ATTN_BUTTON_PRESSED_EN_MASK 0x0001L |
|---|
| 126222 | #define BIFPLR3_2_SLOT_CNTL__PWR_FAULT_DETECTED_EN_MASK 0x0002L |
|---|
| 126223 | #define BIFPLR3_2_SLOT_CNTL__MRL_SENSOR_CHANGED_EN_MASK 0x0004L |
|---|
| 126224 | #define BIFPLR3_2_SLOT_CNTL__PRESENCE_DETECT_CHANGED_EN_MASK 0x0008L |
|---|
| 126225 | #define BIFPLR3_2_SLOT_CNTL__COMMAND_COMPLETED_INTR_EN_MASK 0x0010L |
|---|
| 126226 | #define BIFPLR3_2_SLOT_CNTL__HOTPLUG_INTR_EN_MASK 0x0020L |
|---|
| 126227 | #define BIFPLR3_2_SLOT_CNTL__ATTN_INDICATOR_CNTL_MASK 0x00C0L |
|---|
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|---|
| 126229 | #define BIFPLR3_2_SLOT_CNTL__PWR_CONTROLLER_CNTL_MASK 0x0400L |
|---|
| 126230 | #define BIFPLR3_2_SLOT_CNTL__ELECTROMECH_INTERLOCK_CNTL_MASK 0x0800L |
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| 126231 | #define BIFPLR3_2_SLOT_CNTL__DL_STATE_CHANGED_EN_MASK 0x1000L |
|---|
| 126232 | #define BIFPLR3_2_SLOT_CNTL__AUTO_SLOT_PWR_LIMIT_DISABLE_MASK 0x2000L |
|---|
| 126233 | #define BIFPLR3_2_SLOT_CNTL__INBAND_PD_DISABLE_MASK 0x4000L |
|---|
| 126234 | //BIFPLR3_2_SLOT_STATUS |
|---|
| 126235 | #define BIFPLR3_2_SLOT_STATUS__ATTN_BUTTON_PRESSED__SHIFT 0x0 |
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| 126236 | #define BIFPLR3_2_SLOT_STATUS__PWR_FAULT_DETECTED__SHIFT 0x1 |
|---|
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|---|
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| 126239 | #define BIFPLR3_2_SLOT_STATUS__COMMAND_COMPLETED__SHIFT 0x4 |
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|---|
| 126241 | #define BIFPLR3_2_SLOT_STATUS__PRESENCE_DETECT_STATE__SHIFT 0x6 |
|---|
| 126242 | #define BIFPLR3_2_SLOT_STATUS__ELECTROMECH_INTERLOCK_STATUS__SHIFT 0x7 |
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| 126243 | #define BIFPLR3_2_SLOT_STATUS__DL_STATE_CHANGED__SHIFT 0x8 |
|---|
| 126244 | #define BIFPLR3_2_SLOT_STATUS__ATTN_BUTTON_PRESSED_MASK 0x0001L |
|---|
| 126245 | #define BIFPLR3_2_SLOT_STATUS__PWR_FAULT_DETECTED_MASK 0x0002L |
|---|
| 126246 | #define BIFPLR3_2_SLOT_STATUS__MRL_SENSOR_CHANGED_MASK 0x0004L |
|---|
| 126247 | #define BIFPLR3_2_SLOT_STATUS__PRESENCE_DETECT_CHANGED_MASK 0x0008L |
|---|
| 126248 | #define BIFPLR3_2_SLOT_STATUS__COMMAND_COMPLETED_MASK 0x0010L |
|---|
| 126249 | #define BIFPLR3_2_SLOT_STATUS__MRL_SENSOR_STATE_MASK 0x0020L |
|---|
| 126250 | #define BIFPLR3_2_SLOT_STATUS__PRESENCE_DETECT_STATE_MASK 0x0040L |
|---|
| 126251 | #define BIFPLR3_2_SLOT_STATUS__ELECTROMECH_INTERLOCK_STATUS_MASK 0x0080L |
|---|
| 126252 | #define BIFPLR3_2_SLOT_STATUS__DL_STATE_CHANGED_MASK 0x0100L |
|---|
| 126253 | //BIFPLR3_2_ROOT_CNTL |
|---|
| 126254 | #define BIFPLR3_2_ROOT_CNTL__SERR_ON_CORR_ERR_EN__SHIFT 0x0 |
|---|
| 126255 | #define BIFPLR3_2_ROOT_CNTL__SERR_ON_NONFATAL_ERR_EN__SHIFT 0x1 |
|---|
| 126256 | #define BIFPLR3_2_ROOT_CNTL__SERR_ON_FATAL_ERR_EN__SHIFT 0x2 |
|---|
| 126257 | #define BIFPLR3_2_ROOT_CNTL__PM_INTERRUPT_EN__SHIFT 0x3 |
|---|
| 126258 | #define BIFPLR3_2_ROOT_CNTL__CRS_SOFTWARE_VISIBILITY_EN__SHIFT 0x4 |
|---|
| 126259 | #define BIFPLR3_2_ROOT_CNTL__SERR_ON_CORR_ERR_EN_MASK 0x0001L |
|---|
| 126260 | #define BIFPLR3_2_ROOT_CNTL__SERR_ON_NONFATAL_ERR_EN_MASK 0x0002L |
|---|
| 126261 | #define BIFPLR3_2_ROOT_CNTL__SERR_ON_FATAL_ERR_EN_MASK 0x0004L |
|---|
| 126262 | #define BIFPLR3_2_ROOT_CNTL__PM_INTERRUPT_EN_MASK 0x0008L |
|---|
| 126263 | #define BIFPLR3_2_ROOT_CNTL__CRS_SOFTWARE_VISIBILITY_EN_MASK 0x0010L |
|---|
| 126264 | //BIFPLR3_2_ROOT_CAP |
|---|
| 126265 | #define BIFPLR3_2_ROOT_CAP__CRS_SOFTWARE_VISIBILITY__SHIFT 0x0 |
|---|
| 126266 | #define BIFPLR3_2_ROOT_CAP__CRS_SOFTWARE_VISIBILITY_MASK 0x0001L |
|---|
| 126267 | //BIFPLR3_2_ROOT_STATUS |
|---|
| 126268 | #define BIFPLR3_2_ROOT_STATUS__PME_REQUESTOR_ID__SHIFT 0x0 |
|---|
| 126269 | #define BIFPLR3_2_ROOT_STATUS__PME_STATUS__SHIFT 0x10 |
|---|
| 126270 | #define BIFPLR3_2_ROOT_STATUS__PME_PENDING__SHIFT 0x11 |
|---|
| 126271 | #define BIFPLR3_2_ROOT_STATUS__PME_REQUESTOR_ID_MASK 0x0000FFFFL |
|---|
| 126272 | #define BIFPLR3_2_ROOT_STATUS__PME_STATUS_MASK 0x00010000L |
|---|
| 126273 | #define BIFPLR3_2_ROOT_STATUS__PME_PENDING_MASK 0x00020000L |
|---|
| 126274 | //BIFPLR3_2_DEVICE_CAP2 |
|---|
| 126275 | #define BIFPLR3_2_DEVICE_CAP2__CPL_TIMEOUT_RANGE_SUPPORTED__SHIFT 0x0 |
|---|
| 126276 | #define BIFPLR3_2_DEVICE_CAP2__CPL_TIMEOUT_DIS_SUPPORTED__SHIFT 0x4 |
|---|
| 126277 | #define BIFPLR3_2_DEVICE_CAP2__ARI_FORWARDING_SUPPORTED__SHIFT 0x5 |
|---|
| 126278 | #define BIFPLR3_2_DEVICE_CAP2__ATOMICOP_ROUTING_SUPPORTED__SHIFT 0x6 |
|---|
| 126279 | #define BIFPLR3_2_DEVICE_CAP2__ATOMICOP_32CMPLT_SUPPORTED__SHIFT 0x7 |
|---|
| 126280 | #define BIFPLR3_2_DEVICE_CAP2__ATOMICOP_64CMPLT_SUPPORTED__SHIFT 0x8 |
|---|
| 126281 | #define BIFPLR3_2_DEVICE_CAP2__CAS128_CMPLT_SUPPORTED__SHIFT 0x9 |
|---|
| 126282 | #define BIFPLR3_2_DEVICE_CAP2__NO_RO_ENABLED_P2P_PASSING__SHIFT 0xa |
|---|
| 126283 | #define BIFPLR3_2_DEVICE_CAP2__LTR_SUPPORTED__SHIFT 0xb |
|---|
| 126284 | #define BIFPLR3_2_DEVICE_CAP2__TPH_CPLR_SUPPORTED__SHIFT 0xc |
|---|
| 126285 | #define BIFPLR3_2_DEVICE_CAP2__LN_SYSTEM_CLS__SHIFT 0xe |
|---|
| 126286 | #define BIFPLR3_2_DEVICE_CAP2__TEN_BIT_TAG_COMPLETER_SUPPORTED__SHIFT 0x10 |
|---|
| 126287 | #define BIFPLR3_2_DEVICE_CAP2__TEN_BIT_TAG_REQUESTER_SUPPORTED__SHIFT 0x11 |
|---|
| 126288 | #define BIFPLR3_2_DEVICE_CAP2__OBFF_SUPPORTED__SHIFT 0x12 |
|---|
| 126289 | #define BIFPLR3_2_DEVICE_CAP2__EXTENDED_FMT_FIELD_SUPPORTED__SHIFT 0x14 |
|---|
| 126290 | #define BIFPLR3_2_DEVICE_CAP2__END_END_TLP_PREFIX_SUPPORTED__SHIFT 0x15 |
|---|
| 126291 | #define BIFPLR3_2_DEVICE_CAP2__MAX_END_END_TLP_PREFIXES__SHIFT 0x16 |
|---|
| 126292 | #define BIFPLR3_2_DEVICE_CAP2__EMER_POWER_REDUCTION_SUPPORTED__SHIFT 0x18 |
|---|
| 126293 | #define BIFPLR3_2_DEVICE_CAP2__EMER_POWER_REDUCTION_INIT_REQ__SHIFT 0x1a |
|---|
| 126294 | #define BIFPLR3_2_DEVICE_CAP2__FRS_SUPPORTED__SHIFT 0x1f |
|---|
| 126295 | #define BIFPLR3_2_DEVICE_CAP2__CPL_TIMEOUT_RANGE_SUPPORTED_MASK 0x0000000FL |
|---|
| 126296 | #define BIFPLR3_2_DEVICE_CAP2__CPL_TIMEOUT_DIS_SUPPORTED_MASK 0x00000010L |
|---|
| 126297 | #define BIFPLR3_2_DEVICE_CAP2__ARI_FORWARDING_SUPPORTED_MASK 0x00000020L |
|---|
| 126298 | #define BIFPLR3_2_DEVICE_CAP2__ATOMICOP_ROUTING_SUPPORTED_MASK 0x00000040L |
|---|
| 126299 | #define BIFPLR3_2_DEVICE_CAP2__ATOMICOP_32CMPLT_SUPPORTED_MASK 0x00000080L |
|---|
| 126300 | #define BIFPLR3_2_DEVICE_CAP2__ATOMICOP_64CMPLT_SUPPORTED_MASK 0x00000100L |
|---|
| 126301 | #define BIFPLR3_2_DEVICE_CAP2__CAS128_CMPLT_SUPPORTED_MASK 0x00000200L |
|---|
| 126302 | #define BIFPLR3_2_DEVICE_CAP2__NO_RO_ENABLED_P2P_PASSING_MASK 0x00000400L |
|---|
| 126303 | #define BIFPLR3_2_DEVICE_CAP2__LTR_SUPPORTED_MASK 0x00000800L |
|---|
| 126304 | #define BIFPLR3_2_DEVICE_CAP2__TPH_CPLR_SUPPORTED_MASK 0x00003000L |
|---|
| 126305 | #define BIFPLR3_2_DEVICE_CAP2__LN_SYSTEM_CLS_MASK 0x0000C000L |
|---|
| 126306 | #define BIFPLR3_2_DEVICE_CAP2__TEN_BIT_TAG_COMPLETER_SUPPORTED_MASK 0x00010000L |
|---|
| 126307 | #define BIFPLR3_2_DEVICE_CAP2__TEN_BIT_TAG_REQUESTER_SUPPORTED_MASK 0x00020000L |
|---|
| 126308 | #define BIFPLR3_2_DEVICE_CAP2__OBFF_SUPPORTED_MASK 0x000C0000L |
|---|
| 126309 | #define BIFPLR3_2_DEVICE_CAP2__EXTENDED_FMT_FIELD_SUPPORTED_MASK 0x00100000L |
|---|
| 126310 | #define BIFPLR3_2_DEVICE_CAP2__END_END_TLP_PREFIX_SUPPORTED_MASK 0x00200000L |
|---|
| 126311 | #define BIFPLR3_2_DEVICE_CAP2__MAX_END_END_TLP_PREFIXES_MASK 0x00C00000L |
|---|
| 126312 | #define BIFPLR3_2_DEVICE_CAP2__EMER_POWER_REDUCTION_SUPPORTED_MASK 0x03000000L |
|---|
| 126313 | #define BIFPLR3_2_DEVICE_CAP2__EMER_POWER_REDUCTION_INIT_REQ_MASK 0x04000000L |
|---|
| 126314 | #define BIFPLR3_2_DEVICE_CAP2__FRS_SUPPORTED_MASK 0x80000000L |
|---|
| 126315 | //BIFPLR3_2_DEVICE_CNTL2 |
|---|
| 126316 | #define BIFPLR3_2_DEVICE_CNTL2__CPL_TIMEOUT_VALUE__SHIFT 0x0 |
|---|
| 126317 | #define BIFPLR3_2_DEVICE_CNTL2__CPL_TIMEOUT_DIS__SHIFT 0x4 |
|---|
| 126318 | #define BIFPLR3_2_DEVICE_CNTL2__ARI_FORWARDING_EN__SHIFT 0x5 |
|---|
| 126319 | #define BIFPLR3_2_DEVICE_CNTL2__ATOMICOP_REQUEST_EN__SHIFT 0x6 |
|---|
| 126320 | #define BIFPLR3_2_DEVICE_CNTL2__ATOMICOP_EGRESS_BLOCKING__SHIFT 0x7 |
|---|
| 126321 | #define BIFPLR3_2_DEVICE_CNTL2__IDO_REQUEST_ENABLE__SHIFT 0x8 |
|---|
| 126322 | #define BIFPLR3_2_DEVICE_CNTL2__IDO_COMPLETION_ENABLE__SHIFT 0x9 |
|---|
| 126323 | #define BIFPLR3_2_DEVICE_CNTL2__LTR_EN__SHIFT 0xa |
|---|
| 126324 | #define BIFPLR3_2_DEVICE_CNTL2__EMER_POWER_REDUCTION_REQUEST__SHIFT 0xb |
|---|
| 126325 | #define BIFPLR3_2_DEVICE_CNTL2__TEN_BIT_TAG_REQUESTER_ENABLE__SHIFT 0xc |
|---|
| 126326 | #define BIFPLR3_2_DEVICE_CNTL2__OBFF_EN__SHIFT 0xd |
|---|
| 126327 | #define BIFPLR3_2_DEVICE_CNTL2__END_END_TLP_PREFIX_BLOCKING__SHIFT 0xf |
|---|
| 126328 | #define BIFPLR3_2_DEVICE_CNTL2__CPL_TIMEOUT_VALUE_MASK 0x000FL |
|---|
| 126329 | #define BIFPLR3_2_DEVICE_CNTL2__CPL_TIMEOUT_DIS_MASK 0x0010L |
|---|
| 126330 | #define BIFPLR3_2_DEVICE_CNTL2__ARI_FORWARDING_EN_MASK 0x0020L |
|---|
| 126331 | #define BIFPLR3_2_DEVICE_CNTL2__ATOMICOP_REQUEST_EN_MASK 0x0040L |
|---|
| 126332 | #define BIFPLR3_2_DEVICE_CNTL2__ATOMICOP_EGRESS_BLOCKING_MASK 0x0080L |
|---|
| 126333 | #define BIFPLR3_2_DEVICE_CNTL2__IDO_REQUEST_ENABLE_MASK 0x0100L |
|---|
| 126334 | #define BIFPLR3_2_DEVICE_CNTL2__IDO_COMPLETION_ENABLE_MASK 0x0200L |
|---|
| 126335 | #define BIFPLR3_2_DEVICE_CNTL2__LTR_EN_MASK 0x0400L |
|---|
| 126336 | #define BIFPLR3_2_DEVICE_CNTL2__EMER_POWER_REDUCTION_REQUEST_MASK 0x0800L |
|---|
| 126337 | #define BIFPLR3_2_DEVICE_CNTL2__TEN_BIT_TAG_REQUESTER_ENABLE_MASK 0x1000L |
|---|
| 126338 | #define BIFPLR3_2_DEVICE_CNTL2__OBFF_EN_MASK 0x6000L |
|---|
| 126339 | #define BIFPLR3_2_DEVICE_CNTL2__END_END_TLP_PREFIX_BLOCKING_MASK 0x8000L |
|---|
| 126340 | //BIFPLR3_2_DEVICE_STATUS2 |
|---|
| 126341 | #define BIFPLR3_2_DEVICE_STATUS2__RESERVED__SHIFT 0x0 |
|---|
| 126342 | #define BIFPLR3_2_DEVICE_STATUS2__RESERVED_MASK 0xFFFFL |
|---|
| 126343 | //BIFPLR3_2_LINK_CAP2 |
|---|
| 126344 | #define BIFPLR3_2_LINK_CAP2__SUPPORTED_LINK_SPEED__SHIFT 0x1 |
|---|
| 126345 | #define BIFPLR3_2_LINK_CAP2__CROSSLINK_SUPPORTED__SHIFT 0x8 |
|---|
| 126346 | #define BIFPLR3_2_LINK_CAP2__LOWER_SKP_OS_GEN_SUPPORT__SHIFT 0x9 |
|---|
| 126347 | #define BIFPLR3_2_LINK_CAP2__LOWER_SKP_OS_RCV_SUPPORT__SHIFT 0x10 |
|---|
| 126348 | #define BIFPLR3_2_LINK_CAP2__RTM1_PRESENCE_DET_SUPPORT__SHIFT 0x17 |
|---|
| 126349 | #define BIFPLR3_2_LINK_CAP2__RTM2_PRESENCE_DET_SUPPORT__SHIFT 0x18 |
|---|
| 126350 | #define BIFPLR3_2_LINK_CAP2__DRS_SUPPORTED__SHIFT 0x1f |
|---|
| 126351 | #define BIFPLR3_2_LINK_CAP2__SUPPORTED_LINK_SPEED_MASK 0x000000FEL |
|---|
| 126352 | #define BIFPLR3_2_LINK_CAP2__CROSSLINK_SUPPORTED_MASK 0x00000100L |
|---|
| 126353 | #define BIFPLR3_2_LINK_CAP2__LOWER_SKP_OS_GEN_SUPPORT_MASK 0x0000FE00L |
|---|
| 126354 | #define BIFPLR3_2_LINK_CAP2__LOWER_SKP_OS_RCV_SUPPORT_MASK 0x007F0000L |
|---|
| 126355 | #define BIFPLR3_2_LINK_CAP2__RTM1_PRESENCE_DET_SUPPORT_MASK 0x00800000L |
|---|
| 126356 | #define BIFPLR3_2_LINK_CAP2__RTM2_PRESENCE_DET_SUPPORT_MASK 0x01000000L |
|---|
| 126357 | #define BIFPLR3_2_LINK_CAP2__DRS_SUPPORTED_MASK 0x80000000L |
|---|
| 126358 | //BIFPLR3_2_LINK_CNTL2 |
|---|
| 126359 | #define BIFPLR3_2_LINK_CNTL2__TARGET_LINK_SPEED__SHIFT 0x0 |
|---|
| 126360 | #define BIFPLR3_2_LINK_CNTL2__ENTER_COMPLIANCE__SHIFT 0x4 |
|---|
| 126361 | #define BIFPLR3_2_LINK_CNTL2__HW_AUTONOMOUS_SPEED_DISABLE__SHIFT 0x5 |
|---|
| 126362 | #define BIFPLR3_2_LINK_CNTL2__SELECTABLE_DEEMPHASIS__SHIFT 0x6 |
|---|
| 126363 | #define BIFPLR3_2_LINK_CNTL2__XMIT_MARGIN__SHIFT 0x7 |
|---|
| 126364 | #define BIFPLR3_2_LINK_CNTL2__ENTER_MOD_COMPLIANCE__SHIFT 0xa |
|---|
| 126365 | #define BIFPLR3_2_LINK_CNTL2__COMPLIANCE_SOS__SHIFT 0xb |
|---|
| 126366 | #define BIFPLR3_2_LINK_CNTL2__COMPLIANCE_DEEMPHASIS__SHIFT 0xc |
|---|
| 126367 | #define BIFPLR3_2_LINK_CNTL2__TARGET_LINK_SPEED_MASK 0x000FL |
|---|
| 126368 | #define BIFPLR3_2_LINK_CNTL2__ENTER_COMPLIANCE_MASK 0x0010L |
|---|
| 126369 | #define BIFPLR3_2_LINK_CNTL2__HW_AUTONOMOUS_SPEED_DISABLE_MASK 0x0020L |
|---|
| 126370 | #define BIFPLR3_2_LINK_CNTL2__SELECTABLE_DEEMPHASIS_MASK 0x0040L |
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| 126371 | #define BIFPLR3_2_LINK_CNTL2__XMIT_MARGIN_MASK 0x0380L |
|---|
| 126372 | #define BIFPLR3_2_LINK_CNTL2__ENTER_MOD_COMPLIANCE_MASK 0x0400L |
|---|
| 126373 | #define BIFPLR3_2_LINK_CNTL2__COMPLIANCE_SOS_MASK 0x0800L |
|---|
| 126374 | #define BIFPLR3_2_LINK_CNTL2__COMPLIANCE_DEEMPHASIS_MASK 0xF000L |
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| 126375 | //BIFPLR3_2_LINK_STATUS2 |
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|---|
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|---|
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|---|
| 126383 | #define BIFPLR3_2_LINK_STATUS2__RTM2_PRESENCE_DET__SHIFT 0x7 |
|---|
| 126384 | #define BIFPLR3_2_LINK_STATUS2__CROSSLINK_RESOLUTION__SHIFT 0x8 |
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| 126387 | #define BIFPLR3_2_LINK_STATUS2__CUR_DEEMPHASIS_LEVEL_MASK 0x0001L |
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| 126388 | #define BIFPLR3_2_LINK_STATUS2__EQUALIZATION_COMPLETE_8GT_MASK 0x0002L |
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|---|
| 126391 | #define BIFPLR3_2_LINK_STATUS2__EQUALIZATION_PHASE3_SUCCESS_8GT_MASK 0x0010L |
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| 126392 | #define BIFPLR3_2_LINK_STATUS2__LINK_EQUALIZATION_REQUEST_8GT_MASK 0x0020L |
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| 126393 | #define BIFPLR3_2_LINK_STATUS2__RTM1_PRESENCE_DET_MASK 0x0040L |
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| 126394 | #define BIFPLR3_2_LINK_STATUS2__RTM2_PRESENCE_DET_MASK 0x0080L |
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| 126395 | #define BIFPLR3_2_LINK_STATUS2__CROSSLINK_RESOLUTION_MASK 0x0300L |
|---|
| 126396 | #define BIFPLR3_2_LINK_STATUS2__DOWNSTREAM_COMPONENT_PRESENCE_MASK 0x7000L |
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|---|
| 126398 | //BIFPLR3_2_SLOT_CAP2 |
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|---|
| 126400 | #define BIFPLR3_2_SLOT_CAP2__INBAND_PD_DISABLE_SUPPORTED_MASK 0x00000001L |
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|---|
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| 126405 | #define BIFPLR3_2_SLOT_STATUS2__RESERVED__SHIFT 0x0 |
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| 126406 | #define BIFPLR3_2_SLOT_STATUS2__RESERVED_MASK 0xFFFFL |
|---|
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|---|
| 126408 | #define BIFPLR3_2_MSI_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 126409 | #define BIFPLR3_2_MSI_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
|---|
| 126410 | #define BIFPLR3_2_MSI_CAP_LIST__CAP_ID_MASK 0x00FFL |
|---|
| 126411 | #define BIFPLR3_2_MSI_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
|---|
| 126412 | //BIFPLR3_2_MSI_MSG_CNTL |
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| 126413 | #define BIFPLR3_2_MSI_MSG_CNTL__MSI_EN__SHIFT 0x0 |
|---|
| 126414 | #define BIFPLR3_2_MSI_MSG_CNTL__MSI_MULTI_CAP__SHIFT 0x1 |
|---|
| 126415 | #define BIFPLR3_2_MSI_MSG_CNTL__MSI_MULTI_EN__SHIFT 0x4 |
|---|
| 126416 | #define BIFPLR3_2_MSI_MSG_CNTL__MSI_64BIT__SHIFT 0x7 |
|---|
| 126417 | #define BIFPLR3_2_MSI_MSG_CNTL__MSI_PERVECTOR_MASKING_CAP__SHIFT 0x8 |
|---|
| 126418 | #define BIFPLR3_2_MSI_MSG_CNTL__MSI_EXT_MSG_DATA_CAP__SHIFT 0x9 |
|---|
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|---|
| 126420 | #define BIFPLR3_2_MSI_MSG_CNTL__MSI_EN_MASK 0x0001L |
|---|
| 126421 | #define BIFPLR3_2_MSI_MSG_CNTL__MSI_MULTI_CAP_MASK 0x000EL |
|---|
| 126422 | #define BIFPLR3_2_MSI_MSG_CNTL__MSI_MULTI_EN_MASK 0x0070L |
|---|
| 126423 | #define BIFPLR3_2_MSI_MSG_CNTL__MSI_64BIT_MASK 0x0080L |
|---|
| 126424 | #define BIFPLR3_2_MSI_MSG_CNTL__MSI_PERVECTOR_MASKING_CAP_MASK 0x0100L |
|---|
| 126425 | #define BIFPLR3_2_MSI_MSG_CNTL__MSI_EXT_MSG_DATA_CAP_MASK 0x0200L |
|---|
| 126426 | #define BIFPLR3_2_MSI_MSG_CNTL__MSI_EXT_MSG_DATA_EN_MASK 0x0400L |
|---|
| 126427 | //BIFPLR3_2_MSI_MSG_ADDR_LO |
|---|
| 126428 | #define BIFPLR3_2_MSI_MSG_ADDR_LO__MSI_MSG_ADDR_LO__SHIFT 0x2 |
|---|
| 126429 | #define BIFPLR3_2_MSI_MSG_ADDR_LO__MSI_MSG_ADDR_LO_MASK 0xFFFFFFFCL |
|---|
| 126430 | //BIFPLR3_2_MSI_MSG_ADDR_HI |
|---|
| 126431 | #define BIFPLR3_2_MSI_MSG_ADDR_HI__MSI_MSG_ADDR_HI__SHIFT 0x0 |
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| 126432 | #define BIFPLR3_2_MSI_MSG_ADDR_HI__MSI_MSG_ADDR_HI_MASK 0xFFFFFFFFL |
|---|
| 126433 | //BIFPLR3_2_MSI_MSG_DATA |
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| 126435 | #define BIFPLR3_2_MSI_MSG_DATA__MSI_EXT_DATA__SHIFT 0x10 |
|---|
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|---|
| 126437 | #define BIFPLR3_2_MSI_MSG_DATA__MSI_EXT_DATA_MASK 0xFFFF0000L |
|---|
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| 126439 | #define BIFPLR3_2_MSI_MSG_DATA_64__MSI_DATA_64__SHIFT 0x0 |
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| 126441 | #define BIFPLR3_2_MSI_MSG_DATA_64__MSI_DATA_64_MASK 0x0000FFFFL |
|---|
| 126442 | #define BIFPLR3_2_MSI_MSG_DATA_64__MSI_EXT_DATA_64_MASK 0xFFFF0000L |
|---|
| 126443 | //BIFPLR3_2_SSID_CAP_LIST |
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| 126444 | #define BIFPLR3_2_SSID_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 126445 | #define BIFPLR3_2_SSID_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
|---|
| 126446 | #define BIFPLR3_2_SSID_CAP_LIST__CAP_ID_MASK 0x00FFL |
|---|
| 126447 | #define BIFPLR3_2_SSID_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
|---|
| 126448 | //BIFPLR3_2_SSID_CAP |
|---|
| 126449 | #define BIFPLR3_2_SSID_CAP__SUBSYSTEM_VENDOR_ID__SHIFT 0x0 |
|---|
| 126450 | #define BIFPLR3_2_SSID_CAP__SUBSYSTEM_ID__SHIFT 0x10 |
|---|
| 126451 | #define BIFPLR3_2_SSID_CAP__SUBSYSTEM_VENDOR_ID_MASK 0x0000FFFFL |
|---|
| 126452 | #define BIFPLR3_2_SSID_CAP__SUBSYSTEM_ID_MASK 0xFFFF0000L |
|---|
| 126453 | //BIFPLR3_2_MSI_MAP_CAP_LIST |
|---|
| 126454 | #define BIFPLR3_2_MSI_MAP_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 126455 | #define BIFPLR3_2_MSI_MAP_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
|---|
| 126456 | #define BIFPLR3_2_MSI_MAP_CAP_LIST__CAP_ID_MASK 0x00FFL |
|---|
| 126457 | #define BIFPLR3_2_MSI_MAP_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
|---|
| 126458 | //BIFPLR3_2_MSI_MAP_CAP |
|---|
| 126459 | #define BIFPLR3_2_MSI_MAP_CAP__EN__SHIFT 0x0 |
|---|
| 126460 | #define BIFPLR3_2_MSI_MAP_CAP__FIXD__SHIFT 0x1 |
|---|
| 126461 | #define BIFPLR3_2_MSI_MAP_CAP__CAP_TYPE__SHIFT 0xb |
|---|
| 126462 | #define BIFPLR3_2_MSI_MAP_CAP__EN_MASK 0x0001L |
|---|
| 126463 | #define BIFPLR3_2_MSI_MAP_CAP__FIXD_MASK 0x0002L |
|---|
| 126464 | #define BIFPLR3_2_MSI_MAP_CAP__CAP_TYPE_MASK 0xF800L |
|---|
| 126465 | //BIFPLR3_2_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST |
|---|
| 126466 | #define BIFPLR3_2_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 126467 | #define BIFPLR3_2_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 126468 | #define BIFPLR3_2_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 126469 | #define BIFPLR3_2_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 126470 | #define BIFPLR3_2_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 126471 | #define BIFPLR3_2_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 126472 | //BIFPLR3_2_PCIE_VENDOR_SPECIFIC_HDR |
|---|
| 126473 | #define BIFPLR3_2_PCIE_VENDOR_SPECIFIC_HDR__VSEC_ID__SHIFT 0x0 |
|---|
| 126474 | #define BIFPLR3_2_PCIE_VENDOR_SPECIFIC_HDR__VSEC_REV__SHIFT 0x10 |
|---|
| 126475 | #define BIFPLR3_2_PCIE_VENDOR_SPECIFIC_HDR__VSEC_LENGTH__SHIFT 0x14 |
|---|
| 126476 | #define BIFPLR3_2_PCIE_VENDOR_SPECIFIC_HDR__VSEC_ID_MASK 0x0000FFFFL |
|---|
| 126477 | #define BIFPLR3_2_PCIE_VENDOR_SPECIFIC_HDR__VSEC_REV_MASK 0x000F0000L |
|---|
| 126478 | #define BIFPLR3_2_PCIE_VENDOR_SPECIFIC_HDR__VSEC_LENGTH_MASK 0xFFF00000L |
|---|
| 126479 | //BIFPLR3_2_PCIE_VENDOR_SPECIFIC1 |
|---|
| 126480 | #define BIFPLR3_2_PCIE_VENDOR_SPECIFIC1__SCRATCH__SHIFT 0x0 |
|---|
| 126481 | #define BIFPLR3_2_PCIE_VENDOR_SPECIFIC1__SCRATCH_MASK 0xFFFFFFFFL |
|---|
| 126482 | //BIFPLR3_2_PCIE_VENDOR_SPECIFIC2 |
|---|
| 126483 | #define BIFPLR3_2_PCIE_VENDOR_SPECIFIC2__SCRATCH__SHIFT 0x0 |
|---|
| 126484 | #define BIFPLR3_2_PCIE_VENDOR_SPECIFIC2__SCRATCH_MASK 0xFFFFFFFFL |
|---|
| 126485 | //BIFPLR3_2_PCIE_VC_ENH_CAP_LIST |
|---|
| 126486 | #define BIFPLR3_2_PCIE_VC_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 126487 | #define BIFPLR3_2_PCIE_VC_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 126488 | #define BIFPLR3_2_PCIE_VC_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 126489 | #define BIFPLR3_2_PCIE_VC_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 126490 | #define BIFPLR3_2_PCIE_VC_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 126491 | #define BIFPLR3_2_PCIE_VC_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 126492 | //BIFPLR3_2_PCIE_PORT_VC_CAP_REG1 |
|---|
| 126493 | #define BIFPLR3_2_PCIE_PORT_VC_CAP_REG1__EXT_VC_COUNT__SHIFT 0x0 |
|---|
| 126494 | #define BIFPLR3_2_PCIE_PORT_VC_CAP_REG1__LOW_PRIORITY_EXT_VC_COUNT__SHIFT 0x4 |
|---|
| 126495 | #define BIFPLR3_2_PCIE_PORT_VC_CAP_REG1__REF_CLK__SHIFT 0x8 |
|---|
| 126496 | #define BIFPLR3_2_PCIE_PORT_VC_CAP_REG1__PORT_ARB_TABLE_ENTRY_SIZE__SHIFT 0xa |
|---|
| 126497 | #define BIFPLR3_2_PCIE_PORT_VC_CAP_REG1__EXT_VC_COUNT_MASK 0x00000007L |
|---|
| 126498 | #define BIFPLR3_2_PCIE_PORT_VC_CAP_REG1__LOW_PRIORITY_EXT_VC_COUNT_MASK 0x00000070L |
|---|
| 126499 | #define BIFPLR3_2_PCIE_PORT_VC_CAP_REG1__REF_CLK_MASK 0x00000300L |
|---|
| 126500 | #define BIFPLR3_2_PCIE_PORT_VC_CAP_REG1__PORT_ARB_TABLE_ENTRY_SIZE_MASK 0x00000C00L |
|---|
| 126501 | //BIFPLR3_2_PCIE_PORT_VC_CAP_REG2 |
|---|
| 126502 | #define BIFPLR3_2_PCIE_PORT_VC_CAP_REG2__VC_ARB_CAP__SHIFT 0x0 |
|---|
| 126503 | #define BIFPLR3_2_PCIE_PORT_VC_CAP_REG2__VC_ARB_TABLE_OFFSET__SHIFT 0x18 |
|---|
| 126504 | #define BIFPLR3_2_PCIE_PORT_VC_CAP_REG2__VC_ARB_CAP_MASK 0x000000FFL |
|---|
| 126505 | #define BIFPLR3_2_PCIE_PORT_VC_CAP_REG2__VC_ARB_TABLE_OFFSET_MASK 0xFF000000L |
|---|
| 126506 | //BIFPLR3_2_PCIE_PORT_VC_CNTL |
|---|
| 126507 | #define BIFPLR3_2_PCIE_PORT_VC_CNTL__LOAD_VC_ARB_TABLE__SHIFT 0x0 |
|---|
| 126508 | #define BIFPLR3_2_PCIE_PORT_VC_CNTL__VC_ARB_SELECT__SHIFT 0x1 |
|---|
| 126509 | #define BIFPLR3_2_PCIE_PORT_VC_CNTL__LOAD_VC_ARB_TABLE_MASK 0x0001L |
|---|
| 126510 | #define BIFPLR3_2_PCIE_PORT_VC_CNTL__VC_ARB_SELECT_MASK 0x000EL |
|---|
| 126511 | //BIFPLR3_2_PCIE_PORT_VC_STATUS |
|---|
| 126512 | #define BIFPLR3_2_PCIE_PORT_VC_STATUS__VC_ARB_TABLE_STATUS__SHIFT 0x0 |
|---|
| 126513 | #define BIFPLR3_2_PCIE_PORT_VC_STATUS__VC_ARB_TABLE_STATUS_MASK 0x0001L |
|---|
| 126514 | //BIFPLR3_2_PCIE_VC0_RESOURCE_CAP |
|---|
| 126515 | #define BIFPLR3_2_PCIE_VC0_RESOURCE_CAP__PORT_ARB_CAP__SHIFT 0x0 |
|---|
| 126516 | #define BIFPLR3_2_PCIE_VC0_RESOURCE_CAP__REJECT_SNOOP_TRANS__SHIFT 0xf |
|---|
| 126517 | #define BIFPLR3_2_PCIE_VC0_RESOURCE_CAP__MAX_TIME_SLOTS__SHIFT 0x10 |
|---|
| 126518 | #define BIFPLR3_2_PCIE_VC0_RESOURCE_CAP__PORT_ARB_TABLE_OFFSET__SHIFT 0x18 |
|---|
| 126519 | #define BIFPLR3_2_PCIE_VC0_RESOURCE_CAP__PORT_ARB_CAP_MASK 0x000000FFL |
|---|
| 126520 | #define BIFPLR3_2_PCIE_VC0_RESOURCE_CAP__REJECT_SNOOP_TRANS_MASK 0x00008000L |
|---|
| 126521 | #define BIFPLR3_2_PCIE_VC0_RESOURCE_CAP__MAX_TIME_SLOTS_MASK 0x007F0000L |
|---|
| 126522 | #define BIFPLR3_2_PCIE_VC0_RESOURCE_CAP__PORT_ARB_TABLE_OFFSET_MASK 0xFF000000L |
|---|
| 126523 | //BIFPLR3_2_PCIE_VC0_RESOURCE_CNTL |
|---|
| 126524 | #define BIFPLR3_2_PCIE_VC0_RESOURCE_CNTL__TC_VC_MAP_TC0__SHIFT 0x0 |
|---|
| 126525 | #define BIFPLR3_2_PCIE_VC0_RESOURCE_CNTL__TC_VC_MAP_TC1_7__SHIFT 0x1 |
|---|
| 126526 | #define BIFPLR3_2_PCIE_VC0_RESOURCE_CNTL__LOAD_PORT_ARB_TABLE__SHIFT 0x10 |
|---|
| 126527 | #define BIFPLR3_2_PCIE_VC0_RESOURCE_CNTL__PORT_ARB_SELECT__SHIFT 0x11 |
|---|
| 126528 | #define BIFPLR3_2_PCIE_VC0_RESOURCE_CNTL__VC_ID__SHIFT 0x18 |
|---|
| 126529 | #define BIFPLR3_2_PCIE_VC0_RESOURCE_CNTL__VC_ENABLE__SHIFT 0x1f |
|---|
| 126530 | #define BIFPLR3_2_PCIE_VC0_RESOURCE_CNTL__TC_VC_MAP_TC0_MASK 0x00000001L |
|---|
| 126531 | #define BIFPLR3_2_PCIE_VC0_RESOURCE_CNTL__TC_VC_MAP_TC1_7_MASK 0x000000FEL |
|---|
| 126532 | #define BIFPLR3_2_PCIE_VC0_RESOURCE_CNTL__LOAD_PORT_ARB_TABLE_MASK 0x00010000L |
|---|
| 126533 | #define BIFPLR3_2_PCIE_VC0_RESOURCE_CNTL__PORT_ARB_SELECT_MASK 0x000E0000L |
|---|
| 126534 | #define BIFPLR3_2_PCIE_VC0_RESOURCE_CNTL__VC_ID_MASK 0x07000000L |
|---|
| 126535 | #define BIFPLR3_2_PCIE_VC0_RESOURCE_CNTL__VC_ENABLE_MASK 0x80000000L |
|---|
| 126536 | //BIFPLR3_2_PCIE_VC0_RESOURCE_STATUS |
|---|
| 126537 | #define BIFPLR3_2_PCIE_VC0_RESOURCE_STATUS__PORT_ARB_TABLE_STATUS__SHIFT 0x0 |
|---|
| 126538 | #define BIFPLR3_2_PCIE_VC0_RESOURCE_STATUS__VC_NEGOTIATION_PENDING__SHIFT 0x1 |
|---|
| 126539 | #define BIFPLR3_2_PCIE_VC0_RESOURCE_STATUS__PORT_ARB_TABLE_STATUS_MASK 0x0001L |
|---|
| 126540 | #define BIFPLR3_2_PCIE_VC0_RESOURCE_STATUS__VC_NEGOTIATION_PENDING_MASK 0x0002L |
|---|
| 126541 | //BIFPLR3_2_PCIE_VC1_RESOURCE_CAP |
|---|
| 126542 | #define BIFPLR3_2_PCIE_VC1_RESOURCE_CAP__PORT_ARB_CAP__SHIFT 0x0 |
|---|
| 126543 | #define BIFPLR3_2_PCIE_VC1_RESOURCE_CAP__REJECT_SNOOP_TRANS__SHIFT 0xf |
|---|
| 126544 | #define BIFPLR3_2_PCIE_VC1_RESOURCE_CAP__MAX_TIME_SLOTS__SHIFT 0x10 |
|---|
| 126545 | #define BIFPLR3_2_PCIE_VC1_RESOURCE_CAP__PORT_ARB_TABLE_OFFSET__SHIFT 0x18 |
|---|
| 126546 | #define BIFPLR3_2_PCIE_VC1_RESOURCE_CAP__PORT_ARB_CAP_MASK 0x000000FFL |
|---|
| 126547 | #define BIFPLR3_2_PCIE_VC1_RESOURCE_CAP__REJECT_SNOOP_TRANS_MASK 0x00008000L |
|---|
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| 126701 | #define BIFPLR3_2_PCIE_CORR_ERR_STATUS__HDR_LOG_OVFL_STATUS__SHIFT 0xf |
|---|
| 126702 | #define BIFPLR3_2_PCIE_CORR_ERR_STATUS__RCV_ERR_STATUS_MASK 0x00000001L |
|---|
| 126703 | #define BIFPLR3_2_PCIE_CORR_ERR_STATUS__BAD_TLP_STATUS_MASK 0x00000040L |
|---|
| 126704 | #define BIFPLR3_2_PCIE_CORR_ERR_STATUS__BAD_DLLP_STATUS_MASK 0x00000080L |
|---|
| 126705 | #define BIFPLR3_2_PCIE_CORR_ERR_STATUS__REPLAY_NUM_ROLLOVER_STATUS_MASK 0x00000100L |
|---|
| 126706 | #define BIFPLR3_2_PCIE_CORR_ERR_STATUS__REPLAY_TIMER_TIMEOUT_STATUS_MASK 0x00001000L |
|---|
| 126707 | #define BIFPLR3_2_PCIE_CORR_ERR_STATUS__ADVISORY_NONFATAL_ERR_STATUS_MASK 0x00002000L |
|---|
| 126708 | #define BIFPLR3_2_PCIE_CORR_ERR_STATUS__CORR_INT_ERR_STATUS_MASK 0x00004000L |
|---|
| 126709 | #define BIFPLR3_2_PCIE_CORR_ERR_STATUS__HDR_LOG_OVFL_STATUS_MASK 0x00008000L |
|---|
| 126710 | //BIFPLR3_2_PCIE_CORR_ERR_MASK |
|---|
| 126711 | #define BIFPLR3_2_PCIE_CORR_ERR_MASK__RCV_ERR_MASK__SHIFT 0x0 |
|---|
| 126712 | #define BIFPLR3_2_PCIE_CORR_ERR_MASK__BAD_TLP_MASK__SHIFT 0x6 |
|---|
| 126713 | #define BIFPLR3_2_PCIE_CORR_ERR_MASK__BAD_DLLP_MASK__SHIFT 0x7 |
|---|
| 126714 | #define BIFPLR3_2_PCIE_CORR_ERR_MASK__REPLAY_NUM_ROLLOVER_MASK__SHIFT 0x8 |
|---|
| 126715 | #define BIFPLR3_2_PCIE_CORR_ERR_MASK__REPLAY_TIMER_TIMEOUT_MASK__SHIFT 0xc |
|---|
| 126716 | #define BIFPLR3_2_PCIE_CORR_ERR_MASK__ADVISORY_NONFATAL_ERR_MASK__SHIFT 0xd |
|---|
| 126717 | #define BIFPLR3_2_PCIE_CORR_ERR_MASK__CORR_INT_ERR_MASK__SHIFT 0xe |
|---|
| 126718 | #define BIFPLR3_2_PCIE_CORR_ERR_MASK__HDR_LOG_OVFL_MASK__SHIFT 0xf |
|---|
| 126719 | #define BIFPLR3_2_PCIE_CORR_ERR_MASK__RCV_ERR_MASK_MASK 0x00000001L |
|---|
| 126720 | #define BIFPLR3_2_PCIE_CORR_ERR_MASK__BAD_TLP_MASK_MASK 0x00000040L |
|---|
| 126721 | #define BIFPLR3_2_PCIE_CORR_ERR_MASK__BAD_DLLP_MASK_MASK 0x00000080L |
|---|
| 126722 | #define BIFPLR3_2_PCIE_CORR_ERR_MASK__REPLAY_NUM_ROLLOVER_MASK_MASK 0x00000100L |
|---|
| 126723 | #define BIFPLR3_2_PCIE_CORR_ERR_MASK__REPLAY_TIMER_TIMEOUT_MASK_MASK 0x00001000L |
|---|
| 126724 | #define BIFPLR3_2_PCIE_CORR_ERR_MASK__ADVISORY_NONFATAL_ERR_MASK_MASK 0x00002000L |
|---|
| 126725 | #define BIFPLR3_2_PCIE_CORR_ERR_MASK__CORR_INT_ERR_MASK_MASK 0x00004000L |
|---|
| 126726 | #define BIFPLR3_2_PCIE_CORR_ERR_MASK__HDR_LOG_OVFL_MASK_MASK 0x00008000L |
|---|
| 126727 | //BIFPLR3_2_PCIE_ADV_ERR_CAP_CNTL |
|---|
| 126728 | #define BIFPLR3_2_PCIE_ADV_ERR_CAP_CNTL__FIRST_ERR_PTR__SHIFT 0x0 |
|---|
| 126729 | #define BIFPLR3_2_PCIE_ADV_ERR_CAP_CNTL__ECRC_GEN_CAP__SHIFT 0x5 |
|---|
| 126730 | #define BIFPLR3_2_PCIE_ADV_ERR_CAP_CNTL__ECRC_GEN_EN__SHIFT 0x6 |
|---|
| 126731 | #define BIFPLR3_2_PCIE_ADV_ERR_CAP_CNTL__ECRC_CHECK_CAP__SHIFT 0x7 |
|---|
| 126732 | #define BIFPLR3_2_PCIE_ADV_ERR_CAP_CNTL__ECRC_CHECK_EN__SHIFT 0x8 |
|---|
| 126733 | #define BIFPLR3_2_PCIE_ADV_ERR_CAP_CNTL__MULTI_HDR_RECD_CAP__SHIFT 0x9 |
|---|
| 126734 | #define BIFPLR3_2_PCIE_ADV_ERR_CAP_CNTL__MULTI_HDR_RECD_EN__SHIFT 0xa |
|---|
| 126735 | #define BIFPLR3_2_PCIE_ADV_ERR_CAP_CNTL__TLP_PREFIX_LOG_PRESENT__SHIFT 0xb |
|---|
| 126736 | #define BIFPLR3_2_PCIE_ADV_ERR_CAP_CNTL__COMPLETION_TIMEOUT_LOG_CAPABLE__SHIFT 0xc |
|---|
| 126737 | #define BIFPLR3_2_PCIE_ADV_ERR_CAP_CNTL__FIRST_ERR_PTR_MASK 0x0000001FL |
|---|
| 126738 | #define BIFPLR3_2_PCIE_ADV_ERR_CAP_CNTL__ECRC_GEN_CAP_MASK 0x00000020L |
|---|
| 126739 | #define BIFPLR3_2_PCIE_ADV_ERR_CAP_CNTL__ECRC_GEN_EN_MASK 0x00000040L |
|---|
| 126740 | #define BIFPLR3_2_PCIE_ADV_ERR_CAP_CNTL__ECRC_CHECK_CAP_MASK 0x00000080L |
|---|
| 126741 | #define BIFPLR3_2_PCIE_ADV_ERR_CAP_CNTL__ECRC_CHECK_EN_MASK 0x00000100L |
|---|
| 126742 | #define BIFPLR3_2_PCIE_ADV_ERR_CAP_CNTL__MULTI_HDR_RECD_CAP_MASK 0x00000200L |
|---|
| 126743 | #define BIFPLR3_2_PCIE_ADV_ERR_CAP_CNTL__MULTI_HDR_RECD_EN_MASK 0x00000400L |
|---|
| 126744 | #define BIFPLR3_2_PCIE_ADV_ERR_CAP_CNTL__TLP_PREFIX_LOG_PRESENT_MASK 0x00000800L |
|---|
| 126745 | #define BIFPLR3_2_PCIE_ADV_ERR_CAP_CNTL__COMPLETION_TIMEOUT_LOG_CAPABLE_MASK 0x00001000L |
|---|
| 126746 | //BIFPLR3_2_PCIE_HDR_LOG0 |
|---|
| 126747 | #define BIFPLR3_2_PCIE_HDR_LOG0__TLP_HDR__SHIFT 0x0 |
|---|
| 126748 | #define BIFPLR3_2_PCIE_HDR_LOG0__TLP_HDR_MASK 0xFFFFFFFFL |
|---|
| 126749 | //BIFPLR3_2_PCIE_HDR_LOG1 |
|---|
| 126750 | #define BIFPLR3_2_PCIE_HDR_LOG1__TLP_HDR__SHIFT 0x0 |
|---|
| 126751 | #define BIFPLR3_2_PCIE_HDR_LOG1__TLP_HDR_MASK 0xFFFFFFFFL |
|---|
| 126752 | //BIFPLR3_2_PCIE_HDR_LOG2 |
|---|
| 126753 | #define BIFPLR3_2_PCIE_HDR_LOG2__TLP_HDR__SHIFT 0x0 |
|---|
| 126754 | #define BIFPLR3_2_PCIE_HDR_LOG2__TLP_HDR_MASK 0xFFFFFFFFL |
|---|
| 126755 | //BIFPLR3_2_PCIE_HDR_LOG3 |
|---|
| 126756 | #define BIFPLR3_2_PCIE_HDR_LOG3__TLP_HDR__SHIFT 0x0 |
|---|
| 126757 | #define BIFPLR3_2_PCIE_HDR_LOG3__TLP_HDR_MASK 0xFFFFFFFFL |
|---|
| 126758 | //BIFPLR3_2_PCIE_ROOT_ERR_CMD |
|---|
| 126759 | #define BIFPLR3_2_PCIE_ROOT_ERR_CMD__CORR_ERR_REP_EN__SHIFT 0x0 |
|---|
| 126760 | #define BIFPLR3_2_PCIE_ROOT_ERR_CMD__NONFATAL_ERR_REP_EN__SHIFT 0x1 |
|---|
| 126761 | #define BIFPLR3_2_PCIE_ROOT_ERR_CMD__FATAL_ERR_REP_EN__SHIFT 0x2 |
|---|
| 126762 | #define BIFPLR3_2_PCIE_ROOT_ERR_CMD__CORR_ERR_REP_EN_MASK 0x00000001L |
|---|
| 126763 | #define BIFPLR3_2_PCIE_ROOT_ERR_CMD__NONFATAL_ERR_REP_EN_MASK 0x00000002L |
|---|
| 126764 | #define BIFPLR3_2_PCIE_ROOT_ERR_CMD__FATAL_ERR_REP_EN_MASK 0x00000004L |
|---|
| 126765 | //BIFPLR3_2_PCIE_ROOT_ERR_STATUS |
|---|
| 126766 | #define BIFPLR3_2_PCIE_ROOT_ERR_STATUS__ERR_CORR_RCVD__SHIFT 0x0 |
|---|
| 126767 | #define BIFPLR3_2_PCIE_ROOT_ERR_STATUS__MULT_ERR_CORR_RCVD__SHIFT 0x1 |
|---|
| 126768 | #define BIFPLR3_2_PCIE_ROOT_ERR_STATUS__ERR_FATAL_NONFATAL_RCVD__SHIFT 0x2 |
|---|
| 126769 | #define BIFPLR3_2_PCIE_ROOT_ERR_STATUS__MULT_ERR_FATAL_NONFATAL_RCVD__SHIFT 0x3 |
|---|
| 126770 | #define BIFPLR3_2_PCIE_ROOT_ERR_STATUS__FIRST_UNCORRECTABLE_FATAL__SHIFT 0x4 |
|---|
| 126771 | #define BIFPLR3_2_PCIE_ROOT_ERR_STATUS__NONFATAL_ERROR_MSG_RCVD__SHIFT 0x5 |
|---|
| 126772 | #define BIFPLR3_2_PCIE_ROOT_ERR_STATUS__FATAL_ERROR_MSG_RCVD__SHIFT 0x6 |
|---|
| 126773 | #define BIFPLR3_2_PCIE_ROOT_ERR_STATUS__ERR_COR_SUBCLASS__SHIFT 0x7 |
|---|
| 126774 | #define BIFPLR3_2_PCIE_ROOT_ERR_STATUS__ADV_ERR_INT_MSG_NUM__SHIFT 0x1b |
|---|
| 126775 | #define BIFPLR3_2_PCIE_ROOT_ERR_STATUS__ERR_CORR_RCVD_MASK 0x00000001L |
|---|
| 126776 | #define BIFPLR3_2_PCIE_ROOT_ERR_STATUS__MULT_ERR_CORR_RCVD_MASK 0x00000002L |
|---|
| 126777 | #define BIFPLR3_2_PCIE_ROOT_ERR_STATUS__ERR_FATAL_NONFATAL_RCVD_MASK 0x00000004L |
|---|
| 126778 | #define BIFPLR3_2_PCIE_ROOT_ERR_STATUS__MULT_ERR_FATAL_NONFATAL_RCVD_MASK 0x00000008L |
|---|
| 126779 | #define BIFPLR3_2_PCIE_ROOT_ERR_STATUS__FIRST_UNCORRECTABLE_FATAL_MASK 0x00000010L |
|---|
| 126780 | #define BIFPLR3_2_PCIE_ROOT_ERR_STATUS__NONFATAL_ERROR_MSG_RCVD_MASK 0x00000020L |
|---|
| 126781 | #define BIFPLR3_2_PCIE_ROOT_ERR_STATUS__FATAL_ERROR_MSG_RCVD_MASK 0x00000040L |
|---|
| 126782 | #define BIFPLR3_2_PCIE_ROOT_ERR_STATUS__ERR_COR_SUBCLASS_MASK 0x00000180L |
|---|
| 126783 | #define BIFPLR3_2_PCIE_ROOT_ERR_STATUS__ADV_ERR_INT_MSG_NUM_MASK 0xF8000000L |
|---|
| 126784 | //BIFPLR3_2_PCIE_ERR_SRC_ID |
|---|
| 126785 | #define BIFPLR3_2_PCIE_ERR_SRC_ID__ERR_CORR_SRC_ID__SHIFT 0x0 |
|---|
| 126786 | #define BIFPLR3_2_PCIE_ERR_SRC_ID__ERR_FATAL_NONFATAL_SRC_ID__SHIFT 0x10 |
|---|
| 126787 | #define BIFPLR3_2_PCIE_ERR_SRC_ID__ERR_CORR_SRC_ID_MASK 0x0000FFFFL |
|---|
| 126788 | #define BIFPLR3_2_PCIE_ERR_SRC_ID__ERR_FATAL_NONFATAL_SRC_ID_MASK 0xFFFF0000L |
|---|
| 126789 | //BIFPLR3_2_PCIE_TLP_PREFIX_LOG0 |
|---|
| 126790 | #define BIFPLR3_2_PCIE_TLP_PREFIX_LOG0__TLP_PREFIX__SHIFT 0x0 |
|---|
| 126791 | #define BIFPLR3_2_PCIE_TLP_PREFIX_LOG0__TLP_PREFIX_MASK 0xFFFFFFFFL |
|---|
| 126792 | //BIFPLR3_2_PCIE_TLP_PREFIX_LOG1 |
|---|
| 126793 | #define BIFPLR3_2_PCIE_TLP_PREFIX_LOG1__TLP_PREFIX__SHIFT 0x0 |
|---|
| 126794 | #define BIFPLR3_2_PCIE_TLP_PREFIX_LOG1__TLP_PREFIX_MASK 0xFFFFFFFFL |
|---|
| 126795 | //BIFPLR3_2_PCIE_TLP_PREFIX_LOG2 |
|---|
| 126796 | #define BIFPLR3_2_PCIE_TLP_PREFIX_LOG2__TLP_PREFIX__SHIFT 0x0 |
|---|
| 126797 | #define BIFPLR3_2_PCIE_TLP_PREFIX_LOG2__TLP_PREFIX_MASK 0xFFFFFFFFL |
|---|
| 126798 | //BIFPLR3_2_PCIE_TLP_PREFIX_LOG3 |
|---|
| 126799 | #define BIFPLR3_2_PCIE_TLP_PREFIX_LOG3__TLP_PREFIX__SHIFT 0x0 |
|---|
| 126800 | #define BIFPLR3_2_PCIE_TLP_PREFIX_LOG3__TLP_PREFIX_MASK 0xFFFFFFFFL |
|---|
| 126801 | //BIFPLR3_2_PCIE_SECONDARY_ENH_CAP_LIST |
|---|
| 126802 | #define BIFPLR3_2_PCIE_SECONDARY_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 126803 | #define BIFPLR3_2_PCIE_SECONDARY_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 126804 | #define BIFPLR3_2_PCIE_SECONDARY_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 126805 | #define BIFPLR3_2_PCIE_SECONDARY_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 126806 | #define BIFPLR3_2_PCIE_SECONDARY_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 126807 | #define BIFPLR3_2_PCIE_SECONDARY_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 126808 | //BIFPLR3_2_PCIE_LINK_CNTL3 |
|---|
| 126809 | #define BIFPLR3_2_PCIE_LINK_CNTL3__PERFORM_EQUALIZATION__SHIFT 0x0 |
|---|
| 126810 | #define BIFPLR3_2_PCIE_LINK_CNTL3__LINK_EQUALIZATION_REQ_INT_EN__SHIFT 0x1 |
|---|
| 126811 | #define BIFPLR3_2_PCIE_LINK_CNTL3__ENABLE_LOWER_SKP_OS_GEN__SHIFT 0x9 |
|---|
| 126812 | #define BIFPLR3_2_PCIE_LINK_CNTL3__PERFORM_EQUALIZATION_MASK 0x00000001L |
|---|
| 126813 | #define BIFPLR3_2_PCIE_LINK_CNTL3__LINK_EQUALIZATION_REQ_INT_EN_MASK 0x00000002L |
|---|
| 126814 | #define BIFPLR3_2_PCIE_LINK_CNTL3__ENABLE_LOWER_SKP_OS_GEN_MASK 0x0000FE00L |
|---|
| 126815 | //BIFPLR3_2_PCIE_LANE_ERROR_STATUS |
|---|
| 126816 | #define BIFPLR3_2_PCIE_LANE_ERROR_STATUS__LANE_ERROR_STATUS_BITS__SHIFT 0x0 |
|---|
| 126817 | #define BIFPLR3_2_PCIE_LANE_ERROR_STATUS__LANE_ERROR_STATUS_BITS_MASK 0x0000FFFFL |
|---|
| 126818 | //BIFPLR3_2_PCIE_LANE_0_EQUALIZATION_CNTL |
|---|
| 126819 | #define BIFPLR3_2_PCIE_LANE_0_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET__SHIFT 0x0 |
|---|
| 126820 | #define BIFPLR3_2_PCIE_LANE_0_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT__SHIFT 0x4 |
|---|
| 126821 | #define BIFPLR3_2_PCIE_LANE_0_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET__SHIFT 0x8 |
|---|
| 126822 | #define BIFPLR3_2_PCIE_LANE_0_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT__SHIFT 0xc |
|---|
| 126823 | #define BIFPLR3_2_PCIE_LANE_0_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET_MASK 0x000FL |
|---|
| 126824 | #define BIFPLR3_2_PCIE_LANE_0_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT_MASK 0x0070L |
|---|
| 126825 | #define BIFPLR3_2_PCIE_LANE_0_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET_MASK 0x0F00L |
|---|
| 126826 | #define BIFPLR3_2_PCIE_LANE_0_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT_MASK 0x7000L |
|---|
| 126827 | //BIFPLR3_2_PCIE_LANE_1_EQUALIZATION_CNTL |
|---|
| 126828 | #define BIFPLR3_2_PCIE_LANE_1_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET__SHIFT 0x0 |
|---|
| 126829 | #define BIFPLR3_2_PCIE_LANE_1_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT__SHIFT 0x4 |
|---|
| 126830 | #define BIFPLR3_2_PCIE_LANE_1_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET__SHIFT 0x8 |
|---|
| 126831 | #define BIFPLR3_2_PCIE_LANE_1_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT__SHIFT 0xc |
|---|
| 126832 | #define BIFPLR3_2_PCIE_LANE_1_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET_MASK 0x000FL |
|---|
| 126833 | #define BIFPLR3_2_PCIE_LANE_1_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT_MASK 0x0070L |
|---|
| 126834 | #define BIFPLR3_2_PCIE_LANE_1_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET_MASK 0x0F00L |
|---|
| 126835 | #define BIFPLR3_2_PCIE_LANE_1_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT_MASK 0x7000L |
|---|
| 126836 | //BIFPLR3_2_PCIE_LANE_2_EQUALIZATION_CNTL |
|---|
| 126837 | #define BIFPLR3_2_PCIE_LANE_2_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET__SHIFT 0x0 |
|---|
| 126838 | #define BIFPLR3_2_PCIE_LANE_2_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT__SHIFT 0x4 |
|---|
| 126839 | #define BIFPLR3_2_PCIE_LANE_2_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET__SHIFT 0x8 |
|---|
| 126840 | #define BIFPLR3_2_PCIE_LANE_2_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT__SHIFT 0xc |
|---|
| 126841 | #define BIFPLR3_2_PCIE_LANE_2_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET_MASK 0x000FL |
|---|
| 126842 | #define BIFPLR3_2_PCIE_LANE_2_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT_MASK 0x0070L |
|---|
| 126843 | #define BIFPLR3_2_PCIE_LANE_2_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET_MASK 0x0F00L |
|---|
| 126844 | #define BIFPLR3_2_PCIE_LANE_2_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT_MASK 0x7000L |
|---|
| 126845 | //BIFPLR3_2_PCIE_LANE_3_EQUALIZATION_CNTL |
|---|
| 126846 | #define BIFPLR3_2_PCIE_LANE_3_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET__SHIFT 0x0 |
|---|
| 126847 | #define BIFPLR3_2_PCIE_LANE_3_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT__SHIFT 0x4 |
|---|
| 126848 | #define BIFPLR3_2_PCIE_LANE_3_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET__SHIFT 0x8 |
|---|
| 126849 | #define BIFPLR3_2_PCIE_LANE_3_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT__SHIFT 0xc |
|---|
| 126850 | #define BIFPLR3_2_PCIE_LANE_3_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET_MASK 0x000FL |
|---|
| 126851 | #define BIFPLR3_2_PCIE_LANE_3_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT_MASK 0x0070L |
|---|
| 126852 | #define BIFPLR3_2_PCIE_LANE_3_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET_MASK 0x0F00L |
|---|
| 126853 | #define BIFPLR3_2_PCIE_LANE_3_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT_MASK 0x7000L |
|---|
| 126854 | //BIFPLR3_2_PCIE_LANE_4_EQUALIZATION_CNTL |
|---|
| 126855 | #define BIFPLR3_2_PCIE_LANE_4_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET__SHIFT 0x0 |
|---|
| 126856 | #define BIFPLR3_2_PCIE_LANE_4_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT__SHIFT 0x4 |
|---|
| 126857 | #define BIFPLR3_2_PCIE_LANE_4_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET__SHIFT 0x8 |
|---|
| 126858 | #define BIFPLR3_2_PCIE_LANE_4_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT__SHIFT 0xc |
|---|
| 126859 | #define BIFPLR3_2_PCIE_LANE_4_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET_MASK 0x000FL |
|---|
| 126860 | #define BIFPLR3_2_PCIE_LANE_4_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT_MASK 0x0070L |
|---|
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| 126931 | #define BIFPLR3_2_PCIE_LANE_12_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET_MASK 0x000FL |
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| 126932 | #define BIFPLR3_2_PCIE_LANE_12_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT_MASK 0x0070L |
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| 126933 | #define BIFPLR3_2_PCIE_LANE_12_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET_MASK 0x0F00L |
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|---|
| 126939 | #define BIFPLR3_2_PCIE_LANE_13_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT__SHIFT 0xc |
|---|
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|---|
| 126941 | #define BIFPLR3_2_PCIE_LANE_13_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT_MASK 0x0070L |
|---|
| 126942 | #define BIFPLR3_2_PCIE_LANE_13_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET_MASK 0x0F00L |
|---|
| 126943 | #define BIFPLR3_2_PCIE_LANE_13_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT_MASK 0x7000L |
|---|
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|---|
| 126945 | #define BIFPLR3_2_PCIE_LANE_14_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET__SHIFT 0x0 |
|---|
| 126946 | #define BIFPLR3_2_PCIE_LANE_14_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT__SHIFT 0x4 |
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| 126947 | #define BIFPLR3_2_PCIE_LANE_14_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET__SHIFT 0x8 |
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|---|
| 126951 | #define BIFPLR3_2_PCIE_LANE_14_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET_MASK 0x0F00L |
|---|
| 126952 | #define BIFPLR3_2_PCIE_LANE_14_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT_MASK 0x7000L |
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| 126953 | //BIFPLR3_2_PCIE_LANE_15_EQUALIZATION_CNTL |
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| 126954 | #define BIFPLR3_2_PCIE_LANE_15_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET__SHIFT 0x0 |
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| 126955 | #define BIFPLR3_2_PCIE_LANE_15_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT__SHIFT 0x4 |
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| 126957 | #define BIFPLR3_2_PCIE_LANE_15_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT__SHIFT 0xc |
|---|
| 126958 | #define BIFPLR3_2_PCIE_LANE_15_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET_MASK 0x000FL |
|---|
| 126959 | #define BIFPLR3_2_PCIE_LANE_15_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT_MASK 0x0070L |
|---|
| 126960 | #define BIFPLR3_2_PCIE_LANE_15_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET_MASK 0x0F00L |
|---|
| 126961 | #define BIFPLR3_2_PCIE_LANE_15_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT_MASK 0x7000L |
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| 126962 | //BIFPLR3_2_PCIE_ACS_ENH_CAP_LIST |
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| 126963 | #define BIFPLR3_2_PCIE_ACS_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
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| 126965 | #define BIFPLR3_2_PCIE_ACS_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 126966 | #define BIFPLR3_2_PCIE_ACS_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
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| 126967 | #define BIFPLR3_2_PCIE_ACS_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 126968 | #define BIFPLR3_2_PCIE_ACS_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
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| 126969 | //BIFPLR3_2_PCIE_ACS_CAP |
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|---|
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|---|
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|---|
| 126974 | #define BIFPLR3_2_PCIE_ACS_CAP__UPSTREAM_FORWARDING__SHIFT 0x4 |
|---|
| 126975 | #define BIFPLR3_2_PCIE_ACS_CAP__P2P_EGRESS_CONTROL__SHIFT 0x5 |
|---|
| 126976 | #define BIFPLR3_2_PCIE_ACS_CAP__DIRECT_TRANSLATED_P2P__SHIFT 0x6 |
|---|
| 126977 | #define BIFPLR3_2_PCIE_ACS_CAP__ENHANCED_CAPABILITY__SHIFT 0x7 |
|---|
| 126978 | #define BIFPLR3_2_PCIE_ACS_CAP__EGRESS_CONTROL_VECTOR_SIZE__SHIFT 0x8 |
|---|
| 126979 | #define BIFPLR3_2_PCIE_ACS_CAP__SOURCE_VALIDATION_MASK 0x0001L |
|---|
| 126980 | #define BIFPLR3_2_PCIE_ACS_CAP__TRANSLATION_BLOCKING_MASK 0x0002L |
|---|
| 126981 | #define BIFPLR3_2_PCIE_ACS_CAP__P2P_REQUEST_REDIRECT_MASK 0x0004L |
|---|
| 126982 | #define BIFPLR3_2_PCIE_ACS_CAP__P2P_COMPLETION_REDIRECT_MASK 0x0008L |
|---|
| 126983 | #define BIFPLR3_2_PCIE_ACS_CAP__UPSTREAM_FORWARDING_MASK 0x0010L |
|---|
| 126984 | #define BIFPLR3_2_PCIE_ACS_CAP__P2P_EGRESS_CONTROL_MASK 0x0020L |
|---|
| 126985 | #define BIFPLR3_2_PCIE_ACS_CAP__DIRECT_TRANSLATED_P2P_MASK 0x0040L |
|---|
| 126986 | #define BIFPLR3_2_PCIE_ACS_CAP__ENHANCED_CAPABILITY_MASK 0x0080L |
|---|
| 126987 | #define BIFPLR3_2_PCIE_ACS_CAP__EGRESS_CONTROL_VECTOR_SIZE_MASK 0xFF00L |
|---|
| 126988 | //BIFPLR3_2_PCIE_ACS_CNTL |
|---|
| 126989 | #define BIFPLR3_2_PCIE_ACS_CNTL__SOURCE_VALIDATION_EN__SHIFT 0x0 |
|---|
| 126990 | #define BIFPLR3_2_PCIE_ACS_CNTL__TRANSLATION_BLOCKING_EN__SHIFT 0x1 |
|---|
| 126991 | #define BIFPLR3_2_PCIE_ACS_CNTL__P2P_REQUEST_REDIRECT_EN__SHIFT 0x2 |
|---|
| 126992 | #define BIFPLR3_2_PCIE_ACS_CNTL__P2P_COMPLETION_REDIRECT_EN__SHIFT 0x3 |
|---|
| 126993 | #define BIFPLR3_2_PCIE_ACS_CNTL__UPSTREAM_FORWARDING_EN__SHIFT 0x4 |
|---|
| 126994 | #define BIFPLR3_2_PCIE_ACS_CNTL__P2P_EGRESS_CONTROL_EN__SHIFT 0x5 |
|---|
| 126995 | #define BIFPLR3_2_PCIE_ACS_CNTL__DIRECT_TRANSLATED_P2P_EN__SHIFT 0x6 |
|---|
| 126996 | #define BIFPLR3_2_PCIE_ACS_CNTL__IO_REQUEST_BLOCKING_EN__SHIFT 0x7 |
|---|
| 126997 | #define BIFPLR3_2_PCIE_ACS_CNTL__DSP_MEMORY_TARGET_ACCESS_CNTL__SHIFT 0x8 |
|---|
| 126998 | #define BIFPLR3_2_PCIE_ACS_CNTL__USP_MEMORY_TARGET_ACCESS_CNTL__SHIFT 0xa |
|---|
| 126999 | #define BIFPLR3_2_PCIE_ACS_CNTL__UNCLAIMED_REQUEST_REDIRECT_CNTL__SHIFT 0xc |
|---|
| 127000 | #define BIFPLR3_2_PCIE_ACS_CNTL__SOURCE_VALIDATION_EN_MASK 0x0001L |
|---|
| 127001 | #define BIFPLR3_2_PCIE_ACS_CNTL__TRANSLATION_BLOCKING_EN_MASK 0x0002L |
|---|
| 127002 | #define BIFPLR3_2_PCIE_ACS_CNTL__P2P_REQUEST_REDIRECT_EN_MASK 0x0004L |
|---|
| 127003 | #define BIFPLR3_2_PCIE_ACS_CNTL__P2P_COMPLETION_REDIRECT_EN_MASK 0x0008L |
|---|
| 127004 | #define BIFPLR3_2_PCIE_ACS_CNTL__UPSTREAM_FORWARDING_EN_MASK 0x0010L |
|---|
| 127005 | #define BIFPLR3_2_PCIE_ACS_CNTL__P2P_EGRESS_CONTROL_EN_MASK 0x0020L |
|---|
| 127006 | #define BIFPLR3_2_PCIE_ACS_CNTL__DIRECT_TRANSLATED_P2P_EN_MASK 0x0040L |
|---|
| 127007 | #define BIFPLR3_2_PCIE_ACS_CNTL__IO_REQUEST_BLOCKING_EN_MASK 0x0080L |
|---|
| 127008 | #define BIFPLR3_2_PCIE_ACS_CNTL__DSP_MEMORY_TARGET_ACCESS_CNTL_MASK 0x0300L |
|---|
| 127009 | #define BIFPLR3_2_PCIE_ACS_CNTL__USP_MEMORY_TARGET_ACCESS_CNTL_MASK 0x0C00L |
|---|
| 127010 | #define BIFPLR3_2_PCIE_ACS_CNTL__UNCLAIMED_REQUEST_REDIRECT_CNTL_MASK 0x1000L |
|---|
| 127011 | //BIFPLR3_2_PCIE_MC_ENH_CAP_LIST |
|---|
| 127012 | #define BIFPLR3_2_PCIE_MC_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 127013 | #define BIFPLR3_2_PCIE_MC_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 127014 | #define BIFPLR3_2_PCIE_MC_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 127015 | #define BIFPLR3_2_PCIE_MC_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 127016 | #define BIFPLR3_2_PCIE_MC_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 127017 | #define BIFPLR3_2_PCIE_MC_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 127018 | //BIFPLR3_2_PCIE_MC_CAP |
|---|
| 127019 | #define BIFPLR3_2_PCIE_MC_CAP__MC_MAX_GROUP__SHIFT 0x0 |
|---|
| 127020 | #define BIFPLR3_2_PCIE_MC_CAP__MC_WIN_SIZE_REQ__SHIFT 0x8 |
|---|
| 127021 | #define BIFPLR3_2_PCIE_MC_CAP__MC_ECRC_REGEN_SUPP__SHIFT 0xf |
|---|
| 127022 | #define BIFPLR3_2_PCIE_MC_CAP__MC_MAX_GROUP_MASK 0x003FL |
|---|
| 127023 | #define BIFPLR3_2_PCIE_MC_CAP__MC_WIN_SIZE_REQ_MASK 0x3F00L |
|---|
| 127024 | #define BIFPLR3_2_PCIE_MC_CAP__MC_ECRC_REGEN_SUPP_MASK 0x8000L |
|---|
| 127025 | //BIFPLR3_2_PCIE_MC_CNTL |
|---|
| 127026 | #define BIFPLR3_2_PCIE_MC_CNTL__MC_NUM_GROUP__SHIFT 0x0 |
|---|
| 127027 | #define BIFPLR3_2_PCIE_MC_CNTL__MC_ENABLE__SHIFT 0xf |
|---|
| 127028 | #define BIFPLR3_2_PCIE_MC_CNTL__MC_NUM_GROUP_MASK 0x003FL |
|---|
| 127029 | #define BIFPLR3_2_PCIE_MC_CNTL__MC_ENABLE_MASK 0x8000L |
|---|
| 127030 | //BIFPLR3_2_PCIE_MC_ADDR0 |
|---|
| 127031 | #define BIFPLR3_2_PCIE_MC_ADDR0__MC_INDEX_POS__SHIFT 0x0 |
|---|
| 127032 | #define BIFPLR3_2_PCIE_MC_ADDR0__MC_BASE_ADDR_0__SHIFT 0xc |
|---|
| 127033 | #define BIFPLR3_2_PCIE_MC_ADDR0__MC_INDEX_POS_MASK 0x0000003FL |
|---|
| 127034 | #define BIFPLR3_2_PCIE_MC_ADDR0__MC_BASE_ADDR_0_MASK 0xFFFFF000L |
|---|
| 127035 | //BIFPLR3_2_PCIE_MC_ADDR1 |
|---|
| 127036 | #define BIFPLR3_2_PCIE_MC_ADDR1__MC_BASE_ADDR_1__SHIFT 0x0 |
|---|
| 127037 | #define BIFPLR3_2_PCIE_MC_ADDR1__MC_BASE_ADDR_1_MASK 0xFFFFFFFFL |
|---|
| 127038 | //BIFPLR3_2_PCIE_MC_RCV0 |
|---|
| 127039 | #define BIFPLR3_2_PCIE_MC_RCV0__MC_RECEIVE_0__SHIFT 0x0 |
|---|
| 127040 | #define BIFPLR3_2_PCIE_MC_RCV0__MC_RECEIVE_0_MASK 0xFFFFFFFFL |
|---|
| 127041 | //BIFPLR3_2_PCIE_MC_RCV1 |
|---|
| 127042 | #define BIFPLR3_2_PCIE_MC_RCV1__MC_RECEIVE_1__SHIFT 0x0 |
|---|
| 127043 | #define BIFPLR3_2_PCIE_MC_RCV1__MC_RECEIVE_1_MASK 0xFFFFFFFFL |
|---|
| 127044 | //BIFPLR3_2_PCIE_MC_BLOCK_ALL0 |
|---|
| 127045 | #define BIFPLR3_2_PCIE_MC_BLOCK_ALL0__MC_BLOCK_ALL_0__SHIFT 0x0 |
|---|
| 127046 | #define BIFPLR3_2_PCIE_MC_BLOCK_ALL0__MC_BLOCK_ALL_0_MASK 0xFFFFFFFFL |
|---|
| 127047 | //BIFPLR3_2_PCIE_MC_BLOCK_ALL1 |
|---|
| 127048 | #define BIFPLR3_2_PCIE_MC_BLOCK_ALL1__MC_BLOCK_ALL_1__SHIFT 0x0 |
|---|
| 127049 | #define BIFPLR3_2_PCIE_MC_BLOCK_ALL1__MC_BLOCK_ALL_1_MASK 0xFFFFFFFFL |
|---|
| 127050 | //BIFPLR3_2_PCIE_MC_BLOCK_UNTRANSLATED_0 |
|---|
| 127051 | #define BIFPLR3_2_PCIE_MC_BLOCK_UNTRANSLATED_0__MC_BLOCK_UNTRANSLATED_0__SHIFT 0x0 |
|---|
| 127052 | #define BIFPLR3_2_PCIE_MC_BLOCK_UNTRANSLATED_0__MC_BLOCK_UNTRANSLATED_0_MASK 0xFFFFFFFFL |
|---|
| 127053 | //BIFPLR3_2_PCIE_MC_BLOCK_UNTRANSLATED_1 |
|---|
| 127054 | #define BIFPLR3_2_PCIE_MC_BLOCK_UNTRANSLATED_1__MC_BLOCK_UNTRANSLATED_1__SHIFT 0x0 |
|---|
| 127055 | #define BIFPLR3_2_PCIE_MC_BLOCK_UNTRANSLATED_1__MC_BLOCK_UNTRANSLATED_1_MASK 0xFFFFFFFFL |
|---|
| 127056 | //BIFPLR3_2_PCIE_MC_OVERLAY_BAR0 |
|---|
| 127057 | #define BIFPLR3_2_PCIE_MC_OVERLAY_BAR0__MC_OVERLAY_SIZE__SHIFT 0x0 |
|---|
| 127058 | #define BIFPLR3_2_PCIE_MC_OVERLAY_BAR0__MC_OVERLAY_BAR_0__SHIFT 0x6 |
|---|
| 127059 | #define BIFPLR3_2_PCIE_MC_OVERLAY_BAR0__MC_OVERLAY_SIZE_MASK 0x0000003FL |
|---|
| 127060 | #define BIFPLR3_2_PCIE_MC_OVERLAY_BAR0__MC_OVERLAY_BAR_0_MASK 0xFFFFFFC0L |
|---|
| 127061 | //BIFPLR3_2_PCIE_MC_OVERLAY_BAR1 |
|---|
| 127062 | #define BIFPLR3_2_PCIE_MC_OVERLAY_BAR1__MC_OVERLAY_BAR_1__SHIFT 0x0 |
|---|
| 127063 | #define BIFPLR3_2_PCIE_MC_OVERLAY_BAR1__MC_OVERLAY_BAR_1_MASK 0xFFFFFFFFL |
|---|
| 127064 | //BIFPLR3_2_PCIE_L1_PM_SUB_CAP_LIST |
|---|
| 127065 | #define BIFPLR3_2_PCIE_L1_PM_SUB_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 127066 | #define BIFPLR3_2_PCIE_L1_PM_SUB_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 127067 | #define BIFPLR3_2_PCIE_L1_PM_SUB_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 127068 | #define BIFPLR3_2_PCIE_L1_PM_SUB_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 127069 | #define BIFPLR3_2_PCIE_L1_PM_SUB_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 127070 | #define BIFPLR3_2_PCIE_L1_PM_SUB_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 127071 | //BIFPLR3_2_PCIE_L1_PM_SUB_CAP |
|---|
| 127072 | #define BIFPLR3_2_PCIE_L1_PM_SUB_CAP__PCI_PM_L1_2_SUPPORTED__SHIFT 0x0 |
|---|
| 127073 | #define BIFPLR3_2_PCIE_L1_PM_SUB_CAP__PCI_PM_L1_1_SUPPORTED__SHIFT 0x1 |
|---|
| 127074 | #define BIFPLR3_2_PCIE_L1_PM_SUB_CAP__ASPM_L1_2_SUPPORTED__SHIFT 0x2 |
|---|
| 127075 | #define BIFPLR3_2_PCIE_L1_PM_SUB_CAP__ASPM_L1_1_SUPPORTED__SHIFT 0x3 |
|---|
| 127076 | #define BIFPLR3_2_PCIE_L1_PM_SUB_CAP__L1_PM_SUB_SUPPORTED__SHIFT 0x4 |
|---|
| 127077 | #define BIFPLR3_2_PCIE_L1_PM_SUB_CAP__LINK_ACTIVATION_SUPPORTED__SHIFT 0x5 |
|---|
| 127078 | #define BIFPLR3_2_PCIE_L1_PM_SUB_CAP__PORT_CM_RESTORE_TIME__SHIFT 0x8 |
|---|
| 127079 | #define BIFPLR3_2_PCIE_L1_PM_SUB_CAP__PORT_T_POWER_ON_SCALE__SHIFT 0x10 |
|---|
| 127080 | #define BIFPLR3_2_PCIE_L1_PM_SUB_CAP__PORT_T_POWER_ON_VALUE__SHIFT 0x13 |
|---|
| 127081 | #define BIFPLR3_2_PCIE_L1_PM_SUB_CAP__PCI_PM_L1_2_SUPPORTED_MASK 0x00000001L |
|---|
| 127082 | #define BIFPLR3_2_PCIE_L1_PM_SUB_CAP__PCI_PM_L1_1_SUPPORTED_MASK 0x00000002L |
|---|
| 127083 | #define BIFPLR3_2_PCIE_L1_PM_SUB_CAP__ASPM_L1_2_SUPPORTED_MASK 0x00000004L |
|---|
| 127084 | #define BIFPLR3_2_PCIE_L1_PM_SUB_CAP__ASPM_L1_1_SUPPORTED_MASK 0x00000008L |
|---|
| 127085 | #define BIFPLR3_2_PCIE_L1_PM_SUB_CAP__L1_PM_SUB_SUPPORTED_MASK 0x00000010L |
|---|
| 127086 | #define BIFPLR3_2_PCIE_L1_PM_SUB_CAP__LINK_ACTIVATION_SUPPORTED_MASK 0x00000020L |
|---|
| 127087 | #define BIFPLR3_2_PCIE_L1_PM_SUB_CAP__PORT_CM_RESTORE_TIME_MASK 0x0000FF00L |
|---|
| 127088 | #define BIFPLR3_2_PCIE_L1_PM_SUB_CAP__PORT_T_POWER_ON_SCALE_MASK 0x00030000L |
|---|
| 127089 | #define BIFPLR3_2_PCIE_L1_PM_SUB_CAP__PORT_T_POWER_ON_VALUE_MASK 0x00F80000L |
|---|
| 127090 | //BIFPLR3_2_PCIE_L1_PM_SUB_CNTL |
|---|
| 127091 | #define BIFPLR3_2_PCIE_L1_PM_SUB_CNTL__PCI_PM_L1_2_EN__SHIFT 0x0 |
|---|
| 127092 | #define BIFPLR3_2_PCIE_L1_PM_SUB_CNTL__PCI_PM_L1_1_EN__SHIFT 0x1 |
|---|
| 127093 | #define BIFPLR3_2_PCIE_L1_PM_SUB_CNTL__ASPM_L1_2_EN__SHIFT 0x2 |
|---|
| 127094 | #define BIFPLR3_2_PCIE_L1_PM_SUB_CNTL__ASPM_L1_1_EN__SHIFT 0x3 |
|---|
| 127095 | #define BIFPLR3_2_PCIE_L1_PM_SUB_CNTL__LINK_ACTIVATION_INTERRUPT_EN__SHIFT 0x4 |
|---|
| 127096 | #define BIFPLR3_2_PCIE_L1_PM_SUB_CNTL__LINK_ACTIVATION_CNTL__SHIFT 0x5 |
|---|
| 127097 | #define BIFPLR3_2_PCIE_L1_PM_SUB_CNTL__COMMON_MODE_RESTORE_TIME__SHIFT 0x8 |
|---|
| 127098 | #define BIFPLR3_2_PCIE_L1_PM_SUB_CNTL__LTR_L1_2_THRESHOLD_VALUE__SHIFT 0x10 |
|---|
| 127099 | #define BIFPLR3_2_PCIE_L1_PM_SUB_CNTL__LTR_L1_2_THRESHOLD_SCALE__SHIFT 0x1d |
|---|
| 127100 | #define BIFPLR3_2_PCIE_L1_PM_SUB_CNTL__PCI_PM_L1_2_EN_MASK 0x00000001L |
|---|
| 127101 | #define BIFPLR3_2_PCIE_L1_PM_SUB_CNTL__PCI_PM_L1_1_EN_MASK 0x00000002L |
|---|
| 127102 | #define BIFPLR3_2_PCIE_L1_PM_SUB_CNTL__ASPM_L1_2_EN_MASK 0x00000004L |
|---|
| 127103 | #define BIFPLR3_2_PCIE_L1_PM_SUB_CNTL__ASPM_L1_1_EN_MASK 0x00000008L |
|---|
| 127104 | #define BIFPLR3_2_PCIE_L1_PM_SUB_CNTL__LINK_ACTIVATION_INTERRUPT_EN_MASK 0x00000010L |
|---|
| 127105 | #define BIFPLR3_2_PCIE_L1_PM_SUB_CNTL__LINK_ACTIVATION_CNTL_MASK 0x00000020L |
|---|
| 127106 | #define BIFPLR3_2_PCIE_L1_PM_SUB_CNTL__COMMON_MODE_RESTORE_TIME_MASK 0x0000FF00L |
|---|
| 127107 | #define BIFPLR3_2_PCIE_L1_PM_SUB_CNTL__LTR_L1_2_THRESHOLD_VALUE_MASK 0x03FF0000L |
|---|
| 127108 | #define BIFPLR3_2_PCIE_L1_PM_SUB_CNTL__LTR_L1_2_THRESHOLD_SCALE_MASK 0xE0000000L |
|---|
| 127109 | //BIFPLR3_2_PCIE_L1_PM_SUB_CNTL2 |
|---|
| 127110 | #define BIFPLR3_2_PCIE_L1_PM_SUB_CNTL2__T_POWER_ON_SCALE__SHIFT 0x0 |
|---|
| 127111 | #define BIFPLR3_2_PCIE_L1_PM_SUB_CNTL2__T_POWER_ON_VALUE__SHIFT 0x3 |
|---|
| 127112 | #define BIFPLR3_2_PCIE_L1_PM_SUB_CNTL2__T_POWER_ON_SCALE_MASK 0x00000003L |
|---|
| 127113 | #define BIFPLR3_2_PCIE_L1_PM_SUB_CNTL2__T_POWER_ON_VALUE_MASK 0x000000F8L |
|---|
| 127114 | //BIFPLR3_2_PCIE_DPC_ENH_CAP_LIST |
|---|
| 127115 | #define BIFPLR3_2_PCIE_DPC_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 127116 | #define BIFPLR3_2_PCIE_DPC_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 127117 | #define BIFPLR3_2_PCIE_DPC_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 127118 | #define BIFPLR3_2_PCIE_DPC_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 127119 | #define BIFPLR3_2_PCIE_DPC_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 127120 | #define BIFPLR3_2_PCIE_DPC_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 127121 | //BIFPLR3_2_PCIE_DPC_CAP_LIST |
|---|
| 127122 | #define BIFPLR3_2_PCIE_DPC_CAP_LIST__DPC_INTR_MSG_NUM__SHIFT 0x0 |
|---|
| 127123 | #define BIFPLR3_2_PCIE_DPC_CAP_LIST__RP_EXTENSIONS_FOR_DPC__SHIFT 0x5 |
|---|
| 127124 | #define BIFPLR3_2_PCIE_DPC_CAP_LIST__POISONED_TLP_EGRESS_BLOCKING_SUPPORTED__SHIFT 0x6 |
|---|
| 127125 | #define BIFPLR3_2_PCIE_DPC_CAP_LIST__DPC_SOFTWARE_TRIGGERING_SUPPORTED__SHIFT 0x7 |
|---|
| 127126 | #define BIFPLR3_2_PCIE_DPC_CAP_LIST__RP_PIO_LOG_SIZE__SHIFT 0x8 |
|---|
| 127127 | #define BIFPLR3_2_PCIE_DPC_CAP_LIST__DL_ACTIVE_ERR_COR_SIGNALING_SUPPORTED__SHIFT 0xc |
|---|
| 127128 | #define BIFPLR3_2_PCIE_DPC_CAP_LIST__DPC_INTR_MSG_NUM_MASK 0x001FL |
|---|
| 127129 | #define BIFPLR3_2_PCIE_DPC_CAP_LIST__RP_EXTENSIONS_FOR_DPC_MASK 0x0020L |
|---|
| 127130 | #define BIFPLR3_2_PCIE_DPC_CAP_LIST__POISONED_TLP_EGRESS_BLOCKING_SUPPORTED_MASK 0x0040L |
|---|
| 127131 | #define BIFPLR3_2_PCIE_DPC_CAP_LIST__DPC_SOFTWARE_TRIGGERING_SUPPORTED_MASK 0x0080L |
|---|
| 127132 | #define BIFPLR3_2_PCIE_DPC_CAP_LIST__RP_PIO_LOG_SIZE_MASK 0x0F00L |
|---|
| 127133 | #define BIFPLR3_2_PCIE_DPC_CAP_LIST__DL_ACTIVE_ERR_COR_SIGNALING_SUPPORTED_MASK 0x1000L |
|---|
| 127134 | //BIFPLR3_2_PCIE_DPC_CNTL |
|---|
| 127135 | #define BIFPLR3_2_PCIE_DPC_CNTL__DPC_TRIGGER_ENABLE__SHIFT 0x0 |
|---|
| 127136 | #define BIFPLR3_2_PCIE_DPC_CNTL__DPC_COMPLETION_CONTROL__SHIFT 0x2 |
|---|
| 127137 | #define BIFPLR3_2_PCIE_DPC_CNTL__DPC_INTERRUPT_ENABLE__SHIFT 0x3 |
|---|
| 127138 | #define BIFPLR3_2_PCIE_DPC_CNTL__DPC_ERR_COR_ENABLE__SHIFT 0x4 |
|---|
| 127139 | #define BIFPLR3_2_PCIE_DPC_CNTL__POISONED_TLP_EGRESS_BLOCKING_ENABLE__SHIFT 0x5 |
|---|
| 127140 | #define BIFPLR3_2_PCIE_DPC_CNTL__DPC_SOFTWARE_TRIGGER__SHIFT 0x6 |
|---|
| 127141 | #define BIFPLR3_2_PCIE_DPC_CNTL__DL_ACTIVE_ERR_COR_ENABLE__SHIFT 0x7 |
|---|
| 127142 | #define BIFPLR3_2_PCIE_DPC_CNTL__DPC_SIG_SFW_ENABLE__SHIFT 0x8 |
|---|
| 127143 | #define BIFPLR3_2_PCIE_DPC_CNTL__DPC_TRIGGER_ENABLE_MASK 0x0003L |
|---|
| 127144 | #define BIFPLR3_2_PCIE_DPC_CNTL__DPC_COMPLETION_CONTROL_MASK 0x0004L |
|---|
| 127145 | #define BIFPLR3_2_PCIE_DPC_CNTL__DPC_INTERRUPT_ENABLE_MASK 0x0008L |
|---|
| 127146 | #define BIFPLR3_2_PCIE_DPC_CNTL__DPC_ERR_COR_ENABLE_MASK 0x0010L |
|---|
| 127147 | #define BIFPLR3_2_PCIE_DPC_CNTL__POISONED_TLP_EGRESS_BLOCKING_ENABLE_MASK 0x0020L |
|---|
| 127148 | #define BIFPLR3_2_PCIE_DPC_CNTL__DPC_SOFTWARE_TRIGGER_MASK 0x0040L |
|---|
| 127149 | #define BIFPLR3_2_PCIE_DPC_CNTL__DL_ACTIVE_ERR_COR_ENABLE_MASK 0x0080L |
|---|
| 127150 | #define BIFPLR3_2_PCIE_DPC_CNTL__DPC_SIG_SFW_ENABLE_MASK 0x0100L |
|---|
| 127151 | //BIFPLR3_2_PCIE_DPC_STATUS |
|---|
| 127152 | #define BIFPLR3_2_PCIE_DPC_STATUS__DPC_TRIGGER_STATUS__SHIFT 0x0 |
|---|
| 127153 | #define BIFPLR3_2_PCIE_DPC_STATUS__DPC_TRIGGER_REASON__SHIFT 0x1 |
|---|
| 127154 | #define BIFPLR3_2_PCIE_DPC_STATUS__DPC_INTERRUPT_STATUS__SHIFT 0x3 |
|---|
| 127155 | #define BIFPLR3_2_PCIE_DPC_STATUS__DPC_RP_BUSY__SHIFT 0x4 |
|---|
| 127156 | #define BIFPLR3_2_PCIE_DPC_STATUS__DPC_TRIGGER_REASON_EXTENSION__SHIFT 0x5 |
|---|
| 127157 | #define BIFPLR3_2_PCIE_DPC_STATUS__RP_PIO_FIRST_ERROR_POINTER__SHIFT 0x8 |
|---|
| 127158 | #define BIFPLR3_2_PCIE_DPC_STATUS__DPC_TRIGGER_STATUS_MASK 0x0001L |
|---|
| 127159 | #define BIFPLR3_2_PCIE_DPC_STATUS__DPC_TRIGGER_REASON_MASK 0x0006L |
|---|
| 127160 | #define BIFPLR3_2_PCIE_DPC_STATUS__DPC_INTERRUPT_STATUS_MASK 0x0008L |
|---|
| 127161 | #define BIFPLR3_2_PCIE_DPC_STATUS__DPC_RP_BUSY_MASK 0x0010L |
|---|
| 127162 | #define BIFPLR3_2_PCIE_DPC_STATUS__DPC_TRIGGER_REASON_EXTENSION_MASK 0x0060L |
|---|
| 127163 | #define BIFPLR3_2_PCIE_DPC_STATUS__RP_PIO_FIRST_ERROR_POINTER_MASK 0x1F00L |
|---|
| 127164 | //BIFPLR3_2_PCIE_DPC_ERROR_SOURCE_ID |
|---|
| 127165 | #define BIFPLR3_2_PCIE_DPC_ERROR_SOURCE_ID__DPC_ERROR_SOURCE_ID__SHIFT 0x0 |
|---|
| 127166 | #define BIFPLR3_2_PCIE_DPC_ERROR_SOURCE_ID__DPC_ERROR_SOURCE_ID_MASK 0xFFFFL |
|---|
| 127167 | //BIFPLR3_2_PCIE_RP_PIO_STATUS |
|---|
| 127168 | #define BIFPLR3_2_PCIE_RP_PIO_STATUS__CFG_UR_CPL__SHIFT 0x0 |
|---|
| 127169 | #define BIFPLR3_2_PCIE_RP_PIO_STATUS__CFG_CA_CPL__SHIFT 0x1 |
|---|
| 127170 | #define BIFPLR3_2_PCIE_RP_PIO_STATUS__CFG_CTO__SHIFT 0x2 |
|---|
| 127171 | #define BIFPLR3_2_PCIE_RP_PIO_STATUS__IO_UR_CPL__SHIFT 0x8 |
|---|
| 127172 | #define BIFPLR3_2_PCIE_RP_PIO_STATUS__IO_CA_CPL__SHIFT 0x9 |
|---|
| 127173 | #define BIFPLR3_2_PCIE_RP_PIO_STATUS__IO_CTO__SHIFT 0xa |
|---|
| 127174 | #define BIFPLR3_2_PCIE_RP_PIO_STATUS__MEM_UR_CPL__SHIFT 0x10 |
|---|
| 127175 | #define BIFPLR3_2_PCIE_RP_PIO_STATUS__MEM_CA_CPL__SHIFT 0x11 |
|---|
| 127176 | #define BIFPLR3_2_PCIE_RP_PIO_STATUS__MEM_CTO__SHIFT 0x12 |
|---|
| 127177 | #define BIFPLR3_2_PCIE_RP_PIO_STATUS__CFG_UR_CPL_MASK 0x00000001L |
|---|
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| 127256 | #define BIFPLR3_2_PCIE_RP_PIO_EXCEPTION__IO_UR_CPL_MASK 0x00000100L |
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| 127272 | #define BIFPLR3_2_PCIE_RP_PIO_HDR_LOG3__TLP_HDR__SHIFT 0x0 |
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| 127278 | #define BIFPLR3_2_PCIE_RP_PIO_PREFIX_LOG1__TLP_PREFIX__SHIFT 0x0 |
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| 127281 | #define BIFPLR3_2_PCIE_RP_PIO_PREFIX_LOG2__TLP_PREFIX__SHIFT 0x0 |
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| 127283 | //BIFPLR3_2_PCIE_RP_PIO_PREFIX_LOG3 |
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| 127284 | #define BIFPLR3_2_PCIE_RP_PIO_PREFIX_LOG3__TLP_PREFIX__SHIFT 0x0 |
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| 127291 | #define BIFPLR3_2_PCIE_ESM_CAP_LIST__CAP_VER_MASK 0x000F0000L |
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| 127292 | #define BIFPLR3_2_PCIE_ESM_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
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| 127300 | //BIFPLR3_2_PCIE_ESM_HEADER_2 |
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| 127314 | #define BIFPLR3_2_PCIE_ESM_CTRL__ESM_ENABLED_MASK 0x8000L |
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| 127346 | #define BIFPLR3_2_PCIE_ESM_CAP_1__ESM_8P0G_MASK 0x00000001L |
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| 127349 | #define BIFPLR3_2_PCIE_ESM_CAP_1__ESM_8P3G_MASK 0x00000008L |
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| 127350 | #define BIFPLR3_2_PCIE_ESM_CAP_1__ESM_8P4G_MASK 0x00000010L |
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|---|
| 127736 | #define BIFPLR3_2_LINK_STATUS_16GT__EQUALIZATION_COMPLETE_16GT_MASK 0x00000001L |
|---|
| 127737 | #define BIFPLR3_2_LINK_STATUS_16GT__EQUALIZATION_PHASE1_SUCCESS_16GT_MASK 0x00000002L |
|---|
| 127738 | #define BIFPLR3_2_LINK_STATUS_16GT__EQUALIZATION_PHASE2_SUCCESS_16GT_MASK 0x00000004L |
|---|
| 127739 | #define BIFPLR3_2_LINK_STATUS_16GT__EQUALIZATION_PHASE3_SUCCESS_16GT_MASK 0x00000008L |
|---|
| 127740 | #define BIFPLR3_2_LINK_STATUS_16GT__LINK_EQUALIZATION_REQUEST_16GT_MASK 0x00000010L |
|---|
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|---|
| 127742 | #define BIFPLR3_2_LINK_CAP_32GT__EQUALIZATION_BYPASS_TO_HIGHEST_RATE_SUPPORTED__SHIFT 0x0 |
|---|
| 127743 | #define BIFPLR3_2_LINK_CAP_32GT__NO_EQUALIZATION_NEEDED_SUPPORTED__SHIFT 0x1 |
|---|
| 127744 | #define BIFPLR3_2_LINK_CAP_32GT__MODIFIED_TS_USAGE_MODE_0_SUPPORTED__SHIFT 0x8 |
|---|
| 127745 | #define BIFPLR3_2_LINK_CAP_32GT__MODIFIED_TS_USAGE_MODE_1_SUPPORTED__SHIFT 0x9 |
|---|
| 127746 | #define BIFPLR3_2_LINK_CAP_32GT__MODIFIED_TS_USAGE_MODE_2_SUPPORTED__SHIFT 0xa |
|---|
| 127747 | #define BIFPLR3_2_LINK_CAP_32GT__MODIFIED_TS_RESERVED_USAGE_MODES__SHIFT 0xb |
|---|
| 127748 | #define BIFPLR3_2_LINK_CAP_32GT__EQUALIZATION_BYPASS_TO_HIGHEST_RATE_SUPPORTED_MASK 0x00000001L |
|---|
| 127749 | #define BIFPLR3_2_LINK_CAP_32GT__NO_EQUALIZATION_NEEDED_SUPPORTED_MASK 0x00000002L |
|---|
| 127750 | #define BIFPLR3_2_LINK_CAP_32GT__MODIFIED_TS_USAGE_MODE_0_SUPPORTED_MASK 0x00000100L |
|---|
| 127751 | #define BIFPLR3_2_LINK_CAP_32GT__MODIFIED_TS_USAGE_MODE_1_SUPPORTED_MASK 0x00000200L |
|---|
| 127752 | #define BIFPLR3_2_LINK_CAP_32GT__MODIFIED_TS_USAGE_MODE_2_SUPPORTED_MASK 0x00000400L |
|---|
| 127753 | #define BIFPLR3_2_LINK_CAP_32GT__MODIFIED_TS_RESERVED_USAGE_MODES_MASK 0x0000F800L |
|---|
| 127754 | //BIFPLR3_2_LINK_CNTL_32GT |
|---|
| 127755 | #define BIFPLR3_2_LINK_CNTL_32GT__EQUALIZATION_BYPASS_TO_HIGHEST_RATE_DISABLE__SHIFT 0x0 |
|---|
| 127756 | #define BIFPLR3_2_LINK_CNTL_32GT__NO_EQUALIZATION_NEEDED_DISABLE__SHIFT 0x1 |
|---|
| 127757 | #define BIFPLR3_2_LINK_CNTL_32GT__MODIFIED_TS_USAGE_MODE_SELECTED__SHIFT 0x8 |
|---|
| 127758 | #define BIFPLR3_2_LINK_CNTL_32GT__EQUALIZATION_BYPASS_TO_HIGHEST_RATE_DISABLE_MASK 0x00000001L |
|---|
| 127759 | #define BIFPLR3_2_LINK_CNTL_32GT__NO_EQUALIZATION_NEEDED_DISABLE_MASK 0x00000002L |
|---|
| 127760 | #define BIFPLR3_2_LINK_CNTL_32GT__MODIFIED_TS_USAGE_MODE_SELECTED_MASK 0x00000700L |
|---|
| 127761 | //BIFPLR3_2_LINK_STATUS_32GT |
|---|
| 127762 | #define BIFPLR3_2_LINK_STATUS_32GT__EQUALIZATION_COMPLETE_32GT__SHIFT 0x0 |
|---|
| 127763 | #define BIFPLR3_2_LINK_STATUS_32GT__EQUALIZATION_PHASE1_SUCCESS_32GT__SHIFT 0x1 |
|---|
| 127764 | #define BIFPLR3_2_LINK_STATUS_32GT__EQUALIZATION_PHASE2_SUCCESS_32GT__SHIFT 0x2 |
|---|
| 127765 | #define BIFPLR3_2_LINK_STATUS_32GT__EQUALIZATION_PHASE3_SUCCESS_32GT__SHIFT 0x3 |
|---|
| 127766 | #define BIFPLR3_2_LINK_STATUS_32GT__LINK_EQUALIZATION_REQUEST_32GT__SHIFT 0x4 |
|---|
| 127767 | #define BIFPLR3_2_LINK_STATUS_32GT__MODIFIED_TS_RECEIVED__SHIFT 0x5 |
|---|
| 127768 | #define BIFPLR3_2_LINK_STATUS_32GT__RECEIVED_ENHANCED_LINK_BEHAVIOUR_CONTROL__SHIFT 0x6 |
|---|
| 127769 | #define BIFPLR3_2_LINK_STATUS_32GT__TRANSMITTER_PRECODING_ON__SHIFT 0x8 |
|---|
| 127770 | #define BIFPLR3_2_LINK_STATUS_32GT__TRANSMITTER_PRECODE_REQUEST__SHIFT 0x9 |
|---|
| 127771 | #define BIFPLR3_2_LINK_STATUS_32GT__NO_EQUALIZATION_NEEDED_RECEIVED__SHIFT 0xa |
|---|
| 127772 | #define BIFPLR3_2_LINK_STATUS_32GT__EQUALIZATION_COMPLETE_32GT_MASK 0x00000001L |
|---|
| 127773 | #define BIFPLR3_2_LINK_STATUS_32GT__EQUALIZATION_PHASE1_SUCCESS_32GT_MASK 0x00000002L |
|---|
| 127774 | #define BIFPLR3_2_LINK_STATUS_32GT__EQUALIZATION_PHASE2_SUCCESS_32GT_MASK 0x00000004L |
|---|
| 127775 | #define BIFPLR3_2_LINK_STATUS_32GT__EQUALIZATION_PHASE3_SUCCESS_32GT_MASK 0x00000008L |
|---|
| 127776 | #define BIFPLR3_2_LINK_STATUS_32GT__LINK_EQUALIZATION_REQUEST_32GT_MASK 0x00000010L |
|---|
| 127777 | #define BIFPLR3_2_LINK_STATUS_32GT__MODIFIED_TS_RECEIVED_MASK 0x00000020L |
|---|
| 127778 | #define BIFPLR3_2_LINK_STATUS_32GT__RECEIVED_ENHANCED_LINK_BEHAVIOUR_CONTROL_MASK 0x000000C0L |
|---|
| 127779 | #define BIFPLR3_2_LINK_STATUS_32GT__TRANSMITTER_PRECODING_ON_MASK 0x00000100L |
|---|
| 127780 | #define BIFPLR3_2_LINK_STATUS_32GT__TRANSMITTER_PRECODE_REQUEST_MASK 0x00000200L |
|---|
| 127781 | #define BIFPLR3_2_LINK_STATUS_32GT__NO_EQUALIZATION_NEEDED_RECEIVED_MASK 0x00000400L |
|---|
| 127782 | |
|---|
| 127783 | |
|---|
| 127784 | // addressBlock: nbio_pcie0_bifplr4_cfgdecp |
|---|
| 127785 | //BIFPLR4_2_VENDOR_ID |
|---|
| 127786 | #define BIFPLR4_2_VENDOR_ID__VENDOR_ID__SHIFT 0x0 |
|---|
| 127787 | #define BIFPLR4_2_VENDOR_ID__VENDOR_ID_MASK 0xFFFFL |
|---|
| 127788 | //BIFPLR4_2_DEVICE_ID |
|---|
| 127789 | #define BIFPLR4_2_DEVICE_ID__DEVICE_ID__SHIFT 0x0 |
|---|
| 127790 | #define BIFPLR4_2_DEVICE_ID__DEVICE_ID_MASK 0xFFFFL |
|---|
| 127791 | //BIFPLR4_2_COMMAND |
|---|
| 127792 | #define BIFPLR4_2_COMMAND__IO_ACCESS_EN__SHIFT 0x0 |
|---|
| 127793 | #define BIFPLR4_2_COMMAND__MEM_ACCESS_EN__SHIFT 0x1 |
|---|
| 127794 | #define BIFPLR4_2_COMMAND__BUS_MASTER_EN__SHIFT 0x2 |
|---|
| 127795 | #define BIFPLR4_2_COMMAND__SPECIAL_CYCLE_EN__SHIFT 0x3 |
|---|
| 127796 | #define BIFPLR4_2_COMMAND__MEM_WRITE_INVALIDATE_EN__SHIFT 0x4 |
|---|
| 127797 | #define BIFPLR4_2_COMMAND__PAL_SNOOP_EN__SHIFT 0x5 |
|---|
| 127798 | #define BIFPLR4_2_COMMAND__PARITY_ERROR_RESPONSE__SHIFT 0x6 |
|---|
| 127799 | #define BIFPLR4_2_COMMAND__AD_STEPPING__SHIFT 0x7 |
|---|
| 127800 | #define BIFPLR4_2_COMMAND__SERR_EN__SHIFT 0x8 |
|---|
| 127801 | #define BIFPLR4_2_COMMAND__FAST_B2B_EN__SHIFT 0x9 |
|---|
| 127802 | #define BIFPLR4_2_COMMAND__INT_DIS__SHIFT 0xa |
|---|
| 127803 | #define BIFPLR4_2_COMMAND__IO_ACCESS_EN_MASK 0x0001L |
|---|
| 127804 | #define BIFPLR4_2_COMMAND__MEM_ACCESS_EN_MASK 0x0002L |
|---|
| 127805 | #define BIFPLR4_2_COMMAND__BUS_MASTER_EN_MASK 0x0004L |
|---|
| 127806 | #define BIFPLR4_2_COMMAND__SPECIAL_CYCLE_EN_MASK 0x0008L |
|---|
| 127807 | #define BIFPLR4_2_COMMAND__MEM_WRITE_INVALIDATE_EN_MASK 0x0010L |
|---|
| 127808 | #define BIFPLR4_2_COMMAND__PAL_SNOOP_EN_MASK 0x0020L |
|---|
| 127809 | #define BIFPLR4_2_COMMAND__PARITY_ERROR_RESPONSE_MASK 0x0040L |
|---|
| 127810 | #define BIFPLR4_2_COMMAND__AD_STEPPING_MASK 0x0080L |
|---|
| 127811 | #define BIFPLR4_2_COMMAND__SERR_EN_MASK 0x0100L |
|---|
| 127812 | #define BIFPLR4_2_COMMAND__FAST_B2B_EN_MASK 0x0200L |
|---|
| 127813 | #define BIFPLR4_2_COMMAND__INT_DIS_MASK 0x0400L |
|---|
| 127814 | //BIFPLR4_2_STATUS |
|---|
| 127815 | #define BIFPLR4_2_STATUS__IMMEDIATE_READINESS__SHIFT 0x0 |
|---|
| 127816 | #define BIFPLR4_2_STATUS__INT_STATUS__SHIFT 0x3 |
|---|
| 127817 | #define BIFPLR4_2_STATUS__CAP_LIST__SHIFT 0x4 |
|---|
| 127818 | #define BIFPLR4_2_STATUS__PCI_66_CAP__SHIFT 0x5 |
|---|
| 127819 | #define BIFPLR4_2_STATUS__FAST_BACK_CAPABLE__SHIFT 0x7 |
|---|
| 127820 | #define BIFPLR4_2_STATUS__MASTER_DATA_PARITY_ERROR__SHIFT 0x8 |
|---|
| 127821 | #define BIFPLR4_2_STATUS__DEVSEL_TIMING__SHIFT 0x9 |
|---|
| 127822 | #define BIFPLR4_2_STATUS__SIGNAL_TARGET_ABORT__SHIFT 0xb |
|---|
| 127823 | #define BIFPLR4_2_STATUS__RECEIVED_TARGET_ABORT__SHIFT 0xc |
|---|
| 127824 | #define BIFPLR4_2_STATUS__RECEIVED_MASTER_ABORT__SHIFT 0xd |
|---|
| 127825 | #define BIFPLR4_2_STATUS__SIGNALED_SYSTEM_ERROR__SHIFT 0xe |
|---|
| 127826 | #define BIFPLR4_2_STATUS__PARITY_ERROR_DETECTED__SHIFT 0xf |
|---|
| 127827 | #define BIFPLR4_2_STATUS__IMMEDIATE_READINESS_MASK 0x0001L |
|---|
| 127828 | #define BIFPLR4_2_STATUS__INT_STATUS_MASK 0x0008L |
|---|
| 127829 | #define BIFPLR4_2_STATUS__CAP_LIST_MASK 0x0010L |
|---|
| 127830 | #define BIFPLR4_2_STATUS__PCI_66_CAP_MASK 0x0020L |
|---|
| 127831 | #define BIFPLR4_2_STATUS__FAST_BACK_CAPABLE_MASK 0x0080L |
|---|
| 127832 | #define BIFPLR4_2_STATUS__MASTER_DATA_PARITY_ERROR_MASK 0x0100L |
|---|
| 127833 | #define BIFPLR4_2_STATUS__DEVSEL_TIMING_MASK 0x0600L |
|---|
| 127834 | #define BIFPLR4_2_STATUS__SIGNAL_TARGET_ABORT_MASK 0x0800L |
|---|
| 127835 | #define BIFPLR4_2_STATUS__RECEIVED_TARGET_ABORT_MASK 0x1000L |
|---|
| 127836 | #define BIFPLR4_2_STATUS__RECEIVED_MASTER_ABORT_MASK 0x2000L |
|---|
| 127837 | #define BIFPLR4_2_STATUS__SIGNALED_SYSTEM_ERROR_MASK 0x4000L |
|---|
| 127838 | #define BIFPLR4_2_STATUS__PARITY_ERROR_DETECTED_MASK 0x8000L |
|---|
| 127839 | //BIFPLR4_2_REVISION_ID |
|---|
| 127840 | #define BIFPLR4_2_REVISION_ID__MINOR_REV_ID__SHIFT 0x0 |
|---|
| 127841 | #define BIFPLR4_2_REVISION_ID__MAJOR_REV_ID__SHIFT 0x4 |
|---|
| 127842 | #define BIFPLR4_2_REVISION_ID__MINOR_REV_ID_MASK 0x0FL |
|---|
| 127843 | #define BIFPLR4_2_REVISION_ID__MAJOR_REV_ID_MASK 0xF0L |
|---|
| 127844 | //BIFPLR4_2_PROG_INTERFACE |
|---|
| 127845 | #define BIFPLR4_2_PROG_INTERFACE__PROG_INTERFACE__SHIFT 0x0 |
|---|
| 127846 | #define BIFPLR4_2_PROG_INTERFACE__PROG_INTERFACE_MASK 0xFFL |
|---|
| 127847 | //BIFPLR4_2_SUB_CLASS |
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| 127848 | #define BIFPLR4_2_SUB_CLASS__SUB_CLASS__SHIFT 0x0 |
|---|
| 127849 | #define BIFPLR4_2_SUB_CLASS__SUB_CLASS_MASK 0xFFL |
|---|
| 127850 | //BIFPLR4_2_BASE_CLASS |
|---|
| 127851 | #define BIFPLR4_2_BASE_CLASS__BASE_CLASS__SHIFT 0x0 |
|---|
| 127852 | #define BIFPLR4_2_BASE_CLASS__BASE_CLASS_MASK 0xFFL |
|---|
| 127853 | //BIFPLR4_2_CACHE_LINE |
|---|
| 127854 | #define BIFPLR4_2_CACHE_LINE__CACHE_LINE_SIZE__SHIFT 0x0 |
|---|
| 127855 | #define BIFPLR4_2_CACHE_LINE__CACHE_LINE_SIZE_MASK 0xFFL |
|---|
| 127856 | //BIFPLR4_2_LATENCY |
|---|
| 127857 | #define BIFPLR4_2_LATENCY__LATENCY_TIMER__SHIFT 0x0 |
|---|
| 127858 | #define BIFPLR4_2_LATENCY__LATENCY_TIMER_MASK 0xFFL |
|---|
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|---|
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|---|
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|---|
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|---|
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| 127864 | //BIFPLR4_2_BIST |
|---|
| 127865 | #define BIFPLR4_2_BIST__BIST_COMP__SHIFT 0x0 |
|---|
| 127866 | #define BIFPLR4_2_BIST__BIST_STRT__SHIFT 0x6 |
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| 127867 | #define BIFPLR4_2_BIST__BIST_CAP__SHIFT 0x7 |
|---|
| 127868 | #define BIFPLR4_2_BIST__BIST_COMP_MASK 0x0FL |
|---|
| 127869 | #define BIFPLR4_2_BIST__BIST_STRT_MASK 0x40L |
|---|
| 127870 | #define BIFPLR4_2_BIST__BIST_CAP_MASK 0x80L |
|---|
| 127871 | //BIFPLR4_2_SUB_BUS_NUMBER_LATENCY |
|---|
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|---|
| 127873 | #define BIFPLR4_2_SUB_BUS_NUMBER_LATENCY__SECONDARY_BUS__SHIFT 0x8 |
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| 127874 | #define BIFPLR4_2_SUB_BUS_NUMBER_LATENCY__SUB_BUS_NUM__SHIFT 0x10 |
|---|
| 127875 | #define BIFPLR4_2_SUB_BUS_NUMBER_LATENCY__SECONDARY_LATENCY_TIMER__SHIFT 0x18 |
|---|
| 127876 | #define BIFPLR4_2_SUB_BUS_NUMBER_LATENCY__PRIMARY_BUS_MASK 0x000000FFL |
|---|
| 127877 | #define BIFPLR4_2_SUB_BUS_NUMBER_LATENCY__SECONDARY_BUS_MASK 0x0000FF00L |
|---|
| 127878 | #define BIFPLR4_2_SUB_BUS_NUMBER_LATENCY__SUB_BUS_NUM_MASK 0x00FF0000L |
|---|
| 127879 | #define BIFPLR4_2_SUB_BUS_NUMBER_LATENCY__SECONDARY_LATENCY_TIMER_MASK 0xFF000000L |
|---|
| 127880 | //BIFPLR4_2_IO_BASE_LIMIT |
|---|
| 127881 | #define BIFPLR4_2_IO_BASE_LIMIT__IO_BASE_TYPE__SHIFT 0x0 |
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| 127882 | #define BIFPLR4_2_IO_BASE_LIMIT__IO_BASE__SHIFT 0x4 |
|---|
| 127883 | #define BIFPLR4_2_IO_BASE_LIMIT__IO_LIMIT_TYPE__SHIFT 0x8 |
|---|
| 127884 | #define BIFPLR4_2_IO_BASE_LIMIT__IO_LIMIT__SHIFT 0xc |
|---|
| 127885 | #define BIFPLR4_2_IO_BASE_LIMIT__IO_BASE_TYPE_MASK 0x000FL |
|---|
| 127886 | #define BIFPLR4_2_IO_BASE_LIMIT__IO_BASE_MASK 0x00F0L |
|---|
| 127887 | #define BIFPLR4_2_IO_BASE_LIMIT__IO_LIMIT_TYPE_MASK 0x0F00L |
|---|
| 127888 | #define BIFPLR4_2_IO_BASE_LIMIT__IO_LIMIT_MASK 0xF000L |
|---|
| 127889 | //BIFPLR4_2_SECONDARY_STATUS |
|---|
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| 127894 | #define BIFPLR4_2_SECONDARY_STATUS__SIGNAL_TARGET_ABORT__SHIFT 0xb |
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| 127895 | #define BIFPLR4_2_SECONDARY_STATUS__RECEIVED_TARGET_ABORT__SHIFT 0xc |
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| 127896 | #define BIFPLR4_2_SECONDARY_STATUS__RECEIVED_MASTER_ABORT__SHIFT 0xd |
|---|
| 127897 | #define BIFPLR4_2_SECONDARY_STATUS__RECEIVED_SYSTEM_ERROR__SHIFT 0xe |
|---|
| 127898 | #define BIFPLR4_2_SECONDARY_STATUS__PARITY_ERROR_DETECTED__SHIFT 0xf |
|---|
| 127899 | #define BIFPLR4_2_SECONDARY_STATUS__PCI_66_CAP_MASK 0x0020L |
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| 127900 | #define BIFPLR4_2_SECONDARY_STATUS__FAST_BACK_CAPABLE_MASK 0x0080L |
|---|
| 127901 | #define BIFPLR4_2_SECONDARY_STATUS__MASTER_DATA_PARITY_ERROR_MASK 0x0100L |
|---|
| 127902 | #define BIFPLR4_2_SECONDARY_STATUS__DEVSEL_TIMING_MASK 0x0600L |
|---|
| 127903 | #define BIFPLR4_2_SECONDARY_STATUS__SIGNAL_TARGET_ABORT_MASK 0x0800L |
|---|
| 127904 | #define BIFPLR4_2_SECONDARY_STATUS__RECEIVED_TARGET_ABORT_MASK 0x1000L |
|---|
| 127905 | #define BIFPLR4_2_SECONDARY_STATUS__RECEIVED_MASTER_ABORT_MASK 0x2000L |
|---|
| 127906 | #define BIFPLR4_2_SECONDARY_STATUS__RECEIVED_SYSTEM_ERROR_MASK 0x4000L |
|---|
| 127907 | #define BIFPLR4_2_SECONDARY_STATUS__PARITY_ERROR_DETECTED_MASK 0x8000L |
|---|
| 127908 | //BIFPLR4_2_MEM_BASE_LIMIT |
|---|
| 127909 | #define BIFPLR4_2_MEM_BASE_LIMIT__MEM_BASE_TYPE__SHIFT 0x0 |
|---|
| 127910 | #define BIFPLR4_2_MEM_BASE_LIMIT__MEM_BASE_31_20__SHIFT 0x4 |
|---|
| 127911 | #define BIFPLR4_2_MEM_BASE_LIMIT__MEM_LIMIT_TYPE__SHIFT 0x10 |
|---|
| 127912 | #define BIFPLR4_2_MEM_BASE_LIMIT__MEM_LIMIT_31_20__SHIFT 0x14 |
|---|
| 127913 | #define BIFPLR4_2_MEM_BASE_LIMIT__MEM_BASE_TYPE_MASK 0x0000000FL |
|---|
| 127914 | #define BIFPLR4_2_MEM_BASE_LIMIT__MEM_BASE_31_20_MASK 0x0000FFF0L |
|---|
| 127915 | #define BIFPLR4_2_MEM_BASE_LIMIT__MEM_LIMIT_TYPE_MASK 0x000F0000L |
|---|
| 127916 | #define BIFPLR4_2_MEM_BASE_LIMIT__MEM_LIMIT_31_20_MASK 0xFFF00000L |
|---|
| 127917 | //BIFPLR4_2_PREF_BASE_LIMIT |
|---|
| 127918 | #define BIFPLR4_2_PREF_BASE_LIMIT__PREF_MEM_BASE_TYPE__SHIFT 0x0 |
|---|
| 127919 | #define BIFPLR4_2_PREF_BASE_LIMIT__PREF_MEM_BASE_31_20__SHIFT 0x4 |
|---|
| 127920 | #define BIFPLR4_2_PREF_BASE_LIMIT__PREF_MEM_LIMIT_TYPE__SHIFT 0x10 |
|---|
| 127921 | #define BIFPLR4_2_PREF_BASE_LIMIT__PREF_MEM_LIMIT_31_20__SHIFT 0x14 |
|---|
| 127922 | #define BIFPLR4_2_PREF_BASE_LIMIT__PREF_MEM_BASE_TYPE_MASK 0x0000000FL |
|---|
| 127923 | #define BIFPLR4_2_PREF_BASE_LIMIT__PREF_MEM_BASE_31_20_MASK 0x0000FFF0L |
|---|
| 127924 | #define BIFPLR4_2_PREF_BASE_LIMIT__PREF_MEM_LIMIT_TYPE_MASK 0x000F0000L |
|---|
| 127925 | #define BIFPLR4_2_PREF_BASE_LIMIT__PREF_MEM_LIMIT_31_20_MASK 0xFFF00000L |
|---|
| 127926 | //BIFPLR4_2_PREF_BASE_UPPER |
|---|
| 127927 | #define BIFPLR4_2_PREF_BASE_UPPER__PREF_BASE_UPPER__SHIFT 0x0 |
|---|
| 127928 | #define BIFPLR4_2_PREF_BASE_UPPER__PREF_BASE_UPPER_MASK 0xFFFFFFFFL |
|---|
| 127929 | //BIFPLR4_2_PREF_LIMIT_UPPER |
|---|
| 127930 | #define BIFPLR4_2_PREF_LIMIT_UPPER__PREF_LIMIT_UPPER__SHIFT 0x0 |
|---|
| 127931 | #define BIFPLR4_2_PREF_LIMIT_UPPER__PREF_LIMIT_UPPER_MASK 0xFFFFFFFFL |
|---|
| 127932 | //BIFPLR4_2_IO_BASE_LIMIT_HI |
|---|
| 127933 | #define BIFPLR4_2_IO_BASE_LIMIT_HI__IO_BASE_31_16__SHIFT 0x0 |
|---|
| 127934 | #define BIFPLR4_2_IO_BASE_LIMIT_HI__IO_LIMIT_31_16__SHIFT 0x10 |
|---|
| 127935 | #define BIFPLR4_2_IO_BASE_LIMIT_HI__IO_BASE_31_16_MASK 0x0000FFFFL |
|---|
| 127936 | #define BIFPLR4_2_IO_BASE_LIMIT_HI__IO_LIMIT_31_16_MASK 0xFFFF0000L |
|---|
| 127937 | //BIFPLR4_2_CAP_PTR |
|---|
| 127938 | #define BIFPLR4_2_CAP_PTR__CAP_PTR__SHIFT 0x0 |
|---|
| 127939 | #define BIFPLR4_2_CAP_PTR__CAP_PTR_MASK 0xFFL |
|---|
| 127940 | //BIFPLR4_2_INTERRUPT_LINE |
|---|
| 127941 | #define BIFPLR4_2_INTERRUPT_LINE__INTERRUPT_LINE__SHIFT 0x0 |
|---|
| 127942 | #define BIFPLR4_2_INTERRUPT_LINE__INTERRUPT_LINE_MASK 0xFFL |
|---|
| 127943 | //BIFPLR4_2_INTERRUPT_PIN |
|---|
| 127944 | #define BIFPLR4_2_INTERRUPT_PIN__INTERRUPT_PIN__SHIFT 0x0 |
|---|
| 127945 | #define BIFPLR4_2_INTERRUPT_PIN__INTERRUPT_PIN_MASK 0xFFL |
|---|
| 127946 | //BIFPLR4_2_EXT_BRIDGE_CNTL |
|---|
| 127947 | #define BIFPLR4_2_EXT_BRIDGE_CNTL__IO_PORT_80_EN__SHIFT 0x0 |
|---|
| 127948 | #define BIFPLR4_2_EXT_BRIDGE_CNTL__IO_PORT_80_EN_MASK 0x01L |
|---|
| 127949 | //BIFPLR4_2_PMI_CAP_LIST |
|---|
| 127950 | #define BIFPLR4_2_PMI_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 127951 | #define BIFPLR4_2_PMI_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
|---|
| 127952 | #define BIFPLR4_2_PMI_CAP_LIST__CAP_ID_MASK 0x00FFL |
|---|
| 127953 | #define BIFPLR4_2_PMI_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
|---|
| 127954 | //BIFPLR4_2_PMI_CAP |
|---|
| 127955 | #define BIFPLR4_2_PMI_CAP__VERSION__SHIFT 0x0 |
|---|
| 127956 | #define BIFPLR4_2_PMI_CAP__PME_CLOCK__SHIFT 0x3 |
|---|
| 127957 | #define BIFPLR4_2_PMI_CAP__IMMEDIATE_READINESS_ON_RETURN_TO_D0__SHIFT 0x4 |
|---|
| 127958 | #define BIFPLR4_2_PMI_CAP__DEV_SPECIFIC_INIT__SHIFT 0x5 |
|---|
| 127959 | #define BIFPLR4_2_PMI_CAP__AUX_CURRENT__SHIFT 0x6 |
|---|
| 127960 | #define BIFPLR4_2_PMI_CAP__D1_SUPPORT__SHIFT 0x9 |
|---|
| 127961 | #define BIFPLR4_2_PMI_CAP__D2_SUPPORT__SHIFT 0xa |
|---|
| 127962 | #define BIFPLR4_2_PMI_CAP__PME_SUPPORT__SHIFT 0xb |
|---|
| 127963 | #define BIFPLR4_2_PMI_CAP__VERSION_MASK 0x0007L |
|---|
| 127964 | #define BIFPLR4_2_PMI_CAP__PME_CLOCK_MASK 0x0008L |
|---|
| 127965 | #define BIFPLR4_2_PMI_CAP__IMMEDIATE_READINESS_ON_RETURN_TO_D0_MASK 0x0010L |
|---|
| 127966 | #define BIFPLR4_2_PMI_CAP__DEV_SPECIFIC_INIT_MASK 0x0020L |
|---|
| 127967 | #define BIFPLR4_2_PMI_CAP__AUX_CURRENT_MASK 0x01C0L |
|---|
| 127968 | #define BIFPLR4_2_PMI_CAP__D1_SUPPORT_MASK 0x0200L |
|---|
| 127969 | #define BIFPLR4_2_PMI_CAP__D2_SUPPORT_MASK 0x0400L |
|---|
| 127970 | #define BIFPLR4_2_PMI_CAP__PME_SUPPORT_MASK 0xF800L |
|---|
| 127971 | //BIFPLR4_2_PMI_STATUS_CNTL |
|---|
| 127972 | #define BIFPLR4_2_PMI_STATUS_CNTL__POWER_STATE__SHIFT 0x0 |
|---|
| 127973 | #define BIFPLR4_2_PMI_STATUS_CNTL__NO_SOFT_RESET__SHIFT 0x3 |
|---|
| 127974 | #define BIFPLR4_2_PMI_STATUS_CNTL__PME_EN__SHIFT 0x8 |
|---|
| 127975 | #define BIFPLR4_2_PMI_STATUS_CNTL__DATA_SELECT__SHIFT 0x9 |
|---|
| 127976 | #define BIFPLR4_2_PMI_STATUS_CNTL__DATA_SCALE__SHIFT 0xd |
|---|
| 127977 | #define BIFPLR4_2_PMI_STATUS_CNTL__PME_STATUS__SHIFT 0xf |
|---|
| 127978 | #define BIFPLR4_2_PMI_STATUS_CNTL__B2_B3_SUPPORT__SHIFT 0x16 |
|---|
| 127979 | #define BIFPLR4_2_PMI_STATUS_CNTL__BUS_PWR_EN__SHIFT 0x17 |
|---|
| 127980 | #define BIFPLR4_2_PMI_STATUS_CNTL__PMI_DATA__SHIFT 0x18 |
|---|
| 127981 | #define BIFPLR4_2_PMI_STATUS_CNTL__POWER_STATE_MASK 0x00000003L |
|---|
| 127982 | #define BIFPLR4_2_PMI_STATUS_CNTL__NO_SOFT_RESET_MASK 0x00000008L |
|---|
| 127983 | #define BIFPLR4_2_PMI_STATUS_CNTL__PME_EN_MASK 0x00000100L |
|---|
| 127984 | #define BIFPLR4_2_PMI_STATUS_CNTL__DATA_SELECT_MASK 0x00001E00L |
|---|
| 127985 | #define BIFPLR4_2_PMI_STATUS_CNTL__DATA_SCALE_MASK 0x00006000L |
|---|
| 127986 | #define BIFPLR4_2_PMI_STATUS_CNTL__PME_STATUS_MASK 0x00008000L |
|---|
| 127987 | #define BIFPLR4_2_PMI_STATUS_CNTL__B2_B3_SUPPORT_MASK 0x00400000L |
|---|
| 127988 | #define BIFPLR4_2_PMI_STATUS_CNTL__BUS_PWR_EN_MASK 0x00800000L |
|---|
| 127989 | #define BIFPLR4_2_PMI_STATUS_CNTL__PMI_DATA_MASK 0xFF000000L |
|---|
| 127990 | //BIFPLR4_2_PCIE_CAP_LIST |
|---|
| 127991 | #define BIFPLR4_2_PCIE_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 127992 | #define BIFPLR4_2_PCIE_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
|---|
| 127993 | #define BIFPLR4_2_PCIE_CAP_LIST__CAP_ID_MASK 0x00FFL |
|---|
| 127994 | #define BIFPLR4_2_PCIE_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
|---|
| 127995 | //BIFPLR4_2_PCIE_CAP |
|---|
| 127996 | #define BIFPLR4_2_PCIE_CAP__VERSION__SHIFT 0x0 |
|---|
| 127997 | #define BIFPLR4_2_PCIE_CAP__DEVICE_TYPE__SHIFT 0x4 |
|---|
| 127998 | #define BIFPLR4_2_PCIE_CAP__SLOT_IMPLEMENTED__SHIFT 0x8 |
|---|
| 127999 | #define BIFPLR4_2_PCIE_CAP__INT_MESSAGE_NUM__SHIFT 0x9 |
|---|
| 128000 | #define BIFPLR4_2_PCIE_CAP__VERSION_MASK 0x000FL |
|---|
| 128001 | #define BIFPLR4_2_PCIE_CAP__DEVICE_TYPE_MASK 0x00F0L |
|---|
| 128002 | #define BIFPLR4_2_PCIE_CAP__SLOT_IMPLEMENTED_MASK 0x0100L |
|---|
| 128003 | #define BIFPLR4_2_PCIE_CAP__INT_MESSAGE_NUM_MASK 0x3E00L |
|---|
| 128004 | //BIFPLR4_2_DEVICE_CAP |
|---|
| 128005 | #define BIFPLR4_2_DEVICE_CAP__MAX_PAYLOAD_SUPPORT__SHIFT 0x0 |
|---|
| 128006 | #define BIFPLR4_2_DEVICE_CAP__PHANTOM_FUNC__SHIFT 0x3 |
|---|
| 128007 | #define BIFPLR4_2_DEVICE_CAP__EXTENDED_TAG__SHIFT 0x5 |
|---|
| 128008 | #define BIFPLR4_2_DEVICE_CAP__L0S_ACCEPTABLE_LATENCY__SHIFT 0x6 |
|---|
| 128009 | #define BIFPLR4_2_DEVICE_CAP__L1_ACCEPTABLE_LATENCY__SHIFT 0x9 |
|---|
| 128010 | #define BIFPLR4_2_DEVICE_CAP__ROLE_BASED_ERR_REPORTING__SHIFT 0xf |
|---|
| 128011 | #define BIFPLR4_2_DEVICE_CAP__ERR_COR_SUBCLASS_CAPABLE__SHIFT 0x10 |
|---|
| 128012 | #define BIFPLR4_2_DEVICE_CAP__CAPTURED_SLOT_POWER_LIMIT__SHIFT 0x12 |
|---|
| 128013 | #define BIFPLR4_2_DEVICE_CAP__CAPTURED_SLOT_POWER_SCALE__SHIFT 0x1a |
|---|
| 128014 | #define BIFPLR4_2_DEVICE_CAP__FLR_CAPABLE__SHIFT 0x1c |
|---|
| 128015 | #define BIFPLR4_2_DEVICE_CAP__MAX_PAYLOAD_SUPPORT_MASK 0x00000007L |
|---|
| 128016 | #define BIFPLR4_2_DEVICE_CAP__PHANTOM_FUNC_MASK 0x00000018L |
|---|
| 128017 | #define BIFPLR4_2_DEVICE_CAP__EXTENDED_TAG_MASK 0x00000020L |
|---|
| 128018 | #define BIFPLR4_2_DEVICE_CAP__L0S_ACCEPTABLE_LATENCY_MASK 0x000001C0L |
|---|
| 128019 | #define BIFPLR4_2_DEVICE_CAP__L1_ACCEPTABLE_LATENCY_MASK 0x00000E00L |
|---|
| 128020 | #define BIFPLR4_2_DEVICE_CAP__ROLE_BASED_ERR_REPORTING_MASK 0x00008000L |
|---|
| 128021 | #define BIFPLR4_2_DEVICE_CAP__ERR_COR_SUBCLASS_CAPABLE_MASK 0x00010000L |
|---|
| 128022 | #define BIFPLR4_2_DEVICE_CAP__CAPTURED_SLOT_POWER_LIMIT_MASK 0x03FC0000L |
|---|
| 128023 | #define BIFPLR4_2_DEVICE_CAP__CAPTURED_SLOT_POWER_SCALE_MASK 0x0C000000L |
|---|
| 128024 | #define BIFPLR4_2_DEVICE_CAP__FLR_CAPABLE_MASK 0x10000000L |
|---|
| 128025 | //BIFPLR4_2_DEVICE_CNTL |
|---|
| 128026 | #define BIFPLR4_2_DEVICE_CNTL__CORR_ERR_EN__SHIFT 0x0 |
|---|
| 128027 | #define BIFPLR4_2_DEVICE_CNTL__NON_FATAL_ERR_EN__SHIFT 0x1 |
|---|
| 128028 | #define BIFPLR4_2_DEVICE_CNTL__FATAL_ERR_EN__SHIFT 0x2 |
|---|
| 128029 | #define BIFPLR4_2_DEVICE_CNTL__USR_REPORT_EN__SHIFT 0x3 |
|---|
| 128030 | #define BIFPLR4_2_DEVICE_CNTL__RELAXED_ORD_EN__SHIFT 0x4 |
|---|
| 128031 | #define BIFPLR4_2_DEVICE_CNTL__MAX_PAYLOAD_SIZE__SHIFT 0x5 |
|---|
| 128032 | #define BIFPLR4_2_DEVICE_CNTL__EXTENDED_TAG_EN__SHIFT 0x8 |
|---|
| 128033 | #define BIFPLR4_2_DEVICE_CNTL__PHANTOM_FUNC_EN__SHIFT 0x9 |
|---|
| 128034 | #define BIFPLR4_2_DEVICE_CNTL__AUX_POWER_PM_EN__SHIFT 0xa |
|---|
| 128035 | #define BIFPLR4_2_DEVICE_CNTL__NO_SNOOP_EN__SHIFT 0xb |
|---|
| 128036 | #define BIFPLR4_2_DEVICE_CNTL__MAX_READ_REQUEST_SIZE__SHIFT 0xc |
|---|
| 128037 | #define BIFPLR4_2_DEVICE_CNTL__BRIDGE_CFG_RETRY_EN__SHIFT 0xf |
|---|
| 128038 | #define BIFPLR4_2_DEVICE_CNTL__CORR_ERR_EN_MASK 0x0001L |
|---|
| 128039 | #define BIFPLR4_2_DEVICE_CNTL__NON_FATAL_ERR_EN_MASK 0x0002L |
|---|
| 128040 | #define BIFPLR4_2_DEVICE_CNTL__FATAL_ERR_EN_MASK 0x0004L |
|---|
| 128041 | #define BIFPLR4_2_DEVICE_CNTL__USR_REPORT_EN_MASK 0x0008L |
|---|
| 128042 | #define BIFPLR4_2_DEVICE_CNTL__RELAXED_ORD_EN_MASK 0x0010L |
|---|
| 128043 | #define BIFPLR4_2_DEVICE_CNTL__MAX_PAYLOAD_SIZE_MASK 0x00E0L |
|---|
| 128044 | #define BIFPLR4_2_DEVICE_CNTL__EXTENDED_TAG_EN_MASK 0x0100L |
|---|
| 128045 | #define BIFPLR4_2_DEVICE_CNTL__PHANTOM_FUNC_EN_MASK 0x0200L |
|---|
| 128046 | #define BIFPLR4_2_DEVICE_CNTL__AUX_POWER_PM_EN_MASK 0x0400L |
|---|
| 128047 | #define BIFPLR4_2_DEVICE_CNTL__NO_SNOOP_EN_MASK 0x0800L |
|---|
| 128048 | #define BIFPLR4_2_DEVICE_CNTL__MAX_READ_REQUEST_SIZE_MASK 0x7000L |
|---|
| 128049 | #define BIFPLR4_2_DEVICE_CNTL__BRIDGE_CFG_RETRY_EN_MASK 0x8000L |
|---|
| 128050 | //BIFPLR4_2_DEVICE_STATUS |
|---|
| 128051 | #define BIFPLR4_2_DEVICE_STATUS__CORR_ERR__SHIFT 0x0 |
|---|
| 128052 | #define BIFPLR4_2_DEVICE_STATUS__NON_FATAL_ERR__SHIFT 0x1 |
|---|
| 128053 | #define BIFPLR4_2_DEVICE_STATUS__FATAL_ERR__SHIFT 0x2 |
|---|
| 128054 | #define BIFPLR4_2_DEVICE_STATUS__USR_DETECTED__SHIFT 0x3 |
|---|
| 128055 | #define BIFPLR4_2_DEVICE_STATUS__AUX_PWR__SHIFT 0x4 |
|---|
| 128056 | #define BIFPLR4_2_DEVICE_STATUS__TRANSACTIONS_PEND__SHIFT 0x5 |
|---|
| 128057 | #define BIFPLR4_2_DEVICE_STATUS__EMER_POWER_REDUCTION_DETECTED__SHIFT 0x6 |
|---|
| 128058 | #define BIFPLR4_2_DEVICE_STATUS__CORR_ERR_MASK 0x0001L |
|---|
| 128059 | #define BIFPLR4_2_DEVICE_STATUS__NON_FATAL_ERR_MASK 0x0002L |
|---|
| 128060 | #define BIFPLR4_2_DEVICE_STATUS__FATAL_ERR_MASK 0x0004L |
|---|
| 128061 | #define BIFPLR4_2_DEVICE_STATUS__USR_DETECTED_MASK 0x0008L |
|---|
| 128062 | #define BIFPLR4_2_DEVICE_STATUS__AUX_PWR_MASK 0x0010L |
|---|
| 128063 | #define BIFPLR4_2_DEVICE_STATUS__TRANSACTIONS_PEND_MASK 0x0020L |
|---|
| 128064 | #define BIFPLR4_2_DEVICE_STATUS__EMER_POWER_REDUCTION_DETECTED_MASK 0x0040L |
|---|
| 128065 | //BIFPLR4_2_LINK_CAP |
|---|
| 128066 | #define BIFPLR4_2_LINK_CAP__LINK_SPEED__SHIFT 0x0 |
|---|
| 128067 | #define BIFPLR4_2_LINK_CAP__LINK_WIDTH__SHIFT 0x4 |
|---|
| 128068 | #define BIFPLR4_2_LINK_CAP__PM_SUPPORT__SHIFT 0xa |
|---|
| 128069 | #define BIFPLR4_2_LINK_CAP__L0S_EXIT_LATENCY__SHIFT 0xc |
|---|
| 128070 | #define BIFPLR4_2_LINK_CAP__L1_EXIT_LATENCY__SHIFT 0xf |
|---|
| 128071 | #define BIFPLR4_2_LINK_CAP__CLOCK_POWER_MANAGEMENT__SHIFT 0x12 |
|---|
| 128072 | #define BIFPLR4_2_LINK_CAP__SURPRISE_DOWN_ERR_REPORTING__SHIFT 0x13 |
|---|
| 128073 | #define BIFPLR4_2_LINK_CAP__DL_ACTIVE_REPORTING_CAPABLE__SHIFT 0x14 |
|---|
| 128074 | #define BIFPLR4_2_LINK_CAP__LINK_BW_NOTIFICATION_CAP__SHIFT 0x15 |
|---|
| 128075 | #define BIFPLR4_2_LINK_CAP__ASPM_OPTIONALITY_COMPLIANCE__SHIFT 0x16 |
|---|
| 128076 | #define BIFPLR4_2_LINK_CAP__PORT_NUMBER__SHIFT 0x18 |
|---|
| 128077 | #define BIFPLR4_2_LINK_CAP__LINK_SPEED_MASK 0x0000000FL |
|---|
| 128078 | #define BIFPLR4_2_LINK_CAP__LINK_WIDTH_MASK 0x000003F0L |
|---|
| 128079 | #define BIFPLR4_2_LINK_CAP__PM_SUPPORT_MASK 0x00000C00L |
|---|
| 128080 | #define BIFPLR4_2_LINK_CAP__L0S_EXIT_LATENCY_MASK 0x00007000L |
|---|
| 128081 | #define BIFPLR4_2_LINK_CAP__L1_EXIT_LATENCY_MASK 0x00038000L |
|---|
| 128082 | #define BIFPLR4_2_LINK_CAP__CLOCK_POWER_MANAGEMENT_MASK 0x00040000L |
|---|
| 128083 | #define BIFPLR4_2_LINK_CAP__SURPRISE_DOWN_ERR_REPORTING_MASK 0x00080000L |
|---|
| 128084 | #define BIFPLR4_2_LINK_CAP__DL_ACTIVE_REPORTING_CAPABLE_MASK 0x00100000L |
|---|
| 128085 | #define BIFPLR4_2_LINK_CAP__LINK_BW_NOTIFICATION_CAP_MASK 0x00200000L |
|---|
| 128086 | #define BIFPLR4_2_LINK_CAP__ASPM_OPTIONALITY_COMPLIANCE_MASK 0x00400000L |
|---|
| 128087 | #define BIFPLR4_2_LINK_CAP__PORT_NUMBER_MASK 0xFF000000L |
|---|
| 128088 | //BIFPLR4_2_LINK_CNTL |
|---|
| 128089 | #define BIFPLR4_2_LINK_CNTL__PM_CONTROL__SHIFT 0x0 |
|---|
| 128090 | #define BIFPLR4_2_LINK_CNTL__PTM_PROP_DELAY_ADAPT_INTER_B__SHIFT 0x2 |
|---|
| 128091 | #define BIFPLR4_2_LINK_CNTL__READ_CPL_BOUNDARY__SHIFT 0x3 |
|---|
| 128092 | #define BIFPLR4_2_LINK_CNTL__LINK_DIS__SHIFT 0x4 |
|---|
| 128093 | #define BIFPLR4_2_LINK_CNTL__RETRAIN_LINK__SHIFT 0x5 |
|---|
| 128094 | #define BIFPLR4_2_LINK_CNTL__COMMON_CLOCK_CFG__SHIFT 0x6 |
|---|
| 128095 | #define BIFPLR4_2_LINK_CNTL__EXTENDED_SYNC__SHIFT 0x7 |
|---|
| 128096 | #define BIFPLR4_2_LINK_CNTL__CLOCK_POWER_MANAGEMENT_EN__SHIFT 0x8 |
|---|
| 128097 | #define BIFPLR4_2_LINK_CNTL__HW_AUTONOMOUS_WIDTH_DISABLE__SHIFT 0x9 |
|---|
| 128098 | #define BIFPLR4_2_LINK_CNTL__LINK_BW_MANAGEMENT_INT_EN__SHIFT 0xa |
|---|
| 128099 | #define BIFPLR4_2_LINK_CNTL__LINK_AUTONOMOUS_BW_INT_EN__SHIFT 0xb |
|---|
| 128100 | #define BIFPLR4_2_LINK_CNTL__DRS_SIGNALING_CONTROL__SHIFT 0xe |
|---|
| 128101 | #define BIFPLR4_2_LINK_CNTL__PM_CONTROL_MASK 0x0003L |
|---|
| 128102 | #define BIFPLR4_2_LINK_CNTL__PTM_PROP_DELAY_ADAPT_INTER_B_MASK 0x0004L |
|---|
| 128103 | #define BIFPLR4_2_LINK_CNTL__READ_CPL_BOUNDARY_MASK 0x0008L |
|---|
| 128104 | #define BIFPLR4_2_LINK_CNTL__LINK_DIS_MASK 0x0010L |
|---|
| 128105 | #define BIFPLR4_2_LINK_CNTL__RETRAIN_LINK_MASK 0x0020L |
|---|
| 128106 | #define BIFPLR4_2_LINK_CNTL__COMMON_CLOCK_CFG_MASK 0x0040L |
|---|
| 128107 | #define BIFPLR4_2_LINK_CNTL__EXTENDED_SYNC_MASK 0x0080L |
|---|
| 128108 | #define BIFPLR4_2_LINK_CNTL__CLOCK_POWER_MANAGEMENT_EN_MASK 0x0100L |
|---|
| 128109 | #define BIFPLR4_2_LINK_CNTL__HW_AUTONOMOUS_WIDTH_DISABLE_MASK 0x0200L |
|---|
| 128110 | #define BIFPLR4_2_LINK_CNTL__LINK_BW_MANAGEMENT_INT_EN_MASK 0x0400L |
|---|
| 128111 | #define BIFPLR4_2_LINK_CNTL__LINK_AUTONOMOUS_BW_INT_EN_MASK 0x0800L |
|---|
| 128112 | #define BIFPLR4_2_LINK_CNTL__DRS_SIGNALING_CONTROL_MASK 0xC000L |
|---|
| 128113 | //BIFPLR4_2_LINK_STATUS |
|---|
| 128114 | #define BIFPLR4_2_LINK_STATUS__CURRENT_LINK_SPEED__SHIFT 0x0 |
|---|
| 128115 | #define BIFPLR4_2_LINK_STATUS__NEGOTIATED_LINK_WIDTH__SHIFT 0x4 |
|---|
| 128116 | #define BIFPLR4_2_LINK_STATUS__LINK_TRAINING__SHIFT 0xb |
|---|
| 128117 | #define BIFPLR4_2_LINK_STATUS__SLOT_CLOCK_CFG__SHIFT 0xc |
|---|
| 128118 | #define BIFPLR4_2_LINK_STATUS__DL_ACTIVE__SHIFT 0xd |
|---|
| 128119 | #define BIFPLR4_2_LINK_STATUS__LINK_BW_MANAGEMENT_STATUS__SHIFT 0xe |
|---|
| 128120 | #define BIFPLR4_2_LINK_STATUS__LINK_AUTONOMOUS_BW_STATUS__SHIFT 0xf |
|---|
| 128121 | #define BIFPLR4_2_LINK_STATUS__CURRENT_LINK_SPEED_MASK 0x000FL |
|---|
| 128122 | #define BIFPLR4_2_LINK_STATUS__NEGOTIATED_LINK_WIDTH_MASK 0x03F0L |
|---|
| 128123 | #define BIFPLR4_2_LINK_STATUS__LINK_TRAINING_MASK 0x0800L |
|---|
| 128124 | #define BIFPLR4_2_LINK_STATUS__SLOT_CLOCK_CFG_MASK 0x1000L |
|---|
| 128125 | #define BIFPLR4_2_LINK_STATUS__DL_ACTIVE_MASK 0x2000L |
|---|
| 128126 | #define BIFPLR4_2_LINK_STATUS__LINK_BW_MANAGEMENT_STATUS_MASK 0x4000L |
|---|
| 128127 | #define BIFPLR4_2_LINK_STATUS__LINK_AUTONOMOUS_BW_STATUS_MASK 0x8000L |
|---|
| 128128 | //BIFPLR4_2_SLOT_CAP |
|---|
| 128129 | #define BIFPLR4_2_SLOT_CAP__ATTN_BUTTON_PRESENT__SHIFT 0x0 |
|---|
| 128130 | #define BIFPLR4_2_SLOT_CAP__PWR_CONTROLLER_PRESENT__SHIFT 0x1 |
|---|
| 128131 | #define BIFPLR4_2_SLOT_CAP__MRL_SENSOR_PRESENT__SHIFT 0x2 |
|---|
| 128132 | #define BIFPLR4_2_SLOT_CAP__ATTN_INDICATOR_PRESENT__SHIFT 0x3 |
|---|
| 128133 | #define BIFPLR4_2_SLOT_CAP__PWR_INDICATOR_PRESENT__SHIFT 0x4 |
|---|
| 128134 | #define BIFPLR4_2_SLOT_CAP__HOTPLUG_SURPRISE__SHIFT 0x5 |
|---|
| 128135 | #define BIFPLR4_2_SLOT_CAP__HOTPLUG_CAPABLE__SHIFT 0x6 |
|---|
| 128136 | #define BIFPLR4_2_SLOT_CAP__SLOT_PWR_LIMIT_VALUE__SHIFT 0x7 |
|---|
| 128137 | #define BIFPLR4_2_SLOT_CAP__SLOT_PWR_LIMIT_SCALE__SHIFT 0xf |
|---|
| 128138 | #define BIFPLR4_2_SLOT_CAP__ELECTROMECH_INTERLOCK_PRESENT__SHIFT 0x11 |
|---|
| 128139 | #define BIFPLR4_2_SLOT_CAP__NO_COMMAND_COMPLETED_SUPPORTED__SHIFT 0x12 |
|---|
| 128140 | #define BIFPLR4_2_SLOT_CAP__PHYSICAL_SLOT_NUM__SHIFT 0x13 |
|---|
| 128141 | #define BIFPLR4_2_SLOT_CAP__ATTN_BUTTON_PRESENT_MASK 0x00000001L |
|---|
| 128142 | #define BIFPLR4_2_SLOT_CAP__PWR_CONTROLLER_PRESENT_MASK 0x00000002L |
|---|
| 128143 | #define BIFPLR4_2_SLOT_CAP__MRL_SENSOR_PRESENT_MASK 0x00000004L |
|---|
| 128144 | #define BIFPLR4_2_SLOT_CAP__ATTN_INDICATOR_PRESENT_MASK 0x00000008L |
|---|
| 128145 | #define BIFPLR4_2_SLOT_CAP__PWR_INDICATOR_PRESENT_MASK 0x00000010L |
|---|
| 128146 | #define BIFPLR4_2_SLOT_CAP__HOTPLUG_SURPRISE_MASK 0x00000020L |
|---|
| 128147 | #define BIFPLR4_2_SLOT_CAP__HOTPLUG_CAPABLE_MASK 0x00000040L |
|---|
| 128148 | #define BIFPLR4_2_SLOT_CAP__SLOT_PWR_LIMIT_VALUE_MASK 0x00007F80L |
|---|
| 128149 | #define BIFPLR4_2_SLOT_CAP__SLOT_PWR_LIMIT_SCALE_MASK 0x00018000L |
|---|
| 128150 | #define BIFPLR4_2_SLOT_CAP__ELECTROMECH_INTERLOCK_PRESENT_MASK 0x00020000L |
|---|
| 128151 | #define BIFPLR4_2_SLOT_CAP__NO_COMMAND_COMPLETED_SUPPORTED_MASK 0x00040000L |
|---|
| 128152 | #define BIFPLR4_2_SLOT_CAP__PHYSICAL_SLOT_NUM_MASK 0xFFF80000L |
|---|
| 128153 | //BIFPLR4_2_SLOT_CNTL |
|---|
| 128154 | #define BIFPLR4_2_SLOT_CNTL__ATTN_BUTTON_PRESSED_EN__SHIFT 0x0 |
|---|
| 128155 | #define BIFPLR4_2_SLOT_CNTL__PWR_FAULT_DETECTED_EN__SHIFT 0x1 |
|---|
| 128156 | #define BIFPLR4_2_SLOT_CNTL__MRL_SENSOR_CHANGED_EN__SHIFT 0x2 |
|---|
| 128157 | #define BIFPLR4_2_SLOT_CNTL__PRESENCE_DETECT_CHANGED_EN__SHIFT 0x3 |
|---|
| 128158 | #define BIFPLR4_2_SLOT_CNTL__COMMAND_COMPLETED_INTR_EN__SHIFT 0x4 |
|---|
| 128159 | #define BIFPLR4_2_SLOT_CNTL__HOTPLUG_INTR_EN__SHIFT 0x5 |
|---|
| 128160 | #define BIFPLR4_2_SLOT_CNTL__ATTN_INDICATOR_CNTL__SHIFT 0x6 |
|---|
| 128161 | #define BIFPLR4_2_SLOT_CNTL__PWR_INDICATOR_CNTL__SHIFT 0x8 |
|---|
| 128162 | #define BIFPLR4_2_SLOT_CNTL__PWR_CONTROLLER_CNTL__SHIFT 0xa |
|---|
| 128163 | #define BIFPLR4_2_SLOT_CNTL__ELECTROMECH_INTERLOCK_CNTL__SHIFT 0xb |
|---|
| 128164 | #define BIFPLR4_2_SLOT_CNTL__DL_STATE_CHANGED_EN__SHIFT 0xc |
|---|
| 128165 | #define BIFPLR4_2_SLOT_CNTL__AUTO_SLOT_PWR_LIMIT_DISABLE__SHIFT 0xd |
|---|
| 128166 | #define BIFPLR4_2_SLOT_CNTL__INBAND_PD_DISABLE__SHIFT 0xe |
|---|
| 128167 | #define BIFPLR4_2_SLOT_CNTL__ATTN_BUTTON_PRESSED_EN_MASK 0x0001L |
|---|
| 128168 | #define BIFPLR4_2_SLOT_CNTL__PWR_FAULT_DETECTED_EN_MASK 0x0002L |
|---|
| 128169 | #define BIFPLR4_2_SLOT_CNTL__MRL_SENSOR_CHANGED_EN_MASK 0x0004L |
|---|
| 128170 | #define BIFPLR4_2_SLOT_CNTL__PRESENCE_DETECT_CHANGED_EN_MASK 0x0008L |
|---|
| 128171 | #define BIFPLR4_2_SLOT_CNTL__COMMAND_COMPLETED_INTR_EN_MASK 0x0010L |
|---|
| 128172 | #define BIFPLR4_2_SLOT_CNTL__HOTPLUG_INTR_EN_MASK 0x0020L |
|---|
| 128173 | #define BIFPLR4_2_SLOT_CNTL__ATTN_INDICATOR_CNTL_MASK 0x00C0L |
|---|
| 128174 | #define BIFPLR4_2_SLOT_CNTL__PWR_INDICATOR_CNTL_MASK 0x0300L |
|---|
| 128175 | #define BIFPLR4_2_SLOT_CNTL__PWR_CONTROLLER_CNTL_MASK 0x0400L |
|---|
| 128176 | #define BIFPLR4_2_SLOT_CNTL__ELECTROMECH_INTERLOCK_CNTL_MASK 0x0800L |
|---|
| 128177 | #define BIFPLR4_2_SLOT_CNTL__DL_STATE_CHANGED_EN_MASK 0x1000L |
|---|
| 128178 | #define BIFPLR4_2_SLOT_CNTL__AUTO_SLOT_PWR_LIMIT_DISABLE_MASK 0x2000L |
|---|
| 128179 | #define BIFPLR4_2_SLOT_CNTL__INBAND_PD_DISABLE_MASK 0x4000L |
|---|
| 128180 | //BIFPLR4_2_SLOT_STATUS |
|---|
| 128181 | #define BIFPLR4_2_SLOT_STATUS__ATTN_BUTTON_PRESSED__SHIFT 0x0 |
|---|
| 128182 | #define BIFPLR4_2_SLOT_STATUS__PWR_FAULT_DETECTED__SHIFT 0x1 |
|---|
| 128183 | #define BIFPLR4_2_SLOT_STATUS__MRL_SENSOR_CHANGED__SHIFT 0x2 |
|---|
| 128184 | #define BIFPLR4_2_SLOT_STATUS__PRESENCE_DETECT_CHANGED__SHIFT 0x3 |
|---|
| 128185 | #define BIFPLR4_2_SLOT_STATUS__COMMAND_COMPLETED__SHIFT 0x4 |
|---|
| 128186 | #define BIFPLR4_2_SLOT_STATUS__MRL_SENSOR_STATE__SHIFT 0x5 |
|---|
| 128187 | #define BIFPLR4_2_SLOT_STATUS__PRESENCE_DETECT_STATE__SHIFT 0x6 |
|---|
| 128188 | #define BIFPLR4_2_SLOT_STATUS__ELECTROMECH_INTERLOCK_STATUS__SHIFT 0x7 |
|---|
| 128189 | #define BIFPLR4_2_SLOT_STATUS__DL_STATE_CHANGED__SHIFT 0x8 |
|---|
| 128190 | #define BIFPLR4_2_SLOT_STATUS__ATTN_BUTTON_PRESSED_MASK 0x0001L |
|---|
| 128191 | #define BIFPLR4_2_SLOT_STATUS__PWR_FAULT_DETECTED_MASK 0x0002L |
|---|
| 128192 | #define BIFPLR4_2_SLOT_STATUS__MRL_SENSOR_CHANGED_MASK 0x0004L |
|---|
| 128193 | #define BIFPLR4_2_SLOT_STATUS__PRESENCE_DETECT_CHANGED_MASK 0x0008L |
|---|
| 128194 | #define BIFPLR4_2_SLOT_STATUS__COMMAND_COMPLETED_MASK 0x0010L |
|---|
| 128195 | #define BIFPLR4_2_SLOT_STATUS__MRL_SENSOR_STATE_MASK 0x0020L |
|---|
| 128196 | #define BIFPLR4_2_SLOT_STATUS__PRESENCE_DETECT_STATE_MASK 0x0040L |
|---|
| 128197 | #define BIFPLR4_2_SLOT_STATUS__ELECTROMECH_INTERLOCK_STATUS_MASK 0x0080L |
|---|
| 128198 | #define BIFPLR4_2_SLOT_STATUS__DL_STATE_CHANGED_MASK 0x0100L |
|---|
| 128199 | //BIFPLR4_2_ROOT_CNTL |
|---|
| 128200 | #define BIFPLR4_2_ROOT_CNTL__SERR_ON_CORR_ERR_EN__SHIFT 0x0 |
|---|
| 128201 | #define BIFPLR4_2_ROOT_CNTL__SERR_ON_NONFATAL_ERR_EN__SHIFT 0x1 |
|---|
| 128202 | #define BIFPLR4_2_ROOT_CNTL__SERR_ON_FATAL_ERR_EN__SHIFT 0x2 |
|---|
| 128203 | #define BIFPLR4_2_ROOT_CNTL__PM_INTERRUPT_EN__SHIFT 0x3 |
|---|
| 128204 | #define BIFPLR4_2_ROOT_CNTL__CRS_SOFTWARE_VISIBILITY_EN__SHIFT 0x4 |
|---|
| 128205 | #define BIFPLR4_2_ROOT_CNTL__SERR_ON_CORR_ERR_EN_MASK 0x0001L |
|---|
| 128206 | #define BIFPLR4_2_ROOT_CNTL__SERR_ON_NONFATAL_ERR_EN_MASK 0x0002L |
|---|
| 128207 | #define BIFPLR4_2_ROOT_CNTL__SERR_ON_FATAL_ERR_EN_MASK 0x0004L |
|---|
| 128208 | #define BIFPLR4_2_ROOT_CNTL__PM_INTERRUPT_EN_MASK 0x0008L |
|---|
| 128209 | #define BIFPLR4_2_ROOT_CNTL__CRS_SOFTWARE_VISIBILITY_EN_MASK 0x0010L |
|---|
| 128210 | //BIFPLR4_2_ROOT_CAP |
|---|
| 128211 | #define BIFPLR4_2_ROOT_CAP__CRS_SOFTWARE_VISIBILITY__SHIFT 0x0 |
|---|
| 128212 | #define BIFPLR4_2_ROOT_CAP__CRS_SOFTWARE_VISIBILITY_MASK 0x0001L |
|---|
| 128213 | //BIFPLR4_2_ROOT_STATUS |
|---|
| 128214 | #define BIFPLR4_2_ROOT_STATUS__PME_REQUESTOR_ID__SHIFT 0x0 |
|---|
| 128215 | #define BIFPLR4_2_ROOT_STATUS__PME_STATUS__SHIFT 0x10 |
|---|
| 128216 | #define BIFPLR4_2_ROOT_STATUS__PME_PENDING__SHIFT 0x11 |
|---|
| 128217 | #define BIFPLR4_2_ROOT_STATUS__PME_REQUESTOR_ID_MASK 0x0000FFFFL |
|---|
| 128218 | #define BIFPLR4_2_ROOT_STATUS__PME_STATUS_MASK 0x00010000L |
|---|
| 128219 | #define BIFPLR4_2_ROOT_STATUS__PME_PENDING_MASK 0x00020000L |
|---|
| 128220 | //BIFPLR4_2_DEVICE_CAP2 |
|---|
| 128221 | #define BIFPLR4_2_DEVICE_CAP2__CPL_TIMEOUT_RANGE_SUPPORTED__SHIFT 0x0 |
|---|
| 128222 | #define BIFPLR4_2_DEVICE_CAP2__CPL_TIMEOUT_DIS_SUPPORTED__SHIFT 0x4 |
|---|
| 128223 | #define BIFPLR4_2_DEVICE_CAP2__ARI_FORWARDING_SUPPORTED__SHIFT 0x5 |
|---|
| 128224 | #define BIFPLR4_2_DEVICE_CAP2__ATOMICOP_ROUTING_SUPPORTED__SHIFT 0x6 |
|---|
| 128225 | #define BIFPLR4_2_DEVICE_CAP2__ATOMICOP_32CMPLT_SUPPORTED__SHIFT 0x7 |
|---|
| 128226 | #define BIFPLR4_2_DEVICE_CAP2__ATOMICOP_64CMPLT_SUPPORTED__SHIFT 0x8 |
|---|
| 128227 | #define BIFPLR4_2_DEVICE_CAP2__CAS128_CMPLT_SUPPORTED__SHIFT 0x9 |
|---|
| 128228 | #define BIFPLR4_2_DEVICE_CAP2__NO_RO_ENABLED_P2P_PASSING__SHIFT 0xa |
|---|
| 128229 | #define BIFPLR4_2_DEVICE_CAP2__LTR_SUPPORTED__SHIFT 0xb |
|---|
| 128230 | #define BIFPLR4_2_DEVICE_CAP2__TPH_CPLR_SUPPORTED__SHIFT 0xc |
|---|
| 128231 | #define BIFPLR4_2_DEVICE_CAP2__LN_SYSTEM_CLS__SHIFT 0xe |
|---|
| 128232 | #define BIFPLR4_2_DEVICE_CAP2__TEN_BIT_TAG_COMPLETER_SUPPORTED__SHIFT 0x10 |
|---|
| 128233 | #define BIFPLR4_2_DEVICE_CAP2__TEN_BIT_TAG_REQUESTER_SUPPORTED__SHIFT 0x11 |
|---|
| 128234 | #define BIFPLR4_2_DEVICE_CAP2__OBFF_SUPPORTED__SHIFT 0x12 |
|---|
| 128235 | #define BIFPLR4_2_DEVICE_CAP2__EXTENDED_FMT_FIELD_SUPPORTED__SHIFT 0x14 |
|---|
| 128236 | #define BIFPLR4_2_DEVICE_CAP2__END_END_TLP_PREFIX_SUPPORTED__SHIFT 0x15 |
|---|
| 128237 | #define BIFPLR4_2_DEVICE_CAP2__MAX_END_END_TLP_PREFIXES__SHIFT 0x16 |
|---|
| 128238 | #define BIFPLR4_2_DEVICE_CAP2__EMER_POWER_REDUCTION_SUPPORTED__SHIFT 0x18 |
|---|
| 128239 | #define BIFPLR4_2_DEVICE_CAP2__EMER_POWER_REDUCTION_INIT_REQ__SHIFT 0x1a |
|---|
| 128240 | #define BIFPLR4_2_DEVICE_CAP2__FRS_SUPPORTED__SHIFT 0x1f |
|---|
| 128241 | #define BIFPLR4_2_DEVICE_CAP2__CPL_TIMEOUT_RANGE_SUPPORTED_MASK 0x0000000FL |
|---|
| 128242 | #define BIFPLR4_2_DEVICE_CAP2__CPL_TIMEOUT_DIS_SUPPORTED_MASK 0x00000010L |
|---|
| 128243 | #define BIFPLR4_2_DEVICE_CAP2__ARI_FORWARDING_SUPPORTED_MASK 0x00000020L |
|---|
| 128244 | #define BIFPLR4_2_DEVICE_CAP2__ATOMICOP_ROUTING_SUPPORTED_MASK 0x00000040L |
|---|
| 128245 | #define BIFPLR4_2_DEVICE_CAP2__ATOMICOP_32CMPLT_SUPPORTED_MASK 0x00000080L |
|---|
| 128246 | #define BIFPLR4_2_DEVICE_CAP2__ATOMICOP_64CMPLT_SUPPORTED_MASK 0x00000100L |
|---|
| 128247 | #define BIFPLR4_2_DEVICE_CAP2__CAS128_CMPLT_SUPPORTED_MASK 0x00000200L |
|---|
| 128248 | #define BIFPLR4_2_DEVICE_CAP2__NO_RO_ENABLED_P2P_PASSING_MASK 0x00000400L |
|---|
| 128249 | #define BIFPLR4_2_DEVICE_CAP2__LTR_SUPPORTED_MASK 0x00000800L |
|---|
| 128250 | #define BIFPLR4_2_DEVICE_CAP2__TPH_CPLR_SUPPORTED_MASK 0x00003000L |
|---|
| 128251 | #define BIFPLR4_2_DEVICE_CAP2__LN_SYSTEM_CLS_MASK 0x0000C000L |
|---|
| 128252 | #define BIFPLR4_2_DEVICE_CAP2__TEN_BIT_TAG_COMPLETER_SUPPORTED_MASK 0x00010000L |
|---|
| 128253 | #define BIFPLR4_2_DEVICE_CAP2__TEN_BIT_TAG_REQUESTER_SUPPORTED_MASK 0x00020000L |
|---|
| 128254 | #define BIFPLR4_2_DEVICE_CAP2__OBFF_SUPPORTED_MASK 0x000C0000L |
|---|
| 128255 | #define BIFPLR4_2_DEVICE_CAP2__EXTENDED_FMT_FIELD_SUPPORTED_MASK 0x00100000L |
|---|
| 128256 | #define BIFPLR4_2_DEVICE_CAP2__END_END_TLP_PREFIX_SUPPORTED_MASK 0x00200000L |
|---|
| 128257 | #define BIFPLR4_2_DEVICE_CAP2__MAX_END_END_TLP_PREFIXES_MASK 0x00C00000L |
|---|
| 128258 | #define BIFPLR4_2_DEVICE_CAP2__EMER_POWER_REDUCTION_SUPPORTED_MASK 0x03000000L |
|---|
| 128259 | #define BIFPLR4_2_DEVICE_CAP2__EMER_POWER_REDUCTION_INIT_REQ_MASK 0x04000000L |
|---|
| 128260 | #define BIFPLR4_2_DEVICE_CAP2__FRS_SUPPORTED_MASK 0x80000000L |
|---|
| 128261 | //BIFPLR4_2_DEVICE_CNTL2 |
|---|
| 128262 | #define BIFPLR4_2_DEVICE_CNTL2__CPL_TIMEOUT_VALUE__SHIFT 0x0 |
|---|
| 128263 | #define BIFPLR4_2_DEVICE_CNTL2__CPL_TIMEOUT_DIS__SHIFT 0x4 |
|---|
| 128264 | #define BIFPLR4_2_DEVICE_CNTL2__ARI_FORWARDING_EN__SHIFT 0x5 |
|---|
| 128265 | #define BIFPLR4_2_DEVICE_CNTL2__ATOMICOP_REQUEST_EN__SHIFT 0x6 |
|---|
| 128266 | #define BIFPLR4_2_DEVICE_CNTL2__ATOMICOP_EGRESS_BLOCKING__SHIFT 0x7 |
|---|
| 128267 | #define BIFPLR4_2_DEVICE_CNTL2__IDO_REQUEST_ENABLE__SHIFT 0x8 |
|---|
| 128268 | #define BIFPLR4_2_DEVICE_CNTL2__IDO_COMPLETION_ENABLE__SHIFT 0x9 |
|---|
| 128269 | #define BIFPLR4_2_DEVICE_CNTL2__LTR_EN__SHIFT 0xa |
|---|
| 128270 | #define BIFPLR4_2_DEVICE_CNTL2__EMER_POWER_REDUCTION_REQUEST__SHIFT 0xb |
|---|
| 128271 | #define BIFPLR4_2_DEVICE_CNTL2__TEN_BIT_TAG_REQUESTER_ENABLE__SHIFT 0xc |
|---|
| 128272 | #define BIFPLR4_2_DEVICE_CNTL2__OBFF_EN__SHIFT 0xd |
|---|
| 128273 | #define BIFPLR4_2_DEVICE_CNTL2__END_END_TLP_PREFIX_BLOCKING__SHIFT 0xf |
|---|
| 128274 | #define BIFPLR4_2_DEVICE_CNTL2__CPL_TIMEOUT_VALUE_MASK 0x000FL |
|---|
| 128275 | #define BIFPLR4_2_DEVICE_CNTL2__CPL_TIMEOUT_DIS_MASK 0x0010L |
|---|
| 128276 | #define BIFPLR4_2_DEVICE_CNTL2__ARI_FORWARDING_EN_MASK 0x0020L |
|---|
| 128277 | #define BIFPLR4_2_DEVICE_CNTL2__ATOMICOP_REQUEST_EN_MASK 0x0040L |
|---|
| 128278 | #define BIFPLR4_2_DEVICE_CNTL2__ATOMICOP_EGRESS_BLOCKING_MASK 0x0080L |
|---|
| 128279 | #define BIFPLR4_2_DEVICE_CNTL2__IDO_REQUEST_ENABLE_MASK 0x0100L |
|---|
| 128280 | #define BIFPLR4_2_DEVICE_CNTL2__IDO_COMPLETION_ENABLE_MASK 0x0200L |
|---|
| 128281 | #define BIFPLR4_2_DEVICE_CNTL2__LTR_EN_MASK 0x0400L |
|---|
| 128282 | #define BIFPLR4_2_DEVICE_CNTL2__EMER_POWER_REDUCTION_REQUEST_MASK 0x0800L |
|---|
| 128283 | #define BIFPLR4_2_DEVICE_CNTL2__TEN_BIT_TAG_REQUESTER_ENABLE_MASK 0x1000L |
|---|
| 128284 | #define BIFPLR4_2_DEVICE_CNTL2__OBFF_EN_MASK 0x6000L |
|---|
| 128285 | #define BIFPLR4_2_DEVICE_CNTL2__END_END_TLP_PREFIX_BLOCKING_MASK 0x8000L |
|---|
| 128286 | //BIFPLR4_2_DEVICE_STATUS2 |
|---|
| 128287 | #define BIFPLR4_2_DEVICE_STATUS2__RESERVED__SHIFT 0x0 |
|---|
| 128288 | #define BIFPLR4_2_DEVICE_STATUS2__RESERVED_MASK 0xFFFFL |
|---|
| 128289 | //BIFPLR4_2_LINK_CAP2 |
|---|
| 128290 | #define BIFPLR4_2_LINK_CAP2__SUPPORTED_LINK_SPEED__SHIFT 0x1 |
|---|
| 128291 | #define BIFPLR4_2_LINK_CAP2__CROSSLINK_SUPPORTED__SHIFT 0x8 |
|---|
| 128292 | #define BIFPLR4_2_LINK_CAP2__LOWER_SKP_OS_GEN_SUPPORT__SHIFT 0x9 |
|---|
| 128293 | #define BIFPLR4_2_LINK_CAP2__LOWER_SKP_OS_RCV_SUPPORT__SHIFT 0x10 |
|---|
| 128294 | #define BIFPLR4_2_LINK_CAP2__RTM1_PRESENCE_DET_SUPPORT__SHIFT 0x17 |
|---|
| 128295 | #define BIFPLR4_2_LINK_CAP2__RTM2_PRESENCE_DET_SUPPORT__SHIFT 0x18 |
|---|
| 128296 | #define BIFPLR4_2_LINK_CAP2__DRS_SUPPORTED__SHIFT 0x1f |
|---|
| 128297 | #define BIFPLR4_2_LINK_CAP2__SUPPORTED_LINK_SPEED_MASK 0x000000FEL |
|---|
| 128298 | #define BIFPLR4_2_LINK_CAP2__CROSSLINK_SUPPORTED_MASK 0x00000100L |
|---|
| 128299 | #define BIFPLR4_2_LINK_CAP2__LOWER_SKP_OS_GEN_SUPPORT_MASK 0x0000FE00L |
|---|
| 128300 | #define BIFPLR4_2_LINK_CAP2__LOWER_SKP_OS_RCV_SUPPORT_MASK 0x007F0000L |
|---|
| 128301 | #define BIFPLR4_2_LINK_CAP2__RTM1_PRESENCE_DET_SUPPORT_MASK 0x00800000L |
|---|
| 128302 | #define BIFPLR4_2_LINK_CAP2__RTM2_PRESENCE_DET_SUPPORT_MASK 0x01000000L |
|---|
| 128303 | #define BIFPLR4_2_LINK_CAP2__DRS_SUPPORTED_MASK 0x80000000L |
|---|
| 128304 | //BIFPLR4_2_LINK_CNTL2 |
|---|
| 128305 | #define BIFPLR4_2_LINK_CNTL2__TARGET_LINK_SPEED__SHIFT 0x0 |
|---|
| 128306 | #define BIFPLR4_2_LINK_CNTL2__ENTER_COMPLIANCE__SHIFT 0x4 |
|---|
| 128307 | #define BIFPLR4_2_LINK_CNTL2__HW_AUTONOMOUS_SPEED_DISABLE__SHIFT 0x5 |
|---|
| 128308 | #define BIFPLR4_2_LINK_CNTL2__SELECTABLE_DEEMPHASIS__SHIFT 0x6 |
|---|
| 128309 | #define BIFPLR4_2_LINK_CNTL2__XMIT_MARGIN__SHIFT 0x7 |
|---|
| 128310 | #define BIFPLR4_2_LINK_CNTL2__ENTER_MOD_COMPLIANCE__SHIFT 0xa |
|---|
| 128311 | #define BIFPLR4_2_LINK_CNTL2__COMPLIANCE_SOS__SHIFT 0xb |
|---|
| 128312 | #define BIFPLR4_2_LINK_CNTL2__COMPLIANCE_DEEMPHASIS__SHIFT 0xc |
|---|
| 128313 | #define BIFPLR4_2_LINK_CNTL2__TARGET_LINK_SPEED_MASK 0x000FL |
|---|
| 128314 | #define BIFPLR4_2_LINK_CNTL2__ENTER_COMPLIANCE_MASK 0x0010L |
|---|
| 128315 | #define BIFPLR4_2_LINK_CNTL2__HW_AUTONOMOUS_SPEED_DISABLE_MASK 0x0020L |
|---|
| 128316 | #define BIFPLR4_2_LINK_CNTL2__SELECTABLE_DEEMPHASIS_MASK 0x0040L |
|---|
| 128317 | #define BIFPLR4_2_LINK_CNTL2__XMIT_MARGIN_MASK 0x0380L |
|---|
| 128318 | #define BIFPLR4_2_LINK_CNTL2__ENTER_MOD_COMPLIANCE_MASK 0x0400L |
|---|
| 128319 | #define BIFPLR4_2_LINK_CNTL2__COMPLIANCE_SOS_MASK 0x0800L |
|---|
| 128320 | #define BIFPLR4_2_LINK_CNTL2__COMPLIANCE_DEEMPHASIS_MASK 0xF000L |
|---|
| 128321 | //BIFPLR4_2_LINK_STATUS2 |
|---|
| 128322 | #define BIFPLR4_2_LINK_STATUS2__CUR_DEEMPHASIS_LEVEL__SHIFT 0x0 |
|---|
| 128323 | #define BIFPLR4_2_LINK_STATUS2__EQUALIZATION_COMPLETE_8GT__SHIFT 0x1 |
|---|
| 128324 | #define BIFPLR4_2_LINK_STATUS2__EQUALIZATION_PHASE1_SUCCESS_8GT__SHIFT 0x2 |
|---|
| 128325 | #define BIFPLR4_2_LINK_STATUS2__EQUALIZATION_PHASE2_SUCCESS_8GT__SHIFT 0x3 |
|---|
| 128326 | #define BIFPLR4_2_LINK_STATUS2__EQUALIZATION_PHASE3_SUCCESS_8GT__SHIFT 0x4 |
|---|
| 128327 | #define BIFPLR4_2_LINK_STATUS2__LINK_EQUALIZATION_REQUEST_8GT__SHIFT 0x5 |
|---|
| 128328 | #define BIFPLR4_2_LINK_STATUS2__RTM1_PRESENCE_DET__SHIFT 0x6 |
|---|
| 128329 | #define BIFPLR4_2_LINK_STATUS2__RTM2_PRESENCE_DET__SHIFT 0x7 |
|---|
| 128330 | #define BIFPLR4_2_LINK_STATUS2__CROSSLINK_RESOLUTION__SHIFT 0x8 |
|---|
| 128331 | #define BIFPLR4_2_LINK_STATUS2__DOWNSTREAM_COMPONENT_PRESENCE__SHIFT 0xc |
|---|
| 128332 | #define BIFPLR4_2_LINK_STATUS2__DRS_MESSAGE_RECEIVED__SHIFT 0xf |
|---|
| 128333 | #define BIFPLR4_2_LINK_STATUS2__CUR_DEEMPHASIS_LEVEL_MASK 0x0001L |
|---|
| 128334 | #define BIFPLR4_2_LINK_STATUS2__EQUALIZATION_COMPLETE_8GT_MASK 0x0002L |
|---|
| 128335 | #define BIFPLR4_2_LINK_STATUS2__EQUALIZATION_PHASE1_SUCCESS_8GT_MASK 0x0004L |
|---|
| 128336 | #define BIFPLR4_2_LINK_STATUS2__EQUALIZATION_PHASE2_SUCCESS_8GT_MASK 0x0008L |
|---|
| 128337 | #define BIFPLR4_2_LINK_STATUS2__EQUALIZATION_PHASE3_SUCCESS_8GT_MASK 0x0010L |
|---|
| 128338 | #define BIFPLR4_2_LINK_STATUS2__LINK_EQUALIZATION_REQUEST_8GT_MASK 0x0020L |
|---|
| 128339 | #define BIFPLR4_2_LINK_STATUS2__RTM1_PRESENCE_DET_MASK 0x0040L |
|---|
| 128340 | #define BIFPLR4_2_LINK_STATUS2__RTM2_PRESENCE_DET_MASK 0x0080L |
|---|
| 128341 | #define BIFPLR4_2_LINK_STATUS2__CROSSLINK_RESOLUTION_MASK 0x0300L |
|---|
| 128342 | #define BIFPLR4_2_LINK_STATUS2__DOWNSTREAM_COMPONENT_PRESENCE_MASK 0x7000L |
|---|
| 128343 | #define BIFPLR4_2_LINK_STATUS2__DRS_MESSAGE_RECEIVED_MASK 0x8000L |
|---|
| 128344 | //BIFPLR4_2_SLOT_CAP2 |
|---|
| 128345 | #define BIFPLR4_2_SLOT_CAP2__INBAND_PD_DISABLE_SUPPORTED__SHIFT 0x0 |
|---|
| 128346 | #define BIFPLR4_2_SLOT_CAP2__INBAND_PD_DISABLE_SUPPORTED_MASK 0x00000001L |
|---|
| 128347 | //BIFPLR4_2_SLOT_CNTL2 |
|---|
| 128348 | #define BIFPLR4_2_SLOT_CNTL2__RESERVED__SHIFT 0x0 |
|---|
| 128349 | #define BIFPLR4_2_SLOT_CNTL2__RESERVED_MASK 0xFFFFL |
|---|
| 128350 | //BIFPLR4_2_SLOT_STATUS2 |
|---|
| 128351 | #define BIFPLR4_2_SLOT_STATUS2__RESERVED__SHIFT 0x0 |
|---|
| 128352 | #define BIFPLR4_2_SLOT_STATUS2__RESERVED_MASK 0xFFFFL |
|---|
| 128353 | //BIFPLR4_2_MSI_CAP_LIST |
|---|
| 128354 | #define BIFPLR4_2_MSI_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 128355 | #define BIFPLR4_2_MSI_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
|---|
| 128356 | #define BIFPLR4_2_MSI_CAP_LIST__CAP_ID_MASK 0x00FFL |
|---|
| 128357 | #define BIFPLR4_2_MSI_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
|---|
| 128358 | //BIFPLR4_2_MSI_MSG_CNTL |
|---|
| 128359 | #define BIFPLR4_2_MSI_MSG_CNTL__MSI_EN__SHIFT 0x0 |
|---|
| 128360 | #define BIFPLR4_2_MSI_MSG_CNTL__MSI_MULTI_CAP__SHIFT 0x1 |
|---|
| 128361 | #define BIFPLR4_2_MSI_MSG_CNTL__MSI_MULTI_EN__SHIFT 0x4 |
|---|
| 128362 | #define BIFPLR4_2_MSI_MSG_CNTL__MSI_64BIT__SHIFT 0x7 |
|---|
| 128363 | #define BIFPLR4_2_MSI_MSG_CNTL__MSI_PERVECTOR_MASKING_CAP__SHIFT 0x8 |
|---|
| 128364 | #define BIFPLR4_2_MSI_MSG_CNTL__MSI_EXT_MSG_DATA_CAP__SHIFT 0x9 |
|---|
| 128365 | #define BIFPLR4_2_MSI_MSG_CNTL__MSI_EXT_MSG_DATA_EN__SHIFT 0xa |
|---|
| 128366 | #define BIFPLR4_2_MSI_MSG_CNTL__MSI_EN_MASK 0x0001L |
|---|
| 128367 | #define BIFPLR4_2_MSI_MSG_CNTL__MSI_MULTI_CAP_MASK 0x000EL |
|---|
| 128368 | #define BIFPLR4_2_MSI_MSG_CNTL__MSI_MULTI_EN_MASK 0x0070L |
|---|
| 128369 | #define BIFPLR4_2_MSI_MSG_CNTL__MSI_64BIT_MASK 0x0080L |
|---|
| 128370 | #define BIFPLR4_2_MSI_MSG_CNTL__MSI_PERVECTOR_MASKING_CAP_MASK 0x0100L |
|---|
| 128371 | #define BIFPLR4_2_MSI_MSG_CNTL__MSI_EXT_MSG_DATA_CAP_MASK 0x0200L |
|---|
| 128372 | #define BIFPLR4_2_MSI_MSG_CNTL__MSI_EXT_MSG_DATA_EN_MASK 0x0400L |
|---|
| 128373 | //BIFPLR4_2_MSI_MSG_ADDR_LO |
|---|
| 128374 | #define BIFPLR4_2_MSI_MSG_ADDR_LO__MSI_MSG_ADDR_LO__SHIFT 0x2 |
|---|
| 128375 | #define BIFPLR4_2_MSI_MSG_ADDR_LO__MSI_MSG_ADDR_LO_MASK 0xFFFFFFFCL |
|---|
| 128376 | //BIFPLR4_2_MSI_MSG_ADDR_HI |
|---|
| 128377 | #define BIFPLR4_2_MSI_MSG_ADDR_HI__MSI_MSG_ADDR_HI__SHIFT 0x0 |
|---|
| 128378 | #define BIFPLR4_2_MSI_MSG_ADDR_HI__MSI_MSG_ADDR_HI_MASK 0xFFFFFFFFL |
|---|
| 128379 | //BIFPLR4_2_MSI_MSG_DATA |
|---|
| 128380 | #define BIFPLR4_2_MSI_MSG_DATA__MSI_DATA__SHIFT 0x0 |
|---|
| 128381 | #define BIFPLR4_2_MSI_MSG_DATA__MSI_EXT_DATA__SHIFT 0x10 |
|---|
| 128382 | #define BIFPLR4_2_MSI_MSG_DATA__MSI_DATA_MASK 0x0000FFFFL |
|---|
| 128383 | #define BIFPLR4_2_MSI_MSG_DATA__MSI_EXT_DATA_MASK 0xFFFF0000L |
|---|
| 128384 | //BIFPLR4_2_MSI_MSG_DATA_64 |
|---|
| 128385 | #define BIFPLR4_2_MSI_MSG_DATA_64__MSI_DATA_64__SHIFT 0x0 |
|---|
| 128386 | #define BIFPLR4_2_MSI_MSG_DATA_64__MSI_EXT_DATA_64__SHIFT 0x10 |
|---|
| 128387 | #define BIFPLR4_2_MSI_MSG_DATA_64__MSI_DATA_64_MASK 0x0000FFFFL |
|---|
| 128388 | #define BIFPLR4_2_MSI_MSG_DATA_64__MSI_EXT_DATA_64_MASK 0xFFFF0000L |
|---|
| 128389 | //BIFPLR4_2_SSID_CAP_LIST |
|---|
| 128390 | #define BIFPLR4_2_SSID_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 128391 | #define BIFPLR4_2_SSID_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
|---|
| 128392 | #define BIFPLR4_2_SSID_CAP_LIST__CAP_ID_MASK 0x00FFL |
|---|
| 128393 | #define BIFPLR4_2_SSID_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
|---|
| 128394 | //BIFPLR4_2_SSID_CAP |
|---|
| 128395 | #define BIFPLR4_2_SSID_CAP__SUBSYSTEM_VENDOR_ID__SHIFT 0x0 |
|---|
| 128396 | #define BIFPLR4_2_SSID_CAP__SUBSYSTEM_ID__SHIFT 0x10 |
|---|
| 128397 | #define BIFPLR4_2_SSID_CAP__SUBSYSTEM_VENDOR_ID_MASK 0x0000FFFFL |
|---|
| 128398 | #define BIFPLR4_2_SSID_CAP__SUBSYSTEM_ID_MASK 0xFFFF0000L |
|---|
| 128399 | //BIFPLR4_2_MSI_MAP_CAP_LIST |
|---|
| 128400 | #define BIFPLR4_2_MSI_MAP_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 128401 | #define BIFPLR4_2_MSI_MAP_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
|---|
| 128402 | #define BIFPLR4_2_MSI_MAP_CAP_LIST__CAP_ID_MASK 0x00FFL |
|---|
| 128403 | #define BIFPLR4_2_MSI_MAP_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
|---|
| 128404 | //BIFPLR4_2_MSI_MAP_CAP |
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| 128405 | #define BIFPLR4_2_MSI_MAP_CAP__EN__SHIFT 0x0 |
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| 128406 | #define BIFPLR4_2_MSI_MAP_CAP__FIXD__SHIFT 0x1 |
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| 128407 | #define BIFPLR4_2_MSI_MAP_CAP__CAP_TYPE__SHIFT 0xb |
|---|
| 128408 | #define BIFPLR4_2_MSI_MAP_CAP__EN_MASK 0x0001L |
|---|
| 128409 | #define BIFPLR4_2_MSI_MAP_CAP__FIXD_MASK 0x0002L |
|---|
| 128410 | #define BIFPLR4_2_MSI_MAP_CAP__CAP_TYPE_MASK 0xF800L |
|---|
| 128411 | //BIFPLR4_2_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST |
|---|
| 128412 | #define BIFPLR4_2_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
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|---|
| 128415 | #define BIFPLR4_2_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 128416 | #define BIFPLR4_2_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 128417 | #define BIFPLR4_2_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 128418 | //BIFPLR4_2_PCIE_VENDOR_SPECIFIC_HDR |
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| 128419 | #define BIFPLR4_2_PCIE_VENDOR_SPECIFIC_HDR__VSEC_ID__SHIFT 0x0 |
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| 128420 | #define BIFPLR4_2_PCIE_VENDOR_SPECIFIC_HDR__VSEC_REV__SHIFT 0x10 |
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| 128421 | #define BIFPLR4_2_PCIE_VENDOR_SPECIFIC_HDR__VSEC_LENGTH__SHIFT 0x14 |
|---|
| 128422 | #define BIFPLR4_2_PCIE_VENDOR_SPECIFIC_HDR__VSEC_ID_MASK 0x0000FFFFL |
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| 128423 | #define BIFPLR4_2_PCIE_VENDOR_SPECIFIC_HDR__VSEC_REV_MASK 0x000F0000L |
|---|
| 128424 | #define BIFPLR4_2_PCIE_VENDOR_SPECIFIC_HDR__VSEC_LENGTH_MASK 0xFFF00000L |
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| 128425 | //BIFPLR4_2_PCIE_VENDOR_SPECIFIC1 |
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| 128426 | #define BIFPLR4_2_PCIE_VENDOR_SPECIFIC1__SCRATCH__SHIFT 0x0 |
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| 128427 | #define BIFPLR4_2_PCIE_VENDOR_SPECIFIC1__SCRATCH_MASK 0xFFFFFFFFL |
|---|
| 128428 | //BIFPLR4_2_PCIE_VENDOR_SPECIFIC2 |
|---|
| 128429 | #define BIFPLR4_2_PCIE_VENDOR_SPECIFIC2__SCRATCH__SHIFT 0x0 |
|---|
| 128430 | #define BIFPLR4_2_PCIE_VENDOR_SPECIFIC2__SCRATCH_MASK 0xFFFFFFFFL |
|---|
| 128431 | //BIFPLR4_2_PCIE_VC_ENH_CAP_LIST |
|---|
| 128432 | #define BIFPLR4_2_PCIE_VC_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 128433 | #define BIFPLR4_2_PCIE_VC_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 128434 | #define BIFPLR4_2_PCIE_VC_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 128435 | #define BIFPLR4_2_PCIE_VC_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 128436 | #define BIFPLR4_2_PCIE_VC_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 128437 | #define BIFPLR4_2_PCIE_VC_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 128438 | //BIFPLR4_2_PCIE_PORT_VC_CAP_REG1 |
|---|
| 128439 | #define BIFPLR4_2_PCIE_PORT_VC_CAP_REG1__EXT_VC_COUNT__SHIFT 0x0 |
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| 128440 | #define BIFPLR4_2_PCIE_PORT_VC_CAP_REG1__LOW_PRIORITY_EXT_VC_COUNT__SHIFT 0x4 |
|---|
| 128441 | #define BIFPLR4_2_PCIE_PORT_VC_CAP_REG1__REF_CLK__SHIFT 0x8 |
|---|
| 128442 | #define BIFPLR4_2_PCIE_PORT_VC_CAP_REG1__PORT_ARB_TABLE_ENTRY_SIZE__SHIFT 0xa |
|---|
| 128443 | #define BIFPLR4_2_PCIE_PORT_VC_CAP_REG1__EXT_VC_COUNT_MASK 0x00000007L |
|---|
| 128444 | #define BIFPLR4_2_PCIE_PORT_VC_CAP_REG1__LOW_PRIORITY_EXT_VC_COUNT_MASK 0x00000070L |
|---|
| 128445 | #define BIFPLR4_2_PCIE_PORT_VC_CAP_REG1__REF_CLK_MASK 0x00000300L |
|---|
| 128446 | #define BIFPLR4_2_PCIE_PORT_VC_CAP_REG1__PORT_ARB_TABLE_ENTRY_SIZE_MASK 0x00000C00L |
|---|
| 128447 | //BIFPLR4_2_PCIE_PORT_VC_CAP_REG2 |
|---|
| 128448 | #define BIFPLR4_2_PCIE_PORT_VC_CAP_REG2__VC_ARB_CAP__SHIFT 0x0 |
|---|
| 128449 | #define BIFPLR4_2_PCIE_PORT_VC_CAP_REG2__VC_ARB_TABLE_OFFSET__SHIFT 0x18 |
|---|
| 128450 | #define BIFPLR4_2_PCIE_PORT_VC_CAP_REG2__VC_ARB_CAP_MASK 0x000000FFL |
|---|
| 128451 | #define BIFPLR4_2_PCIE_PORT_VC_CAP_REG2__VC_ARB_TABLE_OFFSET_MASK 0xFF000000L |
|---|
| 128452 | //BIFPLR4_2_PCIE_PORT_VC_CNTL |
|---|
| 128453 | #define BIFPLR4_2_PCIE_PORT_VC_CNTL__LOAD_VC_ARB_TABLE__SHIFT 0x0 |
|---|
| 128454 | #define BIFPLR4_2_PCIE_PORT_VC_CNTL__VC_ARB_SELECT__SHIFT 0x1 |
|---|
| 128455 | #define BIFPLR4_2_PCIE_PORT_VC_CNTL__LOAD_VC_ARB_TABLE_MASK 0x0001L |
|---|
| 128456 | #define BIFPLR4_2_PCIE_PORT_VC_CNTL__VC_ARB_SELECT_MASK 0x000EL |
|---|
| 128457 | //BIFPLR4_2_PCIE_PORT_VC_STATUS |
|---|
| 128458 | #define BIFPLR4_2_PCIE_PORT_VC_STATUS__VC_ARB_TABLE_STATUS__SHIFT 0x0 |
|---|
| 128459 | #define BIFPLR4_2_PCIE_PORT_VC_STATUS__VC_ARB_TABLE_STATUS_MASK 0x0001L |
|---|
| 128460 | //BIFPLR4_2_PCIE_VC0_RESOURCE_CAP |
|---|
| 128461 | #define BIFPLR4_2_PCIE_VC0_RESOURCE_CAP__PORT_ARB_CAP__SHIFT 0x0 |
|---|
| 128462 | #define BIFPLR4_2_PCIE_VC0_RESOURCE_CAP__REJECT_SNOOP_TRANS__SHIFT 0xf |
|---|
| 128463 | #define BIFPLR4_2_PCIE_VC0_RESOURCE_CAP__MAX_TIME_SLOTS__SHIFT 0x10 |
|---|
| 128464 | #define BIFPLR4_2_PCIE_VC0_RESOURCE_CAP__PORT_ARB_TABLE_OFFSET__SHIFT 0x18 |
|---|
| 128465 | #define BIFPLR4_2_PCIE_VC0_RESOURCE_CAP__PORT_ARB_CAP_MASK 0x000000FFL |
|---|
| 128466 | #define BIFPLR4_2_PCIE_VC0_RESOURCE_CAP__REJECT_SNOOP_TRANS_MASK 0x00008000L |
|---|
| 128467 | #define BIFPLR4_2_PCIE_VC0_RESOURCE_CAP__MAX_TIME_SLOTS_MASK 0x007F0000L |
|---|
| 128468 | #define BIFPLR4_2_PCIE_VC0_RESOURCE_CAP__PORT_ARB_TABLE_OFFSET_MASK 0xFF000000L |
|---|
| 128469 | //BIFPLR4_2_PCIE_VC0_RESOURCE_CNTL |
|---|
| 128470 | #define BIFPLR4_2_PCIE_VC0_RESOURCE_CNTL__TC_VC_MAP_TC0__SHIFT 0x0 |
|---|
| 128471 | #define BIFPLR4_2_PCIE_VC0_RESOURCE_CNTL__TC_VC_MAP_TC1_7__SHIFT 0x1 |
|---|
| 128472 | #define BIFPLR4_2_PCIE_VC0_RESOURCE_CNTL__LOAD_PORT_ARB_TABLE__SHIFT 0x10 |
|---|
| 128473 | #define BIFPLR4_2_PCIE_VC0_RESOURCE_CNTL__PORT_ARB_SELECT__SHIFT 0x11 |
|---|
| 128474 | #define BIFPLR4_2_PCIE_VC0_RESOURCE_CNTL__VC_ID__SHIFT 0x18 |
|---|
| 128475 | #define BIFPLR4_2_PCIE_VC0_RESOURCE_CNTL__VC_ENABLE__SHIFT 0x1f |
|---|
| 128476 | #define BIFPLR4_2_PCIE_VC0_RESOURCE_CNTL__TC_VC_MAP_TC0_MASK 0x00000001L |
|---|
| 128477 | #define BIFPLR4_2_PCIE_VC0_RESOURCE_CNTL__TC_VC_MAP_TC1_7_MASK 0x000000FEL |
|---|
| 128478 | #define BIFPLR4_2_PCIE_VC0_RESOURCE_CNTL__LOAD_PORT_ARB_TABLE_MASK 0x00010000L |
|---|
| 128479 | #define BIFPLR4_2_PCIE_VC0_RESOURCE_CNTL__PORT_ARB_SELECT_MASK 0x000E0000L |
|---|
| 128480 | #define BIFPLR4_2_PCIE_VC0_RESOURCE_CNTL__VC_ID_MASK 0x07000000L |
|---|
| 128481 | #define BIFPLR4_2_PCIE_VC0_RESOURCE_CNTL__VC_ENABLE_MASK 0x80000000L |
|---|
| 128482 | //BIFPLR4_2_PCIE_VC0_RESOURCE_STATUS |
|---|
| 128483 | #define BIFPLR4_2_PCIE_VC0_RESOURCE_STATUS__PORT_ARB_TABLE_STATUS__SHIFT 0x0 |
|---|
| 128484 | #define BIFPLR4_2_PCIE_VC0_RESOURCE_STATUS__VC_NEGOTIATION_PENDING__SHIFT 0x1 |
|---|
| 128485 | #define BIFPLR4_2_PCIE_VC0_RESOURCE_STATUS__PORT_ARB_TABLE_STATUS_MASK 0x0001L |
|---|
| 128486 | #define BIFPLR4_2_PCIE_VC0_RESOURCE_STATUS__VC_NEGOTIATION_PENDING_MASK 0x0002L |
|---|
| 128487 | //BIFPLR4_2_PCIE_VC1_RESOURCE_CAP |
|---|
| 128488 | #define BIFPLR4_2_PCIE_VC1_RESOURCE_CAP__PORT_ARB_CAP__SHIFT 0x0 |
|---|
| 128489 | #define BIFPLR4_2_PCIE_VC1_RESOURCE_CAP__REJECT_SNOOP_TRANS__SHIFT 0xf |
|---|
| 128490 | #define BIFPLR4_2_PCIE_VC1_RESOURCE_CAP__MAX_TIME_SLOTS__SHIFT 0x10 |
|---|
| 128491 | #define BIFPLR4_2_PCIE_VC1_RESOURCE_CAP__PORT_ARB_TABLE_OFFSET__SHIFT 0x18 |
|---|
| 128492 | #define BIFPLR4_2_PCIE_VC1_RESOURCE_CAP__PORT_ARB_CAP_MASK 0x000000FFL |
|---|
| 128493 | #define BIFPLR4_2_PCIE_VC1_RESOURCE_CAP__REJECT_SNOOP_TRANS_MASK 0x00008000L |
|---|
| 128494 | #define BIFPLR4_2_PCIE_VC1_RESOURCE_CAP__MAX_TIME_SLOTS_MASK 0x007F0000L |
|---|
| 128495 | #define BIFPLR4_2_PCIE_VC1_RESOURCE_CAP__PORT_ARB_TABLE_OFFSET_MASK 0xFF000000L |
|---|
| 128496 | //BIFPLR4_2_PCIE_VC1_RESOURCE_CNTL |
|---|
| 128497 | #define BIFPLR4_2_PCIE_VC1_RESOURCE_CNTL__TC_VC_MAP_TC0__SHIFT 0x0 |
|---|
| 128498 | #define BIFPLR4_2_PCIE_VC1_RESOURCE_CNTL__TC_VC_MAP_TC1_7__SHIFT 0x1 |
|---|
| 128499 | #define BIFPLR4_2_PCIE_VC1_RESOURCE_CNTL__LOAD_PORT_ARB_TABLE__SHIFT 0x10 |
|---|
| 128500 | #define BIFPLR4_2_PCIE_VC1_RESOURCE_CNTL__PORT_ARB_SELECT__SHIFT 0x11 |
|---|
| 128501 | #define BIFPLR4_2_PCIE_VC1_RESOURCE_CNTL__VC_ID__SHIFT 0x18 |
|---|
| 128502 | #define BIFPLR4_2_PCIE_VC1_RESOURCE_CNTL__VC_ENABLE__SHIFT 0x1f |
|---|
| 128503 | #define BIFPLR4_2_PCIE_VC1_RESOURCE_CNTL__TC_VC_MAP_TC0_MASK 0x00000001L |
|---|
| 128504 | #define BIFPLR4_2_PCIE_VC1_RESOURCE_CNTL__TC_VC_MAP_TC1_7_MASK 0x000000FEL |
|---|
| 128505 | #define BIFPLR4_2_PCIE_VC1_RESOURCE_CNTL__LOAD_PORT_ARB_TABLE_MASK 0x00010000L |
|---|
| 128506 | #define BIFPLR4_2_PCIE_VC1_RESOURCE_CNTL__PORT_ARB_SELECT_MASK 0x000E0000L |
|---|
| 128507 | #define BIFPLR4_2_PCIE_VC1_RESOURCE_CNTL__VC_ID_MASK 0x07000000L |
|---|
| 128508 | #define BIFPLR4_2_PCIE_VC1_RESOURCE_CNTL__VC_ENABLE_MASK 0x80000000L |
|---|
| 128509 | //BIFPLR4_2_PCIE_VC1_RESOURCE_STATUS |
|---|
| 128510 | #define BIFPLR4_2_PCIE_VC1_RESOURCE_STATUS__PORT_ARB_TABLE_STATUS__SHIFT 0x0 |
|---|
| 128511 | #define BIFPLR4_2_PCIE_VC1_RESOURCE_STATUS__VC_NEGOTIATION_PENDING__SHIFT 0x1 |
|---|
| 128512 | #define BIFPLR4_2_PCIE_VC1_RESOURCE_STATUS__PORT_ARB_TABLE_STATUS_MASK 0x0001L |
|---|
| 128513 | #define BIFPLR4_2_PCIE_VC1_RESOURCE_STATUS__VC_NEGOTIATION_PENDING_MASK 0x0002L |
|---|
| 128514 | //BIFPLR4_2_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST |
|---|
| 128515 | #define BIFPLR4_2_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 128516 | #define BIFPLR4_2_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 128517 | #define BIFPLR4_2_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 128518 | #define BIFPLR4_2_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 128519 | #define BIFPLR4_2_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 128520 | #define BIFPLR4_2_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 128521 | //BIFPLR4_2_PCIE_DEV_SERIAL_NUM_DW1 |
|---|
| 128522 | #define BIFPLR4_2_PCIE_DEV_SERIAL_NUM_DW1__SERIAL_NUMBER_LO__SHIFT 0x0 |
|---|
| 128523 | #define BIFPLR4_2_PCIE_DEV_SERIAL_NUM_DW1__SERIAL_NUMBER_LO_MASK 0xFFFFFFFFL |
|---|
| 128524 | //BIFPLR4_2_PCIE_DEV_SERIAL_NUM_DW2 |
|---|
| 128525 | #define BIFPLR4_2_PCIE_DEV_SERIAL_NUM_DW2__SERIAL_NUMBER_HI__SHIFT 0x0 |
|---|
| 128526 | #define BIFPLR4_2_PCIE_DEV_SERIAL_NUM_DW2__SERIAL_NUMBER_HI_MASK 0xFFFFFFFFL |
|---|
| 128527 | //BIFPLR4_2_PCIE_ADV_ERR_RPT_ENH_CAP_LIST |
|---|
| 128528 | #define BIFPLR4_2_PCIE_ADV_ERR_RPT_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 128529 | #define BIFPLR4_2_PCIE_ADV_ERR_RPT_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 128530 | #define BIFPLR4_2_PCIE_ADV_ERR_RPT_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 128531 | #define BIFPLR4_2_PCIE_ADV_ERR_RPT_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 128532 | #define BIFPLR4_2_PCIE_ADV_ERR_RPT_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 128533 | #define BIFPLR4_2_PCIE_ADV_ERR_RPT_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 128534 | //BIFPLR4_2_PCIE_UNCORR_ERR_STATUS |
|---|
| 128535 | #define BIFPLR4_2_PCIE_UNCORR_ERR_STATUS__DLP_ERR_STATUS__SHIFT 0x4 |
|---|
| 128536 | #define BIFPLR4_2_PCIE_UNCORR_ERR_STATUS__SURPDN_ERR_STATUS__SHIFT 0x5 |
|---|
| 128537 | #define BIFPLR4_2_PCIE_UNCORR_ERR_STATUS__PSN_ERR_STATUS__SHIFT 0xc |
|---|
| 128538 | #define BIFPLR4_2_PCIE_UNCORR_ERR_STATUS__FC_ERR_STATUS__SHIFT 0xd |
|---|
| 128539 | #define BIFPLR4_2_PCIE_UNCORR_ERR_STATUS__CPL_TIMEOUT_STATUS__SHIFT 0xe |
|---|
| 128540 | #define BIFPLR4_2_PCIE_UNCORR_ERR_STATUS__CPL_ABORT_ERR_STATUS__SHIFT 0xf |
|---|
| 128541 | #define BIFPLR4_2_PCIE_UNCORR_ERR_STATUS__UNEXP_CPL_STATUS__SHIFT 0x10 |
|---|
| 128542 | #define BIFPLR4_2_PCIE_UNCORR_ERR_STATUS__RCV_OVFL_STATUS__SHIFT 0x11 |
|---|
| 128543 | #define BIFPLR4_2_PCIE_UNCORR_ERR_STATUS__MAL_TLP_STATUS__SHIFT 0x12 |
|---|
| 128544 | #define BIFPLR4_2_PCIE_UNCORR_ERR_STATUS__ECRC_ERR_STATUS__SHIFT 0x13 |
|---|
| 128545 | #define BIFPLR4_2_PCIE_UNCORR_ERR_STATUS__UNSUPP_REQ_ERR_STATUS__SHIFT 0x14 |
|---|
| 128546 | #define BIFPLR4_2_PCIE_UNCORR_ERR_STATUS__ACS_VIOLATION_STATUS__SHIFT 0x15 |
|---|
| 128547 | #define BIFPLR4_2_PCIE_UNCORR_ERR_STATUS__UNCORR_INT_ERR_STATUS__SHIFT 0x16 |
|---|
| 128548 | #define BIFPLR4_2_PCIE_UNCORR_ERR_STATUS__MC_BLOCKED_TLP_STATUS__SHIFT 0x17 |
|---|
| 128549 | #define BIFPLR4_2_PCIE_UNCORR_ERR_STATUS__ATOMICOP_EGRESS_BLOCKED_STATUS__SHIFT 0x18 |
|---|
| 128550 | #define BIFPLR4_2_PCIE_UNCORR_ERR_STATUS__TLP_PREFIX_BLOCKED_ERR_STATUS__SHIFT 0x19 |
|---|
| 128551 | #define BIFPLR4_2_PCIE_UNCORR_ERR_STATUS__POISONED_TLP_EGRESS_BLOCKED_STATUS__SHIFT 0x1a |
|---|
| 128552 | #define BIFPLR4_2_PCIE_UNCORR_ERR_STATUS__DLP_ERR_STATUS_MASK 0x00000010L |
|---|
| 128553 | #define BIFPLR4_2_PCIE_UNCORR_ERR_STATUS__SURPDN_ERR_STATUS_MASK 0x00000020L |
|---|
| 128554 | #define BIFPLR4_2_PCIE_UNCORR_ERR_STATUS__PSN_ERR_STATUS_MASK 0x00001000L |
|---|
| 128555 | #define BIFPLR4_2_PCIE_UNCORR_ERR_STATUS__FC_ERR_STATUS_MASK 0x00002000L |
|---|
| 128556 | #define BIFPLR4_2_PCIE_UNCORR_ERR_STATUS__CPL_TIMEOUT_STATUS_MASK 0x00004000L |
|---|
| 128557 | #define BIFPLR4_2_PCIE_UNCORR_ERR_STATUS__CPL_ABORT_ERR_STATUS_MASK 0x00008000L |
|---|
| 128558 | #define BIFPLR4_2_PCIE_UNCORR_ERR_STATUS__UNEXP_CPL_STATUS_MASK 0x00010000L |
|---|
| 128559 | #define BIFPLR4_2_PCIE_UNCORR_ERR_STATUS__RCV_OVFL_STATUS_MASK 0x00020000L |
|---|
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| 128625 | #define BIFPLR4_2_PCIE_UNCORR_ERR_SEVERITY__FC_ERR_SEVERITY_MASK 0x00002000L |
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| 128633 | #define BIFPLR4_2_PCIE_UNCORR_ERR_SEVERITY__ACS_VIOLATION_SEVERITY_MASK 0x00200000L |
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| 128635 | #define BIFPLR4_2_PCIE_UNCORR_ERR_SEVERITY__MC_BLOCKED_TLP_SEVERITY_MASK 0x00800000L |
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| 128649 | #define BIFPLR4_2_PCIE_CORR_ERR_STATUS__BAD_TLP_STATUS_MASK 0x00000040L |
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| 128650 | #define BIFPLR4_2_PCIE_CORR_ERR_STATUS__BAD_DLLP_STATUS_MASK 0x00000080L |
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| 128651 | #define BIFPLR4_2_PCIE_CORR_ERR_STATUS__REPLAY_NUM_ROLLOVER_STATUS_MASK 0x00000100L |
|---|
| 128652 | #define BIFPLR4_2_PCIE_CORR_ERR_STATUS__REPLAY_TIMER_TIMEOUT_STATUS_MASK 0x00001000L |
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|---|
| 128654 | #define BIFPLR4_2_PCIE_CORR_ERR_STATUS__CORR_INT_ERR_STATUS_MASK 0x00004000L |
|---|
| 128655 | #define BIFPLR4_2_PCIE_CORR_ERR_STATUS__HDR_LOG_OVFL_STATUS_MASK 0x00008000L |
|---|
| 128656 | //BIFPLR4_2_PCIE_CORR_ERR_MASK |
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| 128657 | #define BIFPLR4_2_PCIE_CORR_ERR_MASK__RCV_ERR_MASK__SHIFT 0x0 |
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| 128660 | #define BIFPLR4_2_PCIE_CORR_ERR_MASK__REPLAY_NUM_ROLLOVER_MASK__SHIFT 0x8 |
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| 128661 | #define BIFPLR4_2_PCIE_CORR_ERR_MASK__REPLAY_TIMER_TIMEOUT_MASK__SHIFT 0xc |
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| 128662 | #define BIFPLR4_2_PCIE_CORR_ERR_MASK__ADVISORY_NONFATAL_ERR_MASK__SHIFT 0xd |
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| 128663 | #define BIFPLR4_2_PCIE_CORR_ERR_MASK__CORR_INT_ERR_MASK__SHIFT 0xe |
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| 128664 | #define BIFPLR4_2_PCIE_CORR_ERR_MASK__HDR_LOG_OVFL_MASK__SHIFT 0xf |
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| 128665 | #define BIFPLR4_2_PCIE_CORR_ERR_MASK__RCV_ERR_MASK_MASK 0x00000001L |
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| 128666 | #define BIFPLR4_2_PCIE_CORR_ERR_MASK__BAD_TLP_MASK_MASK 0x00000040L |
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| 128667 | #define BIFPLR4_2_PCIE_CORR_ERR_MASK__BAD_DLLP_MASK_MASK 0x00000080L |
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|---|
| 128669 | #define BIFPLR4_2_PCIE_CORR_ERR_MASK__REPLAY_TIMER_TIMEOUT_MASK_MASK 0x00001000L |
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| 128670 | #define BIFPLR4_2_PCIE_CORR_ERR_MASK__ADVISORY_NONFATAL_ERR_MASK_MASK 0x00002000L |
|---|
| 128671 | #define BIFPLR4_2_PCIE_CORR_ERR_MASK__CORR_INT_ERR_MASK_MASK 0x00004000L |
|---|
| 128672 | #define BIFPLR4_2_PCIE_CORR_ERR_MASK__HDR_LOG_OVFL_MASK_MASK 0x00008000L |
|---|
| 128673 | //BIFPLR4_2_PCIE_ADV_ERR_CAP_CNTL |
|---|
| 128674 | #define BIFPLR4_2_PCIE_ADV_ERR_CAP_CNTL__FIRST_ERR_PTR__SHIFT 0x0 |
|---|
| 128675 | #define BIFPLR4_2_PCIE_ADV_ERR_CAP_CNTL__ECRC_GEN_CAP__SHIFT 0x5 |
|---|
| 128676 | #define BIFPLR4_2_PCIE_ADV_ERR_CAP_CNTL__ECRC_GEN_EN__SHIFT 0x6 |
|---|
| 128677 | #define BIFPLR4_2_PCIE_ADV_ERR_CAP_CNTL__ECRC_CHECK_CAP__SHIFT 0x7 |
|---|
| 128678 | #define BIFPLR4_2_PCIE_ADV_ERR_CAP_CNTL__ECRC_CHECK_EN__SHIFT 0x8 |
|---|
| 128679 | #define BIFPLR4_2_PCIE_ADV_ERR_CAP_CNTL__MULTI_HDR_RECD_CAP__SHIFT 0x9 |
|---|
| 128680 | #define BIFPLR4_2_PCIE_ADV_ERR_CAP_CNTL__MULTI_HDR_RECD_EN__SHIFT 0xa |
|---|
| 128681 | #define BIFPLR4_2_PCIE_ADV_ERR_CAP_CNTL__TLP_PREFIX_LOG_PRESENT__SHIFT 0xb |
|---|
| 128682 | #define BIFPLR4_2_PCIE_ADV_ERR_CAP_CNTL__COMPLETION_TIMEOUT_LOG_CAPABLE__SHIFT 0xc |
|---|
| 128683 | #define BIFPLR4_2_PCIE_ADV_ERR_CAP_CNTL__FIRST_ERR_PTR_MASK 0x0000001FL |
|---|
| 128684 | #define BIFPLR4_2_PCIE_ADV_ERR_CAP_CNTL__ECRC_GEN_CAP_MASK 0x00000020L |
|---|
| 128685 | #define BIFPLR4_2_PCIE_ADV_ERR_CAP_CNTL__ECRC_GEN_EN_MASK 0x00000040L |
|---|
| 128686 | #define BIFPLR4_2_PCIE_ADV_ERR_CAP_CNTL__ECRC_CHECK_CAP_MASK 0x00000080L |
|---|
| 128687 | #define BIFPLR4_2_PCIE_ADV_ERR_CAP_CNTL__ECRC_CHECK_EN_MASK 0x00000100L |
|---|
| 128688 | #define BIFPLR4_2_PCIE_ADV_ERR_CAP_CNTL__MULTI_HDR_RECD_CAP_MASK 0x00000200L |
|---|
| 128689 | #define BIFPLR4_2_PCIE_ADV_ERR_CAP_CNTL__MULTI_HDR_RECD_EN_MASK 0x00000400L |
|---|
| 128690 | #define BIFPLR4_2_PCIE_ADV_ERR_CAP_CNTL__TLP_PREFIX_LOG_PRESENT_MASK 0x00000800L |
|---|
| 128691 | #define BIFPLR4_2_PCIE_ADV_ERR_CAP_CNTL__COMPLETION_TIMEOUT_LOG_CAPABLE_MASK 0x00001000L |
|---|
| 128692 | //BIFPLR4_2_PCIE_HDR_LOG0 |
|---|
| 128693 | #define BIFPLR4_2_PCIE_HDR_LOG0__TLP_HDR__SHIFT 0x0 |
|---|
| 128694 | #define BIFPLR4_2_PCIE_HDR_LOG0__TLP_HDR_MASK 0xFFFFFFFFL |
|---|
| 128695 | //BIFPLR4_2_PCIE_HDR_LOG1 |
|---|
| 128696 | #define BIFPLR4_2_PCIE_HDR_LOG1__TLP_HDR__SHIFT 0x0 |
|---|
| 128697 | #define BIFPLR4_2_PCIE_HDR_LOG1__TLP_HDR_MASK 0xFFFFFFFFL |
|---|
| 128698 | //BIFPLR4_2_PCIE_HDR_LOG2 |
|---|
| 128699 | #define BIFPLR4_2_PCIE_HDR_LOG2__TLP_HDR__SHIFT 0x0 |
|---|
| 128700 | #define BIFPLR4_2_PCIE_HDR_LOG2__TLP_HDR_MASK 0xFFFFFFFFL |
|---|
| 128701 | //BIFPLR4_2_PCIE_HDR_LOG3 |
|---|
| 128702 | #define BIFPLR4_2_PCIE_HDR_LOG3__TLP_HDR__SHIFT 0x0 |
|---|
| 128703 | #define BIFPLR4_2_PCIE_HDR_LOG3__TLP_HDR_MASK 0xFFFFFFFFL |
|---|
| 128704 | //BIFPLR4_2_PCIE_ROOT_ERR_CMD |
|---|
| 128705 | #define BIFPLR4_2_PCIE_ROOT_ERR_CMD__CORR_ERR_REP_EN__SHIFT 0x0 |
|---|
| 128706 | #define BIFPLR4_2_PCIE_ROOT_ERR_CMD__NONFATAL_ERR_REP_EN__SHIFT 0x1 |
|---|
| 128707 | #define BIFPLR4_2_PCIE_ROOT_ERR_CMD__FATAL_ERR_REP_EN__SHIFT 0x2 |
|---|
| 128708 | #define BIFPLR4_2_PCIE_ROOT_ERR_CMD__CORR_ERR_REP_EN_MASK 0x00000001L |
|---|
| 128709 | #define BIFPLR4_2_PCIE_ROOT_ERR_CMD__NONFATAL_ERR_REP_EN_MASK 0x00000002L |
|---|
| 128710 | #define BIFPLR4_2_PCIE_ROOT_ERR_CMD__FATAL_ERR_REP_EN_MASK 0x00000004L |
|---|
| 128711 | //BIFPLR4_2_PCIE_ROOT_ERR_STATUS |
|---|
| 128712 | #define BIFPLR4_2_PCIE_ROOT_ERR_STATUS__ERR_CORR_RCVD__SHIFT 0x0 |
|---|
| 128713 | #define BIFPLR4_2_PCIE_ROOT_ERR_STATUS__MULT_ERR_CORR_RCVD__SHIFT 0x1 |
|---|
| 128714 | #define BIFPLR4_2_PCIE_ROOT_ERR_STATUS__ERR_FATAL_NONFATAL_RCVD__SHIFT 0x2 |
|---|
| 128715 | #define BIFPLR4_2_PCIE_ROOT_ERR_STATUS__MULT_ERR_FATAL_NONFATAL_RCVD__SHIFT 0x3 |
|---|
| 128716 | #define BIFPLR4_2_PCIE_ROOT_ERR_STATUS__FIRST_UNCORRECTABLE_FATAL__SHIFT 0x4 |
|---|
| 128717 | #define BIFPLR4_2_PCIE_ROOT_ERR_STATUS__NONFATAL_ERROR_MSG_RCVD__SHIFT 0x5 |
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| 128718 | #define BIFPLR4_2_PCIE_ROOT_ERR_STATUS__FATAL_ERROR_MSG_RCVD__SHIFT 0x6 |
|---|
| 128719 | #define BIFPLR4_2_PCIE_ROOT_ERR_STATUS__ERR_COR_SUBCLASS__SHIFT 0x7 |
|---|
| 128720 | #define BIFPLR4_2_PCIE_ROOT_ERR_STATUS__ADV_ERR_INT_MSG_NUM__SHIFT 0x1b |
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| 128721 | #define BIFPLR4_2_PCIE_ROOT_ERR_STATUS__ERR_CORR_RCVD_MASK 0x00000001L |
|---|
| 128722 | #define BIFPLR4_2_PCIE_ROOT_ERR_STATUS__MULT_ERR_CORR_RCVD_MASK 0x00000002L |
|---|
| 128723 | #define BIFPLR4_2_PCIE_ROOT_ERR_STATUS__ERR_FATAL_NONFATAL_RCVD_MASK 0x00000004L |
|---|
| 128724 | #define BIFPLR4_2_PCIE_ROOT_ERR_STATUS__MULT_ERR_FATAL_NONFATAL_RCVD_MASK 0x00000008L |
|---|
| 128725 | #define BIFPLR4_2_PCIE_ROOT_ERR_STATUS__FIRST_UNCORRECTABLE_FATAL_MASK 0x00000010L |
|---|
| 128726 | #define BIFPLR4_2_PCIE_ROOT_ERR_STATUS__NONFATAL_ERROR_MSG_RCVD_MASK 0x00000020L |
|---|
| 128727 | #define BIFPLR4_2_PCIE_ROOT_ERR_STATUS__FATAL_ERROR_MSG_RCVD_MASK 0x00000040L |
|---|
| 128728 | #define BIFPLR4_2_PCIE_ROOT_ERR_STATUS__ERR_COR_SUBCLASS_MASK 0x00000180L |
|---|
| 128729 | #define BIFPLR4_2_PCIE_ROOT_ERR_STATUS__ADV_ERR_INT_MSG_NUM_MASK 0xF8000000L |
|---|
| 128730 | //BIFPLR4_2_PCIE_ERR_SRC_ID |
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| 128731 | #define BIFPLR4_2_PCIE_ERR_SRC_ID__ERR_CORR_SRC_ID__SHIFT 0x0 |
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| 128732 | #define BIFPLR4_2_PCIE_ERR_SRC_ID__ERR_FATAL_NONFATAL_SRC_ID__SHIFT 0x10 |
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| 128733 | #define BIFPLR4_2_PCIE_ERR_SRC_ID__ERR_CORR_SRC_ID_MASK 0x0000FFFFL |
|---|
| 128734 | #define BIFPLR4_2_PCIE_ERR_SRC_ID__ERR_FATAL_NONFATAL_SRC_ID_MASK 0xFFFF0000L |
|---|
| 128735 | //BIFPLR4_2_PCIE_TLP_PREFIX_LOG0 |
|---|
| 128736 | #define BIFPLR4_2_PCIE_TLP_PREFIX_LOG0__TLP_PREFIX__SHIFT 0x0 |
|---|
| 128737 | #define BIFPLR4_2_PCIE_TLP_PREFIX_LOG0__TLP_PREFIX_MASK 0xFFFFFFFFL |
|---|
| 128738 | //BIFPLR4_2_PCIE_TLP_PREFIX_LOG1 |
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| 128739 | #define BIFPLR4_2_PCIE_TLP_PREFIX_LOG1__TLP_PREFIX__SHIFT 0x0 |
|---|
| 128740 | #define BIFPLR4_2_PCIE_TLP_PREFIX_LOG1__TLP_PREFIX_MASK 0xFFFFFFFFL |
|---|
| 128741 | //BIFPLR4_2_PCIE_TLP_PREFIX_LOG2 |
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| 128742 | #define BIFPLR4_2_PCIE_TLP_PREFIX_LOG2__TLP_PREFIX__SHIFT 0x0 |
|---|
| 128743 | #define BIFPLR4_2_PCIE_TLP_PREFIX_LOG2__TLP_PREFIX_MASK 0xFFFFFFFFL |
|---|
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| 128745 | #define BIFPLR4_2_PCIE_TLP_PREFIX_LOG3__TLP_PREFIX__SHIFT 0x0 |
|---|
| 128746 | #define BIFPLR4_2_PCIE_TLP_PREFIX_LOG3__TLP_PREFIX_MASK 0xFFFFFFFFL |
|---|
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| 128750 | #define BIFPLR4_2_PCIE_SECONDARY_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
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| 128751 | #define BIFPLR4_2_PCIE_SECONDARY_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
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| 128752 | #define BIFPLR4_2_PCIE_SECONDARY_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 128753 | #define BIFPLR4_2_PCIE_SECONDARY_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
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| 128755 | #define BIFPLR4_2_PCIE_LINK_CNTL3__PERFORM_EQUALIZATION__SHIFT 0x0 |
|---|
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| 128757 | #define BIFPLR4_2_PCIE_LINK_CNTL3__ENABLE_LOWER_SKP_OS_GEN__SHIFT 0x9 |
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| 128758 | #define BIFPLR4_2_PCIE_LINK_CNTL3__PERFORM_EQUALIZATION_MASK 0x00000001L |
|---|
| 128759 | #define BIFPLR4_2_PCIE_LINK_CNTL3__LINK_EQUALIZATION_REQ_INT_EN_MASK 0x00000002L |
|---|
| 128760 | #define BIFPLR4_2_PCIE_LINK_CNTL3__ENABLE_LOWER_SKP_OS_GEN_MASK 0x0000FE00L |
|---|
| 128761 | //BIFPLR4_2_PCIE_LANE_ERROR_STATUS |
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| 128762 | #define BIFPLR4_2_PCIE_LANE_ERROR_STATUS__LANE_ERROR_STATUS_BITS__SHIFT 0x0 |
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| 128763 | #define BIFPLR4_2_PCIE_LANE_ERROR_STATUS__LANE_ERROR_STATUS_BITS_MASK 0x0000FFFFL |
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| 128764 | //BIFPLR4_2_PCIE_LANE_0_EQUALIZATION_CNTL |
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| 128765 | #define BIFPLR4_2_PCIE_LANE_0_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET__SHIFT 0x0 |
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| 128766 | #define BIFPLR4_2_PCIE_LANE_0_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT__SHIFT 0x4 |
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| 128767 | #define BIFPLR4_2_PCIE_LANE_0_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET__SHIFT 0x8 |
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| 128768 | #define BIFPLR4_2_PCIE_LANE_0_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT__SHIFT 0xc |
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|---|
| 128770 | #define BIFPLR4_2_PCIE_LANE_0_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT_MASK 0x0070L |
|---|
| 128771 | #define BIFPLR4_2_PCIE_LANE_0_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET_MASK 0x0F00L |
|---|
| 128772 | #define BIFPLR4_2_PCIE_LANE_0_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT_MASK 0x7000L |
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| 128773 | //BIFPLR4_2_PCIE_LANE_1_EQUALIZATION_CNTL |
|---|
| 128774 | #define BIFPLR4_2_PCIE_LANE_1_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET__SHIFT 0x0 |
|---|
| 128775 | #define BIFPLR4_2_PCIE_LANE_1_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT__SHIFT 0x4 |
|---|
| 128776 | #define BIFPLR4_2_PCIE_LANE_1_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET__SHIFT 0x8 |
|---|
| 128777 | #define BIFPLR4_2_PCIE_LANE_1_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT__SHIFT 0xc |
|---|
| 128778 | #define BIFPLR4_2_PCIE_LANE_1_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET_MASK 0x000FL |
|---|
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|---|
| 128780 | #define BIFPLR4_2_PCIE_LANE_1_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET_MASK 0x0F00L |
|---|
| 128781 | #define BIFPLR4_2_PCIE_LANE_1_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT_MASK 0x7000L |
|---|
| 128782 | //BIFPLR4_2_PCIE_LANE_2_EQUALIZATION_CNTL |
|---|
| 128783 | #define BIFPLR4_2_PCIE_LANE_2_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET__SHIFT 0x0 |
|---|
| 128784 | #define BIFPLR4_2_PCIE_LANE_2_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT__SHIFT 0x4 |
|---|
| 128785 | #define BIFPLR4_2_PCIE_LANE_2_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET__SHIFT 0x8 |
|---|
| 128786 | #define BIFPLR4_2_PCIE_LANE_2_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT__SHIFT 0xc |
|---|
| 128787 | #define BIFPLR4_2_PCIE_LANE_2_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET_MASK 0x000FL |
|---|
| 128788 | #define BIFPLR4_2_PCIE_LANE_2_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT_MASK 0x0070L |
|---|
| 128789 | #define BIFPLR4_2_PCIE_LANE_2_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET_MASK 0x0F00L |
|---|
| 128790 | #define BIFPLR4_2_PCIE_LANE_2_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT_MASK 0x7000L |
|---|
| 128791 | //BIFPLR4_2_PCIE_LANE_3_EQUALIZATION_CNTL |
|---|
| 128792 | #define BIFPLR4_2_PCIE_LANE_3_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET__SHIFT 0x0 |
|---|
| 128793 | #define BIFPLR4_2_PCIE_LANE_3_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT__SHIFT 0x4 |
|---|
| 128794 | #define BIFPLR4_2_PCIE_LANE_3_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET__SHIFT 0x8 |
|---|
| 128795 | #define BIFPLR4_2_PCIE_LANE_3_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT__SHIFT 0xc |
|---|
| 128796 | #define BIFPLR4_2_PCIE_LANE_3_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET_MASK 0x000FL |
|---|
| 128797 | #define BIFPLR4_2_PCIE_LANE_3_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT_MASK 0x0070L |
|---|
| 128798 | #define BIFPLR4_2_PCIE_LANE_3_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET_MASK 0x0F00L |
|---|
| 128799 | #define BIFPLR4_2_PCIE_LANE_3_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT_MASK 0x7000L |
|---|
| 128800 | //BIFPLR4_2_PCIE_LANE_4_EQUALIZATION_CNTL |
|---|
| 128801 | #define BIFPLR4_2_PCIE_LANE_4_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET__SHIFT 0x0 |
|---|
| 128802 | #define BIFPLR4_2_PCIE_LANE_4_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT__SHIFT 0x4 |
|---|
| 128803 | #define BIFPLR4_2_PCIE_LANE_4_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET__SHIFT 0x8 |
|---|
| 128804 | #define BIFPLR4_2_PCIE_LANE_4_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT__SHIFT 0xc |
|---|
| 128805 | #define BIFPLR4_2_PCIE_LANE_4_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET_MASK 0x000FL |
|---|
| 128806 | #define BIFPLR4_2_PCIE_LANE_4_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT_MASK 0x0070L |
|---|
| 128807 | #define BIFPLR4_2_PCIE_LANE_4_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET_MASK 0x0F00L |
|---|
| 128808 | #define BIFPLR4_2_PCIE_LANE_4_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT_MASK 0x7000L |
|---|
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|---|
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|---|
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|---|
| 128812 | #define BIFPLR4_2_PCIE_LANE_5_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET__SHIFT 0x8 |
|---|
| 128813 | #define BIFPLR4_2_PCIE_LANE_5_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT__SHIFT 0xc |
|---|
| 128814 | #define BIFPLR4_2_PCIE_LANE_5_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET_MASK 0x000FL |
|---|
| 128815 | #define BIFPLR4_2_PCIE_LANE_5_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT_MASK 0x0070L |
|---|
| 128816 | #define BIFPLR4_2_PCIE_LANE_5_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET_MASK 0x0F00L |
|---|
| 128817 | #define BIFPLR4_2_PCIE_LANE_5_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT_MASK 0x7000L |
|---|
| 128818 | //BIFPLR4_2_PCIE_LANE_6_EQUALIZATION_CNTL |
|---|
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|---|
| 128820 | #define BIFPLR4_2_PCIE_LANE_6_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT__SHIFT 0x4 |
|---|
| 128821 | #define BIFPLR4_2_PCIE_LANE_6_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET__SHIFT 0x8 |
|---|
| 128822 | #define BIFPLR4_2_PCIE_LANE_6_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT__SHIFT 0xc |
|---|
| 128823 | #define BIFPLR4_2_PCIE_LANE_6_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET_MASK 0x000FL |
|---|
| 128824 | #define BIFPLR4_2_PCIE_LANE_6_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT_MASK 0x0070L |
|---|
| 128825 | #define BIFPLR4_2_PCIE_LANE_6_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET_MASK 0x0F00L |
|---|
| 128826 | #define BIFPLR4_2_PCIE_LANE_6_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT_MASK 0x7000L |
|---|
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|---|
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|---|
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|---|
| 128831 | #define BIFPLR4_2_PCIE_LANE_7_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT__SHIFT 0xc |
|---|
| 128832 | #define BIFPLR4_2_PCIE_LANE_7_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET_MASK 0x000FL |
|---|
| 128833 | #define BIFPLR4_2_PCIE_LANE_7_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT_MASK 0x0070L |
|---|
| 128834 | #define BIFPLR4_2_PCIE_LANE_7_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET_MASK 0x0F00L |
|---|
| 128835 | #define BIFPLR4_2_PCIE_LANE_7_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT_MASK 0x7000L |
|---|
| 128836 | //BIFPLR4_2_PCIE_LANE_8_EQUALIZATION_CNTL |
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|---|
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|---|
| 128840 | #define BIFPLR4_2_PCIE_LANE_8_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT__SHIFT 0xc |
|---|
| 128841 | #define BIFPLR4_2_PCIE_LANE_8_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET_MASK 0x000FL |
|---|
| 128842 | #define BIFPLR4_2_PCIE_LANE_8_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT_MASK 0x0070L |
|---|
| 128843 | #define BIFPLR4_2_PCIE_LANE_8_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET_MASK 0x0F00L |
|---|
| 128844 | #define BIFPLR4_2_PCIE_LANE_8_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT_MASK 0x7000L |
|---|
| 128845 | //BIFPLR4_2_PCIE_LANE_9_EQUALIZATION_CNTL |
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| 128848 | #define BIFPLR4_2_PCIE_LANE_9_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET__SHIFT 0x8 |
|---|
| 128849 | #define BIFPLR4_2_PCIE_LANE_9_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT__SHIFT 0xc |
|---|
| 128850 | #define BIFPLR4_2_PCIE_LANE_9_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET_MASK 0x000FL |
|---|
| 128851 | #define BIFPLR4_2_PCIE_LANE_9_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT_MASK 0x0070L |
|---|
| 128852 | #define BIFPLR4_2_PCIE_LANE_9_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET_MASK 0x0F00L |
|---|
| 128853 | #define BIFPLR4_2_PCIE_LANE_9_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT_MASK 0x7000L |
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| 128854 | //BIFPLR4_2_PCIE_LANE_10_EQUALIZATION_CNTL |
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| 128855 | #define BIFPLR4_2_PCIE_LANE_10_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET__SHIFT 0x0 |
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| 128856 | #define BIFPLR4_2_PCIE_LANE_10_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT__SHIFT 0x4 |
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| 128857 | #define BIFPLR4_2_PCIE_LANE_10_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET__SHIFT 0x8 |
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| 128858 | #define BIFPLR4_2_PCIE_LANE_10_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT__SHIFT 0xc |
|---|
| 128859 | #define BIFPLR4_2_PCIE_LANE_10_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET_MASK 0x000FL |
|---|
| 128860 | #define BIFPLR4_2_PCIE_LANE_10_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT_MASK 0x0070L |
|---|
| 128861 | #define BIFPLR4_2_PCIE_LANE_10_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET_MASK 0x0F00L |
|---|
| 128862 | #define BIFPLR4_2_PCIE_LANE_10_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT_MASK 0x7000L |
|---|
| 128863 | //BIFPLR4_2_PCIE_LANE_11_EQUALIZATION_CNTL |
|---|
| 128864 | #define BIFPLR4_2_PCIE_LANE_11_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET__SHIFT 0x0 |
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| 128865 | #define BIFPLR4_2_PCIE_LANE_11_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT__SHIFT 0x4 |
|---|
| 128866 | #define BIFPLR4_2_PCIE_LANE_11_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET__SHIFT 0x8 |
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| 128867 | #define BIFPLR4_2_PCIE_LANE_11_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT__SHIFT 0xc |
|---|
| 128868 | #define BIFPLR4_2_PCIE_LANE_11_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET_MASK 0x000FL |
|---|
| 128869 | #define BIFPLR4_2_PCIE_LANE_11_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT_MASK 0x0070L |
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| 128870 | #define BIFPLR4_2_PCIE_LANE_11_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET_MASK 0x0F00L |
|---|
| 128871 | #define BIFPLR4_2_PCIE_LANE_11_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT_MASK 0x7000L |
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| 128872 | //BIFPLR4_2_PCIE_LANE_12_EQUALIZATION_CNTL |
|---|
| 128873 | #define BIFPLR4_2_PCIE_LANE_12_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET__SHIFT 0x0 |
|---|
| 128874 | #define BIFPLR4_2_PCIE_LANE_12_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT__SHIFT 0x4 |
|---|
| 128875 | #define BIFPLR4_2_PCIE_LANE_12_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET__SHIFT 0x8 |
|---|
| 128876 | #define BIFPLR4_2_PCIE_LANE_12_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT__SHIFT 0xc |
|---|
| 128877 | #define BIFPLR4_2_PCIE_LANE_12_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET_MASK 0x000FL |
|---|
| 128878 | #define BIFPLR4_2_PCIE_LANE_12_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT_MASK 0x0070L |
|---|
| 128879 | #define BIFPLR4_2_PCIE_LANE_12_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET_MASK 0x0F00L |
|---|
| 128880 | #define BIFPLR4_2_PCIE_LANE_12_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT_MASK 0x7000L |
|---|
| 128881 | //BIFPLR4_2_PCIE_LANE_13_EQUALIZATION_CNTL |
|---|
| 128882 | #define BIFPLR4_2_PCIE_LANE_13_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET__SHIFT 0x0 |
|---|
| 128883 | #define BIFPLR4_2_PCIE_LANE_13_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT__SHIFT 0x4 |
|---|
| 128884 | #define BIFPLR4_2_PCIE_LANE_13_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET__SHIFT 0x8 |
|---|
| 128885 | #define BIFPLR4_2_PCIE_LANE_13_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT__SHIFT 0xc |
|---|
| 128886 | #define BIFPLR4_2_PCIE_LANE_13_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET_MASK 0x000FL |
|---|
| 128887 | #define BIFPLR4_2_PCIE_LANE_13_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT_MASK 0x0070L |
|---|
| 128888 | #define BIFPLR4_2_PCIE_LANE_13_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET_MASK 0x0F00L |
|---|
| 128889 | #define BIFPLR4_2_PCIE_LANE_13_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT_MASK 0x7000L |
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| 128890 | //BIFPLR4_2_PCIE_LANE_14_EQUALIZATION_CNTL |
|---|
| 128891 | #define BIFPLR4_2_PCIE_LANE_14_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET__SHIFT 0x0 |
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| 128892 | #define BIFPLR4_2_PCIE_LANE_14_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT__SHIFT 0x4 |
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| 128893 | #define BIFPLR4_2_PCIE_LANE_14_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET__SHIFT 0x8 |
|---|
| 128894 | #define BIFPLR4_2_PCIE_LANE_14_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT__SHIFT 0xc |
|---|
| 128895 | #define BIFPLR4_2_PCIE_LANE_14_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET_MASK 0x000FL |
|---|
| 128896 | #define BIFPLR4_2_PCIE_LANE_14_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT_MASK 0x0070L |
|---|
| 128897 | #define BIFPLR4_2_PCIE_LANE_14_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET_MASK 0x0F00L |
|---|
| 128898 | #define BIFPLR4_2_PCIE_LANE_14_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT_MASK 0x7000L |
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| 128899 | //BIFPLR4_2_PCIE_LANE_15_EQUALIZATION_CNTL |
|---|
| 128900 | #define BIFPLR4_2_PCIE_LANE_15_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET__SHIFT 0x0 |
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| 128901 | #define BIFPLR4_2_PCIE_LANE_15_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT__SHIFT 0x4 |
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| 128902 | #define BIFPLR4_2_PCIE_LANE_15_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET__SHIFT 0x8 |
|---|
| 128903 | #define BIFPLR4_2_PCIE_LANE_15_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT__SHIFT 0xc |
|---|
| 128904 | #define BIFPLR4_2_PCIE_LANE_15_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET_MASK 0x000FL |
|---|
| 128905 | #define BIFPLR4_2_PCIE_LANE_15_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT_MASK 0x0070L |
|---|
| 128906 | #define BIFPLR4_2_PCIE_LANE_15_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET_MASK 0x0F00L |
|---|
| 128907 | #define BIFPLR4_2_PCIE_LANE_15_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT_MASK 0x7000L |
|---|
| 128908 | //BIFPLR4_2_PCIE_ACS_ENH_CAP_LIST |
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| 128909 | #define BIFPLR4_2_PCIE_ACS_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
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| 128910 | #define BIFPLR4_2_PCIE_ACS_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 128911 | #define BIFPLR4_2_PCIE_ACS_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 128912 | #define BIFPLR4_2_PCIE_ACS_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
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| 128913 | #define BIFPLR4_2_PCIE_ACS_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 128914 | #define BIFPLR4_2_PCIE_ACS_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
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| 128915 | //BIFPLR4_2_PCIE_ACS_CAP |
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| 128916 | #define BIFPLR4_2_PCIE_ACS_CAP__SOURCE_VALIDATION__SHIFT 0x0 |
|---|
| 128917 | #define BIFPLR4_2_PCIE_ACS_CAP__TRANSLATION_BLOCKING__SHIFT 0x1 |
|---|
| 128918 | #define BIFPLR4_2_PCIE_ACS_CAP__P2P_REQUEST_REDIRECT__SHIFT 0x2 |
|---|
| 128919 | #define BIFPLR4_2_PCIE_ACS_CAP__P2P_COMPLETION_REDIRECT__SHIFT 0x3 |
|---|
| 128920 | #define BIFPLR4_2_PCIE_ACS_CAP__UPSTREAM_FORWARDING__SHIFT 0x4 |
|---|
| 128921 | #define BIFPLR4_2_PCIE_ACS_CAP__P2P_EGRESS_CONTROL__SHIFT 0x5 |
|---|
| 128922 | #define BIFPLR4_2_PCIE_ACS_CAP__DIRECT_TRANSLATED_P2P__SHIFT 0x6 |
|---|
| 128923 | #define BIFPLR4_2_PCIE_ACS_CAP__ENHANCED_CAPABILITY__SHIFT 0x7 |
|---|
| 128924 | #define BIFPLR4_2_PCIE_ACS_CAP__EGRESS_CONTROL_VECTOR_SIZE__SHIFT 0x8 |
|---|
| 128925 | #define BIFPLR4_2_PCIE_ACS_CAP__SOURCE_VALIDATION_MASK 0x0001L |
|---|
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|---|
| 128927 | #define BIFPLR4_2_PCIE_ACS_CAP__P2P_REQUEST_REDIRECT_MASK 0x0004L |
|---|
| 128928 | #define BIFPLR4_2_PCIE_ACS_CAP__P2P_COMPLETION_REDIRECT_MASK 0x0008L |
|---|
| 128929 | #define BIFPLR4_2_PCIE_ACS_CAP__UPSTREAM_FORWARDING_MASK 0x0010L |
|---|
| 128930 | #define BIFPLR4_2_PCIE_ACS_CAP__P2P_EGRESS_CONTROL_MASK 0x0020L |
|---|
| 128931 | #define BIFPLR4_2_PCIE_ACS_CAP__DIRECT_TRANSLATED_P2P_MASK 0x0040L |
|---|
| 128932 | #define BIFPLR4_2_PCIE_ACS_CAP__ENHANCED_CAPABILITY_MASK 0x0080L |
|---|
| 128933 | #define BIFPLR4_2_PCIE_ACS_CAP__EGRESS_CONTROL_VECTOR_SIZE_MASK 0xFF00L |
|---|
| 128934 | //BIFPLR4_2_PCIE_ACS_CNTL |
|---|
| 128935 | #define BIFPLR4_2_PCIE_ACS_CNTL__SOURCE_VALIDATION_EN__SHIFT 0x0 |
|---|
| 128936 | #define BIFPLR4_2_PCIE_ACS_CNTL__TRANSLATION_BLOCKING_EN__SHIFT 0x1 |
|---|
| 128937 | #define BIFPLR4_2_PCIE_ACS_CNTL__P2P_REQUEST_REDIRECT_EN__SHIFT 0x2 |
|---|
| 128938 | #define BIFPLR4_2_PCIE_ACS_CNTL__P2P_COMPLETION_REDIRECT_EN__SHIFT 0x3 |
|---|
| 128939 | #define BIFPLR4_2_PCIE_ACS_CNTL__UPSTREAM_FORWARDING_EN__SHIFT 0x4 |
|---|
| 128940 | #define BIFPLR4_2_PCIE_ACS_CNTL__P2P_EGRESS_CONTROL_EN__SHIFT 0x5 |
|---|
| 128941 | #define BIFPLR4_2_PCIE_ACS_CNTL__DIRECT_TRANSLATED_P2P_EN__SHIFT 0x6 |
|---|
| 128942 | #define BIFPLR4_2_PCIE_ACS_CNTL__IO_REQUEST_BLOCKING_EN__SHIFT 0x7 |
|---|
| 128943 | #define BIFPLR4_2_PCIE_ACS_CNTL__DSP_MEMORY_TARGET_ACCESS_CNTL__SHIFT 0x8 |
|---|
| 128944 | #define BIFPLR4_2_PCIE_ACS_CNTL__USP_MEMORY_TARGET_ACCESS_CNTL__SHIFT 0xa |
|---|
| 128945 | #define BIFPLR4_2_PCIE_ACS_CNTL__UNCLAIMED_REQUEST_REDIRECT_CNTL__SHIFT 0xc |
|---|
| 128946 | #define BIFPLR4_2_PCIE_ACS_CNTL__SOURCE_VALIDATION_EN_MASK 0x0001L |
|---|
| 128947 | #define BIFPLR4_2_PCIE_ACS_CNTL__TRANSLATION_BLOCKING_EN_MASK 0x0002L |
|---|
| 128948 | #define BIFPLR4_2_PCIE_ACS_CNTL__P2P_REQUEST_REDIRECT_EN_MASK 0x0004L |
|---|
| 128949 | #define BIFPLR4_2_PCIE_ACS_CNTL__P2P_COMPLETION_REDIRECT_EN_MASK 0x0008L |
|---|
| 128950 | #define BIFPLR4_2_PCIE_ACS_CNTL__UPSTREAM_FORWARDING_EN_MASK 0x0010L |
|---|
| 128951 | #define BIFPLR4_2_PCIE_ACS_CNTL__P2P_EGRESS_CONTROL_EN_MASK 0x0020L |
|---|
| 128952 | #define BIFPLR4_2_PCIE_ACS_CNTL__DIRECT_TRANSLATED_P2P_EN_MASK 0x0040L |
|---|
| 128953 | #define BIFPLR4_2_PCIE_ACS_CNTL__IO_REQUEST_BLOCKING_EN_MASK 0x0080L |
|---|
| 128954 | #define BIFPLR4_2_PCIE_ACS_CNTL__DSP_MEMORY_TARGET_ACCESS_CNTL_MASK 0x0300L |
|---|
| 128955 | #define BIFPLR4_2_PCIE_ACS_CNTL__USP_MEMORY_TARGET_ACCESS_CNTL_MASK 0x0C00L |
|---|
| 128956 | #define BIFPLR4_2_PCIE_ACS_CNTL__UNCLAIMED_REQUEST_REDIRECT_CNTL_MASK 0x1000L |
|---|
| 128957 | //BIFPLR4_2_PCIE_MC_ENH_CAP_LIST |
|---|
| 128958 | #define BIFPLR4_2_PCIE_MC_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 128959 | #define BIFPLR4_2_PCIE_MC_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 128960 | #define BIFPLR4_2_PCIE_MC_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 128961 | #define BIFPLR4_2_PCIE_MC_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 128962 | #define BIFPLR4_2_PCIE_MC_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 128963 | #define BIFPLR4_2_PCIE_MC_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 128964 | //BIFPLR4_2_PCIE_MC_CAP |
|---|
| 128965 | #define BIFPLR4_2_PCIE_MC_CAP__MC_MAX_GROUP__SHIFT 0x0 |
|---|
| 128966 | #define BIFPLR4_2_PCIE_MC_CAP__MC_WIN_SIZE_REQ__SHIFT 0x8 |
|---|
| 128967 | #define BIFPLR4_2_PCIE_MC_CAP__MC_ECRC_REGEN_SUPP__SHIFT 0xf |
|---|
| 128968 | #define BIFPLR4_2_PCIE_MC_CAP__MC_MAX_GROUP_MASK 0x003FL |
|---|
| 128969 | #define BIFPLR4_2_PCIE_MC_CAP__MC_WIN_SIZE_REQ_MASK 0x3F00L |
|---|
| 128970 | #define BIFPLR4_2_PCIE_MC_CAP__MC_ECRC_REGEN_SUPP_MASK 0x8000L |
|---|
| 128971 | //BIFPLR4_2_PCIE_MC_CNTL |
|---|
| 128972 | #define BIFPLR4_2_PCIE_MC_CNTL__MC_NUM_GROUP__SHIFT 0x0 |
|---|
| 128973 | #define BIFPLR4_2_PCIE_MC_CNTL__MC_ENABLE__SHIFT 0xf |
|---|
| 128974 | #define BIFPLR4_2_PCIE_MC_CNTL__MC_NUM_GROUP_MASK 0x003FL |
|---|
| 128975 | #define BIFPLR4_2_PCIE_MC_CNTL__MC_ENABLE_MASK 0x8000L |
|---|
| 128976 | //BIFPLR4_2_PCIE_MC_ADDR0 |
|---|
| 128977 | #define BIFPLR4_2_PCIE_MC_ADDR0__MC_INDEX_POS__SHIFT 0x0 |
|---|
| 128978 | #define BIFPLR4_2_PCIE_MC_ADDR0__MC_BASE_ADDR_0__SHIFT 0xc |
|---|
| 128979 | #define BIFPLR4_2_PCIE_MC_ADDR0__MC_INDEX_POS_MASK 0x0000003FL |
|---|
| 128980 | #define BIFPLR4_2_PCIE_MC_ADDR0__MC_BASE_ADDR_0_MASK 0xFFFFF000L |
|---|
| 128981 | //BIFPLR4_2_PCIE_MC_ADDR1 |
|---|
| 128982 | #define BIFPLR4_2_PCIE_MC_ADDR1__MC_BASE_ADDR_1__SHIFT 0x0 |
|---|
| 128983 | #define BIFPLR4_2_PCIE_MC_ADDR1__MC_BASE_ADDR_1_MASK 0xFFFFFFFFL |
|---|
| 128984 | //BIFPLR4_2_PCIE_MC_RCV0 |
|---|
| 128985 | #define BIFPLR4_2_PCIE_MC_RCV0__MC_RECEIVE_0__SHIFT 0x0 |
|---|
| 128986 | #define BIFPLR4_2_PCIE_MC_RCV0__MC_RECEIVE_0_MASK 0xFFFFFFFFL |
|---|
| 128987 | //BIFPLR4_2_PCIE_MC_RCV1 |
|---|
| 128988 | #define BIFPLR4_2_PCIE_MC_RCV1__MC_RECEIVE_1__SHIFT 0x0 |
|---|
| 128989 | #define BIFPLR4_2_PCIE_MC_RCV1__MC_RECEIVE_1_MASK 0xFFFFFFFFL |
|---|
| 128990 | //BIFPLR4_2_PCIE_MC_BLOCK_ALL0 |
|---|
| 128991 | #define BIFPLR4_2_PCIE_MC_BLOCK_ALL0__MC_BLOCK_ALL_0__SHIFT 0x0 |
|---|
| 128992 | #define BIFPLR4_2_PCIE_MC_BLOCK_ALL0__MC_BLOCK_ALL_0_MASK 0xFFFFFFFFL |
|---|
| 128993 | //BIFPLR4_2_PCIE_MC_BLOCK_ALL1 |
|---|
| 128994 | #define BIFPLR4_2_PCIE_MC_BLOCK_ALL1__MC_BLOCK_ALL_1__SHIFT 0x0 |
|---|
| 128995 | #define BIFPLR4_2_PCIE_MC_BLOCK_ALL1__MC_BLOCK_ALL_1_MASK 0xFFFFFFFFL |
|---|
| 128996 | //BIFPLR4_2_PCIE_MC_BLOCK_UNTRANSLATED_0 |
|---|
| 128997 | #define BIFPLR4_2_PCIE_MC_BLOCK_UNTRANSLATED_0__MC_BLOCK_UNTRANSLATED_0__SHIFT 0x0 |
|---|
| 128998 | #define BIFPLR4_2_PCIE_MC_BLOCK_UNTRANSLATED_0__MC_BLOCK_UNTRANSLATED_0_MASK 0xFFFFFFFFL |
|---|
| 128999 | //BIFPLR4_2_PCIE_MC_BLOCK_UNTRANSLATED_1 |
|---|
| 129000 | #define BIFPLR4_2_PCIE_MC_BLOCK_UNTRANSLATED_1__MC_BLOCK_UNTRANSLATED_1__SHIFT 0x0 |
|---|
| 129001 | #define BIFPLR4_2_PCIE_MC_BLOCK_UNTRANSLATED_1__MC_BLOCK_UNTRANSLATED_1_MASK 0xFFFFFFFFL |
|---|
| 129002 | //BIFPLR4_2_PCIE_MC_OVERLAY_BAR0 |
|---|
| 129003 | #define BIFPLR4_2_PCIE_MC_OVERLAY_BAR0__MC_OVERLAY_SIZE__SHIFT 0x0 |
|---|
| 129004 | #define BIFPLR4_2_PCIE_MC_OVERLAY_BAR0__MC_OVERLAY_BAR_0__SHIFT 0x6 |
|---|
| 129005 | #define BIFPLR4_2_PCIE_MC_OVERLAY_BAR0__MC_OVERLAY_SIZE_MASK 0x0000003FL |
|---|
| 129006 | #define BIFPLR4_2_PCIE_MC_OVERLAY_BAR0__MC_OVERLAY_BAR_0_MASK 0xFFFFFFC0L |
|---|
| 129007 | //BIFPLR4_2_PCIE_MC_OVERLAY_BAR1 |
|---|
| 129008 | #define BIFPLR4_2_PCIE_MC_OVERLAY_BAR1__MC_OVERLAY_BAR_1__SHIFT 0x0 |
|---|
| 129009 | #define BIFPLR4_2_PCIE_MC_OVERLAY_BAR1__MC_OVERLAY_BAR_1_MASK 0xFFFFFFFFL |
|---|
| 129010 | //BIFPLR4_2_PCIE_L1_PM_SUB_CAP_LIST |
|---|
| 129011 | #define BIFPLR4_2_PCIE_L1_PM_SUB_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 129012 | #define BIFPLR4_2_PCIE_L1_PM_SUB_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 129013 | #define BIFPLR4_2_PCIE_L1_PM_SUB_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 129014 | #define BIFPLR4_2_PCIE_L1_PM_SUB_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 129015 | #define BIFPLR4_2_PCIE_L1_PM_SUB_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 129016 | #define BIFPLR4_2_PCIE_L1_PM_SUB_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 129017 | //BIFPLR4_2_PCIE_L1_PM_SUB_CAP |
|---|
| 129018 | #define BIFPLR4_2_PCIE_L1_PM_SUB_CAP__PCI_PM_L1_2_SUPPORTED__SHIFT 0x0 |
|---|
| 129019 | #define BIFPLR4_2_PCIE_L1_PM_SUB_CAP__PCI_PM_L1_1_SUPPORTED__SHIFT 0x1 |
|---|
| 129020 | #define BIFPLR4_2_PCIE_L1_PM_SUB_CAP__ASPM_L1_2_SUPPORTED__SHIFT 0x2 |
|---|
| 129021 | #define BIFPLR4_2_PCIE_L1_PM_SUB_CAP__ASPM_L1_1_SUPPORTED__SHIFT 0x3 |
|---|
| 129022 | #define BIFPLR4_2_PCIE_L1_PM_SUB_CAP__L1_PM_SUB_SUPPORTED__SHIFT 0x4 |
|---|
| 129023 | #define BIFPLR4_2_PCIE_L1_PM_SUB_CAP__LINK_ACTIVATION_SUPPORTED__SHIFT 0x5 |
|---|
| 129024 | #define BIFPLR4_2_PCIE_L1_PM_SUB_CAP__PORT_CM_RESTORE_TIME__SHIFT 0x8 |
|---|
| 129025 | #define BIFPLR4_2_PCIE_L1_PM_SUB_CAP__PORT_T_POWER_ON_SCALE__SHIFT 0x10 |
|---|
| 129026 | #define BIFPLR4_2_PCIE_L1_PM_SUB_CAP__PORT_T_POWER_ON_VALUE__SHIFT 0x13 |
|---|
| 129027 | #define BIFPLR4_2_PCIE_L1_PM_SUB_CAP__PCI_PM_L1_2_SUPPORTED_MASK 0x00000001L |
|---|
| 129028 | #define BIFPLR4_2_PCIE_L1_PM_SUB_CAP__PCI_PM_L1_1_SUPPORTED_MASK 0x00000002L |
|---|
| 129029 | #define BIFPLR4_2_PCIE_L1_PM_SUB_CAP__ASPM_L1_2_SUPPORTED_MASK 0x00000004L |
|---|
| 129030 | #define BIFPLR4_2_PCIE_L1_PM_SUB_CAP__ASPM_L1_1_SUPPORTED_MASK 0x00000008L |
|---|
| 129031 | #define BIFPLR4_2_PCIE_L1_PM_SUB_CAP__L1_PM_SUB_SUPPORTED_MASK 0x00000010L |
|---|
| 129032 | #define BIFPLR4_2_PCIE_L1_PM_SUB_CAP__LINK_ACTIVATION_SUPPORTED_MASK 0x00000020L |
|---|
| 129033 | #define BIFPLR4_2_PCIE_L1_PM_SUB_CAP__PORT_CM_RESTORE_TIME_MASK 0x0000FF00L |
|---|
| 129034 | #define BIFPLR4_2_PCIE_L1_PM_SUB_CAP__PORT_T_POWER_ON_SCALE_MASK 0x00030000L |
|---|
| 129035 | #define BIFPLR4_2_PCIE_L1_PM_SUB_CAP__PORT_T_POWER_ON_VALUE_MASK 0x00F80000L |
|---|
| 129036 | //BIFPLR4_2_PCIE_L1_PM_SUB_CNTL |
|---|
| 129037 | #define BIFPLR4_2_PCIE_L1_PM_SUB_CNTL__PCI_PM_L1_2_EN__SHIFT 0x0 |
|---|
| 129038 | #define BIFPLR4_2_PCIE_L1_PM_SUB_CNTL__PCI_PM_L1_1_EN__SHIFT 0x1 |
|---|
| 129039 | #define BIFPLR4_2_PCIE_L1_PM_SUB_CNTL__ASPM_L1_2_EN__SHIFT 0x2 |
|---|
| 129040 | #define BIFPLR4_2_PCIE_L1_PM_SUB_CNTL__ASPM_L1_1_EN__SHIFT 0x3 |
|---|
| 129041 | #define BIFPLR4_2_PCIE_L1_PM_SUB_CNTL__LINK_ACTIVATION_INTERRUPT_EN__SHIFT 0x4 |
|---|
| 129042 | #define BIFPLR4_2_PCIE_L1_PM_SUB_CNTL__LINK_ACTIVATION_CNTL__SHIFT 0x5 |
|---|
| 129043 | #define BIFPLR4_2_PCIE_L1_PM_SUB_CNTL__COMMON_MODE_RESTORE_TIME__SHIFT 0x8 |
|---|
| 129044 | #define BIFPLR4_2_PCIE_L1_PM_SUB_CNTL__LTR_L1_2_THRESHOLD_VALUE__SHIFT 0x10 |
|---|
| 129045 | #define BIFPLR4_2_PCIE_L1_PM_SUB_CNTL__LTR_L1_2_THRESHOLD_SCALE__SHIFT 0x1d |
|---|
| 129046 | #define BIFPLR4_2_PCIE_L1_PM_SUB_CNTL__PCI_PM_L1_2_EN_MASK 0x00000001L |
|---|
| 129047 | #define BIFPLR4_2_PCIE_L1_PM_SUB_CNTL__PCI_PM_L1_1_EN_MASK 0x00000002L |
|---|
| 129048 | #define BIFPLR4_2_PCIE_L1_PM_SUB_CNTL__ASPM_L1_2_EN_MASK 0x00000004L |
|---|
| 129049 | #define BIFPLR4_2_PCIE_L1_PM_SUB_CNTL__ASPM_L1_1_EN_MASK 0x00000008L |
|---|
| 129050 | #define BIFPLR4_2_PCIE_L1_PM_SUB_CNTL__LINK_ACTIVATION_INTERRUPT_EN_MASK 0x00000010L |
|---|
| 129051 | #define BIFPLR4_2_PCIE_L1_PM_SUB_CNTL__LINK_ACTIVATION_CNTL_MASK 0x00000020L |
|---|
| 129052 | #define BIFPLR4_2_PCIE_L1_PM_SUB_CNTL__COMMON_MODE_RESTORE_TIME_MASK 0x0000FF00L |
|---|
| 129053 | #define BIFPLR4_2_PCIE_L1_PM_SUB_CNTL__LTR_L1_2_THRESHOLD_VALUE_MASK 0x03FF0000L |
|---|
| 129054 | #define BIFPLR4_2_PCIE_L1_PM_SUB_CNTL__LTR_L1_2_THRESHOLD_SCALE_MASK 0xE0000000L |
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| 129055 | //BIFPLR4_2_PCIE_L1_PM_SUB_CNTL2 |
|---|
| 129056 | #define BIFPLR4_2_PCIE_L1_PM_SUB_CNTL2__T_POWER_ON_SCALE__SHIFT 0x0 |
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| 129057 | #define BIFPLR4_2_PCIE_L1_PM_SUB_CNTL2__T_POWER_ON_VALUE__SHIFT 0x3 |
|---|
| 129058 | #define BIFPLR4_2_PCIE_L1_PM_SUB_CNTL2__T_POWER_ON_SCALE_MASK 0x00000003L |
|---|
| 129059 | #define BIFPLR4_2_PCIE_L1_PM_SUB_CNTL2__T_POWER_ON_VALUE_MASK 0x000000F8L |
|---|
| 129060 | //BIFPLR4_2_PCIE_DPC_ENH_CAP_LIST |
|---|
| 129061 | #define BIFPLR4_2_PCIE_DPC_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
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| 129062 | #define BIFPLR4_2_PCIE_DPC_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 129063 | #define BIFPLR4_2_PCIE_DPC_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 129064 | #define BIFPLR4_2_PCIE_DPC_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 129065 | #define BIFPLR4_2_PCIE_DPC_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 129066 | #define BIFPLR4_2_PCIE_DPC_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 129067 | //BIFPLR4_2_PCIE_DPC_CAP_LIST |
|---|
| 129068 | #define BIFPLR4_2_PCIE_DPC_CAP_LIST__DPC_INTR_MSG_NUM__SHIFT 0x0 |
|---|
| 129069 | #define BIFPLR4_2_PCIE_DPC_CAP_LIST__RP_EXTENSIONS_FOR_DPC__SHIFT 0x5 |
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| 129070 | #define BIFPLR4_2_PCIE_DPC_CAP_LIST__POISONED_TLP_EGRESS_BLOCKING_SUPPORTED__SHIFT 0x6 |
|---|
| 129071 | #define BIFPLR4_2_PCIE_DPC_CAP_LIST__DPC_SOFTWARE_TRIGGERING_SUPPORTED__SHIFT 0x7 |
|---|
| 129072 | #define BIFPLR4_2_PCIE_DPC_CAP_LIST__RP_PIO_LOG_SIZE__SHIFT 0x8 |
|---|
| 129073 | #define BIFPLR4_2_PCIE_DPC_CAP_LIST__DL_ACTIVE_ERR_COR_SIGNALING_SUPPORTED__SHIFT 0xc |
|---|
| 129074 | #define BIFPLR4_2_PCIE_DPC_CAP_LIST__DPC_INTR_MSG_NUM_MASK 0x001FL |
|---|
| 129075 | #define BIFPLR4_2_PCIE_DPC_CAP_LIST__RP_EXTENSIONS_FOR_DPC_MASK 0x0020L |
|---|
| 129076 | #define BIFPLR4_2_PCIE_DPC_CAP_LIST__POISONED_TLP_EGRESS_BLOCKING_SUPPORTED_MASK 0x0040L |
|---|
| 129077 | #define BIFPLR4_2_PCIE_DPC_CAP_LIST__DPC_SOFTWARE_TRIGGERING_SUPPORTED_MASK 0x0080L |
|---|
| 129078 | #define BIFPLR4_2_PCIE_DPC_CAP_LIST__RP_PIO_LOG_SIZE_MASK 0x0F00L |
|---|
| 129079 | #define BIFPLR4_2_PCIE_DPC_CAP_LIST__DL_ACTIVE_ERR_COR_SIGNALING_SUPPORTED_MASK 0x1000L |
|---|
| 129080 | //BIFPLR4_2_PCIE_DPC_CNTL |
|---|
| 129081 | #define BIFPLR4_2_PCIE_DPC_CNTL__DPC_TRIGGER_ENABLE__SHIFT 0x0 |
|---|
| 129082 | #define BIFPLR4_2_PCIE_DPC_CNTL__DPC_COMPLETION_CONTROL__SHIFT 0x2 |
|---|
| 129083 | #define BIFPLR4_2_PCIE_DPC_CNTL__DPC_INTERRUPT_ENABLE__SHIFT 0x3 |
|---|
| 129084 | #define BIFPLR4_2_PCIE_DPC_CNTL__DPC_ERR_COR_ENABLE__SHIFT 0x4 |
|---|
| 129085 | #define BIFPLR4_2_PCIE_DPC_CNTL__POISONED_TLP_EGRESS_BLOCKING_ENABLE__SHIFT 0x5 |
|---|
| 129086 | #define BIFPLR4_2_PCIE_DPC_CNTL__DPC_SOFTWARE_TRIGGER__SHIFT 0x6 |
|---|
| 129087 | #define BIFPLR4_2_PCIE_DPC_CNTL__DL_ACTIVE_ERR_COR_ENABLE__SHIFT 0x7 |
|---|
| 129088 | #define BIFPLR4_2_PCIE_DPC_CNTL__DPC_SIG_SFW_ENABLE__SHIFT 0x8 |
|---|
| 129089 | #define BIFPLR4_2_PCIE_DPC_CNTL__DPC_TRIGGER_ENABLE_MASK 0x0003L |
|---|
| 129090 | #define BIFPLR4_2_PCIE_DPC_CNTL__DPC_COMPLETION_CONTROL_MASK 0x0004L |
|---|
| 129091 | #define BIFPLR4_2_PCIE_DPC_CNTL__DPC_INTERRUPT_ENABLE_MASK 0x0008L |
|---|
| 129092 | #define BIFPLR4_2_PCIE_DPC_CNTL__DPC_ERR_COR_ENABLE_MASK 0x0010L |
|---|
| 129093 | #define BIFPLR4_2_PCIE_DPC_CNTL__POISONED_TLP_EGRESS_BLOCKING_ENABLE_MASK 0x0020L |
|---|
| 129094 | #define BIFPLR4_2_PCIE_DPC_CNTL__DPC_SOFTWARE_TRIGGER_MASK 0x0040L |
|---|
| 129095 | #define BIFPLR4_2_PCIE_DPC_CNTL__DL_ACTIVE_ERR_COR_ENABLE_MASK 0x0080L |
|---|
| 129096 | #define BIFPLR4_2_PCIE_DPC_CNTL__DPC_SIG_SFW_ENABLE_MASK 0x0100L |
|---|
| 129097 | //BIFPLR4_2_PCIE_DPC_STATUS |
|---|
| 129098 | #define BIFPLR4_2_PCIE_DPC_STATUS__DPC_TRIGGER_STATUS__SHIFT 0x0 |
|---|
| 129099 | #define BIFPLR4_2_PCIE_DPC_STATUS__DPC_TRIGGER_REASON__SHIFT 0x1 |
|---|
| 129100 | #define BIFPLR4_2_PCIE_DPC_STATUS__DPC_INTERRUPT_STATUS__SHIFT 0x3 |
|---|
| 129101 | #define BIFPLR4_2_PCIE_DPC_STATUS__DPC_RP_BUSY__SHIFT 0x4 |
|---|
| 129102 | #define BIFPLR4_2_PCIE_DPC_STATUS__DPC_TRIGGER_REASON_EXTENSION__SHIFT 0x5 |
|---|
| 129103 | #define BIFPLR4_2_PCIE_DPC_STATUS__RP_PIO_FIRST_ERROR_POINTER__SHIFT 0x8 |
|---|
| 129104 | #define BIFPLR4_2_PCIE_DPC_STATUS__DPC_TRIGGER_STATUS_MASK 0x0001L |
|---|
| 129105 | #define BIFPLR4_2_PCIE_DPC_STATUS__DPC_TRIGGER_REASON_MASK 0x0006L |
|---|
| 129106 | #define BIFPLR4_2_PCIE_DPC_STATUS__DPC_INTERRUPT_STATUS_MASK 0x0008L |
|---|
| 129107 | #define BIFPLR4_2_PCIE_DPC_STATUS__DPC_RP_BUSY_MASK 0x0010L |
|---|
| 129108 | #define BIFPLR4_2_PCIE_DPC_STATUS__DPC_TRIGGER_REASON_EXTENSION_MASK 0x0060L |
|---|
| 129109 | #define BIFPLR4_2_PCIE_DPC_STATUS__RP_PIO_FIRST_ERROR_POINTER_MASK 0x1F00L |
|---|
| 129110 | //BIFPLR4_2_PCIE_DPC_ERROR_SOURCE_ID |
|---|
| 129111 | #define BIFPLR4_2_PCIE_DPC_ERROR_SOURCE_ID__DPC_ERROR_SOURCE_ID__SHIFT 0x0 |
|---|
| 129112 | #define BIFPLR4_2_PCIE_DPC_ERROR_SOURCE_ID__DPC_ERROR_SOURCE_ID_MASK 0xFFFFL |
|---|
| 129113 | //BIFPLR4_2_PCIE_RP_PIO_STATUS |
|---|
| 129114 | #define BIFPLR4_2_PCIE_RP_PIO_STATUS__CFG_UR_CPL__SHIFT 0x0 |
|---|
| 129115 | #define BIFPLR4_2_PCIE_RP_PIO_STATUS__CFG_CA_CPL__SHIFT 0x1 |
|---|
| 129116 | #define BIFPLR4_2_PCIE_RP_PIO_STATUS__CFG_CTO__SHIFT 0x2 |
|---|
| 129117 | #define BIFPLR4_2_PCIE_RP_PIO_STATUS__IO_UR_CPL__SHIFT 0x8 |
|---|
| 129118 | #define BIFPLR4_2_PCIE_RP_PIO_STATUS__IO_CA_CPL__SHIFT 0x9 |
|---|
| 129119 | #define BIFPLR4_2_PCIE_RP_PIO_STATUS__IO_CTO__SHIFT 0xa |
|---|
| 129120 | #define BIFPLR4_2_PCIE_RP_PIO_STATUS__MEM_UR_CPL__SHIFT 0x10 |
|---|
| 129121 | #define BIFPLR4_2_PCIE_RP_PIO_STATUS__MEM_CA_CPL__SHIFT 0x11 |
|---|
| 129122 | #define BIFPLR4_2_PCIE_RP_PIO_STATUS__MEM_CTO__SHIFT 0x12 |
|---|
| 129123 | #define BIFPLR4_2_PCIE_RP_PIO_STATUS__CFG_UR_CPL_MASK 0x00000001L |
|---|
| 129124 | #define BIFPLR4_2_PCIE_RP_PIO_STATUS__CFG_CA_CPL_MASK 0x00000002L |
|---|
| 129125 | #define BIFPLR4_2_PCIE_RP_PIO_STATUS__CFG_CTO_MASK 0x00000004L |
|---|
| 129126 | #define BIFPLR4_2_PCIE_RP_PIO_STATUS__IO_UR_CPL_MASK 0x00000100L |
|---|
| 129127 | #define BIFPLR4_2_PCIE_RP_PIO_STATUS__IO_CA_CPL_MASK 0x00000200L |
|---|
| 129128 | #define BIFPLR4_2_PCIE_RP_PIO_STATUS__IO_CTO_MASK 0x00000400L |
|---|
| 129129 | #define BIFPLR4_2_PCIE_RP_PIO_STATUS__MEM_UR_CPL_MASK 0x00010000L |
|---|
| 129130 | #define BIFPLR4_2_PCIE_RP_PIO_STATUS__MEM_CA_CPL_MASK 0x00020000L |
|---|
| 129131 | #define BIFPLR4_2_PCIE_RP_PIO_STATUS__MEM_CTO_MASK 0x00040000L |
|---|
| 129132 | //BIFPLR4_2_PCIE_RP_PIO_MASK |
|---|
| 129133 | #define BIFPLR4_2_PCIE_RP_PIO_MASK__CFG_UR_CPL__SHIFT 0x0 |
|---|
| 129134 | #define BIFPLR4_2_PCIE_RP_PIO_MASK__CFG_CA_CPL__SHIFT 0x1 |
|---|
| 129135 | #define BIFPLR4_2_PCIE_RP_PIO_MASK__CFG_CTO__SHIFT 0x2 |
|---|
| 129136 | #define BIFPLR4_2_PCIE_RP_PIO_MASK__IO_UR_CPL__SHIFT 0x8 |
|---|
| 129137 | #define BIFPLR4_2_PCIE_RP_PIO_MASK__IO_CA_CPL__SHIFT 0x9 |
|---|
| 129138 | #define BIFPLR4_2_PCIE_RP_PIO_MASK__IO_CTO__SHIFT 0xa |
|---|
| 129139 | #define BIFPLR4_2_PCIE_RP_PIO_MASK__MEM_UR_CPL__SHIFT 0x10 |
|---|
| 129140 | #define BIFPLR4_2_PCIE_RP_PIO_MASK__MEM_CA_CPL__SHIFT 0x11 |
|---|
| 129141 | #define BIFPLR4_2_PCIE_RP_PIO_MASK__MEM_CTO__SHIFT 0x12 |
|---|
| 129142 | #define BIFPLR4_2_PCIE_RP_PIO_MASK__CFG_UR_CPL_MASK 0x00000001L |
|---|
| 129143 | #define BIFPLR4_2_PCIE_RP_PIO_MASK__CFG_CA_CPL_MASK 0x00000002L |
|---|
| 129144 | #define BIFPLR4_2_PCIE_RP_PIO_MASK__CFG_CTO_MASK 0x00000004L |
|---|
| 129145 | #define BIFPLR4_2_PCIE_RP_PIO_MASK__IO_UR_CPL_MASK 0x00000100L |
|---|
| 129146 | #define BIFPLR4_2_PCIE_RP_PIO_MASK__IO_CA_CPL_MASK 0x00000200L |
|---|
| 129147 | #define BIFPLR4_2_PCIE_RP_PIO_MASK__IO_CTO_MASK 0x00000400L |
|---|
| 129148 | #define BIFPLR4_2_PCIE_RP_PIO_MASK__MEM_UR_CPL_MASK 0x00010000L |
|---|
| 129149 | #define BIFPLR4_2_PCIE_RP_PIO_MASK__MEM_CA_CPL_MASK 0x00020000L |
|---|
| 129150 | #define BIFPLR4_2_PCIE_RP_PIO_MASK__MEM_CTO_MASK 0x00040000L |
|---|
| 129151 | //BIFPLR4_2_PCIE_RP_PIO_SEVERITY |
|---|
| 129152 | #define BIFPLR4_2_PCIE_RP_PIO_SEVERITY__CFG_UR_CPL__SHIFT 0x0 |
|---|
| 129153 | #define BIFPLR4_2_PCIE_RP_PIO_SEVERITY__CFG_CA_CPL__SHIFT 0x1 |
|---|
| 129154 | #define BIFPLR4_2_PCIE_RP_PIO_SEVERITY__CFG_CTO__SHIFT 0x2 |
|---|
| 129155 | #define BIFPLR4_2_PCIE_RP_PIO_SEVERITY__IO_UR_CPL__SHIFT 0x8 |
|---|
| 129156 | #define BIFPLR4_2_PCIE_RP_PIO_SEVERITY__IO_CA_CPL__SHIFT 0x9 |
|---|
| 129157 | #define BIFPLR4_2_PCIE_RP_PIO_SEVERITY__IO_CTO__SHIFT 0xa |
|---|
| 129158 | #define BIFPLR4_2_PCIE_RP_PIO_SEVERITY__MEM_UR_CPL__SHIFT 0x10 |
|---|
| 129159 | #define BIFPLR4_2_PCIE_RP_PIO_SEVERITY__MEM_CA_CPL__SHIFT 0x11 |
|---|
| 129160 | #define BIFPLR4_2_PCIE_RP_PIO_SEVERITY__MEM_CTO__SHIFT 0x12 |
|---|
| 129161 | #define BIFPLR4_2_PCIE_RP_PIO_SEVERITY__CFG_UR_CPL_MASK 0x00000001L |
|---|
| 129162 | #define BIFPLR4_2_PCIE_RP_PIO_SEVERITY__CFG_CA_CPL_MASK 0x00000002L |
|---|
| 129163 | #define BIFPLR4_2_PCIE_RP_PIO_SEVERITY__CFG_CTO_MASK 0x00000004L |
|---|
| 129164 | #define BIFPLR4_2_PCIE_RP_PIO_SEVERITY__IO_UR_CPL_MASK 0x00000100L |
|---|
| 129165 | #define BIFPLR4_2_PCIE_RP_PIO_SEVERITY__IO_CA_CPL_MASK 0x00000200L |
|---|
| 129166 | #define BIFPLR4_2_PCIE_RP_PIO_SEVERITY__IO_CTO_MASK 0x00000400L |
|---|
| 129167 | #define BIFPLR4_2_PCIE_RP_PIO_SEVERITY__MEM_UR_CPL_MASK 0x00010000L |
|---|
| 129168 | #define BIFPLR4_2_PCIE_RP_PIO_SEVERITY__MEM_CA_CPL_MASK 0x00020000L |
|---|
| 129169 | #define BIFPLR4_2_PCIE_RP_PIO_SEVERITY__MEM_CTO_MASK 0x00040000L |
|---|
| 129170 | //BIFPLR4_2_PCIE_RP_PIO_SYSERROR |
|---|
| 129171 | #define BIFPLR4_2_PCIE_RP_PIO_SYSERROR__CFG_UR_CPL__SHIFT 0x0 |
|---|
| 129172 | #define BIFPLR4_2_PCIE_RP_PIO_SYSERROR__CFG_CA_CPL__SHIFT 0x1 |
|---|
| 129173 | #define BIFPLR4_2_PCIE_RP_PIO_SYSERROR__CFG_CTO__SHIFT 0x2 |
|---|
| 129174 | #define BIFPLR4_2_PCIE_RP_PIO_SYSERROR__IO_UR_CPL__SHIFT 0x8 |
|---|
| 129175 | #define BIFPLR4_2_PCIE_RP_PIO_SYSERROR__IO_CA_CPL__SHIFT 0x9 |
|---|
| 129176 | #define BIFPLR4_2_PCIE_RP_PIO_SYSERROR__IO_CTO__SHIFT 0xa |
|---|
| 129177 | #define BIFPLR4_2_PCIE_RP_PIO_SYSERROR__MEM_UR_CPL__SHIFT 0x10 |
|---|
| 129178 | #define BIFPLR4_2_PCIE_RP_PIO_SYSERROR__MEM_CA_CPL__SHIFT 0x11 |
|---|
| 129179 | #define BIFPLR4_2_PCIE_RP_PIO_SYSERROR__MEM_CTO__SHIFT 0x12 |
|---|
| 129180 | #define BIFPLR4_2_PCIE_RP_PIO_SYSERROR__CFG_UR_CPL_MASK 0x00000001L |
|---|
| 129181 | #define BIFPLR4_2_PCIE_RP_PIO_SYSERROR__CFG_CA_CPL_MASK 0x00000002L |
|---|
| 129182 | #define BIFPLR4_2_PCIE_RP_PIO_SYSERROR__CFG_CTO_MASK 0x00000004L |
|---|
| 129183 | #define BIFPLR4_2_PCIE_RP_PIO_SYSERROR__IO_UR_CPL_MASK 0x00000100L |
|---|
| 129184 | #define BIFPLR4_2_PCIE_RP_PIO_SYSERROR__IO_CA_CPL_MASK 0x00000200L |
|---|
| 129185 | #define BIFPLR4_2_PCIE_RP_PIO_SYSERROR__IO_CTO_MASK 0x00000400L |
|---|
| 129186 | #define BIFPLR4_2_PCIE_RP_PIO_SYSERROR__MEM_UR_CPL_MASK 0x00010000L |
|---|
| 129187 | #define BIFPLR4_2_PCIE_RP_PIO_SYSERROR__MEM_CA_CPL_MASK 0x00020000L |
|---|
| 129188 | #define BIFPLR4_2_PCIE_RP_PIO_SYSERROR__MEM_CTO_MASK 0x00040000L |
|---|
| 129189 | //BIFPLR4_2_PCIE_RP_PIO_EXCEPTION |
|---|
| 129190 | #define BIFPLR4_2_PCIE_RP_PIO_EXCEPTION__CFG_UR_CPL__SHIFT 0x0 |
|---|
| 129191 | #define BIFPLR4_2_PCIE_RP_PIO_EXCEPTION__CFG_CA_CPL__SHIFT 0x1 |
|---|
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|---|
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| 129676 | //BIFPLR4_2_LINK_STATUS_16GT |
|---|
| 129677 | #define BIFPLR4_2_LINK_STATUS_16GT__EQUALIZATION_COMPLETE_16GT__SHIFT 0x0 |
|---|
| 129678 | #define BIFPLR4_2_LINK_STATUS_16GT__EQUALIZATION_PHASE1_SUCCESS_16GT__SHIFT 0x1 |
|---|
| 129679 | #define BIFPLR4_2_LINK_STATUS_16GT__EQUALIZATION_PHASE2_SUCCESS_16GT__SHIFT 0x2 |
|---|
| 129680 | #define BIFPLR4_2_LINK_STATUS_16GT__EQUALIZATION_PHASE3_SUCCESS_16GT__SHIFT 0x3 |
|---|
| 129681 | #define BIFPLR4_2_LINK_STATUS_16GT__LINK_EQUALIZATION_REQUEST_16GT__SHIFT 0x4 |
|---|
| 129682 | #define BIFPLR4_2_LINK_STATUS_16GT__EQUALIZATION_COMPLETE_16GT_MASK 0x00000001L |
|---|
| 129683 | #define BIFPLR4_2_LINK_STATUS_16GT__EQUALIZATION_PHASE1_SUCCESS_16GT_MASK 0x00000002L |
|---|
| 129684 | #define BIFPLR4_2_LINK_STATUS_16GT__EQUALIZATION_PHASE2_SUCCESS_16GT_MASK 0x00000004L |
|---|
| 129685 | #define BIFPLR4_2_LINK_STATUS_16GT__EQUALIZATION_PHASE3_SUCCESS_16GT_MASK 0x00000008L |
|---|
| 129686 | #define BIFPLR4_2_LINK_STATUS_16GT__LINK_EQUALIZATION_REQUEST_16GT_MASK 0x00000010L |
|---|
| 129687 | //BIFPLR4_2_LINK_CAP_32GT |
|---|
| 129688 | #define BIFPLR4_2_LINK_CAP_32GT__EQUALIZATION_BYPASS_TO_HIGHEST_RATE_SUPPORTED__SHIFT 0x0 |
|---|
| 129689 | #define BIFPLR4_2_LINK_CAP_32GT__NO_EQUALIZATION_NEEDED_SUPPORTED__SHIFT 0x1 |
|---|
| 129690 | #define BIFPLR4_2_LINK_CAP_32GT__MODIFIED_TS_USAGE_MODE_0_SUPPORTED__SHIFT 0x8 |
|---|
| 129691 | #define BIFPLR4_2_LINK_CAP_32GT__MODIFIED_TS_USAGE_MODE_1_SUPPORTED__SHIFT 0x9 |
|---|
| 129692 | #define BIFPLR4_2_LINK_CAP_32GT__MODIFIED_TS_USAGE_MODE_2_SUPPORTED__SHIFT 0xa |
|---|
| 129693 | #define BIFPLR4_2_LINK_CAP_32GT__MODIFIED_TS_RESERVED_USAGE_MODES__SHIFT 0xb |
|---|
| 129694 | #define BIFPLR4_2_LINK_CAP_32GT__EQUALIZATION_BYPASS_TO_HIGHEST_RATE_SUPPORTED_MASK 0x00000001L |
|---|
| 129695 | #define BIFPLR4_2_LINK_CAP_32GT__NO_EQUALIZATION_NEEDED_SUPPORTED_MASK 0x00000002L |
|---|
| 129696 | #define BIFPLR4_2_LINK_CAP_32GT__MODIFIED_TS_USAGE_MODE_0_SUPPORTED_MASK 0x00000100L |
|---|
| 129697 | #define BIFPLR4_2_LINK_CAP_32GT__MODIFIED_TS_USAGE_MODE_1_SUPPORTED_MASK 0x00000200L |
|---|
| 129698 | #define BIFPLR4_2_LINK_CAP_32GT__MODIFIED_TS_USAGE_MODE_2_SUPPORTED_MASK 0x00000400L |
|---|
| 129699 | #define BIFPLR4_2_LINK_CAP_32GT__MODIFIED_TS_RESERVED_USAGE_MODES_MASK 0x0000F800L |
|---|
| 129700 | //BIFPLR4_2_LINK_CNTL_32GT |
|---|
| 129701 | #define BIFPLR4_2_LINK_CNTL_32GT__EQUALIZATION_BYPASS_TO_HIGHEST_RATE_DISABLE__SHIFT 0x0 |
|---|
| 129702 | #define BIFPLR4_2_LINK_CNTL_32GT__NO_EQUALIZATION_NEEDED_DISABLE__SHIFT 0x1 |
|---|
| 129703 | #define BIFPLR4_2_LINK_CNTL_32GT__MODIFIED_TS_USAGE_MODE_SELECTED__SHIFT 0x8 |
|---|
| 129704 | #define BIFPLR4_2_LINK_CNTL_32GT__EQUALIZATION_BYPASS_TO_HIGHEST_RATE_DISABLE_MASK 0x00000001L |
|---|
| 129705 | #define BIFPLR4_2_LINK_CNTL_32GT__NO_EQUALIZATION_NEEDED_DISABLE_MASK 0x00000002L |
|---|
| 129706 | #define BIFPLR4_2_LINK_CNTL_32GT__MODIFIED_TS_USAGE_MODE_SELECTED_MASK 0x00000700L |
|---|
| 129707 | //BIFPLR4_2_LINK_STATUS_32GT |
|---|
| 129708 | #define BIFPLR4_2_LINK_STATUS_32GT__EQUALIZATION_COMPLETE_32GT__SHIFT 0x0 |
|---|
| 129709 | #define BIFPLR4_2_LINK_STATUS_32GT__EQUALIZATION_PHASE1_SUCCESS_32GT__SHIFT 0x1 |
|---|
| 129710 | #define BIFPLR4_2_LINK_STATUS_32GT__EQUALIZATION_PHASE2_SUCCESS_32GT__SHIFT 0x2 |
|---|
| 129711 | #define BIFPLR4_2_LINK_STATUS_32GT__EQUALIZATION_PHASE3_SUCCESS_32GT__SHIFT 0x3 |
|---|
| 129712 | #define BIFPLR4_2_LINK_STATUS_32GT__LINK_EQUALIZATION_REQUEST_32GT__SHIFT 0x4 |
|---|
| 129713 | #define BIFPLR4_2_LINK_STATUS_32GT__MODIFIED_TS_RECEIVED__SHIFT 0x5 |
|---|
| 129714 | #define BIFPLR4_2_LINK_STATUS_32GT__RECEIVED_ENHANCED_LINK_BEHAVIOUR_CONTROL__SHIFT 0x6 |
|---|
| 129715 | #define BIFPLR4_2_LINK_STATUS_32GT__TRANSMITTER_PRECODING_ON__SHIFT 0x8 |
|---|
| 129716 | #define BIFPLR4_2_LINK_STATUS_32GT__TRANSMITTER_PRECODE_REQUEST__SHIFT 0x9 |
|---|
| 129717 | #define BIFPLR4_2_LINK_STATUS_32GT__NO_EQUALIZATION_NEEDED_RECEIVED__SHIFT 0xa |
|---|
| 129718 | #define BIFPLR4_2_LINK_STATUS_32GT__EQUALIZATION_COMPLETE_32GT_MASK 0x00000001L |
|---|
| 129719 | #define BIFPLR4_2_LINK_STATUS_32GT__EQUALIZATION_PHASE1_SUCCESS_32GT_MASK 0x00000002L |
|---|
| 129720 | #define BIFPLR4_2_LINK_STATUS_32GT__EQUALIZATION_PHASE2_SUCCESS_32GT_MASK 0x00000004L |
|---|
| 129721 | #define BIFPLR4_2_LINK_STATUS_32GT__EQUALIZATION_PHASE3_SUCCESS_32GT_MASK 0x00000008L |
|---|
| 129722 | #define BIFPLR4_2_LINK_STATUS_32GT__LINK_EQUALIZATION_REQUEST_32GT_MASK 0x00000010L |
|---|
| 129723 | #define BIFPLR4_2_LINK_STATUS_32GT__MODIFIED_TS_RECEIVED_MASK 0x00000020L |
|---|
| 129724 | #define BIFPLR4_2_LINK_STATUS_32GT__RECEIVED_ENHANCED_LINK_BEHAVIOUR_CONTROL_MASK 0x000000C0L |
|---|
| 129725 | #define BIFPLR4_2_LINK_STATUS_32GT__TRANSMITTER_PRECODING_ON_MASK 0x00000100L |
|---|
| 129726 | #define BIFPLR4_2_LINK_STATUS_32GT__TRANSMITTER_PRECODE_REQUEST_MASK 0x00000200L |
|---|
| 129727 | #define BIFPLR4_2_LINK_STATUS_32GT__NO_EQUALIZATION_NEEDED_RECEIVED_MASK 0x00000400L |
|---|
| 129728 | |
|---|
| 129729 | |
|---|
| 129730 | // addressBlock: nbio_pcie1_bifplr0_cfgdecp |
|---|
| 129731 | //BIFPLR0_3_SUB_BUS_NUMBER_LATENCY |
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| 129732 | #define BIFPLR0_3_SUB_BUS_NUMBER_LATENCY__PRIMARY_BUS__SHIFT 0x0 |
|---|
| 129733 | #define BIFPLR0_3_SUB_BUS_NUMBER_LATENCY__SECONDARY_BUS__SHIFT 0x8 |
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| 129734 | #define BIFPLR0_3_SUB_BUS_NUMBER_LATENCY__SUB_BUS_NUM__SHIFT 0x10 |
|---|
| 129735 | #define BIFPLR0_3_SUB_BUS_NUMBER_LATENCY__SECONDARY_LATENCY_TIMER__SHIFT 0x18 |
|---|
| 129736 | #define BIFPLR0_3_SUB_BUS_NUMBER_LATENCY__PRIMARY_BUS_MASK 0x000000FFL |
|---|
| 129737 | #define BIFPLR0_3_SUB_BUS_NUMBER_LATENCY__SECONDARY_BUS_MASK 0x0000FF00L |
|---|
| 129738 | #define BIFPLR0_3_SUB_BUS_NUMBER_LATENCY__SUB_BUS_NUM_MASK 0x00FF0000L |
|---|
| 129739 | #define BIFPLR0_3_SUB_BUS_NUMBER_LATENCY__SECONDARY_LATENCY_TIMER_MASK 0xFF000000L |
|---|
| 129740 | //BIFPLR0_3_IO_BASE_LIMIT |
|---|
| 129741 | #define BIFPLR0_3_IO_BASE_LIMIT__IO_BASE_TYPE__SHIFT 0x0 |
|---|
| 129742 | #define BIFPLR0_3_IO_BASE_LIMIT__IO_BASE__SHIFT 0x4 |
|---|
| 129743 | #define BIFPLR0_3_IO_BASE_LIMIT__IO_LIMIT_TYPE__SHIFT 0x8 |
|---|
| 129744 | #define BIFPLR0_3_IO_BASE_LIMIT__IO_LIMIT__SHIFT 0xc |
|---|
| 129745 | #define BIFPLR0_3_IO_BASE_LIMIT__IO_BASE_TYPE_MASK 0x000FL |
|---|
| 129746 | #define BIFPLR0_3_IO_BASE_LIMIT__IO_BASE_MASK 0x00F0L |
|---|
| 129747 | #define BIFPLR0_3_IO_BASE_LIMIT__IO_LIMIT_TYPE_MASK 0x0F00L |
|---|
| 129748 | #define BIFPLR0_3_IO_BASE_LIMIT__IO_LIMIT_MASK 0xF000L |
|---|
| 129749 | //BIFPLR0_3_SECONDARY_STATUS |
|---|
| 129750 | #define BIFPLR0_3_SECONDARY_STATUS__PCI_66_CAP__SHIFT 0x5 |
|---|
| 129751 | #define BIFPLR0_3_SECONDARY_STATUS__FAST_BACK_CAPABLE__SHIFT 0x7 |
|---|
| 129752 | #define BIFPLR0_3_SECONDARY_STATUS__MASTER_DATA_PARITY_ERROR__SHIFT 0x8 |
|---|
| 129753 | #define BIFPLR0_3_SECONDARY_STATUS__DEVSEL_TIMING__SHIFT 0x9 |
|---|
| 129754 | #define BIFPLR0_3_SECONDARY_STATUS__SIGNAL_TARGET_ABORT__SHIFT 0xb |
|---|
| 129755 | #define BIFPLR0_3_SECONDARY_STATUS__RECEIVED_TARGET_ABORT__SHIFT 0xc |
|---|
| 129756 | #define BIFPLR0_3_SECONDARY_STATUS__RECEIVED_MASTER_ABORT__SHIFT 0xd |
|---|
| 129757 | #define BIFPLR0_3_SECONDARY_STATUS__RECEIVED_SYSTEM_ERROR__SHIFT 0xe |
|---|
| 129758 | #define BIFPLR0_3_SECONDARY_STATUS__PARITY_ERROR_DETECTED__SHIFT 0xf |
|---|
| 129759 | #define BIFPLR0_3_SECONDARY_STATUS__PCI_66_CAP_MASK 0x0020L |
|---|
| 129760 | #define BIFPLR0_3_SECONDARY_STATUS__FAST_BACK_CAPABLE_MASK 0x0080L |
|---|
| 129761 | #define BIFPLR0_3_SECONDARY_STATUS__MASTER_DATA_PARITY_ERROR_MASK 0x0100L |
|---|
| 129762 | #define BIFPLR0_3_SECONDARY_STATUS__DEVSEL_TIMING_MASK 0x0600L |
|---|
| 129763 | #define BIFPLR0_3_SECONDARY_STATUS__SIGNAL_TARGET_ABORT_MASK 0x0800L |
|---|
| 129764 | #define BIFPLR0_3_SECONDARY_STATUS__RECEIVED_TARGET_ABORT_MASK 0x1000L |
|---|
| 129765 | #define BIFPLR0_3_SECONDARY_STATUS__RECEIVED_MASTER_ABORT_MASK 0x2000L |
|---|
| 129766 | #define BIFPLR0_3_SECONDARY_STATUS__RECEIVED_SYSTEM_ERROR_MASK 0x4000L |
|---|
| 129767 | #define BIFPLR0_3_SECONDARY_STATUS__PARITY_ERROR_DETECTED_MASK 0x8000L |
|---|
| 129768 | //BIFPLR0_3_MEM_BASE_LIMIT |
|---|
| 129769 | #define BIFPLR0_3_MEM_BASE_LIMIT__MEM_BASE_TYPE__SHIFT 0x0 |
|---|
| 129770 | #define BIFPLR0_3_MEM_BASE_LIMIT__MEM_BASE_31_20__SHIFT 0x4 |
|---|
| 129771 | #define BIFPLR0_3_MEM_BASE_LIMIT__MEM_LIMIT_TYPE__SHIFT 0x10 |
|---|
| 129772 | #define BIFPLR0_3_MEM_BASE_LIMIT__MEM_LIMIT_31_20__SHIFT 0x14 |
|---|
| 129773 | #define BIFPLR0_3_MEM_BASE_LIMIT__MEM_BASE_TYPE_MASK 0x0000000FL |
|---|
| 129774 | #define BIFPLR0_3_MEM_BASE_LIMIT__MEM_BASE_31_20_MASK 0x0000FFF0L |
|---|
| 129775 | #define BIFPLR0_3_MEM_BASE_LIMIT__MEM_LIMIT_TYPE_MASK 0x000F0000L |
|---|
| 129776 | #define BIFPLR0_3_MEM_BASE_LIMIT__MEM_LIMIT_31_20_MASK 0xFFF00000L |
|---|
| 129777 | //BIFPLR0_3_PREF_BASE_LIMIT |
|---|
| 129778 | #define BIFPLR0_3_PREF_BASE_LIMIT__PREF_MEM_BASE_TYPE__SHIFT 0x0 |
|---|
| 129779 | #define BIFPLR0_3_PREF_BASE_LIMIT__PREF_MEM_BASE_31_20__SHIFT 0x4 |
|---|
| 129780 | #define BIFPLR0_3_PREF_BASE_LIMIT__PREF_MEM_LIMIT_TYPE__SHIFT 0x10 |
|---|
| 129781 | #define BIFPLR0_3_PREF_BASE_LIMIT__PREF_MEM_LIMIT_31_20__SHIFT 0x14 |
|---|
| 129782 | #define BIFPLR0_3_PREF_BASE_LIMIT__PREF_MEM_BASE_TYPE_MASK 0x0000000FL |
|---|
| 129783 | #define BIFPLR0_3_PREF_BASE_LIMIT__PREF_MEM_BASE_31_20_MASK 0x0000FFF0L |
|---|
| 129784 | #define BIFPLR0_3_PREF_BASE_LIMIT__PREF_MEM_LIMIT_TYPE_MASK 0x000F0000L |
|---|
| 129785 | #define BIFPLR0_3_PREF_BASE_LIMIT__PREF_MEM_LIMIT_31_20_MASK 0xFFF00000L |
|---|
| 129786 | //BIFPLR0_3_PREF_BASE_UPPER |
|---|
| 129787 | #define BIFPLR0_3_PREF_BASE_UPPER__PREF_BASE_UPPER__SHIFT 0x0 |
|---|
| 129788 | #define BIFPLR0_3_PREF_BASE_UPPER__PREF_BASE_UPPER_MASK 0xFFFFFFFFL |
|---|
| 129789 | //BIFPLR0_3_PREF_LIMIT_UPPER |
|---|
| 129790 | #define BIFPLR0_3_PREF_LIMIT_UPPER__PREF_LIMIT_UPPER__SHIFT 0x0 |
|---|
| 129791 | #define BIFPLR0_3_PREF_LIMIT_UPPER__PREF_LIMIT_UPPER_MASK 0xFFFFFFFFL |
|---|
| 129792 | //BIFPLR0_3_IO_BASE_LIMIT_HI |
|---|
| 129793 | #define BIFPLR0_3_IO_BASE_LIMIT_HI__IO_BASE_31_16__SHIFT 0x0 |
|---|
| 129794 | #define BIFPLR0_3_IO_BASE_LIMIT_HI__IO_LIMIT_31_16__SHIFT 0x10 |
|---|
| 129795 | #define BIFPLR0_3_IO_BASE_LIMIT_HI__IO_BASE_31_16_MASK 0x0000FFFFL |
|---|
| 129796 | #define BIFPLR0_3_IO_BASE_LIMIT_HI__IO_LIMIT_31_16_MASK 0xFFFF0000L |
|---|
| 129797 | //BIFPLR0_3_SLOT_CAP |
|---|
| 129798 | #define BIFPLR0_3_SLOT_CAP__ATTN_BUTTON_PRESENT__SHIFT 0x0 |
|---|
| 129799 | #define BIFPLR0_3_SLOT_CAP__PWR_CONTROLLER_PRESENT__SHIFT 0x1 |
|---|
| 129800 | #define BIFPLR0_3_SLOT_CAP__MRL_SENSOR_PRESENT__SHIFT 0x2 |
|---|
| 129801 | #define BIFPLR0_3_SLOT_CAP__ATTN_INDICATOR_PRESENT__SHIFT 0x3 |
|---|
| 129802 | #define BIFPLR0_3_SLOT_CAP__PWR_INDICATOR_PRESENT__SHIFT 0x4 |
|---|
| 129803 | #define BIFPLR0_3_SLOT_CAP__HOTPLUG_SURPRISE__SHIFT 0x5 |
|---|
| 129804 | #define BIFPLR0_3_SLOT_CAP__HOTPLUG_CAPABLE__SHIFT 0x6 |
|---|
| 129805 | #define BIFPLR0_3_SLOT_CAP__SLOT_PWR_LIMIT_VALUE__SHIFT 0x7 |
|---|
| 129806 | #define BIFPLR0_3_SLOT_CAP__SLOT_PWR_LIMIT_SCALE__SHIFT 0xf |
|---|
| 129807 | #define BIFPLR0_3_SLOT_CAP__ELECTROMECH_INTERLOCK_PRESENT__SHIFT 0x11 |
|---|
| 129808 | #define BIFPLR0_3_SLOT_CAP__NO_COMMAND_COMPLETED_SUPPORTED__SHIFT 0x12 |
|---|
| 129809 | #define BIFPLR0_3_SLOT_CAP__PHYSICAL_SLOT_NUM__SHIFT 0x13 |
|---|
| 129810 | #define BIFPLR0_3_SLOT_CAP__ATTN_BUTTON_PRESENT_MASK 0x00000001L |
|---|
| 129811 | #define BIFPLR0_3_SLOT_CAP__PWR_CONTROLLER_PRESENT_MASK 0x00000002L |
|---|
| 129812 | #define BIFPLR0_3_SLOT_CAP__MRL_SENSOR_PRESENT_MASK 0x00000004L |
|---|
| 129813 | #define BIFPLR0_3_SLOT_CAP__ATTN_INDICATOR_PRESENT_MASK 0x00000008L |
|---|
| 129814 | #define BIFPLR0_3_SLOT_CAP__PWR_INDICATOR_PRESENT_MASK 0x00000010L |
|---|
| 129815 | #define BIFPLR0_3_SLOT_CAP__HOTPLUG_SURPRISE_MASK 0x00000020L |
|---|
| 129816 | #define BIFPLR0_3_SLOT_CAP__HOTPLUG_CAPABLE_MASK 0x00000040L |
|---|
| 129817 | #define BIFPLR0_3_SLOT_CAP__SLOT_PWR_LIMIT_VALUE_MASK 0x00007F80L |
|---|
| 129818 | #define BIFPLR0_3_SLOT_CAP__SLOT_PWR_LIMIT_SCALE_MASK 0x00018000L |
|---|
| 129819 | #define BIFPLR0_3_SLOT_CAP__ELECTROMECH_INTERLOCK_PRESENT_MASK 0x00020000L |
|---|
| 129820 | #define BIFPLR0_3_SLOT_CAP__NO_COMMAND_COMPLETED_SUPPORTED_MASK 0x00040000L |
|---|
| 129821 | #define BIFPLR0_3_SLOT_CAP__PHYSICAL_SLOT_NUM_MASK 0xFFF80000L |
|---|
| 129822 | //BIFPLR0_3_SLOT_CNTL |
|---|
| 129823 | #define BIFPLR0_3_SLOT_CNTL__ATTN_BUTTON_PRESSED_EN__SHIFT 0x0 |
|---|
| 129824 | #define BIFPLR0_3_SLOT_CNTL__PWR_FAULT_DETECTED_EN__SHIFT 0x1 |
|---|
| 129825 | #define BIFPLR0_3_SLOT_CNTL__MRL_SENSOR_CHANGED_EN__SHIFT 0x2 |
|---|
| 129826 | #define BIFPLR0_3_SLOT_CNTL__PRESENCE_DETECT_CHANGED_EN__SHIFT 0x3 |
|---|
| 129827 | #define BIFPLR0_3_SLOT_CNTL__COMMAND_COMPLETED_INTR_EN__SHIFT 0x4 |
|---|
| 129828 | #define BIFPLR0_3_SLOT_CNTL__HOTPLUG_INTR_EN__SHIFT 0x5 |
|---|
| 129829 | #define BIFPLR0_3_SLOT_CNTL__ATTN_INDICATOR_CNTL__SHIFT 0x6 |
|---|
| 129830 | #define BIFPLR0_3_SLOT_CNTL__PWR_INDICATOR_CNTL__SHIFT 0x8 |
|---|
| 129831 | #define BIFPLR0_3_SLOT_CNTL__PWR_CONTROLLER_CNTL__SHIFT 0xa |
|---|
| 129832 | #define BIFPLR0_3_SLOT_CNTL__ELECTROMECH_INTERLOCK_CNTL__SHIFT 0xb |
|---|
| 129833 | #define BIFPLR0_3_SLOT_CNTL__DL_STATE_CHANGED_EN__SHIFT 0xc |
|---|
| 129834 | #define BIFPLR0_3_SLOT_CNTL__AUTO_SLOT_PWR_LIMIT_DISABLE__SHIFT 0xd |
|---|
| 129835 | #define BIFPLR0_3_SLOT_CNTL__INBAND_PD_DISABLE__SHIFT 0xe |
|---|
| 129836 | #define BIFPLR0_3_SLOT_CNTL__ATTN_BUTTON_PRESSED_EN_MASK 0x0001L |
|---|
| 129837 | #define BIFPLR0_3_SLOT_CNTL__PWR_FAULT_DETECTED_EN_MASK 0x0002L |
|---|
| 129838 | #define BIFPLR0_3_SLOT_CNTL__MRL_SENSOR_CHANGED_EN_MASK 0x0004L |
|---|
| 129839 | #define BIFPLR0_3_SLOT_CNTL__PRESENCE_DETECT_CHANGED_EN_MASK 0x0008L |
|---|
| 129840 | #define BIFPLR0_3_SLOT_CNTL__COMMAND_COMPLETED_INTR_EN_MASK 0x0010L |
|---|
| 129841 | #define BIFPLR0_3_SLOT_CNTL__HOTPLUG_INTR_EN_MASK 0x0020L |
|---|
| 129842 | #define BIFPLR0_3_SLOT_CNTL__ATTN_INDICATOR_CNTL_MASK 0x00C0L |
|---|
| 129843 | #define BIFPLR0_3_SLOT_CNTL__PWR_INDICATOR_CNTL_MASK 0x0300L |
|---|
| 129844 | #define BIFPLR0_3_SLOT_CNTL__PWR_CONTROLLER_CNTL_MASK 0x0400L |
|---|
| 129845 | #define BIFPLR0_3_SLOT_CNTL__ELECTROMECH_INTERLOCK_CNTL_MASK 0x0800L |
|---|
| 129846 | #define BIFPLR0_3_SLOT_CNTL__DL_STATE_CHANGED_EN_MASK 0x1000L |
|---|
| 129847 | #define BIFPLR0_3_SLOT_CNTL__AUTO_SLOT_PWR_LIMIT_DISABLE_MASK 0x2000L |
|---|
| 129848 | #define BIFPLR0_3_SLOT_CNTL__INBAND_PD_DISABLE_MASK 0x4000L |
|---|
| 129849 | //BIFPLR0_3_SLOT_STATUS |
|---|
| 129850 | #define BIFPLR0_3_SLOT_STATUS__ATTN_BUTTON_PRESSED__SHIFT 0x0 |
|---|
| 129851 | #define BIFPLR0_3_SLOT_STATUS__PWR_FAULT_DETECTED__SHIFT 0x1 |
|---|
| 129852 | #define BIFPLR0_3_SLOT_STATUS__MRL_SENSOR_CHANGED__SHIFT 0x2 |
|---|
| 129853 | #define BIFPLR0_3_SLOT_STATUS__PRESENCE_DETECT_CHANGED__SHIFT 0x3 |
|---|
| 129854 | #define BIFPLR0_3_SLOT_STATUS__COMMAND_COMPLETED__SHIFT 0x4 |
|---|
| 129855 | #define BIFPLR0_3_SLOT_STATUS__MRL_SENSOR_STATE__SHIFT 0x5 |
|---|
| 129856 | #define BIFPLR0_3_SLOT_STATUS__PRESENCE_DETECT_STATE__SHIFT 0x6 |
|---|
| 129857 | #define BIFPLR0_3_SLOT_STATUS__ELECTROMECH_INTERLOCK_STATUS__SHIFT 0x7 |
|---|
| 129858 | #define BIFPLR0_3_SLOT_STATUS__DL_STATE_CHANGED__SHIFT 0x8 |
|---|
| 129859 | #define BIFPLR0_3_SLOT_STATUS__ATTN_BUTTON_PRESSED_MASK 0x0001L |
|---|
| 129860 | #define BIFPLR0_3_SLOT_STATUS__PWR_FAULT_DETECTED_MASK 0x0002L |
|---|
| 129861 | #define BIFPLR0_3_SLOT_STATUS__MRL_SENSOR_CHANGED_MASK 0x0004L |
|---|
| 129862 | #define BIFPLR0_3_SLOT_STATUS__PRESENCE_DETECT_CHANGED_MASK 0x0008L |
|---|
| 129863 | #define BIFPLR0_3_SLOT_STATUS__COMMAND_COMPLETED_MASK 0x0010L |
|---|
| 129864 | #define BIFPLR0_3_SLOT_STATUS__MRL_SENSOR_STATE_MASK 0x0020L |
|---|
| 129865 | #define BIFPLR0_3_SLOT_STATUS__PRESENCE_DETECT_STATE_MASK 0x0040L |
|---|
| 129866 | #define BIFPLR0_3_SLOT_STATUS__ELECTROMECH_INTERLOCK_STATUS_MASK 0x0080L |
|---|
| 129867 | #define BIFPLR0_3_SLOT_STATUS__DL_STATE_CHANGED_MASK 0x0100L |
|---|
| 129868 | //BIFPLR0_3_SLOT_CAP2 |
|---|
| 129869 | #define BIFPLR0_3_SLOT_CAP2__INBAND_PD_DISABLE_SUPPORTED__SHIFT 0x0 |
|---|
| 129870 | #define BIFPLR0_3_SLOT_CAP2__INBAND_PD_DISABLE_SUPPORTED_MASK 0x00000001L |
|---|
| 129871 | //BIFPLR0_3_SLOT_CNTL2 |
|---|
| 129872 | #define BIFPLR0_3_SLOT_CNTL2__RESERVED__SHIFT 0x0 |
|---|
| 129873 | #define BIFPLR0_3_SLOT_CNTL2__RESERVED_MASK 0xFFFFL |
|---|
| 129874 | //BIFPLR0_3_SLOT_STATUS2 |
|---|
| 129875 | #define BIFPLR0_3_SLOT_STATUS2__RESERVED__SHIFT 0x0 |
|---|
| 129876 | #define BIFPLR0_3_SLOT_STATUS2__RESERVED_MASK 0xFFFFL |
|---|
| 129877 | //BIFPLR0_3_SSID_CAP_LIST |
|---|
| 129878 | #define BIFPLR0_3_SSID_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 129879 | #define BIFPLR0_3_SSID_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
|---|
| 129880 | #define BIFPLR0_3_SSID_CAP_LIST__CAP_ID_MASK 0x00FFL |
|---|
| 129881 | #define BIFPLR0_3_SSID_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
|---|
| 129882 | //BIFPLR0_3_SSID_CAP |
|---|
| 129883 | #define BIFPLR0_3_SSID_CAP__SUBSYSTEM_VENDOR_ID__SHIFT 0x0 |
|---|
| 129884 | #define BIFPLR0_3_SSID_CAP__SUBSYSTEM_ID__SHIFT 0x10 |
|---|
| 129885 | #define BIFPLR0_3_SSID_CAP__SUBSYSTEM_VENDOR_ID_MASK 0x0000FFFFL |
|---|
| 129886 | #define BIFPLR0_3_SSID_CAP__SUBSYSTEM_ID_MASK 0xFFFF0000L |
|---|
| 129887 | |
|---|
| 129888 | |
|---|
| 129889 | // addressBlock: nbio_pcie1_bifplr1_cfgdecp |
|---|
| 129890 | //BIFPLR1_3_SUB_BUS_NUMBER_LATENCY |
|---|
| 129891 | #define BIFPLR1_3_SUB_BUS_NUMBER_LATENCY__PRIMARY_BUS__SHIFT 0x0 |
|---|
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| 129893 | #define BIFPLR1_3_SUB_BUS_NUMBER_LATENCY__SUB_BUS_NUM__SHIFT 0x10 |
|---|
| 129894 | #define BIFPLR1_3_SUB_BUS_NUMBER_LATENCY__SECONDARY_LATENCY_TIMER__SHIFT 0x18 |
|---|
| 129895 | #define BIFPLR1_3_SUB_BUS_NUMBER_LATENCY__PRIMARY_BUS_MASK 0x000000FFL |
|---|
| 129896 | #define BIFPLR1_3_SUB_BUS_NUMBER_LATENCY__SECONDARY_BUS_MASK 0x0000FF00L |
|---|
| 129897 | #define BIFPLR1_3_SUB_BUS_NUMBER_LATENCY__SUB_BUS_NUM_MASK 0x00FF0000L |
|---|
| 129898 | #define BIFPLR1_3_SUB_BUS_NUMBER_LATENCY__SECONDARY_LATENCY_TIMER_MASK 0xFF000000L |
|---|
| 129899 | //BIFPLR1_3_IO_BASE_LIMIT |
|---|
| 129900 | #define BIFPLR1_3_IO_BASE_LIMIT__IO_BASE_TYPE__SHIFT 0x0 |
|---|
| 129901 | #define BIFPLR1_3_IO_BASE_LIMIT__IO_BASE__SHIFT 0x4 |
|---|
| 129902 | #define BIFPLR1_3_IO_BASE_LIMIT__IO_LIMIT_TYPE__SHIFT 0x8 |
|---|
| 129903 | #define BIFPLR1_3_IO_BASE_LIMIT__IO_LIMIT__SHIFT 0xc |
|---|
| 129904 | #define BIFPLR1_3_IO_BASE_LIMIT__IO_BASE_TYPE_MASK 0x000FL |
|---|
| 129905 | #define BIFPLR1_3_IO_BASE_LIMIT__IO_BASE_MASK 0x00F0L |
|---|
| 129906 | #define BIFPLR1_3_IO_BASE_LIMIT__IO_LIMIT_TYPE_MASK 0x0F00L |
|---|
| 129907 | #define BIFPLR1_3_IO_BASE_LIMIT__IO_LIMIT_MASK 0xF000L |
|---|
| 129908 | //BIFPLR1_3_SECONDARY_STATUS |
|---|
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| 129910 | #define BIFPLR1_3_SECONDARY_STATUS__FAST_BACK_CAPABLE__SHIFT 0x7 |
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| 129911 | #define BIFPLR1_3_SECONDARY_STATUS__MASTER_DATA_PARITY_ERROR__SHIFT 0x8 |
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| 129912 | #define BIFPLR1_3_SECONDARY_STATUS__DEVSEL_TIMING__SHIFT 0x9 |
|---|
| 129913 | #define BIFPLR1_3_SECONDARY_STATUS__SIGNAL_TARGET_ABORT__SHIFT 0xb |
|---|
| 129914 | #define BIFPLR1_3_SECONDARY_STATUS__RECEIVED_TARGET_ABORT__SHIFT 0xc |
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| 129915 | #define BIFPLR1_3_SECONDARY_STATUS__RECEIVED_MASTER_ABORT__SHIFT 0xd |
|---|
| 129916 | #define BIFPLR1_3_SECONDARY_STATUS__RECEIVED_SYSTEM_ERROR__SHIFT 0xe |
|---|
| 129917 | #define BIFPLR1_3_SECONDARY_STATUS__PARITY_ERROR_DETECTED__SHIFT 0xf |
|---|
| 129918 | #define BIFPLR1_3_SECONDARY_STATUS__PCI_66_CAP_MASK 0x0020L |
|---|
| 129919 | #define BIFPLR1_3_SECONDARY_STATUS__FAST_BACK_CAPABLE_MASK 0x0080L |
|---|
| 129920 | #define BIFPLR1_3_SECONDARY_STATUS__MASTER_DATA_PARITY_ERROR_MASK 0x0100L |
|---|
| 129921 | #define BIFPLR1_3_SECONDARY_STATUS__DEVSEL_TIMING_MASK 0x0600L |
|---|
| 129922 | #define BIFPLR1_3_SECONDARY_STATUS__SIGNAL_TARGET_ABORT_MASK 0x0800L |
|---|
| 129923 | #define BIFPLR1_3_SECONDARY_STATUS__RECEIVED_TARGET_ABORT_MASK 0x1000L |
|---|
| 129924 | #define BIFPLR1_3_SECONDARY_STATUS__RECEIVED_MASTER_ABORT_MASK 0x2000L |
|---|
| 129925 | #define BIFPLR1_3_SECONDARY_STATUS__RECEIVED_SYSTEM_ERROR_MASK 0x4000L |
|---|
| 129926 | #define BIFPLR1_3_SECONDARY_STATUS__PARITY_ERROR_DETECTED_MASK 0x8000L |
|---|
| 129927 | //BIFPLR1_3_MEM_BASE_LIMIT |
|---|
| 129928 | #define BIFPLR1_3_MEM_BASE_LIMIT__MEM_BASE_TYPE__SHIFT 0x0 |
|---|
| 129929 | #define BIFPLR1_3_MEM_BASE_LIMIT__MEM_BASE_31_20__SHIFT 0x4 |
|---|
| 129930 | #define BIFPLR1_3_MEM_BASE_LIMIT__MEM_LIMIT_TYPE__SHIFT 0x10 |
|---|
| 129931 | #define BIFPLR1_3_MEM_BASE_LIMIT__MEM_LIMIT_31_20__SHIFT 0x14 |
|---|
| 129932 | #define BIFPLR1_3_MEM_BASE_LIMIT__MEM_BASE_TYPE_MASK 0x0000000FL |
|---|
| 129933 | #define BIFPLR1_3_MEM_BASE_LIMIT__MEM_BASE_31_20_MASK 0x0000FFF0L |
|---|
| 129934 | #define BIFPLR1_3_MEM_BASE_LIMIT__MEM_LIMIT_TYPE_MASK 0x000F0000L |
|---|
| 129935 | #define BIFPLR1_3_MEM_BASE_LIMIT__MEM_LIMIT_31_20_MASK 0xFFF00000L |
|---|
| 129936 | //BIFPLR1_3_PREF_BASE_LIMIT |
|---|
| 129937 | #define BIFPLR1_3_PREF_BASE_LIMIT__PREF_MEM_BASE_TYPE__SHIFT 0x0 |
|---|
| 129938 | #define BIFPLR1_3_PREF_BASE_LIMIT__PREF_MEM_BASE_31_20__SHIFT 0x4 |
|---|
| 129939 | #define BIFPLR1_3_PREF_BASE_LIMIT__PREF_MEM_LIMIT_TYPE__SHIFT 0x10 |
|---|
| 129940 | #define BIFPLR1_3_PREF_BASE_LIMIT__PREF_MEM_LIMIT_31_20__SHIFT 0x14 |
|---|
| 129941 | #define BIFPLR1_3_PREF_BASE_LIMIT__PREF_MEM_BASE_TYPE_MASK 0x0000000FL |
|---|
| 129942 | #define BIFPLR1_3_PREF_BASE_LIMIT__PREF_MEM_BASE_31_20_MASK 0x0000FFF0L |
|---|
| 129943 | #define BIFPLR1_3_PREF_BASE_LIMIT__PREF_MEM_LIMIT_TYPE_MASK 0x000F0000L |
|---|
| 129944 | #define BIFPLR1_3_PREF_BASE_LIMIT__PREF_MEM_LIMIT_31_20_MASK 0xFFF00000L |
|---|
| 129945 | //BIFPLR1_3_PREF_BASE_UPPER |
|---|
| 129946 | #define BIFPLR1_3_PREF_BASE_UPPER__PREF_BASE_UPPER__SHIFT 0x0 |
|---|
| 129947 | #define BIFPLR1_3_PREF_BASE_UPPER__PREF_BASE_UPPER_MASK 0xFFFFFFFFL |
|---|
| 129948 | //BIFPLR1_3_PREF_LIMIT_UPPER |
|---|
| 129949 | #define BIFPLR1_3_PREF_LIMIT_UPPER__PREF_LIMIT_UPPER__SHIFT 0x0 |
|---|
| 129950 | #define BIFPLR1_3_PREF_LIMIT_UPPER__PREF_LIMIT_UPPER_MASK 0xFFFFFFFFL |
|---|
| 129951 | //BIFPLR1_3_IO_BASE_LIMIT_HI |
|---|
| 129952 | #define BIFPLR1_3_IO_BASE_LIMIT_HI__IO_BASE_31_16__SHIFT 0x0 |
|---|
| 129953 | #define BIFPLR1_3_IO_BASE_LIMIT_HI__IO_LIMIT_31_16__SHIFT 0x10 |
|---|
| 129954 | #define BIFPLR1_3_IO_BASE_LIMIT_HI__IO_BASE_31_16_MASK 0x0000FFFFL |
|---|
| 129955 | #define BIFPLR1_3_IO_BASE_LIMIT_HI__IO_LIMIT_31_16_MASK 0xFFFF0000L |
|---|
| 129956 | //BIFPLR1_3_SLOT_CAP |
|---|
| 129957 | #define BIFPLR1_3_SLOT_CAP__ATTN_BUTTON_PRESENT__SHIFT 0x0 |
|---|
| 129958 | #define BIFPLR1_3_SLOT_CAP__PWR_CONTROLLER_PRESENT__SHIFT 0x1 |
|---|
| 129959 | #define BIFPLR1_3_SLOT_CAP__MRL_SENSOR_PRESENT__SHIFT 0x2 |
|---|
| 129960 | #define BIFPLR1_3_SLOT_CAP__ATTN_INDICATOR_PRESENT__SHIFT 0x3 |
|---|
| 129961 | #define BIFPLR1_3_SLOT_CAP__PWR_INDICATOR_PRESENT__SHIFT 0x4 |
|---|
| 129962 | #define BIFPLR1_3_SLOT_CAP__HOTPLUG_SURPRISE__SHIFT 0x5 |
|---|
| 129963 | #define BIFPLR1_3_SLOT_CAP__HOTPLUG_CAPABLE__SHIFT 0x6 |
|---|
| 129964 | #define BIFPLR1_3_SLOT_CAP__SLOT_PWR_LIMIT_VALUE__SHIFT 0x7 |
|---|
| 129965 | #define BIFPLR1_3_SLOT_CAP__SLOT_PWR_LIMIT_SCALE__SHIFT 0xf |
|---|
| 129966 | #define BIFPLR1_3_SLOT_CAP__ELECTROMECH_INTERLOCK_PRESENT__SHIFT 0x11 |
|---|
| 129967 | #define BIFPLR1_3_SLOT_CAP__NO_COMMAND_COMPLETED_SUPPORTED__SHIFT 0x12 |
|---|
| 129968 | #define BIFPLR1_3_SLOT_CAP__PHYSICAL_SLOT_NUM__SHIFT 0x13 |
|---|
| 129969 | #define BIFPLR1_3_SLOT_CAP__ATTN_BUTTON_PRESENT_MASK 0x00000001L |
|---|
| 129970 | #define BIFPLR1_3_SLOT_CAP__PWR_CONTROLLER_PRESENT_MASK 0x00000002L |
|---|
| 129971 | #define BIFPLR1_3_SLOT_CAP__MRL_SENSOR_PRESENT_MASK 0x00000004L |
|---|
| 129972 | #define BIFPLR1_3_SLOT_CAP__ATTN_INDICATOR_PRESENT_MASK 0x00000008L |
|---|
| 129973 | #define BIFPLR1_3_SLOT_CAP__PWR_INDICATOR_PRESENT_MASK 0x00000010L |
|---|
| 129974 | #define BIFPLR1_3_SLOT_CAP__HOTPLUG_SURPRISE_MASK 0x00000020L |
|---|
| 129975 | #define BIFPLR1_3_SLOT_CAP__HOTPLUG_CAPABLE_MASK 0x00000040L |
|---|
| 129976 | #define BIFPLR1_3_SLOT_CAP__SLOT_PWR_LIMIT_VALUE_MASK 0x00007F80L |
|---|
| 129977 | #define BIFPLR1_3_SLOT_CAP__SLOT_PWR_LIMIT_SCALE_MASK 0x00018000L |
|---|
| 129978 | #define BIFPLR1_3_SLOT_CAP__ELECTROMECH_INTERLOCK_PRESENT_MASK 0x00020000L |
|---|
| 129979 | #define BIFPLR1_3_SLOT_CAP__NO_COMMAND_COMPLETED_SUPPORTED_MASK 0x00040000L |
|---|
| 129980 | #define BIFPLR1_3_SLOT_CAP__PHYSICAL_SLOT_NUM_MASK 0xFFF80000L |
|---|
| 129981 | //BIFPLR1_3_SLOT_CNTL |
|---|
| 129982 | #define BIFPLR1_3_SLOT_CNTL__ATTN_BUTTON_PRESSED_EN__SHIFT 0x0 |
|---|
| 129983 | #define BIFPLR1_3_SLOT_CNTL__PWR_FAULT_DETECTED_EN__SHIFT 0x1 |
|---|
| 129984 | #define BIFPLR1_3_SLOT_CNTL__MRL_SENSOR_CHANGED_EN__SHIFT 0x2 |
|---|
| 129985 | #define BIFPLR1_3_SLOT_CNTL__PRESENCE_DETECT_CHANGED_EN__SHIFT 0x3 |
|---|
| 129986 | #define BIFPLR1_3_SLOT_CNTL__COMMAND_COMPLETED_INTR_EN__SHIFT 0x4 |
|---|
| 129987 | #define BIFPLR1_3_SLOT_CNTL__HOTPLUG_INTR_EN__SHIFT 0x5 |
|---|
| 129988 | #define BIFPLR1_3_SLOT_CNTL__ATTN_INDICATOR_CNTL__SHIFT 0x6 |
|---|
| 129989 | #define BIFPLR1_3_SLOT_CNTL__PWR_INDICATOR_CNTL__SHIFT 0x8 |
|---|
| 129990 | #define BIFPLR1_3_SLOT_CNTL__PWR_CONTROLLER_CNTL__SHIFT 0xa |
|---|
| 129991 | #define BIFPLR1_3_SLOT_CNTL__ELECTROMECH_INTERLOCK_CNTL__SHIFT 0xb |
|---|
| 129992 | #define BIFPLR1_3_SLOT_CNTL__DL_STATE_CHANGED_EN__SHIFT 0xc |
|---|
| 129993 | #define BIFPLR1_3_SLOT_CNTL__AUTO_SLOT_PWR_LIMIT_DISABLE__SHIFT 0xd |
|---|
| 129994 | #define BIFPLR1_3_SLOT_CNTL__INBAND_PD_DISABLE__SHIFT 0xe |
|---|
| 129995 | #define BIFPLR1_3_SLOT_CNTL__ATTN_BUTTON_PRESSED_EN_MASK 0x0001L |
|---|
| 129996 | #define BIFPLR1_3_SLOT_CNTL__PWR_FAULT_DETECTED_EN_MASK 0x0002L |
|---|
| 129997 | #define BIFPLR1_3_SLOT_CNTL__MRL_SENSOR_CHANGED_EN_MASK 0x0004L |
|---|
| 129998 | #define BIFPLR1_3_SLOT_CNTL__PRESENCE_DETECT_CHANGED_EN_MASK 0x0008L |
|---|
| 129999 | #define BIFPLR1_3_SLOT_CNTL__COMMAND_COMPLETED_INTR_EN_MASK 0x0010L |
|---|
| 130000 | #define BIFPLR1_3_SLOT_CNTL__HOTPLUG_INTR_EN_MASK 0x0020L |
|---|
| 130001 | #define BIFPLR1_3_SLOT_CNTL__ATTN_INDICATOR_CNTL_MASK 0x00C0L |
|---|
| 130002 | #define BIFPLR1_3_SLOT_CNTL__PWR_INDICATOR_CNTL_MASK 0x0300L |
|---|
| 130003 | #define BIFPLR1_3_SLOT_CNTL__PWR_CONTROLLER_CNTL_MASK 0x0400L |
|---|
| 130004 | #define BIFPLR1_3_SLOT_CNTL__ELECTROMECH_INTERLOCK_CNTL_MASK 0x0800L |
|---|
| 130005 | #define BIFPLR1_3_SLOT_CNTL__DL_STATE_CHANGED_EN_MASK 0x1000L |
|---|
| 130006 | #define BIFPLR1_3_SLOT_CNTL__AUTO_SLOT_PWR_LIMIT_DISABLE_MASK 0x2000L |
|---|
| 130007 | #define BIFPLR1_3_SLOT_CNTL__INBAND_PD_DISABLE_MASK 0x4000L |
|---|
| 130008 | //BIFPLR1_3_SLOT_STATUS |
|---|
| 130009 | #define BIFPLR1_3_SLOT_STATUS__ATTN_BUTTON_PRESSED__SHIFT 0x0 |
|---|
| 130010 | #define BIFPLR1_3_SLOT_STATUS__PWR_FAULT_DETECTED__SHIFT 0x1 |
|---|
| 130011 | #define BIFPLR1_3_SLOT_STATUS__MRL_SENSOR_CHANGED__SHIFT 0x2 |
|---|
| 130012 | #define BIFPLR1_3_SLOT_STATUS__PRESENCE_DETECT_CHANGED__SHIFT 0x3 |
|---|
| 130013 | #define BIFPLR1_3_SLOT_STATUS__COMMAND_COMPLETED__SHIFT 0x4 |
|---|
| 130014 | #define BIFPLR1_3_SLOT_STATUS__MRL_SENSOR_STATE__SHIFT 0x5 |
|---|
| 130015 | #define BIFPLR1_3_SLOT_STATUS__PRESENCE_DETECT_STATE__SHIFT 0x6 |
|---|
| 130016 | #define BIFPLR1_3_SLOT_STATUS__ELECTROMECH_INTERLOCK_STATUS__SHIFT 0x7 |
|---|
| 130017 | #define BIFPLR1_3_SLOT_STATUS__DL_STATE_CHANGED__SHIFT 0x8 |
|---|
| 130018 | #define BIFPLR1_3_SLOT_STATUS__ATTN_BUTTON_PRESSED_MASK 0x0001L |
|---|
| 130019 | #define BIFPLR1_3_SLOT_STATUS__PWR_FAULT_DETECTED_MASK 0x0002L |
|---|
| 130020 | #define BIFPLR1_3_SLOT_STATUS__MRL_SENSOR_CHANGED_MASK 0x0004L |
|---|
| 130021 | #define BIFPLR1_3_SLOT_STATUS__PRESENCE_DETECT_CHANGED_MASK 0x0008L |
|---|
| 130022 | #define BIFPLR1_3_SLOT_STATUS__COMMAND_COMPLETED_MASK 0x0010L |
|---|
| 130023 | #define BIFPLR1_3_SLOT_STATUS__MRL_SENSOR_STATE_MASK 0x0020L |
|---|
| 130024 | #define BIFPLR1_3_SLOT_STATUS__PRESENCE_DETECT_STATE_MASK 0x0040L |
|---|
| 130025 | #define BIFPLR1_3_SLOT_STATUS__ELECTROMECH_INTERLOCK_STATUS_MASK 0x0080L |
|---|
| 130026 | #define BIFPLR1_3_SLOT_STATUS__DL_STATE_CHANGED_MASK 0x0100L |
|---|
| 130027 | //BIFPLR1_3_SLOT_CAP2 |
|---|
| 130028 | #define BIFPLR1_3_SLOT_CAP2__INBAND_PD_DISABLE_SUPPORTED__SHIFT 0x0 |
|---|
| 130029 | #define BIFPLR1_3_SLOT_CAP2__INBAND_PD_DISABLE_SUPPORTED_MASK 0x00000001L |
|---|
| 130030 | //BIFPLR1_3_SLOT_CNTL2 |
|---|
| 130031 | #define BIFPLR1_3_SLOT_CNTL2__RESERVED__SHIFT 0x0 |
|---|
| 130032 | #define BIFPLR1_3_SLOT_CNTL2__RESERVED_MASK 0xFFFFL |
|---|
| 130033 | //BIFPLR1_3_SLOT_STATUS2 |
|---|
| 130034 | #define BIFPLR1_3_SLOT_STATUS2__RESERVED__SHIFT 0x0 |
|---|
| 130035 | #define BIFPLR1_3_SLOT_STATUS2__RESERVED_MASK 0xFFFFL |
|---|
| 130036 | //BIFPLR1_3_SSID_CAP_LIST |
|---|
| 130037 | #define BIFPLR1_3_SSID_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 130038 | #define BIFPLR1_3_SSID_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
|---|
| 130039 | #define BIFPLR1_3_SSID_CAP_LIST__CAP_ID_MASK 0x00FFL |
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| 130040 | #define BIFPLR1_3_SSID_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
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| 130043 | #define BIFPLR1_3_SSID_CAP__SUBSYSTEM_ID__SHIFT 0x10 |
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| 130085 | #define BIFPLR2_3_SECONDARY_STATUS__PARITY_ERROR_DETECTED_MASK 0x8000L |
|---|
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| 130101 | #define BIFPLR2_3_PREF_BASE_LIMIT__PREF_MEM_BASE_31_20_MASK 0x0000FFF0L |
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| 130102 | #define BIFPLR2_3_PREF_BASE_LIMIT__PREF_MEM_LIMIT_TYPE_MASK 0x000F0000L |
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| 130103 | #define BIFPLR2_3_PREF_BASE_LIMIT__PREF_MEM_LIMIT_31_20_MASK 0xFFF00000L |
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|---|
| 130107 | //BIFPLR2_3_PREF_LIMIT_UPPER |
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| 130109 | #define BIFPLR2_3_PREF_LIMIT_UPPER__PREF_LIMIT_UPPER_MASK 0xFFFFFFFFL |
|---|
| 130110 | //BIFPLR2_3_IO_BASE_LIMIT_HI |
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| 130111 | #define BIFPLR2_3_IO_BASE_LIMIT_HI__IO_BASE_31_16__SHIFT 0x0 |
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| 130112 | #define BIFPLR2_3_IO_BASE_LIMIT_HI__IO_LIMIT_31_16__SHIFT 0x10 |
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| 130113 | #define BIFPLR2_3_IO_BASE_LIMIT_HI__IO_BASE_31_16_MASK 0x0000FFFFL |
|---|
| 130114 | #define BIFPLR2_3_IO_BASE_LIMIT_HI__IO_LIMIT_31_16_MASK 0xFFFF0000L |
|---|
| 130115 | //BIFPLR2_3_SLOT_CAP |
|---|
| 130116 | #define BIFPLR2_3_SLOT_CAP__ATTN_BUTTON_PRESENT__SHIFT 0x0 |
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| 130117 | #define BIFPLR2_3_SLOT_CAP__PWR_CONTROLLER_PRESENT__SHIFT 0x1 |
|---|
| 130118 | #define BIFPLR2_3_SLOT_CAP__MRL_SENSOR_PRESENT__SHIFT 0x2 |
|---|
| 130119 | #define BIFPLR2_3_SLOT_CAP__ATTN_INDICATOR_PRESENT__SHIFT 0x3 |
|---|
| 130120 | #define BIFPLR2_3_SLOT_CAP__PWR_INDICATOR_PRESENT__SHIFT 0x4 |
|---|
| 130121 | #define BIFPLR2_3_SLOT_CAP__HOTPLUG_SURPRISE__SHIFT 0x5 |
|---|
| 130122 | #define BIFPLR2_3_SLOT_CAP__HOTPLUG_CAPABLE__SHIFT 0x6 |
|---|
| 130123 | #define BIFPLR2_3_SLOT_CAP__SLOT_PWR_LIMIT_VALUE__SHIFT 0x7 |
|---|
| 130124 | #define BIFPLR2_3_SLOT_CAP__SLOT_PWR_LIMIT_SCALE__SHIFT 0xf |
|---|
| 130125 | #define BIFPLR2_3_SLOT_CAP__ELECTROMECH_INTERLOCK_PRESENT__SHIFT 0x11 |
|---|
| 130126 | #define BIFPLR2_3_SLOT_CAP__NO_COMMAND_COMPLETED_SUPPORTED__SHIFT 0x12 |
|---|
| 130127 | #define BIFPLR2_3_SLOT_CAP__PHYSICAL_SLOT_NUM__SHIFT 0x13 |
|---|
| 130128 | #define BIFPLR2_3_SLOT_CAP__ATTN_BUTTON_PRESENT_MASK 0x00000001L |
|---|
| 130129 | #define BIFPLR2_3_SLOT_CAP__PWR_CONTROLLER_PRESENT_MASK 0x00000002L |
|---|
| 130130 | #define BIFPLR2_3_SLOT_CAP__MRL_SENSOR_PRESENT_MASK 0x00000004L |
|---|
| 130131 | #define BIFPLR2_3_SLOT_CAP__ATTN_INDICATOR_PRESENT_MASK 0x00000008L |
|---|
| 130132 | #define BIFPLR2_3_SLOT_CAP__PWR_INDICATOR_PRESENT_MASK 0x00000010L |
|---|
| 130133 | #define BIFPLR2_3_SLOT_CAP__HOTPLUG_SURPRISE_MASK 0x00000020L |
|---|
| 130134 | #define BIFPLR2_3_SLOT_CAP__HOTPLUG_CAPABLE_MASK 0x00000040L |
|---|
| 130135 | #define BIFPLR2_3_SLOT_CAP__SLOT_PWR_LIMIT_VALUE_MASK 0x00007F80L |
|---|
| 130136 | #define BIFPLR2_3_SLOT_CAP__SLOT_PWR_LIMIT_SCALE_MASK 0x00018000L |
|---|
| 130137 | #define BIFPLR2_3_SLOT_CAP__ELECTROMECH_INTERLOCK_PRESENT_MASK 0x00020000L |
|---|
| 130138 | #define BIFPLR2_3_SLOT_CAP__NO_COMMAND_COMPLETED_SUPPORTED_MASK 0x00040000L |
|---|
| 130139 | #define BIFPLR2_3_SLOT_CAP__PHYSICAL_SLOT_NUM_MASK 0xFFF80000L |
|---|
| 130140 | //BIFPLR2_3_SLOT_CNTL |
|---|
| 130141 | #define BIFPLR2_3_SLOT_CNTL__ATTN_BUTTON_PRESSED_EN__SHIFT 0x0 |
|---|
| 130142 | #define BIFPLR2_3_SLOT_CNTL__PWR_FAULT_DETECTED_EN__SHIFT 0x1 |
|---|
| 130143 | #define BIFPLR2_3_SLOT_CNTL__MRL_SENSOR_CHANGED_EN__SHIFT 0x2 |
|---|
| 130144 | #define BIFPLR2_3_SLOT_CNTL__PRESENCE_DETECT_CHANGED_EN__SHIFT 0x3 |
|---|
| 130145 | #define BIFPLR2_3_SLOT_CNTL__COMMAND_COMPLETED_INTR_EN__SHIFT 0x4 |
|---|
| 130146 | #define BIFPLR2_3_SLOT_CNTL__HOTPLUG_INTR_EN__SHIFT 0x5 |
|---|
| 130147 | #define BIFPLR2_3_SLOT_CNTL__ATTN_INDICATOR_CNTL__SHIFT 0x6 |
|---|
| 130148 | #define BIFPLR2_3_SLOT_CNTL__PWR_INDICATOR_CNTL__SHIFT 0x8 |
|---|
| 130149 | #define BIFPLR2_3_SLOT_CNTL__PWR_CONTROLLER_CNTL__SHIFT 0xa |
|---|
| 130150 | #define BIFPLR2_3_SLOT_CNTL__ELECTROMECH_INTERLOCK_CNTL__SHIFT 0xb |
|---|
| 130151 | #define BIFPLR2_3_SLOT_CNTL__DL_STATE_CHANGED_EN__SHIFT 0xc |
|---|
| 130152 | #define BIFPLR2_3_SLOT_CNTL__AUTO_SLOT_PWR_LIMIT_DISABLE__SHIFT 0xd |
|---|
| 130153 | #define BIFPLR2_3_SLOT_CNTL__INBAND_PD_DISABLE__SHIFT 0xe |
|---|
| 130154 | #define BIFPLR2_3_SLOT_CNTL__ATTN_BUTTON_PRESSED_EN_MASK 0x0001L |
|---|
| 130155 | #define BIFPLR2_3_SLOT_CNTL__PWR_FAULT_DETECTED_EN_MASK 0x0002L |
|---|
| 130156 | #define BIFPLR2_3_SLOT_CNTL__MRL_SENSOR_CHANGED_EN_MASK 0x0004L |
|---|
| 130157 | #define BIFPLR2_3_SLOT_CNTL__PRESENCE_DETECT_CHANGED_EN_MASK 0x0008L |
|---|
| 130158 | #define BIFPLR2_3_SLOT_CNTL__COMMAND_COMPLETED_INTR_EN_MASK 0x0010L |
|---|
| 130159 | #define BIFPLR2_3_SLOT_CNTL__HOTPLUG_INTR_EN_MASK 0x0020L |
|---|
| 130160 | #define BIFPLR2_3_SLOT_CNTL__ATTN_INDICATOR_CNTL_MASK 0x00C0L |
|---|
| 130161 | #define BIFPLR2_3_SLOT_CNTL__PWR_INDICATOR_CNTL_MASK 0x0300L |
|---|
| 130162 | #define BIFPLR2_3_SLOT_CNTL__PWR_CONTROLLER_CNTL_MASK 0x0400L |
|---|
| 130163 | #define BIFPLR2_3_SLOT_CNTL__ELECTROMECH_INTERLOCK_CNTL_MASK 0x0800L |
|---|
| 130164 | #define BIFPLR2_3_SLOT_CNTL__DL_STATE_CHANGED_EN_MASK 0x1000L |
|---|
| 130165 | #define BIFPLR2_3_SLOT_CNTL__AUTO_SLOT_PWR_LIMIT_DISABLE_MASK 0x2000L |
|---|
| 130166 | #define BIFPLR2_3_SLOT_CNTL__INBAND_PD_DISABLE_MASK 0x4000L |
|---|
| 130167 | //BIFPLR2_3_SLOT_STATUS |
|---|
| 130168 | #define BIFPLR2_3_SLOT_STATUS__ATTN_BUTTON_PRESSED__SHIFT 0x0 |
|---|
| 130169 | #define BIFPLR2_3_SLOT_STATUS__PWR_FAULT_DETECTED__SHIFT 0x1 |
|---|
| 130170 | #define BIFPLR2_3_SLOT_STATUS__MRL_SENSOR_CHANGED__SHIFT 0x2 |
|---|
| 130171 | #define BIFPLR2_3_SLOT_STATUS__PRESENCE_DETECT_CHANGED__SHIFT 0x3 |
|---|
| 130172 | #define BIFPLR2_3_SLOT_STATUS__COMMAND_COMPLETED__SHIFT 0x4 |
|---|
| 130173 | #define BIFPLR2_3_SLOT_STATUS__MRL_SENSOR_STATE__SHIFT 0x5 |
|---|
| 130174 | #define BIFPLR2_3_SLOT_STATUS__PRESENCE_DETECT_STATE__SHIFT 0x6 |
|---|
| 130175 | #define BIFPLR2_3_SLOT_STATUS__ELECTROMECH_INTERLOCK_STATUS__SHIFT 0x7 |
|---|
| 130176 | #define BIFPLR2_3_SLOT_STATUS__DL_STATE_CHANGED__SHIFT 0x8 |
|---|
| 130177 | #define BIFPLR2_3_SLOT_STATUS__ATTN_BUTTON_PRESSED_MASK 0x0001L |
|---|
| 130178 | #define BIFPLR2_3_SLOT_STATUS__PWR_FAULT_DETECTED_MASK 0x0002L |
|---|
| 130179 | #define BIFPLR2_3_SLOT_STATUS__MRL_SENSOR_CHANGED_MASK 0x0004L |
|---|
| 130180 | #define BIFPLR2_3_SLOT_STATUS__PRESENCE_DETECT_CHANGED_MASK 0x0008L |
|---|
| 130181 | #define BIFPLR2_3_SLOT_STATUS__COMMAND_COMPLETED_MASK 0x0010L |
|---|
| 130182 | #define BIFPLR2_3_SLOT_STATUS__MRL_SENSOR_STATE_MASK 0x0020L |
|---|
| 130183 | #define BIFPLR2_3_SLOT_STATUS__PRESENCE_DETECT_STATE_MASK 0x0040L |
|---|
| 130184 | #define BIFPLR2_3_SLOT_STATUS__ELECTROMECH_INTERLOCK_STATUS_MASK 0x0080L |
|---|
| 130185 | #define BIFPLR2_3_SLOT_STATUS__DL_STATE_CHANGED_MASK 0x0100L |
|---|
| 130186 | //BIFPLR2_3_SLOT_CAP2 |
|---|
| 130187 | #define BIFPLR2_3_SLOT_CAP2__INBAND_PD_DISABLE_SUPPORTED__SHIFT 0x0 |
|---|
| 130188 | #define BIFPLR2_3_SLOT_CAP2__INBAND_PD_DISABLE_SUPPORTED_MASK 0x00000001L |
|---|
| 130189 | //BIFPLR2_3_SLOT_CNTL2 |
|---|
| 130190 | #define BIFPLR2_3_SLOT_CNTL2__RESERVED__SHIFT 0x0 |
|---|
| 130191 | #define BIFPLR2_3_SLOT_CNTL2__RESERVED_MASK 0xFFFFL |
|---|
| 130192 | //BIFPLR2_3_SLOT_STATUS2 |
|---|
| 130193 | #define BIFPLR2_3_SLOT_STATUS2__RESERVED__SHIFT 0x0 |
|---|
| 130194 | #define BIFPLR2_3_SLOT_STATUS2__RESERVED_MASK 0xFFFFL |
|---|
| 130195 | //BIFPLR2_3_SSID_CAP_LIST |
|---|
| 130196 | #define BIFPLR2_3_SSID_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 130197 | #define BIFPLR2_3_SSID_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
|---|
| 130198 | #define BIFPLR2_3_SSID_CAP_LIST__CAP_ID_MASK 0x00FFL |
|---|
| 130199 | #define BIFPLR2_3_SSID_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
|---|
| 130200 | //BIFPLR2_3_SSID_CAP |
|---|
| 130201 | #define BIFPLR2_3_SSID_CAP__SUBSYSTEM_VENDOR_ID__SHIFT 0x0 |
|---|
| 130202 | #define BIFPLR2_3_SSID_CAP__SUBSYSTEM_ID__SHIFT 0x10 |
|---|
| 130203 | #define BIFPLR2_3_SSID_CAP__SUBSYSTEM_VENDOR_ID_MASK 0x0000FFFFL |
|---|
| 130204 | #define BIFPLR2_3_SSID_CAP__SUBSYSTEM_ID_MASK 0xFFFF0000L |
|---|
| 130205 | |
|---|
| 130206 | |
|---|
| 130207 | // addressBlock: nbio_pcie1_bifplr3_cfgdecp |
|---|
| 130208 | //BIFPLR3_3_SUB_BUS_NUMBER_LATENCY |
|---|
| 130209 | #define BIFPLR3_3_SUB_BUS_NUMBER_LATENCY__PRIMARY_BUS__SHIFT 0x0 |
|---|
| 130210 | #define BIFPLR3_3_SUB_BUS_NUMBER_LATENCY__SECONDARY_BUS__SHIFT 0x8 |
|---|
| 130211 | #define BIFPLR3_3_SUB_BUS_NUMBER_LATENCY__SUB_BUS_NUM__SHIFT 0x10 |
|---|
| 130212 | #define BIFPLR3_3_SUB_BUS_NUMBER_LATENCY__SECONDARY_LATENCY_TIMER__SHIFT 0x18 |
|---|
| 130213 | #define BIFPLR3_3_SUB_BUS_NUMBER_LATENCY__PRIMARY_BUS_MASK 0x000000FFL |
|---|
| 130214 | #define BIFPLR3_3_SUB_BUS_NUMBER_LATENCY__SECONDARY_BUS_MASK 0x0000FF00L |
|---|
| 130215 | #define BIFPLR3_3_SUB_BUS_NUMBER_LATENCY__SUB_BUS_NUM_MASK 0x00FF0000L |
|---|
| 130216 | #define BIFPLR3_3_SUB_BUS_NUMBER_LATENCY__SECONDARY_LATENCY_TIMER_MASK 0xFF000000L |
|---|
| 130217 | //BIFPLR3_3_IO_BASE_LIMIT |
|---|
| 130218 | #define BIFPLR3_3_IO_BASE_LIMIT__IO_BASE_TYPE__SHIFT 0x0 |
|---|
| 130219 | #define BIFPLR3_3_IO_BASE_LIMIT__IO_BASE__SHIFT 0x4 |
|---|
| 130220 | #define BIFPLR3_3_IO_BASE_LIMIT__IO_LIMIT_TYPE__SHIFT 0x8 |
|---|
| 130221 | #define BIFPLR3_3_IO_BASE_LIMIT__IO_LIMIT__SHIFT 0xc |
|---|
| 130222 | #define BIFPLR3_3_IO_BASE_LIMIT__IO_BASE_TYPE_MASK 0x000FL |
|---|
| 130223 | #define BIFPLR3_3_IO_BASE_LIMIT__IO_BASE_MASK 0x00F0L |
|---|
| 130224 | #define BIFPLR3_3_IO_BASE_LIMIT__IO_LIMIT_TYPE_MASK 0x0F00L |
|---|
| 130225 | #define BIFPLR3_3_IO_BASE_LIMIT__IO_LIMIT_MASK 0xF000L |
|---|
| 130226 | //BIFPLR3_3_SECONDARY_STATUS |
|---|
| 130227 | #define BIFPLR3_3_SECONDARY_STATUS__PCI_66_CAP__SHIFT 0x5 |
|---|
| 130228 | #define BIFPLR3_3_SECONDARY_STATUS__FAST_BACK_CAPABLE__SHIFT 0x7 |
|---|
| 130229 | #define BIFPLR3_3_SECONDARY_STATUS__MASTER_DATA_PARITY_ERROR__SHIFT 0x8 |
|---|
| 130230 | #define BIFPLR3_3_SECONDARY_STATUS__DEVSEL_TIMING__SHIFT 0x9 |
|---|
| 130231 | #define BIFPLR3_3_SECONDARY_STATUS__SIGNAL_TARGET_ABORT__SHIFT 0xb |
|---|
| 130232 | #define BIFPLR3_3_SECONDARY_STATUS__RECEIVED_TARGET_ABORT__SHIFT 0xc |
|---|
| 130233 | #define BIFPLR3_3_SECONDARY_STATUS__RECEIVED_MASTER_ABORT__SHIFT 0xd |
|---|
| 130234 | #define BIFPLR3_3_SECONDARY_STATUS__RECEIVED_SYSTEM_ERROR__SHIFT 0xe |
|---|
| 130235 | #define BIFPLR3_3_SECONDARY_STATUS__PARITY_ERROR_DETECTED__SHIFT 0xf |
|---|
| 130236 | #define BIFPLR3_3_SECONDARY_STATUS__PCI_66_CAP_MASK 0x0020L |
|---|
| 130237 | #define BIFPLR3_3_SECONDARY_STATUS__FAST_BACK_CAPABLE_MASK 0x0080L |
|---|
| 130238 | #define BIFPLR3_3_SECONDARY_STATUS__MASTER_DATA_PARITY_ERROR_MASK 0x0100L |
|---|
| 130239 | #define BIFPLR3_3_SECONDARY_STATUS__DEVSEL_TIMING_MASK 0x0600L |
|---|
| 130240 | #define BIFPLR3_3_SECONDARY_STATUS__SIGNAL_TARGET_ABORT_MASK 0x0800L |
|---|
| 130241 | #define BIFPLR3_3_SECONDARY_STATUS__RECEIVED_TARGET_ABORT_MASK 0x1000L |
|---|
| 130242 | #define BIFPLR3_3_SECONDARY_STATUS__RECEIVED_MASTER_ABORT_MASK 0x2000L |
|---|
| 130243 | #define BIFPLR3_3_SECONDARY_STATUS__RECEIVED_SYSTEM_ERROR_MASK 0x4000L |
|---|
| 130244 | #define BIFPLR3_3_SECONDARY_STATUS__PARITY_ERROR_DETECTED_MASK 0x8000L |
|---|
| 130245 | //BIFPLR3_3_MEM_BASE_LIMIT |
|---|
| 130246 | #define BIFPLR3_3_MEM_BASE_LIMIT__MEM_BASE_TYPE__SHIFT 0x0 |
|---|
| 130247 | #define BIFPLR3_3_MEM_BASE_LIMIT__MEM_BASE_31_20__SHIFT 0x4 |
|---|
| 130248 | #define BIFPLR3_3_MEM_BASE_LIMIT__MEM_LIMIT_TYPE__SHIFT 0x10 |
|---|
| 130249 | #define BIFPLR3_3_MEM_BASE_LIMIT__MEM_LIMIT_31_20__SHIFT 0x14 |
|---|
| 130250 | #define BIFPLR3_3_MEM_BASE_LIMIT__MEM_BASE_TYPE_MASK 0x0000000FL |
|---|
| 130251 | #define BIFPLR3_3_MEM_BASE_LIMIT__MEM_BASE_31_20_MASK 0x0000FFF0L |
|---|
| 130252 | #define BIFPLR3_3_MEM_BASE_LIMIT__MEM_LIMIT_TYPE_MASK 0x000F0000L |
|---|
| 130253 | #define BIFPLR3_3_MEM_BASE_LIMIT__MEM_LIMIT_31_20_MASK 0xFFF00000L |
|---|
| 130254 | //BIFPLR3_3_PREF_BASE_LIMIT |
|---|
| 130255 | #define BIFPLR3_3_PREF_BASE_LIMIT__PREF_MEM_BASE_TYPE__SHIFT 0x0 |
|---|
| 130256 | #define BIFPLR3_3_PREF_BASE_LIMIT__PREF_MEM_BASE_31_20__SHIFT 0x4 |
|---|
| 130257 | #define BIFPLR3_3_PREF_BASE_LIMIT__PREF_MEM_LIMIT_TYPE__SHIFT 0x10 |
|---|
| 130258 | #define BIFPLR3_3_PREF_BASE_LIMIT__PREF_MEM_LIMIT_31_20__SHIFT 0x14 |
|---|
| 130259 | #define BIFPLR3_3_PREF_BASE_LIMIT__PREF_MEM_BASE_TYPE_MASK 0x0000000FL |
|---|
| 130260 | #define BIFPLR3_3_PREF_BASE_LIMIT__PREF_MEM_BASE_31_20_MASK 0x0000FFF0L |
|---|
| 130261 | #define BIFPLR3_3_PREF_BASE_LIMIT__PREF_MEM_LIMIT_TYPE_MASK 0x000F0000L |
|---|
| 130262 | #define BIFPLR3_3_PREF_BASE_LIMIT__PREF_MEM_LIMIT_31_20_MASK 0xFFF00000L |
|---|
| 130263 | //BIFPLR3_3_PREF_BASE_UPPER |
|---|
| 130264 | #define BIFPLR3_3_PREF_BASE_UPPER__PREF_BASE_UPPER__SHIFT 0x0 |
|---|
| 130265 | #define BIFPLR3_3_PREF_BASE_UPPER__PREF_BASE_UPPER_MASK 0xFFFFFFFFL |
|---|
| 130266 | //BIFPLR3_3_PREF_LIMIT_UPPER |
|---|
| 130267 | #define BIFPLR3_3_PREF_LIMIT_UPPER__PREF_LIMIT_UPPER__SHIFT 0x0 |
|---|
| 130268 | #define BIFPLR3_3_PREF_LIMIT_UPPER__PREF_LIMIT_UPPER_MASK 0xFFFFFFFFL |
|---|
| 130269 | //BIFPLR3_3_IO_BASE_LIMIT_HI |
|---|
| 130270 | #define BIFPLR3_3_IO_BASE_LIMIT_HI__IO_BASE_31_16__SHIFT 0x0 |
|---|
| 130271 | #define BIFPLR3_3_IO_BASE_LIMIT_HI__IO_LIMIT_31_16__SHIFT 0x10 |
|---|
| 130272 | #define BIFPLR3_3_IO_BASE_LIMIT_HI__IO_BASE_31_16_MASK 0x0000FFFFL |
|---|
| 130273 | #define BIFPLR3_3_IO_BASE_LIMIT_HI__IO_LIMIT_31_16_MASK 0xFFFF0000L |
|---|
| 130274 | //BIFPLR3_3_SLOT_CAP |
|---|
| 130275 | #define BIFPLR3_3_SLOT_CAP__ATTN_BUTTON_PRESENT__SHIFT 0x0 |
|---|
| 130276 | #define BIFPLR3_3_SLOT_CAP__PWR_CONTROLLER_PRESENT__SHIFT 0x1 |
|---|
| 130277 | #define BIFPLR3_3_SLOT_CAP__MRL_SENSOR_PRESENT__SHIFT 0x2 |
|---|
| 130278 | #define BIFPLR3_3_SLOT_CAP__ATTN_INDICATOR_PRESENT__SHIFT 0x3 |
|---|
| 130279 | #define BIFPLR3_3_SLOT_CAP__PWR_INDICATOR_PRESENT__SHIFT 0x4 |
|---|
| 130280 | #define BIFPLR3_3_SLOT_CAP__HOTPLUG_SURPRISE__SHIFT 0x5 |
|---|
| 130281 | #define BIFPLR3_3_SLOT_CAP__HOTPLUG_CAPABLE__SHIFT 0x6 |
|---|
| 130282 | #define BIFPLR3_3_SLOT_CAP__SLOT_PWR_LIMIT_VALUE__SHIFT 0x7 |
|---|
| 130283 | #define BIFPLR3_3_SLOT_CAP__SLOT_PWR_LIMIT_SCALE__SHIFT 0xf |
|---|
| 130284 | #define BIFPLR3_3_SLOT_CAP__ELECTROMECH_INTERLOCK_PRESENT__SHIFT 0x11 |
|---|
| 130285 | #define BIFPLR3_3_SLOT_CAP__NO_COMMAND_COMPLETED_SUPPORTED__SHIFT 0x12 |
|---|
| 130286 | #define BIFPLR3_3_SLOT_CAP__PHYSICAL_SLOT_NUM__SHIFT 0x13 |
|---|
| 130287 | #define BIFPLR3_3_SLOT_CAP__ATTN_BUTTON_PRESENT_MASK 0x00000001L |
|---|
| 130288 | #define BIFPLR3_3_SLOT_CAP__PWR_CONTROLLER_PRESENT_MASK 0x00000002L |
|---|
| 130289 | #define BIFPLR3_3_SLOT_CAP__MRL_SENSOR_PRESENT_MASK 0x00000004L |
|---|
| 130290 | #define BIFPLR3_3_SLOT_CAP__ATTN_INDICATOR_PRESENT_MASK 0x00000008L |
|---|
| 130291 | #define BIFPLR3_3_SLOT_CAP__PWR_INDICATOR_PRESENT_MASK 0x00000010L |
|---|
| 130292 | #define BIFPLR3_3_SLOT_CAP__HOTPLUG_SURPRISE_MASK 0x00000020L |
|---|
| 130293 | #define BIFPLR3_3_SLOT_CAP__HOTPLUG_CAPABLE_MASK 0x00000040L |
|---|
| 130294 | #define BIFPLR3_3_SLOT_CAP__SLOT_PWR_LIMIT_VALUE_MASK 0x00007F80L |
|---|
| 130295 | #define BIFPLR3_3_SLOT_CAP__SLOT_PWR_LIMIT_SCALE_MASK 0x00018000L |
|---|
| 130296 | #define BIFPLR3_3_SLOT_CAP__ELECTROMECH_INTERLOCK_PRESENT_MASK 0x00020000L |
|---|
| 130297 | #define BIFPLR3_3_SLOT_CAP__NO_COMMAND_COMPLETED_SUPPORTED_MASK 0x00040000L |
|---|
| 130298 | #define BIFPLR3_3_SLOT_CAP__PHYSICAL_SLOT_NUM_MASK 0xFFF80000L |
|---|
| 130299 | //BIFPLR3_3_SLOT_CNTL |
|---|
| 130300 | #define BIFPLR3_3_SLOT_CNTL__ATTN_BUTTON_PRESSED_EN__SHIFT 0x0 |
|---|
| 130301 | #define BIFPLR3_3_SLOT_CNTL__PWR_FAULT_DETECTED_EN__SHIFT 0x1 |
|---|
| 130302 | #define BIFPLR3_3_SLOT_CNTL__MRL_SENSOR_CHANGED_EN__SHIFT 0x2 |
|---|
| 130303 | #define BIFPLR3_3_SLOT_CNTL__PRESENCE_DETECT_CHANGED_EN__SHIFT 0x3 |
|---|
| 130304 | #define BIFPLR3_3_SLOT_CNTL__COMMAND_COMPLETED_INTR_EN__SHIFT 0x4 |
|---|
| 130305 | #define BIFPLR3_3_SLOT_CNTL__HOTPLUG_INTR_EN__SHIFT 0x5 |
|---|
| 130306 | #define BIFPLR3_3_SLOT_CNTL__ATTN_INDICATOR_CNTL__SHIFT 0x6 |
|---|
| 130307 | #define BIFPLR3_3_SLOT_CNTL__PWR_INDICATOR_CNTL__SHIFT 0x8 |
|---|
| 130308 | #define BIFPLR3_3_SLOT_CNTL__PWR_CONTROLLER_CNTL__SHIFT 0xa |
|---|
| 130309 | #define BIFPLR3_3_SLOT_CNTL__ELECTROMECH_INTERLOCK_CNTL__SHIFT 0xb |
|---|
| 130310 | #define BIFPLR3_3_SLOT_CNTL__DL_STATE_CHANGED_EN__SHIFT 0xc |
|---|
| 130311 | #define BIFPLR3_3_SLOT_CNTL__AUTO_SLOT_PWR_LIMIT_DISABLE__SHIFT 0xd |
|---|
| 130312 | #define BIFPLR3_3_SLOT_CNTL__INBAND_PD_DISABLE__SHIFT 0xe |
|---|
| 130313 | #define BIFPLR3_3_SLOT_CNTL__ATTN_BUTTON_PRESSED_EN_MASK 0x0001L |
|---|
| 130314 | #define BIFPLR3_3_SLOT_CNTL__PWR_FAULT_DETECTED_EN_MASK 0x0002L |
|---|
| 130315 | #define BIFPLR3_3_SLOT_CNTL__MRL_SENSOR_CHANGED_EN_MASK 0x0004L |
|---|
| 130316 | #define BIFPLR3_3_SLOT_CNTL__PRESENCE_DETECT_CHANGED_EN_MASK 0x0008L |
|---|
| 130317 | #define BIFPLR3_3_SLOT_CNTL__COMMAND_COMPLETED_INTR_EN_MASK 0x0010L |
|---|
| 130318 | #define BIFPLR3_3_SLOT_CNTL__HOTPLUG_INTR_EN_MASK 0x0020L |
|---|
| 130319 | #define BIFPLR3_3_SLOT_CNTL__ATTN_INDICATOR_CNTL_MASK 0x00C0L |
|---|
| 130320 | #define BIFPLR3_3_SLOT_CNTL__PWR_INDICATOR_CNTL_MASK 0x0300L |
|---|
| 130321 | #define BIFPLR3_3_SLOT_CNTL__PWR_CONTROLLER_CNTL_MASK 0x0400L |
|---|
| 130322 | #define BIFPLR3_3_SLOT_CNTL__ELECTROMECH_INTERLOCK_CNTL_MASK 0x0800L |
|---|
| 130323 | #define BIFPLR3_3_SLOT_CNTL__DL_STATE_CHANGED_EN_MASK 0x1000L |
|---|
| 130324 | #define BIFPLR3_3_SLOT_CNTL__AUTO_SLOT_PWR_LIMIT_DISABLE_MASK 0x2000L |
|---|
| 130325 | #define BIFPLR3_3_SLOT_CNTL__INBAND_PD_DISABLE_MASK 0x4000L |
|---|
| 130326 | //BIFPLR3_3_SLOT_STATUS |
|---|
| 130327 | #define BIFPLR3_3_SLOT_STATUS__ATTN_BUTTON_PRESSED__SHIFT 0x0 |
|---|
| 130328 | #define BIFPLR3_3_SLOT_STATUS__PWR_FAULT_DETECTED__SHIFT 0x1 |
|---|
| 130329 | #define BIFPLR3_3_SLOT_STATUS__MRL_SENSOR_CHANGED__SHIFT 0x2 |
|---|
| 130330 | #define BIFPLR3_3_SLOT_STATUS__PRESENCE_DETECT_CHANGED__SHIFT 0x3 |
|---|
| 130331 | #define BIFPLR3_3_SLOT_STATUS__COMMAND_COMPLETED__SHIFT 0x4 |
|---|
| 130332 | #define BIFPLR3_3_SLOT_STATUS__MRL_SENSOR_STATE__SHIFT 0x5 |
|---|
| 130333 | #define BIFPLR3_3_SLOT_STATUS__PRESENCE_DETECT_STATE__SHIFT 0x6 |
|---|
| 130334 | #define BIFPLR3_3_SLOT_STATUS__ELECTROMECH_INTERLOCK_STATUS__SHIFT 0x7 |
|---|
| 130335 | #define BIFPLR3_3_SLOT_STATUS__DL_STATE_CHANGED__SHIFT 0x8 |
|---|
| 130336 | #define BIFPLR3_3_SLOT_STATUS__ATTN_BUTTON_PRESSED_MASK 0x0001L |
|---|
| 130337 | #define BIFPLR3_3_SLOT_STATUS__PWR_FAULT_DETECTED_MASK 0x0002L |
|---|
| 130338 | #define BIFPLR3_3_SLOT_STATUS__MRL_SENSOR_CHANGED_MASK 0x0004L |
|---|
| 130339 | #define BIFPLR3_3_SLOT_STATUS__PRESENCE_DETECT_CHANGED_MASK 0x0008L |
|---|
| 130340 | #define BIFPLR3_3_SLOT_STATUS__COMMAND_COMPLETED_MASK 0x0010L |
|---|
| 130341 | #define BIFPLR3_3_SLOT_STATUS__MRL_SENSOR_STATE_MASK 0x0020L |
|---|
| 130342 | #define BIFPLR3_3_SLOT_STATUS__PRESENCE_DETECT_STATE_MASK 0x0040L |
|---|
| 130343 | #define BIFPLR3_3_SLOT_STATUS__ELECTROMECH_INTERLOCK_STATUS_MASK 0x0080L |
|---|
| 130344 | #define BIFPLR3_3_SLOT_STATUS__DL_STATE_CHANGED_MASK 0x0100L |
|---|
| 130345 | //BIFPLR3_3_SLOT_CAP2 |
|---|
| 130346 | #define BIFPLR3_3_SLOT_CAP2__INBAND_PD_DISABLE_SUPPORTED__SHIFT 0x0 |
|---|
| 130347 | #define BIFPLR3_3_SLOT_CAP2__INBAND_PD_DISABLE_SUPPORTED_MASK 0x00000001L |
|---|
| 130348 | //BIFPLR3_3_SLOT_CNTL2 |
|---|
| 130349 | #define BIFPLR3_3_SLOT_CNTL2__RESERVED__SHIFT 0x0 |
|---|
| 130350 | #define BIFPLR3_3_SLOT_CNTL2__RESERVED_MASK 0xFFFFL |
|---|
| 130351 | //BIFPLR3_3_SLOT_STATUS2 |
|---|
| 130352 | #define BIFPLR3_3_SLOT_STATUS2__RESERVED__SHIFT 0x0 |
|---|
| 130353 | #define BIFPLR3_3_SLOT_STATUS2__RESERVED_MASK 0xFFFFL |
|---|
| 130354 | //BIFPLR3_3_SSID_CAP_LIST |
|---|
| 130355 | #define BIFPLR3_3_SSID_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 130356 | #define BIFPLR3_3_SSID_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
|---|
| 130357 | #define BIFPLR3_3_SSID_CAP_LIST__CAP_ID_MASK 0x00FFL |
|---|
| 130358 | #define BIFPLR3_3_SSID_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
|---|
| 130359 | //BIFPLR3_3_SSID_CAP |
|---|
| 130360 | #define BIFPLR3_3_SSID_CAP__SUBSYSTEM_VENDOR_ID__SHIFT 0x0 |
|---|
| 130361 | #define BIFPLR3_3_SSID_CAP__SUBSYSTEM_ID__SHIFT 0x10 |
|---|
| 130362 | #define BIFPLR3_3_SSID_CAP__SUBSYSTEM_VENDOR_ID_MASK 0x0000FFFFL |
|---|
| 130363 | #define BIFPLR3_3_SSID_CAP__SUBSYSTEM_ID_MASK 0xFFFF0000L |
|---|
| 130364 | |
|---|
| 130365 | |
|---|
| 130366 | // addressBlock: nbio_pcie1_bifplr4_cfgdecp |
|---|
| 130367 | //BIFPLR4_3_SUB_BUS_NUMBER_LATENCY |
|---|
| 130368 | #define BIFPLR4_3_SUB_BUS_NUMBER_LATENCY__PRIMARY_BUS__SHIFT 0x0 |
|---|
| 130369 | #define BIFPLR4_3_SUB_BUS_NUMBER_LATENCY__SECONDARY_BUS__SHIFT 0x8 |
|---|
| 130370 | #define BIFPLR4_3_SUB_BUS_NUMBER_LATENCY__SUB_BUS_NUM__SHIFT 0x10 |
|---|
| 130371 | #define BIFPLR4_3_SUB_BUS_NUMBER_LATENCY__SECONDARY_LATENCY_TIMER__SHIFT 0x18 |
|---|
| 130372 | #define BIFPLR4_3_SUB_BUS_NUMBER_LATENCY__PRIMARY_BUS_MASK 0x000000FFL |
|---|
| 130373 | #define BIFPLR4_3_SUB_BUS_NUMBER_LATENCY__SECONDARY_BUS_MASK 0x0000FF00L |
|---|
| 130374 | #define BIFPLR4_3_SUB_BUS_NUMBER_LATENCY__SUB_BUS_NUM_MASK 0x00FF0000L |
|---|
| 130375 | #define BIFPLR4_3_SUB_BUS_NUMBER_LATENCY__SECONDARY_LATENCY_TIMER_MASK 0xFF000000L |
|---|
| 130376 | //BIFPLR4_3_IO_BASE_LIMIT |
|---|
| 130377 | #define BIFPLR4_3_IO_BASE_LIMIT__IO_BASE_TYPE__SHIFT 0x0 |
|---|
| 130378 | #define BIFPLR4_3_IO_BASE_LIMIT__IO_BASE__SHIFT 0x4 |
|---|
| 130379 | #define BIFPLR4_3_IO_BASE_LIMIT__IO_LIMIT_TYPE__SHIFT 0x8 |
|---|
| 130380 | #define BIFPLR4_3_IO_BASE_LIMIT__IO_LIMIT__SHIFT 0xc |
|---|
| 130381 | #define BIFPLR4_3_IO_BASE_LIMIT__IO_BASE_TYPE_MASK 0x000FL |
|---|
| 130382 | #define BIFPLR4_3_IO_BASE_LIMIT__IO_BASE_MASK 0x00F0L |
|---|
| 130383 | #define BIFPLR4_3_IO_BASE_LIMIT__IO_LIMIT_TYPE_MASK 0x0F00L |
|---|
| 130384 | #define BIFPLR4_3_IO_BASE_LIMIT__IO_LIMIT_MASK 0xF000L |
|---|
| 130385 | //BIFPLR4_3_SECONDARY_STATUS |
|---|
| 130386 | #define BIFPLR4_3_SECONDARY_STATUS__PCI_66_CAP__SHIFT 0x5 |
|---|
| 130387 | #define BIFPLR4_3_SECONDARY_STATUS__FAST_BACK_CAPABLE__SHIFT 0x7 |
|---|
| 130388 | #define BIFPLR4_3_SECONDARY_STATUS__MASTER_DATA_PARITY_ERROR__SHIFT 0x8 |
|---|
| 130389 | #define BIFPLR4_3_SECONDARY_STATUS__DEVSEL_TIMING__SHIFT 0x9 |
|---|
| 130390 | #define BIFPLR4_3_SECONDARY_STATUS__SIGNAL_TARGET_ABORT__SHIFT 0xb |
|---|
| 130391 | #define BIFPLR4_3_SECONDARY_STATUS__RECEIVED_TARGET_ABORT__SHIFT 0xc |
|---|
| 130392 | #define BIFPLR4_3_SECONDARY_STATUS__RECEIVED_MASTER_ABORT__SHIFT 0xd |
|---|
| 130393 | #define BIFPLR4_3_SECONDARY_STATUS__RECEIVED_SYSTEM_ERROR__SHIFT 0xe |
|---|
| 130394 | #define BIFPLR4_3_SECONDARY_STATUS__PARITY_ERROR_DETECTED__SHIFT 0xf |
|---|
| 130395 | #define BIFPLR4_3_SECONDARY_STATUS__PCI_66_CAP_MASK 0x0020L |
|---|
| 130396 | #define BIFPLR4_3_SECONDARY_STATUS__FAST_BACK_CAPABLE_MASK 0x0080L |
|---|
| 130397 | #define BIFPLR4_3_SECONDARY_STATUS__MASTER_DATA_PARITY_ERROR_MASK 0x0100L |
|---|
| 130398 | #define BIFPLR4_3_SECONDARY_STATUS__DEVSEL_TIMING_MASK 0x0600L |
|---|
| 130399 | #define BIFPLR4_3_SECONDARY_STATUS__SIGNAL_TARGET_ABORT_MASK 0x0800L |
|---|
| 130400 | #define BIFPLR4_3_SECONDARY_STATUS__RECEIVED_TARGET_ABORT_MASK 0x1000L |
|---|
| 130401 | #define BIFPLR4_3_SECONDARY_STATUS__RECEIVED_MASTER_ABORT_MASK 0x2000L |
|---|
| 130402 | #define BIFPLR4_3_SECONDARY_STATUS__RECEIVED_SYSTEM_ERROR_MASK 0x4000L |
|---|
| 130403 | #define BIFPLR4_3_SECONDARY_STATUS__PARITY_ERROR_DETECTED_MASK 0x8000L |
|---|
| 130404 | //BIFPLR4_3_MEM_BASE_LIMIT |
|---|
| 130405 | #define BIFPLR4_3_MEM_BASE_LIMIT__MEM_BASE_TYPE__SHIFT 0x0 |
|---|
| 130406 | #define BIFPLR4_3_MEM_BASE_LIMIT__MEM_BASE_31_20__SHIFT 0x4 |
|---|
| 130407 | #define BIFPLR4_3_MEM_BASE_LIMIT__MEM_LIMIT_TYPE__SHIFT 0x10 |
|---|
| 130408 | #define BIFPLR4_3_MEM_BASE_LIMIT__MEM_LIMIT_31_20__SHIFT 0x14 |
|---|
| 130409 | #define BIFPLR4_3_MEM_BASE_LIMIT__MEM_BASE_TYPE_MASK 0x0000000FL |
|---|
| 130410 | #define BIFPLR4_3_MEM_BASE_LIMIT__MEM_BASE_31_20_MASK 0x0000FFF0L |
|---|
| 130411 | #define BIFPLR4_3_MEM_BASE_LIMIT__MEM_LIMIT_TYPE_MASK 0x000F0000L |
|---|
| 130412 | #define BIFPLR4_3_MEM_BASE_LIMIT__MEM_LIMIT_31_20_MASK 0xFFF00000L |
|---|
| 130413 | //BIFPLR4_3_PREF_BASE_LIMIT |
|---|
| 130414 | #define BIFPLR4_3_PREF_BASE_LIMIT__PREF_MEM_BASE_TYPE__SHIFT 0x0 |
|---|
| 130415 | #define BIFPLR4_3_PREF_BASE_LIMIT__PREF_MEM_BASE_31_20__SHIFT 0x4 |
|---|
| 130416 | #define BIFPLR4_3_PREF_BASE_LIMIT__PREF_MEM_LIMIT_TYPE__SHIFT 0x10 |
|---|
| 130417 | #define BIFPLR4_3_PREF_BASE_LIMIT__PREF_MEM_LIMIT_31_20__SHIFT 0x14 |
|---|
| 130418 | #define BIFPLR4_3_PREF_BASE_LIMIT__PREF_MEM_BASE_TYPE_MASK 0x0000000FL |
|---|
| 130419 | #define BIFPLR4_3_PREF_BASE_LIMIT__PREF_MEM_BASE_31_20_MASK 0x0000FFF0L |
|---|
| 130420 | #define BIFPLR4_3_PREF_BASE_LIMIT__PREF_MEM_LIMIT_TYPE_MASK 0x000F0000L |
|---|
| 130421 | #define BIFPLR4_3_PREF_BASE_LIMIT__PREF_MEM_LIMIT_31_20_MASK 0xFFF00000L |
|---|
| 130422 | //BIFPLR4_3_PREF_BASE_UPPER |
|---|
| 130423 | #define BIFPLR4_3_PREF_BASE_UPPER__PREF_BASE_UPPER__SHIFT 0x0 |
|---|
| 130424 | #define BIFPLR4_3_PREF_BASE_UPPER__PREF_BASE_UPPER_MASK 0xFFFFFFFFL |
|---|
| 130425 | //BIFPLR4_3_PREF_LIMIT_UPPER |
|---|
| 130426 | #define BIFPLR4_3_PREF_LIMIT_UPPER__PREF_LIMIT_UPPER__SHIFT 0x0 |
|---|
| 130427 | #define BIFPLR4_3_PREF_LIMIT_UPPER__PREF_LIMIT_UPPER_MASK 0xFFFFFFFFL |
|---|
| 130428 | //BIFPLR4_3_IO_BASE_LIMIT_HI |
|---|
| 130429 | #define BIFPLR4_3_IO_BASE_LIMIT_HI__IO_BASE_31_16__SHIFT 0x0 |
|---|
| 130430 | #define BIFPLR4_3_IO_BASE_LIMIT_HI__IO_LIMIT_31_16__SHIFT 0x10 |
|---|
| 130431 | #define BIFPLR4_3_IO_BASE_LIMIT_HI__IO_BASE_31_16_MASK 0x0000FFFFL |
|---|
| 130432 | #define BIFPLR4_3_IO_BASE_LIMIT_HI__IO_LIMIT_31_16_MASK 0xFFFF0000L |
|---|
| 130433 | //BIFPLR4_3_SLOT_CAP |
|---|
| 130434 | #define BIFPLR4_3_SLOT_CAP__ATTN_BUTTON_PRESENT__SHIFT 0x0 |
|---|
| 130435 | #define BIFPLR4_3_SLOT_CAP__PWR_CONTROLLER_PRESENT__SHIFT 0x1 |
|---|
| 130436 | #define BIFPLR4_3_SLOT_CAP__MRL_SENSOR_PRESENT__SHIFT 0x2 |
|---|
| 130437 | #define BIFPLR4_3_SLOT_CAP__ATTN_INDICATOR_PRESENT__SHIFT 0x3 |
|---|
| 130438 | #define BIFPLR4_3_SLOT_CAP__PWR_INDICATOR_PRESENT__SHIFT 0x4 |
|---|
| 130439 | #define BIFPLR4_3_SLOT_CAP__HOTPLUG_SURPRISE__SHIFT 0x5 |
|---|
| 130440 | #define BIFPLR4_3_SLOT_CAP__HOTPLUG_CAPABLE__SHIFT 0x6 |
|---|
| 130441 | #define BIFPLR4_3_SLOT_CAP__SLOT_PWR_LIMIT_VALUE__SHIFT 0x7 |
|---|
| 130442 | #define BIFPLR4_3_SLOT_CAP__SLOT_PWR_LIMIT_SCALE__SHIFT 0xf |
|---|
| 130443 | #define BIFPLR4_3_SLOT_CAP__ELECTROMECH_INTERLOCK_PRESENT__SHIFT 0x11 |
|---|
| 130444 | #define BIFPLR4_3_SLOT_CAP__NO_COMMAND_COMPLETED_SUPPORTED__SHIFT 0x12 |
|---|
| 130445 | #define BIFPLR4_3_SLOT_CAP__PHYSICAL_SLOT_NUM__SHIFT 0x13 |
|---|
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|---|
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|---|
| 130448 | #define BIFPLR4_3_SLOT_CAP__MRL_SENSOR_PRESENT_MASK 0x00000004L |
|---|
| 130449 | #define BIFPLR4_3_SLOT_CAP__ATTN_INDICATOR_PRESENT_MASK 0x00000008L |
|---|
| 130450 | #define BIFPLR4_3_SLOT_CAP__PWR_INDICATOR_PRESENT_MASK 0x00000010L |
|---|
| 130451 | #define BIFPLR4_3_SLOT_CAP__HOTPLUG_SURPRISE_MASK 0x00000020L |
|---|
| 130452 | #define BIFPLR4_3_SLOT_CAP__HOTPLUG_CAPABLE_MASK 0x00000040L |
|---|
| 130453 | #define BIFPLR4_3_SLOT_CAP__SLOT_PWR_LIMIT_VALUE_MASK 0x00007F80L |
|---|
| 130454 | #define BIFPLR4_3_SLOT_CAP__SLOT_PWR_LIMIT_SCALE_MASK 0x00018000L |
|---|
| 130455 | #define BIFPLR4_3_SLOT_CAP__ELECTROMECH_INTERLOCK_PRESENT_MASK 0x00020000L |
|---|
| 130456 | #define BIFPLR4_3_SLOT_CAP__NO_COMMAND_COMPLETED_SUPPORTED_MASK 0x00040000L |
|---|
| 130457 | #define BIFPLR4_3_SLOT_CAP__PHYSICAL_SLOT_NUM_MASK 0xFFF80000L |
|---|
| 130458 | //BIFPLR4_3_SLOT_CNTL |
|---|
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|---|
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|---|
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|---|
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|---|
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|---|
| 130473 | #define BIFPLR4_3_SLOT_CNTL__PWR_FAULT_DETECTED_EN_MASK 0x0002L |
|---|
| 130474 | #define BIFPLR4_3_SLOT_CNTL__MRL_SENSOR_CHANGED_EN_MASK 0x0004L |
|---|
| 130475 | #define BIFPLR4_3_SLOT_CNTL__PRESENCE_DETECT_CHANGED_EN_MASK 0x0008L |
|---|
| 130476 | #define BIFPLR4_3_SLOT_CNTL__COMMAND_COMPLETED_INTR_EN_MASK 0x0010L |
|---|
| 130477 | #define BIFPLR4_3_SLOT_CNTL__HOTPLUG_INTR_EN_MASK 0x0020L |
|---|
| 130478 | #define BIFPLR4_3_SLOT_CNTL__ATTN_INDICATOR_CNTL_MASK 0x00C0L |
|---|
| 130479 | #define BIFPLR4_3_SLOT_CNTL__PWR_INDICATOR_CNTL_MASK 0x0300L |
|---|
| 130480 | #define BIFPLR4_3_SLOT_CNTL__PWR_CONTROLLER_CNTL_MASK 0x0400L |
|---|
| 130481 | #define BIFPLR4_3_SLOT_CNTL__ELECTROMECH_INTERLOCK_CNTL_MASK 0x0800L |
|---|
| 130482 | #define BIFPLR4_3_SLOT_CNTL__DL_STATE_CHANGED_EN_MASK 0x1000L |
|---|
| 130483 | #define BIFPLR4_3_SLOT_CNTL__AUTO_SLOT_PWR_LIMIT_DISABLE_MASK 0x2000L |
|---|
| 130484 | #define BIFPLR4_3_SLOT_CNTL__INBAND_PD_DISABLE_MASK 0x4000L |
|---|
| 130485 | //BIFPLR4_3_SLOT_STATUS |
|---|
| 130486 | #define BIFPLR4_3_SLOT_STATUS__ATTN_BUTTON_PRESSED__SHIFT 0x0 |
|---|
| 130487 | #define BIFPLR4_3_SLOT_STATUS__PWR_FAULT_DETECTED__SHIFT 0x1 |
|---|
| 130488 | #define BIFPLR4_3_SLOT_STATUS__MRL_SENSOR_CHANGED__SHIFT 0x2 |
|---|
| 130489 | #define BIFPLR4_3_SLOT_STATUS__PRESENCE_DETECT_CHANGED__SHIFT 0x3 |
|---|
| 130490 | #define BIFPLR4_3_SLOT_STATUS__COMMAND_COMPLETED__SHIFT 0x4 |
|---|
| 130491 | #define BIFPLR4_3_SLOT_STATUS__MRL_SENSOR_STATE__SHIFT 0x5 |
|---|
| 130492 | #define BIFPLR4_3_SLOT_STATUS__PRESENCE_DETECT_STATE__SHIFT 0x6 |
|---|
| 130493 | #define BIFPLR4_3_SLOT_STATUS__ELECTROMECH_INTERLOCK_STATUS__SHIFT 0x7 |
|---|
| 130494 | #define BIFPLR4_3_SLOT_STATUS__DL_STATE_CHANGED__SHIFT 0x8 |
|---|
| 130495 | #define BIFPLR4_3_SLOT_STATUS__ATTN_BUTTON_PRESSED_MASK 0x0001L |
|---|
| 130496 | #define BIFPLR4_3_SLOT_STATUS__PWR_FAULT_DETECTED_MASK 0x0002L |
|---|
| 130497 | #define BIFPLR4_3_SLOT_STATUS__MRL_SENSOR_CHANGED_MASK 0x0004L |
|---|
| 130498 | #define BIFPLR4_3_SLOT_STATUS__PRESENCE_DETECT_CHANGED_MASK 0x0008L |
|---|
| 130499 | #define BIFPLR4_3_SLOT_STATUS__COMMAND_COMPLETED_MASK 0x0010L |
|---|
| 130500 | #define BIFPLR4_3_SLOT_STATUS__MRL_SENSOR_STATE_MASK 0x0020L |
|---|
| 130501 | #define BIFPLR4_3_SLOT_STATUS__PRESENCE_DETECT_STATE_MASK 0x0040L |
|---|
| 130502 | #define BIFPLR4_3_SLOT_STATUS__ELECTROMECH_INTERLOCK_STATUS_MASK 0x0080L |
|---|
| 130503 | #define BIFPLR4_3_SLOT_STATUS__DL_STATE_CHANGED_MASK 0x0100L |
|---|
| 130504 | //BIFPLR4_3_SLOT_CAP2 |
|---|
| 130505 | #define BIFPLR4_3_SLOT_CAP2__INBAND_PD_DISABLE_SUPPORTED__SHIFT 0x0 |
|---|
| 130506 | #define BIFPLR4_3_SLOT_CAP2__INBAND_PD_DISABLE_SUPPORTED_MASK 0x00000001L |
|---|
| 130507 | //BIFPLR4_3_SLOT_CNTL2 |
|---|
| 130508 | #define BIFPLR4_3_SLOT_CNTL2__RESERVED__SHIFT 0x0 |
|---|
| 130509 | #define BIFPLR4_3_SLOT_CNTL2__RESERVED_MASK 0xFFFFL |
|---|
| 130510 | //BIFPLR4_3_SLOT_STATUS2 |
|---|
| 130511 | #define BIFPLR4_3_SLOT_STATUS2__RESERVED__SHIFT 0x0 |
|---|
| 130512 | #define BIFPLR4_3_SLOT_STATUS2__RESERVED_MASK 0xFFFFL |
|---|
| 130513 | //BIFPLR4_3_SSID_CAP_LIST |
|---|
| 130514 | #define BIFPLR4_3_SSID_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 130515 | #define BIFPLR4_3_SSID_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
|---|
| 130516 | #define BIFPLR4_3_SSID_CAP_LIST__CAP_ID_MASK 0x00FFL |
|---|
| 130517 | #define BIFPLR4_3_SSID_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
|---|
| 130518 | //BIFPLR4_3_SSID_CAP |
|---|
| 130519 | #define BIFPLR4_3_SSID_CAP__SUBSYSTEM_VENDOR_ID__SHIFT 0x0 |
|---|
| 130520 | #define BIFPLR4_3_SSID_CAP__SUBSYSTEM_ID__SHIFT 0x10 |
|---|
| 130521 | #define BIFPLR4_3_SSID_CAP__SUBSYSTEM_VENDOR_ID_MASK 0x0000FFFFL |
|---|
| 130522 | #define BIFPLR4_3_SSID_CAP__SUBSYSTEM_ID_MASK 0xFFFF0000L |
|---|
| 130523 | |
|---|
| 130524 | |
|---|
| 130525 | // addressBlock: nbio_pcie1_bifplr5_cfgdecp |
|---|
| 130526 | //BIFPLR5_1_VENDOR_ID |
|---|
| 130527 | #define BIFPLR5_1_VENDOR_ID__VENDOR_ID__SHIFT 0x0 |
|---|
| 130528 | #define BIFPLR5_1_VENDOR_ID__VENDOR_ID_MASK 0xFFFFL |
|---|
| 130529 | //BIFPLR5_1_DEVICE_ID |
|---|
| 130530 | #define BIFPLR5_1_DEVICE_ID__DEVICE_ID__SHIFT 0x0 |
|---|
| 130531 | #define BIFPLR5_1_DEVICE_ID__DEVICE_ID_MASK 0xFFFFL |
|---|
| 130532 | //BIFPLR5_1_COMMAND |
|---|
| 130533 | #define BIFPLR5_1_COMMAND__IO_ACCESS_EN__SHIFT 0x0 |
|---|
| 130534 | #define BIFPLR5_1_COMMAND__MEM_ACCESS_EN__SHIFT 0x1 |
|---|
| 130535 | #define BIFPLR5_1_COMMAND__BUS_MASTER_EN__SHIFT 0x2 |
|---|
| 130536 | #define BIFPLR5_1_COMMAND__SPECIAL_CYCLE_EN__SHIFT 0x3 |
|---|
| 130537 | #define BIFPLR5_1_COMMAND__MEM_WRITE_INVALIDATE_EN__SHIFT 0x4 |
|---|
| 130538 | #define BIFPLR5_1_COMMAND__PAL_SNOOP_EN__SHIFT 0x5 |
|---|
| 130539 | #define BIFPLR5_1_COMMAND__PARITY_ERROR_RESPONSE__SHIFT 0x6 |
|---|
| 130540 | #define BIFPLR5_1_COMMAND__AD_STEPPING__SHIFT 0x7 |
|---|
| 130541 | #define BIFPLR5_1_COMMAND__SERR_EN__SHIFT 0x8 |
|---|
| 130542 | #define BIFPLR5_1_COMMAND__FAST_B2B_EN__SHIFT 0x9 |
|---|
| 130543 | #define BIFPLR5_1_COMMAND__INT_DIS__SHIFT 0xa |
|---|
| 130544 | #define BIFPLR5_1_COMMAND__IO_ACCESS_EN_MASK 0x0001L |
|---|
| 130545 | #define BIFPLR5_1_COMMAND__MEM_ACCESS_EN_MASK 0x0002L |
|---|
| 130546 | #define BIFPLR5_1_COMMAND__BUS_MASTER_EN_MASK 0x0004L |
|---|
| 130547 | #define BIFPLR5_1_COMMAND__SPECIAL_CYCLE_EN_MASK 0x0008L |
|---|
| 130548 | #define BIFPLR5_1_COMMAND__MEM_WRITE_INVALIDATE_EN_MASK 0x0010L |
|---|
| 130549 | #define BIFPLR5_1_COMMAND__PAL_SNOOP_EN_MASK 0x0020L |
|---|
| 130550 | #define BIFPLR5_1_COMMAND__PARITY_ERROR_RESPONSE_MASK 0x0040L |
|---|
| 130551 | #define BIFPLR5_1_COMMAND__AD_STEPPING_MASK 0x0080L |
|---|
| 130552 | #define BIFPLR5_1_COMMAND__SERR_EN_MASK 0x0100L |
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| 130553 | #define BIFPLR5_1_COMMAND__FAST_B2B_EN_MASK 0x0200L |
|---|
| 130554 | #define BIFPLR5_1_COMMAND__INT_DIS_MASK 0x0400L |
|---|
| 130555 | //BIFPLR5_1_STATUS |
|---|
| 130556 | #define BIFPLR5_1_STATUS__IMMEDIATE_READINESS__SHIFT 0x0 |
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| 130565 | #define BIFPLR5_1_STATUS__RECEIVED_MASTER_ABORT__SHIFT 0xd |
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| 130566 | #define BIFPLR5_1_STATUS__SIGNALED_SYSTEM_ERROR__SHIFT 0xe |
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| 130567 | #define BIFPLR5_1_STATUS__PARITY_ERROR_DETECTED__SHIFT 0xf |
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| 130568 | #define BIFPLR5_1_STATUS__IMMEDIATE_READINESS_MASK 0x0001L |
|---|
| 130569 | #define BIFPLR5_1_STATUS__INT_STATUS_MASK 0x0008L |
|---|
| 130570 | #define BIFPLR5_1_STATUS__CAP_LIST_MASK 0x0010L |
|---|
| 130571 | #define BIFPLR5_1_STATUS__PCI_66_CAP_MASK 0x0020L |
|---|
| 130572 | #define BIFPLR5_1_STATUS__FAST_BACK_CAPABLE_MASK 0x0080L |
|---|
| 130573 | #define BIFPLR5_1_STATUS__MASTER_DATA_PARITY_ERROR_MASK 0x0100L |
|---|
| 130574 | #define BIFPLR5_1_STATUS__DEVSEL_TIMING_MASK 0x0600L |
|---|
| 130575 | #define BIFPLR5_1_STATUS__SIGNAL_TARGET_ABORT_MASK 0x0800L |
|---|
| 130576 | #define BIFPLR5_1_STATUS__RECEIVED_TARGET_ABORT_MASK 0x1000L |
|---|
| 130577 | #define BIFPLR5_1_STATUS__RECEIVED_MASTER_ABORT_MASK 0x2000L |
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| 130578 | #define BIFPLR5_1_STATUS__SIGNALED_SYSTEM_ERROR_MASK 0x4000L |
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| 130579 | #define BIFPLR5_1_STATUS__PARITY_ERROR_DETECTED_MASK 0x8000L |
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| 130580 | //BIFPLR5_1_REVISION_ID |
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| 130583 | #define BIFPLR5_1_REVISION_ID__MINOR_REV_ID_MASK 0x0FL |
|---|
| 130584 | #define BIFPLR5_1_REVISION_ID__MAJOR_REV_ID_MASK 0xF0L |
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| 130585 | //BIFPLR5_1_PROG_INTERFACE |
|---|
| 130586 | #define BIFPLR5_1_PROG_INTERFACE__PROG_INTERFACE__SHIFT 0x0 |
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| 130587 | #define BIFPLR5_1_PROG_INTERFACE__PROG_INTERFACE_MASK 0xFFL |
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| 130588 | //BIFPLR5_1_SUB_CLASS |
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| 130589 | #define BIFPLR5_1_SUB_CLASS__SUB_CLASS__SHIFT 0x0 |
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| 130590 | #define BIFPLR5_1_SUB_CLASS__SUB_CLASS_MASK 0xFFL |
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| 130591 | //BIFPLR5_1_BASE_CLASS |
|---|
| 130592 | #define BIFPLR5_1_BASE_CLASS__BASE_CLASS__SHIFT 0x0 |
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| 130593 | #define BIFPLR5_1_BASE_CLASS__BASE_CLASS_MASK 0xFFL |
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| 130594 | //BIFPLR5_1_CACHE_LINE |
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| 130595 | #define BIFPLR5_1_CACHE_LINE__CACHE_LINE_SIZE__SHIFT 0x0 |
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| 130596 | #define BIFPLR5_1_CACHE_LINE__CACHE_LINE_SIZE_MASK 0xFFL |
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| 130597 | //BIFPLR5_1_LATENCY |
|---|
| 130598 | #define BIFPLR5_1_LATENCY__LATENCY_TIMER__SHIFT 0x0 |
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| 130599 | #define BIFPLR5_1_LATENCY__LATENCY_TIMER_MASK 0xFFL |
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| 130600 | //BIFPLR5_1_HEADER |
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|---|
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| 130604 | #define 0x80L |
|---|
| 130605 | //BIFPLR5_1_BIST |
|---|
| 130606 | #define BIFPLR5_1_BIST__BIST_COMP__SHIFT 0x0 |
|---|
| 130607 | #define BIFPLR5_1_BIST__BIST_STRT__SHIFT 0x6 |
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| 130608 | #define BIFPLR5_1_BIST__BIST_CAP__SHIFT 0x7 |
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| 130609 | #define BIFPLR5_1_BIST__BIST_COMP_MASK 0x0FL |
|---|
| 130610 | #define BIFPLR5_1_BIST__BIST_STRT_MASK 0x40L |
|---|
| 130611 | #define BIFPLR5_1_BIST__BIST_CAP_MASK 0x80L |
|---|
| 130612 | //BIFPLR5_1_SUB_BUS_NUMBER_LATENCY |
|---|
| 130613 | #define BIFPLR5_1_SUB_BUS_NUMBER_LATENCY__PRIMARY_BUS__SHIFT 0x0 |
|---|
| 130614 | #define BIFPLR5_1_SUB_BUS_NUMBER_LATENCY__SECONDARY_BUS__SHIFT 0x8 |
|---|
| 130615 | #define BIFPLR5_1_SUB_BUS_NUMBER_LATENCY__SUB_BUS_NUM__SHIFT 0x10 |
|---|
| 130616 | #define BIFPLR5_1_SUB_BUS_NUMBER_LATENCY__SECONDARY_LATENCY_TIMER__SHIFT 0x18 |
|---|
| 130617 | #define BIFPLR5_1_SUB_BUS_NUMBER_LATENCY__PRIMARY_BUS_MASK 0x000000FFL |
|---|
| 130618 | #define BIFPLR5_1_SUB_BUS_NUMBER_LATENCY__SECONDARY_BUS_MASK 0x0000FF00L |
|---|
| 130619 | #define BIFPLR5_1_SUB_BUS_NUMBER_LATENCY__SUB_BUS_NUM_MASK 0x00FF0000L |
|---|
| 130620 | #define BIFPLR5_1_SUB_BUS_NUMBER_LATENCY__SECONDARY_LATENCY_TIMER_MASK 0xFF000000L |
|---|
| 130621 | //BIFPLR5_1_IO_BASE_LIMIT |
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| 130622 | #define BIFPLR5_1_IO_BASE_LIMIT__IO_BASE_TYPE__SHIFT 0x0 |
|---|
| 130623 | #define BIFPLR5_1_IO_BASE_LIMIT__IO_BASE__SHIFT 0x4 |
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| 130624 | #define BIFPLR5_1_IO_BASE_LIMIT__IO_LIMIT_TYPE__SHIFT 0x8 |
|---|
| 130625 | #define BIFPLR5_1_IO_BASE_LIMIT__IO_LIMIT__SHIFT 0xc |
|---|
| 130626 | #define BIFPLR5_1_IO_BASE_LIMIT__IO_BASE_TYPE_MASK 0x000FL |
|---|
| 130627 | #define BIFPLR5_1_IO_BASE_LIMIT__IO_BASE_MASK 0x00F0L |
|---|
| 130628 | #define BIFPLR5_1_IO_BASE_LIMIT__IO_LIMIT_TYPE_MASK 0x0F00L |
|---|
| 130629 | #define BIFPLR5_1_IO_BASE_LIMIT__IO_LIMIT_MASK 0xF000L |
|---|
| 130630 | //BIFPLR5_1_SECONDARY_STATUS |
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| 130633 | #define BIFPLR5_1_SECONDARY_STATUS__MASTER_DATA_PARITY_ERROR__SHIFT 0x8 |
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| 130637 | #define BIFPLR5_1_SECONDARY_STATUS__RECEIVED_MASTER_ABORT__SHIFT 0xd |
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| 130638 | #define BIFPLR5_1_SECONDARY_STATUS__RECEIVED_SYSTEM_ERROR__SHIFT 0xe |
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| 130639 | #define BIFPLR5_1_SECONDARY_STATUS__PARITY_ERROR_DETECTED__SHIFT 0xf |
|---|
| 130640 | #define BIFPLR5_1_SECONDARY_STATUS__PCI_66_CAP_MASK 0x0020L |
|---|
| 130641 | #define BIFPLR5_1_SECONDARY_STATUS__FAST_BACK_CAPABLE_MASK 0x0080L |
|---|
| 130642 | #define BIFPLR5_1_SECONDARY_STATUS__MASTER_DATA_PARITY_ERROR_MASK 0x0100L |
|---|
| 130643 | #define BIFPLR5_1_SECONDARY_STATUS__DEVSEL_TIMING_MASK 0x0600L |
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| 130644 | #define BIFPLR5_1_SECONDARY_STATUS__SIGNAL_TARGET_ABORT_MASK 0x0800L |
|---|
| 130645 | #define BIFPLR5_1_SECONDARY_STATUS__RECEIVED_TARGET_ABORT_MASK 0x1000L |
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| 130646 | #define BIFPLR5_1_SECONDARY_STATUS__RECEIVED_MASTER_ABORT_MASK 0x2000L |
|---|
| 130647 | #define BIFPLR5_1_SECONDARY_STATUS__RECEIVED_SYSTEM_ERROR_MASK 0x4000L |
|---|
| 130648 | #define BIFPLR5_1_SECONDARY_STATUS__PARITY_ERROR_DETECTED_MASK 0x8000L |
|---|
| 130649 | //BIFPLR5_1_MEM_BASE_LIMIT |
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| 130650 | #define BIFPLR5_1_MEM_BASE_LIMIT__MEM_BASE_TYPE__SHIFT 0x0 |
|---|
| 130651 | #define BIFPLR5_1_MEM_BASE_LIMIT__MEM_BASE_31_20__SHIFT 0x4 |
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| 130652 | #define BIFPLR5_1_MEM_BASE_LIMIT__MEM_LIMIT_TYPE__SHIFT 0x10 |
|---|
| 130653 | #define BIFPLR5_1_MEM_BASE_LIMIT__MEM_LIMIT_31_20__SHIFT 0x14 |
|---|
| 130654 | #define BIFPLR5_1_MEM_BASE_LIMIT__MEM_BASE_TYPE_MASK 0x0000000FL |
|---|
| 130655 | #define BIFPLR5_1_MEM_BASE_LIMIT__MEM_BASE_31_20_MASK 0x0000FFF0L |
|---|
| 130656 | #define BIFPLR5_1_MEM_BASE_LIMIT__MEM_LIMIT_TYPE_MASK 0x000F0000L |
|---|
| 130657 | #define BIFPLR5_1_MEM_BASE_LIMIT__MEM_LIMIT_31_20_MASK 0xFFF00000L |
|---|
| 130658 | //BIFPLR5_1_PREF_BASE_LIMIT |
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| 130659 | #define BIFPLR5_1_PREF_BASE_LIMIT__PREF_MEM_BASE_TYPE__SHIFT 0x0 |
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| 130660 | #define BIFPLR5_1_PREF_BASE_LIMIT__PREF_MEM_BASE_31_20__SHIFT 0x4 |
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|---|
| 130662 | #define BIFPLR5_1_PREF_BASE_LIMIT__PREF_MEM_LIMIT_31_20__SHIFT 0x14 |
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| 130663 | #define BIFPLR5_1_PREF_BASE_LIMIT__PREF_MEM_BASE_TYPE_MASK 0x0000000FL |
|---|
| 130664 | #define BIFPLR5_1_PREF_BASE_LIMIT__PREF_MEM_BASE_31_20_MASK 0x0000FFF0L |
|---|
| 130665 | #define BIFPLR5_1_PREF_BASE_LIMIT__PREF_MEM_LIMIT_TYPE_MASK 0x000F0000L |
|---|
| 130666 | #define BIFPLR5_1_PREF_BASE_LIMIT__PREF_MEM_LIMIT_31_20_MASK 0xFFF00000L |
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| 130667 | //BIFPLR5_1_PREF_BASE_UPPER |
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| 130668 | #define BIFPLR5_1_PREF_BASE_UPPER__PREF_BASE_UPPER__SHIFT 0x0 |
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| 130669 | #define BIFPLR5_1_PREF_BASE_UPPER__PREF_BASE_UPPER_MASK 0xFFFFFFFFL |
|---|
| 130670 | //BIFPLR5_1_PREF_LIMIT_UPPER |
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| 130671 | #define BIFPLR5_1_PREF_LIMIT_UPPER__PREF_LIMIT_UPPER__SHIFT 0x0 |
|---|
| 130672 | #define BIFPLR5_1_PREF_LIMIT_UPPER__PREF_LIMIT_UPPER_MASK 0xFFFFFFFFL |
|---|
| 130673 | //BIFPLR5_1_IO_BASE_LIMIT_HI |
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| 130674 | #define BIFPLR5_1_IO_BASE_LIMIT_HI__IO_BASE_31_16__SHIFT 0x0 |
|---|
| 130675 | #define BIFPLR5_1_IO_BASE_LIMIT_HI__IO_LIMIT_31_16__SHIFT 0x10 |
|---|
| 130676 | #define BIFPLR5_1_IO_BASE_LIMIT_HI__IO_BASE_31_16_MASK 0x0000FFFFL |
|---|
| 130677 | #define BIFPLR5_1_IO_BASE_LIMIT_HI__IO_LIMIT_31_16_MASK 0xFFFF0000L |
|---|
| 130678 | //BIFPLR5_1_CAP_PTR |
|---|
| 130679 | #define BIFPLR5_1_CAP_PTR__CAP_PTR__SHIFT 0x0 |
|---|
| 130680 | #define BIFPLR5_1_CAP_PTR__CAP_PTR_MASK 0xFFL |
|---|
| 130681 | //BIFPLR5_1_ROM_BASE_ADDR |
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| 130683 | #define BIFPLR5_1_ROM_BASE_ADDR__ROM_VALIDATION_STATUS__SHIFT 0x1 |
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| 130684 | #define BIFPLR5_1_ROM_BASE_ADDR__ROM_VALIDATION_DETAILS__SHIFT 0x4 |
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| 130685 | #define BIFPLR5_1_ROM_BASE_ADDR__BASE_ADDR__SHIFT 0xb |
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| 130686 | #define BIFPLR5_1_ROM_BASE_ADDR__ROM_ENABLE_MASK 0x00000001L |
|---|
| 130687 | #define BIFPLR5_1_ROM_BASE_ADDR__ROM_VALIDATION_STATUS_MASK 0x0000000EL |
|---|
| 130688 | #define BIFPLR5_1_ROM_BASE_ADDR__ROM_VALIDATION_DETAILS_MASK 0x000000F0L |
|---|
| 130689 | #define BIFPLR5_1_ROM_BASE_ADDR__BASE_ADDR_MASK 0xFFFFF800L |
|---|
| 130690 | //BIFPLR5_1_INTERRUPT_LINE |
|---|
| 130691 | #define BIFPLR5_1_INTERRUPT_LINE__INTERRUPT_LINE__SHIFT 0x0 |
|---|
| 130692 | #define BIFPLR5_1_INTERRUPT_LINE__INTERRUPT_LINE_MASK 0xFFL |
|---|
| 130693 | //BIFPLR5_1_INTERRUPT_PIN |
|---|
| 130694 | #define BIFPLR5_1_INTERRUPT_PIN__INTERRUPT_PIN__SHIFT 0x0 |
|---|
| 130695 | #define BIFPLR5_1_INTERRUPT_PIN__INTERRUPT_PIN_MASK 0xFFL |
|---|
| 130696 | //BIFPLR5_1_EXT_BRIDGE_CNTL |
|---|
| 130697 | #define BIFPLR5_1_EXT_BRIDGE_CNTL__IO_PORT_80_EN__SHIFT 0x0 |
|---|
| 130698 | #define BIFPLR5_1_EXT_BRIDGE_CNTL__IO_PORT_80_EN_MASK 0x01L |
|---|
| 130699 | //BIFPLR5_1_VENDOR_CAP_LIST |
|---|
| 130700 | #define BIFPLR5_1_VENDOR_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 130701 | #define BIFPLR5_1_VENDOR_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
|---|
| 130702 | #define BIFPLR5_1_VENDOR_CAP_LIST__LENGTH__SHIFT 0x10 |
|---|
| 130703 | #define BIFPLR5_1_VENDOR_CAP_LIST__CAP_ID_MASK 0x000000FFL |
|---|
| 130704 | #define BIFPLR5_1_VENDOR_CAP_LIST__NEXT_PTR_MASK 0x0000FF00L |
|---|
| 130705 | #define BIFPLR5_1_VENDOR_CAP_LIST__LENGTH_MASK 0x00FF0000L |
|---|
| 130706 | //BIFPLR5_1_ADAPTER_ID_W |
|---|
| 130707 | #define BIFPLR5_1_ADAPTER_ID_W__SUBSYSTEM_VENDOR_ID__SHIFT 0x0 |
|---|
| 130708 | #define BIFPLR5_1_ADAPTER_ID_W__SUBSYSTEM_ID__SHIFT 0x10 |
|---|
| 130709 | #define BIFPLR5_1_ADAPTER_ID_W__SUBSYSTEM_VENDOR_ID_MASK 0x0000FFFFL |
|---|
| 130710 | #define BIFPLR5_1_ADAPTER_ID_W__SUBSYSTEM_ID_MASK 0xFFFF0000L |
|---|
| 130711 | //BIFPLR5_1_PMI_CAP_LIST |
|---|
| 130712 | #define BIFPLR5_1_PMI_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 130713 | #define BIFPLR5_1_PMI_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
|---|
| 130714 | #define BIFPLR5_1_PMI_CAP_LIST__CAP_ID_MASK 0x00FFL |
|---|
| 130715 | #define BIFPLR5_1_PMI_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
|---|
| 130716 | //BIFPLR5_1_PMI_CAP |
|---|
| 130717 | #define BIFPLR5_1_PMI_CAP__VERSION__SHIFT 0x0 |
|---|
| 130718 | #define BIFPLR5_1_PMI_CAP__PME_CLOCK__SHIFT 0x3 |
|---|
| 130719 | #define BIFPLR5_1_PMI_CAP__IMMEDIATE_READINESS_ON_RETURN_TO_D0__SHIFT 0x4 |
|---|
| 130720 | #define BIFPLR5_1_PMI_CAP__DEV_SPECIFIC_INIT__SHIFT 0x5 |
|---|
| 130721 | #define BIFPLR5_1_PMI_CAP__AUX_CURRENT__SHIFT 0x6 |
|---|
| 130722 | #define BIFPLR5_1_PMI_CAP__D1_SUPPORT__SHIFT 0x9 |
|---|
| 130723 | #define BIFPLR5_1_PMI_CAP__D2_SUPPORT__SHIFT 0xa |
|---|
| 130724 | #define BIFPLR5_1_PMI_CAP__PME_SUPPORT__SHIFT 0xb |
|---|
| 130725 | #define BIFPLR5_1_PMI_CAP__VERSION_MASK 0x0007L |
|---|
| 130726 | #define BIFPLR5_1_PMI_CAP__PME_CLOCK_MASK 0x0008L |
|---|
| 130727 | #define BIFPLR5_1_PMI_CAP__IMMEDIATE_READINESS_ON_RETURN_TO_D0_MASK 0x0010L |
|---|
| 130728 | #define BIFPLR5_1_PMI_CAP__DEV_SPECIFIC_INIT_MASK 0x0020L |
|---|
| 130729 | #define BIFPLR5_1_PMI_CAP__AUX_CURRENT_MASK 0x01C0L |
|---|
| 130730 | #define BIFPLR5_1_PMI_CAP__D1_SUPPORT_MASK 0x0200L |
|---|
| 130731 | #define BIFPLR5_1_PMI_CAP__D2_SUPPORT_MASK 0x0400L |
|---|
| 130732 | #define BIFPLR5_1_PMI_CAP__PME_SUPPORT_MASK 0xF800L |
|---|
| 130733 | //BIFPLR5_1_PMI_STATUS_CNTL |
|---|
| 130734 | #define BIFPLR5_1_PMI_STATUS_CNTL__POWER_STATE__SHIFT 0x0 |
|---|
| 130735 | #define BIFPLR5_1_PMI_STATUS_CNTL__NO_SOFT_RESET__SHIFT 0x3 |
|---|
| 130736 | #define BIFPLR5_1_PMI_STATUS_CNTL__PME_EN__SHIFT 0x8 |
|---|
| 130737 | #define BIFPLR5_1_PMI_STATUS_CNTL__DATA_SELECT__SHIFT 0x9 |
|---|
| 130738 | #define BIFPLR5_1_PMI_STATUS_CNTL__DATA_SCALE__SHIFT 0xd |
|---|
| 130739 | #define BIFPLR5_1_PMI_STATUS_CNTL__PME_STATUS__SHIFT 0xf |
|---|
| 130740 | #define BIFPLR5_1_PMI_STATUS_CNTL__B2_B3_SUPPORT__SHIFT 0x16 |
|---|
| 130741 | #define BIFPLR5_1_PMI_STATUS_CNTL__BUS_PWR_EN__SHIFT 0x17 |
|---|
| 130742 | #define BIFPLR5_1_PMI_STATUS_CNTL__PMI_DATA__SHIFT 0x18 |
|---|
| 130743 | #define BIFPLR5_1_PMI_STATUS_CNTL__POWER_STATE_MASK 0x00000003L |
|---|
| 130744 | #define BIFPLR5_1_PMI_STATUS_CNTL__NO_SOFT_RESET_MASK 0x00000008L |
|---|
| 130745 | #define BIFPLR5_1_PMI_STATUS_CNTL__PME_EN_MASK 0x00000100L |
|---|
| 130746 | #define BIFPLR5_1_PMI_STATUS_CNTL__DATA_SELECT_MASK 0x00001E00L |
|---|
| 130747 | #define BIFPLR5_1_PMI_STATUS_CNTL__DATA_SCALE_MASK 0x00006000L |
|---|
| 130748 | #define BIFPLR5_1_PMI_STATUS_CNTL__PME_STATUS_MASK 0x00008000L |
|---|
| 130749 | #define BIFPLR5_1_PMI_STATUS_CNTL__B2_B3_SUPPORT_MASK 0x00400000L |
|---|
| 130750 | #define BIFPLR5_1_PMI_STATUS_CNTL__BUS_PWR_EN_MASK 0x00800000L |
|---|
| 130751 | #define BIFPLR5_1_PMI_STATUS_CNTL__PMI_DATA_MASK 0xFF000000L |
|---|
| 130752 | //BIFPLR5_1_PCIE_CAP_LIST |
|---|
| 130753 | #define BIFPLR5_1_PCIE_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 130754 | #define BIFPLR5_1_PCIE_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
|---|
| 130755 | #define BIFPLR5_1_PCIE_CAP_LIST__CAP_ID_MASK 0x00FFL |
|---|
| 130756 | #define BIFPLR5_1_PCIE_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
|---|
| 130757 | //BIFPLR5_1_PCIE_CAP |
|---|
| 130758 | #define BIFPLR5_1_PCIE_CAP__VERSION__SHIFT 0x0 |
|---|
| 130759 | #define BIFPLR5_1_PCIE_CAP__DEVICE_TYPE__SHIFT 0x4 |
|---|
| 130760 | #define BIFPLR5_1_PCIE_CAP__SLOT_IMPLEMENTED__SHIFT 0x8 |
|---|
| 130761 | #define BIFPLR5_1_PCIE_CAP__INT_MESSAGE_NUM__SHIFT 0x9 |
|---|
| 130762 | #define BIFPLR5_1_PCIE_CAP__VERSION_MASK 0x000FL |
|---|
| 130763 | #define BIFPLR5_1_PCIE_CAP__DEVICE_TYPE_MASK 0x00F0L |
|---|
| 130764 | #define BIFPLR5_1_PCIE_CAP__SLOT_IMPLEMENTED_MASK 0x0100L |
|---|
| 130765 | #define BIFPLR5_1_PCIE_CAP__INT_MESSAGE_NUM_MASK 0x3E00L |
|---|
| 130766 | //BIFPLR5_1_DEVICE_CAP |
|---|
| 130767 | #define BIFPLR5_1_DEVICE_CAP__MAX_PAYLOAD_SUPPORT__SHIFT 0x0 |
|---|
| 130768 | #define BIFPLR5_1_DEVICE_CAP__PHANTOM_FUNC__SHIFT 0x3 |
|---|
| 130769 | #define BIFPLR5_1_DEVICE_CAP__EXTENDED_TAG__SHIFT 0x5 |
|---|
| 130770 | #define BIFPLR5_1_DEVICE_CAP__L0S_ACCEPTABLE_LATENCY__SHIFT 0x6 |
|---|
| 130771 | #define BIFPLR5_1_DEVICE_CAP__L1_ACCEPTABLE_LATENCY__SHIFT 0x9 |
|---|
| 130772 | #define BIFPLR5_1_DEVICE_CAP__ROLE_BASED_ERR_REPORTING__SHIFT 0xf |
|---|
| 130773 | #define BIFPLR5_1_DEVICE_CAP__ERR_COR_SUBCLASS_CAPABLE__SHIFT 0x10 |
|---|
| 130774 | #define BIFPLR5_1_DEVICE_CAP__CAPTURED_SLOT_POWER_LIMIT__SHIFT 0x12 |
|---|
| 130775 | #define BIFPLR5_1_DEVICE_CAP__CAPTURED_SLOT_POWER_SCALE__SHIFT 0x1a |
|---|
| 130776 | #define BIFPLR5_1_DEVICE_CAP__FLR_CAPABLE__SHIFT 0x1c |
|---|
| 130777 | #define BIFPLR5_1_DEVICE_CAP__MAX_PAYLOAD_SUPPORT_MASK 0x00000007L |
|---|
| 130778 | #define BIFPLR5_1_DEVICE_CAP__PHANTOM_FUNC_MASK 0x00000018L |
|---|
| 130779 | #define BIFPLR5_1_DEVICE_CAP__EXTENDED_TAG_MASK 0x00000020L |
|---|
| 130780 | #define BIFPLR5_1_DEVICE_CAP__L0S_ACCEPTABLE_LATENCY_MASK 0x000001C0L |
|---|
| 130781 | #define BIFPLR5_1_DEVICE_CAP__L1_ACCEPTABLE_LATENCY_MASK 0x00000E00L |
|---|
| 130782 | #define BIFPLR5_1_DEVICE_CAP__ROLE_BASED_ERR_REPORTING_MASK 0x00008000L |
|---|
| 130783 | #define BIFPLR5_1_DEVICE_CAP__ERR_COR_SUBCLASS_CAPABLE_MASK 0x00010000L |
|---|
| 130784 | #define BIFPLR5_1_DEVICE_CAP__CAPTURED_SLOT_POWER_LIMIT_MASK 0x03FC0000L |
|---|
| 130785 | #define BIFPLR5_1_DEVICE_CAP__CAPTURED_SLOT_POWER_SCALE_MASK 0x0C000000L |
|---|
| 130786 | #define BIFPLR5_1_DEVICE_CAP__FLR_CAPABLE_MASK 0x10000000L |
|---|
| 130787 | //BIFPLR5_1_DEVICE_CNTL |
|---|
| 130788 | #define BIFPLR5_1_DEVICE_CNTL__CORR_ERR_EN__SHIFT 0x0 |
|---|
| 130789 | #define BIFPLR5_1_DEVICE_CNTL__NON_FATAL_ERR_EN__SHIFT 0x1 |
|---|
| 130790 | #define BIFPLR5_1_DEVICE_CNTL__FATAL_ERR_EN__SHIFT 0x2 |
|---|
| 130791 | #define BIFPLR5_1_DEVICE_CNTL__USR_REPORT_EN__SHIFT 0x3 |
|---|
| 130792 | #define BIFPLR5_1_DEVICE_CNTL__RELAXED_ORD_EN__SHIFT 0x4 |
|---|
| 130793 | #define BIFPLR5_1_DEVICE_CNTL__MAX_PAYLOAD_SIZE__SHIFT 0x5 |
|---|
| 130794 | #define BIFPLR5_1_DEVICE_CNTL__EXTENDED_TAG_EN__SHIFT 0x8 |
|---|
| 130795 | #define BIFPLR5_1_DEVICE_CNTL__PHANTOM_FUNC_EN__SHIFT 0x9 |
|---|
| 130796 | #define BIFPLR5_1_DEVICE_CNTL__AUX_POWER_PM_EN__SHIFT 0xa |
|---|
| 130797 | #define BIFPLR5_1_DEVICE_CNTL__NO_SNOOP_EN__SHIFT 0xb |
|---|
| 130798 | #define BIFPLR5_1_DEVICE_CNTL__MAX_READ_REQUEST_SIZE__SHIFT 0xc |
|---|
| 130799 | #define BIFPLR5_1_DEVICE_CNTL__BRIDGE_CFG_RETRY_EN__SHIFT 0xf |
|---|
| 130800 | #define BIFPLR5_1_DEVICE_CNTL__CORR_ERR_EN_MASK 0x0001L |
|---|
| 130801 | #define BIFPLR5_1_DEVICE_CNTL__NON_FATAL_ERR_EN_MASK 0x0002L |
|---|
| 130802 | #define BIFPLR5_1_DEVICE_CNTL__FATAL_ERR_EN_MASK 0x0004L |
|---|
| 130803 | #define BIFPLR5_1_DEVICE_CNTL__USR_REPORT_EN_MASK 0x0008L |
|---|
| 130804 | #define BIFPLR5_1_DEVICE_CNTL__RELAXED_ORD_EN_MASK 0x0010L |
|---|
| 130805 | #define BIFPLR5_1_DEVICE_CNTL__MAX_PAYLOAD_SIZE_MASK 0x00E0L |
|---|
| 130806 | #define BIFPLR5_1_DEVICE_CNTL__EXTENDED_TAG_EN_MASK 0x0100L |
|---|
| 130807 | #define BIFPLR5_1_DEVICE_CNTL__PHANTOM_FUNC_EN_MASK 0x0200L |
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| 130808 | #define BIFPLR5_1_DEVICE_CNTL__AUX_POWER_PM_EN_MASK 0x0400L |
|---|
| 130809 | #define BIFPLR5_1_DEVICE_CNTL__NO_SNOOP_EN_MASK 0x0800L |
|---|
| 130810 | #define BIFPLR5_1_DEVICE_CNTL__MAX_READ_REQUEST_SIZE_MASK 0x7000L |
|---|
| 130811 | #define BIFPLR5_1_DEVICE_CNTL__BRIDGE_CFG_RETRY_EN_MASK 0x8000L |
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| 130819 | #define BIFPLR5_1_DEVICE_STATUS__EMER_POWER_REDUCTION_DETECTED__SHIFT 0x6 |
|---|
| 130820 | #define BIFPLR5_1_DEVICE_STATUS__CORR_ERR_MASK 0x0001L |
|---|
| 130821 | #define BIFPLR5_1_DEVICE_STATUS__NON_FATAL_ERR_MASK 0x0002L |
|---|
| 130822 | #define BIFPLR5_1_DEVICE_STATUS__FATAL_ERR_MASK 0x0004L |
|---|
| 130823 | #define BIFPLR5_1_DEVICE_STATUS__USR_DETECTED_MASK 0x0008L |
|---|
| 130824 | #define BIFPLR5_1_DEVICE_STATUS__AUX_PWR_MASK 0x0010L |
|---|
| 130825 | #define BIFPLR5_1_DEVICE_STATUS__TRANSACTIONS_PEND_MASK 0x0020L |
|---|
| 130826 | #define BIFPLR5_1_DEVICE_STATUS__EMER_POWER_REDUCTION_DETECTED_MASK 0x0040L |
|---|
| 130827 | //BIFPLR5_1_LINK_CAP |
|---|
| 130828 | #define BIFPLR5_1_LINK_CAP__LINK_SPEED__SHIFT 0x0 |
|---|
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|---|
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|---|
| 130834 | #define BIFPLR5_1_LINK_CAP__SURPRISE_DOWN_ERR_REPORTING__SHIFT 0x13 |
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| 130837 | #define BIFPLR5_1_LINK_CAP__ASPM_OPTIONALITY_COMPLIANCE__SHIFT 0x16 |
|---|
| 130838 | #define BIFPLR5_1_LINK_CAP__PORT_NUMBER__SHIFT 0x18 |
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| 130840 | #define BIFPLR5_1_LINK_CAP__LINK_WIDTH_MASK 0x000003F0L |
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| 130841 | #define BIFPLR5_1_LINK_CAP__PM_SUPPORT_MASK 0x00000C00L |
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| 130842 | #define BIFPLR5_1_LINK_CAP__L0S_EXIT_LATENCY_MASK 0x00007000L |
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| 130843 | #define BIFPLR5_1_LINK_CAP__L1_EXIT_LATENCY_MASK 0x00038000L |
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| 130844 | #define BIFPLR5_1_LINK_CAP__CLOCK_POWER_MANAGEMENT_MASK 0x00040000L |
|---|
| 130845 | #define BIFPLR5_1_LINK_CAP__SURPRISE_DOWN_ERR_REPORTING_MASK 0x00080000L |
|---|
| 130846 | #define BIFPLR5_1_LINK_CAP__DL_ACTIVE_REPORTING_CAPABLE_MASK 0x00100000L |
|---|
| 130847 | #define BIFPLR5_1_LINK_CAP__LINK_BW_NOTIFICATION_CAP_MASK 0x00200000L |
|---|
| 130848 | #define BIFPLR5_1_LINK_CAP__ASPM_OPTIONALITY_COMPLIANCE_MASK 0x00400000L |
|---|
| 130849 | #define BIFPLR5_1_LINK_CAP__PORT_NUMBER_MASK 0xFF000000L |
|---|
| 130850 | //BIFPLR5_1_LINK_CNTL |
|---|
| 130851 | #define BIFPLR5_1_LINK_CNTL__PM_CONTROL__SHIFT 0x0 |
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| 130853 | #define BIFPLR5_1_LINK_CNTL__READ_CPL_BOUNDARY__SHIFT 0x3 |
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| 130854 | #define BIFPLR5_1_LINK_CNTL__LINK_DIS__SHIFT 0x4 |
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|---|
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|---|
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|---|
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| 130859 | #define BIFPLR5_1_LINK_CNTL__HW_AUTONOMOUS_WIDTH_DISABLE__SHIFT 0x9 |
|---|
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|---|
| 130861 | #define BIFPLR5_1_LINK_CNTL__LINK_AUTONOMOUS_BW_INT_EN__SHIFT 0xb |
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| 130862 | #define BIFPLR5_1_LINK_CNTL__DRS_SIGNALING_CONTROL__SHIFT 0xe |
|---|
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|---|
| 130864 | #define BIFPLR5_1_LINK_CNTL__PTM_PROP_DELAY_ADAPT_INTER_B_MASK 0x0004L |
|---|
| 130865 | #define BIFPLR5_1_LINK_CNTL__READ_CPL_BOUNDARY_MASK 0x0008L |
|---|
| 130866 | #define BIFPLR5_1_LINK_CNTL__LINK_DIS_MASK 0x0010L |
|---|
| 130867 | #define BIFPLR5_1_LINK_CNTL__RETRAIN_LINK_MASK 0x0020L |
|---|
| 130868 | #define BIFPLR5_1_LINK_CNTL__COMMON_CLOCK_CFG_MASK 0x0040L |
|---|
| 130869 | #define BIFPLR5_1_LINK_CNTL__EXTENDED_SYNC_MASK 0x0080L |
|---|
| 130870 | #define BIFPLR5_1_LINK_CNTL__CLOCK_POWER_MANAGEMENT_EN_MASK 0x0100L |
|---|
| 130871 | #define BIFPLR5_1_LINK_CNTL__HW_AUTONOMOUS_WIDTH_DISABLE_MASK 0x0200L |
|---|
| 130872 | #define BIFPLR5_1_LINK_CNTL__LINK_BW_MANAGEMENT_INT_EN_MASK 0x0400L |
|---|
| 130873 | #define BIFPLR5_1_LINK_CNTL__LINK_AUTONOMOUS_BW_INT_EN_MASK 0x0800L |
|---|
| 130874 | #define BIFPLR5_1_LINK_CNTL__DRS_SIGNALING_CONTROL_MASK 0xC000L |
|---|
| 130875 | //BIFPLR5_1_LINK_STATUS |
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| 130877 | #define BIFPLR5_1_LINK_STATUS__NEGOTIATED_LINK_WIDTH__SHIFT 0x4 |
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| 130878 | #define BIFPLR5_1_LINK_STATUS__LINK_TRAINING__SHIFT 0xb |
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| 130879 | #define BIFPLR5_1_LINK_STATUS__SLOT_CLOCK_CFG__SHIFT 0xc |
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| 130880 | #define BIFPLR5_1_LINK_STATUS__DL_ACTIVE__SHIFT 0xd |
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| 130881 | #define BIFPLR5_1_LINK_STATUS__LINK_BW_MANAGEMENT_STATUS__SHIFT 0xe |
|---|
| 130882 | #define BIFPLR5_1_LINK_STATUS__LINK_AUTONOMOUS_BW_STATUS__SHIFT 0xf |
|---|
| 130883 | #define BIFPLR5_1_LINK_STATUS__CURRENT_LINK_SPEED_MASK 0x000FL |
|---|
| 130884 | #define BIFPLR5_1_LINK_STATUS__NEGOTIATED_LINK_WIDTH_MASK 0x03F0L |
|---|
| 130885 | #define BIFPLR5_1_LINK_STATUS__LINK_TRAINING_MASK 0x0800L |
|---|
| 130886 | #define BIFPLR5_1_LINK_STATUS__SLOT_CLOCK_CFG_MASK 0x1000L |
|---|
| 130887 | #define BIFPLR5_1_LINK_STATUS__DL_ACTIVE_MASK 0x2000L |
|---|
| 130888 | #define BIFPLR5_1_LINK_STATUS__LINK_BW_MANAGEMENT_STATUS_MASK 0x4000L |
|---|
| 130889 | #define BIFPLR5_1_LINK_STATUS__LINK_AUTONOMOUS_BW_STATUS_MASK 0x8000L |
|---|
| 130890 | //BIFPLR5_1_SLOT_CAP |
|---|
| 130891 | #define BIFPLR5_1_SLOT_CAP__ATTN_BUTTON_PRESENT__SHIFT 0x0 |
|---|
| 130892 | #define BIFPLR5_1_SLOT_CAP__PWR_CONTROLLER_PRESENT__SHIFT 0x1 |
|---|
| 130893 | #define BIFPLR5_1_SLOT_CAP__MRL_SENSOR_PRESENT__SHIFT 0x2 |
|---|
| 130894 | #define BIFPLR5_1_SLOT_CAP__ATTN_INDICATOR_PRESENT__SHIFT 0x3 |
|---|
| 130895 | #define BIFPLR5_1_SLOT_CAP__PWR_INDICATOR_PRESENT__SHIFT 0x4 |
|---|
| 130896 | #define BIFPLR5_1_SLOT_CAP__HOTPLUG_SURPRISE__SHIFT 0x5 |
|---|
| 130897 | #define BIFPLR5_1_SLOT_CAP__HOTPLUG_CAPABLE__SHIFT 0x6 |
|---|
| 130898 | #define BIFPLR5_1_SLOT_CAP__SLOT_PWR_LIMIT_VALUE__SHIFT 0x7 |
|---|
| 130899 | #define BIFPLR5_1_SLOT_CAP__SLOT_PWR_LIMIT_SCALE__SHIFT 0xf |
|---|
| 130900 | #define BIFPLR5_1_SLOT_CAP__ELECTROMECH_INTERLOCK_PRESENT__SHIFT 0x11 |
|---|
| 130901 | #define BIFPLR5_1_SLOT_CAP__NO_COMMAND_COMPLETED_SUPPORTED__SHIFT 0x12 |
|---|
| 130902 | #define BIFPLR5_1_SLOT_CAP__PHYSICAL_SLOT_NUM__SHIFT 0x13 |
|---|
| 130903 | #define BIFPLR5_1_SLOT_CAP__ATTN_BUTTON_PRESENT_MASK 0x00000001L |
|---|
| 130904 | #define BIFPLR5_1_SLOT_CAP__PWR_CONTROLLER_PRESENT_MASK 0x00000002L |
|---|
| 130905 | #define BIFPLR5_1_SLOT_CAP__MRL_SENSOR_PRESENT_MASK 0x00000004L |
|---|
| 130906 | #define BIFPLR5_1_SLOT_CAP__ATTN_INDICATOR_PRESENT_MASK 0x00000008L |
|---|
| 130907 | #define BIFPLR5_1_SLOT_CAP__PWR_INDICATOR_PRESENT_MASK 0x00000010L |
|---|
| 130908 | #define BIFPLR5_1_SLOT_CAP__HOTPLUG_SURPRISE_MASK 0x00000020L |
|---|
| 130909 | #define BIFPLR5_1_SLOT_CAP__HOTPLUG_CAPABLE_MASK 0x00000040L |
|---|
| 130910 | #define BIFPLR5_1_SLOT_CAP__SLOT_PWR_LIMIT_VALUE_MASK 0x00007F80L |
|---|
| 130911 | #define BIFPLR5_1_SLOT_CAP__SLOT_PWR_LIMIT_SCALE_MASK 0x00018000L |
|---|
| 130912 | #define BIFPLR5_1_SLOT_CAP__ELECTROMECH_INTERLOCK_PRESENT_MASK 0x00020000L |
|---|
| 130913 | #define BIFPLR5_1_SLOT_CAP__NO_COMMAND_COMPLETED_SUPPORTED_MASK 0x00040000L |
|---|
| 130914 | #define BIFPLR5_1_SLOT_CAP__PHYSICAL_SLOT_NUM_MASK 0xFFF80000L |
|---|
| 130915 | //BIFPLR5_1_SLOT_CNTL |
|---|
| 130916 | #define BIFPLR5_1_SLOT_CNTL__ATTN_BUTTON_PRESSED_EN__SHIFT 0x0 |
|---|
| 130917 | #define BIFPLR5_1_SLOT_CNTL__PWR_FAULT_DETECTED_EN__SHIFT 0x1 |
|---|
| 130918 | #define BIFPLR5_1_SLOT_CNTL__MRL_SENSOR_CHANGED_EN__SHIFT 0x2 |
|---|
| 130919 | #define BIFPLR5_1_SLOT_CNTL__PRESENCE_DETECT_CHANGED_EN__SHIFT 0x3 |
|---|
| 130920 | #define BIFPLR5_1_SLOT_CNTL__COMMAND_COMPLETED_INTR_EN__SHIFT 0x4 |
|---|
| 130921 | #define BIFPLR5_1_SLOT_CNTL__HOTPLUG_INTR_EN__SHIFT 0x5 |
|---|
| 130922 | #define BIFPLR5_1_SLOT_CNTL__ATTN_INDICATOR_CNTL__SHIFT 0x6 |
|---|
| 130923 | #define BIFPLR5_1_SLOT_CNTL__PWR_INDICATOR_CNTL__SHIFT 0x8 |
|---|
| 130924 | #define BIFPLR5_1_SLOT_CNTL__PWR_CONTROLLER_CNTL__SHIFT 0xa |
|---|
| 130925 | #define BIFPLR5_1_SLOT_CNTL__ELECTROMECH_INTERLOCK_CNTL__SHIFT 0xb |
|---|
| 130926 | #define BIFPLR5_1_SLOT_CNTL__DL_STATE_CHANGED_EN__SHIFT 0xc |
|---|
| 130927 | #define BIFPLR5_1_SLOT_CNTL__AUTO_SLOT_PWR_LIMIT_DISABLE__SHIFT 0xd |
|---|
| 130928 | #define BIFPLR5_1_SLOT_CNTL__INBAND_PD_DISABLE__SHIFT 0xe |
|---|
| 130929 | #define BIFPLR5_1_SLOT_CNTL__ATTN_BUTTON_PRESSED_EN_MASK 0x0001L |
|---|
| 130930 | #define BIFPLR5_1_SLOT_CNTL__PWR_FAULT_DETECTED_EN_MASK 0x0002L |
|---|
| 130931 | #define BIFPLR5_1_SLOT_CNTL__MRL_SENSOR_CHANGED_EN_MASK 0x0004L |
|---|
| 130932 | #define BIFPLR5_1_SLOT_CNTL__PRESENCE_DETECT_CHANGED_EN_MASK 0x0008L |
|---|
| 130933 | #define BIFPLR5_1_SLOT_CNTL__COMMAND_COMPLETED_INTR_EN_MASK 0x0010L |
|---|
| 130934 | #define BIFPLR5_1_SLOT_CNTL__HOTPLUG_INTR_EN_MASK 0x0020L |
|---|
| 130935 | #define BIFPLR5_1_SLOT_CNTL__ATTN_INDICATOR_CNTL_MASK 0x00C0L |
|---|
| 130936 | #define BIFPLR5_1_SLOT_CNTL__PWR_INDICATOR_CNTL_MASK 0x0300L |
|---|
| 130937 | #define BIFPLR5_1_SLOT_CNTL__PWR_CONTROLLER_CNTL_MASK 0x0400L |
|---|
| 130938 | #define BIFPLR5_1_SLOT_CNTL__ELECTROMECH_INTERLOCK_CNTL_MASK 0x0800L |
|---|
| 130939 | #define BIFPLR5_1_SLOT_CNTL__DL_STATE_CHANGED_EN_MASK 0x1000L |
|---|
| 130940 | #define BIFPLR5_1_SLOT_CNTL__AUTO_SLOT_PWR_LIMIT_DISABLE_MASK 0x2000L |
|---|
| 130941 | #define BIFPLR5_1_SLOT_CNTL__INBAND_PD_DISABLE_MASK 0x4000L |
|---|
| 130942 | //BIFPLR5_1_SLOT_STATUS |
|---|
| 130943 | #define BIFPLR5_1_SLOT_STATUS__ATTN_BUTTON_PRESSED__SHIFT 0x0 |
|---|
| 130944 | #define BIFPLR5_1_SLOT_STATUS__PWR_FAULT_DETECTED__SHIFT 0x1 |
|---|
| 130945 | #define BIFPLR5_1_SLOT_STATUS__MRL_SENSOR_CHANGED__SHIFT 0x2 |
|---|
| 130946 | #define BIFPLR5_1_SLOT_STATUS__PRESENCE_DETECT_CHANGED__SHIFT 0x3 |
|---|
| 130947 | #define BIFPLR5_1_SLOT_STATUS__COMMAND_COMPLETED__SHIFT 0x4 |
|---|
| 130948 | #define BIFPLR5_1_SLOT_STATUS__MRL_SENSOR_STATE__SHIFT 0x5 |
|---|
| 130949 | #define BIFPLR5_1_SLOT_STATUS__PRESENCE_DETECT_STATE__SHIFT 0x6 |
|---|
| 130950 | #define BIFPLR5_1_SLOT_STATUS__ELECTROMECH_INTERLOCK_STATUS__SHIFT 0x7 |
|---|
| 130951 | #define BIFPLR5_1_SLOT_STATUS__DL_STATE_CHANGED__SHIFT 0x8 |
|---|
| 130952 | #define BIFPLR5_1_SLOT_STATUS__ATTN_BUTTON_PRESSED_MASK 0x0001L |
|---|
| 130953 | #define BIFPLR5_1_SLOT_STATUS__PWR_FAULT_DETECTED_MASK 0x0002L |
|---|
| 130954 | #define BIFPLR5_1_SLOT_STATUS__MRL_SENSOR_CHANGED_MASK 0x0004L |
|---|
| 130955 | #define BIFPLR5_1_SLOT_STATUS__PRESENCE_DETECT_CHANGED_MASK 0x0008L |
|---|
| 130956 | #define BIFPLR5_1_SLOT_STATUS__COMMAND_COMPLETED_MASK 0x0010L |
|---|
| 130957 | #define BIFPLR5_1_SLOT_STATUS__MRL_SENSOR_STATE_MASK 0x0020L |
|---|
| 130958 | #define BIFPLR5_1_SLOT_STATUS__PRESENCE_DETECT_STATE_MASK 0x0040L |
|---|
| 130959 | #define BIFPLR5_1_SLOT_STATUS__ELECTROMECH_INTERLOCK_STATUS_MASK 0x0080L |
|---|
| 130960 | #define BIFPLR5_1_SLOT_STATUS__DL_STATE_CHANGED_MASK 0x0100L |
|---|
| 130961 | //BIFPLR5_1_ROOT_CNTL |
|---|
| 130962 | #define BIFPLR5_1_ROOT_CNTL__SERR_ON_CORR_ERR_EN__SHIFT 0x0 |
|---|
| 130963 | #define BIFPLR5_1_ROOT_CNTL__SERR_ON_NONFATAL_ERR_EN__SHIFT 0x1 |
|---|
| 130964 | #define BIFPLR5_1_ROOT_CNTL__SERR_ON_FATAL_ERR_EN__SHIFT 0x2 |
|---|
| 130965 | #define BIFPLR5_1_ROOT_CNTL__PM_INTERRUPT_EN__SHIFT 0x3 |
|---|
| 130966 | #define BIFPLR5_1_ROOT_CNTL__CRS_SOFTWARE_VISIBILITY_EN__SHIFT 0x4 |
|---|
| 130967 | #define BIFPLR5_1_ROOT_CNTL__SERR_ON_CORR_ERR_EN_MASK 0x0001L |
|---|
| 130968 | #define BIFPLR5_1_ROOT_CNTL__SERR_ON_NONFATAL_ERR_EN_MASK 0x0002L |
|---|
| 130969 | #define BIFPLR5_1_ROOT_CNTL__SERR_ON_FATAL_ERR_EN_MASK 0x0004L |
|---|
| 130970 | #define BIFPLR5_1_ROOT_CNTL__PM_INTERRUPT_EN_MASK 0x0008L |
|---|
| 130971 | #define BIFPLR5_1_ROOT_CNTL__CRS_SOFTWARE_VISIBILITY_EN_MASK 0x0010L |
|---|
| 130972 | //BIFPLR5_1_ROOT_CAP |
|---|
| 130973 | #define BIFPLR5_1_ROOT_CAP__CRS_SOFTWARE_VISIBILITY__SHIFT 0x0 |
|---|
| 130974 | #define BIFPLR5_1_ROOT_CAP__CRS_SOFTWARE_VISIBILITY_MASK 0x0001L |
|---|
| 130975 | //BIFPLR5_1_ROOT_STATUS |
|---|
| 130976 | #define BIFPLR5_1_ROOT_STATUS__PME_REQUESTOR_ID__SHIFT 0x0 |
|---|
| 130977 | #define BIFPLR5_1_ROOT_STATUS__PME_STATUS__SHIFT 0x10 |
|---|
| 130978 | #define BIFPLR5_1_ROOT_STATUS__PME_PENDING__SHIFT 0x11 |
|---|
| 130979 | #define BIFPLR5_1_ROOT_STATUS__PME_REQUESTOR_ID_MASK 0x0000FFFFL |
|---|
| 130980 | #define BIFPLR5_1_ROOT_STATUS__PME_STATUS_MASK 0x00010000L |
|---|
| 130981 | #define BIFPLR5_1_ROOT_STATUS__PME_PENDING_MASK 0x00020000L |
|---|
| 130982 | //BIFPLR5_1_DEVICE_CAP2 |
|---|
| 130983 | #define BIFPLR5_1_DEVICE_CAP2__CPL_TIMEOUT_RANGE_SUPPORTED__SHIFT 0x0 |
|---|
| 130984 | #define BIFPLR5_1_DEVICE_CAP2__CPL_TIMEOUT_DIS_SUPPORTED__SHIFT 0x4 |
|---|
| 130985 | #define BIFPLR5_1_DEVICE_CAP2__ARI_FORWARDING_SUPPORTED__SHIFT 0x5 |
|---|
| 130986 | #define BIFPLR5_1_DEVICE_CAP2__ATOMICOP_ROUTING_SUPPORTED__SHIFT 0x6 |
|---|
| 130987 | #define BIFPLR5_1_DEVICE_CAP2__ATOMICOP_32CMPLT_SUPPORTED__SHIFT 0x7 |
|---|
| 130988 | #define BIFPLR5_1_DEVICE_CAP2__ATOMICOP_64CMPLT_SUPPORTED__SHIFT 0x8 |
|---|
| 130989 | #define BIFPLR5_1_DEVICE_CAP2__CAS128_CMPLT_SUPPORTED__SHIFT 0x9 |
|---|
| 130990 | #define BIFPLR5_1_DEVICE_CAP2__NO_RO_ENABLED_P2P_PASSING__SHIFT 0xa |
|---|
| 130991 | #define BIFPLR5_1_DEVICE_CAP2__LTR_SUPPORTED__SHIFT 0xb |
|---|
| 130992 | #define BIFPLR5_1_DEVICE_CAP2__TPH_CPLR_SUPPORTED__SHIFT 0xc |
|---|
| 130993 | #define BIFPLR5_1_DEVICE_CAP2__LN_SYSTEM_CLS__SHIFT 0xe |
|---|
| 130994 | #define BIFPLR5_1_DEVICE_CAP2__TEN_BIT_TAG_COMPLETER_SUPPORTED__SHIFT 0x10 |
|---|
| 130995 | #define BIFPLR5_1_DEVICE_CAP2__TEN_BIT_TAG_REQUESTER_SUPPORTED__SHIFT 0x11 |
|---|
| 130996 | #define BIFPLR5_1_DEVICE_CAP2__OBFF_SUPPORTED__SHIFT 0x12 |
|---|
| 130997 | #define BIFPLR5_1_DEVICE_CAP2__EXTENDED_FMT_FIELD_SUPPORTED__SHIFT 0x14 |
|---|
| 130998 | #define BIFPLR5_1_DEVICE_CAP2__END_END_TLP_PREFIX_SUPPORTED__SHIFT 0x15 |
|---|
| 130999 | #define BIFPLR5_1_DEVICE_CAP2__MAX_END_END_TLP_PREFIXES__SHIFT 0x16 |
|---|
| 131000 | #define BIFPLR5_1_DEVICE_CAP2__EMER_POWER_REDUCTION_SUPPORTED__SHIFT 0x18 |
|---|
| 131001 | #define BIFPLR5_1_DEVICE_CAP2__EMER_POWER_REDUCTION_INIT_REQ__SHIFT 0x1a |
|---|
| 131002 | #define BIFPLR5_1_DEVICE_CAP2__FRS_SUPPORTED__SHIFT 0x1f |
|---|
| 131003 | #define BIFPLR5_1_DEVICE_CAP2__CPL_TIMEOUT_RANGE_SUPPORTED_MASK 0x0000000FL |
|---|
| 131004 | #define BIFPLR5_1_DEVICE_CAP2__CPL_TIMEOUT_DIS_SUPPORTED_MASK 0x00000010L |
|---|
| 131005 | #define BIFPLR5_1_DEVICE_CAP2__ARI_FORWARDING_SUPPORTED_MASK 0x00000020L |
|---|
| 131006 | #define BIFPLR5_1_DEVICE_CAP2__ATOMICOP_ROUTING_SUPPORTED_MASK 0x00000040L |
|---|
| 131007 | #define BIFPLR5_1_DEVICE_CAP2__ATOMICOP_32CMPLT_SUPPORTED_MASK 0x00000080L |
|---|
| 131008 | #define BIFPLR5_1_DEVICE_CAP2__ATOMICOP_64CMPLT_SUPPORTED_MASK 0x00000100L |
|---|
| 131009 | #define BIFPLR5_1_DEVICE_CAP2__CAS128_CMPLT_SUPPORTED_MASK 0x00000200L |
|---|
| 131010 | #define BIFPLR5_1_DEVICE_CAP2__NO_RO_ENABLED_P2P_PASSING_MASK 0x00000400L |
|---|
| 131011 | #define BIFPLR5_1_DEVICE_CAP2__LTR_SUPPORTED_MASK 0x00000800L |
|---|
| 131012 | #define BIFPLR5_1_DEVICE_CAP2__TPH_CPLR_SUPPORTED_MASK 0x00003000L |
|---|
| 131013 | #define BIFPLR5_1_DEVICE_CAP2__LN_SYSTEM_CLS_MASK 0x0000C000L |
|---|
| 131014 | #define BIFPLR5_1_DEVICE_CAP2__TEN_BIT_TAG_COMPLETER_SUPPORTED_MASK 0x00010000L |
|---|
| 131015 | #define BIFPLR5_1_DEVICE_CAP2__TEN_BIT_TAG_REQUESTER_SUPPORTED_MASK 0x00020000L |
|---|
| 131016 | #define BIFPLR5_1_DEVICE_CAP2__OBFF_SUPPORTED_MASK 0x000C0000L |
|---|
| 131017 | #define BIFPLR5_1_DEVICE_CAP2__EXTENDED_FMT_FIELD_SUPPORTED_MASK 0x00100000L |
|---|
| 131018 | #define BIFPLR5_1_DEVICE_CAP2__END_END_TLP_PREFIX_SUPPORTED_MASK 0x00200000L |
|---|
| 131019 | #define BIFPLR5_1_DEVICE_CAP2__MAX_END_END_TLP_PREFIXES_MASK 0x00C00000L |
|---|
| 131020 | #define BIFPLR5_1_DEVICE_CAP2__EMER_POWER_REDUCTION_SUPPORTED_MASK 0x03000000L |
|---|
| 131021 | #define BIFPLR5_1_DEVICE_CAP2__EMER_POWER_REDUCTION_INIT_REQ_MASK 0x04000000L |
|---|
| 131022 | #define BIFPLR5_1_DEVICE_CAP2__FRS_SUPPORTED_MASK 0x80000000L |
|---|
| 131023 | //BIFPLR5_1_DEVICE_CNTL2 |
|---|
| 131024 | #define BIFPLR5_1_DEVICE_CNTL2__CPL_TIMEOUT_VALUE__SHIFT 0x0 |
|---|
| 131025 | #define BIFPLR5_1_DEVICE_CNTL2__CPL_TIMEOUT_DIS__SHIFT 0x4 |
|---|
| 131026 | #define BIFPLR5_1_DEVICE_CNTL2__ARI_FORWARDING_EN__SHIFT 0x5 |
|---|
| 131027 | #define BIFPLR5_1_DEVICE_CNTL2__ATOMICOP_REQUEST_EN__SHIFT 0x6 |
|---|
| 131028 | #define BIFPLR5_1_DEVICE_CNTL2__ATOMICOP_EGRESS_BLOCKING__SHIFT 0x7 |
|---|
| 131029 | #define BIFPLR5_1_DEVICE_CNTL2__IDO_REQUEST_ENABLE__SHIFT 0x8 |
|---|
| 131030 | #define BIFPLR5_1_DEVICE_CNTL2__IDO_COMPLETION_ENABLE__SHIFT 0x9 |
|---|
| 131031 | #define BIFPLR5_1_DEVICE_CNTL2__LTR_EN__SHIFT 0xa |
|---|
| 131032 | #define BIFPLR5_1_DEVICE_CNTL2__EMER_POWER_REDUCTION_REQUEST__SHIFT 0xb |
|---|
| 131033 | #define BIFPLR5_1_DEVICE_CNTL2__TEN_BIT_TAG_REQUESTER_ENABLE__SHIFT 0xc |
|---|
| 131034 | #define BIFPLR5_1_DEVICE_CNTL2__OBFF_EN__SHIFT 0xd |
|---|
| 131035 | #define BIFPLR5_1_DEVICE_CNTL2__END_END_TLP_PREFIX_BLOCKING__SHIFT 0xf |
|---|
| 131036 | #define BIFPLR5_1_DEVICE_CNTL2__CPL_TIMEOUT_VALUE_MASK 0x000FL |
|---|
| 131037 | #define BIFPLR5_1_DEVICE_CNTL2__CPL_TIMEOUT_DIS_MASK 0x0010L |
|---|
| 131038 | #define BIFPLR5_1_DEVICE_CNTL2__ARI_FORWARDING_EN_MASK 0x0020L |
|---|
| 131039 | #define BIFPLR5_1_DEVICE_CNTL2__ATOMICOP_REQUEST_EN_MASK 0x0040L |
|---|
| 131040 | #define BIFPLR5_1_DEVICE_CNTL2__ATOMICOP_EGRESS_BLOCKING_MASK 0x0080L |
|---|
| 131041 | #define BIFPLR5_1_DEVICE_CNTL2__IDO_REQUEST_ENABLE_MASK 0x0100L |
|---|
| 131042 | #define BIFPLR5_1_DEVICE_CNTL2__IDO_COMPLETION_ENABLE_MASK 0x0200L |
|---|
| 131043 | #define BIFPLR5_1_DEVICE_CNTL2__LTR_EN_MASK 0x0400L |
|---|
| 131044 | #define BIFPLR5_1_DEVICE_CNTL2__EMER_POWER_REDUCTION_REQUEST_MASK 0x0800L |
|---|
| 131045 | #define BIFPLR5_1_DEVICE_CNTL2__TEN_BIT_TAG_REQUESTER_ENABLE_MASK 0x1000L |
|---|
| 131046 | #define BIFPLR5_1_DEVICE_CNTL2__OBFF_EN_MASK 0x6000L |
|---|
| 131047 | #define BIFPLR5_1_DEVICE_CNTL2__END_END_TLP_PREFIX_BLOCKING_MASK 0x8000L |
|---|
| 131048 | //BIFPLR5_1_DEVICE_STATUS2 |
|---|
| 131049 | #define BIFPLR5_1_DEVICE_STATUS2__RESERVED__SHIFT 0x0 |
|---|
| 131050 | #define BIFPLR5_1_DEVICE_STATUS2__RESERVED_MASK 0xFFFFL |
|---|
| 131051 | //BIFPLR5_1_LINK_CAP2 |
|---|
| 131052 | #define BIFPLR5_1_LINK_CAP2__SUPPORTED_LINK_SPEED__SHIFT 0x1 |
|---|
| 131053 | #define BIFPLR5_1_LINK_CAP2__CROSSLINK_SUPPORTED__SHIFT 0x8 |
|---|
| 131054 | #define BIFPLR5_1_LINK_CAP2__LOWER_SKP_OS_GEN_SUPPORT__SHIFT 0x9 |
|---|
| 131055 | #define BIFPLR5_1_LINK_CAP2__LOWER_SKP_OS_RCV_SUPPORT__SHIFT 0x10 |
|---|
| 131056 | #define BIFPLR5_1_LINK_CAP2__RTM1_PRESENCE_DET_SUPPORT__SHIFT 0x17 |
|---|
| 131057 | #define BIFPLR5_1_LINK_CAP2__RTM2_PRESENCE_DET_SUPPORT__SHIFT 0x18 |
|---|
| 131058 | #define BIFPLR5_1_LINK_CAP2__DRS_SUPPORTED__SHIFT 0x1f |
|---|
| 131059 | #define BIFPLR5_1_LINK_CAP2__SUPPORTED_LINK_SPEED_MASK 0x000000FEL |
|---|
| 131060 | #define BIFPLR5_1_LINK_CAP2__CROSSLINK_SUPPORTED_MASK 0x00000100L |
|---|
| 131061 | #define BIFPLR5_1_LINK_CAP2__LOWER_SKP_OS_GEN_SUPPORT_MASK 0x0000FE00L |
|---|
| 131062 | #define BIFPLR5_1_LINK_CAP2__LOWER_SKP_OS_RCV_SUPPORT_MASK 0x007F0000L |
|---|
| 131063 | #define BIFPLR5_1_LINK_CAP2__RTM1_PRESENCE_DET_SUPPORT_MASK 0x00800000L |
|---|
| 131064 | #define BIFPLR5_1_LINK_CAP2__RTM2_PRESENCE_DET_SUPPORT_MASK 0x01000000L |
|---|
| 131065 | #define BIFPLR5_1_LINK_CAP2__DRS_SUPPORTED_MASK 0x80000000L |
|---|
| 131066 | //BIFPLR5_1_LINK_CNTL2 |
|---|
| 131067 | #define BIFPLR5_1_LINK_CNTL2__TARGET_LINK_SPEED__SHIFT 0x0 |
|---|
| 131068 | #define BIFPLR5_1_LINK_CNTL2__ENTER_COMPLIANCE__SHIFT 0x4 |
|---|
| 131069 | #define BIFPLR5_1_LINK_CNTL2__HW_AUTONOMOUS_SPEED_DISABLE__SHIFT 0x5 |
|---|
| 131070 | #define BIFPLR5_1_LINK_CNTL2__SELECTABLE_DEEMPHASIS__SHIFT 0x6 |
|---|
| 131071 | #define BIFPLR5_1_LINK_CNTL2__XMIT_MARGIN__SHIFT 0x7 |
|---|
| 131072 | #define BIFPLR5_1_LINK_CNTL2__ENTER_MOD_COMPLIANCE__SHIFT 0xa |
|---|
| 131073 | #define BIFPLR5_1_LINK_CNTL2__COMPLIANCE_SOS__SHIFT 0xb |
|---|
| 131074 | #define BIFPLR5_1_LINK_CNTL2__COMPLIANCE_DEEMPHASIS__SHIFT 0xc |
|---|
| 131075 | #define BIFPLR5_1_LINK_CNTL2__TARGET_LINK_SPEED_MASK 0x000FL |
|---|
| 131076 | #define BIFPLR5_1_LINK_CNTL2__ENTER_COMPLIANCE_MASK 0x0010L |
|---|
| 131077 | #define BIFPLR5_1_LINK_CNTL2__HW_AUTONOMOUS_SPEED_DISABLE_MASK 0x0020L |
|---|
| 131078 | #define BIFPLR5_1_LINK_CNTL2__SELECTABLE_DEEMPHASIS_MASK 0x0040L |
|---|
| 131079 | #define BIFPLR5_1_LINK_CNTL2__XMIT_MARGIN_MASK 0x0380L |
|---|
| 131080 | #define BIFPLR5_1_LINK_CNTL2__ENTER_MOD_COMPLIANCE_MASK 0x0400L |
|---|
| 131081 | #define BIFPLR5_1_LINK_CNTL2__COMPLIANCE_SOS_MASK 0x0800L |
|---|
| 131082 | #define BIFPLR5_1_LINK_CNTL2__COMPLIANCE_DEEMPHASIS_MASK 0xF000L |
|---|
| 131083 | //BIFPLR5_1_LINK_STATUS2 |
|---|
| 131084 | #define BIFPLR5_1_LINK_STATUS2__CUR_DEEMPHASIS_LEVEL__SHIFT 0x0 |
|---|
| 131085 | #define BIFPLR5_1_LINK_STATUS2__EQUALIZATION_COMPLETE_8GT__SHIFT 0x1 |
|---|
| 131086 | #define BIFPLR5_1_LINK_STATUS2__EQUALIZATION_PHASE1_SUCCESS_8GT__SHIFT 0x2 |
|---|
| 131087 | #define BIFPLR5_1_LINK_STATUS2__EQUALIZATION_PHASE2_SUCCESS_8GT__SHIFT 0x3 |
|---|
| 131088 | #define BIFPLR5_1_LINK_STATUS2__EQUALIZATION_PHASE3_SUCCESS_8GT__SHIFT 0x4 |
|---|
| 131089 | #define BIFPLR5_1_LINK_STATUS2__LINK_EQUALIZATION_REQUEST_8GT__SHIFT 0x5 |
|---|
| 131090 | #define BIFPLR5_1_LINK_STATUS2__RTM1_PRESENCE_DET__SHIFT 0x6 |
|---|
| 131091 | #define BIFPLR5_1_LINK_STATUS2__RTM2_PRESENCE_DET__SHIFT 0x7 |
|---|
| 131092 | #define BIFPLR5_1_LINK_STATUS2__CROSSLINK_RESOLUTION__SHIFT 0x8 |
|---|
| 131093 | #define BIFPLR5_1_LINK_STATUS2__DOWNSTREAM_COMPONENT_PRESENCE__SHIFT 0xc |
|---|
| 131094 | #define BIFPLR5_1_LINK_STATUS2__DRS_MESSAGE_RECEIVED__SHIFT 0xf |
|---|
| 131095 | #define BIFPLR5_1_LINK_STATUS2__CUR_DEEMPHASIS_LEVEL_MASK 0x0001L |
|---|
| 131096 | #define BIFPLR5_1_LINK_STATUS2__EQUALIZATION_COMPLETE_8GT_MASK 0x0002L |
|---|
| 131097 | #define BIFPLR5_1_LINK_STATUS2__EQUALIZATION_PHASE1_SUCCESS_8GT_MASK 0x0004L |
|---|
| 131098 | #define BIFPLR5_1_LINK_STATUS2__EQUALIZATION_PHASE2_SUCCESS_8GT_MASK 0x0008L |
|---|
| 131099 | #define BIFPLR5_1_LINK_STATUS2__EQUALIZATION_PHASE3_SUCCESS_8GT_MASK 0x0010L |
|---|
| 131100 | #define BIFPLR5_1_LINK_STATUS2__LINK_EQUALIZATION_REQUEST_8GT_MASK 0x0020L |
|---|
| 131101 | #define BIFPLR5_1_LINK_STATUS2__RTM1_PRESENCE_DET_MASK 0x0040L |
|---|
| 131102 | #define BIFPLR5_1_LINK_STATUS2__RTM2_PRESENCE_DET_MASK 0x0080L |
|---|
| 131103 | #define BIFPLR5_1_LINK_STATUS2__CROSSLINK_RESOLUTION_MASK 0x0300L |
|---|
| 131104 | #define BIFPLR5_1_LINK_STATUS2__DOWNSTREAM_COMPONENT_PRESENCE_MASK 0x7000L |
|---|
| 131105 | #define BIFPLR5_1_LINK_STATUS2__DRS_MESSAGE_RECEIVED_MASK 0x8000L |
|---|
| 131106 | //BIFPLR5_1_SLOT_CAP2 |
|---|
| 131107 | #define BIFPLR5_1_SLOT_CAP2__INBAND_PD_DISABLE_SUPPORTED__SHIFT 0x0 |
|---|
| 131108 | #define BIFPLR5_1_SLOT_CAP2__INBAND_PD_DISABLE_SUPPORTED_MASK 0x00000001L |
|---|
| 131109 | //BIFPLR5_1_SLOT_CNTL2 |
|---|
| 131110 | #define BIFPLR5_1_SLOT_CNTL2__RESERVED__SHIFT 0x0 |
|---|
| 131111 | #define BIFPLR5_1_SLOT_CNTL2__RESERVED_MASK 0xFFFFL |
|---|
| 131112 | //BIFPLR5_1_SLOT_STATUS2 |
|---|
| 131113 | #define BIFPLR5_1_SLOT_STATUS2__RESERVED__SHIFT 0x0 |
|---|
| 131114 | #define BIFPLR5_1_SLOT_STATUS2__RESERVED_MASK 0xFFFFL |
|---|
| 131115 | //BIFPLR5_1_MSI_CAP_LIST |
|---|
| 131116 | #define BIFPLR5_1_MSI_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 131117 | #define BIFPLR5_1_MSI_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
|---|
| 131118 | #define BIFPLR5_1_MSI_CAP_LIST__CAP_ID_MASK 0x00FFL |
|---|
| 131119 | #define BIFPLR5_1_MSI_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
|---|
| 131120 | //BIFPLR5_1_MSI_MSG_CNTL |
|---|
| 131121 | #define BIFPLR5_1_MSI_MSG_CNTL__MSI_EN__SHIFT 0x0 |
|---|
| 131122 | #define BIFPLR5_1_MSI_MSG_CNTL__MSI_MULTI_CAP__SHIFT 0x1 |
|---|
| 131123 | #define BIFPLR5_1_MSI_MSG_CNTL__MSI_MULTI_EN__SHIFT 0x4 |
|---|
| 131124 | #define BIFPLR5_1_MSI_MSG_CNTL__MSI_64BIT__SHIFT 0x7 |
|---|
| 131125 | #define BIFPLR5_1_MSI_MSG_CNTL__MSI_PERVECTOR_MASKING_CAP__SHIFT 0x8 |
|---|
| 131126 | #define BIFPLR5_1_MSI_MSG_CNTL__MSI_EXT_MSG_DATA_CAP__SHIFT 0x9 |
|---|
| 131127 | #define BIFPLR5_1_MSI_MSG_CNTL__MSI_EXT_MSG_DATA_EN__SHIFT 0xa |
|---|
| 131128 | #define BIFPLR5_1_MSI_MSG_CNTL__MSI_EN_MASK 0x0001L |
|---|
| 131129 | #define BIFPLR5_1_MSI_MSG_CNTL__MSI_MULTI_CAP_MASK 0x000EL |
|---|
| 131130 | #define BIFPLR5_1_MSI_MSG_CNTL__MSI_MULTI_EN_MASK 0x0070L |
|---|
| 131131 | #define BIFPLR5_1_MSI_MSG_CNTL__MSI_64BIT_MASK 0x0080L |
|---|
| 131132 | #define BIFPLR5_1_MSI_MSG_CNTL__MSI_PERVECTOR_MASKING_CAP_MASK 0x0100L |
|---|
| 131133 | #define BIFPLR5_1_MSI_MSG_CNTL__MSI_EXT_MSG_DATA_CAP_MASK 0x0200L |
|---|
| 131134 | #define BIFPLR5_1_MSI_MSG_CNTL__MSI_EXT_MSG_DATA_EN_MASK 0x0400L |
|---|
| 131135 | //BIFPLR5_1_MSI_MSG_ADDR_LO |
|---|
| 131136 | #define BIFPLR5_1_MSI_MSG_ADDR_LO__MSI_MSG_ADDR_LO__SHIFT 0x2 |
|---|
| 131137 | #define BIFPLR5_1_MSI_MSG_ADDR_LO__MSI_MSG_ADDR_LO_MASK 0xFFFFFFFCL |
|---|
| 131138 | //BIFPLR5_1_MSI_MSG_ADDR_HI |
|---|
| 131139 | #define BIFPLR5_1_MSI_MSG_ADDR_HI__MSI_MSG_ADDR_HI__SHIFT 0x0 |
|---|
| 131140 | #define BIFPLR5_1_MSI_MSG_ADDR_HI__MSI_MSG_ADDR_HI_MASK 0xFFFFFFFFL |
|---|
| 131141 | //BIFPLR5_1_MSI_MSG_DATA |
|---|
| 131142 | #define BIFPLR5_1_MSI_MSG_DATA__MSI_DATA__SHIFT 0x0 |
|---|
| 131143 | #define BIFPLR5_1_MSI_MSG_DATA__MSI_EXT_DATA__SHIFT 0x10 |
|---|
| 131144 | #define BIFPLR5_1_MSI_MSG_DATA__MSI_DATA_MASK 0x0000FFFFL |
|---|
| 131145 | #define BIFPLR5_1_MSI_MSG_DATA__MSI_EXT_DATA_MASK 0xFFFF0000L |
|---|
| 131146 | //BIFPLR5_1_MSI_MSG_DATA_64 |
|---|
| 131147 | #define BIFPLR5_1_MSI_MSG_DATA_64__MSI_DATA_64__SHIFT 0x0 |
|---|
| 131148 | #define BIFPLR5_1_MSI_MSG_DATA_64__MSI_EXT_DATA_64__SHIFT 0x10 |
|---|
| 131149 | #define BIFPLR5_1_MSI_MSG_DATA_64__MSI_DATA_64_MASK 0x0000FFFFL |
|---|
| 131150 | #define BIFPLR5_1_MSI_MSG_DATA_64__MSI_EXT_DATA_64_MASK 0xFFFF0000L |
|---|
| 131151 | //BIFPLR5_1_SSID_CAP_LIST |
|---|
| 131152 | #define BIFPLR5_1_SSID_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 131153 | #define BIFPLR5_1_SSID_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
|---|
| 131154 | #define BIFPLR5_1_SSID_CAP_LIST__CAP_ID_MASK 0x00FFL |
|---|
| 131155 | #define BIFPLR5_1_SSID_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
|---|
| 131156 | //BIFPLR5_1_SSID_CAP |
|---|
| 131157 | #define BIFPLR5_1_SSID_CAP__SUBSYSTEM_VENDOR_ID__SHIFT 0x0 |
|---|
| 131158 | #define BIFPLR5_1_SSID_CAP__SUBSYSTEM_ID__SHIFT 0x10 |
|---|
| 131159 | #define BIFPLR5_1_SSID_CAP__SUBSYSTEM_VENDOR_ID_MASK 0x0000FFFFL |
|---|
| 131160 | #define BIFPLR5_1_SSID_CAP__SUBSYSTEM_ID_MASK 0xFFFF0000L |
|---|
| 131161 | //BIFPLR5_1_MSI_MAP_CAP_LIST |
|---|
| 131162 | #define BIFPLR5_1_MSI_MAP_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 131163 | #define BIFPLR5_1_MSI_MAP_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
|---|
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| 131210 | #define BIFPLR5_1_PCIE_PORT_VC_CAP_REG2__VC_ARB_CAP__SHIFT 0x0 |
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|---|
| 131213 | #define BIFPLR5_1_PCIE_PORT_VC_CAP_REG2__VC_ARB_TABLE_OFFSET_MASK 0xFF000000L |
|---|
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| 131218 | #define BIFPLR5_1_PCIE_PORT_VC_CNTL__VC_ARB_SELECT_MASK 0x000EL |
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| 131219 | //BIFPLR5_1_PCIE_PORT_VC_STATUS |
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| 131221 | #define BIFPLR5_1_PCIE_PORT_VC_STATUS__VC_ARB_TABLE_STATUS_MASK 0x0001L |
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| 131235 | #define BIFPLR5_1_PCIE_VC0_RESOURCE_CNTL__PORT_ARB_SELECT__SHIFT 0x11 |
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| 131236 | #define BIFPLR5_1_PCIE_VC0_RESOURCE_CNTL__VC_ID__SHIFT 0x18 |
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| 131237 | #define BIFPLR5_1_PCIE_VC0_RESOURCE_CNTL__VC_ENABLE__SHIFT 0x1f |
|---|
| 131238 | #define BIFPLR5_1_PCIE_VC0_RESOURCE_CNTL__TC_VC_MAP_TC0_MASK 0x00000001L |
|---|
| 131239 | #define BIFPLR5_1_PCIE_VC0_RESOURCE_CNTL__TC_VC_MAP_TC1_7_MASK 0x000000FEL |
|---|
| 131240 | #define BIFPLR5_1_PCIE_VC0_RESOURCE_CNTL__LOAD_PORT_ARB_TABLE_MASK 0x00010000L |
|---|
| 131241 | #define BIFPLR5_1_PCIE_VC0_RESOURCE_CNTL__PORT_ARB_SELECT_MASK 0x000E0000L |
|---|
| 131242 | #define BIFPLR5_1_PCIE_VC0_RESOURCE_CNTL__VC_ID_MASK 0x07000000L |
|---|
| 131243 | #define BIFPLR5_1_PCIE_VC0_RESOURCE_CNTL__VC_ENABLE_MASK 0x80000000L |
|---|
| 131244 | //BIFPLR5_1_PCIE_VC0_RESOURCE_STATUS |
|---|
| 131245 | #define BIFPLR5_1_PCIE_VC0_RESOURCE_STATUS__PORT_ARB_TABLE_STATUS__SHIFT 0x0 |
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| 131246 | #define BIFPLR5_1_PCIE_VC0_RESOURCE_STATUS__VC_NEGOTIATION_PENDING__SHIFT 0x1 |
|---|
| 131247 | #define BIFPLR5_1_PCIE_VC0_RESOURCE_STATUS__PORT_ARB_TABLE_STATUS_MASK 0x0001L |
|---|
| 131248 | #define BIFPLR5_1_PCIE_VC0_RESOURCE_STATUS__VC_NEGOTIATION_PENDING_MASK 0x0002L |
|---|
| 131249 | //BIFPLR5_1_PCIE_VC1_RESOURCE_CAP |
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| 131250 | #define BIFPLR5_1_PCIE_VC1_RESOURCE_CAP__PORT_ARB_CAP__SHIFT 0x0 |
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| 131252 | #define BIFPLR5_1_PCIE_VC1_RESOURCE_CAP__MAX_TIME_SLOTS__SHIFT 0x10 |
|---|
| 131253 | #define BIFPLR5_1_PCIE_VC1_RESOURCE_CAP__PORT_ARB_TABLE_OFFSET__SHIFT 0x18 |
|---|
| 131254 | #define BIFPLR5_1_PCIE_VC1_RESOURCE_CAP__PORT_ARB_CAP_MASK 0x000000FFL |
|---|
| 131255 | #define BIFPLR5_1_PCIE_VC1_RESOURCE_CAP__REJECT_SNOOP_TRANS_MASK 0x00008000L |
|---|
| 131256 | #define BIFPLR5_1_PCIE_VC1_RESOURCE_CAP__MAX_TIME_SLOTS_MASK 0x007F0000L |
|---|
| 131257 | #define BIFPLR5_1_PCIE_VC1_RESOURCE_CAP__PORT_ARB_TABLE_OFFSET_MASK 0xFF000000L |
|---|
| 131258 | //BIFPLR5_1_PCIE_VC1_RESOURCE_CNTL |
|---|
| 131259 | #define BIFPLR5_1_PCIE_VC1_RESOURCE_CNTL__TC_VC_MAP_TC0__SHIFT 0x0 |
|---|
| 131260 | #define BIFPLR5_1_PCIE_VC1_RESOURCE_CNTL__TC_VC_MAP_TC1_7__SHIFT 0x1 |
|---|
| 131261 | #define BIFPLR5_1_PCIE_VC1_RESOURCE_CNTL__LOAD_PORT_ARB_TABLE__SHIFT 0x10 |
|---|
| 131262 | #define BIFPLR5_1_PCIE_VC1_RESOURCE_CNTL__PORT_ARB_SELECT__SHIFT 0x11 |
|---|
| 131263 | #define BIFPLR5_1_PCIE_VC1_RESOURCE_CNTL__VC_ID__SHIFT 0x18 |
|---|
| 131264 | #define BIFPLR5_1_PCIE_VC1_RESOURCE_CNTL__VC_ENABLE__SHIFT 0x1f |
|---|
| 131265 | #define BIFPLR5_1_PCIE_VC1_RESOURCE_CNTL__TC_VC_MAP_TC0_MASK 0x00000001L |
|---|
| 131266 | #define BIFPLR5_1_PCIE_VC1_RESOURCE_CNTL__TC_VC_MAP_TC1_7_MASK 0x000000FEL |
|---|
| 131267 | #define BIFPLR5_1_PCIE_VC1_RESOURCE_CNTL__LOAD_PORT_ARB_TABLE_MASK 0x00010000L |
|---|
| 131268 | #define BIFPLR5_1_PCIE_VC1_RESOURCE_CNTL__PORT_ARB_SELECT_MASK 0x000E0000L |
|---|
| 131269 | #define BIFPLR5_1_PCIE_VC1_RESOURCE_CNTL__VC_ID_MASK 0x07000000L |
|---|
| 131270 | #define BIFPLR5_1_PCIE_VC1_RESOURCE_CNTL__VC_ENABLE_MASK 0x80000000L |
|---|
| 131271 | //BIFPLR5_1_PCIE_VC1_RESOURCE_STATUS |
|---|
| 131272 | #define BIFPLR5_1_PCIE_VC1_RESOURCE_STATUS__PORT_ARB_TABLE_STATUS__SHIFT 0x0 |
|---|
| 131273 | #define BIFPLR5_1_PCIE_VC1_RESOURCE_STATUS__VC_NEGOTIATION_PENDING__SHIFT 0x1 |
|---|
| 131274 | #define BIFPLR5_1_PCIE_VC1_RESOURCE_STATUS__PORT_ARB_TABLE_STATUS_MASK 0x0001L |
|---|
| 131275 | #define BIFPLR5_1_PCIE_VC1_RESOURCE_STATUS__VC_NEGOTIATION_PENDING_MASK 0x0002L |
|---|
| 131276 | //BIFPLR5_1_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST |
|---|
| 131277 | #define BIFPLR5_1_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 131278 | #define BIFPLR5_1_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 131279 | #define BIFPLR5_1_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 131280 | #define BIFPLR5_1_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 131281 | #define BIFPLR5_1_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 131282 | #define BIFPLR5_1_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 131283 | //BIFPLR5_1_PCIE_DEV_SERIAL_NUM_DW1 |
|---|
| 131284 | #define BIFPLR5_1_PCIE_DEV_SERIAL_NUM_DW1__SERIAL_NUMBER_LO__SHIFT 0x0 |
|---|
| 131285 | #define BIFPLR5_1_PCIE_DEV_SERIAL_NUM_DW1__SERIAL_NUMBER_LO_MASK 0xFFFFFFFFL |
|---|
| 131286 | //BIFPLR5_1_PCIE_DEV_SERIAL_NUM_DW2 |
|---|
| 131287 | #define BIFPLR5_1_PCIE_DEV_SERIAL_NUM_DW2__SERIAL_NUMBER_HI__SHIFT 0x0 |
|---|
| 131288 | #define BIFPLR5_1_PCIE_DEV_SERIAL_NUM_DW2__SERIAL_NUMBER_HI_MASK 0xFFFFFFFFL |
|---|
| 131289 | //BIFPLR5_1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST |
|---|
| 131290 | #define BIFPLR5_1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 131291 | #define BIFPLR5_1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 131292 | #define BIFPLR5_1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 131293 | #define BIFPLR5_1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 131294 | #define BIFPLR5_1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 131295 | #define BIFPLR5_1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 131296 | //BIFPLR5_1_PCIE_UNCORR_ERR_STATUS |
|---|
| 131297 | #define BIFPLR5_1_PCIE_UNCORR_ERR_STATUS__DLP_ERR_STATUS__SHIFT 0x4 |
|---|
| 131298 | #define BIFPLR5_1_PCIE_UNCORR_ERR_STATUS__SURPDN_ERR_STATUS__SHIFT 0x5 |
|---|
| 131299 | #define BIFPLR5_1_PCIE_UNCORR_ERR_STATUS__PSN_ERR_STATUS__SHIFT 0xc |
|---|
| 131300 | #define BIFPLR5_1_PCIE_UNCORR_ERR_STATUS__FC_ERR_STATUS__SHIFT 0xd |
|---|
| 131301 | #define BIFPLR5_1_PCIE_UNCORR_ERR_STATUS__CPL_TIMEOUT_STATUS__SHIFT 0xe |
|---|
| 131302 | #define BIFPLR5_1_PCIE_UNCORR_ERR_STATUS__CPL_ABORT_ERR_STATUS__SHIFT 0xf |
|---|
| 131303 | #define BIFPLR5_1_PCIE_UNCORR_ERR_STATUS__UNEXP_CPL_STATUS__SHIFT 0x10 |
|---|
| 131304 | #define BIFPLR5_1_PCIE_UNCORR_ERR_STATUS__RCV_OVFL_STATUS__SHIFT 0x11 |
|---|
| 131305 | #define BIFPLR5_1_PCIE_UNCORR_ERR_STATUS__MAL_TLP_STATUS__SHIFT 0x12 |
|---|
| 131306 | #define BIFPLR5_1_PCIE_UNCORR_ERR_STATUS__ECRC_ERR_STATUS__SHIFT 0x13 |
|---|
| 131307 | #define BIFPLR5_1_PCIE_UNCORR_ERR_STATUS__UNSUPP_REQ_ERR_STATUS__SHIFT 0x14 |
|---|
| 131308 | #define BIFPLR5_1_PCIE_UNCORR_ERR_STATUS__ACS_VIOLATION_STATUS__SHIFT 0x15 |
|---|
| 131309 | #define BIFPLR5_1_PCIE_UNCORR_ERR_STATUS__UNCORR_INT_ERR_STATUS__SHIFT 0x16 |
|---|
| 131310 | #define BIFPLR5_1_PCIE_UNCORR_ERR_STATUS__MC_BLOCKED_TLP_STATUS__SHIFT 0x17 |
|---|
| 131311 | #define BIFPLR5_1_PCIE_UNCORR_ERR_STATUS__ATOMICOP_EGRESS_BLOCKED_STATUS__SHIFT 0x18 |
|---|
| 131312 | #define BIFPLR5_1_PCIE_UNCORR_ERR_STATUS__TLP_PREFIX_BLOCKED_ERR_STATUS__SHIFT 0x19 |
|---|
| 131313 | #define BIFPLR5_1_PCIE_UNCORR_ERR_STATUS__POISONED_TLP_EGRESS_BLOCKED_STATUS__SHIFT 0x1a |
|---|
| 131314 | #define BIFPLR5_1_PCIE_UNCORR_ERR_STATUS__DLP_ERR_STATUS_MASK 0x00000010L |
|---|
| 131315 | #define BIFPLR5_1_PCIE_UNCORR_ERR_STATUS__SURPDN_ERR_STATUS_MASK 0x00000020L |
|---|
| 131316 | #define BIFPLR5_1_PCIE_UNCORR_ERR_STATUS__PSN_ERR_STATUS_MASK 0x00001000L |
|---|
| 131317 | #define BIFPLR5_1_PCIE_UNCORR_ERR_STATUS__FC_ERR_STATUS_MASK 0x00002000L |
|---|
| 131318 | #define BIFPLR5_1_PCIE_UNCORR_ERR_STATUS__CPL_TIMEOUT_STATUS_MASK 0x00004000L |
|---|
| 131319 | #define BIFPLR5_1_PCIE_UNCORR_ERR_STATUS__CPL_ABORT_ERR_STATUS_MASK 0x00008000L |
|---|
| 131320 | #define BIFPLR5_1_PCIE_UNCORR_ERR_STATUS__UNEXP_CPL_STATUS_MASK 0x00010000L |
|---|
| 131321 | #define BIFPLR5_1_PCIE_UNCORR_ERR_STATUS__RCV_OVFL_STATUS_MASK 0x00020000L |
|---|
| 131322 | #define BIFPLR5_1_PCIE_UNCORR_ERR_STATUS__MAL_TLP_STATUS_MASK 0x00040000L |
|---|
| 131323 | #define BIFPLR5_1_PCIE_UNCORR_ERR_STATUS__ECRC_ERR_STATUS_MASK 0x00080000L |
|---|
| 131324 | #define BIFPLR5_1_PCIE_UNCORR_ERR_STATUS__UNSUPP_REQ_ERR_STATUS_MASK 0x00100000L |
|---|
| 131325 | #define BIFPLR5_1_PCIE_UNCORR_ERR_STATUS__ACS_VIOLATION_STATUS_MASK 0x00200000L |
|---|
| 131326 | #define BIFPLR5_1_PCIE_UNCORR_ERR_STATUS__UNCORR_INT_ERR_STATUS_MASK 0x00400000L |
|---|
| 131327 | #define BIFPLR5_1_PCIE_UNCORR_ERR_STATUS__MC_BLOCKED_TLP_STATUS_MASK 0x00800000L |
|---|
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| 131427 | #define BIFPLR5_1_PCIE_CORR_ERR_MASK__RCV_ERR_MASK_MASK 0x00000001L |
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| 131428 | #define BIFPLR5_1_PCIE_CORR_ERR_MASK__BAD_TLP_MASK_MASK 0x00000040L |
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| 131429 | #define BIFPLR5_1_PCIE_CORR_ERR_MASK__BAD_DLLP_MASK_MASK 0x00000080L |
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| 131430 | #define BIFPLR5_1_PCIE_CORR_ERR_MASK__REPLAY_NUM_ROLLOVER_MASK_MASK 0x00000100L |
|---|
| 131431 | #define BIFPLR5_1_PCIE_CORR_ERR_MASK__REPLAY_TIMER_TIMEOUT_MASK_MASK 0x00001000L |
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| 131436 | #define BIFPLR5_1_PCIE_ADV_ERR_CAP_CNTL__FIRST_ERR_PTR__SHIFT 0x0 |
|---|
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|---|
| 131438 | #define BIFPLR5_1_PCIE_ADV_ERR_CAP_CNTL__ECRC_GEN_EN__SHIFT 0x6 |
|---|
| 131439 | #define BIFPLR5_1_PCIE_ADV_ERR_CAP_CNTL__ECRC_CHECK_CAP__SHIFT 0x7 |
|---|
| 131440 | #define BIFPLR5_1_PCIE_ADV_ERR_CAP_CNTL__ECRC_CHECK_EN__SHIFT 0x8 |
|---|
| 131441 | #define BIFPLR5_1_PCIE_ADV_ERR_CAP_CNTL__MULTI_HDR_RECD_CAP__SHIFT 0x9 |
|---|
| 131442 | #define BIFPLR5_1_PCIE_ADV_ERR_CAP_CNTL__MULTI_HDR_RECD_EN__SHIFT 0xa |
|---|
| 131443 | #define BIFPLR5_1_PCIE_ADV_ERR_CAP_CNTL__TLP_PREFIX_LOG_PRESENT__SHIFT 0xb |
|---|
| 131444 | #define BIFPLR5_1_PCIE_ADV_ERR_CAP_CNTL__COMPLETION_TIMEOUT_LOG_CAPABLE__SHIFT 0xc |
|---|
| 131445 | #define BIFPLR5_1_PCIE_ADV_ERR_CAP_CNTL__FIRST_ERR_PTR_MASK 0x0000001FL |
|---|
| 131446 | #define BIFPLR5_1_PCIE_ADV_ERR_CAP_CNTL__ECRC_GEN_CAP_MASK 0x00000020L |
|---|
| 131447 | #define BIFPLR5_1_PCIE_ADV_ERR_CAP_CNTL__ECRC_GEN_EN_MASK 0x00000040L |
|---|
| 131448 | #define BIFPLR5_1_PCIE_ADV_ERR_CAP_CNTL__ECRC_CHECK_CAP_MASK 0x00000080L |
|---|
| 131449 | #define BIFPLR5_1_PCIE_ADV_ERR_CAP_CNTL__ECRC_CHECK_EN_MASK 0x00000100L |
|---|
| 131450 | #define BIFPLR5_1_PCIE_ADV_ERR_CAP_CNTL__MULTI_HDR_RECD_CAP_MASK 0x00000200L |
|---|
| 131451 | #define BIFPLR5_1_PCIE_ADV_ERR_CAP_CNTL__MULTI_HDR_RECD_EN_MASK 0x00000400L |
|---|
| 131452 | #define BIFPLR5_1_PCIE_ADV_ERR_CAP_CNTL__TLP_PREFIX_LOG_PRESENT_MASK 0x00000800L |
|---|
| 131453 | #define BIFPLR5_1_PCIE_ADV_ERR_CAP_CNTL__COMPLETION_TIMEOUT_LOG_CAPABLE_MASK 0x00001000L |
|---|
| 131454 | //BIFPLR5_1_PCIE_HDR_LOG0 |
|---|
| 131455 | #define BIFPLR5_1_PCIE_HDR_LOG0__TLP_HDR__SHIFT 0x0 |
|---|
| 131456 | #define BIFPLR5_1_PCIE_HDR_LOG0__TLP_HDR_MASK 0xFFFFFFFFL |
|---|
| 131457 | //BIFPLR5_1_PCIE_HDR_LOG1 |
|---|
| 131458 | #define BIFPLR5_1_PCIE_HDR_LOG1__TLP_HDR__SHIFT 0x0 |
|---|
| 131459 | #define BIFPLR5_1_PCIE_HDR_LOG1__TLP_HDR_MASK 0xFFFFFFFFL |
|---|
| 131460 | //BIFPLR5_1_PCIE_HDR_LOG2 |
|---|
| 131461 | #define BIFPLR5_1_PCIE_HDR_LOG2__TLP_HDR__SHIFT 0x0 |
|---|
| 131462 | #define BIFPLR5_1_PCIE_HDR_LOG2__TLP_HDR_MASK 0xFFFFFFFFL |
|---|
| 131463 | //BIFPLR5_1_PCIE_HDR_LOG3 |
|---|
| 131464 | #define BIFPLR5_1_PCIE_HDR_LOG3__TLP_HDR__SHIFT 0x0 |
|---|
| 131465 | #define BIFPLR5_1_PCIE_HDR_LOG3__TLP_HDR_MASK 0xFFFFFFFFL |
|---|
| 131466 | //BIFPLR5_1_PCIE_ROOT_ERR_CMD |
|---|
| 131467 | #define BIFPLR5_1_PCIE_ROOT_ERR_CMD__CORR_ERR_REP_EN__SHIFT 0x0 |
|---|
| 131468 | #define BIFPLR5_1_PCIE_ROOT_ERR_CMD__NONFATAL_ERR_REP_EN__SHIFT 0x1 |
|---|
| 131469 | #define BIFPLR5_1_PCIE_ROOT_ERR_CMD__FATAL_ERR_REP_EN__SHIFT 0x2 |
|---|
| 131470 | #define BIFPLR5_1_PCIE_ROOT_ERR_CMD__CORR_ERR_REP_EN_MASK 0x00000001L |
|---|
| 131471 | #define BIFPLR5_1_PCIE_ROOT_ERR_CMD__NONFATAL_ERR_REP_EN_MASK 0x00000002L |
|---|
| 131472 | #define BIFPLR5_1_PCIE_ROOT_ERR_CMD__FATAL_ERR_REP_EN_MASK 0x00000004L |
|---|
| 131473 | //BIFPLR5_1_PCIE_ROOT_ERR_STATUS |
|---|
| 131474 | #define BIFPLR5_1_PCIE_ROOT_ERR_STATUS__ERR_CORR_RCVD__SHIFT 0x0 |
|---|
| 131475 | #define BIFPLR5_1_PCIE_ROOT_ERR_STATUS__MULT_ERR_CORR_RCVD__SHIFT 0x1 |
|---|
| 131476 | #define BIFPLR5_1_PCIE_ROOT_ERR_STATUS__ERR_FATAL_NONFATAL_RCVD__SHIFT 0x2 |
|---|
| 131477 | #define BIFPLR5_1_PCIE_ROOT_ERR_STATUS__MULT_ERR_FATAL_NONFATAL_RCVD__SHIFT 0x3 |
|---|
| 131478 | #define BIFPLR5_1_PCIE_ROOT_ERR_STATUS__FIRST_UNCORRECTABLE_FATAL__SHIFT 0x4 |
|---|
| 131479 | #define BIFPLR5_1_PCIE_ROOT_ERR_STATUS__NONFATAL_ERROR_MSG_RCVD__SHIFT 0x5 |
|---|
| 131480 | #define BIFPLR5_1_PCIE_ROOT_ERR_STATUS__FATAL_ERROR_MSG_RCVD__SHIFT 0x6 |
|---|
| 131481 | #define BIFPLR5_1_PCIE_ROOT_ERR_STATUS__ERR_COR_SUBCLASS__SHIFT 0x7 |
|---|
| 131482 | #define BIFPLR5_1_PCIE_ROOT_ERR_STATUS__ADV_ERR_INT_MSG_NUM__SHIFT 0x1b |
|---|
| 131483 | #define BIFPLR5_1_PCIE_ROOT_ERR_STATUS__ERR_CORR_RCVD_MASK 0x00000001L |
|---|
| 131484 | #define BIFPLR5_1_PCIE_ROOT_ERR_STATUS__MULT_ERR_CORR_RCVD_MASK 0x00000002L |
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| 131632 | #define BIFPLR5_1_PCIE_LANE_11_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET_MASK 0x0F00L |
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| 131638 | #define BIFPLR5_1_PCIE_LANE_12_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT__SHIFT 0xc |
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| 131639 | #define BIFPLR5_1_PCIE_LANE_12_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET_MASK 0x000FL |
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| 131650 | #define BIFPLR5_1_PCIE_LANE_13_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET_MASK 0x0F00L |
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| 131659 | #define BIFPLR5_1_PCIE_LANE_14_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET_MASK 0x0F00L |
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| 131669 | #define BIFPLR5_1_PCIE_LANE_15_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT_MASK 0x7000L |
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| 131673 | #define BIFPLR5_1_PCIE_ACS_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
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|---|
| 131676 | #define BIFPLR5_1_PCIE_ACS_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
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| 131682 | #define BIFPLR5_1_PCIE_ACS_CAP__UPSTREAM_FORWARDING__SHIFT 0x4 |
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| 131683 | #define BIFPLR5_1_PCIE_ACS_CAP__P2P_EGRESS_CONTROL__SHIFT 0x5 |
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|---|
| 131689 | #define BIFPLR5_1_PCIE_ACS_CAP__P2P_REQUEST_REDIRECT_MASK 0x0004L |
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| 131690 | #define BIFPLR5_1_PCIE_ACS_CAP__P2P_COMPLETION_REDIRECT_MASK 0x0008L |
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| 131691 | #define BIFPLR5_1_PCIE_ACS_CAP__UPSTREAM_FORWARDING_MASK 0x0010L |
|---|
| 131692 | #define BIFPLR5_1_PCIE_ACS_CAP__P2P_EGRESS_CONTROL_MASK 0x0020L |
|---|
| 131693 | #define BIFPLR5_1_PCIE_ACS_CAP__DIRECT_TRANSLATED_P2P_MASK 0x0040L |
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| 131694 | #define BIFPLR5_1_PCIE_ACS_CAP__ENHANCED_CAPABILITY_MASK 0x0080L |
|---|
| 131695 | #define BIFPLR5_1_PCIE_ACS_CAP__EGRESS_CONTROL_VECTOR_SIZE_MASK 0xFF00L |
|---|
| 131696 | //BIFPLR5_1_PCIE_ACS_CNTL |
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| 131697 | #define BIFPLR5_1_PCIE_ACS_CNTL__SOURCE_VALIDATION_EN__SHIFT 0x0 |
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| 131698 | #define BIFPLR5_1_PCIE_ACS_CNTL__TRANSLATION_BLOCKING_EN__SHIFT 0x1 |
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| 131699 | #define BIFPLR5_1_PCIE_ACS_CNTL__P2P_REQUEST_REDIRECT_EN__SHIFT 0x2 |
|---|
| 131700 | #define BIFPLR5_1_PCIE_ACS_CNTL__P2P_COMPLETION_REDIRECT_EN__SHIFT 0x3 |
|---|
| 131701 | #define BIFPLR5_1_PCIE_ACS_CNTL__UPSTREAM_FORWARDING_EN__SHIFT 0x4 |
|---|
| 131702 | #define BIFPLR5_1_PCIE_ACS_CNTL__P2P_EGRESS_CONTROL_EN__SHIFT 0x5 |
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| 131703 | #define BIFPLR5_1_PCIE_ACS_CNTL__DIRECT_TRANSLATED_P2P_EN__SHIFT 0x6 |
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| 131704 | #define BIFPLR5_1_PCIE_ACS_CNTL__IO_REQUEST_BLOCKING_EN__SHIFT 0x7 |
|---|
| 131705 | #define BIFPLR5_1_PCIE_ACS_CNTL__DSP_MEMORY_TARGET_ACCESS_CNTL__SHIFT 0x8 |
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| 131706 | #define BIFPLR5_1_PCIE_ACS_CNTL__USP_MEMORY_TARGET_ACCESS_CNTL__SHIFT 0xa |
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| 131707 | #define BIFPLR5_1_PCIE_ACS_CNTL__UNCLAIMED_REQUEST_REDIRECT_CNTL__SHIFT 0xc |
|---|
| 131708 | #define BIFPLR5_1_PCIE_ACS_CNTL__SOURCE_VALIDATION_EN_MASK 0x0001L |
|---|
| 131709 | #define BIFPLR5_1_PCIE_ACS_CNTL__TRANSLATION_BLOCKING_EN_MASK 0x0002L |
|---|
| 131710 | #define BIFPLR5_1_PCIE_ACS_CNTL__P2P_REQUEST_REDIRECT_EN_MASK 0x0004L |
|---|
| 131711 | #define BIFPLR5_1_PCIE_ACS_CNTL__P2P_COMPLETION_REDIRECT_EN_MASK 0x0008L |
|---|
| 131712 | #define BIFPLR5_1_PCIE_ACS_CNTL__UPSTREAM_FORWARDING_EN_MASK 0x0010L |
|---|
| 131713 | #define BIFPLR5_1_PCIE_ACS_CNTL__P2P_EGRESS_CONTROL_EN_MASK 0x0020L |
|---|
| 131714 | #define BIFPLR5_1_PCIE_ACS_CNTL__DIRECT_TRANSLATED_P2P_EN_MASK 0x0040L |
|---|
| 131715 | #define BIFPLR5_1_PCIE_ACS_CNTL__IO_REQUEST_BLOCKING_EN_MASK 0x0080L |
|---|
| 131716 | #define BIFPLR5_1_PCIE_ACS_CNTL__DSP_MEMORY_TARGET_ACCESS_CNTL_MASK 0x0300L |
|---|
| 131717 | #define BIFPLR5_1_PCIE_ACS_CNTL__USP_MEMORY_TARGET_ACCESS_CNTL_MASK 0x0C00L |
|---|
| 131718 | #define BIFPLR5_1_PCIE_ACS_CNTL__UNCLAIMED_REQUEST_REDIRECT_CNTL_MASK 0x1000L |
|---|
| 131719 | //BIFPLR5_1_PCIE_MC_ENH_CAP_LIST |
|---|
| 131720 | #define BIFPLR5_1_PCIE_MC_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 131721 | #define BIFPLR5_1_PCIE_MC_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 131722 | #define BIFPLR5_1_PCIE_MC_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 131723 | #define BIFPLR5_1_PCIE_MC_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 131724 | #define BIFPLR5_1_PCIE_MC_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 131725 | #define BIFPLR5_1_PCIE_MC_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 131726 | //BIFPLR5_1_PCIE_MC_CAP |
|---|
| 131727 | #define BIFPLR5_1_PCIE_MC_CAP__MC_MAX_GROUP__SHIFT 0x0 |
|---|
| 131728 | #define BIFPLR5_1_PCIE_MC_CAP__MC_WIN_SIZE_REQ__SHIFT 0x8 |
|---|
| 131729 | #define BIFPLR5_1_PCIE_MC_CAP__MC_ECRC_REGEN_SUPP__SHIFT 0xf |
|---|
| 131730 | #define BIFPLR5_1_PCIE_MC_CAP__MC_MAX_GROUP_MASK 0x003FL |
|---|
| 131731 | #define BIFPLR5_1_PCIE_MC_CAP__MC_WIN_SIZE_REQ_MASK 0x3F00L |
|---|
| 131732 | #define BIFPLR5_1_PCIE_MC_CAP__MC_ECRC_REGEN_SUPP_MASK 0x8000L |
|---|
| 131733 | //BIFPLR5_1_PCIE_MC_CNTL |
|---|
| 131734 | #define BIFPLR5_1_PCIE_MC_CNTL__MC_NUM_GROUP__SHIFT 0x0 |
|---|
| 131735 | #define BIFPLR5_1_PCIE_MC_CNTL__MC_ENABLE__SHIFT 0xf |
|---|
| 131736 | #define BIFPLR5_1_PCIE_MC_CNTL__MC_NUM_GROUP_MASK 0x003FL |
|---|
| 131737 | #define BIFPLR5_1_PCIE_MC_CNTL__MC_ENABLE_MASK 0x8000L |
|---|
| 131738 | //BIFPLR5_1_PCIE_MC_ADDR0 |
|---|
| 131739 | #define BIFPLR5_1_PCIE_MC_ADDR0__MC_INDEX_POS__SHIFT 0x0 |
|---|
| 131740 | #define BIFPLR5_1_PCIE_MC_ADDR0__MC_BASE_ADDR_0__SHIFT 0xc |
|---|
| 131741 | #define BIFPLR5_1_PCIE_MC_ADDR0__MC_INDEX_POS_MASK 0x0000003FL |
|---|
| 131742 | #define BIFPLR5_1_PCIE_MC_ADDR0__MC_BASE_ADDR_0_MASK 0xFFFFF000L |
|---|
| 131743 | //BIFPLR5_1_PCIE_MC_ADDR1 |
|---|
| 131744 | #define BIFPLR5_1_PCIE_MC_ADDR1__MC_BASE_ADDR_1__SHIFT 0x0 |
|---|
| 131745 | #define BIFPLR5_1_PCIE_MC_ADDR1__MC_BASE_ADDR_1_MASK 0xFFFFFFFFL |
|---|
| 131746 | //BIFPLR5_1_PCIE_MC_RCV0 |
|---|
| 131747 | #define BIFPLR5_1_PCIE_MC_RCV0__MC_RECEIVE_0__SHIFT 0x0 |
|---|
| 131748 | #define BIFPLR5_1_PCIE_MC_RCV0__MC_RECEIVE_0_MASK 0xFFFFFFFFL |
|---|
| 131749 | //BIFPLR5_1_PCIE_MC_RCV1 |
|---|
| 131750 | #define BIFPLR5_1_PCIE_MC_RCV1__MC_RECEIVE_1__SHIFT 0x0 |
|---|
| 131751 | #define BIFPLR5_1_PCIE_MC_RCV1__MC_RECEIVE_1_MASK 0xFFFFFFFFL |
|---|
| 131752 | //BIFPLR5_1_PCIE_MC_BLOCK_ALL0 |
|---|
| 131753 | #define BIFPLR5_1_PCIE_MC_BLOCK_ALL0__MC_BLOCK_ALL_0__SHIFT 0x0 |
|---|
| 131754 | #define BIFPLR5_1_PCIE_MC_BLOCK_ALL0__MC_BLOCK_ALL_0_MASK 0xFFFFFFFFL |
|---|
| 131755 | //BIFPLR5_1_PCIE_MC_BLOCK_ALL1 |
|---|
| 131756 | #define BIFPLR5_1_PCIE_MC_BLOCK_ALL1__MC_BLOCK_ALL_1__SHIFT 0x0 |
|---|
| 131757 | #define BIFPLR5_1_PCIE_MC_BLOCK_ALL1__MC_BLOCK_ALL_1_MASK 0xFFFFFFFFL |
|---|
| 131758 | //BIFPLR5_1_PCIE_MC_BLOCK_UNTRANSLATED_0 |
|---|
| 131759 | #define BIFPLR5_1_PCIE_MC_BLOCK_UNTRANSLATED_0__MC_BLOCK_UNTRANSLATED_0__SHIFT 0x0 |
|---|
| 131760 | #define BIFPLR5_1_PCIE_MC_BLOCK_UNTRANSLATED_0__MC_BLOCK_UNTRANSLATED_0_MASK 0xFFFFFFFFL |
|---|
| 131761 | //BIFPLR5_1_PCIE_MC_BLOCK_UNTRANSLATED_1 |
|---|
| 131762 | #define BIFPLR5_1_PCIE_MC_BLOCK_UNTRANSLATED_1__MC_BLOCK_UNTRANSLATED_1__SHIFT 0x0 |
|---|
| 131763 | #define BIFPLR5_1_PCIE_MC_BLOCK_UNTRANSLATED_1__MC_BLOCK_UNTRANSLATED_1_MASK 0xFFFFFFFFL |
|---|
| 131764 | //BIFPLR5_1_PCIE_MC_OVERLAY_BAR0 |
|---|
| 131765 | #define BIFPLR5_1_PCIE_MC_OVERLAY_BAR0__MC_OVERLAY_SIZE__SHIFT 0x0 |
|---|
| 131766 | #define BIFPLR5_1_PCIE_MC_OVERLAY_BAR0__MC_OVERLAY_BAR_0__SHIFT 0x6 |
|---|
| 131767 | #define BIFPLR5_1_PCIE_MC_OVERLAY_BAR0__MC_OVERLAY_SIZE_MASK 0x0000003FL |
|---|
| 131768 | #define BIFPLR5_1_PCIE_MC_OVERLAY_BAR0__MC_OVERLAY_BAR_0_MASK 0xFFFFFFC0L |
|---|
| 131769 | //BIFPLR5_1_PCIE_MC_OVERLAY_BAR1 |
|---|
| 131770 | #define BIFPLR5_1_PCIE_MC_OVERLAY_BAR1__MC_OVERLAY_BAR_1__SHIFT 0x0 |
|---|
| 131771 | #define BIFPLR5_1_PCIE_MC_OVERLAY_BAR1__MC_OVERLAY_BAR_1_MASK 0xFFFFFFFFL |
|---|
| 131772 | //BIFPLR5_1_PCIE_L1_PM_SUB_CAP_LIST |
|---|
| 131773 | #define BIFPLR5_1_PCIE_L1_PM_SUB_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 131774 | #define BIFPLR5_1_PCIE_L1_PM_SUB_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 131775 | #define BIFPLR5_1_PCIE_L1_PM_SUB_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 131776 | #define BIFPLR5_1_PCIE_L1_PM_SUB_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 131777 | #define BIFPLR5_1_PCIE_L1_PM_SUB_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 131778 | #define BIFPLR5_1_PCIE_L1_PM_SUB_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 131779 | //BIFPLR5_1_PCIE_L1_PM_SUB_CAP |
|---|
| 131780 | #define BIFPLR5_1_PCIE_L1_PM_SUB_CAP__PCI_PM_L1_2_SUPPORTED__SHIFT 0x0 |
|---|
| 131781 | #define BIFPLR5_1_PCIE_L1_PM_SUB_CAP__PCI_PM_L1_1_SUPPORTED__SHIFT 0x1 |
|---|
| 131782 | #define BIFPLR5_1_PCIE_L1_PM_SUB_CAP__ASPM_L1_2_SUPPORTED__SHIFT 0x2 |
|---|
| 131783 | #define BIFPLR5_1_PCIE_L1_PM_SUB_CAP__ASPM_L1_1_SUPPORTED__SHIFT 0x3 |
|---|
| 131784 | #define BIFPLR5_1_PCIE_L1_PM_SUB_CAP__L1_PM_SUB_SUPPORTED__SHIFT 0x4 |
|---|
| 131785 | #define BIFPLR5_1_PCIE_L1_PM_SUB_CAP__LINK_ACTIVATION_SUPPORTED__SHIFT 0x5 |
|---|
| 131786 | #define BIFPLR5_1_PCIE_L1_PM_SUB_CAP__PORT_CM_RESTORE_TIME__SHIFT 0x8 |
|---|
| 131787 | #define BIFPLR5_1_PCIE_L1_PM_SUB_CAP__PORT_T_POWER_ON_SCALE__SHIFT 0x10 |
|---|
| 131788 | #define BIFPLR5_1_PCIE_L1_PM_SUB_CAP__PORT_T_POWER_ON_VALUE__SHIFT 0x13 |
|---|
| 131789 | #define BIFPLR5_1_PCIE_L1_PM_SUB_CAP__PCI_PM_L1_2_SUPPORTED_MASK 0x00000001L |
|---|
| 131790 | #define BIFPLR5_1_PCIE_L1_PM_SUB_CAP__PCI_PM_L1_1_SUPPORTED_MASK 0x00000002L |
|---|
| 131791 | #define BIFPLR5_1_PCIE_L1_PM_SUB_CAP__ASPM_L1_2_SUPPORTED_MASK 0x00000004L |
|---|
| 131792 | #define BIFPLR5_1_PCIE_L1_PM_SUB_CAP__ASPM_L1_1_SUPPORTED_MASK 0x00000008L |
|---|
| 131793 | #define BIFPLR5_1_PCIE_L1_PM_SUB_CAP__L1_PM_SUB_SUPPORTED_MASK 0x00000010L |
|---|
| 131794 | #define BIFPLR5_1_PCIE_L1_PM_SUB_CAP__LINK_ACTIVATION_SUPPORTED_MASK 0x00000020L |
|---|
| 131795 | #define BIFPLR5_1_PCIE_L1_PM_SUB_CAP__PORT_CM_RESTORE_TIME_MASK 0x0000FF00L |
|---|
| 131796 | #define BIFPLR5_1_PCIE_L1_PM_SUB_CAP__PORT_T_POWER_ON_SCALE_MASK 0x00030000L |
|---|
| 131797 | #define BIFPLR5_1_PCIE_L1_PM_SUB_CAP__PORT_T_POWER_ON_VALUE_MASK 0x00F80000L |
|---|
| 131798 | //BIFPLR5_1_PCIE_L1_PM_SUB_CNTL |
|---|
| 131799 | #define BIFPLR5_1_PCIE_L1_PM_SUB_CNTL__PCI_PM_L1_2_EN__SHIFT 0x0 |
|---|
| 131800 | #define BIFPLR5_1_PCIE_L1_PM_SUB_CNTL__PCI_PM_L1_1_EN__SHIFT 0x1 |
|---|
| 131801 | #define BIFPLR5_1_PCIE_L1_PM_SUB_CNTL__ASPM_L1_2_EN__SHIFT 0x2 |
|---|
| 131802 | #define BIFPLR5_1_PCIE_L1_PM_SUB_CNTL__ASPM_L1_1_EN__SHIFT 0x3 |
|---|
| 131803 | #define BIFPLR5_1_PCIE_L1_PM_SUB_CNTL__LINK_ACTIVATION_INTERRUPT_EN__SHIFT 0x4 |
|---|
| 131804 | #define BIFPLR5_1_PCIE_L1_PM_SUB_CNTL__LINK_ACTIVATION_CNTL__SHIFT 0x5 |
|---|
| 131805 | #define BIFPLR5_1_PCIE_L1_PM_SUB_CNTL__COMMON_MODE_RESTORE_TIME__SHIFT 0x8 |
|---|
| 131806 | #define BIFPLR5_1_PCIE_L1_PM_SUB_CNTL__LTR_L1_2_THRESHOLD_VALUE__SHIFT 0x10 |
|---|
| 131807 | #define BIFPLR5_1_PCIE_L1_PM_SUB_CNTL__LTR_L1_2_THRESHOLD_SCALE__SHIFT 0x1d |
|---|
| 131808 | #define BIFPLR5_1_PCIE_L1_PM_SUB_CNTL__PCI_PM_L1_2_EN_MASK 0x00000001L |
|---|
| 131809 | #define BIFPLR5_1_PCIE_L1_PM_SUB_CNTL__PCI_PM_L1_1_EN_MASK 0x00000002L |
|---|
| 131810 | #define BIFPLR5_1_PCIE_L1_PM_SUB_CNTL__ASPM_L1_2_EN_MASK 0x00000004L |
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| 131811 | #define BIFPLR5_1_PCIE_L1_PM_SUB_CNTL__ASPM_L1_1_EN_MASK 0x00000008L |
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| 131812 | #define BIFPLR5_1_PCIE_L1_PM_SUB_CNTL__LINK_ACTIVATION_INTERRUPT_EN_MASK 0x00000010L |
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| 131813 | #define BIFPLR5_1_PCIE_L1_PM_SUB_CNTL__LINK_ACTIVATION_CNTL_MASK 0x00000020L |
|---|
| 131814 | #define BIFPLR5_1_PCIE_L1_PM_SUB_CNTL__COMMON_MODE_RESTORE_TIME_MASK 0x0000FF00L |
|---|
| 131815 | #define BIFPLR5_1_PCIE_L1_PM_SUB_CNTL__LTR_L1_2_THRESHOLD_VALUE_MASK 0x03FF0000L |
|---|
| 131816 | #define BIFPLR5_1_PCIE_L1_PM_SUB_CNTL__LTR_L1_2_THRESHOLD_SCALE_MASK 0xE0000000L |
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| 131817 | //BIFPLR5_1_PCIE_L1_PM_SUB_CNTL2 |
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| 131818 | #define BIFPLR5_1_PCIE_L1_PM_SUB_CNTL2__T_POWER_ON_SCALE__SHIFT 0x0 |
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| 131820 | #define BIFPLR5_1_PCIE_L1_PM_SUB_CNTL2__T_POWER_ON_SCALE_MASK 0x00000003L |
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| 131821 | #define BIFPLR5_1_PCIE_L1_PM_SUB_CNTL2__T_POWER_ON_VALUE_MASK 0x000000F8L |
|---|
| 131822 | //BIFPLR5_1_PCIE_DPC_ENH_CAP_LIST |
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| 131823 | #define BIFPLR5_1_PCIE_DPC_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
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| 131825 | #define BIFPLR5_1_PCIE_DPC_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
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| 131826 | #define BIFPLR5_1_PCIE_DPC_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
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| 131827 | #define BIFPLR5_1_PCIE_DPC_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 131828 | #define BIFPLR5_1_PCIE_DPC_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 131829 | //BIFPLR5_1_PCIE_DPC_CAP_LIST |
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| 131830 | #define BIFPLR5_1_PCIE_DPC_CAP_LIST__DPC_INTR_MSG_NUM__SHIFT 0x0 |
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|---|
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| 131835 | #define BIFPLR5_1_PCIE_DPC_CAP_LIST__DL_ACTIVE_ERR_COR_SIGNALING_SUPPORTED__SHIFT 0xc |
|---|
| 131836 | #define BIFPLR5_1_PCIE_DPC_CAP_LIST__DPC_INTR_MSG_NUM_MASK 0x001FL |
|---|
| 131837 | #define BIFPLR5_1_PCIE_DPC_CAP_LIST__RP_EXTENSIONS_FOR_DPC_MASK 0x0020L |
|---|
| 131838 | #define BIFPLR5_1_PCIE_DPC_CAP_LIST__POISONED_TLP_EGRESS_BLOCKING_SUPPORTED_MASK 0x0040L |
|---|
| 131839 | #define BIFPLR5_1_PCIE_DPC_CAP_LIST__DPC_SOFTWARE_TRIGGERING_SUPPORTED_MASK 0x0080L |
|---|
| 131840 | #define BIFPLR5_1_PCIE_DPC_CAP_LIST__RP_PIO_LOG_SIZE_MASK 0x0F00L |
|---|
| 131841 | #define BIFPLR5_1_PCIE_DPC_CAP_LIST__DL_ACTIVE_ERR_COR_SIGNALING_SUPPORTED_MASK 0x1000L |
|---|
| 131842 | //BIFPLR5_1_PCIE_DPC_CNTL |
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| 131843 | #define BIFPLR5_1_PCIE_DPC_CNTL__DPC_TRIGGER_ENABLE__SHIFT 0x0 |
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| 131844 | #define BIFPLR5_1_PCIE_DPC_CNTL__DPC_COMPLETION_CONTROL__SHIFT 0x2 |
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| 131847 | #define BIFPLR5_1_PCIE_DPC_CNTL__POISONED_TLP_EGRESS_BLOCKING_ENABLE__SHIFT 0x5 |
|---|
| 131848 | #define BIFPLR5_1_PCIE_DPC_CNTL__DPC_SOFTWARE_TRIGGER__SHIFT 0x6 |
|---|
| 131849 | #define BIFPLR5_1_PCIE_DPC_CNTL__DL_ACTIVE_ERR_COR_ENABLE__SHIFT 0x7 |
|---|
| 131850 | #define BIFPLR5_1_PCIE_DPC_CNTL__DPC_SIG_SFW_ENABLE__SHIFT 0x8 |
|---|
| 131851 | #define BIFPLR5_1_PCIE_DPC_CNTL__DPC_TRIGGER_ENABLE_MASK 0x0003L |
|---|
| 131852 | #define BIFPLR5_1_PCIE_DPC_CNTL__DPC_COMPLETION_CONTROL_MASK 0x0004L |
|---|
| 131853 | #define BIFPLR5_1_PCIE_DPC_CNTL__DPC_INTERRUPT_ENABLE_MASK 0x0008L |
|---|
| 131854 | #define BIFPLR5_1_PCIE_DPC_CNTL__DPC_ERR_COR_ENABLE_MASK 0x0010L |
|---|
| 131855 | #define BIFPLR5_1_PCIE_DPC_CNTL__POISONED_TLP_EGRESS_BLOCKING_ENABLE_MASK 0x0020L |
|---|
| 131856 | #define BIFPLR5_1_PCIE_DPC_CNTL__DPC_SOFTWARE_TRIGGER_MASK 0x0040L |
|---|
| 131857 | #define BIFPLR5_1_PCIE_DPC_CNTL__DL_ACTIVE_ERR_COR_ENABLE_MASK 0x0080L |
|---|
| 131858 | #define BIFPLR5_1_PCIE_DPC_CNTL__DPC_SIG_SFW_ENABLE_MASK 0x0100L |
|---|
| 131859 | //BIFPLR5_1_PCIE_DPC_STATUS |
|---|
| 131860 | #define BIFPLR5_1_PCIE_DPC_STATUS__DPC_TRIGGER_STATUS__SHIFT 0x0 |
|---|
| 131861 | #define BIFPLR5_1_PCIE_DPC_STATUS__DPC_TRIGGER_REASON__SHIFT 0x1 |
|---|
| 131862 | #define BIFPLR5_1_PCIE_DPC_STATUS__DPC_INTERRUPT_STATUS__SHIFT 0x3 |
|---|
| 131863 | #define BIFPLR5_1_PCIE_DPC_STATUS__DPC_RP_BUSY__SHIFT 0x4 |
|---|
| 131864 | #define BIFPLR5_1_PCIE_DPC_STATUS__DPC_TRIGGER_REASON_EXTENSION__SHIFT 0x5 |
|---|
| 131865 | #define BIFPLR5_1_PCIE_DPC_STATUS__RP_PIO_FIRST_ERROR_POINTER__SHIFT 0x8 |
|---|
| 131866 | #define BIFPLR5_1_PCIE_DPC_STATUS__DPC_TRIGGER_STATUS_MASK 0x0001L |
|---|
| 131867 | #define BIFPLR5_1_PCIE_DPC_STATUS__DPC_TRIGGER_REASON_MASK 0x0006L |
|---|
| 131868 | #define BIFPLR5_1_PCIE_DPC_STATUS__DPC_INTERRUPT_STATUS_MASK 0x0008L |
|---|
| 131869 | #define BIFPLR5_1_PCIE_DPC_STATUS__DPC_RP_BUSY_MASK 0x0010L |
|---|
| 131870 | #define BIFPLR5_1_PCIE_DPC_STATUS__DPC_TRIGGER_REASON_EXTENSION_MASK 0x0060L |
|---|
| 131871 | #define BIFPLR5_1_PCIE_DPC_STATUS__RP_PIO_FIRST_ERROR_POINTER_MASK 0x1F00L |
|---|
| 131872 | //BIFPLR5_1_PCIE_DPC_ERROR_SOURCE_ID |
|---|
| 131873 | #define BIFPLR5_1_PCIE_DPC_ERROR_SOURCE_ID__DPC_ERROR_SOURCE_ID__SHIFT 0x0 |
|---|
| 131874 | #define BIFPLR5_1_PCIE_DPC_ERROR_SOURCE_ID__DPC_ERROR_SOURCE_ID_MASK 0xFFFFL |
|---|
| 131875 | //BIFPLR5_1_PCIE_RP_PIO_STATUS |
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| 131876 | #define BIFPLR5_1_PCIE_RP_PIO_STATUS__CFG_UR_CPL__SHIFT 0x0 |
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|---|
| 131878 | #define BIFPLR5_1_PCIE_RP_PIO_STATUS__CFG_CTO__SHIFT 0x2 |
|---|
| 131879 | #define BIFPLR5_1_PCIE_RP_PIO_STATUS__IO_UR_CPL__SHIFT 0x8 |
|---|
| 131880 | #define BIFPLR5_1_PCIE_RP_PIO_STATUS__IO_CA_CPL__SHIFT 0x9 |
|---|
| 131881 | #define BIFPLR5_1_PCIE_RP_PIO_STATUS__IO_CTO__SHIFT 0xa |
|---|
| 131882 | #define BIFPLR5_1_PCIE_RP_PIO_STATUS__MEM_UR_CPL__SHIFT 0x10 |
|---|
| 131883 | #define BIFPLR5_1_PCIE_RP_PIO_STATUS__MEM_CA_CPL__SHIFT 0x11 |
|---|
| 131884 | #define BIFPLR5_1_PCIE_RP_PIO_STATUS__MEM_CTO__SHIFT 0x12 |
|---|
| 131885 | #define BIFPLR5_1_PCIE_RP_PIO_STATUS__CFG_UR_CPL_MASK 0x00000001L |
|---|
| 131886 | #define BIFPLR5_1_PCIE_RP_PIO_STATUS__CFG_CA_CPL_MASK 0x00000002L |
|---|
| 131887 | #define BIFPLR5_1_PCIE_RP_PIO_STATUS__CFG_CTO_MASK 0x00000004L |
|---|
| 131888 | #define BIFPLR5_1_PCIE_RP_PIO_STATUS__IO_UR_CPL_MASK 0x00000100L |
|---|
| 131889 | #define BIFPLR5_1_PCIE_RP_PIO_STATUS__IO_CA_CPL_MASK 0x00000200L |
|---|
| 131890 | #define BIFPLR5_1_PCIE_RP_PIO_STATUS__IO_CTO_MASK 0x00000400L |
|---|
| 131891 | #define BIFPLR5_1_PCIE_RP_PIO_STATUS__MEM_UR_CPL_MASK 0x00010000L |
|---|
| 131892 | #define BIFPLR5_1_PCIE_RP_PIO_STATUS__MEM_CA_CPL_MASK 0x00020000L |
|---|
| 131893 | #define BIFPLR5_1_PCIE_RP_PIO_STATUS__MEM_CTO_MASK 0x00040000L |
|---|
| 131894 | //BIFPLR5_1_PCIE_RP_PIO_MASK |
|---|
| 131895 | #define BIFPLR5_1_PCIE_RP_PIO_MASK__CFG_UR_CPL__SHIFT 0x0 |
|---|
| 131896 | #define BIFPLR5_1_PCIE_RP_PIO_MASK__CFG_CA_CPL__SHIFT 0x1 |
|---|
| 131897 | #define BIFPLR5_1_PCIE_RP_PIO_MASK__CFG_CTO__SHIFT 0x2 |
|---|
| 131898 | #define BIFPLR5_1_PCIE_RP_PIO_MASK__IO_UR_CPL__SHIFT 0x8 |
|---|
| 131899 | #define BIFPLR5_1_PCIE_RP_PIO_MASK__IO_CA_CPL__SHIFT 0x9 |
|---|
| 131900 | #define BIFPLR5_1_PCIE_RP_PIO_MASK__IO_CTO__SHIFT 0xa |
|---|
| 131901 | #define BIFPLR5_1_PCIE_RP_PIO_MASK__MEM_UR_CPL__SHIFT 0x10 |
|---|
| 131902 | #define BIFPLR5_1_PCIE_RP_PIO_MASK__MEM_CA_CPL__SHIFT 0x11 |
|---|
| 131903 | #define BIFPLR5_1_PCIE_RP_PIO_MASK__MEM_CTO__SHIFT 0x12 |
|---|
| 131904 | #define BIFPLR5_1_PCIE_RP_PIO_MASK__CFG_UR_CPL_MASK 0x00000001L |
|---|
| 131905 | #define BIFPLR5_1_PCIE_RP_PIO_MASK__CFG_CA_CPL_MASK 0x00000002L |
|---|
| 131906 | #define BIFPLR5_1_PCIE_RP_PIO_MASK__CFG_CTO_MASK 0x00000004L |
|---|
| 131907 | #define BIFPLR5_1_PCIE_RP_PIO_MASK__IO_UR_CPL_MASK 0x00000100L |
|---|
| 131908 | #define BIFPLR5_1_PCIE_RP_PIO_MASK__IO_CA_CPL_MASK 0x00000200L |
|---|
| 131909 | #define BIFPLR5_1_PCIE_RP_PIO_MASK__IO_CTO_MASK 0x00000400L |
|---|
| 131910 | #define BIFPLR5_1_PCIE_RP_PIO_MASK__MEM_UR_CPL_MASK 0x00010000L |
|---|
| 131911 | #define BIFPLR5_1_PCIE_RP_PIO_MASK__MEM_CA_CPL_MASK 0x00020000L |
|---|
| 131912 | #define BIFPLR5_1_PCIE_RP_PIO_MASK__MEM_CTO_MASK 0x00040000L |
|---|
| 131913 | //BIFPLR5_1_PCIE_RP_PIO_SEVERITY |
|---|
| 131914 | #define BIFPLR5_1_PCIE_RP_PIO_SEVERITY__CFG_UR_CPL__SHIFT 0x0 |
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|---|
| 131916 | #define BIFPLR5_1_PCIE_RP_PIO_SEVERITY__CFG_CTO__SHIFT 0x2 |
|---|
| 131917 | #define BIFPLR5_1_PCIE_RP_PIO_SEVERITY__IO_UR_CPL__SHIFT 0x8 |
|---|
| 131918 | #define BIFPLR5_1_PCIE_RP_PIO_SEVERITY__IO_CA_CPL__SHIFT 0x9 |
|---|
| 131919 | #define BIFPLR5_1_PCIE_RP_PIO_SEVERITY__IO_CTO__SHIFT 0xa |
|---|
| 131920 | #define BIFPLR5_1_PCIE_RP_PIO_SEVERITY__MEM_UR_CPL__SHIFT 0x10 |
|---|
| 131921 | #define BIFPLR5_1_PCIE_RP_PIO_SEVERITY__MEM_CA_CPL__SHIFT 0x11 |
|---|
| 131922 | #define BIFPLR5_1_PCIE_RP_PIO_SEVERITY__MEM_CTO__SHIFT 0x12 |
|---|
| 131923 | #define BIFPLR5_1_PCIE_RP_PIO_SEVERITY__CFG_UR_CPL_MASK 0x00000001L |
|---|
| 131924 | #define BIFPLR5_1_PCIE_RP_PIO_SEVERITY__CFG_CA_CPL_MASK 0x00000002L |
|---|
| 131925 | #define BIFPLR5_1_PCIE_RP_PIO_SEVERITY__CFG_CTO_MASK 0x00000004L |
|---|
| 131926 | #define BIFPLR5_1_PCIE_RP_PIO_SEVERITY__IO_UR_CPL_MASK 0x00000100L |
|---|
| 131927 | #define BIFPLR5_1_PCIE_RP_PIO_SEVERITY__IO_CA_CPL_MASK 0x00000200L |
|---|
| 131928 | #define BIFPLR5_1_PCIE_RP_PIO_SEVERITY__IO_CTO_MASK 0x00000400L |
|---|
| 131929 | #define BIFPLR5_1_PCIE_RP_PIO_SEVERITY__MEM_UR_CPL_MASK 0x00010000L |
|---|
| 131930 | #define BIFPLR5_1_PCIE_RP_PIO_SEVERITY__MEM_CA_CPL_MASK 0x00020000L |
|---|
| 131931 | #define BIFPLR5_1_PCIE_RP_PIO_SEVERITY__MEM_CTO_MASK 0x00040000L |
|---|
| 131932 | //BIFPLR5_1_PCIE_RP_PIO_SYSERROR |
|---|
| 131933 | #define BIFPLR5_1_PCIE_RP_PIO_SYSERROR__CFG_UR_CPL__SHIFT 0x0 |
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| 131934 | #define BIFPLR5_1_PCIE_RP_PIO_SYSERROR__CFG_CA_CPL__SHIFT 0x1 |
|---|
| 131935 | #define BIFPLR5_1_PCIE_RP_PIO_SYSERROR__CFG_CTO__SHIFT 0x2 |
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| 131936 | #define BIFPLR5_1_PCIE_RP_PIO_SYSERROR__IO_UR_CPL__SHIFT 0x8 |
|---|
| 131937 | #define BIFPLR5_1_PCIE_RP_PIO_SYSERROR__IO_CA_CPL__SHIFT 0x9 |
|---|
| 131938 | #define BIFPLR5_1_PCIE_RP_PIO_SYSERROR__IO_CTO__SHIFT 0xa |
|---|
| 131939 | #define BIFPLR5_1_PCIE_RP_PIO_SYSERROR__MEM_UR_CPL__SHIFT 0x10 |
|---|
| 131940 | #define BIFPLR5_1_PCIE_RP_PIO_SYSERROR__MEM_CA_CPL__SHIFT 0x11 |
|---|
| 131941 | #define BIFPLR5_1_PCIE_RP_PIO_SYSERROR__MEM_CTO__SHIFT 0x12 |
|---|
| 131942 | #define BIFPLR5_1_PCIE_RP_PIO_SYSERROR__CFG_UR_CPL_MASK 0x00000001L |
|---|
| 131943 | #define BIFPLR5_1_PCIE_RP_PIO_SYSERROR__CFG_CA_CPL_MASK 0x00000002L |
|---|
| 131944 | #define BIFPLR5_1_PCIE_RP_PIO_SYSERROR__CFG_CTO_MASK 0x00000004L |
|---|
| 131945 | #define BIFPLR5_1_PCIE_RP_PIO_SYSERROR__IO_UR_CPL_MASK 0x00000100L |
|---|
| 131946 | #define BIFPLR5_1_PCIE_RP_PIO_SYSERROR__IO_CA_CPL_MASK 0x00000200L |
|---|
| 131947 | #define BIFPLR5_1_PCIE_RP_PIO_SYSERROR__IO_CTO_MASK 0x00000400L |
|---|
| 131948 | #define BIFPLR5_1_PCIE_RP_PIO_SYSERROR__MEM_UR_CPL_MASK 0x00010000L |
|---|
| 131949 | #define BIFPLR5_1_PCIE_RP_PIO_SYSERROR__MEM_CA_CPL_MASK 0x00020000L |
|---|
| 131950 | #define BIFPLR5_1_PCIE_RP_PIO_SYSERROR__MEM_CTO_MASK 0x00040000L |
|---|
| 131951 | //BIFPLR5_1_PCIE_RP_PIO_EXCEPTION |
|---|
| 131952 | #define BIFPLR5_1_PCIE_RP_PIO_EXCEPTION__CFG_UR_CPL__SHIFT 0x0 |
|---|
| 131953 | #define BIFPLR5_1_PCIE_RP_PIO_EXCEPTION__CFG_CA_CPL__SHIFT 0x1 |
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| 131954 | #define BIFPLR5_1_PCIE_RP_PIO_EXCEPTION__CFG_CTO__SHIFT 0x2 |
|---|
| 131955 | #define BIFPLR5_1_PCIE_RP_PIO_EXCEPTION__IO_UR_CPL__SHIFT 0x8 |
|---|
| 131956 | #define BIFPLR5_1_PCIE_RP_PIO_EXCEPTION__IO_CA_CPL__SHIFT 0x9 |
|---|
| 131957 | #define BIFPLR5_1_PCIE_RP_PIO_EXCEPTION__IO_CTO__SHIFT 0xa |
|---|
| 131958 | #define BIFPLR5_1_PCIE_RP_PIO_EXCEPTION__MEM_UR_CPL__SHIFT 0x10 |
|---|
| 131959 | #define BIFPLR5_1_PCIE_RP_PIO_EXCEPTION__MEM_CA_CPL__SHIFT 0x11 |
|---|
| 131960 | #define BIFPLR5_1_PCIE_RP_PIO_EXCEPTION__MEM_CTO__SHIFT 0x12 |
|---|
| 131961 | #define BIFPLR5_1_PCIE_RP_PIO_EXCEPTION__CFG_UR_CPL_MASK 0x00000001L |
|---|
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| 132909 | #define BIFPLR5_1_PCIE_CCIX_ESM_OPTL_CAP__RESERVED__SHIFT 0x0 |
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| 132912 | #define BIFPLR5_1_PCIE_CCIX_ESM_STATUS__ESM_CURRENT_DATA_RATE__SHIFT 0x0 |
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| 133103 | #define BIFPLR5_1_PCIE_CCIX_TRANS_CNTL__CCIX_OPTIMIZED_TLP_FORMAT_ENABLE_MASK 0x00000001L |
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| 133104 | #define BIFPLR5_1_PCIE_CCIX_TRANS_CNTL__CCIX_PCIE_COMPATIBLE_TLP_ENABLE_MASK 0x00000002L |
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|---|
| 133112 | #define BIFPLR5_1_LINK_CAP_32GT__EQUALIZATION_BYPASS_TO_HIGHEST_RATE_SUPPORTED_MASK 0x00000001L |
|---|
| 133113 | #define BIFPLR5_1_LINK_CAP_32GT__NO_EQUALIZATION_NEEDED_SUPPORTED_MASK 0x00000002L |
|---|
| 133114 | #define BIFPLR5_1_LINK_CAP_32GT__MODIFIED_TS_USAGE_MODE_0_SUPPORTED_MASK 0x00000100L |
|---|
| 133115 | #define BIFPLR5_1_LINK_CAP_32GT__MODIFIED_TS_USAGE_MODE_1_SUPPORTED_MASK 0x00000200L |
|---|
| 133116 | #define BIFPLR5_1_LINK_CAP_32GT__MODIFIED_TS_USAGE_MODE_2_SUPPORTED_MASK 0x00000400L |
|---|
| 133117 | #define BIFPLR5_1_LINK_CAP_32GT__MODIFIED_TS_RESERVED_USAGE_MODES_MASK 0x0000F800L |
|---|
| 133118 | //BIFPLR5_1_LINK_CNTL_32GT |
|---|
| 133119 | #define BIFPLR5_1_LINK_CNTL_32GT__EQUALIZATION_BYPASS_TO_HIGHEST_RATE_DISABLE__SHIFT 0x0 |
|---|
| 133120 | #define BIFPLR5_1_LINK_CNTL_32GT__NO_EQUALIZATION_NEEDED_DISABLE__SHIFT 0x1 |
|---|
| 133121 | #define BIFPLR5_1_LINK_CNTL_32GT__MODIFIED_TS_USAGE_MODE_SELECTED__SHIFT 0x8 |
|---|
| 133122 | #define BIFPLR5_1_LINK_CNTL_32GT__EQUALIZATION_BYPASS_TO_HIGHEST_RATE_DISABLE_MASK 0x00000001L |
|---|
| 133123 | #define BIFPLR5_1_LINK_CNTL_32GT__NO_EQUALIZATION_NEEDED_DISABLE_MASK 0x00000002L |
|---|
| 133124 | #define BIFPLR5_1_LINK_CNTL_32GT__MODIFIED_TS_USAGE_MODE_SELECTED_MASK 0x00000700L |
|---|
| 133125 | //BIFPLR5_1_LINK_STATUS_32GT |
|---|
| 133126 | #define BIFPLR5_1_LINK_STATUS_32GT__EQUALIZATION_COMPLETE_32GT__SHIFT 0x0 |
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| 133127 | #define BIFPLR5_1_LINK_STATUS_32GT__EQUALIZATION_PHASE1_SUCCESS_32GT__SHIFT 0x1 |
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|---|
| 133129 | #define BIFPLR5_1_LINK_STATUS_32GT__EQUALIZATION_PHASE3_SUCCESS_32GT__SHIFT 0x3 |
|---|
| 133130 | #define BIFPLR5_1_LINK_STATUS_32GT__LINK_EQUALIZATION_REQUEST_32GT__SHIFT 0x4 |
|---|
| 133131 | #define BIFPLR5_1_LINK_STATUS_32GT__MODIFIED_TS_RECEIVED__SHIFT 0x5 |
|---|
| 133132 | #define BIFPLR5_1_LINK_STATUS_32GT__RECEIVED_ENHANCED_LINK_BEHAVIOUR_CONTROL__SHIFT 0x6 |
|---|
| 133133 | #define BIFPLR5_1_LINK_STATUS_32GT__TRANSMITTER_PRECODING_ON__SHIFT 0x8 |
|---|
| 133134 | #define BIFPLR5_1_LINK_STATUS_32GT__TRANSMITTER_PRECODE_REQUEST__SHIFT 0x9 |
|---|
| 133135 | #define BIFPLR5_1_LINK_STATUS_32GT__NO_EQUALIZATION_NEEDED_RECEIVED__SHIFT 0xa |
|---|
| 133136 | #define BIFPLR5_1_LINK_STATUS_32GT__EQUALIZATION_COMPLETE_32GT_MASK 0x00000001L |
|---|
| 133137 | #define BIFPLR5_1_LINK_STATUS_32GT__EQUALIZATION_PHASE1_SUCCESS_32GT_MASK 0x00000002L |
|---|
| 133138 | #define BIFPLR5_1_LINK_STATUS_32GT__EQUALIZATION_PHASE2_SUCCESS_32GT_MASK 0x00000004L |
|---|
| 133139 | #define BIFPLR5_1_LINK_STATUS_32GT__EQUALIZATION_PHASE3_SUCCESS_32GT_MASK 0x00000008L |
|---|
| 133140 | #define BIFPLR5_1_LINK_STATUS_32GT__LINK_EQUALIZATION_REQUEST_32GT_MASK 0x00000010L |
|---|
| 133141 | #define BIFPLR5_1_LINK_STATUS_32GT__MODIFIED_TS_RECEIVED_MASK 0x00000020L |
|---|
| 133142 | #define BIFPLR5_1_LINK_STATUS_32GT__RECEIVED_ENHANCED_LINK_BEHAVIOUR_CONTROL_MASK 0x000000C0L |
|---|
| 133143 | #define BIFPLR5_1_LINK_STATUS_32GT__TRANSMITTER_PRECODING_ON_MASK 0x00000100L |
|---|
| 133144 | #define BIFPLR5_1_LINK_STATUS_32GT__TRANSMITTER_PRECODE_REQUEST_MASK 0x00000200L |
|---|
| 133145 | #define BIFPLR5_1_LINK_STATUS_32GT__NO_EQUALIZATION_NEEDED_RECEIVED_MASK 0x00000400L |
|---|
| 133146 | |
|---|
| 133147 | |
|---|
| 133148 | // addressBlock: nbio_nbif0_bif_cfg_dev0_rc_bifcfgdecp |
|---|
| 133149 | //BIF_CFG_DEV0_RC1_VENDOR_ID |
|---|
| 133150 | #define BIF_CFG_DEV0_RC1_VENDOR_ID__VENDOR_ID__SHIFT 0x0 |
|---|
| 133151 | #define BIF_CFG_DEV0_RC1_VENDOR_ID__VENDOR_ID_MASK 0xFFFFL |
|---|
| 133152 | //BIF_CFG_DEV0_RC1_DEVICE_ID |
|---|
| 133153 | #define BIF_CFG_DEV0_RC1_DEVICE_ID__DEVICE_ID__SHIFT 0x0 |
|---|
| 133154 | #define BIF_CFG_DEV0_RC1_DEVICE_ID__DEVICE_ID_MASK 0xFFFFL |
|---|
| 133155 | //BIF_CFG_DEV0_RC1_COMMAND |
|---|
| 133156 | #define BIF_CFG_DEV0_RC1_COMMAND__IOEN_DN__SHIFT 0x0 |
|---|
| 133157 | #define BIF_CFG_DEV0_RC1_COMMAND__MEMEN_DN__SHIFT 0x1 |
|---|
| 133158 | #define BIF_CFG_DEV0_RC1_COMMAND__BUS_MASTER_EN__SHIFT 0x2 |
|---|
| 133159 | #define BIF_CFG_DEV0_RC1_COMMAND__SPECIAL_CYCLE_EN__SHIFT 0x3 |
|---|
| 133160 | #define BIF_CFG_DEV0_RC1_COMMAND__MEM_WRITE_INVALIDATE_EN__SHIFT 0x4 |
|---|
| 133161 | #define BIF_CFG_DEV0_RC1_COMMAND__PAL_SNOOP_EN__SHIFT 0x5 |
|---|
| 133162 | #define BIF_CFG_DEV0_RC1_COMMAND__PARITY_ERROR_RESPONSE__SHIFT 0x6 |
|---|
| 133163 | #define BIF_CFG_DEV0_RC1_COMMAND__AD_STEPPING__SHIFT 0x7 |
|---|
| 133164 | #define BIF_CFG_DEV0_RC1_COMMAND__SERR_EN__SHIFT 0x8 |
|---|
| 133165 | #define BIF_CFG_DEV0_RC1_COMMAND__FAST_B2B_EN__SHIFT 0x9 |
|---|
| 133166 | #define BIF_CFG_DEV0_RC1_COMMAND__INT_DIS__SHIFT 0xa |
|---|
| 133167 | #define BIF_CFG_DEV0_RC1_COMMAND__IOEN_DN_MASK 0x0001L |
|---|
| 133168 | #define BIF_CFG_DEV0_RC1_COMMAND__MEMEN_DN_MASK 0x0002L |
|---|
| 133169 | #define BIF_CFG_DEV0_RC1_COMMAND__BUS_MASTER_EN_MASK 0x0004L |
|---|
| 133170 | #define BIF_CFG_DEV0_RC1_COMMAND__SPECIAL_CYCLE_EN_MASK 0x0008L |
|---|
| 133171 | #define BIF_CFG_DEV0_RC1_COMMAND__MEM_WRITE_INVALIDATE_EN_MASK 0x0010L |
|---|
| 133172 | #define BIF_CFG_DEV0_RC1_COMMAND__PAL_SNOOP_EN_MASK 0x0020L |
|---|
| 133173 | #define BIF_CFG_DEV0_RC1_COMMAND__PARITY_ERROR_RESPONSE_MASK 0x0040L |
|---|
| 133174 | #define BIF_CFG_DEV0_RC1_COMMAND__AD_STEPPING_MASK 0x0080L |
|---|
| 133175 | #define BIF_CFG_DEV0_RC1_COMMAND__SERR_EN_MASK 0x0100L |
|---|
| 133176 | #define BIF_CFG_DEV0_RC1_COMMAND__FAST_B2B_EN_MASK 0x0200L |
|---|
| 133177 | #define BIF_CFG_DEV0_RC1_COMMAND__INT_DIS_MASK 0x0400L |
|---|
| 133178 | //BIF_CFG_DEV0_RC1_STATUS |
|---|
| 133179 | #define BIF_CFG_DEV0_RC1_STATUS__IMMEDIATE_READINESS__SHIFT 0x0 |
|---|
| 133180 | #define BIF_CFG_DEV0_RC1_STATUS__INT_STATUS__SHIFT 0x3 |
|---|
| 133181 | #define BIF_CFG_DEV0_RC1_STATUS__CAP_LIST__SHIFT 0x4 |
|---|
| 133182 | #define BIF_CFG_DEV0_RC1_STATUS__PCI_66_CAP__SHIFT 0x5 |
|---|
| 133183 | #define BIF_CFG_DEV0_RC1_STATUS__FAST_BACK_CAPABLE__SHIFT 0x7 |
|---|
| 133184 | #define BIF_CFG_DEV0_RC1_STATUS__MASTER_DATA_PARITY_ERROR__SHIFT 0x8 |
|---|
| 133185 | #define BIF_CFG_DEV0_RC1_STATUS__DEVSEL_TIMING__SHIFT 0x9 |
|---|
| 133186 | #define BIF_CFG_DEV0_RC1_STATUS__SIGNAL_TARGET_ABORT__SHIFT 0xb |
|---|
| 133187 | #define BIF_CFG_DEV0_RC1_STATUS__RECEIVED_TARGET_ABORT__SHIFT 0xc |
|---|
| 133188 | #define BIF_CFG_DEV0_RC1_STATUS__RECEIVED_MASTER_ABORT__SHIFT 0xd |
|---|
| 133189 | #define BIF_CFG_DEV0_RC1_STATUS__SIGNALED_SYSTEM_ERROR__SHIFT 0xe |
|---|
| 133190 | #define BIF_CFG_DEV0_RC1_STATUS__PARITY_ERROR_DETECTED__SHIFT 0xf |
|---|
| 133191 | #define BIF_CFG_DEV0_RC1_STATUS__IMMEDIATE_READINESS_MASK 0x0001L |
|---|
| 133192 | #define BIF_CFG_DEV0_RC1_STATUS__INT_STATUS_MASK 0x0008L |
|---|
| 133193 | #define BIF_CFG_DEV0_RC1_STATUS__CAP_LIST_MASK 0x0010L |
|---|
| 133194 | #define BIF_CFG_DEV0_RC1_STATUS__PCI_66_CAP_MASK 0x0020L |
|---|
| 133195 | #define BIF_CFG_DEV0_RC1_STATUS__FAST_BACK_CAPABLE_MASK 0x0080L |
|---|
| 133196 | #define BIF_CFG_DEV0_RC1_STATUS__MASTER_DATA_PARITY_ERROR_MASK 0x0100L |
|---|
| 133197 | #define BIF_CFG_DEV0_RC1_STATUS__DEVSEL_TIMING_MASK 0x0600L |
|---|
| 133198 | #define BIF_CFG_DEV0_RC1_STATUS__SIGNAL_TARGET_ABORT_MASK 0x0800L |
|---|
| 133199 | #define BIF_CFG_DEV0_RC1_STATUS__RECEIVED_TARGET_ABORT_MASK 0x1000L |
|---|
| 133200 | #define BIF_CFG_DEV0_RC1_STATUS__RECEIVED_MASTER_ABORT_MASK 0x2000L |
|---|
| 133201 | #define BIF_CFG_DEV0_RC1_STATUS__SIGNALED_SYSTEM_ERROR_MASK 0x4000L |
|---|
| 133202 | #define BIF_CFG_DEV0_RC1_STATUS__PARITY_ERROR_DETECTED_MASK 0x8000L |
|---|
| 133203 | //BIF_CFG_DEV0_RC1_REVISION_ID |
|---|
| 133204 | #define BIF_CFG_DEV0_RC1_REVISION_ID__MINOR_REV_ID__SHIFT 0x0 |
|---|
| 133205 | #define BIF_CFG_DEV0_RC1_REVISION_ID__MAJOR_REV_ID__SHIFT 0x4 |
|---|
| 133206 | #define BIF_CFG_DEV0_RC1_REVISION_ID__MINOR_REV_ID_MASK 0x0FL |
|---|
| 133207 | #define BIF_CFG_DEV0_RC1_REVISION_ID__MAJOR_REV_ID_MASK 0xF0L |
|---|
| 133208 | //BIF_CFG_DEV0_RC1_PROG_INTERFACE |
|---|
| 133209 | #define BIF_CFG_DEV0_RC1_PROG_INTERFACE__PROG_INTERFACE__SHIFT 0x0 |
|---|
| 133210 | #define BIF_CFG_DEV0_RC1_PROG_INTERFACE__PROG_INTERFACE_MASK 0xFFL |
|---|
| 133211 | //BIF_CFG_DEV0_RC1_SUB_CLASS |
|---|
| 133212 | #define BIF_CFG_DEV0_RC1_SUB_CLASS__SUB_CLASS__SHIFT 0x0 |
|---|
| 133213 | #define BIF_CFG_DEV0_RC1_SUB_CLASS__SUB_CLASS_MASK 0xFFL |
|---|
| 133214 | //BIF_CFG_DEV0_RC1_BASE_CLASS |
|---|
| 133215 | #define BIF_CFG_DEV0_RC1_BASE_CLASS__BASE_CLASS__SHIFT 0x0 |
|---|
| 133216 | #define BIF_CFG_DEV0_RC1_BASE_CLASS__BASE_CLASS_MASK 0xFFL |
|---|
| 133217 | //BIF_CFG_DEV0_RC1_CACHE_LINE |
|---|
| 133218 | #define BIF_CFG_DEV0_RC1_CACHE_LINE__CACHE_LINE_SIZE__SHIFT 0x0 |
|---|
| 133219 | #define BIF_CFG_DEV0_RC1_CACHE_LINE__CACHE_LINE_SIZE_MASK 0xFFL |
|---|
| 133220 | //BIF_CFG_DEV0_RC1_LATENCY |
|---|
| 133221 | #define BIF_CFG_DEV0_RC1_LATENCY__LATENCY_TIMER__SHIFT 0x0 |
|---|
| 133222 | #define BIF_CFG_DEV0_RC1_LATENCY__LATENCY_TIMER_MASK 0xFFL |
|---|
| 133223 | //BIF_CFG_DEV0_RC1_HEADER |
|---|
| 133224 | #define 0x0 |
|---|
| 133225 | #define 0x7 |
|---|
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|---|
| 133227 | #define 0x80L |
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| 133228 | //BIF_CFG_DEV0_RC1_BIST |
|---|
| 133229 | #define BIF_CFG_DEV0_RC1_BIST__BIST_COMP__SHIFT 0x0 |
|---|
| 133230 | #define BIF_CFG_DEV0_RC1_BIST__BIST_STRT__SHIFT 0x6 |
|---|
| 133231 | #define BIF_CFG_DEV0_RC1_BIST__BIST_CAP__SHIFT 0x7 |
|---|
| 133232 | #define BIF_CFG_DEV0_RC1_BIST__BIST_COMP_MASK 0x0FL |
|---|
| 133233 | #define BIF_CFG_DEV0_RC1_BIST__BIST_STRT_MASK 0x40L |
|---|
| 133234 | #define BIF_CFG_DEV0_RC1_BIST__BIST_CAP_MASK 0x80L |
|---|
| 133235 | //BIF_CFG_DEV0_RC1_BASE_ADDR_1 |
|---|
| 133236 | #define BIF_CFG_DEV0_RC1_BASE_ADDR_1__BASE_ADDR__SHIFT 0x0 |
|---|
| 133237 | #define BIF_CFG_DEV0_RC1_BASE_ADDR_1__BASE_ADDR_MASK 0xFFFFFFFFL |
|---|
| 133238 | //BIF_CFG_DEV0_RC1_BASE_ADDR_2 |
|---|
| 133239 | #define BIF_CFG_DEV0_RC1_BASE_ADDR_2__BASE_ADDR__SHIFT 0x0 |
|---|
| 133240 | #define BIF_CFG_DEV0_RC1_BASE_ADDR_2__BASE_ADDR_MASK 0xFFFFFFFFL |
|---|
| 133241 | //BIF_CFG_DEV0_RC1_SUB_BUS_NUMBER_LATENCY |
|---|
| 133242 | #define BIF_CFG_DEV0_RC1_SUB_BUS_NUMBER_LATENCY__PRIMARY_BUS__SHIFT 0x0 |
|---|
| 133243 | #define BIF_CFG_DEV0_RC1_SUB_BUS_NUMBER_LATENCY__SECONDARY_BUS__SHIFT 0x8 |
|---|
| 133244 | #define BIF_CFG_DEV0_RC1_SUB_BUS_NUMBER_LATENCY__SUB_BUS_NUM__SHIFT 0x10 |
|---|
| 133245 | #define BIF_CFG_DEV0_RC1_SUB_BUS_NUMBER_LATENCY__SECONDARY_LATENCY_TIMER__SHIFT 0x18 |
|---|
| 133246 | #define BIF_CFG_DEV0_RC1_SUB_BUS_NUMBER_LATENCY__PRIMARY_BUS_MASK 0x000000FFL |
|---|
| 133247 | #define BIF_CFG_DEV0_RC1_SUB_BUS_NUMBER_LATENCY__SECONDARY_BUS_MASK 0x0000FF00L |
|---|
| 133248 | #define BIF_CFG_DEV0_RC1_SUB_BUS_NUMBER_LATENCY__SUB_BUS_NUM_MASK 0x00FF0000L |
|---|
| 133249 | #define BIF_CFG_DEV0_RC1_SUB_BUS_NUMBER_LATENCY__SECONDARY_LATENCY_TIMER_MASK 0xFF000000L |
|---|
| 133250 | //BIF_CFG_DEV0_RC1_IO_BASE_LIMIT |
|---|
| 133251 | #define BIF_CFG_DEV0_RC1_IO_BASE_LIMIT__IO_BASE_TYPE__SHIFT 0x0 |
|---|
| 133252 | #define BIF_CFG_DEV0_RC1_IO_BASE_LIMIT__IO_BASE__SHIFT 0x4 |
|---|
| 133253 | #define BIF_CFG_DEV0_RC1_IO_BASE_LIMIT__IO_LIMIT_TYPE__SHIFT 0x8 |
|---|
| 133254 | #define BIF_CFG_DEV0_RC1_IO_BASE_LIMIT__IO_LIMIT__SHIFT 0xc |
|---|
| 133255 | #define BIF_CFG_DEV0_RC1_IO_BASE_LIMIT__IO_BASE_TYPE_MASK 0x000FL |
|---|
| 133256 | #define BIF_CFG_DEV0_RC1_IO_BASE_LIMIT__IO_BASE_MASK 0x00F0L |
|---|
| 133257 | #define BIF_CFG_DEV0_RC1_IO_BASE_LIMIT__IO_LIMIT_TYPE_MASK 0x0F00L |
|---|
| 133258 | #define BIF_CFG_DEV0_RC1_IO_BASE_LIMIT__IO_LIMIT_MASK 0xF000L |
|---|
| 133259 | //BIF_CFG_DEV0_RC1_SECONDARY_STATUS |
|---|
| 133260 | #define BIF_CFG_DEV0_RC1_SECONDARY_STATUS__PCI_66_CAP__SHIFT 0x5 |
|---|
| 133261 | #define BIF_CFG_DEV0_RC1_SECONDARY_STATUS__FAST_BACK_CAPABLE__SHIFT 0x7 |
|---|
| 133262 | #define BIF_CFG_DEV0_RC1_SECONDARY_STATUS__MASTER_DATA_PARITY_ERROR__SHIFT 0x8 |
|---|
| 133263 | #define BIF_CFG_DEV0_RC1_SECONDARY_STATUS__DEVSEL_TIMING__SHIFT 0x9 |
|---|
| 133264 | #define BIF_CFG_DEV0_RC1_SECONDARY_STATUS__SIGNAL_TARGET_ABORT__SHIFT 0xb |
|---|
| 133265 | #define BIF_CFG_DEV0_RC1_SECONDARY_STATUS__RECEIVED_TARGET_ABORT__SHIFT 0xc |
|---|
| 133266 | #define BIF_CFG_DEV0_RC1_SECONDARY_STATUS__RECEIVED_MASTER_ABORT__SHIFT 0xd |
|---|
| 133267 | #define BIF_CFG_DEV0_RC1_SECONDARY_STATUS__RECEIVED_SYSTEM_ERROR__SHIFT 0xe |
|---|
| 133268 | #define BIF_CFG_DEV0_RC1_SECONDARY_STATUS__PARITY_ERROR_DETECTED__SHIFT 0xf |
|---|
| 133269 | #define BIF_CFG_DEV0_RC1_SECONDARY_STATUS__PCI_66_CAP_MASK 0x0020L |
|---|
| 133270 | #define BIF_CFG_DEV0_RC1_SECONDARY_STATUS__FAST_BACK_CAPABLE_MASK 0x0080L |
|---|
| 133271 | #define BIF_CFG_DEV0_RC1_SECONDARY_STATUS__MASTER_DATA_PARITY_ERROR_MASK 0x0100L |
|---|
| 133272 | #define BIF_CFG_DEV0_RC1_SECONDARY_STATUS__DEVSEL_TIMING_MASK 0x0600L |
|---|
| 133273 | #define BIF_CFG_DEV0_RC1_SECONDARY_STATUS__SIGNAL_TARGET_ABORT_MASK 0x0800L |
|---|
| 133274 | #define BIF_CFG_DEV0_RC1_SECONDARY_STATUS__RECEIVED_TARGET_ABORT_MASK 0x1000L |
|---|
| 133275 | #define BIF_CFG_DEV0_RC1_SECONDARY_STATUS__RECEIVED_MASTER_ABORT_MASK 0x2000L |
|---|
| 133276 | #define BIF_CFG_DEV0_RC1_SECONDARY_STATUS__RECEIVED_SYSTEM_ERROR_MASK 0x4000L |
|---|
| 133277 | #define BIF_CFG_DEV0_RC1_SECONDARY_STATUS__PARITY_ERROR_DETECTED_MASK 0x8000L |
|---|
| 133278 | //BIF_CFG_DEV0_RC1_MEM_BASE_LIMIT |
|---|
| 133279 | #define BIF_CFG_DEV0_RC1_MEM_BASE_LIMIT__MEM_BASE_TYPE__SHIFT 0x0 |
|---|
| 133280 | #define BIF_CFG_DEV0_RC1_MEM_BASE_LIMIT__MEM_BASE_31_20__SHIFT 0x4 |
|---|
| 133281 | #define BIF_CFG_DEV0_RC1_MEM_BASE_LIMIT__MEM_LIMIT_TYPE__SHIFT 0x10 |
|---|
| 133282 | #define BIF_CFG_DEV0_RC1_MEM_BASE_LIMIT__MEM_LIMIT_31_20__SHIFT 0x14 |
|---|
| 133283 | #define BIF_CFG_DEV0_RC1_MEM_BASE_LIMIT__MEM_BASE_TYPE_MASK 0x0000000FL |
|---|
| 133284 | #define BIF_CFG_DEV0_RC1_MEM_BASE_LIMIT__MEM_BASE_31_20_MASK 0x0000FFF0L |
|---|
| 133285 | #define BIF_CFG_DEV0_RC1_MEM_BASE_LIMIT__MEM_LIMIT_TYPE_MASK 0x000F0000L |
|---|
| 133286 | #define BIF_CFG_DEV0_RC1_MEM_BASE_LIMIT__MEM_LIMIT_31_20_MASK 0xFFF00000L |
|---|
| 133287 | //BIF_CFG_DEV0_RC1_PREF_BASE_LIMIT |
|---|
| 133288 | #define BIF_CFG_DEV0_RC1_PREF_BASE_LIMIT__PREF_MEM_BASE_TYPE__SHIFT 0x0 |
|---|
| 133289 | #define BIF_CFG_DEV0_RC1_PREF_BASE_LIMIT__PREF_MEM_BASE_31_20__SHIFT 0x4 |
|---|
| 133290 | #define BIF_CFG_DEV0_RC1_PREF_BASE_LIMIT__PREF_MEM_LIMIT_TYPE__SHIFT 0x10 |
|---|
| 133291 | #define BIF_CFG_DEV0_RC1_PREF_BASE_LIMIT__PREF_MEM_LIMIT_31_20__SHIFT 0x14 |
|---|
| 133292 | #define BIF_CFG_DEV0_RC1_PREF_BASE_LIMIT__PREF_MEM_BASE_TYPE_MASK 0x0000000FL |
|---|
| 133293 | #define BIF_CFG_DEV0_RC1_PREF_BASE_LIMIT__PREF_MEM_BASE_31_20_MASK 0x0000FFF0L |
|---|
| 133294 | #define BIF_CFG_DEV0_RC1_PREF_BASE_LIMIT__PREF_MEM_LIMIT_TYPE_MASK 0x000F0000L |
|---|
| 133295 | #define BIF_CFG_DEV0_RC1_PREF_BASE_LIMIT__PREF_MEM_LIMIT_31_20_MASK 0xFFF00000L |
|---|
| 133296 | //BIF_CFG_DEV0_RC1_PREF_BASE_UPPER |
|---|
| 133297 | #define BIF_CFG_DEV0_RC1_PREF_BASE_UPPER__PREF_BASE_UPPER__SHIFT 0x0 |
|---|
| 133298 | #define BIF_CFG_DEV0_RC1_PREF_BASE_UPPER__PREF_BASE_UPPER_MASK 0xFFFFFFFFL |
|---|
| 133299 | //BIF_CFG_DEV0_RC1_PREF_LIMIT_UPPER |
|---|
| 133300 | #define BIF_CFG_DEV0_RC1_PREF_LIMIT_UPPER__PREF_LIMIT_UPPER__SHIFT 0x0 |
|---|
| 133301 | #define BIF_CFG_DEV0_RC1_PREF_LIMIT_UPPER__PREF_LIMIT_UPPER_MASK 0xFFFFFFFFL |
|---|
| 133302 | //BIF_CFG_DEV0_RC1_IO_BASE_LIMIT_HI |
|---|
| 133303 | #define BIF_CFG_DEV0_RC1_IO_BASE_LIMIT_HI__IO_BASE_31_16__SHIFT 0x0 |
|---|
| 133304 | #define BIF_CFG_DEV0_RC1_IO_BASE_LIMIT_HI__IO_LIMIT_31_16__SHIFT 0x10 |
|---|
| 133305 | #define BIF_CFG_DEV0_RC1_IO_BASE_LIMIT_HI__IO_BASE_31_16_MASK 0x0000FFFFL |
|---|
| 133306 | #define BIF_CFG_DEV0_RC1_IO_BASE_LIMIT_HI__IO_LIMIT_31_16_MASK 0xFFFF0000L |
|---|
| 133307 | //BIF_CFG_DEV0_RC1_CAP_PTR |
|---|
| 133308 | #define BIF_CFG_DEV0_RC1_CAP_PTR__CAP_PTR__SHIFT 0x0 |
|---|
| 133309 | #define BIF_CFG_DEV0_RC1_CAP_PTR__CAP_PTR_MASK 0xFFL |
|---|
| 133310 | //BIF_CFG_DEV0_RC1_ROM_BASE_ADDR |
|---|
| 133311 | #define BIF_CFG_DEV0_RC1_ROM_BASE_ADDR__BASE_ADDR__SHIFT 0x0 |
|---|
| 133312 | #define BIF_CFG_DEV0_RC1_ROM_BASE_ADDR__BASE_ADDR_MASK 0xFFFFFFFFL |
|---|
| 133313 | //BIF_CFG_DEV0_RC1_INTERRUPT_LINE |
|---|
| 133314 | #define BIF_CFG_DEV0_RC1_INTERRUPT_LINE__INTERRUPT_LINE__SHIFT 0x0 |
|---|
| 133315 | #define BIF_CFG_DEV0_RC1_INTERRUPT_LINE__INTERRUPT_LINE_MASK 0xFFL |
|---|
| 133316 | //BIF_CFG_DEV0_RC1_INTERRUPT_PIN |
|---|
| 133317 | #define BIF_CFG_DEV0_RC1_INTERRUPT_PIN__INTERRUPT_PIN__SHIFT 0x0 |
|---|
| 133318 | #define BIF_CFG_DEV0_RC1_INTERRUPT_PIN__INTERRUPT_PIN_MASK 0xFFL |
|---|
| 133319 | //BIF_CFG_DEV0_RC1_IRQ_BRIDGE_CNTL |
|---|
| 133320 | #define BIF_CFG_DEV0_RC1_IRQ_BRIDGE_CNTL__PARITY_RESPONSE_EN__SHIFT 0x0 |
|---|
| 133321 | #define BIF_CFG_DEV0_RC1_IRQ_BRIDGE_CNTL__SERR_EN__SHIFT 0x1 |
|---|
| 133322 | #define BIF_CFG_DEV0_RC1_IRQ_BRIDGE_CNTL__ISA_EN__SHIFT 0x2 |
|---|
| 133323 | #define BIF_CFG_DEV0_RC1_IRQ_BRIDGE_CNTL__VGA_EN__SHIFT 0x3 |
|---|
| 133324 | #define BIF_CFG_DEV0_RC1_IRQ_BRIDGE_CNTL__VGA_DEC__SHIFT 0x4 |
|---|
| 133325 | #define BIF_CFG_DEV0_RC1_IRQ_BRIDGE_CNTL__MASTER_ABORT_MODE__SHIFT 0x5 |
|---|
| 133326 | #define BIF_CFG_DEV0_RC1_IRQ_BRIDGE_CNTL__SECONDARY_BUS_RESET__SHIFT 0x6 |
|---|
| 133327 | #define BIF_CFG_DEV0_RC1_IRQ_BRIDGE_CNTL__FAST_B2B_EN__SHIFT 0x7 |
|---|
| 133328 | #define BIF_CFG_DEV0_RC1_IRQ_BRIDGE_CNTL__PRIMARY_DISCARD_TIMER__SHIFT 0x8 |
|---|
| 133329 | #define BIF_CFG_DEV0_RC1_IRQ_BRIDGE_CNTL__SECONDARY_DISCARD_TIMER__SHIFT 0x9 |
|---|
| 133330 | #define BIF_CFG_DEV0_RC1_IRQ_BRIDGE_CNTL__DISCARD_TIMER_STATUS__SHIFT 0xa |
|---|
| 133331 | #define BIF_CFG_DEV0_RC1_IRQ_BRIDGE_CNTL__DISCARD_TIMER_SERR_ENABLE__SHIFT 0xb |
|---|
| 133332 | #define BIF_CFG_DEV0_RC1_IRQ_BRIDGE_CNTL__PARITY_RESPONSE_EN_MASK 0x0001L |
|---|
| 133333 | #define BIF_CFG_DEV0_RC1_IRQ_BRIDGE_CNTL__SERR_EN_MASK 0x0002L |
|---|
| 133334 | #define BIF_CFG_DEV0_RC1_IRQ_BRIDGE_CNTL__ISA_EN_MASK 0x0004L |
|---|
| 133335 | #define BIF_CFG_DEV0_RC1_IRQ_BRIDGE_CNTL__VGA_EN_MASK 0x0008L |
|---|
| 133336 | #define BIF_CFG_DEV0_RC1_IRQ_BRIDGE_CNTL__VGA_DEC_MASK 0x0010L |
|---|
| 133337 | #define BIF_CFG_DEV0_RC1_IRQ_BRIDGE_CNTL__MASTER_ABORT_MODE_MASK 0x0020L |
|---|
| 133338 | #define BIF_CFG_DEV0_RC1_IRQ_BRIDGE_CNTL__SECONDARY_BUS_RESET_MASK 0x0040L |
|---|
| 133339 | #define BIF_CFG_DEV0_RC1_IRQ_BRIDGE_CNTL__FAST_B2B_EN_MASK 0x0080L |
|---|
| 133340 | #define BIF_CFG_DEV0_RC1_IRQ_BRIDGE_CNTL__PRIMARY_DISCARD_TIMER_MASK 0x0100L |
|---|
| 133341 | #define BIF_CFG_DEV0_RC1_IRQ_BRIDGE_CNTL__SECONDARY_DISCARD_TIMER_MASK 0x0200L |
|---|
| 133342 | #define BIF_CFG_DEV0_RC1_IRQ_BRIDGE_CNTL__DISCARD_TIMER_STATUS_MASK 0x0400L |
|---|
| 133343 | #define BIF_CFG_DEV0_RC1_IRQ_BRIDGE_CNTL__DISCARD_TIMER_SERR_ENABLE_MASK 0x0800L |
|---|
| 133344 | //BIF_CFG_DEV0_RC1_EXT_BRIDGE_CNTL |
|---|
| 133345 | #define BIF_CFG_DEV0_RC1_EXT_BRIDGE_CNTL__IO_PORT_80_EN__SHIFT 0x0 |
|---|
| 133346 | #define BIF_CFG_DEV0_RC1_EXT_BRIDGE_CNTL__IO_PORT_80_EN_MASK 0x01L |
|---|
| 133347 | //BIF_CFG_DEV0_RC1_PMI_CAP_LIST |
|---|
| 133348 | #define BIF_CFG_DEV0_RC1_PMI_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 133349 | #define BIF_CFG_DEV0_RC1_PMI_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
|---|
| 133350 | #define BIF_CFG_DEV0_RC1_PMI_CAP_LIST__CAP_ID_MASK 0x00FFL |
|---|
| 133351 | #define BIF_CFG_DEV0_RC1_PMI_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
|---|
| 133352 | //BIF_CFG_DEV0_RC1_PMI_CAP |
|---|
| 133353 | #define BIF_CFG_DEV0_RC1_PMI_CAP__VERSION__SHIFT 0x0 |
|---|
| 133354 | #define BIF_CFG_DEV0_RC1_PMI_CAP__PME_CLOCK__SHIFT 0x3 |
|---|
| 133355 | #define BIF_CFG_DEV0_RC1_PMI_CAP__IMMEDIATE_READINESS_ON_RETURN_TO_D0__SHIFT 0x4 |
|---|
| 133356 | #define BIF_CFG_DEV0_RC1_PMI_CAP__DEV_SPECIFIC_INIT__SHIFT 0x5 |
|---|
| 133357 | #define BIF_CFG_DEV0_RC1_PMI_CAP__AUX_CURRENT__SHIFT 0x6 |
|---|
| 133358 | #define BIF_CFG_DEV0_RC1_PMI_CAP__D1_SUPPORT__SHIFT 0x9 |
|---|
| 133359 | #define BIF_CFG_DEV0_RC1_PMI_CAP__D2_SUPPORT__SHIFT 0xa |
|---|
| 133360 | #define BIF_CFG_DEV0_RC1_PMI_CAP__PME_SUPPORT__SHIFT 0xb |
|---|
| 133361 | #define BIF_CFG_DEV0_RC1_PMI_CAP__VERSION_MASK 0x0007L |
|---|
| 133362 | #define BIF_CFG_DEV0_RC1_PMI_CAP__PME_CLOCK_MASK 0x0008L |
|---|
| 133363 | #define BIF_CFG_DEV0_RC1_PMI_CAP__IMMEDIATE_READINESS_ON_RETURN_TO_D0_MASK 0x0010L |
|---|
| 133364 | #define BIF_CFG_DEV0_RC1_PMI_CAP__DEV_SPECIFIC_INIT_MASK 0x0020L |
|---|
| 133365 | #define BIF_CFG_DEV0_RC1_PMI_CAP__AUX_CURRENT_MASK 0x01C0L |
|---|
| 133366 | #define BIF_CFG_DEV0_RC1_PMI_CAP__D1_SUPPORT_MASK 0x0200L |
|---|
| 133367 | #define BIF_CFG_DEV0_RC1_PMI_CAP__D2_SUPPORT_MASK 0x0400L |
|---|
| 133368 | #define BIF_CFG_DEV0_RC1_PMI_CAP__PME_SUPPORT_MASK 0xF800L |
|---|
| 133369 | //BIF_CFG_DEV0_RC1_PMI_STATUS_CNTL |
|---|
| 133370 | #define BIF_CFG_DEV0_RC1_PMI_STATUS_CNTL__POWER_STATE__SHIFT 0x0 |
|---|
| 133371 | #define BIF_CFG_DEV0_RC1_PMI_STATUS_CNTL__NO_SOFT_RESET__SHIFT 0x3 |
|---|
| 133372 | #define BIF_CFG_DEV0_RC1_PMI_STATUS_CNTL__PME_EN__SHIFT 0x8 |
|---|
| 133373 | #define BIF_CFG_DEV0_RC1_PMI_STATUS_CNTL__DATA_SELECT__SHIFT 0x9 |
|---|
| 133374 | #define BIF_CFG_DEV0_RC1_PMI_STATUS_CNTL__DATA_SCALE__SHIFT 0xd |
|---|
| 133375 | #define BIF_CFG_DEV0_RC1_PMI_STATUS_CNTL__PME_STATUS__SHIFT 0xf |
|---|
| 133376 | #define BIF_CFG_DEV0_RC1_PMI_STATUS_CNTL__B2_B3_SUPPORT__SHIFT 0x16 |
|---|
| 133377 | #define BIF_CFG_DEV0_RC1_PMI_STATUS_CNTL__BUS_PWR_EN__SHIFT 0x17 |
|---|
| 133378 | #define BIF_CFG_DEV0_RC1_PMI_STATUS_CNTL__PMI_DATA__SHIFT 0x18 |
|---|
| 133379 | #define BIF_CFG_DEV0_RC1_PMI_STATUS_CNTL__POWER_STATE_MASK 0x00000003L |
|---|
| 133380 | #define BIF_CFG_DEV0_RC1_PMI_STATUS_CNTL__NO_SOFT_RESET_MASK 0x00000008L |
|---|
| 133381 | #define BIF_CFG_DEV0_RC1_PMI_STATUS_CNTL__PME_EN_MASK 0x00000100L |
|---|
| 133382 | #define BIF_CFG_DEV0_RC1_PMI_STATUS_CNTL__DATA_SELECT_MASK 0x00001E00L |
|---|
| 133383 | #define BIF_CFG_DEV0_RC1_PMI_STATUS_CNTL__DATA_SCALE_MASK 0x00006000L |
|---|
| 133384 | #define BIF_CFG_DEV0_RC1_PMI_STATUS_CNTL__PME_STATUS_MASK 0x00008000L |
|---|
| 133385 | #define BIF_CFG_DEV0_RC1_PMI_STATUS_CNTL__B2_B3_SUPPORT_MASK 0x00400000L |
|---|
| 133386 | #define BIF_CFG_DEV0_RC1_PMI_STATUS_CNTL__BUS_PWR_EN_MASK 0x00800000L |
|---|
| 133387 | #define BIF_CFG_DEV0_RC1_PMI_STATUS_CNTL__PMI_DATA_MASK 0xFF000000L |
|---|
| 133388 | //BIF_CFG_DEV0_RC1_PCIE_CAP_LIST |
|---|
| 133389 | #define BIF_CFG_DEV0_RC1_PCIE_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 133390 | #define BIF_CFG_DEV0_RC1_PCIE_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
|---|
| 133391 | #define BIF_CFG_DEV0_RC1_PCIE_CAP_LIST__CAP_ID_MASK 0x00FFL |
|---|
| 133392 | #define BIF_CFG_DEV0_RC1_PCIE_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
|---|
| 133393 | //BIF_CFG_DEV0_RC1_PCIE_CAP |
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| 133394 | #define BIF_CFG_DEV0_RC1_PCIE_CAP__VERSION__SHIFT 0x0 |
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| 133396 | #define BIF_CFG_DEV0_RC1_PCIE_CAP__SLOT_IMPLEMENTED__SHIFT 0x8 |
|---|
| 133397 | #define BIF_CFG_DEV0_RC1_PCIE_CAP__INT_MESSAGE_NUM__SHIFT 0x9 |
|---|
| 133398 | #define BIF_CFG_DEV0_RC1_PCIE_CAP__VERSION_MASK 0x000FL |
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| 133413 | #define BIF_CFG_DEV0_RC1_DEVICE_CAP__L0S_ACCEPTABLE_LATENCY_MASK 0x000001C0L |
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| 133435 | #define BIF_CFG_DEV0_RC1_DEVICE_CNTL__MAX_PAYLOAD_SIZE_MASK 0x00E0L |
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| 133436 | #define BIF_CFG_DEV0_RC1_DEVICE_CNTL__EXTENDED_TAG_EN_MASK 0x0100L |
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| 133437 | #define BIF_CFG_DEV0_RC1_DEVICE_CNTL__PHANTOM_FUNC_EN_MASK 0x0200L |
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| 133440 | #define BIF_CFG_DEV0_RC1_DEVICE_CNTL__MAX_READ_REQUEST_SIZE_MASK 0x7000L |
|---|
| 133441 | #define BIF_CFG_DEV0_RC1_DEVICE_CNTL__BRIDGE_CFG_RETRY_EN_MASK 0x8000L |
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| 133442 | //BIF_CFG_DEV0_RC1_DEVICE_STATUS |
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| 133443 | #define BIF_CFG_DEV0_RC1_DEVICE_STATUS__CORR_ERR__SHIFT 0x0 |
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|---|
| 133456 | #define BIF_CFG_DEV0_RC1_DEVICE_STATUS__EMER_POWER_REDUCTION_DETECTED_MASK 0x0040L |
|---|
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|---|
| 133468 | #define BIF_CFG_DEV0_RC1_LINK_CAP__PORT_NUMBER__SHIFT 0x18 |
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|---|
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|---|
| 133471 | #define BIF_CFG_DEV0_RC1_LINK_CAP__PM_SUPPORT_MASK 0x00000C00L |
|---|
| 133472 | #define BIF_CFG_DEV0_RC1_LINK_CAP__L0S_EXIT_LATENCY_MASK 0x00007000L |
|---|
| 133473 | #define BIF_CFG_DEV0_RC1_LINK_CAP__L1_EXIT_LATENCY_MASK 0x00038000L |
|---|
| 133474 | #define BIF_CFG_DEV0_RC1_LINK_CAP__CLOCK_POWER_MANAGEMENT_MASK 0x00040000L |
|---|
| 133475 | #define BIF_CFG_DEV0_RC1_LINK_CAP__SURPRISE_DOWN_ERR_REPORTING_MASK 0x00080000L |
|---|
| 133476 | #define BIF_CFG_DEV0_RC1_LINK_CAP__DL_ACTIVE_REPORTING_CAPABLE_MASK 0x00100000L |
|---|
| 133477 | #define BIF_CFG_DEV0_RC1_LINK_CAP__LINK_BW_NOTIFICATION_CAP_MASK 0x00200000L |
|---|
| 133478 | #define BIF_CFG_DEV0_RC1_LINK_CAP__ASPM_OPTIONALITY_COMPLIANCE_MASK 0x00400000L |
|---|
| 133479 | #define BIF_CFG_DEV0_RC1_LINK_CAP__PORT_NUMBER_MASK 0xFF000000L |
|---|
| 133480 | //BIF_CFG_DEV0_RC1_LINK_CNTL |
|---|
| 133481 | #define BIF_CFG_DEV0_RC1_LINK_CNTL__PM_CONTROL__SHIFT 0x0 |
|---|
| 133482 | #define BIF_CFG_DEV0_RC1_LINK_CNTL__PTM_PROP_DELAY_ADAPT_INTER_B__SHIFT 0x2 |
|---|
| 133483 | #define BIF_CFG_DEV0_RC1_LINK_CNTL__READ_CPL_BOUNDARY__SHIFT 0x3 |
|---|
| 133484 | #define BIF_CFG_DEV0_RC1_LINK_CNTL__LINK_DIS__SHIFT 0x4 |
|---|
| 133485 | #define BIF_CFG_DEV0_RC1_LINK_CNTL__RETRAIN_LINK__SHIFT 0x5 |
|---|
| 133486 | #define BIF_CFG_DEV0_RC1_LINK_CNTL__COMMON_CLOCK_CFG__SHIFT 0x6 |
|---|
| 133487 | #define BIF_CFG_DEV0_RC1_LINK_CNTL__EXTENDED_SYNC__SHIFT 0x7 |
|---|
| 133488 | #define BIF_CFG_DEV0_RC1_LINK_CNTL__CLOCK_POWER_MANAGEMENT_EN__SHIFT 0x8 |
|---|
| 133489 | #define BIF_CFG_DEV0_RC1_LINK_CNTL__HW_AUTONOMOUS_WIDTH_DISABLE__SHIFT 0x9 |
|---|
| 133490 | #define BIF_CFG_DEV0_RC1_LINK_CNTL__LINK_BW_MANAGEMENT_INT_EN__SHIFT 0xa |
|---|
| 133491 | #define BIF_CFG_DEV0_RC1_LINK_CNTL__LINK_AUTONOMOUS_BW_INT_EN__SHIFT 0xb |
|---|
| 133492 | #define BIF_CFG_DEV0_RC1_LINK_CNTL__DRS_SIGNALING_CONTROL__SHIFT 0xe |
|---|
| 133493 | #define BIF_CFG_DEV0_RC1_LINK_CNTL__PM_CONTROL_MASK 0x0003L |
|---|
| 133494 | #define BIF_CFG_DEV0_RC1_LINK_CNTL__PTM_PROP_DELAY_ADAPT_INTER_B_MASK 0x0004L |
|---|
| 133495 | #define BIF_CFG_DEV0_RC1_LINK_CNTL__READ_CPL_BOUNDARY_MASK 0x0008L |
|---|
| 133496 | #define BIF_CFG_DEV0_RC1_LINK_CNTL__LINK_DIS_MASK 0x0010L |
|---|
| 133497 | #define BIF_CFG_DEV0_RC1_LINK_CNTL__RETRAIN_LINK_MASK 0x0020L |
|---|
| 133498 | #define BIF_CFG_DEV0_RC1_LINK_CNTL__COMMON_CLOCK_CFG_MASK 0x0040L |
|---|
| 133499 | #define BIF_CFG_DEV0_RC1_LINK_CNTL__EXTENDED_SYNC_MASK 0x0080L |
|---|
| 133500 | #define BIF_CFG_DEV0_RC1_LINK_CNTL__CLOCK_POWER_MANAGEMENT_EN_MASK 0x0100L |
|---|
| 133501 | #define BIF_CFG_DEV0_RC1_LINK_CNTL__HW_AUTONOMOUS_WIDTH_DISABLE_MASK 0x0200L |
|---|
| 133502 | #define BIF_CFG_DEV0_RC1_LINK_CNTL__LINK_BW_MANAGEMENT_INT_EN_MASK 0x0400L |
|---|
| 133503 | #define BIF_CFG_DEV0_RC1_LINK_CNTL__LINK_AUTONOMOUS_BW_INT_EN_MASK 0x0800L |
|---|
| 133504 | #define BIF_CFG_DEV0_RC1_LINK_CNTL__DRS_SIGNALING_CONTROL_MASK 0xC000L |
|---|
| 133505 | //BIF_CFG_DEV0_RC1_LINK_STATUS |
|---|
| 133506 | #define BIF_CFG_DEV0_RC1_LINK_STATUS__CURRENT_LINK_SPEED__SHIFT 0x0 |
|---|
| 133507 | #define BIF_CFG_DEV0_RC1_LINK_STATUS__NEGOTIATED_LINK_WIDTH__SHIFT 0x4 |
|---|
| 133508 | #define BIF_CFG_DEV0_RC1_LINK_STATUS__LINK_TRAINING__SHIFT 0xb |
|---|
| 133509 | #define BIF_CFG_DEV0_RC1_LINK_STATUS__SLOT_CLOCK_CFG__SHIFT 0xc |
|---|
| 133510 | #define BIF_CFG_DEV0_RC1_LINK_STATUS__DL_ACTIVE__SHIFT 0xd |
|---|
| 133511 | #define BIF_CFG_DEV0_RC1_LINK_STATUS__LINK_BW_MANAGEMENT_STATUS__SHIFT 0xe |
|---|
| 133512 | #define BIF_CFG_DEV0_RC1_LINK_STATUS__LINK_AUTONOMOUS_BW_STATUS__SHIFT 0xf |
|---|
| 133513 | #define BIF_CFG_DEV0_RC1_LINK_STATUS__CURRENT_LINK_SPEED_MASK 0x000FL |
|---|
| 133514 | #define BIF_CFG_DEV0_RC1_LINK_STATUS__NEGOTIATED_LINK_WIDTH_MASK 0x03F0L |
|---|
| 133515 | #define BIF_CFG_DEV0_RC1_LINK_STATUS__LINK_TRAINING_MASK 0x0800L |
|---|
| 133516 | #define BIF_CFG_DEV0_RC1_LINK_STATUS__SLOT_CLOCK_CFG_MASK 0x1000L |
|---|
| 133517 | #define BIF_CFG_DEV0_RC1_LINK_STATUS__DL_ACTIVE_MASK 0x2000L |
|---|
| 133518 | #define BIF_CFG_DEV0_RC1_LINK_STATUS__LINK_BW_MANAGEMENT_STATUS_MASK 0x4000L |
|---|
| 133519 | #define BIF_CFG_DEV0_RC1_LINK_STATUS__LINK_AUTONOMOUS_BW_STATUS_MASK 0x8000L |
|---|
| 133520 | //BIF_CFG_DEV0_RC1_SLOT_CAP |
|---|
| 133521 | #define BIF_CFG_DEV0_RC1_SLOT_CAP__ATTN_BUTTON_PRESENT__SHIFT 0x0 |
|---|
| 133522 | #define BIF_CFG_DEV0_RC1_SLOT_CAP__PWR_CONTROLLER_PRESENT__SHIFT 0x1 |
|---|
| 133523 | #define BIF_CFG_DEV0_RC1_SLOT_CAP__MRL_SENSOR_PRESENT__SHIFT 0x2 |
|---|
| 133524 | #define BIF_CFG_DEV0_RC1_SLOT_CAP__ATTN_INDICATOR_PRESENT__SHIFT 0x3 |
|---|
| 133525 | #define BIF_CFG_DEV0_RC1_SLOT_CAP__PWR_INDICATOR_PRESENT__SHIFT 0x4 |
|---|
| 133526 | #define BIF_CFG_DEV0_RC1_SLOT_CAP__HOTPLUG_SURPRISE__SHIFT 0x5 |
|---|
| 133527 | #define BIF_CFG_DEV0_RC1_SLOT_CAP__HOTPLUG_CAPABLE__SHIFT 0x6 |
|---|
| 133528 | #define BIF_CFG_DEV0_RC1_SLOT_CAP__SLOT_PWR_LIMIT_VALUE__SHIFT 0x7 |
|---|
| 133529 | #define BIF_CFG_DEV0_RC1_SLOT_CAP__SLOT_PWR_LIMIT_SCALE__SHIFT 0xf |
|---|
| 133530 | #define BIF_CFG_DEV0_RC1_SLOT_CAP__ELECTROMECH_INTERLOCK_PRESENT__SHIFT 0x11 |
|---|
| 133531 | #define BIF_CFG_DEV0_RC1_SLOT_CAP__NO_COMMAND_COMPLETED_SUPPORTED__SHIFT 0x12 |
|---|
| 133532 | #define BIF_CFG_DEV0_RC1_SLOT_CAP__PHYSICAL_SLOT_NUM__SHIFT 0x13 |
|---|
| 133533 | #define BIF_CFG_DEV0_RC1_SLOT_CAP__ATTN_BUTTON_PRESENT_MASK 0x00000001L |
|---|
| 133534 | #define BIF_CFG_DEV0_RC1_SLOT_CAP__PWR_CONTROLLER_PRESENT_MASK 0x00000002L |
|---|
| 133535 | #define BIF_CFG_DEV0_RC1_SLOT_CAP__MRL_SENSOR_PRESENT_MASK 0x00000004L |
|---|
| 133536 | #define BIF_CFG_DEV0_RC1_SLOT_CAP__ATTN_INDICATOR_PRESENT_MASK 0x00000008L |
|---|
| 133537 | #define BIF_CFG_DEV0_RC1_SLOT_CAP__PWR_INDICATOR_PRESENT_MASK 0x00000010L |
|---|
| 133538 | #define BIF_CFG_DEV0_RC1_SLOT_CAP__HOTPLUG_SURPRISE_MASK 0x00000020L |
|---|
| 133539 | #define BIF_CFG_DEV0_RC1_SLOT_CAP__HOTPLUG_CAPABLE_MASK 0x00000040L |
|---|
| 133540 | #define BIF_CFG_DEV0_RC1_SLOT_CAP__SLOT_PWR_LIMIT_VALUE_MASK 0x00007F80L |
|---|
| 133541 | #define BIF_CFG_DEV0_RC1_SLOT_CAP__SLOT_PWR_LIMIT_SCALE_MASK 0x00018000L |
|---|
| 133542 | #define BIF_CFG_DEV0_RC1_SLOT_CAP__ELECTROMECH_INTERLOCK_PRESENT_MASK 0x00020000L |
|---|
| 133543 | #define BIF_CFG_DEV0_RC1_SLOT_CAP__NO_COMMAND_COMPLETED_SUPPORTED_MASK 0x00040000L |
|---|
| 133544 | #define BIF_CFG_DEV0_RC1_SLOT_CAP__PHYSICAL_SLOT_NUM_MASK 0xFFF80000L |
|---|
| 133545 | //BIF_CFG_DEV0_RC1_SLOT_CNTL |
|---|
| 133546 | #define BIF_CFG_DEV0_RC1_SLOT_CNTL__ATTN_BUTTON_PRESSED_EN__SHIFT 0x0 |
|---|
| 133547 | #define BIF_CFG_DEV0_RC1_SLOT_CNTL__PWR_FAULT_DETECTED_EN__SHIFT 0x1 |
|---|
| 133548 | #define BIF_CFG_DEV0_RC1_SLOT_CNTL__MRL_SENSOR_CHANGED_EN__SHIFT 0x2 |
|---|
| 133549 | #define BIF_CFG_DEV0_RC1_SLOT_CNTL__PRESENCE_DETECT_CHANGED_EN__SHIFT 0x3 |
|---|
| 133550 | #define BIF_CFG_DEV0_RC1_SLOT_CNTL__COMMAND_COMPLETED_INTR_EN__SHIFT 0x4 |
|---|
| 133551 | #define BIF_CFG_DEV0_RC1_SLOT_CNTL__HOTPLUG_INTR_EN__SHIFT 0x5 |
|---|
| 133552 | #define BIF_CFG_DEV0_RC1_SLOT_CNTL__ATTN_INDICATOR_CNTL__SHIFT 0x6 |
|---|
| 133553 | #define BIF_CFG_DEV0_RC1_SLOT_CNTL__PWR_INDICATOR_CNTL__SHIFT 0x8 |
|---|
| 133554 | #define BIF_CFG_DEV0_RC1_SLOT_CNTL__PWR_CONTROLLER_CNTL__SHIFT 0xa |
|---|
| 133555 | #define BIF_CFG_DEV0_RC1_SLOT_CNTL__ELECTROMECH_INTERLOCK_CNTL__SHIFT 0xb |
|---|
| 133556 | #define BIF_CFG_DEV0_RC1_SLOT_CNTL__DL_STATE_CHANGED_EN__SHIFT 0xc |
|---|
| 133557 | #define BIF_CFG_DEV0_RC1_SLOT_CNTL__AUTO_SLOT_PWR_LIMIT_DISABLE__SHIFT 0xd |
|---|
| 133558 | #define BIF_CFG_DEV0_RC1_SLOT_CNTL__ATTN_BUTTON_PRESSED_EN_MASK 0x0001L |
|---|
| 133559 | #define BIF_CFG_DEV0_RC1_SLOT_CNTL__PWR_FAULT_DETECTED_EN_MASK 0x0002L |
|---|
| 133560 | #define BIF_CFG_DEV0_RC1_SLOT_CNTL__MRL_SENSOR_CHANGED_EN_MASK 0x0004L |
|---|
| 133561 | #define BIF_CFG_DEV0_RC1_SLOT_CNTL__PRESENCE_DETECT_CHANGED_EN_MASK 0x0008L |
|---|
| 133562 | #define BIF_CFG_DEV0_RC1_SLOT_CNTL__COMMAND_COMPLETED_INTR_EN_MASK 0x0010L |
|---|
| 133563 | #define BIF_CFG_DEV0_RC1_SLOT_CNTL__HOTPLUG_INTR_EN_MASK 0x0020L |
|---|
| 133564 | #define BIF_CFG_DEV0_RC1_SLOT_CNTL__ATTN_INDICATOR_CNTL_MASK 0x00C0L |
|---|
| 133565 | #define BIF_CFG_DEV0_RC1_SLOT_CNTL__PWR_INDICATOR_CNTL_MASK 0x0300L |
|---|
| 133566 | #define BIF_CFG_DEV0_RC1_SLOT_CNTL__PWR_CONTROLLER_CNTL_MASK 0x0400L |
|---|
| 133567 | #define BIF_CFG_DEV0_RC1_SLOT_CNTL__ELECTROMECH_INTERLOCK_CNTL_MASK 0x0800L |
|---|
| 133568 | #define BIF_CFG_DEV0_RC1_SLOT_CNTL__DL_STATE_CHANGED_EN_MASK 0x1000L |
|---|
| 133569 | #define BIF_CFG_DEV0_RC1_SLOT_CNTL__AUTO_SLOT_PWR_LIMIT_DISABLE_MASK 0x2000L |
|---|
| 133570 | //BIF_CFG_DEV0_RC1_SLOT_STATUS |
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|---|
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|---|
| 133574 | #define BIF_CFG_DEV0_RC1_SLOT_STATUS__PRESENCE_DETECT_CHANGED__SHIFT 0x3 |
|---|
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|---|
| 133576 | #define BIF_CFG_DEV0_RC1_SLOT_STATUS__MRL_SENSOR_STATE__SHIFT 0x5 |
|---|
| 133577 | #define BIF_CFG_DEV0_RC1_SLOT_STATUS__PRESENCE_DETECT_STATE__SHIFT 0x6 |
|---|
| 133578 | #define BIF_CFG_DEV0_RC1_SLOT_STATUS__ELECTROMECH_INTERLOCK_STATUS__SHIFT 0x7 |
|---|
| 133579 | #define BIF_CFG_DEV0_RC1_SLOT_STATUS__DL_STATE_CHANGED__SHIFT 0x8 |
|---|
| 133580 | #define BIF_CFG_DEV0_RC1_SLOT_STATUS__ATTN_BUTTON_PRESSED_MASK 0x0001L |
|---|
| 133581 | #define BIF_CFG_DEV0_RC1_SLOT_STATUS__PWR_FAULT_DETECTED_MASK 0x0002L |
|---|
| 133582 | #define BIF_CFG_DEV0_RC1_SLOT_STATUS__MRL_SENSOR_CHANGED_MASK 0x0004L |
|---|
| 133583 | #define BIF_CFG_DEV0_RC1_SLOT_STATUS__PRESENCE_DETECT_CHANGED_MASK 0x0008L |
|---|
| 133584 | #define BIF_CFG_DEV0_RC1_SLOT_STATUS__COMMAND_COMPLETED_MASK 0x0010L |
|---|
| 133585 | #define BIF_CFG_DEV0_RC1_SLOT_STATUS__MRL_SENSOR_STATE_MASK 0x0020L |
|---|
| 133586 | #define BIF_CFG_DEV0_RC1_SLOT_STATUS__PRESENCE_DETECT_STATE_MASK 0x0040L |
|---|
| 133587 | #define BIF_CFG_DEV0_RC1_SLOT_STATUS__ELECTROMECH_INTERLOCK_STATUS_MASK 0x0080L |
|---|
| 133588 | #define BIF_CFG_DEV0_RC1_SLOT_STATUS__DL_STATE_CHANGED_MASK 0x0100L |
|---|
| 133589 | //BIF_CFG_DEV0_RC1_ROOT_CNTL |
|---|
| 133590 | #define BIF_CFG_DEV0_RC1_ROOT_CNTL__SERR_ON_CORR_ERR_EN__SHIFT 0x0 |
|---|
| 133591 | #define BIF_CFG_DEV0_RC1_ROOT_CNTL__SERR_ON_NONFATAL_ERR_EN__SHIFT 0x1 |
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| 133592 | #define BIF_CFG_DEV0_RC1_ROOT_CNTL__SERR_ON_FATAL_ERR_EN__SHIFT 0x2 |
|---|
| 133593 | #define BIF_CFG_DEV0_RC1_ROOT_CNTL__PM_INTERRUPT_EN__SHIFT 0x3 |
|---|
| 133594 | #define BIF_CFG_DEV0_RC1_ROOT_CNTL__CRS_SOFTWARE_VISIBILITY_EN__SHIFT 0x4 |
|---|
| 133595 | #define BIF_CFG_DEV0_RC1_ROOT_CNTL__SERR_ON_CORR_ERR_EN_MASK 0x0001L |
|---|
| 133596 | #define BIF_CFG_DEV0_RC1_ROOT_CNTL__SERR_ON_NONFATAL_ERR_EN_MASK 0x0002L |
|---|
| 133597 | #define BIF_CFG_DEV0_RC1_ROOT_CNTL__SERR_ON_FATAL_ERR_EN_MASK 0x0004L |
|---|
| 133598 | #define BIF_CFG_DEV0_RC1_ROOT_CNTL__PM_INTERRUPT_EN_MASK 0x0008L |
|---|
| 133599 | #define BIF_CFG_DEV0_RC1_ROOT_CNTL__CRS_SOFTWARE_VISIBILITY_EN_MASK 0x0010L |
|---|
| 133600 | //BIF_CFG_DEV0_RC1_ROOT_CAP |
|---|
| 133601 | #define BIF_CFG_DEV0_RC1_ROOT_CAP__CRS_SOFTWARE_VISIBILITY__SHIFT 0x0 |
|---|
| 133602 | #define BIF_CFG_DEV0_RC1_ROOT_CAP__CRS_SOFTWARE_VISIBILITY_MASK 0x0001L |
|---|
| 133603 | //BIF_CFG_DEV0_RC1_ROOT_STATUS |
|---|
| 133604 | #define BIF_CFG_DEV0_RC1_ROOT_STATUS__PME_REQUESTOR_ID__SHIFT 0x0 |
|---|
| 133605 | #define BIF_CFG_DEV0_RC1_ROOT_STATUS__PME_STATUS__SHIFT 0x10 |
|---|
| 133606 | #define BIF_CFG_DEV0_RC1_ROOT_STATUS__PME_PENDING__SHIFT 0x11 |
|---|
| 133607 | #define BIF_CFG_DEV0_RC1_ROOT_STATUS__PME_REQUESTOR_ID_MASK 0x0000FFFFL |
|---|
| 133608 | #define BIF_CFG_DEV0_RC1_ROOT_STATUS__PME_STATUS_MASK 0x00010000L |
|---|
| 133609 | #define BIF_CFG_DEV0_RC1_ROOT_STATUS__PME_PENDING_MASK 0x00020000L |
|---|
| 133610 | //BIF_CFG_DEV0_RC1_DEVICE_CAP2 |
|---|
| 133611 | #define BIF_CFG_DEV0_RC1_DEVICE_CAP2__CPL_TIMEOUT_RANGE_SUPPORTED__SHIFT 0x0 |
|---|
| 133612 | #define BIF_CFG_DEV0_RC1_DEVICE_CAP2__CPL_TIMEOUT_DIS_SUPPORTED__SHIFT 0x4 |
|---|
| 133613 | #define BIF_CFG_DEV0_RC1_DEVICE_CAP2__ARI_FORWARDING_SUPPORTED__SHIFT 0x5 |
|---|
| 133614 | #define BIF_CFG_DEV0_RC1_DEVICE_CAP2__ATOMICOP_ROUTING_SUPPORTED__SHIFT 0x6 |
|---|
| 133615 | #define BIF_CFG_DEV0_RC1_DEVICE_CAP2__ATOMICOP_32CMPLT_SUPPORTED__SHIFT 0x7 |
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| 133617 | #define BIF_CFG_DEV0_RC1_DEVICE_CAP2__CAS128_CMPLT_SUPPORTED__SHIFT 0x9 |
|---|
| 133618 | #define BIF_CFG_DEV0_RC1_DEVICE_CAP2__NO_RO_ENABLED_P2P_PASSING__SHIFT 0xa |
|---|
| 133619 | #define BIF_CFG_DEV0_RC1_DEVICE_CAP2__LTR_SUPPORTED__SHIFT 0xb |
|---|
| 133620 | #define BIF_CFG_DEV0_RC1_DEVICE_CAP2__TPH_CPLR_SUPPORTED__SHIFT 0xc |
|---|
| 133621 | #define BIF_CFG_DEV0_RC1_DEVICE_CAP2__LN_SYSTEM_CLS__SHIFT 0xe |
|---|
| 133622 | #define BIF_CFG_DEV0_RC1_DEVICE_CAP2__TEN_BIT_TAG_COMPLETER_SUPPORTED__SHIFT 0x10 |
|---|
| 133623 | #define BIF_CFG_DEV0_RC1_DEVICE_CAP2__TEN_BIT_TAG_REQUESTER_SUPPORTED__SHIFT 0x11 |
|---|
| 133624 | #define BIF_CFG_DEV0_RC1_DEVICE_CAP2__OBFF_SUPPORTED__SHIFT 0x12 |
|---|
| 133625 | #define BIF_CFG_DEV0_RC1_DEVICE_CAP2__EXTENDED_FMT_FIELD_SUPPORTED__SHIFT 0x14 |
|---|
| 133626 | #define BIF_CFG_DEV0_RC1_DEVICE_CAP2__END_END_TLP_PREFIX_SUPPORTED__SHIFT 0x15 |
|---|
| 133627 | #define BIF_CFG_DEV0_RC1_DEVICE_CAP2__MAX_END_END_TLP_PREFIXES__SHIFT 0x16 |
|---|
| 133628 | #define BIF_CFG_DEV0_RC1_DEVICE_CAP2__EMER_POWER_REDUCTION_SUPPORTED__SHIFT 0x18 |
|---|
| 133629 | #define BIF_CFG_DEV0_RC1_DEVICE_CAP2__EMER_POWER_REDUCTION_INIT_REQ__SHIFT 0x1a |
|---|
| 133630 | #define BIF_CFG_DEV0_RC1_DEVICE_CAP2__FRS_SUPPORTED__SHIFT 0x1f |
|---|
| 133631 | #define BIF_CFG_DEV0_RC1_DEVICE_CAP2__CPL_TIMEOUT_RANGE_SUPPORTED_MASK 0x0000000FL |
|---|
| 133632 | #define BIF_CFG_DEV0_RC1_DEVICE_CAP2__CPL_TIMEOUT_DIS_SUPPORTED_MASK 0x00000010L |
|---|
| 133633 | #define BIF_CFG_DEV0_RC1_DEVICE_CAP2__ARI_FORWARDING_SUPPORTED_MASK 0x00000020L |
|---|
| 133634 | #define BIF_CFG_DEV0_RC1_DEVICE_CAP2__ATOMICOP_ROUTING_SUPPORTED_MASK 0x00000040L |
|---|
| 133635 | #define BIF_CFG_DEV0_RC1_DEVICE_CAP2__ATOMICOP_32CMPLT_SUPPORTED_MASK 0x00000080L |
|---|
| 133636 | #define BIF_CFG_DEV0_RC1_DEVICE_CAP2__ATOMICOP_64CMPLT_SUPPORTED_MASK 0x00000100L |
|---|
| 133637 | #define BIF_CFG_DEV0_RC1_DEVICE_CAP2__CAS128_CMPLT_SUPPORTED_MASK 0x00000200L |
|---|
| 133638 | #define BIF_CFG_DEV0_RC1_DEVICE_CAP2__NO_RO_ENABLED_P2P_PASSING_MASK 0x00000400L |
|---|
| 133639 | #define BIF_CFG_DEV0_RC1_DEVICE_CAP2__LTR_SUPPORTED_MASK 0x00000800L |
|---|
| 133640 | #define BIF_CFG_DEV0_RC1_DEVICE_CAP2__TPH_CPLR_SUPPORTED_MASK 0x00003000L |
|---|
| 133641 | #define BIF_CFG_DEV0_RC1_DEVICE_CAP2__LN_SYSTEM_CLS_MASK 0x0000C000L |
|---|
| 133642 | #define BIF_CFG_DEV0_RC1_DEVICE_CAP2__TEN_BIT_TAG_COMPLETER_SUPPORTED_MASK 0x00010000L |
|---|
| 133643 | #define BIF_CFG_DEV0_RC1_DEVICE_CAP2__TEN_BIT_TAG_REQUESTER_SUPPORTED_MASK 0x00020000L |
|---|
| 133644 | #define BIF_CFG_DEV0_RC1_DEVICE_CAP2__OBFF_SUPPORTED_MASK 0x000C0000L |
|---|
| 133645 | #define BIF_CFG_DEV0_RC1_DEVICE_CAP2__EXTENDED_FMT_FIELD_SUPPORTED_MASK 0x00100000L |
|---|
| 133646 | #define BIF_CFG_DEV0_RC1_DEVICE_CAP2__END_END_TLP_PREFIX_SUPPORTED_MASK 0x00200000L |
|---|
| 133647 | #define BIF_CFG_DEV0_RC1_DEVICE_CAP2__MAX_END_END_TLP_PREFIXES_MASK 0x00C00000L |
|---|
| 133648 | #define BIF_CFG_DEV0_RC1_DEVICE_CAP2__EMER_POWER_REDUCTION_SUPPORTED_MASK 0x03000000L |
|---|
| 133649 | #define BIF_CFG_DEV0_RC1_DEVICE_CAP2__EMER_POWER_REDUCTION_INIT_REQ_MASK 0x04000000L |
|---|
| 133650 | #define BIF_CFG_DEV0_RC1_DEVICE_CAP2__FRS_SUPPORTED_MASK 0x80000000L |
|---|
| 133651 | //BIF_CFG_DEV0_RC1_DEVICE_CNTL2 |
|---|
| 133652 | #define BIF_CFG_DEV0_RC1_DEVICE_CNTL2__CPL_TIMEOUT_VALUE__SHIFT 0x0 |
|---|
| 133653 | #define BIF_CFG_DEV0_RC1_DEVICE_CNTL2__CPL_TIMEOUT_DIS__SHIFT 0x4 |
|---|
| 133654 | #define BIF_CFG_DEV0_RC1_DEVICE_CNTL2__ARI_FORWARDING_EN__SHIFT 0x5 |
|---|
| 133655 | #define BIF_CFG_DEV0_RC1_DEVICE_CNTL2__ATOMICOP_REQUEST_EN__SHIFT 0x6 |
|---|
| 133656 | #define BIF_CFG_DEV0_RC1_DEVICE_CNTL2__ATOMICOP_EGRESS_BLOCKING__SHIFT 0x7 |
|---|
| 133657 | #define BIF_CFG_DEV0_RC1_DEVICE_CNTL2__IDO_REQUEST_ENABLE__SHIFT 0x8 |
|---|
| 133658 | #define BIF_CFG_DEV0_RC1_DEVICE_CNTL2__IDO_COMPLETION_ENABLE__SHIFT 0x9 |
|---|
| 133659 | #define BIF_CFG_DEV0_RC1_DEVICE_CNTL2__LTR_EN__SHIFT 0xa |
|---|
| 133660 | #define BIF_CFG_DEV0_RC1_DEVICE_CNTL2__EMER_POWER_REDUCTION_REQUEST__SHIFT 0xb |
|---|
| 133661 | #define BIF_CFG_DEV0_RC1_DEVICE_CNTL2__TEN_BIT_TAG_REQUESTER_ENABLE__SHIFT 0xc |
|---|
| 133662 | #define BIF_CFG_DEV0_RC1_DEVICE_CNTL2__OBFF_EN__SHIFT 0xd |
|---|
| 133663 | #define BIF_CFG_DEV0_RC1_DEVICE_CNTL2__END_END_TLP_PREFIX_BLOCKING__SHIFT 0xf |
|---|
| 133664 | #define BIF_CFG_DEV0_RC1_DEVICE_CNTL2__CPL_TIMEOUT_VALUE_MASK 0x000FL |
|---|
| 133665 | #define BIF_CFG_DEV0_RC1_DEVICE_CNTL2__CPL_TIMEOUT_DIS_MASK 0x0010L |
|---|
| 133666 | #define BIF_CFG_DEV0_RC1_DEVICE_CNTL2__ARI_FORWARDING_EN_MASK 0x0020L |
|---|
| 133667 | #define BIF_CFG_DEV0_RC1_DEVICE_CNTL2__ATOMICOP_REQUEST_EN_MASK 0x0040L |
|---|
| 133668 | #define BIF_CFG_DEV0_RC1_DEVICE_CNTL2__ATOMICOP_EGRESS_BLOCKING_MASK 0x0080L |
|---|
| 133669 | #define BIF_CFG_DEV0_RC1_DEVICE_CNTL2__IDO_REQUEST_ENABLE_MASK 0x0100L |
|---|
| 133670 | #define BIF_CFG_DEV0_RC1_DEVICE_CNTL2__IDO_COMPLETION_ENABLE_MASK 0x0200L |
|---|
| 133671 | #define BIF_CFG_DEV0_RC1_DEVICE_CNTL2__LTR_EN_MASK 0x0400L |
|---|
| 133672 | #define BIF_CFG_DEV0_RC1_DEVICE_CNTL2__EMER_POWER_REDUCTION_REQUEST_MASK 0x0800L |
|---|
| 133673 | #define BIF_CFG_DEV0_RC1_DEVICE_CNTL2__TEN_BIT_TAG_REQUESTER_ENABLE_MASK 0x1000L |
|---|
| 133674 | #define BIF_CFG_DEV0_RC1_DEVICE_CNTL2__OBFF_EN_MASK 0x6000L |
|---|
| 133675 | #define BIF_CFG_DEV0_RC1_DEVICE_CNTL2__END_END_TLP_PREFIX_BLOCKING_MASK 0x8000L |
|---|
| 133676 | //BIF_CFG_DEV0_RC1_DEVICE_STATUS2 |
|---|
| 133677 | #define BIF_CFG_DEV0_RC1_DEVICE_STATUS2__RESERVED__SHIFT 0x0 |
|---|
| 133678 | #define BIF_CFG_DEV0_RC1_DEVICE_STATUS2__RESERVED_MASK 0xFFFFL |
|---|
| 133679 | //BIF_CFG_DEV0_RC1_LINK_CAP2 |
|---|
| 133680 | #define BIF_CFG_DEV0_RC1_LINK_CAP2__SUPPORTED_LINK_SPEED__SHIFT 0x1 |
|---|
| 133681 | #define BIF_CFG_DEV0_RC1_LINK_CAP2__CROSSLINK_SUPPORTED__SHIFT 0x8 |
|---|
| 133682 | #define BIF_CFG_DEV0_RC1_LINK_CAP2__LOWER_SKP_OS_GEN_SUPPORT__SHIFT 0x9 |
|---|
| 133683 | #define BIF_CFG_DEV0_RC1_LINK_CAP2__LOWER_SKP_OS_RCV_SUPPORT__SHIFT 0x10 |
|---|
| 133684 | #define BIF_CFG_DEV0_RC1_LINK_CAP2__RTM1_PRESENCE_DET_SUPPORT__SHIFT 0x17 |
|---|
| 133685 | #define BIF_CFG_DEV0_RC1_LINK_CAP2__RTM2_PRESENCE_DET_SUPPORT__SHIFT 0x18 |
|---|
| 133686 | #define BIF_CFG_DEV0_RC1_LINK_CAP2__DRS_SUPPORTED__SHIFT 0x1f |
|---|
| 133687 | #define BIF_CFG_DEV0_RC1_LINK_CAP2__SUPPORTED_LINK_SPEED_MASK 0x000000FEL |
|---|
| 133688 | #define BIF_CFG_DEV0_RC1_LINK_CAP2__CROSSLINK_SUPPORTED_MASK 0x00000100L |
|---|
| 133689 | #define BIF_CFG_DEV0_RC1_LINK_CAP2__LOWER_SKP_OS_GEN_SUPPORT_MASK 0x0000FE00L |
|---|
| 133690 | #define BIF_CFG_DEV0_RC1_LINK_CAP2__LOWER_SKP_OS_RCV_SUPPORT_MASK 0x007F0000L |
|---|
| 133691 | #define BIF_CFG_DEV0_RC1_LINK_CAP2__RTM1_PRESENCE_DET_SUPPORT_MASK 0x00800000L |
|---|
| 133692 | #define BIF_CFG_DEV0_RC1_LINK_CAP2__RTM2_PRESENCE_DET_SUPPORT_MASK 0x01000000L |
|---|
| 133693 | #define BIF_CFG_DEV0_RC1_LINK_CAP2__DRS_SUPPORTED_MASK 0x80000000L |
|---|
| 133694 | //BIF_CFG_DEV0_RC1_LINK_CNTL2 |
|---|
| 133695 | #define BIF_CFG_DEV0_RC1_LINK_CNTL2__TARGET_LINK_SPEED__SHIFT 0x0 |
|---|
| 133696 | #define BIF_CFG_DEV0_RC1_LINK_CNTL2__ENTER_COMPLIANCE__SHIFT 0x4 |
|---|
| 133697 | #define BIF_CFG_DEV0_RC1_LINK_CNTL2__HW_AUTONOMOUS_SPEED_DISABLE__SHIFT 0x5 |
|---|
| 133698 | #define BIF_CFG_DEV0_RC1_LINK_CNTL2__SELECTABLE_DEEMPHASIS__SHIFT 0x6 |
|---|
| 133699 | #define BIF_CFG_DEV0_RC1_LINK_CNTL2__XMIT_MARGIN__SHIFT 0x7 |
|---|
| 133700 | #define BIF_CFG_DEV0_RC1_LINK_CNTL2__ENTER_MOD_COMPLIANCE__SHIFT 0xa |
|---|
| 133701 | #define BIF_CFG_DEV0_RC1_LINK_CNTL2__COMPLIANCE_SOS__SHIFT 0xb |
|---|
| 133702 | #define BIF_CFG_DEV0_RC1_LINK_CNTL2__COMPLIANCE_DEEMPHASIS__SHIFT 0xc |
|---|
| 133703 | #define BIF_CFG_DEV0_RC1_LINK_CNTL2__TARGET_LINK_SPEED_MASK 0x000FL |
|---|
| 133704 | #define BIF_CFG_DEV0_RC1_LINK_CNTL2__ENTER_COMPLIANCE_MASK 0x0010L |
|---|
| 133705 | #define BIF_CFG_DEV0_RC1_LINK_CNTL2__HW_AUTONOMOUS_SPEED_DISABLE_MASK 0x0020L |
|---|
| 133706 | #define BIF_CFG_DEV0_RC1_LINK_CNTL2__SELECTABLE_DEEMPHASIS_MASK 0x0040L |
|---|
| 133707 | #define BIF_CFG_DEV0_RC1_LINK_CNTL2__XMIT_MARGIN_MASK 0x0380L |
|---|
| 133708 | #define BIF_CFG_DEV0_RC1_LINK_CNTL2__ENTER_MOD_COMPLIANCE_MASK 0x0400L |
|---|
| 133709 | #define BIF_CFG_DEV0_RC1_LINK_CNTL2__COMPLIANCE_SOS_MASK 0x0800L |
|---|
| 133710 | #define BIF_CFG_DEV0_RC1_LINK_CNTL2__COMPLIANCE_DEEMPHASIS_MASK 0xF000L |
|---|
| 133711 | //BIF_CFG_DEV0_RC1_LINK_STATUS2 |
|---|
| 133712 | #define BIF_CFG_DEV0_RC1_LINK_STATUS2__CUR_DEEMPHASIS_LEVEL__SHIFT 0x0 |
|---|
| 133713 | #define BIF_CFG_DEV0_RC1_LINK_STATUS2__EQUALIZATION_COMPLETE_8GT__SHIFT 0x1 |
|---|
| 133714 | #define BIF_CFG_DEV0_RC1_LINK_STATUS2__EQUALIZATION_PHASE1_SUCCESS_8GT__SHIFT 0x2 |
|---|
| 133715 | #define BIF_CFG_DEV0_RC1_LINK_STATUS2__EQUALIZATION_PHASE2_SUCCESS_8GT__SHIFT 0x3 |
|---|
| 133716 | #define BIF_CFG_DEV0_RC1_LINK_STATUS2__EQUALIZATION_PHASE3_SUCCESS_8GT__SHIFT 0x4 |
|---|
| 133717 | #define BIF_CFG_DEV0_RC1_LINK_STATUS2__LINK_EQUALIZATION_REQUEST_8GT__SHIFT 0x5 |
|---|
| 133718 | #define BIF_CFG_DEV0_RC1_LINK_STATUS2__RTM1_PRESENCE_DET__SHIFT 0x6 |
|---|
| 133719 | #define BIF_CFG_DEV0_RC1_LINK_STATUS2__RTM2_PRESENCE_DET__SHIFT 0x7 |
|---|
| 133720 | #define BIF_CFG_DEV0_RC1_LINK_STATUS2__CROSSLINK_RESOLUTION__SHIFT 0x8 |
|---|
| 133721 | #define BIF_CFG_DEV0_RC1_LINK_STATUS2__DOWNSTREAM_COMPONENT_PRESENCE__SHIFT 0xc |
|---|
| 133722 | #define BIF_CFG_DEV0_RC1_LINK_STATUS2__DRS_MESSAGE_RECEIVED__SHIFT 0xf |
|---|
| 133723 | #define BIF_CFG_DEV0_RC1_LINK_STATUS2__CUR_DEEMPHASIS_LEVEL_MASK 0x0001L |
|---|
| 133724 | #define BIF_CFG_DEV0_RC1_LINK_STATUS2__EQUALIZATION_COMPLETE_8GT_MASK 0x0002L |
|---|
| 133725 | #define BIF_CFG_DEV0_RC1_LINK_STATUS2__EQUALIZATION_PHASE1_SUCCESS_8GT_MASK 0x0004L |
|---|
| 133726 | #define BIF_CFG_DEV0_RC1_LINK_STATUS2__EQUALIZATION_PHASE2_SUCCESS_8GT_MASK 0x0008L |
|---|
| 133727 | #define BIF_CFG_DEV0_RC1_LINK_STATUS2__EQUALIZATION_PHASE3_SUCCESS_8GT_MASK 0x0010L |
|---|
| 133728 | #define BIF_CFG_DEV0_RC1_LINK_STATUS2__LINK_EQUALIZATION_REQUEST_8GT_MASK 0x0020L |
|---|
| 133729 | #define BIF_CFG_DEV0_RC1_LINK_STATUS2__RTM1_PRESENCE_DET_MASK 0x0040L |
|---|
| 133730 | #define BIF_CFG_DEV0_RC1_LINK_STATUS2__RTM2_PRESENCE_DET_MASK 0x0080L |
|---|
| 133731 | #define BIF_CFG_DEV0_RC1_LINK_STATUS2__CROSSLINK_RESOLUTION_MASK 0x0300L |
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| 133732 | #define BIF_CFG_DEV0_RC1_LINK_STATUS2__DOWNSTREAM_COMPONENT_PRESENCE_MASK 0x7000L |
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| 133733 | #define BIF_CFG_DEV0_RC1_LINK_STATUS2__DRS_MESSAGE_RECEIVED_MASK 0x8000L |
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| 133736 | #define BIF_CFG_DEV0_RC1_SLOT_CAP2__RESERVED_MASK 0xFFFFFFFFL |
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|---|
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| 133741 | #define BIF_CFG_DEV0_RC1_SLOT_STATUS2__RESERVED__SHIFT 0x0 |
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|---|
| 133746 | #define BIF_CFG_DEV0_RC1_MSI_CAP_LIST__CAP_ID_MASK 0x00FFL |
|---|
| 133747 | #define BIF_CFG_DEV0_RC1_MSI_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
|---|
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|---|
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|---|
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| 133758 | #define BIF_CFG_DEV0_RC1_MSI_MSG_CNTL__MSI_MULTI_EN_MASK 0x0070L |
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| 133759 | #define BIF_CFG_DEV0_RC1_MSI_MSG_CNTL__MSI_64BIT_MASK 0x0080L |
|---|
| 133760 | #define BIF_CFG_DEV0_RC1_MSI_MSG_CNTL__MSI_PERVECTOR_MASKING_CAP_MASK 0x0100L |
|---|
| 133761 | #define BIF_CFG_DEV0_RC1_MSI_MSG_CNTL__MSI_EXT_MSG_DATA_CAP_MASK 0x0200L |
|---|
| 133762 | #define BIF_CFG_DEV0_RC1_MSI_MSG_CNTL__MSI_EXT_MSG_DATA_EN_MASK 0x0400L |
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| 133765 | #define BIF_CFG_DEV0_RC1_MSI_MSG_ADDR_LO__MSI_MSG_ADDR_LO_MASK 0xFFFFFFFCL |
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| 133770 | #define BIF_CFG_DEV0_RC1_MSI_MSG_DATA__MSI_DATA__SHIFT 0x0 |
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| 133771 | #define BIF_CFG_DEV0_RC1_MSI_MSG_DATA__MSI_DATA_MASK 0xFFFFL |
|---|
| 133772 | //BIF_CFG_DEV0_RC1_MSI_EXT_MSG_DATA |
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| 133773 | #define BIF_CFG_DEV0_RC1_MSI_EXT_MSG_DATA__MSI_EXT_DATA__SHIFT 0x0 |
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| 133774 | #define BIF_CFG_DEV0_RC1_MSI_EXT_MSG_DATA__MSI_EXT_DATA_MASK 0xFFFFL |
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|---|
| 133776 | #define BIF_CFG_DEV0_RC1_MSI_MSG_DATA_64__MSI_DATA_64__SHIFT 0x0 |
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| 133777 | #define BIF_CFG_DEV0_RC1_MSI_MSG_DATA_64__MSI_DATA_64_MASK 0xFFFFL |
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| 133778 | //BIF_CFG_DEV0_RC1_MSI_EXT_MSG_DATA_64 |
|---|
| 133779 | #define BIF_CFG_DEV0_RC1_MSI_EXT_MSG_DATA_64__MSI_EXT_DATA_64__SHIFT 0x0 |
|---|
| 133780 | #define BIF_CFG_DEV0_RC1_MSI_EXT_MSG_DATA_64__MSI_EXT_DATA_64_MASK 0xFFFFL |
|---|
| 133781 | //BIF_CFG_DEV0_RC1_SSID_CAP_LIST |
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| 133785 | #define BIF_CFG_DEV0_RC1_SSID_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
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| 133788 | #define BIF_CFG_DEV0_RC1_SSID_CAP__SUBSYSTEM_ID__SHIFT 0x10 |
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| 133789 | #define BIF_CFG_DEV0_RC1_SSID_CAP__SUBSYSTEM_VENDOR_ID_MASK 0x0000FFFFL |
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| 133790 | #define BIF_CFG_DEV0_RC1_SSID_CAP__SUBSYSTEM_ID_MASK 0xFFFF0000L |
|---|
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| 133792 | #define BIF_CFG_DEV0_RC1_MSI_MAP_CAP_LIST__CAP_ID__SHIFT 0x0 |
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| 133793 | #define BIF_CFG_DEV0_RC1_MSI_MAP_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
|---|
| 133794 | #define BIF_CFG_DEV0_RC1_MSI_MAP_CAP_LIST__CAP_ID_MASK 0x00FFL |
|---|
| 133795 | #define BIF_CFG_DEV0_RC1_MSI_MAP_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
|---|
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| 133797 | #define BIF_CFG_DEV0_RC1_MSI_MAP_CAP__EN__SHIFT 0x0 |
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| 133798 | #define BIF_CFG_DEV0_RC1_MSI_MAP_CAP__FIXD__SHIFT 0x1 |
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| 133800 | #define BIF_CFG_DEV0_RC1_MSI_MAP_CAP__EN_MASK 0x0001L |
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| 133801 | #define BIF_CFG_DEV0_RC1_MSI_MAP_CAP__FIXD_MASK 0x0002L |
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| 133802 | #define BIF_CFG_DEV0_RC1_MSI_MAP_CAP__CAP_TYPE_MASK 0xF800L |
|---|
| 133803 | //BIF_CFG_DEV0_RC1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST |
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| 133804 | #define BIF_CFG_DEV0_RC1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
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| 133806 | #define BIF_CFG_DEV0_RC1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 133807 | #define BIF_CFG_DEV0_RC1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 133808 | #define BIF_CFG_DEV0_RC1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 133809 | #define BIF_CFG_DEV0_RC1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 133810 | //BIF_CFG_DEV0_RC1_PCIE_VENDOR_SPECIFIC_HDR |
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| 133811 | #define BIF_CFG_DEV0_RC1_PCIE_VENDOR_SPECIFIC_HDR__VSEC_ID__SHIFT 0x0 |
|---|
| 133812 | #define BIF_CFG_DEV0_RC1_PCIE_VENDOR_SPECIFIC_HDR__VSEC_REV__SHIFT 0x10 |
|---|
| 133813 | #define BIF_CFG_DEV0_RC1_PCIE_VENDOR_SPECIFIC_HDR__VSEC_LENGTH__SHIFT 0x14 |
|---|
| 133814 | #define BIF_CFG_DEV0_RC1_PCIE_VENDOR_SPECIFIC_HDR__VSEC_ID_MASK 0x0000FFFFL |
|---|
| 133815 | #define BIF_CFG_DEV0_RC1_PCIE_VENDOR_SPECIFIC_HDR__VSEC_REV_MASK 0x000F0000L |
|---|
| 133816 | #define BIF_CFG_DEV0_RC1_PCIE_VENDOR_SPECIFIC_HDR__VSEC_LENGTH_MASK 0xFFF00000L |
|---|
| 133817 | //BIF_CFG_DEV0_RC1_PCIE_VENDOR_SPECIFIC1 |
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| 133818 | #define BIF_CFG_DEV0_RC1_PCIE_VENDOR_SPECIFIC1__SCRATCH__SHIFT 0x0 |
|---|
| 133819 | #define BIF_CFG_DEV0_RC1_PCIE_VENDOR_SPECIFIC1__SCRATCH_MASK 0xFFFFFFFFL |
|---|
| 133820 | //BIF_CFG_DEV0_RC1_PCIE_VENDOR_SPECIFIC2 |
|---|
| 133821 | #define BIF_CFG_DEV0_RC1_PCIE_VENDOR_SPECIFIC2__SCRATCH__SHIFT 0x0 |
|---|
| 133822 | #define BIF_CFG_DEV0_RC1_PCIE_VENDOR_SPECIFIC2__SCRATCH_MASK 0xFFFFFFFFL |
|---|
| 133823 | //BIF_CFG_DEV0_RC1_PCIE_VC_ENH_CAP_LIST |
|---|
| 133824 | #define BIF_CFG_DEV0_RC1_PCIE_VC_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 133825 | #define BIF_CFG_DEV0_RC1_PCIE_VC_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 133826 | #define BIF_CFG_DEV0_RC1_PCIE_VC_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 133827 | #define BIF_CFG_DEV0_RC1_PCIE_VC_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 133828 | #define BIF_CFG_DEV0_RC1_PCIE_VC_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 133829 | #define BIF_CFG_DEV0_RC1_PCIE_VC_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 133830 | //BIF_CFG_DEV0_RC1_PCIE_PORT_VC_CAP_REG1 |
|---|
| 133831 | #define BIF_CFG_DEV0_RC1_PCIE_PORT_VC_CAP_REG1__EXT_VC_COUNT__SHIFT 0x0 |
|---|
| 133832 | #define BIF_CFG_DEV0_RC1_PCIE_PORT_VC_CAP_REG1__LOW_PRIORITY_EXT_VC_COUNT__SHIFT 0x4 |
|---|
| 133833 | #define BIF_CFG_DEV0_RC1_PCIE_PORT_VC_CAP_REG1__REF_CLK__SHIFT 0x8 |
|---|
| 133834 | #define BIF_CFG_DEV0_RC1_PCIE_PORT_VC_CAP_REG1__PORT_ARB_TABLE_ENTRY_SIZE__SHIFT 0xa |
|---|
| 133835 | #define BIF_CFG_DEV0_RC1_PCIE_PORT_VC_CAP_REG1__EXT_VC_COUNT_MASK 0x00000007L |
|---|
| 133836 | #define BIF_CFG_DEV0_RC1_PCIE_PORT_VC_CAP_REG1__LOW_PRIORITY_EXT_VC_COUNT_MASK 0x00000070L |
|---|
| 133837 | #define BIF_CFG_DEV0_RC1_PCIE_PORT_VC_CAP_REG1__REF_CLK_MASK 0x00000300L |
|---|
| 133838 | #define BIF_CFG_DEV0_RC1_PCIE_PORT_VC_CAP_REG1__PORT_ARB_TABLE_ENTRY_SIZE_MASK 0x00000C00L |
|---|
| 133839 | //BIF_CFG_DEV0_RC1_PCIE_PORT_VC_CAP_REG2 |
|---|
| 133840 | #define BIF_CFG_DEV0_RC1_PCIE_PORT_VC_CAP_REG2__VC_ARB_CAP__SHIFT 0x0 |
|---|
| 133841 | #define BIF_CFG_DEV0_RC1_PCIE_PORT_VC_CAP_REG2__VC_ARB_TABLE_OFFSET__SHIFT 0x18 |
|---|
| 133842 | #define BIF_CFG_DEV0_RC1_PCIE_PORT_VC_CAP_REG2__VC_ARB_CAP_MASK 0x000000FFL |
|---|
| 133843 | #define BIF_CFG_DEV0_RC1_PCIE_PORT_VC_CAP_REG2__VC_ARB_TABLE_OFFSET_MASK 0xFF000000L |
|---|
| 133844 | //BIF_CFG_DEV0_RC1_PCIE_PORT_VC_CNTL |
|---|
| 133845 | #define BIF_CFG_DEV0_RC1_PCIE_PORT_VC_CNTL__LOAD_VC_ARB_TABLE__SHIFT 0x0 |
|---|
| 133846 | #define BIF_CFG_DEV0_RC1_PCIE_PORT_VC_CNTL__VC_ARB_SELECT__SHIFT 0x1 |
|---|
| 133847 | #define BIF_CFG_DEV0_RC1_PCIE_PORT_VC_CNTL__LOAD_VC_ARB_TABLE_MASK 0x0001L |
|---|
| 133848 | #define BIF_CFG_DEV0_RC1_PCIE_PORT_VC_CNTL__VC_ARB_SELECT_MASK 0x000EL |
|---|
| 133849 | //BIF_CFG_DEV0_RC1_PCIE_PORT_VC_STATUS |
|---|
| 133850 | #define BIF_CFG_DEV0_RC1_PCIE_PORT_VC_STATUS__VC_ARB_TABLE_STATUS__SHIFT 0x0 |
|---|
| 133851 | #define BIF_CFG_DEV0_RC1_PCIE_PORT_VC_STATUS__VC_ARB_TABLE_STATUS_MASK 0x0001L |
|---|
| 133852 | //BIF_CFG_DEV0_RC1_PCIE_VC0_RESOURCE_CAP |
|---|
| 133853 | #define BIF_CFG_DEV0_RC1_PCIE_VC0_RESOURCE_CAP__PORT_ARB_CAP__SHIFT 0x0 |
|---|
| 133854 | #define BIF_CFG_DEV0_RC1_PCIE_VC0_RESOURCE_CAP__REJECT_SNOOP_TRANS__SHIFT 0xf |
|---|
| 133855 | #define BIF_CFG_DEV0_RC1_PCIE_VC0_RESOURCE_CAP__MAX_TIME_SLOTS__SHIFT 0x10 |
|---|
| 133856 | #define BIF_CFG_DEV0_RC1_PCIE_VC0_RESOURCE_CAP__PORT_ARB_TABLE_OFFSET__SHIFT 0x18 |
|---|
| 133857 | #define BIF_CFG_DEV0_RC1_PCIE_VC0_RESOURCE_CAP__PORT_ARB_CAP_MASK 0x000000FFL |
|---|
| 133858 | #define BIF_CFG_DEV0_RC1_PCIE_VC0_RESOURCE_CAP__REJECT_SNOOP_TRANS_MASK 0x00008000L |
|---|
| 133859 | #define BIF_CFG_DEV0_RC1_PCIE_VC0_RESOURCE_CAP__MAX_TIME_SLOTS_MASK 0x007F0000L |
|---|
| 133860 | #define BIF_CFG_DEV0_RC1_PCIE_VC0_RESOURCE_CAP__PORT_ARB_TABLE_OFFSET_MASK 0xFF000000L |
|---|
| 133861 | //BIF_CFG_DEV0_RC1_PCIE_VC0_RESOURCE_CNTL |
|---|
| 133862 | #define BIF_CFG_DEV0_RC1_PCIE_VC0_RESOURCE_CNTL__TC_VC_MAP_TC0__SHIFT 0x0 |
|---|
| 133863 | #define BIF_CFG_DEV0_RC1_PCIE_VC0_RESOURCE_CNTL__TC_VC_MAP_TC1_7__SHIFT 0x1 |
|---|
| 133864 | #define BIF_CFG_DEV0_RC1_PCIE_VC0_RESOURCE_CNTL__LOAD_PORT_ARB_TABLE__SHIFT 0x10 |
|---|
| 133865 | #define BIF_CFG_DEV0_RC1_PCIE_VC0_RESOURCE_CNTL__PORT_ARB_SELECT__SHIFT 0x11 |
|---|
| 133866 | #define BIF_CFG_DEV0_RC1_PCIE_VC0_RESOURCE_CNTL__VC_ID__SHIFT 0x18 |
|---|
| 133867 | #define BIF_CFG_DEV0_RC1_PCIE_VC0_RESOURCE_CNTL__VC_ENABLE__SHIFT 0x1f |
|---|
| 133868 | #define BIF_CFG_DEV0_RC1_PCIE_VC0_RESOURCE_CNTL__TC_VC_MAP_TC0_MASK 0x00000001L |
|---|
| 133869 | #define BIF_CFG_DEV0_RC1_PCIE_VC0_RESOURCE_CNTL__TC_VC_MAP_TC1_7_MASK 0x000000FEL |
|---|
| 133870 | #define BIF_CFG_DEV0_RC1_PCIE_VC0_RESOURCE_CNTL__LOAD_PORT_ARB_TABLE_MASK 0x00010000L |
|---|
| 133871 | #define BIF_CFG_DEV0_RC1_PCIE_VC0_RESOURCE_CNTL__PORT_ARB_SELECT_MASK 0x000E0000L |
|---|
| 133872 | #define BIF_CFG_DEV0_RC1_PCIE_VC0_RESOURCE_CNTL__VC_ID_MASK 0x07000000L |
|---|
| 133873 | #define BIF_CFG_DEV0_RC1_PCIE_VC0_RESOURCE_CNTL__VC_ENABLE_MASK 0x80000000L |
|---|
| 133874 | //BIF_CFG_DEV0_RC1_PCIE_VC0_RESOURCE_STATUS |
|---|
| 133875 | #define BIF_CFG_DEV0_RC1_PCIE_VC0_RESOURCE_STATUS__PORT_ARB_TABLE_STATUS__SHIFT 0x0 |
|---|
| 133876 | #define BIF_CFG_DEV0_RC1_PCIE_VC0_RESOURCE_STATUS__VC_NEGOTIATION_PENDING__SHIFT 0x1 |
|---|
| 133877 | #define BIF_CFG_DEV0_RC1_PCIE_VC0_RESOURCE_STATUS__PORT_ARB_TABLE_STATUS_MASK 0x0001L |
|---|
| 133878 | #define BIF_CFG_DEV0_RC1_PCIE_VC0_RESOURCE_STATUS__VC_NEGOTIATION_PENDING_MASK 0x0002L |
|---|
| 133879 | //BIF_CFG_DEV0_RC1_PCIE_VC1_RESOURCE_CAP |
|---|
| 133880 | #define BIF_CFG_DEV0_RC1_PCIE_VC1_RESOURCE_CAP__PORT_ARB_CAP__SHIFT 0x0 |
|---|
| 133881 | #define BIF_CFG_DEV0_RC1_PCIE_VC1_RESOURCE_CAP__REJECT_SNOOP_TRANS__SHIFT 0xf |
|---|
| 133882 | #define BIF_CFG_DEV0_RC1_PCIE_VC1_RESOURCE_CAP__MAX_TIME_SLOTS__SHIFT 0x10 |
|---|
| 133883 | #define BIF_CFG_DEV0_RC1_PCIE_VC1_RESOURCE_CAP__PORT_ARB_TABLE_OFFSET__SHIFT 0x18 |
|---|
| 133884 | #define BIF_CFG_DEV0_RC1_PCIE_VC1_RESOURCE_CAP__PORT_ARB_CAP_MASK 0x000000FFL |
|---|
| 133885 | #define BIF_CFG_DEV0_RC1_PCIE_VC1_RESOURCE_CAP__REJECT_SNOOP_TRANS_MASK 0x00008000L |
|---|
| 133886 | #define BIF_CFG_DEV0_RC1_PCIE_VC1_RESOURCE_CAP__MAX_TIME_SLOTS_MASK 0x003F0000L |
|---|
| 133887 | #define BIF_CFG_DEV0_RC1_PCIE_VC1_RESOURCE_CAP__PORT_ARB_TABLE_OFFSET_MASK 0xFF000000L |
|---|
| 133888 | //BIF_CFG_DEV0_RC1_PCIE_VC1_RESOURCE_CNTL |
|---|
| 133889 | #define BIF_CFG_DEV0_RC1_PCIE_VC1_RESOURCE_CNTL__TC_VC_MAP_TC0__SHIFT 0x0 |
|---|
| 133890 | #define BIF_CFG_DEV0_RC1_PCIE_VC1_RESOURCE_CNTL__TC_VC_MAP_TC1_7__SHIFT 0x1 |
|---|
| 133891 | #define BIF_CFG_DEV0_RC1_PCIE_VC1_RESOURCE_CNTL__LOAD_PORT_ARB_TABLE__SHIFT 0x10 |
|---|
| 133892 | #define BIF_CFG_DEV0_RC1_PCIE_VC1_RESOURCE_CNTL__PORT_ARB_SELECT__SHIFT 0x11 |
|---|
| 133893 | #define BIF_CFG_DEV0_RC1_PCIE_VC1_RESOURCE_CNTL__VC_ID__SHIFT 0x18 |
|---|
| 133894 | #define BIF_CFG_DEV0_RC1_PCIE_VC1_RESOURCE_CNTL__VC_ENABLE__SHIFT 0x1f |
|---|
| 133895 | #define BIF_CFG_DEV0_RC1_PCIE_VC1_RESOURCE_CNTL__TC_VC_MAP_TC0_MASK 0x00000001L |
|---|
| 133896 | #define BIF_CFG_DEV0_RC1_PCIE_VC1_RESOURCE_CNTL__TC_VC_MAP_TC1_7_MASK 0x000000FEL |
|---|
| 133897 | #define BIF_CFG_DEV0_RC1_PCIE_VC1_RESOURCE_CNTL__LOAD_PORT_ARB_TABLE_MASK 0x00010000L |
|---|
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| 134042 | #define BIF_CFG_DEV0_RC1_PCIE_CORR_ERR_STATUS__BAD_DLLP_STATUS_MASK 0x00000080L |
|---|
| 134043 | #define BIF_CFG_DEV0_RC1_PCIE_CORR_ERR_STATUS__REPLAY_NUM_ROLLOVER_STATUS_MASK 0x00000100L |
|---|
| 134044 | #define BIF_CFG_DEV0_RC1_PCIE_CORR_ERR_STATUS__REPLAY_TIMER_TIMEOUT_STATUS_MASK 0x00001000L |
|---|
| 134045 | #define BIF_CFG_DEV0_RC1_PCIE_CORR_ERR_STATUS__ADVISORY_NONFATAL_ERR_STATUS_MASK 0x00002000L |
|---|
| 134046 | #define BIF_CFG_DEV0_RC1_PCIE_CORR_ERR_STATUS__CORR_INT_ERR_STATUS_MASK 0x00004000L |
|---|
| 134047 | #define BIF_CFG_DEV0_RC1_PCIE_CORR_ERR_STATUS__HDR_LOG_OVFL_STATUS_MASK 0x00008000L |
|---|
| 134048 | //BIF_CFG_DEV0_RC1_PCIE_CORR_ERR_MASK |
|---|
| 134049 | #define BIF_CFG_DEV0_RC1_PCIE_CORR_ERR_MASK__RCV_ERR_MASK__SHIFT 0x0 |
|---|
| 134050 | #define BIF_CFG_DEV0_RC1_PCIE_CORR_ERR_MASK__BAD_TLP_MASK__SHIFT 0x6 |
|---|
| 134051 | #define BIF_CFG_DEV0_RC1_PCIE_CORR_ERR_MASK__BAD_DLLP_MASK__SHIFT 0x7 |
|---|
| 134052 | #define BIF_CFG_DEV0_RC1_PCIE_CORR_ERR_MASK__REPLAY_NUM_ROLLOVER_MASK__SHIFT 0x8 |
|---|
| 134053 | #define BIF_CFG_DEV0_RC1_PCIE_CORR_ERR_MASK__REPLAY_TIMER_TIMEOUT_MASK__SHIFT 0xc |
|---|
| 134054 | #define BIF_CFG_DEV0_RC1_PCIE_CORR_ERR_MASK__ADVISORY_NONFATAL_ERR_MASK__SHIFT 0xd |
|---|
| 134055 | #define BIF_CFG_DEV0_RC1_PCIE_CORR_ERR_MASK__CORR_INT_ERR_MASK__SHIFT 0xe |
|---|
| 134056 | #define BIF_CFG_DEV0_RC1_PCIE_CORR_ERR_MASK__HDR_LOG_OVFL_MASK__SHIFT 0xf |
|---|
| 134057 | #define BIF_CFG_DEV0_RC1_PCIE_CORR_ERR_MASK__RCV_ERR_MASK_MASK 0x00000001L |
|---|
| 134058 | #define BIF_CFG_DEV0_RC1_PCIE_CORR_ERR_MASK__BAD_TLP_MASK_MASK 0x00000040L |
|---|
| 134059 | #define BIF_CFG_DEV0_RC1_PCIE_CORR_ERR_MASK__BAD_DLLP_MASK_MASK 0x00000080L |
|---|
| 134060 | #define BIF_CFG_DEV0_RC1_PCIE_CORR_ERR_MASK__REPLAY_NUM_ROLLOVER_MASK_MASK 0x00000100L |
|---|
| 134061 | #define BIF_CFG_DEV0_RC1_PCIE_CORR_ERR_MASK__REPLAY_TIMER_TIMEOUT_MASK_MASK 0x00001000L |
|---|
| 134062 | #define BIF_CFG_DEV0_RC1_PCIE_CORR_ERR_MASK__ADVISORY_NONFATAL_ERR_MASK_MASK 0x00002000L |
|---|
| 134063 | #define BIF_CFG_DEV0_RC1_PCIE_CORR_ERR_MASK__CORR_INT_ERR_MASK_MASK 0x00004000L |
|---|
| 134064 | #define BIF_CFG_DEV0_RC1_PCIE_CORR_ERR_MASK__HDR_LOG_OVFL_MASK_MASK 0x00008000L |
|---|
| 134065 | //BIF_CFG_DEV0_RC1_PCIE_ADV_ERR_CAP_CNTL |
|---|
| 134066 | #define BIF_CFG_DEV0_RC1_PCIE_ADV_ERR_CAP_CNTL__FIRST_ERR_PTR__SHIFT 0x0 |
|---|
| 134067 | #define BIF_CFG_DEV0_RC1_PCIE_ADV_ERR_CAP_CNTL__ECRC_GEN_CAP__SHIFT 0x5 |
|---|
| 134068 | #define BIF_CFG_DEV0_RC1_PCIE_ADV_ERR_CAP_CNTL__ECRC_GEN_EN__SHIFT 0x6 |
|---|
| 134069 | #define BIF_CFG_DEV0_RC1_PCIE_ADV_ERR_CAP_CNTL__ECRC_CHECK_CAP__SHIFT 0x7 |
|---|
| 134070 | #define BIF_CFG_DEV0_RC1_PCIE_ADV_ERR_CAP_CNTL__ECRC_CHECK_EN__SHIFT 0x8 |
|---|
| 134071 | #define BIF_CFG_DEV0_RC1_PCIE_ADV_ERR_CAP_CNTL__MULTI_HDR_RECD_CAP__SHIFT 0x9 |
|---|
| 134072 | #define BIF_CFG_DEV0_RC1_PCIE_ADV_ERR_CAP_CNTL__MULTI_HDR_RECD_EN__SHIFT 0xa |
|---|
| 134073 | #define BIF_CFG_DEV0_RC1_PCIE_ADV_ERR_CAP_CNTL__TLP_PREFIX_LOG_PRESENT__SHIFT 0xb |
|---|
| 134074 | #define BIF_CFG_DEV0_RC1_PCIE_ADV_ERR_CAP_CNTL__COMPLETION_TIMEOUT_LOG_CAPABLE__SHIFT 0xc |
|---|
| 134075 | #define BIF_CFG_DEV0_RC1_PCIE_ADV_ERR_CAP_CNTL__FIRST_ERR_PTR_MASK 0x0000001FL |
|---|
| 134076 | #define BIF_CFG_DEV0_RC1_PCIE_ADV_ERR_CAP_CNTL__ECRC_GEN_CAP_MASK 0x00000020L |
|---|
| 134077 | #define BIF_CFG_DEV0_RC1_PCIE_ADV_ERR_CAP_CNTL__ECRC_GEN_EN_MASK 0x00000040L |
|---|
| 134078 | #define BIF_CFG_DEV0_RC1_PCIE_ADV_ERR_CAP_CNTL__ECRC_CHECK_CAP_MASK 0x00000080L |
|---|
| 134079 | #define BIF_CFG_DEV0_RC1_PCIE_ADV_ERR_CAP_CNTL__ECRC_CHECK_EN_MASK 0x00000100L |
|---|
| 134080 | #define BIF_CFG_DEV0_RC1_PCIE_ADV_ERR_CAP_CNTL__MULTI_HDR_RECD_CAP_MASK 0x00000200L |
|---|
| 134081 | #define BIF_CFG_DEV0_RC1_PCIE_ADV_ERR_CAP_CNTL__MULTI_HDR_RECD_EN_MASK 0x00000400L |
|---|
| 134082 | #define BIF_CFG_DEV0_RC1_PCIE_ADV_ERR_CAP_CNTL__TLP_PREFIX_LOG_PRESENT_MASK 0x00000800L |
|---|
| 134083 | #define BIF_CFG_DEV0_RC1_PCIE_ADV_ERR_CAP_CNTL__COMPLETION_TIMEOUT_LOG_CAPABLE_MASK 0x00001000L |
|---|
| 134084 | //BIF_CFG_DEV0_RC1_PCIE_HDR_LOG0 |
|---|
| 134085 | #define BIF_CFG_DEV0_RC1_PCIE_HDR_LOG0__TLP_HDR__SHIFT 0x0 |
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| 134086 | #define BIF_CFG_DEV0_RC1_PCIE_HDR_LOG0__TLP_HDR_MASK 0xFFFFFFFFL |
|---|
| 134087 | //BIF_CFG_DEV0_RC1_PCIE_HDR_LOG1 |
|---|
| 134088 | #define BIF_CFG_DEV0_RC1_PCIE_HDR_LOG1__TLP_HDR__SHIFT 0x0 |
|---|
| 134089 | #define BIF_CFG_DEV0_RC1_PCIE_HDR_LOG1__TLP_HDR_MASK 0xFFFFFFFFL |
|---|
| 134090 | //BIF_CFG_DEV0_RC1_PCIE_HDR_LOG2 |
|---|
| 134091 | #define BIF_CFG_DEV0_RC1_PCIE_HDR_LOG2__TLP_HDR__SHIFT 0x0 |
|---|
| 134092 | #define BIF_CFG_DEV0_RC1_PCIE_HDR_LOG2__TLP_HDR_MASK 0xFFFFFFFFL |
|---|
| 134093 | //BIF_CFG_DEV0_RC1_PCIE_HDR_LOG3 |
|---|
| 134094 | #define BIF_CFG_DEV0_RC1_PCIE_HDR_LOG3__TLP_HDR__SHIFT 0x0 |
|---|
| 134095 | #define BIF_CFG_DEV0_RC1_PCIE_HDR_LOG3__TLP_HDR_MASK 0xFFFFFFFFL |
|---|
| 134096 | //BIF_CFG_DEV0_RC1_PCIE_ROOT_ERR_CMD |
|---|
| 134097 | #define BIF_CFG_DEV0_RC1_PCIE_ROOT_ERR_CMD__CORR_ERR_REP_EN__SHIFT 0x0 |
|---|
| 134098 | #define BIF_CFG_DEV0_RC1_PCIE_ROOT_ERR_CMD__NONFATAL_ERR_REP_EN__SHIFT 0x1 |
|---|
| 134099 | #define BIF_CFG_DEV0_RC1_PCIE_ROOT_ERR_CMD__FATAL_ERR_REP_EN__SHIFT 0x2 |
|---|
| 134100 | #define BIF_CFG_DEV0_RC1_PCIE_ROOT_ERR_CMD__CORR_ERR_REP_EN_MASK 0x00000001L |
|---|
| 134101 | #define BIF_CFG_DEV0_RC1_PCIE_ROOT_ERR_CMD__NONFATAL_ERR_REP_EN_MASK 0x00000002L |
|---|
| 134102 | #define BIF_CFG_DEV0_RC1_PCIE_ROOT_ERR_CMD__FATAL_ERR_REP_EN_MASK 0x00000004L |
|---|
| 134103 | //BIF_CFG_DEV0_RC1_PCIE_ROOT_ERR_STATUS |
|---|
| 134104 | #define BIF_CFG_DEV0_RC1_PCIE_ROOT_ERR_STATUS__ERR_CORR_RCVD__SHIFT 0x0 |
|---|
| 134105 | #define BIF_CFG_DEV0_RC1_PCIE_ROOT_ERR_STATUS__MULT_ERR_CORR_RCVD__SHIFT 0x1 |
|---|
| 134106 | #define BIF_CFG_DEV0_RC1_PCIE_ROOT_ERR_STATUS__ERR_FATAL_NONFATAL_RCVD__SHIFT 0x2 |
|---|
| 134107 | #define BIF_CFG_DEV0_RC1_PCIE_ROOT_ERR_STATUS__MULT_ERR_FATAL_NONFATAL_RCVD__SHIFT 0x3 |
|---|
| 134108 | #define BIF_CFG_DEV0_RC1_PCIE_ROOT_ERR_STATUS__FIRST_UNCORRECTABLE_FATAL__SHIFT 0x4 |
|---|
| 134109 | #define BIF_CFG_DEV0_RC1_PCIE_ROOT_ERR_STATUS__NONFATAL_ERROR_MSG_RCVD__SHIFT 0x5 |
|---|
| 134110 | #define BIF_CFG_DEV0_RC1_PCIE_ROOT_ERR_STATUS__FATAL_ERROR_MSG_RCVD__SHIFT 0x6 |
|---|
| 134111 | #define BIF_CFG_DEV0_RC1_PCIE_ROOT_ERR_STATUS__ADV_ERR_INT_MSG_NUM__SHIFT 0x1b |
|---|
| 134112 | #define BIF_CFG_DEV0_RC1_PCIE_ROOT_ERR_STATUS__ERR_CORR_RCVD_MASK 0x00000001L |
|---|
| 134113 | #define BIF_CFG_DEV0_RC1_PCIE_ROOT_ERR_STATUS__MULT_ERR_CORR_RCVD_MASK 0x00000002L |
|---|
| 134114 | #define BIF_CFG_DEV0_RC1_PCIE_ROOT_ERR_STATUS__ERR_FATAL_NONFATAL_RCVD_MASK 0x00000004L |
|---|
| 134115 | #define BIF_CFG_DEV0_RC1_PCIE_ROOT_ERR_STATUS__MULT_ERR_FATAL_NONFATAL_RCVD_MASK 0x00000008L |
|---|
| 134116 | #define BIF_CFG_DEV0_RC1_PCIE_ROOT_ERR_STATUS__FIRST_UNCORRECTABLE_FATAL_MASK 0x00000010L |
|---|
| 134117 | #define BIF_CFG_DEV0_RC1_PCIE_ROOT_ERR_STATUS__NONFATAL_ERROR_MSG_RCVD_MASK 0x00000020L |
|---|
| 134118 | #define BIF_CFG_DEV0_RC1_PCIE_ROOT_ERR_STATUS__FATAL_ERROR_MSG_RCVD_MASK 0x00000040L |
|---|
| 134119 | #define BIF_CFG_DEV0_RC1_PCIE_ROOT_ERR_STATUS__ADV_ERR_INT_MSG_NUM_MASK 0xF8000000L |
|---|
| 134120 | //BIF_CFG_DEV0_RC1_PCIE_ERR_SRC_ID |
|---|
| 134121 | #define BIF_CFG_DEV0_RC1_PCIE_ERR_SRC_ID__ERR_CORR_SRC_ID__SHIFT 0x0 |
|---|
| 134122 | #define BIF_CFG_DEV0_RC1_PCIE_ERR_SRC_ID__ERR_FATAL_NONFATAL_SRC_ID__SHIFT 0x10 |
|---|
| 134123 | #define BIF_CFG_DEV0_RC1_PCIE_ERR_SRC_ID__ERR_CORR_SRC_ID_MASK 0x0000FFFFL |
|---|
| 134124 | #define BIF_CFG_DEV0_RC1_PCIE_ERR_SRC_ID__ERR_FATAL_NONFATAL_SRC_ID_MASK 0xFFFF0000L |
|---|
| 134125 | //BIF_CFG_DEV0_RC1_PCIE_TLP_PREFIX_LOG0 |
|---|
| 134126 | #define BIF_CFG_DEV0_RC1_PCIE_TLP_PREFIX_LOG0__TLP_PREFIX__SHIFT 0x0 |
|---|
| 134127 | #define BIF_CFG_DEV0_RC1_PCIE_TLP_PREFIX_LOG0__TLP_PREFIX_MASK 0xFFFFFFFFL |
|---|
| 134128 | //BIF_CFG_DEV0_RC1_PCIE_TLP_PREFIX_LOG1 |
|---|
| 134129 | #define BIF_CFG_DEV0_RC1_PCIE_TLP_PREFIX_LOG1__TLP_PREFIX__SHIFT 0x0 |
|---|
| 134130 | #define BIF_CFG_DEV0_RC1_PCIE_TLP_PREFIX_LOG1__TLP_PREFIX_MASK 0xFFFFFFFFL |
|---|
| 134131 | //BIF_CFG_DEV0_RC1_PCIE_TLP_PREFIX_LOG2 |
|---|
| 134132 | #define BIF_CFG_DEV0_RC1_PCIE_TLP_PREFIX_LOG2__TLP_PREFIX__SHIFT 0x0 |
|---|
| 134133 | #define BIF_CFG_DEV0_RC1_PCIE_TLP_PREFIX_LOG2__TLP_PREFIX_MASK 0xFFFFFFFFL |
|---|
| 134134 | //BIF_CFG_DEV0_RC1_PCIE_TLP_PREFIX_LOG3 |
|---|
| 134135 | #define BIF_CFG_DEV0_RC1_PCIE_TLP_PREFIX_LOG3__TLP_PREFIX__SHIFT 0x0 |
|---|
| 134136 | #define BIF_CFG_DEV0_RC1_PCIE_TLP_PREFIX_LOG3__TLP_PREFIX_MASK 0xFFFFFFFFL |
|---|
| 134137 | //BIF_CFG_DEV0_RC1_PCIE_SECONDARY_ENH_CAP_LIST |
|---|
| 134138 | #define BIF_CFG_DEV0_RC1_PCIE_SECONDARY_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 134139 | #define BIF_CFG_DEV0_RC1_PCIE_SECONDARY_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 134140 | #define BIF_CFG_DEV0_RC1_PCIE_SECONDARY_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 134141 | #define BIF_CFG_DEV0_RC1_PCIE_SECONDARY_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 134142 | #define BIF_CFG_DEV0_RC1_PCIE_SECONDARY_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 134143 | #define BIF_CFG_DEV0_RC1_PCIE_SECONDARY_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 134144 | //BIF_CFG_DEV0_RC1_PCIE_LINK_CNTL3 |
|---|
| 134145 | #define BIF_CFG_DEV0_RC1_PCIE_LINK_CNTL3__PERFORM_EQUALIZATION__SHIFT 0x0 |
|---|
| 134146 | #define BIF_CFG_DEV0_RC1_PCIE_LINK_CNTL3__LINK_EQUALIZATION_REQ_INT_EN__SHIFT 0x1 |
|---|
| 134147 | #define BIF_CFG_DEV0_RC1_PCIE_LINK_CNTL3__ENABLE_LOWER_SKP_OS_GEN__SHIFT 0x9 |
|---|
| 134148 | #define BIF_CFG_DEV0_RC1_PCIE_LINK_CNTL3__PERFORM_EQUALIZATION_MASK 0x00000001L |
|---|
| 134149 | #define BIF_CFG_DEV0_RC1_PCIE_LINK_CNTL3__LINK_EQUALIZATION_REQ_INT_EN_MASK 0x00000002L |
|---|
| 134150 | #define BIF_CFG_DEV0_RC1_PCIE_LINK_CNTL3__ENABLE_LOWER_SKP_OS_GEN_MASK 0x0000FE00L |
|---|
| 134151 | //BIF_CFG_DEV0_RC1_PCIE_LANE_ERROR_STATUS |
|---|
| 134152 | #define BIF_CFG_DEV0_RC1_PCIE_LANE_ERROR_STATUS__LANE_ERROR_STATUS_BITS__SHIFT 0x0 |
|---|
| 134153 | #define BIF_CFG_DEV0_RC1_PCIE_LANE_ERROR_STATUS__LANE_ERROR_STATUS_BITS_MASK 0x0000FFFFL |
|---|
| 134154 | //BIF_CFG_DEV0_RC1_PCIE_LANE_0_EQUALIZATION_CNTL |
|---|
| 134155 | #define BIF_CFG_DEV0_RC1_PCIE_LANE_0_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_TX_PRESET__SHIFT 0x0 |
|---|
| 134156 | #define BIF_CFG_DEV0_RC1_PCIE_LANE_0_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_RX_PRESET_HINT__SHIFT 0x4 |
|---|
| 134157 | #define BIF_CFG_DEV0_RC1_PCIE_LANE_0_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_TX_PRESET__SHIFT 0x8 |
|---|
| 134158 | #define BIF_CFG_DEV0_RC1_PCIE_LANE_0_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_RX_PRESET_HINT__SHIFT 0xc |
|---|
| 134159 | #define BIF_CFG_DEV0_RC1_PCIE_LANE_0_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_TX_PRESET_MASK 0x000FL |
|---|
| 134160 | #define BIF_CFG_DEV0_RC1_PCIE_LANE_0_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_RX_PRESET_HINT_MASK 0x0070L |
|---|
| 134161 | #define BIF_CFG_DEV0_RC1_PCIE_LANE_0_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_TX_PRESET_MASK 0x0F00L |
|---|
| 134162 | #define BIF_CFG_DEV0_RC1_PCIE_LANE_0_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_RX_PRESET_HINT_MASK 0x7000L |
|---|
| 134163 | //BIF_CFG_DEV0_RC1_PCIE_LANE_1_EQUALIZATION_CNTL |
|---|
| 134164 | #define BIF_CFG_DEV0_RC1_PCIE_LANE_1_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_TX_PRESET__SHIFT 0x0 |
|---|
| 134165 | #define BIF_CFG_DEV0_RC1_PCIE_LANE_1_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_RX_PRESET_HINT__SHIFT 0x4 |
|---|
| 134166 | #define BIF_CFG_DEV0_RC1_PCIE_LANE_1_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_TX_PRESET__SHIFT 0x8 |
|---|
| 134167 | #define BIF_CFG_DEV0_RC1_PCIE_LANE_1_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_RX_PRESET_HINT__SHIFT 0xc |
|---|
| 134168 | #define BIF_CFG_DEV0_RC1_PCIE_LANE_1_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_TX_PRESET_MASK 0x000FL |
|---|
| 134169 | #define BIF_CFG_DEV0_RC1_PCIE_LANE_1_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_RX_PRESET_HINT_MASK 0x0070L |
|---|
| 134170 | #define BIF_CFG_DEV0_RC1_PCIE_LANE_1_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_TX_PRESET_MASK 0x0F00L |
|---|
| 134171 | #define BIF_CFG_DEV0_RC1_PCIE_LANE_1_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_RX_PRESET_HINT_MASK 0x7000L |
|---|
| 134172 | //BIF_CFG_DEV0_RC1_PCIE_LANE_2_EQUALIZATION_CNTL |
|---|
| 134173 | #define BIF_CFG_DEV0_RC1_PCIE_LANE_2_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_TX_PRESET__SHIFT 0x0 |
|---|
| 134174 | #define BIF_CFG_DEV0_RC1_PCIE_LANE_2_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_RX_PRESET_HINT__SHIFT 0x4 |
|---|
| 134175 | #define BIF_CFG_DEV0_RC1_PCIE_LANE_2_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_TX_PRESET__SHIFT 0x8 |
|---|
| 134176 | #define BIF_CFG_DEV0_RC1_PCIE_LANE_2_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_RX_PRESET_HINT__SHIFT 0xc |
|---|
| 134177 | #define BIF_CFG_DEV0_RC1_PCIE_LANE_2_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_TX_PRESET_MASK 0x000FL |
|---|
| 134178 | #define BIF_CFG_DEV0_RC1_PCIE_LANE_2_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_RX_PRESET_HINT_MASK 0x0070L |
|---|
| 134179 | #define BIF_CFG_DEV0_RC1_PCIE_LANE_2_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_TX_PRESET_MASK 0x0F00L |
|---|
| 134180 | #define BIF_CFG_DEV0_RC1_PCIE_LANE_2_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_RX_PRESET_HINT_MASK 0x7000L |
|---|
| 134181 | //BIF_CFG_DEV0_RC1_PCIE_LANE_3_EQUALIZATION_CNTL |
|---|
| 134182 | #define BIF_CFG_DEV0_RC1_PCIE_LANE_3_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_TX_PRESET__SHIFT 0x0 |
|---|
| 134183 | #define BIF_CFG_DEV0_RC1_PCIE_LANE_3_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_RX_PRESET_HINT__SHIFT 0x4 |
|---|
| 134184 | #define BIF_CFG_DEV0_RC1_PCIE_LANE_3_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_TX_PRESET__SHIFT 0x8 |
|---|
| 134185 | #define BIF_CFG_DEV0_RC1_PCIE_LANE_3_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_RX_PRESET_HINT__SHIFT 0xc |
|---|
| 134186 | #define BIF_CFG_DEV0_RC1_PCIE_LANE_3_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_TX_PRESET_MASK 0x000FL |
|---|
| 134187 | #define BIF_CFG_DEV0_RC1_PCIE_LANE_3_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_RX_PRESET_HINT_MASK 0x0070L |
|---|
| 134188 | #define BIF_CFG_DEV0_RC1_PCIE_LANE_3_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_TX_PRESET_MASK 0x0F00L |
|---|
| 134189 | #define BIF_CFG_DEV0_RC1_PCIE_LANE_3_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_RX_PRESET_HINT_MASK 0x7000L |
|---|
| 134190 | //BIF_CFG_DEV0_RC1_PCIE_LANE_4_EQUALIZATION_CNTL |
|---|
| 134191 | #define BIF_CFG_DEV0_RC1_PCIE_LANE_4_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_TX_PRESET__SHIFT 0x0 |
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| 134316 | #define BIF_CFG_DEV0_RC1_PCIE_ACS_CAP__P2P_REQUEST_REDIRECT_MASK 0x0004L |
|---|
| 134317 | #define BIF_CFG_DEV0_RC1_PCIE_ACS_CAP__P2P_COMPLETION_REDIRECT_MASK 0x0008L |
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| 134318 | #define BIF_CFG_DEV0_RC1_PCIE_ACS_CAP__UPSTREAM_FORWARDING_MASK 0x0010L |
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| 134319 | #define BIF_CFG_DEV0_RC1_PCIE_ACS_CAP__P2P_EGRESS_CONTROL_MASK 0x0020L |
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| 134320 | #define BIF_CFG_DEV0_RC1_PCIE_ACS_CAP__DIRECT_TRANSLATED_P2P_MASK 0x0040L |
|---|
| 134321 | #define BIF_CFG_DEV0_RC1_PCIE_ACS_CAP__EGRESS_CONTROL_VECTOR_SIZE_MASK 0xFF00L |
|---|
| 134322 | //BIF_CFG_DEV0_RC1_PCIE_ACS_CNTL |
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| 134323 | #define BIF_CFG_DEV0_RC1_PCIE_ACS_CNTL__SOURCE_VALIDATION_EN__SHIFT 0x0 |
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| 134324 | #define BIF_CFG_DEV0_RC1_PCIE_ACS_CNTL__TRANSLATION_BLOCKING_EN__SHIFT 0x1 |
|---|
| 134325 | #define BIF_CFG_DEV0_RC1_PCIE_ACS_CNTL__P2P_REQUEST_REDIRECT_EN__SHIFT 0x2 |
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| 134327 | #define BIF_CFG_DEV0_RC1_PCIE_ACS_CNTL__UPSTREAM_FORWARDING_EN__SHIFT 0x4 |
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| 134328 | #define BIF_CFG_DEV0_RC1_PCIE_ACS_CNTL__P2P_EGRESS_CONTROL_EN__SHIFT 0x5 |
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| 134329 | #define BIF_CFG_DEV0_RC1_PCIE_ACS_CNTL__DIRECT_TRANSLATED_P2P_EN__SHIFT 0x6 |
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| 134769 | #define BIF_CFG_DEV0_RC1_LANE_15_MARGINING_LANE_STATUS__LANE_15_MARGIN_PAYLOAD_STATUS_MASK 0xFF00L |
|---|
| 134770 | |
|---|
| 134771 | |
|---|
| 134772 | // addressBlock: nbio_nbif0_bif_cfg_dev1_rc_bifcfgdecp |
|---|
| 134773 | //BIF_CFG_DEV1_RC1_VENDOR_ID |
|---|
| 134774 | #define BIF_CFG_DEV1_RC1_VENDOR_ID__VENDOR_ID__SHIFT 0x0 |
|---|
| 134775 | #define BIF_CFG_DEV1_RC1_VENDOR_ID__VENDOR_ID_MASK 0xFFFFL |
|---|
| 134776 | //BIF_CFG_DEV1_RC1_DEVICE_ID |
|---|
| 134777 | #define BIF_CFG_DEV1_RC1_DEVICE_ID__DEVICE_ID__SHIFT 0x0 |
|---|
| 134778 | #define BIF_CFG_DEV1_RC1_DEVICE_ID__DEVICE_ID_MASK 0xFFFFL |
|---|
| 134779 | //BIF_CFG_DEV1_RC1_COMMAND |
|---|
| 134780 | #define BIF_CFG_DEV1_RC1_COMMAND__IOEN_DN__SHIFT 0x0 |
|---|
| 134781 | #define BIF_CFG_DEV1_RC1_COMMAND__MEMEN_DN__SHIFT 0x1 |
|---|
| 134782 | #define BIF_CFG_DEV1_RC1_COMMAND__BUS_MASTER_EN__SHIFT 0x2 |
|---|
| 134783 | #define BIF_CFG_DEV1_RC1_COMMAND__SPECIAL_CYCLE_EN__SHIFT 0x3 |
|---|
| 134784 | #define BIF_CFG_DEV1_RC1_COMMAND__MEM_WRITE_INVALIDATE_EN__SHIFT 0x4 |
|---|
| 134785 | #define BIF_CFG_DEV1_RC1_COMMAND__PAL_SNOOP_EN__SHIFT 0x5 |
|---|
| 134786 | #define BIF_CFG_DEV1_RC1_COMMAND__PARITY_ERROR_RESPONSE__SHIFT 0x6 |
|---|
| 134787 | #define BIF_CFG_DEV1_RC1_COMMAND__AD_STEPPING__SHIFT 0x7 |
|---|
| 134788 | #define BIF_CFG_DEV1_RC1_COMMAND__SERR_EN__SHIFT 0x8 |
|---|
| 134789 | #define BIF_CFG_DEV1_RC1_COMMAND__FAST_B2B_EN__SHIFT 0x9 |
|---|
| 134790 | #define BIF_CFG_DEV1_RC1_COMMAND__INT_DIS__SHIFT 0xa |
|---|
| 134791 | #define BIF_CFG_DEV1_RC1_COMMAND__IOEN_DN_MASK 0x0001L |
|---|
| 134792 | #define BIF_CFG_DEV1_RC1_COMMAND__MEMEN_DN_MASK 0x0002L |
|---|
| 134793 | #define BIF_CFG_DEV1_RC1_COMMAND__BUS_MASTER_EN_MASK 0x0004L |
|---|
| 134794 | #define BIF_CFG_DEV1_RC1_COMMAND__SPECIAL_CYCLE_EN_MASK 0x0008L |
|---|
| 134795 | #define BIF_CFG_DEV1_RC1_COMMAND__MEM_WRITE_INVALIDATE_EN_MASK 0x0010L |
|---|
| 134796 | #define BIF_CFG_DEV1_RC1_COMMAND__PAL_SNOOP_EN_MASK 0x0020L |
|---|
| 134797 | #define BIF_CFG_DEV1_RC1_COMMAND__PARITY_ERROR_RESPONSE_MASK 0x0040L |
|---|
| 134798 | #define BIF_CFG_DEV1_RC1_COMMAND__AD_STEPPING_MASK 0x0080L |
|---|
| 134799 | #define BIF_CFG_DEV1_RC1_COMMAND__SERR_EN_MASK 0x0100L |
|---|
| 134800 | #define BIF_CFG_DEV1_RC1_COMMAND__FAST_B2B_EN_MASK 0x0200L |
|---|
| 134801 | #define BIF_CFG_DEV1_RC1_COMMAND__INT_DIS_MASK 0x0400L |
|---|
| 134802 | //BIF_CFG_DEV1_RC1_STATUS |
|---|
| 134803 | #define BIF_CFG_DEV1_RC1_STATUS__IMMEDIATE_READINESS__SHIFT 0x0 |
|---|
| 134804 | #define BIF_CFG_DEV1_RC1_STATUS__INT_STATUS__SHIFT 0x3 |
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| 134805 | #define BIF_CFG_DEV1_RC1_STATUS__CAP_LIST__SHIFT 0x4 |
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| 134806 | #define BIF_CFG_DEV1_RC1_STATUS__PCI_66_CAP__SHIFT 0x5 |
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| 134807 | #define BIF_CFG_DEV1_RC1_STATUS__FAST_BACK_CAPABLE__SHIFT 0x7 |
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| 134808 | #define BIF_CFG_DEV1_RC1_STATUS__MASTER_DATA_PARITY_ERROR__SHIFT 0x8 |
|---|
| 134809 | #define BIF_CFG_DEV1_RC1_STATUS__DEVSEL_TIMING__SHIFT 0x9 |
|---|
| 134810 | #define BIF_CFG_DEV1_RC1_STATUS__SIGNAL_TARGET_ABORT__SHIFT 0xb |
|---|
| 134811 | #define BIF_CFG_DEV1_RC1_STATUS__RECEIVED_TARGET_ABORT__SHIFT 0xc |
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| 134812 | #define BIF_CFG_DEV1_RC1_STATUS__RECEIVED_MASTER_ABORT__SHIFT 0xd |
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| 134813 | #define BIF_CFG_DEV1_RC1_STATUS__SIGNALED_SYSTEM_ERROR__SHIFT 0xe |
|---|
| 134814 | #define BIF_CFG_DEV1_RC1_STATUS__PARITY_ERROR_DETECTED__SHIFT 0xf |
|---|
| 134815 | #define BIF_CFG_DEV1_RC1_STATUS__IMMEDIATE_READINESS_MASK 0x0001L |
|---|
| 134816 | #define BIF_CFG_DEV1_RC1_STATUS__INT_STATUS_MASK 0x0008L |
|---|
| 134817 | #define BIF_CFG_DEV1_RC1_STATUS__CAP_LIST_MASK 0x0010L |
|---|
| 134818 | #define BIF_CFG_DEV1_RC1_STATUS__PCI_66_CAP_MASK 0x0020L |
|---|
| 134819 | #define BIF_CFG_DEV1_RC1_STATUS__FAST_BACK_CAPABLE_MASK 0x0080L |
|---|
| 134820 | #define BIF_CFG_DEV1_RC1_STATUS__MASTER_DATA_PARITY_ERROR_MASK 0x0100L |
|---|
| 134821 | #define BIF_CFG_DEV1_RC1_STATUS__DEVSEL_TIMING_MASK 0x0600L |
|---|
| 134822 | #define BIF_CFG_DEV1_RC1_STATUS__SIGNAL_TARGET_ABORT_MASK 0x0800L |
|---|
| 134823 | #define BIF_CFG_DEV1_RC1_STATUS__RECEIVED_TARGET_ABORT_MASK 0x1000L |
|---|
| 134824 | #define BIF_CFG_DEV1_RC1_STATUS__RECEIVED_MASTER_ABORT_MASK 0x2000L |
|---|
| 134825 | #define BIF_CFG_DEV1_RC1_STATUS__SIGNALED_SYSTEM_ERROR_MASK 0x4000L |
|---|
| 134826 | #define BIF_CFG_DEV1_RC1_STATUS__PARITY_ERROR_DETECTED_MASK 0x8000L |
|---|
| 134827 | //BIF_CFG_DEV1_RC1_REVISION_ID |
|---|
| 134828 | #define BIF_CFG_DEV1_RC1_REVISION_ID__MINOR_REV_ID__SHIFT 0x0 |
|---|
| 134829 | #define BIF_CFG_DEV1_RC1_REVISION_ID__MAJOR_REV_ID__SHIFT 0x4 |
|---|
| 134830 | #define BIF_CFG_DEV1_RC1_REVISION_ID__MINOR_REV_ID_MASK 0x0FL |
|---|
| 134831 | #define BIF_CFG_DEV1_RC1_REVISION_ID__MAJOR_REV_ID_MASK 0xF0L |
|---|
| 134832 | //BIF_CFG_DEV1_RC1_PROG_INTERFACE |
|---|
| 134833 | #define BIF_CFG_DEV1_RC1_PROG_INTERFACE__PROG_INTERFACE__SHIFT 0x0 |
|---|
| 134834 | #define BIF_CFG_DEV1_RC1_PROG_INTERFACE__PROG_INTERFACE_MASK 0xFFL |
|---|
| 134835 | //BIF_CFG_DEV1_RC1_SUB_CLASS |
|---|
| 134836 | #define BIF_CFG_DEV1_RC1_SUB_CLASS__SUB_CLASS__SHIFT 0x0 |
|---|
| 134837 | #define BIF_CFG_DEV1_RC1_SUB_CLASS__SUB_CLASS_MASK 0xFFL |
|---|
| 134838 | //BIF_CFG_DEV1_RC1_BASE_CLASS |
|---|
| 134839 | #define BIF_CFG_DEV1_RC1_BASE_CLASS__BASE_CLASS__SHIFT 0x0 |
|---|
| 134840 | #define BIF_CFG_DEV1_RC1_BASE_CLASS__BASE_CLASS_MASK 0xFFL |
|---|
| 134841 | //BIF_CFG_DEV1_RC1_CACHE_LINE |
|---|
| 134842 | #define BIF_CFG_DEV1_RC1_CACHE_LINE__CACHE_LINE_SIZE__SHIFT 0x0 |
|---|
| 134843 | #define BIF_CFG_DEV1_RC1_CACHE_LINE__CACHE_LINE_SIZE_MASK 0xFFL |
|---|
| 134844 | //BIF_CFG_DEV1_RC1_LATENCY |
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| 134845 | #define BIF_CFG_DEV1_RC1_LATENCY__LATENCY_TIMER__SHIFT 0x0 |
|---|
| 134846 | #define BIF_CFG_DEV1_RC1_LATENCY__LATENCY_TIMER_MASK 0xFFL |
|---|
| 134847 | //BIF_CFG_DEV1_RC1_HEADER |
|---|
| 134848 | #define 0x0 |
|---|
| 134849 | #define 0x7 |
|---|
| 134850 | #define 0x7FL |
|---|
| 134851 | #define 0x80L |
|---|
| 134852 | //BIF_CFG_DEV1_RC1_BIST |
|---|
| 134853 | #define BIF_CFG_DEV1_RC1_BIST__BIST_COMP__SHIFT 0x0 |
|---|
| 134854 | #define BIF_CFG_DEV1_RC1_BIST__BIST_STRT__SHIFT 0x6 |
|---|
| 134855 | #define BIF_CFG_DEV1_RC1_BIST__BIST_CAP__SHIFT 0x7 |
|---|
| 134856 | #define BIF_CFG_DEV1_RC1_BIST__BIST_COMP_MASK 0x0FL |
|---|
| 134857 | #define BIF_CFG_DEV1_RC1_BIST__BIST_STRT_MASK 0x40L |
|---|
| 134858 | #define BIF_CFG_DEV1_RC1_BIST__BIST_CAP_MASK 0x80L |
|---|
| 134859 | //BIF_CFG_DEV1_RC1_BASE_ADDR_1 |
|---|
| 134860 | #define BIF_CFG_DEV1_RC1_BASE_ADDR_1__BASE_ADDR__SHIFT 0x0 |
|---|
| 134861 | #define BIF_CFG_DEV1_RC1_BASE_ADDR_1__BASE_ADDR_MASK 0xFFFFFFFFL |
|---|
| 134862 | //BIF_CFG_DEV1_RC1_BASE_ADDR_2 |
|---|
| 134863 | #define BIF_CFG_DEV1_RC1_BASE_ADDR_2__BASE_ADDR__SHIFT 0x0 |
|---|
| 134864 | #define BIF_CFG_DEV1_RC1_BASE_ADDR_2__BASE_ADDR_MASK 0xFFFFFFFFL |
|---|
| 134865 | //BIF_CFG_DEV1_RC1_SUB_BUS_NUMBER_LATENCY |
|---|
| 134866 | #define BIF_CFG_DEV1_RC1_SUB_BUS_NUMBER_LATENCY__PRIMARY_BUS__SHIFT 0x0 |
|---|
| 134867 | #define BIF_CFG_DEV1_RC1_SUB_BUS_NUMBER_LATENCY__SECONDARY_BUS__SHIFT 0x8 |
|---|
| 134868 | #define BIF_CFG_DEV1_RC1_SUB_BUS_NUMBER_LATENCY__SUB_BUS_NUM__SHIFT 0x10 |
|---|
| 134869 | #define BIF_CFG_DEV1_RC1_SUB_BUS_NUMBER_LATENCY__SECONDARY_LATENCY_TIMER__SHIFT 0x18 |
|---|
| 134870 | #define BIF_CFG_DEV1_RC1_SUB_BUS_NUMBER_LATENCY__PRIMARY_BUS_MASK 0x000000FFL |
|---|
| 134871 | #define BIF_CFG_DEV1_RC1_SUB_BUS_NUMBER_LATENCY__SECONDARY_BUS_MASK 0x0000FF00L |
|---|
| 134872 | #define BIF_CFG_DEV1_RC1_SUB_BUS_NUMBER_LATENCY__SUB_BUS_NUM_MASK 0x00FF0000L |
|---|
| 134873 | #define BIF_CFG_DEV1_RC1_SUB_BUS_NUMBER_LATENCY__SECONDARY_LATENCY_TIMER_MASK 0xFF000000L |
|---|
| 134874 | //BIF_CFG_DEV1_RC1_IO_BASE_LIMIT |
|---|
| 134875 | #define BIF_CFG_DEV1_RC1_IO_BASE_LIMIT__IO_BASE_TYPE__SHIFT 0x0 |
|---|
| 134876 | #define BIF_CFG_DEV1_RC1_IO_BASE_LIMIT__IO_BASE__SHIFT 0x4 |
|---|
| 134877 | #define BIF_CFG_DEV1_RC1_IO_BASE_LIMIT__IO_LIMIT_TYPE__SHIFT 0x8 |
|---|
| 134878 | #define BIF_CFG_DEV1_RC1_IO_BASE_LIMIT__IO_LIMIT__SHIFT 0xc |
|---|
| 134879 | #define BIF_CFG_DEV1_RC1_IO_BASE_LIMIT__IO_BASE_TYPE_MASK 0x000FL |
|---|
| 134880 | #define BIF_CFG_DEV1_RC1_IO_BASE_LIMIT__IO_BASE_MASK 0x00F0L |
|---|
| 134881 | #define BIF_CFG_DEV1_RC1_IO_BASE_LIMIT__IO_LIMIT_TYPE_MASK 0x0F00L |
|---|
| 134882 | #define BIF_CFG_DEV1_RC1_IO_BASE_LIMIT__IO_LIMIT_MASK 0xF000L |
|---|
| 134883 | //BIF_CFG_DEV1_RC1_SECONDARY_STATUS |
|---|
| 134884 | #define BIF_CFG_DEV1_RC1_SECONDARY_STATUS__PCI_66_CAP__SHIFT 0x5 |
|---|
| 134885 | #define BIF_CFG_DEV1_RC1_SECONDARY_STATUS__FAST_BACK_CAPABLE__SHIFT 0x7 |
|---|
| 134886 | #define BIF_CFG_DEV1_RC1_SECONDARY_STATUS__MASTER_DATA_PARITY_ERROR__SHIFT 0x8 |
|---|
| 134887 | #define BIF_CFG_DEV1_RC1_SECONDARY_STATUS__DEVSEL_TIMING__SHIFT 0x9 |
|---|
| 134888 | #define BIF_CFG_DEV1_RC1_SECONDARY_STATUS__SIGNAL_TARGET_ABORT__SHIFT 0xb |
|---|
| 134889 | #define BIF_CFG_DEV1_RC1_SECONDARY_STATUS__RECEIVED_TARGET_ABORT__SHIFT 0xc |
|---|
| 134890 | #define BIF_CFG_DEV1_RC1_SECONDARY_STATUS__RECEIVED_MASTER_ABORT__SHIFT 0xd |
|---|
| 134891 | #define BIF_CFG_DEV1_RC1_SECONDARY_STATUS__RECEIVED_SYSTEM_ERROR__SHIFT 0xe |
|---|
| 134892 | #define BIF_CFG_DEV1_RC1_SECONDARY_STATUS__PARITY_ERROR_DETECTED__SHIFT 0xf |
|---|
| 134893 | #define BIF_CFG_DEV1_RC1_SECONDARY_STATUS__PCI_66_CAP_MASK 0x0020L |
|---|
| 134894 | #define BIF_CFG_DEV1_RC1_SECONDARY_STATUS__FAST_BACK_CAPABLE_MASK 0x0080L |
|---|
| 134895 | #define BIF_CFG_DEV1_RC1_SECONDARY_STATUS__MASTER_DATA_PARITY_ERROR_MASK 0x0100L |
|---|
| 134896 | #define BIF_CFG_DEV1_RC1_SECONDARY_STATUS__DEVSEL_TIMING_MASK 0x0600L |
|---|
| 134897 | #define BIF_CFG_DEV1_RC1_SECONDARY_STATUS__SIGNAL_TARGET_ABORT_MASK 0x0800L |
|---|
| 134898 | #define BIF_CFG_DEV1_RC1_SECONDARY_STATUS__RECEIVED_TARGET_ABORT_MASK 0x1000L |
|---|
| 134899 | #define BIF_CFG_DEV1_RC1_SECONDARY_STATUS__RECEIVED_MASTER_ABORT_MASK 0x2000L |
|---|
| 134900 | #define BIF_CFG_DEV1_RC1_SECONDARY_STATUS__RECEIVED_SYSTEM_ERROR_MASK 0x4000L |
|---|
| 134901 | #define BIF_CFG_DEV1_RC1_SECONDARY_STATUS__PARITY_ERROR_DETECTED_MASK 0x8000L |
|---|
| 134902 | //BIF_CFG_DEV1_RC1_MEM_BASE_LIMIT |
|---|
| 134903 | #define BIF_CFG_DEV1_RC1_MEM_BASE_LIMIT__MEM_BASE_TYPE__SHIFT 0x0 |
|---|
| 134904 | #define BIF_CFG_DEV1_RC1_MEM_BASE_LIMIT__MEM_BASE_31_20__SHIFT 0x4 |
|---|
| 134905 | #define BIF_CFG_DEV1_RC1_MEM_BASE_LIMIT__MEM_LIMIT_TYPE__SHIFT 0x10 |
|---|
| 134906 | #define BIF_CFG_DEV1_RC1_MEM_BASE_LIMIT__MEM_LIMIT_31_20__SHIFT 0x14 |
|---|
| 134907 | #define BIF_CFG_DEV1_RC1_MEM_BASE_LIMIT__MEM_BASE_TYPE_MASK 0x0000000FL |
|---|
| 134908 | #define BIF_CFG_DEV1_RC1_MEM_BASE_LIMIT__MEM_BASE_31_20_MASK 0x0000FFF0L |
|---|
| 134909 | #define BIF_CFG_DEV1_RC1_MEM_BASE_LIMIT__MEM_LIMIT_TYPE_MASK 0x000F0000L |
|---|
| 134910 | #define BIF_CFG_DEV1_RC1_MEM_BASE_LIMIT__MEM_LIMIT_31_20_MASK 0xFFF00000L |
|---|
| 134911 | //BIF_CFG_DEV1_RC1_PREF_BASE_LIMIT |
|---|
| 134912 | #define BIF_CFG_DEV1_RC1_PREF_BASE_LIMIT__PREF_MEM_BASE_TYPE__SHIFT 0x0 |
|---|
| 134913 | #define BIF_CFG_DEV1_RC1_PREF_BASE_LIMIT__PREF_MEM_BASE_31_20__SHIFT 0x4 |
|---|
| 134914 | #define BIF_CFG_DEV1_RC1_PREF_BASE_LIMIT__PREF_MEM_LIMIT_TYPE__SHIFT 0x10 |
|---|
| 134915 | #define BIF_CFG_DEV1_RC1_PREF_BASE_LIMIT__PREF_MEM_LIMIT_31_20__SHIFT 0x14 |
|---|
| 134916 | #define BIF_CFG_DEV1_RC1_PREF_BASE_LIMIT__PREF_MEM_BASE_TYPE_MASK 0x0000000FL |
|---|
| 134917 | #define BIF_CFG_DEV1_RC1_PREF_BASE_LIMIT__PREF_MEM_BASE_31_20_MASK 0x0000FFF0L |
|---|
| 134918 | #define BIF_CFG_DEV1_RC1_PREF_BASE_LIMIT__PREF_MEM_LIMIT_TYPE_MASK 0x000F0000L |
|---|
| 134919 | #define BIF_CFG_DEV1_RC1_PREF_BASE_LIMIT__PREF_MEM_LIMIT_31_20_MASK 0xFFF00000L |
|---|
| 134920 | //BIF_CFG_DEV1_RC1_PREF_BASE_UPPER |
|---|
| 134921 | #define BIF_CFG_DEV1_RC1_PREF_BASE_UPPER__PREF_BASE_UPPER__SHIFT 0x0 |
|---|
| 134922 | #define BIF_CFG_DEV1_RC1_PREF_BASE_UPPER__PREF_BASE_UPPER_MASK 0xFFFFFFFFL |
|---|
| 134923 | //BIF_CFG_DEV1_RC1_PREF_LIMIT_UPPER |
|---|
| 134924 | #define BIF_CFG_DEV1_RC1_PREF_LIMIT_UPPER__PREF_LIMIT_UPPER__SHIFT 0x0 |
|---|
| 134925 | #define BIF_CFG_DEV1_RC1_PREF_LIMIT_UPPER__PREF_LIMIT_UPPER_MASK 0xFFFFFFFFL |
|---|
| 134926 | //BIF_CFG_DEV1_RC1_IO_BASE_LIMIT_HI |
|---|
| 134927 | #define BIF_CFG_DEV1_RC1_IO_BASE_LIMIT_HI__IO_BASE_31_16__SHIFT 0x0 |
|---|
| 134928 | #define BIF_CFG_DEV1_RC1_IO_BASE_LIMIT_HI__IO_LIMIT_31_16__SHIFT 0x10 |
|---|
| 134929 | #define BIF_CFG_DEV1_RC1_IO_BASE_LIMIT_HI__IO_BASE_31_16_MASK 0x0000FFFFL |
|---|
| 134930 | #define BIF_CFG_DEV1_RC1_IO_BASE_LIMIT_HI__IO_LIMIT_31_16_MASK 0xFFFF0000L |
|---|
| 134931 | //BIF_CFG_DEV1_RC1_CAP_PTR |
|---|
| 134932 | #define BIF_CFG_DEV1_RC1_CAP_PTR__CAP_PTR__SHIFT 0x0 |
|---|
| 134933 | #define BIF_CFG_DEV1_RC1_CAP_PTR__CAP_PTR_MASK 0xFFL |
|---|
| 134934 | //BIF_CFG_DEV1_RC1_ROM_BASE_ADDR |
|---|
| 134935 | #define BIF_CFG_DEV1_RC1_ROM_BASE_ADDR__BASE_ADDR__SHIFT 0x0 |
|---|
| 134936 | #define BIF_CFG_DEV1_RC1_ROM_BASE_ADDR__BASE_ADDR_MASK 0xFFFFFFFFL |
|---|
| 134937 | //BIF_CFG_DEV1_RC1_INTERRUPT_LINE |
|---|
| 134938 | #define BIF_CFG_DEV1_RC1_INTERRUPT_LINE__INTERRUPT_LINE__SHIFT 0x0 |
|---|
| 134939 | #define BIF_CFG_DEV1_RC1_INTERRUPT_LINE__INTERRUPT_LINE_MASK 0xFFL |
|---|
| 134940 | //BIF_CFG_DEV1_RC1_INTERRUPT_PIN |
|---|
| 134941 | #define BIF_CFG_DEV1_RC1_INTERRUPT_PIN__INTERRUPT_PIN__SHIFT 0x0 |
|---|
| 134942 | #define BIF_CFG_DEV1_RC1_INTERRUPT_PIN__INTERRUPT_PIN_MASK 0xFFL |
|---|
| 134943 | //BIF_CFG_DEV1_RC1_IRQ_BRIDGE_CNTL |
|---|
| 134944 | #define BIF_CFG_DEV1_RC1_IRQ_BRIDGE_CNTL__PARITY_RESPONSE_EN__SHIFT 0x0 |
|---|
| 134945 | #define BIF_CFG_DEV1_RC1_IRQ_BRIDGE_CNTL__SERR_EN__SHIFT 0x1 |
|---|
| 134946 | #define BIF_CFG_DEV1_RC1_IRQ_BRIDGE_CNTL__ISA_EN__SHIFT 0x2 |
|---|
| 134947 | #define BIF_CFG_DEV1_RC1_IRQ_BRIDGE_CNTL__VGA_EN__SHIFT 0x3 |
|---|
| 134948 | #define BIF_CFG_DEV1_RC1_IRQ_BRIDGE_CNTL__VGA_DEC__SHIFT 0x4 |
|---|
| 134949 | #define BIF_CFG_DEV1_RC1_IRQ_BRIDGE_CNTL__MASTER_ABORT_MODE__SHIFT 0x5 |
|---|
| 134950 | #define BIF_CFG_DEV1_RC1_IRQ_BRIDGE_CNTL__SECONDARY_BUS_RESET__SHIFT 0x6 |
|---|
| 134951 | #define BIF_CFG_DEV1_RC1_IRQ_BRIDGE_CNTL__FAST_B2B_EN__SHIFT 0x7 |
|---|
| 134952 | #define BIF_CFG_DEV1_RC1_IRQ_BRIDGE_CNTL__PRIMARY_DISCARD_TIMER__SHIFT 0x8 |
|---|
| 134953 | #define BIF_CFG_DEV1_RC1_IRQ_BRIDGE_CNTL__SECONDARY_DISCARD_TIMER__SHIFT 0x9 |
|---|
| 134954 | #define BIF_CFG_DEV1_RC1_IRQ_BRIDGE_CNTL__DISCARD_TIMER_STATUS__SHIFT 0xa |
|---|
| 134955 | #define BIF_CFG_DEV1_RC1_IRQ_BRIDGE_CNTL__DISCARD_TIMER_SERR_ENABLE__SHIFT 0xb |
|---|
| 134956 | #define BIF_CFG_DEV1_RC1_IRQ_BRIDGE_CNTL__PARITY_RESPONSE_EN_MASK 0x0001L |
|---|
| 134957 | #define BIF_CFG_DEV1_RC1_IRQ_BRIDGE_CNTL__SERR_EN_MASK 0x0002L |
|---|
| 134958 | #define BIF_CFG_DEV1_RC1_IRQ_BRIDGE_CNTL__ISA_EN_MASK 0x0004L |
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| 134959 | #define BIF_CFG_DEV1_RC1_IRQ_BRIDGE_CNTL__VGA_EN_MASK 0x0008L |
|---|
| 134960 | #define BIF_CFG_DEV1_RC1_IRQ_BRIDGE_CNTL__VGA_DEC_MASK 0x0010L |
|---|
| 134961 | #define BIF_CFG_DEV1_RC1_IRQ_BRIDGE_CNTL__MASTER_ABORT_MODE_MASK 0x0020L |
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| 134962 | #define BIF_CFG_DEV1_RC1_IRQ_BRIDGE_CNTL__SECONDARY_BUS_RESET_MASK 0x0040L |
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| 134963 | #define BIF_CFG_DEV1_RC1_IRQ_BRIDGE_CNTL__FAST_B2B_EN_MASK 0x0080L |
|---|
| 134964 | #define BIF_CFG_DEV1_RC1_IRQ_BRIDGE_CNTL__PRIMARY_DISCARD_TIMER_MASK 0x0100L |
|---|
| 134965 | #define BIF_CFG_DEV1_RC1_IRQ_BRIDGE_CNTL__SECONDARY_DISCARD_TIMER_MASK 0x0200L |
|---|
| 134966 | #define BIF_CFG_DEV1_RC1_IRQ_BRIDGE_CNTL__DISCARD_TIMER_STATUS_MASK 0x0400L |
|---|
| 134967 | #define BIF_CFG_DEV1_RC1_IRQ_BRIDGE_CNTL__DISCARD_TIMER_SERR_ENABLE_MASK 0x0800L |
|---|
| 134968 | //BIF_CFG_DEV1_RC1_EXT_BRIDGE_CNTL |
|---|
| 134969 | #define BIF_CFG_DEV1_RC1_EXT_BRIDGE_CNTL__IO_PORT_80_EN__SHIFT 0x0 |
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| 134970 | #define BIF_CFG_DEV1_RC1_EXT_BRIDGE_CNTL__IO_PORT_80_EN_MASK 0x01L |
|---|
| 134971 | //BIF_CFG_DEV1_RC1_PMI_CAP_LIST |
|---|
| 134972 | #define BIF_CFG_DEV1_RC1_PMI_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
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|---|
| 134974 | #define BIF_CFG_DEV1_RC1_PMI_CAP_LIST__CAP_ID_MASK 0x00FFL |
|---|
| 134975 | #define BIF_CFG_DEV1_RC1_PMI_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
|---|
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| 134977 | #define BIF_CFG_DEV1_RC1_PMI_CAP__VERSION__SHIFT 0x0 |
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|---|
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|---|
| 134980 | #define BIF_CFG_DEV1_RC1_PMI_CAP__DEV_SPECIFIC_INIT__SHIFT 0x5 |
|---|
| 134981 | #define BIF_CFG_DEV1_RC1_PMI_CAP__AUX_CURRENT__SHIFT 0x6 |
|---|
| 134982 | #define BIF_CFG_DEV1_RC1_PMI_CAP__D1_SUPPORT__SHIFT 0x9 |
|---|
| 134983 | #define BIF_CFG_DEV1_RC1_PMI_CAP__D2_SUPPORT__SHIFT 0xa |
|---|
| 134984 | #define BIF_CFG_DEV1_RC1_PMI_CAP__PME_SUPPORT__SHIFT 0xb |
|---|
| 134985 | #define BIF_CFG_DEV1_RC1_PMI_CAP__VERSION_MASK 0x0007L |
|---|
| 134986 | #define BIF_CFG_DEV1_RC1_PMI_CAP__PME_CLOCK_MASK 0x0008L |
|---|
| 134987 | #define BIF_CFG_DEV1_RC1_PMI_CAP__IMMEDIATE_READINESS_ON_RETURN_TO_D0_MASK 0x0010L |
|---|
| 134988 | #define BIF_CFG_DEV1_RC1_PMI_CAP__DEV_SPECIFIC_INIT_MASK 0x0020L |
|---|
| 134989 | #define BIF_CFG_DEV1_RC1_PMI_CAP__AUX_CURRENT_MASK 0x01C0L |
|---|
| 134990 | #define BIF_CFG_DEV1_RC1_PMI_CAP__D1_SUPPORT_MASK 0x0200L |
|---|
| 134991 | #define BIF_CFG_DEV1_RC1_PMI_CAP__D2_SUPPORT_MASK 0x0400L |
|---|
| 134992 | #define BIF_CFG_DEV1_RC1_PMI_CAP__PME_SUPPORT_MASK 0xF800L |
|---|
| 134993 | //BIF_CFG_DEV1_RC1_PMI_STATUS_CNTL |
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| 134994 | #define BIF_CFG_DEV1_RC1_PMI_STATUS_CNTL__POWER_STATE__SHIFT 0x0 |
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| 134996 | #define BIF_CFG_DEV1_RC1_PMI_STATUS_CNTL__PME_EN__SHIFT 0x8 |
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| 134997 | #define BIF_CFG_DEV1_RC1_PMI_STATUS_CNTL__DATA_SELECT__SHIFT 0x9 |
|---|
| 134998 | #define BIF_CFG_DEV1_RC1_PMI_STATUS_CNTL__DATA_SCALE__SHIFT 0xd |
|---|
| 134999 | #define BIF_CFG_DEV1_RC1_PMI_STATUS_CNTL__PME_STATUS__SHIFT 0xf |
|---|
| 135000 | #define BIF_CFG_DEV1_RC1_PMI_STATUS_CNTL__B2_B3_SUPPORT__SHIFT 0x16 |
|---|
| 135001 | #define BIF_CFG_DEV1_RC1_PMI_STATUS_CNTL__BUS_PWR_EN__SHIFT 0x17 |
|---|
| 135002 | #define BIF_CFG_DEV1_RC1_PMI_STATUS_CNTL__PMI_DATA__SHIFT 0x18 |
|---|
| 135003 | #define BIF_CFG_DEV1_RC1_PMI_STATUS_CNTL__POWER_STATE_MASK 0x00000003L |
|---|
| 135004 | #define BIF_CFG_DEV1_RC1_PMI_STATUS_CNTL__NO_SOFT_RESET_MASK 0x00000008L |
|---|
| 135005 | #define BIF_CFG_DEV1_RC1_PMI_STATUS_CNTL__PME_EN_MASK 0x00000100L |
|---|
| 135006 | #define BIF_CFG_DEV1_RC1_PMI_STATUS_CNTL__DATA_SELECT_MASK 0x00001E00L |
|---|
| 135007 | #define BIF_CFG_DEV1_RC1_PMI_STATUS_CNTL__DATA_SCALE_MASK 0x00006000L |
|---|
| 135008 | #define BIF_CFG_DEV1_RC1_PMI_STATUS_CNTL__PME_STATUS_MASK 0x00008000L |
|---|
| 135009 | #define BIF_CFG_DEV1_RC1_PMI_STATUS_CNTL__B2_B3_SUPPORT_MASK 0x00400000L |
|---|
| 135010 | #define BIF_CFG_DEV1_RC1_PMI_STATUS_CNTL__BUS_PWR_EN_MASK 0x00800000L |
|---|
| 135011 | #define BIF_CFG_DEV1_RC1_PMI_STATUS_CNTL__PMI_DATA_MASK 0xFF000000L |
|---|
| 135012 | //BIF_CFG_DEV1_RC1_PCIE_CAP_LIST |
|---|
| 135013 | #define BIF_CFG_DEV1_RC1_PCIE_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 135014 | #define BIF_CFG_DEV1_RC1_PCIE_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
|---|
| 135015 | #define BIF_CFG_DEV1_RC1_PCIE_CAP_LIST__CAP_ID_MASK 0x00FFL |
|---|
| 135016 | #define BIF_CFG_DEV1_RC1_PCIE_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
|---|
| 135017 | //BIF_CFG_DEV1_RC1_PCIE_CAP |
|---|
| 135018 | #define BIF_CFG_DEV1_RC1_PCIE_CAP__VERSION__SHIFT 0x0 |
|---|
| 135019 | #define BIF_CFG_DEV1_RC1_PCIE_CAP__DEVICE_TYPE__SHIFT 0x4 |
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| 135020 | #define BIF_CFG_DEV1_RC1_PCIE_CAP__SLOT_IMPLEMENTED__SHIFT 0x8 |
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| 135021 | #define BIF_CFG_DEV1_RC1_PCIE_CAP__INT_MESSAGE_NUM__SHIFT 0x9 |
|---|
| 135022 | #define BIF_CFG_DEV1_RC1_PCIE_CAP__VERSION_MASK 0x000FL |
|---|
| 135023 | #define BIF_CFG_DEV1_RC1_PCIE_CAP__DEVICE_TYPE_MASK 0x00F0L |
|---|
| 135024 | #define BIF_CFG_DEV1_RC1_PCIE_CAP__SLOT_IMPLEMENTED_MASK 0x0100L |
|---|
| 135025 | #define BIF_CFG_DEV1_RC1_PCIE_CAP__INT_MESSAGE_NUM_MASK 0x3E00L |
|---|
| 135026 | //BIF_CFG_DEV1_RC1_DEVICE_CAP |
|---|
| 135027 | #define BIF_CFG_DEV1_RC1_DEVICE_CAP__MAX_PAYLOAD_SUPPORT__SHIFT 0x0 |
|---|
| 135028 | #define BIF_CFG_DEV1_RC1_DEVICE_CAP__PHANTOM_FUNC__SHIFT 0x3 |
|---|
| 135029 | #define BIF_CFG_DEV1_RC1_DEVICE_CAP__EXTENDED_TAG__SHIFT 0x5 |
|---|
| 135030 | #define BIF_CFG_DEV1_RC1_DEVICE_CAP__L0S_ACCEPTABLE_LATENCY__SHIFT 0x6 |
|---|
| 135031 | #define BIF_CFG_DEV1_RC1_DEVICE_CAP__L1_ACCEPTABLE_LATENCY__SHIFT 0x9 |
|---|
| 135032 | #define BIF_CFG_DEV1_RC1_DEVICE_CAP__ROLE_BASED_ERR_REPORTING__SHIFT 0xf |
|---|
| 135033 | #define BIF_CFG_DEV1_RC1_DEVICE_CAP__FLR_CAPABLE__SHIFT 0x1c |
|---|
| 135034 | #define BIF_CFG_DEV1_RC1_DEVICE_CAP__MAX_PAYLOAD_SUPPORT_MASK 0x00000007L |
|---|
| 135035 | #define BIF_CFG_DEV1_RC1_DEVICE_CAP__PHANTOM_FUNC_MASK 0x00000018L |
|---|
| 135036 | #define BIF_CFG_DEV1_RC1_DEVICE_CAP__EXTENDED_TAG_MASK 0x00000020L |
|---|
| 135037 | #define BIF_CFG_DEV1_RC1_DEVICE_CAP__L0S_ACCEPTABLE_LATENCY_MASK 0x000001C0L |
|---|
| 135038 | #define BIF_CFG_DEV1_RC1_DEVICE_CAP__L1_ACCEPTABLE_LATENCY_MASK 0x00000E00L |
|---|
| 135039 | #define BIF_CFG_DEV1_RC1_DEVICE_CAP__ROLE_BASED_ERR_REPORTING_MASK 0x00008000L |
|---|
| 135040 | #define BIF_CFG_DEV1_RC1_DEVICE_CAP__FLR_CAPABLE_MASK 0x10000000L |
|---|
| 135041 | //BIF_CFG_DEV1_RC1_DEVICE_CNTL |
|---|
| 135042 | #define BIF_CFG_DEV1_RC1_DEVICE_CNTL__CORR_ERR_EN__SHIFT 0x0 |
|---|
| 135043 | #define BIF_CFG_DEV1_RC1_DEVICE_CNTL__NON_FATAL_ERR_EN__SHIFT 0x1 |
|---|
| 135044 | #define BIF_CFG_DEV1_RC1_DEVICE_CNTL__FATAL_ERR_EN__SHIFT 0x2 |
|---|
| 135045 | #define BIF_CFG_DEV1_RC1_DEVICE_CNTL__USR_REPORT_EN__SHIFT 0x3 |
|---|
| 135046 | #define BIF_CFG_DEV1_RC1_DEVICE_CNTL__RELAXED_ORD_EN__SHIFT 0x4 |
|---|
| 135047 | #define BIF_CFG_DEV1_RC1_DEVICE_CNTL__MAX_PAYLOAD_SIZE__SHIFT 0x5 |
|---|
| 135048 | #define BIF_CFG_DEV1_RC1_DEVICE_CNTL__EXTENDED_TAG_EN__SHIFT 0x8 |
|---|
| 135049 | #define BIF_CFG_DEV1_RC1_DEVICE_CNTL__PHANTOM_FUNC_EN__SHIFT 0x9 |
|---|
| 135050 | #define BIF_CFG_DEV1_RC1_DEVICE_CNTL__AUX_POWER_PM_EN__SHIFT 0xa |
|---|
| 135051 | #define BIF_CFG_DEV1_RC1_DEVICE_CNTL__NO_SNOOP_EN__SHIFT 0xb |
|---|
| 135052 | #define BIF_CFG_DEV1_RC1_DEVICE_CNTL__MAX_READ_REQUEST_SIZE__SHIFT 0xc |
|---|
| 135053 | #define BIF_CFG_DEV1_RC1_DEVICE_CNTL__BRIDGE_CFG_RETRY_EN__SHIFT 0xf |
|---|
| 135054 | #define BIF_CFG_DEV1_RC1_DEVICE_CNTL__CORR_ERR_EN_MASK 0x0001L |
|---|
| 135055 | #define BIF_CFG_DEV1_RC1_DEVICE_CNTL__NON_FATAL_ERR_EN_MASK 0x0002L |
|---|
| 135056 | #define BIF_CFG_DEV1_RC1_DEVICE_CNTL__FATAL_ERR_EN_MASK 0x0004L |
|---|
| 135057 | #define BIF_CFG_DEV1_RC1_DEVICE_CNTL__USR_REPORT_EN_MASK 0x0008L |
|---|
| 135058 | #define BIF_CFG_DEV1_RC1_DEVICE_CNTL__RELAXED_ORD_EN_MASK 0x0010L |
|---|
| 135059 | #define BIF_CFG_DEV1_RC1_DEVICE_CNTL__MAX_PAYLOAD_SIZE_MASK 0x00E0L |
|---|
| 135060 | #define BIF_CFG_DEV1_RC1_DEVICE_CNTL__EXTENDED_TAG_EN_MASK 0x0100L |
|---|
| 135061 | #define BIF_CFG_DEV1_RC1_DEVICE_CNTL__PHANTOM_FUNC_EN_MASK 0x0200L |
|---|
| 135062 | #define BIF_CFG_DEV1_RC1_DEVICE_CNTL__AUX_POWER_PM_EN_MASK 0x0400L |
|---|
| 135063 | #define BIF_CFG_DEV1_RC1_DEVICE_CNTL__NO_SNOOP_EN_MASK 0x0800L |
|---|
| 135064 | #define BIF_CFG_DEV1_RC1_DEVICE_CNTL__MAX_READ_REQUEST_SIZE_MASK 0x7000L |
|---|
| 135065 | #define BIF_CFG_DEV1_RC1_DEVICE_CNTL__BRIDGE_CFG_RETRY_EN_MASK 0x8000L |
|---|
| 135066 | //BIF_CFG_DEV1_RC1_DEVICE_STATUS |
|---|
| 135067 | #define BIF_CFG_DEV1_RC1_DEVICE_STATUS__CORR_ERR__SHIFT 0x0 |
|---|
| 135068 | #define BIF_CFG_DEV1_RC1_DEVICE_STATUS__NON_FATAL_ERR__SHIFT 0x1 |
|---|
| 135069 | #define BIF_CFG_DEV1_RC1_DEVICE_STATUS__FATAL_ERR__SHIFT 0x2 |
|---|
| 135070 | #define BIF_CFG_DEV1_RC1_DEVICE_STATUS__USR_DETECTED__SHIFT 0x3 |
|---|
| 135071 | #define BIF_CFG_DEV1_RC1_DEVICE_STATUS__AUX_PWR__SHIFT 0x4 |
|---|
| 135072 | #define BIF_CFG_DEV1_RC1_DEVICE_STATUS__TRANSACTIONS_PEND__SHIFT 0x5 |
|---|
| 135073 | #define BIF_CFG_DEV1_RC1_DEVICE_STATUS__EMER_POWER_REDUCTION_DETECTED__SHIFT 0x6 |
|---|
| 135074 | #define BIF_CFG_DEV1_RC1_DEVICE_STATUS__CORR_ERR_MASK 0x0001L |
|---|
| 135075 | #define BIF_CFG_DEV1_RC1_DEVICE_STATUS__NON_FATAL_ERR_MASK 0x0002L |
|---|
| 135076 | #define BIF_CFG_DEV1_RC1_DEVICE_STATUS__FATAL_ERR_MASK 0x0004L |
|---|
| 135077 | #define BIF_CFG_DEV1_RC1_DEVICE_STATUS__USR_DETECTED_MASK 0x0008L |
|---|
| 135078 | #define BIF_CFG_DEV1_RC1_DEVICE_STATUS__AUX_PWR_MASK 0x0010L |
|---|
| 135079 | #define BIF_CFG_DEV1_RC1_DEVICE_STATUS__TRANSACTIONS_PEND_MASK 0x0020L |
|---|
| 135080 | #define BIF_CFG_DEV1_RC1_DEVICE_STATUS__EMER_POWER_REDUCTION_DETECTED_MASK 0x0040L |
|---|
| 135081 | //BIF_CFG_DEV1_RC1_LINK_CAP |
|---|
| 135082 | #define BIF_CFG_DEV1_RC1_LINK_CAP__LINK_SPEED__SHIFT 0x0 |
|---|
| 135083 | #define BIF_CFG_DEV1_RC1_LINK_CAP__LINK_WIDTH__SHIFT 0x4 |
|---|
| 135084 | #define BIF_CFG_DEV1_RC1_LINK_CAP__PM_SUPPORT__SHIFT 0xa |
|---|
| 135085 | #define BIF_CFG_DEV1_RC1_LINK_CAP__L0S_EXIT_LATENCY__SHIFT 0xc |
|---|
| 135086 | #define BIF_CFG_DEV1_RC1_LINK_CAP__L1_EXIT_LATENCY__SHIFT 0xf |
|---|
| 135087 | #define BIF_CFG_DEV1_RC1_LINK_CAP__CLOCK_POWER_MANAGEMENT__SHIFT 0x12 |
|---|
| 135088 | #define BIF_CFG_DEV1_RC1_LINK_CAP__SURPRISE_DOWN_ERR_REPORTING__SHIFT 0x13 |
|---|
| 135089 | #define BIF_CFG_DEV1_RC1_LINK_CAP__DL_ACTIVE_REPORTING_CAPABLE__SHIFT 0x14 |
|---|
| 135090 | #define BIF_CFG_DEV1_RC1_LINK_CAP__LINK_BW_NOTIFICATION_CAP__SHIFT 0x15 |
|---|
| 135091 | #define BIF_CFG_DEV1_RC1_LINK_CAP__ASPM_OPTIONALITY_COMPLIANCE__SHIFT 0x16 |
|---|
| 135092 | #define BIF_CFG_DEV1_RC1_LINK_CAP__PORT_NUMBER__SHIFT 0x18 |
|---|
| 135093 | #define BIF_CFG_DEV1_RC1_LINK_CAP__LINK_SPEED_MASK 0x0000000FL |
|---|
| 135094 | #define BIF_CFG_DEV1_RC1_LINK_CAP__LINK_WIDTH_MASK 0x000003F0L |
|---|
| 135095 | #define BIF_CFG_DEV1_RC1_LINK_CAP__PM_SUPPORT_MASK 0x00000C00L |
|---|
| 135096 | #define BIF_CFG_DEV1_RC1_LINK_CAP__L0S_EXIT_LATENCY_MASK 0x00007000L |
|---|
| 135097 | #define BIF_CFG_DEV1_RC1_LINK_CAP__L1_EXIT_LATENCY_MASK 0x00038000L |
|---|
| 135098 | #define BIF_CFG_DEV1_RC1_LINK_CAP__CLOCK_POWER_MANAGEMENT_MASK 0x00040000L |
|---|
| 135099 | #define BIF_CFG_DEV1_RC1_LINK_CAP__SURPRISE_DOWN_ERR_REPORTING_MASK 0x00080000L |
|---|
| 135100 | #define BIF_CFG_DEV1_RC1_LINK_CAP__DL_ACTIVE_REPORTING_CAPABLE_MASK 0x00100000L |
|---|
| 135101 | #define BIF_CFG_DEV1_RC1_LINK_CAP__LINK_BW_NOTIFICATION_CAP_MASK 0x00200000L |
|---|
| 135102 | #define BIF_CFG_DEV1_RC1_LINK_CAP__ASPM_OPTIONALITY_COMPLIANCE_MASK 0x00400000L |
|---|
| 135103 | #define BIF_CFG_DEV1_RC1_LINK_CAP__PORT_NUMBER_MASK 0xFF000000L |
|---|
| 135104 | //BIF_CFG_DEV1_RC1_LINK_CNTL |
|---|
| 135105 | #define BIF_CFG_DEV1_RC1_LINK_CNTL__PM_CONTROL__SHIFT 0x0 |
|---|
| 135106 | #define BIF_CFG_DEV1_RC1_LINK_CNTL__PTM_PROP_DELAY_ADAPT_INTER_B__SHIFT 0x2 |
|---|
| 135107 | #define BIF_CFG_DEV1_RC1_LINK_CNTL__READ_CPL_BOUNDARY__SHIFT 0x3 |
|---|
| 135108 | #define BIF_CFG_DEV1_RC1_LINK_CNTL__LINK_DIS__SHIFT 0x4 |
|---|
| 135109 | #define BIF_CFG_DEV1_RC1_LINK_CNTL__RETRAIN_LINK__SHIFT 0x5 |
|---|
| 135110 | #define BIF_CFG_DEV1_RC1_LINK_CNTL__COMMON_CLOCK_CFG__SHIFT 0x6 |
|---|
| 135111 | #define BIF_CFG_DEV1_RC1_LINK_CNTL__EXTENDED_SYNC__SHIFT 0x7 |
|---|
| 135112 | #define BIF_CFG_DEV1_RC1_LINK_CNTL__CLOCK_POWER_MANAGEMENT_EN__SHIFT 0x8 |
|---|
| 135113 | #define BIF_CFG_DEV1_RC1_LINK_CNTL__HW_AUTONOMOUS_WIDTH_DISABLE__SHIFT 0x9 |
|---|
| 135114 | #define BIF_CFG_DEV1_RC1_LINK_CNTL__LINK_BW_MANAGEMENT_INT_EN__SHIFT 0xa |
|---|
| 135115 | #define BIF_CFG_DEV1_RC1_LINK_CNTL__LINK_AUTONOMOUS_BW_INT_EN__SHIFT 0xb |
|---|
| 135116 | #define BIF_CFG_DEV1_RC1_LINK_CNTL__DRS_SIGNALING_CONTROL__SHIFT 0xe |
|---|
| 135117 | #define BIF_CFG_DEV1_RC1_LINK_CNTL__PM_CONTROL_MASK 0x0003L |
|---|
| 135118 | #define BIF_CFG_DEV1_RC1_LINK_CNTL__PTM_PROP_DELAY_ADAPT_INTER_B_MASK 0x0004L |
|---|
| 135119 | #define BIF_CFG_DEV1_RC1_LINK_CNTL__READ_CPL_BOUNDARY_MASK 0x0008L |
|---|
| 135120 | #define BIF_CFG_DEV1_RC1_LINK_CNTL__LINK_DIS_MASK 0x0010L |
|---|
| 135121 | #define BIF_CFG_DEV1_RC1_LINK_CNTL__RETRAIN_LINK_MASK 0x0020L |
|---|
| 135122 | #define BIF_CFG_DEV1_RC1_LINK_CNTL__COMMON_CLOCK_CFG_MASK 0x0040L |
|---|
| 135123 | #define BIF_CFG_DEV1_RC1_LINK_CNTL__EXTENDED_SYNC_MASK 0x0080L |
|---|
| 135124 | #define BIF_CFG_DEV1_RC1_LINK_CNTL__CLOCK_POWER_MANAGEMENT_EN_MASK 0x0100L |
|---|
| 135125 | #define BIF_CFG_DEV1_RC1_LINK_CNTL__HW_AUTONOMOUS_WIDTH_DISABLE_MASK 0x0200L |
|---|
| 135126 | #define BIF_CFG_DEV1_RC1_LINK_CNTL__LINK_BW_MANAGEMENT_INT_EN_MASK 0x0400L |
|---|
| 135127 | #define BIF_CFG_DEV1_RC1_LINK_CNTL__LINK_AUTONOMOUS_BW_INT_EN_MASK 0x0800L |
|---|
| 135128 | #define BIF_CFG_DEV1_RC1_LINK_CNTL__DRS_SIGNALING_CONTROL_MASK 0xC000L |
|---|
| 135129 | //BIF_CFG_DEV1_RC1_LINK_STATUS |
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| 135130 | #define BIF_CFG_DEV1_RC1_LINK_STATUS__CURRENT_LINK_SPEED__SHIFT 0x0 |
|---|
| 135131 | #define BIF_CFG_DEV1_RC1_LINK_STATUS__NEGOTIATED_LINK_WIDTH__SHIFT 0x4 |
|---|
| 135132 | #define BIF_CFG_DEV1_RC1_LINK_STATUS__LINK_TRAINING__SHIFT 0xb |
|---|
| 135133 | #define BIF_CFG_DEV1_RC1_LINK_STATUS__SLOT_CLOCK_CFG__SHIFT 0xc |
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| 135137 | #define BIF_CFG_DEV1_RC1_LINK_STATUS__CURRENT_LINK_SPEED_MASK 0x000FL |
|---|
| 135138 | #define BIF_CFG_DEV1_RC1_LINK_STATUS__NEGOTIATED_LINK_WIDTH_MASK 0x03F0L |
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| 135139 | #define BIF_CFG_DEV1_RC1_LINK_STATUS__LINK_TRAINING_MASK 0x0800L |
|---|
| 135140 | #define BIF_CFG_DEV1_RC1_LINK_STATUS__SLOT_CLOCK_CFG_MASK 0x1000L |
|---|
| 135141 | #define BIF_CFG_DEV1_RC1_LINK_STATUS__DL_ACTIVE_MASK 0x2000L |
|---|
| 135142 | #define BIF_CFG_DEV1_RC1_LINK_STATUS__LINK_BW_MANAGEMENT_STATUS_MASK 0x4000L |
|---|
| 135143 | #define BIF_CFG_DEV1_RC1_LINK_STATUS__LINK_AUTONOMOUS_BW_STATUS_MASK 0x8000L |
|---|
| 135144 | //BIF_CFG_DEV1_RC1_SLOT_CAP |
|---|
| 135145 | #define BIF_CFG_DEV1_RC1_SLOT_CAP__ATTN_BUTTON_PRESENT__SHIFT 0x0 |
|---|
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|---|
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|---|
| 135148 | #define BIF_CFG_DEV1_RC1_SLOT_CAP__ATTN_INDICATOR_PRESENT__SHIFT 0x3 |
|---|
| 135149 | #define BIF_CFG_DEV1_RC1_SLOT_CAP__PWR_INDICATOR_PRESENT__SHIFT 0x4 |
|---|
| 135150 | #define BIF_CFG_DEV1_RC1_SLOT_CAP__HOTPLUG_SURPRISE__SHIFT 0x5 |
|---|
| 135151 | #define BIF_CFG_DEV1_RC1_SLOT_CAP__HOTPLUG_CAPABLE__SHIFT 0x6 |
|---|
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|---|
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|---|
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| 135155 | #define BIF_CFG_DEV1_RC1_SLOT_CAP__NO_COMMAND_COMPLETED_SUPPORTED__SHIFT 0x12 |
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| 135156 | #define BIF_CFG_DEV1_RC1_SLOT_CAP__PHYSICAL_SLOT_NUM__SHIFT 0x13 |
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| 135157 | #define BIF_CFG_DEV1_RC1_SLOT_CAP__ATTN_BUTTON_PRESENT_MASK 0x00000001L |
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| 135158 | #define BIF_CFG_DEV1_RC1_SLOT_CAP__PWR_CONTROLLER_PRESENT_MASK 0x00000002L |
|---|
| 135159 | #define BIF_CFG_DEV1_RC1_SLOT_CAP__MRL_SENSOR_PRESENT_MASK 0x00000004L |
|---|
| 135160 | #define BIF_CFG_DEV1_RC1_SLOT_CAP__ATTN_INDICATOR_PRESENT_MASK 0x00000008L |
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| 135161 | #define BIF_CFG_DEV1_RC1_SLOT_CAP__PWR_INDICATOR_PRESENT_MASK 0x00000010L |
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| 135162 | #define BIF_CFG_DEV1_RC1_SLOT_CAP__HOTPLUG_SURPRISE_MASK 0x00000020L |
|---|
| 135163 | #define BIF_CFG_DEV1_RC1_SLOT_CAP__HOTPLUG_CAPABLE_MASK 0x00000040L |
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| 135164 | #define BIF_CFG_DEV1_RC1_SLOT_CAP__SLOT_PWR_LIMIT_VALUE_MASK 0x00007F80L |
|---|
| 135165 | #define BIF_CFG_DEV1_RC1_SLOT_CAP__SLOT_PWR_LIMIT_SCALE_MASK 0x00018000L |
|---|
| 135166 | #define BIF_CFG_DEV1_RC1_SLOT_CAP__ELECTROMECH_INTERLOCK_PRESENT_MASK 0x00020000L |
|---|
| 135167 | #define BIF_CFG_DEV1_RC1_SLOT_CAP__NO_COMMAND_COMPLETED_SUPPORTED_MASK 0x00040000L |
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| 135168 | #define BIF_CFG_DEV1_RC1_SLOT_CAP__PHYSICAL_SLOT_NUM_MASK 0xFFF80000L |
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| 135169 | //BIF_CFG_DEV1_RC1_SLOT_CNTL |
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|---|
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|---|
| 135173 | #define BIF_CFG_DEV1_RC1_SLOT_CNTL__PRESENCE_DETECT_CHANGED_EN__SHIFT 0x3 |
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| 135177 | #define BIF_CFG_DEV1_RC1_SLOT_CNTL__PWR_INDICATOR_CNTL__SHIFT 0x8 |
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|---|
| 135182 | #define BIF_CFG_DEV1_RC1_SLOT_CNTL__ATTN_BUTTON_PRESSED_EN_MASK 0x0001L |
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| 135183 | #define BIF_CFG_DEV1_RC1_SLOT_CNTL__PWR_FAULT_DETECTED_EN_MASK 0x0002L |
|---|
| 135184 | #define BIF_CFG_DEV1_RC1_SLOT_CNTL__MRL_SENSOR_CHANGED_EN_MASK 0x0004L |
|---|
| 135185 | #define BIF_CFG_DEV1_RC1_SLOT_CNTL__PRESENCE_DETECT_CHANGED_EN_MASK 0x0008L |
|---|
| 135186 | #define BIF_CFG_DEV1_RC1_SLOT_CNTL__COMMAND_COMPLETED_INTR_EN_MASK 0x0010L |
|---|
| 135187 | #define BIF_CFG_DEV1_RC1_SLOT_CNTL__HOTPLUG_INTR_EN_MASK 0x0020L |
|---|
| 135188 | #define BIF_CFG_DEV1_RC1_SLOT_CNTL__ATTN_INDICATOR_CNTL_MASK 0x00C0L |
|---|
| 135189 | #define BIF_CFG_DEV1_RC1_SLOT_CNTL__PWR_INDICATOR_CNTL_MASK 0x0300L |
|---|
| 135190 | #define BIF_CFG_DEV1_RC1_SLOT_CNTL__PWR_CONTROLLER_CNTL_MASK 0x0400L |
|---|
| 135191 | #define BIF_CFG_DEV1_RC1_SLOT_CNTL__ELECTROMECH_INTERLOCK_CNTL_MASK 0x0800L |
|---|
| 135192 | #define BIF_CFG_DEV1_RC1_SLOT_CNTL__DL_STATE_CHANGED_EN_MASK 0x1000L |
|---|
| 135193 | #define BIF_CFG_DEV1_RC1_SLOT_CNTL__AUTO_SLOT_PWR_LIMIT_DISABLE_MASK 0x2000L |
|---|
| 135194 | //BIF_CFG_DEV1_RC1_SLOT_STATUS |
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| 135195 | #define BIF_CFG_DEV1_RC1_SLOT_STATUS__ATTN_BUTTON_PRESSED__SHIFT 0x0 |
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| 135196 | #define BIF_CFG_DEV1_RC1_SLOT_STATUS__PWR_FAULT_DETECTED__SHIFT 0x1 |
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| 135197 | #define BIF_CFG_DEV1_RC1_SLOT_STATUS__MRL_SENSOR_CHANGED__SHIFT 0x2 |
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| 135198 | #define BIF_CFG_DEV1_RC1_SLOT_STATUS__PRESENCE_DETECT_CHANGED__SHIFT 0x3 |
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| 135199 | #define BIF_CFG_DEV1_RC1_SLOT_STATUS__COMMAND_COMPLETED__SHIFT 0x4 |
|---|
| 135200 | #define BIF_CFG_DEV1_RC1_SLOT_STATUS__MRL_SENSOR_STATE__SHIFT 0x5 |
|---|
| 135201 | #define BIF_CFG_DEV1_RC1_SLOT_STATUS__PRESENCE_DETECT_STATE__SHIFT 0x6 |
|---|
| 135202 | #define BIF_CFG_DEV1_RC1_SLOT_STATUS__ELECTROMECH_INTERLOCK_STATUS__SHIFT 0x7 |
|---|
| 135203 | #define BIF_CFG_DEV1_RC1_SLOT_STATUS__DL_STATE_CHANGED__SHIFT 0x8 |
|---|
| 135204 | #define BIF_CFG_DEV1_RC1_SLOT_STATUS__ATTN_BUTTON_PRESSED_MASK 0x0001L |
|---|
| 135205 | #define BIF_CFG_DEV1_RC1_SLOT_STATUS__PWR_FAULT_DETECTED_MASK 0x0002L |
|---|
| 135206 | #define BIF_CFG_DEV1_RC1_SLOT_STATUS__MRL_SENSOR_CHANGED_MASK 0x0004L |
|---|
| 135207 | #define BIF_CFG_DEV1_RC1_SLOT_STATUS__PRESENCE_DETECT_CHANGED_MASK 0x0008L |
|---|
| 135208 | #define BIF_CFG_DEV1_RC1_SLOT_STATUS__COMMAND_COMPLETED_MASK 0x0010L |
|---|
| 135209 | #define BIF_CFG_DEV1_RC1_SLOT_STATUS__MRL_SENSOR_STATE_MASK 0x0020L |
|---|
| 135210 | #define BIF_CFG_DEV1_RC1_SLOT_STATUS__PRESENCE_DETECT_STATE_MASK 0x0040L |
|---|
| 135211 | #define BIF_CFG_DEV1_RC1_SLOT_STATUS__ELECTROMECH_INTERLOCK_STATUS_MASK 0x0080L |
|---|
| 135212 | #define BIF_CFG_DEV1_RC1_SLOT_STATUS__DL_STATE_CHANGED_MASK 0x0100L |
|---|
| 135213 | //BIF_CFG_DEV1_RC1_ROOT_CNTL |
|---|
| 135214 | #define BIF_CFG_DEV1_RC1_ROOT_CNTL__SERR_ON_CORR_ERR_EN__SHIFT 0x0 |
|---|
| 135215 | #define BIF_CFG_DEV1_RC1_ROOT_CNTL__SERR_ON_NONFATAL_ERR_EN__SHIFT 0x1 |
|---|
| 135216 | #define BIF_CFG_DEV1_RC1_ROOT_CNTL__SERR_ON_FATAL_ERR_EN__SHIFT 0x2 |
|---|
| 135217 | #define BIF_CFG_DEV1_RC1_ROOT_CNTL__PM_INTERRUPT_EN__SHIFT 0x3 |
|---|
| 135218 | #define BIF_CFG_DEV1_RC1_ROOT_CNTL__CRS_SOFTWARE_VISIBILITY_EN__SHIFT 0x4 |
|---|
| 135219 | #define BIF_CFG_DEV1_RC1_ROOT_CNTL__SERR_ON_CORR_ERR_EN_MASK 0x0001L |
|---|
| 135220 | #define BIF_CFG_DEV1_RC1_ROOT_CNTL__SERR_ON_NONFATAL_ERR_EN_MASK 0x0002L |
|---|
| 135221 | #define BIF_CFG_DEV1_RC1_ROOT_CNTL__SERR_ON_FATAL_ERR_EN_MASK 0x0004L |
|---|
| 135222 | #define BIF_CFG_DEV1_RC1_ROOT_CNTL__PM_INTERRUPT_EN_MASK 0x0008L |
|---|
| 135223 | #define BIF_CFG_DEV1_RC1_ROOT_CNTL__CRS_SOFTWARE_VISIBILITY_EN_MASK 0x0010L |
|---|
| 135224 | //BIF_CFG_DEV1_RC1_ROOT_CAP |
|---|
| 135225 | #define BIF_CFG_DEV1_RC1_ROOT_CAP__CRS_SOFTWARE_VISIBILITY__SHIFT 0x0 |
|---|
| 135226 | #define BIF_CFG_DEV1_RC1_ROOT_CAP__CRS_SOFTWARE_VISIBILITY_MASK 0x0001L |
|---|
| 135227 | //BIF_CFG_DEV1_RC1_ROOT_STATUS |
|---|
| 135228 | #define BIF_CFG_DEV1_RC1_ROOT_STATUS__PME_REQUESTOR_ID__SHIFT 0x0 |
|---|
| 135229 | #define BIF_CFG_DEV1_RC1_ROOT_STATUS__PME_STATUS__SHIFT 0x10 |
|---|
| 135230 | #define BIF_CFG_DEV1_RC1_ROOT_STATUS__PME_PENDING__SHIFT 0x11 |
|---|
| 135231 | #define BIF_CFG_DEV1_RC1_ROOT_STATUS__PME_REQUESTOR_ID_MASK 0x0000FFFFL |
|---|
| 135232 | #define BIF_CFG_DEV1_RC1_ROOT_STATUS__PME_STATUS_MASK 0x00010000L |
|---|
| 135233 | #define BIF_CFG_DEV1_RC1_ROOT_STATUS__PME_PENDING_MASK 0x00020000L |
|---|
| 135234 | //BIF_CFG_DEV1_RC1_DEVICE_CAP2 |
|---|
| 135235 | #define BIF_CFG_DEV1_RC1_DEVICE_CAP2__CPL_TIMEOUT_RANGE_SUPPORTED__SHIFT 0x0 |
|---|
| 135236 | #define BIF_CFG_DEV1_RC1_DEVICE_CAP2__CPL_TIMEOUT_DIS_SUPPORTED__SHIFT 0x4 |
|---|
| 135237 | #define BIF_CFG_DEV1_RC1_DEVICE_CAP2__ARI_FORWARDING_SUPPORTED__SHIFT 0x5 |
|---|
| 135238 | #define BIF_CFG_DEV1_RC1_DEVICE_CAP2__ATOMICOP_ROUTING_SUPPORTED__SHIFT 0x6 |
|---|
| 135239 | #define BIF_CFG_DEV1_RC1_DEVICE_CAP2__ATOMICOP_32CMPLT_SUPPORTED__SHIFT 0x7 |
|---|
| 135240 | #define BIF_CFG_DEV1_RC1_DEVICE_CAP2__ATOMICOP_64CMPLT_SUPPORTED__SHIFT 0x8 |
|---|
| 135241 | #define BIF_CFG_DEV1_RC1_DEVICE_CAP2__CAS128_CMPLT_SUPPORTED__SHIFT 0x9 |
|---|
| 135242 | #define BIF_CFG_DEV1_RC1_DEVICE_CAP2__NO_RO_ENABLED_P2P_PASSING__SHIFT 0xa |
|---|
| 135243 | #define BIF_CFG_DEV1_RC1_DEVICE_CAP2__LTR_SUPPORTED__SHIFT 0xb |
|---|
| 135244 | #define BIF_CFG_DEV1_RC1_DEVICE_CAP2__TPH_CPLR_SUPPORTED__SHIFT 0xc |
|---|
| 135245 | #define BIF_CFG_DEV1_RC1_DEVICE_CAP2__LN_SYSTEM_CLS__SHIFT 0xe |
|---|
| 135246 | #define BIF_CFG_DEV1_RC1_DEVICE_CAP2__TEN_BIT_TAG_COMPLETER_SUPPORTED__SHIFT 0x10 |
|---|
| 135247 | #define BIF_CFG_DEV1_RC1_DEVICE_CAP2__TEN_BIT_TAG_REQUESTER_SUPPORTED__SHIFT 0x11 |
|---|
| 135248 | #define BIF_CFG_DEV1_RC1_DEVICE_CAP2__OBFF_SUPPORTED__SHIFT 0x12 |
|---|
| 135249 | #define BIF_CFG_DEV1_RC1_DEVICE_CAP2__EXTENDED_FMT_FIELD_SUPPORTED__SHIFT 0x14 |
|---|
| 135250 | #define BIF_CFG_DEV1_RC1_DEVICE_CAP2__END_END_TLP_PREFIX_SUPPORTED__SHIFT 0x15 |
|---|
| 135251 | #define BIF_CFG_DEV1_RC1_DEVICE_CAP2__MAX_END_END_TLP_PREFIXES__SHIFT 0x16 |
|---|
| 135252 | #define BIF_CFG_DEV1_RC1_DEVICE_CAP2__EMER_POWER_REDUCTION_SUPPORTED__SHIFT 0x18 |
|---|
| 135253 | #define BIF_CFG_DEV1_RC1_DEVICE_CAP2__EMER_POWER_REDUCTION_INIT_REQ__SHIFT 0x1a |
|---|
| 135254 | #define BIF_CFG_DEV1_RC1_DEVICE_CAP2__FRS_SUPPORTED__SHIFT 0x1f |
|---|
| 135255 | #define BIF_CFG_DEV1_RC1_DEVICE_CAP2__CPL_TIMEOUT_RANGE_SUPPORTED_MASK 0x0000000FL |
|---|
| 135256 | #define BIF_CFG_DEV1_RC1_DEVICE_CAP2__CPL_TIMEOUT_DIS_SUPPORTED_MASK 0x00000010L |
|---|
| 135257 | #define BIF_CFG_DEV1_RC1_DEVICE_CAP2__ARI_FORWARDING_SUPPORTED_MASK 0x00000020L |
|---|
| 135258 | #define BIF_CFG_DEV1_RC1_DEVICE_CAP2__ATOMICOP_ROUTING_SUPPORTED_MASK 0x00000040L |
|---|
| 135259 | #define BIF_CFG_DEV1_RC1_DEVICE_CAP2__ATOMICOP_32CMPLT_SUPPORTED_MASK 0x00000080L |
|---|
| 135260 | #define BIF_CFG_DEV1_RC1_DEVICE_CAP2__ATOMICOP_64CMPLT_SUPPORTED_MASK 0x00000100L |
|---|
| 135261 | #define BIF_CFG_DEV1_RC1_DEVICE_CAP2__CAS128_CMPLT_SUPPORTED_MASK 0x00000200L |
|---|
| 135262 | #define BIF_CFG_DEV1_RC1_DEVICE_CAP2__NO_RO_ENABLED_P2P_PASSING_MASK 0x00000400L |
|---|
| 135263 | #define BIF_CFG_DEV1_RC1_DEVICE_CAP2__LTR_SUPPORTED_MASK 0x00000800L |
|---|
| 135264 | #define BIF_CFG_DEV1_RC1_DEVICE_CAP2__TPH_CPLR_SUPPORTED_MASK 0x00003000L |
|---|
| 135265 | #define BIF_CFG_DEV1_RC1_DEVICE_CAP2__LN_SYSTEM_CLS_MASK 0x0000C000L |
|---|
| 135266 | #define BIF_CFG_DEV1_RC1_DEVICE_CAP2__TEN_BIT_TAG_COMPLETER_SUPPORTED_MASK 0x00010000L |
|---|
| 135267 | #define BIF_CFG_DEV1_RC1_DEVICE_CAP2__TEN_BIT_TAG_REQUESTER_SUPPORTED_MASK 0x00020000L |
|---|
| 135268 | #define BIF_CFG_DEV1_RC1_DEVICE_CAP2__OBFF_SUPPORTED_MASK 0x000C0000L |
|---|
| 135269 | #define BIF_CFG_DEV1_RC1_DEVICE_CAP2__EXTENDED_FMT_FIELD_SUPPORTED_MASK 0x00100000L |
|---|
| 135270 | #define BIF_CFG_DEV1_RC1_DEVICE_CAP2__END_END_TLP_PREFIX_SUPPORTED_MASK 0x00200000L |
|---|
| 135271 | #define BIF_CFG_DEV1_RC1_DEVICE_CAP2__MAX_END_END_TLP_PREFIXES_MASK 0x00C00000L |
|---|
| 135272 | #define BIF_CFG_DEV1_RC1_DEVICE_CAP2__EMER_POWER_REDUCTION_SUPPORTED_MASK 0x03000000L |
|---|
| 135273 | #define BIF_CFG_DEV1_RC1_DEVICE_CAP2__EMER_POWER_REDUCTION_INIT_REQ_MASK 0x04000000L |
|---|
| 135274 | #define BIF_CFG_DEV1_RC1_DEVICE_CAP2__FRS_SUPPORTED_MASK 0x80000000L |
|---|
| 135275 | //BIF_CFG_DEV1_RC1_DEVICE_CNTL2 |
|---|
| 135276 | #define BIF_CFG_DEV1_RC1_DEVICE_CNTL2__CPL_TIMEOUT_VALUE__SHIFT 0x0 |
|---|
| 135277 | #define BIF_CFG_DEV1_RC1_DEVICE_CNTL2__CPL_TIMEOUT_DIS__SHIFT 0x4 |
|---|
| 135278 | #define BIF_CFG_DEV1_RC1_DEVICE_CNTL2__ARI_FORWARDING_EN__SHIFT 0x5 |
|---|
| 135279 | #define BIF_CFG_DEV1_RC1_DEVICE_CNTL2__ATOMICOP_REQUEST_EN__SHIFT 0x6 |
|---|
| 135280 | #define BIF_CFG_DEV1_RC1_DEVICE_CNTL2__ATOMICOP_EGRESS_BLOCKING__SHIFT 0x7 |
|---|
| 135281 | #define BIF_CFG_DEV1_RC1_DEVICE_CNTL2__IDO_REQUEST_ENABLE__SHIFT 0x8 |
|---|
| 135282 | #define BIF_CFG_DEV1_RC1_DEVICE_CNTL2__IDO_COMPLETION_ENABLE__SHIFT 0x9 |
|---|
| 135283 | #define BIF_CFG_DEV1_RC1_DEVICE_CNTL2__LTR_EN__SHIFT 0xa |
|---|
| 135284 | #define BIF_CFG_DEV1_RC1_DEVICE_CNTL2__EMER_POWER_REDUCTION_REQUEST__SHIFT 0xb |
|---|
| 135285 | #define BIF_CFG_DEV1_RC1_DEVICE_CNTL2__TEN_BIT_TAG_REQUESTER_ENABLE__SHIFT 0xc |
|---|
| 135286 | #define BIF_CFG_DEV1_RC1_DEVICE_CNTL2__OBFF_EN__SHIFT 0xd |
|---|
| 135287 | #define BIF_CFG_DEV1_RC1_DEVICE_CNTL2__END_END_TLP_PREFIX_BLOCKING__SHIFT 0xf |
|---|
| 135288 | #define BIF_CFG_DEV1_RC1_DEVICE_CNTL2__CPL_TIMEOUT_VALUE_MASK 0x000FL |
|---|
| 135289 | #define BIF_CFG_DEV1_RC1_DEVICE_CNTL2__CPL_TIMEOUT_DIS_MASK 0x0010L |
|---|
| 135290 | #define BIF_CFG_DEV1_RC1_DEVICE_CNTL2__ARI_FORWARDING_EN_MASK 0x0020L |
|---|
| 135291 | #define BIF_CFG_DEV1_RC1_DEVICE_CNTL2__ATOMICOP_REQUEST_EN_MASK 0x0040L |
|---|
| 135292 | #define BIF_CFG_DEV1_RC1_DEVICE_CNTL2__ATOMICOP_EGRESS_BLOCKING_MASK 0x0080L |
|---|
| 135293 | #define BIF_CFG_DEV1_RC1_DEVICE_CNTL2__IDO_REQUEST_ENABLE_MASK 0x0100L |
|---|
| 135294 | #define BIF_CFG_DEV1_RC1_DEVICE_CNTL2__IDO_COMPLETION_ENABLE_MASK 0x0200L |
|---|
| 135295 | #define BIF_CFG_DEV1_RC1_DEVICE_CNTL2__LTR_EN_MASK 0x0400L |
|---|
| 135296 | #define BIF_CFG_DEV1_RC1_DEVICE_CNTL2__EMER_POWER_REDUCTION_REQUEST_MASK 0x0800L |
|---|
| 135297 | #define BIF_CFG_DEV1_RC1_DEVICE_CNTL2__TEN_BIT_TAG_REQUESTER_ENABLE_MASK 0x1000L |
|---|
| 135298 | #define BIF_CFG_DEV1_RC1_DEVICE_CNTL2__OBFF_EN_MASK 0x6000L |
|---|
| 135299 | #define BIF_CFG_DEV1_RC1_DEVICE_CNTL2__END_END_TLP_PREFIX_BLOCKING_MASK 0x8000L |
|---|
| 135300 | //BIF_CFG_DEV1_RC1_DEVICE_STATUS2 |
|---|
| 135301 | #define BIF_CFG_DEV1_RC1_DEVICE_STATUS2__RESERVED__SHIFT 0x0 |
|---|
| 135302 | #define BIF_CFG_DEV1_RC1_DEVICE_STATUS2__RESERVED_MASK 0xFFFFL |
|---|
| 135303 | //BIF_CFG_DEV1_RC1_LINK_CAP2 |
|---|
| 135304 | #define BIF_CFG_DEV1_RC1_LINK_CAP2__SUPPORTED_LINK_SPEED__SHIFT 0x1 |
|---|
| 135305 | #define BIF_CFG_DEV1_RC1_LINK_CAP2__CROSSLINK_SUPPORTED__SHIFT 0x8 |
|---|
| 135306 | #define BIF_CFG_DEV1_RC1_LINK_CAP2__LOWER_SKP_OS_GEN_SUPPORT__SHIFT 0x9 |
|---|
| 135307 | #define BIF_CFG_DEV1_RC1_LINK_CAP2__LOWER_SKP_OS_RCV_SUPPORT__SHIFT 0x10 |
|---|
| 135308 | #define BIF_CFG_DEV1_RC1_LINK_CAP2__RTM1_PRESENCE_DET_SUPPORT__SHIFT 0x17 |
|---|
| 135309 | #define BIF_CFG_DEV1_RC1_LINK_CAP2__RTM2_PRESENCE_DET_SUPPORT__SHIFT 0x18 |
|---|
| 135310 | #define BIF_CFG_DEV1_RC1_LINK_CAP2__DRS_SUPPORTED__SHIFT 0x1f |
|---|
| 135311 | #define BIF_CFG_DEV1_RC1_LINK_CAP2__SUPPORTED_LINK_SPEED_MASK 0x000000FEL |
|---|
| 135312 | #define BIF_CFG_DEV1_RC1_LINK_CAP2__CROSSLINK_SUPPORTED_MASK 0x00000100L |
|---|
| 135313 | #define BIF_CFG_DEV1_RC1_LINK_CAP2__LOWER_SKP_OS_GEN_SUPPORT_MASK 0x0000FE00L |
|---|
| 135314 | #define BIF_CFG_DEV1_RC1_LINK_CAP2__LOWER_SKP_OS_RCV_SUPPORT_MASK 0x007F0000L |
|---|
| 135315 | #define BIF_CFG_DEV1_RC1_LINK_CAP2__RTM1_PRESENCE_DET_SUPPORT_MASK 0x00800000L |
|---|
| 135316 | #define BIF_CFG_DEV1_RC1_LINK_CAP2__RTM2_PRESENCE_DET_SUPPORT_MASK 0x01000000L |
|---|
| 135317 | #define BIF_CFG_DEV1_RC1_LINK_CAP2__DRS_SUPPORTED_MASK 0x80000000L |
|---|
| 135318 | //BIF_CFG_DEV1_RC1_LINK_CNTL2 |
|---|
| 135319 | #define BIF_CFG_DEV1_RC1_LINK_CNTL2__TARGET_LINK_SPEED__SHIFT 0x0 |
|---|
| 135320 | #define BIF_CFG_DEV1_RC1_LINK_CNTL2__ENTER_COMPLIANCE__SHIFT 0x4 |
|---|
| 135321 | #define BIF_CFG_DEV1_RC1_LINK_CNTL2__HW_AUTONOMOUS_SPEED_DISABLE__SHIFT 0x5 |
|---|
| 135322 | #define BIF_CFG_DEV1_RC1_LINK_CNTL2__SELECTABLE_DEEMPHASIS__SHIFT 0x6 |
|---|
| 135323 | #define BIF_CFG_DEV1_RC1_LINK_CNTL2__XMIT_MARGIN__SHIFT 0x7 |
|---|
| 135324 | #define BIF_CFG_DEV1_RC1_LINK_CNTL2__ENTER_MOD_COMPLIANCE__SHIFT 0xa |
|---|
| 135325 | #define BIF_CFG_DEV1_RC1_LINK_CNTL2__COMPLIANCE_SOS__SHIFT 0xb |
|---|
| 135326 | #define BIF_CFG_DEV1_RC1_LINK_CNTL2__COMPLIANCE_DEEMPHASIS__SHIFT 0xc |
|---|
| 135327 | #define BIF_CFG_DEV1_RC1_LINK_CNTL2__TARGET_LINK_SPEED_MASK 0x000FL |
|---|
| 135328 | #define BIF_CFG_DEV1_RC1_LINK_CNTL2__ENTER_COMPLIANCE_MASK 0x0010L |
|---|
| 135329 | #define BIF_CFG_DEV1_RC1_LINK_CNTL2__HW_AUTONOMOUS_SPEED_DISABLE_MASK 0x0020L |
|---|
| 135330 | #define BIF_CFG_DEV1_RC1_LINK_CNTL2__SELECTABLE_DEEMPHASIS_MASK 0x0040L |
|---|
| 135331 | #define BIF_CFG_DEV1_RC1_LINK_CNTL2__XMIT_MARGIN_MASK 0x0380L |
|---|
| 135332 | #define BIF_CFG_DEV1_RC1_LINK_CNTL2__ENTER_MOD_COMPLIANCE_MASK 0x0400L |
|---|
| 135333 | #define BIF_CFG_DEV1_RC1_LINK_CNTL2__COMPLIANCE_SOS_MASK 0x0800L |
|---|
| 135334 | #define BIF_CFG_DEV1_RC1_LINK_CNTL2__COMPLIANCE_DEEMPHASIS_MASK 0xF000L |
|---|
| 135335 | //BIF_CFG_DEV1_RC1_LINK_STATUS2 |
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| 135336 | #define BIF_CFG_DEV1_RC1_LINK_STATUS2__CUR_DEEMPHASIS_LEVEL__SHIFT 0x0 |
|---|
| 135337 | #define BIF_CFG_DEV1_RC1_LINK_STATUS2__EQUALIZATION_COMPLETE_8GT__SHIFT 0x1 |
|---|
| 135338 | #define BIF_CFG_DEV1_RC1_LINK_STATUS2__EQUALIZATION_PHASE1_SUCCESS_8GT__SHIFT 0x2 |
|---|
| 135339 | #define BIF_CFG_DEV1_RC1_LINK_STATUS2__EQUALIZATION_PHASE2_SUCCESS_8GT__SHIFT 0x3 |
|---|
| 135340 | #define BIF_CFG_DEV1_RC1_LINK_STATUS2__EQUALIZATION_PHASE3_SUCCESS_8GT__SHIFT 0x4 |
|---|
| 135341 | #define BIF_CFG_DEV1_RC1_LINK_STATUS2__LINK_EQUALIZATION_REQUEST_8GT__SHIFT 0x5 |
|---|
| 135342 | #define BIF_CFG_DEV1_RC1_LINK_STATUS2__RTM1_PRESENCE_DET__SHIFT 0x6 |
|---|
| 135343 | #define BIF_CFG_DEV1_RC1_LINK_STATUS2__RTM2_PRESENCE_DET__SHIFT 0x7 |
|---|
| 135344 | #define BIF_CFG_DEV1_RC1_LINK_STATUS2__CROSSLINK_RESOLUTION__SHIFT 0x8 |
|---|
| 135345 | #define BIF_CFG_DEV1_RC1_LINK_STATUS2__DOWNSTREAM_COMPONENT_PRESENCE__SHIFT 0xc |
|---|
| 135346 | #define BIF_CFG_DEV1_RC1_LINK_STATUS2__DRS_MESSAGE_RECEIVED__SHIFT 0xf |
|---|
| 135347 | #define BIF_CFG_DEV1_RC1_LINK_STATUS2__CUR_DEEMPHASIS_LEVEL_MASK 0x0001L |
|---|
| 135348 | #define BIF_CFG_DEV1_RC1_LINK_STATUS2__EQUALIZATION_COMPLETE_8GT_MASK 0x0002L |
|---|
| 135349 | #define BIF_CFG_DEV1_RC1_LINK_STATUS2__EQUALIZATION_PHASE1_SUCCESS_8GT_MASK 0x0004L |
|---|
| 135350 | #define BIF_CFG_DEV1_RC1_LINK_STATUS2__EQUALIZATION_PHASE2_SUCCESS_8GT_MASK 0x0008L |
|---|
| 135351 | #define BIF_CFG_DEV1_RC1_LINK_STATUS2__EQUALIZATION_PHASE3_SUCCESS_8GT_MASK 0x0010L |
|---|
| 135352 | #define BIF_CFG_DEV1_RC1_LINK_STATUS2__LINK_EQUALIZATION_REQUEST_8GT_MASK 0x0020L |
|---|
| 135353 | #define BIF_CFG_DEV1_RC1_LINK_STATUS2__RTM1_PRESENCE_DET_MASK 0x0040L |
|---|
| 135354 | #define BIF_CFG_DEV1_RC1_LINK_STATUS2__RTM2_PRESENCE_DET_MASK 0x0080L |
|---|
| 135355 | #define BIF_CFG_DEV1_RC1_LINK_STATUS2__CROSSLINK_RESOLUTION_MASK 0x0300L |
|---|
| 135356 | #define BIF_CFG_DEV1_RC1_LINK_STATUS2__DOWNSTREAM_COMPONENT_PRESENCE_MASK 0x7000L |
|---|
| 135357 | #define BIF_CFG_DEV1_RC1_LINK_STATUS2__DRS_MESSAGE_RECEIVED_MASK 0x8000L |
|---|
| 135358 | //BIF_CFG_DEV1_RC1_SLOT_CAP2 |
|---|
| 135359 | #define BIF_CFG_DEV1_RC1_SLOT_CAP2__RESERVED__SHIFT 0x0 |
|---|
| 135360 | #define BIF_CFG_DEV1_RC1_SLOT_CAP2__RESERVED_MASK 0xFFFFFFFFL |
|---|
| 135361 | //BIF_CFG_DEV1_RC1_SLOT_CNTL2 |
|---|
| 135362 | #define BIF_CFG_DEV1_RC1_SLOT_CNTL2__RESERVED__SHIFT 0x0 |
|---|
| 135363 | #define BIF_CFG_DEV1_RC1_SLOT_CNTL2__RESERVED_MASK 0xFFFFL |
|---|
| 135364 | //BIF_CFG_DEV1_RC1_SLOT_STATUS2 |
|---|
| 135365 | #define BIF_CFG_DEV1_RC1_SLOT_STATUS2__RESERVED__SHIFT 0x0 |
|---|
| 135366 | #define BIF_CFG_DEV1_RC1_SLOT_STATUS2__RESERVED_MASK 0xFFFFL |
|---|
| 135367 | //BIF_CFG_DEV1_RC1_MSI_CAP_LIST |
|---|
| 135368 | #define BIF_CFG_DEV1_RC1_MSI_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 135369 | #define BIF_CFG_DEV1_RC1_MSI_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
|---|
| 135370 | #define BIF_CFG_DEV1_RC1_MSI_CAP_LIST__CAP_ID_MASK 0x00FFL |
|---|
| 135371 | #define BIF_CFG_DEV1_RC1_MSI_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
|---|
| 135372 | //BIF_CFG_DEV1_RC1_MSI_MSG_CNTL |
|---|
| 135373 | #define BIF_CFG_DEV1_RC1_MSI_MSG_CNTL__MSI_EN__SHIFT 0x0 |
|---|
| 135374 | #define BIF_CFG_DEV1_RC1_MSI_MSG_CNTL__MSI_MULTI_CAP__SHIFT 0x1 |
|---|
| 135375 | #define BIF_CFG_DEV1_RC1_MSI_MSG_CNTL__MSI_MULTI_EN__SHIFT 0x4 |
|---|
| 135376 | #define BIF_CFG_DEV1_RC1_MSI_MSG_CNTL__MSI_64BIT__SHIFT 0x7 |
|---|
| 135377 | #define BIF_CFG_DEV1_RC1_MSI_MSG_CNTL__MSI_PERVECTOR_MASKING_CAP__SHIFT 0x8 |
|---|
| 135378 | #define BIF_CFG_DEV1_RC1_MSI_MSG_CNTL__MSI_EXT_MSG_DATA_CAP__SHIFT 0x9 |
|---|
| 135379 | #define BIF_CFG_DEV1_RC1_MSI_MSG_CNTL__MSI_EXT_MSG_DATA_EN__SHIFT 0xa |
|---|
| 135380 | #define BIF_CFG_DEV1_RC1_MSI_MSG_CNTL__MSI_EN_MASK 0x0001L |
|---|
| 135381 | #define BIF_CFG_DEV1_RC1_MSI_MSG_CNTL__MSI_MULTI_CAP_MASK 0x000EL |
|---|
| 135382 | #define BIF_CFG_DEV1_RC1_MSI_MSG_CNTL__MSI_MULTI_EN_MASK 0x0070L |
|---|
| 135383 | #define BIF_CFG_DEV1_RC1_MSI_MSG_CNTL__MSI_64BIT_MASK 0x0080L |
|---|
| 135384 | #define BIF_CFG_DEV1_RC1_MSI_MSG_CNTL__MSI_PERVECTOR_MASKING_CAP_MASK 0x0100L |
|---|
| 135385 | #define BIF_CFG_DEV1_RC1_MSI_MSG_CNTL__MSI_EXT_MSG_DATA_CAP_MASK 0x0200L |
|---|
| 135386 | #define BIF_CFG_DEV1_RC1_MSI_MSG_CNTL__MSI_EXT_MSG_DATA_EN_MASK 0x0400L |
|---|
| 135387 | //BIF_CFG_DEV1_RC1_MSI_MSG_ADDR_LO |
|---|
| 135388 | #define BIF_CFG_DEV1_RC1_MSI_MSG_ADDR_LO__MSI_MSG_ADDR_LO__SHIFT 0x2 |
|---|
| 135389 | #define BIF_CFG_DEV1_RC1_MSI_MSG_ADDR_LO__MSI_MSG_ADDR_LO_MASK 0xFFFFFFFCL |
|---|
| 135390 | //BIF_CFG_DEV1_RC1_MSI_MSG_ADDR_HI |
|---|
| 135391 | #define BIF_CFG_DEV1_RC1_MSI_MSG_ADDR_HI__MSI_MSG_ADDR_HI__SHIFT 0x0 |
|---|
| 135392 | #define BIF_CFG_DEV1_RC1_MSI_MSG_ADDR_HI__MSI_MSG_ADDR_HI_MASK 0xFFFFFFFFL |
|---|
| 135393 | //BIF_CFG_DEV1_RC1_MSI_MSG_DATA |
|---|
| 135394 | #define BIF_CFG_DEV1_RC1_MSI_MSG_DATA__MSI_DATA__SHIFT 0x0 |
|---|
| 135395 | #define BIF_CFG_DEV1_RC1_MSI_MSG_DATA__MSI_DATA_MASK 0xFFFFL |
|---|
| 135396 | //BIF_CFG_DEV1_RC1_MSI_EXT_MSG_DATA |
|---|
| 135397 | #define BIF_CFG_DEV1_RC1_MSI_EXT_MSG_DATA__MSI_EXT_DATA__SHIFT 0x0 |
|---|
| 135398 | #define BIF_CFG_DEV1_RC1_MSI_EXT_MSG_DATA__MSI_EXT_DATA_MASK 0xFFFFL |
|---|
| 135399 | //BIF_CFG_DEV1_RC1_MSI_MSG_DATA_64 |
|---|
| 135400 | #define BIF_CFG_DEV1_RC1_MSI_MSG_DATA_64__MSI_DATA_64__SHIFT 0x0 |
|---|
| 135401 | #define BIF_CFG_DEV1_RC1_MSI_MSG_DATA_64__MSI_DATA_64_MASK 0xFFFFL |
|---|
| 135402 | //BIF_CFG_DEV1_RC1_MSI_EXT_MSG_DATA_64 |
|---|
| 135403 | #define BIF_CFG_DEV1_RC1_MSI_EXT_MSG_DATA_64__MSI_EXT_DATA_64__SHIFT 0x0 |
|---|
| 135404 | #define BIF_CFG_DEV1_RC1_MSI_EXT_MSG_DATA_64__MSI_EXT_DATA_64_MASK 0xFFFFL |
|---|
| 135405 | //BIF_CFG_DEV1_RC1_SSID_CAP_LIST |
|---|
| 135406 | #define BIF_CFG_DEV1_RC1_SSID_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 135407 | #define BIF_CFG_DEV1_RC1_SSID_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
|---|
| 135408 | #define BIF_CFG_DEV1_RC1_SSID_CAP_LIST__CAP_ID_MASK 0x00FFL |
|---|
| 135409 | #define BIF_CFG_DEV1_RC1_SSID_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
|---|
| 135410 | //BIF_CFG_DEV1_RC1_SSID_CAP |
|---|
| 135411 | #define BIF_CFG_DEV1_RC1_SSID_CAP__SUBSYSTEM_VENDOR_ID__SHIFT 0x0 |
|---|
| 135412 | #define BIF_CFG_DEV1_RC1_SSID_CAP__SUBSYSTEM_ID__SHIFT 0x10 |
|---|
| 135413 | #define BIF_CFG_DEV1_RC1_SSID_CAP__SUBSYSTEM_VENDOR_ID_MASK 0x0000FFFFL |
|---|
| 135414 | #define BIF_CFG_DEV1_RC1_SSID_CAP__SUBSYSTEM_ID_MASK 0xFFFF0000L |
|---|
| 135415 | //BIF_CFG_DEV1_RC1_MSI_MAP_CAP_LIST |
|---|
| 135416 | #define BIF_CFG_DEV1_RC1_MSI_MAP_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 135417 | #define BIF_CFG_DEV1_RC1_MSI_MAP_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
|---|
| 135418 | #define BIF_CFG_DEV1_RC1_MSI_MAP_CAP_LIST__CAP_ID_MASK 0x00FFL |
|---|
| 135419 | #define BIF_CFG_DEV1_RC1_MSI_MAP_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
|---|
| 135420 | //BIF_CFG_DEV1_RC1_MSI_MAP_CAP |
|---|
| 135421 | #define BIF_CFG_DEV1_RC1_MSI_MAP_CAP__EN__SHIFT 0x0 |
|---|
| 135422 | #define BIF_CFG_DEV1_RC1_MSI_MAP_CAP__FIXD__SHIFT 0x1 |
|---|
| 135423 | #define BIF_CFG_DEV1_RC1_MSI_MAP_CAP__CAP_TYPE__SHIFT 0xb |
|---|
| 135424 | #define BIF_CFG_DEV1_RC1_MSI_MAP_CAP__EN_MASK 0x0001L |
|---|
| 135425 | #define BIF_CFG_DEV1_RC1_MSI_MAP_CAP__FIXD_MASK 0x0002L |
|---|
| 135426 | #define BIF_CFG_DEV1_RC1_MSI_MAP_CAP__CAP_TYPE_MASK 0xF800L |
|---|
| 135427 | //BIF_CFG_DEV1_RC1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST |
|---|
| 135428 | #define BIF_CFG_DEV1_RC1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 135429 | #define BIF_CFG_DEV1_RC1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 135430 | #define BIF_CFG_DEV1_RC1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 135431 | #define BIF_CFG_DEV1_RC1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 135432 | #define BIF_CFG_DEV1_RC1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 135433 | #define BIF_CFG_DEV1_RC1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 135434 | //BIF_CFG_DEV1_RC1_PCIE_VENDOR_SPECIFIC_HDR |
|---|
| 135435 | #define BIF_CFG_DEV1_RC1_PCIE_VENDOR_SPECIFIC_HDR__VSEC_ID__SHIFT 0x0 |
|---|
| 135436 | #define BIF_CFG_DEV1_RC1_PCIE_VENDOR_SPECIFIC_HDR__VSEC_REV__SHIFT 0x10 |
|---|
| 135437 | #define BIF_CFG_DEV1_RC1_PCIE_VENDOR_SPECIFIC_HDR__VSEC_LENGTH__SHIFT 0x14 |
|---|
| 135438 | #define BIF_CFG_DEV1_RC1_PCIE_VENDOR_SPECIFIC_HDR__VSEC_ID_MASK 0x0000FFFFL |
|---|
| 135439 | #define BIF_CFG_DEV1_RC1_PCIE_VENDOR_SPECIFIC_HDR__VSEC_REV_MASK 0x000F0000L |
|---|
| 135440 | #define BIF_CFG_DEV1_RC1_PCIE_VENDOR_SPECIFIC_HDR__VSEC_LENGTH_MASK 0xFFF00000L |
|---|
| 135441 | //BIF_CFG_DEV1_RC1_PCIE_VENDOR_SPECIFIC1 |
|---|
| 135442 | #define BIF_CFG_DEV1_RC1_PCIE_VENDOR_SPECIFIC1__SCRATCH__SHIFT 0x0 |
|---|
| 135443 | #define BIF_CFG_DEV1_RC1_PCIE_VENDOR_SPECIFIC1__SCRATCH_MASK 0xFFFFFFFFL |
|---|
| 135444 | //BIF_CFG_DEV1_RC1_PCIE_VENDOR_SPECIFIC2 |
|---|
| 135445 | #define BIF_CFG_DEV1_RC1_PCIE_VENDOR_SPECIFIC2__SCRATCH__SHIFT 0x0 |
|---|
| 135446 | #define BIF_CFG_DEV1_RC1_PCIE_VENDOR_SPECIFIC2__SCRATCH_MASK 0xFFFFFFFFL |
|---|
| 135447 | //BIF_CFG_DEV1_RC1_PCIE_VC_ENH_CAP_LIST |
|---|
| 135448 | #define BIF_CFG_DEV1_RC1_PCIE_VC_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 135449 | #define BIF_CFG_DEV1_RC1_PCIE_VC_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 135450 | #define BIF_CFG_DEV1_RC1_PCIE_VC_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 135451 | #define BIF_CFG_DEV1_RC1_PCIE_VC_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 135452 | #define BIF_CFG_DEV1_RC1_PCIE_VC_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 135453 | #define BIF_CFG_DEV1_RC1_PCIE_VC_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 135454 | //BIF_CFG_DEV1_RC1_PCIE_PORT_VC_CAP_REG1 |
|---|
| 135455 | #define BIF_CFG_DEV1_RC1_PCIE_PORT_VC_CAP_REG1__EXT_VC_COUNT__SHIFT 0x0 |
|---|
| 135456 | #define BIF_CFG_DEV1_RC1_PCIE_PORT_VC_CAP_REG1__LOW_PRIORITY_EXT_VC_COUNT__SHIFT 0x4 |
|---|
| 135457 | #define BIF_CFG_DEV1_RC1_PCIE_PORT_VC_CAP_REG1__REF_CLK__SHIFT 0x8 |
|---|
| 135458 | #define BIF_CFG_DEV1_RC1_PCIE_PORT_VC_CAP_REG1__PORT_ARB_TABLE_ENTRY_SIZE__SHIFT 0xa |
|---|
| 135459 | #define BIF_CFG_DEV1_RC1_PCIE_PORT_VC_CAP_REG1__EXT_VC_COUNT_MASK 0x00000007L |
|---|
| 135460 | #define BIF_CFG_DEV1_RC1_PCIE_PORT_VC_CAP_REG1__LOW_PRIORITY_EXT_VC_COUNT_MASK 0x00000070L |
|---|
| 135461 | #define BIF_CFG_DEV1_RC1_PCIE_PORT_VC_CAP_REG1__REF_CLK_MASK 0x00000300L |
|---|
| 135462 | #define BIF_CFG_DEV1_RC1_PCIE_PORT_VC_CAP_REG1__PORT_ARB_TABLE_ENTRY_SIZE_MASK 0x00000C00L |
|---|
| 135463 | //BIF_CFG_DEV1_RC1_PCIE_PORT_VC_CAP_REG2 |
|---|
| 135464 | #define BIF_CFG_DEV1_RC1_PCIE_PORT_VC_CAP_REG2__VC_ARB_CAP__SHIFT 0x0 |
|---|
| 135465 | #define BIF_CFG_DEV1_RC1_PCIE_PORT_VC_CAP_REG2__VC_ARB_TABLE_OFFSET__SHIFT 0x18 |
|---|
| 135466 | #define BIF_CFG_DEV1_RC1_PCIE_PORT_VC_CAP_REG2__VC_ARB_CAP_MASK 0x000000FFL |
|---|
| 135467 | #define BIF_CFG_DEV1_RC1_PCIE_PORT_VC_CAP_REG2__VC_ARB_TABLE_OFFSET_MASK 0xFF000000L |
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| 135468 | //BIF_CFG_DEV1_RC1_PCIE_PORT_VC_CNTL |
|---|
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|---|
| 135470 | #define BIF_CFG_DEV1_RC1_PCIE_PORT_VC_CNTL__VC_ARB_SELECT__SHIFT 0x1 |
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| 135471 | #define BIF_CFG_DEV1_RC1_PCIE_PORT_VC_CNTL__LOAD_VC_ARB_TABLE_MASK 0x0001L |
|---|
| 135472 | #define BIF_CFG_DEV1_RC1_PCIE_PORT_VC_CNTL__VC_ARB_SELECT_MASK 0x000EL |
|---|
| 135473 | //BIF_CFG_DEV1_RC1_PCIE_PORT_VC_STATUS |
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| 135475 | #define BIF_CFG_DEV1_RC1_PCIE_PORT_VC_STATUS__VC_ARB_TABLE_STATUS_MASK 0x0001L |
|---|
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| 135486 | #define BIF_CFG_DEV1_RC1_PCIE_VC0_RESOURCE_CNTL__TC_VC_MAP_TC0__SHIFT 0x0 |
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| 135490 | #define BIF_CFG_DEV1_RC1_PCIE_VC0_RESOURCE_CNTL__VC_ID__SHIFT 0x18 |
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|---|
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| 135501 | #define BIF_CFG_DEV1_RC1_PCIE_VC0_RESOURCE_STATUS__PORT_ARB_TABLE_STATUS_MASK 0x0001L |
|---|
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|---|
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| 135508 | #define BIF_CFG_DEV1_RC1_PCIE_VC1_RESOURCE_CAP__PORT_ARB_CAP_MASK 0x000000FFL |
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| 135520 | #define BIF_CFG_DEV1_RC1_PCIE_VC1_RESOURCE_CNTL__TC_VC_MAP_TC1_7_MASK 0x000000FEL |
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| 135521 | #define BIF_CFG_DEV1_RC1_PCIE_VC1_RESOURCE_CNTL__LOAD_PORT_ARB_TABLE_MASK 0x00010000L |
|---|
| 135522 | #define BIF_CFG_DEV1_RC1_PCIE_VC1_RESOURCE_CNTL__PORT_ARB_SELECT_MASK 0x000E0000L |
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|---|
| 135524 | #define BIF_CFG_DEV1_RC1_PCIE_VC1_RESOURCE_CNTL__VC_ENABLE_MASK 0x80000000L |
|---|
| 135525 | //BIF_CFG_DEV1_RC1_PCIE_VC1_RESOURCE_STATUS |
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| 135526 | #define BIF_CFG_DEV1_RC1_PCIE_VC1_RESOURCE_STATUS__PORT_ARB_TABLE_STATUS__SHIFT 0x0 |
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| 135528 | #define BIF_CFG_DEV1_RC1_PCIE_VC1_RESOURCE_STATUS__PORT_ARB_TABLE_STATUS_MASK 0x0001L |
|---|
| 135529 | #define BIF_CFG_DEV1_RC1_PCIE_VC1_RESOURCE_STATUS__VC_NEGOTIATION_PENDING_MASK 0x0002L |
|---|
| 135530 | //BIF_CFG_DEV1_RC1_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST |
|---|
| 135531 | #define BIF_CFG_DEV1_RC1_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 135532 | #define BIF_CFG_DEV1_RC1_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 135533 | #define BIF_CFG_DEV1_RC1_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 135534 | #define BIF_CFG_DEV1_RC1_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 135535 | #define BIF_CFG_DEV1_RC1_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 135536 | #define BIF_CFG_DEV1_RC1_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 135537 | //BIF_CFG_DEV1_RC1_PCIE_DEV_SERIAL_NUM_DW1 |
|---|
| 135538 | #define BIF_CFG_DEV1_RC1_PCIE_DEV_SERIAL_NUM_DW1__SERIAL_NUMBER_LO__SHIFT 0x0 |
|---|
| 135539 | #define BIF_CFG_DEV1_RC1_PCIE_DEV_SERIAL_NUM_DW1__SERIAL_NUMBER_LO_MASK 0xFFFFFFFFL |
|---|
| 135540 | //BIF_CFG_DEV1_RC1_PCIE_DEV_SERIAL_NUM_DW2 |
|---|
| 135541 | #define BIF_CFG_DEV1_RC1_PCIE_DEV_SERIAL_NUM_DW2__SERIAL_NUMBER_HI__SHIFT 0x0 |
|---|
| 135542 | #define BIF_CFG_DEV1_RC1_PCIE_DEV_SERIAL_NUM_DW2__SERIAL_NUMBER_HI_MASK 0xFFFFFFFFL |
|---|
| 135543 | //BIF_CFG_DEV1_RC1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST |
|---|
| 135544 | #define BIF_CFG_DEV1_RC1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
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|---|
| 135546 | #define BIF_CFG_DEV1_RC1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 135547 | #define BIF_CFG_DEV1_RC1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 135548 | #define BIF_CFG_DEV1_RC1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 135549 | #define BIF_CFG_DEV1_RC1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 135550 | //BIF_CFG_DEV1_RC1_PCIE_UNCORR_ERR_STATUS |
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| 135551 | #define BIF_CFG_DEV1_RC1_PCIE_UNCORR_ERR_STATUS__DLP_ERR_STATUS__SHIFT 0x4 |
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|---|
| 135556 | #define BIF_CFG_DEV1_RC1_PCIE_UNCORR_ERR_STATUS__CPL_ABORT_ERR_STATUS__SHIFT 0xf |
|---|
| 135557 | #define BIF_CFG_DEV1_RC1_PCIE_UNCORR_ERR_STATUS__UNEXP_CPL_STATUS__SHIFT 0x10 |
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| 135558 | #define BIF_CFG_DEV1_RC1_PCIE_UNCORR_ERR_STATUS__RCV_OVFL_STATUS__SHIFT 0x11 |
|---|
| 135559 | #define BIF_CFG_DEV1_RC1_PCIE_UNCORR_ERR_STATUS__MAL_TLP_STATUS__SHIFT 0x12 |
|---|
| 135560 | #define BIF_CFG_DEV1_RC1_PCIE_UNCORR_ERR_STATUS__ECRC_ERR_STATUS__SHIFT 0x13 |
|---|
| 135561 | #define BIF_CFG_DEV1_RC1_PCIE_UNCORR_ERR_STATUS__UNSUPP_REQ_ERR_STATUS__SHIFT 0x14 |
|---|
| 135562 | #define BIF_CFG_DEV1_RC1_PCIE_UNCORR_ERR_STATUS__ACS_VIOLATION_STATUS__SHIFT 0x15 |
|---|
| 135563 | #define BIF_CFG_DEV1_RC1_PCIE_UNCORR_ERR_STATUS__UNCORR_INT_ERR_STATUS__SHIFT 0x16 |
|---|
| 135564 | #define BIF_CFG_DEV1_RC1_PCIE_UNCORR_ERR_STATUS__MC_BLOCKED_TLP_STATUS__SHIFT 0x17 |
|---|
| 135565 | #define BIF_CFG_DEV1_RC1_PCIE_UNCORR_ERR_STATUS__ATOMICOP_EGRESS_BLOCKED_STATUS__SHIFT 0x18 |
|---|
| 135566 | #define BIF_CFG_DEV1_RC1_PCIE_UNCORR_ERR_STATUS__TLP_PREFIX_BLOCKED_ERR_STATUS__SHIFT 0x19 |
|---|
| 135567 | #define BIF_CFG_DEV1_RC1_PCIE_UNCORR_ERR_STATUS__POISONED_TLP_EGRESS_BLOCKED_STATUS__SHIFT 0x1a |
|---|
| 135568 | #define BIF_CFG_DEV1_RC1_PCIE_UNCORR_ERR_STATUS__DLP_ERR_STATUS_MASK 0x00000010L |
|---|
| 135569 | #define BIF_CFG_DEV1_RC1_PCIE_UNCORR_ERR_STATUS__SURPDN_ERR_STATUS_MASK 0x00000020L |
|---|
| 135570 | #define BIF_CFG_DEV1_RC1_PCIE_UNCORR_ERR_STATUS__PSN_ERR_STATUS_MASK 0x00001000L |
|---|
| 135571 | #define BIF_CFG_DEV1_RC1_PCIE_UNCORR_ERR_STATUS__FC_ERR_STATUS_MASK 0x00002000L |
|---|
| 135572 | #define BIF_CFG_DEV1_RC1_PCIE_UNCORR_ERR_STATUS__CPL_TIMEOUT_STATUS_MASK 0x00004000L |
|---|
| 135573 | #define BIF_CFG_DEV1_RC1_PCIE_UNCORR_ERR_STATUS__CPL_ABORT_ERR_STATUS_MASK 0x00008000L |
|---|
| 135574 | #define BIF_CFG_DEV1_RC1_PCIE_UNCORR_ERR_STATUS__UNEXP_CPL_STATUS_MASK 0x00010000L |
|---|
| 135575 | #define BIF_CFG_DEV1_RC1_PCIE_UNCORR_ERR_STATUS__RCV_OVFL_STATUS_MASK 0x00020000L |
|---|
| 135576 | #define BIF_CFG_DEV1_RC1_PCIE_UNCORR_ERR_STATUS__MAL_TLP_STATUS_MASK 0x00040000L |
|---|
| 135577 | #define BIF_CFG_DEV1_RC1_PCIE_UNCORR_ERR_STATUS__ECRC_ERR_STATUS_MASK 0x00080000L |
|---|
| 135578 | #define BIF_CFG_DEV1_RC1_PCIE_UNCORR_ERR_STATUS__UNSUPP_REQ_ERR_STATUS_MASK 0x00100000L |
|---|
| 135579 | #define BIF_CFG_DEV1_RC1_PCIE_UNCORR_ERR_STATUS__ACS_VIOLATION_STATUS_MASK 0x00200000L |
|---|
| 135580 | #define BIF_CFG_DEV1_RC1_PCIE_UNCORR_ERR_STATUS__UNCORR_INT_ERR_STATUS_MASK 0x00400000L |
|---|
| 135581 | #define BIF_CFG_DEV1_RC1_PCIE_UNCORR_ERR_STATUS__MC_BLOCKED_TLP_STATUS_MASK 0x00800000L |
|---|
| 135582 | #define BIF_CFG_DEV1_RC1_PCIE_UNCORR_ERR_STATUS__ATOMICOP_EGRESS_BLOCKED_STATUS_MASK 0x01000000L |
|---|
| 135583 | #define BIF_CFG_DEV1_RC1_PCIE_UNCORR_ERR_STATUS__TLP_PREFIX_BLOCKED_ERR_STATUS_MASK 0x02000000L |
|---|
| 135584 | #define BIF_CFG_DEV1_RC1_PCIE_UNCORR_ERR_STATUS__POISONED_TLP_EGRESS_BLOCKED_STATUS_MASK 0x04000000L |
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| 135585 | //BIF_CFG_DEV1_RC1_PCIE_UNCORR_ERR_MASK |
|---|
| 135586 | #define BIF_CFG_DEV1_RC1_PCIE_UNCORR_ERR_MASK__DLP_ERR_MASK__SHIFT 0x4 |
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| 135587 | #define BIF_CFG_DEV1_RC1_PCIE_UNCORR_ERR_MASK__SURPDN_ERR_MASK__SHIFT 0x5 |
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| 135588 | #define BIF_CFG_DEV1_RC1_PCIE_UNCORR_ERR_MASK__PSN_ERR_MASK__SHIFT 0xc |
|---|
| 135589 | #define BIF_CFG_DEV1_RC1_PCIE_UNCORR_ERR_MASK__FC_ERR_MASK__SHIFT 0xd |
|---|
| 135590 | #define BIF_CFG_DEV1_RC1_PCIE_UNCORR_ERR_MASK__CPL_TIMEOUT_MASK__SHIFT 0xe |
|---|
| 135591 | #define BIF_CFG_DEV1_RC1_PCIE_UNCORR_ERR_MASK__CPL_ABORT_ERR_MASK__SHIFT 0xf |
|---|
| 135592 | #define BIF_CFG_DEV1_RC1_PCIE_UNCORR_ERR_MASK__UNEXP_CPL_MASK__SHIFT 0x10 |
|---|
| 135593 | #define BIF_CFG_DEV1_RC1_PCIE_UNCORR_ERR_MASK__RCV_OVFL_MASK__SHIFT 0x11 |
|---|
| 135594 | #define BIF_CFG_DEV1_RC1_PCIE_UNCORR_ERR_MASK__MAL_TLP_MASK__SHIFT 0x12 |
|---|
| 135595 | #define BIF_CFG_DEV1_RC1_PCIE_UNCORR_ERR_MASK__ECRC_ERR_MASK__SHIFT 0x13 |
|---|
| 135596 | #define BIF_CFG_DEV1_RC1_PCIE_UNCORR_ERR_MASK__UNSUPP_REQ_ERR_MASK__SHIFT 0x14 |
|---|
| 135597 | #define BIF_CFG_DEV1_RC1_PCIE_UNCORR_ERR_MASK__ACS_VIOLATION_MASK__SHIFT 0x15 |
|---|
| 135598 | #define BIF_CFG_DEV1_RC1_PCIE_UNCORR_ERR_MASK__UNCORR_INT_ERR_MASK__SHIFT 0x16 |
|---|
| 135599 | #define BIF_CFG_DEV1_RC1_PCIE_UNCORR_ERR_MASK__MC_BLOCKED_TLP_MASK__SHIFT 0x17 |
|---|
| 135600 | #define BIF_CFG_DEV1_RC1_PCIE_UNCORR_ERR_MASK__ATOMICOP_EGRESS_BLOCKED_MASK__SHIFT 0x18 |
|---|
| 135601 | #define BIF_CFG_DEV1_RC1_PCIE_UNCORR_ERR_MASK__TLP_PREFIX_BLOCKED_ERR_MASK__SHIFT 0x19 |
|---|
| 135602 | #define BIF_CFG_DEV1_RC1_PCIE_UNCORR_ERR_MASK__POISONED_TLP_EGRESS_BLOCKED_MASK__SHIFT 0x1a |
|---|
| 135603 | #define BIF_CFG_DEV1_RC1_PCIE_UNCORR_ERR_MASK__DLP_ERR_MASK_MASK 0x00000010L |
|---|
| 135604 | #define BIF_CFG_DEV1_RC1_PCIE_UNCORR_ERR_MASK__SURPDN_ERR_MASK_MASK 0x00000020L |
|---|
| 135605 | #define BIF_CFG_DEV1_RC1_PCIE_UNCORR_ERR_MASK__PSN_ERR_MASK_MASK 0x00001000L |
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| 135606 | #define BIF_CFG_DEV1_RC1_PCIE_UNCORR_ERR_MASK__FC_ERR_MASK_MASK 0x00002000L |
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| 135607 | #define BIF_CFG_DEV1_RC1_PCIE_UNCORR_ERR_MASK__CPL_TIMEOUT_MASK_MASK 0x00004000L |
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| 135608 | #define BIF_CFG_DEV1_RC1_PCIE_UNCORR_ERR_MASK__CPL_ABORT_ERR_MASK_MASK 0x00008000L |
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| 135609 | #define BIF_CFG_DEV1_RC1_PCIE_UNCORR_ERR_MASK__UNEXP_CPL_MASK_MASK 0x00010000L |
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| 135610 | #define BIF_CFG_DEV1_RC1_PCIE_UNCORR_ERR_MASK__RCV_OVFL_MASK_MASK 0x00020000L |
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| 135611 | #define BIF_CFG_DEV1_RC1_PCIE_UNCORR_ERR_MASK__MAL_TLP_MASK_MASK 0x00040000L |
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| 135612 | #define BIF_CFG_DEV1_RC1_PCIE_UNCORR_ERR_MASK__ECRC_ERR_MASK_MASK 0x00080000L |
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| 135613 | #define BIF_CFG_DEV1_RC1_PCIE_UNCORR_ERR_MASK__UNSUPP_REQ_ERR_MASK_MASK 0x00100000L |
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| 135614 | #define BIF_CFG_DEV1_RC1_PCIE_UNCORR_ERR_MASK__ACS_VIOLATION_MASK_MASK 0x00200000L |
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| 135615 | #define BIF_CFG_DEV1_RC1_PCIE_UNCORR_ERR_MASK__UNCORR_INT_ERR_MASK_MASK 0x00400000L |
|---|
| 135616 | #define BIF_CFG_DEV1_RC1_PCIE_UNCORR_ERR_MASK__MC_BLOCKED_TLP_MASK_MASK 0x00800000L |
|---|
| 135617 | #define BIF_CFG_DEV1_RC1_PCIE_UNCORR_ERR_MASK__ATOMICOP_EGRESS_BLOCKED_MASK_MASK 0x01000000L |
|---|
| 135618 | #define BIF_CFG_DEV1_RC1_PCIE_UNCORR_ERR_MASK__TLP_PREFIX_BLOCKED_ERR_MASK_MASK 0x02000000L |
|---|
| 135619 | #define BIF_CFG_DEV1_RC1_PCIE_UNCORR_ERR_MASK__POISONED_TLP_EGRESS_BLOCKED_MASK_MASK 0x04000000L |
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| 135620 | //BIF_CFG_DEV1_RC1_PCIE_UNCORR_ERR_SEVERITY |
|---|
| 135621 | #define BIF_CFG_DEV1_RC1_PCIE_UNCORR_ERR_SEVERITY__DLP_ERR_SEVERITY__SHIFT 0x4 |
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| 135625 | #define BIF_CFG_DEV1_RC1_PCIE_UNCORR_ERR_SEVERITY__CPL_TIMEOUT_SEVERITY__SHIFT 0xe |
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| 135626 | #define BIF_CFG_DEV1_RC1_PCIE_UNCORR_ERR_SEVERITY__CPL_ABORT_ERR_SEVERITY__SHIFT 0xf |
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| 135627 | #define BIF_CFG_DEV1_RC1_PCIE_UNCORR_ERR_SEVERITY__UNEXP_CPL_SEVERITY__SHIFT 0x10 |
|---|
| 135628 | #define BIF_CFG_DEV1_RC1_PCIE_UNCORR_ERR_SEVERITY__RCV_OVFL_SEVERITY__SHIFT 0x11 |
|---|
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|---|
| 135630 | #define BIF_CFG_DEV1_RC1_PCIE_UNCORR_ERR_SEVERITY__ECRC_ERR_SEVERITY__SHIFT 0x13 |
|---|
| 135631 | #define BIF_CFG_DEV1_RC1_PCIE_UNCORR_ERR_SEVERITY__UNSUPP_REQ_ERR_SEVERITY__SHIFT 0x14 |
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|---|
| 135633 | #define BIF_CFG_DEV1_RC1_PCIE_UNCORR_ERR_SEVERITY__UNCORR_INT_ERR_SEVERITY__SHIFT 0x16 |
|---|
| 135634 | #define BIF_CFG_DEV1_RC1_PCIE_UNCORR_ERR_SEVERITY__MC_BLOCKED_TLP_SEVERITY__SHIFT 0x17 |
|---|
| 135635 | #define BIF_CFG_DEV1_RC1_PCIE_UNCORR_ERR_SEVERITY__ATOMICOP_EGRESS_BLOCKED_SEVERITY__SHIFT 0x18 |
|---|
| 135636 | #define BIF_CFG_DEV1_RC1_PCIE_UNCORR_ERR_SEVERITY__TLP_PREFIX_BLOCKED_ERR_SEVERITY__SHIFT 0x19 |
|---|
| 135637 | #define BIF_CFG_DEV1_RC1_PCIE_UNCORR_ERR_SEVERITY__POISONED_TLP_EGRESS_BLOCKED_SEVERITY__SHIFT 0x1a |
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| 135640 | #define BIF_CFG_DEV1_RC1_PCIE_UNCORR_ERR_SEVERITY__PSN_ERR_SEVERITY_MASK 0x00001000L |
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| 135646 | #define BIF_CFG_DEV1_RC1_PCIE_UNCORR_ERR_SEVERITY__MAL_TLP_SEVERITY_MASK 0x00040000L |
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| 135648 | #define BIF_CFG_DEV1_RC1_PCIE_UNCORR_ERR_SEVERITY__UNSUPP_REQ_ERR_SEVERITY_MASK 0x00100000L |
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| 135650 | #define BIF_CFG_DEV1_RC1_PCIE_UNCORR_ERR_SEVERITY__UNCORR_INT_ERR_SEVERITY_MASK 0x00400000L |
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| 135651 | #define BIF_CFG_DEV1_RC1_PCIE_UNCORR_ERR_SEVERITY__MC_BLOCKED_TLP_SEVERITY_MASK 0x00800000L |
|---|
| 135652 | #define BIF_CFG_DEV1_RC1_PCIE_UNCORR_ERR_SEVERITY__ATOMICOP_EGRESS_BLOCKED_SEVERITY_MASK 0x01000000L |
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| 135666 | #define BIF_CFG_DEV1_RC1_PCIE_CORR_ERR_STATUS__BAD_DLLP_STATUS_MASK 0x00000080L |
|---|
| 135667 | #define BIF_CFG_DEV1_RC1_PCIE_CORR_ERR_STATUS__REPLAY_NUM_ROLLOVER_STATUS_MASK 0x00000100L |
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| 135668 | #define BIF_CFG_DEV1_RC1_PCIE_CORR_ERR_STATUS__REPLAY_TIMER_TIMEOUT_STATUS_MASK 0x00001000L |
|---|
| 135669 | #define BIF_CFG_DEV1_RC1_PCIE_CORR_ERR_STATUS__ADVISORY_NONFATAL_ERR_STATUS_MASK 0x00002000L |
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| 135670 | #define BIF_CFG_DEV1_RC1_PCIE_CORR_ERR_STATUS__CORR_INT_ERR_STATUS_MASK 0x00004000L |
|---|
| 135671 | #define BIF_CFG_DEV1_RC1_PCIE_CORR_ERR_STATUS__HDR_LOG_OVFL_STATUS_MASK 0x00008000L |
|---|
| 135672 | //BIF_CFG_DEV1_RC1_PCIE_CORR_ERR_MASK |
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| 135673 | #define BIF_CFG_DEV1_RC1_PCIE_CORR_ERR_MASK__RCV_ERR_MASK__SHIFT 0x0 |
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| 135674 | #define BIF_CFG_DEV1_RC1_PCIE_CORR_ERR_MASK__BAD_TLP_MASK__SHIFT 0x6 |
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| 135675 | #define BIF_CFG_DEV1_RC1_PCIE_CORR_ERR_MASK__BAD_DLLP_MASK__SHIFT 0x7 |
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| 135676 | #define BIF_CFG_DEV1_RC1_PCIE_CORR_ERR_MASK__REPLAY_NUM_ROLLOVER_MASK__SHIFT 0x8 |
|---|
| 135677 | #define BIF_CFG_DEV1_RC1_PCIE_CORR_ERR_MASK__REPLAY_TIMER_TIMEOUT_MASK__SHIFT 0xc |
|---|
| 135678 | #define BIF_CFG_DEV1_RC1_PCIE_CORR_ERR_MASK__ADVISORY_NONFATAL_ERR_MASK__SHIFT 0xd |
|---|
| 135679 | #define BIF_CFG_DEV1_RC1_PCIE_CORR_ERR_MASK__CORR_INT_ERR_MASK__SHIFT 0xe |
|---|
| 135680 | #define BIF_CFG_DEV1_RC1_PCIE_CORR_ERR_MASK__HDR_LOG_OVFL_MASK__SHIFT 0xf |
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| 135681 | #define BIF_CFG_DEV1_RC1_PCIE_CORR_ERR_MASK__RCV_ERR_MASK_MASK 0x00000001L |
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| 135682 | #define BIF_CFG_DEV1_RC1_PCIE_CORR_ERR_MASK__BAD_TLP_MASK_MASK 0x00000040L |
|---|
| 135683 | #define BIF_CFG_DEV1_RC1_PCIE_CORR_ERR_MASK__BAD_DLLP_MASK_MASK 0x00000080L |
|---|
| 135684 | #define BIF_CFG_DEV1_RC1_PCIE_CORR_ERR_MASK__REPLAY_NUM_ROLLOVER_MASK_MASK 0x00000100L |
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| 135685 | #define BIF_CFG_DEV1_RC1_PCIE_CORR_ERR_MASK__REPLAY_TIMER_TIMEOUT_MASK_MASK 0x00001000L |
|---|
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| 135687 | #define BIF_CFG_DEV1_RC1_PCIE_CORR_ERR_MASK__CORR_INT_ERR_MASK_MASK 0x00004000L |
|---|
| 135688 | #define BIF_CFG_DEV1_RC1_PCIE_CORR_ERR_MASK__HDR_LOG_OVFL_MASK_MASK 0x00008000L |
|---|
| 135689 | //BIF_CFG_DEV1_RC1_PCIE_ADV_ERR_CAP_CNTL |
|---|
| 135690 | #define BIF_CFG_DEV1_RC1_PCIE_ADV_ERR_CAP_CNTL__FIRST_ERR_PTR__SHIFT 0x0 |
|---|
| 135691 | #define BIF_CFG_DEV1_RC1_PCIE_ADV_ERR_CAP_CNTL__ECRC_GEN_CAP__SHIFT 0x5 |
|---|
| 135692 | #define BIF_CFG_DEV1_RC1_PCIE_ADV_ERR_CAP_CNTL__ECRC_GEN_EN__SHIFT 0x6 |
|---|
| 135693 | #define BIF_CFG_DEV1_RC1_PCIE_ADV_ERR_CAP_CNTL__ECRC_CHECK_CAP__SHIFT 0x7 |
|---|
| 135694 | #define BIF_CFG_DEV1_RC1_PCIE_ADV_ERR_CAP_CNTL__ECRC_CHECK_EN__SHIFT 0x8 |
|---|
| 135695 | #define BIF_CFG_DEV1_RC1_PCIE_ADV_ERR_CAP_CNTL__MULTI_HDR_RECD_CAP__SHIFT 0x9 |
|---|
| 135696 | #define BIF_CFG_DEV1_RC1_PCIE_ADV_ERR_CAP_CNTL__MULTI_HDR_RECD_EN__SHIFT 0xa |
|---|
| 135697 | #define BIF_CFG_DEV1_RC1_PCIE_ADV_ERR_CAP_CNTL__TLP_PREFIX_LOG_PRESENT__SHIFT 0xb |
|---|
| 135698 | #define BIF_CFG_DEV1_RC1_PCIE_ADV_ERR_CAP_CNTL__COMPLETION_TIMEOUT_LOG_CAPABLE__SHIFT 0xc |
|---|
| 135699 | #define BIF_CFG_DEV1_RC1_PCIE_ADV_ERR_CAP_CNTL__FIRST_ERR_PTR_MASK 0x0000001FL |
|---|
| 135700 | #define BIF_CFG_DEV1_RC1_PCIE_ADV_ERR_CAP_CNTL__ECRC_GEN_CAP_MASK 0x00000020L |
|---|
| 135701 | #define BIF_CFG_DEV1_RC1_PCIE_ADV_ERR_CAP_CNTL__ECRC_GEN_EN_MASK 0x00000040L |
|---|
| 135702 | #define BIF_CFG_DEV1_RC1_PCIE_ADV_ERR_CAP_CNTL__ECRC_CHECK_CAP_MASK 0x00000080L |
|---|
| 135703 | #define BIF_CFG_DEV1_RC1_PCIE_ADV_ERR_CAP_CNTL__ECRC_CHECK_EN_MASK 0x00000100L |
|---|
| 135704 | #define BIF_CFG_DEV1_RC1_PCIE_ADV_ERR_CAP_CNTL__MULTI_HDR_RECD_CAP_MASK 0x00000200L |
|---|
| 135705 | #define BIF_CFG_DEV1_RC1_PCIE_ADV_ERR_CAP_CNTL__MULTI_HDR_RECD_EN_MASK 0x00000400L |
|---|
| 135706 | #define BIF_CFG_DEV1_RC1_PCIE_ADV_ERR_CAP_CNTL__TLP_PREFIX_LOG_PRESENT_MASK 0x00000800L |
|---|
| 135707 | #define BIF_CFG_DEV1_RC1_PCIE_ADV_ERR_CAP_CNTL__COMPLETION_TIMEOUT_LOG_CAPABLE_MASK 0x00001000L |
|---|
| 135708 | //BIF_CFG_DEV1_RC1_PCIE_HDR_LOG0 |
|---|
| 135709 | #define BIF_CFG_DEV1_RC1_PCIE_HDR_LOG0__TLP_HDR__SHIFT 0x0 |
|---|
| 135710 | #define BIF_CFG_DEV1_RC1_PCIE_HDR_LOG0__TLP_HDR_MASK 0xFFFFFFFFL |
|---|
| 135711 | //BIF_CFG_DEV1_RC1_PCIE_HDR_LOG1 |
|---|
| 135712 | #define BIF_CFG_DEV1_RC1_PCIE_HDR_LOG1__TLP_HDR__SHIFT 0x0 |
|---|
| 135713 | #define BIF_CFG_DEV1_RC1_PCIE_HDR_LOG1__TLP_HDR_MASK 0xFFFFFFFFL |
|---|
| 135714 | //BIF_CFG_DEV1_RC1_PCIE_HDR_LOG2 |
|---|
| 135715 | #define BIF_CFG_DEV1_RC1_PCIE_HDR_LOG2__TLP_HDR__SHIFT 0x0 |
|---|
| 135716 | #define BIF_CFG_DEV1_RC1_PCIE_HDR_LOG2__TLP_HDR_MASK 0xFFFFFFFFL |
|---|
| 135717 | //BIF_CFG_DEV1_RC1_PCIE_HDR_LOG3 |
|---|
| 135718 | #define BIF_CFG_DEV1_RC1_PCIE_HDR_LOG3__TLP_HDR__SHIFT 0x0 |
|---|
| 135719 | #define BIF_CFG_DEV1_RC1_PCIE_HDR_LOG3__TLP_HDR_MASK 0xFFFFFFFFL |
|---|
| 135720 | //BIF_CFG_DEV1_RC1_PCIE_ROOT_ERR_CMD |
|---|
| 135721 | #define BIF_CFG_DEV1_RC1_PCIE_ROOT_ERR_CMD__CORR_ERR_REP_EN__SHIFT 0x0 |
|---|
| 135722 | #define BIF_CFG_DEV1_RC1_PCIE_ROOT_ERR_CMD__NONFATAL_ERR_REP_EN__SHIFT 0x1 |
|---|
| 135723 | #define BIF_CFG_DEV1_RC1_PCIE_ROOT_ERR_CMD__FATAL_ERR_REP_EN__SHIFT 0x2 |
|---|
| 135724 | #define BIF_CFG_DEV1_RC1_PCIE_ROOT_ERR_CMD__CORR_ERR_REP_EN_MASK 0x00000001L |
|---|
| 135725 | #define BIF_CFG_DEV1_RC1_PCIE_ROOT_ERR_CMD__NONFATAL_ERR_REP_EN_MASK 0x00000002L |
|---|
| 135726 | #define BIF_CFG_DEV1_RC1_PCIE_ROOT_ERR_CMD__FATAL_ERR_REP_EN_MASK 0x00000004L |
|---|
| 135727 | //BIF_CFG_DEV1_RC1_PCIE_ROOT_ERR_STATUS |
|---|
| 135728 | #define BIF_CFG_DEV1_RC1_PCIE_ROOT_ERR_STATUS__ERR_CORR_RCVD__SHIFT 0x0 |
|---|
| 135729 | #define BIF_CFG_DEV1_RC1_PCIE_ROOT_ERR_STATUS__MULT_ERR_CORR_RCVD__SHIFT 0x1 |
|---|
| 135730 | #define BIF_CFG_DEV1_RC1_PCIE_ROOT_ERR_STATUS__ERR_FATAL_NONFATAL_RCVD__SHIFT 0x2 |
|---|
| 135731 | #define BIF_CFG_DEV1_RC1_PCIE_ROOT_ERR_STATUS__MULT_ERR_FATAL_NONFATAL_RCVD__SHIFT 0x3 |
|---|
| 135732 | #define BIF_CFG_DEV1_RC1_PCIE_ROOT_ERR_STATUS__FIRST_UNCORRECTABLE_FATAL__SHIFT 0x4 |
|---|
| 135733 | #define BIF_CFG_DEV1_RC1_PCIE_ROOT_ERR_STATUS__NONFATAL_ERROR_MSG_RCVD__SHIFT 0x5 |
|---|
| 135734 | #define BIF_CFG_DEV1_RC1_PCIE_ROOT_ERR_STATUS__FATAL_ERROR_MSG_RCVD__SHIFT 0x6 |
|---|
| 135735 | #define BIF_CFG_DEV1_RC1_PCIE_ROOT_ERR_STATUS__ADV_ERR_INT_MSG_NUM__SHIFT 0x1b |
|---|
| 135736 | #define BIF_CFG_DEV1_RC1_PCIE_ROOT_ERR_STATUS__ERR_CORR_RCVD_MASK 0x00000001L |
|---|
| 135737 | #define BIF_CFG_DEV1_RC1_PCIE_ROOT_ERR_STATUS__MULT_ERR_CORR_RCVD_MASK 0x00000002L |
|---|
| 135738 | #define BIF_CFG_DEV1_RC1_PCIE_ROOT_ERR_STATUS__ERR_FATAL_NONFATAL_RCVD_MASK 0x00000004L |
|---|
| 135739 | #define BIF_CFG_DEV1_RC1_PCIE_ROOT_ERR_STATUS__MULT_ERR_FATAL_NONFATAL_RCVD_MASK 0x00000008L |
|---|
| 135740 | #define BIF_CFG_DEV1_RC1_PCIE_ROOT_ERR_STATUS__FIRST_UNCORRECTABLE_FATAL_MASK 0x00000010L |
|---|
| 135741 | #define BIF_CFG_DEV1_RC1_PCIE_ROOT_ERR_STATUS__NONFATAL_ERROR_MSG_RCVD_MASK 0x00000020L |
|---|
| 135742 | #define BIF_CFG_DEV1_RC1_PCIE_ROOT_ERR_STATUS__FATAL_ERROR_MSG_RCVD_MASK 0x00000040L |
|---|
| 135743 | #define BIF_CFG_DEV1_RC1_PCIE_ROOT_ERR_STATUS__ADV_ERR_INT_MSG_NUM_MASK 0xF8000000L |
|---|
| 135744 | //BIF_CFG_DEV1_RC1_PCIE_ERR_SRC_ID |
|---|
| 135745 | #define BIF_CFG_DEV1_RC1_PCIE_ERR_SRC_ID__ERR_CORR_SRC_ID__SHIFT 0x0 |
|---|
| 135746 | #define BIF_CFG_DEV1_RC1_PCIE_ERR_SRC_ID__ERR_FATAL_NONFATAL_SRC_ID__SHIFT 0x10 |
|---|
| 135747 | #define BIF_CFG_DEV1_RC1_PCIE_ERR_SRC_ID__ERR_CORR_SRC_ID_MASK 0x0000FFFFL |
|---|
| 135748 | #define BIF_CFG_DEV1_RC1_PCIE_ERR_SRC_ID__ERR_FATAL_NONFATAL_SRC_ID_MASK 0xFFFF0000L |
|---|
| 135749 | //BIF_CFG_DEV1_RC1_PCIE_TLP_PREFIX_LOG0 |
|---|
| 135750 | #define BIF_CFG_DEV1_RC1_PCIE_TLP_PREFIX_LOG0__TLP_PREFIX__SHIFT 0x0 |
|---|
| 135751 | #define BIF_CFG_DEV1_RC1_PCIE_TLP_PREFIX_LOG0__TLP_PREFIX_MASK 0xFFFFFFFFL |
|---|
| 135752 | //BIF_CFG_DEV1_RC1_PCIE_TLP_PREFIX_LOG1 |
|---|
| 135753 | #define BIF_CFG_DEV1_RC1_PCIE_TLP_PREFIX_LOG1__TLP_PREFIX__SHIFT 0x0 |
|---|
| 135754 | #define BIF_CFG_DEV1_RC1_PCIE_TLP_PREFIX_LOG1__TLP_PREFIX_MASK 0xFFFFFFFFL |
|---|
| 135755 | //BIF_CFG_DEV1_RC1_PCIE_TLP_PREFIX_LOG2 |
|---|
| 135756 | #define BIF_CFG_DEV1_RC1_PCIE_TLP_PREFIX_LOG2__TLP_PREFIX__SHIFT 0x0 |
|---|
| 135757 | #define BIF_CFG_DEV1_RC1_PCIE_TLP_PREFIX_LOG2__TLP_PREFIX_MASK 0xFFFFFFFFL |
|---|
| 135758 | //BIF_CFG_DEV1_RC1_PCIE_TLP_PREFIX_LOG3 |
|---|
| 135759 | #define BIF_CFG_DEV1_RC1_PCIE_TLP_PREFIX_LOG3__TLP_PREFIX__SHIFT 0x0 |
|---|
| 135760 | #define BIF_CFG_DEV1_RC1_PCIE_TLP_PREFIX_LOG3__TLP_PREFIX_MASK 0xFFFFFFFFL |
|---|
| 135761 | //BIF_CFG_DEV1_RC1_PCIE_SECONDARY_ENH_CAP_LIST |
|---|
| 135762 | #define BIF_CFG_DEV1_RC1_PCIE_SECONDARY_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 135763 | #define BIF_CFG_DEV1_RC1_PCIE_SECONDARY_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 135764 | #define BIF_CFG_DEV1_RC1_PCIE_SECONDARY_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 135765 | #define BIF_CFG_DEV1_RC1_PCIE_SECONDARY_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
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| 135903 | #define BIF_CFG_DEV1_RC1_PCIE_LANE_13_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_RX_PRESET_HINT_MASK 0x7000L |
|---|
| 135904 | //BIF_CFG_DEV1_RC1_PCIE_LANE_14_EQUALIZATION_CNTL |
|---|
| 135905 | #define BIF_CFG_DEV1_RC1_PCIE_LANE_14_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_TX_PRESET__SHIFT 0x0 |
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| 135906 | #define BIF_CFG_DEV1_RC1_PCIE_LANE_14_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_RX_PRESET_HINT__SHIFT 0x4 |
|---|
| 135907 | #define BIF_CFG_DEV1_RC1_PCIE_LANE_14_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_TX_PRESET__SHIFT 0x8 |
|---|
| 135908 | #define BIF_CFG_DEV1_RC1_PCIE_LANE_14_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_RX_PRESET_HINT__SHIFT 0xc |
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| 135909 | #define BIF_CFG_DEV1_RC1_PCIE_LANE_14_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_TX_PRESET_MASK 0x000FL |
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| 135910 | #define BIF_CFG_DEV1_RC1_PCIE_LANE_14_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_RX_PRESET_HINT_MASK 0x0070L |
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| 135911 | #define BIF_CFG_DEV1_RC1_PCIE_LANE_14_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_TX_PRESET_MASK 0x0F00L |
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|---|
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|---|
| 135914 | #define BIF_CFG_DEV1_RC1_PCIE_LANE_15_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_TX_PRESET__SHIFT 0x0 |
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|---|
| 135917 | #define BIF_CFG_DEV1_RC1_PCIE_LANE_15_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_RX_PRESET_HINT__SHIFT 0xc |
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| 135920 | #define BIF_CFG_DEV1_RC1_PCIE_LANE_15_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_TX_PRESET_MASK 0x0F00L |
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| 135921 | #define BIF_CFG_DEV1_RC1_PCIE_LANE_15_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_RX_PRESET_HINT_MASK 0x7000L |
|---|
| 135922 | //BIF_CFG_DEV1_RC1_PCIE_ACS_ENH_CAP_LIST |
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| 135923 | #define BIF_CFG_DEV1_RC1_PCIE_ACS_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
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| 135927 | #define BIF_CFG_DEV1_RC1_PCIE_ACS_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
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|---|
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| 135940 | #define BIF_CFG_DEV1_RC1_PCIE_ACS_CAP__P2P_REQUEST_REDIRECT_MASK 0x0004L |
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| 135941 | #define BIF_CFG_DEV1_RC1_PCIE_ACS_CAP__P2P_COMPLETION_REDIRECT_MASK 0x0008L |
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| 135942 | #define BIF_CFG_DEV1_RC1_PCIE_ACS_CAP__UPSTREAM_FORWARDING_MASK 0x0010L |
|---|
| 135943 | #define BIF_CFG_DEV1_RC1_PCIE_ACS_CAP__P2P_EGRESS_CONTROL_MASK 0x0020L |
|---|
| 135944 | #define BIF_CFG_DEV1_RC1_PCIE_ACS_CAP__DIRECT_TRANSLATED_P2P_MASK 0x0040L |
|---|
| 135945 | #define BIF_CFG_DEV1_RC1_PCIE_ACS_CAP__EGRESS_CONTROL_VECTOR_SIZE_MASK 0xFF00L |
|---|
| 135946 | //BIF_CFG_DEV1_RC1_PCIE_ACS_CNTL |
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| 135947 | #define BIF_CFG_DEV1_RC1_PCIE_ACS_CNTL__SOURCE_VALIDATION_EN__SHIFT 0x0 |
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| 135948 | #define BIF_CFG_DEV1_RC1_PCIE_ACS_CNTL__TRANSLATION_BLOCKING_EN__SHIFT 0x1 |
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| 135949 | #define BIF_CFG_DEV1_RC1_PCIE_ACS_CNTL__P2P_REQUEST_REDIRECT_EN__SHIFT 0x2 |
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| 135950 | #define BIF_CFG_DEV1_RC1_PCIE_ACS_CNTL__P2P_COMPLETION_REDIRECT_EN__SHIFT 0x3 |
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| 135951 | #define BIF_CFG_DEV1_RC1_PCIE_ACS_CNTL__UPSTREAM_FORWARDING_EN__SHIFT 0x4 |
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| 135952 | #define BIF_CFG_DEV1_RC1_PCIE_ACS_CNTL__P2P_EGRESS_CONTROL_EN__SHIFT 0x5 |
|---|
| 135953 | #define BIF_CFG_DEV1_RC1_PCIE_ACS_CNTL__DIRECT_TRANSLATED_P2P_EN__SHIFT 0x6 |
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| 135954 | #define BIF_CFG_DEV1_RC1_PCIE_ACS_CNTL__SOURCE_VALIDATION_EN_MASK 0x0001L |
|---|
| 135955 | #define BIF_CFG_DEV1_RC1_PCIE_ACS_CNTL__TRANSLATION_BLOCKING_EN_MASK 0x0002L |
|---|
| 135956 | #define BIF_CFG_DEV1_RC1_PCIE_ACS_CNTL__P2P_REQUEST_REDIRECT_EN_MASK 0x0004L |
|---|
| 135957 | #define BIF_CFG_DEV1_RC1_PCIE_ACS_CNTL__P2P_COMPLETION_REDIRECT_EN_MASK 0x0008L |
|---|
| 135958 | #define BIF_CFG_DEV1_RC1_PCIE_ACS_CNTL__UPSTREAM_FORWARDING_EN_MASK 0x0010L |
|---|
| 135959 | #define BIF_CFG_DEV1_RC1_PCIE_ACS_CNTL__P2P_EGRESS_CONTROL_EN_MASK 0x0020L |
|---|
| 135960 | #define BIF_CFG_DEV1_RC1_PCIE_ACS_CNTL__DIRECT_TRANSLATED_P2P_EN_MASK 0x0040L |
|---|
| 135961 | //BIF_CFG_DEV1_RC1_PCIE_DLF_ENH_CAP_LIST |
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| 135962 | #define BIF_CFG_DEV1_RC1_PCIE_DLF_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
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| 135963 | #define BIF_CFG_DEV1_RC1_PCIE_DLF_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
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| 135964 | #define BIF_CFG_DEV1_RC1_PCIE_DLF_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 135965 | #define BIF_CFG_DEV1_RC1_PCIE_DLF_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 135966 | #define BIF_CFG_DEV1_RC1_PCIE_DLF_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 135967 | #define BIF_CFG_DEV1_RC1_PCIE_DLF_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 135968 | //BIF_CFG_DEV1_RC1_DATA_LINK_FEATURE_CAP |
|---|
| 135969 | #define BIF_CFG_DEV1_RC1_DATA_LINK_FEATURE_CAP__LOCAL_DLF_SUPPORTED__SHIFT 0x0 |
|---|
| 135970 | #define BIF_CFG_DEV1_RC1_DATA_LINK_FEATURE_CAP__DLF_EXCHANGE_ENABLE__SHIFT 0x1f |
|---|
| 135971 | #define BIF_CFG_DEV1_RC1_DATA_LINK_FEATURE_CAP__LOCAL_DLF_SUPPORTED_MASK 0x007FFFFFL |
|---|
| 135972 | #define BIF_CFG_DEV1_RC1_DATA_LINK_FEATURE_CAP__DLF_EXCHANGE_ENABLE_MASK 0x80000000L |
|---|
| 135973 | //BIF_CFG_DEV1_RC1_DATA_LINK_FEATURE_STATUS |
|---|
| 135974 | #define BIF_CFG_DEV1_RC1_DATA_LINK_FEATURE_STATUS__REMOTE_DLF_SUPPORTED__SHIFT 0x0 |
|---|
| 135975 | #define BIF_CFG_DEV1_RC1_DATA_LINK_FEATURE_STATUS__REMOTE_DLF_SUPPORTED_VALID__SHIFT 0x1f |
|---|
| 135976 | #define BIF_CFG_DEV1_RC1_DATA_LINK_FEATURE_STATUS__REMOTE_DLF_SUPPORTED_MASK 0x007FFFFFL |
|---|
| 135977 | #define BIF_CFG_DEV1_RC1_DATA_LINK_FEATURE_STATUS__REMOTE_DLF_SUPPORTED_VALID_MASK 0x80000000L |
|---|
| 135978 | //BIF_CFG_DEV1_RC1_PCIE_PHY_16GT_ENH_CAP_LIST |
|---|
| 135979 | #define BIF_CFG_DEV1_RC1_PCIE_PHY_16GT_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 135980 | #define BIF_CFG_DEV1_RC1_PCIE_PHY_16GT_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 135981 | #define BIF_CFG_DEV1_RC1_PCIE_PHY_16GT_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 135982 | #define BIF_CFG_DEV1_RC1_PCIE_PHY_16GT_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 135983 | #define BIF_CFG_DEV1_RC1_PCIE_PHY_16GT_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 135984 | #define BIF_CFG_DEV1_RC1_PCIE_PHY_16GT_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 135985 | //BIF_CFG_DEV1_RC1_LINK_CAP_16GT |
|---|
| 135986 | #define BIF_CFG_DEV1_RC1_LINK_CAP_16GT__RESERVED__SHIFT 0x0 |
|---|
| 135987 | #define BIF_CFG_DEV1_RC1_LINK_CAP_16GT__RESERVED_MASK 0xFFFFFFFFL |
|---|
| 135988 | //BIF_CFG_DEV1_RC1_LINK_CNTL_16GT |
|---|
| 135989 | #define BIF_CFG_DEV1_RC1_LINK_CNTL_16GT__RESERVED__SHIFT 0x0 |
|---|
| 135990 | #define BIF_CFG_DEV1_RC1_LINK_CNTL_16GT__RESERVED_MASK 0xFFFFFFFFL |
|---|
| 135991 | //BIF_CFG_DEV1_RC1_LINK_STATUS_16GT |
|---|
| 135992 | #define BIF_CFG_DEV1_RC1_LINK_STATUS_16GT__EQUALIZATION_COMPLETE_16GT__SHIFT 0x0 |
|---|
| 135993 | #define BIF_CFG_DEV1_RC1_LINK_STATUS_16GT__EQUALIZATION_PHASE1_SUCCESS_16GT__SHIFT 0x1 |
|---|
| 135994 | #define BIF_CFG_DEV1_RC1_LINK_STATUS_16GT__EQUALIZATION_PHASE2_SUCCESS_16GT__SHIFT 0x2 |
|---|
| 135995 | #define BIF_CFG_DEV1_RC1_LINK_STATUS_16GT__EQUALIZATION_PHASE3_SUCCESS_16GT__SHIFT 0x3 |
|---|
| 135996 | #define BIF_CFG_DEV1_RC1_LINK_STATUS_16GT__LINK_EQUALIZATION_REQUEST_16GT__SHIFT 0x4 |
|---|
| 135997 | #define BIF_CFG_DEV1_RC1_LINK_STATUS_16GT__EQUALIZATION_COMPLETE_16GT_MASK 0x00000001L |
|---|
| 135998 | #define BIF_CFG_DEV1_RC1_LINK_STATUS_16GT__EQUALIZATION_PHASE1_SUCCESS_16GT_MASK 0x00000002L |
|---|
| 135999 | #define BIF_CFG_DEV1_RC1_LINK_STATUS_16GT__EQUALIZATION_PHASE2_SUCCESS_16GT_MASK 0x00000004L |
|---|
| 136000 | #define BIF_CFG_DEV1_RC1_LINK_STATUS_16GT__EQUALIZATION_PHASE3_SUCCESS_16GT_MASK 0x00000008L |
|---|
| 136001 | #define BIF_CFG_DEV1_RC1_LINK_STATUS_16GT__LINK_EQUALIZATION_REQUEST_16GT_MASK 0x00000010L |
|---|
| 136002 | //BIF_CFG_DEV1_RC1_LOCAL_PARITY_MISMATCH_STATUS_16GT |
|---|
| 136003 | #define BIF_CFG_DEV1_RC1_LOCAL_PARITY_MISMATCH_STATUS_16GT__LOCAL_PARITY_MISMATCH_STATUS_BITS__SHIFT 0x0 |
|---|
| 136004 | #define BIF_CFG_DEV1_RC1_LOCAL_PARITY_MISMATCH_STATUS_16GT__LOCAL_PARITY_MISMATCH_STATUS_BITS_MASK 0x0000FFFFL |
|---|
| 136005 | //BIF_CFG_DEV1_RC1_RTM1_PARITY_MISMATCH_STATUS_16GT |
|---|
| 136006 | #define BIF_CFG_DEV1_RC1_RTM1_PARITY_MISMATCH_STATUS_16GT__RTM1_PARITY_MISMATCH_STATUS_BITS__SHIFT 0x0 |
|---|
| 136007 | #define BIF_CFG_DEV1_RC1_RTM1_PARITY_MISMATCH_STATUS_16GT__RTM1_PARITY_MISMATCH_STATUS_BITS_MASK 0x0000FFFFL |
|---|
| 136008 | //BIF_CFG_DEV1_RC1_RTM2_PARITY_MISMATCH_STATUS_16GT |
|---|
| 136009 | #define BIF_CFG_DEV1_RC1_RTM2_PARITY_MISMATCH_STATUS_16GT__RTM2_PARITY_MISMATCH_STATUS_BITS__SHIFT 0x0 |
|---|
| 136010 | #define BIF_CFG_DEV1_RC1_RTM2_PARITY_MISMATCH_STATUS_16GT__RTM2_PARITY_MISMATCH_STATUS_BITS_MASK 0x0000FFFFL |
|---|
| 136011 | //BIF_CFG_DEV1_RC1_LANE_0_EQUALIZATION_CNTL_16GT |
|---|
| 136012 | #define BIF_CFG_DEV1_RC1_LANE_0_EQUALIZATION_CNTL_16GT__LANE_0_DSP_16GT_TX_PRESET__SHIFT 0x0 |
|---|
| 136013 | #define BIF_CFG_DEV1_RC1_LANE_0_EQUALIZATION_CNTL_16GT__LANE_0_USP_16GT_TX_PRESET__SHIFT 0x4 |
|---|
| 136014 | #define BIF_CFG_DEV1_RC1_LANE_0_EQUALIZATION_CNTL_16GT__LANE_0_DSP_16GT_TX_PRESET_MASK 0x0FL |
|---|
| 136015 | #define BIF_CFG_DEV1_RC1_LANE_0_EQUALIZATION_CNTL_16GT__LANE_0_USP_16GT_TX_PRESET_MASK 0xF0L |
|---|
| 136016 | //BIF_CFG_DEV1_RC1_LANE_1_EQUALIZATION_CNTL_16GT |
|---|
| 136017 | #define BIF_CFG_DEV1_RC1_LANE_1_EQUALIZATION_CNTL_16GT__LANE_1_DSP_16GT_TX_PRESET__SHIFT 0x0 |
|---|
| 136018 | #define BIF_CFG_DEV1_RC1_LANE_1_EQUALIZATION_CNTL_16GT__LANE_1_USP_16GT_TX_PRESET__SHIFT 0x4 |
|---|
| 136019 | #define BIF_CFG_DEV1_RC1_LANE_1_EQUALIZATION_CNTL_16GT__LANE_1_DSP_16GT_TX_PRESET_MASK 0x0FL |
|---|
| 136020 | #define BIF_CFG_DEV1_RC1_LANE_1_EQUALIZATION_CNTL_16GT__LANE_1_USP_16GT_TX_PRESET_MASK 0xF0L |
|---|
| 136021 | //BIF_CFG_DEV1_RC1_LANE_2_EQUALIZATION_CNTL_16GT |
|---|
| 136022 | #define BIF_CFG_DEV1_RC1_LANE_2_EQUALIZATION_CNTL_16GT__LANE_2_DSP_16GT_TX_PRESET__SHIFT 0x0 |
|---|
| 136023 | #define BIF_CFG_DEV1_RC1_LANE_2_EQUALIZATION_CNTL_16GT__LANE_2_USP_16GT_TX_PRESET__SHIFT 0x4 |
|---|
| 136024 | #define BIF_CFG_DEV1_RC1_LANE_2_EQUALIZATION_CNTL_16GT__LANE_2_DSP_16GT_TX_PRESET_MASK 0x0FL |
|---|
| 136025 | #define BIF_CFG_DEV1_RC1_LANE_2_EQUALIZATION_CNTL_16GT__LANE_2_USP_16GT_TX_PRESET_MASK 0xF0L |
|---|
| 136026 | //BIF_CFG_DEV1_RC1_LANE_3_EQUALIZATION_CNTL_16GT |
|---|
| 136027 | #define BIF_CFG_DEV1_RC1_LANE_3_EQUALIZATION_CNTL_16GT__LANE_3_DSP_16GT_TX_PRESET__SHIFT 0x0 |
|---|
| 136028 | #define BIF_CFG_DEV1_RC1_LANE_3_EQUALIZATION_CNTL_16GT__LANE_3_USP_16GT_TX_PRESET__SHIFT 0x4 |
|---|
| 136029 | #define BIF_CFG_DEV1_RC1_LANE_3_EQUALIZATION_CNTL_16GT__LANE_3_DSP_16GT_TX_PRESET_MASK 0x0FL |
|---|
| 136030 | #define BIF_CFG_DEV1_RC1_LANE_3_EQUALIZATION_CNTL_16GT__LANE_3_USP_16GT_TX_PRESET_MASK 0xF0L |
|---|
| 136031 | //BIF_CFG_DEV1_RC1_LANE_4_EQUALIZATION_CNTL_16GT |
|---|
| 136032 | #define BIF_CFG_DEV1_RC1_LANE_4_EQUALIZATION_CNTL_16GT__LANE_4_DSP_16GT_TX_PRESET__SHIFT 0x0 |
|---|
| 136033 | #define BIF_CFG_DEV1_RC1_LANE_4_EQUALIZATION_CNTL_16GT__LANE_4_USP_16GT_TX_PRESET__SHIFT 0x4 |
|---|
| 136034 | #define BIF_CFG_DEV1_RC1_LANE_4_EQUALIZATION_CNTL_16GT__LANE_4_DSP_16GT_TX_PRESET_MASK 0x0FL |
|---|
| 136035 | #define BIF_CFG_DEV1_RC1_LANE_4_EQUALIZATION_CNTL_16GT__LANE_4_USP_16GT_TX_PRESET_MASK 0xF0L |
|---|
| 136036 | //BIF_CFG_DEV1_RC1_LANE_5_EQUALIZATION_CNTL_16GT |
|---|
| 136037 | #define BIF_CFG_DEV1_RC1_LANE_5_EQUALIZATION_CNTL_16GT__LANE_5_DSP_16GT_TX_PRESET__SHIFT 0x0 |
|---|
| 136038 | #define BIF_CFG_DEV1_RC1_LANE_5_EQUALIZATION_CNTL_16GT__LANE_5_USP_16GT_TX_PRESET__SHIFT 0x4 |
|---|
| 136039 | #define BIF_CFG_DEV1_RC1_LANE_5_EQUALIZATION_CNTL_16GT__LANE_5_DSP_16GT_TX_PRESET_MASK 0x0FL |
|---|
| 136040 | #define BIF_CFG_DEV1_RC1_LANE_5_EQUALIZATION_CNTL_16GT__LANE_5_USP_16GT_TX_PRESET_MASK 0xF0L |
|---|
| 136041 | //BIF_CFG_DEV1_RC1_LANE_6_EQUALIZATION_CNTL_16GT |
|---|
| 136042 | #define BIF_CFG_DEV1_RC1_LANE_6_EQUALIZATION_CNTL_16GT__LANE_6_DSP_16GT_TX_PRESET__SHIFT 0x0 |
|---|
| 136043 | #define BIF_CFG_DEV1_RC1_LANE_6_EQUALIZATION_CNTL_16GT__LANE_6_USP_16GT_TX_PRESET__SHIFT 0x4 |
|---|
| 136044 | #define BIF_CFG_DEV1_RC1_LANE_6_EQUALIZATION_CNTL_16GT__LANE_6_DSP_16GT_TX_PRESET_MASK 0x0FL |
|---|
| 136045 | #define BIF_CFG_DEV1_RC1_LANE_6_EQUALIZATION_CNTL_16GT__LANE_6_USP_16GT_TX_PRESET_MASK 0xF0L |
|---|
| 136046 | //BIF_CFG_DEV1_RC1_LANE_7_EQUALIZATION_CNTL_16GT |
|---|
| 136047 | #define BIF_CFG_DEV1_RC1_LANE_7_EQUALIZATION_CNTL_16GT__LANE_7_DSP_16GT_TX_PRESET__SHIFT 0x0 |
|---|
| 136048 | #define BIF_CFG_DEV1_RC1_LANE_7_EQUALIZATION_CNTL_16GT__LANE_7_USP_16GT_TX_PRESET__SHIFT 0x4 |
|---|
| 136049 | #define BIF_CFG_DEV1_RC1_LANE_7_EQUALIZATION_CNTL_16GT__LANE_7_DSP_16GT_TX_PRESET_MASK 0x0FL |
|---|
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| 136344 | #define BIF_CFG_DEV1_RC1_LANE_13_MARGINING_LANE_CNTL__LANE_13_MARGIN_PAYLOAD__SHIFT 0x8 |
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| 136393 | #define BIF_CFG_DEV1_RC1_LANE_15_MARGINING_LANE_STATUS__LANE_15_MARGIN_PAYLOAD_STATUS_MASK 0xFF00L |
|---|
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|---|
| 136395 | |
|---|
| 136396 | // addressBlock: nbio_nbif0_bif_cfg_dev2_rc_bifcfgdecp |
|---|
| 136397 | //BIF_CFG_DEV2_RC1_VENDOR_ID |
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| 136398 | #define BIF_CFG_DEV2_RC1_VENDOR_ID__VENDOR_ID__SHIFT 0x0 |
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|---|
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| 136401 | #define BIF_CFG_DEV2_RC1_DEVICE_ID__DEVICE_ID__SHIFT 0x0 |
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| 136402 | #define BIF_CFG_DEV2_RC1_DEVICE_ID__DEVICE_ID_MASK 0xFFFFL |
|---|
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|---|
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|---|
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|---|
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|---|
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|---|
| 136410 | #define BIF_CFG_DEV2_RC1_COMMAND__PARITY_ERROR_RESPONSE__SHIFT 0x6 |
|---|
| 136411 | #define BIF_CFG_DEV2_RC1_COMMAND__AD_STEPPING__SHIFT 0x7 |
|---|
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|---|
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|---|
| 136414 | #define BIF_CFG_DEV2_RC1_COMMAND__INT_DIS__SHIFT 0xa |
|---|
| 136415 | #define BIF_CFG_DEV2_RC1_COMMAND__IOEN_DN_MASK 0x0001L |
|---|
| 136416 | #define BIF_CFG_DEV2_RC1_COMMAND__MEMEN_DN_MASK 0x0002L |
|---|
| 136417 | #define BIF_CFG_DEV2_RC1_COMMAND__BUS_MASTER_EN_MASK 0x0004L |
|---|
| 136418 | #define BIF_CFG_DEV2_RC1_COMMAND__SPECIAL_CYCLE_EN_MASK 0x0008L |
|---|
| 136419 | #define BIF_CFG_DEV2_RC1_COMMAND__MEM_WRITE_INVALIDATE_EN_MASK 0x0010L |
|---|
| 136420 | #define BIF_CFG_DEV2_RC1_COMMAND__PAL_SNOOP_EN_MASK 0x0020L |
|---|
| 136421 | #define BIF_CFG_DEV2_RC1_COMMAND__PARITY_ERROR_RESPONSE_MASK 0x0040L |
|---|
| 136422 | #define BIF_CFG_DEV2_RC1_COMMAND__AD_STEPPING_MASK 0x0080L |
|---|
| 136423 | #define BIF_CFG_DEV2_RC1_COMMAND__SERR_EN_MASK 0x0100L |
|---|
| 136424 | #define BIF_CFG_DEV2_RC1_COMMAND__FAST_B2B_EN_MASK 0x0200L |
|---|
| 136425 | #define BIF_CFG_DEV2_RC1_COMMAND__INT_DIS_MASK 0x0400L |
|---|
| 136426 | //BIF_CFG_DEV2_RC1_STATUS |
|---|
| 136427 | #define BIF_CFG_DEV2_RC1_STATUS__IMMEDIATE_READINESS__SHIFT 0x0 |
|---|
| 136428 | #define BIF_CFG_DEV2_RC1_STATUS__INT_STATUS__SHIFT 0x3 |
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| 136429 | #define BIF_CFG_DEV2_RC1_STATUS__CAP_LIST__SHIFT 0x4 |
|---|
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|---|
| 136432 | #define BIF_CFG_DEV2_RC1_STATUS__MASTER_DATA_PARITY_ERROR__SHIFT 0x8 |
|---|
| 136433 | #define BIF_CFG_DEV2_RC1_STATUS__DEVSEL_TIMING__SHIFT 0x9 |
|---|
| 136434 | #define BIF_CFG_DEV2_RC1_STATUS__SIGNAL_TARGET_ABORT__SHIFT 0xb |
|---|
| 136435 | #define BIF_CFG_DEV2_RC1_STATUS__RECEIVED_TARGET_ABORT__SHIFT 0xc |
|---|
| 136436 | #define BIF_CFG_DEV2_RC1_STATUS__RECEIVED_MASTER_ABORT__SHIFT 0xd |
|---|
| 136437 | #define BIF_CFG_DEV2_RC1_STATUS__SIGNALED_SYSTEM_ERROR__SHIFT 0xe |
|---|
| 136438 | #define BIF_CFG_DEV2_RC1_STATUS__PARITY_ERROR_DETECTED__SHIFT 0xf |
|---|
| 136439 | #define BIF_CFG_DEV2_RC1_STATUS__IMMEDIATE_READINESS_MASK 0x0001L |
|---|
| 136440 | #define BIF_CFG_DEV2_RC1_STATUS__INT_STATUS_MASK 0x0008L |
|---|
| 136441 | #define BIF_CFG_DEV2_RC1_STATUS__CAP_LIST_MASK 0x0010L |
|---|
| 136442 | #define BIF_CFG_DEV2_RC1_STATUS__PCI_66_CAP_MASK 0x0020L |
|---|
| 136443 | #define BIF_CFG_DEV2_RC1_STATUS__FAST_BACK_CAPABLE_MASK 0x0080L |
|---|
| 136444 | #define BIF_CFG_DEV2_RC1_STATUS__MASTER_DATA_PARITY_ERROR_MASK 0x0100L |
|---|
| 136445 | #define BIF_CFG_DEV2_RC1_STATUS__DEVSEL_TIMING_MASK 0x0600L |
|---|
| 136446 | #define BIF_CFG_DEV2_RC1_STATUS__SIGNAL_TARGET_ABORT_MASK 0x0800L |
|---|
| 136447 | #define BIF_CFG_DEV2_RC1_STATUS__RECEIVED_TARGET_ABORT_MASK 0x1000L |
|---|
| 136448 | #define BIF_CFG_DEV2_RC1_STATUS__RECEIVED_MASTER_ABORT_MASK 0x2000L |
|---|
| 136449 | #define BIF_CFG_DEV2_RC1_STATUS__SIGNALED_SYSTEM_ERROR_MASK 0x4000L |
|---|
| 136450 | #define BIF_CFG_DEV2_RC1_STATUS__PARITY_ERROR_DETECTED_MASK 0x8000L |
|---|
| 136451 | //BIF_CFG_DEV2_RC1_REVISION_ID |
|---|
| 136452 | #define BIF_CFG_DEV2_RC1_REVISION_ID__MINOR_REV_ID__SHIFT 0x0 |
|---|
| 136453 | #define BIF_CFG_DEV2_RC1_REVISION_ID__MAJOR_REV_ID__SHIFT 0x4 |
|---|
| 136454 | #define BIF_CFG_DEV2_RC1_REVISION_ID__MINOR_REV_ID_MASK 0x0FL |
|---|
| 136455 | #define BIF_CFG_DEV2_RC1_REVISION_ID__MAJOR_REV_ID_MASK 0xF0L |
|---|
| 136456 | //BIF_CFG_DEV2_RC1_PROG_INTERFACE |
|---|
| 136457 | #define BIF_CFG_DEV2_RC1_PROG_INTERFACE__PROG_INTERFACE__SHIFT 0x0 |
|---|
| 136458 | #define BIF_CFG_DEV2_RC1_PROG_INTERFACE__PROG_INTERFACE_MASK 0xFFL |
|---|
| 136459 | //BIF_CFG_DEV2_RC1_SUB_CLASS |
|---|
| 136460 | #define BIF_CFG_DEV2_RC1_SUB_CLASS__SUB_CLASS__SHIFT 0x0 |
|---|
| 136461 | #define BIF_CFG_DEV2_RC1_SUB_CLASS__SUB_CLASS_MASK 0xFFL |
|---|
| 136462 | //BIF_CFG_DEV2_RC1_BASE_CLASS |
|---|
| 136463 | #define BIF_CFG_DEV2_RC1_BASE_CLASS__BASE_CLASS__SHIFT 0x0 |
|---|
| 136464 | #define BIF_CFG_DEV2_RC1_BASE_CLASS__BASE_CLASS_MASK 0xFFL |
|---|
| 136465 | //BIF_CFG_DEV2_RC1_CACHE_LINE |
|---|
| 136466 | #define BIF_CFG_DEV2_RC1_CACHE_LINE__CACHE_LINE_SIZE__SHIFT 0x0 |
|---|
| 136467 | #define BIF_CFG_DEV2_RC1_CACHE_LINE__CACHE_LINE_SIZE_MASK 0xFFL |
|---|
| 136468 | //BIF_CFG_DEV2_RC1_LATENCY |
|---|
| 136469 | #define BIF_CFG_DEV2_RC1_LATENCY__LATENCY_TIMER__SHIFT 0x0 |
|---|
| 136470 | #define BIF_CFG_DEV2_RC1_LATENCY__LATENCY_TIMER_MASK 0xFFL |
|---|
| 136471 | //BIF_CFG_DEV2_RC1_HEADER |
|---|
| 136472 | #define 0x0 |
|---|
| 136473 | #define 0x7 |
|---|
| 136474 | #define 0x7FL |
|---|
| 136475 | #define 0x80L |
|---|
| 136476 | //BIF_CFG_DEV2_RC1_BIST |
|---|
| 136477 | #define BIF_CFG_DEV2_RC1_BIST__BIST_COMP__SHIFT 0x0 |
|---|
| 136478 | #define BIF_CFG_DEV2_RC1_BIST__BIST_STRT__SHIFT 0x6 |
|---|
| 136479 | #define BIF_CFG_DEV2_RC1_BIST__BIST_CAP__SHIFT 0x7 |
|---|
| 136480 | #define BIF_CFG_DEV2_RC1_BIST__BIST_COMP_MASK 0x0FL |
|---|
| 136481 | #define BIF_CFG_DEV2_RC1_BIST__BIST_STRT_MASK 0x40L |
|---|
| 136482 | #define BIF_CFG_DEV2_RC1_BIST__BIST_CAP_MASK 0x80L |
|---|
| 136483 | //BIF_CFG_DEV2_RC1_BASE_ADDR_1 |
|---|
| 136484 | #define BIF_CFG_DEV2_RC1_BASE_ADDR_1__BASE_ADDR__SHIFT 0x0 |
|---|
| 136485 | #define BIF_CFG_DEV2_RC1_BASE_ADDR_1__BASE_ADDR_MASK 0xFFFFFFFFL |
|---|
| 136486 | //BIF_CFG_DEV2_RC1_BASE_ADDR_2 |
|---|
| 136487 | #define BIF_CFG_DEV2_RC1_BASE_ADDR_2__BASE_ADDR__SHIFT 0x0 |
|---|
| 136488 | #define BIF_CFG_DEV2_RC1_BASE_ADDR_2__BASE_ADDR_MASK 0xFFFFFFFFL |
|---|
| 136489 | //BIF_CFG_DEV2_RC1_SUB_BUS_NUMBER_LATENCY |
|---|
| 136490 | #define BIF_CFG_DEV2_RC1_SUB_BUS_NUMBER_LATENCY__PRIMARY_BUS__SHIFT 0x0 |
|---|
| 136491 | #define BIF_CFG_DEV2_RC1_SUB_BUS_NUMBER_LATENCY__SECONDARY_BUS__SHIFT 0x8 |
|---|
| 136492 | #define BIF_CFG_DEV2_RC1_SUB_BUS_NUMBER_LATENCY__SUB_BUS_NUM__SHIFT 0x10 |
|---|
| 136493 | #define BIF_CFG_DEV2_RC1_SUB_BUS_NUMBER_LATENCY__SECONDARY_LATENCY_TIMER__SHIFT 0x18 |
|---|
| 136494 | #define BIF_CFG_DEV2_RC1_SUB_BUS_NUMBER_LATENCY__PRIMARY_BUS_MASK 0x000000FFL |
|---|
| 136495 | #define BIF_CFG_DEV2_RC1_SUB_BUS_NUMBER_LATENCY__SECONDARY_BUS_MASK 0x0000FF00L |
|---|
| 136496 | #define BIF_CFG_DEV2_RC1_SUB_BUS_NUMBER_LATENCY__SUB_BUS_NUM_MASK 0x00FF0000L |
|---|
| 136497 | #define BIF_CFG_DEV2_RC1_SUB_BUS_NUMBER_LATENCY__SECONDARY_LATENCY_TIMER_MASK 0xFF000000L |
|---|
| 136498 | //BIF_CFG_DEV2_RC1_IO_BASE_LIMIT |
|---|
| 136499 | #define BIF_CFG_DEV2_RC1_IO_BASE_LIMIT__IO_BASE_TYPE__SHIFT 0x0 |
|---|
| 136500 | #define BIF_CFG_DEV2_RC1_IO_BASE_LIMIT__IO_BASE__SHIFT 0x4 |
|---|
| 136501 | #define BIF_CFG_DEV2_RC1_IO_BASE_LIMIT__IO_LIMIT_TYPE__SHIFT 0x8 |
|---|
| 136502 | #define BIF_CFG_DEV2_RC1_IO_BASE_LIMIT__IO_LIMIT__SHIFT 0xc |
|---|
| 136503 | #define BIF_CFG_DEV2_RC1_IO_BASE_LIMIT__IO_BASE_TYPE_MASK 0x000FL |
|---|
| 136504 | #define BIF_CFG_DEV2_RC1_IO_BASE_LIMIT__IO_BASE_MASK 0x00F0L |
|---|
| 136505 | #define BIF_CFG_DEV2_RC1_IO_BASE_LIMIT__IO_LIMIT_TYPE_MASK 0x0F00L |
|---|
| 136506 | #define BIF_CFG_DEV2_RC1_IO_BASE_LIMIT__IO_LIMIT_MASK 0xF000L |
|---|
| 136507 | //BIF_CFG_DEV2_RC1_SECONDARY_STATUS |
|---|
| 136508 | #define BIF_CFG_DEV2_RC1_SECONDARY_STATUS__PCI_66_CAP__SHIFT 0x5 |
|---|
| 136509 | #define BIF_CFG_DEV2_RC1_SECONDARY_STATUS__FAST_BACK_CAPABLE__SHIFT 0x7 |
|---|
| 136510 | #define BIF_CFG_DEV2_RC1_SECONDARY_STATUS__MASTER_DATA_PARITY_ERROR__SHIFT 0x8 |
|---|
| 136511 | #define BIF_CFG_DEV2_RC1_SECONDARY_STATUS__DEVSEL_TIMING__SHIFT 0x9 |
|---|
| 136512 | #define BIF_CFG_DEV2_RC1_SECONDARY_STATUS__SIGNAL_TARGET_ABORT__SHIFT 0xb |
|---|
| 136513 | #define BIF_CFG_DEV2_RC1_SECONDARY_STATUS__RECEIVED_TARGET_ABORT__SHIFT 0xc |
|---|
| 136514 | #define BIF_CFG_DEV2_RC1_SECONDARY_STATUS__RECEIVED_MASTER_ABORT__SHIFT 0xd |
|---|
| 136515 | #define BIF_CFG_DEV2_RC1_SECONDARY_STATUS__RECEIVED_SYSTEM_ERROR__SHIFT 0xe |
|---|
| 136516 | #define BIF_CFG_DEV2_RC1_SECONDARY_STATUS__PARITY_ERROR_DETECTED__SHIFT 0xf |
|---|
| 136517 | #define BIF_CFG_DEV2_RC1_SECONDARY_STATUS__PCI_66_CAP_MASK 0x0020L |
|---|
| 136518 | #define BIF_CFG_DEV2_RC1_SECONDARY_STATUS__FAST_BACK_CAPABLE_MASK 0x0080L |
|---|
| 136519 | #define BIF_CFG_DEV2_RC1_SECONDARY_STATUS__MASTER_DATA_PARITY_ERROR_MASK 0x0100L |
|---|
| 136520 | #define BIF_CFG_DEV2_RC1_SECONDARY_STATUS__DEVSEL_TIMING_MASK 0x0600L |
|---|
| 136521 | #define BIF_CFG_DEV2_RC1_SECONDARY_STATUS__SIGNAL_TARGET_ABORT_MASK 0x0800L |
|---|
| 136522 | #define BIF_CFG_DEV2_RC1_SECONDARY_STATUS__RECEIVED_TARGET_ABORT_MASK 0x1000L |
|---|
| 136523 | #define BIF_CFG_DEV2_RC1_SECONDARY_STATUS__RECEIVED_MASTER_ABORT_MASK 0x2000L |
|---|
| 136524 | #define BIF_CFG_DEV2_RC1_SECONDARY_STATUS__RECEIVED_SYSTEM_ERROR_MASK 0x4000L |
|---|
| 136525 | #define BIF_CFG_DEV2_RC1_SECONDARY_STATUS__PARITY_ERROR_DETECTED_MASK 0x8000L |
|---|
| 136526 | //BIF_CFG_DEV2_RC1_MEM_BASE_LIMIT |
|---|
| 136527 | #define BIF_CFG_DEV2_RC1_MEM_BASE_LIMIT__MEM_BASE_TYPE__SHIFT 0x0 |
|---|
| 136528 | #define BIF_CFG_DEV2_RC1_MEM_BASE_LIMIT__MEM_BASE_31_20__SHIFT 0x4 |
|---|
| 136529 | #define BIF_CFG_DEV2_RC1_MEM_BASE_LIMIT__MEM_LIMIT_TYPE__SHIFT 0x10 |
|---|
| 136530 | #define BIF_CFG_DEV2_RC1_MEM_BASE_LIMIT__MEM_LIMIT_31_20__SHIFT 0x14 |
|---|
| 136531 | #define BIF_CFG_DEV2_RC1_MEM_BASE_LIMIT__MEM_BASE_TYPE_MASK 0x0000000FL |
|---|
| 136532 | #define BIF_CFG_DEV2_RC1_MEM_BASE_LIMIT__MEM_BASE_31_20_MASK 0x0000FFF0L |
|---|
| 136533 | #define BIF_CFG_DEV2_RC1_MEM_BASE_LIMIT__MEM_LIMIT_TYPE_MASK 0x000F0000L |
|---|
| 136534 | #define BIF_CFG_DEV2_RC1_MEM_BASE_LIMIT__MEM_LIMIT_31_20_MASK 0xFFF00000L |
|---|
| 136535 | //BIF_CFG_DEV2_RC1_PREF_BASE_LIMIT |
|---|
| 136536 | #define BIF_CFG_DEV2_RC1_PREF_BASE_LIMIT__PREF_MEM_BASE_TYPE__SHIFT 0x0 |
|---|
| 136537 | #define BIF_CFG_DEV2_RC1_PREF_BASE_LIMIT__PREF_MEM_BASE_31_20__SHIFT 0x4 |
|---|
| 136538 | #define BIF_CFG_DEV2_RC1_PREF_BASE_LIMIT__PREF_MEM_LIMIT_TYPE__SHIFT 0x10 |
|---|
| 136539 | #define BIF_CFG_DEV2_RC1_PREF_BASE_LIMIT__PREF_MEM_LIMIT_31_20__SHIFT 0x14 |
|---|
| 136540 | #define BIF_CFG_DEV2_RC1_PREF_BASE_LIMIT__PREF_MEM_BASE_TYPE_MASK 0x0000000FL |
|---|
| 136541 | #define BIF_CFG_DEV2_RC1_PREF_BASE_LIMIT__PREF_MEM_BASE_31_20_MASK 0x0000FFF0L |
|---|
| 136542 | #define BIF_CFG_DEV2_RC1_PREF_BASE_LIMIT__PREF_MEM_LIMIT_TYPE_MASK 0x000F0000L |
|---|
| 136543 | #define BIF_CFG_DEV2_RC1_PREF_BASE_LIMIT__PREF_MEM_LIMIT_31_20_MASK 0xFFF00000L |
|---|
| 136544 | //BIF_CFG_DEV2_RC1_PREF_BASE_UPPER |
|---|
| 136545 | #define BIF_CFG_DEV2_RC1_PREF_BASE_UPPER__PREF_BASE_UPPER__SHIFT 0x0 |
|---|
| 136546 | #define BIF_CFG_DEV2_RC1_PREF_BASE_UPPER__PREF_BASE_UPPER_MASK 0xFFFFFFFFL |
|---|
| 136547 | //BIF_CFG_DEV2_RC1_PREF_LIMIT_UPPER |
|---|
| 136548 | #define BIF_CFG_DEV2_RC1_PREF_LIMIT_UPPER__PREF_LIMIT_UPPER__SHIFT 0x0 |
|---|
| 136549 | #define BIF_CFG_DEV2_RC1_PREF_LIMIT_UPPER__PREF_LIMIT_UPPER_MASK 0xFFFFFFFFL |
|---|
| 136550 | //BIF_CFG_DEV2_RC1_IO_BASE_LIMIT_HI |
|---|
| 136551 | #define BIF_CFG_DEV2_RC1_IO_BASE_LIMIT_HI__IO_BASE_31_16__SHIFT 0x0 |
|---|
| 136552 | #define BIF_CFG_DEV2_RC1_IO_BASE_LIMIT_HI__IO_LIMIT_31_16__SHIFT 0x10 |
|---|
| 136553 | #define BIF_CFG_DEV2_RC1_IO_BASE_LIMIT_HI__IO_BASE_31_16_MASK 0x0000FFFFL |
|---|
| 136554 | #define BIF_CFG_DEV2_RC1_IO_BASE_LIMIT_HI__IO_LIMIT_31_16_MASK 0xFFFF0000L |
|---|
| 136555 | //BIF_CFG_DEV2_RC1_CAP_PTR |
|---|
| 136556 | #define BIF_CFG_DEV2_RC1_CAP_PTR__CAP_PTR__SHIFT 0x0 |
|---|
| 136557 | #define BIF_CFG_DEV2_RC1_CAP_PTR__CAP_PTR_MASK 0xFFL |
|---|
| 136558 | //BIF_CFG_DEV2_RC1_ROM_BASE_ADDR |
|---|
| 136559 | #define BIF_CFG_DEV2_RC1_ROM_BASE_ADDR__BASE_ADDR__SHIFT 0x0 |
|---|
| 136560 | #define BIF_CFG_DEV2_RC1_ROM_BASE_ADDR__BASE_ADDR_MASK 0xFFFFFFFFL |
|---|
| 136561 | //BIF_CFG_DEV2_RC1_INTERRUPT_LINE |
|---|
| 136562 | #define BIF_CFG_DEV2_RC1_INTERRUPT_LINE__INTERRUPT_LINE__SHIFT 0x0 |
|---|
| 136563 | #define BIF_CFG_DEV2_RC1_INTERRUPT_LINE__INTERRUPT_LINE_MASK 0xFFL |
|---|
| 136564 | //BIF_CFG_DEV2_RC1_INTERRUPT_PIN |
|---|
| 136565 | #define BIF_CFG_DEV2_RC1_INTERRUPT_PIN__INTERRUPT_PIN__SHIFT 0x0 |
|---|
| 136566 | #define BIF_CFG_DEV2_RC1_INTERRUPT_PIN__INTERRUPT_PIN_MASK 0xFFL |
|---|
| 136567 | //BIF_CFG_DEV2_RC1_IRQ_BRIDGE_CNTL |
|---|
| 136568 | #define BIF_CFG_DEV2_RC1_IRQ_BRIDGE_CNTL__PARITY_RESPONSE_EN__SHIFT 0x0 |
|---|
| 136569 | #define BIF_CFG_DEV2_RC1_IRQ_BRIDGE_CNTL__SERR_EN__SHIFT 0x1 |
|---|
| 136570 | #define BIF_CFG_DEV2_RC1_IRQ_BRIDGE_CNTL__ISA_EN__SHIFT 0x2 |
|---|
| 136571 | #define BIF_CFG_DEV2_RC1_IRQ_BRIDGE_CNTL__VGA_EN__SHIFT 0x3 |
|---|
| 136572 | #define BIF_CFG_DEV2_RC1_IRQ_BRIDGE_CNTL__VGA_DEC__SHIFT 0x4 |
|---|
| 136573 | #define BIF_CFG_DEV2_RC1_IRQ_BRIDGE_CNTL__MASTER_ABORT_MODE__SHIFT 0x5 |
|---|
| 136574 | #define BIF_CFG_DEV2_RC1_IRQ_BRIDGE_CNTL__SECONDARY_BUS_RESET__SHIFT 0x6 |
|---|
| 136575 | #define BIF_CFG_DEV2_RC1_IRQ_BRIDGE_CNTL__FAST_B2B_EN__SHIFT 0x7 |
|---|
| 136576 | #define BIF_CFG_DEV2_RC1_IRQ_BRIDGE_CNTL__PRIMARY_DISCARD_TIMER__SHIFT 0x8 |
|---|
| 136577 | #define BIF_CFG_DEV2_RC1_IRQ_BRIDGE_CNTL__SECONDARY_DISCARD_TIMER__SHIFT 0x9 |
|---|
| 136578 | #define BIF_CFG_DEV2_RC1_IRQ_BRIDGE_CNTL__DISCARD_TIMER_STATUS__SHIFT 0xa |
|---|
| 136579 | #define BIF_CFG_DEV2_RC1_IRQ_BRIDGE_CNTL__DISCARD_TIMER_SERR_ENABLE__SHIFT 0xb |
|---|
| 136580 | #define BIF_CFG_DEV2_RC1_IRQ_BRIDGE_CNTL__PARITY_RESPONSE_EN_MASK 0x0001L |
|---|
| 136581 | #define BIF_CFG_DEV2_RC1_IRQ_BRIDGE_CNTL__SERR_EN_MASK 0x0002L |
|---|
| 136582 | #define BIF_CFG_DEV2_RC1_IRQ_BRIDGE_CNTL__ISA_EN_MASK 0x0004L |
|---|
| 136583 | #define BIF_CFG_DEV2_RC1_IRQ_BRIDGE_CNTL__VGA_EN_MASK 0x0008L |
|---|
| 136584 | #define BIF_CFG_DEV2_RC1_IRQ_BRIDGE_CNTL__VGA_DEC_MASK 0x0010L |
|---|
| 136585 | #define BIF_CFG_DEV2_RC1_IRQ_BRIDGE_CNTL__MASTER_ABORT_MODE_MASK 0x0020L |
|---|
| 136586 | #define BIF_CFG_DEV2_RC1_IRQ_BRIDGE_CNTL__SECONDARY_BUS_RESET_MASK 0x0040L |
|---|
| 136587 | #define BIF_CFG_DEV2_RC1_IRQ_BRIDGE_CNTL__FAST_B2B_EN_MASK 0x0080L |
|---|
| 136588 | #define BIF_CFG_DEV2_RC1_IRQ_BRIDGE_CNTL__PRIMARY_DISCARD_TIMER_MASK 0x0100L |
|---|
| 136589 | #define BIF_CFG_DEV2_RC1_IRQ_BRIDGE_CNTL__SECONDARY_DISCARD_TIMER_MASK 0x0200L |
|---|
| 136590 | #define BIF_CFG_DEV2_RC1_IRQ_BRIDGE_CNTL__DISCARD_TIMER_STATUS_MASK 0x0400L |
|---|
| 136591 | #define BIF_CFG_DEV2_RC1_IRQ_BRIDGE_CNTL__DISCARD_TIMER_SERR_ENABLE_MASK 0x0800L |
|---|
| 136592 | //BIF_CFG_DEV2_RC1_EXT_BRIDGE_CNTL |
|---|
| 136593 | #define BIF_CFG_DEV2_RC1_EXT_BRIDGE_CNTL__IO_PORT_80_EN__SHIFT 0x0 |
|---|
| 136594 | #define BIF_CFG_DEV2_RC1_EXT_BRIDGE_CNTL__IO_PORT_80_EN_MASK 0x01L |
|---|
| 136595 | //BIF_CFG_DEV2_RC1_PMI_CAP_LIST |
|---|
| 136596 | #define BIF_CFG_DEV2_RC1_PMI_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 136597 | #define BIF_CFG_DEV2_RC1_PMI_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
|---|
| 136598 | #define BIF_CFG_DEV2_RC1_PMI_CAP_LIST__CAP_ID_MASK 0x00FFL |
|---|
| 136599 | #define BIF_CFG_DEV2_RC1_PMI_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
|---|
| 136600 | //BIF_CFG_DEV2_RC1_PMI_CAP |
|---|
| 136601 | #define BIF_CFG_DEV2_RC1_PMI_CAP__VERSION__SHIFT 0x0 |
|---|
| 136602 | #define BIF_CFG_DEV2_RC1_PMI_CAP__PME_CLOCK__SHIFT 0x3 |
|---|
| 136603 | #define BIF_CFG_DEV2_RC1_PMI_CAP__IMMEDIATE_READINESS_ON_RETURN_TO_D0__SHIFT 0x4 |
|---|
| 136604 | #define BIF_CFG_DEV2_RC1_PMI_CAP__DEV_SPECIFIC_INIT__SHIFT 0x5 |
|---|
| 136605 | #define BIF_CFG_DEV2_RC1_PMI_CAP__AUX_CURRENT__SHIFT 0x6 |
|---|
| 136606 | #define BIF_CFG_DEV2_RC1_PMI_CAP__D1_SUPPORT__SHIFT 0x9 |
|---|
| 136607 | #define BIF_CFG_DEV2_RC1_PMI_CAP__D2_SUPPORT__SHIFT 0xa |
|---|
| 136608 | #define BIF_CFG_DEV2_RC1_PMI_CAP__PME_SUPPORT__SHIFT 0xb |
|---|
| 136609 | #define BIF_CFG_DEV2_RC1_PMI_CAP__VERSION_MASK 0x0007L |
|---|
| 136610 | #define BIF_CFG_DEV2_RC1_PMI_CAP__PME_CLOCK_MASK 0x0008L |
|---|
| 136611 | #define BIF_CFG_DEV2_RC1_PMI_CAP__IMMEDIATE_READINESS_ON_RETURN_TO_D0_MASK 0x0010L |
|---|
| 136612 | #define BIF_CFG_DEV2_RC1_PMI_CAP__DEV_SPECIFIC_INIT_MASK 0x0020L |
|---|
| 136613 | #define BIF_CFG_DEV2_RC1_PMI_CAP__AUX_CURRENT_MASK 0x01C0L |
|---|
| 136614 | #define BIF_CFG_DEV2_RC1_PMI_CAP__D1_SUPPORT_MASK 0x0200L |
|---|
| 136615 | #define BIF_CFG_DEV2_RC1_PMI_CAP__D2_SUPPORT_MASK 0x0400L |
|---|
| 136616 | #define BIF_CFG_DEV2_RC1_PMI_CAP__PME_SUPPORT_MASK 0xF800L |
|---|
| 136617 | //BIF_CFG_DEV2_RC1_PMI_STATUS_CNTL |
|---|
| 136618 | #define BIF_CFG_DEV2_RC1_PMI_STATUS_CNTL__POWER_STATE__SHIFT 0x0 |
|---|
| 136619 | #define BIF_CFG_DEV2_RC1_PMI_STATUS_CNTL__NO_SOFT_RESET__SHIFT 0x3 |
|---|
| 136620 | #define BIF_CFG_DEV2_RC1_PMI_STATUS_CNTL__PME_EN__SHIFT 0x8 |
|---|
| 136621 | #define BIF_CFG_DEV2_RC1_PMI_STATUS_CNTL__DATA_SELECT__SHIFT 0x9 |
|---|
| 136622 | #define BIF_CFG_DEV2_RC1_PMI_STATUS_CNTL__DATA_SCALE__SHIFT 0xd |
|---|
| 136623 | #define BIF_CFG_DEV2_RC1_PMI_STATUS_CNTL__PME_STATUS__SHIFT 0xf |
|---|
| 136624 | #define BIF_CFG_DEV2_RC1_PMI_STATUS_CNTL__B2_B3_SUPPORT__SHIFT 0x16 |
|---|
| 136625 | #define BIF_CFG_DEV2_RC1_PMI_STATUS_CNTL__BUS_PWR_EN__SHIFT 0x17 |
|---|
| 136626 | #define BIF_CFG_DEV2_RC1_PMI_STATUS_CNTL__PMI_DATA__SHIFT 0x18 |
|---|
| 136627 | #define BIF_CFG_DEV2_RC1_PMI_STATUS_CNTL__POWER_STATE_MASK 0x00000003L |
|---|
| 136628 | #define BIF_CFG_DEV2_RC1_PMI_STATUS_CNTL__NO_SOFT_RESET_MASK 0x00000008L |
|---|
| 136629 | #define BIF_CFG_DEV2_RC1_PMI_STATUS_CNTL__PME_EN_MASK 0x00000100L |
|---|
| 136630 | #define BIF_CFG_DEV2_RC1_PMI_STATUS_CNTL__DATA_SELECT_MASK 0x00001E00L |
|---|
| 136631 | #define BIF_CFG_DEV2_RC1_PMI_STATUS_CNTL__DATA_SCALE_MASK 0x00006000L |
|---|
| 136632 | #define BIF_CFG_DEV2_RC1_PMI_STATUS_CNTL__PME_STATUS_MASK 0x00008000L |
|---|
| 136633 | #define BIF_CFG_DEV2_RC1_PMI_STATUS_CNTL__B2_B3_SUPPORT_MASK 0x00400000L |
|---|
| 136634 | #define BIF_CFG_DEV2_RC1_PMI_STATUS_CNTL__BUS_PWR_EN_MASK 0x00800000L |
|---|
| 136635 | #define BIF_CFG_DEV2_RC1_PMI_STATUS_CNTL__PMI_DATA_MASK 0xFF000000L |
|---|
| 136636 | //BIF_CFG_DEV2_RC1_PCIE_CAP_LIST |
|---|
| 136637 | #define BIF_CFG_DEV2_RC1_PCIE_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 136638 | #define BIF_CFG_DEV2_RC1_PCIE_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
|---|
| 136639 | #define BIF_CFG_DEV2_RC1_PCIE_CAP_LIST__CAP_ID_MASK 0x00FFL |
|---|
| 136640 | #define BIF_CFG_DEV2_RC1_PCIE_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
|---|
| 136641 | //BIF_CFG_DEV2_RC1_PCIE_CAP |
|---|
| 136642 | #define BIF_CFG_DEV2_RC1_PCIE_CAP__VERSION__SHIFT 0x0 |
|---|
| 136643 | #define BIF_CFG_DEV2_RC1_PCIE_CAP__DEVICE_TYPE__SHIFT 0x4 |
|---|
| 136644 | #define BIF_CFG_DEV2_RC1_PCIE_CAP__SLOT_IMPLEMENTED__SHIFT 0x8 |
|---|
| 136645 | #define BIF_CFG_DEV2_RC1_PCIE_CAP__INT_MESSAGE_NUM__SHIFT 0x9 |
|---|
| 136646 | #define BIF_CFG_DEV2_RC1_PCIE_CAP__VERSION_MASK 0x000FL |
|---|
| 136647 | #define BIF_CFG_DEV2_RC1_PCIE_CAP__DEVICE_TYPE_MASK 0x00F0L |
|---|
| 136648 | #define BIF_CFG_DEV2_RC1_PCIE_CAP__SLOT_IMPLEMENTED_MASK 0x0100L |
|---|
| 136649 | #define BIF_CFG_DEV2_RC1_PCIE_CAP__INT_MESSAGE_NUM_MASK 0x3E00L |
|---|
| 136650 | //BIF_CFG_DEV2_RC1_DEVICE_CAP |
|---|
| 136651 | #define BIF_CFG_DEV2_RC1_DEVICE_CAP__MAX_PAYLOAD_SUPPORT__SHIFT 0x0 |
|---|
| 136652 | #define BIF_CFG_DEV2_RC1_DEVICE_CAP__PHANTOM_FUNC__SHIFT 0x3 |
|---|
| 136653 | #define BIF_CFG_DEV2_RC1_DEVICE_CAP__EXTENDED_TAG__SHIFT 0x5 |
|---|
| 136654 | #define BIF_CFG_DEV2_RC1_DEVICE_CAP__L0S_ACCEPTABLE_LATENCY__SHIFT 0x6 |
|---|
| 136655 | #define BIF_CFG_DEV2_RC1_DEVICE_CAP__L1_ACCEPTABLE_LATENCY__SHIFT 0x9 |
|---|
| 136656 | #define BIF_CFG_DEV2_RC1_DEVICE_CAP__ROLE_BASED_ERR_REPORTING__SHIFT 0xf |
|---|
| 136657 | #define BIF_CFG_DEV2_RC1_DEVICE_CAP__FLR_CAPABLE__SHIFT 0x1c |
|---|
| 136658 | #define BIF_CFG_DEV2_RC1_DEVICE_CAP__MAX_PAYLOAD_SUPPORT_MASK 0x00000007L |
|---|
| 136659 | #define BIF_CFG_DEV2_RC1_DEVICE_CAP__PHANTOM_FUNC_MASK 0x00000018L |
|---|
| 136660 | #define BIF_CFG_DEV2_RC1_DEVICE_CAP__EXTENDED_TAG_MASK 0x00000020L |
|---|
| 136661 | #define BIF_CFG_DEV2_RC1_DEVICE_CAP__L0S_ACCEPTABLE_LATENCY_MASK 0x000001C0L |
|---|
| 136662 | #define BIF_CFG_DEV2_RC1_DEVICE_CAP__L1_ACCEPTABLE_LATENCY_MASK 0x00000E00L |
|---|
| 136663 | #define BIF_CFG_DEV2_RC1_DEVICE_CAP__ROLE_BASED_ERR_REPORTING_MASK 0x00008000L |
|---|
| 136664 | #define BIF_CFG_DEV2_RC1_DEVICE_CAP__FLR_CAPABLE_MASK 0x10000000L |
|---|
| 136665 | //BIF_CFG_DEV2_RC1_DEVICE_CNTL |
|---|
| 136666 | #define BIF_CFG_DEV2_RC1_DEVICE_CNTL__CORR_ERR_EN__SHIFT 0x0 |
|---|
| 136667 | #define BIF_CFG_DEV2_RC1_DEVICE_CNTL__NON_FATAL_ERR_EN__SHIFT 0x1 |
|---|
| 136668 | #define BIF_CFG_DEV2_RC1_DEVICE_CNTL__FATAL_ERR_EN__SHIFT 0x2 |
|---|
| 136669 | #define BIF_CFG_DEV2_RC1_DEVICE_CNTL__USR_REPORT_EN__SHIFT 0x3 |
|---|
| 136670 | #define BIF_CFG_DEV2_RC1_DEVICE_CNTL__RELAXED_ORD_EN__SHIFT 0x4 |
|---|
| 136671 | #define BIF_CFG_DEV2_RC1_DEVICE_CNTL__MAX_PAYLOAD_SIZE__SHIFT 0x5 |
|---|
| 136672 | #define BIF_CFG_DEV2_RC1_DEVICE_CNTL__EXTENDED_TAG_EN__SHIFT 0x8 |
|---|
| 136673 | #define BIF_CFG_DEV2_RC1_DEVICE_CNTL__PHANTOM_FUNC_EN__SHIFT 0x9 |
|---|
| 136674 | #define BIF_CFG_DEV2_RC1_DEVICE_CNTL__AUX_POWER_PM_EN__SHIFT 0xa |
|---|
| 136675 | #define BIF_CFG_DEV2_RC1_DEVICE_CNTL__NO_SNOOP_EN__SHIFT 0xb |
|---|
| 136676 | #define BIF_CFG_DEV2_RC1_DEVICE_CNTL__MAX_READ_REQUEST_SIZE__SHIFT 0xc |
|---|
| 136677 | #define BIF_CFG_DEV2_RC1_DEVICE_CNTL__BRIDGE_CFG_RETRY_EN__SHIFT 0xf |
|---|
| 136678 | #define BIF_CFG_DEV2_RC1_DEVICE_CNTL__CORR_ERR_EN_MASK 0x0001L |
|---|
| 136679 | #define BIF_CFG_DEV2_RC1_DEVICE_CNTL__NON_FATAL_ERR_EN_MASK 0x0002L |
|---|
| 136680 | #define BIF_CFG_DEV2_RC1_DEVICE_CNTL__FATAL_ERR_EN_MASK 0x0004L |
|---|
| 136681 | #define BIF_CFG_DEV2_RC1_DEVICE_CNTL__USR_REPORT_EN_MASK 0x0008L |
|---|
| 136682 | #define BIF_CFG_DEV2_RC1_DEVICE_CNTL__RELAXED_ORD_EN_MASK 0x0010L |
|---|
| 136683 | #define BIF_CFG_DEV2_RC1_DEVICE_CNTL__MAX_PAYLOAD_SIZE_MASK 0x00E0L |
|---|
| 136684 | #define BIF_CFG_DEV2_RC1_DEVICE_CNTL__EXTENDED_TAG_EN_MASK 0x0100L |
|---|
| 136685 | #define BIF_CFG_DEV2_RC1_DEVICE_CNTL__PHANTOM_FUNC_EN_MASK 0x0200L |
|---|
| 136686 | #define BIF_CFG_DEV2_RC1_DEVICE_CNTL__AUX_POWER_PM_EN_MASK 0x0400L |
|---|
| 136687 | #define BIF_CFG_DEV2_RC1_DEVICE_CNTL__NO_SNOOP_EN_MASK 0x0800L |
|---|
| 136688 | #define BIF_CFG_DEV2_RC1_DEVICE_CNTL__MAX_READ_REQUEST_SIZE_MASK 0x7000L |
|---|
| 136689 | #define BIF_CFG_DEV2_RC1_DEVICE_CNTL__BRIDGE_CFG_RETRY_EN_MASK 0x8000L |
|---|
| 136690 | //BIF_CFG_DEV2_RC1_DEVICE_STATUS |
|---|
| 136691 | #define BIF_CFG_DEV2_RC1_DEVICE_STATUS__CORR_ERR__SHIFT 0x0 |
|---|
| 136692 | #define BIF_CFG_DEV2_RC1_DEVICE_STATUS__NON_FATAL_ERR__SHIFT 0x1 |
|---|
| 136693 | #define BIF_CFG_DEV2_RC1_DEVICE_STATUS__FATAL_ERR__SHIFT 0x2 |
|---|
| 136694 | #define BIF_CFG_DEV2_RC1_DEVICE_STATUS__USR_DETECTED__SHIFT 0x3 |
|---|
| 136695 | #define BIF_CFG_DEV2_RC1_DEVICE_STATUS__AUX_PWR__SHIFT 0x4 |
|---|
| 136696 | #define BIF_CFG_DEV2_RC1_DEVICE_STATUS__TRANSACTIONS_PEND__SHIFT 0x5 |
|---|
| 136697 | #define BIF_CFG_DEV2_RC1_DEVICE_STATUS__EMER_POWER_REDUCTION_DETECTED__SHIFT 0x6 |
|---|
| 136698 | #define BIF_CFG_DEV2_RC1_DEVICE_STATUS__CORR_ERR_MASK 0x0001L |
|---|
| 136699 | #define BIF_CFG_DEV2_RC1_DEVICE_STATUS__NON_FATAL_ERR_MASK 0x0002L |
|---|
| 136700 | #define BIF_CFG_DEV2_RC1_DEVICE_STATUS__FATAL_ERR_MASK 0x0004L |
|---|
| 136701 | #define BIF_CFG_DEV2_RC1_DEVICE_STATUS__USR_DETECTED_MASK 0x0008L |
|---|
| 136702 | #define BIF_CFG_DEV2_RC1_DEVICE_STATUS__AUX_PWR_MASK 0x0010L |
|---|
| 136703 | #define BIF_CFG_DEV2_RC1_DEVICE_STATUS__TRANSACTIONS_PEND_MASK 0x0020L |
|---|
| 136704 | #define BIF_CFG_DEV2_RC1_DEVICE_STATUS__EMER_POWER_REDUCTION_DETECTED_MASK 0x0040L |
|---|
| 136705 | //BIF_CFG_DEV2_RC1_LINK_CAP |
|---|
| 136706 | #define BIF_CFG_DEV2_RC1_LINK_CAP__LINK_SPEED__SHIFT 0x0 |
|---|
| 136707 | #define BIF_CFG_DEV2_RC1_LINK_CAP__LINK_WIDTH__SHIFT 0x4 |
|---|
| 136708 | #define BIF_CFG_DEV2_RC1_LINK_CAP__PM_SUPPORT__SHIFT 0xa |
|---|
| 136709 | #define BIF_CFG_DEV2_RC1_LINK_CAP__L0S_EXIT_LATENCY__SHIFT 0xc |
|---|
| 136710 | #define BIF_CFG_DEV2_RC1_LINK_CAP__L1_EXIT_LATENCY__SHIFT 0xf |
|---|
| 136711 | #define BIF_CFG_DEV2_RC1_LINK_CAP__CLOCK_POWER_MANAGEMENT__SHIFT 0x12 |
|---|
| 136712 | #define BIF_CFG_DEV2_RC1_LINK_CAP__SURPRISE_DOWN_ERR_REPORTING__SHIFT 0x13 |
|---|
| 136713 | #define BIF_CFG_DEV2_RC1_LINK_CAP__DL_ACTIVE_REPORTING_CAPABLE__SHIFT 0x14 |
|---|
| 136714 | #define BIF_CFG_DEV2_RC1_LINK_CAP__LINK_BW_NOTIFICATION_CAP__SHIFT 0x15 |
|---|
| 136715 | #define BIF_CFG_DEV2_RC1_LINK_CAP__ASPM_OPTIONALITY_COMPLIANCE__SHIFT 0x16 |
|---|
| 136716 | #define BIF_CFG_DEV2_RC1_LINK_CAP__PORT_NUMBER__SHIFT 0x18 |
|---|
| 136717 | #define BIF_CFG_DEV2_RC1_LINK_CAP__LINK_SPEED_MASK 0x0000000FL |
|---|
| 136718 | #define BIF_CFG_DEV2_RC1_LINK_CAP__LINK_WIDTH_MASK 0x000003F0L |
|---|
| 136719 | #define BIF_CFG_DEV2_RC1_LINK_CAP__PM_SUPPORT_MASK 0x00000C00L |
|---|
| 136720 | #define BIF_CFG_DEV2_RC1_LINK_CAP__L0S_EXIT_LATENCY_MASK 0x00007000L |
|---|
| 136721 | #define BIF_CFG_DEV2_RC1_LINK_CAP__L1_EXIT_LATENCY_MASK 0x00038000L |
|---|
| 136722 | #define BIF_CFG_DEV2_RC1_LINK_CAP__CLOCK_POWER_MANAGEMENT_MASK 0x00040000L |
|---|
| 136723 | #define BIF_CFG_DEV2_RC1_LINK_CAP__SURPRISE_DOWN_ERR_REPORTING_MASK 0x00080000L |
|---|
| 136724 | #define BIF_CFG_DEV2_RC1_LINK_CAP__DL_ACTIVE_REPORTING_CAPABLE_MASK 0x00100000L |
|---|
| 136725 | #define BIF_CFG_DEV2_RC1_LINK_CAP__LINK_BW_NOTIFICATION_CAP_MASK 0x00200000L |
|---|
| 136726 | #define BIF_CFG_DEV2_RC1_LINK_CAP__ASPM_OPTIONALITY_COMPLIANCE_MASK 0x00400000L |
|---|
| 136727 | #define BIF_CFG_DEV2_RC1_LINK_CAP__PORT_NUMBER_MASK 0xFF000000L |
|---|
| 136728 | //BIF_CFG_DEV2_RC1_LINK_CNTL |
|---|
| 136729 | #define BIF_CFG_DEV2_RC1_LINK_CNTL__PM_CONTROL__SHIFT 0x0 |
|---|
| 136730 | #define BIF_CFG_DEV2_RC1_LINK_CNTL__PTM_PROP_DELAY_ADAPT_INTER_B__SHIFT 0x2 |
|---|
| 136731 | #define BIF_CFG_DEV2_RC1_LINK_CNTL__READ_CPL_BOUNDARY__SHIFT 0x3 |
|---|
| 136732 | #define BIF_CFG_DEV2_RC1_LINK_CNTL__LINK_DIS__SHIFT 0x4 |
|---|
| 136733 | #define BIF_CFG_DEV2_RC1_LINK_CNTL__RETRAIN_LINK__SHIFT 0x5 |
|---|
| 136734 | #define BIF_CFG_DEV2_RC1_LINK_CNTL__COMMON_CLOCK_CFG__SHIFT 0x6 |
|---|
| 136735 | #define BIF_CFG_DEV2_RC1_LINK_CNTL__EXTENDED_SYNC__SHIFT 0x7 |
|---|
| 136736 | #define BIF_CFG_DEV2_RC1_LINK_CNTL__CLOCK_POWER_MANAGEMENT_EN__SHIFT 0x8 |
|---|
| 136737 | #define BIF_CFG_DEV2_RC1_LINK_CNTL__HW_AUTONOMOUS_WIDTH_DISABLE__SHIFT 0x9 |
|---|
| 136738 | #define BIF_CFG_DEV2_RC1_LINK_CNTL__LINK_BW_MANAGEMENT_INT_EN__SHIFT 0xa |
|---|
| 136739 | #define BIF_CFG_DEV2_RC1_LINK_CNTL__LINK_AUTONOMOUS_BW_INT_EN__SHIFT 0xb |
|---|
| 136740 | #define BIF_CFG_DEV2_RC1_LINK_CNTL__DRS_SIGNALING_CONTROL__SHIFT 0xe |
|---|
| 136741 | #define BIF_CFG_DEV2_RC1_LINK_CNTL__PM_CONTROL_MASK 0x0003L |
|---|
| 136742 | #define BIF_CFG_DEV2_RC1_LINK_CNTL__PTM_PROP_DELAY_ADAPT_INTER_B_MASK 0x0004L |
|---|
| 136743 | #define BIF_CFG_DEV2_RC1_LINK_CNTL__READ_CPL_BOUNDARY_MASK 0x0008L |
|---|
| 136744 | #define BIF_CFG_DEV2_RC1_LINK_CNTL__LINK_DIS_MASK 0x0010L |
|---|
| 136745 | #define BIF_CFG_DEV2_RC1_LINK_CNTL__RETRAIN_LINK_MASK 0x0020L |
|---|
| 136746 | #define BIF_CFG_DEV2_RC1_LINK_CNTL__COMMON_CLOCK_CFG_MASK 0x0040L |
|---|
| 136747 | #define BIF_CFG_DEV2_RC1_LINK_CNTL__EXTENDED_SYNC_MASK 0x0080L |
|---|
| 136748 | #define BIF_CFG_DEV2_RC1_LINK_CNTL__CLOCK_POWER_MANAGEMENT_EN_MASK 0x0100L |
|---|
| 136749 | #define BIF_CFG_DEV2_RC1_LINK_CNTL__HW_AUTONOMOUS_WIDTH_DISABLE_MASK 0x0200L |
|---|
| 136750 | #define BIF_CFG_DEV2_RC1_LINK_CNTL__LINK_BW_MANAGEMENT_INT_EN_MASK 0x0400L |
|---|
| 136751 | #define BIF_CFG_DEV2_RC1_LINK_CNTL__LINK_AUTONOMOUS_BW_INT_EN_MASK 0x0800L |
|---|
| 136752 | #define BIF_CFG_DEV2_RC1_LINK_CNTL__DRS_SIGNALING_CONTROL_MASK 0xC000L |
|---|
| 136753 | //BIF_CFG_DEV2_RC1_LINK_STATUS |
|---|
| 136754 | #define BIF_CFG_DEV2_RC1_LINK_STATUS__CURRENT_LINK_SPEED__SHIFT 0x0 |
|---|
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| 136756 | #define BIF_CFG_DEV2_RC1_LINK_STATUS__LINK_TRAINING__SHIFT 0xb |
|---|
| 136757 | #define BIF_CFG_DEV2_RC1_LINK_STATUS__SLOT_CLOCK_CFG__SHIFT 0xc |
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|---|
| 136759 | #define BIF_CFG_DEV2_RC1_LINK_STATUS__LINK_BW_MANAGEMENT_STATUS__SHIFT 0xe |
|---|
| 136760 | #define BIF_CFG_DEV2_RC1_LINK_STATUS__LINK_AUTONOMOUS_BW_STATUS__SHIFT 0xf |
|---|
| 136761 | #define BIF_CFG_DEV2_RC1_LINK_STATUS__CURRENT_LINK_SPEED_MASK 0x000FL |
|---|
| 136762 | #define BIF_CFG_DEV2_RC1_LINK_STATUS__NEGOTIATED_LINK_WIDTH_MASK 0x03F0L |
|---|
| 136763 | #define BIF_CFG_DEV2_RC1_LINK_STATUS__LINK_TRAINING_MASK 0x0800L |
|---|
| 136764 | #define BIF_CFG_DEV2_RC1_LINK_STATUS__SLOT_CLOCK_CFG_MASK 0x1000L |
|---|
| 136765 | #define BIF_CFG_DEV2_RC1_LINK_STATUS__DL_ACTIVE_MASK 0x2000L |
|---|
| 136766 | #define BIF_CFG_DEV2_RC1_LINK_STATUS__LINK_BW_MANAGEMENT_STATUS_MASK 0x4000L |
|---|
| 136767 | #define BIF_CFG_DEV2_RC1_LINK_STATUS__LINK_AUTONOMOUS_BW_STATUS_MASK 0x8000L |
|---|
| 136768 | //BIF_CFG_DEV2_RC1_SLOT_CAP |
|---|
| 136769 | #define BIF_CFG_DEV2_RC1_SLOT_CAP__ATTN_BUTTON_PRESENT__SHIFT 0x0 |
|---|
| 136770 | #define BIF_CFG_DEV2_RC1_SLOT_CAP__PWR_CONTROLLER_PRESENT__SHIFT 0x1 |
|---|
| 136771 | #define BIF_CFG_DEV2_RC1_SLOT_CAP__MRL_SENSOR_PRESENT__SHIFT 0x2 |
|---|
| 136772 | #define BIF_CFG_DEV2_RC1_SLOT_CAP__ATTN_INDICATOR_PRESENT__SHIFT 0x3 |
|---|
| 136773 | #define BIF_CFG_DEV2_RC1_SLOT_CAP__PWR_INDICATOR_PRESENT__SHIFT 0x4 |
|---|
| 136774 | #define BIF_CFG_DEV2_RC1_SLOT_CAP__HOTPLUG_SURPRISE__SHIFT 0x5 |
|---|
| 136775 | #define BIF_CFG_DEV2_RC1_SLOT_CAP__HOTPLUG_CAPABLE__SHIFT 0x6 |
|---|
| 136776 | #define BIF_CFG_DEV2_RC1_SLOT_CAP__SLOT_PWR_LIMIT_VALUE__SHIFT 0x7 |
|---|
| 136777 | #define BIF_CFG_DEV2_RC1_SLOT_CAP__SLOT_PWR_LIMIT_SCALE__SHIFT 0xf |
|---|
| 136778 | #define BIF_CFG_DEV2_RC1_SLOT_CAP__ELECTROMECH_INTERLOCK_PRESENT__SHIFT 0x11 |
|---|
| 136779 | #define BIF_CFG_DEV2_RC1_SLOT_CAP__NO_COMMAND_COMPLETED_SUPPORTED__SHIFT 0x12 |
|---|
| 136780 | #define BIF_CFG_DEV2_RC1_SLOT_CAP__PHYSICAL_SLOT_NUM__SHIFT 0x13 |
|---|
| 136781 | #define BIF_CFG_DEV2_RC1_SLOT_CAP__ATTN_BUTTON_PRESENT_MASK 0x00000001L |
|---|
| 136782 | #define BIF_CFG_DEV2_RC1_SLOT_CAP__PWR_CONTROLLER_PRESENT_MASK 0x00000002L |
|---|
| 136783 | #define BIF_CFG_DEV2_RC1_SLOT_CAP__MRL_SENSOR_PRESENT_MASK 0x00000004L |
|---|
| 136784 | #define BIF_CFG_DEV2_RC1_SLOT_CAP__ATTN_INDICATOR_PRESENT_MASK 0x00000008L |
|---|
| 136785 | #define BIF_CFG_DEV2_RC1_SLOT_CAP__PWR_INDICATOR_PRESENT_MASK 0x00000010L |
|---|
| 136786 | #define BIF_CFG_DEV2_RC1_SLOT_CAP__HOTPLUG_SURPRISE_MASK 0x00000020L |
|---|
| 136787 | #define BIF_CFG_DEV2_RC1_SLOT_CAP__HOTPLUG_CAPABLE_MASK 0x00000040L |
|---|
| 136788 | #define BIF_CFG_DEV2_RC1_SLOT_CAP__SLOT_PWR_LIMIT_VALUE_MASK 0x00007F80L |
|---|
| 136789 | #define BIF_CFG_DEV2_RC1_SLOT_CAP__SLOT_PWR_LIMIT_SCALE_MASK 0x00018000L |
|---|
| 136790 | #define BIF_CFG_DEV2_RC1_SLOT_CAP__ELECTROMECH_INTERLOCK_PRESENT_MASK 0x00020000L |
|---|
| 136791 | #define BIF_CFG_DEV2_RC1_SLOT_CAP__NO_COMMAND_COMPLETED_SUPPORTED_MASK 0x00040000L |
|---|
| 136792 | #define BIF_CFG_DEV2_RC1_SLOT_CAP__PHYSICAL_SLOT_NUM_MASK 0xFFF80000L |
|---|
| 136793 | //BIF_CFG_DEV2_RC1_SLOT_CNTL |
|---|
| 136794 | #define BIF_CFG_DEV2_RC1_SLOT_CNTL__ATTN_BUTTON_PRESSED_EN__SHIFT 0x0 |
|---|
| 136795 | #define BIF_CFG_DEV2_RC1_SLOT_CNTL__PWR_FAULT_DETECTED_EN__SHIFT 0x1 |
|---|
| 136796 | #define BIF_CFG_DEV2_RC1_SLOT_CNTL__MRL_SENSOR_CHANGED_EN__SHIFT 0x2 |
|---|
| 136797 | #define BIF_CFG_DEV2_RC1_SLOT_CNTL__PRESENCE_DETECT_CHANGED_EN__SHIFT 0x3 |
|---|
| 136798 | #define BIF_CFG_DEV2_RC1_SLOT_CNTL__COMMAND_COMPLETED_INTR_EN__SHIFT 0x4 |
|---|
| 136799 | #define BIF_CFG_DEV2_RC1_SLOT_CNTL__HOTPLUG_INTR_EN__SHIFT 0x5 |
|---|
| 136800 | #define BIF_CFG_DEV2_RC1_SLOT_CNTL__ATTN_INDICATOR_CNTL__SHIFT 0x6 |
|---|
| 136801 | #define BIF_CFG_DEV2_RC1_SLOT_CNTL__PWR_INDICATOR_CNTL__SHIFT 0x8 |
|---|
| 136802 | #define BIF_CFG_DEV2_RC1_SLOT_CNTL__PWR_CONTROLLER_CNTL__SHIFT 0xa |
|---|
| 136803 | #define BIF_CFG_DEV2_RC1_SLOT_CNTL__ELECTROMECH_INTERLOCK_CNTL__SHIFT 0xb |
|---|
| 136804 | #define BIF_CFG_DEV2_RC1_SLOT_CNTL__DL_STATE_CHANGED_EN__SHIFT 0xc |
|---|
| 136805 | #define BIF_CFG_DEV2_RC1_SLOT_CNTL__AUTO_SLOT_PWR_LIMIT_DISABLE__SHIFT 0xd |
|---|
| 136806 | #define BIF_CFG_DEV2_RC1_SLOT_CNTL__ATTN_BUTTON_PRESSED_EN_MASK 0x0001L |
|---|
| 136807 | #define BIF_CFG_DEV2_RC1_SLOT_CNTL__PWR_FAULT_DETECTED_EN_MASK 0x0002L |
|---|
| 136808 | #define BIF_CFG_DEV2_RC1_SLOT_CNTL__MRL_SENSOR_CHANGED_EN_MASK 0x0004L |
|---|
| 136809 | #define BIF_CFG_DEV2_RC1_SLOT_CNTL__PRESENCE_DETECT_CHANGED_EN_MASK 0x0008L |
|---|
| 136810 | #define BIF_CFG_DEV2_RC1_SLOT_CNTL__COMMAND_COMPLETED_INTR_EN_MASK 0x0010L |
|---|
| 136811 | #define BIF_CFG_DEV2_RC1_SLOT_CNTL__HOTPLUG_INTR_EN_MASK 0x0020L |
|---|
| 136812 | #define BIF_CFG_DEV2_RC1_SLOT_CNTL__ATTN_INDICATOR_CNTL_MASK 0x00C0L |
|---|
| 136813 | #define BIF_CFG_DEV2_RC1_SLOT_CNTL__PWR_INDICATOR_CNTL_MASK 0x0300L |
|---|
| 136814 | #define BIF_CFG_DEV2_RC1_SLOT_CNTL__PWR_CONTROLLER_CNTL_MASK 0x0400L |
|---|
| 136815 | #define BIF_CFG_DEV2_RC1_SLOT_CNTL__ELECTROMECH_INTERLOCK_CNTL_MASK 0x0800L |
|---|
| 136816 | #define BIF_CFG_DEV2_RC1_SLOT_CNTL__DL_STATE_CHANGED_EN_MASK 0x1000L |
|---|
| 136817 | #define BIF_CFG_DEV2_RC1_SLOT_CNTL__AUTO_SLOT_PWR_LIMIT_DISABLE_MASK 0x2000L |
|---|
| 136818 | //BIF_CFG_DEV2_RC1_SLOT_STATUS |
|---|
| 136819 | #define BIF_CFG_DEV2_RC1_SLOT_STATUS__ATTN_BUTTON_PRESSED__SHIFT 0x0 |
|---|
| 136820 | #define BIF_CFG_DEV2_RC1_SLOT_STATUS__PWR_FAULT_DETECTED__SHIFT 0x1 |
|---|
| 136821 | #define BIF_CFG_DEV2_RC1_SLOT_STATUS__MRL_SENSOR_CHANGED__SHIFT 0x2 |
|---|
| 136822 | #define BIF_CFG_DEV2_RC1_SLOT_STATUS__PRESENCE_DETECT_CHANGED__SHIFT 0x3 |
|---|
| 136823 | #define BIF_CFG_DEV2_RC1_SLOT_STATUS__COMMAND_COMPLETED__SHIFT 0x4 |
|---|
| 136824 | #define BIF_CFG_DEV2_RC1_SLOT_STATUS__MRL_SENSOR_STATE__SHIFT 0x5 |
|---|
| 136825 | #define BIF_CFG_DEV2_RC1_SLOT_STATUS__PRESENCE_DETECT_STATE__SHIFT 0x6 |
|---|
| 136826 | #define BIF_CFG_DEV2_RC1_SLOT_STATUS__ELECTROMECH_INTERLOCK_STATUS__SHIFT 0x7 |
|---|
| 136827 | #define BIF_CFG_DEV2_RC1_SLOT_STATUS__DL_STATE_CHANGED__SHIFT 0x8 |
|---|
| 136828 | #define BIF_CFG_DEV2_RC1_SLOT_STATUS__ATTN_BUTTON_PRESSED_MASK 0x0001L |
|---|
| 136829 | #define BIF_CFG_DEV2_RC1_SLOT_STATUS__PWR_FAULT_DETECTED_MASK 0x0002L |
|---|
| 136830 | #define BIF_CFG_DEV2_RC1_SLOT_STATUS__MRL_SENSOR_CHANGED_MASK 0x0004L |
|---|
| 136831 | #define BIF_CFG_DEV2_RC1_SLOT_STATUS__PRESENCE_DETECT_CHANGED_MASK 0x0008L |
|---|
| 136832 | #define BIF_CFG_DEV2_RC1_SLOT_STATUS__COMMAND_COMPLETED_MASK 0x0010L |
|---|
| 136833 | #define BIF_CFG_DEV2_RC1_SLOT_STATUS__MRL_SENSOR_STATE_MASK 0x0020L |
|---|
| 136834 | #define BIF_CFG_DEV2_RC1_SLOT_STATUS__PRESENCE_DETECT_STATE_MASK 0x0040L |
|---|
| 136835 | #define BIF_CFG_DEV2_RC1_SLOT_STATUS__ELECTROMECH_INTERLOCK_STATUS_MASK 0x0080L |
|---|
| 136836 | #define BIF_CFG_DEV2_RC1_SLOT_STATUS__DL_STATE_CHANGED_MASK 0x0100L |
|---|
| 136837 | //BIF_CFG_DEV2_RC1_ROOT_CNTL |
|---|
| 136838 | #define BIF_CFG_DEV2_RC1_ROOT_CNTL__SERR_ON_CORR_ERR_EN__SHIFT 0x0 |
|---|
| 136839 | #define BIF_CFG_DEV2_RC1_ROOT_CNTL__SERR_ON_NONFATAL_ERR_EN__SHIFT 0x1 |
|---|
| 136840 | #define BIF_CFG_DEV2_RC1_ROOT_CNTL__SERR_ON_FATAL_ERR_EN__SHIFT 0x2 |
|---|
| 136841 | #define BIF_CFG_DEV2_RC1_ROOT_CNTL__PM_INTERRUPT_EN__SHIFT 0x3 |
|---|
| 136842 | #define BIF_CFG_DEV2_RC1_ROOT_CNTL__CRS_SOFTWARE_VISIBILITY_EN__SHIFT 0x4 |
|---|
| 136843 | #define BIF_CFG_DEV2_RC1_ROOT_CNTL__SERR_ON_CORR_ERR_EN_MASK 0x0001L |
|---|
| 136844 | #define BIF_CFG_DEV2_RC1_ROOT_CNTL__SERR_ON_NONFATAL_ERR_EN_MASK 0x0002L |
|---|
| 136845 | #define BIF_CFG_DEV2_RC1_ROOT_CNTL__SERR_ON_FATAL_ERR_EN_MASK 0x0004L |
|---|
| 136846 | #define BIF_CFG_DEV2_RC1_ROOT_CNTL__PM_INTERRUPT_EN_MASK 0x0008L |
|---|
| 136847 | #define BIF_CFG_DEV2_RC1_ROOT_CNTL__CRS_SOFTWARE_VISIBILITY_EN_MASK 0x0010L |
|---|
| 136848 | //BIF_CFG_DEV2_RC1_ROOT_CAP |
|---|
| 136849 | #define BIF_CFG_DEV2_RC1_ROOT_CAP__CRS_SOFTWARE_VISIBILITY__SHIFT 0x0 |
|---|
| 136850 | #define BIF_CFG_DEV2_RC1_ROOT_CAP__CRS_SOFTWARE_VISIBILITY_MASK 0x0001L |
|---|
| 136851 | //BIF_CFG_DEV2_RC1_ROOT_STATUS |
|---|
| 136852 | #define BIF_CFG_DEV2_RC1_ROOT_STATUS__PME_REQUESTOR_ID__SHIFT 0x0 |
|---|
| 136853 | #define BIF_CFG_DEV2_RC1_ROOT_STATUS__PME_STATUS__SHIFT 0x10 |
|---|
| 136854 | #define BIF_CFG_DEV2_RC1_ROOT_STATUS__PME_PENDING__SHIFT 0x11 |
|---|
| 136855 | #define BIF_CFG_DEV2_RC1_ROOT_STATUS__PME_REQUESTOR_ID_MASK 0x0000FFFFL |
|---|
| 136856 | #define BIF_CFG_DEV2_RC1_ROOT_STATUS__PME_STATUS_MASK 0x00010000L |
|---|
| 136857 | #define BIF_CFG_DEV2_RC1_ROOT_STATUS__PME_PENDING_MASK 0x00020000L |
|---|
| 136858 | //BIF_CFG_DEV2_RC1_DEVICE_CAP2 |
|---|
| 136859 | #define BIF_CFG_DEV2_RC1_DEVICE_CAP2__CPL_TIMEOUT_RANGE_SUPPORTED__SHIFT 0x0 |
|---|
| 136860 | #define BIF_CFG_DEV2_RC1_DEVICE_CAP2__CPL_TIMEOUT_DIS_SUPPORTED__SHIFT 0x4 |
|---|
| 136861 | #define BIF_CFG_DEV2_RC1_DEVICE_CAP2__ARI_FORWARDING_SUPPORTED__SHIFT 0x5 |
|---|
| 136862 | #define BIF_CFG_DEV2_RC1_DEVICE_CAP2__ATOMICOP_ROUTING_SUPPORTED__SHIFT 0x6 |
|---|
| 136863 | #define BIF_CFG_DEV2_RC1_DEVICE_CAP2__ATOMICOP_32CMPLT_SUPPORTED__SHIFT 0x7 |
|---|
| 136864 | #define BIF_CFG_DEV2_RC1_DEVICE_CAP2__ATOMICOP_64CMPLT_SUPPORTED__SHIFT 0x8 |
|---|
| 136865 | #define BIF_CFG_DEV2_RC1_DEVICE_CAP2__CAS128_CMPLT_SUPPORTED__SHIFT 0x9 |
|---|
| 136866 | #define BIF_CFG_DEV2_RC1_DEVICE_CAP2__NO_RO_ENABLED_P2P_PASSING__SHIFT 0xa |
|---|
| 136867 | #define BIF_CFG_DEV2_RC1_DEVICE_CAP2__LTR_SUPPORTED__SHIFT 0xb |
|---|
| 136868 | #define BIF_CFG_DEV2_RC1_DEVICE_CAP2__TPH_CPLR_SUPPORTED__SHIFT 0xc |
|---|
| 136869 | #define BIF_CFG_DEV2_RC1_DEVICE_CAP2__LN_SYSTEM_CLS__SHIFT 0xe |
|---|
| 136870 | #define BIF_CFG_DEV2_RC1_DEVICE_CAP2__TEN_BIT_TAG_COMPLETER_SUPPORTED__SHIFT 0x10 |
|---|
| 136871 | #define BIF_CFG_DEV2_RC1_DEVICE_CAP2__TEN_BIT_TAG_REQUESTER_SUPPORTED__SHIFT 0x11 |
|---|
| 136872 | #define BIF_CFG_DEV2_RC1_DEVICE_CAP2__OBFF_SUPPORTED__SHIFT 0x12 |
|---|
| 136873 | #define BIF_CFG_DEV2_RC1_DEVICE_CAP2__EXTENDED_FMT_FIELD_SUPPORTED__SHIFT 0x14 |
|---|
| 136874 | #define BIF_CFG_DEV2_RC1_DEVICE_CAP2__END_END_TLP_PREFIX_SUPPORTED__SHIFT 0x15 |
|---|
| 136875 | #define BIF_CFG_DEV2_RC1_DEVICE_CAP2__MAX_END_END_TLP_PREFIXES__SHIFT 0x16 |
|---|
| 136876 | #define BIF_CFG_DEV2_RC1_DEVICE_CAP2__EMER_POWER_REDUCTION_SUPPORTED__SHIFT 0x18 |
|---|
| 136877 | #define BIF_CFG_DEV2_RC1_DEVICE_CAP2__EMER_POWER_REDUCTION_INIT_REQ__SHIFT 0x1a |
|---|
| 136878 | #define BIF_CFG_DEV2_RC1_DEVICE_CAP2__FRS_SUPPORTED__SHIFT 0x1f |
|---|
| 136879 | #define BIF_CFG_DEV2_RC1_DEVICE_CAP2__CPL_TIMEOUT_RANGE_SUPPORTED_MASK 0x0000000FL |
|---|
| 136880 | #define BIF_CFG_DEV2_RC1_DEVICE_CAP2__CPL_TIMEOUT_DIS_SUPPORTED_MASK 0x00000010L |
|---|
| 136881 | #define BIF_CFG_DEV2_RC1_DEVICE_CAP2__ARI_FORWARDING_SUPPORTED_MASK 0x00000020L |
|---|
| 136882 | #define BIF_CFG_DEV2_RC1_DEVICE_CAP2__ATOMICOP_ROUTING_SUPPORTED_MASK 0x00000040L |
|---|
| 136883 | #define BIF_CFG_DEV2_RC1_DEVICE_CAP2__ATOMICOP_32CMPLT_SUPPORTED_MASK 0x00000080L |
|---|
| 136884 | #define BIF_CFG_DEV2_RC1_DEVICE_CAP2__ATOMICOP_64CMPLT_SUPPORTED_MASK 0x00000100L |
|---|
| 136885 | #define BIF_CFG_DEV2_RC1_DEVICE_CAP2__CAS128_CMPLT_SUPPORTED_MASK 0x00000200L |
|---|
| 136886 | #define BIF_CFG_DEV2_RC1_DEVICE_CAP2__NO_RO_ENABLED_P2P_PASSING_MASK 0x00000400L |
|---|
| 136887 | #define BIF_CFG_DEV2_RC1_DEVICE_CAP2__LTR_SUPPORTED_MASK 0x00000800L |
|---|
| 136888 | #define BIF_CFG_DEV2_RC1_DEVICE_CAP2__TPH_CPLR_SUPPORTED_MASK 0x00003000L |
|---|
| 136889 | #define BIF_CFG_DEV2_RC1_DEVICE_CAP2__LN_SYSTEM_CLS_MASK 0x0000C000L |
|---|
| 136890 | #define BIF_CFG_DEV2_RC1_DEVICE_CAP2__TEN_BIT_TAG_COMPLETER_SUPPORTED_MASK 0x00010000L |
|---|
| 136891 | #define BIF_CFG_DEV2_RC1_DEVICE_CAP2__TEN_BIT_TAG_REQUESTER_SUPPORTED_MASK 0x00020000L |
|---|
| 136892 | #define BIF_CFG_DEV2_RC1_DEVICE_CAP2__OBFF_SUPPORTED_MASK 0x000C0000L |
|---|
| 136893 | #define BIF_CFG_DEV2_RC1_DEVICE_CAP2__EXTENDED_FMT_FIELD_SUPPORTED_MASK 0x00100000L |
|---|
| 136894 | #define BIF_CFG_DEV2_RC1_DEVICE_CAP2__END_END_TLP_PREFIX_SUPPORTED_MASK 0x00200000L |
|---|
| 136895 | #define BIF_CFG_DEV2_RC1_DEVICE_CAP2__MAX_END_END_TLP_PREFIXES_MASK 0x00C00000L |
|---|
| 136896 | #define BIF_CFG_DEV2_RC1_DEVICE_CAP2__EMER_POWER_REDUCTION_SUPPORTED_MASK 0x03000000L |
|---|
| 136897 | #define BIF_CFG_DEV2_RC1_DEVICE_CAP2__EMER_POWER_REDUCTION_INIT_REQ_MASK 0x04000000L |
|---|
| 136898 | #define BIF_CFG_DEV2_RC1_DEVICE_CAP2__FRS_SUPPORTED_MASK 0x80000000L |
|---|
| 136899 | //BIF_CFG_DEV2_RC1_DEVICE_CNTL2 |
|---|
| 136900 | #define BIF_CFG_DEV2_RC1_DEVICE_CNTL2__CPL_TIMEOUT_VALUE__SHIFT 0x0 |
|---|
| 136901 | #define BIF_CFG_DEV2_RC1_DEVICE_CNTL2__CPL_TIMEOUT_DIS__SHIFT 0x4 |
|---|
| 136902 | #define BIF_CFG_DEV2_RC1_DEVICE_CNTL2__ARI_FORWARDING_EN__SHIFT 0x5 |
|---|
| 136903 | #define BIF_CFG_DEV2_RC1_DEVICE_CNTL2__ATOMICOP_REQUEST_EN__SHIFT 0x6 |
|---|
| 136904 | #define BIF_CFG_DEV2_RC1_DEVICE_CNTL2__ATOMICOP_EGRESS_BLOCKING__SHIFT 0x7 |
|---|
| 136905 | #define BIF_CFG_DEV2_RC1_DEVICE_CNTL2__IDO_REQUEST_ENABLE__SHIFT 0x8 |
|---|
| 136906 | #define BIF_CFG_DEV2_RC1_DEVICE_CNTL2__IDO_COMPLETION_ENABLE__SHIFT 0x9 |
|---|
| 136907 | #define BIF_CFG_DEV2_RC1_DEVICE_CNTL2__LTR_EN__SHIFT 0xa |
|---|
| 136908 | #define BIF_CFG_DEV2_RC1_DEVICE_CNTL2__EMER_POWER_REDUCTION_REQUEST__SHIFT 0xb |
|---|
| 136909 | #define BIF_CFG_DEV2_RC1_DEVICE_CNTL2__TEN_BIT_TAG_REQUESTER_ENABLE__SHIFT 0xc |
|---|
| 136910 | #define BIF_CFG_DEV2_RC1_DEVICE_CNTL2__OBFF_EN__SHIFT 0xd |
|---|
| 136911 | #define BIF_CFG_DEV2_RC1_DEVICE_CNTL2__END_END_TLP_PREFIX_BLOCKING__SHIFT 0xf |
|---|
| 136912 | #define BIF_CFG_DEV2_RC1_DEVICE_CNTL2__CPL_TIMEOUT_VALUE_MASK 0x000FL |
|---|
| 136913 | #define BIF_CFG_DEV2_RC1_DEVICE_CNTL2__CPL_TIMEOUT_DIS_MASK 0x0010L |
|---|
| 136914 | #define BIF_CFG_DEV2_RC1_DEVICE_CNTL2__ARI_FORWARDING_EN_MASK 0x0020L |
|---|
| 136915 | #define BIF_CFG_DEV2_RC1_DEVICE_CNTL2__ATOMICOP_REQUEST_EN_MASK 0x0040L |
|---|
| 136916 | #define BIF_CFG_DEV2_RC1_DEVICE_CNTL2__ATOMICOP_EGRESS_BLOCKING_MASK 0x0080L |
|---|
| 136917 | #define BIF_CFG_DEV2_RC1_DEVICE_CNTL2__IDO_REQUEST_ENABLE_MASK 0x0100L |
|---|
| 136918 | #define BIF_CFG_DEV2_RC1_DEVICE_CNTL2__IDO_COMPLETION_ENABLE_MASK 0x0200L |
|---|
| 136919 | #define BIF_CFG_DEV2_RC1_DEVICE_CNTL2__LTR_EN_MASK 0x0400L |
|---|
| 136920 | #define BIF_CFG_DEV2_RC1_DEVICE_CNTL2__EMER_POWER_REDUCTION_REQUEST_MASK 0x0800L |
|---|
| 136921 | #define BIF_CFG_DEV2_RC1_DEVICE_CNTL2__TEN_BIT_TAG_REQUESTER_ENABLE_MASK 0x1000L |
|---|
| 136922 | #define BIF_CFG_DEV2_RC1_DEVICE_CNTL2__OBFF_EN_MASK 0x6000L |
|---|
| 136923 | #define BIF_CFG_DEV2_RC1_DEVICE_CNTL2__END_END_TLP_PREFIX_BLOCKING_MASK 0x8000L |
|---|
| 136924 | //BIF_CFG_DEV2_RC1_DEVICE_STATUS2 |
|---|
| 136925 | #define BIF_CFG_DEV2_RC1_DEVICE_STATUS2__RESERVED__SHIFT 0x0 |
|---|
| 136926 | #define BIF_CFG_DEV2_RC1_DEVICE_STATUS2__RESERVED_MASK 0xFFFFL |
|---|
| 136927 | //BIF_CFG_DEV2_RC1_LINK_CAP2 |
|---|
| 136928 | #define BIF_CFG_DEV2_RC1_LINK_CAP2__SUPPORTED_LINK_SPEED__SHIFT 0x1 |
|---|
| 136929 | #define BIF_CFG_DEV2_RC1_LINK_CAP2__CROSSLINK_SUPPORTED__SHIFT 0x8 |
|---|
| 136930 | #define BIF_CFG_DEV2_RC1_LINK_CAP2__LOWER_SKP_OS_GEN_SUPPORT__SHIFT 0x9 |
|---|
| 136931 | #define BIF_CFG_DEV2_RC1_LINK_CAP2__LOWER_SKP_OS_RCV_SUPPORT__SHIFT 0x10 |
|---|
| 136932 | #define BIF_CFG_DEV2_RC1_LINK_CAP2__RTM1_PRESENCE_DET_SUPPORT__SHIFT 0x17 |
|---|
| 136933 | #define BIF_CFG_DEV2_RC1_LINK_CAP2__RTM2_PRESENCE_DET_SUPPORT__SHIFT 0x18 |
|---|
| 136934 | #define BIF_CFG_DEV2_RC1_LINK_CAP2__DRS_SUPPORTED__SHIFT 0x1f |
|---|
| 136935 | #define BIF_CFG_DEV2_RC1_LINK_CAP2__SUPPORTED_LINK_SPEED_MASK 0x000000FEL |
|---|
| 136936 | #define BIF_CFG_DEV2_RC1_LINK_CAP2__CROSSLINK_SUPPORTED_MASK 0x00000100L |
|---|
| 136937 | #define BIF_CFG_DEV2_RC1_LINK_CAP2__LOWER_SKP_OS_GEN_SUPPORT_MASK 0x0000FE00L |
|---|
| 136938 | #define BIF_CFG_DEV2_RC1_LINK_CAP2__LOWER_SKP_OS_RCV_SUPPORT_MASK 0x007F0000L |
|---|
| 136939 | #define BIF_CFG_DEV2_RC1_LINK_CAP2__RTM1_PRESENCE_DET_SUPPORT_MASK 0x00800000L |
|---|
| 136940 | #define BIF_CFG_DEV2_RC1_LINK_CAP2__RTM2_PRESENCE_DET_SUPPORT_MASK 0x01000000L |
|---|
| 136941 | #define BIF_CFG_DEV2_RC1_LINK_CAP2__DRS_SUPPORTED_MASK 0x80000000L |
|---|
| 136942 | //BIF_CFG_DEV2_RC1_LINK_CNTL2 |
|---|
| 136943 | #define BIF_CFG_DEV2_RC1_LINK_CNTL2__TARGET_LINK_SPEED__SHIFT 0x0 |
|---|
| 136944 | #define BIF_CFG_DEV2_RC1_LINK_CNTL2__ENTER_COMPLIANCE__SHIFT 0x4 |
|---|
| 136945 | #define BIF_CFG_DEV2_RC1_LINK_CNTL2__HW_AUTONOMOUS_SPEED_DISABLE__SHIFT 0x5 |
|---|
| 136946 | #define BIF_CFG_DEV2_RC1_LINK_CNTL2__SELECTABLE_DEEMPHASIS__SHIFT 0x6 |
|---|
| 136947 | #define BIF_CFG_DEV2_RC1_LINK_CNTL2__XMIT_MARGIN__SHIFT 0x7 |
|---|
| 136948 | #define BIF_CFG_DEV2_RC1_LINK_CNTL2__ENTER_MOD_COMPLIANCE__SHIFT 0xa |
|---|
| 136949 | #define BIF_CFG_DEV2_RC1_LINK_CNTL2__COMPLIANCE_SOS__SHIFT 0xb |
|---|
| 136950 | #define BIF_CFG_DEV2_RC1_LINK_CNTL2__COMPLIANCE_DEEMPHASIS__SHIFT 0xc |
|---|
| 136951 | #define BIF_CFG_DEV2_RC1_LINK_CNTL2__TARGET_LINK_SPEED_MASK 0x000FL |
|---|
| 136952 | #define BIF_CFG_DEV2_RC1_LINK_CNTL2__ENTER_COMPLIANCE_MASK 0x0010L |
|---|
| 136953 | #define BIF_CFG_DEV2_RC1_LINK_CNTL2__HW_AUTONOMOUS_SPEED_DISABLE_MASK 0x0020L |
|---|
| 136954 | #define BIF_CFG_DEV2_RC1_LINK_CNTL2__SELECTABLE_DEEMPHASIS_MASK 0x0040L |
|---|
| 136955 | #define BIF_CFG_DEV2_RC1_LINK_CNTL2__XMIT_MARGIN_MASK 0x0380L |
|---|
| 136956 | #define BIF_CFG_DEV2_RC1_LINK_CNTL2__ENTER_MOD_COMPLIANCE_MASK 0x0400L |
|---|
| 136957 | #define BIF_CFG_DEV2_RC1_LINK_CNTL2__COMPLIANCE_SOS_MASK 0x0800L |
|---|
| 136958 | #define BIF_CFG_DEV2_RC1_LINK_CNTL2__COMPLIANCE_DEEMPHASIS_MASK 0xF000L |
|---|
| 136959 | //BIF_CFG_DEV2_RC1_LINK_STATUS2 |
|---|
| 136960 | #define BIF_CFG_DEV2_RC1_LINK_STATUS2__CUR_DEEMPHASIS_LEVEL__SHIFT 0x0 |
|---|
| 136961 | #define BIF_CFG_DEV2_RC1_LINK_STATUS2__EQUALIZATION_COMPLETE_8GT__SHIFT 0x1 |
|---|
| 136962 | #define BIF_CFG_DEV2_RC1_LINK_STATUS2__EQUALIZATION_PHASE1_SUCCESS_8GT__SHIFT 0x2 |
|---|
| 136963 | #define BIF_CFG_DEV2_RC1_LINK_STATUS2__EQUALIZATION_PHASE2_SUCCESS_8GT__SHIFT 0x3 |
|---|
| 136964 | #define BIF_CFG_DEV2_RC1_LINK_STATUS2__EQUALIZATION_PHASE3_SUCCESS_8GT__SHIFT 0x4 |
|---|
| 136965 | #define BIF_CFG_DEV2_RC1_LINK_STATUS2__LINK_EQUALIZATION_REQUEST_8GT__SHIFT 0x5 |
|---|
| 136966 | #define BIF_CFG_DEV2_RC1_LINK_STATUS2__RTM1_PRESENCE_DET__SHIFT 0x6 |
|---|
| 136967 | #define BIF_CFG_DEV2_RC1_LINK_STATUS2__RTM2_PRESENCE_DET__SHIFT 0x7 |
|---|
| 136968 | #define BIF_CFG_DEV2_RC1_LINK_STATUS2__CROSSLINK_RESOLUTION__SHIFT 0x8 |
|---|
| 136969 | #define BIF_CFG_DEV2_RC1_LINK_STATUS2__DOWNSTREAM_COMPONENT_PRESENCE__SHIFT 0xc |
|---|
| 136970 | #define BIF_CFG_DEV2_RC1_LINK_STATUS2__DRS_MESSAGE_RECEIVED__SHIFT 0xf |
|---|
| 136971 | #define BIF_CFG_DEV2_RC1_LINK_STATUS2__CUR_DEEMPHASIS_LEVEL_MASK 0x0001L |
|---|
| 136972 | #define BIF_CFG_DEV2_RC1_LINK_STATUS2__EQUALIZATION_COMPLETE_8GT_MASK 0x0002L |
|---|
| 136973 | #define BIF_CFG_DEV2_RC1_LINK_STATUS2__EQUALIZATION_PHASE1_SUCCESS_8GT_MASK 0x0004L |
|---|
| 136974 | #define BIF_CFG_DEV2_RC1_LINK_STATUS2__EQUALIZATION_PHASE2_SUCCESS_8GT_MASK 0x0008L |
|---|
| 136975 | #define BIF_CFG_DEV2_RC1_LINK_STATUS2__EQUALIZATION_PHASE3_SUCCESS_8GT_MASK 0x0010L |
|---|
| 136976 | #define BIF_CFG_DEV2_RC1_LINK_STATUS2__LINK_EQUALIZATION_REQUEST_8GT_MASK 0x0020L |
|---|
| 136977 | #define BIF_CFG_DEV2_RC1_LINK_STATUS2__RTM1_PRESENCE_DET_MASK 0x0040L |
|---|
| 136978 | #define BIF_CFG_DEV2_RC1_LINK_STATUS2__RTM2_PRESENCE_DET_MASK 0x0080L |
|---|
| 136979 | #define BIF_CFG_DEV2_RC1_LINK_STATUS2__CROSSLINK_RESOLUTION_MASK 0x0300L |
|---|
| 136980 | #define BIF_CFG_DEV2_RC1_LINK_STATUS2__DOWNSTREAM_COMPONENT_PRESENCE_MASK 0x7000L |
|---|
| 136981 | #define BIF_CFG_DEV2_RC1_LINK_STATUS2__DRS_MESSAGE_RECEIVED_MASK 0x8000L |
|---|
| 136982 | //BIF_CFG_DEV2_RC1_SLOT_CAP2 |
|---|
| 136983 | #define BIF_CFG_DEV2_RC1_SLOT_CAP2__RESERVED__SHIFT 0x0 |
|---|
| 136984 | #define BIF_CFG_DEV2_RC1_SLOT_CAP2__RESERVED_MASK 0xFFFFFFFFL |
|---|
| 136985 | //BIF_CFG_DEV2_RC1_SLOT_CNTL2 |
|---|
| 136986 | #define BIF_CFG_DEV2_RC1_SLOT_CNTL2__RESERVED__SHIFT 0x0 |
|---|
| 136987 | #define BIF_CFG_DEV2_RC1_SLOT_CNTL2__RESERVED_MASK 0xFFFFL |
|---|
| 136988 | //BIF_CFG_DEV2_RC1_SLOT_STATUS2 |
|---|
| 136989 | #define BIF_CFG_DEV2_RC1_SLOT_STATUS2__RESERVED__SHIFT 0x0 |
|---|
| 136990 | #define BIF_CFG_DEV2_RC1_SLOT_STATUS2__RESERVED_MASK 0xFFFFL |
|---|
| 136991 | //BIF_CFG_DEV2_RC1_MSI_CAP_LIST |
|---|
| 136992 | #define BIF_CFG_DEV2_RC1_MSI_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 136993 | #define BIF_CFG_DEV2_RC1_MSI_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
|---|
| 136994 | #define BIF_CFG_DEV2_RC1_MSI_CAP_LIST__CAP_ID_MASK 0x00FFL |
|---|
| 136995 | #define BIF_CFG_DEV2_RC1_MSI_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
|---|
| 136996 | //BIF_CFG_DEV2_RC1_MSI_MSG_CNTL |
|---|
| 136997 | #define BIF_CFG_DEV2_RC1_MSI_MSG_CNTL__MSI_EN__SHIFT 0x0 |
|---|
| 136998 | #define BIF_CFG_DEV2_RC1_MSI_MSG_CNTL__MSI_MULTI_CAP__SHIFT 0x1 |
|---|
| 136999 | #define BIF_CFG_DEV2_RC1_MSI_MSG_CNTL__MSI_MULTI_EN__SHIFT 0x4 |
|---|
| 137000 | #define BIF_CFG_DEV2_RC1_MSI_MSG_CNTL__MSI_64BIT__SHIFT 0x7 |
|---|
| 137001 | #define BIF_CFG_DEV2_RC1_MSI_MSG_CNTL__MSI_PERVECTOR_MASKING_CAP__SHIFT 0x8 |
|---|
| 137002 | #define BIF_CFG_DEV2_RC1_MSI_MSG_CNTL__MSI_EXT_MSG_DATA_CAP__SHIFT 0x9 |
|---|
| 137003 | #define BIF_CFG_DEV2_RC1_MSI_MSG_CNTL__MSI_EXT_MSG_DATA_EN__SHIFT 0xa |
|---|
| 137004 | #define BIF_CFG_DEV2_RC1_MSI_MSG_CNTL__MSI_EN_MASK 0x0001L |
|---|
| 137005 | #define BIF_CFG_DEV2_RC1_MSI_MSG_CNTL__MSI_MULTI_CAP_MASK 0x000EL |
|---|
| 137006 | #define BIF_CFG_DEV2_RC1_MSI_MSG_CNTL__MSI_MULTI_EN_MASK 0x0070L |
|---|
| 137007 | #define BIF_CFG_DEV2_RC1_MSI_MSG_CNTL__MSI_64BIT_MASK 0x0080L |
|---|
| 137008 | #define BIF_CFG_DEV2_RC1_MSI_MSG_CNTL__MSI_PERVECTOR_MASKING_CAP_MASK 0x0100L |
|---|
| 137009 | #define BIF_CFG_DEV2_RC1_MSI_MSG_CNTL__MSI_EXT_MSG_DATA_CAP_MASK 0x0200L |
|---|
| 137010 | #define BIF_CFG_DEV2_RC1_MSI_MSG_CNTL__MSI_EXT_MSG_DATA_EN_MASK 0x0400L |
|---|
| 137011 | //BIF_CFG_DEV2_RC1_MSI_MSG_ADDR_LO |
|---|
| 137012 | #define BIF_CFG_DEV2_RC1_MSI_MSG_ADDR_LO__MSI_MSG_ADDR_LO__SHIFT 0x2 |
|---|
| 137013 | #define BIF_CFG_DEV2_RC1_MSI_MSG_ADDR_LO__MSI_MSG_ADDR_LO_MASK 0xFFFFFFFCL |
|---|
| 137014 | //BIF_CFG_DEV2_RC1_MSI_MSG_ADDR_HI |
|---|
| 137015 | #define BIF_CFG_DEV2_RC1_MSI_MSG_ADDR_HI__MSI_MSG_ADDR_HI__SHIFT 0x0 |
|---|
| 137016 | #define BIF_CFG_DEV2_RC1_MSI_MSG_ADDR_HI__MSI_MSG_ADDR_HI_MASK 0xFFFFFFFFL |
|---|
| 137017 | //BIF_CFG_DEV2_RC1_MSI_MSG_DATA |
|---|
| 137018 | #define BIF_CFG_DEV2_RC1_MSI_MSG_DATA__MSI_DATA__SHIFT 0x0 |
|---|
| 137019 | #define BIF_CFG_DEV2_RC1_MSI_MSG_DATA__MSI_DATA_MASK 0xFFFFL |
|---|
| 137020 | //BIF_CFG_DEV2_RC1_MSI_EXT_MSG_DATA |
|---|
| 137021 | #define BIF_CFG_DEV2_RC1_MSI_EXT_MSG_DATA__MSI_EXT_DATA__SHIFT 0x0 |
|---|
| 137022 | #define BIF_CFG_DEV2_RC1_MSI_EXT_MSG_DATA__MSI_EXT_DATA_MASK 0xFFFFL |
|---|
| 137023 | //BIF_CFG_DEV2_RC1_MSI_MSG_DATA_64 |
|---|
| 137024 | #define BIF_CFG_DEV2_RC1_MSI_MSG_DATA_64__MSI_DATA_64__SHIFT 0x0 |
|---|
| 137025 | #define BIF_CFG_DEV2_RC1_MSI_MSG_DATA_64__MSI_DATA_64_MASK 0xFFFFL |
|---|
| 137026 | //BIF_CFG_DEV2_RC1_MSI_EXT_MSG_DATA_64 |
|---|
| 137027 | #define BIF_CFG_DEV2_RC1_MSI_EXT_MSG_DATA_64__MSI_EXT_DATA_64__SHIFT 0x0 |
|---|
| 137028 | #define BIF_CFG_DEV2_RC1_MSI_EXT_MSG_DATA_64__MSI_EXT_DATA_64_MASK 0xFFFFL |
|---|
| 137029 | //BIF_CFG_DEV2_RC1_SSID_CAP_LIST |
|---|
| 137030 | #define BIF_CFG_DEV2_RC1_SSID_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 137031 | #define BIF_CFG_DEV2_RC1_SSID_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
|---|
| 137032 | #define BIF_CFG_DEV2_RC1_SSID_CAP_LIST__CAP_ID_MASK 0x00FFL |
|---|
| 137033 | #define BIF_CFG_DEV2_RC1_SSID_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
|---|
| 137034 | //BIF_CFG_DEV2_RC1_SSID_CAP |
|---|
| 137035 | #define BIF_CFG_DEV2_RC1_SSID_CAP__SUBSYSTEM_VENDOR_ID__SHIFT 0x0 |
|---|
| 137036 | #define BIF_CFG_DEV2_RC1_SSID_CAP__SUBSYSTEM_ID__SHIFT 0x10 |
|---|
| 137037 | #define BIF_CFG_DEV2_RC1_SSID_CAP__SUBSYSTEM_VENDOR_ID_MASK 0x0000FFFFL |
|---|
| 137038 | #define BIF_CFG_DEV2_RC1_SSID_CAP__SUBSYSTEM_ID_MASK 0xFFFF0000L |
|---|
| 137039 | //BIF_CFG_DEV2_RC1_MSI_MAP_CAP_LIST |
|---|
| 137040 | #define BIF_CFG_DEV2_RC1_MSI_MAP_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 137041 | #define BIF_CFG_DEV2_RC1_MSI_MAP_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
|---|
| 137042 | #define BIF_CFG_DEV2_RC1_MSI_MAP_CAP_LIST__CAP_ID_MASK 0x00FFL |
|---|
| 137043 | #define BIF_CFG_DEV2_RC1_MSI_MAP_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
|---|
| 137044 | //BIF_CFG_DEV2_RC1_MSI_MAP_CAP |
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| 137045 | #define BIF_CFG_DEV2_RC1_MSI_MAP_CAP__EN__SHIFT 0x0 |
|---|
| 137046 | #define BIF_CFG_DEV2_RC1_MSI_MAP_CAP__FIXD__SHIFT 0x1 |
|---|
| 137047 | #define BIF_CFG_DEV2_RC1_MSI_MAP_CAP__CAP_TYPE__SHIFT 0xb |
|---|
| 137048 | #define BIF_CFG_DEV2_RC1_MSI_MAP_CAP__EN_MASK 0x0001L |
|---|
| 137049 | #define BIF_CFG_DEV2_RC1_MSI_MAP_CAP__FIXD_MASK 0x0002L |
|---|
| 137050 | #define BIF_CFG_DEV2_RC1_MSI_MAP_CAP__CAP_TYPE_MASK 0xF800L |
|---|
| 137051 | //BIF_CFG_DEV2_RC1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST |
|---|
| 137052 | #define BIF_CFG_DEV2_RC1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 137053 | #define BIF_CFG_DEV2_RC1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 137054 | #define BIF_CFG_DEV2_RC1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 137055 | #define BIF_CFG_DEV2_RC1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 137056 | #define BIF_CFG_DEV2_RC1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 137057 | #define BIF_CFG_DEV2_RC1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 137058 | //BIF_CFG_DEV2_RC1_PCIE_VENDOR_SPECIFIC_HDR |
|---|
| 137059 | #define BIF_CFG_DEV2_RC1_PCIE_VENDOR_SPECIFIC_HDR__VSEC_ID__SHIFT 0x0 |
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| 137060 | #define BIF_CFG_DEV2_RC1_PCIE_VENDOR_SPECIFIC_HDR__VSEC_REV__SHIFT 0x10 |
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| 137061 | #define BIF_CFG_DEV2_RC1_PCIE_VENDOR_SPECIFIC_HDR__VSEC_LENGTH__SHIFT 0x14 |
|---|
| 137062 | #define BIF_CFG_DEV2_RC1_PCIE_VENDOR_SPECIFIC_HDR__VSEC_ID_MASK 0x0000FFFFL |
|---|
| 137063 | #define BIF_CFG_DEV2_RC1_PCIE_VENDOR_SPECIFIC_HDR__VSEC_REV_MASK 0x000F0000L |
|---|
| 137064 | #define BIF_CFG_DEV2_RC1_PCIE_VENDOR_SPECIFIC_HDR__VSEC_LENGTH_MASK 0xFFF00000L |
|---|
| 137065 | //BIF_CFG_DEV2_RC1_PCIE_VENDOR_SPECIFIC1 |
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| 137066 | #define BIF_CFG_DEV2_RC1_PCIE_VENDOR_SPECIFIC1__SCRATCH__SHIFT 0x0 |
|---|
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|---|
| 137068 | //BIF_CFG_DEV2_RC1_PCIE_VENDOR_SPECIFIC2 |
|---|
| 137069 | #define BIF_CFG_DEV2_RC1_PCIE_VENDOR_SPECIFIC2__SCRATCH__SHIFT 0x0 |
|---|
| 137070 | #define BIF_CFG_DEV2_RC1_PCIE_VENDOR_SPECIFIC2__SCRATCH_MASK 0xFFFFFFFFL |
|---|
| 137071 | //BIF_CFG_DEV2_RC1_PCIE_VC_ENH_CAP_LIST |
|---|
| 137072 | #define BIF_CFG_DEV2_RC1_PCIE_VC_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 137073 | #define BIF_CFG_DEV2_RC1_PCIE_VC_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 137074 | #define BIF_CFG_DEV2_RC1_PCIE_VC_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 137075 | #define BIF_CFG_DEV2_RC1_PCIE_VC_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 137076 | #define BIF_CFG_DEV2_RC1_PCIE_VC_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 137077 | #define BIF_CFG_DEV2_RC1_PCIE_VC_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 137078 | //BIF_CFG_DEV2_RC1_PCIE_PORT_VC_CAP_REG1 |
|---|
| 137079 | #define BIF_CFG_DEV2_RC1_PCIE_PORT_VC_CAP_REG1__EXT_VC_COUNT__SHIFT 0x0 |
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| 137080 | #define BIF_CFG_DEV2_RC1_PCIE_PORT_VC_CAP_REG1__LOW_PRIORITY_EXT_VC_COUNT__SHIFT 0x4 |
|---|
| 137081 | #define BIF_CFG_DEV2_RC1_PCIE_PORT_VC_CAP_REG1__REF_CLK__SHIFT 0x8 |
|---|
| 137082 | #define BIF_CFG_DEV2_RC1_PCIE_PORT_VC_CAP_REG1__PORT_ARB_TABLE_ENTRY_SIZE__SHIFT 0xa |
|---|
| 137083 | #define BIF_CFG_DEV2_RC1_PCIE_PORT_VC_CAP_REG1__EXT_VC_COUNT_MASK 0x00000007L |
|---|
| 137084 | #define BIF_CFG_DEV2_RC1_PCIE_PORT_VC_CAP_REG1__LOW_PRIORITY_EXT_VC_COUNT_MASK 0x00000070L |
|---|
| 137085 | #define BIF_CFG_DEV2_RC1_PCIE_PORT_VC_CAP_REG1__REF_CLK_MASK 0x00000300L |
|---|
| 137086 | #define BIF_CFG_DEV2_RC1_PCIE_PORT_VC_CAP_REG1__PORT_ARB_TABLE_ENTRY_SIZE_MASK 0x00000C00L |
|---|
| 137087 | //BIF_CFG_DEV2_RC1_PCIE_PORT_VC_CAP_REG2 |
|---|
| 137088 | #define BIF_CFG_DEV2_RC1_PCIE_PORT_VC_CAP_REG2__VC_ARB_CAP__SHIFT 0x0 |
|---|
| 137089 | #define BIF_CFG_DEV2_RC1_PCIE_PORT_VC_CAP_REG2__VC_ARB_TABLE_OFFSET__SHIFT 0x18 |
|---|
| 137090 | #define BIF_CFG_DEV2_RC1_PCIE_PORT_VC_CAP_REG2__VC_ARB_CAP_MASK 0x000000FFL |
|---|
| 137091 | #define BIF_CFG_DEV2_RC1_PCIE_PORT_VC_CAP_REG2__VC_ARB_TABLE_OFFSET_MASK 0xFF000000L |
|---|
| 137092 | //BIF_CFG_DEV2_RC1_PCIE_PORT_VC_CNTL |
|---|
| 137093 | #define BIF_CFG_DEV2_RC1_PCIE_PORT_VC_CNTL__LOAD_VC_ARB_TABLE__SHIFT 0x0 |
|---|
| 137094 | #define BIF_CFG_DEV2_RC1_PCIE_PORT_VC_CNTL__VC_ARB_SELECT__SHIFT 0x1 |
|---|
| 137095 | #define BIF_CFG_DEV2_RC1_PCIE_PORT_VC_CNTL__LOAD_VC_ARB_TABLE_MASK 0x0001L |
|---|
| 137096 | #define BIF_CFG_DEV2_RC1_PCIE_PORT_VC_CNTL__VC_ARB_SELECT_MASK 0x000EL |
|---|
| 137097 | //BIF_CFG_DEV2_RC1_PCIE_PORT_VC_STATUS |
|---|
| 137098 | #define BIF_CFG_DEV2_RC1_PCIE_PORT_VC_STATUS__VC_ARB_TABLE_STATUS__SHIFT 0x0 |
|---|
| 137099 | #define BIF_CFG_DEV2_RC1_PCIE_PORT_VC_STATUS__VC_ARB_TABLE_STATUS_MASK 0x0001L |
|---|
| 137100 | //BIF_CFG_DEV2_RC1_PCIE_VC0_RESOURCE_CAP |
|---|
| 137101 | #define BIF_CFG_DEV2_RC1_PCIE_VC0_RESOURCE_CAP__PORT_ARB_CAP__SHIFT 0x0 |
|---|
| 137102 | #define BIF_CFG_DEV2_RC1_PCIE_VC0_RESOURCE_CAP__REJECT_SNOOP_TRANS__SHIFT 0xf |
|---|
| 137103 | #define BIF_CFG_DEV2_RC1_PCIE_VC0_RESOURCE_CAP__MAX_TIME_SLOTS__SHIFT 0x10 |
|---|
| 137104 | #define BIF_CFG_DEV2_RC1_PCIE_VC0_RESOURCE_CAP__PORT_ARB_TABLE_OFFSET__SHIFT 0x18 |
|---|
| 137105 | #define BIF_CFG_DEV2_RC1_PCIE_VC0_RESOURCE_CAP__PORT_ARB_CAP_MASK 0x000000FFL |
|---|
| 137106 | #define BIF_CFG_DEV2_RC1_PCIE_VC0_RESOURCE_CAP__REJECT_SNOOP_TRANS_MASK 0x00008000L |
|---|
| 137107 | #define BIF_CFG_DEV2_RC1_PCIE_VC0_RESOURCE_CAP__MAX_TIME_SLOTS_MASK 0x007F0000L |
|---|
| 137108 | #define BIF_CFG_DEV2_RC1_PCIE_VC0_RESOURCE_CAP__PORT_ARB_TABLE_OFFSET_MASK 0xFF000000L |
|---|
| 137109 | //BIF_CFG_DEV2_RC1_PCIE_VC0_RESOURCE_CNTL |
|---|
| 137110 | #define BIF_CFG_DEV2_RC1_PCIE_VC0_RESOURCE_CNTL__TC_VC_MAP_TC0__SHIFT 0x0 |
|---|
| 137111 | #define BIF_CFG_DEV2_RC1_PCIE_VC0_RESOURCE_CNTL__TC_VC_MAP_TC1_7__SHIFT 0x1 |
|---|
| 137112 | #define BIF_CFG_DEV2_RC1_PCIE_VC0_RESOURCE_CNTL__LOAD_PORT_ARB_TABLE__SHIFT 0x10 |
|---|
| 137113 | #define BIF_CFG_DEV2_RC1_PCIE_VC0_RESOURCE_CNTL__PORT_ARB_SELECT__SHIFT 0x11 |
|---|
| 137114 | #define BIF_CFG_DEV2_RC1_PCIE_VC0_RESOURCE_CNTL__VC_ID__SHIFT 0x18 |
|---|
| 137115 | #define BIF_CFG_DEV2_RC1_PCIE_VC0_RESOURCE_CNTL__VC_ENABLE__SHIFT 0x1f |
|---|
| 137116 | #define BIF_CFG_DEV2_RC1_PCIE_VC0_RESOURCE_CNTL__TC_VC_MAP_TC0_MASK 0x00000001L |
|---|
| 137117 | #define BIF_CFG_DEV2_RC1_PCIE_VC0_RESOURCE_CNTL__TC_VC_MAP_TC1_7_MASK 0x000000FEL |
|---|
| 137118 | #define BIF_CFG_DEV2_RC1_PCIE_VC0_RESOURCE_CNTL__LOAD_PORT_ARB_TABLE_MASK 0x00010000L |
|---|
| 137119 | #define BIF_CFG_DEV2_RC1_PCIE_VC0_RESOURCE_CNTL__PORT_ARB_SELECT_MASK 0x000E0000L |
|---|
| 137120 | #define BIF_CFG_DEV2_RC1_PCIE_VC0_RESOURCE_CNTL__VC_ID_MASK 0x07000000L |
|---|
| 137121 | #define BIF_CFG_DEV2_RC1_PCIE_VC0_RESOURCE_CNTL__VC_ENABLE_MASK 0x80000000L |
|---|
| 137122 | //BIF_CFG_DEV2_RC1_PCIE_VC0_RESOURCE_STATUS |
|---|
| 137123 | #define BIF_CFG_DEV2_RC1_PCIE_VC0_RESOURCE_STATUS__PORT_ARB_TABLE_STATUS__SHIFT 0x0 |
|---|
| 137124 | #define BIF_CFG_DEV2_RC1_PCIE_VC0_RESOURCE_STATUS__VC_NEGOTIATION_PENDING__SHIFT 0x1 |
|---|
| 137125 | #define BIF_CFG_DEV2_RC1_PCIE_VC0_RESOURCE_STATUS__PORT_ARB_TABLE_STATUS_MASK 0x0001L |
|---|
| 137126 | #define BIF_CFG_DEV2_RC1_PCIE_VC0_RESOURCE_STATUS__VC_NEGOTIATION_PENDING_MASK 0x0002L |
|---|
| 137127 | //BIF_CFG_DEV2_RC1_PCIE_VC1_RESOURCE_CAP |
|---|
| 137128 | #define BIF_CFG_DEV2_RC1_PCIE_VC1_RESOURCE_CAP__PORT_ARB_CAP__SHIFT 0x0 |
|---|
| 137129 | #define BIF_CFG_DEV2_RC1_PCIE_VC1_RESOURCE_CAP__REJECT_SNOOP_TRANS__SHIFT 0xf |
|---|
| 137130 | #define BIF_CFG_DEV2_RC1_PCIE_VC1_RESOURCE_CAP__MAX_TIME_SLOTS__SHIFT 0x10 |
|---|
| 137131 | #define BIF_CFG_DEV2_RC1_PCIE_VC1_RESOURCE_CAP__PORT_ARB_TABLE_OFFSET__SHIFT 0x18 |
|---|
| 137132 | #define BIF_CFG_DEV2_RC1_PCIE_VC1_RESOURCE_CAP__PORT_ARB_CAP_MASK 0x000000FFL |
|---|
| 137133 | #define BIF_CFG_DEV2_RC1_PCIE_VC1_RESOURCE_CAP__REJECT_SNOOP_TRANS_MASK 0x00008000L |
|---|
| 137134 | #define BIF_CFG_DEV2_RC1_PCIE_VC1_RESOURCE_CAP__MAX_TIME_SLOTS_MASK 0x003F0000L |
|---|
| 137135 | #define BIF_CFG_DEV2_RC1_PCIE_VC1_RESOURCE_CAP__PORT_ARB_TABLE_OFFSET_MASK 0xFF000000L |
|---|
| 137136 | //BIF_CFG_DEV2_RC1_PCIE_VC1_RESOURCE_CNTL |
|---|
| 137137 | #define BIF_CFG_DEV2_RC1_PCIE_VC1_RESOURCE_CNTL__TC_VC_MAP_TC0__SHIFT 0x0 |
|---|
| 137138 | #define BIF_CFG_DEV2_RC1_PCIE_VC1_RESOURCE_CNTL__TC_VC_MAP_TC1_7__SHIFT 0x1 |
|---|
| 137139 | #define BIF_CFG_DEV2_RC1_PCIE_VC1_RESOURCE_CNTL__LOAD_PORT_ARB_TABLE__SHIFT 0x10 |
|---|
| 137140 | #define BIF_CFG_DEV2_RC1_PCIE_VC1_RESOURCE_CNTL__PORT_ARB_SELECT__SHIFT 0x11 |
|---|
| 137141 | #define BIF_CFG_DEV2_RC1_PCIE_VC1_RESOURCE_CNTL__VC_ID__SHIFT 0x18 |
|---|
| 137142 | #define BIF_CFG_DEV2_RC1_PCIE_VC1_RESOURCE_CNTL__VC_ENABLE__SHIFT 0x1f |
|---|
| 137143 | #define BIF_CFG_DEV2_RC1_PCIE_VC1_RESOURCE_CNTL__TC_VC_MAP_TC0_MASK 0x00000001L |
|---|
| 137144 | #define BIF_CFG_DEV2_RC1_PCIE_VC1_RESOURCE_CNTL__TC_VC_MAP_TC1_7_MASK 0x000000FEL |
|---|
| 137145 | #define BIF_CFG_DEV2_RC1_PCIE_VC1_RESOURCE_CNTL__LOAD_PORT_ARB_TABLE_MASK 0x00010000L |
|---|
| 137146 | #define BIF_CFG_DEV2_RC1_PCIE_VC1_RESOURCE_CNTL__PORT_ARB_SELECT_MASK 0x000E0000L |
|---|
| 137147 | #define BIF_CFG_DEV2_RC1_PCIE_VC1_RESOURCE_CNTL__VC_ID_MASK 0x07000000L |
|---|
| 137148 | #define BIF_CFG_DEV2_RC1_PCIE_VC1_RESOURCE_CNTL__VC_ENABLE_MASK 0x80000000L |
|---|
| 137149 | //BIF_CFG_DEV2_RC1_PCIE_VC1_RESOURCE_STATUS |
|---|
| 137150 | #define BIF_CFG_DEV2_RC1_PCIE_VC1_RESOURCE_STATUS__PORT_ARB_TABLE_STATUS__SHIFT 0x0 |
|---|
| 137151 | #define BIF_CFG_DEV2_RC1_PCIE_VC1_RESOURCE_STATUS__VC_NEGOTIATION_PENDING__SHIFT 0x1 |
|---|
| 137152 | #define BIF_CFG_DEV2_RC1_PCIE_VC1_RESOURCE_STATUS__PORT_ARB_TABLE_STATUS_MASK 0x0001L |
|---|
| 137153 | #define BIF_CFG_DEV2_RC1_PCIE_VC1_RESOURCE_STATUS__VC_NEGOTIATION_PENDING_MASK 0x0002L |
|---|
| 137154 | //BIF_CFG_DEV2_RC1_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST |
|---|
| 137155 | #define BIF_CFG_DEV2_RC1_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 137156 | #define BIF_CFG_DEV2_RC1_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 137157 | #define BIF_CFG_DEV2_RC1_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 137158 | #define BIF_CFG_DEV2_RC1_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 137159 | #define BIF_CFG_DEV2_RC1_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 137160 | #define BIF_CFG_DEV2_RC1_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 137161 | //BIF_CFG_DEV2_RC1_PCIE_DEV_SERIAL_NUM_DW1 |
|---|
| 137162 | #define BIF_CFG_DEV2_RC1_PCIE_DEV_SERIAL_NUM_DW1__SERIAL_NUMBER_LO__SHIFT 0x0 |
|---|
| 137163 | #define BIF_CFG_DEV2_RC1_PCIE_DEV_SERIAL_NUM_DW1__SERIAL_NUMBER_LO_MASK 0xFFFFFFFFL |
|---|
| 137164 | //BIF_CFG_DEV2_RC1_PCIE_DEV_SERIAL_NUM_DW2 |
|---|
| 137165 | #define BIF_CFG_DEV2_RC1_PCIE_DEV_SERIAL_NUM_DW2__SERIAL_NUMBER_HI__SHIFT 0x0 |
|---|
| 137166 | #define BIF_CFG_DEV2_RC1_PCIE_DEV_SERIAL_NUM_DW2__SERIAL_NUMBER_HI_MASK 0xFFFFFFFFL |
|---|
| 137167 | //BIF_CFG_DEV2_RC1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST |
|---|
| 137168 | #define BIF_CFG_DEV2_RC1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 137169 | #define BIF_CFG_DEV2_RC1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 137170 | #define BIF_CFG_DEV2_RC1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 137171 | #define BIF_CFG_DEV2_RC1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 137172 | #define BIF_CFG_DEV2_RC1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 137173 | #define BIF_CFG_DEV2_RC1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 137174 | //BIF_CFG_DEV2_RC1_PCIE_UNCORR_ERR_STATUS |
|---|
| 137175 | #define BIF_CFG_DEV2_RC1_PCIE_UNCORR_ERR_STATUS__DLP_ERR_STATUS__SHIFT 0x4 |
|---|
| 137176 | #define BIF_CFG_DEV2_RC1_PCIE_UNCORR_ERR_STATUS__SURPDN_ERR_STATUS__SHIFT 0x5 |
|---|
| 137177 | #define BIF_CFG_DEV2_RC1_PCIE_UNCORR_ERR_STATUS__PSN_ERR_STATUS__SHIFT 0xc |
|---|
| 137178 | #define BIF_CFG_DEV2_RC1_PCIE_UNCORR_ERR_STATUS__FC_ERR_STATUS__SHIFT 0xd |
|---|
| 137179 | #define BIF_CFG_DEV2_RC1_PCIE_UNCORR_ERR_STATUS__CPL_TIMEOUT_STATUS__SHIFT 0xe |
|---|
| 137180 | #define BIF_CFG_DEV2_RC1_PCIE_UNCORR_ERR_STATUS__CPL_ABORT_ERR_STATUS__SHIFT 0xf |
|---|
| 137181 | #define BIF_CFG_DEV2_RC1_PCIE_UNCORR_ERR_STATUS__UNEXP_CPL_STATUS__SHIFT 0x10 |
|---|
| 137182 | #define BIF_CFG_DEV2_RC1_PCIE_UNCORR_ERR_STATUS__RCV_OVFL_STATUS__SHIFT 0x11 |
|---|
| 137183 | #define BIF_CFG_DEV2_RC1_PCIE_UNCORR_ERR_STATUS__MAL_TLP_STATUS__SHIFT 0x12 |
|---|
| 137184 | #define BIF_CFG_DEV2_RC1_PCIE_UNCORR_ERR_STATUS__ECRC_ERR_STATUS__SHIFT 0x13 |
|---|
| 137185 | #define BIF_CFG_DEV2_RC1_PCIE_UNCORR_ERR_STATUS__UNSUPP_REQ_ERR_STATUS__SHIFT 0x14 |
|---|
| 137186 | #define BIF_CFG_DEV2_RC1_PCIE_UNCORR_ERR_STATUS__ACS_VIOLATION_STATUS__SHIFT 0x15 |
|---|
| 137187 | #define BIF_CFG_DEV2_RC1_PCIE_UNCORR_ERR_STATUS__UNCORR_INT_ERR_STATUS__SHIFT 0x16 |
|---|
| 137188 | #define BIF_CFG_DEV2_RC1_PCIE_UNCORR_ERR_STATUS__MC_BLOCKED_TLP_STATUS__SHIFT 0x17 |
|---|
| 137189 | #define BIF_CFG_DEV2_RC1_PCIE_UNCORR_ERR_STATUS__ATOMICOP_EGRESS_BLOCKED_STATUS__SHIFT 0x18 |
|---|
| 137190 | #define BIF_CFG_DEV2_RC1_PCIE_UNCORR_ERR_STATUS__TLP_PREFIX_BLOCKED_ERR_STATUS__SHIFT 0x19 |
|---|
| 137191 | #define BIF_CFG_DEV2_RC1_PCIE_UNCORR_ERR_STATUS__POISONED_TLP_EGRESS_BLOCKED_STATUS__SHIFT 0x1a |
|---|
| 137192 | #define BIF_CFG_DEV2_RC1_PCIE_UNCORR_ERR_STATUS__DLP_ERR_STATUS_MASK 0x00000010L |
|---|
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| 137194 | #define BIF_CFG_DEV2_RC1_PCIE_UNCORR_ERR_STATUS__PSN_ERR_STATUS_MASK 0x00001000L |
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| 137264 | #define BIF_CFG_DEV2_RC1_PCIE_UNCORR_ERR_SEVERITY__PSN_ERR_SEVERITY_MASK 0x00001000L |
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| 137291 | #define BIF_CFG_DEV2_RC1_PCIE_CORR_ERR_STATUS__REPLAY_NUM_ROLLOVER_STATUS_MASK 0x00000100L |
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| 137292 | #define BIF_CFG_DEV2_RC1_PCIE_CORR_ERR_STATUS__REPLAY_TIMER_TIMEOUT_STATUS_MASK 0x00001000L |
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| 137293 | #define BIF_CFG_DEV2_RC1_PCIE_CORR_ERR_STATUS__ADVISORY_NONFATAL_ERR_STATUS_MASK 0x00002000L |
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| 137295 | #define BIF_CFG_DEV2_RC1_PCIE_CORR_ERR_STATUS__HDR_LOG_OVFL_STATUS_MASK 0x00008000L |
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| 137296 | //BIF_CFG_DEV2_RC1_PCIE_CORR_ERR_MASK |
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| 137297 | #define BIF_CFG_DEV2_RC1_PCIE_CORR_ERR_MASK__RCV_ERR_MASK__SHIFT 0x0 |
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| 137299 | #define BIF_CFG_DEV2_RC1_PCIE_CORR_ERR_MASK__BAD_DLLP_MASK__SHIFT 0x7 |
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| 137300 | #define BIF_CFG_DEV2_RC1_PCIE_CORR_ERR_MASK__REPLAY_NUM_ROLLOVER_MASK__SHIFT 0x8 |
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| 137302 | #define BIF_CFG_DEV2_RC1_PCIE_CORR_ERR_MASK__ADVISORY_NONFATAL_ERR_MASK__SHIFT 0xd |
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| 137303 | #define BIF_CFG_DEV2_RC1_PCIE_CORR_ERR_MASK__CORR_INT_ERR_MASK__SHIFT 0xe |
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| 137304 | #define BIF_CFG_DEV2_RC1_PCIE_CORR_ERR_MASK__HDR_LOG_OVFL_MASK__SHIFT 0xf |
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| 137305 | #define BIF_CFG_DEV2_RC1_PCIE_CORR_ERR_MASK__RCV_ERR_MASK_MASK 0x00000001L |
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| 137306 | #define BIF_CFG_DEV2_RC1_PCIE_CORR_ERR_MASK__BAD_TLP_MASK_MASK 0x00000040L |
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| 137307 | #define BIF_CFG_DEV2_RC1_PCIE_CORR_ERR_MASK__BAD_DLLP_MASK_MASK 0x00000080L |
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| 137308 | #define BIF_CFG_DEV2_RC1_PCIE_CORR_ERR_MASK__REPLAY_NUM_ROLLOVER_MASK_MASK 0x00000100L |
|---|
| 137309 | #define BIF_CFG_DEV2_RC1_PCIE_CORR_ERR_MASK__REPLAY_TIMER_TIMEOUT_MASK_MASK 0x00001000L |
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| 137310 | #define BIF_CFG_DEV2_RC1_PCIE_CORR_ERR_MASK__ADVISORY_NONFATAL_ERR_MASK_MASK 0x00002000L |
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| 137311 | #define BIF_CFG_DEV2_RC1_PCIE_CORR_ERR_MASK__CORR_INT_ERR_MASK_MASK 0x00004000L |
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| 137312 | #define BIF_CFG_DEV2_RC1_PCIE_CORR_ERR_MASK__HDR_LOG_OVFL_MASK_MASK 0x00008000L |
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| 137313 | //BIF_CFG_DEV2_RC1_PCIE_ADV_ERR_CAP_CNTL |
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|---|
| 137316 | #define BIF_CFG_DEV2_RC1_PCIE_ADV_ERR_CAP_CNTL__ECRC_GEN_EN__SHIFT 0x6 |
|---|
| 137317 | #define BIF_CFG_DEV2_RC1_PCIE_ADV_ERR_CAP_CNTL__ECRC_CHECK_CAP__SHIFT 0x7 |
|---|
| 137318 | #define BIF_CFG_DEV2_RC1_PCIE_ADV_ERR_CAP_CNTL__ECRC_CHECK_EN__SHIFT 0x8 |
|---|
| 137319 | #define BIF_CFG_DEV2_RC1_PCIE_ADV_ERR_CAP_CNTL__MULTI_HDR_RECD_CAP__SHIFT 0x9 |
|---|
| 137320 | #define BIF_CFG_DEV2_RC1_PCIE_ADV_ERR_CAP_CNTL__MULTI_HDR_RECD_EN__SHIFT 0xa |
|---|
| 137321 | #define BIF_CFG_DEV2_RC1_PCIE_ADV_ERR_CAP_CNTL__TLP_PREFIX_LOG_PRESENT__SHIFT 0xb |
|---|
| 137322 | #define BIF_CFG_DEV2_RC1_PCIE_ADV_ERR_CAP_CNTL__COMPLETION_TIMEOUT_LOG_CAPABLE__SHIFT 0xc |
|---|
| 137323 | #define BIF_CFG_DEV2_RC1_PCIE_ADV_ERR_CAP_CNTL__FIRST_ERR_PTR_MASK 0x0000001FL |
|---|
| 137324 | #define BIF_CFG_DEV2_RC1_PCIE_ADV_ERR_CAP_CNTL__ECRC_GEN_CAP_MASK 0x00000020L |
|---|
| 137325 | #define BIF_CFG_DEV2_RC1_PCIE_ADV_ERR_CAP_CNTL__ECRC_GEN_EN_MASK 0x00000040L |
|---|
| 137326 | #define BIF_CFG_DEV2_RC1_PCIE_ADV_ERR_CAP_CNTL__ECRC_CHECK_CAP_MASK 0x00000080L |
|---|
| 137327 | #define BIF_CFG_DEV2_RC1_PCIE_ADV_ERR_CAP_CNTL__ECRC_CHECK_EN_MASK 0x00000100L |
|---|
| 137328 | #define BIF_CFG_DEV2_RC1_PCIE_ADV_ERR_CAP_CNTL__MULTI_HDR_RECD_CAP_MASK 0x00000200L |
|---|
| 137329 | #define BIF_CFG_DEV2_RC1_PCIE_ADV_ERR_CAP_CNTL__MULTI_HDR_RECD_EN_MASK 0x00000400L |
|---|
| 137330 | #define BIF_CFG_DEV2_RC1_PCIE_ADV_ERR_CAP_CNTL__TLP_PREFIX_LOG_PRESENT_MASK 0x00000800L |
|---|
| 137331 | #define BIF_CFG_DEV2_RC1_PCIE_ADV_ERR_CAP_CNTL__COMPLETION_TIMEOUT_LOG_CAPABLE_MASK 0x00001000L |
|---|
| 137332 | //BIF_CFG_DEV2_RC1_PCIE_HDR_LOG0 |
|---|
| 137333 | #define BIF_CFG_DEV2_RC1_PCIE_HDR_LOG0__TLP_HDR__SHIFT 0x0 |
|---|
| 137334 | #define BIF_CFG_DEV2_RC1_PCIE_HDR_LOG0__TLP_HDR_MASK 0xFFFFFFFFL |
|---|
| 137335 | //BIF_CFG_DEV2_RC1_PCIE_HDR_LOG1 |
|---|
| 137336 | #define BIF_CFG_DEV2_RC1_PCIE_HDR_LOG1__TLP_HDR__SHIFT 0x0 |
|---|
| 137337 | #define BIF_CFG_DEV2_RC1_PCIE_HDR_LOG1__TLP_HDR_MASK 0xFFFFFFFFL |
|---|
| 137338 | //BIF_CFG_DEV2_RC1_PCIE_HDR_LOG2 |
|---|
| 137339 | #define BIF_CFG_DEV2_RC1_PCIE_HDR_LOG2__TLP_HDR__SHIFT 0x0 |
|---|
| 137340 | #define BIF_CFG_DEV2_RC1_PCIE_HDR_LOG2__TLP_HDR_MASK 0xFFFFFFFFL |
|---|
| 137341 | //BIF_CFG_DEV2_RC1_PCIE_HDR_LOG3 |
|---|
| 137342 | #define BIF_CFG_DEV2_RC1_PCIE_HDR_LOG3__TLP_HDR__SHIFT 0x0 |
|---|
| 137343 | #define BIF_CFG_DEV2_RC1_PCIE_HDR_LOG3__TLP_HDR_MASK 0xFFFFFFFFL |
|---|
| 137344 | //BIF_CFG_DEV2_RC1_PCIE_ROOT_ERR_CMD |
|---|
| 137345 | #define BIF_CFG_DEV2_RC1_PCIE_ROOT_ERR_CMD__CORR_ERR_REP_EN__SHIFT 0x0 |
|---|
| 137346 | #define BIF_CFG_DEV2_RC1_PCIE_ROOT_ERR_CMD__NONFATAL_ERR_REP_EN__SHIFT 0x1 |
|---|
| 137347 | #define BIF_CFG_DEV2_RC1_PCIE_ROOT_ERR_CMD__FATAL_ERR_REP_EN__SHIFT 0x2 |
|---|
| 137348 | #define BIF_CFG_DEV2_RC1_PCIE_ROOT_ERR_CMD__CORR_ERR_REP_EN_MASK 0x00000001L |
|---|
| 137349 | #define BIF_CFG_DEV2_RC1_PCIE_ROOT_ERR_CMD__NONFATAL_ERR_REP_EN_MASK 0x00000002L |
|---|
| 137350 | #define BIF_CFG_DEV2_RC1_PCIE_ROOT_ERR_CMD__FATAL_ERR_REP_EN_MASK 0x00000004L |
|---|
| 137351 | //BIF_CFG_DEV2_RC1_PCIE_ROOT_ERR_STATUS |
|---|
| 137352 | #define BIF_CFG_DEV2_RC1_PCIE_ROOT_ERR_STATUS__ERR_CORR_RCVD__SHIFT 0x0 |
|---|
| 137353 | #define BIF_CFG_DEV2_RC1_PCIE_ROOT_ERR_STATUS__MULT_ERR_CORR_RCVD__SHIFT 0x1 |
|---|
| 137354 | #define BIF_CFG_DEV2_RC1_PCIE_ROOT_ERR_STATUS__ERR_FATAL_NONFATAL_RCVD__SHIFT 0x2 |
|---|
| 137355 | #define BIF_CFG_DEV2_RC1_PCIE_ROOT_ERR_STATUS__MULT_ERR_FATAL_NONFATAL_RCVD__SHIFT 0x3 |
|---|
| 137356 | #define BIF_CFG_DEV2_RC1_PCIE_ROOT_ERR_STATUS__FIRST_UNCORRECTABLE_FATAL__SHIFT 0x4 |
|---|
| 137357 | #define BIF_CFG_DEV2_RC1_PCIE_ROOT_ERR_STATUS__NONFATAL_ERROR_MSG_RCVD__SHIFT 0x5 |
|---|
| 137358 | #define BIF_CFG_DEV2_RC1_PCIE_ROOT_ERR_STATUS__FATAL_ERROR_MSG_RCVD__SHIFT 0x6 |
|---|
| 137359 | #define BIF_CFG_DEV2_RC1_PCIE_ROOT_ERR_STATUS__ADV_ERR_INT_MSG_NUM__SHIFT 0x1b |
|---|
| 137360 | #define BIF_CFG_DEV2_RC1_PCIE_ROOT_ERR_STATUS__ERR_CORR_RCVD_MASK 0x00000001L |
|---|
| 137361 | #define BIF_CFG_DEV2_RC1_PCIE_ROOT_ERR_STATUS__MULT_ERR_CORR_RCVD_MASK 0x00000002L |
|---|
| 137362 | #define BIF_CFG_DEV2_RC1_PCIE_ROOT_ERR_STATUS__ERR_FATAL_NONFATAL_RCVD_MASK 0x00000004L |
|---|
| 137363 | #define BIF_CFG_DEV2_RC1_PCIE_ROOT_ERR_STATUS__MULT_ERR_FATAL_NONFATAL_RCVD_MASK 0x00000008L |
|---|
| 137364 | #define BIF_CFG_DEV2_RC1_PCIE_ROOT_ERR_STATUS__FIRST_UNCORRECTABLE_FATAL_MASK 0x00000010L |
|---|
| 137365 | #define BIF_CFG_DEV2_RC1_PCIE_ROOT_ERR_STATUS__NONFATAL_ERROR_MSG_RCVD_MASK 0x00000020L |
|---|
| 137366 | #define BIF_CFG_DEV2_RC1_PCIE_ROOT_ERR_STATUS__FATAL_ERROR_MSG_RCVD_MASK 0x00000040L |
|---|
| 137367 | #define BIF_CFG_DEV2_RC1_PCIE_ROOT_ERR_STATUS__ADV_ERR_INT_MSG_NUM_MASK 0xF8000000L |
|---|
| 137368 | //BIF_CFG_DEV2_RC1_PCIE_ERR_SRC_ID |
|---|
| 137369 | #define BIF_CFG_DEV2_RC1_PCIE_ERR_SRC_ID__ERR_CORR_SRC_ID__SHIFT 0x0 |
|---|
| 137370 | #define BIF_CFG_DEV2_RC1_PCIE_ERR_SRC_ID__ERR_FATAL_NONFATAL_SRC_ID__SHIFT 0x10 |
|---|
| 137371 | #define BIF_CFG_DEV2_RC1_PCIE_ERR_SRC_ID__ERR_CORR_SRC_ID_MASK 0x0000FFFFL |
|---|
| 137372 | #define BIF_CFG_DEV2_RC1_PCIE_ERR_SRC_ID__ERR_FATAL_NONFATAL_SRC_ID_MASK 0xFFFF0000L |
|---|
| 137373 | //BIF_CFG_DEV2_RC1_PCIE_TLP_PREFIX_LOG0 |
|---|
| 137374 | #define BIF_CFG_DEV2_RC1_PCIE_TLP_PREFIX_LOG0__TLP_PREFIX__SHIFT 0x0 |
|---|
| 137375 | #define BIF_CFG_DEV2_RC1_PCIE_TLP_PREFIX_LOG0__TLP_PREFIX_MASK 0xFFFFFFFFL |
|---|
| 137376 | //BIF_CFG_DEV2_RC1_PCIE_TLP_PREFIX_LOG1 |
|---|
| 137377 | #define BIF_CFG_DEV2_RC1_PCIE_TLP_PREFIX_LOG1__TLP_PREFIX__SHIFT 0x0 |
|---|
| 137378 | #define BIF_CFG_DEV2_RC1_PCIE_TLP_PREFIX_LOG1__TLP_PREFIX_MASK 0xFFFFFFFFL |
|---|
| 137379 | //BIF_CFG_DEV2_RC1_PCIE_TLP_PREFIX_LOG2 |
|---|
| 137380 | #define BIF_CFG_DEV2_RC1_PCIE_TLP_PREFIX_LOG2__TLP_PREFIX__SHIFT 0x0 |
|---|
| 137381 | #define BIF_CFG_DEV2_RC1_PCIE_TLP_PREFIX_LOG2__TLP_PREFIX_MASK 0xFFFFFFFFL |
|---|
| 137382 | //BIF_CFG_DEV2_RC1_PCIE_TLP_PREFIX_LOG3 |
|---|
| 137383 | #define BIF_CFG_DEV2_RC1_PCIE_TLP_PREFIX_LOG3__TLP_PREFIX__SHIFT 0x0 |
|---|
| 137384 | #define BIF_CFG_DEV2_RC1_PCIE_TLP_PREFIX_LOG3__TLP_PREFIX_MASK 0xFFFFFFFFL |
|---|
| 137385 | //BIF_CFG_DEV2_RC1_PCIE_SECONDARY_ENH_CAP_LIST |
|---|
| 137386 | #define BIF_CFG_DEV2_RC1_PCIE_SECONDARY_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
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| 137387 | #define BIF_CFG_DEV2_RC1_PCIE_SECONDARY_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 137388 | #define BIF_CFG_DEV2_RC1_PCIE_SECONDARY_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 137389 | #define BIF_CFG_DEV2_RC1_PCIE_SECONDARY_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 137390 | #define BIF_CFG_DEV2_RC1_PCIE_SECONDARY_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 137391 | #define BIF_CFG_DEV2_RC1_PCIE_SECONDARY_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 137392 | //BIF_CFG_DEV2_RC1_PCIE_LINK_CNTL3 |
|---|
| 137393 | #define BIF_CFG_DEV2_RC1_PCIE_LINK_CNTL3__PERFORM_EQUALIZATION__SHIFT 0x0 |
|---|
| 137394 | #define BIF_CFG_DEV2_RC1_PCIE_LINK_CNTL3__LINK_EQUALIZATION_REQ_INT_EN__SHIFT 0x1 |
|---|
| 137395 | #define BIF_CFG_DEV2_RC1_PCIE_LINK_CNTL3__ENABLE_LOWER_SKP_OS_GEN__SHIFT 0x9 |
|---|
| 137396 | #define BIF_CFG_DEV2_RC1_PCIE_LINK_CNTL3__PERFORM_EQUALIZATION_MASK 0x00000001L |
|---|
| 137397 | #define BIF_CFG_DEV2_RC1_PCIE_LINK_CNTL3__LINK_EQUALIZATION_REQ_INT_EN_MASK 0x00000002L |
|---|
| 137398 | #define BIF_CFG_DEV2_RC1_PCIE_LINK_CNTL3__ENABLE_LOWER_SKP_OS_GEN_MASK 0x0000FE00L |
|---|
| 137399 | //BIF_CFG_DEV2_RC1_PCIE_LANE_ERROR_STATUS |
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| 137400 | #define BIF_CFG_DEV2_RC1_PCIE_LANE_ERROR_STATUS__LANE_ERROR_STATUS_BITS__SHIFT 0x0 |
|---|
| 137401 | #define BIF_CFG_DEV2_RC1_PCIE_LANE_ERROR_STATUS__LANE_ERROR_STATUS_BITS_MASK 0x0000FFFFL |
|---|
| 137402 | //BIF_CFG_DEV2_RC1_PCIE_LANE_0_EQUALIZATION_CNTL |
|---|
| 137403 | #define BIF_CFG_DEV2_RC1_PCIE_LANE_0_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_TX_PRESET__SHIFT 0x0 |
|---|
| 137404 | #define BIF_CFG_DEV2_RC1_PCIE_LANE_0_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_RX_PRESET_HINT__SHIFT 0x4 |
|---|
| 137405 | #define BIF_CFG_DEV2_RC1_PCIE_LANE_0_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_TX_PRESET__SHIFT 0x8 |
|---|
| 137406 | #define BIF_CFG_DEV2_RC1_PCIE_LANE_0_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_RX_PRESET_HINT__SHIFT 0xc |
|---|
| 137407 | #define BIF_CFG_DEV2_RC1_PCIE_LANE_0_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_TX_PRESET_MASK 0x000FL |
|---|
| 137408 | #define BIF_CFG_DEV2_RC1_PCIE_LANE_0_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_RX_PRESET_HINT_MASK 0x0070L |
|---|
| 137409 | #define BIF_CFG_DEV2_RC1_PCIE_LANE_0_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_TX_PRESET_MASK 0x0F00L |
|---|
| 137410 | #define BIF_CFG_DEV2_RC1_PCIE_LANE_0_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_RX_PRESET_HINT_MASK 0x7000L |
|---|
| 137411 | //BIF_CFG_DEV2_RC1_PCIE_LANE_1_EQUALIZATION_CNTL |
|---|
| 137412 | #define BIF_CFG_DEV2_RC1_PCIE_LANE_1_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_TX_PRESET__SHIFT 0x0 |
|---|
| 137413 | #define BIF_CFG_DEV2_RC1_PCIE_LANE_1_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_RX_PRESET_HINT__SHIFT 0x4 |
|---|
| 137414 | #define BIF_CFG_DEV2_RC1_PCIE_LANE_1_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_TX_PRESET__SHIFT 0x8 |
|---|
| 137415 | #define BIF_CFG_DEV2_RC1_PCIE_LANE_1_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_RX_PRESET_HINT__SHIFT 0xc |
|---|
| 137416 | #define BIF_CFG_DEV2_RC1_PCIE_LANE_1_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_TX_PRESET_MASK 0x000FL |
|---|
| 137417 | #define BIF_CFG_DEV2_RC1_PCIE_LANE_1_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_RX_PRESET_HINT_MASK 0x0070L |
|---|
| 137418 | #define BIF_CFG_DEV2_RC1_PCIE_LANE_1_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_TX_PRESET_MASK 0x0F00L |
|---|
| 137419 | #define BIF_CFG_DEV2_RC1_PCIE_LANE_1_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_RX_PRESET_HINT_MASK 0x7000L |
|---|
| 137420 | //BIF_CFG_DEV2_RC1_PCIE_LANE_2_EQUALIZATION_CNTL |
|---|
| 137421 | #define BIF_CFG_DEV2_RC1_PCIE_LANE_2_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_TX_PRESET__SHIFT 0x0 |
|---|
| 137422 | #define BIF_CFG_DEV2_RC1_PCIE_LANE_2_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_RX_PRESET_HINT__SHIFT 0x4 |
|---|
| 137423 | #define BIF_CFG_DEV2_RC1_PCIE_LANE_2_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_TX_PRESET__SHIFT 0x8 |
|---|
| 137424 | #define BIF_CFG_DEV2_RC1_PCIE_LANE_2_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_RX_PRESET_HINT__SHIFT 0xc |
|---|
| 137425 | #define BIF_CFG_DEV2_RC1_PCIE_LANE_2_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_TX_PRESET_MASK 0x000FL |
|---|
| 137426 | #define BIF_CFG_DEV2_RC1_PCIE_LANE_2_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_RX_PRESET_HINT_MASK 0x0070L |
|---|
| 137427 | #define BIF_CFG_DEV2_RC1_PCIE_LANE_2_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_TX_PRESET_MASK 0x0F00L |
|---|
| 137428 | #define BIF_CFG_DEV2_RC1_PCIE_LANE_2_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_RX_PRESET_HINT_MASK 0x7000L |
|---|
| 137429 | //BIF_CFG_DEV2_RC1_PCIE_LANE_3_EQUALIZATION_CNTL |
|---|
| 137430 | #define BIF_CFG_DEV2_RC1_PCIE_LANE_3_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_TX_PRESET__SHIFT 0x0 |
|---|
| 137431 | #define BIF_CFG_DEV2_RC1_PCIE_LANE_3_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_RX_PRESET_HINT__SHIFT 0x4 |
|---|
| 137432 | #define BIF_CFG_DEV2_RC1_PCIE_LANE_3_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_TX_PRESET__SHIFT 0x8 |
|---|
| 137433 | #define BIF_CFG_DEV2_RC1_PCIE_LANE_3_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_RX_PRESET_HINT__SHIFT 0xc |
|---|
| 137434 | #define BIF_CFG_DEV2_RC1_PCIE_LANE_3_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_TX_PRESET_MASK 0x000FL |
|---|
| 137435 | #define BIF_CFG_DEV2_RC1_PCIE_LANE_3_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_RX_PRESET_HINT_MASK 0x0070L |
|---|
| 137436 | #define BIF_CFG_DEV2_RC1_PCIE_LANE_3_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_TX_PRESET_MASK 0x0F00L |
|---|
| 137437 | #define BIF_CFG_DEV2_RC1_PCIE_LANE_3_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_RX_PRESET_HINT_MASK 0x7000L |
|---|
| 137438 | //BIF_CFG_DEV2_RC1_PCIE_LANE_4_EQUALIZATION_CNTL |
|---|
| 137439 | #define BIF_CFG_DEV2_RC1_PCIE_LANE_4_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_TX_PRESET__SHIFT 0x0 |
|---|
| 137440 | #define BIF_CFG_DEV2_RC1_PCIE_LANE_4_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_RX_PRESET_HINT__SHIFT 0x4 |
|---|
| 137441 | #define BIF_CFG_DEV2_RC1_PCIE_LANE_4_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_TX_PRESET__SHIFT 0x8 |
|---|
| 137442 | #define BIF_CFG_DEV2_RC1_PCIE_LANE_4_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_RX_PRESET_HINT__SHIFT 0xc |
|---|
| 137443 | #define BIF_CFG_DEV2_RC1_PCIE_LANE_4_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_TX_PRESET_MASK 0x000FL |
|---|
| 137444 | #define BIF_CFG_DEV2_RC1_PCIE_LANE_4_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_RX_PRESET_HINT_MASK 0x0070L |
|---|
| 137445 | #define BIF_CFG_DEV2_RC1_PCIE_LANE_4_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_TX_PRESET_MASK 0x0F00L |
|---|
| 137446 | #define BIF_CFG_DEV2_RC1_PCIE_LANE_4_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_RX_PRESET_HINT_MASK 0x7000L |
|---|
| 137447 | //BIF_CFG_DEV2_RC1_PCIE_LANE_5_EQUALIZATION_CNTL |
|---|
| 137448 | #define BIF_CFG_DEV2_RC1_PCIE_LANE_5_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_TX_PRESET__SHIFT 0x0 |
|---|
| 137449 | #define BIF_CFG_DEV2_RC1_PCIE_LANE_5_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_RX_PRESET_HINT__SHIFT 0x4 |
|---|
| 137450 | #define BIF_CFG_DEV2_RC1_PCIE_LANE_5_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_TX_PRESET__SHIFT 0x8 |
|---|
| 137451 | #define BIF_CFG_DEV2_RC1_PCIE_LANE_5_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_RX_PRESET_HINT__SHIFT 0xc |
|---|
| 137452 | #define BIF_CFG_DEV2_RC1_PCIE_LANE_5_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_TX_PRESET_MASK 0x000FL |
|---|
| 137453 | #define BIF_CFG_DEV2_RC1_PCIE_LANE_5_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_RX_PRESET_HINT_MASK 0x0070L |
|---|
| 137454 | #define BIF_CFG_DEV2_RC1_PCIE_LANE_5_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_TX_PRESET_MASK 0x0F00L |
|---|
| 137455 | #define BIF_CFG_DEV2_RC1_PCIE_LANE_5_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_RX_PRESET_HINT_MASK 0x7000L |
|---|
| 137456 | //BIF_CFG_DEV2_RC1_PCIE_LANE_6_EQUALIZATION_CNTL |
|---|
| 137457 | #define BIF_CFG_DEV2_RC1_PCIE_LANE_6_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_TX_PRESET__SHIFT 0x0 |
|---|
| 137458 | #define BIF_CFG_DEV2_RC1_PCIE_LANE_6_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_RX_PRESET_HINT__SHIFT 0x4 |
|---|
| 137459 | #define BIF_CFG_DEV2_RC1_PCIE_LANE_6_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_TX_PRESET__SHIFT 0x8 |
|---|
| 137460 | #define BIF_CFG_DEV2_RC1_PCIE_LANE_6_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_RX_PRESET_HINT__SHIFT 0xc |
|---|
| 137461 | #define BIF_CFG_DEV2_RC1_PCIE_LANE_6_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_TX_PRESET_MASK 0x000FL |
|---|
| 137462 | #define BIF_CFG_DEV2_RC1_PCIE_LANE_6_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_RX_PRESET_HINT_MASK 0x0070L |
|---|
| 137463 | #define BIF_CFG_DEV2_RC1_PCIE_LANE_6_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_TX_PRESET_MASK 0x0F00L |
|---|
| 137464 | #define BIF_CFG_DEV2_RC1_PCIE_LANE_6_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_RX_PRESET_HINT_MASK 0x7000L |
|---|
| 137465 | //BIF_CFG_DEV2_RC1_PCIE_LANE_7_EQUALIZATION_CNTL |
|---|
| 137466 | #define BIF_CFG_DEV2_RC1_PCIE_LANE_7_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_TX_PRESET__SHIFT 0x0 |
|---|
| 137467 | #define BIF_CFG_DEV2_RC1_PCIE_LANE_7_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_RX_PRESET_HINT__SHIFT 0x4 |
|---|
| 137468 | #define BIF_CFG_DEV2_RC1_PCIE_LANE_7_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_TX_PRESET__SHIFT 0x8 |
|---|
| 137469 | #define BIF_CFG_DEV2_RC1_PCIE_LANE_7_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_RX_PRESET_HINT__SHIFT 0xc |
|---|
| 137470 | #define BIF_CFG_DEV2_RC1_PCIE_LANE_7_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_TX_PRESET_MASK 0x000FL |
|---|
| 137471 | #define BIF_CFG_DEV2_RC1_PCIE_LANE_7_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_RX_PRESET_HINT_MASK 0x0070L |
|---|
| 137472 | #define BIF_CFG_DEV2_RC1_PCIE_LANE_7_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_TX_PRESET_MASK 0x0F00L |
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| 137473 | #define BIF_CFG_DEV2_RC1_PCIE_LANE_7_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_RX_PRESET_HINT_MASK 0x7000L |
|---|
| 137474 | //BIF_CFG_DEV2_RC1_PCIE_LANE_8_EQUALIZATION_CNTL |
|---|
| 137475 | #define BIF_CFG_DEV2_RC1_PCIE_LANE_8_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_TX_PRESET__SHIFT 0x0 |
|---|
| 137476 | #define BIF_CFG_DEV2_RC1_PCIE_LANE_8_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_RX_PRESET_HINT__SHIFT 0x4 |
|---|
| 137477 | #define BIF_CFG_DEV2_RC1_PCIE_LANE_8_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_TX_PRESET__SHIFT 0x8 |
|---|
| 137478 | #define BIF_CFG_DEV2_RC1_PCIE_LANE_8_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_RX_PRESET_HINT__SHIFT 0xc |
|---|
| 137479 | #define BIF_CFG_DEV2_RC1_PCIE_LANE_8_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_TX_PRESET_MASK 0x000FL |
|---|
| 137480 | #define BIF_CFG_DEV2_RC1_PCIE_LANE_8_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_RX_PRESET_HINT_MASK 0x0070L |
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| 137481 | #define BIF_CFG_DEV2_RC1_PCIE_LANE_8_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_TX_PRESET_MASK 0x0F00L |
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| 137546 | //BIF_CFG_DEV2_RC1_PCIE_ACS_ENH_CAP_LIST |
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| 137551 | #define BIF_CFG_DEV2_RC1_PCIE_ACS_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 137552 | #define BIF_CFG_DEV2_RC1_PCIE_ACS_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 137553 | //BIF_CFG_DEV2_RC1_PCIE_ACS_CAP |
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| 137556 | #define BIF_CFG_DEV2_RC1_PCIE_ACS_CAP__P2P_REQUEST_REDIRECT__SHIFT 0x2 |
|---|
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|---|
| 137558 | #define BIF_CFG_DEV2_RC1_PCIE_ACS_CAP__UPSTREAM_FORWARDING__SHIFT 0x4 |
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|---|
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|---|
| 137561 | #define BIF_CFG_DEV2_RC1_PCIE_ACS_CAP__EGRESS_CONTROL_VECTOR_SIZE__SHIFT 0x8 |
|---|
| 137562 | #define BIF_CFG_DEV2_RC1_PCIE_ACS_CAP__SOURCE_VALIDATION_MASK 0x0001L |
|---|
| 137563 | #define BIF_CFG_DEV2_RC1_PCIE_ACS_CAP__TRANSLATION_BLOCKING_MASK 0x0002L |
|---|
| 137564 | #define BIF_CFG_DEV2_RC1_PCIE_ACS_CAP__P2P_REQUEST_REDIRECT_MASK 0x0004L |
|---|
| 137565 | #define BIF_CFG_DEV2_RC1_PCIE_ACS_CAP__P2P_COMPLETION_REDIRECT_MASK 0x0008L |
|---|
| 137566 | #define BIF_CFG_DEV2_RC1_PCIE_ACS_CAP__UPSTREAM_FORWARDING_MASK 0x0010L |
|---|
| 137567 | #define BIF_CFG_DEV2_RC1_PCIE_ACS_CAP__P2P_EGRESS_CONTROL_MASK 0x0020L |
|---|
| 137568 | #define BIF_CFG_DEV2_RC1_PCIE_ACS_CAP__DIRECT_TRANSLATED_P2P_MASK 0x0040L |
|---|
| 137569 | #define BIF_CFG_DEV2_RC1_PCIE_ACS_CAP__EGRESS_CONTROL_VECTOR_SIZE_MASK 0xFF00L |
|---|
| 137570 | //BIF_CFG_DEV2_RC1_PCIE_ACS_CNTL |
|---|
| 137571 | #define BIF_CFG_DEV2_RC1_PCIE_ACS_CNTL__SOURCE_VALIDATION_EN__SHIFT 0x0 |
|---|
| 137572 | #define BIF_CFG_DEV2_RC1_PCIE_ACS_CNTL__TRANSLATION_BLOCKING_EN__SHIFT 0x1 |
|---|
| 137573 | #define BIF_CFG_DEV2_RC1_PCIE_ACS_CNTL__P2P_REQUEST_REDIRECT_EN__SHIFT 0x2 |
|---|
| 137574 | #define BIF_CFG_DEV2_RC1_PCIE_ACS_CNTL__P2P_COMPLETION_REDIRECT_EN__SHIFT 0x3 |
|---|
| 137575 | #define BIF_CFG_DEV2_RC1_PCIE_ACS_CNTL__UPSTREAM_FORWARDING_EN__SHIFT 0x4 |
|---|
| 137576 | #define BIF_CFG_DEV2_RC1_PCIE_ACS_CNTL__P2P_EGRESS_CONTROL_EN__SHIFT 0x5 |
|---|
| 137577 | #define BIF_CFG_DEV2_RC1_PCIE_ACS_CNTL__DIRECT_TRANSLATED_P2P_EN__SHIFT 0x6 |
|---|
| 137578 | #define BIF_CFG_DEV2_RC1_PCIE_ACS_CNTL__SOURCE_VALIDATION_EN_MASK 0x0001L |
|---|
| 137579 | #define BIF_CFG_DEV2_RC1_PCIE_ACS_CNTL__TRANSLATION_BLOCKING_EN_MASK 0x0002L |
|---|
| 137580 | #define BIF_CFG_DEV2_RC1_PCIE_ACS_CNTL__P2P_REQUEST_REDIRECT_EN_MASK 0x0004L |
|---|
| 137581 | #define BIF_CFG_DEV2_RC1_PCIE_ACS_CNTL__P2P_COMPLETION_REDIRECT_EN_MASK 0x0008L |
|---|
| 137582 | #define BIF_CFG_DEV2_RC1_PCIE_ACS_CNTL__UPSTREAM_FORWARDING_EN_MASK 0x0010L |
|---|
| 137583 | #define BIF_CFG_DEV2_RC1_PCIE_ACS_CNTL__P2P_EGRESS_CONTROL_EN_MASK 0x0020L |
|---|
| 137584 | #define BIF_CFG_DEV2_RC1_PCIE_ACS_CNTL__DIRECT_TRANSLATED_P2P_EN_MASK 0x0040L |
|---|
| 137585 | //BIF_CFG_DEV2_RC1_PCIE_DLF_ENH_CAP_LIST |
|---|
| 137586 | #define BIF_CFG_DEV2_RC1_PCIE_DLF_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 137587 | #define BIF_CFG_DEV2_RC1_PCIE_DLF_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 137588 | #define BIF_CFG_DEV2_RC1_PCIE_DLF_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 137589 | #define BIF_CFG_DEV2_RC1_PCIE_DLF_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 137590 | #define BIF_CFG_DEV2_RC1_PCIE_DLF_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 137591 | #define BIF_CFG_DEV2_RC1_PCIE_DLF_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 137592 | //BIF_CFG_DEV2_RC1_DATA_LINK_FEATURE_CAP |
|---|
| 137593 | #define BIF_CFG_DEV2_RC1_DATA_LINK_FEATURE_CAP__LOCAL_DLF_SUPPORTED__SHIFT 0x0 |
|---|
| 137594 | #define BIF_CFG_DEV2_RC1_DATA_LINK_FEATURE_CAP__DLF_EXCHANGE_ENABLE__SHIFT 0x1f |
|---|
| 137595 | #define BIF_CFG_DEV2_RC1_DATA_LINK_FEATURE_CAP__LOCAL_DLF_SUPPORTED_MASK 0x007FFFFFL |
|---|
| 137596 | #define BIF_CFG_DEV2_RC1_DATA_LINK_FEATURE_CAP__DLF_EXCHANGE_ENABLE_MASK 0x80000000L |
|---|
| 137597 | //BIF_CFG_DEV2_RC1_DATA_LINK_FEATURE_STATUS |
|---|
| 137598 | #define BIF_CFG_DEV2_RC1_DATA_LINK_FEATURE_STATUS__REMOTE_DLF_SUPPORTED__SHIFT 0x0 |
|---|
| 137599 | #define BIF_CFG_DEV2_RC1_DATA_LINK_FEATURE_STATUS__REMOTE_DLF_SUPPORTED_VALID__SHIFT 0x1f |
|---|
| 137600 | #define BIF_CFG_DEV2_RC1_DATA_LINK_FEATURE_STATUS__REMOTE_DLF_SUPPORTED_MASK 0x007FFFFFL |
|---|
| 137601 | #define BIF_CFG_DEV2_RC1_DATA_LINK_FEATURE_STATUS__REMOTE_DLF_SUPPORTED_VALID_MASK 0x80000000L |
|---|
| 137602 | //BIF_CFG_DEV2_RC1_PCIE_PHY_16GT_ENH_CAP_LIST |
|---|
| 137603 | #define BIF_CFG_DEV2_RC1_PCIE_PHY_16GT_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 137604 | #define BIF_CFG_DEV2_RC1_PCIE_PHY_16GT_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 137605 | #define BIF_CFG_DEV2_RC1_PCIE_PHY_16GT_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 137606 | #define BIF_CFG_DEV2_RC1_PCIE_PHY_16GT_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 137607 | #define BIF_CFG_DEV2_RC1_PCIE_PHY_16GT_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 137608 | #define BIF_CFG_DEV2_RC1_PCIE_PHY_16GT_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 137609 | //BIF_CFG_DEV2_RC1_LINK_CAP_16GT |
|---|
| 137610 | #define BIF_CFG_DEV2_RC1_LINK_CAP_16GT__RESERVED__SHIFT 0x0 |
|---|
| 137611 | #define BIF_CFG_DEV2_RC1_LINK_CAP_16GT__RESERVED_MASK 0xFFFFFFFFL |
|---|
| 137612 | //BIF_CFG_DEV2_RC1_LINK_CNTL_16GT |
|---|
| 137613 | #define BIF_CFG_DEV2_RC1_LINK_CNTL_16GT__RESERVED__SHIFT 0x0 |
|---|
| 137614 | #define BIF_CFG_DEV2_RC1_LINK_CNTL_16GT__RESERVED_MASK 0xFFFFFFFFL |
|---|
| 137615 | //BIF_CFG_DEV2_RC1_LINK_STATUS_16GT |
|---|
| 137616 | #define BIF_CFG_DEV2_RC1_LINK_STATUS_16GT__EQUALIZATION_COMPLETE_16GT__SHIFT 0x0 |
|---|
| 137617 | #define BIF_CFG_DEV2_RC1_LINK_STATUS_16GT__EQUALIZATION_PHASE1_SUCCESS_16GT__SHIFT 0x1 |
|---|
| 137618 | #define BIF_CFG_DEV2_RC1_LINK_STATUS_16GT__EQUALIZATION_PHASE2_SUCCESS_16GT__SHIFT 0x2 |
|---|
| 137619 | #define BIF_CFG_DEV2_RC1_LINK_STATUS_16GT__EQUALIZATION_PHASE3_SUCCESS_16GT__SHIFT 0x3 |
|---|
| 137620 | #define BIF_CFG_DEV2_RC1_LINK_STATUS_16GT__LINK_EQUALIZATION_REQUEST_16GT__SHIFT 0x4 |
|---|
| 137621 | #define BIF_CFG_DEV2_RC1_LINK_STATUS_16GT__EQUALIZATION_COMPLETE_16GT_MASK 0x00000001L |
|---|
| 137622 | #define BIF_CFG_DEV2_RC1_LINK_STATUS_16GT__EQUALIZATION_PHASE1_SUCCESS_16GT_MASK 0x00000002L |
|---|
| 137623 | #define BIF_CFG_DEV2_RC1_LINK_STATUS_16GT__EQUALIZATION_PHASE2_SUCCESS_16GT_MASK 0x00000004L |
|---|
| 137624 | #define BIF_CFG_DEV2_RC1_LINK_STATUS_16GT__EQUALIZATION_PHASE3_SUCCESS_16GT_MASK 0x00000008L |
|---|
| 137625 | #define BIF_CFG_DEV2_RC1_LINK_STATUS_16GT__LINK_EQUALIZATION_REQUEST_16GT_MASK 0x00000010L |
|---|
| 137626 | //BIF_CFG_DEV2_RC1_LOCAL_PARITY_MISMATCH_STATUS_16GT |
|---|
| 137627 | #define BIF_CFG_DEV2_RC1_LOCAL_PARITY_MISMATCH_STATUS_16GT__LOCAL_PARITY_MISMATCH_STATUS_BITS__SHIFT 0x0 |
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| 138040 | #define BIF_CFG_DEV0_EPF0_1_COMMAND__MEM_ACCESS_EN_MASK 0x0002L |
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| 138041 | #define BIF_CFG_DEV0_EPF0_1_COMMAND__BUS_MASTER_EN_MASK 0x0004L |
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| 138042 | #define BIF_CFG_DEV0_EPF0_1_COMMAND__SPECIAL_CYCLE_EN_MASK 0x0008L |
|---|
| 138043 | #define BIF_CFG_DEV0_EPF0_1_COMMAND__MEM_WRITE_INVALIDATE_EN_MASK 0x0010L |
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| 138044 | #define BIF_CFG_DEV0_EPF0_1_COMMAND__PAL_SNOOP_EN_MASK 0x0020L |
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| 138045 | #define BIF_CFG_DEV0_EPF0_1_COMMAND__PARITY_ERROR_RESPONSE_MASK 0x0040L |
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| 138046 | #define BIF_CFG_DEV0_EPF0_1_COMMAND__AD_STEPPING_MASK 0x0080L |
|---|
| 138047 | #define BIF_CFG_DEV0_EPF0_1_COMMAND__SERR_EN_MASK 0x0100L |
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| 138048 | #define BIF_CFG_DEV0_EPF0_1_COMMAND__FAST_B2B_EN_MASK 0x0200L |
|---|
| 138049 | #define BIF_CFG_DEV0_EPF0_1_COMMAND__INT_DIS_MASK 0x0400L |
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| 138050 | //BIF_CFG_DEV0_EPF0_1_STATUS |
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| 138056 | #define BIF_CFG_DEV0_EPF0_1_STATUS__MASTER_DATA_PARITY_ERROR__SHIFT 0x8 |
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| 138057 | #define BIF_CFG_DEV0_EPF0_1_STATUS__DEVSEL_TIMING__SHIFT 0x9 |
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| 138058 | #define BIF_CFG_DEV0_EPF0_1_STATUS__SIGNAL_TARGET_ABORT__SHIFT 0xb |
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|---|
| 138060 | #define BIF_CFG_DEV0_EPF0_1_STATUS__RECEIVED_MASTER_ABORT__SHIFT 0xd |
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| 138061 | #define BIF_CFG_DEV0_EPF0_1_STATUS__SIGNALED_SYSTEM_ERROR__SHIFT 0xe |
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| 138062 | #define BIF_CFG_DEV0_EPF0_1_STATUS__PARITY_ERROR_DETECTED__SHIFT 0xf |
|---|
| 138063 | #define BIF_CFG_DEV0_EPF0_1_STATUS__IMMEDIATE_READINESS_MASK 0x0001L |
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| 138064 | #define BIF_CFG_DEV0_EPF0_1_STATUS__INT_STATUS_MASK 0x0008L |
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| 138065 | #define BIF_CFG_DEV0_EPF0_1_STATUS__CAP_LIST_MASK 0x0010L |
|---|
| 138066 | #define BIF_CFG_DEV0_EPF0_1_STATUS__PCI_66_CAP_MASK 0x0020L |
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| 138067 | #define BIF_CFG_DEV0_EPF0_1_STATUS__FAST_BACK_CAPABLE_MASK 0x0080L |
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| 138068 | #define BIF_CFG_DEV0_EPF0_1_STATUS__MASTER_DATA_PARITY_ERROR_MASK 0x0100L |
|---|
| 138069 | #define BIF_CFG_DEV0_EPF0_1_STATUS__DEVSEL_TIMING_MASK 0x0600L |
|---|
| 138070 | #define BIF_CFG_DEV0_EPF0_1_STATUS__SIGNAL_TARGET_ABORT_MASK 0x0800L |
|---|
| 138071 | #define BIF_CFG_DEV0_EPF0_1_STATUS__RECEIVED_TARGET_ABORT_MASK 0x1000L |
|---|
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| 138157 | #define BIF_CFG_DEV0_EPF0_1_VENDOR_CAP_LIST__LENGTH_MASK 0x00FF0000L |
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| 138161 | #define BIF_CFG_DEV0_EPF0_1_ADAPTER_ID_W__SUBSYSTEM_VENDOR_ID_MASK 0x0000FFFFL |
|---|
| 138162 | #define BIF_CFG_DEV0_EPF0_1_ADAPTER_ID_W__SUBSYSTEM_ID_MASK 0xFFFF0000L |
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|---|
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|---|
| 138178 | #define BIF_CFG_DEV0_EPF0_1_PMI_CAP__PME_CLOCK_MASK 0x0008L |
|---|
| 138179 | #define BIF_CFG_DEV0_EPF0_1_PMI_CAP__IMMEDIATE_READINESS_ON_RETURN_TO_D0_MASK 0x0010L |
|---|
| 138180 | #define BIF_CFG_DEV0_EPF0_1_PMI_CAP__DEV_SPECIFIC_INIT_MASK 0x0020L |
|---|
| 138181 | #define BIF_CFG_DEV0_EPF0_1_PMI_CAP__AUX_CURRENT_MASK 0x01C0L |
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| 138182 | #define BIF_CFG_DEV0_EPF0_1_PMI_CAP__D1_SUPPORT_MASK 0x0200L |
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| 138183 | #define BIF_CFG_DEV0_EPF0_1_PMI_CAP__D2_SUPPORT_MASK 0x0400L |
|---|
| 138184 | #define BIF_CFG_DEV0_EPF0_1_PMI_CAP__PME_SUPPORT_MASK 0xF800L |
|---|
| 138185 | //BIF_CFG_DEV0_EPF0_1_PMI_STATUS_CNTL |
|---|
| 138186 | #define BIF_CFG_DEV0_EPF0_1_PMI_STATUS_CNTL__POWER_STATE__SHIFT 0x0 |
|---|
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|---|
| 138188 | #define BIF_CFG_DEV0_EPF0_1_PMI_STATUS_CNTL__PME_EN__SHIFT 0x8 |
|---|
| 138189 | #define BIF_CFG_DEV0_EPF0_1_PMI_STATUS_CNTL__DATA_SELECT__SHIFT 0x9 |
|---|
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|---|
| 138191 | #define BIF_CFG_DEV0_EPF0_1_PMI_STATUS_CNTL__PME_STATUS__SHIFT 0xf |
|---|
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|---|
| 138193 | #define BIF_CFG_DEV0_EPF0_1_PMI_STATUS_CNTL__BUS_PWR_EN__SHIFT 0x17 |
|---|
| 138194 | #define BIF_CFG_DEV0_EPF0_1_PMI_STATUS_CNTL__PMI_DATA__SHIFT 0x18 |
|---|
| 138195 | #define BIF_CFG_DEV0_EPF0_1_PMI_STATUS_CNTL__POWER_STATE_MASK 0x00000003L |
|---|
| 138196 | #define BIF_CFG_DEV0_EPF0_1_PMI_STATUS_CNTL__NO_SOFT_RESET_MASK 0x00000008L |
|---|
| 138197 | #define BIF_CFG_DEV0_EPF0_1_PMI_STATUS_CNTL__PME_EN_MASK 0x00000100L |
|---|
| 138198 | #define BIF_CFG_DEV0_EPF0_1_PMI_STATUS_CNTL__DATA_SELECT_MASK 0x00001E00L |
|---|
| 138199 | #define BIF_CFG_DEV0_EPF0_1_PMI_STATUS_CNTL__DATA_SCALE_MASK 0x00006000L |
|---|
| 138200 | #define BIF_CFG_DEV0_EPF0_1_PMI_STATUS_CNTL__PME_STATUS_MASK 0x00008000L |
|---|
| 138201 | #define BIF_CFG_DEV0_EPF0_1_PMI_STATUS_CNTL__B2_B3_SUPPORT_MASK 0x00400000L |
|---|
| 138202 | #define BIF_CFG_DEV0_EPF0_1_PMI_STATUS_CNTL__BUS_PWR_EN_MASK 0x00800000L |
|---|
| 138203 | #define BIF_CFG_DEV0_EPF0_1_PMI_STATUS_CNTL__PMI_DATA_MASK 0xFF000000L |
|---|
| 138204 | //BIF_CFG_DEV0_EPF0_1_PCIE_CAP_LIST |
|---|
| 138205 | #define BIF_CFG_DEV0_EPF0_1_PCIE_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 138206 | #define BIF_CFG_DEV0_EPF0_1_PCIE_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
|---|
| 138207 | #define BIF_CFG_DEV0_EPF0_1_PCIE_CAP_LIST__CAP_ID_MASK 0x00FFL |
|---|
| 138208 | #define BIF_CFG_DEV0_EPF0_1_PCIE_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
|---|
| 138209 | //BIF_CFG_DEV0_EPF0_1_PCIE_CAP |
|---|
| 138210 | #define BIF_CFG_DEV0_EPF0_1_PCIE_CAP__VERSION__SHIFT 0x0 |
|---|
| 138211 | #define BIF_CFG_DEV0_EPF0_1_PCIE_CAP__DEVICE_TYPE__SHIFT 0x4 |
|---|
| 138212 | #define BIF_CFG_DEV0_EPF0_1_PCIE_CAP__SLOT_IMPLEMENTED__SHIFT 0x8 |
|---|
| 138213 | #define BIF_CFG_DEV0_EPF0_1_PCIE_CAP__INT_MESSAGE_NUM__SHIFT 0x9 |
|---|
| 138214 | #define BIF_CFG_DEV0_EPF0_1_PCIE_CAP__VERSION_MASK 0x000FL |
|---|
| 138215 | #define BIF_CFG_DEV0_EPF0_1_PCIE_CAP__DEVICE_TYPE_MASK 0x00F0L |
|---|
| 138216 | #define BIF_CFG_DEV0_EPF0_1_PCIE_CAP__SLOT_IMPLEMENTED_MASK 0x0100L |
|---|
| 138217 | #define BIF_CFG_DEV0_EPF0_1_PCIE_CAP__INT_MESSAGE_NUM_MASK 0x3E00L |
|---|
| 138218 | //BIF_CFG_DEV0_EPF0_1_DEVICE_CAP |
|---|
| 138219 | #define BIF_CFG_DEV0_EPF0_1_DEVICE_CAP__MAX_PAYLOAD_SUPPORT__SHIFT 0x0 |
|---|
| 138220 | #define BIF_CFG_DEV0_EPF0_1_DEVICE_CAP__PHANTOM_FUNC__SHIFT 0x3 |
|---|
| 138221 | #define BIF_CFG_DEV0_EPF0_1_DEVICE_CAP__EXTENDED_TAG__SHIFT 0x5 |
|---|
| 138222 | #define BIF_CFG_DEV0_EPF0_1_DEVICE_CAP__L0S_ACCEPTABLE_LATENCY__SHIFT 0x6 |
|---|
| 138223 | #define BIF_CFG_DEV0_EPF0_1_DEVICE_CAP__L1_ACCEPTABLE_LATENCY__SHIFT 0x9 |
|---|
| 138224 | #define BIF_CFG_DEV0_EPF0_1_DEVICE_CAP__ROLE_BASED_ERR_REPORTING__SHIFT 0xf |
|---|
| 138225 | #define BIF_CFG_DEV0_EPF0_1_DEVICE_CAP__CAPTURED_SLOT_POWER_LIMIT__SHIFT 0x12 |
|---|
| 138226 | #define BIF_CFG_DEV0_EPF0_1_DEVICE_CAP__CAPTURED_SLOT_POWER_SCALE__SHIFT 0x1a |
|---|
| 138227 | #define BIF_CFG_DEV0_EPF0_1_DEVICE_CAP__FLR_CAPABLE__SHIFT 0x1c |
|---|
| 138228 | #define BIF_CFG_DEV0_EPF0_1_DEVICE_CAP__MAX_PAYLOAD_SUPPORT_MASK 0x00000007L |
|---|
| 138229 | #define BIF_CFG_DEV0_EPF0_1_DEVICE_CAP__PHANTOM_FUNC_MASK 0x00000018L |
|---|
| 138230 | #define BIF_CFG_DEV0_EPF0_1_DEVICE_CAP__EXTENDED_TAG_MASK 0x00000020L |
|---|
| 138231 | #define BIF_CFG_DEV0_EPF0_1_DEVICE_CAP__L0S_ACCEPTABLE_LATENCY_MASK 0x000001C0L |
|---|
| 138232 | #define BIF_CFG_DEV0_EPF0_1_DEVICE_CAP__L1_ACCEPTABLE_LATENCY_MASK 0x00000E00L |
|---|
| 138233 | #define BIF_CFG_DEV0_EPF0_1_DEVICE_CAP__ROLE_BASED_ERR_REPORTING_MASK 0x00008000L |
|---|
| 138234 | #define BIF_CFG_DEV0_EPF0_1_DEVICE_CAP__CAPTURED_SLOT_POWER_LIMIT_MASK 0x03FC0000L |
|---|
| 138235 | #define BIF_CFG_DEV0_EPF0_1_DEVICE_CAP__CAPTURED_SLOT_POWER_SCALE_MASK 0x0C000000L |
|---|
| 138236 | #define BIF_CFG_DEV0_EPF0_1_DEVICE_CAP__FLR_CAPABLE_MASK 0x10000000L |
|---|
| 138237 | //BIF_CFG_DEV0_EPF0_1_DEVICE_CNTL |
|---|
| 138238 | #define BIF_CFG_DEV0_EPF0_1_DEVICE_CNTL__CORR_ERR_EN__SHIFT 0x0 |
|---|
| 138239 | #define BIF_CFG_DEV0_EPF0_1_DEVICE_CNTL__NON_FATAL_ERR_EN__SHIFT 0x1 |
|---|
| 138240 | #define BIF_CFG_DEV0_EPF0_1_DEVICE_CNTL__FATAL_ERR_EN__SHIFT 0x2 |
|---|
| 138241 | #define BIF_CFG_DEV0_EPF0_1_DEVICE_CNTL__USR_REPORT_EN__SHIFT 0x3 |
|---|
| 138242 | #define BIF_CFG_DEV0_EPF0_1_DEVICE_CNTL__RELAXED_ORD_EN__SHIFT 0x4 |
|---|
| 138243 | #define BIF_CFG_DEV0_EPF0_1_DEVICE_CNTL__MAX_PAYLOAD_SIZE__SHIFT 0x5 |
|---|
| 138244 | #define BIF_CFG_DEV0_EPF0_1_DEVICE_CNTL__EXTENDED_TAG_EN__SHIFT 0x8 |
|---|
| 138245 | #define BIF_CFG_DEV0_EPF0_1_DEVICE_CNTL__PHANTOM_FUNC_EN__SHIFT 0x9 |
|---|
| 138246 | #define BIF_CFG_DEV0_EPF0_1_DEVICE_CNTL__AUX_POWER_PM_EN__SHIFT 0xa |
|---|
| 138247 | #define BIF_CFG_DEV0_EPF0_1_DEVICE_CNTL__NO_SNOOP_EN__SHIFT 0xb |
|---|
| 138248 | #define BIF_CFG_DEV0_EPF0_1_DEVICE_CNTL__MAX_READ_REQUEST_SIZE__SHIFT 0xc |
|---|
| 138249 | #define BIF_CFG_DEV0_EPF0_1_DEVICE_CNTL__INITIATE_FLR__SHIFT 0xf |
|---|
| 138250 | #define BIF_CFG_DEV0_EPF0_1_DEVICE_CNTL__CORR_ERR_EN_MASK 0x0001L |
|---|
| 138251 | #define BIF_CFG_DEV0_EPF0_1_DEVICE_CNTL__NON_FATAL_ERR_EN_MASK 0x0002L |
|---|
| 138252 | #define BIF_CFG_DEV0_EPF0_1_DEVICE_CNTL__FATAL_ERR_EN_MASK 0x0004L |
|---|
| 138253 | #define BIF_CFG_DEV0_EPF0_1_DEVICE_CNTL__USR_REPORT_EN_MASK 0x0008L |
|---|
| 138254 | #define BIF_CFG_DEV0_EPF0_1_DEVICE_CNTL__RELAXED_ORD_EN_MASK 0x0010L |
|---|
| 138255 | #define BIF_CFG_DEV0_EPF0_1_DEVICE_CNTL__MAX_PAYLOAD_SIZE_MASK 0x00E0L |
|---|
| 138256 | #define BIF_CFG_DEV0_EPF0_1_DEVICE_CNTL__EXTENDED_TAG_EN_MASK 0x0100L |
|---|
| 138257 | #define BIF_CFG_DEV0_EPF0_1_DEVICE_CNTL__PHANTOM_FUNC_EN_MASK 0x0200L |
|---|
| 138258 | #define BIF_CFG_DEV0_EPF0_1_DEVICE_CNTL__AUX_POWER_PM_EN_MASK 0x0400L |
|---|
| 138259 | #define BIF_CFG_DEV0_EPF0_1_DEVICE_CNTL__NO_SNOOP_EN_MASK 0x0800L |
|---|
| 138260 | #define BIF_CFG_DEV0_EPF0_1_DEVICE_CNTL__MAX_READ_REQUEST_SIZE_MASK 0x7000L |
|---|
| 138261 | #define BIF_CFG_DEV0_EPF0_1_DEVICE_CNTL__INITIATE_FLR_MASK 0x8000L |
|---|
| 138262 | //BIF_CFG_DEV0_EPF0_1_DEVICE_STATUS |
|---|
| 138263 | #define BIF_CFG_DEV0_EPF0_1_DEVICE_STATUS__CORR_ERR__SHIFT 0x0 |
|---|
| 138264 | #define BIF_CFG_DEV0_EPF0_1_DEVICE_STATUS__NON_FATAL_ERR__SHIFT 0x1 |
|---|
| 138265 | #define BIF_CFG_DEV0_EPF0_1_DEVICE_STATUS__FATAL_ERR__SHIFT 0x2 |
|---|
| 138266 | #define BIF_CFG_DEV0_EPF0_1_DEVICE_STATUS__USR_DETECTED__SHIFT 0x3 |
|---|
| 138267 | #define BIF_CFG_DEV0_EPF0_1_DEVICE_STATUS__AUX_PWR__SHIFT 0x4 |
|---|
| 138268 | #define BIF_CFG_DEV0_EPF0_1_DEVICE_STATUS__TRANSACTIONS_PEND__SHIFT 0x5 |
|---|
| 138269 | #define BIF_CFG_DEV0_EPF0_1_DEVICE_STATUS__EMER_POWER_REDUCTION_DETECTED__SHIFT 0x6 |
|---|
| 138270 | #define BIF_CFG_DEV0_EPF0_1_DEVICE_STATUS__CORR_ERR_MASK 0x0001L |
|---|
| 138271 | #define BIF_CFG_DEV0_EPF0_1_DEVICE_STATUS__NON_FATAL_ERR_MASK 0x0002L |
|---|
| 138272 | #define BIF_CFG_DEV0_EPF0_1_DEVICE_STATUS__FATAL_ERR_MASK 0x0004L |
|---|
| 138273 | #define BIF_CFG_DEV0_EPF0_1_DEVICE_STATUS__USR_DETECTED_MASK 0x0008L |
|---|
| 138274 | #define BIF_CFG_DEV0_EPF0_1_DEVICE_STATUS__AUX_PWR_MASK 0x0010L |
|---|
| 138275 | #define BIF_CFG_DEV0_EPF0_1_DEVICE_STATUS__TRANSACTIONS_PEND_MASK 0x0020L |
|---|
| 138276 | #define BIF_CFG_DEV0_EPF0_1_DEVICE_STATUS__EMER_POWER_REDUCTION_DETECTED_MASK 0x0040L |
|---|
| 138277 | //BIF_CFG_DEV0_EPF0_1_LINK_CAP |
|---|
| 138278 | #define BIF_CFG_DEV0_EPF0_1_LINK_CAP__LINK_SPEED__SHIFT 0x0 |
|---|
| 138279 | #define BIF_CFG_DEV0_EPF0_1_LINK_CAP__LINK_WIDTH__SHIFT 0x4 |
|---|
| 138280 | #define BIF_CFG_DEV0_EPF0_1_LINK_CAP__PM_SUPPORT__SHIFT 0xa |
|---|
| 138281 | #define BIF_CFG_DEV0_EPF0_1_LINK_CAP__L0S_EXIT_LATENCY__SHIFT 0xc |
|---|
| 138282 | #define BIF_CFG_DEV0_EPF0_1_LINK_CAP__L1_EXIT_LATENCY__SHIFT 0xf |
|---|
| 138283 | #define BIF_CFG_DEV0_EPF0_1_LINK_CAP__CLOCK_POWER_MANAGEMENT__SHIFT 0x12 |
|---|
| 138284 | #define BIF_CFG_DEV0_EPF0_1_LINK_CAP__SURPRISE_DOWN_ERR_REPORTING__SHIFT 0x13 |
|---|
| 138285 | #define BIF_CFG_DEV0_EPF0_1_LINK_CAP__DL_ACTIVE_REPORTING_CAPABLE__SHIFT 0x14 |
|---|
| 138286 | #define BIF_CFG_DEV0_EPF0_1_LINK_CAP__LINK_BW_NOTIFICATION_CAP__SHIFT 0x15 |
|---|
| 138287 | #define BIF_CFG_DEV0_EPF0_1_LINK_CAP__ASPM_OPTIONALITY_COMPLIANCE__SHIFT 0x16 |
|---|
| 138288 | #define BIF_CFG_DEV0_EPF0_1_LINK_CAP__PORT_NUMBER__SHIFT 0x18 |
|---|
| 138289 | #define BIF_CFG_DEV0_EPF0_1_LINK_CAP__LINK_SPEED_MASK 0x0000000FL |
|---|
| 138290 | #define BIF_CFG_DEV0_EPF0_1_LINK_CAP__LINK_WIDTH_MASK 0x000003F0L |
|---|
| 138291 | #define BIF_CFG_DEV0_EPF0_1_LINK_CAP__PM_SUPPORT_MASK 0x00000C00L |
|---|
| 138292 | #define BIF_CFG_DEV0_EPF0_1_LINK_CAP__L0S_EXIT_LATENCY_MASK 0x00007000L |
|---|
| 138293 | #define BIF_CFG_DEV0_EPF0_1_LINK_CAP__L1_EXIT_LATENCY_MASK 0x00038000L |
|---|
| 138294 | #define BIF_CFG_DEV0_EPF0_1_LINK_CAP__CLOCK_POWER_MANAGEMENT_MASK 0x00040000L |
|---|
| 138295 | #define BIF_CFG_DEV0_EPF0_1_LINK_CAP__SURPRISE_DOWN_ERR_REPORTING_MASK 0x00080000L |
|---|
| 138296 | #define BIF_CFG_DEV0_EPF0_1_LINK_CAP__DL_ACTIVE_REPORTING_CAPABLE_MASK 0x00100000L |
|---|
| 138297 | #define BIF_CFG_DEV0_EPF0_1_LINK_CAP__LINK_BW_NOTIFICATION_CAP_MASK 0x00200000L |
|---|
| 138298 | #define BIF_CFG_DEV0_EPF0_1_LINK_CAP__ASPM_OPTIONALITY_COMPLIANCE_MASK 0x00400000L |
|---|
| 138299 | #define BIF_CFG_DEV0_EPF0_1_LINK_CAP__PORT_NUMBER_MASK 0xFF000000L |
|---|
| 138300 | //BIF_CFG_DEV0_EPF0_1_LINK_CNTL |
|---|
| 138301 | #define BIF_CFG_DEV0_EPF0_1_LINK_CNTL__PM_CONTROL__SHIFT 0x0 |
|---|
| 138302 | #define BIF_CFG_DEV0_EPF0_1_LINK_CNTL__PTM_PROP_DELAY_ADAPT_INTER_B__SHIFT 0x2 |
|---|
| 138303 | #define BIF_CFG_DEV0_EPF0_1_LINK_CNTL__READ_CPL_BOUNDARY__SHIFT 0x3 |
|---|
| 138304 | #define BIF_CFG_DEV0_EPF0_1_LINK_CNTL__LINK_DIS__SHIFT 0x4 |
|---|
| 138305 | #define BIF_CFG_DEV0_EPF0_1_LINK_CNTL__RETRAIN_LINK__SHIFT 0x5 |
|---|
| 138306 | #define BIF_CFG_DEV0_EPF0_1_LINK_CNTL__COMMON_CLOCK_CFG__SHIFT 0x6 |
|---|
| 138307 | #define BIF_CFG_DEV0_EPF0_1_LINK_CNTL__EXTENDED_SYNC__SHIFT 0x7 |
|---|
| 138308 | #define BIF_CFG_DEV0_EPF0_1_LINK_CNTL__CLOCK_POWER_MANAGEMENT_EN__SHIFT 0x8 |
|---|
| 138309 | #define BIF_CFG_DEV0_EPF0_1_LINK_CNTL__HW_AUTONOMOUS_WIDTH_DISABLE__SHIFT 0x9 |
|---|
| 138310 | #define BIF_CFG_DEV0_EPF0_1_LINK_CNTL__LINK_BW_MANAGEMENT_INT_EN__SHIFT 0xa |
|---|
| 138311 | #define BIF_CFG_DEV0_EPF0_1_LINK_CNTL__LINK_AUTONOMOUS_BW_INT_EN__SHIFT 0xb |
|---|
| 138312 | #define BIF_CFG_DEV0_EPF0_1_LINK_CNTL__DRS_SIGNALING_CONTROL__SHIFT 0xe |
|---|
| 138313 | #define BIF_CFG_DEV0_EPF0_1_LINK_CNTL__PM_CONTROL_MASK 0x0003L |
|---|
| 138314 | #define BIF_CFG_DEV0_EPF0_1_LINK_CNTL__PTM_PROP_DELAY_ADAPT_INTER_B_MASK 0x0004L |
|---|
| 138315 | #define BIF_CFG_DEV0_EPF0_1_LINK_CNTL__READ_CPL_BOUNDARY_MASK 0x0008L |
|---|
| 138316 | #define BIF_CFG_DEV0_EPF0_1_LINK_CNTL__LINK_DIS_MASK 0x0010L |
|---|
| 138317 | #define BIF_CFG_DEV0_EPF0_1_LINK_CNTL__RETRAIN_LINK_MASK 0x0020L |
|---|
| 138318 | #define BIF_CFG_DEV0_EPF0_1_LINK_CNTL__COMMON_CLOCK_CFG_MASK 0x0040L |
|---|
| 138319 | #define BIF_CFG_DEV0_EPF0_1_LINK_CNTL__EXTENDED_SYNC_MASK 0x0080L |
|---|
| 138320 | #define BIF_CFG_DEV0_EPF0_1_LINK_CNTL__CLOCK_POWER_MANAGEMENT_EN_MASK 0x0100L |
|---|
| 138321 | #define BIF_CFG_DEV0_EPF0_1_LINK_CNTL__HW_AUTONOMOUS_WIDTH_DISABLE_MASK 0x0200L |
|---|
| 138322 | #define BIF_CFG_DEV0_EPF0_1_LINK_CNTL__LINK_BW_MANAGEMENT_INT_EN_MASK 0x0400L |
|---|
| 138323 | #define BIF_CFG_DEV0_EPF0_1_LINK_CNTL__LINK_AUTONOMOUS_BW_INT_EN_MASK 0x0800L |
|---|
| 138324 | #define BIF_CFG_DEV0_EPF0_1_LINK_CNTL__DRS_SIGNALING_CONTROL_MASK 0xC000L |
|---|
| 138325 | //BIF_CFG_DEV0_EPF0_1_LINK_STATUS |
|---|
| 138326 | #define BIF_CFG_DEV0_EPF0_1_LINK_STATUS__CURRENT_LINK_SPEED__SHIFT 0x0 |
|---|
| 138327 | #define BIF_CFG_DEV0_EPF0_1_LINK_STATUS__NEGOTIATED_LINK_WIDTH__SHIFT 0x4 |
|---|
| 138328 | #define BIF_CFG_DEV0_EPF0_1_LINK_STATUS__LINK_TRAINING__SHIFT 0xb |
|---|
| 138329 | #define BIF_CFG_DEV0_EPF0_1_LINK_STATUS__SLOT_CLOCK_CFG__SHIFT 0xc |
|---|
| 138330 | #define BIF_CFG_DEV0_EPF0_1_LINK_STATUS__DL_ACTIVE__SHIFT 0xd |
|---|
| 138331 | #define BIF_CFG_DEV0_EPF0_1_LINK_STATUS__LINK_BW_MANAGEMENT_STATUS__SHIFT 0xe |
|---|
| 138332 | #define BIF_CFG_DEV0_EPF0_1_LINK_STATUS__LINK_AUTONOMOUS_BW_STATUS__SHIFT 0xf |
|---|
| 138333 | #define BIF_CFG_DEV0_EPF0_1_LINK_STATUS__CURRENT_LINK_SPEED_MASK 0x000FL |
|---|
| 138334 | #define BIF_CFG_DEV0_EPF0_1_LINK_STATUS__NEGOTIATED_LINK_WIDTH_MASK 0x03F0L |
|---|
| 138335 | #define BIF_CFG_DEV0_EPF0_1_LINK_STATUS__LINK_TRAINING_MASK 0x0800L |
|---|
| 138336 | #define BIF_CFG_DEV0_EPF0_1_LINK_STATUS__SLOT_CLOCK_CFG_MASK 0x1000L |
|---|
| 138337 | #define BIF_CFG_DEV0_EPF0_1_LINK_STATUS__DL_ACTIVE_MASK 0x2000L |
|---|
| 138338 | #define BIF_CFG_DEV0_EPF0_1_LINK_STATUS__LINK_BW_MANAGEMENT_STATUS_MASK 0x4000L |
|---|
| 138339 | #define BIF_CFG_DEV0_EPF0_1_LINK_STATUS__LINK_AUTONOMOUS_BW_STATUS_MASK 0x8000L |
|---|
| 138340 | //BIF_CFG_DEV0_EPF0_1_DEVICE_CAP2 |
|---|
| 138341 | #define BIF_CFG_DEV0_EPF0_1_DEVICE_CAP2__CPL_TIMEOUT_RANGE_SUPPORTED__SHIFT 0x0 |
|---|
| 138342 | #define BIF_CFG_DEV0_EPF0_1_DEVICE_CAP2__CPL_TIMEOUT_DIS_SUPPORTED__SHIFT 0x4 |
|---|
| 138343 | #define BIF_CFG_DEV0_EPF0_1_DEVICE_CAP2__ARI_FORWARDING_SUPPORTED__SHIFT 0x5 |
|---|
| 138344 | #define BIF_CFG_DEV0_EPF0_1_DEVICE_CAP2__ATOMICOP_ROUTING_SUPPORTED__SHIFT 0x6 |
|---|
| 138345 | #define BIF_CFG_DEV0_EPF0_1_DEVICE_CAP2__ATOMICOP_32CMPLT_SUPPORTED__SHIFT 0x7 |
|---|
| 138346 | #define BIF_CFG_DEV0_EPF0_1_DEVICE_CAP2__ATOMICOP_64CMPLT_SUPPORTED__SHIFT 0x8 |
|---|
| 138347 | #define BIF_CFG_DEV0_EPF0_1_DEVICE_CAP2__CAS128_CMPLT_SUPPORTED__SHIFT 0x9 |
|---|
| 138348 | #define BIF_CFG_DEV0_EPF0_1_DEVICE_CAP2__NO_RO_ENABLED_P2P_PASSING__SHIFT 0xa |
|---|
| 138349 | #define BIF_CFG_DEV0_EPF0_1_DEVICE_CAP2__LTR_SUPPORTED__SHIFT 0xb |
|---|
| 138350 | #define BIF_CFG_DEV0_EPF0_1_DEVICE_CAP2__TPH_CPLR_SUPPORTED__SHIFT 0xc |
|---|
| 138351 | #define BIF_CFG_DEV0_EPF0_1_DEVICE_CAP2__LN_SYSTEM_CLS__SHIFT 0xe |
|---|
| 138352 | #define BIF_CFG_DEV0_EPF0_1_DEVICE_CAP2__TEN_BIT_TAG_COMPLETER_SUPPORTED__SHIFT 0x10 |
|---|
| 138353 | #define BIF_CFG_DEV0_EPF0_1_DEVICE_CAP2__TEN_BIT_TAG_REQUESTER_SUPPORTED__SHIFT 0x11 |
|---|
| 138354 | #define BIF_CFG_DEV0_EPF0_1_DEVICE_CAP2__OBFF_SUPPORTED__SHIFT 0x12 |
|---|
| 138355 | #define BIF_CFG_DEV0_EPF0_1_DEVICE_CAP2__EXTENDED_FMT_FIELD_SUPPORTED__SHIFT 0x14 |
|---|
| 138356 | #define BIF_CFG_DEV0_EPF0_1_DEVICE_CAP2__END_END_TLP_PREFIX_SUPPORTED__SHIFT 0x15 |
|---|
| 138357 | #define BIF_CFG_DEV0_EPF0_1_DEVICE_CAP2__MAX_END_END_TLP_PREFIXES__SHIFT 0x16 |
|---|
| 138358 | #define BIF_CFG_DEV0_EPF0_1_DEVICE_CAP2__EMER_POWER_REDUCTION_SUPPORTED__SHIFT 0x18 |
|---|
| 138359 | #define BIF_CFG_DEV0_EPF0_1_DEVICE_CAP2__EMER_POWER_REDUCTION_INIT_REQ__SHIFT 0x1a |
|---|
| 138360 | #define BIF_CFG_DEV0_EPF0_1_DEVICE_CAP2__FRS_SUPPORTED__SHIFT 0x1f |
|---|
| 138361 | #define BIF_CFG_DEV0_EPF0_1_DEVICE_CAP2__CPL_TIMEOUT_RANGE_SUPPORTED_MASK 0x0000000FL |
|---|
| 138362 | #define BIF_CFG_DEV0_EPF0_1_DEVICE_CAP2__CPL_TIMEOUT_DIS_SUPPORTED_MASK 0x00000010L |
|---|
| 138363 | #define BIF_CFG_DEV0_EPF0_1_DEVICE_CAP2__ARI_FORWARDING_SUPPORTED_MASK 0x00000020L |
|---|
| 138364 | #define BIF_CFG_DEV0_EPF0_1_DEVICE_CAP2__ATOMICOP_ROUTING_SUPPORTED_MASK 0x00000040L |
|---|
| 138365 | #define BIF_CFG_DEV0_EPF0_1_DEVICE_CAP2__ATOMICOP_32CMPLT_SUPPORTED_MASK 0x00000080L |
|---|
| 138366 | #define BIF_CFG_DEV0_EPF0_1_DEVICE_CAP2__ATOMICOP_64CMPLT_SUPPORTED_MASK 0x00000100L |
|---|
| 138367 | #define BIF_CFG_DEV0_EPF0_1_DEVICE_CAP2__CAS128_CMPLT_SUPPORTED_MASK 0x00000200L |
|---|
| 138368 | #define BIF_CFG_DEV0_EPF0_1_DEVICE_CAP2__NO_RO_ENABLED_P2P_PASSING_MASK 0x00000400L |
|---|
| 138369 | #define BIF_CFG_DEV0_EPF0_1_DEVICE_CAP2__LTR_SUPPORTED_MASK 0x00000800L |
|---|
| 138370 | #define BIF_CFG_DEV0_EPF0_1_DEVICE_CAP2__TPH_CPLR_SUPPORTED_MASK 0x00003000L |
|---|
| 138371 | #define BIF_CFG_DEV0_EPF0_1_DEVICE_CAP2__LN_SYSTEM_CLS_MASK 0x0000C000L |
|---|
| 138372 | #define BIF_CFG_DEV0_EPF0_1_DEVICE_CAP2__TEN_BIT_TAG_COMPLETER_SUPPORTED_MASK 0x00010000L |
|---|
| 138373 | #define BIF_CFG_DEV0_EPF0_1_DEVICE_CAP2__TEN_BIT_TAG_REQUESTER_SUPPORTED_MASK 0x00020000L |
|---|
| 138374 | #define BIF_CFG_DEV0_EPF0_1_DEVICE_CAP2__OBFF_SUPPORTED_MASK 0x000C0000L |
|---|
| 138375 | #define BIF_CFG_DEV0_EPF0_1_DEVICE_CAP2__EXTENDED_FMT_FIELD_SUPPORTED_MASK 0x00100000L |
|---|
| 138376 | #define BIF_CFG_DEV0_EPF0_1_DEVICE_CAP2__END_END_TLP_PREFIX_SUPPORTED_MASK 0x00200000L |
|---|
| 138377 | #define BIF_CFG_DEV0_EPF0_1_DEVICE_CAP2__MAX_END_END_TLP_PREFIXES_MASK 0x00C00000L |
|---|
| 138378 | #define BIF_CFG_DEV0_EPF0_1_DEVICE_CAP2__EMER_POWER_REDUCTION_SUPPORTED_MASK 0x03000000L |
|---|
| 138379 | #define BIF_CFG_DEV0_EPF0_1_DEVICE_CAP2__EMER_POWER_REDUCTION_INIT_REQ_MASK 0x04000000L |
|---|
| 138380 | #define BIF_CFG_DEV0_EPF0_1_DEVICE_CAP2__FRS_SUPPORTED_MASK 0x80000000L |
|---|
| 138381 | //BIF_CFG_DEV0_EPF0_1_DEVICE_CNTL2 |
|---|
| 138382 | #define BIF_CFG_DEV0_EPF0_1_DEVICE_CNTL2__CPL_TIMEOUT_VALUE__SHIFT 0x0 |
|---|
| 138383 | #define BIF_CFG_DEV0_EPF0_1_DEVICE_CNTL2__CPL_TIMEOUT_DIS__SHIFT 0x4 |
|---|
| 138384 | #define BIF_CFG_DEV0_EPF0_1_DEVICE_CNTL2__ARI_FORWARDING_EN__SHIFT 0x5 |
|---|
| 138385 | #define BIF_CFG_DEV0_EPF0_1_DEVICE_CNTL2__ATOMICOP_REQUEST_EN__SHIFT 0x6 |
|---|
| 138386 | #define BIF_CFG_DEV0_EPF0_1_DEVICE_CNTL2__ATOMICOP_EGRESS_BLOCKING__SHIFT 0x7 |
|---|
| 138387 | #define BIF_CFG_DEV0_EPF0_1_DEVICE_CNTL2__IDO_REQUEST_ENABLE__SHIFT 0x8 |
|---|
| 138388 | #define BIF_CFG_DEV0_EPF0_1_DEVICE_CNTL2__IDO_COMPLETION_ENABLE__SHIFT 0x9 |
|---|
| 138389 | #define BIF_CFG_DEV0_EPF0_1_DEVICE_CNTL2__LTR_EN__SHIFT 0xa |
|---|
| 138390 | #define BIF_CFG_DEV0_EPF0_1_DEVICE_CNTL2__EMER_POWER_REDUCTION_REQUEST__SHIFT 0xb |
|---|
| 138391 | #define BIF_CFG_DEV0_EPF0_1_DEVICE_CNTL2__TEN_BIT_TAG_REQUESTER_ENABLE__SHIFT 0xc |
|---|
| 138392 | #define BIF_CFG_DEV0_EPF0_1_DEVICE_CNTL2__OBFF_EN__SHIFT 0xd |
|---|
| 138393 | #define BIF_CFG_DEV0_EPF0_1_DEVICE_CNTL2__END_END_TLP_PREFIX_BLOCKING__SHIFT 0xf |
|---|
| 138394 | #define BIF_CFG_DEV0_EPF0_1_DEVICE_CNTL2__CPL_TIMEOUT_VALUE_MASK 0x000FL |
|---|
| 138395 | #define BIF_CFG_DEV0_EPF0_1_DEVICE_CNTL2__CPL_TIMEOUT_DIS_MASK 0x0010L |
|---|
| 138396 | #define BIF_CFG_DEV0_EPF0_1_DEVICE_CNTL2__ARI_FORWARDING_EN_MASK 0x0020L |
|---|
| 138397 | #define BIF_CFG_DEV0_EPF0_1_DEVICE_CNTL2__ATOMICOP_REQUEST_EN_MASK 0x0040L |
|---|
| 138398 | #define BIF_CFG_DEV0_EPF0_1_DEVICE_CNTL2__ATOMICOP_EGRESS_BLOCKING_MASK 0x0080L |
|---|
| 138399 | #define BIF_CFG_DEV0_EPF0_1_DEVICE_CNTL2__IDO_REQUEST_ENABLE_MASK 0x0100L |
|---|
| 138400 | #define BIF_CFG_DEV0_EPF0_1_DEVICE_CNTL2__IDO_COMPLETION_ENABLE_MASK 0x0200L |
|---|
| 138401 | #define BIF_CFG_DEV0_EPF0_1_DEVICE_CNTL2__LTR_EN_MASK 0x0400L |
|---|
| 138402 | #define BIF_CFG_DEV0_EPF0_1_DEVICE_CNTL2__EMER_POWER_REDUCTION_REQUEST_MASK 0x0800L |
|---|
| 138403 | #define BIF_CFG_DEV0_EPF0_1_DEVICE_CNTL2__TEN_BIT_TAG_REQUESTER_ENABLE_MASK 0x1000L |
|---|
| 138404 | #define BIF_CFG_DEV0_EPF0_1_DEVICE_CNTL2__OBFF_EN_MASK 0x6000L |
|---|
| 138405 | #define BIF_CFG_DEV0_EPF0_1_DEVICE_CNTL2__END_END_TLP_PREFIX_BLOCKING_MASK 0x8000L |
|---|
| 138406 | //BIF_CFG_DEV0_EPF0_1_DEVICE_STATUS2 |
|---|
| 138407 | #define BIF_CFG_DEV0_EPF0_1_DEVICE_STATUS2__RESERVED__SHIFT 0x0 |
|---|
| 138408 | #define BIF_CFG_DEV0_EPF0_1_DEVICE_STATUS2__RESERVED_MASK 0xFFFFL |
|---|
| 138409 | //BIF_CFG_DEV0_EPF0_1_LINK_CAP2 |
|---|
| 138410 | #define BIF_CFG_DEV0_EPF0_1_LINK_CAP2__SUPPORTED_LINK_SPEED__SHIFT 0x1 |
|---|
| 138411 | #define BIF_CFG_DEV0_EPF0_1_LINK_CAP2__CROSSLINK_SUPPORTED__SHIFT 0x8 |
|---|
| 138412 | #define BIF_CFG_DEV0_EPF0_1_LINK_CAP2__LOWER_SKP_OS_GEN_SUPPORT__SHIFT 0x9 |
|---|
| 138413 | #define BIF_CFG_DEV0_EPF0_1_LINK_CAP2__LOWER_SKP_OS_RCV_SUPPORT__SHIFT 0x10 |
|---|
| 138414 | #define BIF_CFG_DEV0_EPF0_1_LINK_CAP2__RTM1_PRESENCE_DET_SUPPORT__SHIFT 0x17 |
|---|
| 138415 | #define BIF_CFG_DEV0_EPF0_1_LINK_CAP2__RTM2_PRESENCE_DET_SUPPORT__SHIFT 0x18 |
|---|
| 138416 | #define BIF_CFG_DEV0_EPF0_1_LINK_CAP2__DRS_SUPPORTED__SHIFT 0x1f |
|---|
| 138417 | #define BIF_CFG_DEV0_EPF0_1_LINK_CAP2__SUPPORTED_LINK_SPEED_MASK 0x000000FEL |
|---|
| 138418 | #define BIF_CFG_DEV0_EPF0_1_LINK_CAP2__CROSSLINK_SUPPORTED_MASK 0x00000100L |
|---|
| 138419 | #define BIF_CFG_DEV0_EPF0_1_LINK_CAP2__LOWER_SKP_OS_GEN_SUPPORT_MASK 0x0000FE00L |
|---|
| 138420 | #define BIF_CFG_DEV0_EPF0_1_LINK_CAP2__LOWER_SKP_OS_RCV_SUPPORT_MASK 0x007F0000L |
|---|
| 138421 | #define BIF_CFG_DEV0_EPF0_1_LINK_CAP2__RTM1_PRESENCE_DET_SUPPORT_MASK 0x00800000L |
|---|
| 138422 | #define BIF_CFG_DEV0_EPF0_1_LINK_CAP2__RTM2_PRESENCE_DET_SUPPORT_MASK 0x01000000L |
|---|
| 138423 | #define BIF_CFG_DEV0_EPF0_1_LINK_CAP2__DRS_SUPPORTED_MASK 0x80000000L |
|---|
| 138424 | //BIF_CFG_DEV0_EPF0_1_LINK_CNTL2 |
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| 138425 | #define BIF_CFG_DEV0_EPF0_1_LINK_CNTL2__TARGET_LINK_SPEED__SHIFT 0x0 |
|---|
| 138426 | #define BIF_CFG_DEV0_EPF0_1_LINK_CNTL2__ENTER_COMPLIANCE__SHIFT 0x4 |
|---|
| 138427 | #define BIF_CFG_DEV0_EPF0_1_LINK_CNTL2__HW_AUTONOMOUS_SPEED_DISABLE__SHIFT 0x5 |
|---|
| 138428 | #define BIF_CFG_DEV0_EPF0_1_LINK_CNTL2__SELECTABLE_DEEMPHASIS__SHIFT 0x6 |
|---|
| 138429 | #define BIF_CFG_DEV0_EPF0_1_LINK_CNTL2__XMIT_MARGIN__SHIFT 0x7 |
|---|
| 138430 | #define BIF_CFG_DEV0_EPF0_1_LINK_CNTL2__ENTER_MOD_COMPLIANCE__SHIFT 0xa |
|---|
| 138431 | #define BIF_CFG_DEV0_EPF0_1_LINK_CNTL2__COMPLIANCE_SOS__SHIFT 0xb |
|---|
| 138432 | #define BIF_CFG_DEV0_EPF0_1_LINK_CNTL2__COMPLIANCE_DEEMPHASIS__SHIFT 0xc |
|---|
| 138433 | #define BIF_CFG_DEV0_EPF0_1_LINK_CNTL2__TARGET_LINK_SPEED_MASK 0x000FL |
|---|
| 138434 | #define BIF_CFG_DEV0_EPF0_1_LINK_CNTL2__ENTER_COMPLIANCE_MASK 0x0010L |
|---|
| 138435 | #define BIF_CFG_DEV0_EPF0_1_LINK_CNTL2__HW_AUTONOMOUS_SPEED_DISABLE_MASK 0x0020L |
|---|
| 138436 | #define BIF_CFG_DEV0_EPF0_1_LINK_CNTL2__SELECTABLE_DEEMPHASIS_MASK 0x0040L |
|---|
| 138437 | #define BIF_CFG_DEV0_EPF0_1_LINK_CNTL2__XMIT_MARGIN_MASK 0x0380L |
|---|
| 138438 | #define BIF_CFG_DEV0_EPF0_1_LINK_CNTL2__ENTER_MOD_COMPLIANCE_MASK 0x0400L |
|---|
| 138439 | #define BIF_CFG_DEV0_EPF0_1_LINK_CNTL2__COMPLIANCE_SOS_MASK 0x0800L |
|---|
| 138440 | #define BIF_CFG_DEV0_EPF0_1_LINK_CNTL2__COMPLIANCE_DEEMPHASIS_MASK 0xF000L |
|---|
| 138441 | //BIF_CFG_DEV0_EPF0_1_LINK_STATUS2 |
|---|
| 138442 | #define BIF_CFG_DEV0_EPF0_1_LINK_STATUS2__CUR_DEEMPHASIS_LEVEL__SHIFT 0x0 |
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| 138443 | #define BIF_CFG_DEV0_EPF0_1_LINK_STATUS2__EQUALIZATION_COMPLETE_8GT__SHIFT 0x1 |
|---|
| 138444 | #define BIF_CFG_DEV0_EPF0_1_LINK_STATUS2__EQUALIZATION_PHASE1_SUCCESS_8GT__SHIFT 0x2 |
|---|
| 138445 | #define BIF_CFG_DEV0_EPF0_1_LINK_STATUS2__EQUALIZATION_PHASE2_SUCCESS_8GT__SHIFT 0x3 |
|---|
| 138446 | #define BIF_CFG_DEV0_EPF0_1_LINK_STATUS2__EQUALIZATION_PHASE3_SUCCESS_8GT__SHIFT 0x4 |
|---|
| 138447 | #define BIF_CFG_DEV0_EPF0_1_LINK_STATUS2__LINK_EQUALIZATION_REQUEST_8GT__SHIFT 0x5 |
|---|
| 138448 | #define BIF_CFG_DEV0_EPF0_1_LINK_STATUS2__RTM1_PRESENCE_DET__SHIFT 0x6 |
|---|
| 138449 | #define BIF_CFG_DEV0_EPF0_1_LINK_STATUS2__RTM2_PRESENCE_DET__SHIFT 0x7 |
|---|
| 138450 | #define BIF_CFG_DEV0_EPF0_1_LINK_STATUS2__CROSSLINK_RESOLUTION__SHIFT 0x8 |
|---|
| 138451 | #define BIF_CFG_DEV0_EPF0_1_LINK_STATUS2__DOWNSTREAM_COMPONENT_PRESENCE__SHIFT 0xc |
|---|
| 138452 | #define BIF_CFG_DEV0_EPF0_1_LINK_STATUS2__DRS_MESSAGE_RECEIVED__SHIFT 0xf |
|---|
| 138453 | #define BIF_CFG_DEV0_EPF0_1_LINK_STATUS2__CUR_DEEMPHASIS_LEVEL_MASK 0x0001L |
|---|
| 138454 | #define BIF_CFG_DEV0_EPF0_1_LINK_STATUS2__EQUALIZATION_COMPLETE_8GT_MASK 0x0002L |
|---|
| 138455 | #define BIF_CFG_DEV0_EPF0_1_LINK_STATUS2__EQUALIZATION_PHASE1_SUCCESS_8GT_MASK 0x0004L |
|---|
| 138456 | #define BIF_CFG_DEV0_EPF0_1_LINK_STATUS2__EQUALIZATION_PHASE2_SUCCESS_8GT_MASK 0x0008L |
|---|
| 138457 | #define BIF_CFG_DEV0_EPF0_1_LINK_STATUS2__EQUALIZATION_PHASE3_SUCCESS_8GT_MASK 0x0010L |
|---|
| 138458 | #define BIF_CFG_DEV0_EPF0_1_LINK_STATUS2__LINK_EQUALIZATION_REQUEST_8GT_MASK 0x0020L |
|---|
| 138459 | #define BIF_CFG_DEV0_EPF0_1_LINK_STATUS2__RTM1_PRESENCE_DET_MASK 0x0040L |
|---|
| 138460 | #define BIF_CFG_DEV0_EPF0_1_LINK_STATUS2__RTM2_PRESENCE_DET_MASK 0x0080L |
|---|
| 138461 | #define BIF_CFG_DEV0_EPF0_1_LINK_STATUS2__CROSSLINK_RESOLUTION_MASK 0x0300L |
|---|
| 138462 | #define BIF_CFG_DEV0_EPF0_1_LINK_STATUS2__DOWNSTREAM_COMPONENT_PRESENCE_MASK 0x7000L |
|---|
| 138463 | #define BIF_CFG_DEV0_EPF0_1_LINK_STATUS2__DRS_MESSAGE_RECEIVED_MASK 0x8000L |
|---|
| 138464 | //BIF_CFG_DEV0_EPF0_1_MSI_CAP_LIST |
|---|
| 138465 | #define BIF_CFG_DEV0_EPF0_1_MSI_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 138466 | #define BIF_CFG_DEV0_EPF0_1_MSI_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
|---|
| 138467 | #define BIF_CFG_DEV0_EPF0_1_MSI_CAP_LIST__CAP_ID_MASK 0x00FFL |
|---|
| 138468 | #define BIF_CFG_DEV0_EPF0_1_MSI_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
|---|
| 138469 | //BIF_CFG_DEV0_EPF0_1_MSI_MSG_CNTL |
|---|
| 138470 | #define BIF_CFG_DEV0_EPF0_1_MSI_MSG_CNTL__MSI_EN__SHIFT 0x0 |
|---|
| 138471 | #define BIF_CFG_DEV0_EPF0_1_MSI_MSG_CNTL__MSI_MULTI_CAP__SHIFT 0x1 |
|---|
| 138472 | #define BIF_CFG_DEV0_EPF0_1_MSI_MSG_CNTL__MSI_MULTI_EN__SHIFT 0x4 |
|---|
| 138473 | #define BIF_CFG_DEV0_EPF0_1_MSI_MSG_CNTL__MSI_64BIT__SHIFT 0x7 |
|---|
| 138474 | #define BIF_CFG_DEV0_EPF0_1_MSI_MSG_CNTL__MSI_PERVECTOR_MASKING_CAP__SHIFT 0x8 |
|---|
| 138475 | #define BIF_CFG_DEV0_EPF0_1_MSI_MSG_CNTL__MSI_EXT_MSG_DATA_CAP__SHIFT 0x9 |
|---|
| 138476 | #define BIF_CFG_DEV0_EPF0_1_MSI_MSG_CNTL__MSI_EXT_MSG_DATA_EN__SHIFT 0xa |
|---|
| 138477 | #define BIF_CFG_DEV0_EPF0_1_MSI_MSG_CNTL__MSI_EN_MASK 0x0001L |
|---|
| 138478 | #define BIF_CFG_DEV0_EPF0_1_MSI_MSG_CNTL__MSI_MULTI_CAP_MASK 0x000EL |
|---|
| 138479 | #define BIF_CFG_DEV0_EPF0_1_MSI_MSG_CNTL__MSI_MULTI_EN_MASK 0x0070L |
|---|
| 138480 | #define BIF_CFG_DEV0_EPF0_1_MSI_MSG_CNTL__MSI_64BIT_MASK 0x0080L |
|---|
| 138481 | #define BIF_CFG_DEV0_EPF0_1_MSI_MSG_CNTL__MSI_PERVECTOR_MASKING_CAP_MASK 0x0100L |
|---|
| 138482 | #define BIF_CFG_DEV0_EPF0_1_MSI_MSG_CNTL__MSI_EXT_MSG_DATA_CAP_MASK 0x0200L |
|---|
| 138483 | #define BIF_CFG_DEV0_EPF0_1_MSI_MSG_CNTL__MSI_EXT_MSG_DATA_EN_MASK 0x0400L |
|---|
| 138484 | //BIF_CFG_DEV0_EPF0_1_MSI_MSG_ADDR_LO |
|---|
| 138485 | #define BIF_CFG_DEV0_EPF0_1_MSI_MSG_ADDR_LO__MSI_MSG_ADDR_LO__SHIFT 0x2 |
|---|
| 138486 | #define BIF_CFG_DEV0_EPF0_1_MSI_MSG_ADDR_LO__MSI_MSG_ADDR_LO_MASK 0xFFFFFFFCL |
|---|
| 138487 | //BIF_CFG_DEV0_EPF0_1_MSI_MSG_ADDR_HI |
|---|
| 138488 | #define BIF_CFG_DEV0_EPF0_1_MSI_MSG_ADDR_HI__MSI_MSG_ADDR_HI__SHIFT 0x0 |
|---|
| 138489 | #define BIF_CFG_DEV0_EPF0_1_MSI_MSG_ADDR_HI__MSI_MSG_ADDR_HI_MASK 0xFFFFFFFFL |
|---|
| 138490 | //BIF_CFG_DEV0_EPF0_1_MSI_MSG_DATA |
|---|
| 138491 | #define BIF_CFG_DEV0_EPF0_1_MSI_MSG_DATA__MSI_DATA__SHIFT 0x0 |
|---|
| 138492 | #define BIF_CFG_DEV0_EPF0_1_MSI_MSG_DATA__MSI_DATA_MASK 0xFFFFL |
|---|
| 138493 | //BIF_CFG_DEV0_EPF0_1_MSI_EXT_MSG_DATA |
|---|
| 138494 | #define BIF_CFG_DEV0_EPF0_1_MSI_EXT_MSG_DATA__MSI_EXT_DATA__SHIFT 0x0 |
|---|
| 138495 | #define BIF_CFG_DEV0_EPF0_1_MSI_EXT_MSG_DATA__MSI_EXT_DATA_MASK 0xFFFFL |
|---|
| 138496 | //BIF_CFG_DEV0_EPF0_1_MSI_MASK |
|---|
| 138497 | #define BIF_CFG_DEV0_EPF0_1_MSI_MASK__MSI_MASK__SHIFT 0x0 |
|---|
| 138498 | #define BIF_CFG_DEV0_EPF0_1_MSI_MASK__MSI_MASK_MASK 0xFFFFFFFFL |
|---|
| 138499 | //BIF_CFG_DEV0_EPF0_1_MSI_MSG_DATA_64 |
|---|
| 138500 | #define BIF_CFG_DEV0_EPF0_1_MSI_MSG_DATA_64__MSI_DATA_64__SHIFT 0x0 |
|---|
| 138501 | #define BIF_CFG_DEV0_EPF0_1_MSI_MSG_DATA_64__MSI_DATA_64_MASK 0xFFFFL |
|---|
| 138502 | //BIF_CFG_DEV0_EPF0_1_MSI_EXT_MSG_DATA_64 |
|---|
| 138503 | #define BIF_CFG_DEV0_EPF0_1_MSI_EXT_MSG_DATA_64__MSI_EXT_DATA_64__SHIFT 0x0 |
|---|
| 138504 | #define BIF_CFG_DEV0_EPF0_1_MSI_EXT_MSG_DATA_64__MSI_EXT_DATA_64_MASK 0xFFFFL |
|---|
| 138505 | //BIF_CFG_DEV0_EPF0_1_MSI_MASK_64 |
|---|
| 138506 | #define BIF_CFG_DEV0_EPF0_1_MSI_MASK_64__MSI_MASK_64__SHIFT 0x0 |
|---|
| 138507 | #define BIF_CFG_DEV0_EPF0_1_MSI_MASK_64__MSI_MASK_64_MASK 0xFFFFFFFFL |
|---|
| 138508 | //BIF_CFG_DEV0_EPF0_1_MSI_PENDING |
|---|
| 138509 | #define BIF_CFG_DEV0_EPF0_1_MSI_PENDING__MSI_PENDING__SHIFT 0x0 |
|---|
| 138510 | #define BIF_CFG_DEV0_EPF0_1_MSI_PENDING__MSI_PENDING_MASK 0xFFFFFFFFL |
|---|
| 138511 | //BIF_CFG_DEV0_EPF0_1_MSI_PENDING_64 |
|---|
| 138512 | #define BIF_CFG_DEV0_EPF0_1_MSI_PENDING_64__MSI_PENDING_64__SHIFT 0x0 |
|---|
| 138513 | #define BIF_CFG_DEV0_EPF0_1_MSI_PENDING_64__MSI_PENDING_64_MASK 0xFFFFFFFFL |
|---|
| 138514 | //BIF_CFG_DEV0_EPF0_1_MSIX_CAP_LIST |
|---|
| 138515 | #define BIF_CFG_DEV0_EPF0_1_MSIX_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 138516 | #define BIF_CFG_DEV0_EPF0_1_MSIX_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
|---|
| 138517 | #define BIF_CFG_DEV0_EPF0_1_MSIX_CAP_LIST__CAP_ID_MASK 0x00FFL |
|---|
| 138518 | #define BIF_CFG_DEV0_EPF0_1_MSIX_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
|---|
| 138519 | //BIF_CFG_DEV0_EPF0_1_MSIX_MSG_CNTL |
|---|
| 138520 | #define BIF_CFG_DEV0_EPF0_1_MSIX_MSG_CNTL__MSIX_TABLE_SIZE__SHIFT 0x0 |
|---|
| 138521 | #define BIF_CFG_DEV0_EPF0_1_MSIX_MSG_CNTL__MSIX_FUNC_MASK__SHIFT 0xe |
|---|
| 138522 | #define BIF_CFG_DEV0_EPF0_1_MSIX_MSG_CNTL__MSIX_EN__SHIFT 0xf |
|---|
| 138523 | #define BIF_CFG_DEV0_EPF0_1_MSIX_MSG_CNTL__MSIX_TABLE_SIZE_MASK 0x07FFL |
|---|
| 138524 | #define BIF_CFG_DEV0_EPF0_1_MSIX_MSG_CNTL__MSIX_FUNC_MASK_MASK 0x4000L |
|---|
| 138525 | #define BIF_CFG_DEV0_EPF0_1_MSIX_MSG_CNTL__MSIX_EN_MASK 0x8000L |
|---|
| 138526 | //BIF_CFG_DEV0_EPF0_1_MSIX_TABLE |
|---|
| 138527 | #define BIF_CFG_DEV0_EPF0_1_MSIX_TABLE__MSIX_TABLE_BIR__SHIFT 0x0 |
|---|
| 138528 | #define BIF_CFG_DEV0_EPF0_1_MSIX_TABLE__MSIX_TABLE_OFFSET__SHIFT 0x3 |
|---|
| 138529 | #define BIF_CFG_DEV0_EPF0_1_MSIX_TABLE__MSIX_TABLE_BIR_MASK 0x00000007L |
|---|
| 138530 | #define BIF_CFG_DEV0_EPF0_1_MSIX_TABLE__MSIX_TABLE_OFFSET_MASK 0xFFFFFFF8L |
|---|
| 138531 | //BIF_CFG_DEV0_EPF0_1_MSIX_PBA |
|---|
| 138532 | #define BIF_CFG_DEV0_EPF0_1_MSIX_PBA__MSIX_PBA_BIR__SHIFT 0x0 |
|---|
| 138533 | #define BIF_CFG_DEV0_EPF0_1_MSIX_PBA__MSIX_PBA_OFFSET__SHIFT 0x3 |
|---|
| 138534 | #define BIF_CFG_DEV0_EPF0_1_MSIX_PBA__MSIX_PBA_BIR_MASK 0x00000007L |
|---|
| 138535 | #define BIF_CFG_DEV0_EPF0_1_MSIX_PBA__MSIX_PBA_OFFSET_MASK 0xFFFFFFF8L |
|---|
| 138536 | //BIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST |
|---|
| 138537 | #define BIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 138538 | #define BIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 138539 | #define BIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 138540 | #define BIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 138541 | #define BIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 138542 | #define BIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 138543 | //BIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR |
|---|
| 138544 | #define BIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR__VSEC_ID__SHIFT 0x0 |
|---|
| 138545 | #define BIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR__VSEC_REV__SHIFT 0x10 |
|---|
| 138546 | #define BIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR__VSEC_LENGTH__SHIFT 0x14 |
|---|
| 138547 | #define BIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR__VSEC_ID_MASK 0x0000FFFFL |
|---|
| 138548 | #define BIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR__VSEC_REV_MASK 0x000F0000L |
|---|
| 138549 | #define BIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR__VSEC_LENGTH_MASK 0xFFF00000L |
|---|
| 138550 | //BIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC1 |
|---|
| 138551 | #define BIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC1__SCRATCH__SHIFT 0x0 |
|---|
| 138552 | #define BIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC1__SCRATCH_MASK 0xFFFFFFFFL |
|---|
| 138553 | //BIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC2 |
|---|
| 138554 | #define BIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC2__SCRATCH__SHIFT 0x0 |
|---|
| 138555 | #define BIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC2__SCRATCH_MASK 0xFFFFFFFFL |
|---|
| 138556 | //BIF_CFG_DEV0_EPF0_1_PCIE_VC_ENH_CAP_LIST |
|---|
| 138557 | #define BIF_CFG_DEV0_EPF0_1_PCIE_VC_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 138558 | #define BIF_CFG_DEV0_EPF0_1_PCIE_VC_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 138559 | #define BIF_CFG_DEV0_EPF0_1_PCIE_VC_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 138560 | #define BIF_CFG_DEV0_EPF0_1_PCIE_VC_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 138561 | #define BIF_CFG_DEV0_EPF0_1_PCIE_VC_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 138562 | #define BIF_CFG_DEV0_EPF0_1_PCIE_VC_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 138563 | //BIF_CFG_DEV0_EPF0_1_PCIE_PORT_VC_CAP_REG1 |
|---|
| 138564 | #define BIF_CFG_DEV0_EPF0_1_PCIE_PORT_VC_CAP_REG1__EXT_VC_COUNT__SHIFT 0x0 |
|---|
| 138565 | #define BIF_CFG_DEV0_EPF0_1_PCIE_PORT_VC_CAP_REG1__LOW_PRIORITY_EXT_VC_COUNT__SHIFT 0x4 |
|---|
| 138566 | #define BIF_CFG_DEV0_EPF0_1_PCIE_PORT_VC_CAP_REG1__REF_CLK__SHIFT 0x8 |
|---|
| 138567 | #define BIF_CFG_DEV0_EPF0_1_PCIE_PORT_VC_CAP_REG1__PORT_ARB_TABLE_ENTRY_SIZE__SHIFT 0xa |
|---|
| 138568 | #define BIF_CFG_DEV0_EPF0_1_PCIE_PORT_VC_CAP_REG1__EXT_VC_COUNT_MASK 0x00000007L |
|---|
| 138569 | #define BIF_CFG_DEV0_EPF0_1_PCIE_PORT_VC_CAP_REG1__LOW_PRIORITY_EXT_VC_COUNT_MASK 0x00000070L |
|---|
| 138570 | #define BIF_CFG_DEV0_EPF0_1_PCIE_PORT_VC_CAP_REG1__REF_CLK_MASK 0x00000300L |
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| 138571 | #define BIF_CFG_DEV0_EPF0_1_PCIE_PORT_VC_CAP_REG1__PORT_ARB_TABLE_ENTRY_SIZE_MASK 0x00000C00L |
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| 138572 | //BIF_CFG_DEV0_EPF0_1_PCIE_PORT_VC_CAP_REG2 |
|---|
| 138573 | #define BIF_CFG_DEV0_EPF0_1_PCIE_PORT_VC_CAP_REG2__VC_ARB_CAP__SHIFT 0x0 |
|---|
| 138574 | #define BIF_CFG_DEV0_EPF0_1_PCIE_PORT_VC_CAP_REG2__VC_ARB_TABLE_OFFSET__SHIFT 0x18 |
|---|
| 138575 | #define BIF_CFG_DEV0_EPF0_1_PCIE_PORT_VC_CAP_REG2__VC_ARB_CAP_MASK 0x000000FFL |
|---|
| 138576 | #define BIF_CFG_DEV0_EPF0_1_PCIE_PORT_VC_CAP_REG2__VC_ARB_TABLE_OFFSET_MASK 0xFF000000L |
|---|
| 138577 | //BIF_CFG_DEV0_EPF0_1_PCIE_PORT_VC_CNTL |
|---|
| 138578 | #define BIF_CFG_DEV0_EPF0_1_PCIE_PORT_VC_CNTL__LOAD_VC_ARB_TABLE__SHIFT 0x0 |
|---|
| 138579 | #define BIF_CFG_DEV0_EPF0_1_PCIE_PORT_VC_CNTL__VC_ARB_SELECT__SHIFT 0x1 |
|---|
| 138580 | #define BIF_CFG_DEV0_EPF0_1_PCIE_PORT_VC_CNTL__LOAD_VC_ARB_TABLE_MASK 0x0001L |
|---|
| 138581 | #define BIF_CFG_DEV0_EPF0_1_PCIE_PORT_VC_CNTL__VC_ARB_SELECT_MASK 0x000EL |
|---|
| 138582 | //BIF_CFG_DEV0_EPF0_1_PCIE_PORT_VC_STATUS |
|---|
| 138583 | #define BIF_CFG_DEV0_EPF0_1_PCIE_PORT_VC_STATUS__VC_ARB_TABLE_STATUS__SHIFT 0x0 |
|---|
| 138584 | #define BIF_CFG_DEV0_EPF0_1_PCIE_PORT_VC_STATUS__VC_ARB_TABLE_STATUS_MASK 0x0001L |
|---|
| 138585 | //BIF_CFG_DEV0_EPF0_1_PCIE_VC0_RESOURCE_CAP |
|---|
| 138586 | #define BIF_CFG_DEV0_EPF0_1_PCIE_VC0_RESOURCE_CAP__PORT_ARB_CAP__SHIFT 0x0 |
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| 138587 | #define BIF_CFG_DEV0_EPF0_1_PCIE_VC0_RESOURCE_CAP__REJECT_SNOOP_TRANS__SHIFT 0xf |
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| 138588 | #define BIF_CFG_DEV0_EPF0_1_PCIE_VC0_RESOURCE_CAP__MAX_TIME_SLOTS__SHIFT 0x10 |
|---|
| 138589 | #define BIF_CFG_DEV0_EPF0_1_PCIE_VC0_RESOURCE_CAP__PORT_ARB_TABLE_OFFSET__SHIFT 0x18 |
|---|
| 138590 | #define BIF_CFG_DEV0_EPF0_1_PCIE_VC0_RESOURCE_CAP__PORT_ARB_CAP_MASK 0x000000FFL |
|---|
| 138591 | #define BIF_CFG_DEV0_EPF0_1_PCIE_VC0_RESOURCE_CAP__REJECT_SNOOP_TRANS_MASK 0x00008000L |
|---|
| 138592 | #define BIF_CFG_DEV0_EPF0_1_PCIE_VC0_RESOURCE_CAP__MAX_TIME_SLOTS_MASK 0x007F0000L |
|---|
| 138593 | #define BIF_CFG_DEV0_EPF0_1_PCIE_VC0_RESOURCE_CAP__PORT_ARB_TABLE_OFFSET_MASK 0xFF000000L |
|---|
| 138594 | //BIF_CFG_DEV0_EPF0_1_PCIE_VC0_RESOURCE_CNTL |
|---|
| 138595 | #define BIF_CFG_DEV0_EPF0_1_PCIE_VC0_RESOURCE_CNTL__TC_VC_MAP_TC0__SHIFT 0x0 |
|---|
| 138596 | #define BIF_CFG_DEV0_EPF0_1_PCIE_VC0_RESOURCE_CNTL__TC_VC_MAP_TC1_7__SHIFT 0x1 |
|---|
| 138597 | #define BIF_CFG_DEV0_EPF0_1_PCIE_VC0_RESOURCE_CNTL__LOAD_PORT_ARB_TABLE__SHIFT 0x10 |
|---|
| 138598 | #define BIF_CFG_DEV0_EPF0_1_PCIE_VC0_RESOURCE_CNTL__PORT_ARB_SELECT__SHIFT 0x11 |
|---|
| 138599 | #define BIF_CFG_DEV0_EPF0_1_PCIE_VC0_RESOURCE_CNTL__VC_ID__SHIFT 0x18 |
|---|
| 138600 | #define BIF_CFG_DEV0_EPF0_1_PCIE_VC0_RESOURCE_CNTL__VC_ENABLE__SHIFT 0x1f |
|---|
| 138601 | #define BIF_CFG_DEV0_EPF0_1_PCIE_VC0_RESOURCE_CNTL__TC_VC_MAP_TC0_MASK 0x00000001L |
|---|
| 138602 | #define BIF_CFG_DEV0_EPF0_1_PCIE_VC0_RESOURCE_CNTL__TC_VC_MAP_TC1_7_MASK 0x000000FEL |
|---|
| 138603 | #define BIF_CFG_DEV0_EPF0_1_PCIE_VC0_RESOURCE_CNTL__LOAD_PORT_ARB_TABLE_MASK 0x00010000L |
|---|
| 138604 | #define BIF_CFG_DEV0_EPF0_1_PCIE_VC0_RESOURCE_CNTL__PORT_ARB_SELECT_MASK 0x000E0000L |
|---|
| 138605 | #define BIF_CFG_DEV0_EPF0_1_PCIE_VC0_RESOURCE_CNTL__VC_ID_MASK 0x07000000L |
|---|
| 138606 | #define BIF_CFG_DEV0_EPF0_1_PCIE_VC0_RESOURCE_CNTL__VC_ENABLE_MASK 0x80000000L |
|---|
| 138607 | //BIF_CFG_DEV0_EPF0_1_PCIE_VC0_RESOURCE_STATUS |
|---|
| 138608 | #define BIF_CFG_DEV0_EPF0_1_PCIE_VC0_RESOURCE_STATUS__PORT_ARB_TABLE_STATUS__SHIFT 0x0 |
|---|
| 138609 | #define BIF_CFG_DEV0_EPF0_1_PCIE_VC0_RESOURCE_STATUS__VC_NEGOTIATION_PENDING__SHIFT 0x1 |
|---|
| 138610 | #define BIF_CFG_DEV0_EPF0_1_PCIE_VC0_RESOURCE_STATUS__PORT_ARB_TABLE_STATUS_MASK 0x0001L |
|---|
| 138611 | #define BIF_CFG_DEV0_EPF0_1_PCIE_VC0_RESOURCE_STATUS__VC_NEGOTIATION_PENDING_MASK 0x0002L |
|---|
| 138612 | //BIF_CFG_DEV0_EPF0_1_PCIE_VC1_RESOURCE_CAP |
|---|
| 138613 | #define BIF_CFG_DEV0_EPF0_1_PCIE_VC1_RESOURCE_CAP__PORT_ARB_CAP__SHIFT 0x0 |
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| 138614 | #define BIF_CFG_DEV0_EPF0_1_PCIE_VC1_RESOURCE_CAP__REJECT_SNOOP_TRANS__SHIFT 0xf |
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| 138615 | #define BIF_CFG_DEV0_EPF0_1_PCIE_VC1_RESOURCE_CAP__MAX_TIME_SLOTS__SHIFT 0x10 |
|---|
| 138616 | #define BIF_CFG_DEV0_EPF0_1_PCIE_VC1_RESOURCE_CAP__PORT_ARB_TABLE_OFFSET__SHIFT 0x18 |
|---|
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|---|
| 138618 | #define BIF_CFG_DEV0_EPF0_1_PCIE_VC1_RESOURCE_CAP__REJECT_SNOOP_TRANS_MASK 0x00008000L |
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| 138619 | #define BIF_CFG_DEV0_EPF0_1_PCIE_VC1_RESOURCE_CAP__MAX_TIME_SLOTS_MASK 0x003F0000L |
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| 138620 | #define BIF_CFG_DEV0_EPF0_1_PCIE_VC1_RESOURCE_CAP__PORT_ARB_TABLE_OFFSET_MASK 0xFF000000L |
|---|
| 138621 | //BIF_CFG_DEV0_EPF0_1_PCIE_VC1_RESOURCE_CNTL |
|---|
| 138622 | #define BIF_CFG_DEV0_EPF0_1_PCIE_VC1_RESOURCE_CNTL__TC_VC_MAP_TC0__SHIFT 0x0 |
|---|
| 138623 | #define BIF_CFG_DEV0_EPF0_1_PCIE_VC1_RESOURCE_CNTL__TC_VC_MAP_TC1_7__SHIFT 0x1 |
|---|
| 138624 | #define BIF_CFG_DEV0_EPF0_1_PCIE_VC1_RESOURCE_CNTL__LOAD_PORT_ARB_TABLE__SHIFT 0x10 |
|---|
| 138625 | #define BIF_CFG_DEV0_EPF0_1_PCIE_VC1_RESOURCE_CNTL__PORT_ARB_SELECT__SHIFT 0x11 |
|---|
| 138626 | #define BIF_CFG_DEV0_EPF0_1_PCIE_VC1_RESOURCE_CNTL__VC_ID__SHIFT 0x18 |
|---|
| 138627 | #define BIF_CFG_DEV0_EPF0_1_PCIE_VC1_RESOURCE_CNTL__VC_ENABLE__SHIFT 0x1f |
|---|
| 138628 | #define BIF_CFG_DEV0_EPF0_1_PCIE_VC1_RESOURCE_CNTL__TC_VC_MAP_TC0_MASK 0x00000001L |
|---|
| 138629 | #define BIF_CFG_DEV0_EPF0_1_PCIE_VC1_RESOURCE_CNTL__TC_VC_MAP_TC1_7_MASK 0x000000FEL |
|---|
| 138630 | #define BIF_CFG_DEV0_EPF0_1_PCIE_VC1_RESOURCE_CNTL__LOAD_PORT_ARB_TABLE_MASK 0x00010000L |
|---|
| 138631 | #define BIF_CFG_DEV0_EPF0_1_PCIE_VC1_RESOURCE_CNTL__PORT_ARB_SELECT_MASK 0x000E0000L |
|---|
| 138632 | #define BIF_CFG_DEV0_EPF0_1_PCIE_VC1_RESOURCE_CNTL__VC_ID_MASK 0x07000000L |
|---|
| 138633 | #define BIF_CFG_DEV0_EPF0_1_PCIE_VC1_RESOURCE_CNTL__VC_ENABLE_MASK 0x80000000L |
|---|
| 138634 | //BIF_CFG_DEV0_EPF0_1_PCIE_VC1_RESOURCE_STATUS |
|---|
| 138635 | #define BIF_CFG_DEV0_EPF0_1_PCIE_VC1_RESOURCE_STATUS__PORT_ARB_TABLE_STATUS__SHIFT 0x0 |
|---|
| 138636 | #define BIF_CFG_DEV0_EPF0_1_PCIE_VC1_RESOURCE_STATUS__VC_NEGOTIATION_PENDING__SHIFT 0x1 |
|---|
| 138637 | #define BIF_CFG_DEV0_EPF0_1_PCIE_VC1_RESOURCE_STATUS__PORT_ARB_TABLE_STATUS_MASK 0x0001L |
|---|
| 138638 | #define BIF_CFG_DEV0_EPF0_1_PCIE_VC1_RESOURCE_STATUS__VC_NEGOTIATION_PENDING_MASK 0x0002L |
|---|
| 138639 | //BIF_CFG_DEV0_EPF0_1_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST |
|---|
| 138640 | #define BIF_CFG_DEV0_EPF0_1_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 138641 | #define BIF_CFG_DEV0_EPF0_1_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 138642 | #define BIF_CFG_DEV0_EPF0_1_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 138643 | #define BIF_CFG_DEV0_EPF0_1_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 138644 | #define BIF_CFG_DEV0_EPF0_1_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 138645 | #define BIF_CFG_DEV0_EPF0_1_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 138646 | //BIF_CFG_DEV0_EPF0_1_PCIE_DEV_SERIAL_NUM_DW1 |
|---|
| 138647 | #define BIF_CFG_DEV0_EPF0_1_PCIE_DEV_SERIAL_NUM_DW1__SERIAL_NUMBER_LO__SHIFT 0x0 |
|---|
| 138648 | #define BIF_CFG_DEV0_EPF0_1_PCIE_DEV_SERIAL_NUM_DW1__SERIAL_NUMBER_LO_MASK 0xFFFFFFFFL |
|---|
| 138649 | //BIF_CFG_DEV0_EPF0_1_PCIE_DEV_SERIAL_NUM_DW2 |
|---|
| 138650 | #define BIF_CFG_DEV0_EPF0_1_PCIE_DEV_SERIAL_NUM_DW2__SERIAL_NUMBER_HI__SHIFT 0x0 |
|---|
| 138651 | #define BIF_CFG_DEV0_EPF0_1_PCIE_DEV_SERIAL_NUM_DW2__SERIAL_NUMBER_HI_MASK 0xFFFFFFFFL |
|---|
| 138652 | //BIF_CFG_DEV0_EPF0_1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST |
|---|
| 138653 | #define BIF_CFG_DEV0_EPF0_1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 138654 | #define BIF_CFG_DEV0_EPF0_1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 138655 | #define BIF_CFG_DEV0_EPF0_1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 138656 | #define BIF_CFG_DEV0_EPF0_1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 138657 | #define BIF_CFG_DEV0_EPF0_1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 138658 | #define BIF_CFG_DEV0_EPF0_1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 138659 | //BIF_CFG_DEV0_EPF0_1_PCIE_UNCORR_ERR_STATUS |
|---|
| 138660 | #define BIF_CFG_DEV0_EPF0_1_PCIE_UNCORR_ERR_STATUS__DLP_ERR_STATUS__SHIFT 0x4 |
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| 138661 | #define BIF_CFG_DEV0_EPF0_1_PCIE_UNCORR_ERR_STATUS__SURPDN_ERR_STATUS__SHIFT 0x5 |
|---|
| 138662 | #define BIF_CFG_DEV0_EPF0_1_PCIE_UNCORR_ERR_STATUS__PSN_ERR_STATUS__SHIFT 0xc |
|---|
| 138663 | #define BIF_CFG_DEV0_EPF0_1_PCIE_UNCORR_ERR_STATUS__FC_ERR_STATUS__SHIFT 0xd |
|---|
| 138664 | #define BIF_CFG_DEV0_EPF0_1_PCIE_UNCORR_ERR_STATUS__CPL_TIMEOUT_STATUS__SHIFT 0xe |
|---|
| 138665 | #define BIF_CFG_DEV0_EPF0_1_PCIE_UNCORR_ERR_STATUS__CPL_ABORT_ERR_STATUS__SHIFT 0xf |
|---|
| 138666 | #define BIF_CFG_DEV0_EPF0_1_PCIE_UNCORR_ERR_STATUS__UNEXP_CPL_STATUS__SHIFT 0x10 |
|---|
| 138667 | #define BIF_CFG_DEV0_EPF0_1_PCIE_UNCORR_ERR_STATUS__RCV_OVFL_STATUS__SHIFT 0x11 |
|---|
| 138668 | #define BIF_CFG_DEV0_EPF0_1_PCIE_UNCORR_ERR_STATUS__MAL_TLP_STATUS__SHIFT 0x12 |
|---|
| 138669 | #define BIF_CFG_DEV0_EPF0_1_PCIE_UNCORR_ERR_STATUS__ECRC_ERR_STATUS__SHIFT 0x13 |
|---|
| 138670 | #define BIF_CFG_DEV0_EPF0_1_PCIE_UNCORR_ERR_STATUS__UNSUPP_REQ_ERR_STATUS__SHIFT 0x14 |
|---|
| 138671 | #define BIF_CFG_DEV0_EPF0_1_PCIE_UNCORR_ERR_STATUS__ACS_VIOLATION_STATUS__SHIFT 0x15 |
|---|
| 138672 | #define BIF_CFG_DEV0_EPF0_1_PCIE_UNCORR_ERR_STATUS__UNCORR_INT_ERR_STATUS__SHIFT 0x16 |
|---|
| 138673 | #define BIF_CFG_DEV0_EPF0_1_PCIE_UNCORR_ERR_STATUS__MC_BLOCKED_TLP_STATUS__SHIFT 0x17 |
|---|
| 138674 | #define BIF_CFG_DEV0_EPF0_1_PCIE_UNCORR_ERR_STATUS__ATOMICOP_EGRESS_BLOCKED_STATUS__SHIFT 0x18 |
|---|
| 138675 | #define BIF_CFG_DEV0_EPF0_1_PCIE_UNCORR_ERR_STATUS__TLP_PREFIX_BLOCKED_ERR_STATUS__SHIFT 0x19 |
|---|
| 138676 | #define BIF_CFG_DEV0_EPF0_1_PCIE_UNCORR_ERR_STATUS__POISONED_TLP_EGRESS_BLOCKED_STATUS__SHIFT 0x1a |
|---|
| 138677 | #define BIF_CFG_DEV0_EPF0_1_PCIE_UNCORR_ERR_STATUS__DLP_ERR_STATUS_MASK 0x00000010L |
|---|
| 138678 | #define BIF_CFG_DEV0_EPF0_1_PCIE_UNCORR_ERR_STATUS__SURPDN_ERR_STATUS_MASK 0x00000020L |
|---|
| 138679 | #define BIF_CFG_DEV0_EPF0_1_PCIE_UNCORR_ERR_STATUS__PSN_ERR_STATUS_MASK 0x00001000L |
|---|
| 138680 | #define BIF_CFG_DEV0_EPF0_1_PCIE_UNCORR_ERR_STATUS__FC_ERR_STATUS_MASK 0x00002000L |
|---|
| 138681 | #define BIF_CFG_DEV0_EPF0_1_PCIE_UNCORR_ERR_STATUS__CPL_TIMEOUT_STATUS_MASK 0x00004000L |
|---|
| 138682 | #define BIF_CFG_DEV0_EPF0_1_PCIE_UNCORR_ERR_STATUS__CPL_ABORT_ERR_STATUS_MASK 0x00008000L |
|---|
| 138683 | #define BIF_CFG_DEV0_EPF0_1_PCIE_UNCORR_ERR_STATUS__UNEXP_CPL_STATUS_MASK 0x00010000L |
|---|
| 138684 | #define BIF_CFG_DEV0_EPF0_1_PCIE_UNCORR_ERR_STATUS__RCV_OVFL_STATUS_MASK 0x00020000L |
|---|
| 138685 | #define BIF_CFG_DEV0_EPF0_1_PCIE_UNCORR_ERR_STATUS__MAL_TLP_STATUS_MASK 0x00040000L |
|---|
| 138686 | #define BIF_CFG_DEV0_EPF0_1_PCIE_UNCORR_ERR_STATUS__ECRC_ERR_STATUS_MASK 0x00080000L |
|---|
| 138687 | #define BIF_CFG_DEV0_EPF0_1_PCIE_UNCORR_ERR_STATUS__UNSUPP_REQ_ERR_STATUS_MASK 0x00100000L |
|---|
| 138688 | #define BIF_CFG_DEV0_EPF0_1_PCIE_UNCORR_ERR_STATUS__ACS_VIOLATION_STATUS_MASK 0x00200000L |
|---|
| 138689 | #define BIF_CFG_DEV0_EPF0_1_PCIE_UNCORR_ERR_STATUS__UNCORR_INT_ERR_STATUS_MASK 0x00400000L |
|---|
| 138690 | #define BIF_CFG_DEV0_EPF0_1_PCIE_UNCORR_ERR_STATUS__MC_BLOCKED_TLP_STATUS_MASK 0x00800000L |
|---|
| 138691 | #define BIF_CFG_DEV0_EPF0_1_PCIE_UNCORR_ERR_STATUS__ATOMICOP_EGRESS_BLOCKED_STATUS_MASK 0x01000000L |
|---|
| 138692 | #define BIF_CFG_DEV0_EPF0_1_PCIE_UNCORR_ERR_STATUS__TLP_PREFIX_BLOCKED_ERR_STATUS_MASK 0x02000000L |
|---|
| 138693 | #define BIF_CFG_DEV0_EPF0_1_PCIE_UNCORR_ERR_STATUS__POISONED_TLP_EGRESS_BLOCKED_STATUS_MASK 0x04000000L |
|---|
| 138694 | //BIF_CFG_DEV0_EPF0_1_PCIE_UNCORR_ERR_MASK |
|---|
| 138695 | #define BIF_CFG_DEV0_EPF0_1_PCIE_UNCORR_ERR_MASK__DLP_ERR_MASK__SHIFT 0x4 |
|---|
| 138696 | #define BIF_CFG_DEV0_EPF0_1_PCIE_UNCORR_ERR_MASK__SURPDN_ERR_MASK__SHIFT 0x5 |
|---|
| 138697 | #define BIF_CFG_DEV0_EPF0_1_PCIE_UNCORR_ERR_MASK__PSN_ERR_MASK__SHIFT 0xc |
|---|
| 138698 | #define BIF_CFG_DEV0_EPF0_1_PCIE_UNCORR_ERR_MASK__FC_ERR_MASK__SHIFT 0xd |
|---|
| 138699 | #define BIF_CFG_DEV0_EPF0_1_PCIE_UNCORR_ERR_MASK__CPL_TIMEOUT_MASK__SHIFT 0xe |
|---|
| 138700 | #define BIF_CFG_DEV0_EPF0_1_PCIE_UNCORR_ERR_MASK__CPL_ABORT_ERR_MASK__SHIFT 0xf |
|---|
| 138701 | #define BIF_CFG_DEV0_EPF0_1_PCIE_UNCORR_ERR_MASK__UNEXP_CPL_MASK__SHIFT 0x10 |
|---|
| 138702 | #define BIF_CFG_DEV0_EPF0_1_PCIE_UNCORR_ERR_MASK__RCV_OVFL_MASK__SHIFT 0x11 |
|---|
| 138703 | #define BIF_CFG_DEV0_EPF0_1_PCIE_UNCORR_ERR_MASK__MAL_TLP_MASK__SHIFT 0x12 |
|---|
| 138704 | #define BIF_CFG_DEV0_EPF0_1_PCIE_UNCORR_ERR_MASK__ECRC_ERR_MASK__SHIFT 0x13 |
|---|
| 138705 | #define BIF_CFG_DEV0_EPF0_1_PCIE_UNCORR_ERR_MASK__UNSUPP_REQ_ERR_MASK__SHIFT 0x14 |
|---|
| 138706 | #define BIF_CFG_DEV0_EPF0_1_PCIE_UNCORR_ERR_MASK__ACS_VIOLATION_MASK__SHIFT 0x15 |
|---|
| 138707 | #define BIF_CFG_DEV0_EPF0_1_PCIE_UNCORR_ERR_MASK__UNCORR_INT_ERR_MASK__SHIFT 0x16 |
|---|
| 138708 | #define BIF_CFG_DEV0_EPF0_1_PCIE_UNCORR_ERR_MASK__MC_BLOCKED_TLP_MASK__SHIFT 0x17 |
|---|
| 138709 | #define BIF_CFG_DEV0_EPF0_1_PCIE_UNCORR_ERR_MASK__ATOMICOP_EGRESS_BLOCKED_MASK__SHIFT 0x18 |
|---|
| 138710 | #define BIF_CFG_DEV0_EPF0_1_PCIE_UNCORR_ERR_MASK__TLP_PREFIX_BLOCKED_ERR_MASK__SHIFT 0x19 |
|---|
| 138711 | #define BIF_CFG_DEV0_EPF0_1_PCIE_UNCORR_ERR_MASK__POISONED_TLP_EGRESS_BLOCKED_MASK__SHIFT 0x1a |
|---|
| 138712 | #define BIF_CFG_DEV0_EPF0_1_PCIE_UNCORR_ERR_MASK__DLP_ERR_MASK_MASK 0x00000010L |
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| 138713 | #define BIF_CFG_DEV0_EPF0_1_PCIE_UNCORR_ERR_MASK__SURPDN_ERR_MASK_MASK 0x00000020L |
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| 138714 | #define BIF_CFG_DEV0_EPF0_1_PCIE_UNCORR_ERR_MASK__PSN_ERR_MASK_MASK 0x00001000L |
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|---|
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|---|
| 138739 | #define BIF_CFG_DEV0_EPF0_1_PCIE_UNCORR_ERR_SEVERITY__ECRC_ERR_SEVERITY__SHIFT 0x13 |
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| 138750 | #define BIF_CFG_DEV0_EPF0_1_PCIE_UNCORR_ERR_SEVERITY__FC_ERR_SEVERITY_MASK 0x00002000L |
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| 138762 | #define BIF_CFG_DEV0_EPF0_1_PCIE_UNCORR_ERR_SEVERITY__TLP_PREFIX_BLOCKED_ERR_SEVERITY_MASK 0x02000000L |
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| 138763 | #define BIF_CFG_DEV0_EPF0_1_PCIE_UNCORR_ERR_SEVERITY__POISONED_TLP_EGRESS_BLOCKED_SEVERITY_MASK 0x04000000L |
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|---|
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|---|
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| 138774 | #define BIF_CFG_DEV0_EPF0_1_PCIE_CORR_ERR_STATUS__BAD_TLP_STATUS_MASK 0x00000040L |
|---|
| 138775 | #define BIF_CFG_DEV0_EPF0_1_PCIE_CORR_ERR_STATUS__BAD_DLLP_STATUS_MASK 0x00000080L |
|---|
| 138776 | #define BIF_CFG_DEV0_EPF0_1_PCIE_CORR_ERR_STATUS__REPLAY_NUM_ROLLOVER_STATUS_MASK 0x00000100L |
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| 138777 | #define BIF_CFG_DEV0_EPF0_1_PCIE_CORR_ERR_STATUS__REPLAY_TIMER_TIMEOUT_STATUS_MASK 0x00001000L |
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| 138779 | #define BIF_CFG_DEV0_EPF0_1_PCIE_CORR_ERR_STATUS__CORR_INT_ERR_STATUS_MASK 0x00004000L |
|---|
| 138780 | #define BIF_CFG_DEV0_EPF0_1_PCIE_CORR_ERR_STATUS__HDR_LOG_OVFL_STATUS_MASK 0x00008000L |
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| 138781 | //BIF_CFG_DEV0_EPF0_1_PCIE_CORR_ERR_MASK |
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| 138782 | #define BIF_CFG_DEV0_EPF0_1_PCIE_CORR_ERR_MASK__RCV_ERR_MASK__SHIFT 0x0 |
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| 138784 | #define BIF_CFG_DEV0_EPF0_1_PCIE_CORR_ERR_MASK__BAD_DLLP_MASK__SHIFT 0x7 |
|---|
| 138785 | #define BIF_CFG_DEV0_EPF0_1_PCIE_CORR_ERR_MASK__REPLAY_NUM_ROLLOVER_MASK__SHIFT 0x8 |
|---|
| 138786 | #define BIF_CFG_DEV0_EPF0_1_PCIE_CORR_ERR_MASK__REPLAY_TIMER_TIMEOUT_MASK__SHIFT 0xc |
|---|
| 138787 | #define BIF_CFG_DEV0_EPF0_1_PCIE_CORR_ERR_MASK__ADVISORY_NONFATAL_ERR_MASK__SHIFT 0xd |
|---|
| 138788 | #define BIF_CFG_DEV0_EPF0_1_PCIE_CORR_ERR_MASK__CORR_INT_ERR_MASK__SHIFT 0xe |
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| 138792 | #define BIF_CFG_DEV0_EPF0_1_PCIE_CORR_ERR_MASK__BAD_DLLP_MASK_MASK 0x00000080L |
|---|
| 138793 | #define BIF_CFG_DEV0_EPF0_1_PCIE_CORR_ERR_MASK__REPLAY_NUM_ROLLOVER_MASK_MASK 0x00000100L |
|---|
| 138794 | #define BIF_CFG_DEV0_EPF0_1_PCIE_CORR_ERR_MASK__REPLAY_TIMER_TIMEOUT_MASK_MASK 0x00001000L |
|---|
| 138795 | #define BIF_CFG_DEV0_EPF0_1_PCIE_CORR_ERR_MASK__ADVISORY_NONFATAL_ERR_MASK_MASK 0x00002000L |
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| 138796 | #define BIF_CFG_DEV0_EPF0_1_PCIE_CORR_ERR_MASK__CORR_INT_ERR_MASK_MASK 0x00004000L |
|---|
| 138797 | #define BIF_CFG_DEV0_EPF0_1_PCIE_CORR_ERR_MASK__HDR_LOG_OVFL_MASK_MASK 0x00008000L |
|---|
| 138798 | //BIF_CFG_DEV0_EPF0_1_PCIE_ADV_ERR_CAP_CNTL |
|---|
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| 138801 | #define BIF_CFG_DEV0_EPF0_1_PCIE_ADV_ERR_CAP_CNTL__ECRC_GEN_EN__SHIFT 0x6 |
|---|
| 138802 | #define BIF_CFG_DEV0_EPF0_1_PCIE_ADV_ERR_CAP_CNTL__ECRC_CHECK_CAP__SHIFT 0x7 |
|---|
| 138803 | #define BIF_CFG_DEV0_EPF0_1_PCIE_ADV_ERR_CAP_CNTL__ECRC_CHECK_EN__SHIFT 0x8 |
|---|
| 138804 | #define BIF_CFG_DEV0_EPF0_1_PCIE_ADV_ERR_CAP_CNTL__MULTI_HDR_RECD_CAP__SHIFT 0x9 |
|---|
| 138805 | #define BIF_CFG_DEV0_EPF0_1_PCIE_ADV_ERR_CAP_CNTL__MULTI_HDR_RECD_EN__SHIFT 0xa |
|---|
| 138806 | #define BIF_CFG_DEV0_EPF0_1_PCIE_ADV_ERR_CAP_CNTL__TLP_PREFIX_LOG_PRESENT__SHIFT 0xb |
|---|
| 138807 | #define BIF_CFG_DEV0_EPF0_1_PCIE_ADV_ERR_CAP_CNTL__COMPLETION_TIMEOUT_LOG_CAPABLE__SHIFT 0xc |
|---|
| 138808 | #define BIF_CFG_DEV0_EPF0_1_PCIE_ADV_ERR_CAP_CNTL__FIRST_ERR_PTR_MASK 0x0000001FL |
|---|
| 138809 | #define BIF_CFG_DEV0_EPF0_1_PCIE_ADV_ERR_CAP_CNTL__ECRC_GEN_CAP_MASK 0x00000020L |
|---|
| 138810 | #define BIF_CFG_DEV0_EPF0_1_PCIE_ADV_ERR_CAP_CNTL__ECRC_GEN_EN_MASK 0x00000040L |
|---|
| 138811 | #define BIF_CFG_DEV0_EPF0_1_PCIE_ADV_ERR_CAP_CNTL__ECRC_CHECK_CAP_MASK 0x00000080L |
|---|
| 138812 | #define BIF_CFG_DEV0_EPF0_1_PCIE_ADV_ERR_CAP_CNTL__ECRC_CHECK_EN_MASK 0x00000100L |
|---|
| 138813 | #define BIF_CFG_DEV0_EPF0_1_PCIE_ADV_ERR_CAP_CNTL__MULTI_HDR_RECD_CAP_MASK 0x00000200L |
|---|
| 138814 | #define BIF_CFG_DEV0_EPF0_1_PCIE_ADV_ERR_CAP_CNTL__MULTI_HDR_RECD_EN_MASK 0x00000400L |
|---|
| 138815 | #define BIF_CFG_DEV0_EPF0_1_PCIE_ADV_ERR_CAP_CNTL__TLP_PREFIX_LOG_PRESENT_MASK 0x00000800L |
|---|
| 138816 | #define BIF_CFG_DEV0_EPF0_1_PCIE_ADV_ERR_CAP_CNTL__COMPLETION_TIMEOUT_LOG_CAPABLE_MASK 0x00001000L |
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| 138817 | //BIF_CFG_DEV0_EPF0_1_PCIE_HDR_LOG0 |
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| 138818 | #define BIF_CFG_DEV0_EPF0_1_PCIE_HDR_LOG0__TLP_HDR__SHIFT 0x0 |
|---|
| 138819 | #define BIF_CFG_DEV0_EPF0_1_PCIE_HDR_LOG0__TLP_HDR_MASK 0xFFFFFFFFL |
|---|
| 138820 | //BIF_CFG_DEV0_EPF0_1_PCIE_HDR_LOG1 |
|---|
| 138821 | #define BIF_CFG_DEV0_EPF0_1_PCIE_HDR_LOG1__TLP_HDR__SHIFT 0x0 |
|---|
| 138822 | #define BIF_CFG_DEV0_EPF0_1_PCIE_HDR_LOG1__TLP_HDR_MASK 0xFFFFFFFFL |
|---|
| 138823 | //BIF_CFG_DEV0_EPF0_1_PCIE_HDR_LOG2 |
|---|
| 138824 | #define BIF_CFG_DEV0_EPF0_1_PCIE_HDR_LOG2__TLP_HDR__SHIFT 0x0 |
|---|
| 138825 | #define BIF_CFG_DEV0_EPF0_1_PCIE_HDR_LOG2__TLP_HDR_MASK 0xFFFFFFFFL |
|---|
| 138826 | //BIF_CFG_DEV0_EPF0_1_PCIE_HDR_LOG3 |
|---|
| 138827 | #define BIF_CFG_DEV0_EPF0_1_PCIE_HDR_LOG3__TLP_HDR__SHIFT 0x0 |
|---|
| 138828 | #define BIF_CFG_DEV0_EPF0_1_PCIE_HDR_LOG3__TLP_HDR_MASK 0xFFFFFFFFL |
|---|
| 138829 | //BIF_CFG_DEV0_EPF0_1_PCIE_TLP_PREFIX_LOG0 |
|---|
| 138830 | #define BIF_CFG_DEV0_EPF0_1_PCIE_TLP_PREFIX_LOG0__TLP_PREFIX__SHIFT 0x0 |
|---|
| 138831 | #define BIF_CFG_DEV0_EPF0_1_PCIE_TLP_PREFIX_LOG0__TLP_PREFIX_MASK 0xFFFFFFFFL |
|---|
| 138832 | //BIF_CFG_DEV0_EPF0_1_PCIE_TLP_PREFIX_LOG1 |
|---|
| 138833 | #define BIF_CFG_DEV0_EPF0_1_PCIE_TLP_PREFIX_LOG1__TLP_PREFIX__SHIFT 0x0 |
|---|
| 138834 | #define BIF_CFG_DEV0_EPF0_1_PCIE_TLP_PREFIX_LOG1__TLP_PREFIX_MASK 0xFFFFFFFFL |
|---|
| 138835 | //BIF_CFG_DEV0_EPF0_1_PCIE_TLP_PREFIX_LOG2 |
|---|
| 138836 | #define BIF_CFG_DEV0_EPF0_1_PCIE_TLP_PREFIX_LOG2__TLP_PREFIX__SHIFT 0x0 |
|---|
| 138837 | #define BIF_CFG_DEV0_EPF0_1_PCIE_TLP_PREFIX_LOG2__TLP_PREFIX_MASK 0xFFFFFFFFL |
|---|
| 138838 | //BIF_CFG_DEV0_EPF0_1_PCIE_TLP_PREFIX_LOG3 |
|---|
| 138839 | #define BIF_CFG_DEV0_EPF0_1_PCIE_TLP_PREFIX_LOG3__TLP_PREFIX__SHIFT 0x0 |
|---|
| 138840 | #define BIF_CFG_DEV0_EPF0_1_PCIE_TLP_PREFIX_LOG3__TLP_PREFIX_MASK 0xFFFFFFFFL |
|---|
| 138841 | //BIF_CFG_DEV0_EPF0_1_PCIE_BAR_ENH_CAP_LIST |
|---|
| 138842 | #define BIF_CFG_DEV0_EPF0_1_PCIE_BAR_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
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| 138843 | #define BIF_CFG_DEV0_EPF0_1_PCIE_BAR_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 138844 | #define BIF_CFG_DEV0_EPF0_1_PCIE_BAR_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 138845 | #define BIF_CFG_DEV0_EPF0_1_PCIE_BAR_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 138846 | #define BIF_CFG_DEV0_EPF0_1_PCIE_BAR_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 138847 | #define BIF_CFG_DEV0_EPF0_1_PCIE_BAR_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 138848 | //BIF_CFG_DEV0_EPF0_1_PCIE_BAR1_CAP |
|---|
| 138849 | #define BIF_CFG_DEV0_EPF0_1_PCIE_BAR1_CAP__BAR_SIZE_SUPPORTED__SHIFT 0x4 |
|---|
| 138850 | #define BIF_CFG_DEV0_EPF0_1_PCIE_BAR1_CAP__BAR_SIZE_SUPPORTED_MASK 0xFFFFFFF0L |
|---|
| 138851 | //BIF_CFG_DEV0_EPF0_1_PCIE_BAR1_CNTL |
|---|
| 138852 | #define BIF_CFG_DEV0_EPF0_1_PCIE_BAR1_CNTL__BAR_INDEX__SHIFT 0x0 |
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| 138853 | #define BIF_CFG_DEV0_EPF0_1_PCIE_BAR1_CNTL__BAR_TOTAL_NUM__SHIFT 0x5 |
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| 138897 | #define BIF_CFG_DEV0_EPF0_1_PCIE_BAR5_CAP__BAR_SIZE_SUPPORTED__SHIFT 0x4 |
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| 138903 | #define BIF_CFG_DEV0_EPF0_1_PCIE_BAR5_CNTL__BAR_SIZE_SUPPORTED_UPPER__SHIFT 0x10 |
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| 138904 | #define BIF_CFG_DEV0_EPF0_1_PCIE_BAR5_CNTL__BAR_INDEX_MASK 0x00000007L |
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|---|
| 138907 | #define BIF_CFG_DEV0_EPF0_1_PCIE_BAR5_CNTL__BAR_SIZE_SUPPORTED_UPPER_MASK 0xFFFF0000L |
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| 138908 | //BIF_CFG_DEV0_EPF0_1_PCIE_BAR6_CAP |
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| 138909 | #define BIF_CFG_DEV0_EPF0_1_PCIE_BAR6_CAP__BAR_SIZE_SUPPORTED__SHIFT 0x4 |
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| 138911 | //BIF_CFG_DEV0_EPF0_1_PCIE_BAR6_CNTL |
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| 138912 | #define BIF_CFG_DEV0_EPF0_1_PCIE_BAR6_CNTL__BAR_INDEX__SHIFT 0x0 |
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| 138913 | #define BIF_CFG_DEV0_EPF0_1_PCIE_BAR6_CNTL__BAR_TOTAL_NUM__SHIFT 0x5 |
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| 138914 | #define BIF_CFG_DEV0_EPF0_1_PCIE_BAR6_CNTL__BAR_SIZE__SHIFT 0x8 |
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|---|
| 138916 | #define BIF_CFG_DEV0_EPF0_1_PCIE_BAR6_CNTL__BAR_INDEX_MASK 0x00000007L |
|---|
| 138917 | #define BIF_CFG_DEV0_EPF0_1_PCIE_BAR6_CNTL__BAR_TOTAL_NUM_MASK 0x000000E0L |
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| 138918 | #define BIF_CFG_DEV0_EPF0_1_PCIE_BAR6_CNTL__BAR_SIZE_MASK 0x00003F00L |
|---|
| 138919 | #define BIF_CFG_DEV0_EPF0_1_PCIE_BAR6_CNTL__BAR_SIZE_SUPPORTED_UPPER_MASK 0xFFFF0000L |
|---|
| 138920 | //BIF_CFG_DEV0_EPF0_1_PCIE_PWR_BUDGET_ENH_CAP_LIST |
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| 138921 | #define BIF_CFG_DEV0_EPF0_1_PCIE_PWR_BUDGET_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
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| 138927 | //BIF_CFG_DEV0_EPF0_1_PCIE_PWR_BUDGET_DATA_SELECT |
|---|
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| 138930 | //BIF_CFG_DEV0_EPF0_1_PCIE_PWR_BUDGET_DATA |
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| 138935 | #define BIF_CFG_DEV0_EPF0_1_PCIE_PWR_BUDGET_DATA__TYPE__SHIFT 0xf |
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| 138936 | #define BIF_CFG_DEV0_EPF0_1_PCIE_PWR_BUDGET_DATA__POWER_RAIL__SHIFT 0x12 |
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| 138937 | #define BIF_CFG_DEV0_EPF0_1_PCIE_PWR_BUDGET_DATA__BASE_POWER_MASK 0x000000FFL |
|---|
| 138938 | #define BIF_CFG_DEV0_EPF0_1_PCIE_PWR_BUDGET_DATA__DATA_SCALE_MASK 0x00000300L |
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| 138939 | #define BIF_CFG_DEV0_EPF0_1_PCIE_PWR_BUDGET_DATA__PM_SUB_STATE_MASK 0x00001C00L |
|---|
| 138940 | #define BIF_CFG_DEV0_EPF0_1_PCIE_PWR_BUDGET_DATA__PM_STATE_MASK 0x00006000L |
|---|
| 138941 | #define BIF_CFG_DEV0_EPF0_1_PCIE_PWR_BUDGET_DATA__TYPE_MASK 0x00038000L |
|---|
| 138942 | #define BIF_CFG_DEV0_EPF0_1_PCIE_PWR_BUDGET_DATA__POWER_RAIL_MASK 0x001C0000L |
|---|
| 138943 | //BIF_CFG_DEV0_EPF0_1_PCIE_PWR_BUDGET_CAP |
|---|
| 138944 | #define BIF_CFG_DEV0_EPF0_1_PCIE_PWR_BUDGET_CAP__SYSTEM_ALLOCATED__SHIFT 0x0 |
|---|
| 138945 | #define BIF_CFG_DEV0_EPF0_1_PCIE_PWR_BUDGET_CAP__SYSTEM_ALLOCATED_MASK 0x01L |
|---|
| 138946 | //BIF_CFG_DEV0_EPF0_1_PCIE_DPA_ENH_CAP_LIST |
|---|
| 138947 | #define BIF_CFG_DEV0_EPF0_1_PCIE_DPA_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 138948 | #define BIF_CFG_DEV0_EPF0_1_PCIE_DPA_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 138949 | #define BIF_CFG_DEV0_EPF0_1_PCIE_DPA_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 138950 | #define BIF_CFG_DEV0_EPF0_1_PCIE_DPA_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 138951 | #define BIF_CFG_DEV0_EPF0_1_PCIE_DPA_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 138952 | #define BIF_CFG_DEV0_EPF0_1_PCIE_DPA_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 138953 | //BIF_CFG_DEV0_EPF0_1_PCIE_DPA_CAP |
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| 138954 | #define BIF_CFG_DEV0_EPF0_1_PCIE_DPA_CAP__SUBSTATE_MAX__SHIFT 0x0 |
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| 138955 | #define BIF_CFG_DEV0_EPF0_1_PCIE_DPA_CAP__TRANS_LAT_UNIT__SHIFT 0x8 |
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| 138956 | #define BIF_CFG_DEV0_EPF0_1_PCIE_DPA_CAP__PWR_ALLOC_SCALE__SHIFT 0xc |
|---|
| 138957 | #define BIF_CFG_DEV0_EPF0_1_PCIE_DPA_CAP__TRANS_LAT_VAL_0__SHIFT 0x10 |
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| 138958 | #define BIF_CFG_DEV0_EPF0_1_PCIE_DPA_CAP__TRANS_LAT_VAL_1__SHIFT 0x18 |
|---|
| 138959 | #define BIF_CFG_DEV0_EPF0_1_PCIE_DPA_CAP__SUBSTATE_MAX_MASK 0x0000001FL |
|---|
| 138960 | #define BIF_CFG_DEV0_EPF0_1_PCIE_DPA_CAP__TRANS_LAT_UNIT_MASK 0x00000300L |
|---|
| 138961 | #define BIF_CFG_DEV0_EPF0_1_PCIE_DPA_CAP__PWR_ALLOC_SCALE_MASK 0x00003000L |
|---|
| 138962 | #define BIF_CFG_DEV0_EPF0_1_PCIE_DPA_CAP__TRANS_LAT_VAL_0_MASK 0x00FF0000L |
|---|
| 138963 | #define BIF_CFG_DEV0_EPF0_1_PCIE_DPA_CAP__TRANS_LAT_VAL_1_MASK 0xFF000000L |
|---|
| 138964 | //BIF_CFG_DEV0_EPF0_1_PCIE_DPA_LATENCY_INDICATOR |
|---|
| 138965 | #define BIF_CFG_DEV0_EPF0_1_PCIE_DPA_LATENCY_INDICATOR__TRANS_LAT_INDICATOR_BITS__SHIFT 0x0 |
|---|
| 138966 | #define BIF_CFG_DEV0_EPF0_1_PCIE_DPA_LATENCY_INDICATOR__TRANS_LAT_INDICATOR_BITS_MASK 0x000000FFL |
|---|
| 138967 | //BIF_CFG_DEV0_EPF0_1_PCIE_DPA_STATUS |
|---|
| 138968 | #define BIF_CFG_DEV0_EPF0_1_PCIE_DPA_STATUS__SUBSTATE_STATUS__SHIFT 0x0 |
|---|
| 138969 | #define BIF_CFG_DEV0_EPF0_1_PCIE_DPA_STATUS__SUBSTATE_CNTL_ENABLED__SHIFT 0x8 |
|---|
| 138970 | #define BIF_CFG_DEV0_EPF0_1_PCIE_DPA_STATUS__SUBSTATE_STATUS_MASK 0x001FL |
|---|
| 138971 | #define BIF_CFG_DEV0_EPF0_1_PCIE_DPA_STATUS__SUBSTATE_CNTL_ENABLED_MASK 0x0100L |
|---|
| 138972 | //BIF_CFG_DEV0_EPF0_1_PCIE_DPA_CNTL |
|---|
| 138973 | #define BIF_CFG_DEV0_EPF0_1_PCIE_DPA_CNTL__SUBSTATE_CNTL__SHIFT 0x0 |
|---|
| 138974 | #define BIF_CFG_DEV0_EPF0_1_PCIE_DPA_CNTL__SUBSTATE_CNTL_MASK 0x001FL |
|---|
| 138975 | //BIF_CFG_DEV0_EPF0_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_0 |
|---|
| 138976 | #define BIF_CFG_DEV0_EPF0_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_0__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 138977 | #define BIF_CFG_DEV0_EPF0_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_0__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 138978 | //BIF_CFG_DEV0_EPF0_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_1 |
|---|
| 138979 | #define BIF_CFG_DEV0_EPF0_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_1__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 138980 | #define BIF_CFG_DEV0_EPF0_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_1__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 138981 | //BIF_CFG_DEV0_EPF0_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_2 |
|---|
| 138982 | #define BIF_CFG_DEV0_EPF0_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_2__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 138983 | #define BIF_CFG_DEV0_EPF0_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_2__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 138984 | //BIF_CFG_DEV0_EPF0_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_3 |
|---|
| 138985 | #define BIF_CFG_DEV0_EPF0_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_3__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 138986 | #define BIF_CFG_DEV0_EPF0_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_3__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 138987 | //BIF_CFG_DEV0_EPF0_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_4 |
|---|
| 138988 | #define BIF_CFG_DEV0_EPF0_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_4__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 138989 | #define BIF_CFG_DEV0_EPF0_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_4__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 138990 | //BIF_CFG_DEV0_EPF0_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_5 |
|---|
| 138991 | #define BIF_CFG_DEV0_EPF0_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_5__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 138992 | #define BIF_CFG_DEV0_EPF0_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_5__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 138993 | //BIF_CFG_DEV0_EPF0_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_6 |
|---|
| 138994 | #define BIF_CFG_DEV0_EPF0_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_6__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 138995 | #define BIF_CFG_DEV0_EPF0_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_6__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 138996 | //BIF_CFG_DEV0_EPF0_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_7 |
|---|
| 138997 | #define BIF_CFG_DEV0_EPF0_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_7__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 138998 | #define BIF_CFG_DEV0_EPF0_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_7__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 138999 | //BIF_CFG_DEV0_EPF0_1_PCIE_SECONDARY_ENH_CAP_LIST |
|---|
| 139000 | #define BIF_CFG_DEV0_EPF0_1_PCIE_SECONDARY_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 139001 | #define BIF_CFG_DEV0_EPF0_1_PCIE_SECONDARY_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 139002 | #define BIF_CFG_DEV0_EPF0_1_PCIE_SECONDARY_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 139003 | #define BIF_CFG_DEV0_EPF0_1_PCIE_SECONDARY_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 139004 | #define BIF_CFG_DEV0_EPF0_1_PCIE_SECONDARY_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 139005 | #define BIF_CFG_DEV0_EPF0_1_PCIE_SECONDARY_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 139006 | //BIF_CFG_DEV0_EPF0_1_PCIE_LINK_CNTL3 |
|---|
| 139007 | #define BIF_CFG_DEV0_EPF0_1_PCIE_LINK_CNTL3__PERFORM_EQUALIZATION__SHIFT 0x0 |
|---|
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| 139178 | #define BIF_CFG_DEV0_EPF0_1_PCIE_ACS_CAP__P2P_REQUEST_REDIRECT_MASK 0x0004L |
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| 139179 | #define BIF_CFG_DEV0_EPF0_1_PCIE_ACS_CAP__P2P_COMPLETION_REDIRECT_MASK 0x0008L |
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| 139181 | #define BIF_CFG_DEV0_EPF0_1_PCIE_ACS_CAP__P2P_EGRESS_CONTROL_MASK 0x0020L |
|---|
| 139182 | #define BIF_CFG_DEV0_EPF0_1_PCIE_ACS_CAP__DIRECT_TRANSLATED_P2P_MASK 0x0040L |
|---|
| 139183 | #define BIF_CFG_DEV0_EPF0_1_PCIE_ACS_CAP__EGRESS_CONTROL_VECTOR_SIZE_MASK 0xFF00L |
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| 139193 | #define BIF_CFG_DEV0_EPF0_1_PCIE_ACS_CNTL__TRANSLATION_BLOCKING_EN_MASK 0x0002L |
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| 139194 | #define BIF_CFG_DEV0_EPF0_1_PCIE_ACS_CNTL__P2P_REQUEST_REDIRECT_EN_MASK 0x0004L |
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| 139196 | #define BIF_CFG_DEV0_EPF0_1_PCIE_ACS_CNTL__UPSTREAM_FORWARDING_EN_MASK 0x0010L |
|---|
| 139197 | #define BIF_CFG_DEV0_EPF0_1_PCIE_ACS_CNTL__P2P_EGRESS_CONTROL_EN_MASK 0x0020L |
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| 139198 | #define BIF_CFG_DEV0_EPF0_1_PCIE_ACS_CNTL__DIRECT_TRANSLATED_P2P_EN_MASK 0x0040L |
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| 139199 | //BIF_CFG_DEV0_EPF0_1_PCIE_ATS_ENH_CAP_LIST |
|---|
| 139200 | #define BIF_CFG_DEV0_EPF0_1_PCIE_ATS_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
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|---|
| 139202 | #define BIF_CFG_DEV0_EPF0_1_PCIE_ATS_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 139203 | #define BIF_CFG_DEV0_EPF0_1_PCIE_ATS_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 139204 | #define BIF_CFG_DEV0_EPF0_1_PCIE_ATS_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
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|---|
| 139211 | #define BIF_CFG_DEV0_EPF0_1_PCIE_ATS_CAP__INVALIDATE_Q_DEPTH_MASK 0x001FL |
|---|
| 139212 | #define BIF_CFG_DEV0_EPF0_1_PCIE_ATS_CAP__PAGE_ALIGNED_REQUEST_MASK 0x0020L |
|---|
| 139213 | #define BIF_CFG_DEV0_EPF0_1_PCIE_ATS_CAP__GLOBAL_INVALIDATE_SUPPORTED_MASK 0x0040L |
|---|
| 139214 | #define BIF_CFG_DEV0_EPF0_1_PCIE_ATS_CAP__RELAXED_ORDERING_SUPPORTED_MASK 0x0080L |
|---|
| 139215 | //BIF_CFG_DEV0_EPF0_1_PCIE_ATS_CNTL |
|---|
| 139216 | #define BIF_CFG_DEV0_EPF0_1_PCIE_ATS_CNTL__STU__SHIFT 0x0 |
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| 139217 | #define BIF_CFG_DEV0_EPF0_1_PCIE_ATS_CNTL__ATC_ENABLE__SHIFT 0xf |
|---|
| 139218 | #define BIF_CFG_DEV0_EPF0_1_PCIE_ATS_CNTL__STU_MASK 0x001FL |
|---|
| 139219 | #define BIF_CFG_DEV0_EPF0_1_PCIE_ATS_CNTL__ATC_ENABLE_MASK 0x8000L |
|---|
| 139220 | //BIF_CFG_DEV0_EPF0_1_PCIE_PAGE_REQ_ENH_CAP_LIST |
|---|
| 139221 | #define BIF_CFG_DEV0_EPF0_1_PCIE_PAGE_REQ_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 139222 | #define BIF_CFG_DEV0_EPF0_1_PCIE_PAGE_REQ_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 139223 | #define BIF_CFG_DEV0_EPF0_1_PCIE_PAGE_REQ_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 139224 | #define BIF_CFG_DEV0_EPF0_1_PCIE_PAGE_REQ_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 139225 | #define BIF_CFG_DEV0_EPF0_1_PCIE_PAGE_REQ_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 139226 | #define BIF_CFG_DEV0_EPF0_1_PCIE_PAGE_REQ_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 139227 | //BIF_CFG_DEV0_EPF0_1_PCIE_PAGE_REQ_CNTL |
|---|
| 139228 | #define BIF_CFG_DEV0_EPF0_1_PCIE_PAGE_REQ_CNTL__PRI_ENABLE__SHIFT 0x0 |
|---|
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|---|
| 139230 | #define BIF_CFG_DEV0_EPF0_1_PCIE_PAGE_REQ_CNTL__PRI_ENABLE_MASK 0x0001L |
|---|
| 139231 | #define BIF_CFG_DEV0_EPF0_1_PCIE_PAGE_REQ_CNTL__PRI_RESET_MASK 0x0002L |
|---|
| 139232 | //BIF_CFG_DEV0_EPF0_1_PCIE_PAGE_REQ_STATUS |
|---|
| 139233 | #define BIF_CFG_DEV0_EPF0_1_PCIE_PAGE_REQ_STATUS__RESPONSE_FAILURE__SHIFT 0x0 |
|---|
| 139234 | #define BIF_CFG_DEV0_EPF0_1_PCIE_PAGE_REQ_STATUS__UNEXPECTED_PAGE_REQ_GRP_INDEX__SHIFT 0x1 |
|---|
| 139235 | #define BIF_CFG_DEV0_EPF0_1_PCIE_PAGE_REQ_STATUS__STOPPED__SHIFT 0x8 |
|---|
| 139236 | #define BIF_CFG_DEV0_EPF0_1_PCIE_PAGE_REQ_STATUS__PRG_RESPONSE_PASID_REQUIRED__SHIFT 0xf |
|---|
| 139237 | #define BIF_CFG_DEV0_EPF0_1_PCIE_PAGE_REQ_STATUS__RESPONSE_FAILURE_MASK 0x0001L |
|---|
| 139238 | #define BIF_CFG_DEV0_EPF0_1_PCIE_PAGE_REQ_STATUS__UNEXPECTED_PAGE_REQ_GRP_INDEX_MASK 0x0002L |
|---|
| 139239 | #define BIF_CFG_DEV0_EPF0_1_PCIE_PAGE_REQ_STATUS__STOPPED_MASK 0x0100L |
|---|
| 139240 | #define BIF_CFG_DEV0_EPF0_1_PCIE_PAGE_REQ_STATUS__PRG_RESPONSE_PASID_REQUIRED_MASK 0x8000L |
|---|
| 139241 | //BIF_CFG_DEV0_EPF0_1_PCIE_OUTSTAND_PAGE_REQ_CAPACITY |
|---|
| 139242 | #define BIF_CFG_DEV0_EPF0_1_PCIE_OUTSTAND_PAGE_REQ_CAPACITY__OUTSTAND_PAGE_REQ_CAPACITY__SHIFT 0x0 |
|---|
| 139243 | #define BIF_CFG_DEV0_EPF0_1_PCIE_OUTSTAND_PAGE_REQ_CAPACITY__OUTSTAND_PAGE_REQ_CAPACITY_MASK 0xFFFFFFFFL |
|---|
| 139244 | //BIF_CFG_DEV0_EPF0_1_PCIE_OUTSTAND_PAGE_REQ_ALLOC |
|---|
| 139245 | #define BIF_CFG_DEV0_EPF0_1_PCIE_OUTSTAND_PAGE_REQ_ALLOC__OUTSTAND_PAGE_REQ_ALLOC__SHIFT 0x0 |
|---|
| 139246 | #define BIF_CFG_DEV0_EPF0_1_PCIE_OUTSTAND_PAGE_REQ_ALLOC__OUTSTAND_PAGE_REQ_ALLOC_MASK 0xFFFFFFFFL |
|---|
| 139247 | //BIF_CFG_DEV0_EPF0_1_PCIE_PASID_ENH_CAP_LIST |
|---|
| 139248 | #define BIF_CFG_DEV0_EPF0_1_PCIE_PASID_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 139249 | #define BIF_CFG_DEV0_EPF0_1_PCIE_PASID_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 139250 | #define BIF_CFG_DEV0_EPF0_1_PCIE_PASID_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 139251 | #define BIF_CFG_DEV0_EPF0_1_PCIE_PASID_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 139252 | #define BIF_CFG_DEV0_EPF0_1_PCIE_PASID_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 139253 | #define BIF_CFG_DEV0_EPF0_1_PCIE_PASID_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 139254 | //BIF_CFG_DEV0_EPF0_1_PCIE_PASID_CAP |
|---|
| 139255 | #define BIF_CFG_DEV0_EPF0_1_PCIE_PASID_CAP__PASID_EXE_PERMISSION_SUPPORTED__SHIFT 0x1 |
|---|
| 139256 | #define BIF_CFG_DEV0_EPF0_1_PCIE_PASID_CAP__PASID_PRIV_MODE_SUPPORTED__SHIFT 0x2 |
|---|
| 139257 | #define BIF_CFG_DEV0_EPF0_1_PCIE_PASID_CAP__MAX_PASID_WIDTH__SHIFT 0x8 |
|---|
| 139258 | #define BIF_CFG_DEV0_EPF0_1_PCIE_PASID_CAP__PASID_EXE_PERMISSION_SUPPORTED_MASK 0x0002L |
|---|
| 139259 | #define BIF_CFG_DEV0_EPF0_1_PCIE_PASID_CAP__PASID_PRIV_MODE_SUPPORTED_MASK 0x0004L |
|---|
| 139260 | #define BIF_CFG_DEV0_EPF0_1_PCIE_PASID_CAP__MAX_PASID_WIDTH_MASK 0x1F00L |
|---|
| 139261 | //BIF_CFG_DEV0_EPF0_1_PCIE_PASID_CNTL |
|---|
| 139262 | #define BIF_CFG_DEV0_EPF0_1_PCIE_PASID_CNTL__PASID_ENABLE__SHIFT 0x0 |
|---|
| 139263 | #define BIF_CFG_DEV0_EPF0_1_PCIE_PASID_CNTL__PASID_EXE_PERMISSION_ENABLE__SHIFT 0x1 |
|---|
| 139264 | #define BIF_CFG_DEV0_EPF0_1_PCIE_PASID_CNTL__PASID_PRIV_MODE_SUPPORTED_ENABLE__SHIFT 0x2 |
|---|
| 139265 | #define BIF_CFG_DEV0_EPF0_1_PCIE_PASID_CNTL__PASID_ENABLE_MASK 0x0001L |
|---|
| 139266 | #define BIF_CFG_DEV0_EPF0_1_PCIE_PASID_CNTL__PASID_EXE_PERMISSION_ENABLE_MASK 0x0002L |
|---|
| 139267 | #define BIF_CFG_DEV0_EPF0_1_PCIE_PASID_CNTL__PASID_PRIV_MODE_SUPPORTED_ENABLE_MASK 0x0004L |
|---|
| 139268 | //BIF_CFG_DEV0_EPF0_1_PCIE_MC_ENH_CAP_LIST |
|---|
| 139269 | #define BIF_CFG_DEV0_EPF0_1_PCIE_MC_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 139270 | #define BIF_CFG_DEV0_EPF0_1_PCIE_MC_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 139271 | #define BIF_CFG_DEV0_EPF0_1_PCIE_MC_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 139272 | #define BIF_CFG_DEV0_EPF0_1_PCIE_MC_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 139273 | #define BIF_CFG_DEV0_EPF0_1_PCIE_MC_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 139274 | #define BIF_CFG_DEV0_EPF0_1_PCIE_MC_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 139275 | //BIF_CFG_DEV0_EPF0_1_PCIE_MC_CAP |
|---|
| 139276 | #define BIF_CFG_DEV0_EPF0_1_PCIE_MC_CAP__MC_MAX_GROUP__SHIFT 0x0 |
|---|
| 139277 | #define BIF_CFG_DEV0_EPF0_1_PCIE_MC_CAP__MC_WIN_SIZE_REQ__SHIFT 0x8 |
|---|
| 139278 | #define BIF_CFG_DEV0_EPF0_1_PCIE_MC_CAP__MC_ECRC_REGEN_SUPP__SHIFT 0xf |
|---|
| 139279 | #define BIF_CFG_DEV0_EPF0_1_PCIE_MC_CAP__MC_MAX_GROUP_MASK 0x003FL |
|---|
| 139280 | #define BIF_CFG_DEV0_EPF0_1_PCIE_MC_CAP__MC_WIN_SIZE_REQ_MASK 0x3F00L |
|---|
| 139281 | #define BIF_CFG_DEV0_EPF0_1_PCIE_MC_CAP__MC_ECRC_REGEN_SUPP_MASK 0x8000L |
|---|
| 139282 | //BIF_CFG_DEV0_EPF0_1_PCIE_MC_CNTL |
|---|
| 139283 | #define BIF_CFG_DEV0_EPF0_1_PCIE_MC_CNTL__MC_NUM_GROUP__SHIFT 0x0 |
|---|
| 139284 | #define BIF_CFG_DEV0_EPF0_1_PCIE_MC_CNTL__MC_ENABLE__SHIFT 0xf |
|---|
| 139285 | #define BIF_CFG_DEV0_EPF0_1_PCIE_MC_CNTL__MC_NUM_GROUP_MASK 0x003FL |
|---|
| 139286 | #define BIF_CFG_DEV0_EPF0_1_PCIE_MC_CNTL__MC_ENABLE_MASK 0x8000L |
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| 139287 | //BIF_CFG_DEV0_EPF0_1_PCIE_MC_ADDR0 |
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| 139288 | #define BIF_CFG_DEV0_EPF0_1_PCIE_MC_ADDR0__MC_INDEX_POS__SHIFT 0x0 |
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| 139289 | #define BIF_CFG_DEV0_EPF0_1_PCIE_MC_ADDR0__MC_BASE_ADDR_0__SHIFT 0xc |
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| 139290 | #define BIF_CFG_DEV0_EPF0_1_PCIE_MC_ADDR0__MC_INDEX_POS_MASK 0x0000003FL |
|---|
| 139291 | #define BIF_CFG_DEV0_EPF0_1_PCIE_MC_ADDR0__MC_BASE_ADDR_0_MASK 0xFFFFF000L |
|---|
| 139292 | //BIF_CFG_DEV0_EPF0_1_PCIE_MC_ADDR1 |
|---|
| 139293 | #define BIF_CFG_DEV0_EPF0_1_PCIE_MC_ADDR1__MC_BASE_ADDR_1__SHIFT 0x0 |
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| 139294 | #define BIF_CFG_DEV0_EPF0_1_PCIE_MC_ADDR1__MC_BASE_ADDR_1_MASK 0xFFFFFFFFL |
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| 139295 | //BIF_CFG_DEV0_EPF0_1_PCIE_MC_RCV0 |
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| 139296 | #define BIF_CFG_DEV0_EPF0_1_PCIE_MC_RCV0__MC_RECEIVE_0__SHIFT 0x0 |
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| 139297 | #define BIF_CFG_DEV0_EPF0_1_PCIE_MC_RCV0__MC_RECEIVE_0_MASK 0xFFFFFFFFL |
|---|
| 139298 | //BIF_CFG_DEV0_EPF0_1_PCIE_MC_RCV1 |
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| 139299 | #define BIF_CFG_DEV0_EPF0_1_PCIE_MC_RCV1__MC_RECEIVE_1__SHIFT 0x0 |
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| 139300 | #define BIF_CFG_DEV0_EPF0_1_PCIE_MC_RCV1__MC_RECEIVE_1_MASK 0xFFFFFFFFL |
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| 139301 | //BIF_CFG_DEV0_EPF0_1_PCIE_MC_BLOCK_ALL0 |
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|---|
| 139305 | #define BIF_CFG_DEV0_EPF0_1_PCIE_MC_BLOCK_ALL1__MC_BLOCK_ALL_1__SHIFT 0x0 |
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| 139308 | #define BIF_CFG_DEV0_EPF0_1_PCIE_MC_BLOCK_UNTRANSLATED_0__MC_BLOCK_UNTRANSLATED_0__SHIFT 0x0 |
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| 139309 | #define BIF_CFG_DEV0_EPF0_1_PCIE_MC_BLOCK_UNTRANSLATED_0__MC_BLOCK_UNTRANSLATED_0_MASK 0xFFFFFFFFL |
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| 139310 | //BIF_CFG_DEV0_EPF0_1_PCIE_MC_BLOCK_UNTRANSLATED_1 |
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| 139311 | #define BIF_CFG_DEV0_EPF0_1_PCIE_MC_BLOCK_UNTRANSLATED_1__MC_BLOCK_UNTRANSLATED_1__SHIFT 0x0 |
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| 139312 | #define BIF_CFG_DEV0_EPF0_1_PCIE_MC_BLOCK_UNTRANSLATED_1__MC_BLOCK_UNTRANSLATED_1_MASK 0xFFFFFFFFL |
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| 139313 | //BIF_CFG_DEV0_EPF0_1_PCIE_LTR_ENH_CAP_LIST |
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| 139317 | #define BIF_CFG_DEV0_EPF0_1_PCIE_LTR_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
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|---|
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| 139321 | #define BIF_CFG_DEV0_EPF0_1_PCIE_LTR_CAP__LTR_MAX_S_LATENCY_VALUE__SHIFT 0x0 |
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| 139323 | #define BIF_CFG_DEV0_EPF0_1_PCIE_LTR_CAP__LTR_MAX_NS_LATENCY_VALUE__SHIFT 0x10 |
|---|
| 139324 | #define BIF_CFG_DEV0_EPF0_1_PCIE_LTR_CAP__LTR_MAX_NS_LATENCY_SCALE__SHIFT 0x1a |
|---|
| 139325 | #define BIF_CFG_DEV0_EPF0_1_PCIE_LTR_CAP__LTR_MAX_S_LATENCY_VALUE_MASK 0x000003FFL |
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| 139326 | #define BIF_CFG_DEV0_EPF0_1_PCIE_LTR_CAP__LTR_MAX_S_LATENCY_SCALE_MASK 0x00001C00L |
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| 139328 | #define BIF_CFG_DEV0_EPF0_1_PCIE_LTR_CAP__LTR_MAX_NS_LATENCY_SCALE_MASK 0x1C000000L |
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| 139329 | //BIF_CFG_DEV0_EPF0_1_PCIE_ARI_ENH_CAP_LIST |
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| 139330 | #define BIF_CFG_DEV0_EPF0_1_PCIE_ARI_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
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| 139331 | #define BIF_CFG_DEV0_EPF0_1_PCIE_ARI_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
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| 139332 | #define BIF_CFG_DEV0_EPF0_1_PCIE_ARI_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
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| 139333 | #define BIF_CFG_DEV0_EPF0_1_PCIE_ARI_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
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| 139334 | #define BIF_CFG_DEV0_EPF0_1_PCIE_ARI_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
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| 139337 | #define BIF_CFG_DEV0_EPF0_1_PCIE_ARI_CAP__ARI_MFVC_FUNC_GROUPS_CAP__SHIFT 0x0 |
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| 139339 | #define BIF_CFG_DEV0_EPF0_1_PCIE_ARI_CAP__ARI_NEXT_FUNC_NUM__SHIFT 0x8 |
|---|
| 139340 | #define BIF_CFG_DEV0_EPF0_1_PCIE_ARI_CAP__ARI_MFVC_FUNC_GROUPS_CAP_MASK 0x0001L |
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| 139341 | #define BIF_CFG_DEV0_EPF0_1_PCIE_ARI_CAP__ARI_ACS_FUNC_GROUPS_CAP_MASK 0x0002L |
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| 139342 | #define BIF_CFG_DEV0_EPF0_1_PCIE_ARI_CAP__ARI_NEXT_FUNC_NUM_MASK 0xFF00L |
|---|
| 139343 | //BIF_CFG_DEV0_EPF0_1_PCIE_ARI_CNTL |
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| 139344 | #define BIF_CFG_DEV0_EPF0_1_PCIE_ARI_CNTL__ARI_MFVC_FUNC_GROUPS_EN__SHIFT 0x0 |
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| 139347 | #define BIF_CFG_DEV0_EPF0_1_PCIE_ARI_CNTL__ARI_MFVC_FUNC_GROUPS_EN_MASK 0x0001L |
|---|
| 139348 | #define BIF_CFG_DEV0_EPF0_1_PCIE_ARI_CNTL__ARI_ACS_FUNC_GROUPS_EN_MASK 0x0002L |
|---|
| 139349 | #define BIF_CFG_DEV0_EPF0_1_PCIE_ARI_CNTL__ARI_FUNCTION_GROUP_MASK 0x0070L |
|---|
| 139350 | //BIF_CFG_DEV0_EPF0_1_PCIE_SRIOV_ENH_CAP_LIST |
|---|
| 139351 | #define BIF_CFG_DEV0_EPF0_1_PCIE_SRIOV_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
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| 139352 | #define BIF_CFG_DEV0_EPF0_1_PCIE_SRIOV_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 139353 | #define BIF_CFG_DEV0_EPF0_1_PCIE_SRIOV_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 139354 | #define BIF_CFG_DEV0_EPF0_1_PCIE_SRIOV_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 139355 | #define BIF_CFG_DEV0_EPF0_1_PCIE_SRIOV_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 139356 | #define BIF_CFG_DEV0_EPF0_1_PCIE_SRIOV_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 139357 | //BIF_CFG_DEV0_EPF0_1_PCIE_SRIOV_CAP |
|---|
| 139358 | #define BIF_CFG_DEV0_EPF0_1_PCIE_SRIOV_CAP__SRIOV_VF_MIGRATION_CAP__SHIFT 0x0 |
|---|
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|---|
| 139360 | #define BIF_CFG_DEV0_EPF0_1_PCIE_SRIOV_CAP__SRIOV_VF_TEN_BIT_TAG_REQUESTER_SUPPORTED__SHIFT 0x2 |
|---|
| 139361 | #define BIF_CFG_DEV0_EPF0_1_PCIE_SRIOV_CAP__SRIOV_VF_MIGRATION_INTR_MSG_NUM__SHIFT 0x15 |
|---|
| 139362 | #define BIF_CFG_DEV0_EPF0_1_PCIE_SRIOV_CAP__SRIOV_VF_MIGRATION_CAP_MASK 0x00000001L |
|---|
| 139363 | #define BIF_CFG_DEV0_EPF0_1_PCIE_SRIOV_CAP__SRIOV_ARI_CAP_HIERARCHY_PRESERVED_MASK 0x00000002L |
|---|
| 139364 | #define BIF_CFG_DEV0_EPF0_1_PCIE_SRIOV_CAP__SRIOV_VF_TEN_BIT_TAG_REQUESTER_SUPPORTED_MASK 0x00000004L |
|---|
| 139365 | #define BIF_CFG_DEV0_EPF0_1_PCIE_SRIOV_CAP__SRIOV_VF_MIGRATION_INTR_MSG_NUM_MASK 0xFFE00000L |
|---|
| 139366 | //BIF_CFG_DEV0_EPF0_1_PCIE_SRIOV_CONTROL |
|---|
| 139367 | #define BIF_CFG_DEV0_EPF0_1_PCIE_SRIOV_CONTROL__SRIOV_VF_ENABLE__SHIFT 0x0 |
|---|
| 139368 | #define BIF_CFG_DEV0_EPF0_1_PCIE_SRIOV_CONTROL__SRIOV_VF_MIGRATION_ENABLE__SHIFT 0x1 |
|---|
| 139369 | #define BIF_CFG_DEV0_EPF0_1_PCIE_SRIOV_CONTROL__SRIOV_VF_MIGRATION_INTR_ENABLE__SHIFT 0x2 |
|---|
| 139370 | #define BIF_CFG_DEV0_EPF0_1_PCIE_SRIOV_CONTROL__SRIOV_VF_MSE__SHIFT 0x3 |
|---|
| 139371 | #define BIF_CFG_DEV0_EPF0_1_PCIE_SRIOV_CONTROL__SRIOV_ARI_CAP_HIERARCHY__SHIFT 0x4 |
|---|
| 139372 | #define BIF_CFG_DEV0_EPF0_1_PCIE_SRIOV_CONTROL__SRIOV_VF_TEN_BIT_TAG_REQUESTER_ENABLE__SHIFT 0x5 |
|---|
| 139373 | #define BIF_CFG_DEV0_EPF0_1_PCIE_SRIOV_CONTROL__SRIOV_VF_ENABLE_MASK 0x0001L |
|---|
| 139374 | #define BIF_CFG_DEV0_EPF0_1_PCIE_SRIOV_CONTROL__SRIOV_VF_MIGRATION_ENABLE_MASK 0x0002L |
|---|
| 139375 | #define BIF_CFG_DEV0_EPF0_1_PCIE_SRIOV_CONTROL__SRIOV_VF_MIGRATION_INTR_ENABLE_MASK 0x0004L |
|---|
| 139376 | #define BIF_CFG_DEV0_EPF0_1_PCIE_SRIOV_CONTROL__SRIOV_VF_MSE_MASK 0x0008L |
|---|
| 139377 | #define BIF_CFG_DEV0_EPF0_1_PCIE_SRIOV_CONTROL__SRIOV_ARI_CAP_HIERARCHY_MASK 0x0010L |
|---|
| 139378 | #define BIF_CFG_DEV0_EPF0_1_PCIE_SRIOV_CONTROL__SRIOV_VF_TEN_BIT_TAG_REQUESTER_ENABLE_MASK 0x0020L |
|---|
| 139379 | //BIF_CFG_DEV0_EPF0_1_PCIE_SRIOV_STATUS |
|---|
| 139380 | #define BIF_CFG_DEV0_EPF0_1_PCIE_SRIOV_STATUS__SRIOV_VF_MIGRATION_STATUS__SHIFT 0x0 |
|---|
| 139381 | #define BIF_CFG_DEV0_EPF0_1_PCIE_SRIOV_STATUS__SRIOV_VF_MIGRATION_STATUS_MASK 0x0001L |
|---|
| 139382 | //BIF_CFG_DEV0_EPF0_1_PCIE_SRIOV_INITIAL_VFS |
|---|
| 139383 | #define BIF_CFG_DEV0_EPF0_1_PCIE_SRIOV_INITIAL_VFS__SRIOV_INITIAL_VFS__SHIFT 0x0 |
|---|
| 139384 | #define BIF_CFG_DEV0_EPF0_1_PCIE_SRIOV_INITIAL_VFS__SRIOV_INITIAL_VFS_MASK 0xFFFFL |
|---|
| 139385 | //BIF_CFG_DEV0_EPF0_1_PCIE_SRIOV_TOTAL_VFS |
|---|
| 139386 | #define BIF_CFG_DEV0_EPF0_1_PCIE_SRIOV_TOTAL_VFS__SRIOV_TOTAL_VFS__SHIFT 0x0 |
|---|
| 139387 | #define BIF_CFG_DEV0_EPF0_1_PCIE_SRIOV_TOTAL_VFS__SRIOV_TOTAL_VFS_MASK 0xFFFFL |
|---|
| 139388 | //BIF_CFG_DEV0_EPF0_1_PCIE_SRIOV_NUM_VFS |
|---|
| 139389 | #define BIF_CFG_DEV0_EPF0_1_PCIE_SRIOV_NUM_VFS__SRIOV_NUM_VFS__SHIFT 0x0 |
|---|
| 139390 | #define BIF_CFG_DEV0_EPF0_1_PCIE_SRIOV_NUM_VFS__SRIOV_NUM_VFS_MASK 0xFFFFL |
|---|
| 139391 | //BIF_CFG_DEV0_EPF0_1_PCIE_SRIOV_FUNC_DEP_LINK |
|---|
| 139392 | #define BIF_CFG_DEV0_EPF0_1_PCIE_SRIOV_FUNC_DEP_LINK__SRIOV_FUNC_DEP_LINK__SHIFT 0x0 |
|---|
| 139393 | #define BIF_CFG_DEV0_EPF0_1_PCIE_SRIOV_FUNC_DEP_LINK__SRIOV_FUNC_DEP_LINK_MASK 0xFFL |
|---|
| 139394 | //BIF_CFG_DEV0_EPF0_1_PCIE_SRIOV_FIRST_VF_OFFSET |
|---|
| 139395 | #define BIF_CFG_DEV0_EPF0_1_PCIE_SRIOV_FIRST_VF_OFFSET__SRIOV_FIRST_VF_OFFSET__SHIFT 0x0 |
|---|
| 139396 | #define BIF_CFG_DEV0_EPF0_1_PCIE_SRIOV_FIRST_VF_OFFSET__SRIOV_FIRST_VF_OFFSET_MASK 0xFFFFL |
|---|
| 139397 | //BIF_CFG_DEV0_EPF0_1_PCIE_SRIOV_VF_STRIDE |
|---|
| 139398 | #define BIF_CFG_DEV0_EPF0_1_PCIE_SRIOV_VF_STRIDE__SRIOV_VF_STRIDE__SHIFT 0x0 |
|---|
| 139399 | #define BIF_CFG_DEV0_EPF0_1_PCIE_SRIOV_VF_STRIDE__SRIOV_VF_STRIDE_MASK 0xFFFFL |
|---|
| 139400 | //BIF_CFG_DEV0_EPF0_1_PCIE_SRIOV_VF_DEVICE_ID |
|---|
| 139401 | #define BIF_CFG_DEV0_EPF0_1_PCIE_SRIOV_VF_DEVICE_ID__SRIOV_VF_DEVICE_ID__SHIFT 0x0 |
|---|
| 139402 | #define BIF_CFG_DEV0_EPF0_1_PCIE_SRIOV_VF_DEVICE_ID__SRIOV_VF_DEVICE_ID_MASK 0xFFFFL |
|---|
| 139403 | //BIF_CFG_DEV0_EPF0_1_PCIE_SRIOV_SUPPORTED_PAGE_SIZE |
|---|
| 139404 | #define BIF_CFG_DEV0_EPF0_1_PCIE_SRIOV_SUPPORTED_PAGE_SIZE__SRIOV_SUPPORTED_PAGE_SIZE__SHIFT 0x0 |
|---|
| 139405 | #define BIF_CFG_DEV0_EPF0_1_PCIE_SRIOV_SUPPORTED_PAGE_SIZE__SRIOV_SUPPORTED_PAGE_SIZE_MASK 0xFFFFFFFFL |
|---|
| 139406 | //BIF_CFG_DEV0_EPF0_1_PCIE_SRIOV_SYSTEM_PAGE_SIZE |
|---|
| 139407 | #define BIF_CFG_DEV0_EPF0_1_PCIE_SRIOV_SYSTEM_PAGE_SIZE__SRIOV_SYSTEM_PAGE_SIZE__SHIFT 0x0 |
|---|
| 139408 | #define BIF_CFG_DEV0_EPF0_1_PCIE_SRIOV_SYSTEM_PAGE_SIZE__SRIOV_SYSTEM_PAGE_SIZE_MASK 0xFFFFFFFFL |
|---|
| 139409 | //BIF_CFG_DEV0_EPF0_1_PCIE_SRIOV_VF_BASE_ADDR_0 |
|---|
| 139410 | #define BIF_CFG_DEV0_EPF0_1_PCIE_SRIOV_VF_BASE_ADDR_0__VF_BASE_ADDR__SHIFT 0x0 |
|---|
| 139411 | #define BIF_CFG_DEV0_EPF0_1_PCIE_SRIOV_VF_BASE_ADDR_0__VF_BASE_ADDR_MASK 0xFFFFFFFFL |
|---|
| 139412 | //BIF_CFG_DEV0_EPF0_1_PCIE_SRIOV_VF_BASE_ADDR_1 |
|---|
| 139413 | #define BIF_CFG_DEV0_EPF0_1_PCIE_SRIOV_VF_BASE_ADDR_1__VF_BASE_ADDR__SHIFT 0x0 |
|---|
| 139414 | #define BIF_CFG_DEV0_EPF0_1_PCIE_SRIOV_VF_BASE_ADDR_1__VF_BASE_ADDR_MASK 0xFFFFFFFFL |
|---|
| 139415 | //BIF_CFG_DEV0_EPF0_1_PCIE_SRIOV_VF_BASE_ADDR_2 |
|---|
| 139416 | #define BIF_CFG_DEV0_EPF0_1_PCIE_SRIOV_VF_BASE_ADDR_2__VF_BASE_ADDR__SHIFT 0x0 |
|---|
| 139417 | #define BIF_CFG_DEV0_EPF0_1_PCIE_SRIOV_VF_BASE_ADDR_2__VF_BASE_ADDR_MASK 0xFFFFFFFFL |
|---|
| 139418 | //BIF_CFG_DEV0_EPF0_1_PCIE_SRIOV_VF_BASE_ADDR_3 |
|---|
| 139419 | #define BIF_CFG_DEV0_EPF0_1_PCIE_SRIOV_VF_BASE_ADDR_3__VF_BASE_ADDR__SHIFT 0x0 |
|---|
| 139420 | #define BIF_CFG_DEV0_EPF0_1_PCIE_SRIOV_VF_BASE_ADDR_3__VF_BASE_ADDR_MASK 0xFFFFFFFFL |
|---|
| 139421 | //BIF_CFG_DEV0_EPF0_1_PCIE_SRIOV_VF_BASE_ADDR_4 |
|---|
| 139422 | #define BIF_CFG_DEV0_EPF0_1_PCIE_SRIOV_VF_BASE_ADDR_4__VF_BASE_ADDR__SHIFT 0x0 |
|---|
| 139423 | #define BIF_CFG_DEV0_EPF0_1_PCIE_SRIOV_VF_BASE_ADDR_4__VF_BASE_ADDR_MASK 0xFFFFFFFFL |
|---|
| 139424 | //BIF_CFG_DEV0_EPF0_1_PCIE_SRIOV_VF_BASE_ADDR_5 |
|---|
| 139425 | #define BIF_CFG_DEV0_EPF0_1_PCIE_SRIOV_VF_BASE_ADDR_5__VF_BASE_ADDR__SHIFT 0x0 |
|---|
| 139426 | #define BIF_CFG_DEV0_EPF0_1_PCIE_SRIOV_VF_BASE_ADDR_5__VF_BASE_ADDR_MASK 0xFFFFFFFFL |
|---|
| 139427 | //BIF_CFG_DEV0_EPF0_1_PCIE_SRIOV_VF_MIGRATION_STATE_ARRAY_OFFSET |
|---|
| 139428 | #define BIF_CFG_DEV0_EPF0_1_PCIE_SRIOV_VF_MIGRATION_STATE_ARRAY_OFFSET__SRIOV_VF_MIGRATION_STATE_BIR__SHIFT 0x0 |
|---|
| 139429 | #define BIF_CFG_DEV0_EPF0_1_PCIE_SRIOV_VF_MIGRATION_STATE_ARRAY_OFFSET__SRIOV_VF_MIGRATION_STATE_ARRAY_OFFSET__SHIFT 0x3 |
|---|
| 139430 | #define BIF_CFG_DEV0_EPF0_1_PCIE_SRIOV_VF_MIGRATION_STATE_ARRAY_OFFSET__SRIOV_VF_MIGRATION_STATE_BIR_MASK 0x00000007L |
|---|
| 139431 | #define BIF_CFG_DEV0_EPF0_1_PCIE_SRIOV_VF_MIGRATION_STATE_ARRAY_OFFSET__SRIOV_VF_MIGRATION_STATE_ARRAY_OFFSET_MASK 0xFFFFFFF8L |
|---|
| 139432 | //BIF_CFG_DEV0_EPF0_1_PCIE_DLF_ENH_CAP_LIST |
|---|
| 139433 | #define BIF_CFG_DEV0_EPF0_1_PCIE_DLF_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 139434 | #define BIF_CFG_DEV0_EPF0_1_PCIE_DLF_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
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| 139962 | #define BIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_SRIOV_SHADOW__VF_NUM_MASK 0xFFFF0000L |
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| 139971 | #define BIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_HVVM_MBOX_DW0__RCV_MSG_ACK__SHIFT 0x18 |
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| 139972 | #define BIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_HVVM_MBOX_DW0__VF_INDEX_MASK 0x000000FFL |
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| 139973 | #define BIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_HVVM_MBOX_DW0__TRN_MSG_DATA_MASK 0x00000F00L |
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| 139974 | #define BIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_HVVM_MBOX_DW0__TRN_MSG_VALID_MASK 0x00008000L |
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| 139975 | #define BIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_HVVM_MBOX_DW0__RCV_MSG_DATA_MASK 0x000F0000L |
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| 139976 | #define BIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_HVVM_MBOX_DW0__RCV_MSG_ACK_MASK 0x01000000L |
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| 139984 | #define BIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_HVVM_MBOX_DW1__VF3_TRN_ACK__SHIFT 0x6 |
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| 140162 | #define BIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW0__DW0__SHIFT 0x0 |
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| 140168 | #define BIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW2__DW2__SHIFT 0x0 |
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| 140169 | #define BIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW2__DW2_MASK 0xFFFFFFFFL |
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| 140172 | #define BIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW3__DW3_MASK 0xFFFFFFFFL |
|---|
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| 140174 | #define BIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW4__DW4__SHIFT 0x0 |
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| 140175 | #define BIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW4__DW4_MASK 0xFFFFFFFFL |
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| 140177 | #define BIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW5__DW5__SHIFT 0x0 |
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| 140178 | #define BIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW5__DW5_MASK 0xFFFFFFFFL |
|---|
| 140179 | //BIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW6 |
|---|
| 140180 | #define BIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW6__DW6__SHIFT 0x0 |
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| 140181 | #define BIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW6__DW6_MASK 0xFFFFFFFFL |
|---|
| 140182 | //BIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW7 |
|---|
| 140183 | #define BIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW7__DW7__SHIFT 0x0 |
|---|
| 140184 | #define BIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW7__DW7_MASK 0xFFFFFFFFL |
|---|
| 140185 | //BIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW8 |
|---|
| 140186 | #define BIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW8__DW8__SHIFT 0x0 |
|---|
| 140187 | #define BIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW8__DW8_MASK 0xFFFFFFFFL |
|---|
| 140188 | //BIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW0 |
|---|
| 140189 | #define BIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW0__DW0__SHIFT 0x0 |
|---|
| 140190 | #define BIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW0__DW0_MASK 0xFFFFFFFFL |
|---|
| 140191 | //BIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW1 |
|---|
| 140192 | #define BIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW1__DW1__SHIFT 0x0 |
|---|
| 140193 | #define BIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW1__DW1_MASK 0xFFFFFFFFL |
|---|
| 140194 | //BIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW2 |
|---|
| 140195 | #define BIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW2__DW2__SHIFT 0x0 |
|---|
| 140196 | #define BIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW2__DW2_MASK 0xFFFFFFFFL |
|---|
| 140197 | //BIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW3 |
|---|
| 140198 | #define BIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW3__DW3__SHIFT 0x0 |
|---|
| 140199 | #define BIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW3__DW3_MASK 0xFFFFFFFFL |
|---|
| 140200 | //BIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW4 |
|---|
| 140201 | #define BIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW4__DW4__SHIFT 0x0 |
|---|
| 140202 | #define BIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW4__DW4_MASK 0xFFFFFFFFL |
|---|
| 140203 | //BIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW5 |
|---|
| 140204 | #define BIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW5__DW5__SHIFT 0x0 |
|---|
| 140205 | #define BIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW5__DW5_MASK 0xFFFFFFFFL |
|---|
| 140206 | //BIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW6 |
|---|
| 140207 | #define BIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW6__DW6__SHIFT 0x0 |
|---|
| 140208 | #define BIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW6__DW6_MASK 0xFFFFFFFFL |
|---|
| 140209 | //BIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW7 |
|---|
| 140210 | #define BIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW7__DW7__SHIFT 0x0 |
|---|
| 140211 | #define BIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW7__DW7_MASK 0xFFFFFFFFL |
|---|
| 140212 | //BIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW8 |
|---|
| 140213 | #define BIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW8__DW8__SHIFT 0x0 |
|---|
| 140214 | #define BIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW8__DW8_MASK 0xFFFFFFFFL |
|---|
| 140215 | |
|---|
| 140216 | |
|---|
| 140217 | // addressBlock: nbio_nbif0_bif_cfg_dev0_epf1_bifcfgdecp |
|---|
| 140218 | //BIF_CFG_DEV0_EPF1_1_VENDOR_ID |
|---|
| 140219 | #define BIF_CFG_DEV0_EPF1_1_VENDOR_ID__VENDOR_ID__SHIFT 0x0 |
|---|
| 140220 | #define BIF_CFG_DEV0_EPF1_1_VENDOR_ID__VENDOR_ID_MASK 0xFFFFL |
|---|
| 140221 | //BIF_CFG_DEV0_EPF1_1_DEVICE_ID |
|---|
| 140222 | #define BIF_CFG_DEV0_EPF1_1_DEVICE_ID__DEVICE_ID__SHIFT 0x0 |
|---|
| 140223 | #define BIF_CFG_DEV0_EPF1_1_DEVICE_ID__DEVICE_ID_MASK 0xFFFFL |
|---|
| 140224 | //BIF_CFG_DEV0_EPF1_1_COMMAND |
|---|
| 140225 | #define BIF_CFG_DEV0_EPF1_1_COMMAND__IO_ACCESS_EN__SHIFT 0x0 |
|---|
| 140226 | #define BIF_CFG_DEV0_EPF1_1_COMMAND__MEM_ACCESS_EN__SHIFT 0x1 |
|---|
| 140227 | #define BIF_CFG_DEV0_EPF1_1_COMMAND__BUS_MASTER_EN__SHIFT 0x2 |
|---|
| 140228 | #define BIF_CFG_DEV0_EPF1_1_COMMAND__SPECIAL_CYCLE_EN__SHIFT 0x3 |
|---|
| 140229 | #define BIF_CFG_DEV0_EPF1_1_COMMAND__MEM_WRITE_INVALIDATE_EN__SHIFT 0x4 |
|---|
| 140230 | #define BIF_CFG_DEV0_EPF1_1_COMMAND__PAL_SNOOP_EN__SHIFT 0x5 |
|---|
| 140231 | #define BIF_CFG_DEV0_EPF1_1_COMMAND__PARITY_ERROR_RESPONSE__SHIFT 0x6 |
|---|
| 140232 | #define BIF_CFG_DEV0_EPF1_1_COMMAND__AD_STEPPING__SHIFT 0x7 |
|---|
| 140233 | #define BIF_CFG_DEV0_EPF1_1_COMMAND__SERR_EN__SHIFT 0x8 |
|---|
| 140234 | #define BIF_CFG_DEV0_EPF1_1_COMMAND__FAST_B2B_EN__SHIFT 0x9 |
|---|
| 140235 | #define BIF_CFG_DEV0_EPF1_1_COMMAND__INT_DIS__SHIFT 0xa |
|---|
| 140236 | #define BIF_CFG_DEV0_EPF1_1_COMMAND__IO_ACCESS_EN_MASK 0x0001L |
|---|
| 140237 | #define BIF_CFG_DEV0_EPF1_1_COMMAND__MEM_ACCESS_EN_MASK 0x0002L |
|---|
| 140238 | #define BIF_CFG_DEV0_EPF1_1_COMMAND__BUS_MASTER_EN_MASK 0x0004L |
|---|
| 140239 | #define BIF_CFG_DEV0_EPF1_1_COMMAND__SPECIAL_CYCLE_EN_MASK 0x0008L |
|---|
| 140240 | #define BIF_CFG_DEV0_EPF1_1_COMMAND__MEM_WRITE_INVALIDATE_EN_MASK 0x0010L |
|---|
| 140241 | #define BIF_CFG_DEV0_EPF1_1_COMMAND__PAL_SNOOP_EN_MASK 0x0020L |
|---|
| 140242 | #define BIF_CFG_DEV0_EPF1_1_COMMAND__PARITY_ERROR_RESPONSE_MASK 0x0040L |
|---|
| 140243 | #define BIF_CFG_DEV0_EPF1_1_COMMAND__AD_STEPPING_MASK 0x0080L |
|---|
| 140244 | #define BIF_CFG_DEV0_EPF1_1_COMMAND__SERR_EN_MASK 0x0100L |
|---|
| 140245 | #define BIF_CFG_DEV0_EPF1_1_COMMAND__FAST_B2B_EN_MASK 0x0200L |
|---|
| 140246 | #define BIF_CFG_DEV0_EPF1_1_COMMAND__INT_DIS_MASK 0x0400L |
|---|
| 140247 | //BIF_CFG_DEV0_EPF1_1_STATUS |
|---|
| 140248 | #define BIF_CFG_DEV0_EPF1_1_STATUS__IMMEDIATE_READINESS__SHIFT 0x0 |
|---|
| 140249 | #define BIF_CFG_DEV0_EPF1_1_STATUS__INT_STATUS__SHIFT 0x3 |
|---|
| 140250 | #define BIF_CFG_DEV0_EPF1_1_STATUS__CAP_LIST__SHIFT 0x4 |
|---|
| 140251 | #define BIF_CFG_DEV0_EPF1_1_STATUS__PCI_66_CAP__SHIFT 0x5 |
|---|
| 140252 | #define BIF_CFG_DEV0_EPF1_1_STATUS__FAST_BACK_CAPABLE__SHIFT 0x7 |
|---|
| 140253 | #define BIF_CFG_DEV0_EPF1_1_STATUS__MASTER_DATA_PARITY_ERROR__SHIFT 0x8 |
|---|
| 140254 | #define BIF_CFG_DEV0_EPF1_1_STATUS__DEVSEL_TIMING__SHIFT 0x9 |
|---|
| 140255 | #define BIF_CFG_DEV0_EPF1_1_STATUS__SIGNAL_TARGET_ABORT__SHIFT 0xb |
|---|
| 140256 | #define BIF_CFG_DEV0_EPF1_1_STATUS__RECEIVED_TARGET_ABORT__SHIFT 0xc |
|---|
| 140257 | #define BIF_CFG_DEV0_EPF1_1_STATUS__RECEIVED_MASTER_ABORT__SHIFT 0xd |
|---|
| 140258 | #define BIF_CFG_DEV0_EPF1_1_STATUS__SIGNALED_SYSTEM_ERROR__SHIFT 0xe |
|---|
| 140259 | #define BIF_CFG_DEV0_EPF1_1_STATUS__PARITY_ERROR_DETECTED__SHIFT 0xf |
|---|
| 140260 | #define BIF_CFG_DEV0_EPF1_1_STATUS__IMMEDIATE_READINESS_MASK 0x0001L |
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|---|
| 140354 | #define BIF_CFG_DEV0_EPF1_1_VENDOR_CAP_LIST__LENGTH_MASK 0x00FF0000L |
|---|
| 140355 | //BIF_CFG_DEV0_EPF1_1_ADAPTER_ID_W |
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|---|
| 140358 | #define BIF_CFG_DEV0_EPF1_1_ADAPTER_ID_W__SUBSYSTEM_VENDOR_ID_MASK 0x0000FFFFL |
|---|
| 140359 | #define BIF_CFG_DEV0_EPF1_1_ADAPTER_ID_W__SUBSYSTEM_ID_MASK 0xFFFF0000L |
|---|
| 140360 | //BIF_CFG_DEV0_EPF1_1_PMI_CAP_LIST |
|---|
| 140361 | #define BIF_CFG_DEV0_EPF1_1_PMI_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
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|---|
| 140363 | #define BIF_CFG_DEV0_EPF1_1_PMI_CAP_LIST__CAP_ID_MASK 0x00FFL |
|---|
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|---|
| 140365 | //BIF_CFG_DEV0_EPF1_1_PMI_CAP |
|---|
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|---|
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|---|
| 140370 | #define BIF_CFG_DEV0_EPF1_1_PMI_CAP__AUX_CURRENT__SHIFT 0x6 |
|---|
| 140371 | #define BIF_CFG_DEV0_EPF1_1_PMI_CAP__D1_SUPPORT__SHIFT 0x9 |
|---|
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|---|
| 140373 | #define BIF_CFG_DEV0_EPF1_1_PMI_CAP__PME_SUPPORT__SHIFT 0xb |
|---|
| 140374 | #define BIF_CFG_DEV0_EPF1_1_PMI_CAP__VERSION_MASK 0x0007L |
|---|
| 140375 | #define BIF_CFG_DEV0_EPF1_1_PMI_CAP__PME_CLOCK_MASK 0x0008L |
|---|
| 140376 | #define BIF_CFG_DEV0_EPF1_1_PMI_CAP__IMMEDIATE_READINESS_ON_RETURN_TO_D0_MASK 0x0010L |
|---|
| 140377 | #define BIF_CFG_DEV0_EPF1_1_PMI_CAP__DEV_SPECIFIC_INIT_MASK 0x0020L |
|---|
| 140378 | #define BIF_CFG_DEV0_EPF1_1_PMI_CAP__AUX_CURRENT_MASK 0x01C0L |
|---|
| 140379 | #define BIF_CFG_DEV0_EPF1_1_PMI_CAP__D1_SUPPORT_MASK 0x0200L |
|---|
| 140380 | #define BIF_CFG_DEV0_EPF1_1_PMI_CAP__D2_SUPPORT_MASK 0x0400L |
|---|
| 140381 | #define BIF_CFG_DEV0_EPF1_1_PMI_CAP__PME_SUPPORT_MASK 0xF800L |
|---|
| 140382 | //BIF_CFG_DEV0_EPF1_1_PMI_STATUS_CNTL |
|---|
| 140383 | #define BIF_CFG_DEV0_EPF1_1_PMI_STATUS_CNTL__POWER_STATE__SHIFT 0x0 |
|---|
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|---|
| 140385 | #define BIF_CFG_DEV0_EPF1_1_PMI_STATUS_CNTL__PME_EN__SHIFT 0x8 |
|---|
| 140386 | #define BIF_CFG_DEV0_EPF1_1_PMI_STATUS_CNTL__DATA_SELECT__SHIFT 0x9 |
|---|
| 140387 | #define BIF_CFG_DEV0_EPF1_1_PMI_STATUS_CNTL__DATA_SCALE__SHIFT 0xd |
|---|
| 140388 | #define BIF_CFG_DEV0_EPF1_1_PMI_STATUS_CNTL__PME_STATUS__SHIFT 0xf |
|---|
| 140389 | #define BIF_CFG_DEV0_EPF1_1_PMI_STATUS_CNTL__B2_B3_SUPPORT__SHIFT 0x16 |
|---|
| 140390 | #define BIF_CFG_DEV0_EPF1_1_PMI_STATUS_CNTL__BUS_PWR_EN__SHIFT 0x17 |
|---|
| 140391 | #define BIF_CFG_DEV0_EPF1_1_PMI_STATUS_CNTL__PMI_DATA__SHIFT 0x18 |
|---|
| 140392 | #define BIF_CFG_DEV0_EPF1_1_PMI_STATUS_CNTL__POWER_STATE_MASK 0x00000003L |
|---|
| 140393 | #define BIF_CFG_DEV0_EPF1_1_PMI_STATUS_CNTL__NO_SOFT_RESET_MASK 0x00000008L |
|---|
| 140394 | #define BIF_CFG_DEV0_EPF1_1_PMI_STATUS_CNTL__PME_EN_MASK 0x00000100L |
|---|
| 140395 | #define BIF_CFG_DEV0_EPF1_1_PMI_STATUS_CNTL__DATA_SELECT_MASK 0x00001E00L |
|---|
| 140396 | #define BIF_CFG_DEV0_EPF1_1_PMI_STATUS_CNTL__DATA_SCALE_MASK 0x00006000L |
|---|
| 140397 | #define BIF_CFG_DEV0_EPF1_1_PMI_STATUS_CNTL__PME_STATUS_MASK 0x00008000L |
|---|
| 140398 | #define BIF_CFG_DEV0_EPF1_1_PMI_STATUS_CNTL__B2_B3_SUPPORT_MASK 0x00400000L |
|---|
| 140399 | #define BIF_CFG_DEV0_EPF1_1_PMI_STATUS_CNTL__BUS_PWR_EN_MASK 0x00800000L |
|---|
| 140400 | #define BIF_CFG_DEV0_EPF1_1_PMI_STATUS_CNTL__PMI_DATA_MASK 0xFF000000L |
|---|
| 140401 | //BIF_CFG_DEV0_EPF1_1_PCIE_CAP_LIST |
|---|
| 140402 | #define BIF_CFG_DEV0_EPF1_1_PCIE_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 140403 | #define BIF_CFG_DEV0_EPF1_1_PCIE_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
|---|
| 140404 | #define BIF_CFG_DEV0_EPF1_1_PCIE_CAP_LIST__CAP_ID_MASK 0x00FFL |
|---|
| 140405 | #define BIF_CFG_DEV0_EPF1_1_PCIE_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
|---|
| 140406 | //BIF_CFG_DEV0_EPF1_1_PCIE_CAP |
|---|
| 140407 | #define BIF_CFG_DEV0_EPF1_1_PCIE_CAP__VERSION__SHIFT 0x0 |
|---|
| 140408 | #define BIF_CFG_DEV0_EPF1_1_PCIE_CAP__DEVICE_TYPE__SHIFT 0x4 |
|---|
| 140409 | #define BIF_CFG_DEV0_EPF1_1_PCIE_CAP__SLOT_IMPLEMENTED__SHIFT 0x8 |
|---|
| 140410 | #define BIF_CFG_DEV0_EPF1_1_PCIE_CAP__INT_MESSAGE_NUM__SHIFT 0x9 |
|---|
| 140411 | #define BIF_CFG_DEV0_EPF1_1_PCIE_CAP__VERSION_MASK 0x000FL |
|---|
| 140412 | #define BIF_CFG_DEV0_EPF1_1_PCIE_CAP__DEVICE_TYPE_MASK 0x00F0L |
|---|
| 140413 | #define BIF_CFG_DEV0_EPF1_1_PCIE_CAP__SLOT_IMPLEMENTED_MASK 0x0100L |
|---|
| 140414 | #define BIF_CFG_DEV0_EPF1_1_PCIE_CAP__INT_MESSAGE_NUM_MASK 0x3E00L |
|---|
| 140415 | //BIF_CFG_DEV0_EPF1_1_DEVICE_CAP |
|---|
| 140416 | #define BIF_CFG_DEV0_EPF1_1_DEVICE_CAP__MAX_PAYLOAD_SUPPORT__SHIFT 0x0 |
|---|
| 140417 | #define BIF_CFG_DEV0_EPF1_1_DEVICE_CAP__PHANTOM_FUNC__SHIFT 0x3 |
|---|
| 140418 | #define BIF_CFG_DEV0_EPF1_1_DEVICE_CAP__EXTENDED_TAG__SHIFT 0x5 |
|---|
| 140419 | #define BIF_CFG_DEV0_EPF1_1_DEVICE_CAP__L0S_ACCEPTABLE_LATENCY__SHIFT 0x6 |
|---|
| 140420 | #define BIF_CFG_DEV0_EPF1_1_DEVICE_CAP__L1_ACCEPTABLE_LATENCY__SHIFT 0x9 |
|---|
| 140421 | #define BIF_CFG_DEV0_EPF1_1_DEVICE_CAP__ROLE_BASED_ERR_REPORTING__SHIFT 0xf |
|---|
| 140422 | #define BIF_CFG_DEV0_EPF1_1_DEVICE_CAP__CAPTURED_SLOT_POWER_LIMIT__SHIFT 0x12 |
|---|
| 140423 | #define BIF_CFG_DEV0_EPF1_1_DEVICE_CAP__CAPTURED_SLOT_POWER_SCALE__SHIFT 0x1a |
|---|
| 140424 | #define BIF_CFG_DEV0_EPF1_1_DEVICE_CAP__FLR_CAPABLE__SHIFT 0x1c |
|---|
| 140425 | #define BIF_CFG_DEV0_EPF1_1_DEVICE_CAP__MAX_PAYLOAD_SUPPORT_MASK 0x00000007L |
|---|
| 140426 | #define BIF_CFG_DEV0_EPF1_1_DEVICE_CAP__PHANTOM_FUNC_MASK 0x00000018L |
|---|
| 140427 | #define BIF_CFG_DEV0_EPF1_1_DEVICE_CAP__EXTENDED_TAG_MASK 0x00000020L |
|---|
| 140428 | #define BIF_CFG_DEV0_EPF1_1_DEVICE_CAP__L0S_ACCEPTABLE_LATENCY_MASK 0x000001C0L |
|---|
| 140429 | #define BIF_CFG_DEV0_EPF1_1_DEVICE_CAP__L1_ACCEPTABLE_LATENCY_MASK 0x00000E00L |
|---|
| 140430 | #define BIF_CFG_DEV0_EPF1_1_DEVICE_CAP__ROLE_BASED_ERR_REPORTING_MASK 0x00008000L |
|---|
| 140431 | #define BIF_CFG_DEV0_EPF1_1_DEVICE_CAP__CAPTURED_SLOT_POWER_LIMIT_MASK 0x03FC0000L |
|---|
| 140432 | #define BIF_CFG_DEV0_EPF1_1_DEVICE_CAP__CAPTURED_SLOT_POWER_SCALE_MASK 0x0C000000L |
|---|
| 140433 | #define BIF_CFG_DEV0_EPF1_1_DEVICE_CAP__FLR_CAPABLE_MASK 0x10000000L |
|---|
| 140434 | //BIF_CFG_DEV0_EPF1_1_DEVICE_CNTL |
|---|
| 140435 | #define BIF_CFG_DEV0_EPF1_1_DEVICE_CNTL__CORR_ERR_EN__SHIFT 0x0 |
|---|
| 140436 | #define BIF_CFG_DEV0_EPF1_1_DEVICE_CNTL__NON_FATAL_ERR_EN__SHIFT 0x1 |
|---|
| 140437 | #define BIF_CFG_DEV0_EPF1_1_DEVICE_CNTL__FATAL_ERR_EN__SHIFT 0x2 |
|---|
| 140438 | #define BIF_CFG_DEV0_EPF1_1_DEVICE_CNTL__USR_REPORT_EN__SHIFT 0x3 |
|---|
| 140439 | #define BIF_CFG_DEV0_EPF1_1_DEVICE_CNTL__RELAXED_ORD_EN__SHIFT 0x4 |
|---|
| 140440 | #define BIF_CFG_DEV0_EPF1_1_DEVICE_CNTL__MAX_PAYLOAD_SIZE__SHIFT 0x5 |
|---|
| 140441 | #define BIF_CFG_DEV0_EPF1_1_DEVICE_CNTL__EXTENDED_TAG_EN__SHIFT 0x8 |
|---|
| 140442 | #define BIF_CFG_DEV0_EPF1_1_DEVICE_CNTL__PHANTOM_FUNC_EN__SHIFT 0x9 |
|---|
| 140443 | #define BIF_CFG_DEV0_EPF1_1_DEVICE_CNTL__AUX_POWER_PM_EN__SHIFT 0xa |
|---|
| 140444 | #define BIF_CFG_DEV0_EPF1_1_DEVICE_CNTL__NO_SNOOP_EN__SHIFT 0xb |
|---|
| 140445 | #define BIF_CFG_DEV0_EPF1_1_DEVICE_CNTL__MAX_READ_REQUEST_SIZE__SHIFT 0xc |
|---|
| 140446 | #define BIF_CFG_DEV0_EPF1_1_DEVICE_CNTL__INITIATE_FLR__SHIFT 0xf |
|---|
| 140447 | #define BIF_CFG_DEV0_EPF1_1_DEVICE_CNTL__CORR_ERR_EN_MASK 0x0001L |
|---|
| 140448 | #define BIF_CFG_DEV0_EPF1_1_DEVICE_CNTL__NON_FATAL_ERR_EN_MASK 0x0002L |
|---|
| 140449 | #define BIF_CFG_DEV0_EPF1_1_DEVICE_CNTL__FATAL_ERR_EN_MASK 0x0004L |
|---|
| 140450 | #define BIF_CFG_DEV0_EPF1_1_DEVICE_CNTL__USR_REPORT_EN_MASK 0x0008L |
|---|
| 140451 | #define BIF_CFG_DEV0_EPF1_1_DEVICE_CNTL__RELAXED_ORD_EN_MASK 0x0010L |
|---|
| 140452 | #define BIF_CFG_DEV0_EPF1_1_DEVICE_CNTL__MAX_PAYLOAD_SIZE_MASK 0x00E0L |
|---|
| 140453 | #define BIF_CFG_DEV0_EPF1_1_DEVICE_CNTL__EXTENDED_TAG_EN_MASK 0x0100L |
|---|
| 140454 | #define BIF_CFG_DEV0_EPF1_1_DEVICE_CNTL__PHANTOM_FUNC_EN_MASK 0x0200L |
|---|
| 140455 | #define BIF_CFG_DEV0_EPF1_1_DEVICE_CNTL__AUX_POWER_PM_EN_MASK 0x0400L |
|---|
| 140456 | #define BIF_CFG_DEV0_EPF1_1_DEVICE_CNTL__NO_SNOOP_EN_MASK 0x0800L |
|---|
| 140457 | #define BIF_CFG_DEV0_EPF1_1_DEVICE_CNTL__MAX_READ_REQUEST_SIZE_MASK 0x7000L |
|---|
| 140458 | #define BIF_CFG_DEV0_EPF1_1_DEVICE_CNTL__INITIATE_FLR_MASK 0x8000L |
|---|
| 140459 | //BIF_CFG_DEV0_EPF1_1_DEVICE_STATUS |
|---|
| 140460 | #define BIF_CFG_DEV0_EPF1_1_DEVICE_STATUS__CORR_ERR__SHIFT 0x0 |
|---|
| 140461 | #define BIF_CFG_DEV0_EPF1_1_DEVICE_STATUS__NON_FATAL_ERR__SHIFT 0x1 |
|---|
| 140462 | #define BIF_CFG_DEV0_EPF1_1_DEVICE_STATUS__FATAL_ERR__SHIFT 0x2 |
|---|
| 140463 | #define BIF_CFG_DEV0_EPF1_1_DEVICE_STATUS__USR_DETECTED__SHIFT 0x3 |
|---|
| 140464 | #define BIF_CFG_DEV0_EPF1_1_DEVICE_STATUS__AUX_PWR__SHIFT 0x4 |
|---|
| 140465 | #define BIF_CFG_DEV0_EPF1_1_DEVICE_STATUS__TRANSACTIONS_PEND__SHIFT 0x5 |
|---|
| 140466 | #define BIF_CFG_DEV0_EPF1_1_DEVICE_STATUS__EMER_POWER_REDUCTION_DETECTED__SHIFT 0x6 |
|---|
| 140467 | #define BIF_CFG_DEV0_EPF1_1_DEVICE_STATUS__CORR_ERR_MASK 0x0001L |
|---|
| 140468 | #define BIF_CFG_DEV0_EPF1_1_DEVICE_STATUS__NON_FATAL_ERR_MASK 0x0002L |
|---|
| 140469 | #define BIF_CFG_DEV0_EPF1_1_DEVICE_STATUS__FATAL_ERR_MASK 0x0004L |
|---|
| 140470 | #define BIF_CFG_DEV0_EPF1_1_DEVICE_STATUS__USR_DETECTED_MASK 0x0008L |
|---|
| 140471 | #define BIF_CFG_DEV0_EPF1_1_DEVICE_STATUS__AUX_PWR_MASK 0x0010L |
|---|
| 140472 | #define BIF_CFG_DEV0_EPF1_1_DEVICE_STATUS__TRANSACTIONS_PEND_MASK 0x0020L |
|---|
| 140473 | #define BIF_CFG_DEV0_EPF1_1_DEVICE_STATUS__EMER_POWER_REDUCTION_DETECTED_MASK 0x0040L |
|---|
| 140474 | //BIF_CFG_DEV0_EPF1_1_LINK_CAP |
|---|
| 140475 | #define BIF_CFG_DEV0_EPF1_1_LINK_CAP__LINK_SPEED__SHIFT 0x0 |
|---|
| 140476 | #define BIF_CFG_DEV0_EPF1_1_LINK_CAP__LINK_WIDTH__SHIFT 0x4 |
|---|
| 140477 | #define BIF_CFG_DEV0_EPF1_1_LINK_CAP__PM_SUPPORT__SHIFT 0xa |
|---|
| 140478 | #define BIF_CFG_DEV0_EPF1_1_LINK_CAP__L0S_EXIT_LATENCY__SHIFT 0xc |
|---|
| 140479 | #define BIF_CFG_DEV0_EPF1_1_LINK_CAP__L1_EXIT_LATENCY__SHIFT 0xf |
|---|
| 140480 | #define BIF_CFG_DEV0_EPF1_1_LINK_CAP__CLOCK_POWER_MANAGEMENT__SHIFT 0x12 |
|---|
| 140481 | #define BIF_CFG_DEV0_EPF1_1_LINK_CAP__SURPRISE_DOWN_ERR_REPORTING__SHIFT 0x13 |
|---|
| 140482 | #define BIF_CFG_DEV0_EPF1_1_LINK_CAP__DL_ACTIVE_REPORTING_CAPABLE__SHIFT 0x14 |
|---|
| 140483 | #define BIF_CFG_DEV0_EPF1_1_LINK_CAP__LINK_BW_NOTIFICATION_CAP__SHIFT 0x15 |
|---|
| 140484 | #define BIF_CFG_DEV0_EPF1_1_LINK_CAP__ASPM_OPTIONALITY_COMPLIANCE__SHIFT 0x16 |
|---|
| 140485 | #define BIF_CFG_DEV0_EPF1_1_LINK_CAP__PORT_NUMBER__SHIFT 0x18 |
|---|
| 140486 | #define BIF_CFG_DEV0_EPF1_1_LINK_CAP__LINK_SPEED_MASK 0x0000000FL |
|---|
| 140487 | #define BIF_CFG_DEV0_EPF1_1_LINK_CAP__LINK_WIDTH_MASK 0x000003F0L |
|---|
| 140488 | #define BIF_CFG_DEV0_EPF1_1_LINK_CAP__PM_SUPPORT_MASK 0x00000C00L |
|---|
| 140489 | #define BIF_CFG_DEV0_EPF1_1_LINK_CAP__L0S_EXIT_LATENCY_MASK 0x00007000L |
|---|
| 140490 | #define BIF_CFG_DEV0_EPF1_1_LINK_CAP__L1_EXIT_LATENCY_MASK 0x00038000L |
|---|
| 140491 | #define BIF_CFG_DEV0_EPF1_1_LINK_CAP__CLOCK_POWER_MANAGEMENT_MASK 0x00040000L |
|---|
| 140492 | #define BIF_CFG_DEV0_EPF1_1_LINK_CAP__SURPRISE_DOWN_ERR_REPORTING_MASK 0x00080000L |
|---|
| 140493 | #define BIF_CFG_DEV0_EPF1_1_LINK_CAP__DL_ACTIVE_REPORTING_CAPABLE_MASK 0x00100000L |
|---|
| 140494 | #define BIF_CFG_DEV0_EPF1_1_LINK_CAP__LINK_BW_NOTIFICATION_CAP_MASK 0x00200000L |
|---|
| 140495 | #define BIF_CFG_DEV0_EPF1_1_LINK_CAP__ASPM_OPTIONALITY_COMPLIANCE_MASK 0x00400000L |
|---|
| 140496 | #define BIF_CFG_DEV0_EPF1_1_LINK_CAP__PORT_NUMBER_MASK 0xFF000000L |
|---|
| 140497 | //BIF_CFG_DEV0_EPF1_1_LINK_CNTL |
|---|
| 140498 | #define BIF_CFG_DEV0_EPF1_1_LINK_CNTL__PM_CONTROL__SHIFT 0x0 |
|---|
| 140499 | #define BIF_CFG_DEV0_EPF1_1_LINK_CNTL__PTM_PROP_DELAY_ADAPT_INTER_B__SHIFT 0x2 |
|---|
| 140500 | #define BIF_CFG_DEV0_EPF1_1_LINK_CNTL__READ_CPL_BOUNDARY__SHIFT 0x3 |
|---|
| 140501 | #define BIF_CFG_DEV0_EPF1_1_LINK_CNTL__LINK_DIS__SHIFT 0x4 |
|---|
| 140502 | #define BIF_CFG_DEV0_EPF1_1_LINK_CNTL__RETRAIN_LINK__SHIFT 0x5 |
|---|
| 140503 | #define BIF_CFG_DEV0_EPF1_1_LINK_CNTL__COMMON_CLOCK_CFG__SHIFT 0x6 |
|---|
| 140504 | #define BIF_CFG_DEV0_EPF1_1_LINK_CNTL__EXTENDED_SYNC__SHIFT 0x7 |
|---|
| 140505 | #define BIF_CFG_DEV0_EPF1_1_LINK_CNTL__CLOCK_POWER_MANAGEMENT_EN__SHIFT 0x8 |
|---|
| 140506 | #define BIF_CFG_DEV0_EPF1_1_LINK_CNTL__HW_AUTONOMOUS_WIDTH_DISABLE__SHIFT 0x9 |
|---|
| 140507 | #define BIF_CFG_DEV0_EPF1_1_LINK_CNTL__LINK_BW_MANAGEMENT_INT_EN__SHIFT 0xa |
|---|
| 140508 | #define BIF_CFG_DEV0_EPF1_1_LINK_CNTL__LINK_AUTONOMOUS_BW_INT_EN__SHIFT 0xb |
|---|
| 140509 | #define BIF_CFG_DEV0_EPF1_1_LINK_CNTL__DRS_SIGNALING_CONTROL__SHIFT 0xe |
|---|
| 140510 | #define BIF_CFG_DEV0_EPF1_1_LINK_CNTL__PM_CONTROL_MASK 0x0003L |
|---|
| 140511 | #define BIF_CFG_DEV0_EPF1_1_LINK_CNTL__PTM_PROP_DELAY_ADAPT_INTER_B_MASK 0x0004L |
|---|
| 140512 | #define BIF_CFG_DEV0_EPF1_1_LINK_CNTL__READ_CPL_BOUNDARY_MASK 0x0008L |
|---|
| 140513 | #define BIF_CFG_DEV0_EPF1_1_LINK_CNTL__LINK_DIS_MASK 0x0010L |
|---|
| 140514 | #define BIF_CFG_DEV0_EPF1_1_LINK_CNTL__RETRAIN_LINK_MASK 0x0020L |
|---|
| 140515 | #define BIF_CFG_DEV0_EPF1_1_LINK_CNTL__COMMON_CLOCK_CFG_MASK 0x0040L |
|---|
| 140516 | #define BIF_CFG_DEV0_EPF1_1_LINK_CNTL__EXTENDED_SYNC_MASK 0x0080L |
|---|
| 140517 | #define BIF_CFG_DEV0_EPF1_1_LINK_CNTL__CLOCK_POWER_MANAGEMENT_EN_MASK 0x0100L |
|---|
| 140518 | #define BIF_CFG_DEV0_EPF1_1_LINK_CNTL__HW_AUTONOMOUS_WIDTH_DISABLE_MASK 0x0200L |
|---|
| 140519 | #define BIF_CFG_DEV0_EPF1_1_LINK_CNTL__LINK_BW_MANAGEMENT_INT_EN_MASK 0x0400L |
|---|
| 140520 | #define BIF_CFG_DEV0_EPF1_1_LINK_CNTL__LINK_AUTONOMOUS_BW_INT_EN_MASK 0x0800L |
|---|
| 140521 | #define BIF_CFG_DEV0_EPF1_1_LINK_CNTL__DRS_SIGNALING_CONTROL_MASK 0xC000L |
|---|
| 140522 | //BIF_CFG_DEV0_EPF1_1_LINK_STATUS |
|---|
| 140523 | #define BIF_CFG_DEV0_EPF1_1_LINK_STATUS__CURRENT_LINK_SPEED__SHIFT 0x0 |
|---|
| 140524 | #define BIF_CFG_DEV0_EPF1_1_LINK_STATUS__NEGOTIATED_LINK_WIDTH__SHIFT 0x4 |
|---|
| 140525 | #define BIF_CFG_DEV0_EPF1_1_LINK_STATUS__LINK_TRAINING__SHIFT 0xb |
|---|
| 140526 | #define BIF_CFG_DEV0_EPF1_1_LINK_STATUS__SLOT_CLOCK_CFG__SHIFT 0xc |
|---|
| 140527 | #define BIF_CFG_DEV0_EPF1_1_LINK_STATUS__DL_ACTIVE__SHIFT 0xd |
|---|
| 140528 | #define BIF_CFG_DEV0_EPF1_1_LINK_STATUS__LINK_BW_MANAGEMENT_STATUS__SHIFT 0xe |
|---|
| 140529 | #define BIF_CFG_DEV0_EPF1_1_LINK_STATUS__LINK_AUTONOMOUS_BW_STATUS__SHIFT 0xf |
|---|
| 140530 | #define BIF_CFG_DEV0_EPF1_1_LINK_STATUS__CURRENT_LINK_SPEED_MASK 0x000FL |
|---|
| 140531 | #define BIF_CFG_DEV0_EPF1_1_LINK_STATUS__NEGOTIATED_LINK_WIDTH_MASK 0x03F0L |
|---|
| 140532 | #define BIF_CFG_DEV0_EPF1_1_LINK_STATUS__LINK_TRAINING_MASK 0x0800L |
|---|
| 140533 | #define BIF_CFG_DEV0_EPF1_1_LINK_STATUS__SLOT_CLOCK_CFG_MASK 0x1000L |
|---|
| 140534 | #define BIF_CFG_DEV0_EPF1_1_LINK_STATUS__DL_ACTIVE_MASK 0x2000L |
|---|
| 140535 | #define BIF_CFG_DEV0_EPF1_1_LINK_STATUS__LINK_BW_MANAGEMENT_STATUS_MASK 0x4000L |
|---|
| 140536 | #define BIF_CFG_DEV0_EPF1_1_LINK_STATUS__LINK_AUTONOMOUS_BW_STATUS_MASK 0x8000L |
|---|
| 140537 | //BIF_CFG_DEV0_EPF1_1_DEVICE_CAP2 |
|---|
| 140538 | #define BIF_CFG_DEV0_EPF1_1_DEVICE_CAP2__CPL_TIMEOUT_RANGE_SUPPORTED__SHIFT 0x0 |
|---|
| 140539 | #define BIF_CFG_DEV0_EPF1_1_DEVICE_CAP2__CPL_TIMEOUT_DIS_SUPPORTED__SHIFT 0x4 |
|---|
| 140540 | #define BIF_CFG_DEV0_EPF1_1_DEVICE_CAP2__ARI_FORWARDING_SUPPORTED__SHIFT 0x5 |
|---|
| 140541 | #define BIF_CFG_DEV0_EPF1_1_DEVICE_CAP2__ATOMICOP_ROUTING_SUPPORTED__SHIFT 0x6 |
|---|
| 140542 | #define BIF_CFG_DEV0_EPF1_1_DEVICE_CAP2__ATOMICOP_32CMPLT_SUPPORTED__SHIFT 0x7 |
|---|
| 140543 | #define BIF_CFG_DEV0_EPF1_1_DEVICE_CAP2__ATOMICOP_64CMPLT_SUPPORTED__SHIFT 0x8 |
|---|
| 140544 | #define BIF_CFG_DEV0_EPF1_1_DEVICE_CAP2__CAS128_CMPLT_SUPPORTED__SHIFT 0x9 |
|---|
| 140545 | #define BIF_CFG_DEV0_EPF1_1_DEVICE_CAP2__NO_RO_ENABLED_P2P_PASSING__SHIFT 0xa |
|---|
| 140546 | #define BIF_CFG_DEV0_EPF1_1_DEVICE_CAP2__LTR_SUPPORTED__SHIFT 0xb |
|---|
| 140547 | #define BIF_CFG_DEV0_EPF1_1_DEVICE_CAP2__TPH_CPLR_SUPPORTED__SHIFT 0xc |
|---|
| 140548 | #define BIF_CFG_DEV0_EPF1_1_DEVICE_CAP2__LN_SYSTEM_CLS__SHIFT 0xe |
|---|
| 140549 | #define BIF_CFG_DEV0_EPF1_1_DEVICE_CAP2__TEN_BIT_TAG_COMPLETER_SUPPORTED__SHIFT 0x10 |
|---|
| 140550 | #define BIF_CFG_DEV0_EPF1_1_DEVICE_CAP2__TEN_BIT_TAG_REQUESTER_SUPPORTED__SHIFT 0x11 |
|---|
| 140551 | #define BIF_CFG_DEV0_EPF1_1_DEVICE_CAP2__OBFF_SUPPORTED__SHIFT 0x12 |
|---|
| 140552 | #define BIF_CFG_DEV0_EPF1_1_DEVICE_CAP2__EXTENDED_FMT_FIELD_SUPPORTED__SHIFT 0x14 |
|---|
| 140553 | #define BIF_CFG_DEV0_EPF1_1_DEVICE_CAP2__END_END_TLP_PREFIX_SUPPORTED__SHIFT 0x15 |
|---|
| 140554 | #define BIF_CFG_DEV0_EPF1_1_DEVICE_CAP2__MAX_END_END_TLP_PREFIXES__SHIFT 0x16 |
|---|
| 140555 | #define BIF_CFG_DEV0_EPF1_1_DEVICE_CAP2__EMER_POWER_REDUCTION_SUPPORTED__SHIFT 0x18 |
|---|
| 140556 | #define BIF_CFG_DEV0_EPF1_1_DEVICE_CAP2__EMER_POWER_REDUCTION_INIT_REQ__SHIFT 0x1a |
|---|
| 140557 | #define BIF_CFG_DEV0_EPF1_1_DEVICE_CAP2__FRS_SUPPORTED__SHIFT 0x1f |
|---|
| 140558 | #define BIF_CFG_DEV0_EPF1_1_DEVICE_CAP2__CPL_TIMEOUT_RANGE_SUPPORTED_MASK 0x0000000FL |
|---|
| 140559 | #define BIF_CFG_DEV0_EPF1_1_DEVICE_CAP2__CPL_TIMEOUT_DIS_SUPPORTED_MASK 0x00000010L |
|---|
| 140560 | #define BIF_CFG_DEV0_EPF1_1_DEVICE_CAP2__ARI_FORWARDING_SUPPORTED_MASK 0x00000020L |
|---|
| 140561 | #define BIF_CFG_DEV0_EPF1_1_DEVICE_CAP2__ATOMICOP_ROUTING_SUPPORTED_MASK 0x00000040L |
|---|
| 140562 | #define BIF_CFG_DEV0_EPF1_1_DEVICE_CAP2__ATOMICOP_32CMPLT_SUPPORTED_MASK 0x00000080L |
|---|
| 140563 | #define BIF_CFG_DEV0_EPF1_1_DEVICE_CAP2__ATOMICOP_64CMPLT_SUPPORTED_MASK 0x00000100L |
|---|
| 140564 | #define BIF_CFG_DEV0_EPF1_1_DEVICE_CAP2__CAS128_CMPLT_SUPPORTED_MASK 0x00000200L |
|---|
| 140565 | #define BIF_CFG_DEV0_EPF1_1_DEVICE_CAP2__NO_RO_ENABLED_P2P_PASSING_MASK 0x00000400L |
|---|
| 140566 | #define BIF_CFG_DEV0_EPF1_1_DEVICE_CAP2__LTR_SUPPORTED_MASK 0x00000800L |
|---|
| 140567 | #define BIF_CFG_DEV0_EPF1_1_DEVICE_CAP2__TPH_CPLR_SUPPORTED_MASK 0x00003000L |
|---|
| 140568 | #define BIF_CFG_DEV0_EPF1_1_DEVICE_CAP2__LN_SYSTEM_CLS_MASK 0x0000C000L |
|---|
| 140569 | #define BIF_CFG_DEV0_EPF1_1_DEVICE_CAP2__TEN_BIT_TAG_COMPLETER_SUPPORTED_MASK 0x00010000L |
|---|
| 140570 | #define BIF_CFG_DEV0_EPF1_1_DEVICE_CAP2__TEN_BIT_TAG_REQUESTER_SUPPORTED_MASK 0x00020000L |
|---|
| 140571 | #define BIF_CFG_DEV0_EPF1_1_DEVICE_CAP2__OBFF_SUPPORTED_MASK 0x000C0000L |
|---|
| 140572 | #define BIF_CFG_DEV0_EPF1_1_DEVICE_CAP2__EXTENDED_FMT_FIELD_SUPPORTED_MASK 0x00100000L |
|---|
| 140573 | #define BIF_CFG_DEV0_EPF1_1_DEVICE_CAP2__END_END_TLP_PREFIX_SUPPORTED_MASK 0x00200000L |
|---|
| 140574 | #define BIF_CFG_DEV0_EPF1_1_DEVICE_CAP2__MAX_END_END_TLP_PREFIXES_MASK 0x00C00000L |
|---|
| 140575 | #define BIF_CFG_DEV0_EPF1_1_DEVICE_CAP2__EMER_POWER_REDUCTION_SUPPORTED_MASK 0x03000000L |
|---|
| 140576 | #define BIF_CFG_DEV0_EPF1_1_DEVICE_CAP2__EMER_POWER_REDUCTION_INIT_REQ_MASK 0x04000000L |
|---|
| 140577 | #define BIF_CFG_DEV0_EPF1_1_DEVICE_CAP2__FRS_SUPPORTED_MASK 0x80000000L |
|---|
| 140578 | //BIF_CFG_DEV0_EPF1_1_DEVICE_CNTL2 |
|---|
| 140579 | #define BIF_CFG_DEV0_EPF1_1_DEVICE_CNTL2__CPL_TIMEOUT_VALUE__SHIFT 0x0 |
|---|
| 140580 | #define BIF_CFG_DEV0_EPF1_1_DEVICE_CNTL2__CPL_TIMEOUT_DIS__SHIFT 0x4 |
|---|
| 140581 | #define BIF_CFG_DEV0_EPF1_1_DEVICE_CNTL2__ARI_FORWARDING_EN__SHIFT 0x5 |
|---|
| 140582 | #define BIF_CFG_DEV0_EPF1_1_DEVICE_CNTL2__ATOMICOP_REQUEST_EN__SHIFT 0x6 |
|---|
| 140583 | #define BIF_CFG_DEV0_EPF1_1_DEVICE_CNTL2__ATOMICOP_EGRESS_BLOCKING__SHIFT 0x7 |
|---|
| 140584 | #define BIF_CFG_DEV0_EPF1_1_DEVICE_CNTL2__IDO_REQUEST_ENABLE__SHIFT 0x8 |
|---|
| 140585 | #define BIF_CFG_DEV0_EPF1_1_DEVICE_CNTL2__IDO_COMPLETION_ENABLE__SHIFT 0x9 |
|---|
| 140586 | #define BIF_CFG_DEV0_EPF1_1_DEVICE_CNTL2__LTR_EN__SHIFT 0xa |
|---|
| 140587 | #define BIF_CFG_DEV0_EPF1_1_DEVICE_CNTL2__EMER_POWER_REDUCTION_REQUEST__SHIFT 0xb |
|---|
| 140588 | #define BIF_CFG_DEV0_EPF1_1_DEVICE_CNTL2__TEN_BIT_TAG_REQUESTER_ENABLE__SHIFT 0xc |
|---|
| 140589 | #define BIF_CFG_DEV0_EPF1_1_DEVICE_CNTL2__OBFF_EN__SHIFT 0xd |
|---|
| 140590 | #define BIF_CFG_DEV0_EPF1_1_DEVICE_CNTL2__END_END_TLP_PREFIX_BLOCKING__SHIFT 0xf |
|---|
| 140591 | #define BIF_CFG_DEV0_EPF1_1_DEVICE_CNTL2__CPL_TIMEOUT_VALUE_MASK 0x000FL |
|---|
| 140592 | #define BIF_CFG_DEV0_EPF1_1_DEVICE_CNTL2__CPL_TIMEOUT_DIS_MASK 0x0010L |
|---|
| 140593 | #define BIF_CFG_DEV0_EPF1_1_DEVICE_CNTL2__ARI_FORWARDING_EN_MASK 0x0020L |
|---|
| 140594 | #define BIF_CFG_DEV0_EPF1_1_DEVICE_CNTL2__ATOMICOP_REQUEST_EN_MASK 0x0040L |
|---|
| 140595 | #define BIF_CFG_DEV0_EPF1_1_DEVICE_CNTL2__ATOMICOP_EGRESS_BLOCKING_MASK 0x0080L |
|---|
| 140596 | #define BIF_CFG_DEV0_EPF1_1_DEVICE_CNTL2__IDO_REQUEST_ENABLE_MASK 0x0100L |
|---|
| 140597 | #define BIF_CFG_DEV0_EPF1_1_DEVICE_CNTL2__IDO_COMPLETION_ENABLE_MASK 0x0200L |
|---|
| 140598 | #define BIF_CFG_DEV0_EPF1_1_DEVICE_CNTL2__LTR_EN_MASK 0x0400L |
|---|
| 140599 | #define BIF_CFG_DEV0_EPF1_1_DEVICE_CNTL2__EMER_POWER_REDUCTION_REQUEST_MASK 0x0800L |
|---|
| 140600 | #define BIF_CFG_DEV0_EPF1_1_DEVICE_CNTL2__TEN_BIT_TAG_REQUESTER_ENABLE_MASK 0x1000L |
|---|
| 140601 | #define BIF_CFG_DEV0_EPF1_1_DEVICE_CNTL2__OBFF_EN_MASK 0x6000L |
|---|
| 140602 | #define BIF_CFG_DEV0_EPF1_1_DEVICE_CNTL2__END_END_TLP_PREFIX_BLOCKING_MASK 0x8000L |
|---|
| 140603 | //BIF_CFG_DEV0_EPF1_1_DEVICE_STATUS2 |
|---|
| 140604 | #define BIF_CFG_DEV0_EPF1_1_DEVICE_STATUS2__RESERVED__SHIFT 0x0 |
|---|
| 140605 | #define BIF_CFG_DEV0_EPF1_1_DEVICE_STATUS2__RESERVED_MASK 0xFFFFL |
|---|
| 140606 | //BIF_CFG_DEV0_EPF1_1_LINK_CAP2 |
|---|
| 140607 | #define BIF_CFG_DEV0_EPF1_1_LINK_CAP2__SUPPORTED_LINK_SPEED__SHIFT 0x1 |
|---|
| 140608 | #define BIF_CFG_DEV0_EPF1_1_LINK_CAP2__CROSSLINK_SUPPORTED__SHIFT 0x8 |
|---|
| 140609 | #define BIF_CFG_DEV0_EPF1_1_LINK_CAP2__LOWER_SKP_OS_GEN_SUPPORT__SHIFT 0x9 |
|---|
| 140610 | #define BIF_CFG_DEV0_EPF1_1_LINK_CAP2__LOWER_SKP_OS_RCV_SUPPORT__SHIFT 0x10 |
|---|
| 140611 | #define BIF_CFG_DEV0_EPF1_1_LINK_CAP2__RTM1_PRESENCE_DET_SUPPORT__SHIFT 0x17 |
|---|
| 140612 | #define BIF_CFG_DEV0_EPF1_1_LINK_CAP2__RTM2_PRESENCE_DET_SUPPORT__SHIFT 0x18 |
|---|
| 140613 | #define BIF_CFG_DEV0_EPF1_1_LINK_CAP2__DRS_SUPPORTED__SHIFT 0x1f |
|---|
| 140614 | #define BIF_CFG_DEV0_EPF1_1_LINK_CAP2__SUPPORTED_LINK_SPEED_MASK 0x000000FEL |
|---|
| 140615 | #define BIF_CFG_DEV0_EPF1_1_LINK_CAP2__CROSSLINK_SUPPORTED_MASK 0x00000100L |
|---|
| 140616 | #define BIF_CFG_DEV0_EPF1_1_LINK_CAP2__LOWER_SKP_OS_GEN_SUPPORT_MASK 0x0000FE00L |
|---|
| 140617 | #define BIF_CFG_DEV0_EPF1_1_LINK_CAP2__LOWER_SKP_OS_RCV_SUPPORT_MASK 0x007F0000L |
|---|
| 140618 | #define BIF_CFG_DEV0_EPF1_1_LINK_CAP2__RTM1_PRESENCE_DET_SUPPORT_MASK 0x00800000L |
|---|
| 140619 | #define BIF_CFG_DEV0_EPF1_1_LINK_CAP2__RTM2_PRESENCE_DET_SUPPORT_MASK 0x01000000L |
|---|
| 140620 | #define BIF_CFG_DEV0_EPF1_1_LINK_CAP2__DRS_SUPPORTED_MASK 0x80000000L |
|---|
| 140621 | //BIF_CFG_DEV0_EPF1_1_LINK_CNTL2 |
|---|
| 140622 | #define BIF_CFG_DEV0_EPF1_1_LINK_CNTL2__TARGET_LINK_SPEED__SHIFT 0x0 |
|---|
| 140623 | #define BIF_CFG_DEV0_EPF1_1_LINK_CNTL2__ENTER_COMPLIANCE__SHIFT 0x4 |
|---|
| 140624 | #define BIF_CFG_DEV0_EPF1_1_LINK_CNTL2__HW_AUTONOMOUS_SPEED_DISABLE__SHIFT 0x5 |
|---|
| 140625 | #define BIF_CFG_DEV0_EPF1_1_LINK_CNTL2__SELECTABLE_DEEMPHASIS__SHIFT 0x6 |
|---|
| 140626 | #define BIF_CFG_DEV0_EPF1_1_LINK_CNTL2__XMIT_MARGIN__SHIFT 0x7 |
|---|
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| 140628 | #define BIF_CFG_DEV0_EPF1_1_LINK_CNTL2__COMPLIANCE_SOS__SHIFT 0xb |
|---|
| 140629 | #define BIF_CFG_DEV0_EPF1_1_LINK_CNTL2__COMPLIANCE_DEEMPHASIS__SHIFT 0xc |
|---|
| 140630 | #define BIF_CFG_DEV0_EPF1_1_LINK_CNTL2__TARGET_LINK_SPEED_MASK 0x000FL |
|---|
| 140631 | #define BIF_CFG_DEV0_EPF1_1_LINK_CNTL2__ENTER_COMPLIANCE_MASK 0x0010L |
|---|
| 140632 | #define BIF_CFG_DEV0_EPF1_1_LINK_CNTL2__HW_AUTONOMOUS_SPEED_DISABLE_MASK 0x0020L |
|---|
| 140633 | #define BIF_CFG_DEV0_EPF1_1_LINK_CNTL2__SELECTABLE_DEEMPHASIS_MASK 0x0040L |
|---|
| 140634 | #define BIF_CFG_DEV0_EPF1_1_LINK_CNTL2__XMIT_MARGIN_MASK 0x0380L |
|---|
| 140635 | #define BIF_CFG_DEV0_EPF1_1_LINK_CNTL2__ENTER_MOD_COMPLIANCE_MASK 0x0400L |
|---|
| 140636 | #define BIF_CFG_DEV0_EPF1_1_LINK_CNTL2__COMPLIANCE_SOS_MASK 0x0800L |
|---|
| 140637 | #define BIF_CFG_DEV0_EPF1_1_LINK_CNTL2__COMPLIANCE_DEEMPHASIS_MASK 0xF000L |
|---|
| 140638 | //BIF_CFG_DEV0_EPF1_1_LINK_STATUS2 |
|---|
| 140639 | #define BIF_CFG_DEV0_EPF1_1_LINK_STATUS2__CUR_DEEMPHASIS_LEVEL__SHIFT 0x0 |
|---|
| 140640 | #define BIF_CFG_DEV0_EPF1_1_LINK_STATUS2__EQUALIZATION_COMPLETE_8GT__SHIFT 0x1 |
|---|
| 140641 | #define BIF_CFG_DEV0_EPF1_1_LINK_STATUS2__EQUALIZATION_PHASE1_SUCCESS_8GT__SHIFT 0x2 |
|---|
| 140642 | #define BIF_CFG_DEV0_EPF1_1_LINK_STATUS2__EQUALIZATION_PHASE2_SUCCESS_8GT__SHIFT 0x3 |
|---|
| 140643 | #define BIF_CFG_DEV0_EPF1_1_LINK_STATUS2__EQUALIZATION_PHASE3_SUCCESS_8GT__SHIFT 0x4 |
|---|
| 140644 | #define BIF_CFG_DEV0_EPF1_1_LINK_STATUS2__LINK_EQUALIZATION_REQUEST_8GT__SHIFT 0x5 |
|---|
| 140645 | #define BIF_CFG_DEV0_EPF1_1_LINK_STATUS2__RTM1_PRESENCE_DET__SHIFT 0x6 |
|---|
| 140646 | #define BIF_CFG_DEV0_EPF1_1_LINK_STATUS2__RTM2_PRESENCE_DET__SHIFT 0x7 |
|---|
| 140647 | #define BIF_CFG_DEV0_EPF1_1_LINK_STATUS2__CROSSLINK_RESOLUTION__SHIFT 0x8 |
|---|
| 140648 | #define BIF_CFG_DEV0_EPF1_1_LINK_STATUS2__DOWNSTREAM_COMPONENT_PRESENCE__SHIFT 0xc |
|---|
| 140649 | #define BIF_CFG_DEV0_EPF1_1_LINK_STATUS2__DRS_MESSAGE_RECEIVED__SHIFT 0xf |
|---|
| 140650 | #define BIF_CFG_DEV0_EPF1_1_LINK_STATUS2__CUR_DEEMPHASIS_LEVEL_MASK 0x0001L |
|---|
| 140651 | #define BIF_CFG_DEV0_EPF1_1_LINK_STATUS2__EQUALIZATION_COMPLETE_8GT_MASK 0x0002L |
|---|
| 140652 | #define BIF_CFG_DEV0_EPF1_1_LINK_STATUS2__EQUALIZATION_PHASE1_SUCCESS_8GT_MASK 0x0004L |
|---|
| 140653 | #define BIF_CFG_DEV0_EPF1_1_LINK_STATUS2__EQUALIZATION_PHASE2_SUCCESS_8GT_MASK 0x0008L |
|---|
| 140654 | #define BIF_CFG_DEV0_EPF1_1_LINK_STATUS2__EQUALIZATION_PHASE3_SUCCESS_8GT_MASK 0x0010L |
|---|
| 140655 | #define BIF_CFG_DEV0_EPF1_1_LINK_STATUS2__LINK_EQUALIZATION_REQUEST_8GT_MASK 0x0020L |
|---|
| 140656 | #define BIF_CFG_DEV0_EPF1_1_LINK_STATUS2__RTM1_PRESENCE_DET_MASK 0x0040L |
|---|
| 140657 | #define BIF_CFG_DEV0_EPF1_1_LINK_STATUS2__RTM2_PRESENCE_DET_MASK 0x0080L |
|---|
| 140658 | #define BIF_CFG_DEV0_EPF1_1_LINK_STATUS2__CROSSLINK_RESOLUTION_MASK 0x0300L |
|---|
| 140659 | #define BIF_CFG_DEV0_EPF1_1_LINK_STATUS2__DOWNSTREAM_COMPONENT_PRESENCE_MASK 0x7000L |
|---|
| 140660 | #define BIF_CFG_DEV0_EPF1_1_LINK_STATUS2__DRS_MESSAGE_RECEIVED_MASK 0x8000L |
|---|
| 140661 | //BIF_CFG_DEV0_EPF1_1_MSI_CAP_LIST |
|---|
| 140662 | #define BIF_CFG_DEV0_EPF1_1_MSI_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 140663 | #define BIF_CFG_DEV0_EPF1_1_MSI_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
|---|
| 140664 | #define BIF_CFG_DEV0_EPF1_1_MSI_CAP_LIST__CAP_ID_MASK 0x00FFL |
|---|
| 140665 | #define BIF_CFG_DEV0_EPF1_1_MSI_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
|---|
| 140666 | //BIF_CFG_DEV0_EPF1_1_MSI_MSG_CNTL |
|---|
| 140667 | #define BIF_CFG_DEV0_EPF1_1_MSI_MSG_CNTL__MSI_EN__SHIFT 0x0 |
|---|
| 140668 | #define BIF_CFG_DEV0_EPF1_1_MSI_MSG_CNTL__MSI_MULTI_CAP__SHIFT 0x1 |
|---|
| 140669 | #define BIF_CFG_DEV0_EPF1_1_MSI_MSG_CNTL__MSI_MULTI_EN__SHIFT 0x4 |
|---|
| 140670 | #define BIF_CFG_DEV0_EPF1_1_MSI_MSG_CNTL__MSI_64BIT__SHIFT 0x7 |
|---|
| 140671 | #define BIF_CFG_DEV0_EPF1_1_MSI_MSG_CNTL__MSI_PERVECTOR_MASKING_CAP__SHIFT 0x8 |
|---|
| 140672 | #define BIF_CFG_DEV0_EPF1_1_MSI_MSG_CNTL__MSI_EXT_MSG_DATA_CAP__SHIFT 0x9 |
|---|
| 140673 | #define BIF_CFG_DEV0_EPF1_1_MSI_MSG_CNTL__MSI_EXT_MSG_DATA_EN__SHIFT 0xa |
|---|
| 140674 | #define BIF_CFG_DEV0_EPF1_1_MSI_MSG_CNTL__MSI_EN_MASK 0x0001L |
|---|
| 140675 | #define BIF_CFG_DEV0_EPF1_1_MSI_MSG_CNTL__MSI_MULTI_CAP_MASK 0x000EL |
|---|
| 140676 | #define BIF_CFG_DEV0_EPF1_1_MSI_MSG_CNTL__MSI_MULTI_EN_MASK 0x0070L |
|---|
| 140677 | #define BIF_CFG_DEV0_EPF1_1_MSI_MSG_CNTL__MSI_64BIT_MASK 0x0080L |
|---|
| 140678 | #define BIF_CFG_DEV0_EPF1_1_MSI_MSG_CNTL__MSI_PERVECTOR_MASKING_CAP_MASK 0x0100L |
|---|
| 140679 | #define BIF_CFG_DEV0_EPF1_1_MSI_MSG_CNTL__MSI_EXT_MSG_DATA_CAP_MASK 0x0200L |
|---|
| 140680 | #define BIF_CFG_DEV0_EPF1_1_MSI_MSG_CNTL__MSI_EXT_MSG_DATA_EN_MASK 0x0400L |
|---|
| 140681 | //BIF_CFG_DEV0_EPF1_1_MSI_MSG_ADDR_LO |
|---|
| 140682 | #define BIF_CFG_DEV0_EPF1_1_MSI_MSG_ADDR_LO__MSI_MSG_ADDR_LO__SHIFT 0x2 |
|---|
| 140683 | #define BIF_CFG_DEV0_EPF1_1_MSI_MSG_ADDR_LO__MSI_MSG_ADDR_LO_MASK 0xFFFFFFFCL |
|---|
| 140684 | //BIF_CFG_DEV0_EPF1_1_MSI_MSG_ADDR_HI |
|---|
| 140685 | #define BIF_CFG_DEV0_EPF1_1_MSI_MSG_ADDR_HI__MSI_MSG_ADDR_HI__SHIFT 0x0 |
|---|
| 140686 | #define BIF_CFG_DEV0_EPF1_1_MSI_MSG_ADDR_HI__MSI_MSG_ADDR_HI_MASK 0xFFFFFFFFL |
|---|
| 140687 | //BIF_CFG_DEV0_EPF1_1_MSI_MSG_DATA |
|---|
| 140688 | #define BIF_CFG_DEV0_EPF1_1_MSI_MSG_DATA__MSI_DATA__SHIFT 0x0 |
|---|
| 140689 | #define BIF_CFG_DEV0_EPF1_1_MSI_MSG_DATA__MSI_DATA_MASK 0xFFFFL |
|---|
| 140690 | //BIF_CFG_DEV0_EPF1_1_MSI_EXT_MSG_DATA |
|---|
| 140691 | #define BIF_CFG_DEV0_EPF1_1_MSI_EXT_MSG_DATA__MSI_EXT_DATA__SHIFT 0x0 |
|---|
| 140692 | #define BIF_CFG_DEV0_EPF1_1_MSI_EXT_MSG_DATA__MSI_EXT_DATA_MASK 0xFFFFL |
|---|
| 140693 | //BIF_CFG_DEV0_EPF1_1_MSI_MASK |
|---|
| 140694 | #define BIF_CFG_DEV0_EPF1_1_MSI_MASK__MSI_MASK__SHIFT 0x0 |
|---|
| 140695 | #define BIF_CFG_DEV0_EPF1_1_MSI_MASK__MSI_MASK_MASK 0xFFFFFFFFL |
|---|
| 140696 | //BIF_CFG_DEV0_EPF1_1_MSI_MSG_DATA_64 |
|---|
| 140697 | #define BIF_CFG_DEV0_EPF1_1_MSI_MSG_DATA_64__MSI_DATA_64__SHIFT 0x0 |
|---|
| 140698 | #define BIF_CFG_DEV0_EPF1_1_MSI_MSG_DATA_64__MSI_DATA_64_MASK 0xFFFFL |
|---|
| 140699 | //BIF_CFG_DEV0_EPF1_1_MSI_EXT_MSG_DATA_64 |
|---|
| 140700 | #define BIF_CFG_DEV0_EPF1_1_MSI_EXT_MSG_DATA_64__MSI_EXT_DATA_64__SHIFT 0x0 |
|---|
| 140701 | #define BIF_CFG_DEV0_EPF1_1_MSI_EXT_MSG_DATA_64__MSI_EXT_DATA_64_MASK 0xFFFFL |
|---|
| 140702 | //BIF_CFG_DEV0_EPF1_1_MSI_MASK_64 |
|---|
| 140703 | #define BIF_CFG_DEV0_EPF1_1_MSI_MASK_64__MSI_MASK_64__SHIFT 0x0 |
|---|
| 140704 | #define BIF_CFG_DEV0_EPF1_1_MSI_MASK_64__MSI_MASK_64_MASK 0xFFFFFFFFL |
|---|
| 140705 | //BIF_CFG_DEV0_EPF1_1_MSI_PENDING |
|---|
| 140706 | #define BIF_CFG_DEV0_EPF1_1_MSI_PENDING__MSI_PENDING__SHIFT 0x0 |
|---|
| 140707 | #define BIF_CFG_DEV0_EPF1_1_MSI_PENDING__MSI_PENDING_MASK 0xFFFFFFFFL |
|---|
| 140708 | //BIF_CFG_DEV0_EPF1_1_MSI_PENDING_64 |
|---|
| 140709 | #define BIF_CFG_DEV0_EPF1_1_MSI_PENDING_64__MSI_PENDING_64__SHIFT 0x0 |
|---|
| 140710 | #define BIF_CFG_DEV0_EPF1_1_MSI_PENDING_64__MSI_PENDING_64_MASK 0xFFFFFFFFL |
|---|
| 140711 | //BIF_CFG_DEV0_EPF1_1_MSIX_CAP_LIST |
|---|
| 140712 | #define BIF_CFG_DEV0_EPF1_1_MSIX_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 140713 | #define BIF_CFG_DEV0_EPF1_1_MSIX_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
|---|
| 140714 | #define BIF_CFG_DEV0_EPF1_1_MSIX_CAP_LIST__CAP_ID_MASK 0x00FFL |
|---|
| 140715 | #define BIF_CFG_DEV0_EPF1_1_MSIX_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
|---|
| 140716 | //BIF_CFG_DEV0_EPF1_1_MSIX_MSG_CNTL |
|---|
| 140717 | #define BIF_CFG_DEV0_EPF1_1_MSIX_MSG_CNTL__MSIX_TABLE_SIZE__SHIFT 0x0 |
|---|
| 140718 | #define BIF_CFG_DEV0_EPF1_1_MSIX_MSG_CNTL__MSIX_FUNC_MASK__SHIFT 0xe |
|---|
| 140719 | #define BIF_CFG_DEV0_EPF1_1_MSIX_MSG_CNTL__MSIX_EN__SHIFT 0xf |
|---|
| 140720 | #define BIF_CFG_DEV0_EPF1_1_MSIX_MSG_CNTL__MSIX_TABLE_SIZE_MASK 0x07FFL |
|---|
| 140721 | #define BIF_CFG_DEV0_EPF1_1_MSIX_MSG_CNTL__MSIX_FUNC_MASK_MASK 0x4000L |
|---|
| 140722 | #define BIF_CFG_DEV0_EPF1_1_MSIX_MSG_CNTL__MSIX_EN_MASK 0x8000L |
|---|
| 140723 | //BIF_CFG_DEV0_EPF1_1_MSIX_TABLE |
|---|
| 140724 | #define BIF_CFG_DEV0_EPF1_1_MSIX_TABLE__MSIX_TABLE_BIR__SHIFT 0x0 |
|---|
| 140725 | #define BIF_CFG_DEV0_EPF1_1_MSIX_TABLE__MSIX_TABLE_OFFSET__SHIFT 0x3 |
|---|
| 140726 | #define BIF_CFG_DEV0_EPF1_1_MSIX_TABLE__MSIX_TABLE_BIR_MASK 0x00000007L |
|---|
| 140727 | #define BIF_CFG_DEV0_EPF1_1_MSIX_TABLE__MSIX_TABLE_OFFSET_MASK 0xFFFFFFF8L |
|---|
| 140728 | //BIF_CFG_DEV0_EPF1_1_MSIX_PBA |
|---|
| 140729 | #define BIF_CFG_DEV0_EPF1_1_MSIX_PBA__MSIX_PBA_BIR__SHIFT 0x0 |
|---|
| 140730 | #define BIF_CFG_DEV0_EPF1_1_MSIX_PBA__MSIX_PBA_OFFSET__SHIFT 0x3 |
|---|
| 140731 | #define BIF_CFG_DEV0_EPF1_1_MSIX_PBA__MSIX_PBA_BIR_MASK 0x00000007L |
|---|
| 140732 | #define BIF_CFG_DEV0_EPF1_1_MSIX_PBA__MSIX_PBA_OFFSET_MASK 0xFFFFFFF8L |
|---|
| 140733 | //BIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST |
|---|
| 140734 | #define BIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 140735 | #define BIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 140736 | #define BIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 140737 | #define BIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 140738 | #define BIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 140739 | #define BIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 140740 | //BIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR |
|---|
| 140741 | #define BIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR__VSEC_ID__SHIFT 0x0 |
|---|
| 140742 | #define BIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR__VSEC_REV__SHIFT 0x10 |
|---|
| 140743 | #define BIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR__VSEC_LENGTH__SHIFT 0x14 |
|---|
| 140744 | #define BIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR__VSEC_ID_MASK 0x0000FFFFL |
|---|
| 140745 | #define BIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR__VSEC_REV_MASK 0x000F0000L |
|---|
| 140746 | #define BIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR__VSEC_LENGTH_MASK 0xFFF00000L |
|---|
| 140747 | //BIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC1 |
|---|
| 140748 | #define BIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC1__SCRATCH__SHIFT 0x0 |
|---|
| 140749 | #define BIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC1__SCRATCH_MASK 0xFFFFFFFFL |
|---|
| 140750 | //BIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC2 |
|---|
| 140751 | #define BIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC2__SCRATCH__SHIFT 0x0 |
|---|
| 140752 | #define BIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC2__SCRATCH_MASK 0xFFFFFFFFL |
|---|
| 140753 | //BIF_CFG_DEV0_EPF1_1_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST |
|---|
| 140754 | #define BIF_CFG_DEV0_EPF1_1_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
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| 140893 | #define BIF_CFG_DEV0_EPF1_1_PCIE_CORR_ERR_STATUS__CORR_INT_ERR_STATUS_MASK 0x00004000L |
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| 140894 | #define BIF_CFG_DEV0_EPF1_1_PCIE_CORR_ERR_STATUS__HDR_LOG_OVFL_STATUS_MASK 0x00008000L |
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| 140895 | //BIF_CFG_DEV0_EPF1_1_PCIE_CORR_ERR_MASK |
|---|
| 140896 | #define BIF_CFG_DEV0_EPF1_1_PCIE_CORR_ERR_MASK__RCV_ERR_MASK__SHIFT 0x0 |
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| 140897 | #define BIF_CFG_DEV0_EPF1_1_PCIE_CORR_ERR_MASK__BAD_TLP_MASK__SHIFT 0x6 |
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| 140898 | #define BIF_CFG_DEV0_EPF1_1_PCIE_CORR_ERR_MASK__BAD_DLLP_MASK__SHIFT 0x7 |
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| 140899 | #define BIF_CFG_DEV0_EPF1_1_PCIE_CORR_ERR_MASK__REPLAY_NUM_ROLLOVER_MASK__SHIFT 0x8 |
|---|
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|---|
| 140901 | #define BIF_CFG_DEV0_EPF1_1_PCIE_CORR_ERR_MASK__ADVISORY_NONFATAL_ERR_MASK__SHIFT 0xd |
|---|
| 140902 | #define BIF_CFG_DEV0_EPF1_1_PCIE_CORR_ERR_MASK__CORR_INT_ERR_MASK__SHIFT 0xe |
|---|
| 140903 | #define BIF_CFG_DEV0_EPF1_1_PCIE_CORR_ERR_MASK__HDR_LOG_OVFL_MASK__SHIFT 0xf |
|---|
| 140904 | #define BIF_CFG_DEV0_EPF1_1_PCIE_CORR_ERR_MASK__RCV_ERR_MASK_MASK 0x00000001L |
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| 140905 | #define BIF_CFG_DEV0_EPF1_1_PCIE_CORR_ERR_MASK__BAD_TLP_MASK_MASK 0x00000040L |
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| 140906 | #define BIF_CFG_DEV0_EPF1_1_PCIE_CORR_ERR_MASK__BAD_DLLP_MASK_MASK 0x00000080L |
|---|
| 140907 | #define BIF_CFG_DEV0_EPF1_1_PCIE_CORR_ERR_MASK__REPLAY_NUM_ROLLOVER_MASK_MASK 0x00000100L |
|---|
| 140908 | #define BIF_CFG_DEV0_EPF1_1_PCIE_CORR_ERR_MASK__REPLAY_TIMER_TIMEOUT_MASK_MASK 0x00001000L |
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| 140909 | #define BIF_CFG_DEV0_EPF1_1_PCIE_CORR_ERR_MASK__ADVISORY_NONFATAL_ERR_MASK_MASK 0x00002000L |
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| 140910 | #define BIF_CFG_DEV0_EPF1_1_PCIE_CORR_ERR_MASK__CORR_INT_ERR_MASK_MASK 0x00004000L |
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| 140911 | #define BIF_CFG_DEV0_EPF1_1_PCIE_CORR_ERR_MASK__HDR_LOG_OVFL_MASK_MASK 0x00008000L |
|---|
| 140912 | //BIF_CFG_DEV0_EPF1_1_PCIE_ADV_ERR_CAP_CNTL |
|---|
| 140913 | #define BIF_CFG_DEV0_EPF1_1_PCIE_ADV_ERR_CAP_CNTL__FIRST_ERR_PTR__SHIFT 0x0 |
|---|
| 140914 | #define BIF_CFG_DEV0_EPF1_1_PCIE_ADV_ERR_CAP_CNTL__ECRC_GEN_CAP__SHIFT 0x5 |
|---|
| 140915 | #define BIF_CFG_DEV0_EPF1_1_PCIE_ADV_ERR_CAP_CNTL__ECRC_GEN_EN__SHIFT 0x6 |
|---|
| 140916 | #define BIF_CFG_DEV0_EPF1_1_PCIE_ADV_ERR_CAP_CNTL__ECRC_CHECK_CAP__SHIFT 0x7 |
|---|
| 140917 | #define BIF_CFG_DEV0_EPF1_1_PCIE_ADV_ERR_CAP_CNTL__ECRC_CHECK_EN__SHIFT 0x8 |
|---|
| 140918 | #define BIF_CFG_DEV0_EPF1_1_PCIE_ADV_ERR_CAP_CNTL__MULTI_HDR_RECD_CAP__SHIFT 0x9 |
|---|
| 140919 | #define BIF_CFG_DEV0_EPF1_1_PCIE_ADV_ERR_CAP_CNTL__MULTI_HDR_RECD_EN__SHIFT 0xa |
|---|
| 140920 | #define BIF_CFG_DEV0_EPF1_1_PCIE_ADV_ERR_CAP_CNTL__TLP_PREFIX_LOG_PRESENT__SHIFT 0xb |
|---|
| 140921 | #define BIF_CFG_DEV0_EPF1_1_PCIE_ADV_ERR_CAP_CNTL__COMPLETION_TIMEOUT_LOG_CAPABLE__SHIFT 0xc |
|---|
| 140922 | #define BIF_CFG_DEV0_EPF1_1_PCIE_ADV_ERR_CAP_CNTL__FIRST_ERR_PTR_MASK 0x0000001FL |
|---|
| 140923 | #define BIF_CFG_DEV0_EPF1_1_PCIE_ADV_ERR_CAP_CNTL__ECRC_GEN_CAP_MASK 0x00000020L |
|---|
| 140924 | #define BIF_CFG_DEV0_EPF1_1_PCIE_ADV_ERR_CAP_CNTL__ECRC_GEN_EN_MASK 0x00000040L |
|---|
| 140925 | #define BIF_CFG_DEV0_EPF1_1_PCIE_ADV_ERR_CAP_CNTL__ECRC_CHECK_CAP_MASK 0x00000080L |
|---|
| 140926 | #define BIF_CFG_DEV0_EPF1_1_PCIE_ADV_ERR_CAP_CNTL__ECRC_CHECK_EN_MASK 0x00000100L |
|---|
| 140927 | #define BIF_CFG_DEV0_EPF1_1_PCIE_ADV_ERR_CAP_CNTL__MULTI_HDR_RECD_CAP_MASK 0x00000200L |
|---|
| 140928 | #define BIF_CFG_DEV0_EPF1_1_PCIE_ADV_ERR_CAP_CNTL__MULTI_HDR_RECD_EN_MASK 0x00000400L |
|---|
| 140929 | #define BIF_CFG_DEV0_EPF1_1_PCIE_ADV_ERR_CAP_CNTL__TLP_PREFIX_LOG_PRESENT_MASK 0x00000800L |
|---|
| 140930 | #define BIF_CFG_DEV0_EPF1_1_PCIE_ADV_ERR_CAP_CNTL__COMPLETION_TIMEOUT_LOG_CAPABLE_MASK 0x00001000L |
|---|
| 140931 | //BIF_CFG_DEV0_EPF1_1_PCIE_HDR_LOG0 |
|---|
| 140932 | #define BIF_CFG_DEV0_EPF1_1_PCIE_HDR_LOG0__TLP_HDR__SHIFT 0x0 |
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| 140933 | #define BIF_CFG_DEV0_EPF1_1_PCIE_HDR_LOG0__TLP_HDR_MASK 0xFFFFFFFFL |
|---|
| 140934 | //BIF_CFG_DEV0_EPF1_1_PCIE_HDR_LOG1 |
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| 140935 | #define BIF_CFG_DEV0_EPF1_1_PCIE_HDR_LOG1__TLP_HDR__SHIFT 0x0 |
|---|
| 140936 | #define BIF_CFG_DEV0_EPF1_1_PCIE_HDR_LOG1__TLP_HDR_MASK 0xFFFFFFFFL |
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| 140937 | //BIF_CFG_DEV0_EPF1_1_PCIE_HDR_LOG2 |
|---|
| 140938 | #define BIF_CFG_DEV0_EPF1_1_PCIE_HDR_LOG2__TLP_HDR__SHIFT 0x0 |
|---|
| 140939 | #define BIF_CFG_DEV0_EPF1_1_PCIE_HDR_LOG2__TLP_HDR_MASK 0xFFFFFFFFL |
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| 140940 | //BIF_CFG_DEV0_EPF1_1_PCIE_HDR_LOG3 |
|---|
| 140941 | #define BIF_CFG_DEV0_EPF1_1_PCIE_HDR_LOG3__TLP_HDR__SHIFT 0x0 |
|---|
| 140942 | #define BIF_CFG_DEV0_EPF1_1_PCIE_HDR_LOG3__TLP_HDR_MASK 0xFFFFFFFFL |
|---|
| 140943 | //BIF_CFG_DEV0_EPF1_1_PCIE_TLP_PREFIX_LOG0 |
|---|
| 140944 | #define BIF_CFG_DEV0_EPF1_1_PCIE_TLP_PREFIX_LOG0__TLP_PREFIX__SHIFT 0x0 |
|---|
| 140945 | #define BIF_CFG_DEV0_EPF1_1_PCIE_TLP_PREFIX_LOG0__TLP_PREFIX_MASK 0xFFFFFFFFL |
|---|
| 140946 | //BIF_CFG_DEV0_EPF1_1_PCIE_TLP_PREFIX_LOG1 |
|---|
| 140947 | #define BIF_CFG_DEV0_EPF1_1_PCIE_TLP_PREFIX_LOG1__TLP_PREFIX__SHIFT 0x0 |
|---|
| 140948 | #define BIF_CFG_DEV0_EPF1_1_PCIE_TLP_PREFIX_LOG1__TLP_PREFIX_MASK 0xFFFFFFFFL |
|---|
| 140949 | //BIF_CFG_DEV0_EPF1_1_PCIE_TLP_PREFIX_LOG2 |
|---|
| 140950 | #define BIF_CFG_DEV0_EPF1_1_PCIE_TLP_PREFIX_LOG2__TLP_PREFIX__SHIFT 0x0 |
|---|
| 140951 | #define BIF_CFG_DEV0_EPF1_1_PCIE_TLP_PREFIX_LOG2__TLP_PREFIX_MASK 0xFFFFFFFFL |
|---|
| 140952 | //BIF_CFG_DEV0_EPF1_1_PCIE_TLP_PREFIX_LOG3 |
|---|
| 140953 | #define BIF_CFG_DEV0_EPF1_1_PCIE_TLP_PREFIX_LOG3__TLP_PREFIX__SHIFT 0x0 |
|---|
| 140954 | #define BIF_CFG_DEV0_EPF1_1_PCIE_TLP_PREFIX_LOG3__TLP_PREFIX_MASK 0xFFFFFFFFL |
|---|
| 140955 | //BIF_CFG_DEV0_EPF1_1_PCIE_BAR_ENH_CAP_LIST |
|---|
| 140956 | #define BIF_CFG_DEV0_EPF1_1_PCIE_BAR_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
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| 140957 | #define BIF_CFG_DEV0_EPF1_1_PCIE_BAR_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 140958 | #define BIF_CFG_DEV0_EPF1_1_PCIE_BAR_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 140959 | #define BIF_CFG_DEV0_EPF1_1_PCIE_BAR_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 140960 | #define BIF_CFG_DEV0_EPF1_1_PCIE_BAR_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 140961 | #define BIF_CFG_DEV0_EPF1_1_PCIE_BAR_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 140962 | //BIF_CFG_DEV0_EPF1_1_PCIE_BAR1_CAP |
|---|
| 140963 | #define BIF_CFG_DEV0_EPF1_1_PCIE_BAR1_CAP__BAR_SIZE_SUPPORTED__SHIFT 0x4 |
|---|
| 140964 | #define BIF_CFG_DEV0_EPF1_1_PCIE_BAR1_CAP__BAR_SIZE_SUPPORTED_MASK 0xFFFFFFF0L |
|---|
| 140965 | //BIF_CFG_DEV0_EPF1_1_PCIE_BAR1_CNTL |
|---|
| 140966 | #define BIF_CFG_DEV0_EPF1_1_PCIE_BAR1_CNTL__BAR_INDEX__SHIFT 0x0 |
|---|
| 140967 | #define BIF_CFG_DEV0_EPF1_1_PCIE_BAR1_CNTL__BAR_TOTAL_NUM__SHIFT 0x5 |
|---|
| 140968 | #define BIF_CFG_DEV0_EPF1_1_PCIE_BAR1_CNTL__BAR_SIZE__SHIFT 0x8 |
|---|
| 140969 | #define BIF_CFG_DEV0_EPF1_1_PCIE_BAR1_CNTL__BAR_SIZE_SUPPORTED_UPPER__SHIFT 0x10 |
|---|
| 140970 | #define BIF_CFG_DEV0_EPF1_1_PCIE_BAR1_CNTL__BAR_INDEX_MASK 0x00000007L |
|---|
| 140971 | #define BIF_CFG_DEV0_EPF1_1_PCIE_BAR1_CNTL__BAR_TOTAL_NUM_MASK 0x000000E0L |
|---|
| 140972 | #define BIF_CFG_DEV0_EPF1_1_PCIE_BAR1_CNTL__BAR_SIZE_MASK 0x00003F00L |
|---|
| 140973 | #define BIF_CFG_DEV0_EPF1_1_PCIE_BAR1_CNTL__BAR_SIZE_SUPPORTED_UPPER_MASK 0xFFFF0000L |
|---|
| 140974 | //BIF_CFG_DEV0_EPF1_1_PCIE_BAR2_CAP |
|---|
| 140975 | #define BIF_CFG_DEV0_EPF1_1_PCIE_BAR2_CAP__BAR_SIZE_SUPPORTED__SHIFT 0x4 |
|---|
| 140976 | #define BIF_CFG_DEV0_EPF1_1_PCIE_BAR2_CAP__BAR_SIZE_SUPPORTED_MASK 0xFFFFFFF0L |
|---|
| 140977 | //BIF_CFG_DEV0_EPF1_1_PCIE_BAR2_CNTL |
|---|
| 140978 | #define BIF_CFG_DEV0_EPF1_1_PCIE_BAR2_CNTL__BAR_INDEX__SHIFT 0x0 |
|---|
| 140979 | #define BIF_CFG_DEV0_EPF1_1_PCIE_BAR2_CNTL__BAR_TOTAL_NUM__SHIFT 0x5 |
|---|
| 140980 | #define BIF_CFG_DEV0_EPF1_1_PCIE_BAR2_CNTL__BAR_SIZE__SHIFT 0x8 |
|---|
| 140981 | #define BIF_CFG_DEV0_EPF1_1_PCIE_BAR2_CNTL__BAR_SIZE_SUPPORTED_UPPER__SHIFT 0x10 |
|---|
| 140982 | #define BIF_CFG_DEV0_EPF1_1_PCIE_BAR2_CNTL__BAR_INDEX_MASK 0x00000007L |
|---|
| 140983 | #define BIF_CFG_DEV0_EPF1_1_PCIE_BAR2_CNTL__BAR_TOTAL_NUM_MASK 0x000000E0L |
|---|
| 140984 | #define BIF_CFG_DEV0_EPF1_1_PCIE_BAR2_CNTL__BAR_SIZE_MASK 0x00003F00L |
|---|
| 140985 | #define BIF_CFG_DEV0_EPF1_1_PCIE_BAR2_CNTL__BAR_SIZE_SUPPORTED_UPPER_MASK 0xFFFF0000L |
|---|
| 140986 | //BIF_CFG_DEV0_EPF1_1_PCIE_BAR3_CAP |
|---|
| 140987 | #define BIF_CFG_DEV0_EPF1_1_PCIE_BAR3_CAP__BAR_SIZE_SUPPORTED__SHIFT 0x4 |
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|---|
| 140989 | //BIF_CFG_DEV0_EPF1_1_PCIE_BAR3_CNTL |
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|---|
| 140992 | #define BIF_CFG_DEV0_EPF1_1_PCIE_BAR3_CNTL__BAR_SIZE__SHIFT 0x8 |
|---|
| 140993 | #define BIF_CFG_DEV0_EPF1_1_PCIE_BAR3_CNTL__BAR_SIZE_SUPPORTED_UPPER__SHIFT 0x10 |
|---|
| 140994 | #define BIF_CFG_DEV0_EPF1_1_PCIE_BAR3_CNTL__BAR_INDEX_MASK 0x00000007L |
|---|
| 140995 | #define BIF_CFG_DEV0_EPF1_1_PCIE_BAR3_CNTL__BAR_TOTAL_NUM_MASK 0x000000E0L |
|---|
| 140996 | #define BIF_CFG_DEV0_EPF1_1_PCIE_BAR3_CNTL__BAR_SIZE_MASK 0x00003F00L |
|---|
| 140997 | #define BIF_CFG_DEV0_EPF1_1_PCIE_BAR3_CNTL__BAR_SIZE_SUPPORTED_UPPER_MASK 0xFFFF0000L |
|---|
| 140998 | //BIF_CFG_DEV0_EPF1_1_PCIE_BAR4_CAP |
|---|
| 140999 | #define BIF_CFG_DEV0_EPF1_1_PCIE_BAR4_CAP__BAR_SIZE_SUPPORTED__SHIFT 0x4 |
|---|
| 141000 | #define BIF_CFG_DEV0_EPF1_1_PCIE_BAR4_CAP__BAR_SIZE_SUPPORTED_MASK 0xFFFFFFF0L |
|---|
| 141001 | //BIF_CFG_DEV0_EPF1_1_PCIE_BAR4_CNTL |
|---|
| 141002 | #define BIF_CFG_DEV0_EPF1_1_PCIE_BAR4_CNTL__BAR_INDEX__SHIFT 0x0 |
|---|
| 141003 | #define BIF_CFG_DEV0_EPF1_1_PCIE_BAR4_CNTL__BAR_TOTAL_NUM__SHIFT 0x5 |
|---|
| 141004 | #define BIF_CFG_DEV0_EPF1_1_PCIE_BAR4_CNTL__BAR_SIZE__SHIFT 0x8 |
|---|
| 141005 | #define BIF_CFG_DEV0_EPF1_1_PCIE_BAR4_CNTL__BAR_SIZE_SUPPORTED_UPPER__SHIFT 0x10 |
|---|
| 141006 | #define BIF_CFG_DEV0_EPF1_1_PCIE_BAR4_CNTL__BAR_INDEX_MASK 0x00000007L |
|---|
| 141007 | #define BIF_CFG_DEV0_EPF1_1_PCIE_BAR4_CNTL__BAR_TOTAL_NUM_MASK 0x000000E0L |
|---|
| 141008 | #define BIF_CFG_DEV0_EPF1_1_PCIE_BAR4_CNTL__BAR_SIZE_MASK 0x00003F00L |
|---|
| 141009 | #define BIF_CFG_DEV0_EPF1_1_PCIE_BAR4_CNTL__BAR_SIZE_SUPPORTED_UPPER_MASK 0xFFFF0000L |
|---|
| 141010 | //BIF_CFG_DEV0_EPF1_1_PCIE_BAR5_CAP |
|---|
| 141011 | #define BIF_CFG_DEV0_EPF1_1_PCIE_BAR5_CAP__BAR_SIZE_SUPPORTED__SHIFT 0x4 |
|---|
| 141012 | #define BIF_CFG_DEV0_EPF1_1_PCIE_BAR5_CAP__BAR_SIZE_SUPPORTED_MASK 0xFFFFFFF0L |
|---|
| 141013 | //BIF_CFG_DEV0_EPF1_1_PCIE_BAR5_CNTL |
|---|
| 141014 | #define BIF_CFG_DEV0_EPF1_1_PCIE_BAR5_CNTL__BAR_INDEX__SHIFT 0x0 |
|---|
| 141015 | #define BIF_CFG_DEV0_EPF1_1_PCIE_BAR5_CNTL__BAR_TOTAL_NUM__SHIFT 0x5 |
|---|
| 141016 | #define BIF_CFG_DEV0_EPF1_1_PCIE_BAR5_CNTL__BAR_SIZE__SHIFT 0x8 |
|---|
| 141017 | #define BIF_CFG_DEV0_EPF1_1_PCIE_BAR5_CNTL__BAR_SIZE_SUPPORTED_UPPER__SHIFT 0x10 |
|---|
| 141018 | #define BIF_CFG_DEV0_EPF1_1_PCIE_BAR5_CNTL__BAR_INDEX_MASK 0x00000007L |
|---|
| 141019 | #define BIF_CFG_DEV0_EPF1_1_PCIE_BAR5_CNTL__BAR_TOTAL_NUM_MASK 0x000000E0L |
|---|
| 141020 | #define BIF_CFG_DEV0_EPF1_1_PCIE_BAR5_CNTL__BAR_SIZE_MASK 0x00003F00L |
|---|
| 141021 | #define BIF_CFG_DEV0_EPF1_1_PCIE_BAR5_CNTL__BAR_SIZE_SUPPORTED_UPPER_MASK 0xFFFF0000L |
|---|
| 141022 | //BIF_CFG_DEV0_EPF1_1_PCIE_BAR6_CAP |
|---|
| 141023 | #define BIF_CFG_DEV0_EPF1_1_PCIE_BAR6_CAP__BAR_SIZE_SUPPORTED__SHIFT 0x4 |
|---|
| 141024 | #define BIF_CFG_DEV0_EPF1_1_PCIE_BAR6_CAP__BAR_SIZE_SUPPORTED_MASK 0xFFFFFFF0L |
|---|
| 141025 | //BIF_CFG_DEV0_EPF1_1_PCIE_BAR6_CNTL |
|---|
| 141026 | #define BIF_CFG_DEV0_EPF1_1_PCIE_BAR6_CNTL__BAR_INDEX__SHIFT 0x0 |
|---|
| 141027 | #define BIF_CFG_DEV0_EPF1_1_PCIE_BAR6_CNTL__BAR_TOTAL_NUM__SHIFT 0x5 |
|---|
| 141028 | #define BIF_CFG_DEV0_EPF1_1_PCIE_BAR6_CNTL__BAR_SIZE__SHIFT 0x8 |
|---|
| 141029 | #define BIF_CFG_DEV0_EPF1_1_PCIE_BAR6_CNTL__BAR_SIZE_SUPPORTED_UPPER__SHIFT 0x10 |
|---|
| 141030 | #define BIF_CFG_DEV0_EPF1_1_PCIE_BAR6_CNTL__BAR_INDEX_MASK 0x00000007L |
|---|
| 141031 | #define BIF_CFG_DEV0_EPF1_1_PCIE_BAR6_CNTL__BAR_TOTAL_NUM_MASK 0x000000E0L |
|---|
| 141032 | #define BIF_CFG_DEV0_EPF1_1_PCIE_BAR6_CNTL__BAR_SIZE_MASK 0x00003F00L |
|---|
| 141033 | #define BIF_CFG_DEV0_EPF1_1_PCIE_BAR6_CNTL__BAR_SIZE_SUPPORTED_UPPER_MASK 0xFFFF0000L |
|---|
| 141034 | //BIF_CFG_DEV0_EPF1_1_PCIE_PWR_BUDGET_ENH_CAP_LIST |
|---|
| 141035 | #define BIF_CFG_DEV0_EPF1_1_PCIE_PWR_BUDGET_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
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| 141036 | #define BIF_CFG_DEV0_EPF1_1_PCIE_PWR_BUDGET_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 141037 | #define BIF_CFG_DEV0_EPF1_1_PCIE_PWR_BUDGET_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 141038 | #define BIF_CFG_DEV0_EPF1_1_PCIE_PWR_BUDGET_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 141039 | #define BIF_CFG_DEV0_EPF1_1_PCIE_PWR_BUDGET_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 141040 | #define BIF_CFG_DEV0_EPF1_1_PCIE_PWR_BUDGET_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 141041 | //BIF_CFG_DEV0_EPF1_1_PCIE_PWR_BUDGET_DATA_SELECT |
|---|
| 141042 | #define BIF_CFG_DEV0_EPF1_1_PCIE_PWR_BUDGET_DATA_SELECT__DATA_SELECT__SHIFT 0x0 |
|---|
| 141043 | #define BIF_CFG_DEV0_EPF1_1_PCIE_PWR_BUDGET_DATA_SELECT__DATA_SELECT_MASK 0xFFL |
|---|
| 141044 | //BIF_CFG_DEV0_EPF1_1_PCIE_PWR_BUDGET_DATA |
|---|
| 141045 | #define BIF_CFG_DEV0_EPF1_1_PCIE_PWR_BUDGET_DATA__BASE_POWER__SHIFT 0x0 |
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| 141102 | #define BIF_CFG_DEV0_EPF1_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_4__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
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| 141105 | #define BIF_CFG_DEV0_EPF1_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_5__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
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| 141108 | #define BIF_CFG_DEV0_EPF1_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_6__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
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| 141111 | #define BIF_CFG_DEV0_EPF1_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_7__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
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| 141171 | #define BIF_CFG_DEV0_EPF1_1_PCIE_LANE_4_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_TX_PRESET_MASK 0x000FL |
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| 141293 | #define BIF_CFG_DEV0_EPF1_1_PCIE_ACS_CAP__P2P_COMPLETION_REDIRECT_MASK 0x0008L |
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| 141294 | #define BIF_CFG_DEV0_EPF1_1_PCIE_ACS_CAP__UPSTREAM_FORWARDING_MASK 0x0010L |
|---|
| 141295 | #define BIF_CFG_DEV0_EPF1_1_PCIE_ACS_CAP__P2P_EGRESS_CONTROL_MASK 0x0020L |
|---|
| 141296 | #define BIF_CFG_DEV0_EPF1_1_PCIE_ACS_CAP__DIRECT_TRANSLATED_P2P_MASK 0x0040L |
|---|
| 141297 | #define BIF_CFG_DEV0_EPF1_1_PCIE_ACS_CAP__EGRESS_CONTROL_VECTOR_SIZE_MASK 0xFF00L |
|---|
| 141298 | //BIF_CFG_DEV0_EPF1_1_PCIE_ACS_CNTL |
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| 141299 | #define BIF_CFG_DEV0_EPF1_1_PCIE_ACS_CNTL__SOURCE_VALIDATION_EN__SHIFT 0x0 |
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| 141301 | #define BIF_CFG_DEV0_EPF1_1_PCIE_ACS_CNTL__P2P_REQUEST_REDIRECT_EN__SHIFT 0x2 |
|---|
| 141302 | #define BIF_CFG_DEV0_EPF1_1_PCIE_ACS_CNTL__P2P_COMPLETION_REDIRECT_EN__SHIFT 0x3 |
|---|
| 141303 | #define BIF_CFG_DEV0_EPF1_1_PCIE_ACS_CNTL__UPSTREAM_FORWARDING_EN__SHIFT 0x4 |
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|---|
| 141306 | #define BIF_CFG_DEV0_EPF1_1_PCIE_ACS_CNTL__SOURCE_VALIDATION_EN_MASK 0x0001L |
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| 141307 | #define BIF_CFG_DEV0_EPF1_1_PCIE_ACS_CNTL__TRANSLATION_BLOCKING_EN_MASK 0x0002L |
|---|
| 141308 | #define BIF_CFG_DEV0_EPF1_1_PCIE_ACS_CNTL__P2P_REQUEST_REDIRECT_EN_MASK 0x0004L |
|---|
| 141309 | #define BIF_CFG_DEV0_EPF1_1_PCIE_ACS_CNTL__P2P_COMPLETION_REDIRECT_EN_MASK 0x0008L |
|---|
| 141310 | #define BIF_CFG_DEV0_EPF1_1_PCIE_ACS_CNTL__UPSTREAM_FORWARDING_EN_MASK 0x0010L |
|---|
| 141311 | #define BIF_CFG_DEV0_EPF1_1_PCIE_ACS_CNTL__P2P_EGRESS_CONTROL_EN_MASK 0x0020L |
|---|
| 141312 | #define BIF_CFG_DEV0_EPF1_1_PCIE_ACS_CNTL__DIRECT_TRANSLATED_P2P_EN_MASK 0x0040L |
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| 141313 | //BIF_CFG_DEV0_EPF1_1_PCIE_ATS_ENH_CAP_LIST |
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| 141314 | #define BIF_CFG_DEV0_EPF1_1_PCIE_ATS_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
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| 141316 | #define BIF_CFG_DEV0_EPF1_1_PCIE_ATS_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
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| 141317 | #define BIF_CFG_DEV0_EPF1_1_PCIE_ATS_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 141318 | #define BIF_CFG_DEV0_EPF1_1_PCIE_ATS_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
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| 141319 | #define BIF_CFG_DEV0_EPF1_1_PCIE_ATS_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
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| 141320 | //BIF_CFG_DEV0_EPF1_1_PCIE_ATS_CAP |
|---|
| 141321 | #define BIF_CFG_DEV0_EPF1_1_PCIE_ATS_CAP__INVALIDATE_Q_DEPTH__SHIFT 0x0 |
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| 141322 | #define BIF_CFG_DEV0_EPF1_1_PCIE_ATS_CAP__PAGE_ALIGNED_REQUEST__SHIFT 0x5 |
|---|
| 141323 | #define BIF_CFG_DEV0_EPF1_1_PCIE_ATS_CAP__GLOBAL_INVALIDATE_SUPPORTED__SHIFT 0x6 |
|---|
| 141324 | #define BIF_CFG_DEV0_EPF1_1_PCIE_ATS_CAP__RELAXED_ORDERING_SUPPORTED__SHIFT 0x7 |
|---|
| 141325 | #define BIF_CFG_DEV0_EPF1_1_PCIE_ATS_CAP__INVALIDATE_Q_DEPTH_MASK 0x001FL |
|---|
| 141326 | #define BIF_CFG_DEV0_EPF1_1_PCIE_ATS_CAP__PAGE_ALIGNED_REQUEST_MASK 0x0020L |
|---|
| 141327 | #define BIF_CFG_DEV0_EPF1_1_PCIE_ATS_CAP__GLOBAL_INVALIDATE_SUPPORTED_MASK 0x0040L |
|---|
| 141328 | #define BIF_CFG_DEV0_EPF1_1_PCIE_ATS_CAP__RELAXED_ORDERING_SUPPORTED_MASK 0x0080L |
|---|
| 141329 | //BIF_CFG_DEV0_EPF1_1_PCIE_ATS_CNTL |
|---|
| 141330 | #define BIF_CFG_DEV0_EPF1_1_PCIE_ATS_CNTL__STU__SHIFT 0x0 |
|---|
| 141331 | #define BIF_CFG_DEV0_EPF1_1_PCIE_ATS_CNTL__ATC_ENABLE__SHIFT 0xf |
|---|
| 141332 | #define BIF_CFG_DEV0_EPF1_1_PCIE_ATS_CNTL__STU_MASK 0x001FL |
|---|
| 141333 | #define BIF_CFG_DEV0_EPF1_1_PCIE_ATS_CNTL__ATC_ENABLE_MASK 0x8000L |
|---|
| 141334 | //BIF_CFG_DEV0_EPF1_1_PCIE_PAGE_REQ_ENH_CAP_LIST |
|---|
| 141335 | #define BIF_CFG_DEV0_EPF1_1_PCIE_PAGE_REQ_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 141336 | #define BIF_CFG_DEV0_EPF1_1_PCIE_PAGE_REQ_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 141337 | #define BIF_CFG_DEV0_EPF1_1_PCIE_PAGE_REQ_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 141338 | #define BIF_CFG_DEV0_EPF1_1_PCIE_PAGE_REQ_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 141339 | #define BIF_CFG_DEV0_EPF1_1_PCIE_PAGE_REQ_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 141340 | #define BIF_CFG_DEV0_EPF1_1_PCIE_PAGE_REQ_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 141341 | //BIF_CFG_DEV0_EPF1_1_PCIE_PAGE_REQ_CNTL |
|---|
| 141342 | #define BIF_CFG_DEV0_EPF1_1_PCIE_PAGE_REQ_CNTL__PRI_ENABLE__SHIFT 0x0 |
|---|
| 141343 | #define BIF_CFG_DEV0_EPF1_1_PCIE_PAGE_REQ_CNTL__PRI_RESET__SHIFT 0x1 |
|---|
| 141344 | #define BIF_CFG_DEV0_EPF1_1_PCIE_PAGE_REQ_CNTL__PRI_ENABLE_MASK 0x0001L |
|---|
| 141345 | #define BIF_CFG_DEV0_EPF1_1_PCIE_PAGE_REQ_CNTL__PRI_RESET_MASK 0x0002L |
|---|
| 141346 | //BIF_CFG_DEV0_EPF1_1_PCIE_PAGE_REQ_STATUS |
|---|
| 141347 | #define BIF_CFG_DEV0_EPF1_1_PCIE_PAGE_REQ_STATUS__RESPONSE_FAILURE__SHIFT 0x0 |
|---|
| 141348 | #define BIF_CFG_DEV0_EPF1_1_PCIE_PAGE_REQ_STATUS__UNEXPECTED_PAGE_REQ_GRP_INDEX__SHIFT 0x1 |
|---|
| 141349 | #define BIF_CFG_DEV0_EPF1_1_PCIE_PAGE_REQ_STATUS__STOPPED__SHIFT 0x8 |
|---|
| 141350 | #define BIF_CFG_DEV0_EPF1_1_PCIE_PAGE_REQ_STATUS__PRG_RESPONSE_PASID_REQUIRED__SHIFT 0xf |
|---|
| 141351 | #define BIF_CFG_DEV0_EPF1_1_PCIE_PAGE_REQ_STATUS__RESPONSE_FAILURE_MASK 0x0001L |
|---|
| 141352 | #define BIF_CFG_DEV0_EPF1_1_PCIE_PAGE_REQ_STATUS__UNEXPECTED_PAGE_REQ_GRP_INDEX_MASK 0x0002L |
|---|
| 141353 | #define BIF_CFG_DEV0_EPF1_1_PCIE_PAGE_REQ_STATUS__STOPPED_MASK 0x0100L |
|---|
| 141354 | #define BIF_CFG_DEV0_EPF1_1_PCIE_PAGE_REQ_STATUS__PRG_RESPONSE_PASID_REQUIRED_MASK 0x8000L |
|---|
| 141355 | //BIF_CFG_DEV0_EPF1_1_PCIE_OUTSTAND_PAGE_REQ_CAPACITY |
|---|
| 141356 | #define BIF_CFG_DEV0_EPF1_1_PCIE_OUTSTAND_PAGE_REQ_CAPACITY__OUTSTAND_PAGE_REQ_CAPACITY__SHIFT 0x0 |
|---|
| 141357 | #define BIF_CFG_DEV0_EPF1_1_PCIE_OUTSTAND_PAGE_REQ_CAPACITY__OUTSTAND_PAGE_REQ_CAPACITY_MASK 0xFFFFFFFFL |
|---|
| 141358 | //BIF_CFG_DEV0_EPF1_1_PCIE_OUTSTAND_PAGE_REQ_ALLOC |
|---|
| 141359 | #define BIF_CFG_DEV0_EPF1_1_PCIE_OUTSTAND_PAGE_REQ_ALLOC__OUTSTAND_PAGE_REQ_ALLOC__SHIFT 0x0 |
|---|
| 141360 | #define BIF_CFG_DEV0_EPF1_1_PCIE_OUTSTAND_PAGE_REQ_ALLOC__OUTSTAND_PAGE_REQ_ALLOC_MASK 0xFFFFFFFFL |
|---|
| 141361 | //BIF_CFG_DEV0_EPF1_1_PCIE_PASID_ENH_CAP_LIST |
|---|
| 141362 | #define BIF_CFG_DEV0_EPF1_1_PCIE_PASID_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 141363 | #define BIF_CFG_DEV0_EPF1_1_PCIE_PASID_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 141364 | #define BIF_CFG_DEV0_EPF1_1_PCIE_PASID_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 141365 | #define BIF_CFG_DEV0_EPF1_1_PCIE_PASID_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 141366 | #define BIF_CFG_DEV0_EPF1_1_PCIE_PASID_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 141367 | #define BIF_CFG_DEV0_EPF1_1_PCIE_PASID_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 141368 | //BIF_CFG_DEV0_EPF1_1_PCIE_PASID_CAP |
|---|
| 141369 | #define BIF_CFG_DEV0_EPF1_1_PCIE_PASID_CAP__PASID_EXE_PERMISSION_SUPPORTED__SHIFT 0x1 |
|---|
| 141370 | #define BIF_CFG_DEV0_EPF1_1_PCIE_PASID_CAP__PASID_PRIV_MODE_SUPPORTED__SHIFT 0x2 |
|---|
| 141371 | #define BIF_CFG_DEV0_EPF1_1_PCIE_PASID_CAP__MAX_PASID_WIDTH__SHIFT 0x8 |
|---|
| 141372 | #define BIF_CFG_DEV0_EPF1_1_PCIE_PASID_CAP__PASID_EXE_PERMISSION_SUPPORTED_MASK 0x0002L |
|---|
| 141373 | #define BIF_CFG_DEV0_EPF1_1_PCIE_PASID_CAP__PASID_PRIV_MODE_SUPPORTED_MASK 0x0004L |
|---|
| 141374 | #define BIF_CFG_DEV0_EPF1_1_PCIE_PASID_CAP__MAX_PASID_WIDTH_MASK 0x1F00L |
|---|
| 141375 | //BIF_CFG_DEV0_EPF1_1_PCIE_PASID_CNTL |
|---|
| 141376 | #define BIF_CFG_DEV0_EPF1_1_PCIE_PASID_CNTL__PASID_ENABLE__SHIFT 0x0 |
|---|
| 141377 | #define BIF_CFG_DEV0_EPF1_1_PCIE_PASID_CNTL__PASID_EXE_PERMISSION_ENABLE__SHIFT 0x1 |
|---|
| 141378 | #define BIF_CFG_DEV0_EPF1_1_PCIE_PASID_CNTL__PASID_PRIV_MODE_SUPPORTED_ENABLE__SHIFT 0x2 |
|---|
| 141379 | #define BIF_CFG_DEV0_EPF1_1_PCIE_PASID_CNTL__PASID_ENABLE_MASK 0x0001L |
|---|
| 141380 | #define BIF_CFG_DEV0_EPF1_1_PCIE_PASID_CNTL__PASID_EXE_PERMISSION_ENABLE_MASK 0x0002L |
|---|
| 141381 | #define BIF_CFG_DEV0_EPF1_1_PCIE_PASID_CNTL__PASID_PRIV_MODE_SUPPORTED_ENABLE_MASK 0x0004L |
|---|
| 141382 | //BIF_CFG_DEV0_EPF1_1_PCIE_MC_ENH_CAP_LIST |
|---|
| 141383 | #define BIF_CFG_DEV0_EPF1_1_PCIE_MC_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 141384 | #define BIF_CFG_DEV0_EPF1_1_PCIE_MC_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 141385 | #define BIF_CFG_DEV0_EPF1_1_PCIE_MC_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 141386 | #define BIF_CFG_DEV0_EPF1_1_PCIE_MC_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 141387 | #define BIF_CFG_DEV0_EPF1_1_PCIE_MC_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 141388 | #define BIF_CFG_DEV0_EPF1_1_PCIE_MC_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 141389 | //BIF_CFG_DEV0_EPF1_1_PCIE_MC_CAP |
|---|
| 141390 | #define BIF_CFG_DEV0_EPF1_1_PCIE_MC_CAP__MC_MAX_GROUP__SHIFT 0x0 |
|---|
| 141391 | #define BIF_CFG_DEV0_EPF1_1_PCIE_MC_CAP__MC_WIN_SIZE_REQ__SHIFT 0x8 |
|---|
| 141392 | #define BIF_CFG_DEV0_EPF1_1_PCIE_MC_CAP__MC_ECRC_REGEN_SUPP__SHIFT 0xf |
|---|
| 141393 | #define BIF_CFG_DEV0_EPF1_1_PCIE_MC_CAP__MC_MAX_GROUP_MASK 0x003FL |
|---|
| 141394 | #define BIF_CFG_DEV0_EPF1_1_PCIE_MC_CAP__MC_WIN_SIZE_REQ_MASK 0x3F00L |
|---|
| 141395 | #define BIF_CFG_DEV0_EPF1_1_PCIE_MC_CAP__MC_ECRC_REGEN_SUPP_MASK 0x8000L |
|---|
| 141396 | //BIF_CFG_DEV0_EPF1_1_PCIE_MC_CNTL |
|---|
| 141397 | #define BIF_CFG_DEV0_EPF1_1_PCIE_MC_CNTL__MC_NUM_GROUP__SHIFT 0x0 |
|---|
| 141398 | #define BIF_CFG_DEV0_EPF1_1_PCIE_MC_CNTL__MC_ENABLE__SHIFT 0xf |
|---|
| 141399 | #define BIF_CFG_DEV0_EPF1_1_PCIE_MC_CNTL__MC_NUM_GROUP_MASK 0x003FL |
|---|
| 141400 | #define BIF_CFG_DEV0_EPF1_1_PCIE_MC_CNTL__MC_ENABLE_MASK 0x8000L |
|---|
| 141401 | //BIF_CFG_DEV0_EPF1_1_PCIE_MC_ADDR0 |
|---|
| 141402 | #define BIF_CFG_DEV0_EPF1_1_PCIE_MC_ADDR0__MC_INDEX_POS__SHIFT 0x0 |
|---|
| 141403 | #define BIF_CFG_DEV0_EPF1_1_PCIE_MC_ADDR0__MC_BASE_ADDR_0__SHIFT 0xc |
|---|
| 141404 | #define BIF_CFG_DEV0_EPF1_1_PCIE_MC_ADDR0__MC_INDEX_POS_MASK 0x0000003FL |
|---|
| 141405 | #define BIF_CFG_DEV0_EPF1_1_PCIE_MC_ADDR0__MC_BASE_ADDR_0_MASK 0xFFFFF000L |
|---|
| 141406 | //BIF_CFG_DEV0_EPF1_1_PCIE_MC_ADDR1 |
|---|
| 141407 | #define BIF_CFG_DEV0_EPF1_1_PCIE_MC_ADDR1__MC_BASE_ADDR_1__SHIFT 0x0 |
|---|
| 141408 | #define BIF_CFG_DEV0_EPF1_1_PCIE_MC_ADDR1__MC_BASE_ADDR_1_MASK 0xFFFFFFFFL |
|---|
| 141409 | //BIF_CFG_DEV0_EPF1_1_PCIE_MC_RCV0 |
|---|
| 141410 | #define BIF_CFG_DEV0_EPF1_1_PCIE_MC_RCV0__MC_RECEIVE_0__SHIFT 0x0 |
|---|
| 141411 | #define BIF_CFG_DEV0_EPF1_1_PCIE_MC_RCV0__MC_RECEIVE_0_MASK 0xFFFFFFFFL |
|---|
| 141412 | //BIF_CFG_DEV0_EPF1_1_PCIE_MC_RCV1 |
|---|
| 141413 | #define BIF_CFG_DEV0_EPF1_1_PCIE_MC_RCV1__MC_RECEIVE_1__SHIFT 0x0 |
|---|
| 141414 | #define BIF_CFG_DEV0_EPF1_1_PCIE_MC_RCV1__MC_RECEIVE_1_MASK 0xFFFFFFFFL |
|---|
| 141415 | //BIF_CFG_DEV0_EPF1_1_PCIE_MC_BLOCK_ALL0 |
|---|
| 141416 | #define BIF_CFG_DEV0_EPF1_1_PCIE_MC_BLOCK_ALL0__MC_BLOCK_ALL_0__SHIFT 0x0 |
|---|
| 141417 | #define BIF_CFG_DEV0_EPF1_1_PCIE_MC_BLOCK_ALL0__MC_BLOCK_ALL_0_MASK 0xFFFFFFFFL |
|---|
| 141418 | //BIF_CFG_DEV0_EPF1_1_PCIE_MC_BLOCK_ALL1 |
|---|
| 141419 | #define BIF_CFG_DEV0_EPF1_1_PCIE_MC_BLOCK_ALL1__MC_BLOCK_ALL_1__SHIFT 0x0 |
|---|
| 141420 | #define BIF_CFG_DEV0_EPF1_1_PCIE_MC_BLOCK_ALL1__MC_BLOCK_ALL_1_MASK 0xFFFFFFFFL |
|---|
| 141421 | //BIF_CFG_DEV0_EPF1_1_PCIE_MC_BLOCK_UNTRANSLATED_0 |
|---|
| 141422 | #define BIF_CFG_DEV0_EPF1_1_PCIE_MC_BLOCK_UNTRANSLATED_0__MC_BLOCK_UNTRANSLATED_0__SHIFT 0x0 |
|---|
| 141423 | #define BIF_CFG_DEV0_EPF1_1_PCIE_MC_BLOCK_UNTRANSLATED_0__MC_BLOCK_UNTRANSLATED_0_MASK 0xFFFFFFFFL |
|---|
| 141424 | //BIF_CFG_DEV0_EPF1_1_PCIE_MC_BLOCK_UNTRANSLATED_1 |
|---|
| 141425 | #define BIF_CFG_DEV0_EPF1_1_PCIE_MC_BLOCK_UNTRANSLATED_1__MC_BLOCK_UNTRANSLATED_1__SHIFT 0x0 |
|---|
| 141426 | #define BIF_CFG_DEV0_EPF1_1_PCIE_MC_BLOCK_UNTRANSLATED_1__MC_BLOCK_UNTRANSLATED_1_MASK 0xFFFFFFFFL |
|---|
| 141427 | //BIF_CFG_DEV0_EPF1_1_PCIE_LTR_ENH_CAP_LIST |
|---|
| 141428 | #define BIF_CFG_DEV0_EPF1_1_PCIE_LTR_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 141429 | #define BIF_CFG_DEV0_EPF1_1_PCIE_LTR_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 141430 | #define BIF_CFG_DEV0_EPF1_1_PCIE_LTR_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 141431 | #define BIF_CFG_DEV0_EPF1_1_PCIE_LTR_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 141432 | #define BIF_CFG_DEV0_EPF1_1_PCIE_LTR_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 141433 | #define BIF_CFG_DEV0_EPF1_1_PCIE_LTR_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 141434 | //BIF_CFG_DEV0_EPF1_1_PCIE_LTR_CAP |
|---|
| 141435 | #define BIF_CFG_DEV0_EPF1_1_PCIE_LTR_CAP__LTR_MAX_S_LATENCY_VALUE__SHIFT 0x0 |
|---|
| 141436 | #define BIF_CFG_DEV0_EPF1_1_PCIE_LTR_CAP__LTR_MAX_S_LATENCY_SCALE__SHIFT 0xa |
|---|
| 141437 | #define BIF_CFG_DEV0_EPF1_1_PCIE_LTR_CAP__LTR_MAX_NS_LATENCY_VALUE__SHIFT 0x10 |
|---|
| 141438 | #define BIF_CFG_DEV0_EPF1_1_PCIE_LTR_CAP__LTR_MAX_NS_LATENCY_SCALE__SHIFT 0x1a |
|---|
| 141439 | #define BIF_CFG_DEV0_EPF1_1_PCIE_LTR_CAP__LTR_MAX_S_LATENCY_VALUE_MASK 0x000003FFL |
|---|
| 141440 | #define BIF_CFG_DEV0_EPF1_1_PCIE_LTR_CAP__LTR_MAX_S_LATENCY_SCALE_MASK 0x00001C00L |
|---|
| 141441 | #define BIF_CFG_DEV0_EPF1_1_PCIE_LTR_CAP__LTR_MAX_NS_LATENCY_VALUE_MASK 0x03FF0000L |
|---|
| 141442 | #define BIF_CFG_DEV0_EPF1_1_PCIE_LTR_CAP__LTR_MAX_NS_LATENCY_SCALE_MASK 0x1C000000L |
|---|
| 141443 | //BIF_CFG_DEV0_EPF1_1_PCIE_ARI_ENH_CAP_LIST |
|---|
| 141444 | #define BIF_CFG_DEV0_EPF1_1_PCIE_ARI_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 141445 | #define BIF_CFG_DEV0_EPF1_1_PCIE_ARI_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 141446 | #define BIF_CFG_DEV0_EPF1_1_PCIE_ARI_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 141447 | #define BIF_CFG_DEV0_EPF1_1_PCIE_ARI_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 141448 | #define BIF_CFG_DEV0_EPF1_1_PCIE_ARI_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 141449 | #define BIF_CFG_DEV0_EPF1_1_PCIE_ARI_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 141450 | //BIF_CFG_DEV0_EPF1_1_PCIE_ARI_CAP |
|---|
| 141451 | #define BIF_CFG_DEV0_EPF1_1_PCIE_ARI_CAP__ARI_MFVC_FUNC_GROUPS_CAP__SHIFT 0x0 |
|---|
| 141452 | #define BIF_CFG_DEV0_EPF1_1_PCIE_ARI_CAP__ARI_ACS_FUNC_GROUPS_CAP__SHIFT 0x1 |
|---|
| 141453 | #define BIF_CFG_DEV0_EPF1_1_PCIE_ARI_CAP__ARI_NEXT_FUNC_NUM__SHIFT 0x8 |
|---|
| 141454 | #define BIF_CFG_DEV0_EPF1_1_PCIE_ARI_CAP__ARI_MFVC_FUNC_GROUPS_CAP_MASK 0x0001L |
|---|
| 141455 | #define BIF_CFG_DEV0_EPF1_1_PCIE_ARI_CAP__ARI_ACS_FUNC_GROUPS_CAP_MASK 0x0002L |
|---|
| 141456 | #define BIF_CFG_DEV0_EPF1_1_PCIE_ARI_CAP__ARI_NEXT_FUNC_NUM_MASK 0xFF00L |
|---|
| 141457 | //BIF_CFG_DEV0_EPF1_1_PCIE_ARI_CNTL |
|---|
| 141458 | #define BIF_CFG_DEV0_EPF1_1_PCIE_ARI_CNTL__ARI_MFVC_FUNC_GROUPS_EN__SHIFT 0x0 |
|---|
| 141459 | #define BIF_CFG_DEV0_EPF1_1_PCIE_ARI_CNTL__ARI_ACS_FUNC_GROUPS_EN__SHIFT 0x1 |
|---|
| 141460 | #define BIF_CFG_DEV0_EPF1_1_PCIE_ARI_CNTL__ARI_FUNCTION_GROUP__SHIFT 0x4 |
|---|
| 141461 | #define BIF_CFG_DEV0_EPF1_1_PCIE_ARI_CNTL__ARI_MFVC_FUNC_GROUPS_EN_MASK 0x0001L |
|---|
| 141462 | #define BIF_CFG_DEV0_EPF1_1_PCIE_ARI_CNTL__ARI_ACS_FUNC_GROUPS_EN_MASK 0x0002L |
|---|
| 141463 | #define BIF_CFG_DEV0_EPF1_1_PCIE_ARI_CNTL__ARI_FUNCTION_GROUP_MASK 0x0070L |
|---|
| 141464 | //BIF_CFG_DEV0_EPF1_1_PCIE_SRIOV_ENH_CAP_LIST |
|---|
| 141465 | #define BIF_CFG_DEV0_EPF1_1_PCIE_SRIOV_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 141466 | #define BIF_CFG_DEV0_EPF1_1_PCIE_SRIOV_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 141467 | #define BIF_CFG_DEV0_EPF1_1_PCIE_SRIOV_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 141468 | #define BIF_CFG_DEV0_EPF1_1_PCIE_SRIOV_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 141469 | #define BIF_CFG_DEV0_EPF1_1_PCIE_SRIOV_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 141470 | #define BIF_CFG_DEV0_EPF1_1_PCIE_SRIOV_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 141471 | //BIF_CFG_DEV0_EPF1_1_PCIE_SRIOV_CAP |
|---|
| 141472 | #define BIF_CFG_DEV0_EPF1_1_PCIE_SRIOV_CAP__SRIOV_VF_MIGRATION_CAP__SHIFT 0x0 |
|---|
| 141473 | #define BIF_CFG_DEV0_EPF1_1_PCIE_SRIOV_CAP__SRIOV_ARI_CAP_HIERARCHY_PRESERVED__SHIFT 0x1 |
|---|
| 141474 | #define BIF_CFG_DEV0_EPF1_1_PCIE_SRIOV_CAP__SRIOV_VF_TEN_BIT_TAG_REQUESTER_SUPPORTED__SHIFT 0x2 |
|---|
| 141475 | #define BIF_CFG_DEV0_EPF1_1_PCIE_SRIOV_CAP__SRIOV_VF_MIGRATION_INTR_MSG_NUM__SHIFT 0x15 |
|---|
| 141476 | #define BIF_CFG_DEV0_EPF1_1_PCIE_SRIOV_CAP__SRIOV_VF_MIGRATION_CAP_MASK 0x00000001L |
|---|
| 141477 | #define BIF_CFG_DEV0_EPF1_1_PCIE_SRIOV_CAP__SRIOV_ARI_CAP_HIERARCHY_PRESERVED_MASK 0x00000002L |
|---|
| 141478 | #define BIF_CFG_DEV0_EPF1_1_PCIE_SRIOV_CAP__SRIOV_VF_TEN_BIT_TAG_REQUESTER_SUPPORTED_MASK 0x00000004L |
|---|
| 141479 | #define BIF_CFG_DEV0_EPF1_1_PCIE_SRIOV_CAP__SRIOV_VF_MIGRATION_INTR_MSG_NUM_MASK 0xFFE00000L |
|---|
| 141480 | //BIF_CFG_DEV0_EPF1_1_PCIE_SRIOV_CONTROL |
|---|
| 141481 | #define BIF_CFG_DEV0_EPF1_1_PCIE_SRIOV_CONTROL__SRIOV_VF_ENABLE__SHIFT 0x0 |
|---|
| 141482 | #define BIF_CFG_DEV0_EPF1_1_PCIE_SRIOV_CONTROL__SRIOV_VF_MIGRATION_ENABLE__SHIFT 0x1 |
|---|
| 141483 | #define BIF_CFG_DEV0_EPF1_1_PCIE_SRIOV_CONTROL__SRIOV_VF_MIGRATION_INTR_ENABLE__SHIFT 0x2 |
|---|
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|---|
| 141485 | #define BIF_CFG_DEV0_EPF1_1_PCIE_SRIOV_CONTROL__SRIOV_ARI_CAP_HIERARCHY__SHIFT 0x4 |
|---|
| 141486 | #define BIF_CFG_DEV0_EPF1_1_PCIE_SRIOV_CONTROL__SRIOV_VF_TEN_BIT_TAG_REQUESTER_ENABLE__SHIFT 0x5 |
|---|
| 141487 | #define BIF_CFG_DEV0_EPF1_1_PCIE_SRIOV_CONTROL__SRIOV_VF_ENABLE_MASK 0x0001L |
|---|
| 141488 | #define BIF_CFG_DEV0_EPF1_1_PCIE_SRIOV_CONTROL__SRIOV_VF_MIGRATION_ENABLE_MASK 0x0002L |
|---|
| 141489 | #define BIF_CFG_DEV0_EPF1_1_PCIE_SRIOV_CONTROL__SRIOV_VF_MIGRATION_INTR_ENABLE_MASK 0x0004L |
|---|
| 141490 | #define BIF_CFG_DEV0_EPF1_1_PCIE_SRIOV_CONTROL__SRIOV_VF_MSE_MASK 0x0008L |
|---|
| 141491 | #define BIF_CFG_DEV0_EPF1_1_PCIE_SRIOV_CONTROL__SRIOV_ARI_CAP_HIERARCHY_MASK 0x0010L |
|---|
| 141492 | #define BIF_CFG_DEV0_EPF1_1_PCIE_SRIOV_CONTROL__SRIOV_VF_TEN_BIT_TAG_REQUESTER_ENABLE_MASK 0x0020L |
|---|
| 141493 | //BIF_CFG_DEV0_EPF1_1_PCIE_SRIOV_STATUS |
|---|
| 141494 | #define BIF_CFG_DEV0_EPF1_1_PCIE_SRIOV_STATUS__SRIOV_VF_MIGRATION_STATUS__SHIFT 0x0 |
|---|
| 141495 | #define BIF_CFG_DEV0_EPF1_1_PCIE_SRIOV_STATUS__SRIOV_VF_MIGRATION_STATUS_MASK 0x0001L |
|---|
| 141496 | //BIF_CFG_DEV0_EPF1_1_PCIE_SRIOV_INITIAL_VFS |
|---|
| 141497 | #define BIF_CFG_DEV0_EPF1_1_PCIE_SRIOV_INITIAL_VFS__SRIOV_INITIAL_VFS__SHIFT 0x0 |
|---|
| 141498 | #define BIF_CFG_DEV0_EPF1_1_PCIE_SRIOV_INITIAL_VFS__SRIOV_INITIAL_VFS_MASK 0xFFFFL |
|---|
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|---|
| 141500 | #define BIF_CFG_DEV0_EPF1_1_PCIE_SRIOV_TOTAL_VFS__SRIOV_TOTAL_VFS__SHIFT 0x0 |
|---|
| 141501 | #define BIF_CFG_DEV0_EPF1_1_PCIE_SRIOV_TOTAL_VFS__SRIOV_TOTAL_VFS_MASK 0xFFFFL |
|---|
| 141502 | //BIF_CFG_DEV0_EPF1_1_PCIE_SRIOV_NUM_VFS |
|---|
| 141503 | #define BIF_CFG_DEV0_EPF1_1_PCIE_SRIOV_NUM_VFS__SRIOV_NUM_VFS__SHIFT 0x0 |
|---|
| 141504 | #define BIF_CFG_DEV0_EPF1_1_PCIE_SRIOV_NUM_VFS__SRIOV_NUM_VFS_MASK 0xFFFFL |
|---|
| 141505 | //BIF_CFG_DEV0_EPF1_1_PCIE_SRIOV_FUNC_DEP_LINK |
|---|
| 141506 | #define BIF_CFG_DEV0_EPF1_1_PCIE_SRIOV_FUNC_DEP_LINK__SRIOV_FUNC_DEP_LINK__SHIFT 0x0 |
|---|
| 141507 | #define BIF_CFG_DEV0_EPF1_1_PCIE_SRIOV_FUNC_DEP_LINK__SRIOV_FUNC_DEP_LINK_MASK 0xFFL |
|---|
| 141508 | //BIF_CFG_DEV0_EPF1_1_PCIE_SRIOV_FIRST_VF_OFFSET |
|---|
| 141509 | #define BIF_CFG_DEV0_EPF1_1_PCIE_SRIOV_FIRST_VF_OFFSET__SRIOV_FIRST_VF_OFFSET__SHIFT 0x0 |
|---|
| 141510 | #define BIF_CFG_DEV0_EPF1_1_PCIE_SRIOV_FIRST_VF_OFFSET__SRIOV_FIRST_VF_OFFSET_MASK 0xFFFFL |
|---|
| 141511 | //BIF_CFG_DEV0_EPF1_1_PCIE_SRIOV_VF_STRIDE |
|---|
| 141512 | #define BIF_CFG_DEV0_EPF1_1_PCIE_SRIOV_VF_STRIDE__SRIOV_VF_STRIDE__SHIFT 0x0 |
|---|
| 141513 | #define BIF_CFG_DEV0_EPF1_1_PCIE_SRIOV_VF_STRIDE__SRIOV_VF_STRIDE_MASK 0xFFFFL |
|---|
| 141514 | //BIF_CFG_DEV0_EPF1_1_PCIE_SRIOV_VF_DEVICE_ID |
|---|
| 141515 | #define BIF_CFG_DEV0_EPF1_1_PCIE_SRIOV_VF_DEVICE_ID__SRIOV_VF_DEVICE_ID__SHIFT 0x0 |
|---|
| 141516 | #define BIF_CFG_DEV0_EPF1_1_PCIE_SRIOV_VF_DEVICE_ID__SRIOV_VF_DEVICE_ID_MASK 0xFFFFL |
|---|
| 141517 | //BIF_CFG_DEV0_EPF1_1_PCIE_SRIOV_SUPPORTED_PAGE_SIZE |
|---|
| 141518 | #define BIF_CFG_DEV0_EPF1_1_PCIE_SRIOV_SUPPORTED_PAGE_SIZE__SRIOV_SUPPORTED_PAGE_SIZE__SHIFT 0x0 |
|---|
| 141519 | #define BIF_CFG_DEV0_EPF1_1_PCIE_SRIOV_SUPPORTED_PAGE_SIZE__SRIOV_SUPPORTED_PAGE_SIZE_MASK 0xFFFFFFFFL |
|---|
| 141520 | //BIF_CFG_DEV0_EPF1_1_PCIE_SRIOV_SYSTEM_PAGE_SIZE |
|---|
| 141521 | #define BIF_CFG_DEV0_EPF1_1_PCIE_SRIOV_SYSTEM_PAGE_SIZE__SRIOV_SYSTEM_PAGE_SIZE__SHIFT 0x0 |
|---|
| 141522 | #define BIF_CFG_DEV0_EPF1_1_PCIE_SRIOV_SYSTEM_PAGE_SIZE__SRIOV_SYSTEM_PAGE_SIZE_MASK 0xFFFFFFFFL |
|---|
| 141523 | //BIF_CFG_DEV0_EPF1_1_PCIE_SRIOV_VF_BASE_ADDR_0 |
|---|
| 141524 | #define BIF_CFG_DEV0_EPF1_1_PCIE_SRIOV_VF_BASE_ADDR_0__VF_BASE_ADDR__SHIFT 0x0 |
|---|
| 141525 | #define BIF_CFG_DEV0_EPF1_1_PCIE_SRIOV_VF_BASE_ADDR_0__VF_BASE_ADDR_MASK 0xFFFFFFFFL |
|---|
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|---|
| 141527 | #define BIF_CFG_DEV0_EPF1_1_PCIE_SRIOV_VF_BASE_ADDR_1__VF_BASE_ADDR__SHIFT 0x0 |
|---|
| 141528 | #define BIF_CFG_DEV0_EPF1_1_PCIE_SRIOV_VF_BASE_ADDR_1__VF_BASE_ADDR_MASK 0xFFFFFFFFL |
|---|
| 141529 | //BIF_CFG_DEV0_EPF1_1_PCIE_SRIOV_VF_BASE_ADDR_2 |
|---|
| 141530 | #define BIF_CFG_DEV0_EPF1_1_PCIE_SRIOV_VF_BASE_ADDR_2__VF_BASE_ADDR__SHIFT 0x0 |
|---|
| 141531 | #define BIF_CFG_DEV0_EPF1_1_PCIE_SRIOV_VF_BASE_ADDR_2__VF_BASE_ADDR_MASK 0xFFFFFFFFL |
|---|
| 141532 | //BIF_CFG_DEV0_EPF1_1_PCIE_SRIOV_VF_BASE_ADDR_3 |
|---|
| 141533 | #define BIF_CFG_DEV0_EPF1_1_PCIE_SRIOV_VF_BASE_ADDR_3__VF_BASE_ADDR__SHIFT 0x0 |
|---|
| 141534 | #define BIF_CFG_DEV0_EPF1_1_PCIE_SRIOV_VF_BASE_ADDR_3__VF_BASE_ADDR_MASK 0xFFFFFFFFL |
|---|
| 141535 | //BIF_CFG_DEV0_EPF1_1_PCIE_SRIOV_VF_BASE_ADDR_4 |
|---|
| 141536 | #define BIF_CFG_DEV0_EPF1_1_PCIE_SRIOV_VF_BASE_ADDR_4__VF_BASE_ADDR__SHIFT 0x0 |
|---|
| 141537 | #define BIF_CFG_DEV0_EPF1_1_PCIE_SRIOV_VF_BASE_ADDR_4__VF_BASE_ADDR_MASK 0xFFFFFFFFL |
|---|
| 141538 | //BIF_CFG_DEV0_EPF1_1_PCIE_SRIOV_VF_BASE_ADDR_5 |
|---|
| 141539 | #define BIF_CFG_DEV0_EPF1_1_PCIE_SRIOV_VF_BASE_ADDR_5__VF_BASE_ADDR__SHIFT 0x0 |
|---|
| 141540 | #define BIF_CFG_DEV0_EPF1_1_PCIE_SRIOV_VF_BASE_ADDR_5__VF_BASE_ADDR_MASK 0xFFFFFFFFL |
|---|
| 141541 | //BIF_CFG_DEV0_EPF1_1_PCIE_SRIOV_VF_MIGRATION_STATE_ARRAY_OFFSET |
|---|
| 141542 | #define BIF_CFG_DEV0_EPF1_1_PCIE_SRIOV_VF_MIGRATION_STATE_ARRAY_OFFSET__SRIOV_VF_MIGRATION_STATE_BIR__SHIFT 0x0 |
|---|
| 141543 | #define BIF_CFG_DEV0_EPF1_1_PCIE_SRIOV_VF_MIGRATION_STATE_ARRAY_OFFSET__SRIOV_VF_MIGRATION_STATE_ARRAY_OFFSET__SHIFT 0x3 |
|---|
| 141544 | #define BIF_CFG_DEV0_EPF1_1_PCIE_SRIOV_VF_MIGRATION_STATE_ARRAY_OFFSET__SRIOV_VF_MIGRATION_STATE_BIR_MASK 0x00000007L |
|---|
| 141545 | #define BIF_CFG_DEV0_EPF1_1_PCIE_SRIOV_VF_MIGRATION_STATE_ARRAY_OFFSET__SRIOV_VF_MIGRATION_STATE_ARRAY_OFFSET_MASK 0xFFFFFFF8L |
|---|
| 141546 | //BIF_CFG_DEV0_EPF1_1_PCIE_DLF_ENH_CAP_LIST |
|---|
| 141547 | #define BIF_CFG_DEV0_EPF1_1_PCIE_DLF_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 141548 | #define BIF_CFG_DEV0_EPF1_1_PCIE_DLF_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 141549 | #define BIF_CFG_DEV0_EPF1_1_PCIE_DLF_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 141550 | #define BIF_CFG_DEV0_EPF1_1_PCIE_DLF_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 141551 | #define BIF_CFG_DEV0_EPF1_1_PCIE_DLF_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 141552 | #define BIF_CFG_DEV0_EPF1_1_PCIE_DLF_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 141553 | //BIF_CFG_DEV0_EPF1_1_DATA_LINK_FEATURE_CAP |
|---|
| 141554 | #define BIF_CFG_DEV0_EPF1_1_DATA_LINK_FEATURE_CAP__LOCAL_DLF_SUPPORTED__SHIFT 0x0 |
|---|
| 141555 | #define BIF_CFG_DEV0_EPF1_1_DATA_LINK_FEATURE_CAP__DLF_EXCHANGE_ENABLE__SHIFT 0x1f |
|---|
| 141556 | #define BIF_CFG_DEV0_EPF1_1_DATA_LINK_FEATURE_CAP__LOCAL_DLF_SUPPORTED_MASK 0x007FFFFFL |
|---|
| 141557 | #define BIF_CFG_DEV0_EPF1_1_DATA_LINK_FEATURE_CAP__DLF_EXCHANGE_ENABLE_MASK 0x80000000L |
|---|
| 141558 | //BIF_CFG_DEV0_EPF1_1_DATA_LINK_FEATURE_STATUS |
|---|
| 141559 | #define BIF_CFG_DEV0_EPF1_1_DATA_LINK_FEATURE_STATUS__REMOTE_DLF_SUPPORTED__SHIFT 0x0 |
|---|
| 141560 | #define BIF_CFG_DEV0_EPF1_1_DATA_LINK_FEATURE_STATUS__REMOTE_DLF_SUPPORTED_VALID__SHIFT 0x1f |
|---|
| 141561 | #define BIF_CFG_DEV0_EPF1_1_DATA_LINK_FEATURE_STATUS__REMOTE_DLF_SUPPORTED_MASK 0x007FFFFFL |
|---|
| 141562 | #define BIF_CFG_DEV0_EPF1_1_DATA_LINK_FEATURE_STATUS__REMOTE_DLF_SUPPORTED_VALID_MASK 0x80000000L |
|---|
| 141563 | //BIF_CFG_DEV0_EPF1_1_PCIE_PHY_16GT_ENH_CAP_LIST |
|---|
| 141564 | #define BIF_CFG_DEV0_EPF1_1_PCIE_PHY_16GT_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 141565 | #define BIF_CFG_DEV0_EPF1_1_PCIE_PHY_16GT_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 141566 | #define BIF_CFG_DEV0_EPF1_1_PCIE_PHY_16GT_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 141567 | #define BIF_CFG_DEV0_EPF1_1_PCIE_PHY_16GT_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 141568 | #define BIF_CFG_DEV0_EPF1_1_PCIE_PHY_16GT_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 141569 | #define BIF_CFG_DEV0_EPF1_1_PCIE_PHY_16GT_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 141570 | //BIF_CFG_DEV0_EPF1_1_LINK_CAP_16GT |
|---|
| 141571 | #define BIF_CFG_DEV0_EPF1_1_LINK_CAP_16GT__RESERVED__SHIFT 0x0 |
|---|
| 141572 | #define BIF_CFG_DEV0_EPF1_1_LINK_CAP_16GT__RESERVED_MASK 0xFFFFFFFFL |
|---|
| 141573 | //BIF_CFG_DEV0_EPF1_1_LINK_CNTL_16GT |
|---|
| 141574 | #define BIF_CFG_DEV0_EPF1_1_LINK_CNTL_16GT__RESERVED__SHIFT 0x0 |
|---|
| 141575 | #define BIF_CFG_DEV0_EPF1_1_LINK_CNTL_16GT__RESERVED_MASK 0xFFFFFFFFL |
|---|
| 141576 | //BIF_CFG_DEV0_EPF1_1_LINK_STATUS_16GT |
|---|
| 141577 | #define BIF_CFG_DEV0_EPF1_1_LINK_STATUS_16GT__EQUALIZATION_COMPLETE_16GT__SHIFT 0x0 |
|---|
| 141578 | #define BIF_CFG_DEV0_EPF1_1_LINK_STATUS_16GT__EQUALIZATION_PHASE1_SUCCESS_16GT__SHIFT 0x1 |
|---|
| 141579 | #define BIF_CFG_DEV0_EPF1_1_LINK_STATUS_16GT__EQUALIZATION_PHASE2_SUCCESS_16GT__SHIFT 0x2 |
|---|
| 141580 | #define BIF_CFG_DEV0_EPF1_1_LINK_STATUS_16GT__EQUALIZATION_PHASE3_SUCCESS_16GT__SHIFT 0x3 |
|---|
| 141581 | #define BIF_CFG_DEV0_EPF1_1_LINK_STATUS_16GT__LINK_EQUALIZATION_REQUEST_16GT__SHIFT 0x4 |
|---|
| 141582 | #define BIF_CFG_DEV0_EPF1_1_LINK_STATUS_16GT__EQUALIZATION_COMPLETE_16GT_MASK 0x00000001L |
|---|
| 141583 | #define BIF_CFG_DEV0_EPF1_1_LINK_STATUS_16GT__EQUALIZATION_PHASE1_SUCCESS_16GT_MASK 0x00000002L |
|---|
| 141584 | #define BIF_CFG_DEV0_EPF1_1_LINK_STATUS_16GT__EQUALIZATION_PHASE2_SUCCESS_16GT_MASK 0x00000004L |
|---|
| 141585 | #define BIF_CFG_DEV0_EPF1_1_LINK_STATUS_16GT__EQUALIZATION_PHASE3_SUCCESS_16GT_MASK 0x00000008L |
|---|
| 141586 | #define BIF_CFG_DEV0_EPF1_1_LINK_STATUS_16GT__LINK_EQUALIZATION_REQUEST_16GT_MASK 0x00000010L |
|---|
| 141587 | //BIF_CFG_DEV0_EPF1_1_LOCAL_PARITY_MISMATCH_STATUS_16GT |
|---|
| 141588 | #define BIF_CFG_DEV0_EPF1_1_LOCAL_PARITY_MISMATCH_STATUS_16GT__LOCAL_PARITY_MISMATCH_STATUS_BITS__SHIFT 0x0 |
|---|
| 141589 | #define BIF_CFG_DEV0_EPF1_1_LOCAL_PARITY_MISMATCH_STATUS_16GT__LOCAL_PARITY_MISMATCH_STATUS_BITS_MASK 0x0000FFFFL |
|---|
| 141590 | //BIF_CFG_DEV0_EPF1_1_RTM1_PARITY_MISMATCH_STATUS_16GT |
|---|
| 141591 | #define BIF_CFG_DEV0_EPF1_1_RTM1_PARITY_MISMATCH_STATUS_16GT__RTM1_PARITY_MISMATCH_STATUS_BITS__SHIFT 0x0 |
|---|
| 141592 | #define BIF_CFG_DEV0_EPF1_1_RTM1_PARITY_MISMATCH_STATUS_16GT__RTM1_PARITY_MISMATCH_STATUS_BITS_MASK 0x0000FFFFL |
|---|
| 141593 | //BIF_CFG_DEV0_EPF1_1_RTM2_PARITY_MISMATCH_STATUS_16GT |
|---|
| 141594 | #define BIF_CFG_DEV0_EPF1_1_RTM2_PARITY_MISMATCH_STATUS_16GT__RTM2_PARITY_MISMATCH_STATUS_BITS__SHIFT 0x0 |
|---|
| 141595 | #define BIF_CFG_DEV0_EPF1_1_RTM2_PARITY_MISMATCH_STATUS_16GT__RTM2_PARITY_MISMATCH_STATUS_BITS_MASK 0x0000FFFFL |
|---|
| 141596 | //BIF_CFG_DEV0_EPF1_1_LANE_0_EQUALIZATION_CNTL_16GT |
|---|
| 141597 | #define BIF_CFG_DEV0_EPF1_1_LANE_0_EQUALIZATION_CNTL_16GT__LANE_0_DSP_16GT_TX_PRESET__SHIFT 0x0 |
|---|
| 141598 | #define BIF_CFG_DEV0_EPF1_1_LANE_0_EQUALIZATION_CNTL_16GT__LANE_0_USP_16GT_TX_PRESET__SHIFT 0x4 |
|---|
| 141599 | #define BIF_CFG_DEV0_EPF1_1_LANE_0_EQUALIZATION_CNTL_16GT__LANE_0_DSP_16GT_TX_PRESET_MASK 0x0FL |
|---|
| 141600 | #define BIF_CFG_DEV0_EPF1_1_LANE_0_EQUALIZATION_CNTL_16GT__LANE_0_USP_16GT_TX_PRESET_MASK 0xF0L |
|---|
| 141601 | //BIF_CFG_DEV0_EPF1_1_LANE_1_EQUALIZATION_CNTL_16GT |
|---|
| 141602 | #define BIF_CFG_DEV0_EPF1_1_LANE_1_EQUALIZATION_CNTL_16GT__LANE_1_DSP_16GT_TX_PRESET__SHIFT 0x0 |
|---|
| 141603 | #define BIF_CFG_DEV0_EPF1_1_LANE_1_EQUALIZATION_CNTL_16GT__LANE_1_USP_16GT_TX_PRESET__SHIFT 0x4 |
|---|
| 141604 | #define BIF_CFG_DEV0_EPF1_1_LANE_1_EQUALIZATION_CNTL_16GT__LANE_1_DSP_16GT_TX_PRESET_MASK 0x0FL |
|---|
| 141605 | #define BIF_CFG_DEV0_EPF1_1_LANE_1_EQUALIZATION_CNTL_16GT__LANE_1_USP_16GT_TX_PRESET_MASK 0xF0L |
|---|
| 141606 | //BIF_CFG_DEV0_EPF1_1_LANE_2_EQUALIZATION_CNTL_16GT |
|---|
| 141607 | #define BIF_CFG_DEV0_EPF1_1_LANE_2_EQUALIZATION_CNTL_16GT__LANE_2_DSP_16GT_TX_PRESET__SHIFT 0x0 |
|---|
| 141608 | #define BIF_CFG_DEV0_EPF1_1_LANE_2_EQUALIZATION_CNTL_16GT__LANE_2_USP_16GT_TX_PRESET__SHIFT 0x4 |
|---|
| 141609 | #define BIF_CFG_DEV0_EPF1_1_LANE_2_EQUALIZATION_CNTL_16GT__LANE_2_DSP_16GT_TX_PRESET_MASK 0x0FL |
|---|
| 141610 | #define BIF_CFG_DEV0_EPF1_1_LANE_2_EQUALIZATION_CNTL_16GT__LANE_2_USP_16GT_TX_PRESET_MASK 0xF0L |
|---|
| 141611 | //BIF_CFG_DEV0_EPF1_1_LANE_3_EQUALIZATION_CNTL_16GT |
|---|
| 141612 | #define BIF_CFG_DEV0_EPF1_1_LANE_3_EQUALIZATION_CNTL_16GT__LANE_3_DSP_16GT_TX_PRESET__SHIFT 0x0 |
|---|
| 141613 | #define BIF_CFG_DEV0_EPF1_1_LANE_3_EQUALIZATION_CNTL_16GT__LANE_3_USP_16GT_TX_PRESET__SHIFT 0x4 |
|---|
| 141614 | #define BIF_CFG_DEV0_EPF1_1_LANE_3_EQUALIZATION_CNTL_16GT__LANE_3_DSP_16GT_TX_PRESET_MASK 0x0FL |
|---|
| 141615 | #define BIF_CFG_DEV0_EPF1_1_LANE_3_EQUALIZATION_CNTL_16GT__LANE_3_USP_16GT_TX_PRESET_MASK 0xF0L |
|---|
| 141616 | //BIF_CFG_DEV0_EPF1_1_LANE_4_EQUALIZATION_CNTL_16GT |
|---|
| 141617 | #define BIF_CFG_DEV0_EPF1_1_LANE_4_EQUALIZATION_CNTL_16GT__LANE_4_DSP_16GT_TX_PRESET__SHIFT 0x0 |
|---|
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| 142017 | #define BIF_CFG_DEV0_EPF1_1_PCIE_VF_RESIZE_BAR3_CNTL__VF_BAR_SIZE_SUPPORTED_UPPER__SHIFT 0x10 |
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| 142018 | #define BIF_CFG_DEV0_EPF1_1_PCIE_VF_RESIZE_BAR3_CNTL__VF_BAR_INDEX_MASK 0x00000007L |
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|---|
| 142023 | #define BIF_CFG_DEV0_EPF1_1_PCIE_VF_RESIZE_BAR4_CAP__VF_BAR_SIZE_SUPPORTED__SHIFT 0x4 |
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| 142025 | //BIF_CFG_DEV0_EPF1_1_PCIE_VF_RESIZE_BAR4_CNTL |
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| 142026 | #define BIF_CFG_DEV0_EPF1_1_PCIE_VF_RESIZE_BAR4_CNTL__VF_BAR_INDEX__SHIFT 0x0 |
|---|
| 142027 | #define BIF_CFG_DEV0_EPF1_1_PCIE_VF_RESIZE_BAR4_CNTL__VF_BAR_TOTAL_NUM__SHIFT 0x5 |
|---|
| 142028 | #define BIF_CFG_DEV0_EPF1_1_PCIE_VF_RESIZE_BAR4_CNTL__VF_BAR_SIZE__SHIFT 0x8 |
|---|
| 142029 | #define BIF_CFG_DEV0_EPF1_1_PCIE_VF_RESIZE_BAR4_CNTL__VF_BAR_SIZE_SUPPORTED_UPPER__SHIFT 0x10 |
|---|
| 142030 | #define BIF_CFG_DEV0_EPF1_1_PCIE_VF_RESIZE_BAR4_CNTL__VF_BAR_INDEX_MASK 0x00000007L |
|---|
| 142031 | #define BIF_CFG_DEV0_EPF1_1_PCIE_VF_RESIZE_BAR4_CNTL__VF_BAR_TOTAL_NUM_MASK 0x000000E0L |
|---|
| 142032 | #define BIF_CFG_DEV0_EPF1_1_PCIE_VF_RESIZE_BAR4_CNTL__VF_BAR_SIZE_MASK 0x00003F00L |
|---|
| 142033 | #define BIF_CFG_DEV0_EPF1_1_PCIE_VF_RESIZE_BAR4_CNTL__VF_BAR_SIZE_SUPPORTED_UPPER_MASK 0xFFFF0000L |
|---|
| 142034 | //BIF_CFG_DEV0_EPF1_1_PCIE_VF_RESIZE_BAR5_CAP |
|---|
| 142035 | #define BIF_CFG_DEV0_EPF1_1_PCIE_VF_RESIZE_BAR5_CAP__VF_BAR_SIZE_SUPPORTED__SHIFT 0x4 |
|---|
| 142036 | #define BIF_CFG_DEV0_EPF1_1_PCIE_VF_RESIZE_BAR5_CAP__VF_BAR_SIZE_SUPPORTED_MASK 0xFFFFFFF0L |
|---|
| 142037 | //BIF_CFG_DEV0_EPF1_1_PCIE_VF_RESIZE_BAR5_CNTL |
|---|
| 142038 | #define BIF_CFG_DEV0_EPF1_1_PCIE_VF_RESIZE_BAR5_CNTL__VF_BAR_INDEX__SHIFT 0x0 |
|---|
| 142039 | #define BIF_CFG_DEV0_EPF1_1_PCIE_VF_RESIZE_BAR5_CNTL__VF_BAR_TOTAL_NUM__SHIFT 0x5 |
|---|
| 142040 | #define BIF_CFG_DEV0_EPF1_1_PCIE_VF_RESIZE_BAR5_CNTL__VF_BAR_SIZE__SHIFT 0x8 |
|---|
| 142041 | #define BIF_CFG_DEV0_EPF1_1_PCIE_VF_RESIZE_BAR5_CNTL__VF_BAR_SIZE_SUPPORTED_UPPER__SHIFT 0x10 |
|---|
| 142042 | #define BIF_CFG_DEV0_EPF1_1_PCIE_VF_RESIZE_BAR5_CNTL__VF_BAR_INDEX_MASK 0x00000007L |
|---|
| 142043 | #define BIF_CFG_DEV0_EPF1_1_PCIE_VF_RESIZE_BAR5_CNTL__VF_BAR_TOTAL_NUM_MASK 0x000000E0L |
|---|
| 142044 | #define BIF_CFG_DEV0_EPF1_1_PCIE_VF_RESIZE_BAR5_CNTL__VF_BAR_SIZE_MASK 0x00003F00L |
|---|
| 142045 | #define BIF_CFG_DEV0_EPF1_1_PCIE_VF_RESIZE_BAR5_CNTL__VF_BAR_SIZE_SUPPORTED_UPPER_MASK 0xFFFF0000L |
|---|
| 142046 | //BIF_CFG_DEV0_EPF1_1_PCIE_VF_RESIZE_BAR6_CAP |
|---|
| 142047 | #define BIF_CFG_DEV0_EPF1_1_PCIE_VF_RESIZE_BAR6_CAP__VF_BAR_SIZE_SUPPORTED__SHIFT 0x4 |
|---|
| 142048 | #define BIF_CFG_DEV0_EPF1_1_PCIE_VF_RESIZE_BAR6_CAP__VF_BAR_SIZE_SUPPORTED_MASK 0xFFFFFFF0L |
|---|
| 142049 | //BIF_CFG_DEV0_EPF1_1_PCIE_VF_RESIZE_BAR6_CNTL |
|---|
| 142050 | #define BIF_CFG_DEV0_EPF1_1_PCIE_VF_RESIZE_BAR6_CNTL__VF_BAR_INDEX__SHIFT 0x0 |
|---|
| 142051 | #define BIF_CFG_DEV0_EPF1_1_PCIE_VF_RESIZE_BAR6_CNTL__VF_BAR_TOTAL_NUM__SHIFT 0x5 |
|---|
| 142052 | #define BIF_CFG_DEV0_EPF1_1_PCIE_VF_RESIZE_BAR6_CNTL__VF_BAR_SIZE__SHIFT 0x8 |
|---|
| 142053 | #define BIF_CFG_DEV0_EPF1_1_PCIE_VF_RESIZE_BAR6_CNTL__VF_BAR_SIZE_SUPPORTED_UPPER__SHIFT 0x10 |
|---|
| 142054 | #define BIF_CFG_DEV0_EPF1_1_PCIE_VF_RESIZE_BAR6_CNTL__VF_BAR_INDEX_MASK 0x00000007L |
|---|
| 142055 | #define BIF_CFG_DEV0_EPF1_1_PCIE_VF_RESIZE_BAR6_CNTL__VF_BAR_TOTAL_NUM_MASK 0x000000E0L |
|---|
| 142056 | #define BIF_CFG_DEV0_EPF1_1_PCIE_VF_RESIZE_BAR6_CNTL__VF_BAR_SIZE_MASK 0x00003F00L |
|---|
| 142057 | #define BIF_CFG_DEV0_EPF1_1_PCIE_VF_RESIZE_BAR6_CNTL__VF_BAR_SIZE_SUPPORTED_UPPER_MASK 0xFFFF0000L |
|---|
| 142058 | |
|---|
| 142059 | |
|---|
| 142060 | // addressBlock: nbio_nbif0_bif_cfg_dev0_epf2_bifcfgdecp |
|---|
| 142061 | //BIF_CFG_DEV0_EPF2_1_VENDOR_ID |
|---|
| 142062 | #define BIF_CFG_DEV0_EPF2_1_VENDOR_ID__VENDOR_ID__SHIFT 0x0 |
|---|
| 142063 | #define BIF_CFG_DEV0_EPF2_1_VENDOR_ID__VENDOR_ID_MASK 0xFFFFL |
|---|
| 142064 | //BIF_CFG_DEV0_EPF2_1_DEVICE_ID |
|---|
| 142065 | #define BIF_CFG_DEV0_EPF2_1_DEVICE_ID__DEVICE_ID__SHIFT 0x0 |
|---|
| 142066 | #define BIF_CFG_DEV0_EPF2_1_DEVICE_ID__DEVICE_ID_MASK 0xFFFFL |
|---|
| 142067 | //BIF_CFG_DEV0_EPF2_1_COMMAND |
|---|
| 142068 | #define BIF_CFG_DEV0_EPF2_1_COMMAND__IO_ACCESS_EN__SHIFT 0x0 |
|---|
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|---|
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|---|
| 142071 | #define BIF_CFG_DEV0_EPF2_1_COMMAND__SPECIAL_CYCLE_EN__SHIFT 0x3 |
|---|
| 142072 | #define BIF_CFG_DEV0_EPF2_1_COMMAND__MEM_WRITE_INVALIDATE_EN__SHIFT 0x4 |
|---|
| 142073 | #define BIF_CFG_DEV0_EPF2_1_COMMAND__PAL_SNOOP_EN__SHIFT 0x5 |
|---|
| 142074 | #define BIF_CFG_DEV0_EPF2_1_COMMAND__PARITY_ERROR_RESPONSE__SHIFT 0x6 |
|---|
| 142075 | #define BIF_CFG_DEV0_EPF2_1_COMMAND__AD_STEPPING__SHIFT 0x7 |
|---|
| 142076 | #define BIF_CFG_DEV0_EPF2_1_COMMAND__SERR_EN__SHIFT 0x8 |
|---|
| 142077 | #define BIF_CFG_DEV0_EPF2_1_COMMAND__FAST_B2B_EN__SHIFT 0x9 |
|---|
| 142078 | #define BIF_CFG_DEV0_EPF2_1_COMMAND__INT_DIS__SHIFT 0xa |
|---|
| 142079 | #define BIF_CFG_DEV0_EPF2_1_COMMAND__IO_ACCESS_EN_MASK 0x0001L |
|---|
| 142080 | #define BIF_CFG_DEV0_EPF2_1_COMMAND__MEM_ACCESS_EN_MASK 0x0002L |
|---|
| 142081 | #define BIF_CFG_DEV0_EPF2_1_COMMAND__BUS_MASTER_EN_MASK 0x0004L |
|---|
| 142082 | #define BIF_CFG_DEV0_EPF2_1_COMMAND__SPECIAL_CYCLE_EN_MASK 0x0008L |
|---|
| 142083 | #define BIF_CFG_DEV0_EPF2_1_COMMAND__MEM_WRITE_INVALIDATE_EN_MASK 0x0010L |
|---|
| 142084 | #define BIF_CFG_DEV0_EPF2_1_COMMAND__PAL_SNOOP_EN_MASK 0x0020L |
|---|
| 142085 | #define BIF_CFG_DEV0_EPF2_1_COMMAND__PARITY_ERROR_RESPONSE_MASK 0x0040L |
|---|
| 142086 | #define BIF_CFG_DEV0_EPF2_1_COMMAND__AD_STEPPING_MASK 0x0080L |
|---|
| 142087 | #define BIF_CFG_DEV0_EPF2_1_COMMAND__SERR_EN_MASK 0x0100L |
|---|
| 142088 | #define BIF_CFG_DEV0_EPF2_1_COMMAND__FAST_B2B_EN_MASK 0x0200L |
|---|
| 142089 | #define BIF_CFG_DEV0_EPF2_1_COMMAND__INT_DIS_MASK 0x0400L |
|---|
| 142090 | //BIF_CFG_DEV0_EPF2_1_STATUS |
|---|
| 142091 | #define BIF_CFG_DEV0_EPF2_1_STATUS__IMMEDIATE_READINESS__SHIFT 0x0 |
|---|
| 142092 | #define BIF_CFG_DEV0_EPF2_1_STATUS__INT_STATUS__SHIFT 0x3 |
|---|
| 142093 | #define BIF_CFG_DEV0_EPF2_1_STATUS__CAP_LIST__SHIFT 0x4 |
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| 142094 | #define BIF_CFG_DEV0_EPF2_1_STATUS__PCI_66_CAP__SHIFT 0x5 |
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| 142095 | #define BIF_CFG_DEV0_EPF2_1_STATUS__FAST_BACK_CAPABLE__SHIFT 0x7 |
|---|
| 142096 | #define BIF_CFG_DEV0_EPF2_1_STATUS__MASTER_DATA_PARITY_ERROR__SHIFT 0x8 |
|---|
| 142097 | #define BIF_CFG_DEV0_EPF2_1_STATUS__DEVSEL_TIMING__SHIFT 0x9 |
|---|
| 142098 | #define BIF_CFG_DEV0_EPF2_1_STATUS__SIGNAL_TARGET_ABORT__SHIFT 0xb |
|---|
| 142099 | #define BIF_CFG_DEV0_EPF2_1_STATUS__RECEIVED_TARGET_ABORT__SHIFT 0xc |
|---|
| 142100 | #define BIF_CFG_DEV0_EPF2_1_STATUS__RECEIVED_MASTER_ABORT__SHIFT 0xd |
|---|
| 142101 | #define BIF_CFG_DEV0_EPF2_1_STATUS__SIGNALED_SYSTEM_ERROR__SHIFT 0xe |
|---|
| 142102 | #define BIF_CFG_DEV0_EPF2_1_STATUS__PARITY_ERROR_DETECTED__SHIFT 0xf |
|---|
| 142103 | #define BIF_CFG_DEV0_EPF2_1_STATUS__IMMEDIATE_READINESS_MASK 0x0001L |
|---|
| 142104 | #define BIF_CFG_DEV0_EPF2_1_STATUS__INT_STATUS_MASK 0x0008L |
|---|
| 142105 | #define BIF_CFG_DEV0_EPF2_1_STATUS__CAP_LIST_MASK 0x0010L |
|---|
| 142106 | #define BIF_CFG_DEV0_EPF2_1_STATUS__PCI_66_CAP_MASK 0x0020L |
|---|
| 142107 | #define BIF_CFG_DEV0_EPF2_1_STATUS__FAST_BACK_CAPABLE_MASK 0x0080L |
|---|
| 142108 | #define BIF_CFG_DEV0_EPF2_1_STATUS__MASTER_DATA_PARITY_ERROR_MASK 0x0100L |
|---|
| 142109 | #define BIF_CFG_DEV0_EPF2_1_STATUS__DEVSEL_TIMING_MASK 0x0600L |
|---|
| 142110 | #define BIF_CFG_DEV0_EPF2_1_STATUS__SIGNAL_TARGET_ABORT_MASK 0x0800L |
|---|
| 142111 | #define BIF_CFG_DEV0_EPF2_1_STATUS__RECEIVED_TARGET_ABORT_MASK 0x1000L |
|---|
| 142112 | #define BIF_CFG_DEV0_EPF2_1_STATUS__RECEIVED_MASTER_ABORT_MASK 0x2000L |
|---|
| 142113 | #define BIF_CFG_DEV0_EPF2_1_STATUS__SIGNALED_SYSTEM_ERROR_MASK 0x4000L |
|---|
| 142114 | #define BIF_CFG_DEV0_EPF2_1_STATUS__PARITY_ERROR_DETECTED_MASK 0x8000L |
|---|
| 142115 | //BIF_CFG_DEV0_EPF2_1_REVISION_ID |
|---|
| 142116 | #define BIF_CFG_DEV0_EPF2_1_REVISION_ID__MINOR_REV_ID__SHIFT 0x0 |
|---|
| 142117 | #define BIF_CFG_DEV0_EPF2_1_REVISION_ID__MAJOR_REV_ID__SHIFT 0x4 |
|---|
| 142118 | #define BIF_CFG_DEV0_EPF2_1_REVISION_ID__MINOR_REV_ID_MASK 0x0FL |
|---|
| 142119 | #define BIF_CFG_DEV0_EPF2_1_REVISION_ID__MAJOR_REV_ID_MASK 0xF0L |
|---|
| 142120 | //BIF_CFG_DEV0_EPF2_1_PROG_INTERFACE |
|---|
| 142121 | #define BIF_CFG_DEV0_EPF2_1_PROG_INTERFACE__PROG_INTERFACE__SHIFT 0x0 |
|---|
| 142122 | #define BIF_CFG_DEV0_EPF2_1_PROG_INTERFACE__PROG_INTERFACE_MASK 0xFFL |
|---|
| 142123 | //BIF_CFG_DEV0_EPF2_1_SUB_CLASS |
|---|
| 142124 | #define BIF_CFG_DEV0_EPF2_1_SUB_CLASS__SUB_CLASS__SHIFT 0x0 |
|---|
| 142125 | #define BIF_CFG_DEV0_EPF2_1_SUB_CLASS__SUB_CLASS_MASK 0xFFL |
|---|
| 142126 | //BIF_CFG_DEV0_EPF2_1_BASE_CLASS |
|---|
| 142127 | #define BIF_CFG_DEV0_EPF2_1_BASE_CLASS__BASE_CLASS__SHIFT 0x0 |
|---|
| 142128 | #define BIF_CFG_DEV0_EPF2_1_BASE_CLASS__BASE_CLASS_MASK 0xFFL |
|---|
| 142129 | //BIF_CFG_DEV0_EPF2_1_CACHE_LINE |
|---|
| 142130 | #define BIF_CFG_DEV0_EPF2_1_CACHE_LINE__CACHE_LINE_SIZE__SHIFT 0x0 |
|---|
| 142131 | #define BIF_CFG_DEV0_EPF2_1_CACHE_LINE__CACHE_LINE_SIZE_MASK 0xFFL |
|---|
| 142132 | //BIF_CFG_DEV0_EPF2_1_LATENCY |
|---|
| 142133 | #define BIF_CFG_DEV0_EPF2_1_LATENCY__LATENCY_TIMER__SHIFT 0x0 |
|---|
| 142134 | #define BIF_CFG_DEV0_EPF2_1_LATENCY__LATENCY_TIMER_MASK 0xFFL |
|---|
| 142135 | //BIF_CFG_DEV0_EPF2_1_HEADER |
|---|
| 142136 | #define 0x0 |
|---|
| 142137 | #define 0x7 |
|---|
| 142138 | #define 0x7FL |
|---|
| 142139 | #define 0x80L |
|---|
| 142140 | //BIF_CFG_DEV0_EPF2_1_BIST |
|---|
| 142141 | #define BIF_CFG_DEV0_EPF2_1_BIST__BIST_COMP__SHIFT 0x0 |
|---|
| 142142 | #define BIF_CFG_DEV0_EPF2_1_BIST__BIST_STRT__SHIFT 0x6 |
|---|
| 142143 | #define BIF_CFG_DEV0_EPF2_1_BIST__BIST_CAP__SHIFT 0x7 |
|---|
| 142144 | #define BIF_CFG_DEV0_EPF2_1_BIST__BIST_COMP_MASK 0x0FL |
|---|
| 142145 | #define BIF_CFG_DEV0_EPF2_1_BIST__BIST_STRT_MASK 0x40L |
|---|
| 142146 | #define BIF_CFG_DEV0_EPF2_1_BIST__BIST_CAP_MASK 0x80L |
|---|
| 142147 | //BIF_CFG_DEV0_EPF2_1_BASE_ADDR_1 |
|---|
| 142148 | #define BIF_CFG_DEV0_EPF2_1_BASE_ADDR_1__BASE_ADDR__SHIFT 0x0 |
|---|
| 142149 | #define BIF_CFG_DEV0_EPF2_1_BASE_ADDR_1__BASE_ADDR_MASK 0xFFFFFFFFL |
|---|
| 142150 | //BIF_CFG_DEV0_EPF2_1_BASE_ADDR_2 |
|---|
| 142151 | #define BIF_CFG_DEV0_EPF2_1_BASE_ADDR_2__BASE_ADDR__SHIFT 0x0 |
|---|
| 142152 | #define BIF_CFG_DEV0_EPF2_1_BASE_ADDR_2__BASE_ADDR_MASK 0xFFFFFFFFL |
|---|
| 142153 | //BIF_CFG_DEV0_EPF2_1_BASE_ADDR_3 |
|---|
| 142154 | #define BIF_CFG_DEV0_EPF2_1_BASE_ADDR_3__BASE_ADDR__SHIFT 0x0 |
|---|
| 142155 | #define BIF_CFG_DEV0_EPF2_1_BASE_ADDR_3__BASE_ADDR_MASK 0xFFFFFFFFL |
|---|
| 142156 | //BIF_CFG_DEV0_EPF2_1_BASE_ADDR_4 |
|---|
| 142157 | #define BIF_CFG_DEV0_EPF2_1_BASE_ADDR_4__BASE_ADDR__SHIFT 0x0 |
|---|
| 142158 | #define BIF_CFG_DEV0_EPF2_1_BASE_ADDR_4__BASE_ADDR_MASK 0xFFFFFFFFL |
|---|
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|---|
| 142160 | #define BIF_CFG_DEV0_EPF2_1_BASE_ADDR_5__BASE_ADDR__SHIFT 0x0 |
|---|
| 142161 | #define BIF_CFG_DEV0_EPF2_1_BASE_ADDR_5__BASE_ADDR_MASK 0xFFFFFFFFL |
|---|
| 142162 | //BIF_CFG_DEV0_EPF2_1_BASE_ADDR_6 |
|---|
| 142163 | #define BIF_CFG_DEV0_EPF2_1_BASE_ADDR_6__BASE_ADDR__SHIFT 0x0 |
|---|
| 142164 | #define BIF_CFG_DEV0_EPF2_1_BASE_ADDR_6__BASE_ADDR_MASK 0xFFFFFFFFL |
|---|
| 142165 | //BIF_CFG_DEV0_EPF2_1_CARDBUS_CIS_PTR |
|---|
| 142166 | #define BIF_CFG_DEV0_EPF2_1_CARDBUS_CIS_PTR__CARDBUS_CIS_PTR__SHIFT 0x0 |
|---|
| 142167 | #define BIF_CFG_DEV0_EPF2_1_CARDBUS_CIS_PTR__CARDBUS_CIS_PTR_MASK 0xFFFFFFFFL |
|---|
| 142168 | //BIF_CFG_DEV0_EPF2_1_ADAPTER_ID |
|---|
| 142169 | #define BIF_CFG_DEV0_EPF2_1_ADAPTER_ID__SUBSYSTEM_VENDOR_ID__SHIFT 0x0 |
|---|
| 142170 | #define BIF_CFG_DEV0_EPF2_1_ADAPTER_ID__SUBSYSTEM_ID__SHIFT 0x10 |
|---|
| 142171 | #define BIF_CFG_DEV0_EPF2_1_ADAPTER_ID__SUBSYSTEM_VENDOR_ID_MASK 0x0000FFFFL |
|---|
| 142172 | #define BIF_CFG_DEV0_EPF2_1_ADAPTER_ID__SUBSYSTEM_ID_MASK 0xFFFF0000L |
|---|
| 142173 | //BIF_CFG_DEV0_EPF2_1_ROM_BASE_ADDR |
|---|
| 142174 | #define BIF_CFG_DEV0_EPF2_1_ROM_BASE_ADDR__BASE_ADDR__SHIFT 0x0 |
|---|
| 142175 | #define BIF_CFG_DEV0_EPF2_1_ROM_BASE_ADDR__BASE_ADDR_MASK 0xFFFFFFFFL |
|---|
| 142176 | //BIF_CFG_DEV0_EPF2_1_CAP_PTR |
|---|
| 142177 | #define BIF_CFG_DEV0_EPF2_1_CAP_PTR__CAP_PTR__SHIFT 0x0 |
|---|
| 142178 | #define BIF_CFG_DEV0_EPF2_1_CAP_PTR__CAP_PTR_MASK 0xFFL |
|---|
| 142179 | //BIF_CFG_DEV0_EPF2_1_INTERRUPT_LINE |
|---|
| 142180 | #define BIF_CFG_DEV0_EPF2_1_INTERRUPT_LINE__INTERRUPT_LINE__SHIFT 0x0 |
|---|
| 142181 | #define BIF_CFG_DEV0_EPF2_1_INTERRUPT_LINE__INTERRUPT_LINE_MASK 0xFFL |
|---|
| 142182 | //BIF_CFG_DEV0_EPF2_1_INTERRUPT_PIN |
|---|
| 142183 | #define BIF_CFG_DEV0_EPF2_1_INTERRUPT_PIN__INTERRUPT_PIN__SHIFT 0x0 |
|---|
| 142184 | #define BIF_CFG_DEV0_EPF2_1_INTERRUPT_PIN__INTERRUPT_PIN_MASK 0xFFL |
|---|
| 142185 | //BIF_CFG_DEV0_EPF2_1_MIN_GRANT |
|---|
| 142186 | #define BIF_CFG_DEV0_EPF2_1_MIN_GRANT__MIN_GNT__SHIFT 0x0 |
|---|
| 142187 | #define BIF_CFG_DEV0_EPF2_1_MIN_GRANT__MIN_GNT_MASK 0xFFL |
|---|
| 142188 | //BIF_CFG_DEV0_EPF2_1_MAX_LATENCY |
|---|
| 142189 | #define BIF_CFG_DEV0_EPF2_1_MAX_LATENCY__MAX_LAT__SHIFT 0x0 |
|---|
| 142190 | #define BIF_CFG_DEV0_EPF2_1_MAX_LATENCY__MAX_LAT_MASK 0xFFL |
|---|
| 142191 | //BIF_CFG_DEV0_EPF2_1_VENDOR_CAP_LIST |
|---|
| 142192 | #define BIF_CFG_DEV0_EPF2_1_VENDOR_CAP_LIST__CAP_ID__SHIFT 0x0 |
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|---|
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| 142195 | #define BIF_CFG_DEV0_EPF2_1_VENDOR_CAP_LIST__CAP_ID_MASK 0x000000FFL |
|---|
| 142196 | #define BIF_CFG_DEV0_EPF2_1_VENDOR_CAP_LIST__NEXT_PTR_MASK 0x0000FF00L |
|---|
| 142197 | #define BIF_CFG_DEV0_EPF2_1_VENDOR_CAP_LIST__LENGTH_MASK 0x00FF0000L |
|---|
| 142198 | //BIF_CFG_DEV0_EPF2_1_ADAPTER_ID_W |
|---|
| 142199 | #define BIF_CFG_DEV0_EPF2_1_ADAPTER_ID_W__SUBSYSTEM_VENDOR_ID__SHIFT 0x0 |
|---|
| 142200 | #define BIF_CFG_DEV0_EPF2_1_ADAPTER_ID_W__SUBSYSTEM_ID__SHIFT 0x10 |
|---|
| 142201 | #define BIF_CFG_DEV0_EPF2_1_ADAPTER_ID_W__SUBSYSTEM_VENDOR_ID_MASK 0x0000FFFFL |
|---|
| 142202 | #define BIF_CFG_DEV0_EPF2_1_ADAPTER_ID_W__SUBSYSTEM_ID_MASK 0xFFFF0000L |
|---|
| 142203 | //BIF_CFG_DEV0_EPF2_1_PMI_CAP_LIST |
|---|
| 142204 | #define BIF_CFG_DEV0_EPF2_1_PMI_CAP_LIST__CAP_ID__SHIFT 0x0 |
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| 142205 | #define BIF_CFG_DEV0_EPF2_1_PMI_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
|---|
| 142206 | #define BIF_CFG_DEV0_EPF2_1_PMI_CAP_LIST__CAP_ID_MASK 0x00FFL |
|---|
| 142207 | #define BIF_CFG_DEV0_EPF2_1_PMI_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
|---|
| 142208 | //BIF_CFG_DEV0_EPF2_1_PMI_CAP |
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| 142209 | #define BIF_CFG_DEV0_EPF2_1_PMI_CAP__VERSION__SHIFT 0x0 |
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|---|
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|---|
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|---|
| 142213 | #define BIF_CFG_DEV0_EPF2_1_PMI_CAP__AUX_CURRENT__SHIFT 0x6 |
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| 142218 | #define BIF_CFG_DEV0_EPF2_1_PMI_CAP__PME_CLOCK_MASK 0x0008L |
|---|
| 142219 | #define BIF_CFG_DEV0_EPF2_1_PMI_CAP__IMMEDIATE_READINESS_ON_RETURN_TO_D0_MASK 0x0010L |
|---|
| 142220 | #define BIF_CFG_DEV0_EPF2_1_PMI_CAP__DEV_SPECIFIC_INIT_MASK 0x0020L |
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| 142221 | #define BIF_CFG_DEV0_EPF2_1_PMI_CAP__AUX_CURRENT_MASK 0x01C0L |
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| 142222 | #define BIF_CFG_DEV0_EPF2_1_PMI_CAP__D1_SUPPORT_MASK 0x0200L |
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| 142236 | #define BIF_CFG_DEV0_EPF2_1_PMI_STATUS_CNTL__NO_SOFT_RESET_MASK 0x00000008L |
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|---|
| 142240 | #define BIF_CFG_DEV0_EPF2_1_PMI_STATUS_CNTL__PME_STATUS_MASK 0x00008000L |
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|---|
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| 142251 | #define BIF_CFG_DEV0_EPF2_1_FLADJ__NFC_MASK 0x40L |
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| 142261 | #define BIF_CFG_DEV0_EPF2_1_PCIE_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
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| 142262 | //BIF_CFG_DEV0_EPF2_1_PCIE_CAP |
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| 142266 | #define BIF_CFG_DEV0_EPF2_1_PCIE_CAP__INT_MESSAGE_NUM__SHIFT 0x9 |
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| 142267 | #define BIF_CFG_DEV0_EPF2_1_PCIE_CAP__VERSION_MASK 0x000FL |
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| 142268 | #define BIF_CFG_DEV0_EPF2_1_PCIE_CAP__DEVICE_TYPE_MASK 0x00F0L |
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| 142269 | #define BIF_CFG_DEV0_EPF2_1_PCIE_CAP__SLOT_IMPLEMENTED_MASK 0x0100L |
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| 142270 | #define BIF_CFG_DEV0_EPF2_1_PCIE_CAP__INT_MESSAGE_NUM_MASK 0x3E00L |
|---|
| 142271 | //BIF_CFG_DEV0_EPF2_1_DEVICE_CAP |
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| 142272 | #define BIF_CFG_DEV0_EPF2_1_DEVICE_CAP__MAX_PAYLOAD_SUPPORT__SHIFT 0x0 |
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|---|
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| 142280 | #define BIF_CFG_DEV0_EPF2_1_DEVICE_CAP__FLR_CAPABLE__SHIFT 0x1c |
|---|
| 142281 | #define BIF_CFG_DEV0_EPF2_1_DEVICE_CAP__MAX_PAYLOAD_SUPPORT_MASK 0x00000007L |
|---|
| 142282 | #define BIF_CFG_DEV0_EPF2_1_DEVICE_CAP__PHANTOM_FUNC_MASK 0x00000018L |
|---|
| 142283 | #define BIF_CFG_DEV0_EPF2_1_DEVICE_CAP__EXTENDED_TAG_MASK 0x00000020L |
|---|
| 142284 | #define BIF_CFG_DEV0_EPF2_1_DEVICE_CAP__L0S_ACCEPTABLE_LATENCY_MASK 0x000001C0L |
|---|
| 142285 | #define BIF_CFG_DEV0_EPF2_1_DEVICE_CAP__L1_ACCEPTABLE_LATENCY_MASK 0x00000E00L |
|---|
| 142286 | #define BIF_CFG_DEV0_EPF2_1_DEVICE_CAP__ROLE_BASED_ERR_REPORTING_MASK 0x00008000L |
|---|
| 142287 | #define BIF_CFG_DEV0_EPF2_1_DEVICE_CAP__CAPTURED_SLOT_POWER_LIMIT_MASK 0x03FC0000L |
|---|
| 142288 | #define BIF_CFG_DEV0_EPF2_1_DEVICE_CAP__CAPTURED_SLOT_POWER_SCALE_MASK 0x0C000000L |
|---|
| 142289 | #define BIF_CFG_DEV0_EPF2_1_DEVICE_CAP__FLR_CAPABLE_MASK 0x10000000L |
|---|
| 142290 | //BIF_CFG_DEV0_EPF2_1_DEVICE_CNTL |
|---|
| 142291 | #define BIF_CFG_DEV0_EPF2_1_DEVICE_CNTL__CORR_ERR_EN__SHIFT 0x0 |
|---|
| 142292 | #define BIF_CFG_DEV0_EPF2_1_DEVICE_CNTL__NON_FATAL_ERR_EN__SHIFT 0x1 |
|---|
| 142293 | #define BIF_CFG_DEV0_EPF2_1_DEVICE_CNTL__FATAL_ERR_EN__SHIFT 0x2 |
|---|
| 142294 | #define BIF_CFG_DEV0_EPF2_1_DEVICE_CNTL__USR_REPORT_EN__SHIFT 0x3 |
|---|
| 142295 | #define BIF_CFG_DEV0_EPF2_1_DEVICE_CNTL__RELAXED_ORD_EN__SHIFT 0x4 |
|---|
| 142296 | #define BIF_CFG_DEV0_EPF2_1_DEVICE_CNTL__MAX_PAYLOAD_SIZE__SHIFT 0x5 |
|---|
| 142297 | #define BIF_CFG_DEV0_EPF2_1_DEVICE_CNTL__EXTENDED_TAG_EN__SHIFT 0x8 |
|---|
| 142298 | #define BIF_CFG_DEV0_EPF2_1_DEVICE_CNTL__PHANTOM_FUNC_EN__SHIFT 0x9 |
|---|
| 142299 | #define BIF_CFG_DEV0_EPF2_1_DEVICE_CNTL__AUX_POWER_PM_EN__SHIFT 0xa |
|---|
| 142300 | #define BIF_CFG_DEV0_EPF2_1_DEVICE_CNTL__NO_SNOOP_EN__SHIFT 0xb |
|---|
| 142301 | #define BIF_CFG_DEV0_EPF2_1_DEVICE_CNTL__MAX_READ_REQUEST_SIZE__SHIFT 0xc |
|---|
| 142302 | #define BIF_CFG_DEV0_EPF2_1_DEVICE_CNTL__INITIATE_FLR__SHIFT 0xf |
|---|
| 142303 | #define BIF_CFG_DEV0_EPF2_1_DEVICE_CNTL__CORR_ERR_EN_MASK 0x0001L |
|---|
| 142304 | #define BIF_CFG_DEV0_EPF2_1_DEVICE_CNTL__NON_FATAL_ERR_EN_MASK 0x0002L |
|---|
| 142305 | #define BIF_CFG_DEV0_EPF2_1_DEVICE_CNTL__FATAL_ERR_EN_MASK 0x0004L |
|---|
| 142306 | #define BIF_CFG_DEV0_EPF2_1_DEVICE_CNTL__USR_REPORT_EN_MASK 0x0008L |
|---|
| 142307 | #define BIF_CFG_DEV0_EPF2_1_DEVICE_CNTL__RELAXED_ORD_EN_MASK 0x0010L |
|---|
| 142308 | #define BIF_CFG_DEV0_EPF2_1_DEVICE_CNTL__MAX_PAYLOAD_SIZE_MASK 0x00E0L |
|---|
| 142309 | #define BIF_CFG_DEV0_EPF2_1_DEVICE_CNTL__EXTENDED_TAG_EN_MASK 0x0100L |
|---|
| 142310 | #define BIF_CFG_DEV0_EPF2_1_DEVICE_CNTL__PHANTOM_FUNC_EN_MASK 0x0200L |
|---|
| 142311 | #define BIF_CFG_DEV0_EPF2_1_DEVICE_CNTL__AUX_POWER_PM_EN_MASK 0x0400L |
|---|
| 142312 | #define BIF_CFG_DEV0_EPF2_1_DEVICE_CNTL__NO_SNOOP_EN_MASK 0x0800L |
|---|
| 142313 | #define BIF_CFG_DEV0_EPF2_1_DEVICE_CNTL__MAX_READ_REQUEST_SIZE_MASK 0x7000L |
|---|
| 142314 | #define BIF_CFG_DEV0_EPF2_1_DEVICE_CNTL__INITIATE_FLR_MASK 0x8000L |
|---|
| 142315 | //BIF_CFG_DEV0_EPF2_1_DEVICE_STATUS |
|---|
| 142316 | #define BIF_CFG_DEV0_EPF2_1_DEVICE_STATUS__CORR_ERR__SHIFT 0x0 |
|---|
| 142317 | #define BIF_CFG_DEV0_EPF2_1_DEVICE_STATUS__NON_FATAL_ERR__SHIFT 0x1 |
|---|
| 142318 | #define BIF_CFG_DEV0_EPF2_1_DEVICE_STATUS__FATAL_ERR__SHIFT 0x2 |
|---|
| 142319 | #define BIF_CFG_DEV0_EPF2_1_DEVICE_STATUS__USR_DETECTED__SHIFT 0x3 |
|---|
| 142320 | #define BIF_CFG_DEV0_EPF2_1_DEVICE_STATUS__AUX_PWR__SHIFT 0x4 |
|---|
| 142321 | #define BIF_CFG_DEV0_EPF2_1_DEVICE_STATUS__TRANSACTIONS_PEND__SHIFT 0x5 |
|---|
| 142322 | #define BIF_CFG_DEV0_EPF2_1_DEVICE_STATUS__EMER_POWER_REDUCTION_DETECTED__SHIFT 0x6 |
|---|
| 142323 | #define BIF_CFG_DEV0_EPF2_1_DEVICE_STATUS__CORR_ERR_MASK 0x0001L |
|---|
| 142324 | #define BIF_CFG_DEV0_EPF2_1_DEVICE_STATUS__NON_FATAL_ERR_MASK 0x0002L |
|---|
| 142325 | #define BIF_CFG_DEV0_EPF2_1_DEVICE_STATUS__FATAL_ERR_MASK 0x0004L |
|---|
| 142326 | #define BIF_CFG_DEV0_EPF2_1_DEVICE_STATUS__USR_DETECTED_MASK 0x0008L |
|---|
| 142327 | #define BIF_CFG_DEV0_EPF2_1_DEVICE_STATUS__AUX_PWR_MASK 0x0010L |
|---|
| 142328 | #define BIF_CFG_DEV0_EPF2_1_DEVICE_STATUS__TRANSACTIONS_PEND_MASK 0x0020L |
|---|
| 142329 | #define BIF_CFG_DEV0_EPF2_1_DEVICE_STATUS__EMER_POWER_REDUCTION_DETECTED_MASK 0x0040L |
|---|
| 142330 | //BIF_CFG_DEV0_EPF2_1_LINK_CAP |
|---|
| 142331 | #define BIF_CFG_DEV0_EPF2_1_LINK_CAP__LINK_SPEED__SHIFT 0x0 |
|---|
| 142332 | #define BIF_CFG_DEV0_EPF2_1_LINK_CAP__LINK_WIDTH__SHIFT 0x4 |
|---|
| 142333 | #define BIF_CFG_DEV0_EPF2_1_LINK_CAP__PM_SUPPORT__SHIFT 0xa |
|---|
| 142334 | #define BIF_CFG_DEV0_EPF2_1_LINK_CAP__L0S_EXIT_LATENCY__SHIFT 0xc |
|---|
| 142335 | #define BIF_CFG_DEV0_EPF2_1_LINK_CAP__L1_EXIT_LATENCY__SHIFT 0xf |
|---|
| 142336 | #define BIF_CFG_DEV0_EPF2_1_LINK_CAP__CLOCK_POWER_MANAGEMENT__SHIFT 0x12 |
|---|
| 142337 | #define BIF_CFG_DEV0_EPF2_1_LINK_CAP__SURPRISE_DOWN_ERR_REPORTING__SHIFT 0x13 |
|---|
| 142338 | #define BIF_CFG_DEV0_EPF2_1_LINK_CAP__DL_ACTIVE_REPORTING_CAPABLE__SHIFT 0x14 |
|---|
| 142339 | #define BIF_CFG_DEV0_EPF2_1_LINK_CAP__LINK_BW_NOTIFICATION_CAP__SHIFT 0x15 |
|---|
| 142340 | #define BIF_CFG_DEV0_EPF2_1_LINK_CAP__ASPM_OPTIONALITY_COMPLIANCE__SHIFT 0x16 |
|---|
| 142341 | #define BIF_CFG_DEV0_EPF2_1_LINK_CAP__PORT_NUMBER__SHIFT 0x18 |
|---|
| 142342 | #define BIF_CFG_DEV0_EPF2_1_LINK_CAP__LINK_SPEED_MASK 0x0000000FL |
|---|
| 142343 | #define BIF_CFG_DEV0_EPF2_1_LINK_CAP__LINK_WIDTH_MASK 0x000003F0L |
|---|
| 142344 | #define BIF_CFG_DEV0_EPF2_1_LINK_CAP__PM_SUPPORT_MASK 0x00000C00L |
|---|
| 142345 | #define BIF_CFG_DEV0_EPF2_1_LINK_CAP__L0S_EXIT_LATENCY_MASK 0x00007000L |
|---|
| 142346 | #define BIF_CFG_DEV0_EPF2_1_LINK_CAP__L1_EXIT_LATENCY_MASK 0x00038000L |
|---|
| 142347 | #define BIF_CFG_DEV0_EPF2_1_LINK_CAP__CLOCK_POWER_MANAGEMENT_MASK 0x00040000L |
|---|
| 142348 | #define BIF_CFG_DEV0_EPF2_1_LINK_CAP__SURPRISE_DOWN_ERR_REPORTING_MASK 0x00080000L |
|---|
| 142349 | #define BIF_CFG_DEV0_EPF2_1_LINK_CAP__DL_ACTIVE_REPORTING_CAPABLE_MASK 0x00100000L |
|---|
| 142350 | #define BIF_CFG_DEV0_EPF2_1_LINK_CAP__LINK_BW_NOTIFICATION_CAP_MASK 0x00200000L |
|---|
| 142351 | #define BIF_CFG_DEV0_EPF2_1_LINK_CAP__ASPM_OPTIONALITY_COMPLIANCE_MASK 0x00400000L |
|---|
| 142352 | #define BIF_CFG_DEV0_EPF2_1_LINK_CAP__PORT_NUMBER_MASK 0xFF000000L |
|---|
| 142353 | //BIF_CFG_DEV0_EPF2_1_LINK_CNTL |
|---|
| 142354 | #define BIF_CFG_DEV0_EPF2_1_LINK_CNTL__PM_CONTROL__SHIFT 0x0 |
|---|
| 142355 | #define BIF_CFG_DEV0_EPF2_1_LINK_CNTL__PTM_PROP_DELAY_ADAPT_INTER_B__SHIFT 0x2 |
|---|
| 142356 | #define BIF_CFG_DEV0_EPF2_1_LINK_CNTL__READ_CPL_BOUNDARY__SHIFT 0x3 |
|---|
| 142357 | #define BIF_CFG_DEV0_EPF2_1_LINK_CNTL__LINK_DIS__SHIFT 0x4 |
|---|
| 142358 | #define BIF_CFG_DEV0_EPF2_1_LINK_CNTL__RETRAIN_LINK__SHIFT 0x5 |
|---|
| 142359 | #define BIF_CFG_DEV0_EPF2_1_LINK_CNTL__COMMON_CLOCK_CFG__SHIFT 0x6 |
|---|
| 142360 | #define BIF_CFG_DEV0_EPF2_1_LINK_CNTL__EXTENDED_SYNC__SHIFT 0x7 |
|---|
| 142361 | #define BIF_CFG_DEV0_EPF2_1_LINK_CNTL__CLOCK_POWER_MANAGEMENT_EN__SHIFT 0x8 |
|---|
| 142362 | #define BIF_CFG_DEV0_EPF2_1_LINK_CNTL__HW_AUTONOMOUS_WIDTH_DISABLE__SHIFT 0x9 |
|---|
| 142363 | #define BIF_CFG_DEV0_EPF2_1_LINK_CNTL__LINK_BW_MANAGEMENT_INT_EN__SHIFT 0xa |
|---|
| 142364 | #define BIF_CFG_DEV0_EPF2_1_LINK_CNTL__LINK_AUTONOMOUS_BW_INT_EN__SHIFT 0xb |
|---|
| 142365 | #define BIF_CFG_DEV0_EPF2_1_LINK_CNTL__DRS_SIGNALING_CONTROL__SHIFT 0xe |
|---|
| 142366 | #define BIF_CFG_DEV0_EPF2_1_LINK_CNTL__PM_CONTROL_MASK 0x0003L |
|---|
| 142367 | #define BIF_CFG_DEV0_EPF2_1_LINK_CNTL__PTM_PROP_DELAY_ADAPT_INTER_B_MASK 0x0004L |
|---|
| 142368 | #define BIF_CFG_DEV0_EPF2_1_LINK_CNTL__READ_CPL_BOUNDARY_MASK 0x0008L |
|---|
| 142369 | #define BIF_CFG_DEV0_EPF2_1_LINK_CNTL__LINK_DIS_MASK 0x0010L |
|---|
| 142370 | #define BIF_CFG_DEV0_EPF2_1_LINK_CNTL__RETRAIN_LINK_MASK 0x0020L |
|---|
| 142371 | #define BIF_CFG_DEV0_EPF2_1_LINK_CNTL__COMMON_CLOCK_CFG_MASK 0x0040L |
|---|
| 142372 | #define BIF_CFG_DEV0_EPF2_1_LINK_CNTL__EXTENDED_SYNC_MASK 0x0080L |
|---|
| 142373 | #define BIF_CFG_DEV0_EPF2_1_LINK_CNTL__CLOCK_POWER_MANAGEMENT_EN_MASK 0x0100L |
|---|
| 142374 | #define BIF_CFG_DEV0_EPF2_1_LINK_CNTL__HW_AUTONOMOUS_WIDTH_DISABLE_MASK 0x0200L |
|---|
| 142375 | #define BIF_CFG_DEV0_EPF2_1_LINK_CNTL__LINK_BW_MANAGEMENT_INT_EN_MASK 0x0400L |
|---|
| 142376 | #define BIF_CFG_DEV0_EPF2_1_LINK_CNTL__LINK_AUTONOMOUS_BW_INT_EN_MASK 0x0800L |
|---|
| 142377 | #define BIF_CFG_DEV0_EPF2_1_LINK_CNTL__DRS_SIGNALING_CONTROL_MASK 0xC000L |
|---|
| 142378 | //BIF_CFG_DEV0_EPF2_1_LINK_STATUS |
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| 142379 | #define BIF_CFG_DEV0_EPF2_1_LINK_STATUS__CURRENT_LINK_SPEED__SHIFT 0x0 |
|---|
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| 142381 | #define BIF_CFG_DEV0_EPF2_1_LINK_STATUS__LINK_TRAINING__SHIFT 0xb |
|---|
| 142382 | #define BIF_CFG_DEV0_EPF2_1_LINK_STATUS__SLOT_CLOCK_CFG__SHIFT 0xc |
|---|
| 142383 | #define BIF_CFG_DEV0_EPF2_1_LINK_STATUS__DL_ACTIVE__SHIFT 0xd |
|---|
| 142384 | #define BIF_CFG_DEV0_EPF2_1_LINK_STATUS__LINK_BW_MANAGEMENT_STATUS__SHIFT 0xe |
|---|
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|---|
| 142386 | #define BIF_CFG_DEV0_EPF2_1_LINK_STATUS__CURRENT_LINK_SPEED_MASK 0x000FL |
|---|
| 142387 | #define BIF_CFG_DEV0_EPF2_1_LINK_STATUS__NEGOTIATED_LINK_WIDTH_MASK 0x03F0L |
|---|
| 142388 | #define BIF_CFG_DEV0_EPF2_1_LINK_STATUS__LINK_TRAINING_MASK 0x0800L |
|---|
| 142389 | #define BIF_CFG_DEV0_EPF2_1_LINK_STATUS__SLOT_CLOCK_CFG_MASK 0x1000L |
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| 142390 | #define BIF_CFG_DEV0_EPF2_1_LINK_STATUS__DL_ACTIVE_MASK 0x2000L |
|---|
| 142391 | #define BIF_CFG_DEV0_EPF2_1_LINK_STATUS__LINK_BW_MANAGEMENT_STATUS_MASK 0x4000L |
|---|
| 142392 | #define BIF_CFG_DEV0_EPF2_1_LINK_STATUS__LINK_AUTONOMOUS_BW_STATUS_MASK 0x8000L |
|---|
| 142393 | //BIF_CFG_DEV0_EPF2_1_DEVICE_CAP2 |
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| 142394 | #define BIF_CFG_DEV0_EPF2_1_DEVICE_CAP2__CPL_TIMEOUT_RANGE_SUPPORTED__SHIFT 0x0 |
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| 142395 | #define BIF_CFG_DEV0_EPF2_1_DEVICE_CAP2__CPL_TIMEOUT_DIS_SUPPORTED__SHIFT 0x4 |
|---|
| 142396 | #define BIF_CFG_DEV0_EPF2_1_DEVICE_CAP2__ARI_FORWARDING_SUPPORTED__SHIFT 0x5 |
|---|
| 142397 | #define BIF_CFG_DEV0_EPF2_1_DEVICE_CAP2__ATOMICOP_ROUTING_SUPPORTED__SHIFT 0x6 |
|---|
| 142398 | #define BIF_CFG_DEV0_EPF2_1_DEVICE_CAP2__ATOMICOP_32CMPLT_SUPPORTED__SHIFT 0x7 |
|---|
| 142399 | #define BIF_CFG_DEV0_EPF2_1_DEVICE_CAP2__ATOMICOP_64CMPLT_SUPPORTED__SHIFT 0x8 |
|---|
| 142400 | #define BIF_CFG_DEV0_EPF2_1_DEVICE_CAP2__CAS128_CMPLT_SUPPORTED__SHIFT 0x9 |
|---|
| 142401 | #define BIF_CFG_DEV0_EPF2_1_DEVICE_CAP2__NO_RO_ENABLED_P2P_PASSING__SHIFT 0xa |
|---|
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|---|
| 142403 | #define BIF_CFG_DEV0_EPF2_1_DEVICE_CAP2__TPH_CPLR_SUPPORTED__SHIFT 0xc |
|---|
| 142404 | #define BIF_CFG_DEV0_EPF2_1_DEVICE_CAP2__LN_SYSTEM_CLS__SHIFT 0xe |
|---|
| 142405 | #define BIF_CFG_DEV0_EPF2_1_DEVICE_CAP2__TEN_BIT_TAG_COMPLETER_SUPPORTED__SHIFT 0x10 |
|---|
| 142406 | #define BIF_CFG_DEV0_EPF2_1_DEVICE_CAP2__TEN_BIT_TAG_REQUESTER_SUPPORTED__SHIFT 0x11 |
|---|
| 142407 | #define BIF_CFG_DEV0_EPF2_1_DEVICE_CAP2__OBFF_SUPPORTED__SHIFT 0x12 |
|---|
| 142408 | #define BIF_CFG_DEV0_EPF2_1_DEVICE_CAP2__EXTENDED_FMT_FIELD_SUPPORTED__SHIFT 0x14 |
|---|
| 142409 | #define BIF_CFG_DEV0_EPF2_1_DEVICE_CAP2__END_END_TLP_PREFIX_SUPPORTED__SHIFT 0x15 |
|---|
| 142410 | #define BIF_CFG_DEV0_EPF2_1_DEVICE_CAP2__MAX_END_END_TLP_PREFIXES__SHIFT 0x16 |
|---|
| 142411 | #define BIF_CFG_DEV0_EPF2_1_DEVICE_CAP2__EMER_POWER_REDUCTION_SUPPORTED__SHIFT 0x18 |
|---|
| 142412 | #define BIF_CFG_DEV0_EPF2_1_DEVICE_CAP2__EMER_POWER_REDUCTION_INIT_REQ__SHIFT 0x1a |
|---|
| 142413 | #define BIF_CFG_DEV0_EPF2_1_DEVICE_CAP2__FRS_SUPPORTED__SHIFT 0x1f |
|---|
| 142414 | #define BIF_CFG_DEV0_EPF2_1_DEVICE_CAP2__CPL_TIMEOUT_RANGE_SUPPORTED_MASK 0x0000000FL |
|---|
| 142415 | #define BIF_CFG_DEV0_EPF2_1_DEVICE_CAP2__CPL_TIMEOUT_DIS_SUPPORTED_MASK 0x00000010L |
|---|
| 142416 | #define BIF_CFG_DEV0_EPF2_1_DEVICE_CAP2__ARI_FORWARDING_SUPPORTED_MASK 0x00000020L |
|---|
| 142417 | #define BIF_CFG_DEV0_EPF2_1_DEVICE_CAP2__ATOMICOP_ROUTING_SUPPORTED_MASK 0x00000040L |
|---|
| 142418 | #define BIF_CFG_DEV0_EPF2_1_DEVICE_CAP2__ATOMICOP_32CMPLT_SUPPORTED_MASK 0x00000080L |
|---|
| 142419 | #define BIF_CFG_DEV0_EPF2_1_DEVICE_CAP2__ATOMICOP_64CMPLT_SUPPORTED_MASK 0x00000100L |
|---|
| 142420 | #define BIF_CFG_DEV0_EPF2_1_DEVICE_CAP2__CAS128_CMPLT_SUPPORTED_MASK 0x00000200L |
|---|
| 142421 | #define BIF_CFG_DEV0_EPF2_1_DEVICE_CAP2__NO_RO_ENABLED_P2P_PASSING_MASK 0x00000400L |
|---|
| 142422 | #define BIF_CFG_DEV0_EPF2_1_DEVICE_CAP2__LTR_SUPPORTED_MASK 0x00000800L |
|---|
| 142423 | #define BIF_CFG_DEV0_EPF2_1_DEVICE_CAP2__TPH_CPLR_SUPPORTED_MASK 0x00003000L |
|---|
| 142424 | #define BIF_CFG_DEV0_EPF2_1_DEVICE_CAP2__LN_SYSTEM_CLS_MASK 0x0000C000L |
|---|
| 142425 | #define BIF_CFG_DEV0_EPF2_1_DEVICE_CAP2__TEN_BIT_TAG_COMPLETER_SUPPORTED_MASK 0x00010000L |
|---|
| 142426 | #define BIF_CFG_DEV0_EPF2_1_DEVICE_CAP2__TEN_BIT_TAG_REQUESTER_SUPPORTED_MASK 0x00020000L |
|---|
| 142427 | #define BIF_CFG_DEV0_EPF2_1_DEVICE_CAP2__OBFF_SUPPORTED_MASK 0x000C0000L |
|---|
| 142428 | #define BIF_CFG_DEV0_EPF2_1_DEVICE_CAP2__EXTENDED_FMT_FIELD_SUPPORTED_MASK 0x00100000L |
|---|
| 142429 | #define BIF_CFG_DEV0_EPF2_1_DEVICE_CAP2__END_END_TLP_PREFIX_SUPPORTED_MASK 0x00200000L |
|---|
| 142430 | #define BIF_CFG_DEV0_EPF2_1_DEVICE_CAP2__MAX_END_END_TLP_PREFIXES_MASK 0x00C00000L |
|---|
| 142431 | #define BIF_CFG_DEV0_EPF2_1_DEVICE_CAP2__EMER_POWER_REDUCTION_SUPPORTED_MASK 0x03000000L |
|---|
| 142432 | #define BIF_CFG_DEV0_EPF2_1_DEVICE_CAP2__EMER_POWER_REDUCTION_INIT_REQ_MASK 0x04000000L |
|---|
| 142433 | #define BIF_CFG_DEV0_EPF2_1_DEVICE_CAP2__FRS_SUPPORTED_MASK 0x80000000L |
|---|
| 142434 | //BIF_CFG_DEV0_EPF2_1_DEVICE_CNTL2 |
|---|
| 142435 | #define BIF_CFG_DEV0_EPF2_1_DEVICE_CNTL2__CPL_TIMEOUT_VALUE__SHIFT 0x0 |
|---|
| 142436 | #define BIF_CFG_DEV0_EPF2_1_DEVICE_CNTL2__CPL_TIMEOUT_DIS__SHIFT 0x4 |
|---|
| 142437 | #define BIF_CFG_DEV0_EPF2_1_DEVICE_CNTL2__ARI_FORWARDING_EN__SHIFT 0x5 |
|---|
| 142438 | #define BIF_CFG_DEV0_EPF2_1_DEVICE_CNTL2__ATOMICOP_REQUEST_EN__SHIFT 0x6 |
|---|
| 142439 | #define BIF_CFG_DEV0_EPF2_1_DEVICE_CNTL2__ATOMICOP_EGRESS_BLOCKING__SHIFT 0x7 |
|---|
| 142440 | #define BIF_CFG_DEV0_EPF2_1_DEVICE_CNTL2__IDO_REQUEST_ENABLE__SHIFT 0x8 |
|---|
| 142441 | #define BIF_CFG_DEV0_EPF2_1_DEVICE_CNTL2__IDO_COMPLETION_ENABLE__SHIFT 0x9 |
|---|
| 142442 | #define BIF_CFG_DEV0_EPF2_1_DEVICE_CNTL2__LTR_EN__SHIFT 0xa |
|---|
| 142443 | #define BIF_CFG_DEV0_EPF2_1_DEVICE_CNTL2__EMER_POWER_REDUCTION_REQUEST__SHIFT 0xb |
|---|
| 142444 | #define BIF_CFG_DEV0_EPF2_1_DEVICE_CNTL2__TEN_BIT_TAG_REQUESTER_ENABLE__SHIFT 0xc |
|---|
| 142445 | #define BIF_CFG_DEV0_EPF2_1_DEVICE_CNTL2__OBFF_EN__SHIFT 0xd |
|---|
| 142446 | #define BIF_CFG_DEV0_EPF2_1_DEVICE_CNTL2__END_END_TLP_PREFIX_BLOCKING__SHIFT 0xf |
|---|
| 142447 | #define BIF_CFG_DEV0_EPF2_1_DEVICE_CNTL2__CPL_TIMEOUT_VALUE_MASK 0x000FL |
|---|
| 142448 | #define BIF_CFG_DEV0_EPF2_1_DEVICE_CNTL2__CPL_TIMEOUT_DIS_MASK 0x0010L |
|---|
| 142449 | #define BIF_CFG_DEV0_EPF2_1_DEVICE_CNTL2__ARI_FORWARDING_EN_MASK 0x0020L |
|---|
| 142450 | #define BIF_CFG_DEV0_EPF2_1_DEVICE_CNTL2__ATOMICOP_REQUEST_EN_MASK 0x0040L |
|---|
| 142451 | #define BIF_CFG_DEV0_EPF2_1_DEVICE_CNTL2__ATOMICOP_EGRESS_BLOCKING_MASK 0x0080L |
|---|
| 142452 | #define BIF_CFG_DEV0_EPF2_1_DEVICE_CNTL2__IDO_REQUEST_ENABLE_MASK 0x0100L |
|---|
| 142453 | #define BIF_CFG_DEV0_EPF2_1_DEVICE_CNTL2__IDO_COMPLETION_ENABLE_MASK 0x0200L |
|---|
| 142454 | #define BIF_CFG_DEV0_EPF2_1_DEVICE_CNTL2__LTR_EN_MASK 0x0400L |
|---|
| 142455 | #define BIF_CFG_DEV0_EPF2_1_DEVICE_CNTL2__EMER_POWER_REDUCTION_REQUEST_MASK 0x0800L |
|---|
| 142456 | #define BIF_CFG_DEV0_EPF2_1_DEVICE_CNTL2__TEN_BIT_TAG_REQUESTER_ENABLE_MASK 0x1000L |
|---|
| 142457 | #define BIF_CFG_DEV0_EPF2_1_DEVICE_CNTL2__OBFF_EN_MASK 0x6000L |
|---|
| 142458 | #define BIF_CFG_DEV0_EPF2_1_DEVICE_CNTL2__END_END_TLP_PREFIX_BLOCKING_MASK 0x8000L |
|---|
| 142459 | //BIF_CFG_DEV0_EPF2_1_DEVICE_STATUS2 |
|---|
| 142460 | #define BIF_CFG_DEV0_EPF2_1_DEVICE_STATUS2__RESERVED__SHIFT 0x0 |
|---|
| 142461 | #define BIF_CFG_DEV0_EPF2_1_DEVICE_STATUS2__RESERVED_MASK 0xFFFFL |
|---|
| 142462 | //BIF_CFG_DEV0_EPF2_1_LINK_CAP2 |
|---|
| 142463 | #define BIF_CFG_DEV0_EPF2_1_LINK_CAP2__SUPPORTED_LINK_SPEED__SHIFT 0x1 |
|---|
| 142464 | #define BIF_CFG_DEV0_EPF2_1_LINK_CAP2__CROSSLINK_SUPPORTED__SHIFT 0x8 |
|---|
| 142465 | #define BIF_CFG_DEV0_EPF2_1_LINK_CAP2__LOWER_SKP_OS_GEN_SUPPORT__SHIFT 0x9 |
|---|
| 142466 | #define BIF_CFG_DEV0_EPF2_1_LINK_CAP2__LOWER_SKP_OS_RCV_SUPPORT__SHIFT 0x10 |
|---|
| 142467 | #define BIF_CFG_DEV0_EPF2_1_LINK_CAP2__RTM1_PRESENCE_DET_SUPPORT__SHIFT 0x17 |
|---|
| 142468 | #define BIF_CFG_DEV0_EPF2_1_LINK_CAP2__RTM2_PRESENCE_DET_SUPPORT__SHIFT 0x18 |
|---|
| 142469 | #define BIF_CFG_DEV0_EPF2_1_LINK_CAP2__DRS_SUPPORTED__SHIFT 0x1f |
|---|
| 142470 | #define BIF_CFG_DEV0_EPF2_1_LINK_CAP2__SUPPORTED_LINK_SPEED_MASK 0x000000FEL |
|---|
| 142471 | #define BIF_CFG_DEV0_EPF2_1_LINK_CAP2__CROSSLINK_SUPPORTED_MASK 0x00000100L |
|---|
| 142472 | #define BIF_CFG_DEV0_EPF2_1_LINK_CAP2__LOWER_SKP_OS_GEN_SUPPORT_MASK 0x0000FE00L |
|---|
| 142473 | #define BIF_CFG_DEV0_EPF2_1_LINK_CAP2__LOWER_SKP_OS_RCV_SUPPORT_MASK 0x007F0000L |
|---|
| 142474 | #define BIF_CFG_DEV0_EPF2_1_LINK_CAP2__RTM1_PRESENCE_DET_SUPPORT_MASK 0x00800000L |
|---|
| 142475 | #define BIF_CFG_DEV0_EPF2_1_LINK_CAP2__RTM2_PRESENCE_DET_SUPPORT_MASK 0x01000000L |
|---|
| 142476 | #define BIF_CFG_DEV0_EPF2_1_LINK_CAP2__DRS_SUPPORTED_MASK 0x80000000L |
|---|
| 142477 | //BIF_CFG_DEV0_EPF2_1_LINK_CNTL2 |
|---|
| 142478 | #define BIF_CFG_DEV0_EPF2_1_LINK_CNTL2__TARGET_LINK_SPEED__SHIFT 0x0 |
|---|
| 142479 | #define BIF_CFG_DEV0_EPF2_1_LINK_CNTL2__ENTER_COMPLIANCE__SHIFT 0x4 |
|---|
| 142480 | #define BIF_CFG_DEV0_EPF2_1_LINK_CNTL2__HW_AUTONOMOUS_SPEED_DISABLE__SHIFT 0x5 |
|---|
| 142481 | #define BIF_CFG_DEV0_EPF2_1_LINK_CNTL2__SELECTABLE_DEEMPHASIS__SHIFT 0x6 |
|---|
| 142482 | #define BIF_CFG_DEV0_EPF2_1_LINK_CNTL2__XMIT_MARGIN__SHIFT 0x7 |
|---|
| 142483 | #define BIF_CFG_DEV0_EPF2_1_LINK_CNTL2__ENTER_MOD_COMPLIANCE__SHIFT 0xa |
|---|
| 142484 | #define BIF_CFG_DEV0_EPF2_1_LINK_CNTL2__COMPLIANCE_SOS__SHIFT 0xb |
|---|
| 142485 | #define BIF_CFG_DEV0_EPF2_1_LINK_CNTL2__COMPLIANCE_DEEMPHASIS__SHIFT 0xc |
|---|
| 142486 | #define BIF_CFG_DEV0_EPF2_1_LINK_CNTL2__TARGET_LINK_SPEED_MASK 0x000FL |
|---|
| 142487 | #define BIF_CFG_DEV0_EPF2_1_LINK_CNTL2__ENTER_COMPLIANCE_MASK 0x0010L |
|---|
| 142488 | #define BIF_CFG_DEV0_EPF2_1_LINK_CNTL2__HW_AUTONOMOUS_SPEED_DISABLE_MASK 0x0020L |
|---|
| 142489 | #define BIF_CFG_DEV0_EPF2_1_LINK_CNTL2__SELECTABLE_DEEMPHASIS_MASK 0x0040L |
|---|
| 142490 | #define BIF_CFG_DEV0_EPF2_1_LINK_CNTL2__XMIT_MARGIN_MASK 0x0380L |
|---|
| 142491 | #define BIF_CFG_DEV0_EPF2_1_LINK_CNTL2__ENTER_MOD_COMPLIANCE_MASK 0x0400L |
|---|
| 142492 | #define BIF_CFG_DEV0_EPF2_1_LINK_CNTL2__COMPLIANCE_SOS_MASK 0x0800L |
|---|
| 142493 | #define BIF_CFG_DEV0_EPF2_1_LINK_CNTL2__COMPLIANCE_DEEMPHASIS_MASK 0xF000L |
|---|
| 142494 | //BIF_CFG_DEV0_EPF2_1_LINK_STATUS2 |
|---|
| 142495 | #define BIF_CFG_DEV0_EPF2_1_LINK_STATUS2__CUR_DEEMPHASIS_LEVEL__SHIFT 0x0 |
|---|
| 142496 | #define BIF_CFG_DEV0_EPF2_1_LINK_STATUS2__EQUALIZATION_COMPLETE_8GT__SHIFT 0x1 |
|---|
| 142497 | #define BIF_CFG_DEV0_EPF2_1_LINK_STATUS2__EQUALIZATION_PHASE1_SUCCESS_8GT__SHIFT 0x2 |
|---|
| 142498 | #define BIF_CFG_DEV0_EPF2_1_LINK_STATUS2__EQUALIZATION_PHASE2_SUCCESS_8GT__SHIFT 0x3 |
|---|
| 142499 | #define BIF_CFG_DEV0_EPF2_1_LINK_STATUS2__EQUALIZATION_PHASE3_SUCCESS_8GT__SHIFT 0x4 |
|---|
| 142500 | #define BIF_CFG_DEV0_EPF2_1_LINK_STATUS2__LINK_EQUALIZATION_REQUEST_8GT__SHIFT 0x5 |
|---|
| 142501 | #define BIF_CFG_DEV0_EPF2_1_LINK_STATUS2__RTM1_PRESENCE_DET__SHIFT 0x6 |
|---|
| 142502 | #define BIF_CFG_DEV0_EPF2_1_LINK_STATUS2__RTM2_PRESENCE_DET__SHIFT 0x7 |
|---|
| 142503 | #define BIF_CFG_DEV0_EPF2_1_LINK_STATUS2__CROSSLINK_RESOLUTION__SHIFT 0x8 |
|---|
| 142504 | #define BIF_CFG_DEV0_EPF2_1_LINK_STATUS2__DOWNSTREAM_COMPONENT_PRESENCE__SHIFT 0xc |
|---|
| 142505 | #define BIF_CFG_DEV0_EPF2_1_LINK_STATUS2__DRS_MESSAGE_RECEIVED__SHIFT 0xf |
|---|
| 142506 | #define BIF_CFG_DEV0_EPF2_1_LINK_STATUS2__CUR_DEEMPHASIS_LEVEL_MASK 0x0001L |
|---|
| 142507 | #define BIF_CFG_DEV0_EPF2_1_LINK_STATUS2__EQUALIZATION_COMPLETE_8GT_MASK 0x0002L |
|---|
| 142508 | #define BIF_CFG_DEV0_EPF2_1_LINK_STATUS2__EQUALIZATION_PHASE1_SUCCESS_8GT_MASK 0x0004L |
|---|
| 142509 | #define BIF_CFG_DEV0_EPF2_1_LINK_STATUS2__EQUALIZATION_PHASE2_SUCCESS_8GT_MASK 0x0008L |
|---|
| 142510 | #define BIF_CFG_DEV0_EPF2_1_LINK_STATUS2__EQUALIZATION_PHASE3_SUCCESS_8GT_MASK 0x0010L |
|---|
| 142511 | #define BIF_CFG_DEV0_EPF2_1_LINK_STATUS2__LINK_EQUALIZATION_REQUEST_8GT_MASK 0x0020L |
|---|
| 142512 | #define BIF_CFG_DEV0_EPF2_1_LINK_STATUS2__RTM1_PRESENCE_DET_MASK 0x0040L |
|---|
| 142513 | #define BIF_CFG_DEV0_EPF2_1_LINK_STATUS2__RTM2_PRESENCE_DET_MASK 0x0080L |
|---|
| 142514 | #define BIF_CFG_DEV0_EPF2_1_LINK_STATUS2__CROSSLINK_RESOLUTION_MASK 0x0300L |
|---|
| 142515 | #define BIF_CFG_DEV0_EPF2_1_LINK_STATUS2__DOWNSTREAM_COMPONENT_PRESENCE_MASK 0x7000L |
|---|
| 142516 | #define BIF_CFG_DEV0_EPF2_1_LINK_STATUS2__DRS_MESSAGE_RECEIVED_MASK 0x8000L |
|---|
| 142517 | //BIF_CFG_DEV0_EPF2_1_MSI_CAP_LIST |
|---|
| 142518 | #define BIF_CFG_DEV0_EPF2_1_MSI_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 142519 | #define BIF_CFG_DEV0_EPF2_1_MSI_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
|---|
| 142520 | #define BIF_CFG_DEV0_EPF2_1_MSI_CAP_LIST__CAP_ID_MASK 0x00FFL |
|---|
| 142521 | #define BIF_CFG_DEV0_EPF2_1_MSI_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
|---|
| 142522 | //BIF_CFG_DEV0_EPF2_1_MSI_MSG_CNTL |
|---|
| 142523 | #define BIF_CFG_DEV0_EPF2_1_MSI_MSG_CNTL__MSI_EN__SHIFT 0x0 |
|---|
| 142524 | #define BIF_CFG_DEV0_EPF2_1_MSI_MSG_CNTL__MSI_MULTI_CAP__SHIFT 0x1 |
|---|
| 142525 | #define BIF_CFG_DEV0_EPF2_1_MSI_MSG_CNTL__MSI_MULTI_EN__SHIFT 0x4 |
|---|
| 142526 | #define BIF_CFG_DEV0_EPF2_1_MSI_MSG_CNTL__MSI_64BIT__SHIFT 0x7 |
|---|
| 142527 | #define BIF_CFG_DEV0_EPF2_1_MSI_MSG_CNTL__MSI_PERVECTOR_MASKING_CAP__SHIFT 0x8 |
|---|
| 142528 | #define BIF_CFG_DEV0_EPF2_1_MSI_MSG_CNTL__MSI_EXT_MSG_DATA_CAP__SHIFT 0x9 |
|---|
| 142529 | #define BIF_CFG_DEV0_EPF2_1_MSI_MSG_CNTL__MSI_EXT_MSG_DATA_EN__SHIFT 0xa |
|---|
| 142530 | #define BIF_CFG_DEV0_EPF2_1_MSI_MSG_CNTL__MSI_EN_MASK 0x0001L |
|---|
| 142531 | #define BIF_CFG_DEV0_EPF2_1_MSI_MSG_CNTL__MSI_MULTI_CAP_MASK 0x000EL |
|---|
| 142532 | #define BIF_CFG_DEV0_EPF2_1_MSI_MSG_CNTL__MSI_MULTI_EN_MASK 0x0070L |
|---|
| 142533 | #define BIF_CFG_DEV0_EPF2_1_MSI_MSG_CNTL__MSI_64BIT_MASK 0x0080L |
|---|
| 142534 | #define BIF_CFG_DEV0_EPF2_1_MSI_MSG_CNTL__MSI_PERVECTOR_MASKING_CAP_MASK 0x0100L |
|---|
| 142535 | #define BIF_CFG_DEV0_EPF2_1_MSI_MSG_CNTL__MSI_EXT_MSG_DATA_CAP_MASK 0x0200L |
|---|
| 142536 | #define BIF_CFG_DEV0_EPF2_1_MSI_MSG_CNTL__MSI_EXT_MSG_DATA_EN_MASK 0x0400L |
|---|
| 142537 | //BIF_CFG_DEV0_EPF2_1_MSI_MSG_ADDR_LO |
|---|
| 142538 | #define BIF_CFG_DEV0_EPF2_1_MSI_MSG_ADDR_LO__MSI_MSG_ADDR_LO__SHIFT 0x2 |
|---|
| 142539 | #define BIF_CFG_DEV0_EPF2_1_MSI_MSG_ADDR_LO__MSI_MSG_ADDR_LO_MASK 0xFFFFFFFCL |
|---|
| 142540 | //BIF_CFG_DEV0_EPF2_1_MSI_MSG_ADDR_HI |
|---|
| 142541 | #define BIF_CFG_DEV0_EPF2_1_MSI_MSG_ADDR_HI__MSI_MSG_ADDR_HI__SHIFT 0x0 |
|---|
| 142542 | #define BIF_CFG_DEV0_EPF2_1_MSI_MSG_ADDR_HI__MSI_MSG_ADDR_HI_MASK 0xFFFFFFFFL |
|---|
| 142543 | //BIF_CFG_DEV0_EPF2_1_MSI_MSG_DATA |
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|---|
| 142546 | //BIF_CFG_DEV0_EPF2_1_MSI_EXT_MSG_DATA |
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| 142547 | #define BIF_CFG_DEV0_EPF2_1_MSI_EXT_MSG_DATA__MSI_EXT_DATA__SHIFT 0x0 |
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| 142548 | #define BIF_CFG_DEV0_EPF2_1_MSI_EXT_MSG_DATA__MSI_EXT_DATA_MASK 0xFFFFL |
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|---|
| 142552 | //BIF_CFG_DEV0_EPF2_1_MSI_MSG_DATA_64 |
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| 142553 | #define BIF_CFG_DEV0_EPF2_1_MSI_MSG_DATA_64__MSI_DATA_64__SHIFT 0x0 |
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| 142554 | #define BIF_CFG_DEV0_EPF2_1_MSI_MSG_DATA_64__MSI_DATA_64_MASK 0xFFFFL |
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| 142555 | //BIF_CFG_DEV0_EPF2_1_MSI_EXT_MSG_DATA_64 |
|---|
| 142556 | #define BIF_CFG_DEV0_EPF2_1_MSI_EXT_MSG_DATA_64__MSI_EXT_DATA_64__SHIFT 0x0 |
|---|
| 142557 | #define BIF_CFG_DEV0_EPF2_1_MSI_EXT_MSG_DATA_64__MSI_EXT_DATA_64_MASK 0xFFFFL |
|---|
| 142558 | //BIF_CFG_DEV0_EPF2_1_MSI_MASK_64 |
|---|
| 142559 | #define BIF_CFG_DEV0_EPF2_1_MSI_MASK_64__MSI_MASK_64__SHIFT 0x0 |
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| 142560 | #define BIF_CFG_DEV0_EPF2_1_MSI_MASK_64__MSI_MASK_64_MASK 0xFFFFFFFFL |
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| 142562 | #define BIF_CFG_DEV0_EPF2_1_MSI_PENDING__MSI_PENDING__SHIFT 0x0 |
|---|
| 142563 | #define BIF_CFG_DEV0_EPF2_1_MSI_PENDING__MSI_PENDING_MASK 0xFFFFFFFFL |
|---|
| 142564 | //BIF_CFG_DEV0_EPF2_1_MSI_PENDING_64 |
|---|
| 142565 | #define BIF_CFG_DEV0_EPF2_1_MSI_PENDING_64__MSI_PENDING_64__SHIFT 0x0 |
|---|
| 142566 | #define BIF_CFG_DEV0_EPF2_1_MSI_PENDING_64__MSI_PENDING_64_MASK 0xFFFFFFFFL |
|---|
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|---|
| 142570 | #define BIF_CFG_DEV0_EPF2_1_MSIX_CAP_LIST__CAP_ID_MASK 0x00FFL |
|---|
| 142571 | #define BIF_CFG_DEV0_EPF2_1_MSIX_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
|---|
| 142572 | //BIF_CFG_DEV0_EPF2_1_MSIX_MSG_CNTL |
|---|
| 142573 | #define BIF_CFG_DEV0_EPF2_1_MSIX_MSG_CNTL__MSIX_TABLE_SIZE__SHIFT 0x0 |
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|---|
| 142576 | #define BIF_CFG_DEV0_EPF2_1_MSIX_MSG_CNTL__MSIX_TABLE_SIZE_MASK 0x07FFL |
|---|
| 142577 | #define BIF_CFG_DEV0_EPF2_1_MSIX_MSG_CNTL__MSIX_FUNC_MASK_MASK 0x4000L |
|---|
| 142578 | #define BIF_CFG_DEV0_EPF2_1_MSIX_MSG_CNTL__MSIX_EN_MASK 0x8000L |
|---|
| 142579 | //BIF_CFG_DEV0_EPF2_1_MSIX_TABLE |
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|---|
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|---|
| 142582 | #define BIF_CFG_DEV0_EPF2_1_MSIX_TABLE__MSIX_TABLE_BIR_MASK 0x00000007L |
|---|
| 142583 | #define BIF_CFG_DEV0_EPF2_1_MSIX_TABLE__MSIX_TABLE_OFFSET_MASK 0xFFFFFFF8L |
|---|
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|---|
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|---|
| 142587 | #define BIF_CFG_DEV0_EPF2_1_MSIX_PBA__MSIX_PBA_BIR_MASK 0x00000007L |
|---|
| 142588 | #define BIF_CFG_DEV0_EPF2_1_MSIX_PBA__MSIX_PBA_OFFSET_MASK 0xFFFFFFF8L |
|---|
| 142589 | //BIF_CFG_DEV0_EPF2_1_SATA_CAP_0 |
|---|
| 142590 | #define BIF_CFG_DEV0_EPF2_1_SATA_CAP_0__CAP_ID__SHIFT 0x0 |
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| 142591 | #define BIF_CFG_DEV0_EPF2_1_SATA_CAP_0__NEXT_PTR__SHIFT 0x8 |
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|---|
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|---|
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|---|
| 142595 | #define BIF_CFG_DEV0_EPF2_1_SATA_CAP_0__CAP_ID_MASK 0x000000FFL |
|---|
| 142596 | #define BIF_CFG_DEV0_EPF2_1_SATA_CAP_0__NEXT_PTR_MASK 0x0000FF00L |
|---|
| 142597 | #define BIF_CFG_DEV0_EPF2_1_SATA_CAP_0__SATA_CAP_MINOR_REV_MASK 0x000F0000L |
|---|
| 142598 | #define BIF_CFG_DEV0_EPF2_1_SATA_CAP_0__SATA_CAP_MAJOR_REV_MASK 0x00F00000L |
|---|
| 142599 | #define BIF_CFG_DEV0_EPF2_1_SATA_CAP_0__SATA_CAP_RESERVED1_MASK 0xFF000000L |
|---|
| 142600 | //BIF_CFG_DEV0_EPF2_1_SATA_CAP_1 |
|---|
| 142601 | #define BIF_CFG_DEV0_EPF2_1_SATA_CAP_1__SATA_CAP_BAR_LOC__SHIFT 0x0 |
|---|
| 142602 | #define BIF_CFG_DEV0_EPF2_1_SATA_CAP_1__SATA_CAP_BAR_OFFSET__SHIFT 0x4 |
|---|
| 142603 | #define BIF_CFG_DEV0_EPF2_1_SATA_CAP_1__SATA_CAP_RESERVED2__SHIFT 0x18 |
|---|
| 142604 | #define BIF_CFG_DEV0_EPF2_1_SATA_CAP_1__SATA_CAP_BAR_LOC_MASK 0x0000000FL |
|---|
| 142605 | #define BIF_CFG_DEV0_EPF2_1_SATA_CAP_1__SATA_CAP_BAR_OFFSET_MASK 0x00FFFFF0L |
|---|
| 142606 | #define BIF_CFG_DEV0_EPF2_1_SATA_CAP_1__SATA_CAP_RESERVED2_MASK 0xFF000000L |
|---|
| 142607 | //BIF_CFG_DEV0_EPF2_1_SATA_IDP_INDEX |
|---|
| 142608 | #define BIF_CFG_DEV0_EPF2_1_SATA_IDP_INDEX__IDP_RESERVED1__SHIFT 0x0 |
|---|
| 142609 | #define BIF_CFG_DEV0_EPF2_1_SATA_IDP_INDEX__IDP_INDEX__SHIFT 0x2 |
|---|
| 142610 | #define BIF_CFG_DEV0_EPF2_1_SATA_IDP_INDEX__IDP_RESERVED2__SHIFT 0xc |
|---|
| 142611 | #define BIF_CFG_DEV0_EPF2_1_SATA_IDP_INDEX__IDP_RESERVED1_MASK 0x00000003L |
|---|
| 142612 | #define BIF_CFG_DEV0_EPF2_1_SATA_IDP_INDEX__IDP_INDEX_MASK 0x00000FFCL |
|---|
| 142613 | #define BIF_CFG_DEV0_EPF2_1_SATA_IDP_INDEX__IDP_RESERVED2_MASK 0xFFFFF000L |
|---|
| 142614 | //BIF_CFG_DEV0_EPF2_1_SATA_IDP_DATA |
|---|
| 142615 | #define BIF_CFG_DEV0_EPF2_1_SATA_IDP_DATA__IDP_DATA__SHIFT 0x0 |
|---|
| 142616 | #define BIF_CFG_DEV0_EPF2_1_SATA_IDP_DATA__IDP_DATA_MASK 0xFFFFFFFFL |
|---|
| 142617 | //BIF_CFG_DEV0_EPF2_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST |
|---|
| 142618 | #define BIF_CFG_DEV0_EPF2_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 142619 | #define BIF_CFG_DEV0_EPF2_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 142620 | #define BIF_CFG_DEV0_EPF2_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 142621 | #define BIF_CFG_DEV0_EPF2_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 142622 | #define BIF_CFG_DEV0_EPF2_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 142623 | #define BIF_CFG_DEV0_EPF2_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 142624 | //BIF_CFG_DEV0_EPF2_1_PCIE_VENDOR_SPECIFIC_HDR |
|---|
| 142625 | #define BIF_CFG_DEV0_EPF2_1_PCIE_VENDOR_SPECIFIC_HDR__VSEC_ID__SHIFT 0x0 |
|---|
| 142626 | #define BIF_CFG_DEV0_EPF2_1_PCIE_VENDOR_SPECIFIC_HDR__VSEC_REV__SHIFT 0x10 |
|---|
| 142627 | #define BIF_CFG_DEV0_EPF2_1_PCIE_VENDOR_SPECIFIC_HDR__VSEC_LENGTH__SHIFT 0x14 |
|---|
| 142628 | #define BIF_CFG_DEV0_EPF2_1_PCIE_VENDOR_SPECIFIC_HDR__VSEC_ID_MASK 0x0000FFFFL |
|---|
| 142629 | #define BIF_CFG_DEV0_EPF2_1_PCIE_VENDOR_SPECIFIC_HDR__VSEC_REV_MASK 0x000F0000L |
|---|
| 142630 | #define BIF_CFG_DEV0_EPF2_1_PCIE_VENDOR_SPECIFIC_HDR__VSEC_LENGTH_MASK 0xFFF00000L |
|---|
| 142631 | //BIF_CFG_DEV0_EPF2_1_PCIE_VENDOR_SPECIFIC1 |
|---|
| 142632 | #define BIF_CFG_DEV0_EPF2_1_PCIE_VENDOR_SPECIFIC1__SCRATCH__SHIFT 0x0 |
|---|
| 142633 | #define BIF_CFG_DEV0_EPF2_1_PCIE_VENDOR_SPECIFIC1__SCRATCH_MASK 0xFFFFFFFFL |
|---|
| 142634 | //BIF_CFG_DEV0_EPF2_1_PCIE_VENDOR_SPECIFIC2 |
|---|
| 142635 | #define BIF_CFG_DEV0_EPF2_1_PCIE_VENDOR_SPECIFIC2__SCRATCH__SHIFT 0x0 |
|---|
| 142636 | #define BIF_CFG_DEV0_EPF2_1_PCIE_VENDOR_SPECIFIC2__SCRATCH_MASK 0xFFFFFFFFL |
|---|
| 142637 | //BIF_CFG_DEV0_EPF2_1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST |
|---|
| 142638 | #define BIF_CFG_DEV0_EPF2_1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 142639 | #define BIF_CFG_DEV0_EPF2_1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 142640 | #define BIF_CFG_DEV0_EPF2_1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 142641 | #define BIF_CFG_DEV0_EPF2_1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 142642 | #define BIF_CFG_DEV0_EPF2_1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 142643 | #define BIF_CFG_DEV0_EPF2_1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 142644 | //BIF_CFG_DEV0_EPF2_1_PCIE_UNCORR_ERR_STATUS |
|---|
| 142645 | #define BIF_CFG_DEV0_EPF2_1_PCIE_UNCORR_ERR_STATUS__DLP_ERR_STATUS__SHIFT 0x4 |
|---|
| 142646 | #define BIF_CFG_DEV0_EPF2_1_PCIE_UNCORR_ERR_STATUS__SURPDN_ERR_STATUS__SHIFT 0x5 |
|---|
| 142647 | #define BIF_CFG_DEV0_EPF2_1_PCIE_UNCORR_ERR_STATUS__PSN_ERR_STATUS__SHIFT 0xc |
|---|
| 142648 | #define BIF_CFG_DEV0_EPF2_1_PCIE_UNCORR_ERR_STATUS__FC_ERR_STATUS__SHIFT 0xd |
|---|
| 142649 | #define BIF_CFG_DEV0_EPF2_1_PCIE_UNCORR_ERR_STATUS__CPL_TIMEOUT_STATUS__SHIFT 0xe |
|---|
| 142650 | #define BIF_CFG_DEV0_EPF2_1_PCIE_UNCORR_ERR_STATUS__CPL_ABORT_ERR_STATUS__SHIFT 0xf |
|---|
| 142651 | #define BIF_CFG_DEV0_EPF2_1_PCIE_UNCORR_ERR_STATUS__UNEXP_CPL_STATUS__SHIFT 0x10 |
|---|
| 142652 | #define BIF_CFG_DEV0_EPF2_1_PCIE_UNCORR_ERR_STATUS__RCV_OVFL_STATUS__SHIFT 0x11 |
|---|
| 142653 | #define BIF_CFG_DEV0_EPF2_1_PCIE_UNCORR_ERR_STATUS__MAL_TLP_STATUS__SHIFT 0x12 |
|---|
| 142654 | #define BIF_CFG_DEV0_EPF2_1_PCIE_UNCORR_ERR_STATUS__ECRC_ERR_STATUS__SHIFT 0x13 |
|---|
| 142655 | #define BIF_CFG_DEV0_EPF2_1_PCIE_UNCORR_ERR_STATUS__UNSUPP_REQ_ERR_STATUS__SHIFT 0x14 |
|---|
| 142656 | #define BIF_CFG_DEV0_EPF2_1_PCIE_UNCORR_ERR_STATUS__ACS_VIOLATION_STATUS__SHIFT 0x15 |
|---|
| 142657 | #define BIF_CFG_DEV0_EPF2_1_PCIE_UNCORR_ERR_STATUS__UNCORR_INT_ERR_STATUS__SHIFT 0x16 |
|---|
| 142658 | #define BIF_CFG_DEV0_EPF2_1_PCIE_UNCORR_ERR_STATUS__MC_BLOCKED_TLP_STATUS__SHIFT 0x17 |
|---|
| 142659 | #define BIF_CFG_DEV0_EPF2_1_PCIE_UNCORR_ERR_STATUS__ATOMICOP_EGRESS_BLOCKED_STATUS__SHIFT 0x18 |
|---|
| 142660 | #define BIF_CFG_DEV0_EPF2_1_PCIE_UNCORR_ERR_STATUS__TLP_PREFIX_BLOCKED_ERR_STATUS__SHIFT 0x19 |
|---|
| 142661 | #define BIF_CFG_DEV0_EPF2_1_PCIE_UNCORR_ERR_STATUS__POISONED_TLP_EGRESS_BLOCKED_STATUS__SHIFT 0x1a |
|---|
| 142662 | #define BIF_CFG_DEV0_EPF2_1_PCIE_UNCORR_ERR_STATUS__DLP_ERR_STATUS_MASK 0x00000010L |
|---|
| 142663 | #define BIF_CFG_DEV0_EPF2_1_PCIE_UNCORR_ERR_STATUS__SURPDN_ERR_STATUS_MASK 0x00000020L |
|---|
| 142664 | #define BIF_CFG_DEV0_EPF2_1_PCIE_UNCORR_ERR_STATUS__PSN_ERR_STATUS_MASK 0x00001000L |
|---|
| 142665 | #define BIF_CFG_DEV0_EPF2_1_PCIE_UNCORR_ERR_STATUS__FC_ERR_STATUS_MASK 0x00002000L |
|---|
| 142666 | #define BIF_CFG_DEV0_EPF2_1_PCIE_UNCORR_ERR_STATUS__CPL_TIMEOUT_STATUS_MASK 0x00004000L |
|---|
| 142667 | #define BIF_CFG_DEV0_EPF2_1_PCIE_UNCORR_ERR_STATUS__CPL_ABORT_ERR_STATUS_MASK 0x00008000L |
|---|
| 142668 | #define BIF_CFG_DEV0_EPF2_1_PCIE_UNCORR_ERR_STATUS__UNEXP_CPL_STATUS_MASK 0x00010000L |
|---|
| 142669 | #define BIF_CFG_DEV0_EPF2_1_PCIE_UNCORR_ERR_STATUS__RCV_OVFL_STATUS_MASK 0x00020000L |
|---|
| 142670 | #define BIF_CFG_DEV0_EPF2_1_PCIE_UNCORR_ERR_STATUS__MAL_TLP_STATUS_MASK 0x00040000L |
|---|
| 142671 | #define BIF_CFG_DEV0_EPF2_1_PCIE_UNCORR_ERR_STATUS__ECRC_ERR_STATUS_MASK 0x00080000L |
|---|
| 142672 | #define BIF_CFG_DEV0_EPF2_1_PCIE_UNCORR_ERR_STATUS__UNSUPP_REQ_ERR_STATUS_MASK 0x00100000L |
|---|
| 142673 | #define BIF_CFG_DEV0_EPF2_1_PCIE_UNCORR_ERR_STATUS__ACS_VIOLATION_STATUS_MASK 0x00200000L |
|---|
| 142674 | #define BIF_CFG_DEV0_EPF2_1_PCIE_UNCORR_ERR_STATUS__UNCORR_INT_ERR_STATUS_MASK 0x00400000L |
|---|
| 142675 | #define BIF_CFG_DEV0_EPF2_1_PCIE_UNCORR_ERR_STATUS__MC_BLOCKED_TLP_STATUS_MASK 0x00800000L |
|---|
| 142676 | #define BIF_CFG_DEV0_EPF2_1_PCIE_UNCORR_ERR_STATUS__ATOMICOP_EGRESS_BLOCKED_STATUS_MASK 0x01000000L |
|---|
| 142677 | #define BIF_CFG_DEV0_EPF2_1_PCIE_UNCORR_ERR_STATUS__TLP_PREFIX_BLOCKED_ERR_STATUS_MASK 0x02000000L |
|---|
| 142678 | #define BIF_CFG_DEV0_EPF2_1_PCIE_UNCORR_ERR_STATUS__POISONED_TLP_EGRESS_BLOCKED_STATUS_MASK 0x04000000L |
|---|
| 142679 | //BIF_CFG_DEV0_EPF2_1_PCIE_UNCORR_ERR_MASK |
|---|
| 142680 | #define BIF_CFG_DEV0_EPF2_1_PCIE_UNCORR_ERR_MASK__DLP_ERR_MASK__SHIFT 0x4 |
|---|
| 142681 | #define BIF_CFG_DEV0_EPF2_1_PCIE_UNCORR_ERR_MASK__SURPDN_ERR_MASK__SHIFT 0x5 |
|---|
| 142682 | #define BIF_CFG_DEV0_EPF2_1_PCIE_UNCORR_ERR_MASK__PSN_ERR_MASK__SHIFT 0xc |
|---|
| 142683 | #define BIF_CFG_DEV0_EPF2_1_PCIE_UNCORR_ERR_MASK__FC_ERR_MASK__SHIFT 0xd |
|---|
| 142684 | #define BIF_CFG_DEV0_EPF2_1_PCIE_UNCORR_ERR_MASK__CPL_TIMEOUT_MASK__SHIFT 0xe |
|---|
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| 142742 | #define BIF_CFG_DEV0_EPF2_1_PCIE_UNCORR_ERR_SEVERITY__UNSUPP_REQ_ERR_SEVERITY_MASK 0x00100000L |
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|---|
| 142760 | #define BIF_CFG_DEV0_EPF2_1_PCIE_CORR_ERR_STATUS__BAD_DLLP_STATUS_MASK 0x00000080L |
|---|
| 142761 | #define BIF_CFG_DEV0_EPF2_1_PCIE_CORR_ERR_STATUS__REPLAY_NUM_ROLLOVER_STATUS_MASK 0x00000100L |
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|---|
| 142765 | #define BIF_CFG_DEV0_EPF2_1_PCIE_CORR_ERR_STATUS__HDR_LOG_OVFL_STATUS_MASK 0x00008000L |
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| 142766 | //BIF_CFG_DEV0_EPF2_1_PCIE_CORR_ERR_MASK |
|---|
| 142767 | #define BIF_CFG_DEV0_EPF2_1_PCIE_CORR_ERR_MASK__RCV_ERR_MASK__SHIFT 0x0 |
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|---|
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|---|
| 142772 | #define BIF_CFG_DEV0_EPF2_1_PCIE_CORR_ERR_MASK__ADVISORY_NONFATAL_ERR_MASK__SHIFT 0xd |
|---|
| 142773 | #define BIF_CFG_DEV0_EPF2_1_PCIE_CORR_ERR_MASK__CORR_INT_ERR_MASK__SHIFT 0xe |
|---|
| 142774 | #define BIF_CFG_DEV0_EPF2_1_PCIE_CORR_ERR_MASK__HDR_LOG_OVFL_MASK__SHIFT 0xf |
|---|
| 142775 | #define BIF_CFG_DEV0_EPF2_1_PCIE_CORR_ERR_MASK__RCV_ERR_MASK_MASK 0x00000001L |
|---|
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| 142777 | #define BIF_CFG_DEV0_EPF2_1_PCIE_CORR_ERR_MASK__BAD_DLLP_MASK_MASK 0x00000080L |
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| 142778 | #define BIF_CFG_DEV0_EPF2_1_PCIE_CORR_ERR_MASK__REPLAY_NUM_ROLLOVER_MASK_MASK 0x00000100L |
|---|
| 142779 | #define BIF_CFG_DEV0_EPF2_1_PCIE_CORR_ERR_MASK__REPLAY_TIMER_TIMEOUT_MASK_MASK 0x00001000L |
|---|
| 142780 | #define BIF_CFG_DEV0_EPF2_1_PCIE_CORR_ERR_MASK__ADVISORY_NONFATAL_ERR_MASK_MASK 0x00002000L |
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| 142781 | #define BIF_CFG_DEV0_EPF2_1_PCIE_CORR_ERR_MASK__CORR_INT_ERR_MASK_MASK 0x00004000L |
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| 142782 | #define BIF_CFG_DEV0_EPF2_1_PCIE_CORR_ERR_MASK__HDR_LOG_OVFL_MASK_MASK 0x00008000L |
|---|
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|---|
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|---|
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|---|
| 142786 | #define BIF_CFG_DEV0_EPF2_1_PCIE_ADV_ERR_CAP_CNTL__ECRC_GEN_EN__SHIFT 0x6 |
|---|
| 142787 | #define BIF_CFG_DEV0_EPF2_1_PCIE_ADV_ERR_CAP_CNTL__ECRC_CHECK_CAP__SHIFT 0x7 |
|---|
| 142788 | #define BIF_CFG_DEV0_EPF2_1_PCIE_ADV_ERR_CAP_CNTL__ECRC_CHECK_EN__SHIFT 0x8 |
|---|
| 142789 | #define BIF_CFG_DEV0_EPF2_1_PCIE_ADV_ERR_CAP_CNTL__MULTI_HDR_RECD_CAP__SHIFT 0x9 |
|---|
| 142790 | #define BIF_CFG_DEV0_EPF2_1_PCIE_ADV_ERR_CAP_CNTL__MULTI_HDR_RECD_EN__SHIFT 0xa |
|---|
| 142791 | #define BIF_CFG_DEV0_EPF2_1_PCIE_ADV_ERR_CAP_CNTL__TLP_PREFIX_LOG_PRESENT__SHIFT 0xb |
|---|
| 142792 | #define BIF_CFG_DEV0_EPF2_1_PCIE_ADV_ERR_CAP_CNTL__COMPLETION_TIMEOUT_LOG_CAPABLE__SHIFT 0xc |
|---|
| 142793 | #define BIF_CFG_DEV0_EPF2_1_PCIE_ADV_ERR_CAP_CNTL__FIRST_ERR_PTR_MASK 0x0000001FL |
|---|
| 142794 | #define BIF_CFG_DEV0_EPF2_1_PCIE_ADV_ERR_CAP_CNTL__ECRC_GEN_CAP_MASK 0x00000020L |
|---|
| 142795 | #define BIF_CFG_DEV0_EPF2_1_PCIE_ADV_ERR_CAP_CNTL__ECRC_GEN_EN_MASK 0x00000040L |
|---|
| 142796 | #define BIF_CFG_DEV0_EPF2_1_PCIE_ADV_ERR_CAP_CNTL__ECRC_CHECK_CAP_MASK 0x00000080L |
|---|
| 142797 | #define BIF_CFG_DEV0_EPF2_1_PCIE_ADV_ERR_CAP_CNTL__ECRC_CHECK_EN_MASK 0x00000100L |
|---|
| 142798 | #define BIF_CFG_DEV0_EPF2_1_PCIE_ADV_ERR_CAP_CNTL__MULTI_HDR_RECD_CAP_MASK 0x00000200L |
|---|
| 142799 | #define BIF_CFG_DEV0_EPF2_1_PCIE_ADV_ERR_CAP_CNTL__MULTI_HDR_RECD_EN_MASK 0x00000400L |
|---|
| 142800 | #define BIF_CFG_DEV0_EPF2_1_PCIE_ADV_ERR_CAP_CNTL__TLP_PREFIX_LOG_PRESENT_MASK 0x00000800L |
|---|
| 142801 | #define BIF_CFG_DEV0_EPF2_1_PCIE_ADV_ERR_CAP_CNTL__COMPLETION_TIMEOUT_LOG_CAPABLE_MASK 0x00001000L |
|---|
| 142802 | //BIF_CFG_DEV0_EPF2_1_PCIE_HDR_LOG0 |
|---|
| 142803 | #define BIF_CFG_DEV0_EPF2_1_PCIE_HDR_LOG0__TLP_HDR__SHIFT 0x0 |
|---|
| 142804 | #define BIF_CFG_DEV0_EPF2_1_PCIE_HDR_LOG0__TLP_HDR_MASK 0xFFFFFFFFL |
|---|
| 142805 | //BIF_CFG_DEV0_EPF2_1_PCIE_HDR_LOG1 |
|---|
| 142806 | #define BIF_CFG_DEV0_EPF2_1_PCIE_HDR_LOG1__TLP_HDR__SHIFT 0x0 |
|---|
| 142807 | #define BIF_CFG_DEV0_EPF2_1_PCIE_HDR_LOG1__TLP_HDR_MASK 0xFFFFFFFFL |
|---|
| 142808 | //BIF_CFG_DEV0_EPF2_1_PCIE_HDR_LOG2 |
|---|
| 142809 | #define BIF_CFG_DEV0_EPF2_1_PCIE_HDR_LOG2__TLP_HDR__SHIFT 0x0 |
|---|
| 142810 | #define BIF_CFG_DEV0_EPF2_1_PCIE_HDR_LOG2__TLP_HDR_MASK 0xFFFFFFFFL |
|---|
| 142811 | //BIF_CFG_DEV0_EPF2_1_PCIE_HDR_LOG3 |
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| 142812 | #define BIF_CFG_DEV0_EPF2_1_PCIE_HDR_LOG3__TLP_HDR__SHIFT 0x0 |
|---|
| 142813 | #define BIF_CFG_DEV0_EPF2_1_PCIE_HDR_LOG3__TLP_HDR_MASK 0xFFFFFFFFL |
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| 142814 | //BIF_CFG_DEV0_EPF2_1_PCIE_TLP_PREFIX_LOG0 |
|---|
| 142815 | #define BIF_CFG_DEV0_EPF2_1_PCIE_TLP_PREFIX_LOG0__TLP_PREFIX__SHIFT 0x0 |
|---|
| 142816 | #define BIF_CFG_DEV0_EPF2_1_PCIE_TLP_PREFIX_LOG0__TLP_PREFIX_MASK 0xFFFFFFFFL |
|---|
| 142817 | //BIF_CFG_DEV0_EPF2_1_PCIE_TLP_PREFIX_LOG1 |
|---|
| 142818 | #define BIF_CFG_DEV0_EPF2_1_PCIE_TLP_PREFIX_LOG1__TLP_PREFIX__SHIFT 0x0 |
|---|
| 142819 | #define BIF_CFG_DEV0_EPF2_1_PCIE_TLP_PREFIX_LOG1__TLP_PREFIX_MASK 0xFFFFFFFFL |
|---|
| 142820 | //BIF_CFG_DEV0_EPF2_1_PCIE_TLP_PREFIX_LOG2 |
|---|
| 142821 | #define BIF_CFG_DEV0_EPF2_1_PCIE_TLP_PREFIX_LOG2__TLP_PREFIX__SHIFT 0x0 |
|---|
| 142822 | #define BIF_CFG_DEV0_EPF2_1_PCIE_TLP_PREFIX_LOG2__TLP_PREFIX_MASK 0xFFFFFFFFL |
|---|
| 142823 | //BIF_CFG_DEV0_EPF2_1_PCIE_TLP_PREFIX_LOG3 |
|---|
| 142824 | #define BIF_CFG_DEV0_EPF2_1_PCIE_TLP_PREFIX_LOG3__TLP_PREFIX__SHIFT 0x0 |
|---|
| 142825 | #define BIF_CFG_DEV0_EPF2_1_PCIE_TLP_PREFIX_LOG3__TLP_PREFIX_MASK 0xFFFFFFFFL |
|---|
| 142826 | //BIF_CFG_DEV0_EPF2_1_PCIE_BAR_ENH_CAP_LIST |
|---|
| 142827 | #define BIF_CFG_DEV0_EPF2_1_PCIE_BAR_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 142828 | #define BIF_CFG_DEV0_EPF2_1_PCIE_BAR_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 142829 | #define BIF_CFG_DEV0_EPF2_1_PCIE_BAR_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 142830 | #define BIF_CFG_DEV0_EPF2_1_PCIE_BAR_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 142831 | #define BIF_CFG_DEV0_EPF2_1_PCIE_BAR_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 142832 | #define BIF_CFG_DEV0_EPF2_1_PCIE_BAR_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 142833 | //BIF_CFG_DEV0_EPF2_1_PCIE_BAR1_CAP |
|---|
| 142834 | #define BIF_CFG_DEV0_EPF2_1_PCIE_BAR1_CAP__BAR_SIZE_SUPPORTED__SHIFT 0x4 |
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| 142835 | #define BIF_CFG_DEV0_EPF2_1_PCIE_BAR1_CAP__BAR_SIZE_SUPPORTED_MASK 0xFFFFFFF0L |
|---|
| 142836 | //BIF_CFG_DEV0_EPF2_1_PCIE_BAR1_CNTL |
|---|
| 142837 | #define BIF_CFG_DEV0_EPF2_1_PCIE_BAR1_CNTL__BAR_INDEX__SHIFT 0x0 |
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| 142838 | #define BIF_CFG_DEV0_EPF2_1_PCIE_BAR1_CNTL__BAR_TOTAL_NUM__SHIFT 0x5 |
|---|
| 142839 | #define BIF_CFG_DEV0_EPF2_1_PCIE_BAR1_CNTL__BAR_SIZE__SHIFT 0x8 |
|---|
| 142840 | #define BIF_CFG_DEV0_EPF2_1_PCIE_BAR1_CNTL__BAR_SIZE_SUPPORTED_UPPER__SHIFT 0x10 |
|---|
| 142841 | #define BIF_CFG_DEV0_EPF2_1_PCIE_BAR1_CNTL__BAR_INDEX_MASK 0x00000007L |
|---|
| 142842 | #define BIF_CFG_DEV0_EPF2_1_PCIE_BAR1_CNTL__BAR_TOTAL_NUM_MASK 0x000000E0L |
|---|
| 142843 | #define BIF_CFG_DEV0_EPF2_1_PCIE_BAR1_CNTL__BAR_SIZE_MASK 0x00003F00L |
|---|
| 142844 | #define BIF_CFG_DEV0_EPF2_1_PCIE_BAR1_CNTL__BAR_SIZE_SUPPORTED_UPPER_MASK 0xFFFF0000L |
|---|
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|---|
| 142846 | #define BIF_CFG_DEV0_EPF2_1_PCIE_BAR2_CAP__BAR_SIZE_SUPPORTED__SHIFT 0x4 |
|---|
| 142847 | #define BIF_CFG_DEV0_EPF2_1_PCIE_BAR2_CAP__BAR_SIZE_SUPPORTED_MASK 0xFFFFFFF0L |
|---|
| 142848 | //BIF_CFG_DEV0_EPF2_1_PCIE_BAR2_CNTL |
|---|
| 142849 | #define BIF_CFG_DEV0_EPF2_1_PCIE_BAR2_CNTL__BAR_INDEX__SHIFT 0x0 |
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| 142850 | #define BIF_CFG_DEV0_EPF2_1_PCIE_BAR2_CNTL__BAR_TOTAL_NUM__SHIFT 0x5 |
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| 142851 | #define BIF_CFG_DEV0_EPF2_1_PCIE_BAR2_CNTL__BAR_SIZE__SHIFT 0x8 |
|---|
| 142852 | #define BIF_CFG_DEV0_EPF2_1_PCIE_BAR2_CNTL__BAR_SIZE_SUPPORTED_UPPER__SHIFT 0x10 |
|---|
| 142853 | #define BIF_CFG_DEV0_EPF2_1_PCIE_BAR2_CNTL__BAR_INDEX_MASK 0x00000007L |
|---|
| 142854 | #define BIF_CFG_DEV0_EPF2_1_PCIE_BAR2_CNTL__BAR_TOTAL_NUM_MASK 0x000000E0L |
|---|
| 142855 | #define BIF_CFG_DEV0_EPF2_1_PCIE_BAR2_CNTL__BAR_SIZE_MASK 0x00003F00L |
|---|
| 142856 | #define BIF_CFG_DEV0_EPF2_1_PCIE_BAR2_CNTL__BAR_SIZE_SUPPORTED_UPPER_MASK 0xFFFF0000L |
|---|
| 142857 | //BIF_CFG_DEV0_EPF2_1_PCIE_BAR3_CAP |
|---|
| 142858 | #define BIF_CFG_DEV0_EPF2_1_PCIE_BAR3_CAP__BAR_SIZE_SUPPORTED__SHIFT 0x4 |
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|---|
| 142860 | //BIF_CFG_DEV0_EPF2_1_PCIE_BAR3_CNTL |
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| 142861 | #define BIF_CFG_DEV0_EPF2_1_PCIE_BAR3_CNTL__BAR_INDEX__SHIFT 0x0 |
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| 142863 | #define BIF_CFG_DEV0_EPF2_1_PCIE_BAR3_CNTL__BAR_SIZE__SHIFT 0x8 |
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| 142864 | #define BIF_CFG_DEV0_EPF2_1_PCIE_BAR3_CNTL__BAR_SIZE_SUPPORTED_UPPER__SHIFT 0x10 |
|---|
| 142865 | #define BIF_CFG_DEV0_EPF2_1_PCIE_BAR3_CNTL__BAR_INDEX_MASK 0x00000007L |
|---|
| 142866 | #define BIF_CFG_DEV0_EPF2_1_PCIE_BAR3_CNTL__BAR_TOTAL_NUM_MASK 0x000000E0L |
|---|
| 142867 | #define BIF_CFG_DEV0_EPF2_1_PCIE_BAR3_CNTL__BAR_SIZE_MASK 0x00003F00L |
|---|
| 142868 | #define BIF_CFG_DEV0_EPF2_1_PCIE_BAR3_CNTL__BAR_SIZE_SUPPORTED_UPPER_MASK 0xFFFF0000L |
|---|
| 142869 | //BIF_CFG_DEV0_EPF2_1_PCIE_BAR4_CAP |
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| 142870 | #define BIF_CFG_DEV0_EPF2_1_PCIE_BAR4_CAP__BAR_SIZE_SUPPORTED__SHIFT 0x4 |
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| 142871 | #define BIF_CFG_DEV0_EPF2_1_PCIE_BAR4_CAP__BAR_SIZE_SUPPORTED_MASK 0xFFFFFFF0L |
|---|
| 142872 | //BIF_CFG_DEV0_EPF2_1_PCIE_BAR4_CNTL |
|---|
| 142873 | #define BIF_CFG_DEV0_EPF2_1_PCIE_BAR4_CNTL__BAR_INDEX__SHIFT 0x0 |
|---|
| 142874 | #define BIF_CFG_DEV0_EPF2_1_PCIE_BAR4_CNTL__BAR_TOTAL_NUM__SHIFT 0x5 |
|---|
| 142875 | #define BIF_CFG_DEV0_EPF2_1_PCIE_BAR4_CNTL__BAR_SIZE__SHIFT 0x8 |
|---|
| 142876 | #define BIF_CFG_DEV0_EPF2_1_PCIE_BAR4_CNTL__BAR_SIZE_SUPPORTED_UPPER__SHIFT 0x10 |
|---|
| 142877 | #define BIF_CFG_DEV0_EPF2_1_PCIE_BAR4_CNTL__BAR_INDEX_MASK 0x00000007L |
|---|
| 142878 | #define BIF_CFG_DEV0_EPF2_1_PCIE_BAR4_CNTL__BAR_TOTAL_NUM_MASK 0x000000E0L |
|---|
| 142879 | #define BIF_CFG_DEV0_EPF2_1_PCIE_BAR4_CNTL__BAR_SIZE_MASK 0x00003F00L |
|---|
| 142880 | #define BIF_CFG_DEV0_EPF2_1_PCIE_BAR4_CNTL__BAR_SIZE_SUPPORTED_UPPER_MASK 0xFFFF0000L |
|---|
| 142881 | //BIF_CFG_DEV0_EPF2_1_PCIE_BAR5_CAP |
|---|
| 142882 | #define BIF_CFG_DEV0_EPF2_1_PCIE_BAR5_CAP__BAR_SIZE_SUPPORTED__SHIFT 0x4 |
|---|
| 142883 | #define BIF_CFG_DEV0_EPF2_1_PCIE_BAR5_CAP__BAR_SIZE_SUPPORTED_MASK 0xFFFFFFF0L |
|---|
| 142884 | //BIF_CFG_DEV0_EPF2_1_PCIE_BAR5_CNTL |
|---|
| 142885 | #define BIF_CFG_DEV0_EPF2_1_PCIE_BAR5_CNTL__BAR_INDEX__SHIFT 0x0 |
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| 142886 | #define BIF_CFG_DEV0_EPF2_1_PCIE_BAR5_CNTL__BAR_TOTAL_NUM__SHIFT 0x5 |
|---|
| 142887 | #define BIF_CFG_DEV0_EPF2_1_PCIE_BAR5_CNTL__BAR_SIZE__SHIFT 0x8 |
|---|
| 142888 | #define BIF_CFG_DEV0_EPF2_1_PCIE_BAR5_CNTL__BAR_SIZE_SUPPORTED_UPPER__SHIFT 0x10 |
|---|
| 142889 | #define BIF_CFG_DEV0_EPF2_1_PCIE_BAR5_CNTL__BAR_INDEX_MASK 0x00000007L |
|---|
| 142890 | #define BIF_CFG_DEV0_EPF2_1_PCIE_BAR5_CNTL__BAR_TOTAL_NUM_MASK 0x000000E0L |
|---|
| 142891 | #define BIF_CFG_DEV0_EPF2_1_PCIE_BAR5_CNTL__BAR_SIZE_MASK 0x00003F00L |
|---|
| 142892 | #define BIF_CFG_DEV0_EPF2_1_PCIE_BAR5_CNTL__BAR_SIZE_SUPPORTED_UPPER_MASK 0xFFFF0000L |
|---|
| 142893 | //BIF_CFG_DEV0_EPF2_1_PCIE_BAR6_CAP |
|---|
| 142894 | #define BIF_CFG_DEV0_EPF2_1_PCIE_BAR6_CAP__BAR_SIZE_SUPPORTED__SHIFT 0x4 |
|---|
| 142895 | #define BIF_CFG_DEV0_EPF2_1_PCIE_BAR6_CAP__BAR_SIZE_SUPPORTED_MASK 0xFFFFFFF0L |
|---|
| 142896 | //BIF_CFG_DEV0_EPF2_1_PCIE_BAR6_CNTL |
|---|
| 142897 | #define BIF_CFG_DEV0_EPF2_1_PCIE_BAR6_CNTL__BAR_INDEX__SHIFT 0x0 |
|---|
| 142898 | #define BIF_CFG_DEV0_EPF2_1_PCIE_BAR6_CNTL__BAR_TOTAL_NUM__SHIFT 0x5 |
|---|
| 142899 | #define BIF_CFG_DEV0_EPF2_1_PCIE_BAR6_CNTL__BAR_SIZE__SHIFT 0x8 |
|---|
| 142900 | #define BIF_CFG_DEV0_EPF2_1_PCIE_BAR6_CNTL__BAR_SIZE_SUPPORTED_UPPER__SHIFT 0x10 |
|---|
| 142901 | #define BIF_CFG_DEV0_EPF2_1_PCIE_BAR6_CNTL__BAR_INDEX_MASK 0x00000007L |
|---|
| 142902 | #define BIF_CFG_DEV0_EPF2_1_PCIE_BAR6_CNTL__BAR_TOTAL_NUM_MASK 0x000000E0L |
|---|
| 142903 | #define BIF_CFG_DEV0_EPF2_1_PCIE_BAR6_CNTL__BAR_SIZE_MASK 0x00003F00L |
|---|
| 142904 | #define BIF_CFG_DEV0_EPF2_1_PCIE_BAR6_CNTL__BAR_SIZE_SUPPORTED_UPPER_MASK 0xFFFF0000L |
|---|
| 142905 | //BIF_CFG_DEV0_EPF2_1_PCIE_PWR_BUDGET_ENH_CAP_LIST |
|---|
| 142906 | #define BIF_CFG_DEV0_EPF2_1_PCIE_PWR_BUDGET_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 142907 | #define BIF_CFG_DEV0_EPF2_1_PCIE_PWR_BUDGET_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 142908 | #define BIF_CFG_DEV0_EPF2_1_PCIE_PWR_BUDGET_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 142909 | #define BIF_CFG_DEV0_EPF2_1_PCIE_PWR_BUDGET_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 142910 | #define BIF_CFG_DEV0_EPF2_1_PCIE_PWR_BUDGET_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 142911 | #define BIF_CFG_DEV0_EPF2_1_PCIE_PWR_BUDGET_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 142912 | //BIF_CFG_DEV0_EPF2_1_PCIE_PWR_BUDGET_DATA_SELECT |
|---|
| 142913 | #define BIF_CFG_DEV0_EPF2_1_PCIE_PWR_BUDGET_DATA_SELECT__DATA_SELECT__SHIFT 0x0 |
|---|
| 142914 | #define BIF_CFG_DEV0_EPF2_1_PCIE_PWR_BUDGET_DATA_SELECT__DATA_SELECT_MASK 0xFFL |
|---|
| 142915 | //BIF_CFG_DEV0_EPF2_1_PCIE_PWR_BUDGET_DATA |
|---|
| 142916 | #define BIF_CFG_DEV0_EPF2_1_PCIE_PWR_BUDGET_DATA__BASE_POWER__SHIFT 0x0 |
|---|
| 142917 | #define BIF_CFG_DEV0_EPF2_1_PCIE_PWR_BUDGET_DATA__DATA_SCALE__SHIFT 0x8 |
|---|
| 142918 | #define BIF_CFG_DEV0_EPF2_1_PCIE_PWR_BUDGET_DATA__PM_SUB_STATE__SHIFT 0xa |
|---|
| 142919 | #define BIF_CFG_DEV0_EPF2_1_PCIE_PWR_BUDGET_DATA__PM_STATE__SHIFT 0xd |
|---|
| 142920 | #define BIF_CFG_DEV0_EPF2_1_PCIE_PWR_BUDGET_DATA__TYPE__SHIFT 0xf |
|---|
| 142921 | #define BIF_CFG_DEV0_EPF2_1_PCIE_PWR_BUDGET_DATA__POWER_RAIL__SHIFT 0x12 |
|---|
| 142922 | #define BIF_CFG_DEV0_EPF2_1_PCIE_PWR_BUDGET_DATA__BASE_POWER_MASK 0x000000FFL |
|---|
| 142923 | #define BIF_CFG_DEV0_EPF2_1_PCIE_PWR_BUDGET_DATA__DATA_SCALE_MASK 0x00000300L |
|---|
| 142924 | #define BIF_CFG_DEV0_EPF2_1_PCIE_PWR_BUDGET_DATA__PM_SUB_STATE_MASK 0x00001C00L |
|---|
| 142925 | #define BIF_CFG_DEV0_EPF2_1_PCIE_PWR_BUDGET_DATA__PM_STATE_MASK 0x00006000L |
|---|
| 142926 | #define BIF_CFG_DEV0_EPF2_1_PCIE_PWR_BUDGET_DATA__TYPE_MASK 0x00038000L |
|---|
| 142927 | #define BIF_CFG_DEV0_EPF2_1_PCIE_PWR_BUDGET_DATA__POWER_RAIL_MASK 0x001C0000L |
|---|
| 142928 | //BIF_CFG_DEV0_EPF2_1_PCIE_PWR_BUDGET_CAP |
|---|
| 142929 | #define BIF_CFG_DEV0_EPF2_1_PCIE_PWR_BUDGET_CAP__SYSTEM_ALLOCATED__SHIFT 0x0 |
|---|
| 142930 | #define BIF_CFG_DEV0_EPF2_1_PCIE_PWR_BUDGET_CAP__SYSTEM_ALLOCATED_MASK 0x01L |
|---|
| 142931 | //BIF_CFG_DEV0_EPF2_1_PCIE_DPA_ENH_CAP_LIST |
|---|
| 142932 | #define BIF_CFG_DEV0_EPF2_1_PCIE_DPA_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 142933 | #define BIF_CFG_DEV0_EPF2_1_PCIE_DPA_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 142934 | #define BIF_CFG_DEV0_EPF2_1_PCIE_DPA_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 142935 | #define BIF_CFG_DEV0_EPF2_1_PCIE_DPA_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 142936 | #define BIF_CFG_DEV0_EPF2_1_PCIE_DPA_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 142937 | #define BIF_CFG_DEV0_EPF2_1_PCIE_DPA_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 142938 | //BIF_CFG_DEV0_EPF2_1_PCIE_DPA_CAP |
|---|
| 142939 | #define BIF_CFG_DEV0_EPF2_1_PCIE_DPA_CAP__SUBSTATE_MAX__SHIFT 0x0 |
|---|
| 142940 | #define BIF_CFG_DEV0_EPF2_1_PCIE_DPA_CAP__TRANS_LAT_UNIT__SHIFT 0x8 |
|---|
| 142941 | #define BIF_CFG_DEV0_EPF2_1_PCIE_DPA_CAP__PWR_ALLOC_SCALE__SHIFT 0xc |
|---|
| 142942 | #define BIF_CFG_DEV0_EPF2_1_PCIE_DPA_CAP__TRANS_LAT_VAL_0__SHIFT 0x10 |
|---|
| 142943 | #define BIF_CFG_DEV0_EPF2_1_PCIE_DPA_CAP__TRANS_LAT_VAL_1__SHIFT 0x18 |
|---|
| 142944 | #define BIF_CFG_DEV0_EPF2_1_PCIE_DPA_CAP__SUBSTATE_MAX_MASK 0x0000001FL |
|---|
| 142945 | #define BIF_CFG_DEV0_EPF2_1_PCIE_DPA_CAP__TRANS_LAT_UNIT_MASK 0x00000300L |
|---|
| 142946 | #define BIF_CFG_DEV0_EPF2_1_PCIE_DPA_CAP__PWR_ALLOC_SCALE_MASK 0x00003000L |
|---|
| 142947 | #define BIF_CFG_DEV0_EPF2_1_PCIE_DPA_CAP__TRANS_LAT_VAL_0_MASK 0x00FF0000L |
|---|
| 142948 | #define BIF_CFG_DEV0_EPF2_1_PCIE_DPA_CAP__TRANS_LAT_VAL_1_MASK 0xFF000000L |
|---|
| 142949 | //BIF_CFG_DEV0_EPF2_1_PCIE_DPA_LATENCY_INDICATOR |
|---|
| 142950 | #define BIF_CFG_DEV0_EPF2_1_PCIE_DPA_LATENCY_INDICATOR__TRANS_LAT_INDICATOR_BITS__SHIFT 0x0 |
|---|
| 142951 | #define BIF_CFG_DEV0_EPF2_1_PCIE_DPA_LATENCY_INDICATOR__TRANS_LAT_INDICATOR_BITS_MASK 0x000000FFL |
|---|
| 142952 | //BIF_CFG_DEV0_EPF2_1_PCIE_DPA_STATUS |
|---|
| 142953 | #define BIF_CFG_DEV0_EPF2_1_PCIE_DPA_STATUS__SUBSTATE_STATUS__SHIFT 0x0 |
|---|
| 142954 | #define BIF_CFG_DEV0_EPF2_1_PCIE_DPA_STATUS__SUBSTATE_CNTL_ENABLED__SHIFT 0x8 |
|---|
| 142955 | #define BIF_CFG_DEV0_EPF2_1_PCIE_DPA_STATUS__SUBSTATE_STATUS_MASK 0x001FL |
|---|
| 142956 | #define BIF_CFG_DEV0_EPF2_1_PCIE_DPA_STATUS__SUBSTATE_CNTL_ENABLED_MASK 0x0100L |
|---|
| 142957 | //BIF_CFG_DEV0_EPF2_1_PCIE_DPA_CNTL |
|---|
| 142958 | #define BIF_CFG_DEV0_EPF2_1_PCIE_DPA_CNTL__SUBSTATE_CNTL__SHIFT 0x0 |
|---|
| 142959 | #define BIF_CFG_DEV0_EPF2_1_PCIE_DPA_CNTL__SUBSTATE_CNTL_MASK 0x001FL |
|---|
| 142960 | //BIF_CFG_DEV0_EPF2_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_0 |
|---|
| 142961 | #define BIF_CFG_DEV0_EPF2_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_0__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 142962 | #define BIF_CFG_DEV0_EPF2_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_0__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 142963 | //BIF_CFG_DEV0_EPF2_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_1 |
|---|
| 142964 | #define BIF_CFG_DEV0_EPF2_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_1__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 142965 | #define BIF_CFG_DEV0_EPF2_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_1__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 142966 | //BIF_CFG_DEV0_EPF2_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_2 |
|---|
| 142967 | #define BIF_CFG_DEV0_EPF2_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_2__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 142968 | #define BIF_CFG_DEV0_EPF2_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_2__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 142969 | //BIF_CFG_DEV0_EPF2_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_3 |
|---|
| 142970 | #define BIF_CFG_DEV0_EPF2_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_3__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 142971 | #define BIF_CFG_DEV0_EPF2_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_3__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 142972 | //BIF_CFG_DEV0_EPF2_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_4 |
|---|
| 142973 | #define BIF_CFG_DEV0_EPF2_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_4__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 142974 | #define BIF_CFG_DEV0_EPF2_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_4__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 142975 | //BIF_CFG_DEV0_EPF2_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_5 |
|---|
| 142976 | #define BIF_CFG_DEV0_EPF2_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_5__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 142977 | #define BIF_CFG_DEV0_EPF2_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_5__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 142978 | //BIF_CFG_DEV0_EPF2_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_6 |
|---|
| 142979 | #define BIF_CFG_DEV0_EPF2_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_6__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 142980 | #define BIF_CFG_DEV0_EPF2_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_6__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 142981 | //BIF_CFG_DEV0_EPF2_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_7 |
|---|
| 142982 | #define BIF_CFG_DEV0_EPF2_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_7__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 142983 | #define BIF_CFG_DEV0_EPF2_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_7__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 142984 | //BIF_CFG_DEV0_EPF2_1_PCIE_ACS_ENH_CAP_LIST |
|---|
| 142985 | #define BIF_CFG_DEV0_EPF2_1_PCIE_ACS_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 142986 | #define BIF_CFG_DEV0_EPF2_1_PCIE_ACS_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 142987 | #define BIF_CFG_DEV0_EPF2_1_PCIE_ACS_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 142988 | #define BIF_CFG_DEV0_EPF2_1_PCIE_ACS_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 142989 | #define BIF_CFG_DEV0_EPF2_1_PCIE_ACS_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 142990 | #define BIF_CFG_DEV0_EPF2_1_PCIE_ACS_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 142991 | //BIF_CFG_DEV0_EPF2_1_PCIE_ACS_CAP |
|---|
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|---|
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|---|
| 142994 | #define BIF_CFG_DEV0_EPF2_1_PCIE_ACS_CAP__P2P_REQUEST_REDIRECT__SHIFT 0x2 |
|---|
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|---|
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|---|
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|---|
| 142999 | #define BIF_CFG_DEV0_EPF2_1_PCIE_ACS_CAP__EGRESS_CONTROL_VECTOR_SIZE__SHIFT 0x8 |
|---|
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|---|
| 143001 | #define BIF_CFG_DEV0_EPF2_1_PCIE_ACS_CAP__TRANSLATION_BLOCKING_MASK 0x0002L |
|---|
| 143002 | #define BIF_CFG_DEV0_EPF2_1_PCIE_ACS_CAP__P2P_REQUEST_REDIRECT_MASK 0x0004L |
|---|
| 143003 | #define BIF_CFG_DEV0_EPF2_1_PCIE_ACS_CAP__P2P_COMPLETION_REDIRECT_MASK 0x0008L |
|---|
| 143004 | #define BIF_CFG_DEV0_EPF2_1_PCIE_ACS_CAP__UPSTREAM_FORWARDING_MASK 0x0010L |
|---|
| 143005 | #define BIF_CFG_DEV0_EPF2_1_PCIE_ACS_CAP__P2P_EGRESS_CONTROL_MASK 0x0020L |
|---|
| 143006 | #define BIF_CFG_DEV0_EPF2_1_PCIE_ACS_CAP__DIRECT_TRANSLATED_P2P_MASK 0x0040L |
|---|
| 143007 | #define BIF_CFG_DEV0_EPF2_1_PCIE_ACS_CAP__EGRESS_CONTROL_VECTOR_SIZE_MASK 0xFF00L |
|---|
| 143008 | //BIF_CFG_DEV0_EPF2_1_PCIE_ACS_CNTL |
|---|
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| 143010 | #define BIF_CFG_DEV0_EPF2_1_PCIE_ACS_CNTL__TRANSLATION_BLOCKING_EN__SHIFT 0x1 |
|---|
| 143011 | #define BIF_CFG_DEV0_EPF2_1_PCIE_ACS_CNTL__P2P_REQUEST_REDIRECT_EN__SHIFT 0x2 |
|---|
| 143012 | #define BIF_CFG_DEV0_EPF2_1_PCIE_ACS_CNTL__P2P_COMPLETION_REDIRECT_EN__SHIFT 0x3 |
|---|
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|---|
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|---|
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|---|
| 143016 | #define BIF_CFG_DEV0_EPF2_1_PCIE_ACS_CNTL__SOURCE_VALIDATION_EN_MASK 0x0001L |
|---|
| 143017 | #define BIF_CFG_DEV0_EPF2_1_PCIE_ACS_CNTL__TRANSLATION_BLOCKING_EN_MASK 0x0002L |
|---|
| 143018 | #define BIF_CFG_DEV0_EPF2_1_PCIE_ACS_CNTL__P2P_REQUEST_REDIRECT_EN_MASK 0x0004L |
|---|
| 143019 | #define BIF_CFG_DEV0_EPF2_1_PCIE_ACS_CNTL__P2P_COMPLETION_REDIRECT_EN_MASK 0x0008L |
|---|
| 143020 | #define BIF_CFG_DEV0_EPF2_1_PCIE_ACS_CNTL__UPSTREAM_FORWARDING_EN_MASK 0x0010L |
|---|
| 143021 | #define BIF_CFG_DEV0_EPF2_1_PCIE_ACS_CNTL__P2P_EGRESS_CONTROL_EN_MASK 0x0020L |
|---|
| 143022 | #define BIF_CFG_DEV0_EPF2_1_PCIE_ACS_CNTL__DIRECT_TRANSLATED_P2P_EN_MASK 0x0040L |
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|---|
| 143024 | #define BIF_CFG_DEV0_EPF2_1_PCIE_PASID_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
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|---|
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|---|
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|---|
| 143034 | #define BIF_CFG_DEV0_EPF2_1_PCIE_PASID_CAP__PASID_EXE_PERMISSION_SUPPORTED_MASK 0x0002L |
|---|
| 143035 | #define BIF_CFG_DEV0_EPF2_1_PCIE_PASID_CAP__PASID_PRIV_MODE_SUPPORTED_MASK 0x0004L |
|---|
| 143036 | #define BIF_CFG_DEV0_EPF2_1_PCIE_PASID_CAP__MAX_PASID_WIDTH_MASK 0x1F00L |
|---|
| 143037 | //BIF_CFG_DEV0_EPF2_1_PCIE_PASID_CNTL |
|---|
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| 143039 | #define BIF_CFG_DEV0_EPF2_1_PCIE_PASID_CNTL__PASID_EXE_PERMISSION_ENABLE__SHIFT 0x1 |
|---|
| 143040 | #define BIF_CFG_DEV0_EPF2_1_PCIE_PASID_CNTL__PASID_PRIV_MODE_SUPPORTED_ENABLE__SHIFT 0x2 |
|---|
| 143041 | #define BIF_CFG_DEV0_EPF2_1_PCIE_PASID_CNTL__PASID_ENABLE_MASK 0x0001L |
|---|
| 143042 | #define BIF_CFG_DEV0_EPF2_1_PCIE_PASID_CNTL__PASID_EXE_PERMISSION_ENABLE_MASK 0x0002L |
|---|
| 143043 | #define BIF_CFG_DEV0_EPF2_1_PCIE_PASID_CNTL__PASID_PRIV_MODE_SUPPORTED_ENABLE_MASK 0x0004L |
|---|
| 143044 | //BIF_CFG_DEV0_EPF2_1_PCIE_ARI_ENH_CAP_LIST |
|---|
| 143045 | #define BIF_CFG_DEV0_EPF2_1_PCIE_ARI_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
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| 143046 | #define BIF_CFG_DEV0_EPF2_1_PCIE_ARI_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 143047 | #define BIF_CFG_DEV0_EPF2_1_PCIE_ARI_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 143048 | #define BIF_CFG_DEV0_EPF2_1_PCIE_ARI_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 143049 | #define BIF_CFG_DEV0_EPF2_1_PCIE_ARI_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 143050 | #define BIF_CFG_DEV0_EPF2_1_PCIE_ARI_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 143051 | //BIF_CFG_DEV0_EPF2_1_PCIE_ARI_CAP |
|---|
| 143052 | #define BIF_CFG_DEV0_EPF2_1_PCIE_ARI_CAP__ARI_MFVC_FUNC_GROUPS_CAP__SHIFT 0x0 |
|---|
| 143053 | #define BIF_CFG_DEV0_EPF2_1_PCIE_ARI_CAP__ARI_ACS_FUNC_GROUPS_CAP__SHIFT 0x1 |
|---|
| 143054 | #define BIF_CFG_DEV0_EPF2_1_PCIE_ARI_CAP__ARI_NEXT_FUNC_NUM__SHIFT 0x8 |
|---|
| 143055 | #define BIF_CFG_DEV0_EPF2_1_PCIE_ARI_CAP__ARI_MFVC_FUNC_GROUPS_CAP_MASK 0x0001L |
|---|
| 143056 | #define BIF_CFG_DEV0_EPF2_1_PCIE_ARI_CAP__ARI_ACS_FUNC_GROUPS_CAP_MASK 0x0002L |
|---|
| 143057 | #define BIF_CFG_DEV0_EPF2_1_PCIE_ARI_CAP__ARI_NEXT_FUNC_NUM_MASK 0xFF00L |
|---|
| 143058 | //BIF_CFG_DEV0_EPF2_1_PCIE_ARI_CNTL |
|---|
| 143059 | #define BIF_CFG_DEV0_EPF2_1_PCIE_ARI_CNTL__ARI_MFVC_FUNC_GROUPS_EN__SHIFT 0x0 |
|---|
| 143060 | #define BIF_CFG_DEV0_EPF2_1_PCIE_ARI_CNTL__ARI_ACS_FUNC_GROUPS_EN__SHIFT 0x1 |
|---|
| 143061 | #define BIF_CFG_DEV0_EPF2_1_PCIE_ARI_CNTL__ARI_FUNCTION_GROUP__SHIFT 0x4 |
|---|
| 143062 | #define BIF_CFG_DEV0_EPF2_1_PCIE_ARI_CNTL__ARI_MFVC_FUNC_GROUPS_EN_MASK 0x0001L |
|---|
| 143063 | #define BIF_CFG_DEV0_EPF2_1_PCIE_ARI_CNTL__ARI_ACS_FUNC_GROUPS_EN_MASK 0x0002L |
|---|
| 143064 | #define BIF_CFG_DEV0_EPF2_1_PCIE_ARI_CNTL__ARI_FUNCTION_GROUP_MASK 0x0070L |
|---|
| 143065 | |
|---|
| 143066 | |
|---|
| 143067 | // addressBlock: nbio_nbif0_bif_cfg_dev0_epf3_bifcfgdecp |
|---|
| 143068 | //BIF_CFG_DEV0_EPF3_1_VENDOR_ID |
|---|
| 143069 | #define BIF_CFG_DEV0_EPF3_1_VENDOR_ID__VENDOR_ID__SHIFT 0x0 |
|---|
| 143070 | #define BIF_CFG_DEV0_EPF3_1_VENDOR_ID__VENDOR_ID_MASK 0xFFFFL |
|---|
| 143071 | //BIF_CFG_DEV0_EPF3_1_DEVICE_ID |
|---|
| 143072 | #define BIF_CFG_DEV0_EPF3_1_DEVICE_ID__DEVICE_ID__SHIFT 0x0 |
|---|
| 143073 | #define BIF_CFG_DEV0_EPF3_1_DEVICE_ID__DEVICE_ID_MASK 0xFFFFL |
|---|
| 143074 | //BIF_CFG_DEV0_EPF3_1_COMMAND |
|---|
| 143075 | #define BIF_CFG_DEV0_EPF3_1_COMMAND__IO_ACCESS_EN__SHIFT 0x0 |
|---|
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|---|
| 143077 | #define BIF_CFG_DEV0_EPF3_1_COMMAND__BUS_MASTER_EN__SHIFT 0x2 |
|---|
| 143078 | #define BIF_CFG_DEV0_EPF3_1_COMMAND__SPECIAL_CYCLE_EN__SHIFT 0x3 |
|---|
| 143079 | #define BIF_CFG_DEV0_EPF3_1_COMMAND__MEM_WRITE_INVALIDATE_EN__SHIFT 0x4 |
|---|
| 143080 | #define BIF_CFG_DEV0_EPF3_1_COMMAND__PAL_SNOOP_EN__SHIFT 0x5 |
|---|
| 143081 | #define BIF_CFG_DEV0_EPF3_1_COMMAND__PARITY_ERROR_RESPONSE__SHIFT 0x6 |
|---|
| 143082 | #define BIF_CFG_DEV0_EPF3_1_COMMAND__AD_STEPPING__SHIFT 0x7 |
|---|
| 143083 | #define BIF_CFG_DEV0_EPF3_1_COMMAND__SERR_EN__SHIFT 0x8 |
|---|
| 143084 | #define BIF_CFG_DEV0_EPF3_1_COMMAND__FAST_B2B_EN__SHIFT 0x9 |
|---|
| 143085 | #define BIF_CFG_DEV0_EPF3_1_COMMAND__INT_DIS__SHIFT 0xa |
|---|
| 143086 | #define BIF_CFG_DEV0_EPF3_1_COMMAND__IO_ACCESS_EN_MASK 0x0001L |
|---|
| 143087 | #define BIF_CFG_DEV0_EPF3_1_COMMAND__MEM_ACCESS_EN_MASK 0x0002L |
|---|
| 143088 | #define BIF_CFG_DEV0_EPF3_1_COMMAND__BUS_MASTER_EN_MASK 0x0004L |
|---|
| 143089 | #define BIF_CFG_DEV0_EPF3_1_COMMAND__SPECIAL_CYCLE_EN_MASK 0x0008L |
|---|
| 143090 | #define BIF_CFG_DEV0_EPF3_1_COMMAND__MEM_WRITE_INVALIDATE_EN_MASK 0x0010L |
|---|
| 143091 | #define BIF_CFG_DEV0_EPF3_1_COMMAND__PAL_SNOOP_EN_MASK 0x0020L |
|---|
| 143092 | #define BIF_CFG_DEV0_EPF3_1_COMMAND__PARITY_ERROR_RESPONSE_MASK 0x0040L |
|---|
| 143093 | #define BIF_CFG_DEV0_EPF3_1_COMMAND__AD_STEPPING_MASK 0x0080L |
|---|
| 143094 | #define BIF_CFG_DEV0_EPF3_1_COMMAND__SERR_EN_MASK 0x0100L |
|---|
| 143095 | #define BIF_CFG_DEV0_EPF3_1_COMMAND__FAST_B2B_EN_MASK 0x0200L |
|---|
| 143096 | #define BIF_CFG_DEV0_EPF3_1_COMMAND__INT_DIS_MASK 0x0400L |
|---|
| 143097 | //BIF_CFG_DEV0_EPF3_1_STATUS |
|---|
| 143098 | #define BIF_CFG_DEV0_EPF3_1_STATUS__IMMEDIATE_READINESS__SHIFT 0x0 |
|---|
| 143099 | #define BIF_CFG_DEV0_EPF3_1_STATUS__INT_STATUS__SHIFT 0x3 |
|---|
| 143100 | #define BIF_CFG_DEV0_EPF3_1_STATUS__CAP_LIST__SHIFT 0x4 |
|---|
| 143101 | #define BIF_CFG_DEV0_EPF3_1_STATUS__PCI_66_CAP__SHIFT 0x5 |
|---|
| 143102 | #define BIF_CFG_DEV0_EPF3_1_STATUS__FAST_BACK_CAPABLE__SHIFT 0x7 |
|---|
| 143103 | #define BIF_CFG_DEV0_EPF3_1_STATUS__MASTER_DATA_PARITY_ERROR__SHIFT 0x8 |
|---|
| 143104 | #define BIF_CFG_DEV0_EPF3_1_STATUS__DEVSEL_TIMING__SHIFT 0x9 |
|---|
| 143105 | #define BIF_CFG_DEV0_EPF3_1_STATUS__SIGNAL_TARGET_ABORT__SHIFT 0xb |
|---|
| 143106 | #define BIF_CFG_DEV0_EPF3_1_STATUS__RECEIVED_TARGET_ABORT__SHIFT 0xc |
|---|
| 143107 | #define BIF_CFG_DEV0_EPF3_1_STATUS__RECEIVED_MASTER_ABORT__SHIFT 0xd |
|---|
| 143108 | #define BIF_CFG_DEV0_EPF3_1_STATUS__SIGNALED_SYSTEM_ERROR__SHIFT 0xe |
|---|
| 143109 | #define BIF_CFG_DEV0_EPF3_1_STATUS__PARITY_ERROR_DETECTED__SHIFT 0xf |
|---|
| 143110 | #define BIF_CFG_DEV0_EPF3_1_STATUS__IMMEDIATE_READINESS_MASK 0x0001L |
|---|
| 143111 | #define BIF_CFG_DEV0_EPF3_1_STATUS__INT_STATUS_MASK 0x0008L |
|---|
| 143112 | #define BIF_CFG_DEV0_EPF3_1_STATUS__CAP_LIST_MASK 0x0010L |
|---|
| 143113 | #define BIF_CFG_DEV0_EPF3_1_STATUS__PCI_66_CAP_MASK 0x0020L |
|---|
| 143114 | #define BIF_CFG_DEV0_EPF3_1_STATUS__FAST_BACK_CAPABLE_MASK 0x0080L |
|---|
| 143115 | #define BIF_CFG_DEV0_EPF3_1_STATUS__MASTER_DATA_PARITY_ERROR_MASK 0x0100L |
|---|
| 143116 | #define BIF_CFG_DEV0_EPF3_1_STATUS__DEVSEL_TIMING_MASK 0x0600L |
|---|
| 143117 | #define BIF_CFG_DEV0_EPF3_1_STATUS__SIGNAL_TARGET_ABORT_MASK 0x0800L |
|---|
| 143118 | #define BIF_CFG_DEV0_EPF3_1_STATUS__RECEIVED_TARGET_ABORT_MASK 0x1000L |
|---|
| 143119 | #define BIF_CFG_DEV0_EPF3_1_STATUS__RECEIVED_MASTER_ABORT_MASK 0x2000L |
|---|
| 143120 | #define BIF_CFG_DEV0_EPF3_1_STATUS__SIGNALED_SYSTEM_ERROR_MASK 0x4000L |
|---|
| 143121 | #define BIF_CFG_DEV0_EPF3_1_STATUS__PARITY_ERROR_DETECTED_MASK 0x8000L |
|---|
| 143122 | //BIF_CFG_DEV0_EPF3_1_REVISION_ID |
|---|
| 143123 | #define BIF_CFG_DEV0_EPF3_1_REVISION_ID__MINOR_REV_ID__SHIFT 0x0 |
|---|
| 143124 | #define BIF_CFG_DEV0_EPF3_1_REVISION_ID__MAJOR_REV_ID__SHIFT 0x4 |
|---|
| 143125 | #define BIF_CFG_DEV0_EPF3_1_REVISION_ID__MINOR_REV_ID_MASK 0x0FL |
|---|
| 143126 | #define BIF_CFG_DEV0_EPF3_1_REVISION_ID__MAJOR_REV_ID_MASK 0xF0L |
|---|
| 143127 | //BIF_CFG_DEV0_EPF3_1_PROG_INTERFACE |
|---|
| 143128 | #define BIF_CFG_DEV0_EPF3_1_PROG_INTERFACE__PROG_INTERFACE__SHIFT 0x0 |
|---|
| 143129 | #define BIF_CFG_DEV0_EPF3_1_PROG_INTERFACE__PROG_INTERFACE_MASK 0xFFL |
|---|
| 143130 | //BIF_CFG_DEV0_EPF3_1_SUB_CLASS |
|---|
| 143131 | #define BIF_CFG_DEV0_EPF3_1_SUB_CLASS__SUB_CLASS__SHIFT 0x0 |
|---|
| 143132 | #define BIF_CFG_DEV0_EPF3_1_SUB_CLASS__SUB_CLASS_MASK 0xFFL |
|---|
| 143133 | //BIF_CFG_DEV0_EPF3_1_BASE_CLASS |
|---|
| 143134 | #define BIF_CFG_DEV0_EPF3_1_BASE_CLASS__BASE_CLASS__SHIFT 0x0 |
|---|
| 143135 | #define BIF_CFG_DEV0_EPF3_1_BASE_CLASS__BASE_CLASS_MASK 0xFFL |
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| 143136 | //BIF_CFG_DEV0_EPF3_1_CACHE_LINE |
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| 143137 | #define BIF_CFG_DEV0_EPF3_1_CACHE_LINE__CACHE_LINE_SIZE__SHIFT 0x0 |
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| 143138 | #define BIF_CFG_DEV0_EPF3_1_CACHE_LINE__CACHE_LINE_SIZE_MASK 0xFFL |
|---|
| 143139 | //BIF_CFG_DEV0_EPF3_1_LATENCY |
|---|
| 143140 | #define BIF_CFG_DEV0_EPF3_1_LATENCY__LATENCY_TIMER__SHIFT 0x0 |
|---|
| 143141 | #define BIF_CFG_DEV0_EPF3_1_LATENCY__LATENCY_TIMER_MASK 0xFFL |
|---|
| 143142 | //BIF_CFG_DEV0_EPF3_1_HEADER |
|---|
| 143143 | #define 0x0 |
|---|
| 143144 | #define 0x7 |
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| 143145 | #define 0x7FL |
|---|
| 143146 | #define 0x80L |
|---|
| 143147 | //BIF_CFG_DEV0_EPF3_1_BIST |
|---|
| 143148 | #define BIF_CFG_DEV0_EPF3_1_BIST__BIST_COMP__SHIFT 0x0 |
|---|
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| 143242 | #define BIF_CFG_DEV0_EPF3_1_PMI_STATUS_CNTL__POWER_STATE_MASK 0x00000003L |
|---|
| 143243 | #define BIF_CFG_DEV0_EPF3_1_PMI_STATUS_CNTL__NO_SOFT_RESET_MASK 0x00000008L |
|---|
| 143244 | #define BIF_CFG_DEV0_EPF3_1_PMI_STATUS_CNTL__PME_EN_MASK 0x00000100L |
|---|
| 143245 | #define BIF_CFG_DEV0_EPF3_1_PMI_STATUS_CNTL__DATA_SELECT_MASK 0x00001E00L |
|---|
| 143246 | #define BIF_CFG_DEV0_EPF3_1_PMI_STATUS_CNTL__DATA_SCALE_MASK 0x00006000L |
|---|
| 143247 | #define BIF_CFG_DEV0_EPF3_1_PMI_STATUS_CNTL__PME_STATUS_MASK 0x00008000L |
|---|
| 143248 | #define BIF_CFG_DEV0_EPF3_1_PMI_STATUS_CNTL__B2_B3_SUPPORT_MASK 0x00400000L |
|---|
| 143249 | #define BIF_CFG_DEV0_EPF3_1_PMI_STATUS_CNTL__BUS_PWR_EN_MASK 0x00800000L |
|---|
| 143250 | #define BIF_CFG_DEV0_EPF3_1_PMI_STATUS_CNTL__PMI_DATA_MASK 0xFF000000L |
|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
| 143257 | #define BIF_CFG_DEV0_EPF3_1_FLADJ__FLADJ_MASK 0x3FL |
|---|
| 143258 | #define BIF_CFG_DEV0_EPF3_1_FLADJ__NFC_MASK 0x40L |
|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
| 143268 | #define BIF_CFG_DEV0_EPF3_1_PCIE_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
|---|
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|---|
| 143270 | #define BIF_CFG_DEV0_EPF3_1_PCIE_CAP__VERSION__SHIFT 0x0 |
|---|
| 143271 | #define BIF_CFG_DEV0_EPF3_1_PCIE_CAP__DEVICE_TYPE__SHIFT 0x4 |
|---|
| 143272 | #define BIF_CFG_DEV0_EPF3_1_PCIE_CAP__SLOT_IMPLEMENTED__SHIFT 0x8 |
|---|
| 143273 | #define BIF_CFG_DEV0_EPF3_1_PCIE_CAP__INT_MESSAGE_NUM__SHIFT 0x9 |
|---|
| 143274 | #define BIF_CFG_DEV0_EPF3_1_PCIE_CAP__VERSION_MASK 0x000FL |
|---|
| 143275 | #define BIF_CFG_DEV0_EPF3_1_PCIE_CAP__DEVICE_TYPE_MASK 0x00F0L |
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| 143276 | #define BIF_CFG_DEV0_EPF3_1_PCIE_CAP__SLOT_IMPLEMENTED_MASK 0x0100L |
|---|
| 143277 | #define BIF_CFG_DEV0_EPF3_1_PCIE_CAP__INT_MESSAGE_NUM_MASK 0x3E00L |
|---|
| 143278 | //BIF_CFG_DEV0_EPF3_1_DEVICE_CAP |
|---|
| 143279 | #define BIF_CFG_DEV0_EPF3_1_DEVICE_CAP__MAX_PAYLOAD_SUPPORT__SHIFT 0x0 |
|---|
| 143280 | #define BIF_CFG_DEV0_EPF3_1_DEVICE_CAP__PHANTOM_FUNC__SHIFT 0x3 |
|---|
| 143281 | #define BIF_CFG_DEV0_EPF3_1_DEVICE_CAP__EXTENDED_TAG__SHIFT 0x5 |
|---|
| 143282 | #define BIF_CFG_DEV0_EPF3_1_DEVICE_CAP__L0S_ACCEPTABLE_LATENCY__SHIFT 0x6 |
|---|
| 143283 | #define BIF_CFG_DEV0_EPF3_1_DEVICE_CAP__L1_ACCEPTABLE_LATENCY__SHIFT 0x9 |
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| 143284 | #define BIF_CFG_DEV0_EPF3_1_DEVICE_CAP__ROLE_BASED_ERR_REPORTING__SHIFT 0xf |
|---|
| 143285 | #define BIF_CFG_DEV0_EPF3_1_DEVICE_CAP__CAPTURED_SLOT_POWER_LIMIT__SHIFT 0x12 |
|---|
| 143286 | #define BIF_CFG_DEV0_EPF3_1_DEVICE_CAP__CAPTURED_SLOT_POWER_SCALE__SHIFT 0x1a |
|---|
| 143287 | #define BIF_CFG_DEV0_EPF3_1_DEVICE_CAP__FLR_CAPABLE__SHIFT 0x1c |
|---|
| 143288 | #define BIF_CFG_DEV0_EPF3_1_DEVICE_CAP__MAX_PAYLOAD_SUPPORT_MASK 0x00000007L |
|---|
| 143289 | #define BIF_CFG_DEV0_EPF3_1_DEVICE_CAP__PHANTOM_FUNC_MASK 0x00000018L |
|---|
| 143290 | #define BIF_CFG_DEV0_EPF3_1_DEVICE_CAP__EXTENDED_TAG_MASK 0x00000020L |
|---|
| 143291 | #define BIF_CFG_DEV0_EPF3_1_DEVICE_CAP__L0S_ACCEPTABLE_LATENCY_MASK 0x000001C0L |
|---|
| 143292 | #define BIF_CFG_DEV0_EPF3_1_DEVICE_CAP__L1_ACCEPTABLE_LATENCY_MASK 0x00000E00L |
|---|
| 143293 | #define BIF_CFG_DEV0_EPF3_1_DEVICE_CAP__ROLE_BASED_ERR_REPORTING_MASK 0x00008000L |
|---|
| 143294 | #define BIF_CFG_DEV0_EPF3_1_DEVICE_CAP__CAPTURED_SLOT_POWER_LIMIT_MASK 0x03FC0000L |
|---|
| 143295 | #define BIF_CFG_DEV0_EPF3_1_DEVICE_CAP__CAPTURED_SLOT_POWER_SCALE_MASK 0x0C000000L |
|---|
| 143296 | #define BIF_CFG_DEV0_EPF3_1_DEVICE_CAP__FLR_CAPABLE_MASK 0x10000000L |
|---|
| 143297 | //BIF_CFG_DEV0_EPF3_1_DEVICE_CNTL |
|---|
| 143298 | #define BIF_CFG_DEV0_EPF3_1_DEVICE_CNTL__CORR_ERR_EN__SHIFT 0x0 |
|---|
| 143299 | #define BIF_CFG_DEV0_EPF3_1_DEVICE_CNTL__NON_FATAL_ERR_EN__SHIFT 0x1 |
|---|
| 143300 | #define BIF_CFG_DEV0_EPF3_1_DEVICE_CNTL__FATAL_ERR_EN__SHIFT 0x2 |
|---|
| 143301 | #define BIF_CFG_DEV0_EPF3_1_DEVICE_CNTL__USR_REPORT_EN__SHIFT 0x3 |
|---|
| 143302 | #define BIF_CFG_DEV0_EPF3_1_DEVICE_CNTL__RELAXED_ORD_EN__SHIFT 0x4 |
|---|
| 143303 | #define BIF_CFG_DEV0_EPF3_1_DEVICE_CNTL__MAX_PAYLOAD_SIZE__SHIFT 0x5 |
|---|
| 143304 | #define BIF_CFG_DEV0_EPF3_1_DEVICE_CNTL__EXTENDED_TAG_EN__SHIFT 0x8 |
|---|
| 143305 | #define BIF_CFG_DEV0_EPF3_1_DEVICE_CNTL__PHANTOM_FUNC_EN__SHIFT 0x9 |
|---|
| 143306 | #define BIF_CFG_DEV0_EPF3_1_DEVICE_CNTL__AUX_POWER_PM_EN__SHIFT 0xa |
|---|
| 143307 | #define BIF_CFG_DEV0_EPF3_1_DEVICE_CNTL__NO_SNOOP_EN__SHIFT 0xb |
|---|
| 143308 | #define BIF_CFG_DEV0_EPF3_1_DEVICE_CNTL__MAX_READ_REQUEST_SIZE__SHIFT 0xc |
|---|
| 143309 | #define BIF_CFG_DEV0_EPF3_1_DEVICE_CNTL__INITIATE_FLR__SHIFT 0xf |
|---|
| 143310 | #define BIF_CFG_DEV0_EPF3_1_DEVICE_CNTL__CORR_ERR_EN_MASK 0x0001L |
|---|
| 143311 | #define BIF_CFG_DEV0_EPF3_1_DEVICE_CNTL__NON_FATAL_ERR_EN_MASK 0x0002L |
|---|
| 143312 | #define BIF_CFG_DEV0_EPF3_1_DEVICE_CNTL__FATAL_ERR_EN_MASK 0x0004L |
|---|
| 143313 | #define BIF_CFG_DEV0_EPF3_1_DEVICE_CNTL__USR_REPORT_EN_MASK 0x0008L |
|---|
| 143314 | #define BIF_CFG_DEV0_EPF3_1_DEVICE_CNTL__RELAXED_ORD_EN_MASK 0x0010L |
|---|
| 143315 | #define BIF_CFG_DEV0_EPF3_1_DEVICE_CNTL__MAX_PAYLOAD_SIZE_MASK 0x00E0L |
|---|
| 143316 | #define BIF_CFG_DEV0_EPF3_1_DEVICE_CNTL__EXTENDED_TAG_EN_MASK 0x0100L |
|---|
| 143317 | #define BIF_CFG_DEV0_EPF3_1_DEVICE_CNTL__PHANTOM_FUNC_EN_MASK 0x0200L |
|---|
| 143318 | #define BIF_CFG_DEV0_EPF3_1_DEVICE_CNTL__AUX_POWER_PM_EN_MASK 0x0400L |
|---|
| 143319 | #define BIF_CFG_DEV0_EPF3_1_DEVICE_CNTL__NO_SNOOP_EN_MASK 0x0800L |
|---|
| 143320 | #define BIF_CFG_DEV0_EPF3_1_DEVICE_CNTL__MAX_READ_REQUEST_SIZE_MASK 0x7000L |
|---|
| 143321 | #define BIF_CFG_DEV0_EPF3_1_DEVICE_CNTL__INITIATE_FLR_MASK 0x8000L |
|---|
| 143322 | //BIF_CFG_DEV0_EPF3_1_DEVICE_STATUS |
|---|
| 143323 | #define BIF_CFG_DEV0_EPF3_1_DEVICE_STATUS__CORR_ERR__SHIFT 0x0 |
|---|
| 143324 | #define BIF_CFG_DEV0_EPF3_1_DEVICE_STATUS__NON_FATAL_ERR__SHIFT 0x1 |
|---|
| 143325 | #define BIF_CFG_DEV0_EPF3_1_DEVICE_STATUS__FATAL_ERR__SHIFT 0x2 |
|---|
| 143326 | #define BIF_CFG_DEV0_EPF3_1_DEVICE_STATUS__USR_DETECTED__SHIFT 0x3 |
|---|
| 143327 | #define BIF_CFG_DEV0_EPF3_1_DEVICE_STATUS__AUX_PWR__SHIFT 0x4 |
|---|
| 143328 | #define BIF_CFG_DEV0_EPF3_1_DEVICE_STATUS__TRANSACTIONS_PEND__SHIFT 0x5 |
|---|
| 143329 | #define BIF_CFG_DEV0_EPF3_1_DEVICE_STATUS__EMER_POWER_REDUCTION_DETECTED__SHIFT 0x6 |
|---|
| 143330 | #define BIF_CFG_DEV0_EPF3_1_DEVICE_STATUS__CORR_ERR_MASK 0x0001L |
|---|
| 143331 | #define BIF_CFG_DEV0_EPF3_1_DEVICE_STATUS__NON_FATAL_ERR_MASK 0x0002L |
|---|
| 143332 | #define BIF_CFG_DEV0_EPF3_1_DEVICE_STATUS__FATAL_ERR_MASK 0x0004L |
|---|
| 143333 | #define BIF_CFG_DEV0_EPF3_1_DEVICE_STATUS__USR_DETECTED_MASK 0x0008L |
|---|
| 143334 | #define BIF_CFG_DEV0_EPF3_1_DEVICE_STATUS__AUX_PWR_MASK 0x0010L |
|---|
| 143335 | #define BIF_CFG_DEV0_EPF3_1_DEVICE_STATUS__TRANSACTIONS_PEND_MASK 0x0020L |
|---|
| 143336 | #define BIF_CFG_DEV0_EPF3_1_DEVICE_STATUS__EMER_POWER_REDUCTION_DETECTED_MASK 0x0040L |
|---|
| 143337 | //BIF_CFG_DEV0_EPF3_1_LINK_CAP |
|---|
| 143338 | #define BIF_CFG_DEV0_EPF3_1_LINK_CAP__LINK_SPEED__SHIFT 0x0 |
|---|
| 143339 | #define BIF_CFG_DEV0_EPF3_1_LINK_CAP__LINK_WIDTH__SHIFT 0x4 |
|---|
| 143340 | #define BIF_CFG_DEV0_EPF3_1_LINK_CAP__PM_SUPPORT__SHIFT 0xa |
|---|
| 143341 | #define BIF_CFG_DEV0_EPF3_1_LINK_CAP__L0S_EXIT_LATENCY__SHIFT 0xc |
|---|
| 143342 | #define BIF_CFG_DEV0_EPF3_1_LINK_CAP__L1_EXIT_LATENCY__SHIFT 0xf |
|---|
| 143343 | #define BIF_CFG_DEV0_EPF3_1_LINK_CAP__CLOCK_POWER_MANAGEMENT__SHIFT 0x12 |
|---|
| 143344 | #define BIF_CFG_DEV0_EPF3_1_LINK_CAP__SURPRISE_DOWN_ERR_REPORTING__SHIFT 0x13 |
|---|
| 143345 | #define BIF_CFG_DEV0_EPF3_1_LINK_CAP__DL_ACTIVE_REPORTING_CAPABLE__SHIFT 0x14 |
|---|
| 143346 | #define BIF_CFG_DEV0_EPF3_1_LINK_CAP__LINK_BW_NOTIFICATION_CAP__SHIFT 0x15 |
|---|
| 143347 | #define BIF_CFG_DEV0_EPF3_1_LINK_CAP__ASPM_OPTIONALITY_COMPLIANCE__SHIFT 0x16 |
|---|
| 143348 | #define BIF_CFG_DEV0_EPF3_1_LINK_CAP__PORT_NUMBER__SHIFT 0x18 |
|---|
| 143349 | #define BIF_CFG_DEV0_EPF3_1_LINK_CAP__LINK_SPEED_MASK 0x0000000FL |
|---|
| 143350 | #define BIF_CFG_DEV0_EPF3_1_LINK_CAP__LINK_WIDTH_MASK 0x000003F0L |
|---|
| 143351 | #define BIF_CFG_DEV0_EPF3_1_LINK_CAP__PM_SUPPORT_MASK 0x00000C00L |
|---|
| 143352 | #define BIF_CFG_DEV0_EPF3_1_LINK_CAP__L0S_EXIT_LATENCY_MASK 0x00007000L |
|---|
| 143353 | #define BIF_CFG_DEV0_EPF3_1_LINK_CAP__L1_EXIT_LATENCY_MASK 0x00038000L |
|---|
| 143354 | #define BIF_CFG_DEV0_EPF3_1_LINK_CAP__CLOCK_POWER_MANAGEMENT_MASK 0x00040000L |
|---|
| 143355 | #define BIF_CFG_DEV0_EPF3_1_LINK_CAP__SURPRISE_DOWN_ERR_REPORTING_MASK 0x00080000L |
|---|
| 143356 | #define BIF_CFG_DEV0_EPF3_1_LINK_CAP__DL_ACTIVE_REPORTING_CAPABLE_MASK 0x00100000L |
|---|
| 143357 | #define BIF_CFG_DEV0_EPF3_1_LINK_CAP__LINK_BW_NOTIFICATION_CAP_MASK 0x00200000L |
|---|
| 143358 | #define BIF_CFG_DEV0_EPF3_1_LINK_CAP__ASPM_OPTIONALITY_COMPLIANCE_MASK 0x00400000L |
|---|
| 143359 | #define BIF_CFG_DEV0_EPF3_1_LINK_CAP__PORT_NUMBER_MASK 0xFF000000L |
|---|
| 143360 | //BIF_CFG_DEV0_EPF3_1_LINK_CNTL |
|---|
| 143361 | #define BIF_CFG_DEV0_EPF3_1_LINK_CNTL__PM_CONTROL__SHIFT 0x0 |
|---|
| 143362 | #define BIF_CFG_DEV0_EPF3_1_LINK_CNTL__PTM_PROP_DELAY_ADAPT_INTER_B__SHIFT 0x2 |
|---|
| 143363 | #define BIF_CFG_DEV0_EPF3_1_LINK_CNTL__READ_CPL_BOUNDARY__SHIFT 0x3 |
|---|
| 143364 | #define BIF_CFG_DEV0_EPF3_1_LINK_CNTL__LINK_DIS__SHIFT 0x4 |
|---|
| 143365 | #define BIF_CFG_DEV0_EPF3_1_LINK_CNTL__RETRAIN_LINK__SHIFT 0x5 |
|---|
| 143366 | #define BIF_CFG_DEV0_EPF3_1_LINK_CNTL__COMMON_CLOCK_CFG__SHIFT 0x6 |
|---|
| 143367 | #define BIF_CFG_DEV0_EPF3_1_LINK_CNTL__EXTENDED_SYNC__SHIFT 0x7 |
|---|
| 143368 | #define BIF_CFG_DEV0_EPF3_1_LINK_CNTL__CLOCK_POWER_MANAGEMENT_EN__SHIFT 0x8 |
|---|
| 143369 | #define BIF_CFG_DEV0_EPF3_1_LINK_CNTL__HW_AUTONOMOUS_WIDTH_DISABLE__SHIFT 0x9 |
|---|
| 143370 | #define BIF_CFG_DEV0_EPF3_1_LINK_CNTL__LINK_BW_MANAGEMENT_INT_EN__SHIFT 0xa |
|---|
| 143371 | #define BIF_CFG_DEV0_EPF3_1_LINK_CNTL__LINK_AUTONOMOUS_BW_INT_EN__SHIFT 0xb |
|---|
| 143372 | #define BIF_CFG_DEV0_EPF3_1_LINK_CNTL__DRS_SIGNALING_CONTROL__SHIFT 0xe |
|---|
| 143373 | #define BIF_CFG_DEV0_EPF3_1_LINK_CNTL__PM_CONTROL_MASK 0x0003L |
|---|
| 143374 | #define BIF_CFG_DEV0_EPF3_1_LINK_CNTL__PTM_PROP_DELAY_ADAPT_INTER_B_MASK 0x0004L |
|---|
| 143375 | #define BIF_CFG_DEV0_EPF3_1_LINK_CNTL__READ_CPL_BOUNDARY_MASK 0x0008L |
|---|
| 143376 | #define BIF_CFG_DEV0_EPF3_1_LINK_CNTL__LINK_DIS_MASK 0x0010L |
|---|
| 143377 | #define BIF_CFG_DEV0_EPF3_1_LINK_CNTL__RETRAIN_LINK_MASK 0x0020L |
|---|
| 143378 | #define BIF_CFG_DEV0_EPF3_1_LINK_CNTL__COMMON_CLOCK_CFG_MASK 0x0040L |
|---|
| 143379 | #define BIF_CFG_DEV0_EPF3_1_LINK_CNTL__EXTENDED_SYNC_MASK 0x0080L |
|---|
| 143380 | #define BIF_CFG_DEV0_EPF3_1_LINK_CNTL__CLOCK_POWER_MANAGEMENT_EN_MASK 0x0100L |
|---|
| 143381 | #define BIF_CFG_DEV0_EPF3_1_LINK_CNTL__HW_AUTONOMOUS_WIDTH_DISABLE_MASK 0x0200L |
|---|
| 143382 | #define BIF_CFG_DEV0_EPF3_1_LINK_CNTL__LINK_BW_MANAGEMENT_INT_EN_MASK 0x0400L |
|---|
| 143383 | #define BIF_CFG_DEV0_EPF3_1_LINK_CNTL__LINK_AUTONOMOUS_BW_INT_EN_MASK 0x0800L |
|---|
| 143384 | #define BIF_CFG_DEV0_EPF3_1_LINK_CNTL__DRS_SIGNALING_CONTROL_MASK 0xC000L |
|---|
| 143385 | //BIF_CFG_DEV0_EPF3_1_LINK_STATUS |
|---|
| 143386 | #define BIF_CFG_DEV0_EPF3_1_LINK_STATUS__CURRENT_LINK_SPEED__SHIFT 0x0 |
|---|
| 143387 | #define BIF_CFG_DEV0_EPF3_1_LINK_STATUS__NEGOTIATED_LINK_WIDTH__SHIFT 0x4 |
|---|
| 143388 | #define BIF_CFG_DEV0_EPF3_1_LINK_STATUS__LINK_TRAINING__SHIFT 0xb |
|---|
| 143389 | #define BIF_CFG_DEV0_EPF3_1_LINK_STATUS__SLOT_CLOCK_CFG__SHIFT 0xc |
|---|
| 143390 | #define BIF_CFG_DEV0_EPF3_1_LINK_STATUS__DL_ACTIVE__SHIFT 0xd |
|---|
| 143391 | #define BIF_CFG_DEV0_EPF3_1_LINK_STATUS__LINK_BW_MANAGEMENT_STATUS__SHIFT 0xe |
|---|
| 143392 | #define BIF_CFG_DEV0_EPF3_1_LINK_STATUS__LINK_AUTONOMOUS_BW_STATUS__SHIFT 0xf |
|---|
| 143393 | #define BIF_CFG_DEV0_EPF3_1_LINK_STATUS__CURRENT_LINK_SPEED_MASK 0x000FL |
|---|
| 143394 | #define BIF_CFG_DEV0_EPF3_1_LINK_STATUS__NEGOTIATED_LINK_WIDTH_MASK 0x03F0L |
|---|
| 143395 | #define BIF_CFG_DEV0_EPF3_1_LINK_STATUS__LINK_TRAINING_MASK 0x0800L |
|---|
| 143396 | #define BIF_CFG_DEV0_EPF3_1_LINK_STATUS__SLOT_CLOCK_CFG_MASK 0x1000L |
|---|
| 143397 | #define BIF_CFG_DEV0_EPF3_1_LINK_STATUS__DL_ACTIVE_MASK 0x2000L |
|---|
| 143398 | #define BIF_CFG_DEV0_EPF3_1_LINK_STATUS__LINK_BW_MANAGEMENT_STATUS_MASK 0x4000L |
|---|
| 143399 | #define BIF_CFG_DEV0_EPF3_1_LINK_STATUS__LINK_AUTONOMOUS_BW_STATUS_MASK 0x8000L |
|---|
| 143400 | //BIF_CFG_DEV0_EPF3_1_DEVICE_CAP2 |
|---|
| 143401 | #define BIF_CFG_DEV0_EPF3_1_DEVICE_CAP2__CPL_TIMEOUT_RANGE_SUPPORTED__SHIFT 0x0 |
|---|
| 143402 | #define BIF_CFG_DEV0_EPF3_1_DEVICE_CAP2__CPL_TIMEOUT_DIS_SUPPORTED__SHIFT 0x4 |
|---|
| 143403 | #define BIF_CFG_DEV0_EPF3_1_DEVICE_CAP2__ARI_FORWARDING_SUPPORTED__SHIFT 0x5 |
|---|
| 143404 | #define BIF_CFG_DEV0_EPF3_1_DEVICE_CAP2__ATOMICOP_ROUTING_SUPPORTED__SHIFT 0x6 |
|---|
| 143405 | #define BIF_CFG_DEV0_EPF3_1_DEVICE_CAP2__ATOMICOP_32CMPLT_SUPPORTED__SHIFT 0x7 |
|---|
| 143406 | #define BIF_CFG_DEV0_EPF3_1_DEVICE_CAP2__ATOMICOP_64CMPLT_SUPPORTED__SHIFT 0x8 |
|---|
| 143407 | #define BIF_CFG_DEV0_EPF3_1_DEVICE_CAP2__CAS128_CMPLT_SUPPORTED__SHIFT 0x9 |
|---|
| 143408 | #define BIF_CFG_DEV0_EPF3_1_DEVICE_CAP2__NO_RO_ENABLED_P2P_PASSING__SHIFT 0xa |
|---|
| 143409 | #define BIF_CFG_DEV0_EPF3_1_DEVICE_CAP2__LTR_SUPPORTED__SHIFT 0xb |
|---|
| 143410 | #define BIF_CFG_DEV0_EPF3_1_DEVICE_CAP2__TPH_CPLR_SUPPORTED__SHIFT 0xc |
|---|
| 143411 | #define BIF_CFG_DEV0_EPF3_1_DEVICE_CAP2__LN_SYSTEM_CLS__SHIFT 0xe |
|---|
| 143412 | #define BIF_CFG_DEV0_EPF3_1_DEVICE_CAP2__TEN_BIT_TAG_COMPLETER_SUPPORTED__SHIFT 0x10 |
|---|
| 143413 | #define BIF_CFG_DEV0_EPF3_1_DEVICE_CAP2__TEN_BIT_TAG_REQUESTER_SUPPORTED__SHIFT 0x11 |
|---|
| 143414 | #define BIF_CFG_DEV0_EPF3_1_DEVICE_CAP2__OBFF_SUPPORTED__SHIFT 0x12 |
|---|
| 143415 | #define BIF_CFG_DEV0_EPF3_1_DEVICE_CAP2__EXTENDED_FMT_FIELD_SUPPORTED__SHIFT 0x14 |
|---|
| 143416 | #define BIF_CFG_DEV0_EPF3_1_DEVICE_CAP2__END_END_TLP_PREFIX_SUPPORTED__SHIFT 0x15 |
|---|
| 143417 | #define BIF_CFG_DEV0_EPF3_1_DEVICE_CAP2__MAX_END_END_TLP_PREFIXES__SHIFT 0x16 |
|---|
| 143418 | #define BIF_CFG_DEV0_EPF3_1_DEVICE_CAP2__EMER_POWER_REDUCTION_SUPPORTED__SHIFT 0x18 |
|---|
| 143419 | #define BIF_CFG_DEV0_EPF3_1_DEVICE_CAP2__EMER_POWER_REDUCTION_INIT_REQ__SHIFT 0x1a |
|---|
| 143420 | #define BIF_CFG_DEV0_EPF3_1_DEVICE_CAP2__FRS_SUPPORTED__SHIFT 0x1f |
|---|
| 143421 | #define BIF_CFG_DEV0_EPF3_1_DEVICE_CAP2__CPL_TIMEOUT_RANGE_SUPPORTED_MASK 0x0000000FL |
|---|
| 143422 | #define BIF_CFG_DEV0_EPF3_1_DEVICE_CAP2__CPL_TIMEOUT_DIS_SUPPORTED_MASK 0x00000010L |
|---|
| 143423 | #define BIF_CFG_DEV0_EPF3_1_DEVICE_CAP2__ARI_FORWARDING_SUPPORTED_MASK 0x00000020L |
|---|
| 143424 | #define BIF_CFG_DEV0_EPF3_1_DEVICE_CAP2__ATOMICOP_ROUTING_SUPPORTED_MASK 0x00000040L |
|---|
| 143425 | #define BIF_CFG_DEV0_EPF3_1_DEVICE_CAP2__ATOMICOP_32CMPLT_SUPPORTED_MASK 0x00000080L |
|---|
| 143426 | #define BIF_CFG_DEV0_EPF3_1_DEVICE_CAP2__ATOMICOP_64CMPLT_SUPPORTED_MASK 0x00000100L |
|---|
| 143427 | #define BIF_CFG_DEV0_EPF3_1_DEVICE_CAP2__CAS128_CMPLT_SUPPORTED_MASK 0x00000200L |
|---|
| 143428 | #define BIF_CFG_DEV0_EPF3_1_DEVICE_CAP2__NO_RO_ENABLED_P2P_PASSING_MASK 0x00000400L |
|---|
| 143429 | #define BIF_CFG_DEV0_EPF3_1_DEVICE_CAP2__LTR_SUPPORTED_MASK 0x00000800L |
|---|
| 143430 | #define BIF_CFG_DEV0_EPF3_1_DEVICE_CAP2__TPH_CPLR_SUPPORTED_MASK 0x00003000L |
|---|
| 143431 | #define BIF_CFG_DEV0_EPF3_1_DEVICE_CAP2__LN_SYSTEM_CLS_MASK 0x0000C000L |
|---|
| 143432 | #define BIF_CFG_DEV0_EPF3_1_DEVICE_CAP2__TEN_BIT_TAG_COMPLETER_SUPPORTED_MASK 0x00010000L |
|---|
| 143433 | #define BIF_CFG_DEV0_EPF3_1_DEVICE_CAP2__TEN_BIT_TAG_REQUESTER_SUPPORTED_MASK 0x00020000L |
|---|
| 143434 | #define BIF_CFG_DEV0_EPF3_1_DEVICE_CAP2__OBFF_SUPPORTED_MASK 0x000C0000L |
|---|
| 143435 | #define BIF_CFG_DEV0_EPF3_1_DEVICE_CAP2__EXTENDED_FMT_FIELD_SUPPORTED_MASK 0x00100000L |
|---|
| 143436 | #define BIF_CFG_DEV0_EPF3_1_DEVICE_CAP2__END_END_TLP_PREFIX_SUPPORTED_MASK 0x00200000L |
|---|
| 143437 | #define BIF_CFG_DEV0_EPF3_1_DEVICE_CAP2__MAX_END_END_TLP_PREFIXES_MASK 0x00C00000L |
|---|
| 143438 | #define BIF_CFG_DEV0_EPF3_1_DEVICE_CAP2__EMER_POWER_REDUCTION_SUPPORTED_MASK 0x03000000L |
|---|
| 143439 | #define BIF_CFG_DEV0_EPF3_1_DEVICE_CAP2__EMER_POWER_REDUCTION_INIT_REQ_MASK 0x04000000L |
|---|
| 143440 | #define BIF_CFG_DEV0_EPF3_1_DEVICE_CAP2__FRS_SUPPORTED_MASK 0x80000000L |
|---|
| 143441 | //BIF_CFG_DEV0_EPF3_1_DEVICE_CNTL2 |
|---|
| 143442 | #define BIF_CFG_DEV0_EPF3_1_DEVICE_CNTL2__CPL_TIMEOUT_VALUE__SHIFT 0x0 |
|---|
| 143443 | #define BIF_CFG_DEV0_EPF3_1_DEVICE_CNTL2__CPL_TIMEOUT_DIS__SHIFT 0x4 |
|---|
| 143444 | #define BIF_CFG_DEV0_EPF3_1_DEVICE_CNTL2__ARI_FORWARDING_EN__SHIFT 0x5 |
|---|
| 143445 | #define BIF_CFG_DEV0_EPF3_1_DEVICE_CNTL2__ATOMICOP_REQUEST_EN__SHIFT 0x6 |
|---|
| 143446 | #define BIF_CFG_DEV0_EPF3_1_DEVICE_CNTL2__ATOMICOP_EGRESS_BLOCKING__SHIFT 0x7 |
|---|
| 143447 | #define BIF_CFG_DEV0_EPF3_1_DEVICE_CNTL2__IDO_REQUEST_ENABLE__SHIFT 0x8 |
|---|
| 143448 | #define BIF_CFG_DEV0_EPF3_1_DEVICE_CNTL2__IDO_COMPLETION_ENABLE__SHIFT 0x9 |
|---|
| 143449 | #define BIF_CFG_DEV0_EPF3_1_DEVICE_CNTL2__LTR_EN__SHIFT 0xa |
|---|
| 143450 | #define BIF_CFG_DEV0_EPF3_1_DEVICE_CNTL2__EMER_POWER_REDUCTION_REQUEST__SHIFT 0xb |
|---|
| 143451 | #define BIF_CFG_DEV0_EPF3_1_DEVICE_CNTL2__TEN_BIT_TAG_REQUESTER_ENABLE__SHIFT 0xc |
|---|
| 143452 | #define BIF_CFG_DEV0_EPF3_1_DEVICE_CNTL2__OBFF_EN__SHIFT 0xd |
|---|
| 143453 | #define BIF_CFG_DEV0_EPF3_1_DEVICE_CNTL2__END_END_TLP_PREFIX_BLOCKING__SHIFT 0xf |
|---|
| 143454 | #define BIF_CFG_DEV0_EPF3_1_DEVICE_CNTL2__CPL_TIMEOUT_VALUE_MASK 0x000FL |
|---|
| 143455 | #define BIF_CFG_DEV0_EPF3_1_DEVICE_CNTL2__CPL_TIMEOUT_DIS_MASK 0x0010L |
|---|
| 143456 | #define BIF_CFG_DEV0_EPF3_1_DEVICE_CNTL2__ARI_FORWARDING_EN_MASK 0x0020L |
|---|
| 143457 | #define BIF_CFG_DEV0_EPF3_1_DEVICE_CNTL2__ATOMICOP_REQUEST_EN_MASK 0x0040L |
|---|
| 143458 | #define BIF_CFG_DEV0_EPF3_1_DEVICE_CNTL2__ATOMICOP_EGRESS_BLOCKING_MASK 0x0080L |
|---|
| 143459 | #define BIF_CFG_DEV0_EPF3_1_DEVICE_CNTL2__IDO_REQUEST_ENABLE_MASK 0x0100L |
|---|
| 143460 | #define BIF_CFG_DEV0_EPF3_1_DEVICE_CNTL2__IDO_COMPLETION_ENABLE_MASK 0x0200L |
|---|
| 143461 | #define BIF_CFG_DEV0_EPF3_1_DEVICE_CNTL2__LTR_EN_MASK 0x0400L |
|---|
| 143462 | #define BIF_CFG_DEV0_EPF3_1_DEVICE_CNTL2__EMER_POWER_REDUCTION_REQUEST_MASK 0x0800L |
|---|
| 143463 | #define BIF_CFG_DEV0_EPF3_1_DEVICE_CNTL2__TEN_BIT_TAG_REQUESTER_ENABLE_MASK 0x1000L |
|---|
| 143464 | #define BIF_CFG_DEV0_EPF3_1_DEVICE_CNTL2__OBFF_EN_MASK 0x6000L |
|---|
| 143465 | #define BIF_CFG_DEV0_EPF3_1_DEVICE_CNTL2__END_END_TLP_PREFIX_BLOCKING_MASK 0x8000L |
|---|
| 143466 | //BIF_CFG_DEV0_EPF3_1_DEVICE_STATUS2 |
|---|
| 143467 | #define BIF_CFG_DEV0_EPF3_1_DEVICE_STATUS2__RESERVED__SHIFT 0x0 |
|---|
| 143468 | #define BIF_CFG_DEV0_EPF3_1_DEVICE_STATUS2__RESERVED_MASK 0xFFFFL |
|---|
| 143469 | //BIF_CFG_DEV0_EPF3_1_LINK_CAP2 |
|---|
| 143470 | #define BIF_CFG_DEV0_EPF3_1_LINK_CAP2__SUPPORTED_LINK_SPEED__SHIFT 0x1 |
|---|
| 143471 | #define BIF_CFG_DEV0_EPF3_1_LINK_CAP2__CROSSLINK_SUPPORTED__SHIFT 0x8 |
|---|
| 143472 | #define BIF_CFG_DEV0_EPF3_1_LINK_CAP2__LOWER_SKP_OS_GEN_SUPPORT__SHIFT 0x9 |
|---|
| 143473 | #define BIF_CFG_DEV0_EPF3_1_LINK_CAP2__LOWER_SKP_OS_RCV_SUPPORT__SHIFT 0x10 |
|---|
| 143474 | #define BIF_CFG_DEV0_EPF3_1_LINK_CAP2__RTM1_PRESENCE_DET_SUPPORT__SHIFT 0x17 |
|---|
| 143475 | #define BIF_CFG_DEV0_EPF3_1_LINK_CAP2__RTM2_PRESENCE_DET_SUPPORT__SHIFT 0x18 |
|---|
| 143476 | #define BIF_CFG_DEV0_EPF3_1_LINK_CAP2__DRS_SUPPORTED__SHIFT 0x1f |
|---|
| 143477 | #define BIF_CFG_DEV0_EPF3_1_LINK_CAP2__SUPPORTED_LINK_SPEED_MASK 0x000000FEL |
|---|
| 143478 | #define BIF_CFG_DEV0_EPF3_1_LINK_CAP2__CROSSLINK_SUPPORTED_MASK 0x00000100L |
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| 143479 | #define BIF_CFG_DEV0_EPF3_1_LINK_CAP2__LOWER_SKP_OS_GEN_SUPPORT_MASK 0x0000FE00L |
|---|
| 143480 | #define BIF_CFG_DEV0_EPF3_1_LINK_CAP2__LOWER_SKP_OS_RCV_SUPPORT_MASK 0x007F0000L |
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| 143481 | #define BIF_CFG_DEV0_EPF3_1_LINK_CAP2__RTM1_PRESENCE_DET_SUPPORT_MASK 0x00800000L |
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| 143482 | #define BIF_CFG_DEV0_EPF3_1_LINK_CAP2__RTM2_PRESENCE_DET_SUPPORT_MASK 0x01000000L |
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| 143483 | #define BIF_CFG_DEV0_EPF3_1_LINK_CAP2__DRS_SUPPORTED_MASK 0x80000000L |
|---|
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| 143493 | #define BIF_CFG_DEV0_EPF3_1_LINK_CNTL2__TARGET_LINK_SPEED_MASK 0x000FL |
|---|
| 143494 | #define BIF_CFG_DEV0_EPF3_1_LINK_CNTL2__ENTER_COMPLIANCE_MASK 0x0010L |
|---|
| 143495 | #define BIF_CFG_DEV0_EPF3_1_LINK_CNTL2__HW_AUTONOMOUS_SPEED_DISABLE_MASK 0x0020L |
|---|
| 143496 | #define BIF_CFG_DEV0_EPF3_1_LINK_CNTL2__SELECTABLE_DEEMPHASIS_MASK 0x0040L |
|---|
| 143497 | #define BIF_CFG_DEV0_EPF3_1_LINK_CNTL2__XMIT_MARGIN_MASK 0x0380L |
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| 143498 | #define BIF_CFG_DEV0_EPF3_1_LINK_CNTL2__ENTER_MOD_COMPLIANCE_MASK 0x0400L |
|---|
| 143499 | #define BIF_CFG_DEV0_EPF3_1_LINK_CNTL2__COMPLIANCE_SOS_MASK 0x0800L |
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| 143500 | #define BIF_CFG_DEV0_EPF3_1_LINK_CNTL2__COMPLIANCE_DEEMPHASIS_MASK 0xF000L |
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| 143501 | //BIF_CFG_DEV0_EPF3_1_LINK_STATUS2 |
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|---|
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| 143511 | #define BIF_CFG_DEV0_EPF3_1_LINK_STATUS2__DOWNSTREAM_COMPONENT_PRESENCE__SHIFT 0xc |
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|---|
| 143513 | #define BIF_CFG_DEV0_EPF3_1_LINK_STATUS2__CUR_DEEMPHASIS_LEVEL_MASK 0x0001L |
|---|
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|---|
| 143515 | #define BIF_CFG_DEV0_EPF3_1_LINK_STATUS2__EQUALIZATION_PHASE1_SUCCESS_8GT_MASK 0x0004L |
|---|
| 143516 | #define BIF_CFG_DEV0_EPF3_1_LINK_STATUS2__EQUALIZATION_PHASE2_SUCCESS_8GT_MASK 0x0008L |
|---|
| 143517 | #define BIF_CFG_DEV0_EPF3_1_LINK_STATUS2__EQUALIZATION_PHASE3_SUCCESS_8GT_MASK 0x0010L |
|---|
| 143518 | #define BIF_CFG_DEV0_EPF3_1_LINK_STATUS2__LINK_EQUALIZATION_REQUEST_8GT_MASK 0x0020L |
|---|
| 143519 | #define BIF_CFG_DEV0_EPF3_1_LINK_STATUS2__RTM1_PRESENCE_DET_MASK 0x0040L |
|---|
| 143520 | #define BIF_CFG_DEV0_EPF3_1_LINK_STATUS2__RTM2_PRESENCE_DET_MASK 0x0080L |
|---|
| 143521 | #define BIF_CFG_DEV0_EPF3_1_LINK_STATUS2__CROSSLINK_RESOLUTION_MASK 0x0300L |
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| 143522 | #define BIF_CFG_DEV0_EPF3_1_LINK_STATUS2__DOWNSTREAM_COMPONENT_PRESENCE_MASK 0x7000L |
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| 143523 | #define BIF_CFG_DEV0_EPF3_1_LINK_STATUS2__DRS_MESSAGE_RECEIVED_MASK 0x8000L |
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| 143524 | //BIF_CFG_DEV0_EPF3_1_MSI_CAP_LIST |
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| 143525 | #define BIF_CFG_DEV0_EPF3_1_MSI_CAP_LIST__CAP_ID__SHIFT 0x0 |
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|---|
| 143529 | //BIF_CFG_DEV0_EPF3_1_MSI_MSG_CNTL |
|---|
| 143530 | #define BIF_CFG_DEV0_EPF3_1_MSI_MSG_CNTL__MSI_EN__SHIFT 0x0 |
|---|
| 143531 | #define BIF_CFG_DEV0_EPF3_1_MSI_MSG_CNTL__MSI_MULTI_CAP__SHIFT 0x1 |
|---|
| 143532 | #define BIF_CFG_DEV0_EPF3_1_MSI_MSG_CNTL__MSI_MULTI_EN__SHIFT 0x4 |
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| 143533 | #define BIF_CFG_DEV0_EPF3_1_MSI_MSG_CNTL__MSI_64BIT__SHIFT 0x7 |
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| 143534 | #define BIF_CFG_DEV0_EPF3_1_MSI_MSG_CNTL__MSI_PERVECTOR_MASKING_CAP__SHIFT 0x8 |
|---|
| 143535 | #define BIF_CFG_DEV0_EPF3_1_MSI_MSG_CNTL__MSI_EXT_MSG_DATA_CAP__SHIFT 0x9 |
|---|
| 143536 | #define BIF_CFG_DEV0_EPF3_1_MSI_MSG_CNTL__MSI_EXT_MSG_DATA_EN__SHIFT 0xa |
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| 143537 | #define BIF_CFG_DEV0_EPF3_1_MSI_MSG_CNTL__MSI_EN_MASK 0x0001L |
|---|
| 143538 | #define BIF_CFG_DEV0_EPF3_1_MSI_MSG_CNTL__MSI_MULTI_CAP_MASK 0x000EL |
|---|
| 143539 | #define BIF_CFG_DEV0_EPF3_1_MSI_MSG_CNTL__MSI_MULTI_EN_MASK 0x0070L |
|---|
| 143540 | #define BIF_CFG_DEV0_EPF3_1_MSI_MSG_CNTL__MSI_64BIT_MASK 0x0080L |
|---|
| 143541 | #define BIF_CFG_DEV0_EPF3_1_MSI_MSG_CNTL__MSI_PERVECTOR_MASKING_CAP_MASK 0x0100L |
|---|
| 143542 | #define BIF_CFG_DEV0_EPF3_1_MSI_MSG_CNTL__MSI_EXT_MSG_DATA_CAP_MASK 0x0200L |
|---|
| 143543 | #define BIF_CFG_DEV0_EPF3_1_MSI_MSG_CNTL__MSI_EXT_MSG_DATA_EN_MASK 0x0400L |
|---|
| 143544 | //BIF_CFG_DEV0_EPF3_1_MSI_MSG_ADDR_LO |
|---|
| 143545 | #define BIF_CFG_DEV0_EPF3_1_MSI_MSG_ADDR_LO__MSI_MSG_ADDR_LO__SHIFT 0x2 |
|---|
| 143546 | #define BIF_CFG_DEV0_EPF3_1_MSI_MSG_ADDR_LO__MSI_MSG_ADDR_LO_MASK 0xFFFFFFFCL |
|---|
| 143547 | //BIF_CFG_DEV0_EPF3_1_MSI_MSG_ADDR_HI |
|---|
| 143548 | #define BIF_CFG_DEV0_EPF3_1_MSI_MSG_ADDR_HI__MSI_MSG_ADDR_HI__SHIFT 0x0 |
|---|
| 143549 | #define BIF_CFG_DEV0_EPF3_1_MSI_MSG_ADDR_HI__MSI_MSG_ADDR_HI_MASK 0xFFFFFFFFL |
|---|
| 143550 | //BIF_CFG_DEV0_EPF3_1_MSI_MSG_DATA |
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| 143551 | #define BIF_CFG_DEV0_EPF3_1_MSI_MSG_DATA__MSI_DATA__SHIFT 0x0 |
|---|
| 143552 | #define BIF_CFG_DEV0_EPF3_1_MSI_MSG_DATA__MSI_DATA_MASK 0xFFFFL |
|---|
| 143553 | //BIF_CFG_DEV0_EPF3_1_MSI_EXT_MSG_DATA |
|---|
| 143554 | #define BIF_CFG_DEV0_EPF3_1_MSI_EXT_MSG_DATA__MSI_EXT_DATA__SHIFT 0x0 |
|---|
| 143555 | #define BIF_CFG_DEV0_EPF3_1_MSI_EXT_MSG_DATA__MSI_EXT_DATA_MASK 0xFFFFL |
|---|
| 143556 | //BIF_CFG_DEV0_EPF3_1_MSI_MASK |
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| 143557 | #define BIF_CFG_DEV0_EPF3_1_MSI_MASK__MSI_MASK__SHIFT 0x0 |
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| 143558 | #define BIF_CFG_DEV0_EPF3_1_MSI_MASK__MSI_MASK_MASK 0xFFFFFFFFL |
|---|
| 143559 | //BIF_CFG_DEV0_EPF3_1_MSI_MSG_DATA_64 |
|---|
| 143560 | #define BIF_CFG_DEV0_EPF3_1_MSI_MSG_DATA_64__MSI_DATA_64__SHIFT 0x0 |
|---|
| 143561 | #define BIF_CFG_DEV0_EPF3_1_MSI_MSG_DATA_64__MSI_DATA_64_MASK 0xFFFFL |
|---|
| 143562 | //BIF_CFG_DEV0_EPF3_1_MSI_EXT_MSG_DATA_64 |
|---|
| 143563 | #define BIF_CFG_DEV0_EPF3_1_MSI_EXT_MSG_DATA_64__MSI_EXT_DATA_64__SHIFT 0x0 |
|---|
| 143564 | #define BIF_CFG_DEV0_EPF3_1_MSI_EXT_MSG_DATA_64__MSI_EXT_DATA_64_MASK 0xFFFFL |
|---|
| 143565 | //BIF_CFG_DEV0_EPF3_1_MSI_MASK_64 |
|---|
| 143566 | #define BIF_CFG_DEV0_EPF3_1_MSI_MASK_64__MSI_MASK_64__SHIFT 0x0 |
|---|
| 143567 | #define BIF_CFG_DEV0_EPF3_1_MSI_MASK_64__MSI_MASK_64_MASK 0xFFFFFFFFL |
|---|
| 143568 | //BIF_CFG_DEV0_EPF3_1_MSI_PENDING |
|---|
| 143569 | #define BIF_CFG_DEV0_EPF3_1_MSI_PENDING__MSI_PENDING__SHIFT 0x0 |
|---|
| 143570 | #define BIF_CFG_DEV0_EPF3_1_MSI_PENDING__MSI_PENDING_MASK 0xFFFFFFFFL |
|---|
| 143571 | //BIF_CFG_DEV0_EPF3_1_MSI_PENDING_64 |
|---|
| 143572 | #define BIF_CFG_DEV0_EPF3_1_MSI_PENDING_64__MSI_PENDING_64__SHIFT 0x0 |
|---|
| 143573 | #define BIF_CFG_DEV0_EPF3_1_MSI_PENDING_64__MSI_PENDING_64_MASK 0xFFFFFFFFL |
|---|
| 143574 | //BIF_CFG_DEV0_EPF3_1_MSIX_CAP_LIST |
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| 143575 | #define BIF_CFG_DEV0_EPF3_1_MSIX_CAP_LIST__CAP_ID__SHIFT 0x0 |
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|---|
| 143577 | #define BIF_CFG_DEV0_EPF3_1_MSIX_CAP_LIST__CAP_ID_MASK 0x00FFL |
|---|
| 143578 | #define BIF_CFG_DEV0_EPF3_1_MSIX_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
|---|
| 143579 | //BIF_CFG_DEV0_EPF3_1_MSIX_MSG_CNTL |
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| 143580 | #define BIF_CFG_DEV0_EPF3_1_MSIX_MSG_CNTL__MSIX_TABLE_SIZE__SHIFT 0x0 |
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|---|
| 143583 | #define BIF_CFG_DEV0_EPF3_1_MSIX_MSG_CNTL__MSIX_TABLE_SIZE_MASK 0x07FFL |
|---|
| 143584 | #define BIF_CFG_DEV0_EPF3_1_MSIX_MSG_CNTL__MSIX_FUNC_MASK_MASK 0x4000L |
|---|
| 143585 | #define BIF_CFG_DEV0_EPF3_1_MSIX_MSG_CNTL__MSIX_EN_MASK 0x8000L |
|---|
| 143586 | //BIF_CFG_DEV0_EPF3_1_MSIX_TABLE |
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| 143587 | #define BIF_CFG_DEV0_EPF3_1_MSIX_TABLE__MSIX_TABLE_BIR__SHIFT 0x0 |
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| 143588 | #define BIF_CFG_DEV0_EPF3_1_MSIX_TABLE__MSIX_TABLE_OFFSET__SHIFT 0x3 |
|---|
| 143589 | #define BIF_CFG_DEV0_EPF3_1_MSIX_TABLE__MSIX_TABLE_BIR_MASK 0x00000007L |
|---|
| 143590 | #define BIF_CFG_DEV0_EPF3_1_MSIX_TABLE__MSIX_TABLE_OFFSET_MASK 0xFFFFFFF8L |
|---|
| 143591 | //BIF_CFG_DEV0_EPF3_1_MSIX_PBA |
|---|
| 143592 | #define BIF_CFG_DEV0_EPF3_1_MSIX_PBA__MSIX_PBA_BIR__SHIFT 0x0 |
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| 143593 | #define BIF_CFG_DEV0_EPF3_1_MSIX_PBA__MSIX_PBA_OFFSET__SHIFT 0x3 |
|---|
| 143594 | #define BIF_CFG_DEV0_EPF3_1_MSIX_PBA__MSIX_PBA_BIR_MASK 0x00000007L |
|---|
| 143595 | #define BIF_CFG_DEV0_EPF3_1_MSIX_PBA__MSIX_PBA_OFFSET_MASK 0xFFFFFFF8L |
|---|
| 143596 | //BIF_CFG_DEV0_EPF3_1_SATA_CAP_0 |
|---|
| 143597 | #define BIF_CFG_DEV0_EPF3_1_SATA_CAP_0__CAP_ID__SHIFT 0x0 |
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| 143598 | #define BIF_CFG_DEV0_EPF3_1_SATA_CAP_0__NEXT_PTR__SHIFT 0x8 |
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|---|
| 143602 | #define BIF_CFG_DEV0_EPF3_1_SATA_CAP_0__CAP_ID_MASK 0x000000FFL |
|---|
| 143603 | #define BIF_CFG_DEV0_EPF3_1_SATA_CAP_0__NEXT_PTR_MASK 0x0000FF00L |
|---|
| 143604 | #define BIF_CFG_DEV0_EPF3_1_SATA_CAP_0__SATA_CAP_MINOR_REV_MASK 0x000F0000L |
|---|
| 143605 | #define BIF_CFG_DEV0_EPF3_1_SATA_CAP_0__SATA_CAP_MAJOR_REV_MASK 0x00F00000L |
|---|
| 143606 | #define BIF_CFG_DEV0_EPF3_1_SATA_CAP_0__SATA_CAP_RESERVED1_MASK 0xFF000000L |
|---|
| 143607 | //BIF_CFG_DEV0_EPF3_1_SATA_CAP_1 |
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| 143608 | #define BIF_CFG_DEV0_EPF3_1_SATA_CAP_1__SATA_CAP_BAR_LOC__SHIFT 0x0 |
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| 143609 | #define BIF_CFG_DEV0_EPF3_1_SATA_CAP_1__SATA_CAP_BAR_OFFSET__SHIFT 0x4 |
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| 143610 | #define BIF_CFG_DEV0_EPF3_1_SATA_CAP_1__SATA_CAP_RESERVED2__SHIFT 0x18 |
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| 143611 | #define BIF_CFG_DEV0_EPF3_1_SATA_CAP_1__SATA_CAP_BAR_LOC_MASK 0x0000000FL |
|---|
| 143612 | #define BIF_CFG_DEV0_EPF3_1_SATA_CAP_1__SATA_CAP_BAR_OFFSET_MASK 0x00FFFFF0L |
|---|
| 143613 | #define BIF_CFG_DEV0_EPF3_1_SATA_CAP_1__SATA_CAP_RESERVED2_MASK 0xFF000000L |
|---|
| 143614 | //BIF_CFG_DEV0_EPF3_1_SATA_IDP_INDEX |
|---|
| 143615 | #define BIF_CFG_DEV0_EPF3_1_SATA_IDP_INDEX__IDP_RESERVED1__SHIFT 0x0 |
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| 143616 | #define BIF_CFG_DEV0_EPF3_1_SATA_IDP_INDEX__IDP_INDEX__SHIFT 0x2 |
|---|
| 143617 | #define BIF_CFG_DEV0_EPF3_1_SATA_IDP_INDEX__IDP_RESERVED2__SHIFT 0xc |
|---|
| 143618 | #define BIF_CFG_DEV0_EPF3_1_SATA_IDP_INDEX__IDP_RESERVED1_MASK 0x00000003L |
|---|
| 143619 | #define BIF_CFG_DEV0_EPF3_1_SATA_IDP_INDEX__IDP_INDEX_MASK 0x00000FFCL |
|---|
| 143620 | #define BIF_CFG_DEV0_EPF3_1_SATA_IDP_INDEX__IDP_RESERVED2_MASK 0xFFFFF000L |
|---|
| 143621 | //BIF_CFG_DEV0_EPF3_1_SATA_IDP_DATA |
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| 143622 | #define BIF_CFG_DEV0_EPF3_1_SATA_IDP_DATA__IDP_DATA__SHIFT 0x0 |
|---|
| 143623 | #define BIF_CFG_DEV0_EPF3_1_SATA_IDP_DATA__IDP_DATA_MASK 0xFFFFFFFFL |
|---|
| 143624 | //BIF_CFG_DEV0_EPF3_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST |
|---|
| 143625 | #define BIF_CFG_DEV0_EPF3_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
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| 143626 | #define BIF_CFG_DEV0_EPF3_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 143627 | #define BIF_CFG_DEV0_EPF3_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 143628 | #define BIF_CFG_DEV0_EPF3_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 143629 | #define BIF_CFG_DEV0_EPF3_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 143630 | #define BIF_CFG_DEV0_EPF3_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 143631 | //BIF_CFG_DEV0_EPF3_1_PCIE_VENDOR_SPECIFIC_HDR |
|---|
| 143632 | #define BIF_CFG_DEV0_EPF3_1_PCIE_VENDOR_SPECIFIC_HDR__VSEC_ID__SHIFT 0x0 |
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| 143633 | #define BIF_CFG_DEV0_EPF3_1_PCIE_VENDOR_SPECIFIC_HDR__VSEC_REV__SHIFT 0x10 |
|---|
| 143634 | #define BIF_CFG_DEV0_EPF3_1_PCIE_VENDOR_SPECIFIC_HDR__VSEC_LENGTH__SHIFT 0x14 |
|---|
| 143635 | #define BIF_CFG_DEV0_EPF3_1_PCIE_VENDOR_SPECIFIC_HDR__VSEC_ID_MASK 0x0000FFFFL |
|---|
| 143636 | #define BIF_CFG_DEV0_EPF3_1_PCIE_VENDOR_SPECIFIC_HDR__VSEC_REV_MASK 0x000F0000L |
|---|
| 143637 | #define BIF_CFG_DEV0_EPF3_1_PCIE_VENDOR_SPECIFIC_HDR__VSEC_LENGTH_MASK 0xFFF00000L |
|---|
| 143638 | //BIF_CFG_DEV0_EPF3_1_PCIE_VENDOR_SPECIFIC1 |
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| 143639 | #define BIF_CFG_DEV0_EPF3_1_PCIE_VENDOR_SPECIFIC1__SCRATCH__SHIFT 0x0 |
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| 143764 | #define BIF_CFG_DEV0_EPF3_1_PCIE_CORR_ERR_STATUS__HDR_LOG_OVFL_STATUS__SHIFT 0xf |
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| 143765 | #define BIF_CFG_DEV0_EPF3_1_PCIE_CORR_ERR_STATUS__RCV_ERR_STATUS_MASK 0x00000001L |
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| 143768 | #define BIF_CFG_DEV0_EPF3_1_PCIE_CORR_ERR_STATUS__REPLAY_NUM_ROLLOVER_STATUS_MASK 0x00000100L |
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| 143770 | #define BIF_CFG_DEV0_EPF3_1_PCIE_CORR_ERR_STATUS__ADVISORY_NONFATAL_ERR_STATUS_MASK 0x00002000L |
|---|
| 143771 | #define BIF_CFG_DEV0_EPF3_1_PCIE_CORR_ERR_STATUS__CORR_INT_ERR_STATUS_MASK 0x00004000L |
|---|
| 143772 | #define BIF_CFG_DEV0_EPF3_1_PCIE_CORR_ERR_STATUS__HDR_LOG_OVFL_STATUS_MASK 0x00008000L |
|---|
| 143773 | //BIF_CFG_DEV0_EPF3_1_PCIE_CORR_ERR_MASK |
|---|
| 143774 | #define BIF_CFG_DEV0_EPF3_1_PCIE_CORR_ERR_MASK__RCV_ERR_MASK__SHIFT 0x0 |
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| 143775 | #define BIF_CFG_DEV0_EPF3_1_PCIE_CORR_ERR_MASK__BAD_TLP_MASK__SHIFT 0x6 |
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| 143776 | #define BIF_CFG_DEV0_EPF3_1_PCIE_CORR_ERR_MASK__BAD_DLLP_MASK__SHIFT 0x7 |
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|---|
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| 143806 | #define BIF_CFG_DEV0_EPF3_1_PCIE_ADV_ERR_CAP_CNTL__MULTI_HDR_RECD_EN_MASK 0x00000400L |
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| 143807 | #define BIF_CFG_DEV0_EPF3_1_PCIE_ADV_ERR_CAP_CNTL__TLP_PREFIX_LOG_PRESENT_MASK 0x00000800L |
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| 143821 | //BIF_CFG_DEV0_EPF3_1_PCIE_TLP_PREFIX_LOG0 |
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| 143822 | #define BIF_CFG_DEV0_EPF3_1_PCIE_TLP_PREFIX_LOG0__TLP_PREFIX__SHIFT 0x0 |
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| 143823 | #define BIF_CFG_DEV0_EPF3_1_PCIE_TLP_PREFIX_LOG0__TLP_PREFIX_MASK 0xFFFFFFFFL |
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| 143825 | #define BIF_CFG_DEV0_EPF3_1_PCIE_TLP_PREFIX_LOG1__TLP_PREFIX__SHIFT 0x0 |
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|---|
| 143828 | #define BIF_CFG_DEV0_EPF3_1_PCIE_TLP_PREFIX_LOG2__TLP_PREFIX__SHIFT 0x0 |
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| 143831 | #define BIF_CFG_DEV0_EPF3_1_PCIE_TLP_PREFIX_LOG3__TLP_PREFIX__SHIFT 0x0 |
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| 143832 | #define BIF_CFG_DEV0_EPF3_1_PCIE_TLP_PREFIX_LOG3__TLP_PREFIX_MASK 0xFFFFFFFFL |
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| 143843 | //BIF_CFG_DEV0_EPF3_1_PCIE_BAR1_CNTL |
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| 143848 | #define BIF_CFG_DEV0_EPF3_1_PCIE_BAR1_CNTL__BAR_INDEX_MASK 0x00000007L |
|---|
| 143849 | #define BIF_CFG_DEV0_EPF3_1_PCIE_BAR1_CNTL__BAR_TOTAL_NUM_MASK 0x000000E0L |
|---|
| 143850 | #define BIF_CFG_DEV0_EPF3_1_PCIE_BAR1_CNTL__BAR_SIZE_MASK 0x00003F00L |
|---|
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|---|
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| 143853 | #define BIF_CFG_DEV0_EPF3_1_PCIE_BAR2_CAP__BAR_SIZE_SUPPORTED__SHIFT 0x4 |
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|---|
| 143855 | //BIF_CFG_DEV0_EPF3_1_PCIE_BAR2_CNTL |
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| 143856 | #define BIF_CFG_DEV0_EPF3_1_PCIE_BAR2_CNTL__BAR_INDEX__SHIFT 0x0 |
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| 143860 | #define BIF_CFG_DEV0_EPF3_1_PCIE_BAR2_CNTL__BAR_INDEX_MASK 0x00000007L |
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|---|
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| 143896 | #define BIF_CFG_DEV0_EPF3_1_PCIE_BAR5_CNTL__BAR_INDEX_MASK 0x00000007L |
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| 143898 | #define BIF_CFG_DEV0_EPF3_1_PCIE_BAR5_CNTL__BAR_SIZE_MASK 0x00003F00L |
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| 143899 | #define BIF_CFG_DEV0_EPF3_1_PCIE_BAR5_CNTL__BAR_SIZE_SUPPORTED_UPPER_MASK 0xFFFF0000L |
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| 143900 | //BIF_CFG_DEV0_EPF3_1_PCIE_BAR6_CAP |
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| 143901 | #define BIF_CFG_DEV0_EPF3_1_PCIE_BAR6_CAP__BAR_SIZE_SUPPORTED__SHIFT 0x4 |
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| 143903 | //BIF_CFG_DEV0_EPF3_1_PCIE_BAR6_CNTL |
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| 143906 | #define BIF_CFG_DEV0_EPF3_1_PCIE_BAR6_CNTL__BAR_SIZE__SHIFT 0x8 |
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| 143907 | #define BIF_CFG_DEV0_EPF3_1_PCIE_BAR6_CNTL__BAR_SIZE_SUPPORTED_UPPER__SHIFT 0x10 |
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| 143908 | #define BIF_CFG_DEV0_EPF3_1_PCIE_BAR6_CNTL__BAR_INDEX_MASK 0x00000007L |
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| 143909 | #define BIF_CFG_DEV0_EPF3_1_PCIE_BAR6_CNTL__BAR_TOTAL_NUM_MASK 0x000000E0L |
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| 143910 | #define BIF_CFG_DEV0_EPF3_1_PCIE_BAR6_CNTL__BAR_SIZE_MASK 0x00003F00L |
|---|
| 143911 | #define BIF_CFG_DEV0_EPF3_1_PCIE_BAR6_CNTL__BAR_SIZE_SUPPORTED_UPPER_MASK 0xFFFF0000L |
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| 143917 | #define BIF_CFG_DEV0_EPF3_1_PCIE_PWR_BUDGET_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
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| 143918 | #define BIF_CFG_DEV0_EPF3_1_PCIE_PWR_BUDGET_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
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| 143920 | #define BIF_CFG_DEV0_EPF3_1_PCIE_PWR_BUDGET_DATA_SELECT__DATA_SELECT__SHIFT 0x0 |
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| 143929 | #define BIF_CFG_DEV0_EPF3_1_PCIE_PWR_BUDGET_DATA__BASE_POWER_MASK 0x000000FFL |
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| 143930 | #define BIF_CFG_DEV0_EPF3_1_PCIE_PWR_BUDGET_DATA__DATA_SCALE_MASK 0x00000300L |
|---|
| 143931 | #define BIF_CFG_DEV0_EPF3_1_PCIE_PWR_BUDGET_DATA__PM_SUB_STATE_MASK 0x00001C00L |
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| 143932 | #define BIF_CFG_DEV0_EPF3_1_PCIE_PWR_BUDGET_DATA__PM_STATE_MASK 0x00006000L |
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| 143933 | #define BIF_CFG_DEV0_EPF3_1_PCIE_PWR_BUDGET_DATA__TYPE_MASK 0x00038000L |
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| 143934 | #define BIF_CFG_DEV0_EPF3_1_PCIE_PWR_BUDGET_DATA__POWER_RAIL_MASK 0x001C0000L |
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| 143942 | #define BIF_CFG_DEV0_EPF3_1_PCIE_DPA_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
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| 143952 | #define BIF_CFG_DEV0_EPF3_1_PCIE_DPA_CAP__TRANS_LAT_UNIT_MASK 0x00000300L |
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| 143953 | #define BIF_CFG_DEV0_EPF3_1_PCIE_DPA_CAP__PWR_ALLOC_SCALE_MASK 0x00003000L |
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| 143955 | #define BIF_CFG_DEV0_EPF3_1_PCIE_DPA_CAP__TRANS_LAT_VAL_1_MASK 0xFF000000L |
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| 143962 | #define BIF_CFG_DEV0_EPF3_1_PCIE_DPA_STATUS__SUBSTATE_STATUS_MASK 0x001FL |
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| 143963 | #define BIF_CFG_DEV0_EPF3_1_PCIE_DPA_STATUS__SUBSTATE_CNTL_ENABLED_MASK 0x0100L |
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| 143964 | //BIF_CFG_DEV0_EPF3_1_PCIE_DPA_CNTL |
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| 143967 | //BIF_CFG_DEV0_EPF3_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_0 |
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| 143968 | #define BIF_CFG_DEV0_EPF3_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_0__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
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| 143971 | #define BIF_CFG_DEV0_EPF3_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_1__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
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|---|
| 143974 | #define BIF_CFG_DEV0_EPF3_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_2__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
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| 143975 | #define BIF_CFG_DEV0_EPF3_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_2__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
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| 143976 | //BIF_CFG_DEV0_EPF3_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_3 |
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| 143977 | #define BIF_CFG_DEV0_EPF3_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_3__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
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| 143978 | #define BIF_CFG_DEV0_EPF3_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_3__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
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| 143979 | //BIF_CFG_DEV0_EPF3_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_4 |
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| 143980 | #define BIF_CFG_DEV0_EPF3_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_4__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
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| 143981 | #define BIF_CFG_DEV0_EPF3_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_4__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 143982 | //BIF_CFG_DEV0_EPF3_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_5 |
|---|
| 143983 | #define BIF_CFG_DEV0_EPF3_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_5__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 143984 | #define BIF_CFG_DEV0_EPF3_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_5__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 143985 | //BIF_CFG_DEV0_EPF3_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_6 |
|---|
| 143986 | #define BIF_CFG_DEV0_EPF3_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_6__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
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| 143987 | #define BIF_CFG_DEV0_EPF3_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_6__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 143988 | //BIF_CFG_DEV0_EPF3_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_7 |
|---|
| 143989 | #define BIF_CFG_DEV0_EPF3_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_7__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 143990 | #define BIF_CFG_DEV0_EPF3_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_7__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 143991 | //BIF_CFG_DEV0_EPF3_1_PCIE_ACS_ENH_CAP_LIST |
|---|
| 143992 | #define BIF_CFG_DEV0_EPF3_1_PCIE_ACS_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
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| 143993 | #define BIF_CFG_DEV0_EPF3_1_PCIE_ACS_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
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| 143994 | #define BIF_CFG_DEV0_EPF3_1_PCIE_ACS_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 143995 | #define BIF_CFG_DEV0_EPF3_1_PCIE_ACS_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 143996 | #define BIF_CFG_DEV0_EPF3_1_PCIE_ACS_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 143997 | #define BIF_CFG_DEV0_EPF3_1_PCIE_ACS_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 143998 | //BIF_CFG_DEV0_EPF3_1_PCIE_ACS_CAP |
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| 143999 | #define BIF_CFG_DEV0_EPF3_1_PCIE_ACS_CAP__SOURCE_VALIDATION__SHIFT 0x0 |
|---|
| 144000 | #define BIF_CFG_DEV0_EPF3_1_PCIE_ACS_CAP__TRANSLATION_BLOCKING__SHIFT 0x1 |
|---|
| 144001 | #define BIF_CFG_DEV0_EPF3_1_PCIE_ACS_CAP__P2P_REQUEST_REDIRECT__SHIFT 0x2 |
|---|
| 144002 | #define BIF_CFG_DEV0_EPF3_1_PCIE_ACS_CAP__P2P_COMPLETION_REDIRECT__SHIFT 0x3 |
|---|
| 144003 | #define BIF_CFG_DEV0_EPF3_1_PCIE_ACS_CAP__UPSTREAM_FORWARDING__SHIFT 0x4 |
|---|
| 144004 | #define BIF_CFG_DEV0_EPF3_1_PCIE_ACS_CAP__P2P_EGRESS_CONTROL__SHIFT 0x5 |
|---|
| 144005 | #define BIF_CFG_DEV0_EPF3_1_PCIE_ACS_CAP__DIRECT_TRANSLATED_P2P__SHIFT 0x6 |
|---|
| 144006 | #define BIF_CFG_DEV0_EPF3_1_PCIE_ACS_CAP__EGRESS_CONTROL_VECTOR_SIZE__SHIFT 0x8 |
|---|
| 144007 | #define BIF_CFG_DEV0_EPF3_1_PCIE_ACS_CAP__SOURCE_VALIDATION_MASK 0x0001L |
|---|
| 144008 | #define BIF_CFG_DEV0_EPF3_1_PCIE_ACS_CAP__TRANSLATION_BLOCKING_MASK 0x0002L |
|---|
| 144009 | #define BIF_CFG_DEV0_EPF3_1_PCIE_ACS_CAP__P2P_REQUEST_REDIRECT_MASK 0x0004L |
|---|
| 144010 | #define BIF_CFG_DEV0_EPF3_1_PCIE_ACS_CAP__P2P_COMPLETION_REDIRECT_MASK 0x0008L |
|---|
| 144011 | #define BIF_CFG_DEV0_EPF3_1_PCIE_ACS_CAP__UPSTREAM_FORWARDING_MASK 0x0010L |
|---|
| 144012 | #define BIF_CFG_DEV0_EPF3_1_PCIE_ACS_CAP__P2P_EGRESS_CONTROL_MASK 0x0020L |
|---|
| 144013 | #define BIF_CFG_DEV0_EPF3_1_PCIE_ACS_CAP__DIRECT_TRANSLATED_P2P_MASK 0x0040L |
|---|
| 144014 | #define BIF_CFG_DEV0_EPF3_1_PCIE_ACS_CAP__EGRESS_CONTROL_VECTOR_SIZE_MASK 0xFF00L |
|---|
| 144015 | //BIF_CFG_DEV0_EPF3_1_PCIE_ACS_CNTL |
|---|
| 144016 | #define BIF_CFG_DEV0_EPF3_1_PCIE_ACS_CNTL__SOURCE_VALIDATION_EN__SHIFT 0x0 |
|---|
| 144017 | #define BIF_CFG_DEV0_EPF3_1_PCIE_ACS_CNTL__TRANSLATION_BLOCKING_EN__SHIFT 0x1 |
|---|
| 144018 | #define BIF_CFG_DEV0_EPF3_1_PCIE_ACS_CNTL__P2P_REQUEST_REDIRECT_EN__SHIFT 0x2 |
|---|
| 144019 | #define BIF_CFG_DEV0_EPF3_1_PCIE_ACS_CNTL__P2P_COMPLETION_REDIRECT_EN__SHIFT 0x3 |
|---|
| 144020 | #define BIF_CFG_DEV0_EPF3_1_PCIE_ACS_CNTL__UPSTREAM_FORWARDING_EN__SHIFT 0x4 |
|---|
| 144021 | #define BIF_CFG_DEV0_EPF3_1_PCIE_ACS_CNTL__P2P_EGRESS_CONTROL_EN__SHIFT 0x5 |
|---|
| 144022 | #define BIF_CFG_DEV0_EPF3_1_PCIE_ACS_CNTL__DIRECT_TRANSLATED_P2P_EN__SHIFT 0x6 |
|---|
| 144023 | #define BIF_CFG_DEV0_EPF3_1_PCIE_ACS_CNTL__SOURCE_VALIDATION_EN_MASK 0x0001L |
|---|
| 144024 | #define BIF_CFG_DEV0_EPF3_1_PCIE_ACS_CNTL__TRANSLATION_BLOCKING_EN_MASK 0x0002L |
|---|
| 144025 | #define BIF_CFG_DEV0_EPF3_1_PCIE_ACS_CNTL__P2P_REQUEST_REDIRECT_EN_MASK 0x0004L |
|---|
| 144026 | #define BIF_CFG_DEV0_EPF3_1_PCIE_ACS_CNTL__P2P_COMPLETION_REDIRECT_EN_MASK 0x0008L |
|---|
| 144027 | #define BIF_CFG_DEV0_EPF3_1_PCIE_ACS_CNTL__UPSTREAM_FORWARDING_EN_MASK 0x0010L |
|---|
| 144028 | #define BIF_CFG_DEV0_EPF3_1_PCIE_ACS_CNTL__P2P_EGRESS_CONTROL_EN_MASK 0x0020L |
|---|
| 144029 | #define BIF_CFG_DEV0_EPF3_1_PCIE_ACS_CNTL__DIRECT_TRANSLATED_P2P_EN_MASK 0x0040L |
|---|
| 144030 | //BIF_CFG_DEV0_EPF3_1_PCIE_PASID_ENH_CAP_LIST |
|---|
| 144031 | #define BIF_CFG_DEV0_EPF3_1_PCIE_PASID_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 144032 | #define BIF_CFG_DEV0_EPF3_1_PCIE_PASID_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 144033 | #define BIF_CFG_DEV0_EPF3_1_PCIE_PASID_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 144034 | #define BIF_CFG_DEV0_EPF3_1_PCIE_PASID_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 144035 | #define BIF_CFG_DEV0_EPF3_1_PCIE_PASID_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 144036 | #define BIF_CFG_DEV0_EPF3_1_PCIE_PASID_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 144037 | //BIF_CFG_DEV0_EPF3_1_PCIE_PASID_CAP |
|---|
| 144038 | #define BIF_CFG_DEV0_EPF3_1_PCIE_PASID_CAP__PASID_EXE_PERMISSION_SUPPORTED__SHIFT 0x1 |
|---|
| 144039 | #define BIF_CFG_DEV0_EPF3_1_PCIE_PASID_CAP__PASID_PRIV_MODE_SUPPORTED__SHIFT 0x2 |
|---|
| 144040 | #define BIF_CFG_DEV0_EPF3_1_PCIE_PASID_CAP__MAX_PASID_WIDTH__SHIFT 0x8 |
|---|
| 144041 | #define BIF_CFG_DEV0_EPF3_1_PCIE_PASID_CAP__PASID_EXE_PERMISSION_SUPPORTED_MASK 0x0002L |
|---|
| 144042 | #define BIF_CFG_DEV0_EPF3_1_PCIE_PASID_CAP__PASID_PRIV_MODE_SUPPORTED_MASK 0x0004L |
|---|
| 144043 | #define BIF_CFG_DEV0_EPF3_1_PCIE_PASID_CAP__MAX_PASID_WIDTH_MASK 0x1F00L |
|---|
| 144044 | //BIF_CFG_DEV0_EPF3_1_PCIE_PASID_CNTL |
|---|
| 144045 | #define BIF_CFG_DEV0_EPF3_1_PCIE_PASID_CNTL__PASID_ENABLE__SHIFT 0x0 |
|---|
| 144046 | #define BIF_CFG_DEV0_EPF3_1_PCIE_PASID_CNTL__PASID_EXE_PERMISSION_ENABLE__SHIFT 0x1 |
|---|
| 144047 | #define BIF_CFG_DEV0_EPF3_1_PCIE_PASID_CNTL__PASID_PRIV_MODE_SUPPORTED_ENABLE__SHIFT 0x2 |
|---|
| 144048 | #define BIF_CFG_DEV0_EPF3_1_PCIE_PASID_CNTL__PASID_ENABLE_MASK 0x0001L |
|---|
| 144049 | #define BIF_CFG_DEV0_EPF3_1_PCIE_PASID_CNTL__PASID_EXE_PERMISSION_ENABLE_MASK 0x0002L |
|---|
| 144050 | #define BIF_CFG_DEV0_EPF3_1_PCIE_PASID_CNTL__PASID_PRIV_MODE_SUPPORTED_ENABLE_MASK 0x0004L |
|---|
| 144051 | //BIF_CFG_DEV0_EPF3_1_PCIE_ARI_ENH_CAP_LIST |
|---|
| 144052 | #define BIF_CFG_DEV0_EPF3_1_PCIE_ARI_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 144053 | #define BIF_CFG_DEV0_EPF3_1_PCIE_ARI_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 144054 | #define BIF_CFG_DEV0_EPF3_1_PCIE_ARI_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 144055 | #define BIF_CFG_DEV0_EPF3_1_PCIE_ARI_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 144056 | #define BIF_CFG_DEV0_EPF3_1_PCIE_ARI_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 144057 | #define BIF_CFG_DEV0_EPF3_1_PCIE_ARI_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 144058 | //BIF_CFG_DEV0_EPF3_1_PCIE_ARI_CAP |
|---|
| 144059 | #define BIF_CFG_DEV0_EPF3_1_PCIE_ARI_CAP__ARI_MFVC_FUNC_GROUPS_CAP__SHIFT 0x0 |
|---|
| 144060 | #define BIF_CFG_DEV0_EPF3_1_PCIE_ARI_CAP__ARI_ACS_FUNC_GROUPS_CAP__SHIFT 0x1 |
|---|
| 144061 | #define BIF_CFG_DEV0_EPF3_1_PCIE_ARI_CAP__ARI_NEXT_FUNC_NUM__SHIFT 0x8 |
|---|
| 144062 | #define BIF_CFG_DEV0_EPF3_1_PCIE_ARI_CAP__ARI_MFVC_FUNC_GROUPS_CAP_MASK 0x0001L |
|---|
| 144063 | #define BIF_CFG_DEV0_EPF3_1_PCIE_ARI_CAP__ARI_ACS_FUNC_GROUPS_CAP_MASK 0x0002L |
|---|
| 144064 | #define BIF_CFG_DEV0_EPF3_1_PCIE_ARI_CAP__ARI_NEXT_FUNC_NUM_MASK 0xFF00L |
|---|
| 144065 | //BIF_CFG_DEV0_EPF3_1_PCIE_ARI_CNTL |
|---|
| 144066 | #define BIF_CFG_DEV0_EPF3_1_PCIE_ARI_CNTL__ARI_MFVC_FUNC_GROUPS_EN__SHIFT 0x0 |
|---|
| 144067 | #define BIF_CFG_DEV0_EPF3_1_PCIE_ARI_CNTL__ARI_ACS_FUNC_GROUPS_EN__SHIFT 0x1 |
|---|
| 144068 | #define BIF_CFG_DEV0_EPF3_1_PCIE_ARI_CNTL__ARI_FUNCTION_GROUP__SHIFT 0x4 |
|---|
| 144069 | #define BIF_CFG_DEV0_EPF3_1_PCIE_ARI_CNTL__ARI_MFVC_FUNC_GROUPS_EN_MASK 0x0001L |
|---|
| 144070 | #define BIF_CFG_DEV0_EPF3_1_PCIE_ARI_CNTL__ARI_ACS_FUNC_GROUPS_EN_MASK 0x0002L |
|---|
| 144071 | #define BIF_CFG_DEV0_EPF3_1_PCIE_ARI_CNTL__ARI_FUNCTION_GROUP_MASK 0x0070L |
|---|
| 144072 | |
|---|
| 144073 | |
|---|
| 144074 | // addressBlock: nbio_nbif0_bif_cfg_dev0_epf4_bifcfgdecp |
|---|
| 144075 | //BIF_CFG_DEV0_EPF4_1_VENDOR_ID |
|---|
| 144076 | #define BIF_CFG_DEV0_EPF4_1_VENDOR_ID__VENDOR_ID__SHIFT 0x0 |
|---|
| 144077 | #define BIF_CFG_DEV0_EPF4_1_VENDOR_ID__VENDOR_ID_MASK 0xFFFFL |
|---|
| 144078 | //BIF_CFG_DEV0_EPF4_1_DEVICE_ID |
|---|
| 144079 | #define BIF_CFG_DEV0_EPF4_1_DEVICE_ID__DEVICE_ID__SHIFT 0x0 |
|---|
| 144080 | #define BIF_CFG_DEV0_EPF4_1_DEVICE_ID__DEVICE_ID_MASK 0xFFFFL |
|---|
| 144081 | //BIF_CFG_DEV0_EPF4_1_COMMAND |
|---|
| 144082 | #define BIF_CFG_DEV0_EPF4_1_COMMAND__IO_ACCESS_EN__SHIFT 0x0 |
|---|
| 144083 | #define BIF_CFG_DEV0_EPF4_1_COMMAND__MEM_ACCESS_EN__SHIFT 0x1 |
|---|
| 144084 | #define BIF_CFG_DEV0_EPF4_1_COMMAND__BUS_MASTER_EN__SHIFT 0x2 |
|---|
| 144085 | #define BIF_CFG_DEV0_EPF4_1_COMMAND__SPECIAL_CYCLE_EN__SHIFT 0x3 |
|---|
| 144086 | #define BIF_CFG_DEV0_EPF4_1_COMMAND__MEM_WRITE_INVALIDATE_EN__SHIFT 0x4 |
|---|
| 144087 | #define BIF_CFG_DEV0_EPF4_1_COMMAND__PAL_SNOOP_EN__SHIFT 0x5 |
|---|
| 144088 | #define BIF_CFG_DEV0_EPF4_1_COMMAND__PARITY_ERROR_RESPONSE__SHIFT 0x6 |
|---|
| 144089 | #define BIF_CFG_DEV0_EPF4_1_COMMAND__AD_STEPPING__SHIFT 0x7 |
|---|
| 144090 | #define BIF_CFG_DEV0_EPF4_1_COMMAND__SERR_EN__SHIFT 0x8 |
|---|
| 144091 | #define BIF_CFG_DEV0_EPF4_1_COMMAND__FAST_B2B_EN__SHIFT 0x9 |
|---|
| 144092 | #define BIF_CFG_DEV0_EPF4_1_COMMAND__INT_DIS__SHIFT 0xa |
|---|
| 144093 | #define BIF_CFG_DEV0_EPF4_1_COMMAND__IO_ACCESS_EN_MASK 0x0001L |
|---|
| 144094 | #define BIF_CFG_DEV0_EPF4_1_COMMAND__MEM_ACCESS_EN_MASK 0x0002L |
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| 144095 | #define BIF_CFG_DEV0_EPF4_1_COMMAND__BUS_MASTER_EN_MASK 0x0004L |
|---|
| 144096 | #define BIF_CFG_DEV0_EPF4_1_COMMAND__SPECIAL_CYCLE_EN_MASK 0x0008L |
|---|
| 144097 | #define BIF_CFG_DEV0_EPF4_1_COMMAND__MEM_WRITE_INVALIDATE_EN_MASK 0x0010L |
|---|
| 144098 | #define BIF_CFG_DEV0_EPF4_1_COMMAND__PAL_SNOOP_EN_MASK 0x0020L |
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| 144099 | #define BIF_CFG_DEV0_EPF4_1_COMMAND__PARITY_ERROR_RESPONSE_MASK 0x0040L |
|---|
| 144100 | #define BIF_CFG_DEV0_EPF4_1_COMMAND__AD_STEPPING_MASK 0x0080L |
|---|
| 144101 | #define BIF_CFG_DEV0_EPF4_1_COMMAND__SERR_EN_MASK 0x0100L |
|---|
| 144102 | #define BIF_CFG_DEV0_EPF4_1_COMMAND__FAST_B2B_EN_MASK 0x0200L |
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| 144103 | #define BIF_CFG_DEV0_EPF4_1_COMMAND__INT_DIS_MASK 0x0400L |
|---|
| 144104 | //BIF_CFG_DEV0_EPF4_1_STATUS |
|---|
| 144105 | #define BIF_CFG_DEV0_EPF4_1_STATUS__IMMEDIATE_READINESS__SHIFT 0x0 |
|---|
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|---|
| 144107 | #define BIF_CFG_DEV0_EPF4_1_STATUS__CAP_LIST__SHIFT 0x4 |
|---|
| 144108 | #define BIF_CFG_DEV0_EPF4_1_STATUS__PCI_66_CAP__SHIFT 0x5 |
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| 144112 | #define BIF_CFG_DEV0_EPF4_1_STATUS__SIGNAL_TARGET_ABORT__SHIFT 0xb |
|---|
| 144113 | #define BIF_CFG_DEV0_EPF4_1_STATUS__RECEIVED_TARGET_ABORT__SHIFT 0xc |
|---|
| 144114 | #define BIF_CFG_DEV0_EPF4_1_STATUS__RECEIVED_MASTER_ABORT__SHIFT 0xd |
|---|
| 144115 | #define BIF_CFG_DEV0_EPF4_1_STATUS__SIGNALED_SYSTEM_ERROR__SHIFT 0xe |
|---|
| 144116 | #define BIF_CFG_DEV0_EPF4_1_STATUS__PARITY_ERROR_DETECTED__SHIFT 0xf |
|---|
| 144117 | #define BIF_CFG_DEV0_EPF4_1_STATUS__IMMEDIATE_READINESS_MASK 0x0001L |
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| 144118 | #define BIF_CFG_DEV0_EPF4_1_STATUS__INT_STATUS_MASK 0x0008L |
|---|
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|---|
| 144120 | #define BIF_CFG_DEV0_EPF4_1_STATUS__PCI_66_CAP_MASK 0x0020L |
|---|
| 144121 | #define BIF_CFG_DEV0_EPF4_1_STATUS__FAST_BACK_CAPABLE_MASK 0x0080L |
|---|
| 144122 | #define BIF_CFG_DEV0_EPF4_1_STATUS__MASTER_DATA_PARITY_ERROR_MASK 0x0100L |
|---|
| 144123 | #define BIF_CFG_DEV0_EPF4_1_STATUS__DEVSEL_TIMING_MASK 0x0600L |
|---|
| 144124 | #define BIF_CFG_DEV0_EPF4_1_STATUS__SIGNAL_TARGET_ABORT_MASK 0x0800L |
|---|
| 144125 | #define BIF_CFG_DEV0_EPF4_1_STATUS__RECEIVED_TARGET_ABORT_MASK 0x1000L |
|---|
| 144126 | #define BIF_CFG_DEV0_EPF4_1_STATUS__RECEIVED_MASTER_ABORT_MASK 0x2000L |
|---|
| 144127 | #define BIF_CFG_DEV0_EPF4_1_STATUS__SIGNALED_SYSTEM_ERROR_MASK 0x4000L |
|---|
| 144128 | #define BIF_CFG_DEV0_EPF4_1_STATUS__PARITY_ERROR_DETECTED_MASK 0x8000L |
|---|
| 144129 | //BIF_CFG_DEV0_EPF4_1_REVISION_ID |
|---|
| 144130 | #define BIF_CFG_DEV0_EPF4_1_REVISION_ID__MINOR_REV_ID__SHIFT 0x0 |
|---|
| 144131 | #define BIF_CFG_DEV0_EPF4_1_REVISION_ID__MAJOR_REV_ID__SHIFT 0x4 |
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| 144132 | #define BIF_CFG_DEV0_EPF4_1_REVISION_ID__MINOR_REV_ID_MASK 0x0FL |
|---|
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|---|
| 144134 | //BIF_CFG_DEV0_EPF4_1_PROG_INTERFACE |
|---|
| 144135 | #define BIF_CFG_DEV0_EPF4_1_PROG_INTERFACE__PROG_INTERFACE__SHIFT 0x0 |
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| 144136 | #define BIF_CFG_DEV0_EPF4_1_PROG_INTERFACE__PROG_INTERFACE_MASK 0xFFL |
|---|
| 144137 | //BIF_CFG_DEV0_EPF4_1_SUB_CLASS |
|---|
| 144138 | #define BIF_CFG_DEV0_EPF4_1_SUB_CLASS__SUB_CLASS__SHIFT 0x0 |
|---|
| 144139 | #define BIF_CFG_DEV0_EPF4_1_SUB_CLASS__SUB_CLASS_MASK 0xFFL |
|---|
| 144140 | //BIF_CFG_DEV0_EPF4_1_BASE_CLASS |
|---|
| 144141 | #define BIF_CFG_DEV0_EPF4_1_BASE_CLASS__BASE_CLASS__SHIFT 0x0 |
|---|
| 144142 | #define BIF_CFG_DEV0_EPF4_1_BASE_CLASS__BASE_CLASS_MASK 0xFFL |
|---|
| 144143 | //BIF_CFG_DEV0_EPF4_1_CACHE_LINE |
|---|
| 144144 | #define BIF_CFG_DEV0_EPF4_1_CACHE_LINE__CACHE_LINE_SIZE__SHIFT 0x0 |
|---|
| 144145 | #define BIF_CFG_DEV0_EPF4_1_CACHE_LINE__CACHE_LINE_SIZE_MASK 0xFFL |
|---|
| 144146 | //BIF_CFG_DEV0_EPF4_1_LATENCY |
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| 144147 | #define BIF_CFG_DEV0_EPF4_1_LATENCY__LATENCY_TIMER__SHIFT 0x0 |
|---|
| 144148 | #define BIF_CFG_DEV0_EPF4_1_LATENCY__LATENCY_TIMER_MASK 0xFFL |
|---|
| 144149 | //BIF_CFG_DEV0_EPF4_1_HEADER |
|---|
| 144150 | #define 0x0 |
|---|
| 144151 | #define 0x7 |
|---|
| 144152 | #define 0x7FL |
|---|
| 144153 | #define 0x80L |
|---|
| 144154 | //BIF_CFG_DEV0_EPF4_1_BIST |
|---|
| 144155 | #define BIF_CFG_DEV0_EPF4_1_BIST__BIST_COMP__SHIFT 0x0 |
|---|
| 144156 | #define BIF_CFG_DEV0_EPF4_1_BIST__BIST_STRT__SHIFT 0x6 |
|---|
| 144157 | #define BIF_CFG_DEV0_EPF4_1_BIST__BIST_CAP__SHIFT 0x7 |
|---|
| 144158 | #define BIF_CFG_DEV0_EPF4_1_BIST__BIST_COMP_MASK 0x0FL |
|---|
| 144159 | #define BIF_CFG_DEV0_EPF4_1_BIST__BIST_STRT_MASK 0x40L |
|---|
| 144160 | #define BIF_CFG_DEV0_EPF4_1_BIST__BIST_CAP_MASK 0x80L |
|---|
| 144161 | //BIF_CFG_DEV0_EPF4_1_BASE_ADDR_1 |
|---|
| 144162 | #define BIF_CFG_DEV0_EPF4_1_BASE_ADDR_1__BASE_ADDR__SHIFT 0x0 |
|---|
| 144163 | #define BIF_CFG_DEV0_EPF4_1_BASE_ADDR_1__BASE_ADDR_MASK 0xFFFFFFFFL |
|---|
| 144164 | //BIF_CFG_DEV0_EPF4_1_BASE_ADDR_2 |
|---|
| 144165 | #define BIF_CFG_DEV0_EPF4_1_BASE_ADDR_2__BASE_ADDR__SHIFT 0x0 |
|---|
| 144166 | #define BIF_CFG_DEV0_EPF4_1_BASE_ADDR_2__BASE_ADDR_MASK 0xFFFFFFFFL |
|---|
| 144167 | //BIF_CFG_DEV0_EPF4_1_BASE_ADDR_3 |
|---|
| 144168 | #define BIF_CFG_DEV0_EPF4_1_BASE_ADDR_3__BASE_ADDR__SHIFT 0x0 |
|---|
| 144169 | #define BIF_CFG_DEV0_EPF4_1_BASE_ADDR_3__BASE_ADDR_MASK 0xFFFFFFFFL |
|---|
| 144170 | //BIF_CFG_DEV0_EPF4_1_BASE_ADDR_4 |
|---|
| 144171 | #define BIF_CFG_DEV0_EPF4_1_BASE_ADDR_4__BASE_ADDR__SHIFT 0x0 |
|---|
| 144172 | #define BIF_CFG_DEV0_EPF4_1_BASE_ADDR_4__BASE_ADDR_MASK 0xFFFFFFFFL |
|---|
| 144173 | //BIF_CFG_DEV0_EPF4_1_BASE_ADDR_5 |
|---|
| 144174 | #define BIF_CFG_DEV0_EPF4_1_BASE_ADDR_5__BASE_ADDR__SHIFT 0x0 |
|---|
| 144175 | #define BIF_CFG_DEV0_EPF4_1_BASE_ADDR_5__BASE_ADDR_MASK 0xFFFFFFFFL |
|---|
| 144176 | //BIF_CFG_DEV0_EPF4_1_BASE_ADDR_6 |
|---|
| 144177 | #define BIF_CFG_DEV0_EPF4_1_BASE_ADDR_6__BASE_ADDR__SHIFT 0x0 |
|---|
| 144178 | #define BIF_CFG_DEV0_EPF4_1_BASE_ADDR_6__BASE_ADDR_MASK 0xFFFFFFFFL |
|---|
| 144179 | //BIF_CFG_DEV0_EPF4_1_CARDBUS_CIS_PTR |
|---|
| 144180 | #define BIF_CFG_DEV0_EPF4_1_CARDBUS_CIS_PTR__CARDBUS_CIS_PTR__SHIFT 0x0 |
|---|
| 144181 | #define BIF_CFG_DEV0_EPF4_1_CARDBUS_CIS_PTR__CARDBUS_CIS_PTR_MASK 0xFFFFFFFFL |
|---|
| 144182 | //BIF_CFG_DEV0_EPF4_1_ADAPTER_ID |
|---|
| 144183 | #define BIF_CFG_DEV0_EPF4_1_ADAPTER_ID__SUBSYSTEM_VENDOR_ID__SHIFT 0x0 |
|---|
| 144184 | #define BIF_CFG_DEV0_EPF4_1_ADAPTER_ID__SUBSYSTEM_ID__SHIFT 0x10 |
|---|
| 144185 | #define BIF_CFG_DEV0_EPF4_1_ADAPTER_ID__SUBSYSTEM_VENDOR_ID_MASK 0x0000FFFFL |
|---|
| 144186 | #define BIF_CFG_DEV0_EPF4_1_ADAPTER_ID__SUBSYSTEM_ID_MASK 0xFFFF0000L |
|---|
| 144187 | //BIF_CFG_DEV0_EPF4_1_ROM_BASE_ADDR |
|---|
| 144188 | #define BIF_CFG_DEV0_EPF4_1_ROM_BASE_ADDR__BASE_ADDR__SHIFT 0x0 |
|---|
| 144189 | #define BIF_CFG_DEV0_EPF4_1_ROM_BASE_ADDR__BASE_ADDR_MASK 0xFFFFFFFFL |
|---|
| 144190 | //BIF_CFG_DEV0_EPF4_1_CAP_PTR |
|---|
| 144191 | #define BIF_CFG_DEV0_EPF4_1_CAP_PTR__CAP_PTR__SHIFT 0x0 |
|---|
| 144192 | #define BIF_CFG_DEV0_EPF4_1_CAP_PTR__CAP_PTR_MASK 0xFFL |
|---|
| 144193 | //BIF_CFG_DEV0_EPF4_1_INTERRUPT_LINE |
|---|
| 144194 | #define BIF_CFG_DEV0_EPF4_1_INTERRUPT_LINE__INTERRUPT_LINE__SHIFT 0x0 |
|---|
| 144195 | #define BIF_CFG_DEV0_EPF4_1_INTERRUPT_LINE__INTERRUPT_LINE_MASK 0xFFL |
|---|
| 144196 | //BIF_CFG_DEV0_EPF4_1_INTERRUPT_PIN |
|---|
| 144197 | #define BIF_CFG_DEV0_EPF4_1_INTERRUPT_PIN__INTERRUPT_PIN__SHIFT 0x0 |
|---|
| 144198 | #define BIF_CFG_DEV0_EPF4_1_INTERRUPT_PIN__INTERRUPT_PIN_MASK 0xFFL |
|---|
| 144199 | //BIF_CFG_DEV0_EPF4_1_MIN_GRANT |
|---|
| 144200 | #define BIF_CFG_DEV0_EPF4_1_MIN_GRANT__MIN_GNT__SHIFT 0x0 |
|---|
| 144201 | #define BIF_CFG_DEV0_EPF4_1_MIN_GRANT__MIN_GNT_MASK 0xFFL |
|---|
| 144202 | //BIF_CFG_DEV0_EPF4_1_MAX_LATENCY |
|---|
| 144203 | #define BIF_CFG_DEV0_EPF4_1_MAX_LATENCY__MAX_LAT__SHIFT 0x0 |
|---|
| 144204 | #define BIF_CFG_DEV0_EPF4_1_MAX_LATENCY__MAX_LAT_MASK 0xFFL |
|---|
| 144205 | //BIF_CFG_DEV0_EPF4_1_VENDOR_CAP_LIST |
|---|
| 144206 | #define BIF_CFG_DEV0_EPF4_1_VENDOR_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 144207 | #define BIF_CFG_DEV0_EPF4_1_VENDOR_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
|---|
| 144208 | #define BIF_CFG_DEV0_EPF4_1_VENDOR_CAP_LIST__LENGTH__SHIFT 0x10 |
|---|
| 144209 | #define BIF_CFG_DEV0_EPF4_1_VENDOR_CAP_LIST__CAP_ID_MASK 0x000000FFL |
|---|
| 144210 | #define BIF_CFG_DEV0_EPF4_1_VENDOR_CAP_LIST__NEXT_PTR_MASK 0x0000FF00L |
|---|
| 144211 | #define BIF_CFG_DEV0_EPF4_1_VENDOR_CAP_LIST__LENGTH_MASK 0x00FF0000L |
|---|
| 144212 | //BIF_CFG_DEV0_EPF4_1_ADAPTER_ID_W |
|---|
| 144213 | #define BIF_CFG_DEV0_EPF4_1_ADAPTER_ID_W__SUBSYSTEM_VENDOR_ID__SHIFT 0x0 |
|---|
| 144214 | #define BIF_CFG_DEV0_EPF4_1_ADAPTER_ID_W__SUBSYSTEM_ID__SHIFT 0x10 |
|---|
| 144215 | #define BIF_CFG_DEV0_EPF4_1_ADAPTER_ID_W__SUBSYSTEM_VENDOR_ID_MASK 0x0000FFFFL |
|---|
| 144216 | #define BIF_CFG_DEV0_EPF4_1_ADAPTER_ID_W__SUBSYSTEM_ID_MASK 0xFFFF0000L |
|---|
| 144217 | //BIF_CFG_DEV0_EPF4_1_PMI_CAP_LIST |
|---|
| 144218 | #define BIF_CFG_DEV0_EPF4_1_PMI_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 144219 | #define BIF_CFG_DEV0_EPF4_1_PMI_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
|---|
| 144220 | #define BIF_CFG_DEV0_EPF4_1_PMI_CAP_LIST__CAP_ID_MASK 0x00FFL |
|---|
| 144221 | #define BIF_CFG_DEV0_EPF4_1_PMI_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
|---|
| 144222 | //BIF_CFG_DEV0_EPF4_1_PMI_CAP |
|---|
| 144223 | #define BIF_CFG_DEV0_EPF4_1_PMI_CAP__VERSION__SHIFT 0x0 |
|---|
| 144224 | #define BIF_CFG_DEV0_EPF4_1_PMI_CAP__PME_CLOCK__SHIFT 0x3 |
|---|
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|---|
| 144226 | #define BIF_CFG_DEV0_EPF4_1_PMI_CAP__DEV_SPECIFIC_INIT__SHIFT 0x5 |
|---|
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|---|
| 144228 | #define BIF_CFG_DEV0_EPF4_1_PMI_CAP__D1_SUPPORT__SHIFT 0x9 |
|---|
| 144229 | #define BIF_CFG_DEV0_EPF4_1_PMI_CAP__D2_SUPPORT__SHIFT 0xa |
|---|
| 144230 | #define BIF_CFG_DEV0_EPF4_1_PMI_CAP__PME_SUPPORT__SHIFT 0xb |
|---|
| 144231 | #define BIF_CFG_DEV0_EPF4_1_PMI_CAP__VERSION_MASK 0x0007L |
|---|
| 144232 | #define BIF_CFG_DEV0_EPF4_1_PMI_CAP__PME_CLOCK_MASK 0x0008L |
|---|
| 144233 | #define BIF_CFG_DEV0_EPF4_1_PMI_CAP__IMMEDIATE_READINESS_ON_RETURN_TO_D0_MASK 0x0010L |
|---|
| 144234 | #define BIF_CFG_DEV0_EPF4_1_PMI_CAP__DEV_SPECIFIC_INIT_MASK 0x0020L |
|---|
| 144235 | #define BIF_CFG_DEV0_EPF4_1_PMI_CAP__AUX_CURRENT_MASK 0x01C0L |
|---|
| 144236 | #define BIF_CFG_DEV0_EPF4_1_PMI_CAP__D1_SUPPORT_MASK 0x0200L |
|---|
| 144237 | #define BIF_CFG_DEV0_EPF4_1_PMI_CAP__D2_SUPPORT_MASK 0x0400L |
|---|
| 144238 | #define BIF_CFG_DEV0_EPF4_1_PMI_CAP__PME_SUPPORT_MASK 0xF800L |
|---|
| 144239 | //BIF_CFG_DEV0_EPF4_1_PMI_STATUS_CNTL |
|---|
| 144240 | #define BIF_CFG_DEV0_EPF4_1_PMI_STATUS_CNTL__POWER_STATE__SHIFT 0x0 |
|---|
| 144241 | #define BIF_CFG_DEV0_EPF4_1_PMI_STATUS_CNTL__NO_SOFT_RESET__SHIFT 0x3 |
|---|
| 144242 | #define BIF_CFG_DEV0_EPF4_1_PMI_STATUS_CNTL__PME_EN__SHIFT 0x8 |
|---|
| 144243 | #define BIF_CFG_DEV0_EPF4_1_PMI_STATUS_CNTL__DATA_SELECT__SHIFT 0x9 |
|---|
| 144244 | #define BIF_CFG_DEV0_EPF4_1_PMI_STATUS_CNTL__DATA_SCALE__SHIFT 0xd |
|---|
| 144245 | #define BIF_CFG_DEV0_EPF4_1_PMI_STATUS_CNTL__PME_STATUS__SHIFT 0xf |
|---|
| 144246 | #define BIF_CFG_DEV0_EPF4_1_PMI_STATUS_CNTL__B2_B3_SUPPORT__SHIFT 0x16 |
|---|
| 144247 | #define BIF_CFG_DEV0_EPF4_1_PMI_STATUS_CNTL__BUS_PWR_EN__SHIFT 0x17 |
|---|
| 144248 | #define BIF_CFG_DEV0_EPF4_1_PMI_STATUS_CNTL__PMI_DATA__SHIFT 0x18 |
|---|
| 144249 | #define BIF_CFG_DEV0_EPF4_1_PMI_STATUS_CNTL__POWER_STATE_MASK 0x00000003L |
|---|
| 144250 | #define BIF_CFG_DEV0_EPF4_1_PMI_STATUS_CNTL__NO_SOFT_RESET_MASK 0x00000008L |
|---|
| 144251 | #define BIF_CFG_DEV0_EPF4_1_PMI_STATUS_CNTL__PME_EN_MASK 0x00000100L |
|---|
| 144252 | #define BIF_CFG_DEV0_EPF4_1_PMI_STATUS_CNTL__DATA_SELECT_MASK 0x00001E00L |
|---|
| 144253 | #define BIF_CFG_DEV0_EPF4_1_PMI_STATUS_CNTL__DATA_SCALE_MASK 0x00006000L |
|---|
| 144254 | #define BIF_CFG_DEV0_EPF4_1_PMI_STATUS_CNTL__PME_STATUS_MASK 0x00008000L |
|---|
| 144255 | #define BIF_CFG_DEV0_EPF4_1_PMI_STATUS_CNTL__B2_B3_SUPPORT_MASK 0x00400000L |
|---|
| 144256 | #define BIF_CFG_DEV0_EPF4_1_PMI_STATUS_CNTL__BUS_PWR_EN_MASK 0x00800000L |
|---|
| 144257 | #define BIF_CFG_DEV0_EPF4_1_PMI_STATUS_CNTL__PMI_DATA_MASK 0xFF000000L |
|---|
| 144258 | //BIF_CFG_DEV0_EPF4_1_SBRN |
|---|
| 144259 | #define BIF_CFG_DEV0_EPF4_1_SBRN__SBRN__SHIFT 0x0 |
|---|
| 144260 | #define BIF_CFG_DEV0_EPF4_1_SBRN__SBRN_MASK 0xFFL |
|---|
| 144261 | //BIF_CFG_DEV0_EPF4_1_FLADJ |
|---|
| 144262 | #define BIF_CFG_DEV0_EPF4_1_FLADJ__FLADJ__SHIFT 0x0 |
|---|
| 144263 | #define BIF_CFG_DEV0_EPF4_1_FLADJ__NFC__SHIFT 0x6 |
|---|
| 144264 | #define BIF_CFG_DEV0_EPF4_1_FLADJ__FLADJ_MASK 0x3FL |
|---|
| 144265 | #define BIF_CFG_DEV0_EPF4_1_FLADJ__NFC_MASK 0x40L |
|---|
| 144266 | //BIF_CFG_DEV0_EPF4_1_DBESL_DBESLD |
|---|
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|---|
| 144323 | #define BIF_CFG_DEV0_EPF4_1_DEVICE_CNTL__EXTENDED_TAG_EN_MASK 0x0100L |
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| 144324 | #define BIF_CFG_DEV0_EPF4_1_DEVICE_CNTL__PHANTOM_FUNC_EN_MASK 0x0200L |
|---|
| 144325 | #define BIF_CFG_DEV0_EPF4_1_DEVICE_CNTL__AUX_POWER_PM_EN_MASK 0x0400L |
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| 144341 | #define BIF_CFG_DEV0_EPF4_1_DEVICE_STATUS__AUX_PWR_MASK 0x0010L |
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|---|
| 144343 | #define BIF_CFG_DEV0_EPF4_1_DEVICE_STATUS__EMER_POWER_REDUCTION_DETECTED_MASK 0x0040L |
|---|
| 144344 | //BIF_CFG_DEV0_EPF4_1_LINK_CAP |
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| 144353 | #define BIF_CFG_DEV0_EPF4_1_LINK_CAP__LINK_BW_NOTIFICATION_CAP__SHIFT 0x15 |
|---|
| 144354 | #define BIF_CFG_DEV0_EPF4_1_LINK_CAP__ASPM_OPTIONALITY_COMPLIANCE__SHIFT 0x16 |
|---|
| 144355 | #define BIF_CFG_DEV0_EPF4_1_LINK_CAP__PORT_NUMBER__SHIFT 0x18 |
|---|
| 144356 | #define BIF_CFG_DEV0_EPF4_1_LINK_CAP__LINK_SPEED_MASK 0x0000000FL |
|---|
| 144357 | #define BIF_CFG_DEV0_EPF4_1_LINK_CAP__LINK_WIDTH_MASK 0x000003F0L |
|---|
| 144358 | #define BIF_CFG_DEV0_EPF4_1_LINK_CAP__PM_SUPPORT_MASK 0x00000C00L |
|---|
| 144359 | #define BIF_CFG_DEV0_EPF4_1_LINK_CAP__L0S_EXIT_LATENCY_MASK 0x00007000L |
|---|
| 144360 | #define BIF_CFG_DEV0_EPF4_1_LINK_CAP__L1_EXIT_LATENCY_MASK 0x00038000L |
|---|
| 144361 | #define BIF_CFG_DEV0_EPF4_1_LINK_CAP__CLOCK_POWER_MANAGEMENT_MASK 0x00040000L |
|---|
| 144362 | #define BIF_CFG_DEV0_EPF4_1_LINK_CAP__SURPRISE_DOWN_ERR_REPORTING_MASK 0x00080000L |
|---|
| 144363 | #define BIF_CFG_DEV0_EPF4_1_LINK_CAP__DL_ACTIVE_REPORTING_CAPABLE_MASK 0x00100000L |
|---|
| 144364 | #define BIF_CFG_DEV0_EPF4_1_LINK_CAP__LINK_BW_NOTIFICATION_CAP_MASK 0x00200000L |
|---|
| 144365 | #define BIF_CFG_DEV0_EPF4_1_LINK_CAP__ASPM_OPTIONALITY_COMPLIANCE_MASK 0x00400000L |
|---|
| 144366 | #define BIF_CFG_DEV0_EPF4_1_LINK_CAP__PORT_NUMBER_MASK 0xFF000000L |
|---|
| 144367 | //BIF_CFG_DEV0_EPF4_1_LINK_CNTL |
|---|
| 144368 | #define BIF_CFG_DEV0_EPF4_1_LINK_CNTL__PM_CONTROL__SHIFT 0x0 |
|---|
| 144369 | #define BIF_CFG_DEV0_EPF4_1_LINK_CNTL__PTM_PROP_DELAY_ADAPT_INTER_B__SHIFT 0x2 |
|---|
| 144370 | #define BIF_CFG_DEV0_EPF4_1_LINK_CNTL__READ_CPL_BOUNDARY__SHIFT 0x3 |
|---|
| 144371 | #define BIF_CFG_DEV0_EPF4_1_LINK_CNTL__LINK_DIS__SHIFT 0x4 |
|---|
| 144372 | #define BIF_CFG_DEV0_EPF4_1_LINK_CNTL__RETRAIN_LINK__SHIFT 0x5 |
|---|
| 144373 | #define BIF_CFG_DEV0_EPF4_1_LINK_CNTL__COMMON_CLOCK_CFG__SHIFT 0x6 |
|---|
| 144374 | #define BIF_CFG_DEV0_EPF4_1_LINK_CNTL__EXTENDED_SYNC__SHIFT 0x7 |
|---|
| 144375 | #define BIF_CFG_DEV0_EPF4_1_LINK_CNTL__CLOCK_POWER_MANAGEMENT_EN__SHIFT 0x8 |
|---|
| 144376 | #define BIF_CFG_DEV0_EPF4_1_LINK_CNTL__HW_AUTONOMOUS_WIDTH_DISABLE__SHIFT 0x9 |
|---|
| 144377 | #define BIF_CFG_DEV0_EPF4_1_LINK_CNTL__LINK_BW_MANAGEMENT_INT_EN__SHIFT 0xa |
|---|
| 144378 | #define BIF_CFG_DEV0_EPF4_1_LINK_CNTL__LINK_AUTONOMOUS_BW_INT_EN__SHIFT 0xb |
|---|
| 144379 | #define BIF_CFG_DEV0_EPF4_1_LINK_CNTL__DRS_SIGNALING_CONTROL__SHIFT 0xe |
|---|
| 144380 | #define BIF_CFG_DEV0_EPF4_1_LINK_CNTL__PM_CONTROL_MASK 0x0003L |
|---|
| 144381 | #define BIF_CFG_DEV0_EPF4_1_LINK_CNTL__PTM_PROP_DELAY_ADAPT_INTER_B_MASK 0x0004L |
|---|
| 144382 | #define BIF_CFG_DEV0_EPF4_1_LINK_CNTL__READ_CPL_BOUNDARY_MASK 0x0008L |
|---|
| 144383 | #define BIF_CFG_DEV0_EPF4_1_LINK_CNTL__LINK_DIS_MASK 0x0010L |
|---|
| 144384 | #define BIF_CFG_DEV0_EPF4_1_LINK_CNTL__RETRAIN_LINK_MASK 0x0020L |
|---|
| 144385 | #define BIF_CFG_DEV0_EPF4_1_LINK_CNTL__COMMON_CLOCK_CFG_MASK 0x0040L |
|---|
| 144386 | #define BIF_CFG_DEV0_EPF4_1_LINK_CNTL__EXTENDED_SYNC_MASK 0x0080L |
|---|
| 144387 | #define BIF_CFG_DEV0_EPF4_1_LINK_CNTL__CLOCK_POWER_MANAGEMENT_EN_MASK 0x0100L |
|---|
| 144388 | #define BIF_CFG_DEV0_EPF4_1_LINK_CNTL__HW_AUTONOMOUS_WIDTH_DISABLE_MASK 0x0200L |
|---|
| 144389 | #define BIF_CFG_DEV0_EPF4_1_LINK_CNTL__LINK_BW_MANAGEMENT_INT_EN_MASK 0x0400L |
|---|
| 144390 | #define BIF_CFG_DEV0_EPF4_1_LINK_CNTL__LINK_AUTONOMOUS_BW_INT_EN_MASK 0x0800L |
|---|
| 144391 | #define BIF_CFG_DEV0_EPF4_1_LINK_CNTL__DRS_SIGNALING_CONTROL_MASK 0xC000L |
|---|
| 144392 | //BIF_CFG_DEV0_EPF4_1_LINK_STATUS |
|---|
| 144393 | #define BIF_CFG_DEV0_EPF4_1_LINK_STATUS__CURRENT_LINK_SPEED__SHIFT 0x0 |
|---|
| 144394 | #define BIF_CFG_DEV0_EPF4_1_LINK_STATUS__NEGOTIATED_LINK_WIDTH__SHIFT 0x4 |
|---|
| 144395 | #define BIF_CFG_DEV0_EPF4_1_LINK_STATUS__LINK_TRAINING__SHIFT 0xb |
|---|
| 144396 | #define BIF_CFG_DEV0_EPF4_1_LINK_STATUS__SLOT_CLOCK_CFG__SHIFT 0xc |
|---|
| 144397 | #define BIF_CFG_DEV0_EPF4_1_LINK_STATUS__DL_ACTIVE__SHIFT 0xd |
|---|
| 144398 | #define BIF_CFG_DEV0_EPF4_1_LINK_STATUS__LINK_BW_MANAGEMENT_STATUS__SHIFT 0xe |
|---|
| 144399 | #define BIF_CFG_DEV0_EPF4_1_LINK_STATUS__LINK_AUTONOMOUS_BW_STATUS__SHIFT 0xf |
|---|
| 144400 | #define BIF_CFG_DEV0_EPF4_1_LINK_STATUS__CURRENT_LINK_SPEED_MASK 0x000FL |
|---|
| 144401 | #define BIF_CFG_DEV0_EPF4_1_LINK_STATUS__NEGOTIATED_LINK_WIDTH_MASK 0x03F0L |
|---|
| 144402 | #define BIF_CFG_DEV0_EPF4_1_LINK_STATUS__LINK_TRAINING_MASK 0x0800L |
|---|
| 144403 | #define BIF_CFG_DEV0_EPF4_1_LINK_STATUS__SLOT_CLOCK_CFG_MASK 0x1000L |
|---|
| 144404 | #define BIF_CFG_DEV0_EPF4_1_LINK_STATUS__DL_ACTIVE_MASK 0x2000L |
|---|
| 144405 | #define BIF_CFG_DEV0_EPF4_1_LINK_STATUS__LINK_BW_MANAGEMENT_STATUS_MASK 0x4000L |
|---|
| 144406 | #define BIF_CFG_DEV0_EPF4_1_LINK_STATUS__LINK_AUTONOMOUS_BW_STATUS_MASK 0x8000L |
|---|
| 144407 | //BIF_CFG_DEV0_EPF4_1_DEVICE_CAP2 |
|---|
| 144408 | #define BIF_CFG_DEV0_EPF4_1_DEVICE_CAP2__CPL_TIMEOUT_RANGE_SUPPORTED__SHIFT 0x0 |
|---|
| 144409 | #define BIF_CFG_DEV0_EPF4_1_DEVICE_CAP2__CPL_TIMEOUT_DIS_SUPPORTED__SHIFT 0x4 |
|---|
| 144410 | #define BIF_CFG_DEV0_EPF4_1_DEVICE_CAP2__ARI_FORWARDING_SUPPORTED__SHIFT 0x5 |
|---|
| 144411 | #define BIF_CFG_DEV0_EPF4_1_DEVICE_CAP2__ATOMICOP_ROUTING_SUPPORTED__SHIFT 0x6 |
|---|
| 144412 | #define BIF_CFG_DEV0_EPF4_1_DEVICE_CAP2__ATOMICOP_32CMPLT_SUPPORTED__SHIFT 0x7 |
|---|
| 144413 | #define BIF_CFG_DEV0_EPF4_1_DEVICE_CAP2__ATOMICOP_64CMPLT_SUPPORTED__SHIFT 0x8 |
|---|
| 144414 | #define BIF_CFG_DEV0_EPF4_1_DEVICE_CAP2__CAS128_CMPLT_SUPPORTED__SHIFT 0x9 |
|---|
| 144415 | #define BIF_CFG_DEV0_EPF4_1_DEVICE_CAP2__NO_RO_ENABLED_P2P_PASSING__SHIFT 0xa |
|---|
| 144416 | #define BIF_CFG_DEV0_EPF4_1_DEVICE_CAP2__LTR_SUPPORTED__SHIFT 0xb |
|---|
| 144417 | #define BIF_CFG_DEV0_EPF4_1_DEVICE_CAP2__TPH_CPLR_SUPPORTED__SHIFT 0xc |
|---|
| 144418 | #define BIF_CFG_DEV0_EPF4_1_DEVICE_CAP2__LN_SYSTEM_CLS__SHIFT 0xe |
|---|
| 144419 | #define BIF_CFG_DEV0_EPF4_1_DEVICE_CAP2__TEN_BIT_TAG_COMPLETER_SUPPORTED__SHIFT 0x10 |
|---|
| 144420 | #define BIF_CFG_DEV0_EPF4_1_DEVICE_CAP2__TEN_BIT_TAG_REQUESTER_SUPPORTED__SHIFT 0x11 |
|---|
| 144421 | #define BIF_CFG_DEV0_EPF4_1_DEVICE_CAP2__OBFF_SUPPORTED__SHIFT 0x12 |
|---|
| 144422 | #define BIF_CFG_DEV0_EPF4_1_DEVICE_CAP2__EXTENDED_FMT_FIELD_SUPPORTED__SHIFT 0x14 |
|---|
| 144423 | #define BIF_CFG_DEV0_EPF4_1_DEVICE_CAP2__END_END_TLP_PREFIX_SUPPORTED__SHIFT 0x15 |
|---|
| 144424 | #define BIF_CFG_DEV0_EPF4_1_DEVICE_CAP2__MAX_END_END_TLP_PREFIXES__SHIFT 0x16 |
|---|
| 144425 | #define BIF_CFG_DEV0_EPF4_1_DEVICE_CAP2__EMER_POWER_REDUCTION_SUPPORTED__SHIFT 0x18 |
|---|
| 144426 | #define BIF_CFG_DEV0_EPF4_1_DEVICE_CAP2__EMER_POWER_REDUCTION_INIT_REQ__SHIFT 0x1a |
|---|
| 144427 | #define BIF_CFG_DEV0_EPF4_1_DEVICE_CAP2__FRS_SUPPORTED__SHIFT 0x1f |
|---|
| 144428 | #define BIF_CFG_DEV0_EPF4_1_DEVICE_CAP2__CPL_TIMEOUT_RANGE_SUPPORTED_MASK 0x0000000FL |
|---|
| 144429 | #define BIF_CFG_DEV0_EPF4_1_DEVICE_CAP2__CPL_TIMEOUT_DIS_SUPPORTED_MASK 0x00000010L |
|---|
| 144430 | #define BIF_CFG_DEV0_EPF4_1_DEVICE_CAP2__ARI_FORWARDING_SUPPORTED_MASK 0x00000020L |
|---|
| 144431 | #define BIF_CFG_DEV0_EPF4_1_DEVICE_CAP2__ATOMICOP_ROUTING_SUPPORTED_MASK 0x00000040L |
|---|
| 144432 | #define BIF_CFG_DEV0_EPF4_1_DEVICE_CAP2__ATOMICOP_32CMPLT_SUPPORTED_MASK 0x00000080L |
|---|
| 144433 | #define BIF_CFG_DEV0_EPF4_1_DEVICE_CAP2__ATOMICOP_64CMPLT_SUPPORTED_MASK 0x00000100L |
|---|
| 144434 | #define BIF_CFG_DEV0_EPF4_1_DEVICE_CAP2__CAS128_CMPLT_SUPPORTED_MASK 0x00000200L |
|---|
| 144435 | #define BIF_CFG_DEV0_EPF4_1_DEVICE_CAP2__NO_RO_ENABLED_P2P_PASSING_MASK 0x00000400L |
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| 144436 | #define BIF_CFG_DEV0_EPF4_1_DEVICE_CAP2__LTR_SUPPORTED_MASK 0x00000800L |
|---|
| 144437 | #define BIF_CFG_DEV0_EPF4_1_DEVICE_CAP2__TPH_CPLR_SUPPORTED_MASK 0x00003000L |
|---|
| 144438 | #define BIF_CFG_DEV0_EPF4_1_DEVICE_CAP2__LN_SYSTEM_CLS_MASK 0x0000C000L |
|---|
| 144439 | #define BIF_CFG_DEV0_EPF4_1_DEVICE_CAP2__TEN_BIT_TAG_COMPLETER_SUPPORTED_MASK 0x00010000L |
|---|
| 144440 | #define BIF_CFG_DEV0_EPF4_1_DEVICE_CAP2__TEN_BIT_TAG_REQUESTER_SUPPORTED_MASK 0x00020000L |
|---|
| 144441 | #define BIF_CFG_DEV0_EPF4_1_DEVICE_CAP2__OBFF_SUPPORTED_MASK 0x000C0000L |
|---|
| 144442 | #define BIF_CFG_DEV0_EPF4_1_DEVICE_CAP2__EXTENDED_FMT_FIELD_SUPPORTED_MASK 0x00100000L |
|---|
| 144443 | #define BIF_CFG_DEV0_EPF4_1_DEVICE_CAP2__END_END_TLP_PREFIX_SUPPORTED_MASK 0x00200000L |
|---|
| 144444 | #define BIF_CFG_DEV0_EPF4_1_DEVICE_CAP2__MAX_END_END_TLP_PREFIXES_MASK 0x00C00000L |
|---|
| 144445 | #define BIF_CFG_DEV0_EPF4_1_DEVICE_CAP2__EMER_POWER_REDUCTION_SUPPORTED_MASK 0x03000000L |
|---|
| 144446 | #define BIF_CFG_DEV0_EPF4_1_DEVICE_CAP2__EMER_POWER_REDUCTION_INIT_REQ_MASK 0x04000000L |
|---|
| 144447 | #define BIF_CFG_DEV0_EPF4_1_DEVICE_CAP2__FRS_SUPPORTED_MASK 0x80000000L |
|---|
| 144448 | //BIF_CFG_DEV0_EPF4_1_DEVICE_CNTL2 |
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| 144449 | #define BIF_CFG_DEV0_EPF4_1_DEVICE_CNTL2__CPL_TIMEOUT_VALUE__SHIFT 0x0 |
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| 144450 | #define BIF_CFG_DEV0_EPF4_1_DEVICE_CNTL2__CPL_TIMEOUT_DIS__SHIFT 0x4 |
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| 144451 | #define BIF_CFG_DEV0_EPF4_1_DEVICE_CNTL2__ARI_FORWARDING_EN__SHIFT 0x5 |
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| 144452 | #define BIF_CFG_DEV0_EPF4_1_DEVICE_CNTL2__ATOMICOP_REQUEST_EN__SHIFT 0x6 |
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| 144455 | #define BIF_CFG_DEV0_EPF4_1_DEVICE_CNTL2__IDO_COMPLETION_ENABLE__SHIFT 0x9 |
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|---|
| 144460 | #define BIF_CFG_DEV0_EPF4_1_DEVICE_CNTL2__END_END_TLP_PREFIX_BLOCKING__SHIFT 0xf |
|---|
| 144461 | #define BIF_CFG_DEV0_EPF4_1_DEVICE_CNTL2__CPL_TIMEOUT_VALUE_MASK 0x000FL |
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| 144462 | #define BIF_CFG_DEV0_EPF4_1_DEVICE_CNTL2__CPL_TIMEOUT_DIS_MASK 0x0010L |
|---|
| 144463 | #define BIF_CFG_DEV0_EPF4_1_DEVICE_CNTL2__ARI_FORWARDING_EN_MASK 0x0020L |
|---|
| 144464 | #define BIF_CFG_DEV0_EPF4_1_DEVICE_CNTL2__ATOMICOP_REQUEST_EN_MASK 0x0040L |
|---|
| 144465 | #define BIF_CFG_DEV0_EPF4_1_DEVICE_CNTL2__ATOMICOP_EGRESS_BLOCKING_MASK 0x0080L |
|---|
| 144466 | #define BIF_CFG_DEV0_EPF4_1_DEVICE_CNTL2__IDO_REQUEST_ENABLE_MASK 0x0100L |
|---|
| 144467 | #define BIF_CFG_DEV0_EPF4_1_DEVICE_CNTL2__IDO_COMPLETION_ENABLE_MASK 0x0200L |
|---|
| 144468 | #define BIF_CFG_DEV0_EPF4_1_DEVICE_CNTL2__LTR_EN_MASK 0x0400L |
|---|
| 144469 | #define BIF_CFG_DEV0_EPF4_1_DEVICE_CNTL2__EMER_POWER_REDUCTION_REQUEST_MASK 0x0800L |
|---|
| 144470 | #define BIF_CFG_DEV0_EPF4_1_DEVICE_CNTL2__TEN_BIT_TAG_REQUESTER_ENABLE_MASK 0x1000L |
|---|
| 144471 | #define BIF_CFG_DEV0_EPF4_1_DEVICE_CNTL2__OBFF_EN_MASK 0x6000L |
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| 144472 | #define BIF_CFG_DEV0_EPF4_1_DEVICE_CNTL2__END_END_TLP_PREFIX_BLOCKING_MASK 0x8000L |
|---|
| 144473 | //BIF_CFG_DEV0_EPF4_1_DEVICE_STATUS2 |
|---|
| 144474 | #define BIF_CFG_DEV0_EPF4_1_DEVICE_STATUS2__RESERVED__SHIFT 0x0 |
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| 144475 | #define BIF_CFG_DEV0_EPF4_1_DEVICE_STATUS2__RESERVED_MASK 0xFFFFL |
|---|
| 144476 | //BIF_CFG_DEV0_EPF4_1_LINK_CAP2 |
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| 144477 | #define BIF_CFG_DEV0_EPF4_1_LINK_CAP2__SUPPORTED_LINK_SPEED__SHIFT 0x1 |
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| 144479 | #define BIF_CFG_DEV0_EPF4_1_LINK_CAP2__LOWER_SKP_OS_GEN_SUPPORT__SHIFT 0x9 |
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|---|
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|---|
| 144482 | #define BIF_CFG_DEV0_EPF4_1_LINK_CAP2__RTM2_PRESENCE_DET_SUPPORT__SHIFT 0x18 |
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|---|
| 144484 | #define BIF_CFG_DEV0_EPF4_1_LINK_CAP2__SUPPORTED_LINK_SPEED_MASK 0x000000FEL |
|---|
| 144485 | #define BIF_CFG_DEV0_EPF4_1_LINK_CAP2__CROSSLINK_SUPPORTED_MASK 0x00000100L |
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| 144486 | #define BIF_CFG_DEV0_EPF4_1_LINK_CAP2__LOWER_SKP_OS_GEN_SUPPORT_MASK 0x0000FE00L |
|---|
| 144487 | #define BIF_CFG_DEV0_EPF4_1_LINK_CAP2__LOWER_SKP_OS_RCV_SUPPORT_MASK 0x007F0000L |
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| 144488 | #define BIF_CFG_DEV0_EPF4_1_LINK_CAP2__RTM1_PRESENCE_DET_SUPPORT_MASK 0x00800000L |
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| 144489 | #define BIF_CFG_DEV0_EPF4_1_LINK_CAP2__RTM2_PRESENCE_DET_SUPPORT_MASK 0x01000000L |
|---|
| 144490 | #define BIF_CFG_DEV0_EPF4_1_LINK_CAP2__DRS_SUPPORTED_MASK 0x80000000L |
|---|
| 144491 | //BIF_CFG_DEV0_EPF4_1_LINK_CNTL2 |
|---|
| 144492 | #define BIF_CFG_DEV0_EPF4_1_LINK_CNTL2__TARGET_LINK_SPEED__SHIFT 0x0 |
|---|
| 144493 | #define BIF_CFG_DEV0_EPF4_1_LINK_CNTL2__ENTER_COMPLIANCE__SHIFT 0x4 |
|---|
| 144494 | #define BIF_CFG_DEV0_EPF4_1_LINK_CNTL2__HW_AUTONOMOUS_SPEED_DISABLE__SHIFT 0x5 |
|---|
| 144495 | #define BIF_CFG_DEV0_EPF4_1_LINK_CNTL2__SELECTABLE_DEEMPHASIS__SHIFT 0x6 |
|---|
| 144496 | #define BIF_CFG_DEV0_EPF4_1_LINK_CNTL2__XMIT_MARGIN__SHIFT 0x7 |
|---|
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|---|
| 144498 | #define BIF_CFG_DEV0_EPF4_1_LINK_CNTL2__COMPLIANCE_SOS__SHIFT 0xb |
|---|
| 144499 | #define BIF_CFG_DEV0_EPF4_1_LINK_CNTL2__COMPLIANCE_DEEMPHASIS__SHIFT 0xc |
|---|
| 144500 | #define BIF_CFG_DEV0_EPF4_1_LINK_CNTL2__TARGET_LINK_SPEED_MASK 0x000FL |
|---|
| 144501 | #define BIF_CFG_DEV0_EPF4_1_LINK_CNTL2__ENTER_COMPLIANCE_MASK 0x0010L |
|---|
| 144502 | #define BIF_CFG_DEV0_EPF4_1_LINK_CNTL2__HW_AUTONOMOUS_SPEED_DISABLE_MASK 0x0020L |
|---|
| 144503 | #define BIF_CFG_DEV0_EPF4_1_LINK_CNTL2__SELECTABLE_DEEMPHASIS_MASK 0x0040L |
|---|
| 144504 | #define BIF_CFG_DEV0_EPF4_1_LINK_CNTL2__XMIT_MARGIN_MASK 0x0380L |
|---|
| 144505 | #define BIF_CFG_DEV0_EPF4_1_LINK_CNTL2__ENTER_MOD_COMPLIANCE_MASK 0x0400L |
|---|
| 144506 | #define BIF_CFG_DEV0_EPF4_1_LINK_CNTL2__COMPLIANCE_SOS_MASK 0x0800L |
|---|
| 144507 | #define BIF_CFG_DEV0_EPF4_1_LINK_CNTL2__COMPLIANCE_DEEMPHASIS_MASK 0xF000L |
|---|
| 144508 | //BIF_CFG_DEV0_EPF4_1_LINK_STATUS2 |
|---|
| 144509 | #define BIF_CFG_DEV0_EPF4_1_LINK_STATUS2__CUR_DEEMPHASIS_LEVEL__SHIFT 0x0 |
|---|
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|---|
| 144511 | #define BIF_CFG_DEV0_EPF4_1_LINK_STATUS2__EQUALIZATION_PHASE1_SUCCESS_8GT__SHIFT 0x2 |
|---|
| 144512 | #define BIF_CFG_DEV0_EPF4_1_LINK_STATUS2__EQUALIZATION_PHASE2_SUCCESS_8GT__SHIFT 0x3 |
|---|
| 144513 | #define BIF_CFG_DEV0_EPF4_1_LINK_STATUS2__EQUALIZATION_PHASE3_SUCCESS_8GT__SHIFT 0x4 |
|---|
| 144514 | #define BIF_CFG_DEV0_EPF4_1_LINK_STATUS2__LINK_EQUALIZATION_REQUEST_8GT__SHIFT 0x5 |
|---|
| 144515 | #define BIF_CFG_DEV0_EPF4_1_LINK_STATUS2__RTM1_PRESENCE_DET__SHIFT 0x6 |
|---|
| 144516 | #define BIF_CFG_DEV0_EPF4_1_LINK_STATUS2__RTM2_PRESENCE_DET__SHIFT 0x7 |
|---|
| 144517 | #define BIF_CFG_DEV0_EPF4_1_LINK_STATUS2__CROSSLINK_RESOLUTION__SHIFT 0x8 |
|---|
| 144518 | #define BIF_CFG_DEV0_EPF4_1_LINK_STATUS2__DOWNSTREAM_COMPONENT_PRESENCE__SHIFT 0xc |
|---|
| 144519 | #define BIF_CFG_DEV0_EPF4_1_LINK_STATUS2__DRS_MESSAGE_RECEIVED__SHIFT 0xf |
|---|
| 144520 | #define BIF_CFG_DEV0_EPF4_1_LINK_STATUS2__CUR_DEEMPHASIS_LEVEL_MASK 0x0001L |
|---|
| 144521 | #define BIF_CFG_DEV0_EPF4_1_LINK_STATUS2__EQUALIZATION_COMPLETE_8GT_MASK 0x0002L |
|---|
| 144522 | #define BIF_CFG_DEV0_EPF4_1_LINK_STATUS2__EQUALIZATION_PHASE1_SUCCESS_8GT_MASK 0x0004L |
|---|
| 144523 | #define BIF_CFG_DEV0_EPF4_1_LINK_STATUS2__EQUALIZATION_PHASE2_SUCCESS_8GT_MASK 0x0008L |
|---|
| 144524 | #define BIF_CFG_DEV0_EPF4_1_LINK_STATUS2__EQUALIZATION_PHASE3_SUCCESS_8GT_MASK 0x0010L |
|---|
| 144525 | #define BIF_CFG_DEV0_EPF4_1_LINK_STATUS2__LINK_EQUALIZATION_REQUEST_8GT_MASK 0x0020L |
|---|
| 144526 | #define BIF_CFG_DEV0_EPF4_1_LINK_STATUS2__RTM1_PRESENCE_DET_MASK 0x0040L |
|---|
| 144527 | #define BIF_CFG_DEV0_EPF4_1_LINK_STATUS2__RTM2_PRESENCE_DET_MASK 0x0080L |
|---|
| 144528 | #define BIF_CFG_DEV0_EPF4_1_LINK_STATUS2__CROSSLINK_RESOLUTION_MASK 0x0300L |
|---|
| 144529 | #define BIF_CFG_DEV0_EPF4_1_LINK_STATUS2__DOWNSTREAM_COMPONENT_PRESENCE_MASK 0x7000L |
|---|
| 144530 | #define BIF_CFG_DEV0_EPF4_1_LINK_STATUS2__DRS_MESSAGE_RECEIVED_MASK 0x8000L |
|---|
| 144531 | //BIF_CFG_DEV0_EPF4_1_MSI_CAP_LIST |
|---|
| 144532 | #define BIF_CFG_DEV0_EPF4_1_MSI_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 144533 | #define BIF_CFG_DEV0_EPF4_1_MSI_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
|---|
| 144534 | #define BIF_CFG_DEV0_EPF4_1_MSI_CAP_LIST__CAP_ID_MASK 0x00FFL |
|---|
| 144535 | #define BIF_CFG_DEV0_EPF4_1_MSI_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
|---|
| 144536 | //BIF_CFG_DEV0_EPF4_1_MSI_MSG_CNTL |
|---|
| 144537 | #define BIF_CFG_DEV0_EPF4_1_MSI_MSG_CNTL__MSI_EN__SHIFT 0x0 |
|---|
| 144538 | #define BIF_CFG_DEV0_EPF4_1_MSI_MSG_CNTL__MSI_MULTI_CAP__SHIFT 0x1 |
|---|
| 144539 | #define BIF_CFG_DEV0_EPF4_1_MSI_MSG_CNTL__MSI_MULTI_EN__SHIFT 0x4 |
|---|
| 144540 | #define BIF_CFG_DEV0_EPF4_1_MSI_MSG_CNTL__MSI_64BIT__SHIFT 0x7 |
|---|
| 144541 | #define BIF_CFG_DEV0_EPF4_1_MSI_MSG_CNTL__MSI_PERVECTOR_MASKING_CAP__SHIFT 0x8 |
|---|
| 144542 | #define BIF_CFG_DEV0_EPF4_1_MSI_MSG_CNTL__MSI_EXT_MSG_DATA_CAP__SHIFT 0x9 |
|---|
| 144543 | #define BIF_CFG_DEV0_EPF4_1_MSI_MSG_CNTL__MSI_EXT_MSG_DATA_EN__SHIFT 0xa |
|---|
| 144544 | #define BIF_CFG_DEV0_EPF4_1_MSI_MSG_CNTL__MSI_EN_MASK 0x0001L |
|---|
| 144545 | #define BIF_CFG_DEV0_EPF4_1_MSI_MSG_CNTL__MSI_MULTI_CAP_MASK 0x000EL |
|---|
| 144546 | #define BIF_CFG_DEV0_EPF4_1_MSI_MSG_CNTL__MSI_MULTI_EN_MASK 0x0070L |
|---|
| 144547 | #define BIF_CFG_DEV0_EPF4_1_MSI_MSG_CNTL__MSI_64BIT_MASK 0x0080L |
|---|
| 144548 | #define BIF_CFG_DEV0_EPF4_1_MSI_MSG_CNTL__MSI_PERVECTOR_MASKING_CAP_MASK 0x0100L |
|---|
| 144549 | #define BIF_CFG_DEV0_EPF4_1_MSI_MSG_CNTL__MSI_EXT_MSG_DATA_CAP_MASK 0x0200L |
|---|
| 144550 | #define BIF_CFG_DEV0_EPF4_1_MSI_MSG_CNTL__MSI_EXT_MSG_DATA_EN_MASK 0x0400L |
|---|
| 144551 | //BIF_CFG_DEV0_EPF4_1_MSI_MSG_ADDR_LO |
|---|
| 144552 | #define BIF_CFG_DEV0_EPF4_1_MSI_MSG_ADDR_LO__MSI_MSG_ADDR_LO__SHIFT 0x2 |
|---|
| 144553 | #define BIF_CFG_DEV0_EPF4_1_MSI_MSG_ADDR_LO__MSI_MSG_ADDR_LO_MASK 0xFFFFFFFCL |
|---|
| 144554 | //BIF_CFG_DEV0_EPF4_1_MSI_MSG_ADDR_HI |
|---|
| 144555 | #define BIF_CFG_DEV0_EPF4_1_MSI_MSG_ADDR_HI__MSI_MSG_ADDR_HI__SHIFT 0x0 |
|---|
| 144556 | #define BIF_CFG_DEV0_EPF4_1_MSI_MSG_ADDR_HI__MSI_MSG_ADDR_HI_MASK 0xFFFFFFFFL |
|---|
| 144557 | //BIF_CFG_DEV0_EPF4_1_MSI_MSG_DATA |
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| 144558 | #define BIF_CFG_DEV0_EPF4_1_MSI_MSG_DATA__MSI_DATA__SHIFT 0x0 |
|---|
| 144559 | #define BIF_CFG_DEV0_EPF4_1_MSI_MSG_DATA__MSI_DATA_MASK 0xFFFFL |
|---|
| 144560 | //BIF_CFG_DEV0_EPF4_1_MSI_EXT_MSG_DATA |
|---|
| 144561 | #define BIF_CFG_DEV0_EPF4_1_MSI_EXT_MSG_DATA__MSI_EXT_DATA__SHIFT 0x0 |
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| 144562 | #define BIF_CFG_DEV0_EPF4_1_MSI_EXT_MSG_DATA__MSI_EXT_DATA_MASK 0xFFFFL |
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| 144563 | //BIF_CFG_DEV0_EPF4_1_MSI_MASK |
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| 144564 | #define BIF_CFG_DEV0_EPF4_1_MSI_MASK__MSI_MASK__SHIFT 0x0 |
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| 144565 | #define BIF_CFG_DEV0_EPF4_1_MSI_MASK__MSI_MASK_MASK 0xFFFFFFFFL |
|---|
| 144566 | //BIF_CFG_DEV0_EPF4_1_MSI_MSG_DATA_64 |
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| 144567 | #define BIF_CFG_DEV0_EPF4_1_MSI_MSG_DATA_64__MSI_DATA_64__SHIFT 0x0 |
|---|
| 144568 | #define BIF_CFG_DEV0_EPF4_1_MSI_MSG_DATA_64__MSI_DATA_64_MASK 0xFFFFL |
|---|
| 144569 | //BIF_CFG_DEV0_EPF4_1_MSI_EXT_MSG_DATA_64 |
|---|
| 144570 | #define BIF_CFG_DEV0_EPF4_1_MSI_EXT_MSG_DATA_64__MSI_EXT_DATA_64__SHIFT 0x0 |
|---|
| 144571 | #define BIF_CFG_DEV0_EPF4_1_MSI_EXT_MSG_DATA_64__MSI_EXT_DATA_64_MASK 0xFFFFL |
|---|
| 144572 | //BIF_CFG_DEV0_EPF4_1_MSI_MASK_64 |
|---|
| 144573 | #define BIF_CFG_DEV0_EPF4_1_MSI_MASK_64__MSI_MASK_64__SHIFT 0x0 |
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| 144575 | //BIF_CFG_DEV0_EPF4_1_MSI_PENDING |
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|---|
| 144577 | #define BIF_CFG_DEV0_EPF4_1_MSI_PENDING__MSI_PENDING_MASK 0xFFFFFFFFL |
|---|
| 144578 | //BIF_CFG_DEV0_EPF4_1_MSI_PENDING_64 |
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| 144579 | #define BIF_CFG_DEV0_EPF4_1_MSI_PENDING_64__MSI_PENDING_64__SHIFT 0x0 |
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| 144580 | #define BIF_CFG_DEV0_EPF4_1_MSI_PENDING_64__MSI_PENDING_64_MASK 0xFFFFFFFFL |
|---|
| 144581 | //BIF_CFG_DEV0_EPF4_1_MSIX_CAP_LIST |
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| 144582 | #define BIF_CFG_DEV0_EPF4_1_MSIX_CAP_LIST__CAP_ID__SHIFT 0x0 |
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| 144584 | #define BIF_CFG_DEV0_EPF4_1_MSIX_CAP_LIST__CAP_ID_MASK 0x00FFL |
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| 144585 | #define BIF_CFG_DEV0_EPF4_1_MSIX_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
|---|
| 144586 | //BIF_CFG_DEV0_EPF4_1_MSIX_MSG_CNTL |
|---|
| 144587 | #define BIF_CFG_DEV0_EPF4_1_MSIX_MSG_CNTL__MSIX_TABLE_SIZE__SHIFT 0x0 |
|---|
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| 144735 | #define BIF_CFG_DEV0_EPF4_1_PCIE_UNCORR_ERR_SEVERITY__UNEXP_CPL_SEVERITY__SHIFT 0x10 |
|---|
| 144736 | #define BIF_CFG_DEV0_EPF4_1_PCIE_UNCORR_ERR_SEVERITY__RCV_OVFL_SEVERITY__SHIFT 0x11 |
|---|
| 144737 | #define BIF_CFG_DEV0_EPF4_1_PCIE_UNCORR_ERR_SEVERITY__MAL_TLP_SEVERITY__SHIFT 0x12 |
|---|
| 144738 | #define BIF_CFG_DEV0_EPF4_1_PCIE_UNCORR_ERR_SEVERITY__ECRC_ERR_SEVERITY__SHIFT 0x13 |
|---|
| 144739 | #define BIF_CFG_DEV0_EPF4_1_PCIE_UNCORR_ERR_SEVERITY__UNSUPP_REQ_ERR_SEVERITY__SHIFT 0x14 |
|---|
| 144740 | #define BIF_CFG_DEV0_EPF4_1_PCIE_UNCORR_ERR_SEVERITY__ACS_VIOLATION_SEVERITY__SHIFT 0x15 |
|---|
| 144741 | #define BIF_CFG_DEV0_EPF4_1_PCIE_UNCORR_ERR_SEVERITY__UNCORR_INT_ERR_SEVERITY__SHIFT 0x16 |
|---|
| 144742 | #define BIF_CFG_DEV0_EPF4_1_PCIE_UNCORR_ERR_SEVERITY__MC_BLOCKED_TLP_SEVERITY__SHIFT 0x17 |
|---|
| 144743 | #define BIF_CFG_DEV0_EPF4_1_PCIE_UNCORR_ERR_SEVERITY__ATOMICOP_EGRESS_BLOCKED_SEVERITY__SHIFT 0x18 |
|---|
| 144744 | #define BIF_CFG_DEV0_EPF4_1_PCIE_UNCORR_ERR_SEVERITY__TLP_PREFIX_BLOCKED_ERR_SEVERITY__SHIFT 0x19 |
|---|
| 144745 | #define BIF_CFG_DEV0_EPF4_1_PCIE_UNCORR_ERR_SEVERITY__POISONED_TLP_EGRESS_BLOCKED_SEVERITY__SHIFT 0x1a |
|---|
| 144746 | #define BIF_CFG_DEV0_EPF4_1_PCIE_UNCORR_ERR_SEVERITY__DLP_ERR_SEVERITY_MASK 0x00000010L |
|---|
| 144747 | #define BIF_CFG_DEV0_EPF4_1_PCIE_UNCORR_ERR_SEVERITY__SURPDN_ERR_SEVERITY_MASK 0x00000020L |
|---|
| 144748 | #define BIF_CFG_DEV0_EPF4_1_PCIE_UNCORR_ERR_SEVERITY__PSN_ERR_SEVERITY_MASK 0x00001000L |
|---|
| 144749 | #define BIF_CFG_DEV0_EPF4_1_PCIE_UNCORR_ERR_SEVERITY__FC_ERR_SEVERITY_MASK 0x00002000L |
|---|
| 144750 | #define BIF_CFG_DEV0_EPF4_1_PCIE_UNCORR_ERR_SEVERITY__CPL_TIMEOUT_SEVERITY_MASK 0x00004000L |
|---|
| 144751 | #define BIF_CFG_DEV0_EPF4_1_PCIE_UNCORR_ERR_SEVERITY__CPL_ABORT_ERR_SEVERITY_MASK 0x00008000L |
|---|
| 144752 | #define BIF_CFG_DEV0_EPF4_1_PCIE_UNCORR_ERR_SEVERITY__UNEXP_CPL_SEVERITY_MASK 0x00010000L |
|---|
| 144753 | #define BIF_CFG_DEV0_EPF4_1_PCIE_UNCORR_ERR_SEVERITY__RCV_OVFL_SEVERITY_MASK 0x00020000L |
|---|
| 144754 | #define BIF_CFG_DEV0_EPF4_1_PCIE_UNCORR_ERR_SEVERITY__MAL_TLP_SEVERITY_MASK 0x00040000L |
|---|
| 144755 | #define BIF_CFG_DEV0_EPF4_1_PCIE_UNCORR_ERR_SEVERITY__ECRC_ERR_SEVERITY_MASK 0x00080000L |
|---|
| 144756 | #define BIF_CFG_DEV0_EPF4_1_PCIE_UNCORR_ERR_SEVERITY__UNSUPP_REQ_ERR_SEVERITY_MASK 0x00100000L |
|---|
| 144757 | #define BIF_CFG_DEV0_EPF4_1_PCIE_UNCORR_ERR_SEVERITY__ACS_VIOLATION_SEVERITY_MASK 0x00200000L |
|---|
| 144758 | #define BIF_CFG_DEV0_EPF4_1_PCIE_UNCORR_ERR_SEVERITY__UNCORR_INT_ERR_SEVERITY_MASK 0x00400000L |
|---|
| 144759 | #define BIF_CFG_DEV0_EPF4_1_PCIE_UNCORR_ERR_SEVERITY__MC_BLOCKED_TLP_SEVERITY_MASK 0x00800000L |
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| 144760 | #define BIF_CFG_DEV0_EPF4_1_PCIE_UNCORR_ERR_SEVERITY__ATOMICOP_EGRESS_BLOCKED_SEVERITY_MASK 0x01000000L |
|---|
| 144761 | #define BIF_CFG_DEV0_EPF4_1_PCIE_UNCORR_ERR_SEVERITY__TLP_PREFIX_BLOCKED_ERR_SEVERITY_MASK 0x02000000L |
|---|
| 144762 | #define BIF_CFG_DEV0_EPF4_1_PCIE_UNCORR_ERR_SEVERITY__POISONED_TLP_EGRESS_BLOCKED_SEVERITY_MASK 0x04000000L |
|---|
| 144763 | //BIF_CFG_DEV0_EPF4_1_PCIE_CORR_ERR_STATUS |
|---|
| 144764 | #define BIF_CFG_DEV0_EPF4_1_PCIE_CORR_ERR_STATUS__RCV_ERR_STATUS__SHIFT 0x0 |
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| 144765 | #define BIF_CFG_DEV0_EPF4_1_PCIE_CORR_ERR_STATUS__BAD_TLP_STATUS__SHIFT 0x6 |
|---|
| 144766 | #define BIF_CFG_DEV0_EPF4_1_PCIE_CORR_ERR_STATUS__BAD_DLLP_STATUS__SHIFT 0x7 |
|---|
| 144767 | #define BIF_CFG_DEV0_EPF4_1_PCIE_CORR_ERR_STATUS__REPLAY_NUM_ROLLOVER_STATUS__SHIFT 0x8 |
|---|
| 144768 | #define BIF_CFG_DEV0_EPF4_1_PCIE_CORR_ERR_STATUS__REPLAY_TIMER_TIMEOUT_STATUS__SHIFT 0xc |
|---|
| 144769 | #define BIF_CFG_DEV0_EPF4_1_PCIE_CORR_ERR_STATUS__ADVISORY_NONFATAL_ERR_STATUS__SHIFT 0xd |
|---|
| 144770 | #define BIF_CFG_DEV0_EPF4_1_PCIE_CORR_ERR_STATUS__CORR_INT_ERR_STATUS__SHIFT 0xe |
|---|
| 144771 | #define BIF_CFG_DEV0_EPF4_1_PCIE_CORR_ERR_STATUS__HDR_LOG_OVFL_STATUS__SHIFT 0xf |
|---|
| 144772 | #define BIF_CFG_DEV0_EPF4_1_PCIE_CORR_ERR_STATUS__RCV_ERR_STATUS_MASK 0x00000001L |
|---|
| 144773 | #define BIF_CFG_DEV0_EPF4_1_PCIE_CORR_ERR_STATUS__BAD_TLP_STATUS_MASK 0x00000040L |
|---|
| 144774 | #define BIF_CFG_DEV0_EPF4_1_PCIE_CORR_ERR_STATUS__BAD_DLLP_STATUS_MASK 0x00000080L |
|---|
| 144775 | #define BIF_CFG_DEV0_EPF4_1_PCIE_CORR_ERR_STATUS__REPLAY_NUM_ROLLOVER_STATUS_MASK 0x00000100L |
|---|
| 144776 | #define BIF_CFG_DEV0_EPF4_1_PCIE_CORR_ERR_STATUS__REPLAY_TIMER_TIMEOUT_STATUS_MASK 0x00001000L |
|---|
| 144777 | #define BIF_CFG_DEV0_EPF4_1_PCIE_CORR_ERR_STATUS__ADVISORY_NONFATAL_ERR_STATUS_MASK 0x00002000L |
|---|
| 144778 | #define BIF_CFG_DEV0_EPF4_1_PCIE_CORR_ERR_STATUS__CORR_INT_ERR_STATUS_MASK 0x00004000L |
|---|
| 144779 | #define BIF_CFG_DEV0_EPF4_1_PCIE_CORR_ERR_STATUS__HDR_LOG_OVFL_STATUS_MASK 0x00008000L |
|---|
| 144780 | //BIF_CFG_DEV0_EPF4_1_PCIE_CORR_ERR_MASK |
|---|
| 144781 | #define BIF_CFG_DEV0_EPF4_1_PCIE_CORR_ERR_MASK__RCV_ERR_MASK__SHIFT 0x0 |
|---|
| 144782 | #define BIF_CFG_DEV0_EPF4_1_PCIE_CORR_ERR_MASK__BAD_TLP_MASK__SHIFT 0x6 |
|---|
| 144783 | #define BIF_CFG_DEV0_EPF4_1_PCIE_CORR_ERR_MASK__BAD_DLLP_MASK__SHIFT 0x7 |
|---|
| 144784 | #define BIF_CFG_DEV0_EPF4_1_PCIE_CORR_ERR_MASK__REPLAY_NUM_ROLLOVER_MASK__SHIFT 0x8 |
|---|
| 144785 | #define BIF_CFG_DEV0_EPF4_1_PCIE_CORR_ERR_MASK__REPLAY_TIMER_TIMEOUT_MASK__SHIFT 0xc |
|---|
| 144786 | #define BIF_CFG_DEV0_EPF4_1_PCIE_CORR_ERR_MASK__ADVISORY_NONFATAL_ERR_MASK__SHIFT 0xd |
|---|
| 144787 | #define BIF_CFG_DEV0_EPF4_1_PCIE_CORR_ERR_MASK__CORR_INT_ERR_MASK__SHIFT 0xe |
|---|
| 144788 | #define BIF_CFG_DEV0_EPF4_1_PCIE_CORR_ERR_MASK__HDR_LOG_OVFL_MASK__SHIFT 0xf |
|---|
| 144789 | #define BIF_CFG_DEV0_EPF4_1_PCIE_CORR_ERR_MASK__RCV_ERR_MASK_MASK 0x00000001L |
|---|
| 144790 | #define BIF_CFG_DEV0_EPF4_1_PCIE_CORR_ERR_MASK__BAD_TLP_MASK_MASK 0x00000040L |
|---|
| 144791 | #define BIF_CFG_DEV0_EPF4_1_PCIE_CORR_ERR_MASK__BAD_DLLP_MASK_MASK 0x00000080L |
|---|
| 144792 | #define BIF_CFG_DEV0_EPF4_1_PCIE_CORR_ERR_MASK__REPLAY_NUM_ROLLOVER_MASK_MASK 0x00000100L |
|---|
| 144793 | #define BIF_CFG_DEV0_EPF4_1_PCIE_CORR_ERR_MASK__REPLAY_TIMER_TIMEOUT_MASK_MASK 0x00001000L |
|---|
| 144794 | #define BIF_CFG_DEV0_EPF4_1_PCIE_CORR_ERR_MASK__ADVISORY_NONFATAL_ERR_MASK_MASK 0x00002000L |
|---|
| 144795 | #define BIF_CFG_DEV0_EPF4_1_PCIE_CORR_ERR_MASK__CORR_INT_ERR_MASK_MASK 0x00004000L |
|---|
| 144796 | #define BIF_CFG_DEV0_EPF4_1_PCIE_CORR_ERR_MASK__HDR_LOG_OVFL_MASK_MASK 0x00008000L |
|---|
| 144797 | //BIF_CFG_DEV0_EPF4_1_PCIE_ADV_ERR_CAP_CNTL |
|---|
| 144798 | #define BIF_CFG_DEV0_EPF4_1_PCIE_ADV_ERR_CAP_CNTL__FIRST_ERR_PTR__SHIFT 0x0 |
|---|
| 144799 | #define BIF_CFG_DEV0_EPF4_1_PCIE_ADV_ERR_CAP_CNTL__ECRC_GEN_CAP__SHIFT 0x5 |
|---|
| 144800 | #define BIF_CFG_DEV0_EPF4_1_PCIE_ADV_ERR_CAP_CNTL__ECRC_GEN_EN__SHIFT 0x6 |
|---|
| 144801 | #define BIF_CFG_DEV0_EPF4_1_PCIE_ADV_ERR_CAP_CNTL__ECRC_CHECK_CAP__SHIFT 0x7 |
|---|
| 144802 | #define BIF_CFG_DEV0_EPF4_1_PCIE_ADV_ERR_CAP_CNTL__ECRC_CHECK_EN__SHIFT 0x8 |
|---|
| 144803 | #define BIF_CFG_DEV0_EPF4_1_PCIE_ADV_ERR_CAP_CNTL__MULTI_HDR_RECD_CAP__SHIFT 0x9 |
|---|
| 144804 | #define BIF_CFG_DEV0_EPF4_1_PCIE_ADV_ERR_CAP_CNTL__MULTI_HDR_RECD_EN__SHIFT 0xa |
|---|
| 144805 | #define BIF_CFG_DEV0_EPF4_1_PCIE_ADV_ERR_CAP_CNTL__TLP_PREFIX_LOG_PRESENT__SHIFT 0xb |
|---|
| 144806 | #define BIF_CFG_DEV0_EPF4_1_PCIE_ADV_ERR_CAP_CNTL__COMPLETION_TIMEOUT_LOG_CAPABLE__SHIFT 0xc |
|---|
| 144807 | #define BIF_CFG_DEV0_EPF4_1_PCIE_ADV_ERR_CAP_CNTL__FIRST_ERR_PTR_MASK 0x0000001FL |
|---|
| 144808 | #define BIF_CFG_DEV0_EPF4_1_PCIE_ADV_ERR_CAP_CNTL__ECRC_GEN_CAP_MASK 0x00000020L |
|---|
| 144809 | #define BIF_CFG_DEV0_EPF4_1_PCIE_ADV_ERR_CAP_CNTL__ECRC_GEN_EN_MASK 0x00000040L |
|---|
| 144810 | #define BIF_CFG_DEV0_EPF4_1_PCIE_ADV_ERR_CAP_CNTL__ECRC_CHECK_CAP_MASK 0x00000080L |
|---|
| 144811 | #define BIF_CFG_DEV0_EPF4_1_PCIE_ADV_ERR_CAP_CNTL__ECRC_CHECK_EN_MASK 0x00000100L |
|---|
| 144812 | #define BIF_CFG_DEV0_EPF4_1_PCIE_ADV_ERR_CAP_CNTL__MULTI_HDR_RECD_CAP_MASK 0x00000200L |
|---|
| 144813 | #define BIF_CFG_DEV0_EPF4_1_PCIE_ADV_ERR_CAP_CNTL__MULTI_HDR_RECD_EN_MASK 0x00000400L |
|---|
| 144814 | #define BIF_CFG_DEV0_EPF4_1_PCIE_ADV_ERR_CAP_CNTL__TLP_PREFIX_LOG_PRESENT_MASK 0x00000800L |
|---|
| 144815 | #define BIF_CFG_DEV0_EPF4_1_PCIE_ADV_ERR_CAP_CNTL__COMPLETION_TIMEOUT_LOG_CAPABLE_MASK 0x00001000L |
|---|
| 144816 | //BIF_CFG_DEV0_EPF4_1_PCIE_HDR_LOG0 |
|---|
| 144817 | #define BIF_CFG_DEV0_EPF4_1_PCIE_HDR_LOG0__TLP_HDR__SHIFT 0x0 |
|---|
| 144818 | #define BIF_CFG_DEV0_EPF4_1_PCIE_HDR_LOG0__TLP_HDR_MASK 0xFFFFFFFFL |
|---|
| 144819 | //BIF_CFG_DEV0_EPF4_1_PCIE_HDR_LOG1 |
|---|
| 144820 | #define BIF_CFG_DEV0_EPF4_1_PCIE_HDR_LOG1__TLP_HDR__SHIFT 0x0 |
|---|
| 144821 | #define BIF_CFG_DEV0_EPF4_1_PCIE_HDR_LOG1__TLP_HDR_MASK 0xFFFFFFFFL |
|---|
| 144822 | //BIF_CFG_DEV0_EPF4_1_PCIE_HDR_LOG2 |
|---|
| 144823 | #define BIF_CFG_DEV0_EPF4_1_PCIE_HDR_LOG2__TLP_HDR__SHIFT 0x0 |
|---|
| 144824 | #define BIF_CFG_DEV0_EPF4_1_PCIE_HDR_LOG2__TLP_HDR_MASK 0xFFFFFFFFL |
|---|
| 144825 | //BIF_CFG_DEV0_EPF4_1_PCIE_HDR_LOG3 |
|---|
| 144826 | #define BIF_CFG_DEV0_EPF4_1_PCIE_HDR_LOG3__TLP_HDR__SHIFT 0x0 |
|---|
| 144827 | #define BIF_CFG_DEV0_EPF4_1_PCIE_HDR_LOG3__TLP_HDR_MASK 0xFFFFFFFFL |
|---|
| 144828 | //BIF_CFG_DEV0_EPF4_1_PCIE_TLP_PREFIX_LOG0 |
|---|
| 144829 | #define BIF_CFG_DEV0_EPF4_1_PCIE_TLP_PREFIX_LOG0__TLP_PREFIX__SHIFT 0x0 |
|---|
| 144830 | #define BIF_CFG_DEV0_EPF4_1_PCIE_TLP_PREFIX_LOG0__TLP_PREFIX_MASK 0xFFFFFFFFL |
|---|
| 144831 | //BIF_CFG_DEV0_EPF4_1_PCIE_TLP_PREFIX_LOG1 |
|---|
| 144832 | #define BIF_CFG_DEV0_EPF4_1_PCIE_TLP_PREFIX_LOG1__TLP_PREFIX__SHIFT 0x0 |
|---|
| 144833 | #define BIF_CFG_DEV0_EPF4_1_PCIE_TLP_PREFIX_LOG1__TLP_PREFIX_MASK 0xFFFFFFFFL |
|---|
| 144834 | //BIF_CFG_DEV0_EPF4_1_PCIE_TLP_PREFIX_LOG2 |
|---|
| 144835 | #define BIF_CFG_DEV0_EPF4_1_PCIE_TLP_PREFIX_LOG2__TLP_PREFIX__SHIFT 0x0 |
|---|
| 144836 | #define BIF_CFG_DEV0_EPF4_1_PCIE_TLP_PREFIX_LOG2__TLP_PREFIX_MASK 0xFFFFFFFFL |
|---|
| 144837 | //BIF_CFG_DEV0_EPF4_1_PCIE_TLP_PREFIX_LOG3 |
|---|
| 144838 | #define BIF_CFG_DEV0_EPF4_1_PCIE_TLP_PREFIX_LOG3__TLP_PREFIX__SHIFT 0x0 |
|---|
| 144839 | #define BIF_CFG_DEV0_EPF4_1_PCIE_TLP_PREFIX_LOG3__TLP_PREFIX_MASK 0xFFFFFFFFL |
|---|
| 144840 | //BIF_CFG_DEV0_EPF4_1_PCIE_BAR_ENH_CAP_LIST |
|---|
| 144841 | #define BIF_CFG_DEV0_EPF4_1_PCIE_BAR_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 144842 | #define BIF_CFG_DEV0_EPF4_1_PCIE_BAR_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 144843 | #define BIF_CFG_DEV0_EPF4_1_PCIE_BAR_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 144844 | #define BIF_CFG_DEV0_EPF4_1_PCIE_BAR_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 144845 | #define BIF_CFG_DEV0_EPF4_1_PCIE_BAR_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 144846 | #define BIF_CFG_DEV0_EPF4_1_PCIE_BAR_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 144847 | //BIF_CFG_DEV0_EPF4_1_PCIE_BAR1_CAP |
|---|
| 144848 | #define BIF_CFG_DEV0_EPF4_1_PCIE_BAR1_CAP__BAR_SIZE_SUPPORTED__SHIFT 0x4 |
|---|
| 144849 | #define BIF_CFG_DEV0_EPF4_1_PCIE_BAR1_CAP__BAR_SIZE_SUPPORTED_MASK 0xFFFFFFF0L |
|---|
| 144850 | //BIF_CFG_DEV0_EPF4_1_PCIE_BAR1_CNTL |
|---|
| 144851 | #define BIF_CFG_DEV0_EPF4_1_PCIE_BAR1_CNTL__BAR_INDEX__SHIFT 0x0 |
|---|
| 144852 | #define BIF_CFG_DEV0_EPF4_1_PCIE_BAR1_CNTL__BAR_TOTAL_NUM__SHIFT 0x5 |
|---|
| 144853 | #define BIF_CFG_DEV0_EPF4_1_PCIE_BAR1_CNTL__BAR_SIZE__SHIFT 0x8 |
|---|
| 144854 | #define BIF_CFG_DEV0_EPF4_1_PCIE_BAR1_CNTL__BAR_SIZE_SUPPORTED_UPPER__SHIFT 0x10 |
|---|
| 144855 | #define BIF_CFG_DEV0_EPF4_1_PCIE_BAR1_CNTL__BAR_INDEX_MASK 0x00000007L |
|---|
| 144856 | #define BIF_CFG_DEV0_EPF4_1_PCIE_BAR1_CNTL__BAR_TOTAL_NUM_MASK 0x000000E0L |
|---|
| 144857 | #define BIF_CFG_DEV0_EPF4_1_PCIE_BAR1_CNTL__BAR_SIZE_MASK 0x00003F00L |
|---|
| 144858 | #define BIF_CFG_DEV0_EPF4_1_PCIE_BAR1_CNTL__BAR_SIZE_SUPPORTED_UPPER_MASK 0xFFFF0000L |
|---|
| 144859 | //BIF_CFG_DEV0_EPF4_1_PCIE_BAR2_CAP |
|---|
| 144860 | #define BIF_CFG_DEV0_EPF4_1_PCIE_BAR2_CAP__BAR_SIZE_SUPPORTED__SHIFT 0x4 |
|---|
| 144861 | #define BIF_CFG_DEV0_EPF4_1_PCIE_BAR2_CAP__BAR_SIZE_SUPPORTED_MASK 0xFFFFFFF0L |
|---|
| 144862 | //BIF_CFG_DEV0_EPF4_1_PCIE_BAR2_CNTL |
|---|
| 144863 | #define BIF_CFG_DEV0_EPF4_1_PCIE_BAR2_CNTL__BAR_INDEX__SHIFT 0x0 |
|---|
| 144864 | #define BIF_CFG_DEV0_EPF4_1_PCIE_BAR2_CNTL__BAR_TOTAL_NUM__SHIFT 0x5 |
|---|
| 144865 | #define BIF_CFG_DEV0_EPF4_1_PCIE_BAR2_CNTL__BAR_SIZE__SHIFT 0x8 |
|---|
| 144866 | #define BIF_CFG_DEV0_EPF4_1_PCIE_BAR2_CNTL__BAR_SIZE_SUPPORTED_UPPER__SHIFT 0x10 |
|---|
| 144867 | #define BIF_CFG_DEV0_EPF4_1_PCIE_BAR2_CNTL__BAR_INDEX_MASK 0x00000007L |
|---|
| 144868 | #define BIF_CFG_DEV0_EPF4_1_PCIE_BAR2_CNTL__BAR_TOTAL_NUM_MASK 0x000000E0L |
|---|
| 144869 | #define BIF_CFG_DEV0_EPF4_1_PCIE_BAR2_CNTL__BAR_SIZE_MASK 0x00003F00L |
|---|
| 144870 | #define BIF_CFG_DEV0_EPF4_1_PCIE_BAR2_CNTL__BAR_SIZE_SUPPORTED_UPPER_MASK 0xFFFF0000L |
|---|
| 144871 | //BIF_CFG_DEV0_EPF4_1_PCIE_BAR3_CAP |
|---|
| 144872 | #define BIF_CFG_DEV0_EPF4_1_PCIE_BAR3_CAP__BAR_SIZE_SUPPORTED__SHIFT 0x4 |
|---|
| 144873 | #define BIF_CFG_DEV0_EPF4_1_PCIE_BAR3_CAP__BAR_SIZE_SUPPORTED_MASK 0xFFFFFFF0L |
|---|
| 144874 | //BIF_CFG_DEV0_EPF4_1_PCIE_BAR3_CNTL |
|---|
| 144875 | #define BIF_CFG_DEV0_EPF4_1_PCIE_BAR3_CNTL__BAR_INDEX__SHIFT 0x0 |
|---|
| 144876 | #define BIF_CFG_DEV0_EPF4_1_PCIE_BAR3_CNTL__BAR_TOTAL_NUM__SHIFT 0x5 |
|---|
| 144877 | #define BIF_CFG_DEV0_EPF4_1_PCIE_BAR3_CNTL__BAR_SIZE__SHIFT 0x8 |
|---|
| 144878 | #define BIF_CFG_DEV0_EPF4_1_PCIE_BAR3_CNTL__BAR_SIZE_SUPPORTED_UPPER__SHIFT 0x10 |
|---|
| 144879 | #define BIF_CFG_DEV0_EPF4_1_PCIE_BAR3_CNTL__BAR_INDEX_MASK 0x00000007L |
|---|
| 144880 | #define BIF_CFG_DEV0_EPF4_1_PCIE_BAR3_CNTL__BAR_TOTAL_NUM_MASK 0x000000E0L |
|---|
| 144881 | #define BIF_CFG_DEV0_EPF4_1_PCIE_BAR3_CNTL__BAR_SIZE_MASK 0x00003F00L |
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| 144886 | //BIF_CFG_DEV0_EPF4_1_PCIE_BAR4_CNTL |
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| 144891 | #define BIF_CFG_DEV0_EPF4_1_PCIE_BAR4_CNTL__BAR_INDEX_MASK 0x00000007L |
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| 144902 | #define BIF_CFG_DEV0_EPF4_1_PCIE_BAR5_CNTL__BAR_SIZE_SUPPORTED_UPPER__SHIFT 0x10 |
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| 144903 | #define BIF_CFG_DEV0_EPF4_1_PCIE_BAR5_CNTL__BAR_INDEX_MASK 0x00000007L |
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| 144907 | //BIF_CFG_DEV0_EPF4_1_PCIE_BAR6_CAP |
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| 144908 | #define BIF_CFG_DEV0_EPF4_1_PCIE_BAR6_CAP__BAR_SIZE_SUPPORTED__SHIFT 0x4 |
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| 144911 | #define BIF_CFG_DEV0_EPF4_1_PCIE_BAR6_CNTL__BAR_INDEX__SHIFT 0x0 |
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| 144912 | #define BIF_CFG_DEV0_EPF4_1_PCIE_BAR6_CNTL__BAR_TOTAL_NUM__SHIFT 0x5 |
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| 144913 | #define BIF_CFG_DEV0_EPF4_1_PCIE_BAR6_CNTL__BAR_SIZE__SHIFT 0x8 |
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| 144914 | #define BIF_CFG_DEV0_EPF4_1_PCIE_BAR6_CNTL__BAR_SIZE_SUPPORTED_UPPER__SHIFT 0x10 |
|---|
| 144915 | #define BIF_CFG_DEV0_EPF4_1_PCIE_BAR6_CNTL__BAR_INDEX_MASK 0x00000007L |
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| 144916 | #define BIF_CFG_DEV0_EPF4_1_PCIE_BAR6_CNTL__BAR_TOTAL_NUM_MASK 0x000000E0L |
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| 144917 | #define BIF_CFG_DEV0_EPF4_1_PCIE_BAR6_CNTL__BAR_SIZE_MASK 0x00003F00L |
|---|
| 144918 | #define BIF_CFG_DEV0_EPF4_1_PCIE_BAR6_CNTL__BAR_SIZE_SUPPORTED_UPPER_MASK 0xFFFF0000L |
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| 144919 | //BIF_CFG_DEV0_EPF4_1_PCIE_PWR_BUDGET_ENH_CAP_LIST |
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| 144920 | #define BIF_CFG_DEV0_EPF4_1_PCIE_PWR_BUDGET_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
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| 144923 | #define BIF_CFG_DEV0_EPF4_1_PCIE_PWR_BUDGET_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 144924 | #define BIF_CFG_DEV0_EPF4_1_PCIE_PWR_BUDGET_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 144925 | #define BIF_CFG_DEV0_EPF4_1_PCIE_PWR_BUDGET_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
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| 144926 | //BIF_CFG_DEV0_EPF4_1_PCIE_PWR_BUDGET_DATA_SELECT |
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| 144927 | #define BIF_CFG_DEV0_EPF4_1_PCIE_PWR_BUDGET_DATA_SELECT__DATA_SELECT__SHIFT 0x0 |
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| 144928 | #define BIF_CFG_DEV0_EPF4_1_PCIE_PWR_BUDGET_DATA_SELECT__DATA_SELECT_MASK 0xFFL |
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| 144929 | //BIF_CFG_DEV0_EPF4_1_PCIE_PWR_BUDGET_DATA |
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| 144932 | #define BIF_CFG_DEV0_EPF4_1_PCIE_PWR_BUDGET_DATA__PM_SUB_STATE__SHIFT 0xa |
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| 144933 | #define BIF_CFG_DEV0_EPF4_1_PCIE_PWR_BUDGET_DATA__PM_STATE__SHIFT 0xd |
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| 144934 | #define BIF_CFG_DEV0_EPF4_1_PCIE_PWR_BUDGET_DATA__TYPE__SHIFT 0xf |
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| 144935 | #define BIF_CFG_DEV0_EPF4_1_PCIE_PWR_BUDGET_DATA__POWER_RAIL__SHIFT 0x12 |
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| 144936 | #define BIF_CFG_DEV0_EPF4_1_PCIE_PWR_BUDGET_DATA__BASE_POWER_MASK 0x000000FFL |
|---|
| 144937 | #define BIF_CFG_DEV0_EPF4_1_PCIE_PWR_BUDGET_DATA__DATA_SCALE_MASK 0x00000300L |
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| 144938 | #define BIF_CFG_DEV0_EPF4_1_PCIE_PWR_BUDGET_DATA__PM_SUB_STATE_MASK 0x00001C00L |
|---|
| 144939 | #define BIF_CFG_DEV0_EPF4_1_PCIE_PWR_BUDGET_DATA__PM_STATE_MASK 0x00006000L |
|---|
| 144940 | #define BIF_CFG_DEV0_EPF4_1_PCIE_PWR_BUDGET_DATA__TYPE_MASK 0x00038000L |
|---|
| 144941 | #define BIF_CFG_DEV0_EPF4_1_PCIE_PWR_BUDGET_DATA__POWER_RAIL_MASK 0x001C0000L |
|---|
| 144942 | //BIF_CFG_DEV0_EPF4_1_PCIE_PWR_BUDGET_CAP |
|---|
| 144943 | #define BIF_CFG_DEV0_EPF4_1_PCIE_PWR_BUDGET_CAP__SYSTEM_ALLOCATED__SHIFT 0x0 |
|---|
| 144944 | #define BIF_CFG_DEV0_EPF4_1_PCIE_PWR_BUDGET_CAP__SYSTEM_ALLOCATED_MASK 0x01L |
|---|
| 144945 | //BIF_CFG_DEV0_EPF4_1_PCIE_DPA_ENH_CAP_LIST |
|---|
| 144946 | #define BIF_CFG_DEV0_EPF4_1_PCIE_DPA_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 144947 | #define BIF_CFG_DEV0_EPF4_1_PCIE_DPA_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 144948 | #define BIF_CFG_DEV0_EPF4_1_PCIE_DPA_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 144949 | #define BIF_CFG_DEV0_EPF4_1_PCIE_DPA_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 144950 | #define BIF_CFG_DEV0_EPF4_1_PCIE_DPA_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 144951 | #define BIF_CFG_DEV0_EPF4_1_PCIE_DPA_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 144952 | //BIF_CFG_DEV0_EPF4_1_PCIE_DPA_CAP |
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| 144953 | #define BIF_CFG_DEV0_EPF4_1_PCIE_DPA_CAP__SUBSTATE_MAX__SHIFT 0x0 |
|---|
| 144954 | #define BIF_CFG_DEV0_EPF4_1_PCIE_DPA_CAP__TRANS_LAT_UNIT__SHIFT 0x8 |
|---|
| 144955 | #define BIF_CFG_DEV0_EPF4_1_PCIE_DPA_CAP__PWR_ALLOC_SCALE__SHIFT 0xc |
|---|
| 144956 | #define BIF_CFG_DEV0_EPF4_1_PCIE_DPA_CAP__TRANS_LAT_VAL_0__SHIFT 0x10 |
|---|
| 144957 | #define BIF_CFG_DEV0_EPF4_1_PCIE_DPA_CAP__TRANS_LAT_VAL_1__SHIFT 0x18 |
|---|
| 144958 | #define BIF_CFG_DEV0_EPF4_1_PCIE_DPA_CAP__SUBSTATE_MAX_MASK 0x0000001FL |
|---|
| 144959 | #define BIF_CFG_DEV0_EPF4_1_PCIE_DPA_CAP__TRANS_LAT_UNIT_MASK 0x00000300L |
|---|
| 144960 | #define BIF_CFG_DEV0_EPF4_1_PCIE_DPA_CAP__PWR_ALLOC_SCALE_MASK 0x00003000L |
|---|
| 144961 | #define BIF_CFG_DEV0_EPF4_1_PCIE_DPA_CAP__TRANS_LAT_VAL_0_MASK 0x00FF0000L |
|---|
| 144962 | #define BIF_CFG_DEV0_EPF4_1_PCIE_DPA_CAP__TRANS_LAT_VAL_1_MASK 0xFF000000L |
|---|
| 144963 | //BIF_CFG_DEV0_EPF4_1_PCIE_DPA_LATENCY_INDICATOR |
|---|
| 144964 | #define BIF_CFG_DEV0_EPF4_1_PCIE_DPA_LATENCY_INDICATOR__TRANS_LAT_INDICATOR_BITS__SHIFT 0x0 |
|---|
| 144965 | #define BIF_CFG_DEV0_EPF4_1_PCIE_DPA_LATENCY_INDICATOR__TRANS_LAT_INDICATOR_BITS_MASK 0x000000FFL |
|---|
| 144966 | //BIF_CFG_DEV0_EPF4_1_PCIE_DPA_STATUS |
|---|
| 144967 | #define BIF_CFG_DEV0_EPF4_1_PCIE_DPA_STATUS__SUBSTATE_STATUS__SHIFT 0x0 |
|---|
| 144968 | #define BIF_CFG_DEV0_EPF4_1_PCIE_DPA_STATUS__SUBSTATE_CNTL_ENABLED__SHIFT 0x8 |
|---|
| 144969 | #define BIF_CFG_DEV0_EPF4_1_PCIE_DPA_STATUS__SUBSTATE_STATUS_MASK 0x001FL |
|---|
| 144970 | #define BIF_CFG_DEV0_EPF4_1_PCIE_DPA_STATUS__SUBSTATE_CNTL_ENABLED_MASK 0x0100L |
|---|
| 144971 | //BIF_CFG_DEV0_EPF4_1_PCIE_DPA_CNTL |
|---|
| 144972 | #define BIF_CFG_DEV0_EPF4_1_PCIE_DPA_CNTL__SUBSTATE_CNTL__SHIFT 0x0 |
|---|
| 144973 | #define BIF_CFG_DEV0_EPF4_1_PCIE_DPA_CNTL__SUBSTATE_CNTL_MASK 0x001FL |
|---|
| 144974 | //BIF_CFG_DEV0_EPF4_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_0 |
|---|
| 144975 | #define BIF_CFG_DEV0_EPF4_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_0__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 144976 | #define BIF_CFG_DEV0_EPF4_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_0__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 144977 | //BIF_CFG_DEV0_EPF4_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_1 |
|---|
| 144978 | #define BIF_CFG_DEV0_EPF4_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_1__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 144979 | #define BIF_CFG_DEV0_EPF4_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_1__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 144980 | //BIF_CFG_DEV0_EPF4_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_2 |
|---|
| 144981 | #define BIF_CFG_DEV0_EPF4_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_2__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 144982 | #define BIF_CFG_DEV0_EPF4_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_2__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 144983 | //BIF_CFG_DEV0_EPF4_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_3 |
|---|
| 144984 | #define BIF_CFG_DEV0_EPF4_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_3__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 144985 | #define BIF_CFG_DEV0_EPF4_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_3__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 144986 | //BIF_CFG_DEV0_EPF4_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_4 |
|---|
| 144987 | #define BIF_CFG_DEV0_EPF4_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_4__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 144988 | #define BIF_CFG_DEV0_EPF4_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_4__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 144989 | //BIF_CFG_DEV0_EPF4_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_5 |
|---|
| 144990 | #define BIF_CFG_DEV0_EPF4_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_5__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 144991 | #define BIF_CFG_DEV0_EPF4_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_5__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 144992 | //BIF_CFG_DEV0_EPF4_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_6 |
|---|
| 144993 | #define BIF_CFG_DEV0_EPF4_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_6__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 144994 | #define BIF_CFG_DEV0_EPF4_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_6__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 144995 | //BIF_CFG_DEV0_EPF4_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_7 |
|---|
| 144996 | #define BIF_CFG_DEV0_EPF4_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_7__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 144997 | #define BIF_CFG_DEV0_EPF4_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_7__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 144998 | //BIF_CFG_DEV0_EPF4_1_PCIE_ACS_ENH_CAP_LIST |
|---|
| 144999 | #define BIF_CFG_DEV0_EPF4_1_PCIE_ACS_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 145000 | #define BIF_CFG_DEV0_EPF4_1_PCIE_ACS_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 145001 | #define BIF_CFG_DEV0_EPF4_1_PCIE_ACS_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 145002 | #define BIF_CFG_DEV0_EPF4_1_PCIE_ACS_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 145003 | #define BIF_CFG_DEV0_EPF4_1_PCIE_ACS_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 145004 | #define BIF_CFG_DEV0_EPF4_1_PCIE_ACS_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 145005 | //BIF_CFG_DEV0_EPF4_1_PCIE_ACS_CAP |
|---|
| 145006 | #define BIF_CFG_DEV0_EPF4_1_PCIE_ACS_CAP__SOURCE_VALIDATION__SHIFT 0x0 |
|---|
| 145007 | #define BIF_CFG_DEV0_EPF4_1_PCIE_ACS_CAP__TRANSLATION_BLOCKING__SHIFT 0x1 |
|---|
| 145008 | #define BIF_CFG_DEV0_EPF4_1_PCIE_ACS_CAP__P2P_REQUEST_REDIRECT__SHIFT 0x2 |
|---|
| 145009 | #define BIF_CFG_DEV0_EPF4_1_PCIE_ACS_CAP__P2P_COMPLETION_REDIRECT__SHIFT 0x3 |
|---|
| 145010 | #define BIF_CFG_DEV0_EPF4_1_PCIE_ACS_CAP__UPSTREAM_FORWARDING__SHIFT 0x4 |
|---|
| 145011 | #define BIF_CFG_DEV0_EPF4_1_PCIE_ACS_CAP__P2P_EGRESS_CONTROL__SHIFT 0x5 |
|---|
| 145012 | #define BIF_CFG_DEV0_EPF4_1_PCIE_ACS_CAP__DIRECT_TRANSLATED_P2P__SHIFT 0x6 |
|---|
| 145013 | #define BIF_CFG_DEV0_EPF4_1_PCIE_ACS_CAP__EGRESS_CONTROL_VECTOR_SIZE__SHIFT 0x8 |
|---|
| 145014 | #define BIF_CFG_DEV0_EPF4_1_PCIE_ACS_CAP__SOURCE_VALIDATION_MASK 0x0001L |
|---|
| 145015 | #define BIF_CFG_DEV0_EPF4_1_PCIE_ACS_CAP__TRANSLATION_BLOCKING_MASK 0x0002L |
|---|
| 145016 | #define BIF_CFG_DEV0_EPF4_1_PCIE_ACS_CAP__P2P_REQUEST_REDIRECT_MASK 0x0004L |
|---|
| 145017 | #define BIF_CFG_DEV0_EPF4_1_PCIE_ACS_CAP__P2P_COMPLETION_REDIRECT_MASK 0x0008L |
|---|
| 145018 | #define BIF_CFG_DEV0_EPF4_1_PCIE_ACS_CAP__UPSTREAM_FORWARDING_MASK 0x0010L |
|---|
| 145019 | #define BIF_CFG_DEV0_EPF4_1_PCIE_ACS_CAP__P2P_EGRESS_CONTROL_MASK 0x0020L |
|---|
| 145020 | #define BIF_CFG_DEV0_EPF4_1_PCIE_ACS_CAP__DIRECT_TRANSLATED_P2P_MASK 0x0040L |
|---|
| 145021 | #define BIF_CFG_DEV0_EPF4_1_PCIE_ACS_CAP__EGRESS_CONTROL_VECTOR_SIZE_MASK 0xFF00L |
|---|
| 145022 | //BIF_CFG_DEV0_EPF4_1_PCIE_ACS_CNTL |
|---|
| 145023 | #define BIF_CFG_DEV0_EPF4_1_PCIE_ACS_CNTL__SOURCE_VALIDATION_EN__SHIFT 0x0 |
|---|
| 145024 | #define BIF_CFG_DEV0_EPF4_1_PCIE_ACS_CNTL__TRANSLATION_BLOCKING_EN__SHIFT 0x1 |
|---|
| 145025 | #define BIF_CFG_DEV0_EPF4_1_PCIE_ACS_CNTL__P2P_REQUEST_REDIRECT_EN__SHIFT 0x2 |
|---|
| 145026 | #define BIF_CFG_DEV0_EPF4_1_PCIE_ACS_CNTL__P2P_COMPLETION_REDIRECT_EN__SHIFT 0x3 |
|---|
| 145027 | #define BIF_CFG_DEV0_EPF4_1_PCIE_ACS_CNTL__UPSTREAM_FORWARDING_EN__SHIFT 0x4 |
|---|
| 145028 | #define BIF_CFG_DEV0_EPF4_1_PCIE_ACS_CNTL__P2P_EGRESS_CONTROL_EN__SHIFT 0x5 |
|---|
| 145029 | #define BIF_CFG_DEV0_EPF4_1_PCIE_ACS_CNTL__DIRECT_TRANSLATED_P2P_EN__SHIFT 0x6 |
|---|
| 145030 | #define BIF_CFG_DEV0_EPF4_1_PCIE_ACS_CNTL__SOURCE_VALIDATION_EN_MASK 0x0001L |
|---|
| 145031 | #define BIF_CFG_DEV0_EPF4_1_PCIE_ACS_CNTL__TRANSLATION_BLOCKING_EN_MASK 0x0002L |
|---|
| 145032 | #define BIF_CFG_DEV0_EPF4_1_PCIE_ACS_CNTL__P2P_REQUEST_REDIRECT_EN_MASK 0x0004L |
|---|
| 145033 | #define BIF_CFG_DEV0_EPF4_1_PCIE_ACS_CNTL__P2P_COMPLETION_REDIRECT_EN_MASK 0x0008L |
|---|
| 145034 | #define BIF_CFG_DEV0_EPF4_1_PCIE_ACS_CNTL__UPSTREAM_FORWARDING_EN_MASK 0x0010L |
|---|
| 145035 | #define BIF_CFG_DEV0_EPF4_1_PCIE_ACS_CNTL__P2P_EGRESS_CONTROL_EN_MASK 0x0020L |
|---|
| 145036 | #define BIF_CFG_DEV0_EPF4_1_PCIE_ACS_CNTL__DIRECT_TRANSLATED_P2P_EN_MASK 0x0040L |
|---|
| 145037 | //BIF_CFG_DEV0_EPF4_1_PCIE_PASID_ENH_CAP_LIST |
|---|
| 145038 | #define BIF_CFG_DEV0_EPF4_1_PCIE_PASID_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 145039 | #define BIF_CFG_DEV0_EPF4_1_PCIE_PASID_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 145040 | #define BIF_CFG_DEV0_EPF4_1_PCIE_PASID_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 145041 | #define BIF_CFG_DEV0_EPF4_1_PCIE_PASID_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 145042 | #define BIF_CFG_DEV0_EPF4_1_PCIE_PASID_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 145043 | #define BIF_CFG_DEV0_EPF4_1_PCIE_PASID_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 145044 | //BIF_CFG_DEV0_EPF4_1_PCIE_PASID_CAP |
|---|
| 145045 | #define BIF_CFG_DEV0_EPF4_1_PCIE_PASID_CAP__PASID_EXE_PERMISSION_SUPPORTED__SHIFT 0x1 |
|---|
| 145046 | #define BIF_CFG_DEV0_EPF4_1_PCIE_PASID_CAP__PASID_PRIV_MODE_SUPPORTED__SHIFT 0x2 |
|---|
| 145047 | #define BIF_CFG_DEV0_EPF4_1_PCIE_PASID_CAP__MAX_PASID_WIDTH__SHIFT 0x8 |
|---|
| 145048 | #define BIF_CFG_DEV0_EPF4_1_PCIE_PASID_CAP__PASID_EXE_PERMISSION_SUPPORTED_MASK 0x0002L |
|---|
| 145049 | #define BIF_CFG_DEV0_EPF4_1_PCIE_PASID_CAP__PASID_PRIV_MODE_SUPPORTED_MASK 0x0004L |
|---|
| 145050 | #define BIF_CFG_DEV0_EPF4_1_PCIE_PASID_CAP__MAX_PASID_WIDTH_MASK 0x1F00L |
|---|
| 145051 | //BIF_CFG_DEV0_EPF4_1_PCIE_PASID_CNTL |
|---|
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|---|
| 145053 | #define BIF_CFG_DEV0_EPF4_1_PCIE_PASID_CNTL__PASID_EXE_PERMISSION_ENABLE__SHIFT 0x1 |
|---|
| 145054 | #define BIF_CFG_DEV0_EPF4_1_PCIE_PASID_CNTL__PASID_PRIV_MODE_SUPPORTED_ENABLE__SHIFT 0x2 |
|---|
| 145055 | #define BIF_CFG_DEV0_EPF4_1_PCIE_PASID_CNTL__PASID_ENABLE_MASK 0x0001L |
|---|
| 145056 | #define BIF_CFG_DEV0_EPF4_1_PCIE_PASID_CNTL__PASID_EXE_PERMISSION_ENABLE_MASK 0x0002L |
|---|
| 145057 | #define BIF_CFG_DEV0_EPF4_1_PCIE_PASID_CNTL__PASID_PRIV_MODE_SUPPORTED_ENABLE_MASK 0x0004L |
|---|
| 145058 | //BIF_CFG_DEV0_EPF4_1_PCIE_ARI_ENH_CAP_LIST |
|---|
| 145059 | #define BIF_CFG_DEV0_EPF4_1_PCIE_ARI_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
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| 145060 | #define BIF_CFG_DEV0_EPF4_1_PCIE_ARI_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 145061 | #define BIF_CFG_DEV0_EPF4_1_PCIE_ARI_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
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| 145062 | #define BIF_CFG_DEV0_EPF4_1_PCIE_ARI_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 145063 | #define BIF_CFG_DEV0_EPF4_1_PCIE_ARI_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 145064 | #define BIF_CFG_DEV0_EPF4_1_PCIE_ARI_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 145065 | //BIF_CFG_DEV0_EPF4_1_PCIE_ARI_CAP |
|---|
| 145066 | #define BIF_CFG_DEV0_EPF4_1_PCIE_ARI_CAP__ARI_MFVC_FUNC_GROUPS_CAP__SHIFT 0x0 |
|---|
| 145067 | #define BIF_CFG_DEV0_EPF4_1_PCIE_ARI_CAP__ARI_ACS_FUNC_GROUPS_CAP__SHIFT 0x1 |
|---|
| 145068 | #define BIF_CFG_DEV0_EPF4_1_PCIE_ARI_CAP__ARI_NEXT_FUNC_NUM__SHIFT 0x8 |
|---|
| 145069 | #define BIF_CFG_DEV0_EPF4_1_PCIE_ARI_CAP__ARI_MFVC_FUNC_GROUPS_CAP_MASK 0x0001L |
|---|
| 145070 | #define BIF_CFG_DEV0_EPF4_1_PCIE_ARI_CAP__ARI_ACS_FUNC_GROUPS_CAP_MASK 0x0002L |
|---|
| 145071 | #define BIF_CFG_DEV0_EPF4_1_PCIE_ARI_CAP__ARI_NEXT_FUNC_NUM_MASK 0xFF00L |
|---|
| 145072 | //BIF_CFG_DEV0_EPF4_1_PCIE_ARI_CNTL |
|---|
| 145073 | #define BIF_CFG_DEV0_EPF4_1_PCIE_ARI_CNTL__ARI_MFVC_FUNC_GROUPS_EN__SHIFT 0x0 |
|---|
| 145074 | #define BIF_CFG_DEV0_EPF4_1_PCIE_ARI_CNTL__ARI_ACS_FUNC_GROUPS_EN__SHIFT 0x1 |
|---|
| 145075 | #define BIF_CFG_DEV0_EPF4_1_PCIE_ARI_CNTL__ARI_FUNCTION_GROUP__SHIFT 0x4 |
|---|
| 145076 | #define BIF_CFG_DEV0_EPF4_1_PCIE_ARI_CNTL__ARI_MFVC_FUNC_GROUPS_EN_MASK 0x0001L |
|---|
| 145077 | #define BIF_CFG_DEV0_EPF4_1_PCIE_ARI_CNTL__ARI_ACS_FUNC_GROUPS_EN_MASK 0x0002L |
|---|
| 145078 | #define BIF_CFG_DEV0_EPF4_1_PCIE_ARI_CNTL__ARI_FUNCTION_GROUP_MASK 0x0070L |
|---|
| 145079 | |
|---|
| 145080 | |
|---|
| 145081 | // addressBlock: nbio_nbif0_bif_cfg_dev0_epf5_bifcfgdecp |
|---|
| 145082 | //BIF_CFG_DEV0_EPF5_1_VENDOR_ID |
|---|
| 145083 | #define BIF_CFG_DEV0_EPF5_1_VENDOR_ID__VENDOR_ID__SHIFT 0x0 |
|---|
| 145084 | #define BIF_CFG_DEV0_EPF5_1_VENDOR_ID__VENDOR_ID_MASK 0xFFFFL |
|---|
| 145085 | //BIF_CFG_DEV0_EPF5_1_DEVICE_ID |
|---|
| 145086 | #define BIF_CFG_DEV0_EPF5_1_DEVICE_ID__DEVICE_ID__SHIFT 0x0 |
|---|
| 145087 | #define BIF_CFG_DEV0_EPF5_1_DEVICE_ID__DEVICE_ID_MASK 0xFFFFL |
|---|
| 145088 | //BIF_CFG_DEV0_EPF5_1_COMMAND |
|---|
| 145089 | #define BIF_CFG_DEV0_EPF5_1_COMMAND__IO_ACCESS_EN__SHIFT 0x0 |
|---|
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|---|
| 145091 | #define BIF_CFG_DEV0_EPF5_1_COMMAND__BUS_MASTER_EN__SHIFT 0x2 |
|---|
| 145092 | #define BIF_CFG_DEV0_EPF5_1_COMMAND__SPECIAL_CYCLE_EN__SHIFT 0x3 |
|---|
| 145093 | #define BIF_CFG_DEV0_EPF5_1_COMMAND__MEM_WRITE_INVALIDATE_EN__SHIFT 0x4 |
|---|
| 145094 | #define BIF_CFG_DEV0_EPF5_1_COMMAND__PAL_SNOOP_EN__SHIFT 0x5 |
|---|
| 145095 | #define BIF_CFG_DEV0_EPF5_1_COMMAND__PARITY_ERROR_RESPONSE__SHIFT 0x6 |
|---|
| 145096 | #define BIF_CFG_DEV0_EPF5_1_COMMAND__AD_STEPPING__SHIFT 0x7 |
|---|
| 145097 | #define BIF_CFG_DEV0_EPF5_1_COMMAND__SERR_EN__SHIFT 0x8 |
|---|
| 145098 | #define BIF_CFG_DEV0_EPF5_1_COMMAND__FAST_B2B_EN__SHIFT 0x9 |
|---|
| 145099 | #define BIF_CFG_DEV0_EPF5_1_COMMAND__INT_DIS__SHIFT 0xa |
|---|
| 145100 | #define BIF_CFG_DEV0_EPF5_1_COMMAND__IO_ACCESS_EN_MASK 0x0001L |
|---|
| 145101 | #define BIF_CFG_DEV0_EPF5_1_COMMAND__MEM_ACCESS_EN_MASK 0x0002L |
|---|
| 145102 | #define BIF_CFG_DEV0_EPF5_1_COMMAND__BUS_MASTER_EN_MASK 0x0004L |
|---|
| 145103 | #define BIF_CFG_DEV0_EPF5_1_COMMAND__SPECIAL_CYCLE_EN_MASK 0x0008L |
|---|
| 145104 | #define BIF_CFG_DEV0_EPF5_1_COMMAND__MEM_WRITE_INVALIDATE_EN_MASK 0x0010L |
|---|
| 145105 | #define BIF_CFG_DEV0_EPF5_1_COMMAND__PAL_SNOOP_EN_MASK 0x0020L |
|---|
| 145106 | #define BIF_CFG_DEV0_EPF5_1_COMMAND__PARITY_ERROR_RESPONSE_MASK 0x0040L |
|---|
| 145107 | #define BIF_CFG_DEV0_EPF5_1_COMMAND__AD_STEPPING_MASK 0x0080L |
|---|
| 145108 | #define BIF_CFG_DEV0_EPF5_1_COMMAND__SERR_EN_MASK 0x0100L |
|---|
| 145109 | #define BIF_CFG_DEV0_EPF5_1_COMMAND__FAST_B2B_EN_MASK 0x0200L |
|---|
| 145110 | #define BIF_CFG_DEV0_EPF5_1_COMMAND__INT_DIS_MASK 0x0400L |
|---|
| 145111 | //BIF_CFG_DEV0_EPF5_1_STATUS |
|---|
| 145112 | #define BIF_CFG_DEV0_EPF5_1_STATUS__IMMEDIATE_READINESS__SHIFT 0x0 |
|---|
| 145113 | #define BIF_CFG_DEV0_EPF5_1_STATUS__INT_STATUS__SHIFT 0x3 |
|---|
| 145114 | #define BIF_CFG_DEV0_EPF5_1_STATUS__CAP_LIST__SHIFT 0x4 |
|---|
| 145115 | #define BIF_CFG_DEV0_EPF5_1_STATUS__PCI_66_CAP__SHIFT 0x5 |
|---|
| 145116 | #define BIF_CFG_DEV0_EPF5_1_STATUS__FAST_BACK_CAPABLE__SHIFT 0x7 |
|---|
| 145117 | #define BIF_CFG_DEV0_EPF5_1_STATUS__MASTER_DATA_PARITY_ERROR__SHIFT 0x8 |
|---|
| 145118 | #define BIF_CFG_DEV0_EPF5_1_STATUS__DEVSEL_TIMING__SHIFT 0x9 |
|---|
| 145119 | #define BIF_CFG_DEV0_EPF5_1_STATUS__SIGNAL_TARGET_ABORT__SHIFT 0xb |
|---|
| 145120 | #define BIF_CFG_DEV0_EPF5_1_STATUS__RECEIVED_TARGET_ABORT__SHIFT 0xc |
|---|
| 145121 | #define BIF_CFG_DEV0_EPF5_1_STATUS__RECEIVED_MASTER_ABORT__SHIFT 0xd |
|---|
| 145122 | #define BIF_CFG_DEV0_EPF5_1_STATUS__SIGNALED_SYSTEM_ERROR__SHIFT 0xe |
|---|
| 145123 | #define BIF_CFG_DEV0_EPF5_1_STATUS__PARITY_ERROR_DETECTED__SHIFT 0xf |
|---|
| 145124 | #define BIF_CFG_DEV0_EPF5_1_STATUS__IMMEDIATE_READINESS_MASK 0x0001L |
|---|
| 145125 | #define BIF_CFG_DEV0_EPF5_1_STATUS__INT_STATUS_MASK 0x0008L |
|---|
| 145126 | #define BIF_CFG_DEV0_EPF5_1_STATUS__CAP_LIST_MASK 0x0010L |
|---|
| 145127 | #define BIF_CFG_DEV0_EPF5_1_STATUS__PCI_66_CAP_MASK 0x0020L |
|---|
| 145128 | #define BIF_CFG_DEV0_EPF5_1_STATUS__FAST_BACK_CAPABLE_MASK 0x0080L |
|---|
| 145129 | #define BIF_CFG_DEV0_EPF5_1_STATUS__MASTER_DATA_PARITY_ERROR_MASK 0x0100L |
|---|
| 145130 | #define BIF_CFG_DEV0_EPF5_1_STATUS__DEVSEL_TIMING_MASK 0x0600L |
|---|
| 145131 | #define BIF_CFG_DEV0_EPF5_1_STATUS__SIGNAL_TARGET_ABORT_MASK 0x0800L |
|---|
| 145132 | #define BIF_CFG_DEV0_EPF5_1_STATUS__RECEIVED_TARGET_ABORT_MASK 0x1000L |
|---|
| 145133 | #define BIF_CFG_DEV0_EPF5_1_STATUS__RECEIVED_MASTER_ABORT_MASK 0x2000L |
|---|
| 145134 | #define BIF_CFG_DEV0_EPF5_1_STATUS__SIGNALED_SYSTEM_ERROR_MASK 0x4000L |
|---|
| 145135 | #define BIF_CFG_DEV0_EPF5_1_STATUS__PARITY_ERROR_DETECTED_MASK 0x8000L |
|---|
| 145136 | //BIF_CFG_DEV0_EPF5_1_REVISION_ID |
|---|
| 145137 | #define BIF_CFG_DEV0_EPF5_1_REVISION_ID__MINOR_REV_ID__SHIFT 0x0 |
|---|
| 145138 | #define BIF_CFG_DEV0_EPF5_1_REVISION_ID__MAJOR_REV_ID__SHIFT 0x4 |
|---|
| 145139 | #define BIF_CFG_DEV0_EPF5_1_REVISION_ID__MINOR_REV_ID_MASK 0x0FL |
|---|
| 145140 | #define BIF_CFG_DEV0_EPF5_1_REVISION_ID__MAJOR_REV_ID_MASK 0xF0L |
|---|
| 145141 | //BIF_CFG_DEV0_EPF5_1_PROG_INTERFACE |
|---|
| 145142 | #define BIF_CFG_DEV0_EPF5_1_PROG_INTERFACE__PROG_INTERFACE__SHIFT 0x0 |
|---|
| 145143 | #define BIF_CFG_DEV0_EPF5_1_PROG_INTERFACE__PROG_INTERFACE_MASK 0xFFL |
|---|
| 145144 | //BIF_CFG_DEV0_EPF5_1_SUB_CLASS |
|---|
| 145145 | #define BIF_CFG_DEV0_EPF5_1_SUB_CLASS__SUB_CLASS__SHIFT 0x0 |
|---|
| 145146 | #define BIF_CFG_DEV0_EPF5_1_SUB_CLASS__SUB_CLASS_MASK 0xFFL |
|---|
| 145147 | //BIF_CFG_DEV0_EPF5_1_BASE_CLASS |
|---|
| 145148 | #define BIF_CFG_DEV0_EPF5_1_BASE_CLASS__BASE_CLASS__SHIFT 0x0 |
|---|
| 145149 | #define BIF_CFG_DEV0_EPF5_1_BASE_CLASS__BASE_CLASS_MASK 0xFFL |
|---|
| 145150 | //BIF_CFG_DEV0_EPF5_1_CACHE_LINE |
|---|
| 145151 | #define BIF_CFG_DEV0_EPF5_1_CACHE_LINE__CACHE_LINE_SIZE__SHIFT 0x0 |
|---|
| 145152 | #define BIF_CFG_DEV0_EPF5_1_CACHE_LINE__CACHE_LINE_SIZE_MASK 0xFFL |
|---|
| 145153 | //BIF_CFG_DEV0_EPF5_1_LATENCY |
|---|
| 145154 | #define BIF_CFG_DEV0_EPF5_1_LATENCY__LATENCY_TIMER__SHIFT 0x0 |
|---|
| 145155 | #define BIF_CFG_DEV0_EPF5_1_LATENCY__LATENCY_TIMER_MASK 0xFFL |
|---|
| 145156 | //BIF_CFG_DEV0_EPF5_1_HEADER |
|---|
| 145157 | #define 0x0 |
|---|
| 145158 | #define 0x7 |
|---|
| 145159 | #define 0x7FL |
|---|
| 145160 | #define 0x80L |
|---|
| 145161 | //BIF_CFG_DEV0_EPF5_1_BIST |
|---|
| 145162 | #define BIF_CFG_DEV0_EPF5_1_BIST__BIST_COMP__SHIFT 0x0 |
|---|
| 145163 | #define BIF_CFG_DEV0_EPF5_1_BIST__BIST_STRT__SHIFT 0x6 |
|---|
| 145164 | #define BIF_CFG_DEV0_EPF5_1_BIST__BIST_CAP__SHIFT 0x7 |
|---|
| 145165 | #define BIF_CFG_DEV0_EPF5_1_BIST__BIST_COMP_MASK 0x0FL |
|---|
| 145166 | #define BIF_CFG_DEV0_EPF5_1_BIST__BIST_STRT_MASK 0x40L |
|---|
| 145167 | #define BIF_CFG_DEV0_EPF5_1_BIST__BIST_CAP_MASK 0x80L |
|---|
| 145168 | //BIF_CFG_DEV0_EPF5_1_BASE_ADDR_1 |
|---|
| 145169 | #define BIF_CFG_DEV0_EPF5_1_BASE_ADDR_1__BASE_ADDR__SHIFT 0x0 |
|---|
| 145170 | #define BIF_CFG_DEV0_EPF5_1_BASE_ADDR_1__BASE_ADDR_MASK 0xFFFFFFFFL |
|---|
| 145171 | //BIF_CFG_DEV0_EPF5_1_BASE_ADDR_2 |
|---|
| 145172 | #define BIF_CFG_DEV0_EPF5_1_BASE_ADDR_2__BASE_ADDR__SHIFT 0x0 |
|---|
| 145173 | #define BIF_CFG_DEV0_EPF5_1_BASE_ADDR_2__BASE_ADDR_MASK 0xFFFFFFFFL |
|---|
| 145174 | //BIF_CFG_DEV0_EPF5_1_BASE_ADDR_3 |
|---|
| 145175 | #define BIF_CFG_DEV0_EPF5_1_BASE_ADDR_3__BASE_ADDR__SHIFT 0x0 |
|---|
| 145176 | #define BIF_CFG_DEV0_EPF5_1_BASE_ADDR_3__BASE_ADDR_MASK 0xFFFFFFFFL |
|---|
| 145177 | //BIF_CFG_DEV0_EPF5_1_BASE_ADDR_4 |
|---|
| 145178 | #define BIF_CFG_DEV0_EPF5_1_BASE_ADDR_4__BASE_ADDR__SHIFT 0x0 |
|---|
| 145179 | #define BIF_CFG_DEV0_EPF5_1_BASE_ADDR_4__BASE_ADDR_MASK 0xFFFFFFFFL |
|---|
| 145180 | //BIF_CFG_DEV0_EPF5_1_BASE_ADDR_5 |
|---|
| 145181 | #define BIF_CFG_DEV0_EPF5_1_BASE_ADDR_5__BASE_ADDR__SHIFT 0x0 |
|---|
| 145182 | #define BIF_CFG_DEV0_EPF5_1_BASE_ADDR_5__BASE_ADDR_MASK 0xFFFFFFFFL |
|---|
| 145183 | //BIF_CFG_DEV0_EPF5_1_BASE_ADDR_6 |
|---|
| 145184 | #define BIF_CFG_DEV0_EPF5_1_BASE_ADDR_6__BASE_ADDR__SHIFT 0x0 |
|---|
| 145185 | #define BIF_CFG_DEV0_EPF5_1_BASE_ADDR_6__BASE_ADDR_MASK 0xFFFFFFFFL |
|---|
| 145186 | //BIF_CFG_DEV0_EPF5_1_CARDBUS_CIS_PTR |
|---|
| 145187 | #define BIF_CFG_DEV0_EPF5_1_CARDBUS_CIS_PTR__CARDBUS_CIS_PTR__SHIFT 0x0 |
|---|
| 145188 | #define BIF_CFG_DEV0_EPF5_1_CARDBUS_CIS_PTR__CARDBUS_CIS_PTR_MASK 0xFFFFFFFFL |
|---|
| 145189 | //BIF_CFG_DEV0_EPF5_1_ADAPTER_ID |
|---|
| 145190 | #define BIF_CFG_DEV0_EPF5_1_ADAPTER_ID__SUBSYSTEM_VENDOR_ID__SHIFT 0x0 |
|---|
| 145191 | #define BIF_CFG_DEV0_EPF5_1_ADAPTER_ID__SUBSYSTEM_ID__SHIFT 0x10 |
|---|
| 145192 | #define BIF_CFG_DEV0_EPF5_1_ADAPTER_ID__SUBSYSTEM_VENDOR_ID_MASK 0x0000FFFFL |
|---|
| 145193 | #define BIF_CFG_DEV0_EPF5_1_ADAPTER_ID__SUBSYSTEM_ID_MASK 0xFFFF0000L |
|---|
| 145194 | //BIF_CFG_DEV0_EPF5_1_ROM_BASE_ADDR |
|---|
| 145195 | #define BIF_CFG_DEV0_EPF5_1_ROM_BASE_ADDR__BASE_ADDR__SHIFT 0x0 |
|---|
| 145196 | #define BIF_CFG_DEV0_EPF5_1_ROM_BASE_ADDR__BASE_ADDR_MASK 0xFFFFFFFFL |
|---|
| 145197 | //BIF_CFG_DEV0_EPF5_1_CAP_PTR |
|---|
| 145198 | #define BIF_CFG_DEV0_EPF5_1_CAP_PTR__CAP_PTR__SHIFT 0x0 |
|---|
| 145199 | #define BIF_CFG_DEV0_EPF5_1_CAP_PTR__CAP_PTR_MASK 0xFFL |
|---|
| 145200 | //BIF_CFG_DEV0_EPF5_1_INTERRUPT_LINE |
|---|
| 145201 | #define BIF_CFG_DEV0_EPF5_1_INTERRUPT_LINE__INTERRUPT_LINE__SHIFT 0x0 |
|---|
| 145202 | #define BIF_CFG_DEV0_EPF5_1_INTERRUPT_LINE__INTERRUPT_LINE_MASK 0xFFL |
|---|
| 145203 | //BIF_CFG_DEV0_EPF5_1_INTERRUPT_PIN |
|---|
| 145204 | #define BIF_CFG_DEV0_EPF5_1_INTERRUPT_PIN__INTERRUPT_PIN__SHIFT 0x0 |
|---|
| 145205 | #define BIF_CFG_DEV0_EPF5_1_INTERRUPT_PIN__INTERRUPT_PIN_MASK 0xFFL |
|---|
| 145206 | //BIF_CFG_DEV0_EPF5_1_MIN_GRANT |
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| 145207 | #define BIF_CFG_DEV0_EPF5_1_MIN_GRANT__MIN_GNT__SHIFT 0x0 |
|---|
| 145208 | #define BIF_CFG_DEV0_EPF5_1_MIN_GRANT__MIN_GNT_MASK 0xFFL |
|---|
| 145209 | //BIF_CFG_DEV0_EPF5_1_MAX_LATENCY |
|---|
| 145210 | #define BIF_CFG_DEV0_EPF5_1_MAX_LATENCY__MAX_LAT__SHIFT 0x0 |
|---|
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|---|
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|---|
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|---|
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|---|
| 145309 | #define BIF_CFG_DEV0_EPF5_1_DEVICE_CAP__CAPTURED_SLOT_POWER_SCALE_MASK 0x0C000000L |
|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
| 145318 | #define BIF_CFG_DEV0_EPF5_1_DEVICE_CNTL__EXTENDED_TAG_EN__SHIFT 0x8 |
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| 145319 | #define BIF_CFG_DEV0_EPF5_1_DEVICE_CNTL__PHANTOM_FUNC_EN__SHIFT 0x9 |
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|---|
| 145321 | #define BIF_CFG_DEV0_EPF5_1_DEVICE_CNTL__NO_SNOOP_EN__SHIFT 0xb |
|---|
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|---|
| 145323 | #define BIF_CFG_DEV0_EPF5_1_DEVICE_CNTL__INITIATE_FLR__SHIFT 0xf |
|---|
| 145324 | #define BIF_CFG_DEV0_EPF5_1_DEVICE_CNTL__CORR_ERR_EN_MASK 0x0001L |
|---|
| 145325 | #define BIF_CFG_DEV0_EPF5_1_DEVICE_CNTL__NON_FATAL_ERR_EN_MASK 0x0002L |
|---|
| 145326 | #define BIF_CFG_DEV0_EPF5_1_DEVICE_CNTL__FATAL_ERR_EN_MASK 0x0004L |
|---|
| 145327 | #define BIF_CFG_DEV0_EPF5_1_DEVICE_CNTL__USR_REPORT_EN_MASK 0x0008L |
|---|
| 145328 | #define BIF_CFG_DEV0_EPF5_1_DEVICE_CNTL__RELAXED_ORD_EN_MASK 0x0010L |
|---|
| 145329 | #define BIF_CFG_DEV0_EPF5_1_DEVICE_CNTL__MAX_PAYLOAD_SIZE_MASK 0x00E0L |
|---|
| 145330 | #define BIF_CFG_DEV0_EPF5_1_DEVICE_CNTL__EXTENDED_TAG_EN_MASK 0x0100L |
|---|
| 145331 | #define BIF_CFG_DEV0_EPF5_1_DEVICE_CNTL__PHANTOM_FUNC_EN_MASK 0x0200L |
|---|
| 145332 | #define BIF_CFG_DEV0_EPF5_1_DEVICE_CNTL__AUX_POWER_PM_EN_MASK 0x0400L |
|---|
| 145333 | #define BIF_CFG_DEV0_EPF5_1_DEVICE_CNTL__NO_SNOOP_EN_MASK 0x0800L |
|---|
| 145334 | #define BIF_CFG_DEV0_EPF5_1_DEVICE_CNTL__MAX_READ_REQUEST_SIZE_MASK 0x7000L |
|---|
| 145335 | #define BIF_CFG_DEV0_EPF5_1_DEVICE_CNTL__INITIATE_FLR_MASK 0x8000L |
|---|
| 145336 | //BIF_CFG_DEV0_EPF5_1_DEVICE_STATUS |
|---|
| 145337 | #define BIF_CFG_DEV0_EPF5_1_DEVICE_STATUS__CORR_ERR__SHIFT 0x0 |
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| 145338 | #define BIF_CFG_DEV0_EPF5_1_DEVICE_STATUS__NON_FATAL_ERR__SHIFT 0x1 |
|---|
| 145339 | #define BIF_CFG_DEV0_EPF5_1_DEVICE_STATUS__FATAL_ERR__SHIFT 0x2 |
|---|
| 145340 | #define BIF_CFG_DEV0_EPF5_1_DEVICE_STATUS__USR_DETECTED__SHIFT 0x3 |
|---|
| 145341 | #define BIF_CFG_DEV0_EPF5_1_DEVICE_STATUS__AUX_PWR__SHIFT 0x4 |
|---|
| 145342 | #define BIF_CFG_DEV0_EPF5_1_DEVICE_STATUS__TRANSACTIONS_PEND__SHIFT 0x5 |
|---|
| 145343 | #define BIF_CFG_DEV0_EPF5_1_DEVICE_STATUS__EMER_POWER_REDUCTION_DETECTED__SHIFT 0x6 |
|---|
| 145344 | #define BIF_CFG_DEV0_EPF5_1_DEVICE_STATUS__CORR_ERR_MASK 0x0001L |
|---|
| 145345 | #define BIF_CFG_DEV0_EPF5_1_DEVICE_STATUS__NON_FATAL_ERR_MASK 0x0002L |
|---|
| 145346 | #define BIF_CFG_DEV0_EPF5_1_DEVICE_STATUS__FATAL_ERR_MASK 0x0004L |
|---|
| 145347 | #define BIF_CFG_DEV0_EPF5_1_DEVICE_STATUS__USR_DETECTED_MASK 0x0008L |
|---|
| 145348 | #define BIF_CFG_DEV0_EPF5_1_DEVICE_STATUS__AUX_PWR_MASK 0x0010L |
|---|
| 145349 | #define BIF_CFG_DEV0_EPF5_1_DEVICE_STATUS__TRANSACTIONS_PEND_MASK 0x0020L |
|---|
| 145350 | #define BIF_CFG_DEV0_EPF5_1_DEVICE_STATUS__EMER_POWER_REDUCTION_DETECTED_MASK 0x0040L |
|---|
| 145351 | //BIF_CFG_DEV0_EPF5_1_LINK_CAP |
|---|
| 145352 | #define BIF_CFG_DEV0_EPF5_1_LINK_CAP__LINK_SPEED__SHIFT 0x0 |
|---|
| 145353 | #define BIF_CFG_DEV0_EPF5_1_LINK_CAP__LINK_WIDTH__SHIFT 0x4 |
|---|
| 145354 | #define BIF_CFG_DEV0_EPF5_1_LINK_CAP__PM_SUPPORT__SHIFT 0xa |
|---|
| 145355 | #define BIF_CFG_DEV0_EPF5_1_LINK_CAP__L0S_EXIT_LATENCY__SHIFT 0xc |
|---|
| 145356 | #define BIF_CFG_DEV0_EPF5_1_LINK_CAP__L1_EXIT_LATENCY__SHIFT 0xf |
|---|
| 145357 | #define BIF_CFG_DEV0_EPF5_1_LINK_CAP__CLOCK_POWER_MANAGEMENT__SHIFT 0x12 |
|---|
| 145358 | #define BIF_CFG_DEV0_EPF5_1_LINK_CAP__SURPRISE_DOWN_ERR_REPORTING__SHIFT 0x13 |
|---|
| 145359 | #define BIF_CFG_DEV0_EPF5_1_LINK_CAP__DL_ACTIVE_REPORTING_CAPABLE__SHIFT 0x14 |
|---|
| 145360 | #define BIF_CFG_DEV0_EPF5_1_LINK_CAP__LINK_BW_NOTIFICATION_CAP__SHIFT 0x15 |
|---|
| 145361 | #define BIF_CFG_DEV0_EPF5_1_LINK_CAP__ASPM_OPTIONALITY_COMPLIANCE__SHIFT 0x16 |
|---|
| 145362 | #define BIF_CFG_DEV0_EPF5_1_LINK_CAP__PORT_NUMBER__SHIFT 0x18 |
|---|
| 145363 | #define BIF_CFG_DEV0_EPF5_1_LINK_CAP__LINK_SPEED_MASK 0x0000000FL |
|---|
| 145364 | #define BIF_CFG_DEV0_EPF5_1_LINK_CAP__LINK_WIDTH_MASK 0x000003F0L |
|---|
| 145365 | #define BIF_CFG_DEV0_EPF5_1_LINK_CAP__PM_SUPPORT_MASK 0x00000C00L |
|---|
| 145366 | #define BIF_CFG_DEV0_EPF5_1_LINK_CAP__L0S_EXIT_LATENCY_MASK 0x00007000L |
|---|
| 145367 | #define BIF_CFG_DEV0_EPF5_1_LINK_CAP__L1_EXIT_LATENCY_MASK 0x00038000L |
|---|
| 145368 | #define BIF_CFG_DEV0_EPF5_1_LINK_CAP__CLOCK_POWER_MANAGEMENT_MASK 0x00040000L |
|---|
| 145369 | #define BIF_CFG_DEV0_EPF5_1_LINK_CAP__SURPRISE_DOWN_ERR_REPORTING_MASK 0x00080000L |
|---|
| 145370 | #define BIF_CFG_DEV0_EPF5_1_LINK_CAP__DL_ACTIVE_REPORTING_CAPABLE_MASK 0x00100000L |
|---|
| 145371 | #define BIF_CFG_DEV0_EPF5_1_LINK_CAP__LINK_BW_NOTIFICATION_CAP_MASK 0x00200000L |
|---|
| 145372 | #define BIF_CFG_DEV0_EPF5_1_LINK_CAP__ASPM_OPTIONALITY_COMPLIANCE_MASK 0x00400000L |
|---|
| 145373 | #define BIF_CFG_DEV0_EPF5_1_LINK_CAP__PORT_NUMBER_MASK 0xFF000000L |
|---|
| 145374 | //BIF_CFG_DEV0_EPF5_1_LINK_CNTL |
|---|
| 145375 | #define BIF_CFG_DEV0_EPF5_1_LINK_CNTL__PM_CONTROL__SHIFT 0x0 |
|---|
| 145376 | #define BIF_CFG_DEV0_EPF5_1_LINK_CNTL__PTM_PROP_DELAY_ADAPT_INTER_B__SHIFT 0x2 |
|---|
| 145377 | #define BIF_CFG_DEV0_EPF5_1_LINK_CNTL__READ_CPL_BOUNDARY__SHIFT 0x3 |
|---|
| 145378 | #define BIF_CFG_DEV0_EPF5_1_LINK_CNTL__LINK_DIS__SHIFT 0x4 |
|---|
| 145379 | #define BIF_CFG_DEV0_EPF5_1_LINK_CNTL__RETRAIN_LINK__SHIFT 0x5 |
|---|
| 145380 | #define BIF_CFG_DEV0_EPF5_1_LINK_CNTL__COMMON_CLOCK_CFG__SHIFT 0x6 |
|---|
| 145381 | #define BIF_CFG_DEV0_EPF5_1_LINK_CNTL__EXTENDED_SYNC__SHIFT 0x7 |
|---|
| 145382 | #define BIF_CFG_DEV0_EPF5_1_LINK_CNTL__CLOCK_POWER_MANAGEMENT_EN__SHIFT 0x8 |
|---|
| 145383 | #define BIF_CFG_DEV0_EPF5_1_LINK_CNTL__HW_AUTONOMOUS_WIDTH_DISABLE__SHIFT 0x9 |
|---|
| 145384 | #define BIF_CFG_DEV0_EPF5_1_LINK_CNTL__LINK_BW_MANAGEMENT_INT_EN__SHIFT 0xa |
|---|
| 145385 | #define BIF_CFG_DEV0_EPF5_1_LINK_CNTL__LINK_AUTONOMOUS_BW_INT_EN__SHIFT 0xb |
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| 145386 | #define BIF_CFG_DEV0_EPF5_1_LINK_CNTL__DRS_SIGNALING_CONTROL__SHIFT 0xe |
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| 145387 | #define BIF_CFG_DEV0_EPF5_1_LINK_CNTL__PM_CONTROL_MASK 0x0003L |
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| 145388 | #define BIF_CFG_DEV0_EPF5_1_LINK_CNTL__PTM_PROP_DELAY_ADAPT_INTER_B_MASK 0x0004L |
|---|
| 145389 | #define BIF_CFG_DEV0_EPF5_1_LINK_CNTL__READ_CPL_BOUNDARY_MASK 0x0008L |
|---|
| 145390 | #define BIF_CFG_DEV0_EPF5_1_LINK_CNTL__LINK_DIS_MASK 0x0010L |
|---|
| 145391 | #define BIF_CFG_DEV0_EPF5_1_LINK_CNTL__RETRAIN_LINK_MASK 0x0020L |
|---|
| 145392 | #define BIF_CFG_DEV0_EPF5_1_LINK_CNTL__COMMON_CLOCK_CFG_MASK 0x0040L |
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| 145393 | #define BIF_CFG_DEV0_EPF5_1_LINK_CNTL__EXTENDED_SYNC_MASK 0x0080L |
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| 145394 | #define BIF_CFG_DEV0_EPF5_1_LINK_CNTL__CLOCK_POWER_MANAGEMENT_EN_MASK 0x0100L |
|---|
| 145395 | #define BIF_CFG_DEV0_EPF5_1_LINK_CNTL__HW_AUTONOMOUS_WIDTH_DISABLE_MASK 0x0200L |
|---|
| 145396 | #define BIF_CFG_DEV0_EPF5_1_LINK_CNTL__LINK_BW_MANAGEMENT_INT_EN_MASK 0x0400L |
|---|
| 145397 | #define BIF_CFG_DEV0_EPF5_1_LINK_CNTL__LINK_AUTONOMOUS_BW_INT_EN_MASK 0x0800L |
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| 145398 | #define BIF_CFG_DEV0_EPF5_1_LINK_CNTL__DRS_SIGNALING_CONTROL_MASK 0xC000L |
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| 145408 | #define BIF_CFG_DEV0_EPF5_1_LINK_STATUS__NEGOTIATED_LINK_WIDTH_MASK 0x03F0L |
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| 145409 | #define BIF_CFG_DEV0_EPF5_1_LINK_STATUS__LINK_TRAINING_MASK 0x0800L |
|---|
| 145410 | #define BIF_CFG_DEV0_EPF5_1_LINK_STATUS__SLOT_CLOCK_CFG_MASK 0x1000L |
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| 145411 | #define BIF_CFG_DEV0_EPF5_1_LINK_STATUS__DL_ACTIVE_MASK 0x2000L |
|---|
| 145412 | #define BIF_CFG_DEV0_EPF5_1_LINK_STATUS__LINK_BW_MANAGEMENT_STATUS_MASK 0x4000L |
|---|
| 145413 | #define BIF_CFG_DEV0_EPF5_1_LINK_STATUS__LINK_AUTONOMOUS_BW_STATUS_MASK 0x8000L |
|---|
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|---|
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|---|
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|---|
| 145421 | #define BIF_CFG_DEV0_EPF5_1_DEVICE_CAP2__CAS128_CMPLT_SUPPORTED__SHIFT 0x9 |
|---|
| 145422 | #define BIF_CFG_DEV0_EPF5_1_DEVICE_CAP2__NO_RO_ENABLED_P2P_PASSING__SHIFT 0xa |
|---|
| 145423 | #define BIF_CFG_DEV0_EPF5_1_DEVICE_CAP2__LTR_SUPPORTED__SHIFT 0xb |
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| 145425 | #define BIF_CFG_DEV0_EPF5_1_DEVICE_CAP2__LN_SYSTEM_CLS__SHIFT 0xe |
|---|
| 145426 | #define BIF_CFG_DEV0_EPF5_1_DEVICE_CAP2__TEN_BIT_TAG_COMPLETER_SUPPORTED__SHIFT 0x10 |
|---|
| 145427 | #define BIF_CFG_DEV0_EPF5_1_DEVICE_CAP2__TEN_BIT_TAG_REQUESTER_SUPPORTED__SHIFT 0x11 |
|---|
| 145428 | #define BIF_CFG_DEV0_EPF5_1_DEVICE_CAP2__OBFF_SUPPORTED__SHIFT 0x12 |
|---|
| 145429 | #define BIF_CFG_DEV0_EPF5_1_DEVICE_CAP2__EXTENDED_FMT_FIELD_SUPPORTED__SHIFT 0x14 |
|---|
| 145430 | #define BIF_CFG_DEV0_EPF5_1_DEVICE_CAP2__END_END_TLP_PREFIX_SUPPORTED__SHIFT 0x15 |
|---|
| 145431 | #define BIF_CFG_DEV0_EPF5_1_DEVICE_CAP2__MAX_END_END_TLP_PREFIXES__SHIFT 0x16 |
|---|
| 145432 | #define BIF_CFG_DEV0_EPF5_1_DEVICE_CAP2__EMER_POWER_REDUCTION_SUPPORTED__SHIFT 0x18 |
|---|
| 145433 | #define BIF_CFG_DEV0_EPF5_1_DEVICE_CAP2__EMER_POWER_REDUCTION_INIT_REQ__SHIFT 0x1a |
|---|
| 145434 | #define BIF_CFG_DEV0_EPF5_1_DEVICE_CAP2__FRS_SUPPORTED__SHIFT 0x1f |
|---|
| 145435 | #define BIF_CFG_DEV0_EPF5_1_DEVICE_CAP2__CPL_TIMEOUT_RANGE_SUPPORTED_MASK 0x0000000FL |
|---|
| 145436 | #define BIF_CFG_DEV0_EPF5_1_DEVICE_CAP2__CPL_TIMEOUT_DIS_SUPPORTED_MASK 0x00000010L |
|---|
| 145437 | #define BIF_CFG_DEV0_EPF5_1_DEVICE_CAP2__ARI_FORWARDING_SUPPORTED_MASK 0x00000020L |
|---|
| 145438 | #define BIF_CFG_DEV0_EPF5_1_DEVICE_CAP2__ATOMICOP_ROUTING_SUPPORTED_MASK 0x00000040L |
|---|
| 145439 | #define BIF_CFG_DEV0_EPF5_1_DEVICE_CAP2__ATOMICOP_32CMPLT_SUPPORTED_MASK 0x00000080L |
|---|
| 145440 | #define BIF_CFG_DEV0_EPF5_1_DEVICE_CAP2__ATOMICOP_64CMPLT_SUPPORTED_MASK 0x00000100L |
|---|
| 145441 | #define BIF_CFG_DEV0_EPF5_1_DEVICE_CAP2__CAS128_CMPLT_SUPPORTED_MASK 0x00000200L |
|---|
| 145442 | #define BIF_CFG_DEV0_EPF5_1_DEVICE_CAP2__NO_RO_ENABLED_P2P_PASSING_MASK 0x00000400L |
|---|
| 145443 | #define BIF_CFG_DEV0_EPF5_1_DEVICE_CAP2__LTR_SUPPORTED_MASK 0x00000800L |
|---|
| 145444 | #define BIF_CFG_DEV0_EPF5_1_DEVICE_CAP2__TPH_CPLR_SUPPORTED_MASK 0x00003000L |
|---|
| 145445 | #define BIF_CFG_DEV0_EPF5_1_DEVICE_CAP2__LN_SYSTEM_CLS_MASK 0x0000C000L |
|---|
| 145446 | #define BIF_CFG_DEV0_EPF5_1_DEVICE_CAP2__TEN_BIT_TAG_COMPLETER_SUPPORTED_MASK 0x00010000L |
|---|
| 145447 | #define BIF_CFG_DEV0_EPF5_1_DEVICE_CAP2__TEN_BIT_TAG_REQUESTER_SUPPORTED_MASK 0x00020000L |
|---|
| 145448 | #define BIF_CFG_DEV0_EPF5_1_DEVICE_CAP2__OBFF_SUPPORTED_MASK 0x000C0000L |
|---|
| 145449 | #define BIF_CFG_DEV0_EPF5_1_DEVICE_CAP2__EXTENDED_FMT_FIELD_SUPPORTED_MASK 0x00100000L |
|---|
| 145450 | #define BIF_CFG_DEV0_EPF5_1_DEVICE_CAP2__END_END_TLP_PREFIX_SUPPORTED_MASK 0x00200000L |
|---|
| 145451 | #define BIF_CFG_DEV0_EPF5_1_DEVICE_CAP2__MAX_END_END_TLP_PREFIXES_MASK 0x00C00000L |
|---|
| 145452 | #define BIF_CFG_DEV0_EPF5_1_DEVICE_CAP2__EMER_POWER_REDUCTION_SUPPORTED_MASK 0x03000000L |
|---|
| 145453 | #define BIF_CFG_DEV0_EPF5_1_DEVICE_CAP2__EMER_POWER_REDUCTION_INIT_REQ_MASK 0x04000000L |
|---|
| 145454 | #define BIF_CFG_DEV0_EPF5_1_DEVICE_CAP2__FRS_SUPPORTED_MASK 0x80000000L |
|---|
| 145455 | //BIF_CFG_DEV0_EPF5_1_DEVICE_CNTL2 |
|---|
| 145456 | #define BIF_CFG_DEV0_EPF5_1_DEVICE_CNTL2__CPL_TIMEOUT_VALUE__SHIFT 0x0 |
|---|
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|---|
| 145458 | #define BIF_CFG_DEV0_EPF5_1_DEVICE_CNTL2__ARI_FORWARDING_EN__SHIFT 0x5 |
|---|
| 145459 | #define BIF_CFG_DEV0_EPF5_1_DEVICE_CNTL2__ATOMICOP_REQUEST_EN__SHIFT 0x6 |
|---|
| 145460 | #define BIF_CFG_DEV0_EPF5_1_DEVICE_CNTL2__ATOMICOP_EGRESS_BLOCKING__SHIFT 0x7 |
|---|
| 145461 | #define BIF_CFG_DEV0_EPF5_1_DEVICE_CNTL2__IDO_REQUEST_ENABLE__SHIFT 0x8 |
|---|
| 145462 | #define BIF_CFG_DEV0_EPF5_1_DEVICE_CNTL2__IDO_COMPLETION_ENABLE__SHIFT 0x9 |
|---|
| 145463 | #define BIF_CFG_DEV0_EPF5_1_DEVICE_CNTL2__LTR_EN__SHIFT 0xa |
|---|
| 145464 | #define BIF_CFG_DEV0_EPF5_1_DEVICE_CNTL2__EMER_POWER_REDUCTION_REQUEST__SHIFT 0xb |
|---|
| 145465 | #define BIF_CFG_DEV0_EPF5_1_DEVICE_CNTL2__TEN_BIT_TAG_REQUESTER_ENABLE__SHIFT 0xc |
|---|
| 145466 | #define BIF_CFG_DEV0_EPF5_1_DEVICE_CNTL2__OBFF_EN__SHIFT 0xd |
|---|
| 145467 | #define BIF_CFG_DEV0_EPF5_1_DEVICE_CNTL2__END_END_TLP_PREFIX_BLOCKING__SHIFT 0xf |
|---|
| 145468 | #define BIF_CFG_DEV0_EPF5_1_DEVICE_CNTL2__CPL_TIMEOUT_VALUE_MASK 0x000FL |
|---|
| 145469 | #define BIF_CFG_DEV0_EPF5_1_DEVICE_CNTL2__CPL_TIMEOUT_DIS_MASK 0x0010L |
|---|
| 145470 | #define BIF_CFG_DEV0_EPF5_1_DEVICE_CNTL2__ARI_FORWARDING_EN_MASK 0x0020L |
|---|
| 145471 | #define BIF_CFG_DEV0_EPF5_1_DEVICE_CNTL2__ATOMICOP_REQUEST_EN_MASK 0x0040L |
|---|
| 145472 | #define BIF_CFG_DEV0_EPF5_1_DEVICE_CNTL2__ATOMICOP_EGRESS_BLOCKING_MASK 0x0080L |
|---|
| 145473 | #define BIF_CFG_DEV0_EPF5_1_DEVICE_CNTL2__IDO_REQUEST_ENABLE_MASK 0x0100L |
|---|
| 145474 | #define BIF_CFG_DEV0_EPF5_1_DEVICE_CNTL2__IDO_COMPLETION_ENABLE_MASK 0x0200L |
|---|
| 145475 | #define BIF_CFG_DEV0_EPF5_1_DEVICE_CNTL2__LTR_EN_MASK 0x0400L |
|---|
| 145476 | #define BIF_CFG_DEV0_EPF5_1_DEVICE_CNTL2__EMER_POWER_REDUCTION_REQUEST_MASK 0x0800L |
|---|
| 145477 | #define BIF_CFG_DEV0_EPF5_1_DEVICE_CNTL2__TEN_BIT_TAG_REQUESTER_ENABLE_MASK 0x1000L |
|---|
| 145478 | #define BIF_CFG_DEV0_EPF5_1_DEVICE_CNTL2__OBFF_EN_MASK 0x6000L |
|---|
| 145479 | #define BIF_CFG_DEV0_EPF5_1_DEVICE_CNTL2__END_END_TLP_PREFIX_BLOCKING_MASK 0x8000L |
|---|
| 145480 | //BIF_CFG_DEV0_EPF5_1_DEVICE_STATUS2 |
|---|
| 145481 | #define BIF_CFG_DEV0_EPF5_1_DEVICE_STATUS2__RESERVED__SHIFT 0x0 |
|---|
| 145482 | #define BIF_CFG_DEV0_EPF5_1_DEVICE_STATUS2__RESERVED_MASK 0xFFFFL |
|---|
| 145483 | //BIF_CFG_DEV0_EPF5_1_LINK_CAP2 |
|---|
| 145484 | #define BIF_CFG_DEV0_EPF5_1_LINK_CAP2__SUPPORTED_LINK_SPEED__SHIFT 0x1 |
|---|
| 145485 | #define BIF_CFG_DEV0_EPF5_1_LINK_CAP2__CROSSLINK_SUPPORTED__SHIFT 0x8 |
|---|
| 145486 | #define BIF_CFG_DEV0_EPF5_1_LINK_CAP2__LOWER_SKP_OS_GEN_SUPPORT__SHIFT 0x9 |
|---|
| 145487 | #define BIF_CFG_DEV0_EPF5_1_LINK_CAP2__LOWER_SKP_OS_RCV_SUPPORT__SHIFT 0x10 |
|---|
| 145488 | #define BIF_CFG_DEV0_EPF5_1_LINK_CAP2__RTM1_PRESENCE_DET_SUPPORT__SHIFT 0x17 |
|---|
| 145489 | #define BIF_CFG_DEV0_EPF5_1_LINK_CAP2__RTM2_PRESENCE_DET_SUPPORT__SHIFT 0x18 |
|---|
| 145490 | #define BIF_CFG_DEV0_EPF5_1_LINK_CAP2__DRS_SUPPORTED__SHIFT 0x1f |
|---|
| 145491 | #define BIF_CFG_DEV0_EPF5_1_LINK_CAP2__SUPPORTED_LINK_SPEED_MASK 0x000000FEL |
|---|
| 145492 | #define BIF_CFG_DEV0_EPF5_1_LINK_CAP2__CROSSLINK_SUPPORTED_MASK 0x00000100L |
|---|
| 145493 | #define BIF_CFG_DEV0_EPF5_1_LINK_CAP2__LOWER_SKP_OS_GEN_SUPPORT_MASK 0x0000FE00L |
|---|
| 145494 | #define BIF_CFG_DEV0_EPF5_1_LINK_CAP2__LOWER_SKP_OS_RCV_SUPPORT_MASK 0x007F0000L |
|---|
| 145495 | #define BIF_CFG_DEV0_EPF5_1_LINK_CAP2__RTM1_PRESENCE_DET_SUPPORT_MASK 0x00800000L |
|---|
| 145496 | #define BIF_CFG_DEV0_EPF5_1_LINK_CAP2__RTM2_PRESENCE_DET_SUPPORT_MASK 0x01000000L |
|---|
| 145497 | #define BIF_CFG_DEV0_EPF5_1_LINK_CAP2__DRS_SUPPORTED_MASK 0x80000000L |
|---|
| 145498 | //BIF_CFG_DEV0_EPF5_1_LINK_CNTL2 |
|---|
| 145499 | #define BIF_CFG_DEV0_EPF5_1_LINK_CNTL2__TARGET_LINK_SPEED__SHIFT 0x0 |
|---|
| 145500 | #define BIF_CFG_DEV0_EPF5_1_LINK_CNTL2__ENTER_COMPLIANCE__SHIFT 0x4 |
|---|
| 145501 | #define BIF_CFG_DEV0_EPF5_1_LINK_CNTL2__HW_AUTONOMOUS_SPEED_DISABLE__SHIFT 0x5 |
|---|
| 145502 | #define BIF_CFG_DEV0_EPF5_1_LINK_CNTL2__SELECTABLE_DEEMPHASIS__SHIFT 0x6 |
|---|
| 145503 | #define BIF_CFG_DEV0_EPF5_1_LINK_CNTL2__XMIT_MARGIN__SHIFT 0x7 |
|---|
| 145504 | #define BIF_CFG_DEV0_EPF5_1_LINK_CNTL2__ENTER_MOD_COMPLIANCE__SHIFT 0xa |
|---|
| 145505 | #define BIF_CFG_DEV0_EPF5_1_LINK_CNTL2__COMPLIANCE_SOS__SHIFT 0xb |
|---|
| 145506 | #define BIF_CFG_DEV0_EPF5_1_LINK_CNTL2__COMPLIANCE_DEEMPHASIS__SHIFT 0xc |
|---|
| 145507 | #define BIF_CFG_DEV0_EPF5_1_LINK_CNTL2__TARGET_LINK_SPEED_MASK 0x000FL |
|---|
| 145508 | #define BIF_CFG_DEV0_EPF5_1_LINK_CNTL2__ENTER_COMPLIANCE_MASK 0x0010L |
|---|
| 145509 | #define BIF_CFG_DEV0_EPF5_1_LINK_CNTL2__HW_AUTONOMOUS_SPEED_DISABLE_MASK 0x0020L |
|---|
| 145510 | #define BIF_CFG_DEV0_EPF5_1_LINK_CNTL2__SELECTABLE_DEEMPHASIS_MASK 0x0040L |
|---|
| 145511 | #define BIF_CFG_DEV0_EPF5_1_LINK_CNTL2__XMIT_MARGIN_MASK 0x0380L |
|---|
| 145512 | #define BIF_CFG_DEV0_EPF5_1_LINK_CNTL2__ENTER_MOD_COMPLIANCE_MASK 0x0400L |
|---|
| 145513 | #define BIF_CFG_DEV0_EPF5_1_LINK_CNTL2__COMPLIANCE_SOS_MASK 0x0800L |
|---|
| 145514 | #define BIF_CFG_DEV0_EPF5_1_LINK_CNTL2__COMPLIANCE_DEEMPHASIS_MASK 0xF000L |
|---|
| 145515 | //BIF_CFG_DEV0_EPF5_1_LINK_STATUS2 |
|---|
| 145516 | #define BIF_CFG_DEV0_EPF5_1_LINK_STATUS2__CUR_DEEMPHASIS_LEVEL__SHIFT 0x0 |
|---|
| 145517 | #define BIF_CFG_DEV0_EPF5_1_LINK_STATUS2__EQUALIZATION_COMPLETE_8GT__SHIFT 0x1 |
|---|
| 145518 | #define BIF_CFG_DEV0_EPF5_1_LINK_STATUS2__EQUALIZATION_PHASE1_SUCCESS_8GT__SHIFT 0x2 |
|---|
| 145519 | #define BIF_CFG_DEV0_EPF5_1_LINK_STATUS2__EQUALIZATION_PHASE2_SUCCESS_8GT__SHIFT 0x3 |
|---|
| 145520 | #define BIF_CFG_DEV0_EPF5_1_LINK_STATUS2__EQUALIZATION_PHASE3_SUCCESS_8GT__SHIFT 0x4 |
|---|
| 145521 | #define BIF_CFG_DEV0_EPF5_1_LINK_STATUS2__LINK_EQUALIZATION_REQUEST_8GT__SHIFT 0x5 |
|---|
| 145522 | #define BIF_CFG_DEV0_EPF5_1_LINK_STATUS2__RTM1_PRESENCE_DET__SHIFT 0x6 |
|---|
| 145523 | #define BIF_CFG_DEV0_EPF5_1_LINK_STATUS2__RTM2_PRESENCE_DET__SHIFT 0x7 |
|---|
| 145524 | #define BIF_CFG_DEV0_EPF5_1_LINK_STATUS2__CROSSLINK_RESOLUTION__SHIFT 0x8 |
|---|
| 145525 | #define BIF_CFG_DEV0_EPF5_1_LINK_STATUS2__DOWNSTREAM_COMPONENT_PRESENCE__SHIFT 0xc |
|---|
| 145526 | #define BIF_CFG_DEV0_EPF5_1_LINK_STATUS2__DRS_MESSAGE_RECEIVED__SHIFT 0xf |
|---|
| 145527 | #define BIF_CFG_DEV0_EPF5_1_LINK_STATUS2__CUR_DEEMPHASIS_LEVEL_MASK 0x0001L |
|---|
| 145528 | #define BIF_CFG_DEV0_EPF5_1_LINK_STATUS2__EQUALIZATION_COMPLETE_8GT_MASK 0x0002L |
|---|
| 145529 | #define BIF_CFG_DEV0_EPF5_1_LINK_STATUS2__EQUALIZATION_PHASE1_SUCCESS_8GT_MASK 0x0004L |
|---|
| 145530 | #define BIF_CFG_DEV0_EPF5_1_LINK_STATUS2__EQUALIZATION_PHASE2_SUCCESS_8GT_MASK 0x0008L |
|---|
| 145531 | #define BIF_CFG_DEV0_EPF5_1_LINK_STATUS2__EQUALIZATION_PHASE3_SUCCESS_8GT_MASK 0x0010L |
|---|
| 145532 | #define BIF_CFG_DEV0_EPF5_1_LINK_STATUS2__LINK_EQUALIZATION_REQUEST_8GT_MASK 0x0020L |
|---|
| 145533 | #define BIF_CFG_DEV0_EPF5_1_LINK_STATUS2__RTM1_PRESENCE_DET_MASK 0x0040L |
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| 145534 | #define BIF_CFG_DEV0_EPF5_1_LINK_STATUS2__RTM2_PRESENCE_DET_MASK 0x0080L |
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| 145535 | #define BIF_CFG_DEV0_EPF5_1_LINK_STATUS2__CROSSLINK_RESOLUTION_MASK 0x0300L |
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| 145536 | #define BIF_CFG_DEV0_EPF5_1_LINK_STATUS2__DOWNSTREAM_COMPONENT_PRESENCE_MASK 0x7000L |
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| 145537 | #define BIF_CFG_DEV0_EPF5_1_LINK_STATUS2__DRS_MESSAGE_RECEIVED_MASK 0x8000L |
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| 145538 | //BIF_CFG_DEV0_EPF5_1_MSI_CAP_LIST |
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|---|
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| 145542 | #define BIF_CFG_DEV0_EPF5_1_MSI_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
|---|
| 145543 | //BIF_CFG_DEV0_EPF5_1_MSI_MSG_CNTL |
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| 145548 | #define BIF_CFG_DEV0_EPF5_1_MSI_MSG_CNTL__MSI_PERVECTOR_MASKING_CAP__SHIFT 0x8 |
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|---|
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|---|
| 145552 | #define BIF_CFG_DEV0_EPF5_1_MSI_MSG_CNTL__MSI_MULTI_CAP_MASK 0x000EL |
|---|
| 145553 | #define BIF_CFG_DEV0_EPF5_1_MSI_MSG_CNTL__MSI_MULTI_EN_MASK 0x0070L |
|---|
| 145554 | #define BIF_CFG_DEV0_EPF5_1_MSI_MSG_CNTL__MSI_64BIT_MASK 0x0080L |
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| 145555 | #define BIF_CFG_DEV0_EPF5_1_MSI_MSG_CNTL__MSI_PERVECTOR_MASKING_CAP_MASK 0x0100L |
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| 145556 | #define BIF_CFG_DEV0_EPF5_1_MSI_MSG_CNTL__MSI_EXT_MSG_DATA_CAP_MASK 0x0200L |
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|---|
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| 145562 | #define BIF_CFG_DEV0_EPF5_1_MSI_MSG_ADDR_HI__MSI_MSG_ADDR_HI__SHIFT 0x0 |
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| 145563 | #define BIF_CFG_DEV0_EPF5_1_MSI_MSG_ADDR_HI__MSI_MSG_ADDR_HI_MASK 0xFFFFFFFFL |
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| 145568 | #define BIF_CFG_DEV0_EPF5_1_MSI_EXT_MSG_DATA__MSI_EXT_DATA__SHIFT 0x0 |
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|---|
| 145573 | //BIF_CFG_DEV0_EPF5_1_MSI_MSG_DATA_64 |
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| 145574 | #define BIF_CFG_DEV0_EPF5_1_MSI_MSG_DATA_64__MSI_DATA_64__SHIFT 0x0 |
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| 145576 | //BIF_CFG_DEV0_EPF5_1_MSI_EXT_MSG_DATA_64 |
|---|
| 145577 | #define BIF_CFG_DEV0_EPF5_1_MSI_EXT_MSG_DATA_64__MSI_EXT_DATA_64__SHIFT 0x0 |
|---|
| 145578 | #define BIF_CFG_DEV0_EPF5_1_MSI_EXT_MSG_DATA_64__MSI_EXT_DATA_64_MASK 0xFFFFL |
|---|
| 145579 | //BIF_CFG_DEV0_EPF5_1_MSI_MASK_64 |
|---|
| 145580 | #define BIF_CFG_DEV0_EPF5_1_MSI_MASK_64__MSI_MASK_64__SHIFT 0x0 |
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| 145581 | #define BIF_CFG_DEV0_EPF5_1_MSI_MASK_64__MSI_MASK_64_MASK 0xFFFFFFFFL |
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| 145583 | #define BIF_CFG_DEV0_EPF5_1_MSI_PENDING__MSI_PENDING__SHIFT 0x0 |
|---|
| 145584 | #define BIF_CFG_DEV0_EPF5_1_MSI_PENDING__MSI_PENDING_MASK 0xFFFFFFFFL |
|---|
| 145585 | //BIF_CFG_DEV0_EPF5_1_MSI_PENDING_64 |
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| 145586 | #define BIF_CFG_DEV0_EPF5_1_MSI_PENDING_64__MSI_PENDING_64__SHIFT 0x0 |
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| 145587 | #define BIF_CFG_DEV0_EPF5_1_MSI_PENDING_64__MSI_PENDING_64_MASK 0xFFFFFFFFL |
|---|
| 145588 | //BIF_CFG_DEV0_EPF5_1_MSIX_CAP_LIST |
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| 145592 | #define BIF_CFG_DEV0_EPF5_1_MSIX_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
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| 145593 | //BIF_CFG_DEV0_EPF5_1_MSIX_MSG_CNTL |
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| 145594 | #define BIF_CFG_DEV0_EPF5_1_MSIX_MSG_CNTL__MSIX_TABLE_SIZE__SHIFT 0x0 |
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|---|
| 145597 | #define BIF_CFG_DEV0_EPF5_1_MSIX_MSG_CNTL__MSIX_TABLE_SIZE_MASK 0x07FFL |
|---|
| 145598 | #define BIF_CFG_DEV0_EPF5_1_MSIX_MSG_CNTL__MSIX_FUNC_MASK_MASK 0x4000L |
|---|
| 145599 | #define BIF_CFG_DEV0_EPF5_1_MSIX_MSG_CNTL__MSIX_EN_MASK 0x8000L |
|---|
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| 145603 | #define BIF_CFG_DEV0_EPF5_1_MSIX_TABLE__MSIX_TABLE_BIR_MASK 0x00000007L |
|---|
| 145604 | #define BIF_CFG_DEV0_EPF5_1_MSIX_TABLE__MSIX_TABLE_OFFSET_MASK 0xFFFFFFF8L |
|---|
| 145605 | //BIF_CFG_DEV0_EPF5_1_MSIX_PBA |
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| 145606 | #define BIF_CFG_DEV0_EPF5_1_MSIX_PBA__MSIX_PBA_BIR__SHIFT 0x0 |
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|---|
| 145608 | #define BIF_CFG_DEV0_EPF5_1_MSIX_PBA__MSIX_PBA_BIR_MASK 0x00000007L |
|---|
| 145609 | #define BIF_CFG_DEV0_EPF5_1_MSIX_PBA__MSIX_PBA_OFFSET_MASK 0xFFFFFFF8L |
|---|
| 145610 | //BIF_CFG_DEV0_EPF5_1_SATA_CAP_0 |
|---|
| 145611 | #define BIF_CFG_DEV0_EPF5_1_SATA_CAP_0__CAP_ID__SHIFT 0x0 |
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|---|
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|---|
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|---|
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|---|
| 145616 | #define BIF_CFG_DEV0_EPF5_1_SATA_CAP_0__CAP_ID_MASK 0x000000FFL |
|---|
| 145617 | #define BIF_CFG_DEV0_EPF5_1_SATA_CAP_0__NEXT_PTR_MASK 0x0000FF00L |
|---|
| 145618 | #define BIF_CFG_DEV0_EPF5_1_SATA_CAP_0__SATA_CAP_MINOR_REV_MASK 0x000F0000L |
|---|
| 145619 | #define BIF_CFG_DEV0_EPF5_1_SATA_CAP_0__SATA_CAP_MAJOR_REV_MASK 0x00F00000L |
|---|
| 145620 | #define BIF_CFG_DEV0_EPF5_1_SATA_CAP_0__SATA_CAP_RESERVED1_MASK 0xFF000000L |
|---|
| 145621 | //BIF_CFG_DEV0_EPF5_1_SATA_CAP_1 |
|---|
| 145622 | #define BIF_CFG_DEV0_EPF5_1_SATA_CAP_1__SATA_CAP_BAR_LOC__SHIFT 0x0 |
|---|
| 145623 | #define BIF_CFG_DEV0_EPF5_1_SATA_CAP_1__SATA_CAP_BAR_OFFSET__SHIFT 0x4 |
|---|
| 145624 | #define BIF_CFG_DEV0_EPF5_1_SATA_CAP_1__SATA_CAP_RESERVED2__SHIFT 0x18 |
|---|
| 145625 | #define BIF_CFG_DEV0_EPF5_1_SATA_CAP_1__SATA_CAP_BAR_LOC_MASK 0x0000000FL |
|---|
| 145626 | #define BIF_CFG_DEV0_EPF5_1_SATA_CAP_1__SATA_CAP_BAR_OFFSET_MASK 0x00FFFFF0L |
|---|
| 145627 | #define BIF_CFG_DEV0_EPF5_1_SATA_CAP_1__SATA_CAP_RESERVED2_MASK 0xFF000000L |
|---|
| 145628 | //BIF_CFG_DEV0_EPF5_1_SATA_IDP_INDEX |
|---|
| 145629 | #define BIF_CFG_DEV0_EPF5_1_SATA_IDP_INDEX__IDP_RESERVED1__SHIFT 0x0 |
|---|
| 145630 | #define BIF_CFG_DEV0_EPF5_1_SATA_IDP_INDEX__IDP_INDEX__SHIFT 0x2 |
|---|
| 145631 | #define BIF_CFG_DEV0_EPF5_1_SATA_IDP_INDEX__IDP_RESERVED2__SHIFT 0xc |
|---|
| 145632 | #define BIF_CFG_DEV0_EPF5_1_SATA_IDP_INDEX__IDP_RESERVED1_MASK 0x00000003L |
|---|
| 145633 | #define BIF_CFG_DEV0_EPF5_1_SATA_IDP_INDEX__IDP_INDEX_MASK 0x00000FFCL |
|---|
| 145634 | #define BIF_CFG_DEV0_EPF5_1_SATA_IDP_INDEX__IDP_RESERVED2_MASK 0xFFFFF000L |
|---|
| 145635 | //BIF_CFG_DEV0_EPF5_1_SATA_IDP_DATA |
|---|
| 145636 | #define BIF_CFG_DEV0_EPF5_1_SATA_IDP_DATA__IDP_DATA__SHIFT 0x0 |
|---|
| 145637 | #define BIF_CFG_DEV0_EPF5_1_SATA_IDP_DATA__IDP_DATA_MASK 0xFFFFFFFFL |
|---|
| 145638 | //BIF_CFG_DEV0_EPF5_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST |
|---|
| 145639 | #define BIF_CFG_DEV0_EPF5_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 145640 | #define BIF_CFG_DEV0_EPF5_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 145641 | #define BIF_CFG_DEV0_EPF5_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 145642 | #define BIF_CFG_DEV0_EPF5_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 145643 | #define BIF_CFG_DEV0_EPF5_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 145644 | #define BIF_CFG_DEV0_EPF5_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 145645 | //BIF_CFG_DEV0_EPF5_1_PCIE_VENDOR_SPECIFIC_HDR |
|---|
| 145646 | #define BIF_CFG_DEV0_EPF5_1_PCIE_VENDOR_SPECIFIC_HDR__VSEC_ID__SHIFT 0x0 |
|---|
| 145647 | #define BIF_CFG_DEV0_EPF5_1_PCIE_VENDOR_SPECIFIC_HDR__VSEC_REV__SHIFT 0x10 |
|---|
| 145648 | #define BIF_CFG_DEV0_EPF5_1_PCIE_VENDOR_SPECIFIC_HDR__VSEC_LENGTH__SHIFT 0x14 |
|---|
| 145649 | #define BIF_CFG_DEV0_EPF5_1_PCIE_VENDOR_SPECIFIC_HDR__VSEC_ID_MASK 0x0000FFFFL |
|---|
| 145650 | #define BIF_CFG_DEV0_EPF5_1_PCIE_VENDOR_SPECIFIC_HDR__VSEC_REV_MASK 0x000F0000L |
|---|
| 145651 | #define BIF_CFG_DEV0_EPF5_1_PCIE_VENDOR_SPECIFIC_HDR__VSEC_LENGTH_MASK 0xFFF00000L |
|---|
| 145652 | //BIF_CFG_DEV0_EPF5_1_PCIE_VENDOR_SPECIFIC1 |
|---|
| 145653 | #define BIF_CFG_DEV0_EPF5_1_PCIE_VENDOR_SPECIFIC1__SCRATCH__SHIFT 0x0 |
|---|
| 145654 | #define BIF_CFG_DEV0_EPF5_1_PCIE_VENDOR_SPECIFIC1__SCRATCH_MASK 0xFFFFFFFFL |
|---|
| 145655 | //BIF_CFG_DEV0_EPF5_1_PCIE_VENDOR_SPECIFIC2 |
|---|
| 145656 | #define BIF_CFG_DEV0_EPF5_1_PCIE_VENDOR_SPECIFIC2__SCRATCH__SHIFT 0x0 |
|---|
| 145657 | #define BIF_CFG_DEV0_EPF5_1_PCIE_VENDOR_SPECIFIC2__SCRATCH_MASK 0xFFFFFFFFL |
|---|
| 145658 | //BIF_CFG_DEV0_EPF5_1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST |
|---|
| 145659 | #define BIF_CFG_DEV0_EPF5_1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 145660 | #define BIF_CFG_DEV0_EPF5_1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 145661 | #define BIF_CFG_DEV0_EPF5_1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 145662 | #define BIF_CFG_DEV0_EPF5_1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 145663 | #define BIF_CFG_DEV0_EPF5_1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 145664 | #define BIF_CFG_DEV0_EPF5_1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 145665 | //BIF_CFG_DEV0_EPF5_1_PCIE_UNCORR_ERR_STATUS |
|---|
| 145666 | #define BIF_CFG_DEV0_EPF5_1_PCIE_UNCORR_ERR_STATUS__DLP_ERR_STATUS__SHIFT 0x4 |
|---|
| 145667 | #define BIF_CFG_DEV0_EPF5_1_PCIE_UNCORR_ERR_STATUS__SURPDN_ERR_STATUS__SHIFT 0x5 |
|---|
| 145668 | #define BIF_CFG_DEV0_EPF5_1_PCIE_UNCORR_ERR_STATUS__PSN_ERR_STATUS__SHIFT 0xc |
|---|
| 145669 | #define BIF_CFG_DEV0_EPF5_1_PCIE_UNCORR_ERR_STATUS__FC_ERR_STATUS__SHIFT 0xd |
|---|
| 145670 | #define BIF_CFG_DEV0_EPF5_1_PCIE_UNCORR_ERR_STATUS__CPL_TIMEOUT_STATUS__SHIFT 0xe |
|---|
| 145671 | #define BIF_CFG_DEV0_EPF5_1_PCIE_UNCORR_ERR_STATUS__CPL_ABORT_ERR_STATUS__SHIFT 0xf |
|---|
| 145672 | #define BIF_CFG_DEV0_EPF5_1_PCIE_UNCORR_ERR_STATUS__UNEXP_CPL_STATUS__SHIFT 0x10 |
|---|
| 145673 | #define BIF_CFG_DEV0_EPF5_1_PCIE_UNCORR_ERR_STATUS__RCV_OVFL_STATUS__SHIFT 0x11 |
|---|
| 145674 | #define BIF_CFG_DEV0_EPF5_1_PCIE_UNCORR_ERR_STATUS__MAL_TLP_STATUS__SHIFT 0x12 |
|---|
| 145675 | #define BIF_CFG_DEV0_EPF5_1_PCIE_UNCORR_ERR_STATUS__ECRC_ERR_STATUS__SHIFT 0x13 |
|---|
| 145676 | #define BIF_CFG_DEV0_EPF5_1_PCIE_UNCORR_ERR_STATUS__UNSUPP_REQ_ERR_STATUS__SHIFT 0x14 |
|---|
| 145677 | #define BIF_CFG_DEV0_EPF5_1_PCIE_UNCORR_ERR_STATUS__ACS_VIOLATION_STATUS__SHIFT 0x15 |
|---|
| 145678 | #define BIF_CFG_DEV0_EPF5_1_PCIE_UNCORR_ERR_STATUS__UNCORR_INT_ERR_STATUS__SHIFT 0x16 |
|---|
| 145679 | #define BIF_CFG_DEV0_EPF5_1_PCIE_UNCORR_ERR_STATUS__MC_BLOCKED_TLP_STATUS__SHIFT 0x17 |
|---|
| 145680 | #define BIF_CFG_DEV0_EPF5_1_PCIE_UNCORR_ERR_STATUS__ATOMICOP_EGRESS_BLOCKED_STATUS__SHIFT 0x18 |
|---|
| 145681 | #define BIF_CFG_DEV0_EPF5_1_PCIE_UNCORR_ERR_STATUS__TLP_PREFIX_BLOCKED_ERR_STATUS__SHIFT 0x19 |
|---|
| 145682 | #define BIF_CFG_DEV0_EPF5_1_PCIE_UNCORR_ERR_STATUS__POISONED_TLP_EGRESS_BLOCKED_STATUS__SHIFT 0x1a |
|---|
| 145683 | #define BIF_CFG_DEV0_EPF5_1_PCIE_UNCORR_ERR_STATUS__DLP_ERR_STATUS_MASK 0x00000010L |
|---|
| 145684 | #define BIF_CFG_DEV0_EPF5_1_PCIE_UNCORR_ERR_STATUS__SURPDN_ERR_STATUS_MASK 0x00000020L |
|---|
| 145685 | #define BIF_CFG_DEV0_EPF5_1_PCIE_UNCORR_ERR_STATUS__PSN_ERR_STATUS_MASK 0x00001000L |
|---|
| 145686 | #define BIF_CFG_DEV0_EPF5_1_PCIE_UNCORR_ERR_STATUS__FC_ERR_STATUS_MASK 0x00002000L |
|---|
| 145687 | #define BIF_CFG_DEV0_EPF5_1_PCIE_UNCORR_ERR_STATUS__CPL_TIMEOUT_STATUS_MASK 0x00004000L |
|---|
| 145688 | #define BIF_CFG_DEV0_EPF5_1_PCIE_UNCORR_ERR_STATUS__CPL_ABORT_ERR_STATUS_MASK 0x00008000L |
|---|
| 145689 | #define BIF_CFG_DEV0_EPF5_1_PCIE_UNCORR_ERR_STATUS__UNEXP_CPL_STATUS_MASK 0x00010000L |
|---|
| 145690 | #define BIF_CFG_DEV0_EPF5_1_PCIE_UNCORR_ERR_STATUS__RCV_OVFL_STATUS_MASK 0x00020000L |
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| 145691 | #define BIF_CFG_DEV0_EPF5_1_PCIE_UNCORR_ERR_STATUS__MAL_TLP_STATUS_MASK 0x00040000L |
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| 145788 | #define BIF_CFG_DEV0_EPF5_1_PCIE_CORR_ERR_MASK__RCV_ERR_MASK__SHIFT 0x0 |
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| 145803 | #define BIF_CFG_DEV0_EPF5_1_PCIE_CORR_ERR_MASK__HDR_LOG_OVFL_MASK_MASK 0x00008000L |
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| 145807 | #define BIF_CFG_DEV0_EPF5_1_PCIE_ADV_ERR_CAP_CNTL__ECRC_GEN_EN__SHIFT 0x6 |
|---|
| 145808 | #define BIF_CFG_DEV0_EPF5_1_PCIE_ADV_ERR_CAP_CNTL__ECRC_CHECK_CAP__SHIFT 0x7 |
|---|
| 145809 | #define BIF_CFG_DEV0_EPF5_1_PCIE_ADV_ERR_CAP_CNTL__ECRC_CHECK_EN__SHIFT 0x8 |
|---|
| 145810 | #define BIF_CFG_DEV0_EPF5_1_PCIE_ADV_ERR_CAP_CNTL__MULTI_HDR_RECD_CAP__SHIFT 0x9 |
|---|
| 145811 | #define BIF_CFG_DEV0_EPF5_1_PCIE_ADV_ERR_CAP_CNTL__MULTI_HDR_RECD_EN__SHIFT 0xa |
|---|
| 145812 | #define BIF_CFG_DEV0_EPF5_1_PCIE_ADV_ERR_CAP_CNTL__TLP_PREFIX_LOG_PRESENT__SHIFT 0xb |
|---|
| 145813 | #define BIF_CFG_DEV0_EPF5_1_PCIE_ADV_ERR_CAP_CNTL__COMPLETION_TIMEOUT_LOG_CAPABLE__SHIFT 0xc |
|---|
| 145814 | #define BIF_CFG_DEV0_EPF5_1_PCIE_ADV_ERR_CAP_CNTL__FIRST_ERR_PTR_MASK 0x0000001FL |
|---|
| 145815 | #define BIF_CFG_DEV0_EPF5_1_PCIE_ADV_ERR_CAP_CNTL__ECRC_GEN_CAP_MASK 0x00000020L |
|---|
| 145816 | #define BIF_CFG_DEV0_EPF5_1_PCIE_ADV_ERR_CAP_CNTL__ECRC_GEN_EN_MASK 0x00000040L |
|---|
| 145817 | #define BIF_CFG_DEV0_EPF5_1_PCIE_ADV_ERR_CAP_CNTL__ECRC_CHECK_CAP_MASK 0x00000080L |
|---|
| 145818 | #define BIF_CFG_DEV0_EPF5_1_PCIE_ADV_ERR_CAP_CNTL__ECRC_CHECK_EN_MASK 0x00000100L |
|---|
| 145819 | #define BIF_CFG_DEV0_EPF5_1_PCIE_ADV_ERR_CAP_CNTL__MULTI_HDR_RECD_CAP_MASK 0x00000200L |
|---|
| 145820 | #define BIF_CFG_DEV0_EPF5_1_PCIE_ADV_ERR_CAP_CNTL__MULTI_HDR_RECD_EN_MASK 0x00000400L |
|---|
| 145821 | #define BIF_CFG_DEV0_EPF5_1_PCIE_ADV_ERR_CAP_CNTL__TLP_PREFIX_LOG_PRESENT_MASK 0x00000800L |
|---|
| 145822 | #define BIF_CFG_DEV0_EPF5_1_PCIE_ADV_ERR_CAP_CNTL__COMPLETION_TIMEOUT_LOG_CAPABLE_MASK 0x00001000L |
|---|
| 145823 | //BIF_CFG_DEV0_EPF5_1_PCIE_HDR_LOG0 |
|---|
| 145824 | #define BIF_CFG_DEV0_EPF5_1_PCIE_HDR_LOG0__TLP_HDR__SHIFT 0x0 |
|---|
| 145825 | #define BIF_CFG_DEV0_EPF5_1_PCIE_HDR_LOG0__TLP_HDR_MASK 0xFFFFFFFFL |
|---|
| 145826 | //BIF_CFG_DEV0_EPF5_1_PCIE_HDR_LOG1 |
|---|
| 145827 | #define BIF_CFG_DEV0_EPF5_1_PCIE_HDR_LOG1__TLP_HDR__SHIFT 0x0 |
|---|
| 145828 | #define BIF_CFG_DEV0_EPF5_1_PCIE_HDR_LOG1__TLP_HDR_MASK 0xFFFFFFFFL |
|---|
| 145829 | //BIF_CFG_DEV0_EPF5_1_PCIE_HDR_LOG2 |
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| 145830 | #define BIF_CFG_DEV0_EPF5_1_PCIE_HDR_LOG2__TLP_HDR__SHIFT 0x0 |
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| 145831 | #define BIF_CFG_DEV0_EPF5_1_PCIE_HDR_LOG2__TLP_HDR_MASK 0xFFFFFFFFL |
|---|
| 145832 | //BIF_CFG_DEV0_EPF5_1_PCIE_HDR_LOG3 |
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| 145833 | #define BIF_CFG_DEV0_EPF5_1_PCIE_HDR_LOG3__TLP_HDR__SHIFT 0x0 |
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| 145834 | #define BIF_CFG_DEV0_EPF5_1_PCIE_HDR_LOG3__TLP_HDR_MASK 0xFFFFFFFFL |
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| 145835 | //BIF_CFG_DEV0_EPF5_1_PCIE_TLP_PREFIX_LOG0 |
|---|
| 145836 | #define BIF_CFG_DEV0_EPF5_1_PCIE_TLP_PREFIX_LOG0__TLP_PREFIX__SHIFT 0x0 |
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| 145837 | #define BIF_CFG_DEV0_EPF5_1_PCIE_TLP_PREFIX_LOG0__TLP_PREFIX_MASK 0xFFFFFFFFL |
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| 145839 | #define BIF_CFG_DEV0_EPF5_1_PCIE_TLP_PREFIX_LOG1__TLP_PREFIX__SHIFT 0x0 |
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| 145840 | #define BIF_CFG_DEV0_EPF5_1_PCIE_TLP_PREFIX_LOG1__TLP_PREFIX_MASK 0xFFFFFFFFL |
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| 145842 | #define BIF_CFG_DEV0_EPF5_1_PCIE_TLP_PREFIX_LOG2__TLP_PREFIX__SHIFT 0x0 |
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| 145845 | #define BIF_CFG_DEV0_EPF5_1_PCIE_TLP_PREFIX_LOG3__TLP_PREFIX__SHIFT 0x0 |
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| 145846 | #define BIF_CFG_DEV0_EPF5_1_PCIE_TLP_PREFIX_LOG3__TLP_PREFIX_MASK 0xFFFFFFFFL |
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| 145847 | //BIF_CFG_DEV0_EPF5_1_PCIE_BAR_ENH_CAP_LIST |
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|---|
| 145850 | #define BIF_CFG_DEV0_EPF5_1_PCIE_BAR_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 145851 | #define BIF_CFG_DEV0_EPF5_1_PCIE_BAR_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 145852 | #define BIF_CFG_DEV0_EPF5_1_PCIE_BAR_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 145853 | #define BIF_CFG_DEV0_EPF5_1_PCIE_BAR_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
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| 145857 | //BIF_CFG_DEV0_EPF5_1_PCIE_BAR1_CNTL |
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| 145860 | #define BIF_CFG_DEV0_EPF5_1_PCIE_BAR1_CNTL__BAR_SIZE__SHIFT 0x8 |
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| 145861 | #define BIF_CFG_DEV0_EPF5_1_PCIE_BAR1_CNTL__BAR_SIZE_SUPPORTED_UPPER__SHIFT 0x10 |
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| 145862 | #define BIF_CFG_DEV0_EPF5_1_PCIE_BAR1_CNTL__BAR_INDEX_MASK 0x00000007L |
|---|
| 145863 | #define BIF_CFG_DEV0_EPF5_1_PCIE_BAR1_CNTL__BAR_TOTAL_NUM_MASK 0x000000E0L |
|---|
| 145864 | #define BIF_CFG_DEV0_EPF5_1_PCIE_BAR1_CNTL__BAR_SIZE_MASK 0x00003F00L |
|---|
| 145865 | #define BIF_CFG_DEV0_EPF5_1_PCIE_BAR1_CNTL__BAR_SIZE_SUPPORTED_UPPER_MASK 0xFFFF0000L |
|---|
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| 145869 | //BIF_CFG_DEV0_EPF5_1_PCIE_BAR2_CNTL |
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| 145870 | #define BIF_CFG_DEV0_EPF5_1_PCIE_BAR2_CNTL__BAR_INDEX__SHIFT 0x0 |
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| 145872 | #define BIF_CFG_DEV0_EPF5_1_PCIE_BAR2_CNTL__BAR_SIZE__SHIFT 0x8 |
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| 145873 | #define BIF_CFG_DEV0_EPF5_1_PCIE_BAR2_CNTL__BAR_SIZE_SUPPORTED_UPPER__SHIFT 0x10 |
|---|
| 145874 | #define BIF_CFG_DEV0_EPF5_1_PCIE_BAR2_CNTL__BAR_INDEX_MASK 0x00000007L |
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| 145875 | #define BIF_CFG_DEV0_EPF5_1_PCIE_BAR2_CNTL__BAR_TOTAL_NUM_MASK 0x000000E0L |
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| 145876 | #define BIF_CFG_DEV0_EPF5_1_PCIE_BAR2_CNTL__BAR_SIZE_MASK 0x00003F00L |
|---|
| 145877 | #define BIF_CFG_DEV0_EPF5_1_PCIE_BAR2_CNTL__BAR_SIZE_SUPPORTED_UPPER_MASK 0xFFFF0000L |
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| 145878 | //BIF_CFG_DEV0_EPF5_1_PCIE_BAR3_CAP |
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| 145881 | //BIF_CFG_DEV0_EPF5_1_PCIE_BAR3_CNTL |
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| 145885 | #define BIF_CFG_DEV0_EPF5_1_PCIE_BAR3_CNTL__BAR_SIZE_SUPPORTED_UPPER__SHIFT 0x10 |
|---|
| 145886 | #define BIF_CFG_DEV0_EPF5_1_PCIE_BAR3_CNTL__BAR_INDEX_MASK 0x00000007L |
|---|
| 145887 | #define BIF_CFG_DEV0_EPF5_1_PCIE_BAR3_CNTL__BAR_TOTAL_NUM_MASK 0x000000E0L |
|---|
| 145888 | #define BIF_CFG_DEV0_EPF5_1_PCIE_BAR3_CNTL__BAR_SIZE_MASK 0x00003F00L |
|---|
| 145889 | #define BIF_CFG_DEV0_EPF5_1_PCIE_BAR3_CNTL__BAR_SIZE_SUPPORTED_UPPER_MASK 0xFFFF0000L |
|---|
| 145890 | //BIF_CFG_DEV0_EPF5_1_PCIE_BAR4_CAP |
|---|
| 145891 | #define BIF_CFG_DEV0_EPF5_1_PCIE_BAR4_CAP__BAR_SIZE_SUPPORTED__SHIFT 0x4 |
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| 145892 | #define BIF_CFG_DEV0_EPF5_1_PCIE_BAR4_CAP__BAR_SIZE_SUPPORTED_MASK 0xFFFFFFF0L |
|---|
| 145893 | //BIF_CFG_DEV0_EPF5_1_PCIE_BAR4_CNTL |
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| 145894 | #define BIF_CFG_DEV0_EPF5_1_PCIE_BAR4_CNTL__BAR_INDEX__SHIFT 0x0 |
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| 145895 | #define BIF_CFG_DEV0_EPF5_1_PCIE_BAR4_CNTL__BAR_TOTAL_NUM__SHIFT 0x5 |
|---|
| 145896 | #define BIF_CFG_DEV0_EPF5_1_PCIE_BAR4_CNTL__BAR_SIZE__SHIFT 0x8 |
|---|
| 145897 | #define BIF_CFG_DEV0_EPF5_1_PCIE_BAR4_CNTL__BAR_SIZE_SUPPORTED_UPPER__SHIFT 0x10 |
|---|
| 145898 | #define BIF_CFG_DEV0_EPF5_1_PCIE_BAR4_CNTL__BAR_INDEX_MASK 0x00000007L |
|---|
| 145899 | #define BIF_CFG_DEV0_EPF5_1_PCIE_BAR4_CNTL__BAR_TOTAL_NUM_MASK 0x000000E0L |
|---|
| 145900 | #define BIF_CFG_DEV0_EPF5_1_PCIE_BAR4_CNTL__BAR_SIZE_MASK 0x00003F00L |
|---|
| 145901 | #define BIF_CFG_DEV0_EPF5_1_PCIE_BAR4_CNTL__BAR_SIZE_SUPPORTED_UPPER_MASK 0xFFFF0000L |
|---|
| 145902 | //BIF_CFG_DEV0_EPF5_1_PCIE_BAR5_CAP |
|---|
| 145903 | #define BIF_CFG_DEV0_EPF5_1_PCIE_BAR5_CAP__BAR_SIZE_SUPPORTED__SHIFT 0x4 |
|---|
| 145904 | #define BIF_CFG_DEV0_EPF5_1_PCIE_BAR5_CAP__BAR_SIZE_SUPPORTED_MASK 0xFFFFFFF0L |
|---|
| 145905 | //BIF_CFG_DEV0_EPF5_1_PCIE_BAR5_CNTL |
|---|
| 145906 | #define BIF_CFG_DEV0_EPF5_1_PCIE_BAR5_CNTL__BAR_INDEX__SHIFT 0x0 |
|---|
| 145907 | #define BIF_CFG_DEV0_EPF5_1_PCIE_BAR5_CNTL__BAR_TOTAL_NUM__SHIFT 0x5 |
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| 145908 | #define BIF_CFG_DEV0_EPF5_1_PCIE_BAR5_CNTL__BAR_SIZE__SHIFT 0x8 |
|---|
| 145909 | #define BIF_CFG_DEV0_EPF5_1_PCIE_BAR5_CNTL__BAR_SIZE_SUPPORTED_UPPER__SHIFT 0x10 |
|---|
| 145910 | #define BIF_CFG_DEV0_EPF5_1_PCIE_BAR5_CNTL__BAR_INDEX_MASK 0x00000007L |
|---|
| 145911 | #define BIF_CFG_DEV0_EPF5_1_PCIE_BAR5_CNTL__BAR_TOTAL_NUM_MASK 0x000000E0L |
|---|
| 145912 | #define BIF_CFG_DEV0_EPF5_1_PCIE_BAR5_CNTL__BAR_SIZE_MASK 0x00003F00L |
|---|
| 145913 | #define BIF_CFG_DEV0_EPF5_1_PCIE_BAR5_CNTL__BAR_SIZE_SUPPORTED_UPPER_MASK 0xFFFF0000L |
|---|
| 145914 | //BIF_CFG_DEV0_EPF5_1_PCIE_BAR6_CAP |
|---|
| 145915 | #define BIF_CFG_DEV0_EPF5_1_PCIE_BAR6_CAP__BAR_SIZE_SUPPORTED__SHIFT 0x4 |
|---|
| 145916 | #define BIF_CFG_DEV0_EPF5_1_PCIE_BAR6_CAP__BAR_SIZE_SUPPORTED_MASK 0xFFFFFFF0L |
|---|
| 145917 | //BIF_CFG_DEV0_EPF5_1_PCIE_BAR6_CNTL |
|---|
| 145918 | #define BIF_CFG_DEV0_EPF5_1_PCIE_BAR6_CNTL__BAR_INDEX__SHIFT 0x0 |
|---|
| 145919 | #define BIF_CFG_DEV0_EPF5_1_PCIE_BAR6_CNTL__BAR_TOTAL_NUM__SHIFT 0x5 |
|---|
| 145920 | #define BIF_CFG_DEV0_EPF5_1_PCIE_BAR6_CNTL__BAR_SIZE__SHIFT 0x8 |
|---|
| 145921 | #define BIF_CFG_DEV0_EPF5_1_PCIE_BAR6_CNTL__BAR_SIZE_SUPPORTED_UPPER__SHIFT 0x10 |
|---|
| 145922 | #define BIF_CFG_DEV0_EPF5_1_PCIE_BAR6_CNTL__BAR_INDEX_MASK 0x00000007L |
|---|
| 145923 | #define BIF_CFG_DEV0_EPF5_1_PCIE_BAR6_CNTL__BAR_TOTAL_NUM_MASK 0x000000E0L |
|---|
| 145924 | #define BIF_CFG_DEV0_EPF5_1_PCIE_BAR6_CNTL__BAR_SIZE_MASK 0x00003F00L |
|---|
| 145925 | #define BIF_CFG_DEV0_EPF5_1_PCIE_BAR6_CNTL__BAR_SIZE_SUPPORTED_UPPER_MASK 0xFFFF0000L |
|---|
| 145926 | //BIF_CFG_DEV0_EPF5_1_PCIE_PWR_BUDGET_ENH_CAP_LIST |
|---|
| 145927 | #define BIF_CFG_DEV0_EPF5_1_PCIE_PWR_BUDGET_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 145928 | #define BIF_CFG_DEV0_EPF5_1_PCIE_PWR_BUDGET_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 145929 | #define BIF_CFG_DEV0_EPF5_1_PCIE_PWR_BUDGET_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 145930 | #define BIF_CFG_DEV0_EPF5_1_PCIE_PWR_BUDGET_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 145931 | #define BIF_CFG_DEV0_EPF5_1_PCIE_PWR_BUDGET_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 145932 | #define BIF_CFG_DEV0_EPF5_1_PCIE_PWR_BUDGET_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 145933 | //BIF_CFG_DEV0_EPF5_1_PCIE_PWR_BUDGET_DATA_SELECT |
|---|
| 145934 | #define BIF_CFG_DEV0_EPF5_1_PCIE_PWR_BUDGET_DATA_SELECT__DATA_SELECT__SHIFT 0x0 |
|---|
| 145935 | #define BIF_CFG_DEV0_EPF5_1_PCIE_PWR_BUDGET_DATA_SELECT__DATA_SELECT_MASK 0xFFL |
|---|
| 145936 | //BIF_CFG_DEV0_EPF5_1_PCIE_PWR_BUDGET_DATA |
|---|
| 145937 | #define BIF_CFG_DEV0_EPF5_1_PCIE_PWR_BUDGET_DATA__BASE_POWER__SHIFT 0x0 |
|---|
| 145938 | #define BIF_CFG_DEV0_EPF5_1_PCIE_PWR_BUDGET_DATA__DATA_SCALE__SHIFT 0x8 |
|---|
| 145939 | #define BIF_CFG_DEV0_EPF5_1_PCIE_PWR_BUDGET_DATA__PM_SUB_STATE__SHIFT 0xa |
|---|
| 145940 | #define BIF_CFG_DEV0_EPF5_1_PCIE_PWR_BUDGET_DATA__PM_STATE__SHIFT 0xd |
|---|
| 145941 | #define BIF_CFG_DEV0_EPF5_1_PCIE_PWR_BUDGET_DATA__TYPE__SHIFT 0xf |
|---|
| 145942 | #define BIF_CFG_DEV0_EPF5_1_PCIE_PWR_BUDGET_DATA__POWER_RAIL__SHIFT 0x12 |
|---|
| 145943 | #define BIF_CFG_DEV0_EPF5_1_PCIE_PWR_BUDGET_DATA__BASE_POWER_MASK 0x000000FFL |
|---|
| 145944 | #define BIF_CFG_DEV0_EPF5_1_PCIE_PWR_BUDGET_DATA__DATA_SCALE_MASK 0x00000300L |
|---|
| 145945 | #define BIF_CFG_DEV0_EPF5_1_PCIE_PWR_BUDGET_DATA__PM_SUB_STATE_MASK 0x00001C00L |
|---|
| 145946 | #define BIF_CFG_DEV0_EPF5_1_PCIE_PWR_BUDGET_DATA__PM_STATE_MASK 0x00006000L |
|---|
| 145947 | #define BIF_CFG_DEV0_EPF5_1_PCIE_PWR_BUDGET_DATA__TYPE_MASK 0x00038000L |
|---|
| 145948 | #define BIF_CFG_DEV0_EPF5_1_PCIE_PWR_BUDGET_DATA__POWER_RAIL_MASK 0x001C0000L |
|---|
| 145949 | //BIF_CFG_DEV0_EPF5_1_PCIE_PWR_BUDGET_CAP |
|---|
| 145950 | #define BIF_CFG_DEV0_EPF5_1_PCIE_PWR_BUDGET_CAP__SYSTEM_ALLOCATED__SHIFT 0x0 |
|---|
| 145951 | #define BIF_CFG_DEV0_EPF5_1_PCIE_PWR_BUDGET_CAP__SYSTEM_ALLOCATED_MASK 0x01L |
|---|
| 145952 | //BIF_CFG_DEV0_EPF5_1_PCIE_DPA_ENH_CAP_LIST |
|---|
| 145953 | #define BIF_CFG_DEV0_EPF5_1_PCIE_DPA_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 145954 | #define BIF_CFG_DEV0_EPF5_1_PCIE_DPA_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 145955 | #define BIF_CFG_DEV0_EPF5_1_PCIE_DPA_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 145956 | #define BIF_CFG_DEV0_EPF5_1_PCIE_DPA_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 145957 | #define BIF_CFG_DEV0_EPF5_1_PCIE_DPA_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 145958 | #define BIF_CFG_DEV0_EPF5_1_PCIE_DPA_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 145959 | //BIF_CFG_DEV0_EPF5_1_PCIE_DPA_CAP |
|---|
| 145960 | #define BIF_CFG_DEV0_EPF5_1_PCIE_DPA_CAP__SUBSTATE_MAX__SHIFT 0x0 |
|---|
| 145961 | #define BIF_CFG_DEV0_EPF5_1_PCIE_DPA_CAP__TRANS_LAT_UNIT__SHIFT 0x8 |
|---|
| 145962 | #define BIF_CFG_DEV0_EPF5_1_PCIE_DPA_CAP__PWR_ALLOC_SCALE__SHIFT 0xc |
|---|
| 145963 | #define BIF_CFG_DEV0_EPF5_1_PCIE_DPA_CAP__TRANS_LAT_VAL_0__SHIFT 0x10 |
|---|
| 145964 | #define BIF_CFG_DEV0_EPF5_1_PCIE_DPA_CAP__TRANS_LAT_VAL_1__SHIFT 0x18 |
|---|
| 145965 | #define BIF_CFG_DEV0_EPF5_1_PCIE_DPA_CAP__SUBSTATE_MAX_MASK 0x0000001FL |
|---|
| 145966 | #define BIF_CFG_DEV0_EPF5_1_PCIE_DPA_CAP__TRANS_LAT_UNIT_MASK 0x00000300L |
|---|
| 145967 | #define BIF_CFG_DEV0_EPF5_1_PCIE_DPA_CAP__PWR_ALLOC_SCALE_MASK 0x00003000L |
|---|
| 145968 | #define BIF_CFG_DEV0_EPF5_1_PCIE_DPA_CAP__TRANS_LAT_VAL_0_MASK 0x00FF0000L |
|---|
| 145969 | #define BIF_CFG_DEV0_EPF5_1_PCIE_DPA_CAP__TRANS_LAT_VAL_1_MASK 0xFF000000L |
|---|
| 145970 | //BIF_CFG_DEV0_EPF5_1_PCIE_DPA_LATENCY_INDICATOR |
|---|
| 145971 | #define BIF_CFG_DEV0_EPF5_1_PCIE_DPA_LATENCY_INDICATOR__TRANS_LAT_INDICATOR_BITS__SHIFT 0x0 |
|---|
| 145972 | #define BIF_CFG_DEV0_EPF5_1_PCIE_DPA_LATENCY_INDICATOR__TRANS_LAT_INDICATOR_BITS_MASK 0x000000FFL |
|---|
| 145973 | //BIF_CFG_DEV0_EPF5_1_PCIE_DPA_STATUS |
|---|
| 145974 | #define BIF_CFG_DEV0_EPF5_1_PCIE_DPA_STATUS__SUBSTATE_STATUS__SHIFT 0x0 |
|---|
| 145975 | #define BIF_CFG_DEV0_EPF5_1_PCIE_DPA_STATUS__SUBSTATE_CNTL_ENABLED__SHIFT 0x8 |
|---|
| 145976 | #define BIF_CFG_DEV0_EPF5_1_PCIE_DPA_STATUS__SUBSTATE_STATUS_MASK 0x001FL |
|---|
| 145977 | #define BIF_CFG_DEV0_EPF5_1_PCIE_DPA_STATUS__SUBSTATE_CNTL_ENABLED_MASK 0x0100L |
|---|
| 145978 | //BIF_CFG_DEV0_EPF5_1_PCIE_DPA_CNTL |
|---|
| 145979 | #define BIF_CFG_DEV0_EPF5_1_PCIE_DPA_CNTL__SUBSTATE_CNTL__SHIFT 0x0 |
|---|
| 145980 | #define BIF_CFG_DEV0_EPF5_1_PCIE_DPA_CNTL__SUBSTATE_CNTL_MASK 0x001FL |
|---|
| 145981 | //BIF_CFG_DEV0_EPF5_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_0 |
|---|
| 145982 | #define BIF_CFG_DEV0_EPF5_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_0__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 145983 | #define BIF_CFG_DEV0_EPF5_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_0__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 145984 | //BIF_CFG_DEV0_EPF5_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_1 |
|---|
| 145985 | #define BIF_CFG_DEV0_EPF5_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_1__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 145986 | #define BIF_CFG_DEV0_EPF5_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_1__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 145987 | //BIF_CFG_DEV0_EPF5_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_2 |
|---|
| 145988 | #define BIF_CFG_DEV0_EPF5_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_2__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 145989 | #define BIF_CFG_DEV0_EPF5_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_2__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 145990 | //BIF_CFG_DEV0_EPF5_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_3 |
|---|
| 145991 | #define BIF_CFG_DEV0_EPF5_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_3__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 145992 | #define BIF_CFG_DEV0_EPF5_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_3__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 145993 | //BIF_CFG_DEV0_EPF5_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_4 |
|---|
| 145994 | #define BIF_CFG_DEV0_EPF5_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_4__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 145995 | #define BIF_CFG_DEV0_EPF5_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_4__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 145996 | //BIF_CFG_DEV0_EPF5_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_5 |
|---|
| 145997 | #define BIF_CFG_DEV0_EPF5_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_5__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 145998 | #define BIF_CFG_DEV0_EPF5_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_5__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 145999 | //BIF_CFG_DEV0_EPF5_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_6 |
|---|
| 146000 | #define BIF_CFG_DEV0_EPF5_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_6__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 146001 | #define BIF_CFG_DEV0_EPF5_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_6__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 146002 | //BIF_CFG_DEV0_EPF5_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_7 |
|---|
| 146003 | #define BIF_CFG_DEV0_EPF5_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_7__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 146004 | #define BIF_CFG_DEV0_EPF5_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_7__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 146005 | //BIF_CFG_DEV0_EPF5_1_PCIE_ACS_ENH_CAP_LIST |
|---|
| 146006 | #define BIF_CFG_DEV0_EPF5_1_PCIE_ACS_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 146007 | #define BIF_CFG_DEV0_EPF5_1_PCIE_ACS_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 146008 | #define BIF_CFG_DEV0_EPF5_1_PCIE_ACS_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 146009 | #define BIF_CFG_DEV0_EPF5_1_PCIE_ACS_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 146010 | #define BIF_CFG_DEV0_EPF5_1_PCIE_ACS_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 146011 | #define BIF_CFG_DEV0_EPF5_1_PCIE_ACS_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 146012 | //BIF_CFG_DEV0_EPF5_1_PCIE_ACS_CAP |
|---|
| 146013 | #define BIF_CFG_DEV0_EPF5_1_PCIE_ACS_CAP__SOURCE_VALIDATION__SHIFT 0x0 |
|---|
| 146014 | #define BIF_CFG_DEV0_EPF5_1_PCIE_ACS_CAP__TRANSLATION_BLOCKING__SHIFT 0x1 |
|---|
| 146015 | #define BIF_CFG_DEV0_EPF5_1_PCIE_ACS_CAP__P2P_REQUEST_REDIRECT__SHIFT 0x2 |
|---|
| 146016 | #define BIF_CFG_DEV0_EPF5_1_PCIE_ACS_CAP__P2P_COMPLETION_REDIRECT__SHIFT 0x3 |
|---|
| 146017 | #define BIF_CFG_DEV0_EPF5_1_PCIE_ACS_CAP__UPSTREAM_FORWARDING__SHIFT 0x4 |
|---|
| 146018 | #define BIF_CFG_DEV0_EPF5_1_PCIE_ACS_CAP__P2P_EGRESS_CONTROL__SHIFT 0x5 |
|---|
| 146019 | #define BIF_CFG_DEV0_EPF5_1_PCIE_ACS_CAP__DIRECT_TRANSLATED_P2P__SHIFT 0x6 |
|---|
| 146020 | #define BIF_CFG_DEV0_EPF5_1_PCIE_ACS_CAP__EGRESS_CONTROL_VECTOR_SIZE__SHIFT 0x8 |
|---|
| 146021 | #define BIF_CFG_DEV0_EPF5_1_PCIE_ACS_CAP__SOURCE_VALIDATION_MASK 0x0001L |
|---|
| 146022 | #define BIF_CFG_DEV0_EPF5_1_PCIE_ACS_CAP__TRANSLATION_BLOCKING_MASK 0x0002L |
|---|
| 146023 | #define BIF_CFG_DEV0_EPF5_1_PCIE_ACS_CAP__P2P_REQUEST_REDIRECT_MASK 0x0004L |
|---|
| 146024 | #define BIF_CFG_DEV0_EPF5_1_PCIE_ACS_CAP__P2P_COMPLETION_REDIRECT_MASK 0x0008L |
|---|
| 146025 | #define BIF_CFG_DEV0_EPF5_1_PCIE_ACS_CAP__UPSTREAM_FORWARDING_MASK 0x0010L |
|---|
| 146026 | #define BIF_CFG_DEV0_EPF5_1_PCIE_ACS_CAP__P2P_EGRESS_CONTROL_MASK 0x0020L |
|---|
| 146027 | #define BIF_CFG_DEV0_EPF5_1_PCIE_ACS_CAP__DIRECT_TRANSLATED_P2P_MASK 0x0040L |
|---|
| 146028 | #define BIF_CFG_DEV0_EPF5_1_PCIE_ACS_CAP__EGRESS_CONTROL_VECTOR_SIZE_MASK 0xFF00L |
|---|
| 146029 | //BIF_CFG_DEV0_EPF5_1_PCIE_ACS_CNTL |
|---|
| 146030 | #define BIF_CFG_DEV0_EPF5_1_PCIE_ACS_CNTL__SOURCE_VALIDATION_EN__SHIFT 0x0 |
|---|
| 146031 | #define BIF_CFG_DEV0_EPF5_1_PCIE_ACS_CNTL__TRANSLATION_BLOCKING_EN__SHIFT 0x1 |
|---|
| 146032 | #define BIF_CFG_DEV0_EPF5_1_PCIE_ACS_CNTL__P2P_REQUEST_REDIRECT_EN__SHIFT 0x2 |
|---|
| 146033 | #define BIF_CFG_DEV0_EPF5_1_PCIE_ACS_CNTL__P2P_COMPLETION_REDIRECT_EN__SHIFT 0x3 |
|---|
| 146034 | #define BIF_CFG_DEV0_EPF5_1_PCIE_ACS_CNTL__UPSTREAM_FORWARDING_EN__SHIFT 0x4 |
|---|
| 146035 | #define BIF_CFG_DEV0_EPF5_1_PCIE_ACS_CNTL__P2P_EGRESS_CONTROL_EN__SHIFT 0x5 |
|---|
| 146036 | #define BIF_CFG_DEV0_EPF5_1_PCIE_ACS_CNTL__DIRECT_TRANSLATED_P2P_EN__SHIFT 0x6 |
|---|
| 146037 | #define BIF_CFG_DEV0_EPF5_1_PCIE_ACS_CNTL__SOURCE_VALIDATION_EN_MASK 0x0001L |
|---|
| 146038 | #define BIF_CFG_DEV0_EPF5_1_PCIE_ACS_CNTL__TRANSLATION_BLOCKING_EN_MASK 0x0002L |
|---|
| 146039 | #define BIF_CFG_DEV0_EPF5_1_PCIE_ACS_CNTL__P2P_REQUEST_REDIRECT_EN_MASK 0x0004L |
|---|
| 146040 | #define BIF_CFG_DEV0_EPF5_1_PCIE_ACS_CNTL__P2P_COMPLETION_REDIRECT_EN_MASK 0x0008L |
|---|
| 146041 | #define BIF_CFG_DEV0_EPF5_1_PCIE_ACS_CNTL__UPSTREAM_FORWARDING_EN_MASK 0x0010L |
|---|
| 146042 | #define BIF_CFG_DEV0_EPF5_1_PCIE_ACS_CNTL__P2P_EGRESS_CONTROL_EN_MASK 0x0020L |
|---|
| 146043 | #define BIF_CFG_DEV0_EPF5_1_PCIE_ACS_CNTL__DIRECT_TRANSLATED_P2P_EN_MASK 0x0040L |
|---|
| 146044 | //BIF_CFG_DEV0_EPF5_1_PCIE_PASID_ENH_CAP_LIST |
|---|
| 146045 | #define BIF_CFG_DEV0_EPF5_1_PCIE_PASID_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 146046 | #define BIF_CFG_DEV0_EPF5_1_PCIE_PASID_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 146047 | #define BIF_CFG_DEV0_EPF5_1_PCIE_PASID_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 146048 | #define BIF_CFG_DEV0_EPF5_1_PCIE_PASID_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 146049 | #define BIF_CFG_DEV0_EPF5_1_PCIE_PASID_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 146050 | #define BIF_CFG_DEV0_EPF5_1_PCIE_PASID_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 146051 | //BIF_CFG_DEV0_EPF5_1_PCIE_PASID_CAP |
|---|
| 146052 | #define BIF_CFG_DEV0_EPF5_1_PCIE_PASID_CAP__PASID_EXE_PERMISSION_SUPPORTED__SHIFT 0x1 |
|---|
| 146053 | #define BIF_CFG_DEV0_EPF5_1_PCIE_PASID_CAP__PASID_PRIV_MODE_SUPPORTED__SHIFT 0x2 |
|---|
| 146054 | #define BIF_CFG_DEV0_EPF5_1_PCIE_PASID_CAP__MAX_PASID_WIDTH__SHIFT 0x8 |
|---|
| 146055 | #define BIF_CFG_DEV0_EPF5_1_PCIE_PASID_CAP__PASID_EXE_PERMISSION_SUPPORTED_MASK 0x0002L |
|---|
| 146056 | #define BIF_CFG_DEV0_EPF5_1_PCIE_PASID_CAP__PASID_PRIV_MODE_SUPPORTED_MASK 0x0004L |
|---|
| 146057 | #define BIF_CFG_DEV0_EPF5_1_PCIE_PASID_CAP__MAX_PASID_WIDTH_MASK 0x1F00L |
|---|
| 146058 | //BIF_CFG_DEV0_EPF5_1_PCIE_PASID_CNTL |
|---|
| 146059 | #define BIF_CFG_DEV0_EPF5_1_PCIE_PASID_CNTL__PASID_ENABLE__SHIFT 0x0 |
|---|
| 146060 | #define BIF_CFG_DEV0_EPF5_1_PCIE_PASID_CNTL__PASID_EXE_PERMISSION_ENABLE__SHIFT 0x1 |
|---|
| 146061 | #define BIF_CFG_DEV0_EPF5_1_PCIE_PASID_CNTL__PASID_PRIV_MODE_SUPPORTED_ENABLE__SHIFT 0x2 |
|---|
| 146062 | #define BIF_CFG_DEV0_EPF5_1_PCIE_PASID_CNTL__PASID_ENABLE_MASK 0x0001L |
|---|
| 146063 | #define BIF_CFG_DEV0_EPF5_1_PCIE_PASID_CNTL__PASID_EXE_PERMISSION_ENABLE_MASK 0x0002L |
|---|
| 146064 | #define BIF_CFG_DEV0_EPF5_1_PCIE_PASID_CNTL__PASID_PRIV_MODE_SUPPORTED_ENABLE_MASK 0x0004L |
|---|
| 146065 | //BIF_CFG_DEV0_EPF5_1_PCIE_ARI_ENH_CAP_LIST |
|---|
| 146066 | #define BIF_CFG_DEV0_EPF5_1_PCIE_ARI_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 146067 | #define BIF_CFG_DEV0_EPF5_1_PCIE_ARI_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 146068 | #define BIF_CFG_DEV0_EPF5_1_PCIE_ARI_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 146069 | #define BIF_CFG_DEV0_EPF5_1_PCIE_ARI_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 146070 | #define BIF_CFG_DEV0_EPF5_1_PCIE_ARI_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 146071 | #define BIF_CFG_DEV0_EPF5_1_PCIE_ARI_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 146072 | //BIF_CFG_DEV0_EPF5_1_PCIE_ARI_CAP |
|---|
| 146073 | #define BIF_CFG_DEV0_EPF5_1_PCIE_ARI_CAP__ARI_MFVC_FUNC_GROUPS_CAP__SHIFT 0x0 |
|---|
| 146074 | #define BIF_CFG_DEV0_EPF5_1_PCIE_ARI_CAP__ARI_ACS_FUNC_GROUPS_CAP__SHIFT 0x1 |
|---|
| 146075 | #define BIF_CFG_DEV0_EPF5_1_PCIE_ARI_CAP__ARI_NEXT_FUNC_NUM__SHIFT 0x8 |
|---|
| 146076 | #define BIF_CFG_DEV0_EPF5_1_PCIE_ARI_CAP__ARI_MFVC_FUNC_GROUPS_CAP_MASK 0x0001L |
|---|
| 146077 | #define BIF_CFG_DEV0_EPF5_1_PCIE_ARI_CAP__ARI_ACS_FUNC_GROUPS_CAP_MASK 0x0002L |
|---|
| 146078 | #define BIF_CFG_DEV0_EPF5_1_PCIE_ARI_CAP__ARI_NEXT_FUNC_NUM_MASK 0xFF00L |
|---|
| 146079 | //BIF_CFG_DEV0_EPF5_1_PCIE_ARI_CNTL |
|---|
| 146080 | #define BIF_CFG_DEV0_EPF5_1_PCIE_ARI_CNTL__ARI_MFVC_FUNC_GROUPS_EN__SHIFT 0x0 |
|---|
| 146081 | #define BIF_CFG_DEV0_EPF5_1_PCIE_ARI_CNTL__ARI_ACS_FUNC_GROUPS_EN__SHIFT 0x1 |
|---|
| 146082 | #define BIF_CFG_DEV0_EPF5_1_PCIE_ARI_CNTL__ARI_FUNCTION_GROUP__SHIFT 0x4 |
|---|
| 146083 | #define BIF_CFG_DEV0_EPF5_1_PCIE_ARI_CNTL__ARI_MFVC_FUNC_GROUPS_EN_MASK 0x0001L |
|---|
| 146084 | #define BIF_CFG_DEV0_EPF5_1_PCIE_ARI_CNTL__ARI_ACS_FUNC_GROUPS_EN_MASK 0x0002L |
|---|
| 146085 | #define BIF_CFG_DEV0_EPF5_1_PCIE_ARI_CNTL__ARI_FUNCTION_GROUP_MASK 0x0070L |
|---|
| 146086 | |
|---|
| 146087 | |
|---|
| 146088 | // addressBlock: nbio_nbif0_bif_cfg_dev0_epf6_bifcfgdecp |
|---|
| 146089 | //BIF_CFG_DEV0_EPF6_1_VENDOR_ID |
|---|
| 146090 | #define BIF_CFG_DEV0_EPF6_1_VENDOR_ID__VENDOR_ID__SHIFT 0x0 |
|---|
| 146091 | #define BIF_CFG_DEV0_EPF6_1_VENDOR_ID__VENDOR_ID_MASK 0xFFFFL |
|---|
| 146092 | //BIF_CFG_DEV0_EPF6_1_DEVICE_ID |
|---|
| 146093 | #define BIF_CFG_DEV0_EPF6_1_DEVICE_ID__DEVICE_ID__SHIFT 0x0 |
|---|
| 146094 | #define BIF_CFG_DEV0_EPF6_1_DEVICE_ID__DEVICE_ID_MASK 0xFFFFL |
|---|
| 146095 | //BIF_CFG_DEV0_EPF6_1_COMMAND |
|---|
| 146096 | #define BIF_CFG_DEV0_EPF6_1_COMMAND__IO_ACCESS_EN__SHIFT 0x0 |
|---|
| 146097 | #define BIF_CFG_DEV0_EPF6_1_COMMAND__MEM_ACCESS_EN__SHIFT 0x1 |
|---|
| 146098 | #define BIF_CFG_DEV0_EPF6_1_COMMAND__BUS_MASTER_EN__SHIFT 0x2 |
|---|
| 146099 | #define BIF_CFG_DEV0_EPF6_1_COMMAND__SPECIAL_CYCLE_EN__SHIFT 0x3 |
|---|
| 146100 | #define BIF_CFG_DEV0_EPF6_1_COMMAND__MEM_WRITE_INVALIDATE_EN__SHIFT 0x4 |
|---|
| 146101 | #define BIF_CFG_DEV0_EPF6_1_COMMAND__PAL_SNOOP_EN__SHIFT 0x5 |
|---|
| 146102 | #define BIF_CFG_DEV0_EPF6_1_COMMAND__PARITY_ERROR_RESPONSE__SHIFT 0x6 |
|---|
| 146103 | #define BIF_CFG_DEV0_EPF6_1_COMMAND__AD_STEPPING__SHIFT 0x7 |
|---|
| 146104 | #define BIF_CFG_DEV0_EPF6_1_COMMAND__SERR_EN__SHIFT 0x8 |
|---|
| 146105 | #define BIF_CFG_DEV0_EPF6_1_COMMAND__FAST_B2B_EN__SHIFT 0x9 |
|---|
| 146106 | #define BIF_CFG_DEV0_EPF6_1_COMMAND__INT_DIS__SHIFT 0xa |
|---|
| 146107 | #define BIF_CFG_DEV0_EPF6_1_COMMAND__IO_ACCESS_EN_MASK 0x0001L |
|---|
| 146108 | #define BIF_CFG_DEV0_EPF6_1_COMMAND__MEM_ACCESS_EN_MASK 0x0002L |
|---|
| 146109 | #define BIF_CFG_DEV0_EPF6_1_COMMAND__BUS_MASTER_EN_MASK 0x0004L |
|---|
| 146110 | #define BIF_CFG_DEV0_EPF6_1_COMMAND__SPECIAL_CYCLE_EN_MASK 0x0008L |
|---|
| 146111 | #define BIF_CFG_DEV0_EPF6_1_COMMAND__MEM_WRITE_INVALIDATE_EN_MASK 0x0010L |
|---|
| 146112 | #define BIF_CFG_DEV0_EPF6_1_COMMAND__PAL_SNOOP_EN_MASK 0x0020L |
|---|
| 146113 | #define BIF_CFG_DEV0_EPF6_1_COMMAND__PARITY_ERROR_RESPONSE_MASK 0x0040L |
|---|
| 146114 | #define BIF_CFG_DEV0_EPF6_1_COMMAND__AD_STEPPING_MASK 0x0080L |
|---|
| 146115 | #define BIF_CFG_DEV0_EPF6_1_COMMAND__SERR_EN_MASK 0x0100L |
|---|
| 146116 | #define BIF_CFG_DEV0_EPF6_1_COMMAND__FAST_B2B_EN_MASK 0x0200L |
|---|
| 146117 | #define BIF_CFG_DEV0_EPF6_1_COMMAND__INT_DIS_MASK 0x0400L |
|---|
| 146118 | //BIF_CFG_DEV0_EPF6_1_STATUS |
|---|
| 146119 | #define BIF_CFG_DEV0_EPF6_1_STATUS__IMMEDIATE_READINESS__SHIFT 0x0 |
|---|
| 146120 | #define BIF_CFG_DEV0_EPF6_1_STATUS__INT_STATUS__SHIFT 0x3 |
|---|
| 146121 | #define BIF_CFG_DEV0_EPF6_1_STATUS__CAP_LIST__SHIFT 0x4 |
|---|
| 146122 | #define BIF_CFG_DEV0_EPF6_1_STATUS__PCI_66_CAP__SHIFT 0x5 |
|---|
| 146123 | #define BIF_CFG_DEV0_EPF6_1_STATUS__FAST_BACK_CAPABLE__SHIFT 0x7 |
|---|
| 146124 | #define BIF_CFG_DEV0_EPF6_1_STATUS__MASTER_DATA_PARITY_ERROR__SHIFT 0x8 |
|---|
| 146125 | #define BIF_CFG_DEV0_EPF6_1_STATUS__DEVSEL_TIMING__SHIFT 0x9 |
|---|
| 146126 | #define BIF_CFG_DEV0_EPF6_1_STATUS__SIGNAL_TARGET_ABORT__SHIFT 0xb |
|---|
| 146127 | #define BIF_CFG_DEV0_EPF6_1_STATUS__RECEIVED_TARGET_ABORT__SHIFT 0xc |
|---|
| 146128 | #define BIF_CFG_DEV0_EPF6_1_STATUS__RECEIVED_MASTER_ABORT__SHIFT 0xd |
|---|
| 146129 | #define BIF_CFG_DEV0_EPF6_1_STATUS__SIGNALED_SYSTEM_ERROR__SHIFT 0xe |
|---|
| 146130 | #define BIF_CFG_DEV0_EPF6_1_STATUS__PARITY_ERROR_DETECTED__SHIFT 0xf |
|---|
| 146131 | #define BIF_CFG_DEV0_EPF6_1_STATUS__IMMEDIATE_READINESS_MASK 0x0001L |
|---|
| 146132 | #define BIF_CFG_DEV0_EPF6_1_STATUS__INT_STATUS_MASK 0x0008L |
|---|
| 146133 | #define BIF_CFG_DEV0_EPF6_1_STATUS__CAP_LIST_MASK 0x0010L |
|---|
| 146134 | #define BIF_CFG_DEV0_EPF6_1_STATUS__PCI_66_CAP_MASK 0x0020L |
|---|
| 146135 | #define BIF_CFG_DEV0_EPF6_1_STATUS__FAST_BACK_CAPABLE_MASK 0x0080L |
|---|
| 146136 | #define BIF_CFG_DEV0_EPF6_1_STATUS__MASTER_DATA_PARITY_ERROR_MASK 0x0100L |
|---|
| 146137 | #define BIF_CFG_DEV0_EPF6_1_STATUS__DEVSEL_TIMING_MASK 0x0600L |
|---|
| 146138 | #define BIF_CFG_DEV0_EPF6_1_STATUS__SIGNAL_TARGET_ABORT_MASK 0x0800L |
|---|
| 146139 | #define BIF_CFG_DEV0_EPF6_1_STATUS__RECEIVED_TARGET_ABORT_MASK 0x1000L |
|---|
| 146140 | #define BIF_CFG_DEV0_EPF6_1_STATUS__RECEIVED_MASTER_ABORT_MASK 0x2000L |
|---|
| 146141 | #define BIF_CFG_DEV0_EPF6_1_STATUS__SIGNALED_SYSTEM_ERROR_MASK 0x4000L |
|---|
| 146142 | #define BIF_CFG_DEV0_EPF6_1_STATUS__PARITY_ERROR_DETECTED_MASK 0x8000L |
|---|
| 146143 | //BIF_CFG_DEV0_EPF6_1_REVISION_ID |
|---|
| 146144 | #define BIF_CFG_DEV0_EPF6_1_REVISION_ID__MINOR_REV_ID__SHIFT 0x0 |
|---|
| 146145 | #define BIF_CFG_DEV0_EPF6_1_REVISION_ID__MAJOR_REV_ID__SHIFT 0x4 |
|---|
| 146146 | #define BIF_CFG_DEV0_EPF6_1_REVISION_ID__MINOR_REV_ID_MASK 0x0FL |
|---|
| 146147 | #define BIF_CFG_DEV0_EPF6_1_REVISION_ID__MAJOR_REV_ID_MASK 0xF0L |
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|---|
| 146247 | #define BIF_CFG_DEV0_EPF6_1_PMI_CAP__IMMEDIATE_READINESS_ON_RETURN_TO_D0_MASK 0x0010L |
|---|
| 146248 | #define BIF_CFG_DEV0_EPF6_1_PMI_CAP__DEV_SPECIFIC_INIT_MASK 0x0020L |
|---|
| 146249 | #define BIF_CFG_DEV0_EPF6_1_PMI_CAP__AUX_CURRENT_MASK 0x01C0L |
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| 146250 | #define BIF_CFG_DEV0_EPF6_1_PMI_CAP__D1_SUPPORT_MASK 0x0200L |
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|---|
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|---|
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|---|
| 146261 | #define BIF_CFG_DEV0_EPF6_1_PMI_STATUS_CNTL__BUS_PWR_EN__SHIFT 0x17 |
|---|
| 146262 | #define BIF_CFG_DEV0_EPF6_1_PMI_STATUS_CNTL__PMI_DATA__SHIFT 0x18 |
|---|
| 146263 | #define BIF_CFG_DEV0_EPF6_1_PMI_STATUS_CNTL__POWER_STATE_MASK 0x00000003L |
|---|
| 146264 | #define BIF_CFG_DEV0_EPF6_1_PMI_STATUS_CNTL__NO_SOFT_RESET_MASK 0x00000008L |
|---|
| 146265 | #define BIF_CFG_DEV0_EPF6_1_PMI_STATUS_CNTL__PME_EN_MASK 0x00000100L |
|---|
| 146266 | #define BIF_CFG_DEV0_EPF6_1_PMI_STATUS_CNTL__DATA_SELECT_MASK 0x00001E00L |
|---|
| 146267 | #define BIF_CFG_DEV0_EPF6_1_PMI_STATUS_CNTL__DATA_SCALE_MASK 0x00006000L |
|---|
| 146268 | #define BIF_CFG_DEV0_EPF6_1_PMI_STATUS_CNTL__PME_STATUS_MASK 0x00008000L |
|---|
| 146269 | #define BIF_CFG_DEV0_EPF6_1_PMI_STATUS_CNTL__B2_B3_SUPPORT_MASK 0x00400000L |
|---|
| 146270 | #define BIF_CFG_DEV0_EPF6_1_PMI_STATUS_CNTL__BUS_PWR_EN_MASK 0x00800000L |
|---|
| 146271 | #define BIF_CFG_DEV0_EPF6_1_PMI_STATUS_CNTL__PMI_DATA_MASK 0xFF000000L |
|---|
| 146272 | //BIF_CFG_DEV0_EPF6_1_SBRN |
|---|
| 146273 | #define BIF_CFG_DEV0_EPF6_1_SBRN__SBRN__SHIFT 0x0 |
|---|
| 146274 | #define BIF_CFG_DEV0_EPF6_1_SBRN__SBRN_MASK 0xFFL |
|---|
| 146275 | //BIF_CFG_DEV0_EPF6_1_FLADJ |
|---|
| 146276 | #define BIF_CFG_DEV0_EPF6_1_FLADJ__FLADJ__SHIFT 0x0 |
|---|
| 146277 | #define BIF_CFG_DEV0_EPF6_1_FLADJ__NFC__SHIFT 0x6 |
|---|
| 146278 | #define BIF_CFG_DEV0_EPF6_1_FLADJ__FLADJ_MASK 0x3FL |
|---|
| 146279 | #define BIF_CFG_DEV0_EPF6_1_FLADJ__NFC_MASK 0x40L |
|---|
| 146280 | //BIF_CFG_DEV0_EPF6_1_DBESL_DBESLD |
|---|
| 146281 | #define BIF_CFG_DEV0_EPF6_1_DBESL_DBESLD__DBESL__SHIFT 0x0 |
|---|
| 146282 | #define BIF_CFG_DEV0_EPF6_1_DBESL_DBESLD__DBESLD__SHIFT 0x4 |
|---|
| 146283 | #define BIF_CFG_DEV0_EPF6_1_DBESL_DBESLD__DBESL_MASK 0x0FL |
|---|
| 146284 | #define BIF_CFG_DEV0_EPF6_1_DBESL_DBESLD__DBESLD_MASK 0xF0L |
|---|
| 146285 | //BIF_CFG_DEV0_EPF6_1_PCIE_CAP_LIST |
|---|
| 146286 | #define BIF_CFG_DEV0_EPF6_1_PCIE_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 146287 | #define BIF_CFG_DEV0_EPF6_1_PCIE_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
|---|
| 146288 | #define BIF_CFG_DEV0_EPF6_1_PCIE_CAP_LIST__CAP_ID_MASK 0x00FFL |
|---|
| 146289 | #define BIF_CFG_DEV0_EPF6_1_PCIE_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
|---|
| 146290 | //BIF_CFG_DEV0_EPF6_1_PCIE_CAP |
|---|
| 146291 | #define BIF_CFG_DEV0_EPF6_1_PCIE_CAP__VERSION__SHIFT 0x0 |
|---|
| 146292 | #define BIF_CFG_DEV0_EPF6_1_PCIE_CAP__DEVICE_TYPE__SHIFT 0x4 |
|---|
| 146293 | #define BIF_CFG_DEV0_EPF6_1_PCIE_CAP__SLOT_IMPLEMENTED__SHIFT 0x8 |
|---|
| 146294 | #define BIF_CFG_DEV0_EPF6_1_PCIE_CAP__INT_MESSAGE_NUM__SHIFT 0x9 |
|---|
| 146295 | #define BIF_CFG_DEV0_EPF6_1_PCIE_CAP__VERSION_MASK 0x000FL |
|---|
| 146296 | #define BIF_CFG_DEV0_EPF6_1_PCIE_CAP__DEVICE_TYPE_MASK 0x00F0L |
|---|
| 146297 | #define BIF_CFG_DEV0_EPF6_1_PCIE_CAP__SLOT_IMPLEMENTED_MASK 0x0100L |
|---|
| 146298 | #define BIF_CFG_DEV0_EPF6_1_PCIE_CAP__INT_MESSAGE_NUM_MASK 0x3E00L |
|---|
| 146299 | //BIF_CFG_DEV0_EPF6_1_DEVICE_CAP |
|---|
| 146300 | #define BIF_CFG_DEV0_EPF6_1_DEVICE_CAP__MAX_PAYLOAD_SUPPORT__SHIFT 0x0 |
|---|
| 146301 | #define BIF_CFG_DEV0_EPF6_1_DEVICE_CAP__PHANTOM_FUNC__SHIFT 0x3 |
|---|
| 146302 | #define BIF_CFG_DEV0_EPF6_1_DEVICE_CAP__EXTENDED_TAG__SHIFT 0x5 |
|---|
| 146303 | #define BIF_CFG_DEV0_EPF6_1_DEVICE_CAP__L0S_ACCEPTABLE_LATENCY__SHIFT 0x6 |
|---|
| 146304 | #define BIF_CFG_DEV0_EPF6_1_DEVICE_CAP__L1_ACCEPTABLE_LATENCY__SHIFT 0x9 |
|---|
| 146305 | #define BIF_CFG_DEV0_EPF6_1_DEVICE_CAP__ROLE_BASED_ERR_REPORTING__SHIFT 0xf |
|---|
| 146306 | #define BIF_CFG_DEV0_EPF6_1_DEVICE_CAP__CAPTURED_SLOT_POWER_LIMIT__SHIFT 0x12 |
|---|
| 146307 | #define BIF_CFG_DEV0_EPF6_1_DEVICE_CAP__CAPTURED_SLOT_POWER_SCALE__SHIFT 0x1a |
|---|
| 146308 | #define BIF_CFG_DEV0_EPF6_1_DEVICE_CAP__FLR_CAPABLE__SHIFT 0x1c |
|---|
| 146309 | #define BIF_CFG_DEV0_EPF6_1_DEVICE_CAP__MAX_PAYLOAD_SUPPORT_MASK 0x00000007L |
|---|
| 146310 | #define BIF_CFG_DEV0_EPF6_1_DEVICE_CAP__PHANTOM_FUNC_MASK 0x00000018L |
|---|
| 146311 | #define BIF_CFG_DEV0_EPF6_1_DEVICE_CAP__EXTENDED_TAG_MASK 0x00000020L |
|---|
| 146312 | #define BIF_CFG_DEV0_EPF6_1_DEVICE_CAP__L0S_ACCEPTABLE_LATENCY_MASK 0x000001C0L |
|---|
| 146313 | #define BIF_CFG_DEV0_EPF6_1_DEVICE_CAP__L1_ACCEPTABLE_LATENCY_MASK 0x00000E00L |
|---|
| 146314 | #define BIF_CFG_DEV0_EPF6_1_DEVICE_CAP__ROLE_BASED_ERR_REPORTING_MASK 0x00008000L |
|---|
| 146315 | #define BIF_CFG_DEV0_EPF6_1_DEVICE_CAP__CAPTURED_SLOT_POWER_LIMIT_MASK 0x03FC0000L |
|---|
| 146316 | #define BIF_CFG_DEV0_EPF6_1_DEVICE_CAP__CAPTURED_SLOT_POWER_SCALE_MASK 0x0C000000L |
|---|
| 146317 | #define BIF_CFG_DEV0_EPF6_1_DEVICE_CAP__FLR_CAPABLE_MASK 0x10000000L |
|---|
| 146318 | //BIF_CFG_DEV0_EPF6_1_DEVICE_CNTL |
|---|
| 146319 | #define BIF_CFG_DEV0_EPF6_1_DEVICE_CNTL__CORR_ERR_EN__SHIFT 0x0 |
|---|
| 146320 | #define BIF_CFG_DEV0_EPF6_1_DEVICE_CNTL__NON_FATAL_ERR_EN__SHIFT 0x1 |
|---|
| 146321 | #define BIF_CFG_DEV0_EPF6_1_DEVICE_CNTL__FATAL_ERR_EN__SHIFT 0x2 |
|---|
| 146322 | #define BIF_CFG_DEV0_EPF6_1_DEVICE_CNTL__USR_REPORT_EN__SHIFT 0x3 |
|---|
| 146323 | #define BIF_CFG_DEV0_EPF6_1_DEVICE_CNTL__RELAXED_ORD_EN__SHIFT 0x4 |
|---|
| 146324 | #define BIF_CFG_DEV0_EPF6_1_DEVICE_CNTL__MAX_PAYLOAD_SIZE__SHIFT 0x5 |
|---|
| 146325 | #define BIF_CFG_DEV0_EPF6_1_DEVICE_CNTL__EXTENDED_TAG_EN__SHIFT 0x8 |
|---|
| 146326 | #define BIF_CFG_DEV0_EPF6_1_DEVICE_CNTL__PHANTOM_FUNC_EN__SHIFT 0x9 |
|---|
| 146327 | #define BIF_CFG_DEV0_EPF6_1_DEVICE_CNTL__AUX_POWER_PM_EN__SHIFT 0xa |
|---|
| 146328 | #define BIF_CFG_DEV0_EPF6_1_DEVICE_CNTL__NO_SNOOP_EN__SHIFT 0xb |
|---|
| 146329 | #define BIF_CFG_DEV0_EPF6_1_DEVICE_CNTL__MAX_READ_REQUEST_SIZE__SHIFT 0xc |
|---|
| 146330 | #define BIF_CFG_DEV0_EPF6_1_DEVICE_CNTL__INITIATE_FLR__SHIFT 0xf |
|---|
| 146331 | #define BIF_CFG_DEV0_EPF6_1_DEVICE_CNTL__CORR_ERR_EN_MASK 0x0001L |
|---|
| 146332 | #define BIF_CFG_DEV0_EPF6_1_DEVICE_CNTL__NON_FATAL_ERR_EN_MASK 0x0002L |
|---|
| 146333 | #define BIF_CFG_DEV0_EPF6_1_DEVICE_CNTL__FATAL_ERR_EN_MASK 0x0004L |
|---|
| 146334 | #define BIF_CFG_DEV0_EPF6_1_DEVICE_CNTL__USR_REPORT_EN_MASK 0x0008L |
|---|
| 146335 | #define BIF_CFG_DEV0_EPF6_1_DEVICE_CNTL__RELAXED_ORD_EN_MASK 0x0010L |
|---|
| 146336 | #define BIF_CFG_DEV0_EPF6_1_DEVICE_CNTL__MAX_PAYLOAD_SIZE_MASK 0x00E0L |
|---|
| 146337 | #define BIF_CFG_DEV0_EPF6_1_DEVICE_CNTL__EXTENDED_TAG_EN_MASK 0x0100L |
|---|
| 146338 | #define BIF_CFG_DEV0_EPF6_1_DEVICE_CNTL__PHANTOM_FUNC_EN_MASK 0x0200L |
|---|
| 146339 | #define BIF_CFG_DEV0_EPF6_1_DEVICE_CNTL__AUX_POWER_PM_EN_MASK 0x0400L |
|---|
| 146340 | #define BIF_CFG_DEV0_EPF6_1_DEVICE_CNTL__NO_SNOOP_EN_MASK 0x0800L |
|---|
| 146341 | #define BIF_CFG_DEV0_EPF6_1_DEVICE_CNTL__MAX_READ_REQUEST_SIZE_MASK 0x7000L |
|---|
| 146342 | #define BIF_CFG_DEV0_EPF6_1_DEVICE_CNTL__INITIATE_FLR_MASK 0x8000L |
|---|
| 146343 | //BIF_CFG_DEV0_EPF6_1_DEVICE_STATUS |
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| 146344 | #define BIF_CFG_DEV0_EPF6_1_DEVICE_STATUS__CORR_ERR__SHIFT 0x0 |
|---|
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|---|
| 146347 | #define BIF_CFG_DEV0_EPF6_1_DEVICE_STATUS__USR_DETECTED__SHIFT 0x3 |
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|---|
| 146349 | #define BIF_CFG_DEV0_EPF6_1_DEVICE_STATUS__TRANSACTIONS_PEND__SHIFT 0x5 |
|---|
| 146350 | #define BIF_CFG_DEV0_EPF6_1_DEVICE_STATUS__EMER_POWER_REDUCTION_DETECTED__SHIFT 0x6 |
|---|
| 146351 | #define BIF_CFG_DEV0_EPF6_1_DEVICE_STATUS__CORR_ERR_MASK 0x0001L |
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| 146352 | #define BIF_CFG_DEV0_EPF6_1_DEVICE_STATUS__NON_FATAL_ERR_MASK 0x0002L |
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| 146353 | #define BIF_CFG_DEV0_EPF6_1_DEVICE_STATUS__FATAL_ERR_MASK 0x0004L |
|---|
| 146354 | #define BIF_CFG_DEV0_EPF6_1_DEVICE_STATUS__USR_DETECTED_MASK 0x0008L |
|---|
| 146355 | #define BIF_CFG_DEV0_EPF6_1_DEVICE_STATUS__AUX_PWR_MASK 0x0010L |
|---|
| 146356 | #define BIF_CFG_DEV0_EPF6_1_DEVICE_STATUS__TRANSACTIONS_PEND_MASK 0x0020L |
|---|
| 146357 | #define BIF_CFG_DEV0_EPF6_1_DEVICE_STATUS__EMER_POWER_REDUCTION_DETECTED_MASK 0x0040L |
|---|
| 146358 | //BIF_CFG_DEV0_EPF6_1_LINK_CAP |
|---|
| 146359 | #define BIF_CFG_DEV0_EPF6_1_LINK_CAP__LINK_SPEED__SHIFT 0x0 |
|---|
| 146360 | #define BIF_CFG_DEV0_EPF6_1_LINK_CAP__LINK_WIDTH__SHIFT 0x4 |
|---|
| 146361 | #define BIF_CFG_DEV0_EPF6_1_LINK_CAP__PM_SUPPORT__SHIFT 0xa |
|---|
| 146362 | #define BIF_CFG_DEV0_EPF6_1_LINK_CAP__L0S_EXIT_LATENCY__SHIFT 0xc |
|---|
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|---|
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|---|
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|---|
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|---|
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|---|
| 146369 | #define BIF_CFG_DEV0_EPF6_1_LINK_CAP__PORT_NUMBER__SHIFT 0x18 |
|---|
| 146370 | #define BIF_CFG_DEV0_EPF6_1_LINK_CAP__LINK_SPEED_MASK 0x0000000FL |
|---|
| 146371 | #define BIF_CFG_DEV0_EPF6_1_LINK_CAP__LINK_WIDTH_MASK 0x000003F0L |
|---|
| 146372 | #define BIF_CFG_DEV0_EPF6_1_LINK_CAP__PM_SUPPORT_MASK 0x00000C00L |
|---|
| 146373 | #define BIF_CFG_DEV0_EPF6_1_LINK_CAP__L0S_EXIT_LATENCY_MASK 0x00007000L |
|---|
| 146374 | #define BIF_CFG_DEV0_EPF6_1_LINK_CAP__L1_EXIT_LATENCY_MASK 0x00038000L |
|---|
| 146375 | #define BIF_CFG_DEV0_EPF6_1_LINK_CAP__CLOCK_POWER_MANAGEMENT_MASK 0x00040000L |
|---|
| 146376 | #define BIF_CFG_DEV0_EPF6_1_LINK_CAP__SURPRISE_DOWN_ERR_REPORTING_MASK 0x00080000L |
|---|
| 146377 | #define BIF_CFG_DEV0_EPF6_1_LINK_CAP__DL_ACTIVE_REPORTING_CAPABLE_MASK 0x00100000L |
|---|
| 146378 | #define BIF_CFG_DEV0_EPF6_1_LINK_CAP__LINK_BW_NOTIFICATION_CAP_MASK 0x00200000L |
|---|
| 146379 | #define BIF_CFG_DEV0_EPF6_1_LINK_CAP__ASPM_OPTIONALITY_COMPLIANCE_MASK 0x00400000L |
|---|
| 146380 | #define BIF_CFG_DEV0_EPF6_1_LINK_CAP__PORT_NUMBER_MASK 0xFF000000L |
|---|
| 146381 | //BIF_CFG_DEV0_EPF6_1_LINK_CNTL |
|---|
| 146382 | #define BIF_CFG_DEV0_EPF6_1_LINK_CNTL__PM_CONTROL__SHIFT 0x0 |
|---|
| 146383 | #define BIF_CFG_DEV0_EPF6_1_LINK_CNTL__PTM_PROP_DELAY_ADAPT_INTER_B__SHIFT 0x2 |
|---|
| 146384 | #define BIF_CFG_DEV0_EPF6_1_LINK_CNTL__READ_CPL_BOUNDARY__SHIFT 0x3 |
|---|
| 146385 | #define BIF_CFG_DEV0_EPF6_1_LINK_CNTL__LINK_DIS__SHIFT 0x4 |
|---|
| 146386 | #define BIF_CFG_DEV0_EPF6_1_LINK_CNTL__RETRAIN_LINK__SHIFT 0x5 |
|---|
| 146387 | #define BIF_CFG_DEV0_EPF6_1_LINK_CNTL__COMMON_CLOCK_CFG__SHIFT 0x6 |
|---|
| 146388 | #define BIF_CFG_DEV0_EPF6_1_LINK_CNTL__EXTENDED_SYNC__SHIFT 0x7 |
|---|
| 146389 | #define BIF_CFG_DEV0_EPF6_1_LINK_CNTL__CLOCK_POWER_MANAGEMENT_EN__SHIFT 0x8 |
|---|
| 146390 | #define BIF_CFG_DEV0_EPF6_1_LINK_CNTL__HW_AUTONOMOUS_WIDTH_DISABLE__SHIFT 0x9 |
|---|
| 146391 | #define BIF_CFG_DEV0_EPF6_1_LINK_CNTL__LINK_BW_MANAGEMENT_INT_EN__SHIFT 0xa |
|---|
| 146392 | #define BIF_CFG_DEV0_EPF6_1_LINK_CNTL__LINK_AUTONOMOUS_BW_INT_EN__SHIFT 0xb |
|---|
| 146393 | #define BIF_CFG_DEV0_EPF6_1_LINK_CNTL__DRS_SIGNALING_CONTROL__SHIFT 0xe |
|---|
| 146394 | #define BIF_CFG_DEV0_EPF6_1_LINK_CNTL__PM_CONTROL_MASK 0x0003L |
|---|
| 146395 | #define BIF_CFG_DEV0_EPF6_1_LINK_CNTL__PTM_PROP_DELAY_ADAPT_INTER_B_MASK 0x0004L |
|---|
| 146396 | #define BIF_CFG_DEV0_EPF6_1_LINK_CNTL__READ_CPL_BOUNDARY_MASK 0x0008L |
|---|
| 146397 | #define BIF_CFG_DEV0_EPF6_1_LINK_CNTL__LINK_DIS_MASK 0x0010L |
|---|
| 146398 | #define BIF_CFG_DEV0_EPF6_1_LINK_CNTL__RETRAIN_LINK_MASK 0x0020L |
|---|
| 146399 | #define BIF_CFG_DEV0_EPF6_1_LINK_CNTL__COMMON_CLOCK_CFG_MASK 0x0040L |
|---|
| 146400 | #define BIF_CFG_DEV0_EPF6_1_LINK_CNTL__EXTENDED_SYNC_MASK 0x0080L |
|---|
| 146401 | #define BIF_CFG_DEV0_EPF6_1_LINK_CNTL__CLOCK_POWER_MANAGEMENT_EN_MASK 0x0100L |
|---|
| 146402 | #define BIF_CFG_DEV0_EPF6_1_LINK_CNTL__HW_AUTONOMOUS_WIDTH_DISABLE_MASK 0x0200L |
|---|
| 146403 | #define BIF_CFG_DEV0_EPF6_1_LINK_CNTL__LINK_BW_MANAGEMENT_INT_EN_MASK 0x0400L |
|---|
| 146404 | #define BIF_CFG_DEV0_EPF6_1_LINK_CNTL__LINK_AUTONOMOUS_BW_INT_EN_MASK 0x0800L |
|---|
| 146405 | #define BIF_CFG_DEV0_EPF6_1_LINK_CNTL__DRS_SIGNALING_CONTROL_MASK 0xC000L |
|---|
| 146406 | //BIF_CFG_DEV0_EPF6_1_LINK_STATUS |
|---|
| 146407 | #define BIF_CFG_DEV0_EPF6_1_LINK_STATUS__CURRENT_LINK_SPEED__SHIFT 0x0 |
|---|
| 146408 | #define BIF_CFG_DEV0_EPF6_1_LINK_STATUS__NEGOTIATED_LINK_WIDTH__SHIFT 0x4 |
|---|
| 146409 | #define BIF_CFG_DEV0_EPF6_1_LINK_STATUS__LINK_TRAINING__SHIFT 0xb |
|---|
| 146410 | #define BIF_CFG_DEV0_EPF6_1_LINK_STATUS__SLOT_CLOCK_CFG__SHIFT 0xc |
|---|
| 146411 | #define BIF_CFG_DEV0_EPF6_1_LINK_STATUS__DL_ACTIVE__SHIFT 0xd |
|---|
| 146412 | #define BIF_CFG_DEV0_EPF6_1_LINK_STATUS__LINK_BW_MANAGEMENT_STATUS__SHIFT 0xe |
|---|
| 146413 | #define BIF_CFG_DEV0_EPF6_1_LINK_STATUS__LINK_AUTONOMOUS_BW_STATUS__SHIFT 0xf |
|---|
| 146414 | #define BIF_CFG_DEV0_EPF6_1_LINK_STATUS__CURRENT_LINK_SPEED_MASK 0x000FL |
|---|
| 146415 | #define BIF_CFG_DEV0_EPF6_1_LINK_STATUS__NEGOTIATED_LINK_WIDTH_MASK 0x03F0L |
|---|
| 146416 | #define BIF_CFG_DEV0_EPF6_1_LINK_STATUS__LINK_TRAINING_MASK 0x0800L |
|---|
| 146417 | #define BIF_CFG_DEV0_EPF6_1_LINK_STATUS__SLOT_CLOCK_CFG_MASK 0x1000L |
|---|
| 146418 | #define BIF_CFG_DEV0_EPF6_1_LINK_STATUS__DL_ACTIVE_MASK 0x2000L |
|---|
| 146419 | #define BIF_CFG_DEV0_EPF6_1_LINK_STATUS__LINK_BW_MANAGEMENT_STATUS_MASK 0x4000L |
|---|
| 146420 | #define BIF_CFG_DEV0_EPF6_1_LINK_STATUS__LINK_AUTONOMOUS_BW_STATUS_MASK 0x8000L |
|---|
| 146421 | //BIF_CFG_DEV0_EPF6_1_DEVICE_CAP2 |
|---|
| 146422 | #define BIF_CFG_DEV0_EPF6_1_DEVICE_CAP2__CPL_TIMEOUT_RANGE_SUPPORTED__SHIFT 0x0 |
|---|
| 146423 | #define BIF_CFG_DEV0_EPF6_1_DEVICE_CAP2__CPL_TIMEOUT_DIS_SUPPORTED__SHIFT 0x4 |
|---|
| 146424 | #define BIF_CFG_DEV0_EPF6_1_DEVICE_CAP2__ARI_FORWARDING_SUPPORTED__SHIFT 0x5 |
|---|
| 146425 | #define BIF_CFG_DEV0_EPF6_1_DEVICE_CAP2__ATOMICOP_ROUTING_SUPPORTED__SHIFT 0x6 |
|---|
| 146426 | #define BIF_CFG_DEV0_EPF6_1_DEVICE_CAP2__ATOMICOP_32CMPLT_SUPPORTED__SHIFT 0x7 |
|---|
| 146427 | #define BIF_CFG_DEV0_EPF6_1_DEVICE_CAP2__ATOMICOP_64CMPLT_SUPPORTED__SHIFT 0x8 |
|---|
| 146428 | #define BIF_CFG_DEV0_EPF6_1_DEVICE_CAP2__CAS128_CMPLT_SUPPORTED__SHIFT 0x9 |
|---|
| 146429 | #define BIF_CFG_DEV0_EPF6_1_DEVICE_CAP2__NO_RO_ENABLED_P2P_PASSING__SHIFT 0xa |
|---|
| 146430 | #define BIF_CFG_DEV0_EPF6_1_DEVICE_CAP2__LTR_SUPPORTED__SHIFT 0xb |
|---|
| 146431 | #define BIF_CFG_DEV0_EPF6_1_DEVICE_CAP2__TPH_CPLR_SUPPORTED__SHIFT 0xc |
|---|
| 146432 | #define BIF_CFG_DEV0_EPF6_1_DEVICE_CAP2__LN_SYSTEM_CLS__SHIFT 0xe |
|---|
| 146433 | #define BIF_CFG_DEV0_EPF6_1_DEVICE_CAP2__TEN_BIT_TAG_COMPLETER_SUPPORTED__SHIFT 0x10 |
|---|
| 146434 | #define BIF_CFG_DEV0_EPF6_1_DEVICE_CAP2__TEN_BIT_TAG_REQUESTER_SUPPORTED__SHIFT 0x11 |
|---|
| 146435 | #define BIF_CFG_DEV0_EPF6_1_DEVICE_CAP2__OBFF_SUPPORTED__SHIFT 0x12 |
|---|
| 146436 | #define BIF_CFG_DEV0_EPF6_1_DEVICE_CAP2__EXTENDED_FMT_FIELD_SUPPORTED__SHIFT 0x14 |
|---|
| 146437 | #define BIF_CFG_DEV0_EPF6_1_DEVICE_CAP2__END_END_TLP_PREFIX_SUPPORTED__SHIFT 0x15 |
|---|
| 146438 | #define BIF_CFG_DEV0_EPF6_1_DEVICE_CAP2__MAX_END_END_TLP_PREFIXES__SHIFT 0x16 |
|---|
| 146439 | #define BIF_CFG_DEV0_EPF6_1_DEVICE_CAP2__EMER_POWER_REDUCTION_SUPPORTED__SHIFT 0x18 |
|---|
| 146440 | #define BIF_CFG_DEV0_EPF6_1_DEVICE_CAP2__EMER_POWER_REDUCTION_INIT_REQ__SHIFT 0x1a |
|---|
| 146441 | #define BIF_CFG_DEV0_EPF6_1_DEVICE_CAP2__FRS_SUPPORTED__SHIFT 0x1f |
|---|
| 146442 | #define BIF_CFG_DEV0_EPF6_1_DEVICE_CAP2__CPL_TIMEOUT_RANGE_SUPPORTED_MASK 0x0000000FL |
|---|
| 146443 | #define BIF_CFG_DEV0_EPF6_1_DEVICE_CAP2__CPL_TIMEOUT_DIS_SUPPORTED_MASK 0x00000010L |
|---|
| 146444 | #define BIF_CFG_DEV0_EPF6_1_DEVICE_CAP2__ARI_FORWARDING_SUPPORTED_MASK 0x00000020L |
|---|
| 146445 | #define BIF_CFG_DEV0_EPF6_1_DEVICE_CAP2__ATOMICOP_ROUTING_SUPPORTED_MASK 0x00000040L |
|---|
| 146446 | #define BIF_CFG_DEV0_EPF6_1_DEVICE_CAP2__ATOMICOP_32CMPLT_SUPPORTED_MASK 0x00000080L |
|---|
| 146447 | #define BIF_CFG_DEV0_EPF6_1_DEVICE_CAP2__ATOMICOP_64CMPLT_SUPPORTED_MASK 0x00000100L |
|---|
| 146448 | #define BIF_CFG_DEV0_EPF6_1_DEVICE_CAP2__CAS128_CMPLT_SUPPORTED_MASK 0x00000200L |
|---|
| 146449 | #define BIF_CFG_DEV0_EPF6_1_DEVICE_CAP2__NO_RO_ENABLED_P2P_PASSING_MASK 0x00000400L |
|---|
| 146450 | #define BIF_CFG_DEV0_EPF6_1_DEVICE_CAP2__LTR_SUPPORTED_MASK 0x00000800L |
|---|
| 146451 | #define BIF_CFG_DEV0_EPF6_1_DEVICE_CAP2__TPH_CPLR_SUPPORTED_MASK 0x00003000L |
|---|
| 146452 | #define BIF_CFG_DEV0_EPF6_1_DEVICE_CAP2__LN_SYSTEM_CLS_MASK 0x0000C000L |
|---|
| 146453 | #define BIF_CFG_DEV0_EPF6_1_DEVICE_CAP2__TEN_BIT_TAG_COMPLETER_SUPPORTED_MASK 0x00010000L |
|---|
| 146454 | #define BIF_CFG_DEV0_EPF6_1_DEVICE_CAP2__TEN_BIT_TAG_REQUESTER_SUPPORTED_MASK 0x00020000L |
|---|
| 146455 | #define BIF_CFG_DEV0_EPF6_1_DEVICE_CAP2__OBFF_SUPPORTED_MASK 0x000C0000L |
|---|
| 146456 | #define BIF_CFG_DEV0_EPF6_1_DEVICE_CAP2__EXTENDED_FMT_FIELD_SUPPORTED_MASK 0x00100000L |
|---|
| 146457 | #define BIF_CFG_DEV0_EPF6_1_DEVICE_CAP2__END_END_TLP_PREFIX_SUPPORTED_MASK 0x00200000L |
|---|
| 146458 | #define BIF_CFG_DEV0_EPF6_1_DEVICE_CAP2__MAX_END_END_TLP_PREFIXES_MASK 0x00C00000L |
|---|
| 146459 | #define BIF_CFG_DEV0_EPF6_1_DEVICE_CAP2__EMER_POWER_REDUCTION_SUPPORTED_MASK 0x03000000L |
|---|
| 146460 | #define BIF_CFG_DEV0_EPF6_1_DEVICE_CAP2__EMER_POWER_REDUCTION_INIT_REQ_MASK 0x04000000L |
|---|
| 146461 | #define BIF_CFG_DEV0_EPF6_1_DEVICE_CAP2__FRS_SUPPORTED_MASK 0x80000000L |
|---|
| 146462 | //BIF_CFG_DEV0_EPF6_1_DEVICE_CNTL2 |
|---|
| 146463 | #define BIF_CFG_DEV0_EPF6_1_DEVICE_CNTL2__CPL_TIMEOUT_VALUE__SHIFT 0x0 |
|---|
| 146464 | #define BIF_CFG_DEV0_EPF6_1_DEVICE_CNTL2__CPL_TIMEOUT_DIS__SHIFT 0x4 |
|---|
| 146465 | #define BIF_CFG_DEV0_EPF6_1_DEVICE_CNTL2__ARI_FORWARDING_EN__SHIFT 0x5 |
|---|
| 146466 | #define BIF_CFG_DEV0_EPF6_1_DEVICE_CNTL2__ATOMICOP_REQUEST_EN__SHIFT 0x6 |
|---|
| 146467 | #define BIF_CFG_DEV0_EPF6_1_DEVICE_CNTL2__ATOMICOP_EGRESS_BLOCKING__SHIFT 0x7 |
|---|
| 146468 | #define BIF_CFG_DEV0_EPF6_1_DEVICE_CNTL2__IDO_REQUEST_ENABLE__SHIFT 0x8 |
|---|
| 146469 | #define BIF_CFG_DEV0_EPF6_1_DEVICE_CNTL2__IDO_COMPLETION_ENABLE__SHIFT 0x9 |
|---|
| 146470 | #define BIF_CFG_DEV0_EPF6_1_DEVICE_CNTL2__LTR_EN__SHIFT 0xa |
|---|
| 146471 | #define BIF_CFG_DEV0_EPF6_1_DEVICE_CNTL2__EMER_POWER_REDUCTION_REQUEST__SHIFT 0xb |
|---|
| 146472 | #define BIF_CFG_DEV0_EPF6_1_DEVICE_CNTL2__TEN_BIT_TAG_REQUESTER_ENABLE__SHIFT 0xc |
|---|
| 146473 | #define BIF_CFG_DEV0_EPF6_1_DEVICE_CNTL2__OBFF_EN__SHIFT 0xd |
|---|
| 146474 | #define BIF_CFG_DEV0_EPF6_1_DEVICE_CNTL2__END_END_TLP_PREFIX_BLOCKING__SHIFT 0xf |
|---|
| 146475 | #define BIF_CFG_DEV0_EPF6_1_DEVICE_CNTL2__CPL_TIMEOUT_VALUE_MASK 0x000FL |
|---|
| 146476 | #define BIF_CFG_DEV0_EPF6_1_DEVICE_CNTL2__CPL_TIMEOUT_DIS_MASK 0x0010L |
|---|
| 146477 | #define BIF_CFG_DEV0_EPF6_1_DEVICE_CNTL2__ARI_FORWARDING_EN_MASK 0x0020L |
|---|
| 146478 | #define BIF_CFG_DEV0_EPF6_1_DEVICE_CNTL2__ATOMICOP_REQUEST_EN_MASK 0x0040L |
|---|
| 146479 | #define BIF_CFG_DEV0_EPF6_1_DEVICE_CNTL2__ATOMICOP_EGRESS_BLOCKING_MASK 0x0080L |
|---|
| 146480 | #define BIF_CFG_DEV0_EPF6_1_DEVICE_CNTL2__IDO_REQUEST_ENABLE_MASK 0x0100L |
|---|
| 146481 | #define BIF_CFG_DEV0_EPF6_1_DEVICE_CNTL2__IDO_COMPLETION_ENABLE_MASK 0x0200L |
|---|
| 146482 | #define BIF_CFG_DEV0_EPF6_1_DEVICE_CNTL2__LTR_EN_MASK 0x0400L |
|---|
| 146483 | #define BIF_CFG_DEV0_EPF6_1_DEVICE_CNTL2__EMER_POWER_REDUCTION_REQUEST_MASK 0x0800L |
|---|
| 146484 | #define BIF_CFG_DEV0_EPF6_1_DEVICE_CNTL2__TEN_BIT_TAG_REQUESTER_ENABLE_MASK 0x1000L |
|---|
| 146485 | #define BIF_CFG_DEV0_EPF6_1_DEVICE_CNTL2__OBFF_EN_MASK 0x6000L |
|---|
| 146486 | #define BIF_CFG_DEV0_EPF6_1_DEVICE_CNTL2__END_END_TLP_PREFIX_BLOCKING_MASK 0x8000L |
|---|
| 146487 | //BIF_CFG_DEV0_EPF6_1_DEVICE_STATUS2 |
|---|
| 146488 | #define BIF_CFG_DEV0_EPF6_1_DEVICE_STATUS2__RESERVED__SHIFT 0x0 |
|---|
| 146489 | #define BIF_CFG_DEV0_EPF6_1_DEVICE_STATUS2__RESERVED_MASK 0xFFFFL |
|---|
| 146490 | //BIF_CFG_DEV0_EPF6_1_LINK_CAP2 |
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| 146491 | #define BIF_CFG_DEV0_EPF6_1_LINK_CAP2__SUPPORTED_LINK_SPEED__SHIFT 0x1 |
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| 146492 | #define BIF_CFG_DEV0_EPF6_1_LINK_CAP2__CROSSLINK_SUPPORTED__SHIFT 0x8 |
|---|
| 146493 | #define BIF_CFG_DEV0_EPF6_1_LINK_CAP2__LOWER_SKP_OS_GEN_SUPPORT__SHIFT 0x9 |
|---|
| 146494 | #define BIF_CFG_DEV0_EPF6_1_LINK_CAP2__LOWER_SKP_OS_RCV_SUPPORT__SHIFT 0x10 |
|---|
| 146495 | #define BIF_CFG_DEV0_EPF6_1_LINK_CAP2__RTM1_PRESENCE_DET_SUPPORT__SHIFT 0x17 |
|---|
| 146496 | #define BIF_CFG_DEV0_EPF6_1_LINK_CAP2__RTM2_PRESENCE_DET_SUPPORT__SHIFT 0x18 |
|---|
| 146497 | #define BIF_CFG_DEV0_EPF6_1_LINK_CAP2__DRS_SUPPORTED__SHIFT 0x1f |
|---|
| 146498 | #define BIF_CFG_DEV0_EPF6_1_LINK_CAP2__SUPPORTED_LINK_SPEED_MASK 0x000000FEL |
|---|
| 146499 | #define BIF_CFG_DEV0_EPF6_1_LINK_CAP2__CROSSLINK_SUPPORTED_MASK 0x00000100L |
|---|
| 146500 | #define BIF_CFG_DEV0_EPF6_1_LINK_CAP2__LOWER_SKP_OS_GEN_SUPPORT_MASK 0x0000FE00L |
|---|
| 146501 | #define BIF_CFG_DEV0_EPF6_1_LINK_CAP2__LOWER_SKP_OS_RCV_SUPPORT_MASK 0x007F0000L |
|---|
| 146502 | #define BIF_CFG_DEV0_EPF6_1_LINK_CAP2__RTM1_PRESENCE_DET_SUPPORT_MASK 0x00800000L |
|---|
| 146503 | #define BIF_CFG_DEV0_EPF6_1_LINK_CAP2__RTM2_PRESENCE_DET_SUPPORT_MASK 0x01000000L |
|---|
| 146504 | #define BIF_CFG_DEV0_EPF6_1_LINK_CAP2__DRS_SUPPORTED_MASK 0x80000000L |
|---|
| 146505 | //BIF_CFG_DEV0_EPF6_1_LINK_CNTL2 |
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| 146507 | #define BIF_CFG_DEV0_EPF6_1_LINK_CNTL2__ENTER_COMPLIANCE__SHIFT 0x4 |
|---|
| 146508 | #define BIF_CFG_DEV0_EPF6_1_LINK_CNTL2__HW_AUTONOMOUS_SPEED_DISABLE__SHIFT 0x5 |
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| 146510 | #define BIF_CFG_DEV0_EPF6_1_LINK_CNTL2__XMIT_MARGIN__SHIFT 0x7 |
|---|
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| 146512 | #define BIF_CFG_DEV0_EPF6_1_LINK_CNTL2__COMPLIANCE_SOS__SHIFT 0xb |
|---|
| 146513 | #define BIF_CFG_DEV0_EPF6_1_LINK_CNTL2__COMPLIANCE_DEEMPHASIS__SHIFT 0xc |
|---|
| 146514 | #define BIF_CFG_DEV0_EPF6_1_LINK_CNTL2__TARGET_LINK_SPEED_MASK 0x000FL |
|---|
| 146515 | #define BIF_CFG_DEV0_EPF6_1_LINK_CNTL2__ENTER_COMPLIANCE_MASK 0x0010L |
|---|
| 146516 | #define BIF_CFG_DEV0_EPF6_1_LINK_CNTL2__HW_AUTONOMOUS_SPEED_DISABLE_MASK 0x0020L |
|---|
| 146517 | #define BIF_CFG_DEV0_EPF6_1_LINK_CNTL2__SELECTABLE_DEEMPHASIS_MASK 0x0040L |
|---|
| 146518 | #define BIF_CFG_DEV0_EPF6_1_LINK_CNTL2__XMIT_MARGIN_MASK 0x0380L |
|---|
| 146519 | #define BIF_CFG_DEV0_EPF6_1_LINK_CNTL2__ENTER_MOD_COMPLIANCE_MASK 0x0400L |
|---|
| 146520 | #define BIF_CFG_DEV0_EPF6_1_LINK_CNTL2__COMPLIANCE_SOS_MASK 0x0800L |
|---|
| 146521 | #define BIF_CFG_DEV0_EPF6_1_LINK_CNTL2__COMPLIANCE_DEEMPHASIS_MASK 0xF000L |
|---|
| 146522 | //BIF_CFG_DEV0_EPF6_1_LINK_STATUS2 |
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|---|
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|---|
| 146526 | #define BIF_CFG_DEV0_EPF6_1_LINK_STATUS2__EQUALIZATION_PHASE2_SUCCESS_8GT__SHIFT 0x3 |
|---|
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| 146528 | #define BIF_CFG_DEV0_EPF6_1_LINK_STATUS2__LINK_EQUALIZATION_REQUEST_8GT__SHIFT 0x5 |
|---|
| 146529 | #define BIF_CFG_DEV0_EPF6_1_LINK_STATUS2__RTM1_PRESENCE_DET__SHIFT 0x6 |
|---|
| 146530 | #define BIF_CFG_DEV0_EPF6_1_LINK_STATUS2__RTM2_PRESENCE_DET__SHIFT 0x7 |
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| 146531 | #define BIF_CFG_DEV0_EPF6_1_LINK_STATUS2__CROSSLINK_RESOLUTION__SHIFT 0x8 |
|---|
| 146532 | #define BIF_CFG_DEV0_EPF6_1_LINK_STATUS2__DOWNSTREAM_COMPONENT_PRESENCE__SHIFT 0xc |
|---|
| 146533 | #define BIF_CFG_DEV0_EPF6_1_LINK_STATUS2__DRS_MESSAGE_RECEIVED__SHIFT 0xf |
|---|
| 146534 | #define BIF_CFG_DEV0_EPF6_1_LINK_STATUS2__CUR_DEEMPHASIS_LEVEL_MASK 0x0001L |
|---|
| 146535 | #define BIF_CFG_DEV0_EPF6_1_LINK_STATUS2__EQUALIZATION_COMPLETE_8GT_MASK 0x0002L |
|---|
| 146536 | #define BIF_CFG_DEV0_EPF6_1_LINK_STATUS2__EQUALIZATION_PHASE1_SUCCESS_8GT_MASK 0x0004L |
|---|
| 146537 | #define BIF_CFG_DEV0_EPF6_1_LINK_STATUS2__EQUALIZATION_PHASE2_SUCCESS_8GT_MASK 0x0008L |
|---|
| 146538 | #define BIF_CFG_DEV0_EPF6_1_LINK_STATUS2__EQUALIZATION_PHASE3_SUCCESS_8GT_MASK 0x0010L |
|---|
| 146539 | #define BIF_CFG_DEV0_EPF6_1_LINK_STATUS2__LINK_EQUALIZATION_REQUEST_8GT_MASK 0x0020L |
|---|
| 146540 | #define BIF_CFG_DEV0_EPF6_1_LINK_STATUS2__RTM1_PRESENCE_DET_MASK 0x0040L |
|---|
| 146541 | #define BIF_CFG_DEV0_EPF6_1_LINK_STATUS2__RTM2_PRESENCE_DET_MASK 0x0080L |
|---|
| 146542 | #define BIF_CFG_DEV0_EPF6_1_LINK_STATUS2__CROSSLINK_RESOLUTION_MASK 0x0300L |
|---|
| 146543 | #define BIF_CFG_DEV0_EPF6_1_LINK_STATUS2__DOWNSTREAM_COMPONENT_PRESENCE_MASK 0x7000L |
|---|
| 146544 | #define BIF_CFG_DEV0_EPF6_1_LINK_STATUS2__DRS_MESSAGE_RECEIVED_MASK 0x8000L |
|---|
| 146545 | //BIF_CFG_DEV0_EPF6_1_MSI_CAP_LIST |
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| 146546 | #define BIF_CFG_DEV0_EPF6_1_MSI_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 146547 | #define BIF_CFG_DEV0_EPF6_1_MSI_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
|---|
| 146548 | #define BIF_CFG_DEV0_EPF6_1_MSI_CAP_LIST__CAP_ID_MASK 0x00FFL |
|---|
| 146549 | #define BIF_CFG_DEV0_EPF6_1_MSI_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
|---|
| 146550 | //BIF_CFG_DEV0_EPF6_1_MSI_MSG_CNTL |
|---|
| 146551 | #define BIF_CFG_DEV0_EPF6_1_MSI_MSG_CNTL__MSI_EN__SHIFT 0x0 |
|---|
| 146552 | #define BIF_CFG_DEV0_EPF6_1_MSI_MSG_CNTL__MSI_MULTI_CAP__SHIFT 0x1 |
|---|
| 146553 | #define BIF_CFG_DEV0_EPF6_1_MSI_MSG_CNTL__MSI_MULTI_EN__SHIFT 0x4 |
|---|
| 146554 | #define BIF_CFG_DEV0_EPF6_1_MSI_MSG_CNTL__MSI_64BIT__SHIFT 0x7 |
|---|
| 146555 | #define BIF_CFG_DEV0_EPF6_1_MSI_MSG_CNTL__MSI_PERVECTOR_MASKING_CAP__SHIFT 0x8 |
|---|
| 146556 | #define BIF_CFG_DEV0_EPF6_1_MSI_MSG_CNTL__MSI_EXT_MSG_DATA_CAP__SHIFT 0x9 |
|---|
| 146557 | #define BIF_CFG_DEV0_EPF6_1_MSI_MSG_CNTL__MSI_EXT_MSG_DATA_EN__SHIFT 0xa |
|---|
| 146558 | #define BIF_CFG_DEV0_EPF6_1_MSI_MSG_CNTL__MSI_EN_MASK 0x0001L |
|---|
| 146559 | #define BIF_CFG_DEV0_EPF6_1_MSI_MSG_CNTL__MSI_MULTI_CAP_MASK 0x000EL |
|---|
| 146560 | #define BIF_CFG_DEV0_EPF6_1_MSI_MSG_CNTL__MSI_MULTI_EN_MASK 0x0070L |
|---|
| 146561 | #define BIF_CFG_DEV0_EPF6_1_MSI_MSG_CNTL__MSI_64BIT_MASK 0x0080L |
|---|
| 146562 | #define BIF_CFG_DEV0_EPF6_1_MSI_MSG_CNTL__MSI_PERVECTOR_MASKING_CAP_MASK 0x0100L |
|---|
| 146563 | #define BIF_CFG_DEV0_EPF6_1_MSI_MSG_CNTL__MSI_EXT_MSG_DATA_CAP_MASK 0x0200L |
|---|
| 146564 | #define BIF_CFG_DEV0_EPF6_1_MSI_MSG_CNTL__MSI_EXT_MSG_DATA_EN_MASK 0x0400L |
|---|
| 146565 | //BIF_CFG_DEV0_EPF6_1_MSI_MSG_ADDR_LO |
|---|
| 146566 | #define BIF_CFG_DEV0_EPF6_1_MSI_MSG_ADDR_LO__MSI_MSG_ADDR_LO__SHIFT 0x2 |
|---|
| 146567 | #define BIF_CFG_DEV0_EPF6_1_MSI_MSG_ADDR_LO__MSI_MSG_ADDR_LO_MASK 0xFFFFFFFCL |
|---|
| 146568 | //BIF_CFG_DEV0_EPF6_1_MSI_MSG_ADDR_HI |
|---|
| 146569 | #define BIF_CFG_DEV0_EPF6_1_MSI_MSG_ADDR_HI__MSI_MSG_ADDR_HI__SHIFT 0x0 |
|---|
| 146570 | #define BIF_CFG_DEV0_EPF6_1_MSI_MSG_ADDR_HI__MSI_MSG_ADDR_HI_MASK 0xFFFFFFFFL |
|---|
| 146571 | //BIF_CFG_DEV0_EPF6_1_MSI_MSG_DATA |
|---|
| 146572 | #define BIF_CFG_DEV0_EPF6_1_MSI_MSG_DATA__MSI_DATA__SHIFT 0x0 |
|---|
| 146573 | #define BIF_CFG_DEV0_EPF6_1_MSI_MSG_DATA__MSI_DATA_MASK 0xFFFFL |
|---|
| 146574 | //BIF_CFG_DEV0_EPF6_1_MSI_EXT_MSG_DATA |
|---|
| 146575 | #define BIF_CFG_DEV0_EPF6_1_MSI_EXT_MSG_DATA__MSI_EXT_DATA__SHIFT 0x0 |
|---|
| 146576 | #define BIF_CFG_DEV0_EPF6_1_MSI_EXT_MSG_DATA__MSI_EXT_DATA_MASK 0xFFFFL |
|---|
| 146577 | //BIF_CFG_DEV0_EPF6_1_MSI_MASK |
|---|
| 146578 | #define BIF_CFG_DEV0_EPF6_1_MSI_MASK__MSI_MASK__SHIFT 0x0 |
|---|
| 146579 | #define BIF_CFG_DEV0_EPF6_1_MSI_MASK__MSI_MASK_MASK 0xFFFFFFFFL |
|---|
| 146580 | //BIF_CFG_DEV0_EPF6_1_MSI_MSG_DATA_64 |
|---|
| 146581 | #define BIF_CFG_DEV0_EPF6_1_MSI_MSG_DATA_64__MSI_DATA_64__SHIFT 0x0 |
|---|
| 146582 | #define BIF_CFG_DEV0_EPF6_1_MSI_MSG_DATA_64__MSI_DATA_64_MASK 0xFFFFL |
|---|
| 146583 | //BIF_CFG_DEV0_EPF6_1_MSI_EXT_MSG_DATA_64 |
|---|
| 146584 | #define BIF_CFG_DEV0_EPF6_1_MSI_EXT_MSG_DATA_64__MSI_EXT_DATA_64__SHIFT 0x0 |
|---|
| 146585 | #define BIF_CFG_DEV0_EPF6_1_MSI_EXT_MSG_DATA_64__MSI_EXT_DATA_64_MASK 0xFFFFL |
|---|
| 146586 | //BIF_CFG_DEV0_EPF6_1_MSI_MASK_64 |
|---|
| 146587 | #define BIF_CFG_DEV0_EPF6_1_MSI_MASK_64__MSI_MASK_64__SHIFT 0x0 |
|---|
| 146588 | #define BIF_CFG_DEV0_EPF6_1_MSI_MASK_64__MSI_MASK_64_MASK 0xFFFFFFFFL |
|---|
| 146589 | //BIF_CFG_DEV0_EPF6_1_MSI_PENDING |
|---|
| 146590 | #define BIF_CFG_DEV0_EPF6_1_MSI_PENDING__MSI_PENDING__SHIFT 0x0 |
|---|
| 146591 | #define BIF_CFG_DEV0_EPF6_1_MSI_PENDING__MSI_PENDING_MASK 0xFFFFFFFFL |
|---|
| 146592 | //BIF_CFG_DEV0_EPF6_1_MSI_PENDING_64 |
|---|
| 146593 | #define BIF_CFG_DEV0_EPF6_1_MSI_PENDING_64__MSI_PENDING_64__SHIFT 0x0 |
|---|
| 146594 | #define BIF_CFG_DEV0_EPF6_1_MSI_PENDING_64__MSI_PENDING_64_MASK 0xFFFFFFFFL |
|---|
| 146595 | //BIF_CFG_DEV0_EPF6_1_MSIX_CAP_LIST |
|---|
| 146596 | #define BIF_CFG_DEV0_EPF6_1_MSIX_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 146597 | #define BIF_CFG_DEV0_EPF6_1_MSIX_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
|---|
| 146598 | #define BIF_CFG_DEV0_EPF6_1_MSIX_CAP_LIST__CAP_ID_MASK 0x00FFL |
|---|
| 146599 | #define BIF_CFG_DEV0_EPF6_1_MSIX_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
|---|
| 146600 | //BIF_CFG_DEV0_EPF6_1_MSIX_MSG_CNTL |
|---|
| 146601 | #define BIF_CFG_DEV0_EPF6_1_MSIX_MSG_CNTL__MSIX_TABLE_SIZE__SHIFT 0x0 |
|---|
| 146602 | #define BIF_CFG_DEV0_EPF6_1_MSIX_MSG_CNTL__MSIX_FUNC_MASK__SHIFT 0xe |
|---|
| 146603 | #define BIF_CFG_DEV0_EPF6_1_MSIX_MSG_CNTL__MSIX_EN__SHIFT 0xf |
|---|
| 146604 | #define BIF_CFG_DEV0_EPF6_1_MSIX_MSG_CNTL__MSIX_TABLE_SIZE_MASK 0x07FFL |
|---|
| 146605 | #define BIF_CFG_DEV0_EPF6_1_MSIX_MSG_CNTL__MSIX_FUNC_MASK_MASK 0x4000L |
|---|
| 146606 | #define BIF_CFG_DEV0_EPF6_1_MSIX_MSG_CNTL__MSIX_EN_MASK 0x8000L |
|---|
| 146607 | //BIF_CFG_DEV0_EPF6_1_MSIX_TABLE |
|---|
| 146608 | #define BIF_CFG_DEV0_EPF6_1_MSIX_TABLE__MSIX_TABLE_BIR__SHIFT 0x0 |
|---|
| 146609 | #define BIF_CFG_DEV0_EPF6_1_MSIX_TABLE__MSIX_TABLE_OFFSET__SHIFT 0x3 |
|---|
| 146610 | #define BIF_CFG_DEV0_EPF6_1_MSIX_TABLE__MSIX_TABLE_BIR_MASK 0x00000007L |
|---|
| 146611 | #define BIF_CFG_DEV0_EPF6_1_MSIX_TABLE__MSIX_TABLE_OFFSET_MASK 0xFFFFFFF8L |
|---|
| 146612 | //BIF_CFG_DEV0_EPF6_1_MSIX_PBA |
|---|
| 146613 | #define BIF_CFG_DEV0_EPF6_1_MSIX_PBA__MSIX_PBA_BIR__SHIFT 0x0 |
|---|
| 146614 | #define BIF_CFG_DEV0_EPF6_1_MSIX_PBA__MSIX_PBA_OFFSET__SHIFT 0x3 |
|---|
| 146615 | #define BIF_CFG_DEV0_EPF6_1_MSIX_PBA__MSIX_PBA_BIR_MASK 0x00000007L |
|---|
| 146616 | #define BIF_CFG_DEV0_EPF6_1_MSIX_PBA__MSIX_PBA_OFFSET_MASK 0xFFFFFFF8L |
|---|
| 146617 | //BIF_CFG_DEV0_EPF6_1_SATA_CAP_0 |
|---|
| 146618 | #define BIF_CFG_DEV0_EPF6_1_SATA_CAP_0__CAP_ID__SHIFT 0x0 |
|---|
| 146619 | #define BIF_CFG_DEV0_EPF6_1_SATA_CAP_0__NEXT_PTR__SHIFT 0x8 |
|---|
| 146620 | #define BIF_CFG_DEV0_EPF6_1_SATA_CAP_0__SATA_CAP_MINOR_REV__SHIFT 0x10 |
|---|
| 146621 | #define BIF_CFG_DEV0_EPF6_1_SATA_CAP_0__SATA_CAP_MAJOR_REV__SHIFT 0x14 |
|---|
| 146622 | #define BIF_CFG_DEV0_EPF6_1_SATA_CAP_0__SATA_CAP_RESERVED1__SHIFT 0x18 |
|---|
| 146623 | #define BIF_CFG_DEV0_EPF6_1_SATA_CAP_0__CAP_ID_MASK 0x000000FFL |
|---|
| 146624 | #define BIF_CFG_DEV0_EPF6_1_SATA_CAP_0__NEXT_PTR_MASK 0x0000FF00L |
|---|
| 146625 | #define BIF_CFG_DEV0_EPF6_1_SATA_CAP_0__SATA_CAP_MINOR_REV_MASK 0x000F0000L |
|---|
| 146626 | #define BIF_CFG_DEV0_EPF6_1_SATA_CAP_0__SATA_CAP_MAJOR_REV_MASK 0x00F00000L |
|---|
| 146627 | #define BIF_CFG_DEV0_EPF6_1_SATA_CAP_0__SATA_CAP_RESERVED1_MASK 0xFF000000L |
|---|
| 146628 | //BIF_CFG_DEV0_EPF6_1_SATA_CAP_1 |
|---|
| 146629 | #define BIF_CFG_DEV0_EPF6_1_SATA_CAP_1__SATA_CAP_BAR_LOC__SHIFT 0x0 |
|---|
| 146630 | #define BIF_CFG_DEV0_EPF6_1_SATA_CAP_1__SATA_CAP_BAR_OFFSET__SHIFT 0x4 |
|---|
| 146631 | #define BIF_CFG_DEV0_EPF6_1_SATA_CAP_1__SATA_CAP_RESERVED2__SHIFT 0x18 |
|---|
| 146632 | #define BIF_CFG_DEV0_EPF6_1_SATA_CAP_1__SATA_CAP_BAR_LOC_MASK 0x0000000FL |
|---|
| 146633 | #define BIF_CFG_DEV0_EPF6_1_SATA_CAP_1__SATA_CAP_BAR_OFFSET_MASK 0x00FFFFF0L |
|---|
| 146634 | #define BIF_CFG_DEV0_EPF6_1_SATA_CAP_1__SATA_CAP_RESERVED2_MASK 0xFF000000L |
|---|
| 146635 | //BIF_CFG_DEV0_EPF6_1_SATA_IDP_INDEX |
|---|
| 146636 | #define BIF_CFG_DEV0_EPF6_1_SATA_IDP_INDEX__IDP_RESERVED1__SHIFT 0x0 |
|---|
| 146637 | #define BIF_CFG_DEV0_EPF6_1_SATA_IDP_INDEX__IDP_INDEX__SHIFT 0x2 |
|---|
| 146638 | #define BIF_CFG_DEV0_EPF6_1_SATA_IDP_INDEX__IDP_RESERVED2__SHIFT 0xc |
|---|
| 146639 | #define BIF_CFG_DEV0_EPF6_1_SATA_IDP_INDEX__IDP_RESERVED1_MASK 0x00000003L |
|---|
| 146640 | #define BIF_CFG_DEV0_EPF6_1_SATA_IDP_INDEX__IDP_INDEX_MASK 0x00000FFCL |
|---|
| 146641 | #define BIF_CFG_DEV0_EPF6_1_SATA_IDP_INDEX__IDP_RESERVED2_MASK 0xFFFFF000L |
|---|
| 146642 | //BIF_CFG_DEV0_EPF6_1_SATA_IDP_DATA |
|---|
| 146643 | #define BIF_CFG_DEV0_EPF6_1_SATA_IDP_DATA__IDP_DATA__SHIFT 0x0 |
|---|
| 146644 | #define BIF_CFG_DEV0_EPF6_1_SATA_IDP_DATA__IDP_DATA_MASK 0xFFFFFFFFL |
|---|
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|---|
| 146786 | #define BIF_CFG_DEV0_EPF6_1_PCIE_CORR_ERR_STATUS__RCV_ERR_STATUS_MASK 0x00000001L |
|---|
| 146787 | #define BIF_CFG_DEV0_EPF6_1_PCIE_CORR_ERR_STATUS__BAD_TLP_STATUS_MASK 0x00000040L |
|---|
| 146788 | #define BIF_CFG_DEV0_EPF6_1_PCIE_CORR_ERR_STATUS__BAD_DLLP_STATUS_MASK 0x00000080L |
|---|
| 146789 | #define BIF_CFG_DEV0_EPF6_1_PCIE_CORR_ERR_STATUS__REPLAY_NUM_ROLLOVER_STATUS_MASK 0x00000100L |
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| 146793 | #define BIF_CFG_DEV0_EPF6_1_PCIE_CORR_ERR_STATUS__HDR_LOG_OVFL_STATUS_MASK 0x00008000L |
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| 146794 | //BIF_CFG_DEV0_EPF6_1_PCIE_CORR_ERR_MASK |
|---|
| 146795 | #define BIF_CFG_DEV0_EPF6_1_PCIE_CORR_ERR_MASK__RCV_ERR_MASK__SHIFT 0x0 |
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| 146805 | #define BIF_CFG_DEV0_EPF6_1_PCIE_CORR_ERR_MASK__BAD_DLLP_MASK_MASK 0x00000080L |
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| 146806 | #define BIF_CFG_DEV0_EPF6_1_PCIE_CORR_ERR_MASK__REPLAY_NUM_ROLLOVER_MASK_MASK 0x00000100L |
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| 146810 | #define BIF_CFG_DEV0_EPF6_1_PCIE_CORR_ERR_MASK__HDR_LOG_OVFL_MASK_MASK 0x00008000L |
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|---|
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|---|
| 146814 | #define BIF_CFG_DEV0_EPF6_1_PCIE_ADV_ERR_CAP_CNTL__ECRC_GEN_EN__SHIFT 0x6 |
|---|
| 146815 | #define BIF_CFG_DEV0_EPF6_1_PCIE_ADV_ERR_CAP_CNTL__ECRC_CHECK_CAP__SHIFT 0x7 |
|---|
| 146816 | #define BIF_CFG_DEV0_EPF6_1_PCIE_ADV_ERR_CAP_CNTL__ECRC_CHECK_EN__SHIFT 0x8 |
|---|
| 146817 | #define BIF_CFG_DEV0_EPF6_1_PCIE_ADV_ERR_CAP_CNTL__MULTI_HDR_RECD_CAP__SHIFT 0x9 |
|---|
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|---|
| 146819 | #define BIF_CFG_DEV0_EPF6_1_PCIE_ADV_ERR_CAP_CNTL__TLP_PREFIX_LOG_PRESENT__SHIFT 0xb |
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| 146820 | #define BIF_CFG_DEV0_EPF6_1_PCIE_ADV_ERR_CAP_CNTL__COMPLETION_TIMEOUT_LOG_CAPABLE__SHIFT 0xc |
|---|
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| 146822 | #define BIF_CFG_DEV0_EPF6_1_PCIE_ADV_ERR_CAP_CNTL__ECRC_GEN_CAP_MASK 0x00000020L |
|---|
| 146823 | #define BIF_CFG_DEV0_EPF6_1_PCIE_ADV_ERR_CAP_CNTL__ECRC_GEN_EN_MASK 0x00000040L |
|---|
| 146824 | #define BIF_CFG_DEV0_EPF6_1_PCIE_ADV_ERR_CAP_CNTL__ECRC_CHECK_CAP_MASK 0x00000080L |
|---|
| 146825 | #define BIF_CFG_DEV0_EPF6_1_PCIE_ADV_ERR_CAP_CNTL__ECRC_CHECK_EN_MASK 0x00000100L |
|---|
| 146826 | #define BIF_CFG_DEV0_EPF6_1_PCIE_ADV_ERR_CAP_CNTL__MULTI_HDR_RECD_CAP_MASK 0x00000200L |
|---|
| 146827 | #define BIF_CFG_DEV0_EPF6_1_PCIE_ADV_ERR_CAP_CNTL__MULTI_HDR_RECD_EN_MASK 0x00000400L |
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| 146828 | #define BIF_CFG_DEV0_EPF6_1_PCIE_ADV_ERR_CAP_CNTL__TLP_PREFIX_LOG_PRESENT_MASK 0x00000800L |
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| 146829 | #define BIF_CFG_DEV0_EPF6_1_PCIE_ADV_ERR_CAP_CNTL__COMPLETION_TIMEOUT_LOG_CAPABLE_MASK 0x00001000L |
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| 146830 | //BIF_CFG_DEV0_EPF6_1_PCIE_HDR_LOG0 |
|---|
| 146831 | #define BIF_CFG_DEV0_EPF6_1_PCIE_HDR_LOG0__TLP_HDR__SHIFT 0x0 |
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| 146832 | #define BIF_CFG_DEV0_EPF6_1_PCIE_HDR_LOG0__TLP_HDR_MASK 0xFFFFFFFFL |
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| 146833 | //BIF_CFG_DEV0_EPF6_1_PCIE_HDR_LOG1 |
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| 146834 | #define BIF_CFG_DEV0_EPF6_1_PCIE_HDR_LOG1__TLP_HDR__SHIFT 0x0 |
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| 146835 | #define BIF_CFG_DEV0_EPF6_1_PCIE_HDR_LOG1__TLP_HDR_MASK 0xFFFFFFFFL |
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| 146836 | //BIF_CFG_DEV0_EPF6_1_PCIE_HDR_LOG2 |
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| 146837 | #define BIF_CFG_DEV0_EPF6_1_PCIE_HDR_LOG2__TLP_HDR__SHIFT 0x0 |
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| 146838 | #define BIF_CFG_DEV0_EPF6_1_PCIE_HDR_LOG2__TLP_HDR_MASK 0xFFFFFFFFL |
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| 146839 | //BIF_CFG_DEV0_EPF6_1_PCIE_HDR_LOG3 |
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| 146840 | #define BIF_CFG_DEV0_EPF6_1_PCIE_HDR_LOG3__TLP_HDR__SHIFT 0x0 |
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| 146841 | #define BIF_CFG_DEV0_EPF6_1_PCIE_HDR_LOG3__TLP_HDR_MASK 0xFFFFFFFFL |
|---|
| 146842 | //BIF_CFG_DEV0_EPF6_1_PCIE_TLP_PREFIX_LOG0 |
|---|
| 146843 | #define BIF_CFG_DEV0_EPF6_1_PCIE_TLP_PREFIX_LOG0__TLP_PREFIX__SHIFT 0x0 |
|---|
| 146844 | #define BIF_CFG_DEV0_EPF6_1_PCIE_TLP_PREFIX_LOG0__TLP_PREFIX_MASK 0xFFFFFFFFL |
|---|
| 146845 | //BIF_CFG_DEV0_EPF6_1_PCIE_TLP_PREFIX_LOG1 |
|---|
| 146846 | #define BIF_CFG_DEV0_EPF6_1_PCIE_TLP_PREFIX_LOG1__TLP_PREFIX__SHIFT 0x0 |
|---|
| 146847 | #define BIF_CFG_DEV0_EPF6_1_PCIE_TLP_PREFIX_LOG1__TLP_PREFIX_MASK 0xFFFFFFFFL |
|---|
| 146848 | //BIF_CFG_DEV0_EPF6_1_PCIE_TLP_PREFIX_LOG2 |
|---|
| 146849 | #define BIF_CFG_DEV0_EPF6_1_PCIE_TLP_PREFIX_LOG2__TLP_PREFIX__SHIFT 0x0 |
|---|
| 146850 | #define BIF_CFG_DEV0_EPF6_1_PCIE_TLP_PREFIX_LOG2__TLP_PREFIX_MASK 0xFFFFFFFFL |
|---|
| 146851 | //BIF_CFG_DEV0_EPF6_1_PCIE_TLP_PREFIX_LOG3 |
|---|
| 146852 | #define BIF_CFG_DEV0_EPF6_1_PCIE_TLP_PREFIX_LOG3__TLP_PREFIX__SHIFT 0x0 |
|---|
| 146853 | #define BIF_CFG_DEV0_EPF6_1_PCIE_TLP_PREFIX_LOG3__TLP_PREFIX_MASK 0xFFFFFFFFL |
|---|
| 146854 | //BIF_CFG_DEV0_EPF6_1_PCIE_BAR_ENH_CAP_LIST |
|---|
| 146855 | #define BIF_CFG_DEV0_EPF6_1_PCIE_BAR_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
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| 146856 | #define BIF_CFG_DEV0_EPF6_1_PCIE_BAR_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 146857 | #define BIF_CFG_DEV0_EPF6_1_PCIE_BAR_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 146858 | #define BIF_CFG_DEV0_EPF6_1_PCIE_BAR_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 146859 | #define BIF_CFG_DEV0_EPF6_1_PCIE_BAR_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 146860 | #define BIF_CFG_DEV0_EPF6_1_PCIE_BAR_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 146861 | //BIF_CFG_DEV0_EPF6_1_PCIE_BAR1_CAP |
|---|
| 146862 | #define BIF_CFG_DEV0_EPF6_1_PCIE_BAR1_CAP__BAR_SIZE_SUPPORTED__SHIFT 0x4 |
|---|
| 146863 | #define BIF_CFG_DEV0_EPF6_1_PCIE_BAR1_CAP__BAR_SIZE_SUPPORTED_MASK 0xFFFFFFF0L |
|---|
| 146864 | //BIF_CFG_DEV0_EPF6_1_PCIE_BAR1_CNTL |
|---|
| 146865 | #define BIF_CFG_DEV0_EPF6_1_PCIE_BAR1_CNTL__BAR_INDEX__SHIFT 0x0 |
|---|
| 146866 | #define BIF_CFG_DEV0_EPF6_1_PCIE_BAR1_CNTL__BAR_TOTAL_NUM__SHIFT 0x5 |
|---|
| 146867 | #define BIF_CFG_DEV0_EPF6_1_PCIE_BAR1_CNTL__BAR_SIZE__SHIFT 0x8 |
|---|
| 146868 | #define BIF_CFG_DEV0_EPF6_1_PCIE_BAR1_CNTL__BAR_SIZE_SUPPORTED_UPPER__SHIFT 0x10 |
|---|
| 146869 | #define BIF_CFG_DEV0_EPF6_1_PCIE_BAR1_CNTL__BAR_INDEX_MASK 0x00000007L |
|---|
| 146870 | #define BIF_CFG_DEV0_EPF6_1_PCIE_BAR1_CNTL__BAR_TOTAL_NUM_MASK 0x000000E0L |
|---|
| 146871 | #define BIF_CFG_DEV0_EPF6_1_PCIE_BAR1_CNTL__BAR_SIZE_MASK 0x00003F00L |
|---|
| 146872 | #define BIF_CFG_DEV0_EPF6_1_PCIE_BAR1_CNTL__BAR_SIZE_SUPPORTED_UPPER_MASK 0xFFFF0000L |
|---|
| 146873 | //BIF_CFG_DEV0_EPF6_1_PCIE_BAR2_CAP |
|---|
| 146874 | #define BIF_CFG_DEV0_EPF6_1_PCIE_BAR2_CAP__BAR_SIZE_SUPPORTED__SHIFT 0x4 |
|---|
| 146875 | #define BIF_CFG_DEV0_EPF6_1_PCIE_BAR2_CAP__BAR_SIZE_SUPPORTED_MASK 0xFFFFFFF0L |
|---|
| 146876 | //BIF_CFG_DEV0_EPF6_1_PCIE_BAR2_CNTL |
|---|
| 146877 | #define BIF_CFG_DEV0_EPF6_1_PCIE_BAR2_CNTL__BAR_INDEX__SHIFT 0x0 |
|---|
| 146878 | #define BIF_CFG_DEV0_EPF6_1_PCIE_BAR2_CNTL__BAR_TOTAL_NUM__SHIFT 0x5 |
|---|
| 146879 | #define BIF_CFG_DEV0_EPF6_1_PCIE_BAR2_CNTL__BAR_SIZE__SHIFT 0x8 |
|---|
| 146880 | #define BIF_CFG_DEV0_EPF6_1_PCIE_BAR2_CNTL__BAR_SIZE_SUPPORTED_UPPER__SHIFT 0x10 |
|---|
| 146881 | #define BIF_CFG_DEV0_EPF6_1_PCIE_BAR2_CNTL__BAR_INDEX_MASK 0x00000007L |
|---|
| 146882 | #define BIF_CFG_DEV0_EPF6_1_PCIE_BAR2_CNTL__BAR_TOTAL_NUM_MASK 0x000000E0L |
|---|
| 146883 | #define BIF_CFG_DEV0_EPF6_1_PCIE_BAR2_CNTL__BAR_SIZE_MASK 0x00003F00L |
|---|
| 146884 | #define BIF_CFG_DEV0_EPF6_1_PCIE_BAR2_CNTL__BAR_SIZE_SUPPORTED_UPPER_MASK 0xFFFF0000L |
|---|
| 146885 | //BIF_CFG_DEV0_EPF6_1_PCIE_BAR3_CAP |
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| 146886 | #define BIF_CFG_DEV0_EPF6_1_PCIE_BAR3_CAP__BAR_SIZE_SUPPORTED__SHIFT 0x4 |
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|---|
| 146888 | //BIF_CFG_DEV0_EPF6_1_PCIE_BAR3_CNTL |
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| 146889 | #define BIF_CFG_DEV0_EPF6_1_PCIE_BAR3_CNTL__BAR_INDEX__SHIFT 0x0 |
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| 146892 | #define BIF_CFG_DEV0_EPF6_1_PCIE_BAR3_CNTL__BAR_SIZE_SUPPORTED_UPPER__SHIFT 0x10 |
|---|
| 146893 | #define BIF_CFG_DEV0_EPF6_1_PCIE_BAR3_CNTL__BAR_INDEX_MASK 0x00000007L |
|---|
| 146894 | #define BIF_CFG_DEV0_EPF6_1_PCIE_BAR3_CNTL__BAR_TOTAL_NUM_MASK 0x000000E0L |
|---|
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|---|
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|---|
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|---|
| 146898 | #define BIF_CFG_DEV0_EPF6_1_PCIE_BAR4_CAP__BAR_SIZE_SUPPORTED__SHIFT 0x4 |
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| 146899 | #define BIF_CFG_DEV0_EPF6_1_PCIE_BAR4_CAP__BAR_SIZE_SUPPORTED_MASK 0xFFFFFFF0L |
|---|
| 146900 | //BIF_CFG_DEV0_EPF6_1_PCIE_BAR4_CNTL |
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| 146902 | #define BIF_CFG_DEV0_EPF6_1_PCIE_BAR4_CNTL__BAR_TOTAL_NUM__SHIFT 0x5 |
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| 146903 | #define BIF_CFG_DEV0_EPF6_1_PCIE_BAR4_CNTL__BAR_SIZE__SHIFT 0x8 |
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| 146904 | #define BIF_CFG_DEV0_EPF6_1_PCIE_BAR4_CNTL__BAR_SIZE_SUPPORTED_UPPER__SHIFT 0x10 |
|---|
| 146905 | #define BIF_CFG_DEV0_EPF6_1_PCIE_BAR4_CNTL__BAR_INDEX_MASK 0x00000007L |
|---|
| 146906 | #define BIF_CFG_DEV0_EPF6_1_PCIE_BAR4_CNTL__BAR_TOTAL_NUM_MASK 0x000000E0L |
|---|
| 146907 | #define BIF_CFG_DEV0_EPF6_1_PCIE_BAR4_CNTL__BAR_SIZE_MASK 0x00003F00L |
|---|
| 146908 | #define BIF_CFG_DEV0_EPF6_1_PCIE_BAR4_CNTL__BAR_SIZE_SUPPORTED_UPPER_MASK 0xFFFF0000L |
|---|
| 146909 | //BIF_CFG_DEV0_EPF6_1_PCIE_BAR5_CAP |
|---|
| 146910 | #define BIF_CFG_DEV0_EPF6_1_PCIE_BAR5_CAP__BAR_SIZE_SUPPORTED__SHIFT 0x4 |
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| 146911 | #define BIF_CFG_DEV0_EPF6_1_PCIE_BAR5_CAP__BAR_SIZE_SUPPORTED_MASK 0xFFFFFFF0L |
|---|
| 146912 | //BIF_CFG_DEV0_EPF6_1_PCIE_BAR5_CNTL |
|---|
| 146913 | #define BIF_CFG_DEV0_EPF6_1_PCIE_BAR5_CNTL__BAR_INDEX__SHIFT 0x0 |
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| 146914 | #define BIF_CFG_DEV0_EPF6_1_PCIE_BAR5_CNTL__BAR_TOTAL_NUM__SHIFT 0x5 |
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| 146915 | #define BIF_CFG_DEV0_EPF6_1_PCIE_BAR5_CNTL__BAR_SIZE__SHIFT 0x8 |
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| 146916 | #define BIF_CFG_DEV0_EPF6_1_PCIE_BAR5_CNTL__BAR_SIZE_SUPPORTED_UPPER__SHIFT 0x10 |
|---|
| 146917 | #define BIF_CFG_DEV0_EPF6_1_PCIE_BAR5_CNTL__BAR_INDEX_MASK 0x00000007L |
|---|
| 146918 | #define BIF_CFG_DEV0_EPF6_1_PCIE_BAR5_CNTL__BAR_TOTAL_NUM_MASK 0x000000E0L |
|---|
| 146919 | #define BIF_CFG_DEV0_EPF6_1_PCIE_BAR5_CNTL__BAR_SIZE_MASK 0x00003F00L |
|---|
| 146920 | #define BIF_CFG_DEV0_EPF6_1_PCIE_BAR5_CNTL__BAR_SIZE_SUPPORTED_UPPER_MASK 0xFFFF0000L |
|---|
| 146921 | //BIF_CFG_DEV0_EPF6_1_PCIE_BAR6_CAP |
|---|
| 146922 | #define BIF_CFG_DEV0_EPF6_1_PCIE_BAR6_CAP__BAR_SIZE_SUPPORTED__SHIFT 0x4 |
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| 146923 | #define BIF_CFG_DEV0_EPF6_1_PCIE_BAR6_CAP__BAR_SIZE_SUPPORTED_MASK 0xFFFFFFF0L |
|---|
| 146924 | //BIF_CFG_DEV0_EPF6_1_PCIE_BAR6_CNTL |
|---|
| 146925 | #define BIF_CFG_DEV0_EPF6_1_PCIE_BAR6_CNTL__BAR_INDEX__SHIFT 0x0 |
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| 146926 | #define BIF_CFG_DEV0_EPF6_1_PCIE_BAR6_CNTL__BAR_TOTAL_NUM__SHIFT 0x5 |
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| 146927 | #define BIF_CFG_DEV0_EPF6_1_PCIE_BAR6_CNTL__BAR_SIZE__SHIFT 0x8 |
|---|
| 146928 | #define BIF_CFG_DEV0_EPF6_1_PCIE_BAR6_CNTL__BAR_SIZE_SUPPORTED_UPPER__SHIFT 0x10 |
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| 146929 | #define BIF_CFG_DEV0_EPF6_1_PCIE_BAR6_CNTL__BAR_INDEX_MASK 0x00000007L |
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| 146930 | #define BIF_CFG_DEV0_EPF6_1_PCIE_BAR6_CNTL__BAR_TOTAL_NUM_MASK 0x000000E0L |
|---|
| 146931 | #define BIF_CFG_DEV0_EPF6_1_PCIE_BAR6_CNTL__BAR_SIZE_MASK 0x00003F00L |
|---|
| 146932 | #define BIF_CFG_DEV0_EPF6_1_PCIE_BAR6_CNTL__BAR_SIZE_SUPPORTED_UPPER_MASK 0xFFFF0000L |
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| 146933 | //BIF_CFG_DEV0_EPF6_1_PCIE_PWR_BUDGET_ENH_CAP_LIST |
|---|
| 146934 | #define BIF_CFG_DEV0_EPF6_1_PCIE_PWR_BUDGET_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
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| 146935 | #define BIF_CFG_DEV0_EPF6_1_PCIE_PWR_BUDGET_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
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| 146936 | #define BIF_CFG_DEV0_EPF6_1_PCIE_PWR_BUDGET_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 146937 | #define BIF_CFG_DEV0_EPF6_1_PCIE_PWR_BUDGET_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
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| 146938 | #define BIF_CFG_DEV0_EPF6_1_PCIE_PWR_BUDGET_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
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| 146939 | #define BIF_CFG_DEV0_EPF6_1_PCIE_PWR_BUDGET_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 146940 | //BIF_CFG_DEV0_EPF6_1_PCIE_PWR_BUDGET_DATA_SELECT |
|---|
| 146941 | #define BIF_CFG_DEV0_EPF6_1_PCIE_PWR_BUDGET_DATA_SELECT__DATA_SELECT__SHIFT 0x0 |
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| 146942 | #define BIF_CFG_DEV0_EPF6_1_PCIE_PWR_BUDGET_DATA_SELECT__DATA_SELECT_MASK 0xFFL |
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| 146943 | //BIF_CFG_DEV0_EPF6_1_PCIE_PWR_BUDGET_DATA |
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| 146944 | #define BIF_CFG_DEV0_EPF6_1_PCIE_PWR_BUDGET_DATA__BASE_POWER__SHIFT 0x0 |
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| 146948 | #define BIF_CFG_DEV0_EPF6_1_PCIE_PWR_BUDGET_DATA__TYPE__SHIFT 0xf |
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| 146950 | #define BIF_CFG_DEV0_EPF6_1_PCIE_PWR_BUDGET_DATA__BASE_POWER_MASK 0x000000FFL |
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| 146951 | #define BIF_CFG_DEV0_EPF6_1_PCIE_PWR_BUDGET_DATA__DATA_SCALE_MASK 0x00000300L |
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| 146952 | #define BIF_CFG_DEV0_EPF6_1_PCIE_PWR_BUDGET_DATA__PM_SUB_STATE_MASK 0x00001C00L |
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| 146953 | #define BIF_CFG_DEV0_EPF6_1_PCIE_PWR_BUDGET_DATA__PM_STATE_MASK 0x00006000L |
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| 146954 | #define BIF_CFG_DEV0_EPF6_1_PCIE_PWR_BUDGET_DATA__TYPE_MASK 0x00038000L |
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| 146955 | #define BIF_CFG_DEV0_EPF6_1_PCIE_PWR_BUDGET_DATA__POWER_RAIL_MASK 0x001C0000L |
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| 146956 | //BIF_CFG_DEV0_EPF6_1_PCIE_PWR_BUDGET_CAP |
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| 146960 | #define BIF_CFG_DEV0_EPF6_1_PCIE_DPA_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
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| 146962 | #define BIF_CFG_DEV0_EPF6_1_PCIE_DPA_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
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| 146963 | #define BIF_CFG_DEV0_EPF6_1_PCIE_DPA_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
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| 146964 | #define BIF_CFG_DEV0_EPF6_1_PCIE_DPA_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
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| 146965 | #define BIF_CFG_DEV0_EPF6_1_PCIE_DPA_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
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| 146971 | #define BIF_CFG_DEV0_EPF6_1_PCIE_DPA_CAP__TRANS_LAT_VAL_1__SHIFT 0x18 |
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| 146972 | #define BIF_CFG_DEV0_EPF6_1_PCIE_DPA_CAP__SUBSTATE_MAX_MASK 0x0000001FL |
|---|
| 146973 | #define BIF_CFG_DEV0_EPF6_1_PCIE_DPA_CAP__TRANS_LAT_UNIT_MASK 0x00000300L |
|---|
| 146974 | #define BIF_CFG_DEV0_EPF6_1_PCIE_DPA_CAP__PWR_ALLOC_SCALE_MASK 0x00003000L |
|---|
| 146975 | #define BIF_CFG_DEV0_EPF6_1_PCIE_DPA_CAP__TRANS_LAT_VAL_0_MASK 0x00FF0000L |
|---|
| 146976 | #define BIF_CFG_DEV0_EPF6_1_PCIE_DPA_CAP__TRANS_LAT_VAL_1_MASK 0xFF000000L |
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| 146977 | //BIF_CFG_DEV0_EPF6_1_PCIE_DPA_LATENCY_INDICATOR |
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| 146978 | #define BIF_CFG_DEV0_EPF6_1_PCIE_DPA_LATENCY_INDICATOR__TRANS_LAT_INDICATOR_BITS__SHIFT 0x0 |
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| 146979 | #define BIF_CFG_DEV0_EPF6_1_PCIE_DPA_LATENCY_INDICATOR__TRANS_LAT_INDICATOR_BITS_MASK 0x000000FFL |
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| 146980 | //BIF_CFG_DEV0_EPF6_1_PCIE_DPA_STATUS |
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| 146981 | #define BIF_CFG_DEV0_EPF6_1_PCIE_DPA_STATUS__SUBSTATE_STATUS__SHIFT 0x0 |
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| 146982 | #define BIF_CFG_DEV0_EPF6_1_PCIE_DPA_STATUS__SUBSTATE_CNTL_ENABLED__SHIFT 0x8 |
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| 146983 | #define BIF_CFG_DEV0_EPF6_1_PCIE_DPA_STATUS__SUBSTATE_STATUS_MASK 0x001FL |
|---|
| 146984 | #define BIF_CFG_DEV0_EPF6_1_PCIE_DPA_STATUS__SUBSTATE_CNTL_ENABLED_MASK 0x0100L |
|---|
| 146985 | //BIF_CFG_DEV0_EPF6_1_PCIE_DPA_CNTL |
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| 146986 | #define BIF_CFG_DEV0_EPF6_1_PCIE_DPA_CNTL__SUBSTATE_CNTL__SHIFT 0x0 |
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| 146987 | #define BIF_CFG_DEV0_EPF6_1_PCIE_DPA_CNTL__SUBSTATE_CNTL_MASK 0x001FL |
|---|
| 146988 | //BIF_CFG_DEV0_EPF6_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_0 |
|---|
| 146989 | #define BIF_CFG_DEV0_EPF6_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_0__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
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|---|
| 146991 | //BIF_CFG_DEV0_EPF6_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_1 |
|---|
| 146992 | #define BIF_CFG_DEV0_EPF6_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_1__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 146993 | #define BIF_CFG_DEV0_EPF6_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_1__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 146994 | //BIF_CFG_DEV0_EPF6_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_2 |
|---|
| 146995 | #define BIF_CFG_DEV0_EPF6_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_2__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 146996 | #define BIF_CFG_DEV0_EPF6_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_2__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 146997 | //BIF_CFG_DEV0_EPF6_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_3 |
|---|
| 146998 | #define BIF_CFG_DEV0_EPF6_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_3__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 146999 | #define BIF_CFG_DEV0_EPF6_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_3__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 147000 | //BIF_CFG_DEV0_EPF6_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_4 |
|---|
| 147001 | #define BIF_CFG_DEV0_EPF6_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_4__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 147002 | #define BIF_CFG_DEV0_EPF6_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_4__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 147003 | //BIF_CFG_DEV0_EPF6_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_5 |
|---|
| 147004 | #define BIF_CFG_DEV0_EPF6_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_5__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 147005 | #define BIF_CFG_DEV0_EPF6_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_5__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 147006 | //BIF_CFG_DEV0_EPF6_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_6 |
|---|
| 147007 | #define BIF_CFG_DEV0_EPF6_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_6__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 147008 | #define BIF_CFG_DEV0_EPF6_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_6__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 147009 | //BIF_CFG_DEV0_EPF6_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_7 |
|---|
| 147010 | #define BIF_CFG_DEV0_EPF6_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_7__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 147011 | #define BIF_CFG_DEV0_EPF6_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_7__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 147012 | //BIF_CFG_DEV0_EPF6_1_PCIE_ACS_ENH_CAP_LIST |
|---|
| 147013 | #define BIF_CFG_DEV0_EPF6_1_PCIE_ACS_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 147014 | #define BIF_CFG_DEV0_EPF6_1_PCIE_ACS_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 147015 | #define BIF_CFG_DEV0_EPF6_1_PCIE_ACS_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 147016 | #define BIF_CFG_DEV0_EPF6_1_PCIE_ACS_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 147017 | #define BIF_CFG_DEV0_EPF6_1_PCIE_ACS_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 147018 | #define BIF_CFG_DEV0_EPF6_1_PCIE_ACS_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 147019 | //BIF_CFG_DEV0_EPF6_1_PCIE_ACS_CAP |
|---|
| 147020 | #define BIF_CFG_DEV0_EPF6_1_PCIE_ACS_CAP__SOURCE_VALIDATION__SHIFT 0x0 |
|---|
| 147021 | #define BIF_CFG_DEV0_EPF6_1_PCIE_ACS_CAP__TRANSLATION_BLOCKING__SHIFT 0x1 |
|---|
| 147022 | #define BIF_CFG_DEV0_EPF6_1_PCIE_ACS_CAP__P2P_REQUEST_REDIRECT__SHIFT 0x2 |
|---|
| 147023 | #define BIF_CFG_DEV0_EPF6_1_PCIE_ACS_CAP__P2P_COMPLETION_REDIRECT__SHIFT 0x3 |
|---|
| 147024 | #define BIF_CFG_DEV0_EPF6_1_PCIE_ACS_CAP__UPSTREAM_FORWARDING__SHIFT 0x4 |
|---|
| 147025 | #define BIF_CFG_DEV0_EPF6_1_PCIE_ACS_CAP__P2P_EGRESS_CONTROL__SHIFT 0x5 |
|---|
| 147026 | #define BIF_CFG_DEV0_EPF6_1_PCIE_ACS_CAP__DIRECT_TRANSLATED_P2P__SHIFT 0x6 |
|---|
| 147027 | #define BIF_CFG_DEV0_EPF6_1_PCIE_ACS_CAP__EGRESS_CONTROL_VECTOR_SIZE__SHIFT 0x8 |
|---|
| 147028 | #define BIF_CFG_DEV0_EPF6_1_PCIE_ACS_CAP__SOURCE_VALIDATION_MASK 0x0001L |
|---|
| 147029 | #define BIF_CFG_DEV0_EPF6_1_PCIE_ACS_CAP__TRANSLATION_BLOCKING_MASK 0x0002L |
|---|
| 147030 | #define BIF_CFG_DEV0_EPF6_1_PCIE_ACS_CAP__P2P_REQUEST_REDIRECT_MASK 0x0004L |
|---|
| 147031 | #define BIF_CFG_DEV0_EPF6_1_PCIE_ACS_CAP__P2P_COMPLETION_REDIRECT_MASK 0x0008L |
|---|
| 147032 | #define BIF_CFG_DEV0_EPF6_1_PCIE_ACS_CAP__UPSTREAM_FORWARDING_MASK 0x0010L |
|---|
| 147033 | #define BIF_CFG_DEV0_EPF6_1_PCIE_ACS_CAP__P2P_EGRESS_CONTROL_MASK 0x0020L |
|---|
| 147034 | #define BIF_CFG_DEV0_EPF6_1_PCIE_ACS_CAP__DIRECT_TRANSLATED_P2P_MASK 0x0040L |
|---|
| 147035 | #define BIF_CFG_DEV0_EPF6_1_PCIE_ACS_CAP__EGRESS_CONTROL_VECTOR_SIZE_MASK 0xFF00L |
|---|
| 147036 | //BIF_CFG_DEV0_EPF6_1_PCIE_ACS_CNTL |
|---|
| 147037 | #define BIF_CFG_DEV0_EPF6_1_PCIE_ACS_CNTL__SOURCE_VALIDATION_EN__SHIFT 0x0 |
|---|
| 147038 | #define BIF_CFG_DEV0_EPF6_1_PCIE_ACS_CNTL__TRANSLATION_BLOCKING_EN__SHIFT 0x1 |
|---|
| 147039 | #define BIF_CFG_DEV0_EPF6_1_PCIE_ACS_CNTL__P2P_REQUEST_REDIRECT_EN__SHIFT 0x2 |
|---|
| 147040 | #define BIF_CFG_DEV0_EPF6_1_PCIE_ACS_CNTL__P2P_COMPLETION_REDIRECT_EN__SHIFT 0x3 |
|---|
| 147041 | #define BIF_CFG_DEV0_EPF6_1_PCIE_ACS_CNTL__UPSTREAM_FORWARDING_EN__SHIFT 0x4 |
|---|
| 147042 | #define BIF_CFG_DEV0_EPF6_1_PCIE_ACS_CNTL__P2P_EGRESS_CONTROL_EN__SHIFT 0x5 |
|---|
| 147043 | #define BIF_CFG_DEV0_EPF6_1_PCIE_ACS_CNTL__DIRECT_TRANSLATED_P2P_EN__SHIFT 0x6 |
|---|
| 147044 | #define BIF_CFG_DEV0_EPF6_1_PCIE_ACS_CNTL__SOURCE_VALIDATION_EN_MASK 0x0001L |
|---|
| 147045 | #define BIF_CFG_DEV0_EPF6_1_PCIE_ACS_CNTL__TRANSLATION_BLOCKING_EN_MASK 0x0002L |
|---|
| 147046 | #define BIF_CFG_DEV0_EPF6_1_PCIE_ACS_CNTL__P2P_REQUEST_REDIRECT_EN_MASK 0x0004L |
|---|
| 147047 | #define BIF_CFG_DEV0_EPF6_1_PCIE_ACS_CNTL__P2P_COMPLETION_REDIRECT_EN_MASK 0x0008L |
|---|
| 147048 | #define BIF_CFG_DEV0_EPF6_1_PCIE_ACS_CNTL__UPSTREAM_FORWARDING_EN_MASK 0x0010L |
|---|
| 147049 | #define BIF_CFG_DEV0_EPF6_1_PCIE_ACS_CNTL__P2P_EGRESS_CONTROL_EN_MASK 0x0020L |
|---|
| 147050 | #define BIF_CFG_DEV0_EPF6_1_PCIE_ACS_CNTL__DIRECT_TRANSLATED_P2P_EN_MASK 0x0040L |
|---|
| 147051 | //BIF_CFG_DEV0_EPF6_1_PCIE_PASID_ENH_CAP_LIST |
|---|
| 147052 | #define BIF_CFG_DEV0_EPF6_1_PCIE_PASID_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 147053 | #define BIF_CFG_DEV0_EPF6_1_PCIE_PASID_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 147054 | #define BIF_CFG_DEV0_EPF6_1_PCIE_PASID_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 147055 | #define BIF_CFG_DEV0_EPF6_1_PCIE_PASID_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 147056 | #define BIF_CFG_DEV0_EPF6_1_PCIE_PASID_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 147057 | #define BIF_CFG_DEV0_EPF6_1_PCIE_PASID_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 147058 | //BIF_CFG_DEV0_EPF6_1_PCIE_PASID_CAP |
|---|
| 147059 | #define BIF_CFG_DEV0_EPF6_1_PCIE_PASID_CAP__PASID_EXE_PERMISSION_SUPPORTED__SHIFT 0x1 |
|---|
| 147060 | #define BIF_CFG_DEV0_EPF6_1_PCIE_PASID_CAP__PASID_PRIV_MODE_SUPPORTED__SHIFT 0x2 |
|---|
| 147061 | #define BIF_CFG_DEV0_EPF6_1_PCIE_PASID_CAP__MAX_PASID_WIDTH__SHIFT 0x8 |
|---|
| 147062 | #define BIF_CFG_DEV0_EPF6_1_PCIE_PASID_CAP__PASID_EXE_PERMISSION_SUPPORTED_MASK 0x0002L |
|---|
| 147063 | #define BIF_CFG_DEV0_EPF6_1_PCIE_PASID_CAP__PASID_PRIV_MODE_SUPPORTED_MASK 0x0004L |
|---|
| 147064 | #define BIF_CFG_DEV0_EPF6_1_PCIE_PASID_CAP__MAX_PASID_WIDTH_MASK 0x1F00L |
|---|
| 147065 | //BIF_CFG_DEV0_EPF6_1_PCIE_PASID_CNTL |
|---|
| 147066 | #define BIF_CFG_DEV0_EPF6_1_PCIE_PASID_CNTL__PASID_ENABLE__SHIFT 0x0 |
|---|
| 147067 | #define BIF_CFG_DEV0_EPF6_1_PCIE_PASID_CNTL__PASID_EXE_PERMISSION_ENABLE__SHIFT 0x1 |
|---|
| 147068 | #define BIF_CFG_DEV0_EPF6_1_PCIE_PASID_CNTL__PASID_PRIV_MODE_SUPPORTED_ENABLE__SHIFT 0x2 |
|---|
| 147069 | #define BIF_CFG_DEV0_EPF6_1_PCIE_PASID_CNTL__PASID_ENABLE_MASK 0x0001L |
|---|
| 147070 | #define BIF_CFG_DEV0_EPF6_1_PCIE_PASID_CNTL__PASID_EXE_PERMISSION_ENABLE_MASK 0x0002L |
|---|
| 147071 | #define BIF_CFG_DEV0_EPF6_1_PCIE_PASID_CNTL__PASID_PRIV_MODE_SUPPORTED_ENABLE_MASK 0x0004L |
|---|
| 147072 | //BIF_CFG_DEV0_EPF6_1_PCIE_ARI_ENH_CAP_LIST |
|---|
| 147073 | #define BIF_CFG_DEV0_EPF6_1_PCIE_ARI_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 147074 | #define BIF_CFG_DEV0_EPF6_1_PCIE_ARI_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 147075 | #define BIF_CFG_DEV0_EPF6_1_PCIE_ARI_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 147076 | #define BIF_CFG_DEV0_EPF6_1_PCIE_ARI_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 147077 | #define BIF_CFG_DEV0_EPF6_1_PCIE_ARI_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 147078 | #define BIF_CFG_DEV0_EPF6_1_PCIE_ARI_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 147079 | //BIF_CFG_DEV0_EPF6_1_PCIE_ARI_CAP |
|---|
| 147080 | #define BIF_CFG_DEV0_EPF6_1_PCIE_ARI_CAP__ARI_MFVC_FUNC_GROUPS_CAP__SHIFT 0x0 |
|---|
| 147081 | #define BIF_CFG_DEV0_EPF6_1_PCIE_ARI_CAP__ARI_ACS_FUNC_GROUPS_CAP__SHIFT 0x1 |
|---|
| 147082 | #define BIF_CFG_DEV0_EPF6_1_PCIE_ARI_CAP__ARI_NEXT_FUNC_NUM__SHIFT 0x8 |
|---|
| 147083 | #define BIF_CFG_DEV0_EPF6_1_PCIE_ARI_CAP__ARI_MFVC_FUNC_GROUPS_CAP_MASK 0x0001L |
|---|
| 147084 | #define BIF_CFG_DEV0_EPF6_1_PCIE_ARI_CAP__ARI_ACS_FUNC_GROUPS_CAP_MASK 0x0002L |
|---|
| 147085 | #define BIF_CFG_DEV0_EPF6_1_PCIE_ARI_CAP__ARI_NEXT_FUNC_NUM_MASK 0xFF00L |
|---|
| 147086 | //BIF_CFG_DEV0_EPF6_1_PCIE_ARI_CNTL |
|---|
| 147087 | #define BIF_CFG_DEV0_EPF6_1_PCIE_ARI_CNTL__ARI_MFVC_FUNC_GROUPS_EN__SHIFT 0x0 |
|---|
| 147088 | #define BIF_CFG_DEV0_EPF6_1_PCIE_ARI_CNTL__ARI_ACS_FUNC_GROUPS_EN__SHIFT 0x1 |
|---|
| 147089 | #define BIF_CFG_DEV0_EPF6_1_PCIE_ARI_CNTL__ARI_FUNCTION_GROUP__SHIFT 0x4 |
|---|
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| 147091 | #define BIF_CFG_DEV0_EPF6_1_PCIE_ARI_CNTL__ARI_ACS_FUNC_GROUPS_EN_MASK 0x0002L |
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| 147092 | #define BIF_CFG_DEV0_EPF6_1_PCIE_ARI_CNTL__ARI_FUNCTION_GROUP_MASK 0x0070L |
|---|
| 147093 | |
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| 147095 | // addressBlock: nbio_nbif0_bif_cfg_dev0_epf7_bifcfgdecp |
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| 147101 | #define BIF_CFG_DEV0_EPF7_1_DEVICE_ID__DEVICE_ID_MASK 0xFFFFL |
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| 147124 | #define BIF_CFG_DEV0_EPF7_1_COMMAND__INT_DIS_MASK 0x0400L |
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| 147144 | #define BIF_CFG_DEV0_EPF7_1_STATUS__DEVSEL_TIMING_MASK 0x0600L |
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| 147146 | #define BIF_CFG_DEV0_EPF7_1_STATUS__RECEIVED_TARGET_ABORT_MASK 0x1000L |
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| 147183 | #define BIF_CFG_DEV0_EPF7_1_BASE_ADDR_1__BASE_ADDR__SHIFT 0x0 |
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|---|
| 147200 | //BIF_CFG_DEV0_EPF7_1_CARDBUS_CIS_PTR |
|---|
| 147201 | #define BIF_CFG_DEV0_EPF7_1_CARDBUS_CIS_PTR__CARDBUS_CIS_PTR__SHIFT 0x0 |
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| 147202 | #define BIF_CFG_DEV0_EPF7_1_CARDBUS_CIS_PTR__CARDBUS_CIS_PTR_MASK 0xFFFFFFFFL |
|---|
| 147203 | //BIF_CFG_DEV0_EPF7_1_ADAPTER_ID |
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|---|
| 147207 | #define BIF_CFG_DEV0_EPF7_1_ADAPTER_ID__SUBSYSTEM_ID_MASK 0xFFFF0000L |
|---|
| 147208 | //BIF_CFG_DEV0_EPF7_1_ROM_BASE_ADDR |
|---|
| 147209 | #define BIF_CFG_DEV0_EPF7_1_ROM_BASE_ADDR__BASE_ADDR__SHIFT 0x0 |
|---|
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|---|
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|---|
| 147212 | #define BIF_CFG_DEV0_EPF7_1_CAP_PTR__CAP_PTR__SHIFT 0x0 |
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|---|
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|---|
| 147215 | #define BIF_CFG_DEV0_EPF7_1_INTERRUPT_LINE__INTERRUPT_LINE__SHIFT 0x0 |
|---|
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|---|
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|---|
| 147218 | #define BIF_CFG_DEV0_EPF7_1_INTERRUPT_PIN__INTERRUPT_PIN__SHIFT 0x0 |
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| 147219 | #define BIF_CFG_DEV0_EPF7_1_INTERRUPT_PIN__INTERRUPT_PIN_MASK 0xFFL |
|---|
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|---|
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| 147232 | #define BIF_CFG_DEV0_EPF7_1_VENDOR_CAP_LIST__LENGTH_MASK 0x00FF0000L |
|---|
| 147233 | //BIF_CFG_DEV0_EPF7_1_ADAPTER_ID_W |
|---|
| 147234 | #define BIF_CFG_DEV0_EPF7_1_ADAPTER_ID_W__SUBSYSTEM_VENDOR_ID__SHIFT 0x0 |
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| 147237 | #define BIF_CFG_DEV0_EPF7_1_ADAPTER_ID_W__SUBSYSTEM_ID_MASK 0xFFFF0000L |
|---|
| 147238 | //BIF_CFG_DEV0_EPF7_1_PMI_CAP_LIST |
|---|
| 147239 | #define BIF_CFG_DEV0_EPF7_1_PMI_CAP_LIST__CAP_ID__SHIFT 0x0 |
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| 147240 | #define BIF_CFG_DEV0_EPF7_1_PMI_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
|---|
| 147241 | #define BIF_CFG_DEV0_EPF7_1_PMI_CAP_LIST__CAP_ID_MASK 0x00FFL |
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| 147242 | #define BIF_CFG_DEV0_EPF7_1_PMI_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
|---|
| 147243 | //BIF_CFG_DEV0_EPF7_1_PMI_CAP |
|---|
| 147244 | #define BIF_CFG_DEV0_EPF7_1_PMI_CAP__VERSION__SHIFT 0x0 |
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| 147249 | #define BIF_CFG_DEV0_EPF7_1_PMI_CAP__D1_SUPPORT__SHIFT 0x9 |
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| 147250 | #define BIF_CFG_DEV0_EPF7_1_PMI_CAP__D2_SUPPORT__SHIFT 0xa |
|---|
| 147251 | #define BIF_CFG_DEV0_EPF7_1_PMI_CAP__PME_SUPPORT__SHIFT 0xb |
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| 147252 | #define BIF_CFG_DEV0_EPF7_1_PMI_CAP__VERSION_MASK 0x0007L |
|---|
| 147253 | #define BIF_CFG_DEV0_EPF7_1_PMI_CAP__PME_CLOCK_MASK 0x0008L |
|---|
| 147254 | #define BIF_CFG_DEV0_EPF7_1_PMI_CAP__IMMEDIATE_READINESS_ON_RETURN_TO_D0_MASK 0x0010L |
|---|
| 147255 | #define BIF_CFG_DEV0_EPF7_1_PMI_CAP__DEV_SPECIFIC_INIT_MASK 0x0020L |
|---|
| 147256 | #define BIF_CFG_DEV0_EPF7_1_PMI_CAP__AUX_CURRENT_MASK 0x01C0L |
|---|
| 147257 | #define BIF_CFG_DEV0_EPF7_1_PMI_CAP__D1_SUPPORT_MASK 0x0200L |
|---|
| 147258 | #define BIF_CFG_DEV0_EPF7_1_PMI_CAP__D2_SUPPORT_MASK 0x0400L |
|---|
| 147259 | #define BIF_CFG_DEV0_EPF7_1_PMI_CAP__PME_SUPPORT_MASK 0xF800L |
|---|
| 147260 | //BIF_CFG_DEV0_EPF7_1_PMI_STATUS_CNTL |
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| 147261 | #define BIF_CFG_DEV0_EPF7_1_PMI_STATUS_CNTL__POWER_STATE__SHIFT 0x0 |
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| 147266 | #define BIF_CFG_DEV0_EPF7_1_PMI_STATUS_CNTL__PME_STATUS__SHIFT 0xf |
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| 147267 | #define BIF_CFG_DEV0_EPF7_1_PMI_STATUS_CNTL__B2_B3_SUPPORT__SHIFT 0x16 |
|---|
| 147268 | #define BIF_CFG_DEV0_EPF7_1_PMI_STATUS_CNTL__BUS_PWR_EN__SHIFT 0x17 |
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| 147269 | #define BIF_CFG_DEV0_EPF7_1_PMI_STATUS_CNTL__PMI_DATA__SHIFT 0x18 |
|---|
| 147270 | #define BIF_CFG_DEV0_EPF7_1_PMI_STATUS_CNTL__POWER_STATE_MASK 0x00000003L |
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| 147345 | #define BIF_CFG_DEV0_EPF7_1_DEVICE_CNTL__PHANTOM_FUNC_EN_MASK 0x0200L |
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| 147346 | #define BIF_CFG_DEV0_EPF7_1_DEVICE_CNTL__AUX_POWER_PM_EN_MASK 0x0400L |
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|---|
| 147383 | #define BIF_CFG_DEV0_EPF7_1_LINK_CAP__SURPRISE_DOWN_ERR_REPORTING_MASK 0x00080000L |
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| 147384 | #define BIF_CFG_DEV0_EPF7_1_LINK_CAP__DL_ACTIVE_REPORTING_CAPABLE_MASK 0x00100000L |
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| 147385 | #define BIF_CFG_DEV0_EPF7_1_LINK_CAP__LINK_BW_NOTIFICATION_CAP_MASK 0x00200000L |
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| 147386 | #define BIF_CFG_DEV0_EPF7_1_LINK_CAP__ASPM_OPTIONALITY_COMPLIANCE_MASK 0x00400000L |
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| 147387 | #define BIF_CFG_DEV0_EPF7_1_LINK_CAP__PORT_NUMBER_MASK 0xFF000000L |
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| 147388 | //BIF_CFG_DEV0_EPF7_1_LINK_CNTL |
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| 147389 | #define BIF_CFG_DEV0_EPF7_1_LINK_CNTL__PM_CONTROL__SHIFT 0x0 |
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
| 147396 | #define BIF_CFG_DEV0_EPF7_1_LINK_CNTL__CLOCK_POWER_MANAGEMENT_EN__SHIFT 0x8 |
|---|
| 147397 | #define BIF_CFG_DEV0_EPF7_1_LINK_CNTL__HW_AUTONOMOUS_WIDTH_DISABLE__SHIFT 0x9 |
|---|
| 147398 | #define BIF_CFG_DEV0_EPF7_1_LINK_CNTL__LINK_BW_MANAGEMENT_INT_EN__SHIFT 0xa |
|---|
| 147399 | #define BIF_CFG_DEV0_EPF7_1_LINK_CNTL__LINK_AUTONOMOUS_BW_INT_EN__SHIFT 0xb |
|---|
| 147400 | #define BIF_CFG_DEV0_EPF7_1_LINK_CNTL__DRS_SIGNALING_CONTROL__SHIFT 0xe |
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| 147401 | #define BIF_CFG_DEV0_EPF7_1_LINK_CNTL__PM_CONTROL_MASK 0x0003L |
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| 147402 | #define BIF_CFG_DEV0_EPF7_1_LINK_CNTL__PTM_PROP_DELAY_ADAPT_INTER_B_MASK 0x0004L |
|---|
| 147403 | #define BIF_CFG_DEV0_EPF7_1_LINK_CNTL__READ_CPL_BOUNDARY_MASK 0x0008L |
|---|
| 147404 | #define BIF_CFG_DEV0_EPF7_1_LINK_CNTL__LINK_DIS_MASK 0x0010L |
|---|
| 147405 | #define BIF_CFG_DEV0_EPF7_1_LINK_CNTL__RETRAIN_LINK_MASK 0x0020L |
|---|
| 147406 | #define BIF_CFG_DEV0_EPF7_1_LINK_CNTL__COMMON_CLOCK_CFG_MASK 0x0040L |
|---|
| 147407 | #define BIF_CFG_DEV0_EPF7_1_LINK_CNTL__EXTENDED_SYNC_MASK 0x0080L |
|---|
| 147408 | #define BIF_CFG_DEV0_EPF7_1_LINK_CNTL__CLOCK_POWER_MANAGEMENT_EN_MASK 0x0100L |
|---|
| 147409 | #define BIF_CFG_DEV0_EPF7_1_LINK_CNTL__HW_AUTONOMOUS_WIDTH_DISABLE_MASK 0x0200L |
|---|
| 147410 | #define BIF_CFG_DEV0_EPF7_1_LINK_CNTL__LINK_BW_MANAGEMENT_INT_EN_MASK 0x0400L |
|---|
| 147411 | #define BIF_CFG_DEV0_EPF7_1_LINK_CNTL__LINK_AUTONOMOUS_BW_INT_EN_MASK 0x0800L |
|---|
| 147412 | #define BIF_CFG_DEV0_EPF7_1_LINK_CNTL__DRS_SIGNALING_CONTROL_MASK 0xC000L |
|---|
| 147413 | //BIF_CFG_DEV0_EPF7_1_LINK_STATUS |
|---|
| 147414 | #define BIF_CFG_DEV0_EPF7_1_LINK_STATUS__CURRENT_LINK_SPEED__SHIFT 0x0 |
|---|
| 147415 | #define BIF_CFG_DEV0_EPF7_1_LINK_STATUS__NEGOTIATED_LINK_WIDTH__SHIFT 0x4 |
|---|
| 147416 | #define BIF_CFG_DEV0_EPF7_1_LINK_STATUS__LINK_TRAINING__SHIFT 0xb |
|---|
| 147417 | #define BIF_CFG_DEV0_EPF7_1_LINK_STATUS__SLOT_CLOCK_CFG__SHIFT 0xc |
|---|
| 147418 | #define BIF_CFG_DEV0_EPF7_1_LINK_STATUS__DL_ACTIVE__SHIFT 0xd |
|---|
| 147419 | #define BIF_CFG_DEV0_EPF7_1_LINK_STATUS__LINK_BW_MANAGEMENT_STATUS__SHIFT 0xe |
|---|
| 147420 | #define BIF_CFG_DEV0_EPF7_1_LINK_STATUS__LINK_AUTONOMOUS_BW_STATUS__SHIFT 0xf |
|---|
| 147421 | #define BIF_CFG_DEV0_EPF7_1_LINK_STATUS__CURRENT_LINK_SPEED_MASK 0x000FL |
|---|
| 147422 | #define BIF_CFG_DEV0_EPF7_1_LINK_STATUS__NEGOTIATED_LINK_WIDTH_MASK 0x03F0L |
|---|
| 147423 | #define BIF_CFG_DEV0_EPF7_1_LINK_STATUS__LINK_TRAINING_MASK 0x0800L |
|---|
| 147424 | #define BIF_CFG_DEV0_EPF7_1_LINK_STATUS__SLOT_CLOCK_CFG_MASK 0x1000L |
|---|
| 147425 | #define BIF_CFG_DEV0_EPF7_1_LINK_STATUS__DL_ACTIVE_MASK 0x2000L |
|---|
| 147426 | #define BIF_CFG_DEV0_EPF7_1_LINK_STATUS__LINK_BW_MANAGEMENT_STATUS_MASK 0x4000L |
|---|
| 147427 | #define BIF_CFG_DEV0_EPF7_1_LINK_STATUS__LINK_AUTONOMOUS_BW_STATUS_MASK 0x8000L |
|---|
| 147428 | //BIF_CFG_DEV0_EPF7_1_DEVICE_CAP2 |
|---|
| 147429 | #define BIF_CFG_DEV0_EPF7_1_DEVICE_CAP2__CPL_TIMEOUT_RANGE_SUPPORTED__SHIFT 0x0 |
|---|
| 147430 | #define BIF_CFG_DEV0_EPF7_1_DEVICE_CAP2__CPL_TIMEOUT_DIS_SUPPORTED__SHIFT 0x4 |
|---|
| 147431 | #define BIF_CFG_DEV0_EPF7_1_DEVICE_CAP2__ARI_FORWARDING_SUPPORTED__SHIFT 0x5 |
|---|
| 147432 | #define BIF_CFG_DEV0_EPF7_1_DEVICE_CAP2__ATOMICOP_ROUTING_SUPPORTED__SHIFT 0x6 |
|---|
| 147433 | #define BIF_CFG_DEV0_EPF7_1_DEVICE_CAP2__ATOMICOP_32CMPLT_SUPPORTED__SHIFT 0x7 |
|---|
| 147434 | #define BIF_CFG_DEV0_EPF7_1_DEVICE_CAP2__ATOMICOP_64CMPLT_SUPPORTED__SHIFT 0x8 |
|---|
| 147435 | #define BIF_CFG_DEV0_EPF7_1_DEVICE_CAP2__CAS128_CMPLT_SUPPORTED__SHIFT 0x9 |
|---|
| 147436 | #define BIF_CFG_DEV0_EPF7_1_DEVICE_CAP2__NO_RO_ENABLED_P2P_PASSING__SHIFT 0xa |
|---|
| 147437 | #define BIF_CFG_DEV0_EPF7_1_DEVICE_CAP2__LTR_SUPPORTED__SHIFT 0xb |
|---|
| 147438 | #define BIF_CFG_DEV0_EPF7_1_DEVICE_CAP2__TPH_CPLR_SUPPORTED__SHIFT 0xc |
|---|
| 147439 | #define BIF_CFG_DEV0_EPF7_1_DEVICE_CAP2__LN_SYSTEM_CLS__SHIFT 0xe |
|---|
| 147440 | #define BIF_CFG_DEV0_EPF7_1_DEVICE_CAP2__TEN_BIT_TAG_COMPLETER_SUPPORTED__SHIFT 0x10 |
|---|
| 147441 | #define BIF_CFG_DEV0_EPF7_1_DEVICE_CAP2__TEN_BIT_TAG_REQUESTER_SUPPORTED__SHIFT 0x11 |
|---|
| 147442 | #define BIF_CFG_DEV0_EPF7_1_DEVICE_CAP2__OBFF_SUPPORTED__SHIFT 0x12 |
|---|
| 147443 | #define BIF_CFG_DEV0_EPF7_1_DEVICE_CAP2__EXTENDED_FMT_FIELD_SUPPORTED__SHIFT 0x14 |
|---|
| 147444 | #define BIF_CFG_DEV0_EPF7_1_DEVICE_CAP2__END_END_TLP_PREFIX_SUPPORTED__SHIFT 0x15 |
|---|
| 147445 | #define BIF_CFG_DEV0_EPF7_1_DEVICE_CAP2__MAX_END_END_TLP_PREFIXES__SHIFT 0x16 |
|---|
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|---|
| 147447 | #define BIF_CFG_DEV0_EPF7_1_DEVICE_CAP2__EMER_POWER_REDUCTION_INIT_REQ__SHIFT 0x1a |
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| 147448 | #define BIF_CFG_DEV0_EPF7_1_DEVICE_CAP2__FRS_SUPPORTED__SHIFT 0x1f |
|---|
| 147449 | #define BIF_CFG_DEV0_EPF7_1_DEVICE_CAP2__CPL_TIMEOUT_RANGE_SUPPORTED_MASK 0x0000000FL |
|---|
| 147450 | #define BIF_CFG_DEV0_EPF7_1_DEVICE_CAP2__CPL_TIMEOUT_DIS_SUPPORTED_MASK 0x00000010L |
|---|
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|---|
| 147452 | #define BIF_CFG_DEV0_EPF7_1_DEVICE_CAP2__ATOMICOP_ROUTING_SUPPORTED_MASK 0x00000040L |
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| 147454 | #define BIF_CFG_DEV0_EPF7_1_DEVICE_CAP2__ATOMICOP_64CMPLT_SUPPORTED_MASK 0x00000100L |
|---|
| 147455 | #define BIF_CFG_DEV0_EPF7_1_DEVICE_CAP2__CAS128_CMPLT_SUPPORTED_MASK 0x00000200L |
|---|
| 147456 | #define BIF_CFG_DEV0_EPF7_1_DEVICE_CAP2__NO_RO_ENABLED_P2P_PASSING_MASK 0x00000400L |
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| 147457 | #define BIF_CFG_DEV0_EPF7_1_DEVICE_CAP2__LTR_SUPPORTED_MASK 0x00000800L |
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| 147458 | #define BIF_CFG_DEV0_EPF7_1_DEVICE_CAP2__TPH_CPLR_SUPPORTED_MASK 0x00003000L |
|---|
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| 147460 | #define BIF_CFG_DEV0_EPF7_1_DEVICE_CAP2__TEN_BIT_TAG_COMPLETER_SUPPORTED_MASK 0x00010000L |
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| 147461 | #define BIF_CFG_DEV0_EPF7_1_DEVICE_CAP2__TEN_BIT_TAG_REQUESTER_SUPPORTED_MASK 0x00020000L |
|---|
| 147462 | #define BIF_CFG_DEV0_EPF7_1_DEVICE_CAP2__OBFF_SUPPORTED_MASK 0x000C0000L |
|---|
| 147463 | #define BIF_CFG_DEV0_EPF7_1_DEVICE_CAP2__EXTENDED_FMT_FIELD_SUPPORTED_MASK 0x00100000L |
|---|
| 147464 | #define BIF_CFG_DEV0_EPF7_1_DEVICE_CAP2__END_END_TLP_PREFIX_SUPPORTED_MASK 0x00200000L |
|---|
| 147465 | #define BIF_CFG_DEV0_EPF7_1_DEVICE_CAP2__MAX_END_END_TLP_PREFIXES_MASK 0x00C00000L |
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| 147466 | #define BIF_CFG_DEV0_EPF7_1_DEVICE_CAP2__EMER_POWER_REDUCTION_SUPPORTED_MASK 0x03000000L |
|---|
| 147467 | #define BIF_CFG_DEV0_EPF7_1_DEVICE_CAP2__EMER_POWER_REDUCTION_INIT_REQ_MASK 0x04000000L |
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|---|
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|---|
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| 147476 | #define BIF_CFG_DEV0_EPF7_1_DEVICE_CNTL2__IDO_COMPLETION_ENABLE__SHIFT 0x9 |
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|---|
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|---|
| 147482 | #define BIF_CFG_DEV0_EPF7_1_DEVICE_CNTL2__CPL_TIMEOUT_VALUE_MASK 0x000FL |
|---|
| 147483 | #define BIF_CFG_DEV0_EPF7_1_DEVICE_CNTL2__CPL_TIMEOUT_DIS_MASK 0x0010L |
|---|
| 147484 | #define BIF_CFG_DEV0_EPF7_1_DEVICE_CNTL2__ARI_FORWARDING_EN_MASK 0x0020L |
|---|
| 147485 | #define BIF_CFG_DEV0_EPF7_1_DEVICE_CNTL2__ATOMICOP_REQUEST_EN_MASK 0x0040L |
|---|
| 147486 | #define BIF_CFG_DEV0_EPF7_1_DEVICE_CNTL2__ATOMICOP_EGRESS_BLOCKING_MASK 0x0080L |
|---|
| 147487 | #define BIF_CFG_DEV0_EPF7_1_DEVICE_CNTL2__IDO_REQUEST_ENABLE_MASK 0x0100L |
|---|
| 147488 | #define BIF_CFG_DEV0_EPF7_1_DEVICE_CNTL2__IDO_COMPLETION_ENABLE_MASK 0x0200L |
|---|
| 147489 | #define BIF_CFG_DEV0_EPF7_1_DEVICE_CNTL2__LTR_EN_MASK 0x0400L |
|---|
| 147490 | #define BIF_CFG_DEV0_EPF7_1_DEVICE_CNTL2__EMER_POWER_REDUCTION_REQUEST_MASK 0x0800L |
|---|
| 147491 | #define BIF_CFG_DEV0_EPF7_1_DEVICE_CNTL2__TEN_BIT_TAG_REQUESTER_ENABLE_MASK 0x1000L |
|---|
| 147492 | #define BIF_CFG_DEV0_EPF7_1_DEVICE_CNTL2__OBFF_EN_MASK 0x6000L |
|---|
| 147493 | #define BIF_CFG_DEV0_EPF7_1_DEVICE_CNTL2__END_END_TLP_PREFIX_BLOCKING_MASK 0x8000L |
|---|
| 147494 | //BIF_CFG_DEV0_EPF7_1_DEVICE_STATUS2 |
|---|
| 147495 | #define BIF_CFG_DEV0_EPF7_1_DEVICE_STATUS2__RESERVED__SHIFT 0x0 |
|---|
| 147496 | #define BIF_CFG_DEV0_EPF7_1_DEVICE_STATUS2__RESERVED_MASK 0xFFFFL |
|---|
| 147497 | //BIF_CFG_DEV0_EPF7_1_LINK_CAP2 |
|---|
| 147498 | #define BIF_CFG_DEV0_EPF7_1_LINK_CAP2__SUPPORTED_LINK_SPEED__SHIFT 0x1 |
|---|
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|---|
| 147500 | #define BIF_CFG_DEV0_EPF7_1_LINK_CAP2__LOWER_SKP_OS_GEN_SUPPORT__SHIFT 0x9 |
|---|
| 147501 | #define BIF_CFG_DEV0_EPF7_1_LINK_CAP2__LOWER_SKP_OS_RCV_SUPPORT__SHIFT 0x10 |
|---|
| 147502 | #define BIF_CFG_DEV0_EPF7_1_LINK_CAP2__RTM1_PRESENCE_DET_SUPPORT__SHIFT 0x17 |
|---|
| 147503 | #define BIF_CFG_DEV0_EPF7_1_LINK_CAP2__RTM2_PRESENCE_DET_SUPPORT__SHIFT 0x18 |
|---|
| 147504 | #define BIF_CFG_DEV0_EPF7_1_LINK_CAP2__DRS_SUPPORTED__SHIFT 0x1f |
|---|
| 147505 | #define BIF_CFG_DEV0_EPF7_1_LINK_CAP2__SUPPORTED_LINK_SPEED_MASK 0x000000FEL |
|---|
| 147506 | #define BIF_CFG_DEV0_EPF7_1_LINK_CAP2__CROSSLINK_SUPPORTED_MASK 0x00000100L |
|---|
| 147507 | #define BIF_CFG_DEV0_EPF7_1_LINK_CAP2__LOWER_SKP_OS_GEN_SUPPORT_MASK 0x0000FE00L |
|---|
| 147508 | #define BIF_CFG_DEV0_EPF7_1_LINK_CAP2__LOWER_SKP_OS_RCV_SUPPORT_MASK 0x007F0000L |
|---|
| 147509 | #define BIF_CFG_DEV0_EPF7_1_LINK_CAP2__RTM1_PRESENCE_DET_SUPPORT_MASK 0x00800000L |
|---|
| 147510 | #define BIF_CFG_DEV0_EPF7_1_LINK_CAP2__RTM2_PRESENCE_DET_SUPPORT_MASK 0x01000000L |
|---|
| 147511 | #define BIF_CFG_DEV0_EPF7_1_LINK_CAP2__DRS_SUPPORTED_MASK 0x80000000L |
|---|
| 147512 | //BIF_CFG_DEV0_EPF7_1_LINK_CNTL2 |
|---|
| 147513 | #define BIF_CFG_DEV0_EPF7_1_LINK_CNTL2__TARGET_LINK_SPEED__SHIFT 0x0 |
|---|
| 147514 | #define BIF_CFG_DEV0_EPF7_1_LINK_CNTL2__ENTER_COMPLIANCE__SHIFT 0x4 |
|---|
| 147515 | #define BIF_CFG_DEV0_EPF7_1_LINK_CNTL2__HW_AUTONOMOUS_SPEED_DISABLE__SHIFT 0x5 |
|---|
| 147516 | #define BIF_CFG_DEV0_EPF7_1_LINK_CNTL2__SELECTABLE_DEEMPHASIS__SHIFT 0x6 |
|---|
| 147517 | #define BIF_CFG_DEV0_EPF7_1_LINK_CNTL2__XMIT_MARGIN__SHIFT 0x7 |
|---|
| 147518 | #define BIF_CFG_DEV0_EPF7_1_LINK_CNTL2__ENTER_MOD_COMPLIANCE__SHIFT 0xa |
|---|
| 147519 | #define BIF_CFG_DEV0_EPF7_1_LINK_CNTL2__COMPLIANCE_SOS__SHIFT 0xb |
|---|
| 147520 | #define BIF_CFG_DEV0_EPF7_1_LINK_CNTL2__COMPLIANCE_DEEMPHASIS__SHIFT 0xc |
|---|
| 147521 | #define BIF_CFG_DEV0_EPF7_1_LINK_CNTL2__TARGET_LINK_SPEED_MASK 0x000FL |
|---|
| 147522 | #define BIF_CFG_DEV0_EPF7_1_LINK_CNTL2__ENTER_COMPLIANCE_MASK 0x0010L |
|---|
| 147523 | #define BIF_CFG_DEV0_EPF7_1_LINK_CNTL2__HW_AUTONOMOUS_SPEED_DISABLE_MASK 0x0020L |
|---|
| 147524 | #define BIF_CFG_DEV0_EPF7_1_LINK_CNTL2__SELECTABLE_DEEMPHASIS_MASK 0x0040L |
|---|
| 147525 | #define BIF_CFG_DEV0_EPF7_1_LINK_CNTL2__XMIT_MARGIN_MASK 0x0380L |
|---|
| 147526 | #define BIF_CFG_DEV0_EPF7_1_LINK_CNTL2__ENTER_MOD_COMPLIANCE_MASK 0x0400L |
|---|
| 147527 | #define BIF_CFG_DEV0_EPF7_1_LINK_CNTL2__COMPLIANCE_SOS_MASK 0x0800L |
|---|
| 147528 | #define BIF_CFG_DEV0_EPF7_1_LINK_CNTL2__COMPLIANCE_DEEMPHASIS_MASK 0xF000L |
|---|
| 147529 | //BIF_CFG_DEV0_EPF7_1_LINK_STATUS2 |
|---|
| 147530 | #define BIF_CFG_DEV0_EPF7_1_LINK_STATUS2__CUR_DEEMPHASIS_LEVEL__SHIFT 0x0 |
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| 147531 | #define BIF_CFG_DEV0_EPF7_1_LINK_STATUS2__EQUALIZATION_COMPLETE_8GT__SHIFT 0x1 |
|---|
| 147532 | #define BIF_CFG_DEV0_EPF7_1_LINK_STATUS2__EQUALIZATION_PHASE1_SUCCESS_8GT__SHIFT 0x2 |
|---|
| 147533 | #define BIF_CFG_DEV0_EPF7_1_LINK_STATUS2__EQUALIZATION_PHASE2_SUCCESS_8GT__SHIFT 0x3 |
|---|
| 147534 | #define BIF_CFG_DEV0_EPF7_1_LINK_STATUS2__EQUALIZATION_PHASE3_SUCCESS_8GT__SHIFT 0x4 |
|---|
| 147535 | #define BIF_CFG_DEV0_EPF7_1_LINK_STATUS2__LINK_EQUALIZATION_REQUEST_8GT__SHIFT 0x5 |
|---|
| 147536 | #define BIF_CFG_DEV0_EPF7_1_LINK_STATUS2__RTM1_PRESENCE_DET__SHIFT 0x6 |
|---|
| 147537 | #define BIF_CFG_DEV0_EPF7_1_LINK_STATUS2__RTM2_PRESENCE_DET__SHIFT 0x7 |
|---|
| 147538 | #define BIF_CFG_DEV0_EPF7_1_LINK_STATUS2__CROSSLINK_RESOLUTION__SHIFT 0x8 |
|---|
| 147539 | #define BIF_CFG_DEV0_EPF7_1_LINK_STATUS2__DOWNSTREAM_COMPONENT_PRESENCE__SHIFT 0xc |
|---|
| 147540 | #define BIF_CFG_DEV0_EPF7_1_LINK_STATUS2__DRS_MESSAGE_RECEIVED__SHIFT 0xf |
|---|
| 147541 | #define BIF_CFG_DEV0_EPF7_1_LINK_STATUS2__CUR_DEEMPHASIS_LEVEL_MASK 0x0001L |
|---|
| 147542 | #define BIF_CFG_DEV0_EPF7_1_LINK_STATUS2__EQUALIZATION_COMPLETE_8GT_MASK 0x0002L |
|---|
| 147543 | #define BIF_CFG_DEV0_EPF7_1_LINK_STATUS2__EQUALIZATION_PHASE1_SUCCESS_8GT_MASK 0x0004L |
|---|
| 147544 | #define BIF_CFG_DEV0_EPF7_1_LINK_STATUS2__EQUALIZATION_PHASE2_SUCCESS_8GT_MASK 0x0008L |
|---|
| 147545 | #define BIF_CFG_DEV0_EPF7_1_LINK_STATUS2__EQUALIZATION_PHASE3_SUCCESS_8GT_MASK 0x0010L |
|---|
| 147546 | #define BIF_CFG_DEV0_EPF7_1_LINK_STATUS2__LINK_EQUALIZATION_REQUEST_8GT_MASK 0x0020L |
|---|
| 147547 | #define BIF_CFG_DEV0_EPF7_1_LINK_STATUS2__RTM1_PRESENCE_DET_MASK 0x0040L |
|---|
| 147548 | #define BIF_CFG_DEV0_EPF7_1_LINK_STATUS2__RTM2_PRESENCE_DET_MASK 0x0080L |
|---|
| 147549 | #define BIF_CFG_DEV0_EPF7_1_LINK_STATUS2__CROSSLINK_RESOLUTION_MASK 0x0300L |
|---|
| 147550 | #define BIF_CFG_DEV0_EPF7_1_LINK_STATUS2__DOWNSTREAM_COMPONENT_PRESENCE_MASK 0x7000L |
|---|
| 147551 | #define BIF_CFG_DEV0_EPF7_1_LINK_STATUS2__DRS_MESSAGE_RECEIVED_MASK 0x8000L |
|---|
| 147552 | //BIF_CFG_DEV0_EPF7_1_MSI_CAP_LIST |
|---|
| 147553 | #define BIF_CFG_DEV0_EPF7_1_MSI_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 147554 | #define BIF_CFG_DEV0_EPF7_1_MSI_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
|---|
| 147555 | #define BIF_CFG_DEV0_EPF7_1_MSI_CAP_LIST__CAP_ID_MASK 0x00FFL |
|---|
| 147556 | #define BIF_CFG_DEV0_EPF7_1_MSI_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
|---|
| 147557 | //BIF_CFG_DEV0_EPF7_1_MSI_MSG_CNTL |
|---|
| 147558 | #define BIF_CFG_DEV0_EPF7_1_MSI_MSG_CNTL__MSI_EN__SHIFT 0x0 |
|---|
| 147559 | #define BIF_CFG_DEV0_EPF7_1_MSI_MSG_CNTL__MSI_MULTI_CAP__SHIFT 0x1 |
|---|
| 147560 | #define BIF_CFG_DEV0_EPF7_1_MSI_MSG_CNTL__MSI_MULTI_EN__SHIFT 0x4 |
|---|
| 147561 | #define BIF_CFG_DEV0_EPF7_1_MSI_MSG_CNTL__MSI_64BIT__SHIFT 0x7 |
|---|
| 147562 | #define BIF_CFG_DEV0_EPF7_1_MSI_MSG_CNTL__MSI_PERVECTOR_MASKING_CAP__SHIFT 0x8 |
|---|
| 147563 | #define BIF_CFG_DEV0_EPF7_1_MSI_MSG_CNTL__MSI_EXT_MSG_DATA_CAP__SHIFT 0x9 |
|---|
| 147564 | #define BIF_CFG_DEV0_EPF7_1_MSI_MSG_CNTL__MSI_EXT_MSG_DATA_EN__SHIFT 0xa |
|---|
| 147565 | #define BIF_CFG_DEV0_EPF7_1_MSI_MSG_CNTL__MSI_EN_MASK 0x0001L |
|---|
| 147566 | #define BIF_CFG_DEV0_EPF7_1_MSI_MSG_CNTL__MSI_MULTI_CAP_MASK 0x000EL |
|---|
| 147567 | #define BIF_CFG_DEV0_EPF7_1_MSI_MSG_CNTL__MSI_MULTI_EN_MASK 0x0070L |
|---|
| 147568 | #define BIF_CFG_DEV0_EPF7_1_MSI_MSG_CNTL__MSI_64BIT_MASK 0x0080L |
|---|
| 147569 | #define BIF_CFG_DEV0_EPF7_1_MSI_MSG_CNTL__MSI_PERVECTOR_MASKING_CAP_MASK 0x0100L |
|---|
| 147570 | #define BIF_CFG_DEV0_EPF7_1_MSI_MSG_CNTL__MSI_EXT_MSG_DATA_CAP_MASK 0x0200L |
|---|
| 147571 | #define BIF_CFG_DEV0_EPF7_1_MSI_MSG_CNTL__MSI_EXT_MSG_DATA_EN_MASK 0x0400L |
|---|
| 147572 | //BIF_CFG_DEV0_EPF7_1_MSI_MSG_ADDR_LO |
|---|
| 147573 | #define BIF_CFG_DEV0_EPF7_1_MSI_MSG_ADDR_LO__MSI_MSG_ADDR_LO__SHIFT 0x2 |
|---|
| 147574 | #define BIF_CFG_DEV0_EPF7_1_MSI_MSG_ADDR_LO__MSI_MSG_ADDR_LO_MASK 0xFFFFFFFCL |
|---|
| 147575 | //BIF_CFG_DEV0_EPF7_1_MSI_MSG_ADDR_HI |
|---|
| 147576 | #define BIF_CFG_DEV0_EPF7_1_MSI_MSG_ADDR_HI__MSI_MSG_ADDR_HI__SHIFT 0x0 |
|---|
| 147577 | #define BIF_CFG_DEV0_EPF7_1_MSI_MSG_ADDR_HI__MSI_MSG_ADDR_HI_MASK 0xFFFFFFFFL |
|---|
| 147578 | //BIF_CFG_DEV0_EPF7_1_MSI_MSG_DATA |
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| 147579 | #define BIF_CFG_DEV0_EPF7_1_MSI_MSG_DATA__MSI_DATA__SHIFT 0x0 |
|---|
| 147580 | #define BIF_CFG_DEV0_EPF7_1_MSI_MSG_DATA__MSI_DATA_MASK 0xFFFFL |
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| 147581 | //BIF_CFG_DEV0_EPF7_1_MSI_EXT_MSG_DATA |
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| 147582 | #define BIF_CFG_DEV0_EPF7_1_MSI_EXT_MSG_DATA__MSI_EXT_DATA__SHIFT 0x0 |
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| 147583 | #define BIF_CFG_DEV0_EPF7_1_MSI_EXT_MSG_DATA__MSI_EXT_DATA_MASK 0xFFFFL |
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| 147584 | //BIF_CFG_DEV0_EPF7_1_MSI_MASK |
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| 147585 | #define BIF_CFG_DEV0_EPF7_1_MSI_MASK__MSI_MASK__SHIFT 0x0 |
|---|
| 147586 | #define BIF_CFG_DEV0_EPF7_1_MSI_MASK__MSI_MASK_MASK 0xFFFFFFFFL |
|---|
| 147587 | //BIF_CFG_DEV0_EPF7_1_MSI_MSG_DATA_64 |
|---|
| 147588 | #define BIF_CFG_DEV0_EPF7_1_MSI_MSG_DATA_64__MSI_DATA_64__SHIFT 0x0 |
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| 147589 | #define BIF_CFG_DEV0_EPF7_1_MSI_MSG_DATA_64__MSI_DATA_64_MASK 0xFFFFL |
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| 147590 | //BIF_CFG_DEV0_EPF7_1_MSI_EXT_MSG_DATA_64 |
|---|
| 147591 | #define BIF_CFG_DEV0_EPF7_1_MSI_EXT_MSG_DATA_64__MSI_EXT_DATA_64__SHIFT 0x0 |
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
| 147699 | #define BIF_CFG_DEV0_EPF7_1_PCIE_UNCORR_ERR_STATUS__PSN_ERR_STATUS_MASK 0x00001000L |
|---|
| 147700 | #define BIF_CFG_DEV0_EPF7_1_PCIE_UNCORR_ERR_STATUS__FC_ERR_STATUS_MASK 0x00002000L |
|---|
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|---|
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|---|
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|---|
| 147704 | #define BIF_CFG_DEV0_EPF7_1_PCIE_UNCORR_ERR_STATUS__RCV_OVFL_STATUS_MASK 0x00020000L |
|---|
| 147705 | #define BIF_CFG_DEV0_EPF7_1_PCIE_UNCORR_ERR_STATUS__MAL_TLP_STATUS_MASK 0x00040000L |
|---|
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| 147707 | #define BIF_CFG_DEV0_EPF7_1_PCIE_UNCORR_ERR_STATUS__UNSUPP_REQ_ERR_STATUS_MASK 0x00100000L |
|---|
| 147708 | #define BIF_CFG_DEV0_EPF7_1_PCIE_UNCORR_ERR_STATUS__ACS_VIOLATION_STATUS_MASK 0x00200000L |
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| 147709 | #define BIF_CFG_DEV0_EPF7_1_PCIE_UNCORR_ERR_STATUS__UNCORR_INT_ERR_STATUS_MASK 0x00400000L |
|---|
| 147710 | #define BIF_CFG_DEV0_EPF7_1_PCIE_UNCORR_ERR_STATUS__MC_BLOCKED_TLP_STATUS_MASK 0x00800000L |
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| 147711 | #define BIF_CFG_DEV0_EPF7_1_PCIE_UNCORR_ERR_STATUS__ATOMICOP_EGRESS_BLOCKED_STATUS_MASK 0x01000000L |
|---|
| 147712 | #define BIF_CFG_DEV0_EPF7_1_PCIE_UNCORR_ERR_STATUS__TLP_PREFIX_BLOCKED_ERR_STATUS_MASK 0x02000000L |
|---|
| 147713 | #define BIF_CFG_DEV0_EPF7_1_PCIE_UNCORR_ERR_STATUS__POISONED_TLP_EGRESS_BLOCKED_STATUS_MASK 0x04000000L |
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| 147720 | #define BIF_CFG_DEV0_EPF7_1_PCIE_UNCORR_ERR_MASK__CPL_ABORT_ERR_MASK__SHIFT 0xf |
|---|
| 147721 | #define BIF_CFG_DEV0_EPF7_1_PCIE_UNCORR_ERR_MASK__UNEXP_CPL_MASK__SHIFT 0x10 |
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| 147722 | #define BIF_CFG_DEV0_EPF7_1_PCIE_UNCORR_ERR_MASK__RCV_OVFL_MASK__SHIFT 0x11 |
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| 147723 | #define BIF_CFG_DEV0_EPF7_1_PCIE_UNCORR_ERR_MASK__MAL_TLP_MASK__SHIFT 0x12 |
|---|
| 147724 | #define BIF_CFG_DEV0_EPF7_1_PCIE_UNCORR_ERR_MASK__ECRC_ERR_MASK__SHIFT 0x13 |
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| 147725 | #define BIF_CFG_DEV0_EPF7_1_PCIE_UNCORR_ERR_MASK__UNSUPP_REQ_ERR_MASK__SHIFT 0x14 |
|---|
| 147726 | #define BIF_CFG_DEV0_EPF7_1_PCIE_UNCORR_ERR_MASK__ACS_VIOLATION_MASK__SHIFT 0x15 |
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| 147727 | #define BIF_CFG_DEV0_EPF7_1_PCIE_UNCORR_ERR_MASK__UNCORR_INT_ERR_MASK__SHIFT 0x16 |
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| 147728 | #define BIF_CFG_DEV0_EPF7_1_PCIE_UNCORR_ERR_MASK__MC_BLOCKED_TLP_MASK__SHIFT 0x17 |
|---|
| 147729 | #define BIF_CFG_DEV0_EPF7_1_PCIE_UNCORR_ERR_MASK__ATOMICOP_EGRESS_BLOCKED_MASK__SHIFT 0x18 |
|---|
| 147730 | #define BIF_CFG_DEV0_EPF7_1_PCIE_UNCORR_ERR_MASK__TLP_PREFIX_BLOCKED_ERR_MASK__SHIFT 0x19 |
|---|
| 147731 | #define BIF_CFG_DEV0_EPF7_1_PCIE_UNCORR_ERR_MASK__POISONED_TLP_EGRESS_BLOCKED_MASK__SHIFT 0x1a |
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| 147732 | #define BIF_CFG_DEV0_EPF7_1_PCIE_UNCORR_ERR_MASK__DLP_ERR_MASK_MASK 0x00000010L |
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| 147733 | #define BIF_CFG_DEV0_EPF7_1_PCIE_UNCORR_ERR_MASK__SURPDN_ERR_MASK_MASK 0x00000020L |
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| 147734 | #define BIF_CFG_DEV0_EPF7_1_PCIE_UNCORR_ERR_MASK__PSN_ERR_MASK_MASK 0x00001000L |
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| 147738 | #define BIF_CFG_DEV0_EPF7_1_PCIE_UNCORR_ERR_MASK__UNEXP_CPL_MASK_MASK 0x00010000L |
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| 147742 | #define BIF_CFG_DEV0_EPF7_1_PCIE_UNCORR_ERR_MASK__UNSUPP_REQ_ERR_MASK_MASK 0x00100000L |
|---|
| 147743 | #define BIF_CFG_DEV0_EPF7_1_PCIE_UNCORR_ERR_MASK__ACS_VIOLATION_MASK_MASK 0x00200000L |
|---|
| 147744 | #define BIF_CFG_DEV0_EPF7_1_PCIE_UNCORR_ERR_MASK__UNCORR_INT_ERR_MASK_MASK 0x00400000L |
|---|
| 147745 | #define BIF_CFG_DEV0_EPF7_1_PCIE_UNCORR_ERR_MASK__MC_BLOCKED_TLP_MASK_MASK 0x00800000L |
|---|
| 147746 | #define BIF_CFG_DEV0_EPF7_1_PCIE_UNCORR_ERR_MASK__ATOMICOP_EGRESS_BLOCKED_MASK_MASK 0x01000000L |
|---|
| 147747 | #define BIF_CFG_DEV0_EPF7_1_PCIE_UNCORR_ERR_MASK__TLP_PREFIX_BLOCKED_ERR_MASK_MASK 0x02000000L |
|---|
| 147748 | #define BIF_CFG_DEV0_EPF7_1_PCIE_UNCORR_ERR_MASK__POISONED_TLP_EGRESS_BLOCKED_MASK_MASK 0x04000000L |
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| 147749 | //BIF_CFG_DEV0_EPF7_1_PCIE_UNCORR_ERR_SEVERITY |
|---|
| 147750 | #define BIF_CFG_DEV0_EPF7_1_PCIE_UNCORR_ERR_SEVERITY__DLP_ERR_SEVERITY__SHIFT 0x4 |
|---|
| 147751 | #define BIF_CFG_DEV0_EPF7_1_PCIE_UNCORR_ERR_SEVERITY__SURPDN_ERR_SEVERITY__SHIFT 0x5 |
|---|
| 147752 | #define BIF_CFG_DEV0_EPF7_1_PCIE_UNCORR_ERR_SEVERITY__PSN_ERR_SEVERITY__SHIFT 0xc |
|---|
| 147753 | #define BIF_CFG_DEV0_EPF7_1_PCIE_UNCORR_ERR_SEVERITY__FC_ERR_SEVERITY__SHIFT 0xd |
|---|
| 147754 | #define BIF_CFG_DEV0_EPF7_1_PCIE_UNCORR_ERR_SEVERITY__CPL_TIMEOUT_SEVERITY__SHIFT 0xe |
|---|
| 147755 | #define BIF_CFG_DEV0_EPF7_1_PCIE_UNCORR_ERR_SEVERITY__CPL_ABORT_ERR_SEVERITY__SHIFT 0xf |
|---|
| 147756 | #define BIF_CFG_DEV0_EPF7_1_PCIE_UNCORR_ERR_SEVERITY__UNEXP_CPL_SEVERITY__SHIFT 0x10 |
|---|
| 147757 | #define BIF_CFG_DEV0_EPF7_1_PCIE_UNCORR_ERR_SEVERITY__RCV_OVFL_SEVERITY__SHIFT 0x11 |
|---|
| 147758 | #define BIF_CFG_DEV0_EPF7_1_PCIE_UNCORR_ERR_SEVERITY__MAL_TLP_SEVERITY__SHIFT 0x12 |
|---|
| 147759 | #define BIF_CFG_DEV0_EPF7_1_PCIE_UNCORR_ERR_SEVERITY__ECRC_ERR_SEVERITY__SHIFT 0x13 |
|---|
| 147760 | #define BIF_CFG_DEV0_EPF7_1_PCIE_UNCORR_ERR_SEVERITY__UNSUPP_REQ_ERR_SEVERITY__SHIFT 0x14 |
|---|
| 147761 | #define BIF_CFG_DEV0_EPF7_1_PCIE_UNCORR_ERR_SEVERITY__ACS_VIOLATION_SEVERITY__SHIFT 0x15 |
|---|
| 147762 | #define BIF_CFG_DEV0_EPF7_1_PCIE_UNCORR_ERR_SEVERITY__UNCORR_INT_ERR_SEVERITY__SHIFT 0x16 |
|---|
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|---|
| 147764 | #define BIF_CFG_DEV0_EPF7_1_PCIE_UNCORR_ERR_SEVERITY__ATOMICOP_EGRESS_BLOCKED_SEVERITY__SHIFT 0x18 |
|---|
| 147765 | #define BIF_CFG_DEV0_EPF7_1_PCIE_UNCORR_ERR_SEVERITY__TLP_PREFIX_BLOCKED_ERR_SEVERITY__SHIFT 0x19 |
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| 147766 | #define BIF_CFG_DEV0_EPF7_1_PCIE_UNCORR_ERR_SEVERITY__POISONED_TLP_EGRESS_BLOCKED_SEVERITY__SHIFT 0x1a |
|---|
| 147767 | #define BIF_CFG_DEV0_EPF7_1_PCIE_UNCORR_ERR_SEVERITY__DLP_ERR_SEVERITY_MASK 0x00000010L |
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| 147768 | #define BIF_CFG_DEV0_EPF7_1_PCIE_UNCORR_ERR_SEVERITY__SURPDN_ERR_SEVERITY_MASK 0x00000020L |
|---|
| 147769 | #define BIF_CFG_DEV0_EPF7_1_PCIE_UNCORR_ERR_SEVERITY__PSN_ERR_SEVERITY_MASK 0x00001000L |
|---|
| 147770 | #define BIF_CFG_DEV0_EPF7_1_PCIE_UNCORR_ERR_SEVERITY__FC_ERR_SEVERITY_MASK 0x00002000L |
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| 147771 | #define BIF_CFG_DEV0_EPF7_1_PCIE_UNCORR_ERR_SEVERITY__CPL_TIMEOUT_SEVERITY_MASK 0x00004000L |
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| 147772 | #define BIF_CFG_DEV0_EPF7_1_PCIE_UNCORR_ERR_SEVERITY__CPL_ABORT_ERR_SEVERITY_MASK 0x00008000L |
|---|
| 147773 | #define BIF_CFG_DEV0_EPF7_1_PCIE_UNCORR_ERR_SEVERITY__UNEXP_CPL_SEVERITY_MASK 0x00010000L |
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| 147774 | #define BIF_CFG_DEV0_EPF7_1_PCIE_UNCORR_ERR_SEVERITY__RCV_OVFL_SEVERITY_MASK 0x00020000L |
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| 147775 | #define BIF_CFG_DEV0_EPF7_1_PCIE_UNCORR_ERR_SEVERITY__MAL_TLP_SEVERITY_MASK 0x00040000L |
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| 147776 | #define BIF_CFG_DEV0_EPF7_1_PCIE_UNCORR_ERR_SEVERITY__ECRC_ERR_SEVERITY_MASK 0x00080000L |
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| 147777 | #define BIF_CFG_DEV0_EPF7_1_PCIE_UNCORR_ERR_SEVERITY__UNSUPP_REQ_ERR_SEVERITY_MASK 0x00100000L |
|---|
| 147778 | #define BIF_CFG_DEV0_EPF7_1_PCIE_UNCORR_ERR_SEVERITY__ACS_VIOLATION_SEVERITY_MASK 0x00200000L |
|---|
| 147779 | #define BIF_CFG_DEV0_EPF7_1_PCIE_UNCORR_ERR_SEVERITY__UNCORR_INT_ERR_SEVERITY_MASK 0x00400000L |
|---|
| 147780 | #define BIF_CFG_DEV0_EPF7_1_PCIE_UNCORR_ERR_SEVERITY__MC_BLOCKED_TLP_SEVERITY_MASK 0x00800000L |
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| 147781 | #define BIF_CFG_DEV0_EPF7_1_PCIE_UNCORR_ERR_SEVERITY__ATOMICOP_EGRESS_BLOCKED_SEVERITY_MASK 0x01000000L |
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| 147782 | #define BIF_CFG_DEV0_EPF7_1_PCIE_UNCORR_ERR_SEVERITY__TLP_PREFIX_BLOCKED_ERR_SEVERITY_MASK 0x02000000L |
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| 147783 | #define BIF_CFG_DEV0_EPF7_1_PCIE_UNCORR_ERR_SEVERITY__POISONED_TLP_EGRESS_BLOCKED_SEVERITY_MASK 0x04000000L |
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| 147784 | //BIF_CFG_DEV0_EPF7_1_PCIE_CORR_ERR_STATUS |
|---|
| 147785 | #define BIF_CFG_DEV0_EPF7_1_PCIE_CORR_ERR_STATUS__RCV_ERR_STATUS__SHIFT 0x0 |
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| 147787 | #define BIF_CFG_DEV0_EPF7_1_PCIE_CORR_ERR_STATUS__BAD_DLLP_STATUS__SHIFT 0x7 |
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| 147788 | #define BIF_CFG_DEV0_EPF7_1_PCIE_CORR_ERR_STATUS__REPLAY_NUM_ROLLOVER_STATUS__SHIFT 0x8 |
|---|
| 147789 | #define BIF_CFG_DEV0_EPF7_1_PCIE_CORR_ERR_STATUS__REPLAY_TIMER_TIMEOUT_STATUS__SHIFT 0xc |
|---|
| 147790 | #define BIF_CFG_DEV0_EPF7_1_PCIE_CORR_ERR_STATUS__ADVISORY_NONFATAL_ERR_STATUS__SHIFT 0xd |
|---|
| 147791 | #define BIF_CFG_DEV0_EPF7_1_PCIE_CORR_ERR_STATUS__CORR_INT_ERR_STATUS__SHIFT 0xe |
|---|
| 147792 | #define BIF_CFG_DEV0_EPF7_1_PCIE_CORR_ERR_STATUS__HDR_LOG_OVFL_STATUS__SHIFT 0xf |
|---|
| 147793 | #define BIF_CFG_DEV0_EPF7_1_PCIE_CORR_ERR_STATUS__RCV_ERR_STATUS_MASK 0x00000001L |
|---|
| 147794 | #define BIF_CFG_DEV0_EPF7_1_PCIE_CORR_ERR_STATUS__BAD_TLP_STATUS_MASK 0x00000040L |
|---|
| 147795 | #define BIF_CFG_DEV0_EPF7_1_PCIE_CORR_ERR_STATUS__BAD_DLLP_STATUS_MASK 0x00000080L |
|---|
| 147796 | #define BIF_CFG_DEV0_EPF7_1_PCIE_CORR_ERR_STATUS__REPLAY_NUM_ROLLOVER_STATUS_MASK 0x00000100L |
|---|
| 147797 | #define BIF_CFG_DEV0_EPF7_1_PCIE_CORR_ERR_STATUS__REPLAY_TIMER_TIMEOUT_STATUS_MASK 0x00001000L |
|---|
| 147798 | #define BIF_CFG_DEV0_EPF7_1_PCIE_CORR_ERR_STATUS__ADVISORY_NONFATAL_ERR_STATUS_MASK 0x00002000L |
|---|
| 147799 | #define BIF_CFG_DEV0_EPF7_1_PCIE_CORR_ERR_STATUS__CORR_INT_ERR_STATUS_MASK 0x00004000L |
|---|
| 147800 | #define BIF_CFG_DEV0_EPF7_1_PCIE_CORR_ERR_STATUS__HDR_LOG_OVFL_STATUS_MASK 0x00008000L |
|---|
| 147801 | //BIF_CFG_DEV0_EPF7_1_PCIE_CORR_ERR_MASK |
|---|
| 147802 | #define BIF_CFG_DEV0_EPF7_1_PCIE_CORR_ERR_MASK__RCV_ERR_MASK__SHIFT 0x0 |
|---|
| 147803 | #define BIF_CFG_DEV0_EPF7_1_PCIE_CORR_ERR_MASK__BAD_TLP_MASK__SHIFT 0x6 |
|---|
| 147804 | #define BIF_CFG_DEV0_EPF7_1_PCIE_CORR_ERR_MASK__BAD_DLLP_MASK__SHIFT 0x7 |
|---|
| 147805 | #define BIF_CFG_DEV0_EPF7_1_PCIE_CORR_ERR_MASK__REPLAY_NUM_ROLLOVER_MASK__SHIFT 0x8 |
|---|
| 147806 | #define BIF_CFG_DEV0_EPF7_1_PCIE_CORR_ERR_MASK__REPLAY_TIMER_TIMEOUT_MASK__SHIFT 0xc |
|---|
| 147807 | #define BIF_CFG_DEV0_EPF7_1_PCIE_CORR_ERR_MASK__ADVISORY_NONFATAL_ERR_MASK__SHIFT 0xd |
|---|
| 147808 | #define BIF_CFG_DEV0_EPF7_1_PCIE_CORR_ERR_MASK__CORR_INT_ERR_MASK__SHIFT 0xe |
|---|
| 147809 | #define BIF_CFG_DEV0_EPF7_1_PCIE_CORR_ERR_MASK__HDR_LOG_OVFL_MASK__SHIFT 0xf |
|---|
| 147810 | #define BIF_CFG_DEV0_EPF7_1_PCIE_CORR_ERR_MASK__RCV_ERR_MASK_MASK 0x00000001L |
|---|
| 147811 | #define BIF_CFG_DEV0_EPF7_1_PCIE_CORR_ERR_MASK__BAD_TLP_MASK_MASK 0x00000040L |
|---|
| 147812 | #define BIF_CFG_DEV0_EPF7_1_PCIE_CORR_ERR_MASK__BAD_DLLP_MASK_MASK 0x00000080L |
|---|
| 147813 | #define BIF_CFG_DEV0_EPF7_1_PCIE_CORR_ERR_MASK__REPLAY_NUM_ROLLOVER_MASK_MASK 0x00000100L |
|---|
| 147814 | #define BIF_CFG_DEV0_EPF7_1_PCIE_CORR_ERR_MASK__REPLAY_TIMER_TIMEOUT_MASK_MASK 0x00001000L |
|---|
| 147815 | #define BIF_CFG_DEV0_EPF7_1_PCIE_CORR_ERR_MASK__ADVISORY_NONFATAL_ERR_MASK_MASK 0x00002000L |
|---|
| 147816 | #define BIF_CFG_DEV0_EPF7_1_PCIE_CORR_ERR_MASK__CORR_INT_ERR_MASK_MASK 0x00004000L |
|---|
| 147817 | #define BIF_CFG_DEV0_EPF7_1_PCIE_CORR_ERR_MASK__HDR_LOG_OVFL_MASK_MASK 0x00008000L |
|---|
| 147818 | //BIF_CFG_DEV0_EPF7_1_PCIE_ADV_ERR_CAP_CNTL |
|---|
| 147819 | #define BIF_CFG_DEV0_EPF7_1_PCIE_ADV_ERR_CAP_CNTL__FIRST_ERR_PTR__SHIFT 0x0 |
|---|
| 147820 | #define BIF_CFG_DEV0_EPF7_1_PCIE_ADV_ERR_CAP_CNTL__ECRC_GEN_CAP__SHIFT 0x5 |
|---|
| 147821 | #define BIF_CFG_DEV0_EPF7_1_PCIE_ADV_ERR_CAP_CNTL__ECRC_GEN_EN__SHIFT 0x6 |
|---|
| 147822 | #define BIF_CFG_DEV0_EPF7_1_PCIE_ADV_ERR_CAP_CNTL__ECRC_CHECK_CAP__SHIFT 0x7 |
|---|
| 147823 | #define BIF_CFG_DEV0_EPF7_1_PCIE_ADV_ERR_CAP_CNTL__ECRC_CHECK_EN__SHIFT 0x8 |
|---|
| 147824 | #define BIF_CFG_DEV0_EPF7_1_PCIE_ADV_ERR_CAP_CNTL__MULTI_HDR_RECD_CAP__SHIFT 0x9 |
|---|
| 147825 | #define BIF_CFG_DEV0_EPF7_1_PCIE_ADV_ERR_CAP_CNTL__MULTI_HDR_RECD_EN__SHIFT 0xa |
|---|
| 147826 | #define BIF_CFG_DEV0_EPF7_1_PCIE_ADV_ERR_CAP_CNTL__TLP_PREFIX_LOG_PRESENT__SHIFT 0xb |
|---|
| 147827 | #define BIF_CFG_DEV0_EPF7_1_PCIE_ADV_ERR_CAP_CNTL__COMPLETION_TIMEOUT_LOG_CAPABLE__SHIFT 0xc |
|---|
| 147828 | #define BIF_CFG_DEV0_EPF7_1_PCIE_ADV_ERR_CAP_CNTL__FIRST_ERR_PTR_MASK 0x0000001FL |
|---|
| 147829 | #define BIF_CFG_DEV0_EPF7_1_PCIE_ADV_ERR_CAP_CNTL__ECRC_GEN_CAP_MASK 0x00000020L |
|---|
| 147830 | #define BIF_CFG_DEV0_EPF7_1_PCIE_ADV_ERR_CAP_CNTL__ECRC_GEN_EN_MASK 0x00000040L |
|---|
| 147831 | #define BIF_CFG_DEV0_EPF7_1_PCIE_ADV_ERR_CAP_CNTL__ECRC_CHECK_CAP_MASK 0x00000080L |
|---|
| 147832 | #define BIF_CFG_DEV0_EPF7_1_PCIE_ADV_ERR_CAP_CNTL__ECRC_CHECK_EN_MASK 0x00000100L |
|---|
| 147833 | #define BIF_CFG_DEV0_EPF7_1_PCIE_ADV_ERR_CAP_CNTL__MULTI_HDR_RECD_CAP_MASK 0x00000200L |
|---|
| 147834 | #define BIF_CFG_DEV0_EPF7_1_PCIE_ADV_ERR_CAP_CNTL__MULTI_HDR_RECD_EN_MASK 0x00000400L |
|---|
| 147835 | #define BIF_CFG_DEV0_EPF7_1_PCIE_ADV_ERR_CAP_CNTL__TLP_PREFIX_LOG_PRESENT_MASK 0x00000800L |
|---|
| 147836 | #define BIF_CFG_DEV0_EPF7_1_PCIE_ADV_ERR_CAP_CNTL__COMPLETION_TIMEOUT_LOG_CAPABLE_MASK 0x00001000L |
|---|
| 147837 | //BIF_CFG_DEV0_EPF7_1_PCIE_HDR_LOG0 |
|---|
| 147838 | #define BIF_CFG_DEV0_EPF7_1_PCIE_HDR_LOG0__TLP_HDR__SHIFT 0x0 |
|---|
| 147839 | #define BIF_CFG_DEV0_EPF7_1_PCIE_HDR_LOG0__TLP_HDR_MASK 0xFFFFFFFFL |
|---|
| 147840 | //BIF_CFG_DEV0_EPF7_1_PCIE_HDR_LOG1 |
|---|
| 147841 | #define BIF_CFG_DEV0_EPF7_1_PCIE_HDR_LOG1__TLP_HDR__SHIFT 0x0 |
|---|
| 147842 | #define BIF_CFG_DEV0_EPF7_1_PCIE_HDR_LOG1__TLP_HDR_MASK 0xFFFFFFFFL |
|---|
| 147843 | //BIF_CFG_DEV0_EPF7_1_PCIE_HDR_LOG2 |
|---|
| 147844 | #define BIF_CFG_DEV0_EPF7_1_PCIE_HDR_LOG2__TLP_HDR__SHIFT 0x0 |
|---|
| 147845 | #define BIF_CFG_DEV0_EPF7_1_PCIE_HDR_LOG2__TLP_HDR_MASK 0xFFFFFFFFL |
|---|
| 147846 | //BIF_CFG_DEV0_EPF7_1_PCIE_HDR_LOG3 |
|---|
| 147847 | #define BIF_CFG_DEV0_EPF7_1_PCIE_HDR_LOG3__TLP_HDR__SHIFT 0x0 |
|---|
| 147848 | #define BIF_CFG_DEV0_EPF7_1_PCIE_HDR_LOG3__TLP_HDR_MASK 0xFFFFFFFFL |
|---|
| 147849 | //BIF_CFG_DEV0_EPF7_1_PCIE_TLP_PREFIX_LOG0 |
|---|
| 147850 | #define BIF_CFG_DEV0_EPF7_1_PCIE_TLP_PREFIX_LOG0__TLP_PREFIX__SHIFT 0x0 |
|---|
| 147851 | #define BIF_CFG_DEV0_EPF7_1_PCIE_TLP_PREFIX_LOG0__TLP_PREFIX_MASK 0xFFFFFFFFL |
|---|
| 147852 | //BIF_CFG_DEV0_EPF7_1_PCIE_TLP_PREFIX_LOG1 |
|---|
| 147853 | #define BIF_CFG_DEV0_EPF7_1_PCIE_TLP_PREFIX_LOG1__TLP_PREFIX__SHIFT 0x0 |
|---|
| 147854 | #define BIF_CFG_DEV0_EPF7_1_PCIE_TLP_PREFIX_LOG1__TLP_PREFIX_MASK 0xFFFFFFFFL |
|---|
| 147855 | //BIF_CFG_DEV0_EPF7_1_PCIE_TLP_PREFIX_LOG2 |
|---|
| 147856 | #define BIF_CFG_DEV0_EPF7_1_PCIE_TLP_PREFIX_LOG2__TLP_PREFIX__SHIFT 0x0 |
|---|
| 147857 | #define BIF_CFG_DEV0_EPF7_1_PCIE_TLP_PREFIX_LOG2__TLP_PREFIX_MASK 0xFFFFFFFFL |
|---|
| 147858 | //BIF_CFG_DEV0_EPF7_1_PCIE_TLP_PREFIX_LOG3 |
|---|
| 147859 | #define BIF_CFG_DEV0_EPF7_1_PCIE_TLP_PREFIX_LOG3__TLP_PREFIX__SHIFT 0x0 |
|---|
| 147860 | #define BIF_CFG_DEV0_EPF7_1_PCIE_TLP_PREFIX_LOG3__TLP_PREFIX_MASK 0xFFFFFFFFL |
|---|
| 147861 | //BIF_CFG_DEV0_EPF7_1_PCIE_BAR_ENH_CAP_LIST |
|---|
| 147862 | #define BIF_CFG_DEV0_EPF7_1_PCIE_BAR_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 147863 | #define BIF_CFG_DEV0_EPF7_1_PCIE_BAR_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 147864 | #define BIF_CFG_DEV0_EPF7_1_PCIE_BAR_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 147865 | #define BIF_CFG_DEV0_EPF7_1_PCIE_BAR_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 147866 | #define BIF_CFG_DEV0_EPF7_1_PCIE_BAR_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 147867 | #define BIF_CFG_DEV0_EPF7_1_PCIE_BAR_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 147868 | //BIF_CFG_DEV0_EPF7_1_PCIE_BAR1_CAP |
|---|
| 147869 | #define BIF_CFG_DEV0_EPF7_1_PCIE_BAR1_CAP__BAR_SIZE_SUPPORTED__SHIFT 0x4 |
|---|
| 147870 | #define BIF_CFG_DEV0_EPF7_1_PCIE_BAR1_CAP__BAR_SIZE_SUPPORTED_MASK 0xFFFFFFF0L |
|---|
| 147871 | //BIF_CFG_DEV0_EPF7_1_PCIE_BAR1_CNTL |
|---|
| 147872 | #define BIF_CFG_DEV0_EPF7_1_PCIE_BAR1_CNTL__BAR_INDEX__SHIFT 0x0 |
|---|
| 147873 | #define BIF_CFG_DEV0_EPF7_1_PCIE_BAR1_CNTL__BAR_TOTAL_NUM__SHIFT 0x5 |
|---|
| 147874 | #define BIF_CFG_DEV0_EPF7_1_PCIE_BAR1_CNTL__BAR_SIZE__SHIFT 0x8 |
|---|
| 147875 | #define BIF_CFG_DEV0_EPF7_1_PCIE_BAR1_CNTL__BAR_SIZE_SUPPORTED_UPPER__SHIFT 0x10 |
|---|
| 147876 | #define BIF_CFG_DEV0_EPF7_1_PCIE_BAR1_CNTL__BAR_INDEX_MASK 0x00000007L |
|---|
| 147877 | #define BIF_CFG_DEV0_EPF7_1_PCIE_BAR1_CNTL__BAR_TOTAL_NUM_MASK 0x000000E0L |
|---|
| 147878 | #define BIF_CFG_DEV0_EPF7_1_PCIE_BAR1_CNTL__BAR_SIZE_MASK 0x00003F00L |
|---|
| 147879 | #define BIF_CFG_DEV0_EPF7_1_PCIE_BAR1_CNTL__BAR_SIZE_SUPPORTED_UPPER_MASK 0xFFFF0000L |
|---|
| 147880 | //BIF_CFG_DEV0_EPF7_1_PCIE_BAR2_CAP |
|---|
| 147881 | #define BIF_CFG_DEV0_EPF7_1_PCIE_BAR2_CAP__BAR_SIZE_SUPPORTED__SHIFT 0x4 |
|---|
| 147882 | #define BIF_CFG_DEV0_EPF7_1_PCIE_BAR2_CAP__BAR_SIZE_SUPPORTED_MASK 0xFFFFFFF0L |
|---|
| 147883 | //BIF_CFG_DEV0_EPF7_1_PCIE_BAR2_CNTL |
|---|
| 147884 | #define BIF_CFG_DEV0_EPF7_1_PCIE_BAR2_CNTL__BAR_INDEX__SHIFT 0x0 |
|---|
| 147885 | #define BIF_CFG_DEV0_EPF7_1_PCIE_BAR2_CNTL__BAR_TOTAL_NUM__SHIFT 0x5 |
|---|
| 147886 | #define BIF_CFG_DEV0_EPF7_1_PCIE_BAR2_CNTL__BAR_SIZE__SHIFT 0x8 |
|---|
| 147887 | #define BIF_CFG_DEV0_EPF7_1_PCIE_BAR2_CNTL__BAR_SIZE_SUPPORTED_UPPER__SHIFT 0x10 |
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| 147888 | #define BIF_CFG_DEV0_EPF7_1_PCIE_BAR2_CNTL__BAR_INDEX_MASK 0x00000007L |
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| 147895 | //BIF_CFG_DEV0_EPF7_1_PCIE_BAR3_CNTL |
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| 147900 | #define BIF_CFG_DEV0_EPF7_1_PCIE_BAR3_CNTL__BAR_INDEX_MASK 0x00000007L |
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| 147911 | #define BIF_CFG_DEV0_EPF7_1_PCIE_BAR4_CNTL__BAR_SIZE_SUPPORTED_UPPER__SHIFT 0x10 |
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| 147912 | #define BIF_CFG_DEV0_EPF7_1_PCIE_BAR4_CNTL__BAR_INDEX_MASK 0x00000007L |
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| 147924 | #define BIF_CFG_DEV0_EPF7_1_PCIE_BAR5_CNTL__BAR_INDEX_MASK 0x00000007L |
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| 147925 | #define BIF_CFG_DEV0_EPF7_1_PCIE_BAR5_CNTL__BAR_TOTAL_NUM_MASK 0x000000E0L |
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|---|
| 147927 | #define BIF_CFG_DEV0_EPF7_1_PCIE_BAR5_CNTL__BAR_SIZE_SUPPORTED_UPPER_MASK 0xFFFF0000L |
|---|
| 147928 | //BIF_CFG_DEV0_EPF7_1_PCIE_BAR6_CAP |
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| 147929 | #define BIF_CFG_DEV0_EPF7_1_PCIE_BAR6_CAP__BAR_SIZE_SUPPORTED__SHIFT 0x4 |
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| 147930 | #define BIF_CFG_DEV0_EPF7_1_PCIE_BAR6_CAP__BAR_SIZE_SUPPORTED_MASK 0xFFFFFFF0L |
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| 147931 | //BIF_CFG_DEV0_EPF7_1_PCIE_BAR6_CNTL |
|---|
| 147932 | #define BIF_CFG_DEV0_EPF7_1_PCIE_BAR6_CNTL__BAR_INDEX__SHIFT 0x0 |
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| 147933 | #define BIF_CFG_DEV0_EPF7_1_PCIE_BAR6_CNTL__BAR_TOTAL_NUM__SHIFT 0x5 |
|---|
| 147934 | #define BIF_CFG_DEV0_EPF7_1_PCIE_BAR6_CNTL__BAR_SIZE__SHIFT 0x8 |
|---|
| 147935 | #define BIF_CFG_DEV0_EPF7_1_PCIE_BAR6_CNTL__BAR_SIZE_SUPPORTED_UPPER__SHIFT 0x10 |
|---|
| 147936 | #define BIF_CFG_DEV0_EPF7_1_PCIE_BAR6_CNTL__BAR_INDEX_MASK 0x00000007L |
|---|
| 147937 | #define BIF_CFG_DEV0_EPF7_1_PCIE_BAR6_CNTL__BAR_TOTAL_NUM_MASK 0x000000E0L |
|---|
| 147938 | #define BIF_CFG_DEV0_EPF7_1_PCIE_BAR6_CNTL__BAR_SIZE_MASK 0x00003F00L |
|---|
| 147939 | #define BIF_CFG_DEV0_EPF7_1_PCIE_BAR6_CNTL__BAR_SIZE_SUPPORTED_UPPER_MASK 0xFFFF0000L |
|---|
| 147940 | //BIF_CFG_DEV0_EPF7_1_PCIE_PWR_BUDGET_ENH_CAP_LIST |
|---|
| 147941 | #define BIF_CFG_DEV0_EPF7_1_PCIE_PWR_BUDGET_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
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| 147942 | #define BIF_CFG_DEV0_EPF7_1_PCIE_PWR_BUDGET_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
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| 147943 | #define BIF_CFG_DEV0_EPF7_1_PCIE_PWR_BUDGET_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
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| 147944 | #define BIF_CFG_DEV0_EPF7_1_PCIE_PWR_BUDGET_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 147945 | #define BIF_CFG_DEV0_EPF7_1_PCIE_PWR_BUDGET_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 147946 | #define BIF_CFG_DEV0_EPF7_1_PCIE_PWR_BUDGET_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 147947 | //BIF_CFG_DEV0_EPF7_1_PCIE_PWR_BUDGET_DATA_SELECT |
|---|
| 147948 | #define BIF_CFG_DEV0_EPF7_1_PCIE_PWR_BUDGET_DATA_SELECT__DATA_SELECT__SHIFT 0x0 |
|---|
| 147949 | #define BIF_CFG_DEV0_EPF7_1_PCIE_PWR_BUDGET_DATA_SELECT__DATA_SELECT_MASK 0xFFL |
|---|
| 147950 | //BIF_CFG_DEV0_EPF7_1_PCIE_PWR_BUDGET_DATA |
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| 147951 | #define BIF_CFG_DEV0_EPF7_1_PCIE_PWR_BUDGET_DATA__BASE_POWER__SHIFT 0x0 |
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| 147952 | #define BIF_CFG_DEV0_EPF7_1_PCIE_PWR_BUDGET_DATA__DATA_SCALE__SHIFT 0x8 |
|---|
| 147953 | #define BIF_CFG_DEV0_EPF7_1_PCIE_PWR_BUDGET_DATA__PM_SUB_STATE__SHIFT 0xa |
|---|
| 147954 | #define BIF_CFG_DEV0_EPF7_1_PCIE_PWR_BUDGET_DATA__PM_STATE__SHIFT 0xd |
|---|
| 147955 | #define BIF_CFG_DEV0_EPF7_1_PCIE_PWR_BUDGET_DATA__TYPE__SHIFT 0xf |
|---|
| 147956 | #define BIF_CFG_DEV0_EPF7_1_PCIE_PWR_BUDGET_DATA__POWER_RAIL__SHIFT 0x12 |
|---|
| 147957 | #define BIF_CFG_DEV0_EPF7_1_PCIE_PWR_BUDGET_DATA__BASE_POWER_MASK 0x000000FFL |
|---|
| 147958 | #define BIF_CFG_DEV0_EPF7_1_PCIE_PWR_BUDGET_DATA__DATA_SCALE_MASK 0x00000300L |
|---|
| 147959 | #define BIF_CFG_DEV0_EPF7_1_PCIE_PWR_BUDGET_DATA__PM_SUB_STATE_MASK 0x00001C00L |
|---|
| 147960 | #define BIF_CFG_DEV0_EPF7_1_PCIE_PWR_BUDGET_DATA__PM_STATE_MASK 0x00006000L |
|---|
| 147961 | #define BIF_CFG_DEV0_EPF7_1_PCIE_PWR_BUDGET_DATA__TYPE_MASK 0x00038000L |
|---|
| 147962 | #define BIF_CFG_DEV0_EPF7_1_PCIE_PWR_BUDGET_DATA__POWER_RAIL_MASK 0x001C0000L |
|---|
| 147963 | //BIF_CFG_DEV0_EPF7_1_PCIE_PWR_BUDGET_CAP |
|---|
| 147964 | #define BIF_CFG_DEV0_EPF7_1_PCIE_PWR_BUDGET_CAP__SYSTEM_ALLOCATED__SHIFT 0x0 |
|---|
| 147965 | #define BIF_CFG_DEV0_EPF7_1_PCIE_PWR_BUDGET_CAP__SYSTEM_ALLOCATED_MASK 0x01L |
|---|
| 147966 | //BIF_CFG_DEV0_EPF7_1_PCIE_DPA_ENH_CAP_LIST |
|---|
| 147967 | #define BIF_CFG_DEV0_EPF7_1_PCIE_DPA_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 147968 | #define BIF_CFG_DEV0_EPF7_1_PCIE_DPA_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 147969 | #define BIF_CFG_DEV0_EPF7_1_PCIE_DPA_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 147970 | #define BIF_CFG_DEV0_EPF7_1_PCIE_DPA_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 147971 | #define BIF_CFG_DEV0_EPF7_1_PCIE_DPA_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 147972 | #define BIF_CFG_DEV0_EPF7_1_PCIE_DPA_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 147973 | //BIF_CFG_DEV0_EPF7_1_PCIE_DPA_CAP |
|---|
| 147974 | #define BIF_CFG_DEV0_EPF7_1_PCIE_DPA_CAP__SUBSTATE_MAX__SHIFT 0x0 |
|---|
| 147975 | #define BIF_CFG_DEV0_EPF7_1_PCIE_DPA_CAP__TRANS_LAT_UNIT__SHIFT 0x8 |
|---|
| 147976 | #define BIF_CFG_DEV0_EPF7_1_PCIE_DPA_CAP__PWR_ALLOC_SCALE__SHIFT 0xc |
|---|
| 147977 | #define BIF_CFG_DEV0_EPF7_1_PCIE_DPA_CAP__TRANS_LAT_VAL_0__SHIFT 0x10 |
|---|
| 147978 | #define BIF_CFG_DEV0_EPF7_1_PCIE_DPA_CAP__TRANS_LAT_VAL_1__SHIFT 0x18 |
|---|
| 147979 | #define BIF_CFG_DEV0_EPF7_1_PCIE_DPA_CAP__SUBSTATE_MAX_MASK 0x0000001FL |
|---|
| 147980 | #define BIF_CFG_DEV0_EPF7_1_PCIE_DPA_CAP__TRANS_LAT_UNIT_MASK 0x00000300L |
|---|
| 147981 | #define BIF_CFG_DEV0_EPF7_1_PCIE_DPA_CAP__PWR_ALLOC_SCALE_MASK 0x00003000L |
|---|
| 147982 | #define BIF_CFG_DEV0_EPF7_1_PCIE_DPA_CAP__TRANS_LAT_VAL_0_MASK 0x00FF0000L |
|---|
| 147983 | #define BIF_CFG_DEV0_EPF7_1_PCIE_DPA_CAP__TRANS_LAT_VAL_1_MASK 0xFF000000L |
|---|
| 147984 | //BIF_CFG_DEV0_EPF7_1_PCIE_DPA_LATENCY_INDICATOR |
|---|
| 147985 | #define BIF_CFG_DEV0_EPF7_1_PCIE_DPA_LATENCY_INDICATOR__TRANS_LAT_INDICATOR_BITS__SHIFT 0x0 |
|---|
| 147986 | #define BIF_CFG_DEV0_EPF7_1_PCIE_DPA_LATENCY_INDICATOR__TRANS_LAT_INDICATOR_BITS_MASK 0x000000FFL |
|---|
| 147987 | //BIF_CFG_DEV0_EPF7_1_PCIE_DPA_STATUS |
|---|
| 147988 | #define BIF_CFG_DEV0_EPF7_1_PCIE_DPA_STATUS__SUBSTATE_STATUS__SHIFT 0x0 |
|---|
| 147989 | #define BIF_CFG_DEV0_EPF7_1_PCIE_DPA_STATUS__SUBSTATE_CNTL_ENABLED__SHIFT 0x8 |
|---|
| 147990 | #define BIF_CFG_DEV0_EPF7_1_PCIE_DPA_STATUS__SUBSTATE_STATUS_MASK 0x001FL |
|---|
| 147991 | #define BIF_CFG_DEV0_EPF7_1_PCIE_DPA_STATUS__SUBSTATE_CNTL_ENABLED_MASK 0x0100L |
|---|
| 147992 | //BIF_CFG_DEV0_EPF7_1_PCIE_DPA_CNTL |
|---|
| 147993 | #define BIF_CFG_DEV0_EPF7_1_PCIE_DPA_CNTL__SUBSTATE_CNTL__SHIFT 0x0 |
|---|
| 147994 | #define BIF_CFG_DEV0_EPF7_1_PCIE_DPA_CNTL__SUBSTATE_CNTL_MASK 0x001FL |
|---|
| 147995 | //BIF_CFG_DEV0_EPF7_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_0 |
|---|
| 147996 | #define BIF_CFG_DEV0_EPF7_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_0__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 147997 | #define BIF_CFG_DEV0_EPF7_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_0__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 147998 | //BIF_CFG_DEV0_EPF7_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_1 |
|---|
| 147999 | #define BIF_CFG_DEV0_EPF7_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_1__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 148000 | #define BIF_CFG_DEV0_EPF7_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_1__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 148001 | //BIF_CFG_DEV0_EPF7_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_2 |
|---|
| 148002 | #define BIF_CFG_DEV0_EPF7_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_2__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 148003 | #define BIF_CFG_DEV0_EPF7_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_2__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 148004 | //BIF_CFG_DEV0_EPF7_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_3 |
|---|
| 148005 | #define BIF_CFG_DEV0_EPF7_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_3__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 148006 | #define BIF_CFG_DEV0_EPF7_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_3__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 148007 | //BIF_CFG_DEV0_EPF7_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_4 |
|---|
| 148008 | #define BIF_CFG_DEV0_EPF7_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_4__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 148009 | #define BIF_CFG_DEV0_EPF7_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_4__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 148010 | //BIF_CFG_DEV0_EPF7_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_5 |
|---|
| 148011 | #define BIF_CFG_DEV0_EPF7_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_5__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 148012 | #define BIF_CFG_DEV0_EPF7_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_5__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 148013 | //BIF_CFG_DEV0_EPF7_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_6 |
|---|
| 148014 | #define BIF_CFG_DEV0_EPF7_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_6__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 148015 | #define BIF_CFG_DEV0_EPF7_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_6__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 148016 | //BIF_CFG_DEV0_EPF7_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_7 |
|---|
| 148017 | #define BIF_CFG_DEV0_EPF7_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_7__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 148018 | #define BIF_CFG_DEV0_EPF7_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_7__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 148019 | //BIF_CFG_DEV0_EPF7_1_PCIE_ACS_ENH_CAP_LIST |
|---|
| 148020 | #define BIF_CFG_DEV0_EPF7_1_PCIE_ACS_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 148021 | #define BIF_CFG_DEV0_EPF7_1_PCIE_ACS_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 148022 | #define BIF_CFG_DEV0_EPF7_1_PCIE_ACS_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 148023 | #define BIF_CFG_DEV0_EPF7_1_PCIE_ACS_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 148024 | #define BIF_CFG_DEV0_EPF7_1_PCIE_ACS_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 148025 | #define BIF_CFG_DEV0_EPF7_1_PCIE_ACS_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 148026 | //BIF_CFG_DEV0_EPF7_1_PCIE_ACS_CAP |
|---|
| 148027 | #define BIF_CFG_DEV0_EPF7_1_PCIE_ACS_CAP__SOURCE_VALIDATION__SHIFT 0x0 |
|---|
| 148028 | #define BIF_CFG_DEV0_EPF7_1_PCIE_ACS_CAP__TRANSLATION_BLOCKING__SHIFT 0x1 |
|---|
| 148029 | #define BIF_CFG_DEV0_EPF7_1_PCIE_ACS_CAP__P2P_REQUEST_REDIRECT__SHIFT 0x2 |
|---|
| 148030 | #define BIF_CFG_DEV0_EPF7_1_PCIE_ACS_CAP__P2P_COMPLETION_REDIRECT__SHIFT 0x3 |
|---|
| 148031 | #define BIF_CFG_DEV0_EPF7_1_PCIE_ACS_CAP__UPSTREAM_FORWARDING__SHIFT 0x4 |
|---|
| 148032 | #define BIF_CFG_DEV0_EPF7_1_PCIE_ACS_CAP__P2P_EGRESS_CONTROL__SHIFT 0x5 |
|---|
| 148033 | #define BIF_CFG_DEV0_EPF7_1_PCIE_ACS_CAP__DIRECT_TRANSLATED_P2P__SHIFT 0x6 |
|---|
| 148034 | #define BIF_CFG_DEV0_EPF7_1_PCIE_ACS_CAP__EGRESS_CONTROL_VECTOR_SIZE__SHIFT 0x8 |
|---|
| 148035 | #define BIF_CFG_DEV0_EPF7_1_PCIE_ACS_CAP__SOURCE_VALIDATION_MASK 0x0001L |
|---|
| 148036 | #define BIF_CFG_DEV0_EPF7_1_PCIE_ACS_CAP__TRANSLATION_BLOCKING_MASK 0x0002L |
|---|
| 148037 | #define BIF_CFG_DEV0_EPF7_1_PCIE_ACS_CAP__P2P_REQUEST_REDIRECT_MASK 0x0004L |
|---|
| 148038 | #define BIF_CFG_DEV0_EPF7_1_PCIE_ACS_CAP__P2P_COMPLETION_REDIRECT_MASK 0x0008L |
|---|
| 148039 | #define BIF_CFG_DEV0_EPF7_1_PCIE_ACS_CAP__UPSTREAM_FORWARDING_MASK 0x0010L |
|---|
| 148040 | #define BIF_CFG_DEV0_EPF7_1_PCIE_ACS_CAP__P2P_EGRESS_CONTROL_MASK 0x0020L |
|---|
| 148041 | #define BIF_CFG_DEV0_EPF7_1_PCIE_ACS_CAP__DIRECT_TRANSLATED_P2P_MASK 0x0040L |
|---|
| 148042 | #define BIF_CFG_DEV0_EPF7_1_PCIE_ACS_CAP__EGRESS_CONTROL_VECTOR_SIZE_MASK 0xFF00L |
|---|
| 148043 | //BIF_CFG_DEV0_EPF7_1_PCIE_ACS_CNTL |
|---|
| 148044 | #define BIF_CFG_DEV0_EPF7_1_PCIE_ACS_CNTL__SOURCE_VALIDATION_EN__SHIFT 0x0 |
|---|
| 148045 | #define BIF_CFG_DEV0_EPF7_1_PCIE_ACS_CNTL__TRANSLATION_BLOCKING_EN__SHIFT 0x1 |
|---|
| 148046 | #define BIF_CFG_DEV0_EPF7_1_PCIE_ACS_CNTL__P2P_REQUEST_REDIRECT_EN__SHIFT 0x2 |
|---|
| 148047 | #define BIF_CFG_DEV0_EPF7_1_PCIE_ACS_CNTL__P2P_COMPLETION_REDIRECT_EN__SHIFT 0x3 |
|---|
| 148048 | #define BIF_CFG_DEV0_EPF7_1_PCIE_ACS_CNTL__UPSTREAM_FORWARDING_EN__SHIFT 0x4 |
|---|
| 148049 | #define BIF_CFG_DEV0_EPF7_1_PCIE_ACS_CNTL__P2P_EGRESS_CONTROL_EN__SHIFT 0x5 |
|---|
| 148050 | #define BIF_CFG_DEV0_EPF7_1_PCIE_ACS_CNTL__DIRECT_TRANSLATED_P2P_EN__SHIFT 0x6 |
|---|
| 148051 | #define BIF_CFG_DEV0_EPF7_1_PCIE_ACS_CNTL__SOURCE_VALIDATION_EN_MASK 0x0001L |
|---|
| 148052 | #define BIF_CFG_DEV0_EPF7_1_PCIE_ACS_CNTL__TRANSLATION_BLOCKING_EN_MASK 0x0002L |
|---|
| 148053 | #define BIF_CFG_DEV0_EPF7_1_PCIE_ACS_CNTL__P2P_REQUEST_REDIRECT_EN_MASK 0x0004L |
|---|
| 148054 | #define BIF_CFG_DEV0_EPF7_1_PCIE_ACS_CNTL__P2P_COMPLETION_REDIRECT_EN_MASK 0x0008L |
|---|
| 148055 | #define BIF_CFG_DEV0_EPF7_1_PCIE_ACS_CNTL__UPSTREAM_FORWARDING_EN_MASK 0x0010L |
|---|
| 148056 | #define BIF_CFG_DEV0_EPF7_1_PCIE_ACS_CNTL__P2P_EGRESS_CONTROL_EN_MASK 0x0020L |
|---|
| 148057 | #define BIF_CFG_DEV0_EPF7_1_PCIE_ACS_CNTL__DIRECT_TRANSLATED_P2P_EN_MASK 0x0040L |
|---|
| 148058 | //BIF_CFG_DEV0_EPF7_1_PCIE_PASID_ENH_CAP_LIST |
|---|
| 148059 | #define BIF_CFG_DEV0_EPF7_1_PCIE_PASID_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
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| 148060 | #define BIF_CFG_DEV0_EPF7_1_PCIE_PASID_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 148061 | #define BIF_CFG_DEV0_EPF7_1_PCIE_PASID_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 148062 | #define BIF_CFG_DEV0_EPF7_1_PCIE_PASID_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 148063 | #define BIF_CFG_DEV0_EPF7_1_PCIE_PASID_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 148064 | #define BIF_CFG_DEV0_EPF7_1_PCIE_PASID_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 148065 | //BIF_CFG_DEV0_EPF7_1_PCIE_PASID_CAP |
|---|
| 148066 | #define BIF_CFG_DEV0_EPF7_1_PCIE_PASID_CAP__PASID_EXE_PERMISSION_SUPPORTED__SHIFT 0x1 |
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| 148067 | #define BIF_CFG_DEV0_EPF7_1_PCIE_PASID_CAP__PASID_PRIV_MODE_SUPPORTED__SHIFT 0x2 |
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| 148069 | #define BIF_CFG_DEV0_EPF7_1_PCIE_PASID_CAP__PASID_EXE_PERMISSION_SUPPORTED_MASK 0x0002L |
|---|
| 148070 | #define BIF_CFG_DEV0_EPF7_1_PCIE_PASID_CAP__PASID_PRIV_MODE_SUPPORTED_MASK 0x0004L |
|---|
| 148071 | #define BIF_CFG_DEV0_EPF7_1_PCIE_PASID_CAP__MAX_PASID_WIDTH_MASK 0x1F00L |
|---|
| 148072 | //BIF_CFG_DEV0_EPF7_1_PCIE_PASID_CNTL |
|---|
| 148073 | #define BIF_CFG_DEV0_EPF7_1_PCIE_PASID_CNTL__PASID_ENABLE__SHIFT 0x0 |
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| 148074 | #define BIF_CFG_DEV0_EPF7_1_PCIE_PASID_CNTL__PASID_EXE_PERMISSION_ENABLE__SHIFT 0x1 |
|---|
| 148075 | #define BIF_CFG_DEV0_EPF7_1_PCIE_PASID_CNTL__PASID_PRIV_MODE_SUPPORTED_ENABLE__SHIFT 0x2 |
|---|
| 148076 | #define BIF_CFG_DEV0_EPF7_1_PCIE_PASID_CNTL__PASID_ENABLE_MASK 0x0001L |
|---|
| 148077 | #define BIF_CFG_DEV0_EPF7_1_PCIE_PASID_CNTL__PASID_EXE_PERMISSION_ENABLE_MASK 0x0002L |
|---|
| 148078 | #define BIF_CFG_DEV0_EPF7_1_PCIE_PASID_CNTL__PASID_PRIV_MODE_SUPPORTED_ENABLE_MASK 0x0004L |
|---|
| 148079 | //BIF_CFG_DEV0_EPF7_1_PCIE_ARI_ENH_CAP_LIST |
|---|
| 148080 | #define BIF_CFG_DEV0_EPF7_1_PCIE_ARI_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
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| 148081 | #define BIF_CFG_DEV0_EPF7_1_PCIE_ARI_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 148082 | #define BIF_CFG_DEV0_EPF7_1_PCIE_ARI_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 148083 | #define BIF_CFG_DEV0_EPF7_1_PCIE_ARI_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 148084 | #define BIF_CFG_DEV0_EPF7_1_PCIE_ARI_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 148085 | #define BIF_CFG_DEV0_EPF7_1_PCIE_ARI_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 148086 | //BIF_CFG_DEV0_EPF7_1_PCIE_ARI_CAP |
|---|
| 148087 | #define BIF_CFG_DEV0_EPF7_1_PCIE_ARI_CAP__ARI_MFVC_FUNC_GROUPS_CAP__SHIFT 0x0 |
|---|
| 148088 | #define BIF_CFG_DEV0_EPF7_1_PCIE_ARI_CAP__ARI_ACS_FUNC_GROUPS_CAP__SHIFT 0x1 |
|---|
| 148089 | #define BIF_CFG_DEV0_EPF7_1_PCIE_ARI_CAP__ARI_NEXT_FUNC_NUM__SHIFT 0x8 |
|---|
| 148090 | #define BIF_CFG_DEV0_EPF7_1_PCIE_ARI_CAP__ARI_MFVC_FUNC_GROUPS_CAP_MASK 0x0001L |
|---|
| 148091 | #define BIF_CFG_DEV0_EPF7_1_PCIE_ARI_CAP__ARI_ACS_FUNC_GROUPS_CAP_MASK 0x0002L |
|---|
| 148092 | #define BIF_CFG_DEV0_EPF7_1_PCIE_ARI_CAP__ARI_NEXT_FUNC_NUM_MASK 0xFF00L |
|---|
| 148093 | //BIF_CFG_DEV0_EPF7_1_PCIE_ARI_CNTL |
|---|
| 148094 | #define BIF_CFG_DEV0_EPF7_1_PCIE_ARI_CNTL__ARI_MFVC_FUNC_GROUPS_EN__SHIFT 0x0 |
|---|
| 148095 | #define BIF_CFG_DEV0_EPF7_1_PCIE_ARI_CNTL__ARI_ACS_FUNC_GROUPS_EN__SHIFT 0x1 |
|---|
| 148096 | #define BIF_CFG_DEV0_EPF7_1_PCIE_ARI_CNTL__ARI_FUNCTION_GROUP__SHIFT 0x4 |
|---|
| 148097 | #define BIF_CFG_DEV0_EPF7_1_PCIE_ARI_CNTL__ARI_MFVC_FUNC_GROUPS_EN_MASK 0x0001L |
|---|
| 148098 | #define BIF_CFG_DEV0_EPF7_1_PCIE_ARI_CNTL__ARI_ACS_FUNC_GROUPS_EN_MASK 0x0002L |
|---|
| 148099 | #define BIF_CFG_DEV0_EPF7_1_PCIE_ARI_CNTL__ARI_FUNCTION_GROUP_MASK 0x0070L |
|---|
| 148100 | |
|---|
| 148101 | |
|---|
| 148102 | // addressBlock: nbio_nbif0_bif_cfg_dev1_epf0_bifcfgdecp |
|---|
| 148103 | //BIF_CFG_DEV1_EPF0_1_VENDOR_ID |
|---|
| 148104 | #define BIF_CFG_DEV1_EPF0_1_VENDOR_ID__VENDOR_ID__SHIFT 0x0 |
|---|
| 148105 | #define BIF_CFG_DEV1_EPF0_1_VENDOR_ID__VENDOR_ID_MASK 0xFFFFL |
|---|
| 148106 | //BIF_CFG_DEV1_EPF0_1_DEVICE_ID |
|---|
| 148107 | #define BIF_CFG_DEV1_EPF0_1_DEVICE_ID__DEVICE_ID__SHIFT 0x0 |
|---|
| 148108 | #define BIF_CFG_DEV1_EPF0_1_DEVICE_ID__DEVICE_ID_MASK 0xFFFFL |
|---|
| 148109 | //BIF_CFG_DEV1_EPF0_1_COMMAND |
|---|
| 148110 | #define BIF_CFG_DEV1_EPF0_1_COMMAND__IO_ACCESS_EN__SHIFT 0x0 |
|---|
| 148111 | #define BIF_CFG_DEV1_EPF0_1_COMMAND__MEM_ACCESS_EN__SHIFT 0x1 |
|---|
| 148112 | #define BIF_CFG_DEV1_EPF0_1_COMMAND__BUS_MASTER_EN__SHIFT 0x2 |
|---|
| 148113 | #define BIF_CFG_DEV1_EPF0_1_COMMAND__SPECIAL_CYCLE_EN__SHIFT 0x3 |
|---|
| 148114 | #define BIF_CFG_DEV1_EPF0_1_COMMAND__MEM_WRITE_INVALIDATE_EN__SHIFT 0x4 |
|---|
| 148115 | #define BIF_CFG_DEV1_EPF0_1_COMMAND__PAL_SNOOP_EN__SHIFT 0x5 |
|---|
| 148116 | #define BIF_CFG_DEV1_EPF0_1_COMMAND__PARITY_ERROR_RESPONSE__SHIFT 0x6 |
|---|
| 148117 | #define BIF_CFG_DEV1_EPF0_1_COMMAND__AD_STEPPING__SHIFT 0x7 |
|---|
| 148118 | #define BIF_CFG_DEV1_EPF0_1_COMMAND__SERR_EN__SHIFT 0x8 |
|---|
| 148119 | #define BIF_CFG_DEV1_EPF0_1_COMMAND__FAST_B2B_EN__SHIFT 0x9 |
|---|
| 148120 | #define BIF_CFG_DEV1_EPF0_1_COMMAND__INT_DIS__SHIFT 0xa |
|---|
| 148121 | #define BIF_CFG_DEV1_EPF0_1_COMMAND__IO_ACCESS_EN_MASK 0x0001L |
|---|
| 148122 | #define BIF_CFG_DEV1_EPF0_1_COMMAND__MEM_ACCESS_EN_MASK 0x0002L |
|---|
| 148123 | #define BIF_CFG_DEV1_EPF0_1_COMMAND__BUS_MASTER_EN_MASK 0x0004L |
|---|
| 148124 | #define BIF_CFG_DEV1_EPF0_1_COMMAND__SPECIAL_CYCLE_EN_MASK 0x0008L |
|---|
| 148125 | #define BIF_CFG_DEV1_EPF0_1_COMMAND__MEM_WRITE_INVALIDATE_EN_MASK 0x0010L |
|---|
| 148126 | #define BIF_CFG_DEV1_EPF0_1_COMMAND__PAL_SNOOP_EN_MASK 0x0020L |
|---|
| 148127 | #define BIF_CFG_DEV1_EPF0_1_COMMAND__PARITY_ERROR_RESPONSE_MASK 0x0040L |
|---|
| 148128 | #define BIF_CFG_DEV1_EPF0_1_COMMAND__AD_STEPPING_MASK 0x0080L |
|---|
| 148129 | #define BIF_CFG_DEV1_EPF0_1_COMMAND__SERR_EN_MASK 0x0100L |
|---|
| 148130 | #define BIF_CFG_DEV1_EPF0_1_COMMAND__FAST_B2B_EN_MASK 0x0200L |
|---|
| 148131 | #define BIF_CFG_DEV1_EPF0_1_COMMAND__INT_DIS_MASK 0x0400L |
|---|
| 148132 | //BIF_CFG_DEV1_EPF0_1_STATUS |
|---|
| 148133 | #define BIF_CFG_DEV1_EPF0_1_STATUS__IMMEDIATE_READINESS__SHIFT 0x0 |
|---|
| 148134 | #define BIF_CFG_DEV1_EPF0_1_STATUS__INT_STATUS__SHIFT 0x3 |
|---|
| 148135 | #define BIF_CFG_DEV1_EPF0_1_STATUS__CAP_LIST__SHIFT 0x4 |
|---|
| 148136 | #define BIF_CFG_DEV1_EPF0_1_STATUS__PCI_66_CAP__SHIFT 0x5 |
|---|
| 148137 | #define BIF_CFG_DEV1_EPF0_1_STATUS__FAST_BACK_CAPABLE__SHIFT 0x7 |
|---|
| 148138 | #define BIF_CFG_DEV1_EPF0_1_STATUS__MASTER_DATA_PARITY_ERROR__SHIFT 0x8 |
|---|
| 148139 | #define BIF_CFG_DEV1_EPF0_1_STATUS__DEVSEL_TIMING__SHIFT 0x9 |
|---|
| 148140 | #define BIF_CFG_DEV1_EPF0_1_STATUS__SIGNAL_TARGET_ABORT__SHIFT 0xb |
|---|
| 148141 | #define BIF_CFG_DEV1_EPF0_1_STATUS__RECEIVED_TARGET_ABORT__SHIFT 0xc |
|---|
| 148142 | #define BIF_CFG_DEV1_EPF0_1_STATUS__RECEIVED_MASTER_ABORT__SHIFT 0xd |
|---|
| 148143 | #define BIF_CFG_DEV1_EPF0_1_STATUS__SIGNALED_SYSTEM_ERROR__SHIFT 0xe |
|---|
| 148144 | #define BIF_CFG_DEV1_EPF0_1_STATUS__PARITY_ERROR_DETECTED__SHIFT 0xf |
|---|
| 148145 | #define BIF_CFG_DEV1_EPF0_1_STATUS__IMMEDIATE_READINESS_MASK 0x0001L |
|---|
| 148146 | #define BIF_CFG_DEV1_EPF0_1_STATUS__INT_STATUS_MASK 0x0008L |
|---|
| 148147 | #define BIF_CFG_DEV1_EPF0_1_STATUS__CAP_LIST_MASK 0x0010L |
|---|
| 148148 | #define BIF_CFG_DEV1_EPF0_1_STATUS__PCI_66_CAP_MASK 0x0020L |
|---|
| 148149 | #define BIF_CFG_DEV1_EPF0_1_STATUS__FAST_BACK_CAPABLE_MASK 0x0080L |
|---|
| 148150 | #define BIF_CFG_DEV1_EPF0_1_STATUS__MASTER_DATA_PARITY_ERROR_MASK 0x0100L |
|---|
| 148151 | #define BIF_CFG_DEV1_EPF0_1_STATUS__DEVSEL_TIMING_MASK 0x0600L |
|---|
| 148152 | #define BIF_CFG_DEV1_EPF0_1_STATUS__SIGNAL_TARGET_ABORT_MASK 0x0800L |
|---|
| 148153 | #define BIF_CFG_DEV1_EPF0_1_STATUS__RECEIVED_TARGET_ABORT_MASK 0x1000L |
|---|
| 148154 | #define BIF_CFG_DEV1_EPF0_1_STATUS__RECEIVED_MASTER_ABORT_MASK 0x2000L |
|---|
| 148155 | #define BIF_CFG_DEV1_EPF0_1_STATUS__SIGNALED_SYSTEM_ERROR_MASK 0x4000L |
|---|
| 148156 | #define BIF_CFG_DEV1_EPF0_1_STATUS__PARITY_ERROR_DETECTED_MASK 0x8000L |
|---|
| 148157 | //BIF_CFG_DEV1_EPF0_1_REVISION_ID |
|---|
| 148158 | #define BIF_CFG_DEV1_EPF0_1_REVISION_ID__MINOR_REV_ID__SHIFT 0x0 |
|---|
| 148159 | #define BIF_CFG_DEV1_EPF0_1_REVISION_ID__MAJOR_REV_ID__SHIFT 0x4 |
|---|
| 148160 | #define BIF_CFG_DEV1_EPF0_1_REVISION_ID__MINOR_REV_ID_MASK 0x0FL |
|---|
| 148161 | #define BIF_CFG_DEV1_EPF0_1_REVISION_ID__MAJOR_REV_ID_MASK 0xF0L |
|---|
| 148162 | //BIF_CFG_DEV1_EPF0_1_PROG_INTERFACE |
|---|
| 148163 | #define BIF_CFG_DEV1_EPF0_1_PROG_INTERFACE__PROG_INTERFACE__SHIFT 0x0 |
|---|
| 148164 | #define BIF_CFG_DEV1_EPF0_1_PROG_INTERFACE__PROG_INTERFACE_MASK 0xFFL |
|---|
| 148165 | //BIF_CFG_DEV1_EPF0_1_SUB_CLASS |
|---|
| 148166 | #define BIF_CFG_DEV1_EPF0_1_SUB_CLASS__SUB_CLASS__SHIFT 0x0 |
|---|
| 148167 | #define BIF_CFG_DEV1_EPF0_1_SUB_CLASS__SUB_CLASS_MASK 0xFFL |
|---|
| 148168 | //BIF_CFG_DEV1_EPF0_1_BASE_CLASS |
|---|
| 148169 | #define BIF_CFG_DEV1_EPF0_1_BASE_CLASS__BASE_CLASS__SHIFT 0x0 |
|---|
| 148170 | #define BIF_CFG_DEV1_EPF0_1_BASE_CLASS__BASE_CLASS_MASK 0xFFL |
|---|
| 148171 | //BIF_CFG_DEV1_EPF0_1_CACHE_LINE |
|---|
| 148172 | #define BIF_CFG_DEV1_EPF0_1_CACHE_LINE__CACHE_LINE_SIZE__SHIFT 0x0 |
|---|
| 148173 | #define BIF_CFG_DEV1_EPF0_1_CACHE_LINE__CACHE_LINE_SIZE_MASK 0xFFL |
|---|
| 148174 | //BIF_CFG_DEV1_EPF0_1_LATENCY |
|---|
| 148175 | #define BIF_CFG_DEV1_EPF0_1_LATENCY__LATENCY_TIMER__SHIFT 0x0 |
|---|
| 148176 | #define BIF_CFG_DEV1_EPF0_1_LATENCY__LATENCY_TIMER_MASK 0xFFL |
|---|
| 148177 | //BIF_CFG_DEV1_EPF0_1_HEADER |
|---|
| 148178 | #define 0x0 |
|---|
| 148179 | #define 0x7 |
|---|
| 148180 | #define 0x7FL |
|---|
| 148181 | #define 0x80L |
|---|
| 148182 | //BIF_CFG_DEV1_EPF0_1_BIST |
|---|
| 148183 | #define BIF_CFG_DEV1_EPF0_1_BIST__BIST_COMP__SHIFT 0x0 |
|---|
| 148184 | #define BIF_CFG_DEV1_EPF0_1_BIST__BIST_STRT__SHIFT 0x6 |
|---|
| 148185 | #define BIF_CFG_DEV1_EPF0_1_BIST__BIST_CAP__SHIFT 0x7 |
|---|
| 148186 | #define BIF_CFG_DEV1_EPF0_1_BIST__BIST_COMP_MASK 0x0FL |
|---|
| 148187 | #define BIF_CFG_DEV1_EPF0_1_BIST__BIST_STRT_MASK 0x40L |
|---|
| 148188 | #define BIF_CFG_DEV1_EPF0_1_BIST__BIST_CAP_MASK 0x80L |
|---|
| 148189 | //BIF_CFG_DEV1_EPF0_1_BASE_ADDR_1 |
|---|
| 148190 | #define BIF_CFG_DEV1_EPF0_1_BASE_ADDR_1__BASE_ADDR__SHIFT 0x0 |
|---|
| 148191 | #define BIF_CFG_DEV1_EPF0_1_BASE_ADDR_1__BASE_ADDR_MASK 0xFFFFFFFFL |
|---|
| 148192 | //BIF_CFG_DEV1_EPF0_1_BASE_ADDR_2 |
|---|
| 148193 | #define BIF_CFG_DEV1_EPF0_1_BASE_ADDR_2__BASE_ADDR__SHIFT 0x0 |
|---|
| 148194 | #define BIF_CFG_DEV1_EPF0_1_BASE_ADDR_2__BASE_ADDR_MASK 0xFFFFFFFFL |
|---|
| 148195 | //BIF_CFG_DEV1_EPF0_1_BASE_ADDR_3 |
|---|
| 148196 | #define BIF_CFG_DEV1_EPF0_1_BASE_ADDR_3__BASE_ADDR__SHIFT 0x0 |
|---|
| 148197 | #define BIF_CFG_DEV1_EPF0_1_BASE_ADDR_3__BASE_ADDR_MASK 0xFFFFFFFFL |
|---|
| 148198 | //BIF_CFG_DEV1_EPF0_1_BASE_ADDR_4 |
|---|
| 148199 | #define BIF_CFG_DEV1_EPF0_1_BASE_ADDR_4__BASE_ADDR__SHIFT 0x0 |
|---|
| 148200 | #define BIF_CFG_DEV1_EPF0_1_BASE_ADDR_4__BASE_ADDR_MASK 0xFFFFFFFFL |
|---|
| 148201 | //BIF_CFG_DEV1_EPF0_1_BASE_ADDR_5 |
|---|
| 148202 | #define BIF_CFG_DEV1_EPF0_1_BASE_ADDR_5__BASE_ADDR__SHIFT 0x0 |
|---|
| 148203 | #define BIF_CFG_DEV1_EPF0_1_BASE_ADDR_5__BASE_ADDR_MASK 0xFFFFFFFFL |
|---|
| 148204 | //BIF_CFG_DEV1_EPF0_1_BASE_ADDR_6 |
|---|
| 148205 | #define BIF_CFG_DEV1_EPF0_1_BASE_ADDR_6__BASE_ADDR__SHIFT 0x0 |
|---|
| 148206 | #define BIF_CFG_DEV1_EPF0_1_BASE_ADDR_6__BASE_ADDR_MASK 0xFFFFFFFFL |
|---|
| 148207 | //BIF_CFG_DEV1_EPF0_1_CARDBUS_CIS_PTR |
|---|
| 148208 | #define BIF_CFG_DEV1_EPF0_1_CARDBUS_CIS_PTR__CARDBUS_CIS_PTR__SHIFT 0x0 |
|---|
| 148209 | #define BIF_CFG_DEV1_EPF0_1_CARDBUS_CIS_PTR__CARDBUS_CIS_PTR_MASK 0xFFFFFFFFL |
|---|
| 148210 | //BIF_CFG_DEV1_EPF0_1_ADAPTER_ID |
|---|
| 148211 | #define BIF_CFG_DEV1_EPF0_1_ADAPTER_ID__SUBSYSTEM_VENDOR_ID__SHIFT 0x0 |
|---|
| 148212 | #define BIF_CFG_DEV1_EPF0_1_ADAPTER_ID__SUBSYSTEM_ID__SHIFT 0x10 |
|---|
| 148213 | #define BIF_CFG_DEV1_EPF0_1_ADAPTER_ID__SUBSYSTEM_VENDOR_ID_MASK 0x0000FFFFL |
|---|
| 148214 | #define BIF_CFG_DEV1_EPF0_1_ADAPTER_ID__SUBSYSTEM_ID_MASK 0xFFFF0000L |
|---|
| 148215 | //BIF_CFG_DEV1_EPF0_1_ROM_BASE_ADDR |
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| 148216 | #define BIF_CFG_DEV1_EPF0_1_ROM_BASE_ADDR__BASE_ADDR__SHIFT 0x0 |
|---|
| 148217 | #define BIF_CFG_DEV1_EPF0_1_ROM_BASE_ADDR__BASE_ADDR_MASK 0xFFFFFFFFL |
|---|
| 148218 | //BIF_CFG_DEV1_EPF0_1_CAP_PTR |
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| 148219 | #define BIF_CFG_DEV1_EPF0_1_CAP_PTR__CAP_PTR__SHIFT 0x0 |
|---|
| 148220 | #define BIF_CFG_DEV1_EPF0_1_CAP_PTR__CAP_PTR_MASK 0xFFL |
|---|
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| 148226 | #define BIF_CFG_DEV1_EPF0_1_INTERRUPT_PIN__INTERRUPT_PIN_MASK 0xFFL |
|---|
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|---|
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|---|
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|---|
| 148239 | #define BIF_CFG_DEV1_EPF0_1_VENDOR_CAP_LIST__LENGTH_MASK 0x00FF0000L |
|---|
| 148240 | //BIF_CFG_DEV1_EPF0_1_ADAPTER_ID_W |
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|---|
| 148244 | #define BIF_CFG_DEV1_EPF0_1_ADAPTER_ID_W__SUBSYSTEM_ID_MASK 0xFFFF0000L |
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| 148245 | //BIF_CFG_DEV1_EPF0_1_PMI_CAP_LIST |
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|---|
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|---|
| 148260 | #define BIF_CFG_DEV1_EPF0_1_PMI_CAP__PME_CLOCK_MASK 0x0008L |
|---|
| 148261 | #define BIF_CFG_DEV1_EPF0_1_PMI_CAP__IMMEDIATE_READINESS_ON_RETURN_TO_D0_MASK 0x0010L |
|---|
| 148262 | #define BIF_CFG_DEV1_EPF0_1_PMI_CAP__DEV_SPECIFIC_INIT_MASK 0x0020L |
|---|
| 148263 | #define BIF_CFG_DEV1_EPF0_1_PMI_CAP__AUX_CURRENT_MASK 0x01C0L |
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| 148264 | #define BIF_CFG_DEV1_EPF0_1_PMI_CAP__D1_SUPPORT_MASK 0x0200L |
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| 148265 | #define BIF_CFG_DEV1_EPF0_1_PMI_CAP__D2_SUPPORT_MASK 0x0400L |
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| 148266 | #define BIF_CFG_DEV1_EPF0_1_PMI_CAP__PME_SUPPORT_MASK 0xF800L |
|---|
| 148267 | //BIF_CFG_DEV1_EPF0_1_PMI_STATUS_CNTL |
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| 148277 | #define BIF_CFG_DEV1_EPF0_1_PMI_STATUS_CNTL__POWER_STATE_MASK 0x00000003L |
|---|
| 148278 | #define BIF_CFG_DEV1_EPF0_1_PMI_STATUS_CNTL__NO_SOFT_RESET_MASK 0x00000008L |
|---|
| 148279 | #define BIF_CFG_DEV1_EPF0_1_PMI_STATUS_CNTL__PME_EN_MASK 0x00000100L |
|---|
| 148280 | #define BIF_CFG_DEV1_EPF0_1_PMI_STATUS_CNTL__DATA_SELECT_MASK 0x00001E00L |
|---|
| 148281 | #define BIF_CFG_DEV1_EPF0_1_PMI_STATUS_CNTL__DATA_SCALE_MASK 0x00006000L |
|---|
| 148282 | #define BIF_CFG_DEV1_EPF0_1_PMI_STATUS_CNTL__PME_STATUS_MASK 0x00008000L |
|---|
| 148283 | #define BIF_CFG_DEV1_EPF0_1_PMI_STATUS_CNTL__B2_B3_SUPPORT_MASK 0x00400000L |
|---|
| 148284 | #define BIF_CFG_DEV1_EPF0_1_PMI_STATUS_CNTL__BUS_PWR_EN_MASK 0x00800000L |
|---|
| 148285 | #define BIF_CFG_DEV1_EPF0_1_PMI_STATUS_CNTL__PMI_DATA_MASK 0xFF000000L |
|---|
| 148286 | //BIF_CFG_DEV1_EPF0_1_SBRN |
|---|
| 148287 | #define BIF_CFG_DEV1_EPF0_1_SBRN__SBRN__SHIFT 0x0 |
|---|
| 148288 | #define BIF_CFG_DEV1_EPF0_1_SBRN__SBRN_MASK 0xFFL |
|---|
| 148289 | //BIF_CFG_DEV1_EPF0_1_FLADJ |
|---|
| 148290 | #define BIF_CFG_DEV1_EPF0_1_FLADJ__FLADJ__SHIFT 0x0 |
|---|
| 148291 | #define BIF_CFG_DEV1_EPF0_1_FLADJ__NFC__SHIFT 0x6 |
|---|
| 148292 | #define BIF_CFG_DEV1_EPF0_1_FLADJ__FLADJ_MASK 0x3FL |
|---|
| 148293 | #define BIF_CFG_DEV1_EPF0_1_FLADJ__NFC_MASK 0x40L |
|---|
| 148294 | //BIF_CFG_DEV1_EPF0_1_DBESL_DBESLD |
|---|
| 148295 | #define BIF_CFG_DEV1_EPF0_1_DBESL_DBESLD__DBESL__SHIFT 0x0 |
|---|
| 148296 | #define BIF_CFG_DEV1_EPF0_1_DBESL_DBESLD__DBESLD__SHIFT 0x4 |
|---|
| 148297 | #define BIF_CFG_DEV1_EPF0_1_DBESL_DBESLD__DBESL_MASK 0x0FL |
|---|
| 148298 | #define BIF_CFG_DEV1_EPF0_1_DBESL_DBESLD__DBESLD_MASK 0xF0L |
|---|
| 148299 | //BIF_CFG_DEV1_EPF0_1_PCIE_CAP_LIST |
|---|
| 148300 | #define BIF_CFG_DEV1_EPF0_1_PCIE_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 148301 | #define BIF_CFG_DEV1_EPF0_1_PCIE_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
|---|
| 148302 | #define BIF_CFG_DEV1_EPF0_1_PCIE_CAP_LIST__CAP_ID_MASK 0x00FFL |
|---|
| 148303 | #define BIF_CFG_DEV1_EPF0_1_PCIE_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
|---|
| 148304 | //BIF_CFG_DEV1_EPF0_1_PCIE_CAP |
|---|
| 148305 | #define BIF_CFG_DEV1_EPF0_1_PCIE_CAP__VERSION__SHIFT 0x0 |
|---|
| 148306 | #define BIF_CFG_DEV1_EPF0_1_PCIE_CAP__DEVICE_TYPE__SHIFT 0x4 |
|---|
| 148307 | #define BIF_CFG_DEV1_EPF0_1_PCIE_CAP__SLOT_IMPLEMENTED__SHIFT 0x8 |
|---|
| 148308 | #define BIF_CFG_DEV1_EPF0_1_PCIE_CAP__INT_MESSAGE_NUM__SHIFT 0x9 |
|---|
| 148309 | #define BIF_CFG_DEV1_EPF0_1_PCIE_CAP__VERSION_MASK 0x000FL |
|---|
| 148310 | #define BIF_CFG_DEV1_EPF0_1_PCIE_CAP__DEVICE_TYPE_MASK 0x00F0L |
|---|
| 148311 | #define BIF_CFG_DEV1_EPF0_1_PCIE_CAP__SLOT_IMPLEMENTED_MASK 0x0100L |
|---|
| 148312 | #define BIF_CFG_DEV1_EPF0_1_PCIE_CAP__INT_MESSAGE_NUM_MASK 0x3E00L |
|---|
| 148313 | //BIF_CFG_DEV1_EPF0_1_DEVICE_CAP |
|---|
| 148314 | #define BIF_CFG_DEV1_EPF0_1_DEVICE_CAP__MAX_PAYLOAD_SUPPORT__SHIFT 0x0 |
|---|
| 148315 | #define BIF_CFG_DEV1_EPF0_1_DEVICE_CAP__PHANTOM_FUNC__SHIFT 0x3 |
|---|
| 148316 | #define BIF_CFG_DEV1_EPF0_1_DEVICE_CAP__EXTENDED_TAG__SHIFT 0x5 |
|---|
| 148317 | #define BIF_CFG_DEV1_EPF0_1_DEVICE_CAP__L0S_ACCEPTABLE_LATENCY__SHIFT 0x6 |
|---|
| 148318 | #define BIF_CFG_DEV1_EPF0_1_DEVICE_CAP__L1_ACCEPTABLE_LATENCY__SHIFT 0x9 |
|---|
| 148319 | #define BIF_CFG_DEV1_EPF0_1_DEVICE_CAP__ROLE_BASED_ERR_REPORTING__SHIFT 0xf |
|---|
| 148320 | #define BIF_CFG_DEV1_EPF0_1_DEVICE_CAP__CAPTURED_SLOT_POWER_LIMIT__SHIFT 0x12 |
|---|
| 148321 | #define BIF_CFG_DEV1_EPF0_1_DEVICE_CAP__CAPTURED_SLOT_POWER_SCALE__SHIFT 0x1a |
|---|
| 148322 | #define BIF_CFG_DEV1_EPF0_1_DEVICE_CAP__FLR_CAPABLE__SHIFT 0x1c |
|---|
| 148323 | #define BIF_CFG_DEV1_EPF0_1_DEVICE_CAP__MAX_PAYLOAD_SUPPORT_MASK 0x00000007L |
|---|
| 148324 | #define BIF_CFG_DEV1_EPF0_1_DEVICE_CAP__PHANTOM_FUNC_MASK 0x00000018L |
|---|
| 148325 | #define BIF_CFG_DEV1_EPF0_1_DEVICE_CAP__EXTENDED_TAG_MASK 0x00000020L |
|---|
| 148326 | #define BIF_CFG_DEV1_EPF0_1_DEVICE_CAP__L0S_ACCEPTABLE_LATENCY_MASK 0x000001C0L |
|---|
| 148327 | #define BIF_CFG_DEV1_EPF0_1_DEVICE_CAP__L1_ACCEPTABLE_LATENCY_MASK 0x00000E00L |
|---|
| 148328 | #define BIF_CFG_DEV1_EPF0_1_DEVICE_CAP__ROLE_BASED_ERR_REPORTING_MASK 0x00008000L |
|---|
| 148329 | #define BIF_CFG_DEV1_EPF0_1_DEVICE_CAP__CAPTURED_SLOT_POWER_LIMIT_MASK 0x03FC0000L |
|---|
| 148330 | #define BIF_CFG_DEV1_EPF0_1_DEVICE_CAP__CAPTURED_SLOT_POWER_SCALE_MASK 0x0C000000L |
|---|
| 148331 | #define BIF_CFG_DEV1_EPF0_1_DEVICE_CAP__FLR_CAPABLE_MASK 0x10000000L |
|---|
| 148332 | //BIF_CFG_DEV1_EPF0_1_DEVICE_CNTL |
|---|
| 148333 | #define BIF_CFG_DEV1_EPF0_1_DEVICE_CNTL__CORR_ERR_EN__SHIFT 0x0 |
|---|
| 148334 | #define BIF_CFG_DEV1_EPF0_1_DEVICE_CNTL__NON_FATAL_ERR_EN__SHIFT 0x1 |
|---|
| 148335 | #define BIF_CFG_DEV1_EPF0_1_DEVICE_CNTL__FATAL_ERR_EN__SHIFT 0x2 |
|---|
| 148336 | #define BIF_CFG_DEV1_EPF0_1_DEVICE_CNTL__USR_REPORT_EN__SHIFT 0x3 |
|---|
| 148337 | #define BIF_CFG_DEV1_EPF0_1_DEVICE_CNTL__RELAXED_ORD_EN__SHIFT 0x4 |
|---|
| 148338 | #define BIF_CFG_DEV1_EPF0_1_DEVICE_CNTL__MAX_PAYLOAD_SIZE__SHIFT 0x5 |
|---|
| 148339 | #define BIF_CFG_DEV1_EPF0_1_DEVICE_CNTL__EXTENDED_TAG_EN__SHIFT 0x8 |
|---|
| 148340 | #define BIF_CFG_DEV1_EPF0_1_DEVICE_CNTL__PHANTOM_FUNC_EN__SHIFT 0x9 |
|---|
| 148341 | #define BIF_CFG_DEV1_EPF0_1_DEVICE_CNTL__AUX_POWER_PM_EN__SHIFT 0xa |
|---|
| 148342 | #define BIF_CFG_DEV1_EPF0_1_DEVICE_CNTL__NO_SNOOP_EN__SHIFT 0xb |
|---|
| 148343 | #define BIF_CFG_DEV1_EPF0_1_DEVICE_CNTL__MAX_READ_REQUEST_SIZE__SHIFT 0xc |
|---|
| 148344 | #define BIF_CFG_DEV1_EPF0_1_DEVICE_CNTL__INITIATE_FLR__SHIFT 0xf |
|---|
| 148345 | #define BIF_CFG_DEV1_EPF0_1_DEVICE_CNTL__CORR_ERR_EN_MASK 0x0001L |
|---|
| 148346 | #define BIF_CFG_DEV1_EPF0_1_DEVICE_CNTL__NON_FATAL_ERR_EN_MASK 0x0002L |
|---|
| 148347 | #define BIF_CFG_DEV1_EPF0_1_DEVICE_CNTL__FATAL_ERR_EN_MASK 0x0004L |
|---|
| 148348 | #define BIF_CFG_DEV1_EPF0_1_DEVICE_CNTL__USR_REPORT_EN_MASK 0x0008L |
|---|
| 148349 | #define BIF_CFG_DEV1_EPF0_1_DEVICE_CNTL__RELAXED_ORD_EN_MASK 0x0010L |
|---|
| 148350 | #define BIF_CFG_DEV1_EPF0_1_DEVICE_CNTL__MAX_PAYLOAD_SIZE_MASK 0x00E0L |
|---|
| 148351 | #define BIF_CFG_DEV1_EPF0_1_DEVICE_CNTL__EXTENDED_TAG_EN_MASK 0x0100L |
|---|
| 148352 | #define BIF_CFG_DEV1_EPF0_1_DEVICE_CNTL__PHANTOM_FUNC_EN_MASK 0x0200L |
|---|
| 148353 | #define BIF_CFG_DEV1_EPF0_1_DEVICE_CNTL__AUX_POWER_PM_EN_MASK 0x0400L |
|---|
| 148354 | #define BIF_CFG_DEV1_EPF0_1_DEVICE_CNTL__NO_SNOOP_EN_MASK 0x0800L |
|---|
| 148355 | #define BIF_CFG_DEV1_EPF0_1_DEVICE_CNTL__MAX_READ_REQUEST_SIZE_MASK 0x7000L |
|---|
| 148356 | #define BIF_CFG_DEV1_EPF0_1_DEVICE_CNTL__INITIATE_FLR_MASK 0x8000L |
|---|
| 148357 | //BIF_CFG_DEV1_EPF0_1_DEVICE_STATUS |
|---|
| 148358 | #define BIF_CFG_DEV1_EPF0_1_DEVICE_STATUS__CORR_ERR__SHIFT 0x0 |
|---|
| 148359 | #define BIF_CFG_DEV1_EPF0_1_DEVICE_STATUS__NON_FATAL_ERR__SHIFT 0x1 |
|---|
| 148360 | #define BIF_CFG_DEV1_EPF0_1_DEVICE_STATUS__FATAL_ERR__SHIFT 0x2 |
|---|
| 148361 | #define BIF_CFG_DEV1_EPF0_1_DEVICE_STATUS__USR_DETECTED__SHIFT 0x3 |
|---|
| 148362 | #define BIF_CFG_DEV1_EPF0_1_DEVICE_STATUS__AUX_PWR__SHIFT 0x4 |
|---|
| 148363 | #define BIF_CFG_DEV1_EPF0_1_DEVICE_STATUS__TRANSACTIONS_PEND__SHIFT 0x5 |
|---|
| 148364 | #define BIF_CFG_DEV1_EPF0_1_DEVICE_STATUS__EMER_POWER_REDUCTION_DETECTED__SHIFT 0x6 |
|---|
| 148365 | #define BIF_CFG_DEV1_EPF0_1_DEVICE_STATUS__CORR_ERR_MASK 0x0001L |
|---|
| 148366 | #define BIF_CFG_DEV1_EPF0_1_DEVICE_STATUS__NON_FATAL_ERR_MASK 0x0002L |
|---|
| 148367 | #define BIF_CFG_DEV1_EPF0_1_DEVICE_STATUS__FATAL_ERR_MASK 0x0004L |
|---|
| 148368 | #define BIF_CFG_DEV1_EPF0_1_DEVICE_STATUS__USR_DETECTED_MASK 0x0008L |
|---|
| 148369 | #define BIF_CFG_DEV1_EPF0_1_DEVICE_STATUS__AUX_PWR_MASK 0x0010L |
|---|
| 148370 | #define BIF_CFG_DEV1_EPF0_1_DEVICE_STATUS__TRANSACTIONS_PEND_MASK 0x0020L |
|---|
| 148371 | #define BIF_CFG_DEV1_EPF0_1_DEVICE_STATUS__EMER_POWER_REDUCTION_DETECTED_MASK 0x0040L |
|---|
| 148372 | //BIF_CFG_DEV1_EPF0_1_LINK_CAP |
|---|
| 148373 | #define BIF_CFG_DEV1_EPF0_1_LINK_CAP__LINK_SPEED__SHIFT 0x0 |
|---|
| 148374 | #define BIF_CFG_DEV1_EPF0_1_LINK_CAP__LINK_WIDTH__SHIFT 0x4 |
|---|
| 148375 | #define BIF_CFG_DEV1_EPF0_1_LINK_CAP__PM_SUPPORT__SHIFT 0xa |
|---|
| 148376 | #define BIF_CFG_DEV1_EPF0_1_LINK_CAP__L0S_EXIT_LATENCY__SHIFT 0xc |
|---|
| 148377 | #define BIF_CFG_DEV1_EPF0_1_LINK_CAP__L1_EXIT_LATENCY__SHIFT 0xf |
|---|
| 148378 | #define BIF_CFG_DEV1_EPF0_1_LINK_CAP__CLOCK_POWER_MANAGEMENT__SHIFT 0x12 |
|---|
| 148379 | #define BIF_CFG_DEV1_EPF0_1_LINK_CAP__SURPRISE_DOWN_ERR_REPORTING__SHIFT 0x13 |
|---|
| 148380 | #define BIF_CFG_DEV1_EPF0_1_LINK_CAP__DL_ACTIVE_REPORTING_CAPABLE__SHIFT 0x14 |
|---|
| 148381 | #define BIF_CFG_DEV1_EPF0_1_LINK_CAP__LINK_BW_NOTIFICATION_CAP__SHIFT 0x15 |
|---|
| 148382 | #define BIF_CFG_DEV1_EPF0_1_LINK_CAP__ASPM_OPTIONALITY_COMPLIANCE__SHIFT 0x16 |
|---|
| 148383 | #define BIF_CFG_DEV1_EPF0_1_LINK_CAP__PORT_NUMBER__SHIFT 0x18 |
|---|
| 148384 | #define BIF_CFG_DEV1_EPF0_1_LINK_CAP__LINK_SPEED_MASK 0x0000000FL |
|---|
| 148385 | #define BIF_CFG_DEV1_EPF0_1_LINK_CAP__LINK_WIDTH_MASK 0x000003F0L |
|---|
| 148386 | #define BIF_CFG_DEV1_EPF0_1_LINK_CAP__PM_SUPPORT_MASK 0x00000C00L |
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| 148387 | #define BIF_CFG_DEV1_EPF0_1_LINK_CAP__L0S_EXIT_LATENCY_MASK 0x00007000L |
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| 148388 | #define BIF_CFG_DEV1_EPF0_1_LINK_CAP__L1_EXIT_LATENCY_MASK 0x00038000L |
|---|
| 148389 | #define BIF_CFG_DEV1_EPF0_1_LINK_CAP__CLOCK_POWER_MANAGEMENT_MASK 0x00040000L |
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| 148390 | #define BIF_CFG_DEV1_EPF0_1_LINK_CAP__SURPRISE_DOWN_ERR_REPORTING_MASK 0x00080000L |
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|---|
| 148393 | #define BIF_CFG_DEV1_EPF0_1_LINK_CAP__ASPM_OPTIONALITY_COMPLIANCE_MASK 0x00400000L |
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| 148394 | #define BIF_CFG_DEV1_EPF0_1_LINK_CAP__PORT_NUMBER_MASK 0xFF000000L |
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| 148395 | //BIF_CFG_DEV1_EPF0_1_LINK_CNTL |
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|---|
| 148397 | #define BIF_CFG_DEV1_EPF0_1_LINK_CNTL__PTM_PROP_DELAY_ADAPT_INTER_B__SHIFT 0x2 |
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| 148398 | #define BIF_CFG_DEV1_EPF0_1_LINK_CNTL__READ_CPL_BOUNDARY__SHIFT 0x3 |
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|---|
| 148404 | #define BIF_CFG_DEV1_EPF0_1_LINK_CNTL__HW_AUTONOMOUS_WIDTH_DISABLE__SHIFT 0x9 |
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|---|
| 148409 | #define BIF_CFG_DEV1_EPF0_1_LINK_CNTL__PTM_PROP_DELAY_ADAPT_INTER_B_MASK 0x0004L |
|---|
| 148410 | #define BIF_CFG_DEV1_EPF0_1_LINK_CNTL__READ_CPL_BOUNDARY_MASK 0x0008L |
|---|
| 148411 | #define BIF_CFG_DEV1_EPF0_1_LINK_CNTL__LINK_DIS_MASK 0x0010L |
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| 148412 | #define BIF_CFG_DEV1_EPF0_1_LINK_CNTL__RETRAIN_LINK_MASK 0x0020L |
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| 148413 | #define BIF_CFG_DEV1_EPF0_1_LINK_CNTL__COMMON_CLOCK_CFG_MASK 0x0040L |
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| 148414 | #define BIF_CFG_DEV1_EPF0_1_LINK_CNTL__EXTENDED_SYNC_MASK 0x0080L |
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| 148415 | #define BIF_CFG_DEV1_EPF0_1_LINK_CNTL__CLOCK_POWER_MANAGEMENT_EN_MASK 0x0100L |
|---|
| 148416 | #define BIF_CFG_DEV1_EPF0_1_LINK_CNTL__HW_AUTONOMOUS_WIDTH_DISABLE_MASK 0x0200L |
|---|
| 148417 | #define BIF_CFG_DEV1_EPF0_1_LINK_CNTL__LINK_BW_MANAGEMENT_INT_EN_MASK 0x0400L |
|---|
| 148418 | #define BIF_CFG_DEV1_EPF0_1_LINK_CNTL__LINK_AUTONOMOUS_BW_INT_EN_MASK 0x0800L |
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| 148420 | //BIF_CFG_DEV1_EPF0_1_LINK_STATUS |
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| 148429 | #define BIF_CFG_DEV1_EPF0_1_LINK_STATUS__NEGOTIATED_LINK_WIDTH_MASK 0x03F0L |
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| 148430 | #define BIF_CFG_DEV1_EPF0_1_LINK_STATUS__LINK_TRAINING_MASK 0x0800L |
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| 148431 | #define BIF_CFG_DEV1_EPF0_1_LINK_STATUS__SLOT_CLOCK_CFG_MASK 0x1000L |
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| 148432 | #define BIF_CFG_DEV1_EPF0_1_LINK_STATUS__DL_ACTIVE_MASK 0x2000L |
|---|
| 148433 | #define BIF_CFG_DEV1_EPF0_1_LINK_STATUS__LINK_BW_MANAGEMENT_STATUS_MASK 0x4000L |
|---|
| 148434 | #define BIF_CFG_DEV1_EPF0_1_LINK_STATUS__LINK_AUTONOMOUS_BW_STATUS_MASK 0x8000L |
|---|
| 148435 | //BIF_CFG_DEV1_EPF0_1_DEVICE_CAP2 |
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| 148436 | #define BIF_CFG_DEV1_EPF0_1_DEVICE_CAP2__CPL_TIMEOUT_RANGE_SUPPORTED__SHIFT 0x0 |
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| 148437 | #define BIF_CFG_DEV1_EPF0_1_DEVICE_CAP2__CPL_TIMEOUT_DIS_SUPPORTED__SHIFT 0x4 |
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| 148438 | #define BIF_CFG_DEV1_EPF0_1_DEVICE_CAP2__ARI_FORWARDING_SUPPORTED__SHIFT 0x5 |
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| 148439 | #define BIF_CFG_DEV1_EPF0_1_DEVICE_CAP2__ATOMICOP_ROUTING_SUPPORTED__SHIFT 0x6 |
|---|
| 148440 | #define BIF_CFG_DEV1_EPF0_1_DEVICE_CAP2__ATOMICOP_32CMPLT_SUPPORTED__SHIFT 0x7 |
|---|
| 148441 | #define BIF_CFG_DEV1_EPF0_1_DEVICE_CAP2__ATOMICOP_64CMPLT_SUPPORTED__SHIFT 0x8 |
|---|
| 148442 | #define BIF_CFG_DEV1_EPF0_1_DEVICE_CAP2__CAS128_CMPLT_SUPPORTED__SHIFT 0x9 |
|---|
| 148443 | #define BIF_CFG_DEV1_EPF0_1_DEVICE_CAP2__NO_RO_ENABLED_P2P_PASSING__SHIFT 0xa |
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| 148444 | #define BIF_CFG_DEV1_EPF0_1_DEVICE_CAP2__LTR_SUPPORTED__SHIFT 0xb |
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| 148445 | #define BIF_CFG_DEV1_EPF0_1_DEVICE_CAP2__TPH_CPLR_SUPPORTED__SHIFT 0xc |
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| 148446 | #define BIF_CFG_DEV1_EPF0_1_DEVICE_CAP2__LN_SYSTEM_CLS__SHIFT 0xe |
|---|
| 148447 | #define BIF_CFG_DEV1_EPF0_1_DEVICE_CAP2__TEN_BIT_TAG_COMPLETER_SUPPORTED__SHIFT 0x10 |
|---|
| 148448 | #define BIF_CFG_DEV1_EPF0_1_DEVICE_CAP2__TEN_BIT_TAG_REQUESTER_SUPPORTED__SHIFT 0x11 |
|---|
| 148449 | #define BIF_CFG_DEV1_EPF0_1_DEVICE_CAP2__OBFF_SUPPORTED__SHIFT 0x12 |
|---|
| 148450 | #define BIF_CFG_DEV1_EPF0_1_DEVICE_CAP2__EXTENDED_FMT_FIELD_SUPPORTED__SHIFT 0x14 |
|---|
| 148451 | #define BIF_CFG_DEV1_EPF0_1_DEVICE_CAP2__END_END_TLP_PREFIX_SUPPORTED__SHIFT 0x15 |
|---|
| 148452 | #define BIF_CFG_DEV1_EPF0_1_DEVICE_CAP2__MAX_END_END_TLP_PREFIXES__SHIFT 0x16 |
|---|
| 148453 | #define BIF_CFG_DEV1_EPF0_1_DEVICE_CAP2__EMER_POWER_REDUCTION_SUPPORTED__SHIFT 0x18 |
|---|
| 148454 | #define BIF_CFG_DEV1_EPF0_1_DEVICE_CAP2__EMER_POWER_REDUCTION_INIT_REQ__SHIFT 0x1a |
|---|
| 148455 | #define BIF_CFG_DEV1_EPF0_1_DEVICE_CAP2__FRS_SUPPORTED__SHIFT 0x1f |
|---|
| 148456 | #define BIF_CFG_DEV1_EPF0_1_DEVICE_CAP2__CPL_TIMEOUT_RANGE_SUPPORTED_MASK 0x0000000FL |
|---|
| 148457 | #define BIF_CFG_DEV1_EPF0_1_DEVICE_CAP2__CPL_TIMEOUT_DIS_SUPPORTED_MASK 0x00000010L |
|---|
| 148458 | #define BIF_CFG_DEV1_EPF0_1_DEVICE_CAP2__ARI_FORWARDING_SUPPORTED_MASK 0x00000020L |
|---|
| 148459 | #define BIF_CFG_DEV1_EPF0_1_DEVICE_CAP2__ATOMICOP_ROUTING_SUPPORTED_MASK 0x00000040L |
|---|
| 148460 | #define BIF_CFG_DEV1_EPF0_1_DEVICE_CAP2__ATOMICOP_32CMPLT_SUPPORTED_MASK 0x00000080L |
|---|
| 148461 | #define BIF_CFG_DEV1_EPF0_1_DEVICE_CAP2__ATOMICOP_64CMPLT_SUPPORTED_MASK 0x00000100L |
|---|
| 148462 | #define BIF_CFG_DEV1_EPF0_1_DEVICE_CAP2__CAS128_CMPLT_SUPPORTED_MASK 0x00000200L |
|---|
| 148463 | #define BIF_CFG_DEV1_EPF0_1_DEVICE_CAP2__NO_RO_ENABLED_P2P_PASSING_MASK 0x00000400L |
|---|
| 148464 | #define BIF_CFG_DEV1_EPF0_1_DEVICE_CAP2__LTR_SUPPORTED_MASK 0x00000800L |
|---|
| 148465 | #define BIF_CFG_DEV1_EPF0_1_DEVICE_CAP2__TPH_CPLR_SUPPORTED_MASK 0x00003000L |
|---|
| 148466 | #define BIF_CFG_DEV1_EPF0_1_DEVICE_CAP2__LN_SYSTEM_CLS_MASK 0x0000C000L |
|---|
| 148467 | #define BIF_CFG_DEV1_EPF0_1_DEVICE_CAP2__TEN_BIT_TAG_COMPLETER_SUPPORTED_MASK 0x00010000L |
|---|
| 148468 | #define BIF_CFG_DEV1_EPF0_1_DEVICE_CAP2__TEN_BIT_TAG_REQUESTER_SUPPORTED_MASK 0x00020000L |
|---|
| 148469 | #define BIF_CFG_DEV1_EPF0_1_DEVICE_CAP2__OBFF_SUPPORTED_MASK 0x000C0000L |
|---|
| 148470 | #define BIF_CFG_DEV1_EPF0_1_DEVICE_CAP2__EXTENDED_FMT_FIELD_SUPPORTED_MASK 0x00100000L |
|---|
| 148471 | #define BIF_CFG_DEV1_EPF0_1_DEVICE_CAP2__END_END_TLP_PREFIX_SUPPORTED_MASK 0x00200000L |
|---|
| 148472 | #define BIF_CFG_DEV1_EPF0_1_DEVICE_CAP2__MAX_END_END_TLP_PREFIXES_MASK 0x00C00000L |
|---|
| 148473 | #define BIF_CFG_DEV1_EPF0_1_DEVICE_CAP2__EMER_POWER_REDUCTION_SUPPORTED_MASK 0x03000000L |
|---|
| 148474 | #define BIF_CFG_DEV1_EPF0_1_DEVICE_CAP2__EMER_POWER_REDUCTION_INIT_REQ_MASK 0x04000000L |
|---|
| 148475 | #define BIF_CFG_DEV1_EPF0_1_DEVICE_CAP2__FRS_SUPPORTED_MASK 0x80000000L |
|---|
| 148476 | //BIF_CFG_DEV1_EPF0_1_DEVICE_CNTL2 |
|---|
| 148477 | #define BIF_CFG_DEV1_EPF0_1_DEVICE_CNTL2__CPL_TIMEOUT_VALUE__SHIFT 0x0 |
|---|
| 148478 | #define BIF_CFG_DEV1_EPF0_1_DEVICE_CNTL2__CPL_TIMEOUT_DIS__SHIFT 0x4 |
|---|
| 148479 | #define BIF_CFG_DEV1_EPF0_1_DEVICE_CNTL2__ARI_FORWARDING_EN__SHIFT 0x5 |
|---|
| 148480 | #define BIF_CFG_DEV1_EPF0_1_DEVICE_CNTL2__ATOMICOP_REQUEST_EN__SHIFT 0x6 |
|---|
| 148481 | #define BIF_CFG_DEV1_EPF0_1_DEVICE_CNTL2__ATOMICOP_EGRESS_BLOCKING__SHIFT 0x7 |
|---|
| 148482 | #define BIF_CFG_DEV1_EPF0_1_DEVICE_CNTL2__IDO_REQUEST_ENABLE__SHIFT 0x8 |
|---|
| 148483 | #define BIF_CFG_DEV1_EPF0_1_DEVICE_CNTL2__IDO_COMPLETION_ENABLE__SHIFT 0x9 |
|---|
| 148484 | #define BIF_CFG_DEV1_EPF0_1_DEVICE_CNTL2__LTR_EN__SHIFT 0xa |
|---|
| 148485 | #define BIF_CFG_DEV1_EPF0_1_DEVICE_CNTL2__EMER_POWER_REDUCTION_REQUEST__SHIFT 0xb |
|---|
| 148486 | #define BIF_CFG_DEV1_EPF0_1_DEVICE_CNTL2__TEN_BIT_TAG_REQUESTER_ENABLE__SHIFT 0xc |
|---|
| 148487 | #define BIF_CFG_DEV1_EPF0_1_DEVICE_CNTL2__OBFF_EN__SHIFT 0xd |
|---|
| 148488 | #define BIF_CFG_DEV1_EPF0_1_DEVICE_CNTL2__END_END_TLP_PREFIX_BLOCKING__SHIFT 0xf |
|---|
| 148489 | #define BIF_CFG_DEV1_EPF0_1_DEVICE_CNTL2__CPL_TIMEOUT_VALUE_MASK 0x000FL |
|---|
| 148490 | #define BIF_CFG_DEV1_EPF0_1_DEVICE_CNTL2__CPL_TIMEOUT_DIS_MASK 0x0010L |
|---|
| 148491 | #define BIF_CFG_DEV1_EPF0_1_DEVICE_CNTL2__ARI_FORWARDING_EN_MASK 0x0020L |
|---|
| 148492 | #define BIF_CFG_DEV1_EPF0_1_DEVICE_CNTL2__ATOMICOP_REQUEST_EN_MASK 0x0040L |
|---|
| 148493 | #define BIF_CFG_DEV1_EPF0_1_DEVICE_CNTL2__ATOMICOP_EGRESS_BLOCKING_MASK 0x0080L |
|---|
| 148494 | #define BIF_CFG_DEV1_EPF0_1_DEVICE_CNTL2__IDO_REQUEST_ENABLE_MASK 0x0100L |
|---|
| 148495 | #define BIF_CFG_DEV1_EPF0_1_DEVICE_CNTL2__IDO_COMPLETION_ENABLE_MASK 0x0200L |
|---|
| 148496 | #define BIF_CFG_DEV1_EPF0_1_DEVICE_CNTL2__LTR_EN_MASK 0x0400L |
|---|
| 148497 | #define BIF_CFG_DEV1_EPF0_1_DEVICE_CNTL2__EMER_POWER_REDUCTION_REQUEST_MASK 0x0800L |
|---|
| 148498 | #define BIF_CFG_DEV1_EPF0_1_DEVICE_CNTL2__TEN_BIT_TAG_REQUESTER_ENABLE_MASK 0x1000L |
|---|
| 148499 | #define BIF_CFG_DEV1_EPF0_1_DEVICE_CNTL2__OBFF_EN_MASK 0x6000L |
|---|
| 148500 | #define BIF_CFG_DEV1_EPF0_1_DEVICE_CNTL2__END_END_TLP_PREFIX_BLOCKING_MASK 0x8000L |
|---|
| 148501 | //BIF_CFG_DEV1_EPF0_1_DEVICE_STATUS2 |
|---|
| 148502 | #define BIF_CFG_DEV1_EPF0_1_DEVICE_STATUS2__RESERVED__SHIFT 0x0 |
|---|
| 148503 | #define BIF_CFG_DEV1_EPF0_1_DEVICE_STATUS2__RESERVED_MASK 0xFFFFL |
|---|
| 148504 | //BIF_CFG_DEV1_EPF0_1_LINK_CAP2 |
|---|
| 148505 | #define BIF_CFG_DEV1_EPF0_1_LINK_CAP2__SUPPORTED_LINK_SPEED__SHIFT 0x1 |
|---|
| 148506 | #define BIF_CFG_DEV1_EPF0_1_LINK_CAP2__CROSSLINK_SUPPORTED__SHIFT 0x8 |
|---|
| 148507 | #define BIF_CFG_DEV1_EPF0_1_LINK_CAP2__LOWER_SKP_OS_GEN_SUPPORT__SHIFT 0x9 |
|---|
| 148508 | #define BIF_CFG_DEV1_EPF0_1_LINK_CAP2__LOWER_SKP_OS_RCV_SUPPORT__SHIFT 0x10 |
|---|
| 148509 | #define BIF_CFG_DEV1_EPF0_1_LINK_CAP2__RTM1_PRESENCE_DET_SUPPORT__SHIFT 0x17 |
|---|
| 148510 | #define BIF_CFG_DEV1_EPF0_1_LINK_CAP2__RTM2_PRESENCE_DET_SUPPORT__SHIFT 0x18 |
|---|
| 148511 | #define BIF_CFG_DEV1_EPF0_1_LINK_CAP2__DRS_SUPPORTED__SHIFT 0x1f |
|---|
| 148512 | #define BIF_CFG_DEV1_EPF0_1_LINK_CAP2__SUPPORTED_LINK_SPEED_MASK 0x000000FEL |
|---|
| 148513 | #define BIF_CFG_DEV1_EPF0_1_LINK_CAP2__CROSSLINK_SUPPORTED_MASK 0x00000100L |
|---|
| 148514 | #define BIF_CFG_DEV1_EPF0_1_LINK_CAP2__LOWER_SKP_OS_GEN_SUPPORT_MASK 0x0000FE00L |
|---|
| 148515 | #define BIF_CFG_DEV1_EPF0_1_LINK_CAP2__LOWER_SKP_OS_RCV_SUPPORT_MASK 0x007F0000L |
|---|
| 148516 | #define BIF_CFG_DEV1_EPF0_1_LINK_CAP2__RTM1_PRESENCE_DET_SUPPORT_MASK 0x00800000L |
|---|
| 148517 | #define BIF_CFG_DEV1_EPF0_1_LINK_CAP2__RTM2_PRESENCE_DET_SUPPORT_MASK 0x01000000L |
|---|
| 148518 | #define BIF_CFG_DEV1_EPF0_1_LINK_CAP2__DRS_SUPPORTED_MASK 0x80000000L |
|---|
| 148519 | //BIF_CFG_DEV1_EPF0_1_LINK_CNTL2 |
|---|
| 148520 | #define BIF_CFG_DEV1_EPF0_1_LINK_CNTL2__TARGET_LINK_SPEED__SHIFT 0x0 |
|---|
| 148521 | #define BIF_CFG_DEV1_EPF0_1_LINK_CNTL2__ENTER_COMPLIANCE__SHIFT 0x4 |
|---|
| 148522 | #define BIF_CFG_DEV1_EPF0_1_LINK_CNTL2__HW_AUTONOMOUS_SPEED_DISABLE__SHIFT 0x5 |
|---|
| 148523 | #define BIF_CFG_DEV1_EPF0_1_LINK_CNTL2__SELECTABLE_DEEMPHASIS__SHIFT 0x6 |
|---|
| 148524 | #define BIF_CFG_DEV1_EPF0_1_LINK_CNTL2__XMIT_MARGIN__SHIFT 0x7 |
|---|
| 148525 | #define BIF_CFG_DEV1_EPF0_1_LINK_CNTL2__ENTER_MOD_COMPLIANCE__SHIFT 0xa |
|---|
| 148526 | #define BIF_CFG_DEV1_EPF0_1_LINK_CNTL2__COMPLIANCE_SOS__SHIFT 0xb |
|---|
| 148527 | #define BIF_CFG_DEV1_EPF0_1_LINK_CNTL2__COMPLIANCE_DEEMPHASIS__SHIFT 0xc |
|---|
| 148528 | #define BIF_CFG_DEV1_EPF0_1_LINK_CNTL2__TARGET_LINK_SPEED_MASK 0x000FL |
|---|
| 148529 | #define BIF_CFG_DEV1_EPF0_1_LINK_CNTL2__ENTER_COMPLIANCE_MASK 0x0010L |
|---|
| 148530 | #define BIF_CFG_DEV1_EPF0_1_LINK_CNTL2__HW_AUTONOMOUS_SPEED_DISABLE_MASK 0x0020L |
|---|
| 148531 | #define BIF_CFG_DEV1_EPF0_1_LINK_CNTL2__SELECTABLE_DEEMPHASIS_MASK 0x0040L |
|---|
| 148532 | #define BIF_CFG_DEV1_EPF0_1_LINK_CNTL2__XMIT_MARGIN_MASK 0x0380L |
|---|
| 148533 | #define BIF_CFG_DEV1_EPF0_1_LINK_CNTL2__ENTER_MOD_COMPLIANCE_MASK 0x0400L |
|---|
| 148534 | #define BIF_CFG_DEV1_EPF0_1_LINK_CNTL2__COMPLIANCE_SOS_MASK 0x0800L |
|---|
| 148535 | #define BIF_CFG_DEV1_EPF0_1_LINK_CNTL2__COMPLIANCE_DEEMPHASIS_MASK 0xF000L |
|---|
| 148536 | //BIF_CFG_DEV1_EPF0_1_LINK_STATUS2 |
|---|
| 148537 | #define BIF_CFG_DEV1_EPF0_1_LINK_STATUS2__CUR_DEEMPHASIS_LEVEL__SHIFT 0x0 |
|---|
| 148538 | #define BIF_CFG_DEV1_EPF0_1_LINK_STATUS2__EQUALIZATION_COMPLETE_8GT__SHIFT 0x1 |
|---|
| 148539 | #define BIF_CFG_DEV1_EPF0_1_LINK_STATUS2__EQUALIZATION_PHASE1_SUCCESS_8GT__SHIFT 0x2 |
|---|
| 148540 | #define BIF_CFG_DEV1_EPF0_1_LINK_STATUS2__EQUALIZATION_PHASE2_SUCCESS_8GT__SHIFT 0x3 |
|---|
| 148541 | #define BIF_CFG_DEV1_EPF0_1_LINK_STATUS2__EQUALIZATION_PHASE3_SUCCESS_8GT__SHIFT 0x4 |
|---|
| 148542 | #define BIF_CFG_DEV1_EPF0_1_LINK_STATUS2__LINK_EQUALIZATION_REQUEST_8GT__SHIFT 0x5 |
|---|
| 148543 | #define BIF_CFG_DEV1_EPF0_1_LINK_STATUS2__RTM1_PRESENCE_DET__SHIFT 0x6 |
|---|
| 148544 | #define BIF_CFG_DEV1_EPF0_1_LINK_STATUS2__RTM2_PRESENCE_DET__SHIFT 0x7 |
|---|
| 148545 | #define BIF_CFG_DEV1_EPF0_1_LINK_STATUS2__CROSSLINK_RESOLUTION__SHIFT 0x8 |
|---|
| 148546 | #define BIF_CFG_DEV1_EPF0_1_LINK_STATUS2__DOWNSTREAM_COMPONENT_PRESENCE__SHIFT 0xc |
|---|
| 148547 | #define BIF_CFG_DEV1_EPF0_1_LINK_STATUS2__DRS_MESSAGE_RECEIVED__SHIFT 0xf |
|---|
| 148548 | #define BIF_CFG_DEV1_EPF0_1_LINK_STATUS2__CUR_DEEMPHASIS_LEVEL_MASK 0x0001L |
|---|
| 148549 | #define BIF_CFG_DEV1_EPF0_1_LINK_STATUS2__EQUALIZATION_COMPLETE_8GT_MASK 0x0002L |
|---|
| 148550 | #define BIF_CFG_DEV1_EPF0_1_LINK_STATUS2__EQUALIZATION_PHASE1_SUCCESS_8GT_MASK 0x0004L |
|---|
| 148551 | #define BIF_CFG_DEV1_EPF0_1_LINK_STATUS2__EQUALIZATION_PHASE2_SUCCESS_8GT_MASK 0x0008L |
|---|
| 148552 | #define BIF_CFG_DEV1_EPF0_1_LINK_STATUS2__EQUALIZATION_PHASE3_SUCCESS_8GT_MASK 0x0010L |
|---|
| 148553 | #define BIF_CFG_DEV1_EPF0_1_LINK_STATUS2__LINK_EQUALIZATION_REQUEST_8GT_MASK 0x0020L |
|---|
| 148554 | #define BIF_CFG_DEV1_EPF0_1_LINK_STATUS2__RTM1_PRESENCE_DET_MASK 0x0040L |
|---|
| 148555 | #define BIF_CFG_DEV1_EPF0_1_LINK_STATUS2__RTM2_PRESENCE_DET_MASK 0x0080L |
|---|
| 148556 | #define BIF_CFG_DEV1_EPF0_1_LINK_STATUS2__CROSSLINK_RESOLUTION_MASK 0x0300L |
|---|
| 148557 | #define BIF_CFG_DEV1_EPF0_1_LINK_STATUS2__DOWNSTREAM_COMPONENT_PRESENCE_MASK 0x7000L |
|---|
| 148558 | #define BIF_CFG_DEV1_EPF0_1_LINK_STATUS2__DRS_MESSAGE_RECEIVED_MASK 0x8000L |
|---|
| 148559 | //BIF_CFG_DEV1_EPF0_1_MSI_CAP_LIST |
|---|
| 148560 | #define BIF_CFG_DEV1_EPF0_1_MSI_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 148561 | #define BIF_CFG_DEV1_EPF0_1_MSI_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
|---|
| 148562 | #define BIF_CFG_DEV1_EPF0_1_MSI_CAP_LIST__CAP_ID_MASK 0x00FFL |
|---|
| 148563 | #define BIF_CFG_DEV1_EPF0_1_MSI_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
|---|
| 148564 | //BIF_CFG_DEV1_EPF0_1_MSI_MSG_CNTL |
|---|
| 148565 | #define BIF_CFG_DEV1_EPF0_1_MSI_MSG_CNTL__MSI_EN__SHIFT 0x0 |
|---|
| 148566 | #define BIF_CFG_DEV1_EPF0_1_MSI_MSG_CNTL__MSI_MULTI_CAP__SHIFT 0x1 |
|---|
| 148567 | #define BIF_CFG_DEV1_EPF0_1_MSI_MSG_CNTL__MSI_MULTI_EN__SHIFT 0x4 |
|---|
| 148568 | #define BIF_CFG_DEV1_EPF0_1_MSI_MSG_CNTL__MSI_64BIT__SHIFT 0x7 |
|---|
| 148569 | #define BIF_CFG_DEV1_EPF0_1_MSI_MSG_CNTL__MSI_PERVECTOR_MASKING_CAP__SHIFT 0x8 |
|---|
| 148570 | #define BIF_CFG_DEV1_EPF0_1_MSI_MSG_CNTL__MSI_EXT_MSG_DATA_CAP__SHIFT 0x9 |
|---|
| 148571 | #define BIF_CFG_DEV1_EPF0_1_MSI_MSG_CNTL__MSI_EXT_MSG_DATA_EN__SHIFT 0xa |
|---|
| 148572 | #define BIF_CFG_DEV1_EPF0_1_MSI_MSG_CNTL__MSI_EN_MASK 0x0001L |
|---|
| 148573 | #define BIF_CFG_DEV1_EPF0_1_MSI_MSG_CNTL__MSI_MULTI_CAP_MASK 0x000EL |
|---|
| 148574 | #define BIF_CFG_DEV1_EPF0_1_MSI_MSG_CNTL__MSI_MULTI_EN_MASK 0x0070L |
|---|
| 148575 | #define BIF_CFG_DEV1_EPF0_1_MSI_MSG_CNTL__MSI_64BIT_MASK 0x0080L |
|---|
| 148576 | #define BIF_CFG_DEV1_EPF0_1_MSI_MSG_CNTL__MSI_PERVECTOR_MASKING_CAP_MASK 0x0100L |
|---|
| 148577 | #define BIF_CFG_DEV1_EPF0_1_MSI_MSG_CNTL__MSI_EXT_MSG_DATA_CAP_MASK 0x0200L |
|---|
| 148578 | #define BIF_CFG_DEV1_EPF0_1_MSI_MSG_CNTL__MSI_EXT_MSG_DATA_EN_MASK 0x0400L |
|---|
| 148579 | //BIF_CFG_DEV1_EPF0_1_MSI_MSG_ADDR_LO |
|---|
| 148580 | #define BIF_CFG_DEV1_EPF0_1_MSI_MSG_ADDR_LO__MSI_MSG_ADDR_LO__SHIFT 0x2 |
|---|
| 148581 | #define BIF_CFG_DEV1_EPF0_1_MSI_MSG_ADDR_LO__MSI_MSG_ADDR_LO_MASK 0xFFFFFFFCL |
|---|
| 148582 | //BIF_CFG_DEV1_EPF0_1_MSI_MSG_ADDR_HI |
|---|
| 148583 | #define BIF_CFG_DEV1_EPF0_1_MSI_MSG_ADDR_HI__MSI_MSG_ADDR_HI__SHIFT 0x0 |
|---|
| 148584 | #define BIF_CFG_DEV1_EPF0_1_MSI_MSG_ADDR_HI__MSI_MSG_ADDR_HI_MASK 0xFFFFFFFFL |
|---|
| 148585 | //BIF_CFG_DEV1_EPF0_1_MSI_MSG_DATA |
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| 148586 | #define BIF_CFG_DEV1_EPF0_1_MSI_MSG_DATA__MSI_DATA__SHIFT 0x0 |
|---|
| 148587 | #define BIF_CFG_DEV1_EPF0_1_MSI_MSG_DATA__MSI_DATA_MASK 0xFFFFL |
|---|
| 148588 | //BIF_CFG_DEV1_EPF0_1_MSI_EXT_MSG_DATA |
|---|
| 148589 | #define BIF_CFG_DEV1_EPF0_1_MSI_EXT_MSG_DATA__MSI_EXT_DATA__SHIFT 0x0 |
|---|
| 148590 | #define BIF_CFG_DEV1_EPF0_1_MSI_EXT_MSG_DATA__MSI_EXT_DATA_MASK 0xFFFFL |
|---|
| 148591 | //BIF_CFG_DEV1_EPF0_1_MSI_MASK |
|---|
| 148592 | #define BIF_CFG_DEV1_EPF0_1_MSI_MASK__MSI_MASK__SHIFT 0x0 |
|---|
| 148593 | #define BIF_CFG_DEV1_EPF0_1_MSI_MASK__MSI_MASK_MASK 0xFFFFFFFFL |
|---|
| 148594 | //BIF_CFG_DEV1_EPF0_1_MSI_MSG_DATA_64 |
|---|
| 148595 | #define BIF_CFG_DEV1_EPF0_1_MSI_MSG_DATA_64__MSI_DATA_64__SHIFT 0x0 |
|---|
| 148596 | #define BIF_CFG_DEV1_EPF0_1_MSI_MSG_DATA_64__MSI_DATA_64_MASK 0xFFFFL |
|---|
| 148597 | //BIF_CFG_DEV1_EPF0_1_MSI_EXT_MSG_DATA_64 |
|---|
| 148598 | #define BIF_CFG_DEV1_EPF0_1_MSI_EXT_MSG_DATA_64__MSI_EXT_DATA_64__SHIFT 0x0 |
|---|
| 148599 | #define BIF_CFG_DEV1_EPF0_1_MSI_EXT_MSG_DATA_64__MSI_EXT_DATA_64_MASK 0xFFFFL |
|---|
| 148600 | //BIF_CFG_DEV1_EPF0_1_MSI_MASK_64 |
|---|
| 148601 | #define BIF_CFG_DEV1_EPF0_1_MSI_MASK_64__MSI_MASK_64__SHIFT 0x0 |
|---|
| 148602 | #define BIF_CFG_DEV1_EPF0_1_MSI_MASK_64__MSI_MASK_64_MASK 0xFFFFFFFFL |
|---|
| 148603 | //BIF_CFG_DEV1_EPF0_1_MSI_PENDING |
|---|
| 148604 | #define BIF_CFG_DEV1_EPF0_1_MSI_PENDING__MSI_PENDING__SHIFT 0x0 |
|---|
| 148605 | #define BIF_CFG_DEV1_EPF0_1_MSI_PENDING__MSI_PENDING_MASK 0xFFFFFFFFL |
|---|
| 148606 | //BIF_CFG_DEV1_EPF0_1_MSI_PENDING_64 |
|---|
| 148607 | #define BIF_CFG_DEV1_EPF0_1_MSI_PENDING_64__MSI_PENDING_64__SHIFT 0x0 |
|---|
| 148608 | #define BIF_CFG_DEV1_EPF0_1_MSI_PENDING_64__MSI_PENDING_64_MASK 0xFFFFFFFFL |
|---|
| 148609 | //BIF_CFG_DEV1_EPF0_1_MSIX_CAP_LIST |
|---|
| 148610 | #define BIF_CFG_DEV1_EPF0_1_MSIX_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 148611 | #define BIF_CFG_DEV1_EPF0_1_MSIX_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
|---|
| 148612 | #define BIF_CFG_DEV1_EPF0_1_MSIX_CAP_LIST__CAP_ID_MASK 0x00FFL |
|---|
| 148613 | #define BIF_CFG_DEV1_EPF0_1_MSIX_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
|---|
| 148614 | //BIF_CFG_DEV1_EPF0_1_MSIX_MSG_CNTL |
|---|
| 148615 | #define BIF_CFG_DEV1_EPF0_1_MSIX_MSG_CNTL__MSIX_TABLE_SIZE__SHIFT 0x0 |
|---|
| 148616 | #define BIF_CFG_DEV1_EPF0_1_MSIX_MSG_CNTL__MSIX_FUNC_MASK__SHIFT 0xe |
|---|
| 148617 | #define BIF_CFG_DEV1_EPF0_1_MSIX_MSG_CNTL__MSIX_EN__SHIFT 0xf |
|---|
| 148618 | #define BIF_CFG_DEV1_EPF0_1_MSIX_MSG_CNTL__MSIX_TABLE_SIZE_MASK 0x07FFL |
|---|
| 148619 | #define BIF_CFG_DEV1_EPF0_1_MSIX_MSG_CNTL__MSIX_FUNC_MASK_MASK 0x4000L |
|---|
| 148620 | #define BIF_CFG_DEV1_EPF0_1_MSIX_MSG_CNTL__MSIX_EN_MASK 0x8000L |
|---|
| 148621 | //BIF_CFG_DEV1_EPF0_1_MSIX_TABLE |
|---|
| 148622 | #define BIF_CFG_DEV1_EPF0_1_MSIX_TABLE__MSIX_TABLE_BIR__SHIFT 0x0 |
|---|
| 148623 | #define BIF_CFG_DEV1_EPF0_1_MSIX_TABLE__MSIX_TABLE_OFFSET__SHIFT 0x3 |
|---|
| 148624 | #define BIF_CFG_DEV1_EPF0_1_MSIX_TABLE__MSIX_TABLE_BIR_MASK 0x00000007L |
|---|
| 148625 | #define BIF_CFG_DEV1_EPF0_1_MSIX_TABLE__MSIX_TABLE_OFFSET_MASK 0xFFFFFFF8L |
|---|
| 148626 | //BIF_CFG_DEV1_EPF0_1_MSIX_PBA |
|---|
| 148627 | #define BIF_CFG_DEV1_EPF0_1_MSIX_PBA__MSIX_PBA_BIR__SHIFT 0x0 |
|---|
| 148628 | #define BIF_CFG_DEV1_EPF0_1_MSIX_PBA__MSIX_PBA_OFFSET__SHIFT 0x3 |
|---|
| 148629 | #define BIF_CFG_DEV1_EPF0_1_MSIX_PBA__MSIX_PBA_BIR_MASK 0x00000007L |
|---|
| 148630 | #define BIF_CFG_DEV1_EPF0_1_MSIX_PBA__MSIX_PBA_OFFSET_MASK 0xFFFFFFF8L |
|---|
| 148631 | //BIF_CFG_DEV1_EPF0_1_SATA_CAP_0 |
|---|
| 148632 | #define BIF_CFG_DEV1_EPF0_1_SATA_CAP_0__CAP_ID__SHIFT 0x0 |
|---|
| 148633 | #define BIF_CFG_DEV1_EPF0_1_SATA_CAP_0__NEXT_PTR__SHIFT 0x8 |
|---|
| 148634 | #define BIF_CFG_DEV1_EPF0_1_SATA_CAP_0__SATA_CAP_MINOR_REV__SHIFT 0x10 |
|---|
| 148635 | #define BIF_CFG_DEV1_EPF0_1_SATA_CAP_0__SATA_CAP_MAJOR_REV__SHIFT 0x14 |
|---|
| 148636 | #define BIF_CFG_DEV1_EPF0_1_SATA_CAP_0__SATA_CAP_RESERVED1__SHIFT 0x18 |
|---|
| 148637 | #define BIF_CFG_DEV1_EPF0_1_SATA_CAP_0__CAP_ID_MASK 0x000000FFL |
|---|
| 148638 | #define BIF_CFG_DEV1_EPF0_1_SATA_CAP_0__NEXT_PTR_MASK 0x0000FF00L |
|---|
| 148639 | #define BIF_CFG_DEV1_EPF0_1_SATA_CAP_0__SATA_CAP_MINOR_REV_MASK 0x000F0000L |
|---|
| 148640 | #define BIF_CFG_DEV1_EPF0_1_SATA_CAP_0__SATA_CAP_MAJOR_REV_MASK 0x00F00000L |
|---|
| 148641 | #define BIF_CFG_DEV1_EPF0_1_SATA_CAP_0__SATA_CAP_RESERVED1_MASK 0xFF000000L |
|---|
| 148642 | //BIF_CFG_DEV1_EPF0_1_SATA_CAP_1 |
|---|
| 148643 | #define BIF_CFG_DEV1_EPF0_1_SATA_CAP_1__SATA_CAP_BAR_LOC__SHIFT 0x0 |
|---|
| 148644 | #define BIF_CFG_DEV1_EPF0_1_SATA_CAP_1__SATA_CAP_BAR_OFFSET__SHIFT 0x4 |
|---|
| 148645 | #define BIF_CFG_DEV1_EPF0_1_SATA_CAP_1__SATA_CAP_RESERVED2__SHIFT 0x18 |
|---|
| 148646 | #define BIF_CFG_DEV1_EPF0_1_SATA_CAP_1__SATA_CAP_BAR_LOC_MASK 0x0000000FL |
|---|
| 148647 | #define BIF_CFG_DEV1_EPF0_1_SATA_CAP_1__SATA_CAP_BAR_OFFSET_MASK 0x00FFFFF0L |
|---|
| 148648 | #define BIF_CFG_DEV1_EPF0_1_SATA_CAP_1__SATA_CAP_RESERVED2_MASK 0xFF000000L |
|---|
| 148649 | //BIF_CFG_DEV1_EPF0_1_SATA_IDP_INDEX |
|---|
| 148650 | #define BIF_CFG_DEV1_EPF0_1_SATA_IDP_INDEX__IDP_RESERVED1__SHIFT 0x0 |
|---|
| 148651 | #define BIF_CFG_DEV1_EPF0_1_SATA_IDP_INDEX__IDP_INDEX__SHIFT 0x2 |
|---|
| 148652 | #define BIF_CFG_DEV1_EPF0_1_SATA_IDP_INDEX__IDP_RESERVED2__SHIFT 0xc |
|---|
| 148653 | #define BIF_CFG_DEV1_EPF0_1_SATA_IDP_INDEX__IDP_RESERVED1_MASK 0x00000003L |
|---|
| 148654 | #define BIF_CFG_DEV1_EPF0_1_SATA_IDP_INDEX__IDP_INDEX_MASK 0x00000FFCL |
|---|
| 148655 | #define BIF_CFG_DEV1_EPF0_1_SATA_IDP_INDEX__IDP_RESERVED2_MASK 0xFFFFF000L |
|---|
| 148656 | //BIF_CFG_DEV1_EPF0_1_SATA_IDP_DATA |
|---|
| 148657 | #define BIF_CFG_DEV1_EPF0_1_SATA_IDP_DATA__IDP_DATA__SHIFT 0x0 |
|---|
| 148658 | #define BIF_CFG_DEV1_EPF0_1_SATA_IDP_DATA__IDP_DATA_MASK 0xFFFFFFFFL |
|---|
| 148659 | //BIF_CFG_DEV1_EPF0_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST |
|---|
| 148660 | #define BIF_CFG_DEV1_EPF0_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 148661 | #define BIF_CFG_DEV1_EPF0_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 148662 | #define BIF_CFG_DEV1_EPF0_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 148663 | #define BIF_CFG_DEV1_EPF0_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 148664 | #define BIF_CFG_DEV1_EPF0_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 148665 | #define BIF_CFG_DEV1_EPF0_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 148666 | //BIF_CFG_DEV1_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR |
|---|
| 148667 | #define BIF_CFG_DEV1_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR__VSEC_ID__SHIFT 0x0 |
|---|
| 148668 | #define BIF_CFG_DEV1_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR__VSEC_REV__SHIFT 0x10 |
|---|
| 148669 | #define BIF_CFG_DEV1_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR__VSEC_LENGTH__SHIFT 0x14 |
|---|
| 148670 | #define BIF_CFG_DEV1_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR__VSEC_ID_MASK 0x0000FFFFL |
|---|
| 148671 | #define BIF_CFG_DEV1_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR__VSEC_REV_MASK 0x000F0000L |
|---|
| 148672 | #define BIF_CFG_DEV1_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR__VSEC_LENGTH_MASK 0xFFF00000L |
|---|
| 148673 | //BIF_CFG_DEV1_EPF0_1_PCIE_VENDOR_SPECIFIC1 |
|---|
| 148674 | #define BIF_CFG_DEV1_EPF0_1_PCIE_VENDOR_SPECIFIC1__SCRATCH__SHIFT 0x0 |
|---|
| 148675 | #define BIF_CFG_DEV1_EPF0_1_PCIE_VENDOR_SPECIFIC1__SCRATCH_MASK 0xFFFFFFFFL |
|---|
| 148676 | //BIF_CFG_DEV1_EPF0_1_PCIE_VENDOR_SPECIFIC2 |
|---|
| 148677 | #define BIF_CFG_DEV1_EPF0_1_PCIE_VENDOR_SPECIFIC2__SCRATCH__SHIFT 0x0 |
|---|
| 148678 | #define BIF_CFG_DEV1_EPF0_1_PCIE_VENDOR_SPECIFIC2__SCRATCH_MASK 0xFFFFFFFFL |
|---|
| 148679 | //BIF_CFG_DEV1_EPF0_1_PCIE_VC_ENH_CAP_LIST |
|---|
| 148680 | #define BIF_CFG_DEV1_EPF0_1_PCIE_VC_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 148681 | #define BIF_CFG_DEV1_EPF0_1_PCIE_VC_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 148682 | #define BIF_CFG_DEV1_EPF0_1_PCIE_VC_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 148683 | #define BIF_CFG_DEV1_EPF0_1_PCIE_VC_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 148684 | #define BIF_CFG_DEV1_EPF0_1_PCIE_VC_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 148685 | #define BIF_CFG_DEV1_EPF0_1_PCIE_VC_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 148686 | //BIF_CFG_DEV1_EPF0_1_PCIE_PORT_VC_CAP_REG1 |
|---|
| 148687 | #define BIF_CFG_DEV1_EPF0_1_PCIE_PORT_VC_CAP_REG1__EXT_VC_COUNT__SHIFT 0x0 |
|---|
| 148688 | #define BIF_CFG_DEV1_EPF0_1_PCIE_PORT_VC_CAP_REG1__LOW_PRIORITY_EXT_VC_COUNT__SHIFT 0x4 |
|---|
| 148689 | #define BIF_CFG_DEV1_EPF0_1_PCIE_PORT_VC_CAP_REG1__REF_CLK__SHIFT 0x8 |
|---|
| 148690 | #define BIF_CFG_DEV1_EPF0_1_PCIE_PORT_VC_CAP_REG1__PORT_ARB_TABLE_ENTRY_SIZE__SHIFT 0xa |
|---|
| 148691 | #define BIF_CFG_DEV1_EPF0_1_PCIE_PORT_VC_CAP_REG1__EXT_VC_COUNT_MASK 0x00000007L |
|---|
| 148692 | #define BIF_CFG_DEV1_EPF0_1_PCIE_PORT_VC_CAP_REG1__LOW_PRIORITY_EXT_VC_COUNT_MASK 0x00000070L |
|---|
| 148693 | #define BIF_CFG_DEV1_EPF0_1_PCIE_PORT_VC_CAP_REG1__REF_CLK_MASK 0x00000300L |
|---|
| 148694 | #define BIF_CFG_DEV1_EPF0_1_PCIE_PORT_VC_CAP_REG1__PORT_ARB_TABLE_ENTRY_SIZE_MASK 0x00000C00L |
|---|
| 148695 | //BIF_CFG_DEV1_EPF0_1_PCIE_PORT_VC_CAP_REG2 |
|---|
| 148696 | #define BIF_CFG_DEV1_EPF0_1_PCIE_PORT_VC_CAP_REG2__VC_ARB_CAP__SHIFT 0x0 |
|---|
| 148697 | #define BIF_CFG_DEV1_EPF0_1_PCIE_PORT_VC_CAP_REG2__VC_ARB_TABLE_OFFSET__SHIFT 0x18 |
|---|
| 148698 | #define BIF_CFG_DEV1_EPF0_1_PCIE_PORT_VC_CAP_REG2__VC_ARB_CAP_MASK 0x000000FFL |
|---|
| 148699 | #define BIF_CFG_DEV1_EPF0_1_PCIE_PORT_VC_CAP_REG2__VC_ARB_TABLE_OFFSET_MASK 0xFF000000L |
|---|
| 148700 | //BIF_CFG_DEV1_EPF0_1_PCIE_PORT_VC_CNTL |
|---|
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|---|
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| 148789 | #define BIF_CFG_DEV1_EPF0_1_PCIE_UNCORR_ERR_STATUS__PSN_ERR_STATUS_MASK 0x00001000L |
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|---|
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|---|
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| 148800 | #define BIF_CFG_DEV1_EPF0_1_PCIE_UNCORR_ERR_STATUS__MC_BLOCKED_TLP_STATUS_MASK 0x00800000L |
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| 148802 | #define BIF_CFG_DEV1_EPF0_1_PCIE_UNCORR_ERR_STATUS__TLP_PREFIX_BLOCKED_ERR_STATUS_MASK 0x02000000L |
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| 148810 | #define BIF_CFG_DEV1_EPF0_1_PCIE_UNCORR_ERR_MASK__CPL_ABORT_ERR_MASK__SHIFT 0xf |
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| 148811 | #define BIF_CFG_DEV1_EPF0_1_PCIE_UNCORR_ERR_MASK__UNEXP_CPL_MASK__SHIFT 0x10 |
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| 148812 | #define BIF_CFG_DEV1_EPF0_1_PCIE_UNCORR_ERR_MASK__RCV_OVFL_MASK__SHIFT 0x11 |
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| 148813 | #define BIF_CFG_DEV1_EPF0_1_PCIE_UNCORR_ERR_MASK__MAL_TLP_MASK__SHIFT 0x12 |
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| 148814 | #define BIF_CFG_DEV1_EPF0_1_PCIE_UNCORR_ERR_MASK__ECRC_ERR_MASK__SHIFT 0x13 |
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| 148817 | #define BIF_CFG_DEV1_EPF0_1_PCIE_UNCORR_ERR_MASK__UNCORR_INT_ERR_MASK__SHIFT 0x16 |
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| 148818 | #define BIF_CFG_DEV1_EPF0_1_PCIE_UNCORR_ERR_MASK__MC_BLOCKED_TLP_MASK__SHIFT 0x17 |
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|---|
| 148820 | #define BIF_CFG_DEV1_EPF0_1_PCIE_UNCORR_ERR_MASK__TLP_PREFIX_BLOCKED_ERR_MASK__SHIFT 0x19 |
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| 148821 | #define BIF_CFG_DEV1_EPF0_1_PCIE_UNCORR_ERR_MASK__POISONED_TLP_EGRESS_BLOCKED_MASK__SHIFT 0x1a |
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| 148822 | #define BIF_CFG_DEV1_EPF0_1_PCIE_UNCORR_ERR_MASK__DLP_ERR_MASK_MASK 0x00000010L |
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| 148823 | #define BIF_CFG_DEV1_EPF0_1_PCIE_UNCORR_ERR_MASK__SURPDN_ERR_MASK_MASK 0x00000020L |
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| 148836 | #define BIF_CFG_DEV1_EPF0_1_PCIE_UNCORR_ERR_MASK__ATOMICOP_EGRESS_BLOCKED_MASK_MASK 0x01000000L |
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| 148837 | #define BIF_CFG_DEV1_EPF0_1_PCIE_UNCORR_ERR_MASK__TLP_PREFIX_BLOCKED_ERR_MASK_MASK 0x02000000L |
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| 148839 | //BIF_CFG_DEV1_EPF0_1_PCIE_UNCORR_ERR_SEVERITY |
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| 148841 | #define BIF_CFG_DEV1_EPF0_1_PCIE_UNCORR_ERR_SEVERITY__SURPDN_ERR_SEVERITY__SHIFT 0x5 |
|---|
| 148842 | #define BIF_CFG_DEV1_EPF0_1_PCIE_UNCORR_ERR_SEVERITY__PSN_ERR_SEVERITY__SHIFT 0xc |
|---|
| 148843 | #define BIF_CFG_DEV1_EPF0_1_PCIE_UNCORR_ERR_SEVERITY__FC_ERR_SEVERITY__SHIFT 0xd |
|---|
| 148844 | #define BIF_CFG_DEV1_EPF0_1_PCIE_UNCORR_ERR_SEVERITY__CPL_TIMEOUT_SEVERITY__SHIFT 0xe |
|---|
| 148845 | #define BIF_CFG_DEV1_EPF0_1_PCIE_UNCORR_ERR_SEVERITY__CPL_ABORT_ERR_SEVERITY__SHIFT 0xf |
|---|
| 148846 | #define BIF_CFG_DEV1_EPF0_1_PCIE_UNCORR_ERR_SEVERITY__UNEXP_CPL_SEVERITY__SHIFT 0x10 |
|---|
| 148847 | #define BIF_CFG_DEV1_EPF0_1_PCIE_UNCORR_ERR_SEVERITY__RCV_OVFL_SEVERITY__SHIFT 0x11 |
|---|
| 148848 | #define BIF_CFG_DEV1_EPF0_1_PCIE_UNCORR_ERR_SEVERITY__MAL_TLP_SEVERITY__SHIFT 0x12 |
|---|
| 148849 | #define BIF_CFG_DEV1_EPF0_1_PCIE_UNCORR_ERR_SEVERITY__ECRC_ERR_SEVERITY__SHIFT 0x13 |
|---|
| 148850 | #define BIF_CFG_DEV1_EPF0_1_PCIE_UNCORR_ERR_SEVERITY__UNSUPP_REQ_ERR_SEVERITY__SHIFT 0x14 |
|---|
| 148851 | #define BIF_CFG_DEV1_EPF0_1_PCIE_UNCORR_ERR_SEVERITY__ACS_VIOLATION_SEVERITY__SHIFT 0x15 |
|---|
| 148852 | #define BIF_CFG_DEV1_EPF0_1_PCIE_UNCORR_ERR_SEVERITY__UNCORR_INT_ERR_SEVERITY__SHIFT 0x16 |
|---|
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|---|
| 148854 | #define BIF_CFG_DEV1_EPF0_1_PCIE_UNCORR_ERR_SEVERITY__ATOMICOP_EGRESS_BLOCKED_SEVERITY__SHIFT 0x18 |
|---|
| 148855 | #define BIF_CFG_DEV1_EPF0_1_PCIE_UNCORR_ERR_SEVERITY__TLP_PREFIX_BLOCKED_ERR_SEVERITY__SHIFT 0x19 |
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| 148856 | #define BIF_CFG_DEV1_EPF0_1_PCIE_UNCORR_ERR_SEVERITY__POISONED_TLP_EGRESS_BLOCKED_SEVERITY__SHIFT 0x1a |
|---|
| 148857 | #define BIF_CFG_DEV1_EPF0_1_PCIE_UNCORR_ERR_SEVERITY__DLP_ERR_SEVERITY_MASK 0x00000010L |
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| 148858 | #define BIF_CFG_DEV1_EPF0_1_PCIE_UNCORR_ERR_SEVERITY__SURPDN_ERR_SEVERITY_MASK 0x00000020L |
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| 148859 | #define BIF_CFG_DEV1_EPF0_1_PCIE_UNCORR_ERR_SEVERITY__PSN_ERR_SEVERITY_MASK 0x00001000L |
|---|
| 148860 | #define BIF_CFG_DEV1_EPF0_1_PCIE_UNCORR_ERR_SEVERITY__FC_ERR_SEVERITY_MASK 0x00002000L |
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| 148861 | #define BIF_CFG_DEV1_EPF0_1_PCIE_UNCORR_ERR_SEVERITY__CPL_TIMEOUT_SEVERITY_MASK 0x00004000L |
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| 148863 | #define BIF_CFG_DEV1_EPF0_1_PCIE_UNCORR_ERR_SEVERITY__UNEXP_CPL_SEVERITY_MASK 0x00010000L |
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| 148864 | #define BIF_CFG_DEV1_EPF0_1_PCIE_UNCORR_ERR_SEVERITY__RCV_OVFL_SEVERITY_MASK 0x00020000L |
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| 148866 | #define BIF_CFG_DEV1_EPF0_1_PCIE_UNCORR_ERR_SEVERITY__ECRC_ERR_SEVERITY_MASK 0x00080000L |
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| 148867 | #define BIF_CFG_DEV1_EPF0_1_PCIE_UNCORR_ERR_SEVERITY__UNSUPP_REQ_ERR_SEVERITY_MASK 0x00100000L |
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| 148868 | #define BIF_CFG_DEV1_EPF0_1_PCIE_UNCORR_ERR_SEVERITY__ACS_VIOLATION_SEVERITY_MASK 0x00200000L |
|---|
| 148869 | #define BIF_CFG_DEV1_EPF0_1_PCIE_UNCORR_ERR_SEVERITY__UNCORR_INT_ERR_SEVERITY_MASK 0x00400000L |
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| 148870 | #define BIF_CFG_DEV1_EPF0_1_PCIE_UNCORR_ERR_SEVERITY__MC_BLOCKED_TLP_SEVERITY_MASK 0x00800000L |
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| 148871 | #define BIF_CFG_DEV1_EPF0_1_PCIE_UNCORR_ERR_SEVERITY__ATOMICOP_EGRESS_BLOCKED_SEVERITY_MASK 0x01000000L |
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| 148872 | #define BIF_CFG_DEV1_EPF0_1_PCIE_UNCORR_ERR_SEVERITY__TLP_PREFIX_BLOCKED_ERR_SEVERITY_MASK 0x02000000L |
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| 148873 | #define BIF_CFG_DEV1_EPF0_1_PCIE_UNCORR_ERR_SEVERITY__POISONED_TLP_EGRESS_BLOCKED_SEVERITY_MASK 0x04000000L |
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| 148874 | //BIF_CFG_DEV1_EPF0_1_PCIE_CORR_ERR_STATUS |
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| 148877 | #define BIF_CFG_DEV1_EPF0_1_PCIE_CORR_ERR_STATUS__BAD_DLLP_STATUS__SHIFT 0x7 |
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| 148878 | #define BIF_CFG_DEV1_EPF0_1_PCIE_CORR_ERR_STATUS__REPLAY_NUM_ROLLOVER_STATUS__SHIFT 0x8 |
|---|
| 148879 | #define BIF_CFG_DEV1_EPF0_1_PCIE_CORR_ERR_STATUS__REPLAY_TIMER_TIMEOUT_STATUS__SHIFT 0xc |
|---|
| 148880 | #define BIF_CFG_DEV1_EPF0_1_PCIE_CORR_ERR_STATUS__ADVISORY_NONFATAL_ERR_STATUS__SHIFT 0xd |
|---|
| 148881 | #define BIF_CFG_DEV1_EPF0_1_PCIE_CORR_ERR_STATUS__CORR_INT_ERR_STATUS__SHIFT 0xe |
|---|
| 148882 | #define BIF_CFG_DEV1_EPF0_1_PCIE_CORR_ERR_STATUS__HDR_LOG_OVFL_STATUS__SHIFT 0xf |
|---|
| 148883 | #define BIF_CFG_DEV1_EPF0_1_PCIE_CORR_ERR_STATUS__RCV_ERR_STATUS_MASK 0x00000001L |
|---|
| 148884 | #define BIF_CFG_DEV1_EPF0_1_PCIE_CORR_ERR_STATUS__BAD_TLP_STATUS_MASK 0x00000040L |
|---|
| 148885 | #define BIF_CFG_DEV1_EPF0_1_PCIE_CORR_ERR_STATUS__BAD_DLLP_STATUS_MASK 0x00000080L |
|---|
| 148886 | #define BIF_CFG_DEV1_EPF0_1_PCIE_CORR_ERR_STATUS__REPLAY_NUM_ROLLOVER_STATUS_MASK 0x00000100L |
|---|
| 148887 | #define BIF_CFG_DEV1_EPF0_1_PCIE_CORR_ERR_STATUS__REPLAY_TIMER_TIMEOUT_STATUS_MASK 0x00001000L |
|---|
| 148888 | #define BIF_CFG_DEV1_EPF0_1_PCIE_CORR_ERR_STATUS__ADVISORY_NONFATAL_ERR_STATUS_MASK 0x00002000L |
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| 148889 | #define BIF_CFG_DEV1_EPF0_1_PCIE_CORR_ERR_STATUS__CORR_INT_ERR_STATUS_MASK 0x00004000L |
|---|
| 148890 | #define BIF_CFG_DEV1_EPF0_1_PCIE_CORR_ERR_STATUS__HDR_LOG_OVFL_STATUS_MASK 0x00008000L |
|---|
| 148891 | //BIF_CFG_DEV1_EPF0_1_PCIE_CORR_ERR_MASK |
|---|
| 148892 | #define BIF_CFG_DEV1_EPF0_1_PCIE_CORR_ERR_MASK__RCV_ERR_MASK__SHIFT 0x0 |
|---|
| 148893 | #define BIF_CFG_DEV1_EPF0_1_PCIE_CORR_ERR_MASK__BAD_TLP_MASK__SHIFT 0x6 |
|---|
| 148894 | #define BIF_CFG_DEV1_EPF0_1_PCIE_CORR_ERR_MASK__BAD_DLLP_MASK__SHIFT 0x7 |
|---|
| 148895 | #define BIF_CFG_DEV1_EPF0_1_PCIE_CORR_ERR_MASK__REPLAY_NUM_ROLLOVER_MASK__SHIFT 0x8 |
|---|
| 148896 | #define BIF_CFG_DEV1_EPF0_1_PCIE_CORR_ERR_MASK__REPLAY_TIMER_TIMEOUT_MASK__SHIFT 0xc |
|---|
| 148897 | #define BIF_CFG_DEV1_EPF0_1_PCIE_CORR_ERR_MASK__ADVISORY_NONFATAL_ERR_MASK__SHIFT 0xd |
|---|
| 148898 | #define BIF_CFG_DEV1_EPF0_1_PCIE_CORR_ERR_MASK__CORR_INT_ERR_MASK__SHIFT 0xe |
|---|
| 148899 | #define BIF_CFG_DEV1_EPF0_1_PCIE_CORR_ERR_MASK__HDR_LOG_OVFL_MASK__SHIFT 0xf |
|---|
| 148900 | #define BIF_CFG_DEV1_EPF0_1_PCIE_CORR_ERR_MASK__RCV_ERR_MASK_MASK 0x00000001L |
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| 148901 | #define BIF_CFG_DEV1_EPF0_1_PCIE_CORR_ERR_MASK__BAD_TLP_MASK_MASK 0x00000040L |
|---|
| 148902 | #define BIF_CFG_DEV1_EPF0_1_PCIE_CORR_ERR_MASK__BAD_DLLP_MASK_MASK 0x00000080L |
|---|
| 148903 | #define BIF_CFG_DEV1_EPF0_1_PCIE_CORR_ERR_MASK__REPLAY_NUM_ROLLOVER_MASK_MASK 0x00000100L |
|---|
| 148904 | #define BIF_CFG_DEV1_EPF0_1_PCIE_CORR_ERR_MASK__REPLAY_TIMER_TIMEOUT_MASK_MASK 0x00001000L |
|---|
| 148905 | #define BIF_CFG_DEV1_EPF0_1_PCIE_CORR_ERR_MASK__ADVISORY_NONFATAL_ERR_MASK_MASK 0x00002000L |
|---|
| 148906 | #define BIF_CFG_DEV1_EPF0_1_PCIE_CORR_ERR_MASK__CORR_INT_ERR_MASK_MASK 0x00004000L |
|---|
| 148907 | #define BIF_CFG_DEV1_EPF0_1_PCIE_CORR_ERR_MASK__HDR_LOG_OVFL_MASK_MASK 0x00008000L |
|---|
| 148908 | //BIF_CFG_DEV1_EPF0_1_PCIE_ADV_ERR_CAP_CNTL |
|---|
| 148909 | #define BIF_CFG_DEV1_EPF0_1_PCIE_ADV_ERR_CAP_CNTL__FIRST_ERR_PTR__SHIFT 0x0 |
|---|
| 148910 | #define BIF_CFG_DEV1_EPF0_1_PCIE_ADV_ERR_CAP_CNTL__ECRC_GEN_CAP__SHIFT 0x5 |
|---|
| 148911 | #define BIF_CFG_DEV1_EPF0_1_PCIE_ADV_ERR_CAP_CNTL__ECRC_GEN_EN__SHIFT 0x6 |
|---|
| 148912 | #define BIF_CFG_DEV1_EPF0_1_PCIE_ADV_ERR_CAP_CNTL__ECRC_CHECK_CAP__SHIFT 0x7 |
|---|
| 148913 | #define BIF_CFG_DEV1_EPF0_1_PCIE_ADV_ERR_CAP_CNTL__ECRC_CHECK_EN__SHIFT 0x8 |
|---|
| 148914 | #define BIF_CFG_DEV1_EPF0_1_PCIE_ADV_ERR_CAP_CNTL__MULTI_HDR_RECD_CAP__SHIFT 0x9 |
|---|
| 148915 | #define BIF_CFG_DEV1_EPF0_1_PCIE_ADV_ERR_CAP_CNTL__MULTI_HDR_RECD_EN__SHIFT 0xa |
|---|
| 148916 | #define BIF_CFG_DEV1_EPF0_1_PCIE_ADV_ERR_CAP_CNTL__TLP_PREFIX_LOG_PRESENT__SHIFT 0xb |
|---|
| 148917 | #define BIF_CFG_DEV1_EPF0_1_PCIE_ADV_ERR_CAP_CNTL__COMPLETION_TIMEOUT_LOG_CAPABLE__SHIFT 0xc |
|---|
| 148918 | #define BIF_CFG_DEV1_EPF0_1_PCIE_ADV_ERR_CAP_CNTL__FIRST_ERR_PTR_MASK 0x0000001FL |
|---|
| 148919 | #define BIF_CFG_DEV1_EPF0_1_PCIE_ADV_ERR_CAP_CNTL__ECRC_GEN_CAP_MASK 0x00000020L |
|---|
| 148920 | #define BIF_CFG_DEV1_EPF0_1_PCIE_ADV_ERR_CAP_CNTL__ECRC_GEN_EN_MASK 0x00000040L |
|---|
| 148921 | #define BIF_CFG_DEV1_EPF0_1_PCIE_ADV_ERR_CAP_CNTL__ECRC_CHECK_CAP_MASK 0x00000080L |
|---|
| 148922 | #define BIF_CFG_DEV1_EPF0_1_PCIE_ADV_ERR_CAP_CNTL__ECRC_CHECK_EN_MASK 0x00000100L |
|---|
| 148923 | #define BIF_CFG_DEV1_EPF0_1_PCIE_ADV_ERR_CAP_CNTL__MULTI_HDR_RECD_CAP_MASK 0x00000200L |
|---|
| 148924 | #define BIF_CFG_DEV1_EPF0_1_PCIE_ADV_ERR_CAP_CNTL__MULTI_HDR_RECD_EN_MASK 0x00000400L |
|---|
| 148925 | #define BIF_CFG_DEV1_EPF0_1_PCIE_ADV_ERR_CAP_CNTL__TLP_PREFIX_LOG_PRESENT_MASK 0x00000800L |
|---|
| 148926 | #define BIF_CFG_DEV1_EPF0_1_PCIE_ADV_ERR_CAP_CNTL__COMPLETION_TIMEOUT_LOG_CAPABLE_MASK 0x00001000L |
|---|
| 148927 | //BIF_CFG_DEV1_EPF0_1_PCIE_HDR_LOG0 |
|---|
| 148928 | #define BIF_CFG_DEV1_EPF0_1_PCIE_HDR_LOG0__TLP_HDR__SHIFT 0x0 |
|---|
| 148929 | #define BIF_CFG_DEV1_EPF0_1_PCIE_HDR_LOG0__TLP_HDR_MASK 0xFFFFFFFFL |
|---|
| 148930 | //BIF_CFG_DEV1_EPF0_1_PCIE_HDR_LOG1 |
|---|
| 148931 | #define BIF_CFG_DEV1_EPF0_1_PCIE_HDR_LOG1__TLP_HDR__SHIFT 0x0 |
|---|
| 148932 | #define BIF_CFG_DEV1_EPF0_1_PCIE_HDR_LOG1__TLP_HDR_MASK 0xFFFFFFFFL |
|---|
| 148933 | //BIF_CFG_DEV1_EPF0_1_PCIE_HDR_LOG2 |
|---|
| 148934 | #define BIF_CFG_DEV1_EPF0_1_PCIE_HDR_LOG2__TLP_HDR__SHIFT 0x0 |
|---|
| 148935 | #define BIF_CFG_DEV1_EPF0_1_PCIE_HDR_LOG2__TLP_HDR_MASK 0xFFFFFFFFL |
|---|
| 148936 | //BIF_CFG_DEV1_EPF0_1_PCIE_HDR_LOG3 |
|---|
| 148937 | #define BIF_CFG_DEV1_EPF0_1_PCIE_HDR_LOG3__TLP_HDR__SHIFT 0x0 |
|---|
| 148938 | #define BIF_CFG_DEV1_EPF0_1_PCIE_HDR_LOG3__TLP_HDR_MASK 0xFFFFFFFFL |
|---|
| 148939 | //BIF_CFG_DEV1_EPF0_1_PCIE_TLP_PREFIX_LOG0 |
|---|
| 148940 | #define BIF_CFG_DEV1_EPF0_1_PCIE_TLP_PREFIX_LOG0__TLP_PREFIX__SHIFT 0x0 |
|---|
| 148941 | #define BIF_CFG_DEV1_EPF0_1_PCIE_TLP_PREFIX_LOG0__TLP_PREFIX_MASK 0xFFFFFFFFL |
|---|
| 148942 | //BIF_CFG_DEV1_EPF0_1_PCIE_TLP_PREFIX_LOG1 |
|---|
| 148943 | #define BIF_CFG_DEV1_EPF0_1_PCIE_TLP_PREFIX_LOG1__TLP_PREFIX__SHIFT 0x0 |
|---|
| 148944 | #define BIF_CFG_DEV1_EPF0_1_PCIE_TLP_PREFIX_LOG1__TLP_PREFIX_MASK 0xFFFFFFFFL |
|---|
| 148945 | //BIF_CFG_DEV1_EPF0_1_PCIE_TLP_PREFIX_LOG2 |
|---|
| 148946 | #define BIF_CFG_DEV1_EPF0_1_PCIE_TLP_PREFIX_LOG2__TLP_PREFIX__SHIFT 0x0 |
|---|
| 148947 | #define BIF_CFG_DEV1_EPF0_1_PCIE_TLP_PREFIX_LOG2__TLP_PREFIX_MASK 0xFFFFFFFFL |
|---|
| 148948 | //BIF_CFG_DEV1_EPF0_1_PCIE_TLP_PREFIX_LOG3 |
|---|
| 148949 | #define BIF_CFG_DEV1_EPF0_1_PCIE_TLP_PREFIX_LOG3__TLP_PREFIX__SHIFT 0x0 |
|---|
| 148950 | #define BIF_CFG_DEV1_EPF0_1_PCIE_TLP_PREFIX_LOG3__TLP_PREFIX_MASK 0xFFFFFFFFL |
|---|
| 148951 | //BIF_CFG_DEV1_EPF0_1_PCIE_BAR_ENH_CAP_LIST |
|---|
| 148952 | #define BIF_CFG_DEV1_EPF0_1_PCIE_BAR_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 148953 | #define BIF_CFG_DEV1_EPF0_1_PCIE_BAR_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 148954 | #define BIF_CFG_DEV1_EPF0_1_PCIE_BAR_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 148955 | #define BIF_CFG_DEV1_EPF0_1_PCIE_BAR_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 148956 | #define BIF_CFG_DEV1_EPF0_1_PCIE_BAR_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 148957 | #define BIF_CFG_DEV1_EPF0_1_PCIE_BAR_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 148958 | //BIF_CFG_DEV1_EPF0_1_PCIE_BAR1_CAP |
|---|
| 148959 | #define BIF_CFG_DEV1_EPF0_1_PCIE_BAR1_CAP__BAR_SIZE_SUPPORTED__SHIFT 0x4 |
|---|
| 148960 | #define BIF_CFG_DEV1_EPF0_1_PCIE_BAR1_CAP__BAR_SIZE_SUPPORTED_MASK 0xFFFFFFF0L |
|---|
| 148961 | //BIF_CFG_DEV1_EPF0_1_PCIE_BAR1_CNTL |
|---|
| 148962 | #define BIF_CFG_DEV1_EPF0_1_PCIE_BAR1_CNTL__BAR_INDEX__SHIFT 0x0 |
|---|
| 148963 | #define BIF_CFG_DEV1_EPF0_1_PCIE_BAR1_CNTL__BAR_TOTAL_NUM__SHIFT 0x5 |
|---|
| 148964 | #define BIF_CFG_DEV1_EPF0_1_PCIE_BAR1_CNTL__BAR_SIZE__SHIFT 0x8 |
|---|
| 148965 | #define BIF_CFG_DEV1_EPF0_1_PCIE_BAR1_CNTL__BAR_SIZE_SUPPORTED_UPPER__SHIFT 0x10 |
|---|
| 148966 | #define BIF_CFG_DEV1_EPF0_1_PCIE_BAR1_CNTL__BAR_INDEX_MASK 0x00000007L |
|---|
| 148967 | #define BIF_CFG_DEV1_EPF0_1_PCIE_BAR1_CNTL__BAR_TOTAL_NUM_MASK 0x000000E0L |
|---|
| 148968 | #define BIF_CFG_DEV1_EPF0_1_PCIE_BAR1_CNTL__BAR_SIZE_MASK 0x00003F00L |
|---|
| 148969 | #define BIF_CFG_DEV1_EPF0_1_PCIE_BAR1_CNTL__BAR_SIZE_SUPPORTED_UPPER_MASK 0xFFFF0000L |
|---|
| 148970 | //BIF_CFG_DEV1_EPF0_1_PCIE_BAR2_CAP |
|---|
| 148971 | #define BIF_CFG_DEV1_EPF0_1_PCIE_BAR2_CAP__BAR_SIZE_SUPPORTED__SHIFT 0x4 |
|---|
| 148972 | #define BIF_CFG_DEV1_EPF0_1_PCIE_BAR2_CAP__BAR_SIZE_SUPPORTED_MASK 0xFFFFFFF0L |
|---|
| 148973 | //BIF_CFG_DEV1_EPF0_1_PCIE_BAR2_CNTL |
|---|
| 148974 | #define BIF_CFG_DEV1_EPF0_1_PCIE_BAR2_CNTL__BAR_INDEX__SHIFT 0x0 |
|---|
| 148975 | #define BIF_CFG_DEV1_EPF0_1_PCIE_BAR2_CNTL__BAR_TOTAL_NUM__SHIFT 0x5 |
|---|
| 148976 | #define BIF_CFG_DEV1_EPF0_1_PCIE_BAR2_CNTL__BAR_SIZE__SHIFT 0x8 |
|---|
| 148977 | #define BIF_CFG_DEV1_EPF0_1_PCIE_BAR2_CNTL__BAR_SIZE_SUPPORTED_UPPER__SHIFT 0x10 |
|---|
| 148978 | #define BIF_CFG_DEV1_EPF0_1_PCIE_BAR2_CNTL__BAR_INDEX_MASK 0x00000007L |
|---|
| 148979 | #define BIF_CFG_DEV1_EPF0_1_PCIE_BAR2_CNTL__BAR_TOTAL_NUM_MASK 0x000000E0L |
|---|
| 148980 | #define BIF_CFG_DEV1_EPF0_1_PCIE_BAR2_CNTL__BAR_SIZE_MASK 0x00003F00L |
|---|
| 148981 | #define BIF_CFG_DEV1_EPF0_1_PCIE_BAR2_CNTL__BAR_SIZE_SUPPORTED_UPPER_MASK 0xFFFF0000L |
|---|
| 148982 | //BIF_CFG_DEV1_EPF0_1_PCIE_BAR3_CAP |
|---|
| 148983 | #define BIF_CFG_DEV1_EPF0_1_PCIE_BAR3_CAP__BAR_SIZE_SUPPORTED__SHIFT 0x4 |
|---|
| 148984 | #define BIF_CFG_DEV1_EPF0_1_PCIE_BAR3_CAP__BAR_SIZE_SUPPORTED_MASK 0xFFFFFFF0L |
|---|
| 148985 | //BIF_CFG_DEV1_EPF0_1_PCIE_BAR3_CNTL |
|---|
| 148986 | #define BIF_CFG_DEV1_EPF0_1_PCIE_BAR3_CNTL__BAR_INDEX__SHIFT 0x0 |
|---|
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| 148988 | #define BIF_CFG_DEV1_EPF0_1_PCIE_BAR3_CNTL__BAR_SIZE__SHIFT 0x8 |
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|---|
| 148990 | #define BIF_CFG_DEV1_EPF0_1_PCIE_BAR3_CNTL__BAR_INDEX_MASK 0x00000007L |
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| 148991 | #define BIF_CFG_DEV1_EPF0_1_PCIE_BAR3_CNTL__BAR_TOTAL_NUM_MASK 0x000000E0L |
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| 148992 | #define BIF_CFG_DEV1_EPF0_1_PCIE_BAR3_CNTL__BAR_SIZE_MASK 0x00003F00L |
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| 148993 | #define BIF_CFG_DEV1_EPF0_1_PCIE_BAR3_CNTL__BAR_SIZE_SUPPORTED_UPPER_MASK 0xFFFF0000L |
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| 148997 | //BIF_CFG_DEV1_EPF0_1_PCIE_BAR4_CNTL |
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| 148998 | #define BIF_CFG_DEV1_EPF0_1_PCIE_BAR4_CNTL__BAR_INDEX__SHIFT 0x0 |
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| 149002 | #define BIF_CFG_DEV1_EPF0_1_PCIE_BAR4_CNTL__BAR_INDEX_MASK 0x00000007L |
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|---|
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| 149014 | #define BIF_CFG_DEV1_EPF0_1_PCIE_BAR5_CNTL__BAR_INDEX_MASK 0x00000007L |
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| 149016 | #define BIF_CFG_DEV1_EPF0_1_PCIE_BAR5_CNTL__BAR_SIZE_MASK 0x00003F00L |
|---|
| 149017 | #define BIF_CFG_DEV1_EPF0_1_PCIE_BAR5_CNTL__BAR_SIZE_SUPPORTED_UPPER_MASK 0xFFFF0000L |
|---|
| 149018 | //BIF_CFG_DEV1_EPF0_1_PCIE_BAR6_CAP |
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| 149019 | #define BIF_CFG_DEV1_EPF0_1_PCIE_BAR6_CAP__BAR_SIZE_SUPPORTED__SHIFT 0x4 |
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| 149021 | //BIF_CFG_DEV1_EPF0_1_PCIE_BAR6_CNTL |
|---|
| 149022 | #define BIF_CFG_DEV1_EPF0_1_PCIE_BAR6_CNTL__BAR_INDEX__SHIFT 0x0 |
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| 149023 | #define BIF_CFG_DEV1_EPF0_1_PCIE_BAR6_CNTL__BAR_TOTAL_NUM__SHIFT 0x5 |
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| 149024 | #define BIF_CFG_DEV1_EPF0_1_PCIE_BAR6_CNTL__BAR_SIZE__SHIFT 0x8 |
|---|
| 149025 | #define BIF_CFG_DEV1_EPF0_1_PCIE_BAR6_CNTL__BAR_SIZE_SUPPORTED_UPPER__SHIFT 0x10 |
|---|
| 149026 | #define BIF_CFG_DEV1_EPF0_1_PCIE_BAR6_CNTL__BAR_INDEX_MASK 0x00000007L |
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|---|
| 149028 | #define BIF_CFG_DEV1_EPF0_1_PCIE_BAR6_CNTL__BAR_SIZE_MASK 0x00003F00L |
|---|
| 149029 | #define BIF_CFG_DEV1_EPF0_1_PCIE_BAR6_CNTL__BAR_SIZE_SUPPORTED_UPPER_MASK 0xFFFF0000L |
|---|
| 149030 | //BIF_CFG_DEV1_EPF0_1_PCIE_PWR_BUDGET_ENH_CAP_LIST |
|---|
| 149031 | #define BIF_CFG_DEV1_EPF0_1_PCIE_PWR_BUDGET_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
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| 149032 | #define BIF_CFG_DEV1_EPF0_1_PCIE_PWR_BUDGET_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
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| 149033 | #define BIF_CFG_DEV1_EPF0_1_PCIE_PWR_BUDGET_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
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| 149034 | #define BIF_CFG_DEV1_EPF0_1_PCIE_PWR_BUDGET_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 149035 | #define BIF_CFG_DEV1_EPF0_1_PCIE_PWR_BUDGET_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 149036 | #define BIF_CFG_DEV1_EPF0_1_PCIE_PWR_BUDGET_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 149037 | //BIF_CFG_DEV1_EPF0_1_PCIE_PWR_BUDGET_DATA_SELECT |
|---|
| 149038 | #define BIF_CFG_DEV1_EPF0_1_PCIE_PWR_BUDGET_DATA_SELECT__DATA_SELECT__SHIFT 0x0 |
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| 149039 | #define BIF_CFG_DEV1_EPF0_1_PCIE_PWR_BUDGET_DATA_SELECT__DATA_SELECT_MASK 0xFFL |
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| 149040 | //BIF_CFG_DEV1_EPF0_1_PCIE_PWR_BUDGET_DATA |
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| 149041 | #define BIF_CFG_DEV1_EPF0_1_PCIE_PWR_BUDGET_DATA__BASE_POWER__SHIFT 0x0 |
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| 149042 | #define BIF_CFG_DEV1_EPF0_1_PCIE_PWR_BUDGET_DATA__DATA_SCALE__SHIFT 0x8 |
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| 149043 | #define BIF_CFG_DEV1_EPF0_1_PCIE_PWR_BUDGET_DATA__PM_SUB_STATE__SHIFT 0xa |
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| 149044 | #define BIF_CFG_DEV1_EPF0_1_PCIE_PWR_BUDGET_DATA__PM_STATE__SHIFT 0xd |
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| 149045 | #define BIF_CFG_DEV1_EPF0_1_PCIE_PWR_BUDGET_DATA__TYPE__SHIFT 0xf |
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| 149046 | #define BIF_CFG_DEV1_EPF0_1_PCIE_PWR_BUDGET_DATA__POWER_RAIL__SHIFT 0x12 |
|---|
| 149047 | #define BIF_CFG_DEV1_EPF0_1_PCIE_PWR_BUDGET_DATA__BASE_POWER_MASK 0x000000FFL |
|---|
| 149048 | #define BIF_CFG_DEV1_EPF0_1_PCIE_PWR_BUDGET_DATA__DATA_SCALE_MASK 0x00000300L |
|---|
| 149049 | #define BIF_CFG_DEV1_EPF0_1_PCIE_PWR_BUDGET_DATA__PM_SUB_STATE_MASK 0x00001C00L |
|---|
| 149050 | #define BIF_CFG_DEV1_EPF0_1_PCIE_PWR_BUDGET_DATA__PM_STATE_MASK 0x00006000L |
|---|
| 149051 | #define BIF_CFG_DEV1_EPF0_1_PCIE_PWR_BUDGET_DATA__TYPE_MASK 0x00038000L |
|---|
| 149052 | #define BIF_CFG_DEV1_EPF0_1_PCIE_PWR_BUDGET_DATA__POWER_RAIL_MASK 0x001C0000L |
|---|
| 149053 | //BIF_CFG_DEV1_EPF0_1_PCIE_PWR_BUDGET_CAP |
|---|
| 149054 | #define BIF_CFG_DEV1_EPF0_1_PCIE_PWR_BUDGET_CAP__SYSTEM_ALLOCATED__SHIFT 0x0 |
|---|
| 149055 | #define BIF_CFG_DEV1_EPF0_1_PCIE_PWR_BUDGET_CAP__SYSTEM_ALLOCATED_MASK 0x01L |
|---|
| 149056 | //BIF_CFG_DEV1_EPF0_1_PCIE_DPA_ENH_CAP_LIST |
|---|
| 149057 | #define BIF_CFG_DEV1_EPF0_1_PCIE_DPA_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 149058 | #define BIF_CFG_DEV1_EPF0_1_PCIE_DPA_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 149059 | #define BIF_CFG_DEV1_EPF0_1_PCIE_DPA_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 149060 | #define BIF_CFG_DEV1_EPF0_1_PCIE_DPA_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 149061 | #define BIF_CFG_DEV1_EPF0_1_PCIE_DPA_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 149062 | #define BIF_CFG_DEV1_EPF0_1_PCIE_DPA_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 149063 | //BIF_CFG_DEV1_EPF0_1_PCIE_DPA_CAP |
|---|
| 149064 | #define BIF_CFG_DEV1_EPF0_1_PCIE_DPA_CAP__SUBSTATE_MAX__SHIFT 0x0 |
|---|
| 149065 | #define BIF_CFG_DEV1_EPF0_1_PCIE_DPA_CAP__TRANS_LAT_UNIT__SHIFT 0x8 |
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| 149066 | #define BIF_CFG_DEV1_EPF0_1_PCIE_DPA_CAP__PWR_ALLOC_SCALE__SHIFT 0xc |
|---|
| 149067 | #define BIF_CFG_DEV1_EPF0_1_PCIE_DPA_CAP__TRANS_LAT_VAL_0__SHIFT 0x10 |
|---|
| 149068 | #define BIF_CFG_DEV1_EPF0_1_PCIE_DPA_CAP__TRANS_LAT_VAL_1__SHIFT 0x18 |
|---|
| 149069 | #define BIF_CFG_DEV1_EPF0_1_PCIE_DPA_CAP__SUBSTATE_MAX_MASK 0x0000001FL |
|---|
| 149070 | #define BIF_CFG_DEV1_EPF0_1_PCIE_DPA_CAP__TRANS_LAT_UNIT_MASK 0x00000300L |
|---|
| 149071 | #define BIF_CFG_DEV1_EPF0_1_PCIE_DPA_CAP__PWR_ALLOC_SCALE_MASK 0x00003000L |
|---|
| 149072 | #define BIF_CFG_DEV1_EPF0_1_PCIE_DPA_CAP__TRANS_LAT_VAL_0_MASK 0x00FF0000L |
|---|
| 149073 | #define BIF_CFG_DEV1_EPF0_1_PCIE_DPA_CAP__TRANS_LAT_VAL_1_MASK 0xFF000000L |
|---|
| 149074 | //BIF_CFG_DEV1_EPF0_1_PCIE_DPA_LATENCY_INDICATOR |
|---|
| 149075 | #define BIF_CFG_DEV1_EPF0_1_PCIE_DPA_LATENCY_INDICATOR__TRANS_LAT_INDICATOR_BITS__SHIFT 0x0 |
|---|
| 149076 | #define BIF_CFG_DEV1_EPF0_1_PCIE_DPA_LATENCY_INDICATOR__TRANS_LAT_INDICATOR_BITS_MASK 0x000000FFL |
|---|
| 149077 | //BIF_CFG_DEV1_EPF0_1_PCIE_DPA_STATUS |
|---|
| 149078 | #define BIF_CFG_DEV1_EPF0_1_PCIE_DPA_STATUS__SUBSTATE_STATUS__SHIFT 0x0 |
|---|
| 149079 | #define BIF_CFG_DEV1_EPF0_1_PCIE_DPA_STATUS__SUBSTATE_CNTL_ENABLED__SHIFT 0x8 |
|---|
| 149080 | #define BIF_CFG_DEV1_EPF0_1_PCIE_DPA_STATUS__SUBSTATE_STATUS_MASK 0x001FL |
|---|
| 149081 | #define BIF_CFG_DEV1_EPF0_1_PCIE_DPA_STATUS__SUBSTATE_CNTL_ENABLED_MASK 0x0100L |
|---|
| 149082 | //BIF_CFG_DEV1_EPF0_1_PCIE_DPA_CNTL |
|---|
| 149083 | #define BIF_CFG_DEV1_EPF0_1_PCIE_DPA_CNTL__SUBSTATE_CNTL__SHIFT 0x0 |
|---|
| 149084 | #define BIF_CFG_DEV1_EPF0_1_PCIE_DPA_CNTL__SUBSTATE_CNTL_MASK 0x001FL |
|---|
| 149085 | //BIF_CFG_DEV1_EPF0_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_0 |
|---|
| 149086 | #define BIF_CFG_DEV1_EPF0_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_0__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 149087 | #define BIF_CFG_DEV1_EPF0_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_0__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 149088 | //BIF_CFG_DEV1_EPF0_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_1 |
|---|
| 149089 | #define BIF_CFG_DEV1_EPF0_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_1__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 149090 | #define BIF_CFG_DEV1_EPF0_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_1__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 149091 | //BIF_CFG_DEV1_EPF0_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_2 |
|---|
| 149092 | #define BIF_CFG_DEV1_EPF0_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_2__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 149093 | #define BIF_CFG_DEV1_EPF0_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_2__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 149094 | //BIF_CFG_DEV1_EPF0_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_3 |
|---|
| 149095 | #define BIF_CFG_DEV1_EPF0_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_3__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 149096 | #define BIF_CFG_DEV1_EPF0_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_3__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 149097 | //BIF_CFG_DEV1_EPF0_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_4 |
|---|
| 149098 | #define BIF_CFG_DEV1_EPF0_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_4__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 149099 | #define BIF_CFG_DEV1_EPF0_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_4__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 149100 | //BIF_CFG_DEV1_EPF0_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_5 |
|---|
| 149101 | #define BIF_CFG_DEV1_EPF0_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_5__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 149102 | #define BIF_CFG_DEV1_EPF0_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_5__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 149103 | //BIF_CFG_DEV1_EPF0_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_6 |
|---|
| 149104 | #define BIF_CFG_DEV1_EPF0_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_6__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 149105 | #define BIF_CFG_DEV1_EPF0_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_6__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 149106 | //BIF_CFG_DEV1_EPF0_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_7 |
|---|
| 149107 | #define BIF_CFG_DEV1_EPF0_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_7__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 149108 | #define BIF_CFG_DEV1_EPF0_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_7__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 149109 | //BIF_CFG_DEV1_EPF0_1_PCIE_SECONDARY_ENH_CAP_LIST |
|---|
| 149110 | #define BIF_CFG_DEV1_EPF0_1_PCIE_SECONDARY_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 149111 | #define BIF_CFG_DEV1_EPF0_1_PCIE_SECONDARY_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 149112 | #define BIF_CFG_DEV1_EPF0_1_PCIE_SECONDARY_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 149113 | #define BIF_CFG_DEV1_EPF0_1_PCIE_SECONDARY_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 149114 | #define BIF_CFG_DEV1_EPF0_1_PCIE_SECONDARY_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 149115 | #define BIF_CFG_DEV1_EPF0_1_PCIE_SECONDARY_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 149116 | //BIF_CFG_DEV1_EPF0_1_PCIE_LINK_CNTL3 |
|---|
| 149117 | #define BIF_CFG_DEV1_EPF0_1_PCIE_LINK_CNTL3__PERFORM_EQUALIZATION__SHIFT 0x0 |
|---|
| 149118 | #define BIF_CFG_DEV1_EPF0_1_PCIE_LINK_CNTL3__LINK_EQUALIZATION_REQ_INT_EN__SHIFT 0x1 |
|---|
| 149119 | #define BIF_CFG_DEV1_EPF0_1_PCIE_LINK_CNTL3__ENABLE_LOWER_SKP_OS_GEN__SHIFT 0x9 |
|---|
| 149120 | #define BIF_CFG_DEV1_EPF0_1_PCIE_LINK_CNTL3__PERFORM_EQUALIZATION_MASK 0x00000001L |
|---|
| 149121 | #define BIF_CFG_DEV1_EPF0_1_PCIE_LINK_CNTL3__LINK_EQUALIZATION_REQ_INT_EN_MASK 0x00000002L |
|---|
| 149122 | #define BIF_CFG_DEV1_EPF0_1_PCIE_LINK_CNTL3__ENABLE_LOWER_SKP_OS_GEN_MASK 0x0000FE00L |
|---|
| 149123 | //BIF_CFG_DEV1_EPF0_1_PCIE_LANE_ERROR_STATUS |
|---|
| 149124 | #define BIF_CFG_DEV1_EPF0_1_PCIE_LANE_ERROR_STATUS__LANE_ERROR_STATUS_BITS__SHIFT 0x0 |
|---|
| 149125 | #define BIF_CFG_DEV1_EPF0_1_PCIE_LANE_ERROR_STATUS__LANE_ERROR_STATUS_BITS_MASK 0x0000FFFFL |
|---|
| 149126 | //BIF_CFG_DEV1_EPF0_1_PCIE_LANE_0_EQUALIZATION_CNTL |
|---|
| 149127 | #define BIF_CFG_DEV1_EPF0_1_PCIE_LANE_0_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_TX_PRESET__SHIFT 0x0 |
|---|
| 149128 | #define BIF_CFG_DEV1_EPF0_1_PCIE_LANE_0_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_RX_PRESET_HINT__SHIFT 0x4 |
|---|
| 149129 | #define BIF_CFG_DEV1_EPF0_1_PCIE_LANE_0_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_TX_PRESET__SHIFT 0x8 |
|---|
| 149130 | #define BIF_CFG_DEV1_EPF0_1_PCIE_LANE_0_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_RX_PRESET_HINT__SHIFT 0xc |
|---|
| 149131 | #define BIF_CFG_DEV1_EPF0_1_PCIE_LANE_0_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_TX_PRESET_MASK 0x000FL |
|---|
| 149132 | #define BIF_CFG_DEV1_EPF0_1_PCIE_LANE_0_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_RX_PRESET_HINT_MASK 0x0070L |
|---|
| 149133 | #define BIF_CFG_DEV1_EPF0_1_PCIE_LANE_0_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_TX_PRESET_MASK 0x0F00L |
|---|
| 149134 | #define BIF_CFG_DEV1_EPF0_1_PCIE_LANE_0_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_RX_PRESET_HINT_MASK 0x7000L |
|---|
| 149135 | //BIF_CFG_DEV1_EPF0_1_PCIE_LANE_1_EQUALIZATION_CNTL |
|---|
| 149136 | #define BIF_CFG_DEV1_EPF0_1_PCIE_LANE_1_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_TX_PRESET__SHIFT 0x0 |
|---|
| 149137 | #define BIF_CFG_DEV1_EPF0_1_PCIE_LANE_1_EQUALIZATION_CNTL__DOWNSTREAM_PORT_8GT_RX_PRESET_HINT__SHIFT 0x4 |
|---|
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| 149269 | #define BIF_CFG_DEV1_EPF0_1_PCIE_LANE_15_EQUALIZATION_CNTL__UPSTREAM_PORT_8GT_RX_PRESET_HINT_MASK 0x7000L |
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| 149292 | #define BIF_CFG_DEV1_EPF0_1_PCIE_ACS_CAP__DIRECT_TRANSLATED_P2P_MASK 0x0040L |
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| 149293 | #define BIF_CFG_DEV1_EPF0_1_PCIE_ACS_CAP__EGRESS_CONTROL_VECTOR_SIZE_MASK 0xFF00L |
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| 149304 | #define BIF_CFG_DEV1_EPF0_1_PCIE_ACS_CNTL__P2P_REQUEST_REDIRECT_EN_MASK 0x0004L |
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| 149306 | #define BIF_CFG_DEV1_EPF0_1_PCIE_ACS_CNTL__UPSTREAM_FORWARDING_EN_MASK 0x0010L |
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| 149308 | #define BIF_CFG_DEV1_EPF0_1_PCIE_ACS_CNTL__DIRECT_TRANSLATED_P2P_EN_MASK 0x0040L |
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|---|
| 149328 | #define BIF_CFG_DEV1_EPF0_1_PCIE_PASID_CNTL__PASID_EXE_PERMISSION_ENABLE_MASK 0x0002L |
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| 149329 | #define BIF_CFG_DEV1_EPF0_1_PCIE_PASID_CNTL__PASID_PRIV_MODE_SUPPORTED_ENABLE_MASK 0x0004L |
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| 149333 | #define BIF_CFG_DEV1_EPF0_1_PCIE_LTR_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 149334 | #define BIF_CFG_DEV1_EPF0_1_PCIE_LTR_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
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|---|
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|---|
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|---|
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|---|
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|---|
| 149357 | #define BIF_CFG_DEV1_EPF0_1_PCIE_ARI_CAP__ARI_MFVC_FUNC_GROUPS_CAP_MASK 0x0001L |
|---|
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|---|
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|---|
| 149366 | #define BIF_CFG_DEV1_EPF0_1_PCIE_ARI_CNTL__ARI_FUNCTION_GROUP_MASK 0x0070L |
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|---|
| 149368 | #define BIF_CFG_DEV1_EPF0_1_PCIE_DLF_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
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|---|
| 149370 | #define BIF_CFG_DEV1_EPF0_1_PCIE_DLF_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 149371 | #define BIF_CFG_DEV1_EPF0_1_PCIE_DLF_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 149372 | #define BIF_CFG_DEV1_EPF0_1_PCIE_DLF_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 149373 | #define BIF_CFG_DEV1_EPF0_1_PCIE_DLF_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 149374 | //BIF_CFG_DEV1_EPF0_1_DATA_LINK_FEATURE_CAP |
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|---|
| 149377 | #define BIF_CFG_DEV1_EPF0_1_DATA_LINK_FEATURE_CAP__LOCAL_DLF_SUPPORTED_MASK 0x007FFFFFL |
|---|
| 149378 | #define BIF_CFG_DEV1_EPF0_1_DATA_LINK_FEATURE_CAP__DLF_EXCHANGE_ENABLE_MASK 0x80000000L |
|---|
| 149379 | //BIF_CFG_DEV1_EPF0_1_DATA_LINK_FEATURE_STATUS |
|---|
| 149380 | #define BIF_CFG_DEV1_EPF0_1_DATA_LINK_FEATURE_STATUS__REMOTE_DLF_SUPPORTED__SHIFT 0x0 |
|---|
| 149381 | #define BIF_CFG_DEV1_EPF0_1_DATA_LINK_FEATURE_STATUS__REMOTE_DLF_SUPPORTED_VALID__SHIFT 0x1f |
|---|
| 149382 | #define BIF_CFG_DEV1_EPF0_1_DATA_LINK_FEATURE_STATUS__REMOTE_DLF_SUPPORTED_MASK 0x007FFFFFL |
|---|
| 149383 | #define BIF_CFG_DEV1_EPF0_1_DATA_LINK_FEATURE_STATUS__REMOTE_DLF_SUPPORTED_VALID_MASK 0x80000000L |
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| 149384 | //BIF_CFG_DEV1_EPF0_1_PCIE_PHY_16GT_ENH_CAP_LIST |
|---|
| 149385 | #define BIF_CFG_DEV1_EPF0_1_PCIE_PHY_16GT_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 149386 | #define BIF_CFG_DEV1_EPF0_1_PCIE_PHY_16GT_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 149387 | #define BIF_CFG_DEV1_EPF0_1_PCIE_PHY_16GT_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
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| 149388 | #define BIF_CFG_DEV1_EPF0_1_PCIE_PHY_16GT_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 149389 | #define BIF_CFG_DEV1_EPF0_1_PCIE_PHY_16GT_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 149390 | #define BIF_CFG_DEV1_EPF0_1_PCIE_PHY_16GT_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 149391 | //BIF_CFG_DEV1_EPF0_1_LINK_CAP_16GT |
|---|
| 149392 | #define BIF_CFG_DEV1_EPF0_1_LINK_CAP_16GT__RESERVED__SHIFT 0x0 |
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| 149393 | #define BIF_CFG_DEV1_EPF0_1_LINK_CAP_16GT__RESERVED_MASK 0xFFFFFFFFL |
|---|
| 149394 | //BIF_CFG_DEV1_EPF0_1_LINK_CNTL_16GT |
|---|
| 149395 | #define BIF_CFG_DEV1_EPF0_1_LINK_CNTL_16GT__RESERVED__SHIFT 0x0 |
|---|
| 149396 | #define BIF_CFG_DEV1_EPF0_1_LINK_CNTL_16GT__RESERVED_MASK 0xFFFFFFFFL |
|---|
| 149397 | //BIF_CFG_DEV1_EPF0_1_LINK_STATUS_16GT |
|---|
| 149398 | #define BIF_CFG_DEV1_EPF0_1_LINK_STATUS_16GT__EQUALIZATION_COMPLETE_16GT__SHIFT 0x0 |
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| 149399 | #define BIF_CFG_DEV1_EPF0_1_LINK_STATUS_16GT__EQUALIZATION_PHASE1_SUCCESS_16GT__SHIFT 0x1 |
|---|
| 149400 | #define BIF_CFG_DEV1_EPF0_1_LINK_STATUS_16GT__EQUALIZATION_PHASE2_SUCCESS_16GT__SHIFT 0x2 |
|---|
| 149401 | #define BIF_CFG_DEV1_EPF0_1_LINK_STATUS_16GT__EQUALIZATION_PHASE3_SUCCESS_16GT__SHIFT 0x3 |
|---|
| 149402 | #define BIF_CFG_DEV1_EPF0_1_LINK_STATUS_16GT__LINK_EQUALIZATION_REQUEST_16GT__SHIFT 0x4 |
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| 149403 | #define BIF_CFG_DEV1_EPF0_1_LINK_STATUS_16GT__EQUALIZATION_COMPLETE_16GT_MASK 0x00000001L |
|---|
| 149404 | #define BIF_CFG_DEV1_EPF0_1_LINK_STATUS_16GT__EQUALIZATION_PHASE1_SUCCESS_16GT_MASK 0x00000002L |
|---|
| 149405 | #define BIF_CFG_DEV1_EPF0_1_LINK_STATUS_16GT__EQUALIZATION_PHASE2_SUCCESS_16GT_MASK 0x00000004L |
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| 149406 | #define BIF_CFG_DEV1_EPF0_1_LINK_STATUS_16GT__EQUALIZATION_PHASE3_SUCCESS_16GT_MASK 0x00000008L |
|---|
| 149407 | #define BIF_CFG_DEV1_EPF0_1_LINK_STATUS_16GT__LINK_EQUALIZATION_REQUEST_16GT_MASK 0x00000010L |
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| 149408 | //BIF_CFG_DEV1_EPF0_1_LOCAL_PARITY_MISMATCH_STATUS_16GT |
|---|
| 149409 | #define BIF_CFG_DEV1_EPF0_1_LOCAL_PARITY_MISMATCH_STATUS_16GT__LOCAL_PARITY_MISMATCH_STATUS_BITS__SHIFT 0x0 |
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| 149410 | #define BIF_CFG_DEV1_EPF0_1_LOCAL_PARITY_MISMATCH_STATUS_16GT__LOCAL_PARITY_MISMATCH_STATUS_BITS_MASK 0x0000FFFFL |
|---|
| 149411 | //BIF_CFG_DEV1_EPF0_1_RTM1_PARITY_MISMATCH_STATUS_16GT |
|---|
| 149412 | #define BIF_CFG_DEV1_EPF0_1_RTM1_PARITY_MISMATCH_STATUS_16GT__RTM1_PARITY_MISMATCH_STATUS_BITS__SHIFT 0x0 |
|---|
| 149413 | #define BIF_CFG_DEV1_EPF0_1_RTM1_PARITY_MISMATCH_STATUS_16GT__RTM1_PARITY_MISMATCH_STATUS_BITS_MASK 0x0000FFFFL |
|---|
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| 149827 | #define BIF_CFG_DEV1_EPF1_1_COMMAND__PARITY_ERROR_RESPONSE_MASK 0x0040L |
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| 149829 | #define BIF_CFG_DEV1_EPF1_1_COMMAND__SERR_EN_MASK 0x0100L |
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| 149830 | #define BIF_CFG_DEV1_EPF1_1_COMMAND__FAST_B2B_EN_MASK 0x0200L |
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| 149831 | #define BIF_CFG_DEV1_EPF1_1_COMMAND__INT_DIS_MASK 0x0400L |
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| 149832 | //BIF_CFG_DEV1_EPF1_1_STATUS |
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| 149835 | #define BIF_CFG_DEV1_EPF1_1_STATUS__CAP_LIST__SHIFT 0x4 |
|---|
| 149836 | #define BIF_CFG_DEV1_EPF1_1_STATUS__PCI_66_CAP__SHIFT 0x5 |
|---|
| 149837 | #define BIF_CFG_DEV1_EPF1_1_STATUS__FAST_BACK_CAPABLE__SHIFT 0x7 |
|---|
| 149838 | #define BIF_CFG_DEV1_EPF1_1_STATUS__MASTER_DATA_PARITY_ERROR__SHIFT 0x8 |
|---|
| 149839 | #define BIF_CFG_DEV1_EPF1_1_STATUS__DEVSEL_TIMING__SHIFT 0x9 |
|---|
| 149840 | #define BIF_CFG_DEV1_EPF1_1_STATUS__SIGNAL_TARGET_ABORT__SHIFT 0xb |
|---|
| 149841 | #define BIF_CFG_DEV1_EPF1_1_STATUS__RECEIVED_TARGET_ABORT__SHIFT 0xc |
|---|
| 149842 | #define BIF_CFG_DEV1_EPF1_1_STATUS__RECEIVED_MASTER_ABORT__SHIFT 0xd |
|---|
| 149843 | #define BIF_CFG_DEV1_EPF1_1_STATUS__SIGNALED_SYSTEM_ERROR__SHIFT 0xe |
|---|
| 149844 | #define BIF_CFG_DEV1_EPF1_1_STATUS__PARITY_ERROR_DETECTED__SHIFT 0xf |
|---|
| 149845 | #define BIF_CFG_DEV1_EPF1_1_STATUS__IMMEDIATE_READINESS_MASK 0x0001L |
|---|
| 149846 | #define BIF_CFG_DEV1_EPF1_1_STATUS__INT_STATUS_MASK 0x0008L |
|---|
| 149847 | #define BIF_CFG_DEV1_EPF1_1_STATUS__CAP_LIST_MASK 0x0010L |
|---|
| 149848 | #define BIF_CFG_DEV1_EPF1_1_STATUS__PCI_66_CAP_MASK 0x0020L |
|---|
| 149849 | #define BIF_CFG_DEV1_EPF1_1_STATUS__FAST_BACK_CAPABLE_MASK 0x0080L |
|---|
| 149850 | #define BIF_CFG_DEV1_EPF1_1_STATUS__MASTER_DATA_PARITY_ERROR_MASK 0x0100L |
|---|
| 149851 | #define BIF_CFG_DEV1_EPF1_1_STATUS__DEVSEL_TIMING_MASK 0x0600L |
|---|
| 149852 | #define BIF_CFG_DEV1_EPF1_1_STATUS__SIGNAL_TARGET_ABORT_MASK 0x0800L |
|---|
| 149853 | #define BIF_CFG_DEV1_EPF1_1_STATUS__RECEIVED_TARGET_ABORT_MASK 0x1000L |
|---|
| 149854 | #define BIF_CFG_DEV1_EPF1_1_STATUS__RECEIVED_MASTER_ABORT_MASK 0x2000L |
|---|
| 149855 | #define BIF_CFG_DEV1_EPF1_1_STATUS__SIGNALED_SYSTEM_ERROR_MASK 0x4000L |
|---|
| 149856 | #define BIF_CFG_DEV1_EPF1_1_STATUS__PARITY_ERROR_DETECTED_MASK 0x8000L |
|---|
| 149857 | //BIF_CFG_DEV1_EPF1_1_REVISION_ID |
|---|
| 149858 | #define BIF_CFG_DEV1_EPF1_1_REVISION_ID__MINOR_REV_ID__SHIFT 0x0 |
|---|
| 149859 | #define BIF_CFG_DEV1_EPF1_1_REVISION_ID__MAJOR_REV_ID__SHIFT 0x4 |
|---|
| 149860 | #define BIF_CFG_DEV1_EPF1_1_REVISION_ID__MINOR_REV_ID_MASK 0x0FL |
|---|
| 149861 | #define BIF_CFG_DEV1_EPF1_1_REVISION_ID__MAJOR_REV_ID_MASK 0xF0L |
|---|
| 149862 | //BIF_CFG_DEV1_EPF1_1_PROG_INTERFACE |
|---|
| 149863 | #define BIF_CFG_DEV1_EPF1_1_PROG_INTERFACE__PROG_INTERFACE__SHIFT 0x0 |
|---|
| 149864 | #define BIF_CFG_DEV1_EPF1_1_PROG_INTERFACE__PROG_INTERFACE_MASK 0xFFL |
|---|
| 149865 | //BIF_CFG_DEV1_EPF1_1_SUB_CLASS |
|---|
| 149866 | #define BIF_CFG_DEV1_EPF1_1_SUB_CLASS__SUB_CLASS__SHIFT 0x0 |
|---|
| 149867 | #define BIF_CFG_DEV1_EPF1_1_SUB_CLASS__SUB_CLASS_MASK 0xFFL |
|---|
| 149868 | //BIF_CFG_DEV1_EPF1_1_BASE_CLASS |
|---|
| 149869 | #define BIF_CFG_DEV1_EPF1_1_BASE_CLASS__BASE_CLASS__SHIFT 0x0 |
|---|
| 149870 | #define BIF_CFG_DEV1_EPF1_1_BASE_CLASS__BASE_CLASS_MASK 0xFFL |
|---|
| 149871 | //BIF_CFG_DEV1_EPF1_1_CACHE_LINE |
|---|
| 149872 | #define BIF_CFG_DEV1_EPF1_1_CACHE_LINE__CACHE_LINE_SIZE__SHIFT 0x0 |
|---|
| 149873 | #define BIF_CFG_DEV1_EPF1_1_CACHE_LINE__CACHE_LINE_SIZE_MASK 0xFFL |
|---|
| 149874 | //BIF_CFG_DEV1_EPF1_1_LATENCY |
|---|
| 149875 | #define BIF_CFG_DEV1_EPF1_1_LATENCY__LATENCY_TIMER__SHIFT 0x0 |
|---|
| 149876 | #define BIF_CFG_DEV1_EPF1_1_LATENCY__LATENCY_TIMER_MASK 0xFFL |
|---|
| 149877 | //BIF_CFG_DEV1_EPF1_1_HEADER |
|---|
| 149878 | #define 0x0 |
|---|
| 149879 | #define 0x7 |
|---|
| 149880 | #define 0x7FL |
|---|
| 149881 | #define 0x80L |
|---|
| 149882 | //BIF_CFG_DEV1_EPF1_1_BIST |
|---|
| 149883 | #define BIF_CFG_DEV1_EPF1_1_BIST__BIST_COMP__SHIFT 0x0 |
|---|
| 149884 | #define BIF_CFG_DEV1_EPF1_1_BIST__BIST_STRT__SHIFT 0x6 |
|---|
| 149885 | #define BIF_CFG_DEV1_EPF1_1_BIST__BIST_CAP__SHIFT 0x7 |
|---|
| 149886 | #define BIF_CFG_DEV1_EPF1_1_BIST__BIST_COMP_MASK 0x0FL |
|---|
| 149887 | #define BIF_CFG_DEV1_EPF1_1_BIST__BIST_STRT_MASK 0x40L |
|---|
| 149888 | #define BIF_CFG_DEV1_EPF1_1_BIST__BIST_CAP_MASK 0x80L |
|---|
| 149889 | //BIF_CFG_DEV1_EPF1_1_BASE_ADDR_1 |
|---|
| 149890 | #define BIF_CFG_DEV1_EPF1_1_BASE_ADDR_1__BASE_ADDR__SHIFT 0x0 |
|---|
| 149891 | #define BIF_CFG_DEV1_EPF1_1_BASE_ADDR_1__BASE_ADDR_MASK 0xFFFFFFFFL |
|---|
| 149892 | //BIF_CFG_DEV1_EPF1_1_BASE_ADDR_2 |
|---|
| 149893 | #define BIF_CFG_DEV1_EPF1_1_BASE_ADDR_2__BASE_ADDR__SHIFT 0x0 |
|---|
| 149894 | #define BIF_CFG_DEV1_EPF1_1_BASE_ADDR_2__BASE_ADDR_MASK 0xFFFFFFFFL |
|---|
| 149895 | //BIF_CFG_DEV1_EPF1_1_BASE_ADDR_3 |
|---|
| 149896 | #define BIF_CFG_DEV1_EPF1_1_BASE_ADDR_3__BASE_ADDR__SHIFT 0x0 |
|---|
| 149897 | #define BIF_CFG_DEV1_EPF1_1_BASE_ADDR_3__BASE_ADDR_MASK 0xFFFFFFFFL |
|---|
| 149898 | //BIF_CFG_DEV1_EPF1_1_BASE_ADDR_4 |
|---|
| 149899 | #define BIF_CFG_DEV1_EPF1_1_BASE_ADDR_4__BASE_ADDR__SHIFT 0x0 |
|---|
| 149900 | #define BIF_CFG_DEV1_EPF1_1_BASE_ADDR_4__BASE_ADDR_MASK 0xFFFFFFFFL |
|---|
| 149901 | //BIF_CFG_DEV1_EPF1_1_BASE_ADDR_5 |
|---|
| 149902 | #define BIF_CFG_DEV1_EPF1_1_BASE_ADDR_5__BASE_ADDR__SHIFT 0x0 |
|---|
| 149903 | #define BIF_CFG_DEV1_EPF1_1_BASE_ADDR_5__BASE_ADDR_MASK 0xFFFFFFFFL |
|---|
| 149904 | //BIF_CFG_DEV1_EPF1_1_BASE_ADDR_6 |
|---|
| 149905 | #define BIF_CFG_DEV1_EPF1_1_BASE_ADDR_6__BASE_ADDR__SHIFT 0x0 |
|---|
| 149906 | #define BIF_CFG_DEV1_EPF1_1_BASE_ADDR_6__BASE_ADDR_MASK 0xFFFFFFFFL |
|---|
| 149907 | //BIF_CFG_DEV1_EPF1_1_CARDBUS_CIS_PTR |
|---|
| 149908 | #define BIF_CFG_DEV1_EPF1_1_CARDBUS_CIS_PTR__CARDBUS_CIS_PTR__SHIFT 0x0 |
|---|
| 149909 | #define BIF_CFG_DEV1_EPF1_1_CARDBUS_CIS_PTR__CARDBUS_CIS_PTR_MASK 0xFFFFFFFFL |
|---|
| 149910 | //BIF_CFG_DEV1_EPF1_1_ADAPTER_ID |
|---|
| 149911 | #define BIF_CFG_DEV1_EPF1_1_ADAPTER_ID__SUBSYSTEM_VENDOR_ID__SHIFT 0x0 |
|---|
| 149912 | #define BIF_CFG_DEV1_EPF1_1_ADAPTER_ID__SUBSYSTEM_ID__SHIFT 0x10 |
|---|
| 149913 | #define BIF_CFG_DEV1_EPF1_1_ADAPTER_ID__SUBSYSTEM_VENDOR_ID_MASK 0x0000FFFFL |
|---|
| 149914 | #define BIF_CFG_DEV1_EPF1_1_ADAPTER_ID__SUBSYSTEM_ID_MASK 0xFFFF0000L |
|---|
| 149915 | //BIF_CFG_DEV1_EPF1_1_ROM_BASE_ADDR |
|---|
| 149916 | #define BIF_CFG_DEV1_EPF1_1_ROM_BASE_ADDR__BASE_ADDR__SHIFT 0x0 |
|---|
| 149917 | #define BIF_CFG_DEV1_EPF1_1_ROM_BASE_ADDR__BASE_ADDR_MASK 0xFFFFFFFFL |
|---|
| 149918 | //BIF_CFG_DEV1_EPF1_1_CAP_PTR |
|---|
| 149919 | #define BIF_CFG_DEV1_EPF1_1_CAP_PTR__CAP_PTR__SHIFT 0x0 |
|---|
| 149920 | #define BIF_CFG_DEV1_EPF1_1_CAP_PTR__CAP_PTR_MASK 0xFFL |
|---|
| 149921 | //BIF_CFG_DEV1_EPF1_1_INTERRUPT_LINE |
|---|
| 149922 | #define BIF_CFG_DEV1_EPF1_1_INTERRUPT_LINE__INTERRUPT_LINE__SHIFT 0x0 |
|---|
| 149923 | #define BIF_CFG_DEV1_EPF1_1_INTERRUPT_LINE__INTERRUPT_LINE_MASK 0xFFL |
|---|
| 149924 | //BIF_CFG_DEV1_EPF1_1_INTERRUPT_PIN |
|---|
| 149925 | #define BIF_CFG_DEV1_EPF1_1_INTERRUPT_PIN__INTERRUPT_PIN__SHIFT 0x0 |
|---|
| 149926 | #define BIF_CFG_DEV1_EPF1_1_INTERRUPT_PIN__INTERRUPT_PIN_MASK 0xFFL |
|---|
| 149927 | //BIF_CFG_DEV1_EPF1_1_MIN_GRANT |
|---|
| 149928 | #define BIF_CFG_DEV1_EPF1_1_MIN_GRANT__MIN_GNT__SHIFT 0x0 |
|---|
| 149929 | #define BIF_CFG_DEV1_EPF1_1_MIN_GRANT__MIN_GNT_MASK 0xFFL |
|---|
| 149930 | //BIF_CFG_DEV1_EPF1_1_MAX_LATENCY |
|---|
| 149931 | #define BIF_CFG_DEV1_EPF1_1_MAX_LATENCY__MAX_LAT__SHIFT 0x0 |
|---|
| 149932 | #define BIF_CFG_DEV1_EPF1_1_MAX_LATENCY__MAX_LAT_MASK 0xFFL |
|---|
| 149933 | //BIF_CFG_DEV1_EPF1_1_VENDOR_CAP_LIST |
|---|
| 149934 | #define BIF_CFG_DEV1_EPF1_1_VENDOR_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 149935 | #define BIF_CFG_DEV1_EPF1_1_VENDOR_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
|---|
| 149936 | #define BIF_CFG_DEV1_EPF1_1_VENDOR_CAP_LIST__LENGTH__SHIFT 0x10 |
|---|
| 149937 | #define BIF_CFG_DEV1_EPF1_1_VENDOR_CAP_LIST__CAP_ID_MASK 0x000000FFL |
|---|
| 149938 | #define BIF_CFG_DEV1_EPF1_1_VENDOR_CAP_LIST__NEXT_PTR_MASK 0x0000FF00L |
|---|
| 149939 | #define BIF_CFG_DEV1_EPF1_1_VENDOR_CAP_LIST__LENGTH_MASK 0x00FF0000L |
|---|
| 149940 | //BIF_CFG_DEV1_EPF1_1_ADAPTER_ID_W |
|---|
| 149941 | #define BIF_CFG_DEV1_EPF1_1_ADAPTER_ID_W__SUBSYSTEM_VENDOR_ID__SHIFT 0x0 |
|---|
| 149942 | #define BIF_CFG_DEV1_EPF1_1_ADAPTER_ID_W__SUBSYSTEM_ID__SHIFT 0x10 |
|---|
| 149943 | #define BIF_CFG_DEV1_EPF1_1_ADAPTER_ID_W__SUBSYSTEM_VENDOR_ID_MASK 0x0000FFFFL |
|---|
| 149944 | #define BIF_CFG_DEV1_EPF1_1_ADAPTER_ID_W__SUBSYSTEM_ID_MASK 0xFFFF0000L |
|---|
| 149945 | //BIF_CFG_DEV1_EPF1_1_PMI_CAP_LIST |
|---|
| 149946 | #define BIF_CFG_DEV1_EPF1_1_PMI_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 149947 | #define BIF_CFG_DEV1_EPF1_1_PMI_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
|---|
| 149948 | #define BIF_CFG_DEV1_EPF1_1_PMI_CAP_LIST__CAP_ID_MASK 0x00FFL |
|---|
| 149949 | #define BIF_CFG_DEV1_EPF1_1_PMI_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
|---|
| 149950 | //BIF_CFG_DEV1_EPF1_1_PMI_CAP |
|---|
| 149951 | #define BIF_CFG_DEV1_EPF1_1_PMI_CAP__VERSION__SHIFT 0x0 |
|---|
| 149952 | #define BIF_CFG_DEV1_EPF1_1_PMI_CAP__PME_CLOCK__SHIFT 0x3 |
|---|
| 149953 | #define BIF_CFG_DEV1_EPF1_1_PMI_CAP__IMMEDIATE_READINESS_ON_RETURN_TO_D0__SHIFT 0x4 |
|---|
| 149954 | #define BIF_CFG_DEV1_EPF1_1_PMI_CAP__DEV_SPECIFIC_INIT__SHIFT 0x5 |
|---|
| 149955 | #define BIF_CFG_DEV1_EPF1_1_PMI_CAP__AUX_CURRENT__SHIFT 0x6 |
|---|
| 149956 | #define BIF_CFG_DEV1_EPF1_1_PMI_CAP__D1_SUPPORT__SHIFT 0x9 |
|---|
| 149957 | #define BIF_CFG_DEV1_EPF1_1_PMI_CAP__D2_SUPPORT__SHIFT 0xa |
|---|
| 149958 | #define BIF_CFG_DEV1_EPF1_1_PMI_CAP__PME_SUPPORT__SHIFT 0xb |
|---|
| 149959 | #define BIF_CFG_DEV1_EPF1_1_PMI_CAP__VERSION_MASK 0x0007L |
|---|
| 149960 | #define BIF_CFG_DEV1_EPF1_1_PMI_CAP__PME_CLOCK_MASK 0x0008L |
|---|
| 149961 | #define BIF_CFG_DEV1_EPF1_1_PMI_CAP__IMMEDIATE_READINESS_ON_RETURN_TO_D0_MASK 0x0010L |
|---|
| 149962 | #define BIF_CFG_DEV1_EPF1_1_PMI_CAP__DEV_SPECIFIC_INIT_MASK 0x0020L |
|---|
| 149963 | #define BIF_CFG_DEV1_EPF1_1_PMI_CAP__AUX_CURRENT_MASK 0x01C0L |
|---|
| 149964 | #define BIF_CFG_DEV1_EPF1_1_PMI_CAP__D1_SUPPORT_MASK 0x0200L |
|---|
| 149965 | #define BIF_CFG_DEV1_EPF1_1_PMI_CAP__D2_SUPPORT_MASK 0x0400L |
|---|
| 149966 | #define BIF_CFG_DEV1_EPF1_1_PMI_CAP__PME_SUPPORT_MASK 0xF800L |
|---|
| 149967 | //BIF_CFG_DEV1_EPF1_1_PMI_STATUS_CNTL |
|---|
| 149968 | #define BIF_CFG_DEV1_EPF1_1_PMI_STATUS_CNTL__POWER_STATE__SHIFT 0x0 |
|---|
| 149969 | #define BIF_CFG_DEV1_EPF1_1_PMI_STATUS_CNTL__NO_SOFT_RESET__SHIFT 0x3 |
|---|
| 149970 | #define BIF_CFG_DEV1_EPF1_1_PMI_STATUS_CNTL__PME_EN__SHIFT 0x8 |
|---|
| 149971 | #define BIF_CFG_DEV1_EPF1_1_PMI_STATUS_CNTL__DATA_SELECT__SHIFT 0x9 |
|---|
| 149972 | #define BIF_CFG_DEV1_EPF1_1_PMI_STATUS_CNTL__DATA_SCALE__SHIFT 0xd |
|---|
| 149973 | #define BIF_CFG_DEV1_EPF1_1_PMI_STATUS_CNTL__PME_STATUS__SHIFT 0xf |
|---|
| 149974 | #define BIF_CFG_DEV1_EPF1_1_PMI_STATUS_CNTL__B2_B3_SUPPORT__SHIFT 0x16 |
|---|
| 149975 | #define BIF_CFG_DEV1_EPF1_1_PMI_STATUS_CNTL__BUS_PWR_EN__SHIFT 0x17 |
|---|
| 149976 | #define BIF_CFG_DEV1_EPF1_1_PMI_STATUS_CNTL__PMI_DATA__SHIFT 0x18 |
|---|
| 149977 | #define BIF_CFG_DEV1_EPF1_1_PMI_STATUS_CNTL__POWER_STATE_MASK 0x00000003L |
|---|
| 149978 | #define BIF_CFG_DEV1_EPF1_1_PMI_STATUS_CNTL__NO_SOFT_RESET_MASK 0x00000008L |
|---|
| 149979 | #define BIF_CFG_DEV1_EPF1_1_PMI_STATUS_CNTL__PME_EN_MASK 0x00000100L |
|---|
| 149980 | #define BIF_CFG_DEV1_EPF1_1_PMI_STATUS_CNTL__DATA_SELECT_MASK 0x00001E00L |
|---|
| 149981 | #define BIF_CFG_DEV1_EPF1_1_PMI_STATUS_CNTL__DATA_SCALE_MASK 0x00006000L |
|---|
| 149982 | #define BIF_CFG_DEV1_EPF1_1_PMI_STATUS_CNTL__PME_STATUS_MASK 0x00008000L |
|---|
| 149983 | #define BIF_CFG_DEV1_EPF1_1_PMI_STATUS_CNTL__B2_B3_SUPPORT_MASK 0x00400000L |
|---|
| 149984 | #define BIF_CFG_DEV1_EPF1_1_PMI_STATUS_CNTL__BUS_PWR_EN_MASK 0x00800000L |
|---|
| 149985 | #define BIF_CFG_DEV1_EPF1_1_PMI_STATUS_CNTL__PMI_DATA_MASK 0xFF000000L |
|---|
| 149986 | //BIF_CFG_DEV1_EPF1_1_SBRN |
|---|
| 149987 | #define BIF_CFG_DEV1_EPF1_1_SBRN__SBRN__SHIFT 0x0 |
|---|
| 149988 | #define BIF_CFG_DEV1_EPF1_1_SBRN__SBRN_MASK 0xFFL |
|---|
| 149989 | //BIF_CFG_DEV1_EPF1_1_FLADJ |
|---|
| 149990 | #define BIF_CFG_DEV1_EPF1_1_FLADJ__FLADJ__SHIFT 0x0 |
|---|
| 149991 | #define BIF_CFG_DEV1_EPF1_1_FLADJ__NFC__SHIFT 0x6 |
|---|
| 149992 | #define BIF_CFG_DEV1_EPF1_1_FLADJ__FLADJ_MASK 0x3FL |
|---|
| 149993 | #define BIF_CFG_DEV1_EPF1_1_FLADJ__NFC_MASK 0x40L |
|---|
| 149994 | //BIF_CFG_DEV1_EPF1_1_DBESL_DBESLD |
|---|
| 149995 | #define BIF_CFG_DEV1_EPF1_1_DBESL_DBESLD__DBESL__SHIFT 0x0 |
|---|
| 149996 | #define BIF_CFG_DEV1_EPF1_1_DBESL_DBESLD__DBESLD__SHIFT 0x4 |
|---|
| 149997 | #define BIF_CFG_DEV1_EPF1_1_DBESL_DBESLD__DBESL_MASK 0x0FL |
|---|
| 149998 | #define BIF_CFG_DEV1_EPF1_1_DBESL_DBESLD__DBESLD_MASK 0xF0L |
|---|
| 149999 | //BIF_CFG_DEV1_EPF1_1_PCIE_CAP_LIST |
|---|
| 150000 | #define BIF_CFG_DEV1_EPF1_1_PCIE_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 150001 | #define BIF_CFG_DEV1_EPF1_1_PCIE_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
|---|
| 150002 | #define BIF_CFG_DEV1_EPF1_1_PCIE_CAP_LIST__CAP_ID_MASK 0x00FFL |
|---|
| 150003 | #define BIF_CFG_DEV1_EPF1_1_PCIE_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
|---|
| 150004 | //BIF_CFG_DEV1_EPF1_1_PCIE_CAP |
|---|
| 150005 | #define BIF_CFG_DEV1_EPF1_1_PCIE_CAP__VERSION__SHIFT 0x0 |
|---|
| 150006 | #define BIF_CFG_DEV1_EPF1_1_PCIE_CAP__DEVICE_TYPE__SHIFT 0x4 |
|---|
| 150007 | #define BIF_CFG_DEV1_EPF1_1_PCIE_CAP__SLOT_IMPLEMENTED__SHIFT 0x8 |
|---|
| 150008 | #define BIF_CFG_DEV1_EPF1_1_PCIE_CAP__INT_MESSAGE_NUM__SHIFT 0x9 |
|---|
| 150009 | #define BIF_CFG_DEV1_EPF1_1_PCIE_CAP__VERSION_MASK 0x000FL |
|---|
| 150010 | #define BIF_CFG_DEV1_EPF1_1_PCIE_CAP__DEVICE_TYPE_MASK 0x00F0L |
|---|
| 150011 | #define BIF_CFG_DEV1_EPF1_1_PCIE_CAP__SLOT_IMPLEMENTED_MASK 0x0100L |
|---|
| 150012 | #define BIF_CFG_DEV1_EPF1_1_PCIE_CAP__INT_MESSAGE_NUM_MASK 0x3E00L |
|---|
| 150013 | //BIF_CFG_DEV1_EPF1_1_DEVICE_CAP |
|---|
| 150014 | #define BIF_CFG_DEV1_EPF1_1_DEVICE_CAP__MAX_PAYLOAD_SUPPORT__SHIFT 0x0 |
|---|
| 150015 | #define BIF_CFG_DEV1_EPF1_1_DEVICE_CAP__PHANTOM_FUNC__SHIFT 0x3 |
|---|
| 150016 | #define BIF_CFG_DEV1_EPF1_1_DEVICE_CAP__EXTENDED_TAG__SHIFT 0x5 |
|---|
| 150017 | #define BIF_CFG_DEV1_EPF1_1_DEVICE_CAP__L0S_ACCEPTABLE_LATENCY__SHIFT 0x6 |
|---|
| 150018 | #define BIF_CFG_DEV1_EPF1_1_DEVICE_CAP__L1_ACCEPTABLE_LATENCY__SHIFT 0x9 |
|---|
| 150019 | #define BIF_CFG_DEV1_EPF1_1_DEVICE_CAP__ROLE_BASED_ERR_REPORTING__SHIFT 0xf |
|---|
| 150020 | #define BIF_CFG_DEV1_EPF1_1_DEVICE_CAP__CAPTURED_SLOT_POWER_LIMIT__SHIFT 0x12 |
|---|
| 150021 | #define BIF_CFG_DEV1_EPF1_1_DEVICE_CAP__CAPTURED_SLOT_POWER_SCALE__SHIFT 0x1a |
|---|
| 150022 | #define BIF_CFG_DEV1_EPF1_1_DEVICE_CAP__FLR_CAPABLE__SHIFT 0x1c |
|---|
| 150023 | #define BIF_CFG_DEV1_EPF1_1_DEVICE_CAP__MAX_PAYLOAD_SUPPORT_MASK 0x00000007L |
|---|
| 150024 | #define BIF_CFG_DEV1_EPF1_1_DEVICE_CAP__PHANTOM_FUNC_MASK 0x00000018L |
|---|
| 150025 | #define BIF_CFG_DEV1_EPF1_1_DEVICE_CAP__EXTENDED_TAG_MASK 0x00000020L |
|---|
| 150026 | #define BIF_CFG_DEV1_EPF1_1_DEVICE_CAP__L0S_ACCEPTABLE_LATENCY_MASK 0x000001C0L |
|---|
| 150027 | #define BIF_CFG_DEV1_EPF1_1_DEVICE_CAP__L1_ACCEPTABLE_LATENCY_MASK 0x00000E00L |
|---|
| 150028 | #define BIF_CFG_DEV1_EPF1_1_DEVICE_CAP__ROLE_BASED_ERR_REPORTING_MASK 0x00008000L |
|---|
| 150029 | #define BIF_CFG_DEV1_EPF1_1_DEVICE_CAP__CAPTURED_SLOT_POWER_LIMIT_MASK 0x03FC0000L |
|---|
| 150030 | #define BIF_CFG_DEV1_EPF1_1_DEVICE_CAP__CAPTURED_SLOT_POWER_SCALE_MASK 0x0C000000L |
|---|
| 150031 | #define BIF_CFG_DEV1_EPF1_1_DEVICE_CAP__FLR_CAPABLE_MASK 0x10000000L |
|---|
| 150032 | //BIF_CFG_DEV1_EPF1_1_DEVICE_CNTL |
|---|
| 150033 | #define BIF_CFG_DEV1_EPF1_1_DEVICE_CNTL__CORR_ERR_EN__SHIFT 0x0 |
|---|
| 150034 | #define BIF_CFG_DEV1_EPF1_1_DEVICE_CNTL__NON_FATAL_ERR_EN__SHIFT 0x1 |
|---|
| 150035 | #define BIF_CFG_DEV1_EPF1_1_DEVICE_CNTL__FATAL_ERR_EN__SHIFT 0x2 |
|---|
| 150036 | #define BIF_CFG_DEV1_EPF1_1_DEVICE_CNTL__USR_REPORT_EN__SHIFT 0x3 |
|---|
| 150037 | #define BIF_CFG_DEV1_EPF1_1_DEVICE_CNTL__RELAXED_ORD_EN__SHIFT 0x4 |
|---|
| 150038 | #define BIF_CFG_DEV1_EPF1_1_DEVICE_CNTL__MAX_PAYLOAD_SIZE__SHIFT 0x5 |
|---|
| 150039 | #define BIF_CFG_DEV1_EPF1_1_DEVICE_CNTL__EXTENDED_TAG_EN__SHIFT 0x8 |
|---|
| 150040 | #define BIF_CFG_DEV1_EPF1_1_DEVICE_CNTL__PHANTOM_FUNC_EN__SHIFT 0x9 |
|---|
| 150041 | #define BIF_CFG_DEV1_EPF1_1_DEVICE_CNTL__AUX_POWER_PM_EN__SHIFT 0xa |
|---|
| 150042 | #define BIF_CFG_DEV1_EPF1_1_DEVICE_CNTL__NO_SNOOP_EN__SHIFT 0xb |
|---|
| 150043 | #define BIF_CFG_DEV1_EPF1_1_DEVICE_CNTL__MAX_READ_REQUEST_SIZE__SHIFT 0xc |
|---|
| 150044 | #define BIF_CFG_DEV1_EPF1_1_DEVICE_CNTL__INITIATE_FLR__SHIFT 0xf |
|---|
| 150045 | #define BIF_CFG_DEV1_EPF1_1_DEVICE_CNTL__CORR_ERR_EN_MASK 0x0001L |
|---|
| 150046 | #define BIF_CFG_DEV1_EPF1_1_DEVICE_CNTL__NON_FATAL_ERR_EN_MASK 0x0002L |
|---|
| 150047 | #define BIF_CFG_DEV1_EPF1_1_DEVICE_CNTL__FATAL_ERR_EN_MASK 0x0004L |
|---|
| 150048 | #define BIF_CFG_DEV1_EPF1_1_DEVICE_CNTL__USR_REPORT_EN_MASK 0x0008L |
|---|
| 150049 | #define BIF_CFG_DEV1_EPF1_1_DEVICE_CNTL__RELAXED_ORD_EN_MASK 0x0010L |
|---|
| 150050 | #define BIF_CFG_DEV1_EPF1_1_DEVICE_CNTL__MAX_PAYLOAD_SIZE_MASK 0x00E0L |
|---|
| 150051 | #define BIF_CFG_DEV1_EPF1_1_DEVICE_CNTL__EXTENDED_TAG_EN_MASK 0x0100L |
|---|
| 150052 | #define BIF_CFG_DEV1_EPF1_1_DEVICE_CNTL__PHANTOM_FUNC_EN_MASK 0x0200L |
|---|
| 150053 | #define BIF_CFG_DEV1_EPF1_1_DEVICE_CNTL__AUX_POWER_PM_EN_MASK 0x0400L |
|---|
| 150054 | #define BIF_CFG_DEV1_EPF1_1_DEVICE_CNTL__NO_SNOOP_EN_MASK 0x0800L |
|---|
| 150055 | #define BIF_CFG_DEV1_EPF1_1_DEVICE_CNTL__MAX_READ_REQUEST_SIZE_MASK 0x7000L |
|---|
| 150056 | #define BIF_CFG_DEV1_EPF1_1_DEVICE_CNTL__INITIATE_FLR_MASK 0x8000L |
|---|
| 150057 | //BIF_CFG_DEV1_EPF1_1_DEVICE_STATUS |
|---|
| 150058 | #define BIF_CFG_DEV1_EPF1_1_DEVICE_STATUS__CORR_ERR__SHIFT 0x0 |
|---|
| 150059 | #define BIF_CFG_DEV1_EPF1_1_DEVICE_STATUS__NON_FATAL_ERR__SHIFT 0x1 |
|---|
| 150060 | #define BIF_CFG_DEV1_EPF1_1_DEVICE_STATUS__FATAL_ERR__SHIFT 0x2 |
|---|
| 150061 | #define BIF_CFG_DEV1_EPF1_1_DEVICE_STATUS__USR_DETECTED__SHIFT 0x3 |
|---|
| 150062 | #define BIF_CFG_DEV1_EPF1_1_DEVICE_STATUS__AUX_PWR__SHIFT 0x4 |
|---|
| 150063 | #define BIF_CFG_DEV1_EPF1_1_DEVICE_STATUS__TRANSACTIONS_PEND__SHIFT 0x5 |
|---|
| 150064 | #define BIF_CFG_DEV1_EPF1_1_DEVICE_STATUS__EMER_POWER_REDUCTION_DETECTED__SHIFT 0x6 |
|---|
| 150065 | #define BIF_CFG_DEV1_EPF1_1_DEVICE_STATUS__CORR_ERR_MASK 0x0001L |
|---|
| 150066 | #define BIF_CFG_DEV1_EPF1_1_DEVICE_STATUS__NON_FATAL_ERR_MASK 0x0002L |
|---|
| 150067 | #define BIF_CFG_DEV1_EPF1_1_DEVICE_STATUS__FATAL_ERR_MASK 0x0004L |
|---|
| 150068 | #define BIF_CFG_DEV1_EPF1_1_DEVICE_STATUS__USR_DETECTED_MASK 0x0008L |
|---|
| 150069 | #define BIF_CFG_DEV1_EPF1_1_DEVICE_STATUS__AUX_PWR_MASK 0x0010L |
|---|
| 150070 | #define BIF_CFG_DEV1_EPF1_1_DEVICE_STATUS__TRANSACTIONS_PEND_MASK 0x0020L |
|---|
| 150071 | #define BIF_CFG_DEV1_EPF1_1_DEVICE_STATUS__EMER_POWER_REDUCTION_DETECTED_MASK 0x0040L |
|---|
| 150072 | //BIF_CFG_DEV1_EPF1_1_LINK_CAP |
|---|
| 150073 | #define BIF_CFG_DEV1_EPF1_1_LINK_CAP__LINK_SPEED__SHIFT 0x0 |
|---|
| 150074 | #define BIF_CFG_DEV1_EPF1_1_LINK_CAP__LINK_WIDTH__SHIFT 0x4 |
|---|
| 150075 | #define BIF_CFG_DEV1_EPF1_1_LINK_CAP__PM_SUPPORT__SHIFT 0xa |
|---|
| 150076 | #define BIF_CFG_DEV1_EPF1_1_LINK_CAP__L0S_EXIT_LATENCY__SHIFT 0xc |
|---|
| 150077 | #define BIF_CFG_DEV1_EPF1_1_LINK_CAP__L1_EXIT_LATENCY__SHIFT 0xf |
|---|
| 150078 | #define BIF_CFG_DEV1_EPF1_1_LINK_CAP__CLOCK_POWER_MANAGEMENT__SHIFT 0x12 |
|---|
| 150079 | #define BIF_CFG_DEV1_EPF1_1_LINK_CAP__SURPRISE_DOWN_ERR_REPORTING__SHIFT 0x13 |
|---|
| 150080 | #define BIF_CFG_DEV1_EPF1_1_LINK_CAP__DL_ACTIVE_REPORTING_CAPABLE__SHIFT 0x14 |
|---|
| 150081 | #define BIF_CFG_DEV1_EPF1_1_LINK_CAP__LINK_BW_NOTIFICATION_CAP__SHIFT 0x15 |
|---|
| 150082 | #define BIF_CFG_DEV1_EPF1_1_LINK_CAP__ASPM_OPTIONALITY_COMPLIANCE__SHIFT 0x16 |
|---|
| 150083 | #define BIF_CFG_DEV1_EPF1_1_LINK_CAP__PORT_NUMBER__SHIFT 0x18 |
|---|
| 150084 | #define BIF_CFG_DEV1_EPF1_1_LINK_CAP__LINK_SPEED_MASK 0x0000000FL |
|---|
| 150085 | #define BIF_CFG_DEV1_EPF1_1_LINK_CAP__LINK_WIDTH_MASK 0x000003F0L |
|---|
| 150086 | #define BIF_CFG_DEV1_EPF1_1_LINK_CAP__PM_SUPPORT_MASK 0x00000C00L |
|---|
| 150087 | #define BIF_CFG_DEV1_EPF1_1_LINK_CAP__L0S_EXIT_LATENCY_MASK 0x00007000L |
|---|
| 150088 | #define BIF_CFG_DEV1_EPF1_1_LINK_CAP__L1_EXIT_LATENCY_MASK 0x00038000L |
|---|
| 150089 | #define BIF_CFG_DEV1_EPF1_1_LINK_CAP__CLOCK_POWER_MANAGEMENT_MASK 0x00040000L |
|---|
| 150090 | #define BIF_CFG_DEV1_EPF1_1_LINK_CAP__SURPRISE_DOWN_ERR_REPORTING_MASK 0x00080000L |
|---|
| 150091 | #define BIF_CFG_DEV1_EPF1_1_LINK_CAP__DL_ACTIVE_REPORTING_CAPABLE_MASK 0x00100000L |
|---|
| 150092 | #define BIF_CFG_DEV1_EPF1_1_LINK_CAP__LINK_BW_NOTIFICATION_CAP_MASK 0x00200000L |
|---|
| 150093 | #define BIF_CFG_DEV1_EPF1_1_LINK_CAP__ASPM_OPTIONALITY_COMPLIANCE_MASK 0x00400000L |
|---|
| 150094 | #define BIF_CFG_DEV1_EPF1_1_LINK_CAP__PORT_NUMBER_MASK 0xFF000000L |
|---|
| 150095 | //BIF_CFG_DEV1_EPF1_1_LINK_CNTL |
|---|
| 150096 | #define BIF_CFG_DEV1_EPF1_1_LINK_CNTL__PM_CONTROL__SHIFT 0x0 |
|---|
| 150097 | #define BIF_CFG_DEV1_EPF1_1_LINK_CNTL__PTM_PROP_DELAY_ADAPT_INTER_B__SHIFT 0x2 |
|---|
| 150098 | #define BIF_CFG_DEV1_EPF1_1_LINK_CNTL__READ_CPL_BOUNDARY__SHIFT 0x3 |
|---|
| 150099 | #define BIF_CFG_DEV1_EPF1_1_LINK_CNTL__LINK_DIS__SHIFT 0x4 |
|---|
| 150100 | #define BIF_CFG_DEV1_EPF1_1_LINK_CNTL__RETRAIN_LINK__SHIFT 0x5 |
|---|
| 150101 | #define BIF_CFG_DEV1_EPF1_1_LINK_CNTL__COMMON_CLOCK_CFG__SHIFT 0x6 |
|---|
| 150102 | #define BIF_CFG_DEV1_EPF1_1_LINK_CNTL__EXTENDED_SYNC__SHIFT 0x7 |
|---|
| 150103 | #define BIF_CFG_DEV1_EPF1_1_LINK_CNTL__CLOCK_POWER_MANAGEMENT_EN__SHIFT 0x8 |
|---|
| 150104 | #define BIF_CFG_DEV1_EPF1_1_LINK_CNTL__HW_AUTONOMOUS_WIDTH_DISABLE__SHIFT 0x9 |
|---|
| 150105 | #define BIF_CFG_DEV1_EPF1_1_LINK_CNTL__LINK_BW_MANAGEMENT_INT_EN__SHIFT 0xa |
|---|
| 150106 | #define BIF_CFG_DEV1_EPF1_1_LINK_CNTL__LINK_AUTONOMOUS_BW_INT_EN__SHIFT 0xb |
|---|
| 150107 | #define BIF_CFG_DEV1_EPF1_1_LINK_CNTL__DRS_SIGNALING_CONTROL__SHIFT 0xe |
|---|
| 150108 | #define BIF_CFG_DEV1_EPF1_1_LINK_CNTL__PM_CONTROL_MASK 0x0003L |
|---|
| 150109 | #define BIF_CFG_DEV1_EPF1_1_LINK_CNTL__PTM_PROP_DELAY_ADAPT_INTER_B_MASK 0x0004L |
|---|
| 150110 | #define BIF_CFG_DEV1_EPF1_1_LINK_CNTL__READ_CPL_BOUNDARY_MASK 0x0008L |
|---|
| 150111 | #define BIF_CFG_DEV1_EPF1_1_LINK_CNTL__LINK_DIS_MASK 0x0010L |
|---|
| 150112 | #define BIF_CFG_DEV1_EPF1_1_LINK_CNTL__RETRAIN_LINK_MASK 0x0020L |
|---|
| 150113 | #define BIF_CFG_DEV1_EPF1_1_LINK_CNTL__COMMON_CLOCK_CFG_MASK 0x0040L |
|---|
| 150114 | #define BIF_CFG_DEV1_EPF1_1_LINK_CNTL__EXTENDED_SYNC_MASK 0x0080L |
|---|
| 150115 | #define BIF_CFG_DEV1_EPF1_1_LINK_CNTL__CLOCK_POWER_MANAGEMENT_EN_MASK 0x0100L |
|---|
| 150116 | #define BIF_CFG_DEV1_EPF1_1_LINK_CNTL__HW_AUTONOMOUS_WIDTH_DISABLE_MASK 0x0200L |
|---|
| 150117 | #define BIF_CFG_DEV1_EPF1_1_LINK_CNTL__LINK_BW_MANAGEMENT_INT_EN_MASK 0x0400L |
|---|
| 150118 | #define BIF_CFG_DEV1_EPF1_1_LINK_CNTL__LINK_AUTONOMOUS_BW_INT_EN_MASK 0x0800L |
|---|
| 150119 | #define BIF_CFG_DEV1_EPF1_1_LINK_CNTL__DRS_SIGNALING_CONTROL_MASK 0xC000L |
|---|
| 150120 | //BIF_CFG_DEV1_EPF1_1_LINK_STATUS |
|---|
| 150121 | #define BIF_CFG_DEV1_EPF1_1_LINK_STATUS__CURRENT_LINK_SPEED__SHIFT 0x0 |
|---|
| 150122 | #define BIF_CFG_DEV1_EPF1_1_LINK_STATUS__NEGOTIATED_LINK_WIDTH__SHIFT 0x4 |
|---|
| 150123 | #define BIF_CFG_DEV1_EPF1_1_LINK_STATUS__LINK_TRAINING__SHIFT 0xb |
|---|
| 150124 | #define BIF_CFG_DEV1_EPF1_1_LINK_STATUS__SLOT_CLOCK_CFG__SHIFT 0xc |
|---|
| 150125 | #define BIF_CFG_DEV1_EPF1_1_LINK_STATUS__DL_ACTIVE__SHIFT 0xd |
|---|
| 150126 | #define BIF_CFG_DEV1_EPF1_1_LINK_STATUS__LINK_BW_MANAGEMENT_STATUS__SHIFT 0xe |
|---|
| 150127 | #define BIF_CFG_DEV1_EPF1_1_LINK_STATUS__LINK_AUTONOMOUS_BW_STATUS__SHIFT 0xf |
|---|
| 150128 | #define BIF_CFG_DEV1_EPF1_1_LINK_STATUS__CURRENT_LINK_SPEED_MASK 0x000FL |
|---|
| 150129 | #define BIF_CFG_DEV1_EPF1_1_LINK_STATUS__NEGOTIATED_LINK_WIDTH_MASK 0x03F0L |
|---|
| 150130 | #define BIF_CFG_DEV1_EPF1_1_LINK_STATUS__LINK_TRAINING_MASK 0x0800L |
|---|
| 150131 | #define BIF_CFG_DEV1_EPF1_1_LINK_STATUS__SLOT_CLOCK_CFG_MASK 0x1000L |
|---|
| 150132 | #define BIF_CFG_DEV1_EPF1_1_LINK_STATUS__DL_ACTIVE_MASK 0x2000L |
|---|
| 150133 | #define BIF_CFG_DEV1_EPF1_1_LINK_STATUS__LINK_BW_MANAGEMENT_STATUS_MASK 0x4000L |
|---|
| 150134 | #define BIF_CFG_DEV1_EPF1_1_LINK_STATUS__LINK_AUTONOMOUS_BW_STATUS_MASK 0x8000L |
|---|
| 150135 | //BIF_CFG_DEV1_EPF1_1_DEVICE_CAP2 |
|---|
| 150136 | #define BIF_CFG_DEV1_EPF1_1_DEVICE_CAP2__CPL_TIMEOUT_RANGE_SUPPORTED__SHIFT 0x0 |
|---|
| 150137 | #define BIF_CFG_DEV1_EPF1_1_DEVICE_CAP2__CPL_TIMEOUT_DIS_SUPPORTED__SHIFT 0x4 |
|---|
| 150138 | #define BIF_CFG_DEV1_EPF1_1_DEVICE_CAP2__ARI_FORWARDING_SUPPORTED__SHIFT 0x5 |
|---|
| 150139 | #define BIF_CFG_DEV1_EPF1_1_DEVICE_CAP2__ATOMICOP_ROUTING_SUPPORTED__SHIFT 0x6 |
|---|
| 150140 | #define BIF_CFG_DEV1_EPF1_1_DEVICE_CAP2__ATOMICOP_32CMPLT_SUPPORTED__SHIFT 0x7 |
|---|
| 150141 | #define BIF_CFG_DEV1_EPF1_1_DEVICE_CAP2__ATOMICOP_64CMPLT_SUPPORTED__SHIFT 0x8 |
|---|
| 150142 | #define BIF_CFG_DEV1_EPF1_1_DEVICE_CAP2__CAS128_CMPLT_SUPPORTED__SHIFT 0x9 |
|---|
| 150143 | #define BIF_CFG_DEV1_EPF1_1_DEVICE_CAP2__NO_RO_ENABLED_P2P_PASSING__SHIFT 0xa |
|---|
| 150144 | #define BIF_CFG_DEV1_EPF1_1_DEVICE_CAP2__LTR_SUPPORTED__SHIFT 0xb |
|---|
| 150145 | #define BIF_CFG_DEV1_EPF1_1_DEVICE_CAP2__TPH_CPLR_SUPPORTED__SHIFT 0xc |
|---|
| 150146 | #define BIF_CFG_DEV1_EPF1_1_DEVICE_CAP2__LN_SYSTEM_CLS__SHIFT 0xe |
|---|
| 150147 | #define BIF_CFG_DEV1_EPF1_1_DEVICE_CAP2__TEN_BIT_TAG_COMPLETER_SUPPORTED__SHIFT 0x10 |
|---|
| 150148 | #define BIF_CFG_DEV1_EPF1_1_DEVICE_CAP2__TEN_BIT_TAG_REQUESTER_SUPPORTED__SHIFT 0x11 |
|---|
| 150149 | #define BIF_CFG_DEV1_EPF1_1_DEVICE_CAP2__OBFF_SUPPORTED__SHIFT 0x12 |
|---|
| 150150 | #define BIF_CFG_DEV1_EPF1_1_DEVICE_CAP2__EXTENDED_FMT_FIELD_SUPPORTED__SHIFT 0x14 |
|---|
| 150151 | #define BIF_CFG_DEV1_EPF1_1_DEVICE_CAP2__END_END_TLP_PREFIX_SUPPORTED__SHIFT 0x15 |
|---|
| 150152 | #define BIF_CFG_DEV1_EPF1_1_DEVICE_CAP2__MAX_END_END_TLP_PREFIXES__SHIFT 0x16 |
|---|
| 150153 | #define BIF_CFG_DEV1_EPF1_1_DEVICE_CAP2__EMER_POWER_REDUCTION_SUPPORTED__SHIFT 0x18 |
|---|
| 150154 | #define BIF_CFG_DEV1_EPF1_1_DEVICE_CAP2__EMER_POWER_REDUCTION_INIT_REQ__SHIFT 0x1a |
|---|
| 150155 | #define BIF_CFG_DEV1_EPF1_1_DEVICE_CAP2__FRS_SUPPORTED__SHIFT 0x1f |
|---|
| 150156 | #define BIF_CFG_DEV1_EPF1_1_DEVICE_CAP2__CPL_TIMEOUT_RANGE_SUPPORTED_MASK 0x0000000FL |
|---|
| 150157 | #define BIF_CFG_DEV1_EPF1_1_DEVICE_CAP2__CPL_TIMEOUT_DIS_SUPPORTED_MASK 0x00000010L |
|---|
| 150158 | #define BIF_CFG_DEV1_EPF1_1_DEVICE_CAP2__ARI_FORWARDING_SUPPORTED_MASK 0x00000020L |
|---|
| 150159 | #define BIF_CFG_DEV1_EPF1_1_DEVICE_CAP2__ATOMICOP_ROUTING_SUPPORTED_MASK 0x00000040L |
|---|
| 150160 | #define BIF_CFG_DEV1_EPF1_1_DEVICE_CAP2__ATOMICOP_32CMPLT_SUPPORTED_MASK 0x00000080L |
|---|
| 150161 | #define BIF_CFG_DEV1_EPF1_1_DEVICE_CAP2__ATOMICOP_64CMPLT_SUPPORTED_MASK 0x00000100L |
|---|
| 150162 | #define BIF_CFG_DEV1_EPF1_1_DEVICE_CAP2__CAS128_CMPLT_SUPPORTED_MASK 0x00000200L |
|---|
| 150163 | #define BIF_CFG_DEV1_EPF1_1_DEVICE_CAP2__NO_RO_ENABLED_P2P_PASSING_MASK 0x00000400L |
|---|
| 150164 | #define BIF_CFG_DEV1_EPF1_1_DEVICE_CAP2__LTR_SUPPORTED_MASK 0x00000800L |
|---|
| 150165 | #define BIF_CFG_DEV1_EPF1_1_DEVICE_CAP2__TPH_CPLR_SUPPORTED_MASK 0x00003000L |
|---|
| 150166 | #define BIF_CFG_DEV1_EPF1_1_DEVICE_CAP2__LN_SYSTEM_CLS_MASK 0x0000C000L |
|---|
| 150167 | #define BIF_CFG_DEV1_EPF1_1_DEVICE_CAP2__TEN_BIT_TAG_COMPLETER_SUPPORTED_MASK 0x00010000L |
|---|
| 150168 | #define BIF_CFG_DEV1_EPF1_1_DEVICE_CAP2__TEN_BIT_TAG_REQUESTER_SUPPORTED_MASK 0x00020000L |
|---|
| 150169 | #define BIF_CFG_DEV1_EPF1_1_DEVICE_CAP2__OBFF_SUPPORTED_MASK 0x000C0000L |
|---|
| 150170 | #define BIF_CFG_DEV1_EPF1_1_DEVICE_CAP2__EXTENDED_FMT_FIELD_SUPPORTED_MASK 0x00100000L |
|---|
| 150171 | #define BIF_CFG_DEV1_EPF1_1_DEVICE_CAP2__END_END_TLP_PREFIX_SUPPORTED_MASK 0x00200000L |
|---|
| 150172 | #define BIF_CFG_DEV1_EPF1_1_DEVICE_CAP2__MAX_END_END_TLP_PREFIXES_MASK 0x00C00000L |
|---|
| 150173 | #define BIF_CFG_DEV1_EPF1_1_DEVICE_CAP2__EMER_POWER_REDUCTION_SUPPORTED_MASK 0x03000000L |
|---|
| 150174 | #define BIF_CFG_DEV1_EPF1_1_DEVICE_CAP2__EMER_POWER_REDUCTION_INIT_REQ_MASK 0x04000000L |
|---|
| 150175 | #define BIF_CFG_DEV1_EPF1_1_DEVICE_CAP2__FRS_SUPPORTED_MASK 0x80000000L |
|---|
| 150176 | //BIF_CFG_DEV1_EPF1_1_DEVICE_CNTL2 |
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| 150177 | #define BIF_CFG_DEV1_EPF1_1_DEVICE_CNTL2__CPL_TIMEOUT_VALUE__SHIFT 0x0 |
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| 150178 | #define BIF_CFG_DEV1_EPF1_1_DEVICE_CNTL2__CPL_TIMEOUT_DIS__SHIFT 0x4 |
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| 150179 | #define BIF_CFG_DEV1_EPF1_1_DEVICE_CNTL2__ARI_FORWARDING_EN__SHIFT 0x5 |
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| 150180 | #define BIF_CFG_DEV1_EPF1_1_DEVICE_CNTL2__ATOMICOP_REQUEST_EN__SHIFT 0x6 |
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| 150181 | #define BIF_CFG_DEV1_EPF1_1_DEVICE_CNTL2__ATOMICOP_EGRESS_BLOCKING__SHIFT 0x7 |
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| 150182 | #define BIF_CFG_DEV1_EPF1_1_DEVICE_CNTL2__IDO_REQUEST_ENABLE__SHIFT 0x8 |
|---|
| 150183 | #define BIF_CFG_DEV1_EPF1_1_DEVICE_CNTL2__IDO_COMPLETION_ENABLE__SHIFT 0x9 |
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| 150184 | #define BIF_CFG_DEV1_EPF1_1_DEVICE_CNTL2__LTR_EN__SHIFT 0xa |
|---|
| 150185 | #define BIF_CFG_DEV1_EPF1_1_DEVICE_CNTL2__EMER_POWER_REDUCTION_REQUEST__SHIFT 0xb |
|---|
| 150186 | #define BIF_CFG_DEV1_EPF1_1_DEVICE_CNTL2__TEN_BIT_TAG_REQUESTER_ENABLE__SHIFT 0xc |
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| 150187 | #define BIF_CFG_DEV1_EPF1_1_DEVICE_CNTL2__OBFF_EN__SHIFT 0xd |
|---|
| 150188 | #define BIF_CFG_DEV1_EPF1_1_DEVICE_CNTL2__END_END_TLP_PREFIX_BLOCKING__SHIFT 0xf |
|---|
| 150189 | #define BIF_CFG_DEV1_EPF1_1_DEVICE_CNTL2__CPL_TIMEOUT_VALUE_MASK 0x000FL |
|---|
| 150190 | #define BIF_CFG_DEV1_EPF1_1_DEVICE_CNTL2__CPL_TIMEOUT_DIS_MASK 0x0010L |
|---|
| 150191 | #define BIF_CFG_DEV1_EPF1_1_DEVICE_CNTL2__ARI_FORWARDING_EN_MASK 0x0020L |
|---|
| 150192 | #define BIF_CFG_DEV1_EPF1_1_DEVICE_CNTL2__ATOMICOP_REQUEST_EN_MASK 0x0040L |
|---|
| 150193 | #define BIF_CFG_DEV1_EPF1_1_DEVICE_CNTL2__ATOMICOP_EGRESS_BLOCKING_MASK 0x0080L |
|---|
| 150194 | #define BIF_CFG_DEV1_EPF1_1_DEVICE_CNTL2__IDO_REQUEST_ENABLE_MASK 0x0100L |
|---|
| 150195 | #define BIF_CFG_DEV1_EPF1_1_DEVICE_CNTL2__IDO_COMPLETION_ENABLE_MASK 0x0200L |
|---|
| 150196 | #define BIF_CFG_DEV1_EPF1_1_DEVICE_CNTL2__LTR_EN_MASK 0x0400L |
|---|
| 150197 | #define BIF_CFG_DEV1_EPF1_1_DEVICE_CNTL2__EMER_POWER_REDUCTION_REQUEST_MASK 0x0800L |
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| 150198 | #define BIF_CFG_DEV1_EPF1_1_DEVICE_CNTL2__TEN_BIT_TAG_REQUESTER_ENABLE_MASK 0x1000L |
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| 150199 | #define BIF_CFG_DEV1_EPF1_1_DEVICE_CNTL2__OBFF_EN_MASK 0x6000L |
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| 150200 | #define BIF_CFG_DEV1_EPF1_1_DEVICE_CNTL2__END_END_TLP_PREFIX_BLOCKING_MASK 0x8000L |
|---|
| 150201 | //BIF_CFG_DEV1_EPF1_1_DEVICE_STATUS2 |
|---|
| 150202 | #define BIF_CFG_DEV1_EPF1_1_DEVICE_STATUS2__RESERVED__SHIFT 0x0 |
|---|
| 150203 | #define BIF_CFG_DEV1_EPF1_1_DEVICE_STATUS2__RESERVED_MASK 0xFFFFL |
|---|
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| 150205 | #define BIF_CFG_DEV1_EPF1_1_LINK_CAP2__SUPPORTED_LINK_SPEED__SHIFT 0x1 |
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|---|
| 150207 | #define BIF_CFG_DEV1_EPF1_1_LINK_CAP2__LOWER_SKP_OS_GEN_SUPPORT__SHIFT 0x9 |
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| 150208 | #define BIF_CFG_DEV1_EPF1_1_LINK_CAP2__LOWER_SKP_OS_RCV_SUPPORT__SHIFT 0x10 |
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| 150209 | #define BIF_CFG_DEV1_EPF1_1_LINK_CAP2__RTM1_PRESENCE_DET_SUPPORT__SHIFT 0x17 |
|---|
| 150210 | #define BIF_CFG_DEV1_EPF1_1_LINK_CAP2__RTM2_PRESENCE_DET_SUPPORT__SHIFT 0x18 |
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| 150211 | #define BIF_CFG_DEV1_EPF1_1_LINK_CAP2__DRS_SUPPORTED__SHIFT 0x1f |
|---|
| 150212 | #define BIF_CFG_DEV1_EPF1_1_LINK_CAP2__SUPPORTED_LINK_SPEED_MASK 0x000000FEL |
|---|
| 150213 | #define BIF_CFG_DEV1_EPF1_1_LINK_CAP2__CROSSLINK_SUPPORTED_MASK 0x00000100L |
|---|
| 150214 | #define BIF_CFG_DEV1_EPF1_1_LINK_CAP2__LOWER_SKP_OS_GEN_SUPPORT_MASK 0x0000FE00L |
|---|
| 150215 | #define BIF_CFG_DEV1_EPF1_1_LINK_CAP2__LOWER_SKP_OS_RCV_SUPPORT_MASK 0x007F0000L |
|---|
| 150216 | #define BIF_CFG_DEV1_EPF1_1_LINK_CAP2__RTM1_PRESENCE_DET_SUPPORT_MASK 0x00800000L |
|---|
| 150217 | #define BIF_CFG_DEV1_EPF1_1_LINK_CAP2__RTM2_PRESENCE_DET_SUPPORT_MASK 0x01000000L |
|---|
| 150218 | #define BIF_CFG_DEV1_EPF1_1_LINK_CAP2__DRS_SUPPORTED_MASK 0x80000000L |
|---|
| 150219 | //BIF_CFG_DEV1_EPF1_1_LINK_CNTL2 |
|---|
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| 150221 | #define BIF_CFG_DEV1_EPF1_1_LINK_CNTL2__ENTER_COMPLIANCE__SHIFT 0x4 |
|---|
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|---|
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|---|
| 150224 | #define BIF_CFG_DEV1_EPF1_1_LINK_CNTL2__XMIT_MARGIN__SHIFT 0x7 |
|---|
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|---|
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|---|
| 150228 | #define BIF_CFG_DEV1_EPF1_1_LINK_CNTL2__TARGET_LINK_SPEED_MASK 0x000FL |
|---|
| 150229 | #define BIF_CFG_DEV1_EPF1_1_LINK_CNTL2__ENTER_COMPLIANCE_MASK 0x0010L |
|---|
| 150230 | #define BIF_CFG_DEV1_EPF1_1_LINK_CNTL2__HW_AUTONOMOUS_SPEED_DISABLE_MASK 0x0020L |
|---|
| 150231 | #define BIF_CFG_DEV1_EPF1_1_LINK_CNTL2__SELECTABLE_DEEMPHASIS_MASK 0x0040L |
|---|
| 150232 | #define BIF_CFG_DEV1_EPF1_1_LINK_CNTL2__XMIT_MARGIN_MASK 0x0380L |
|---|
| 150233 | #define BIF_CFG_DEV1_EPF1_1_LINK_CNTL2__ENTER_MOD_COMPLIANCE_MASK 0x0400L |
|---|
| 150234 | #define BIF_CFG_DEV1_EPF1_1_LINK_CNTL2__COMPLIANCE_SOS_MASK 0x0800L |
|---|
| 150235 | #define BIF_CFG_DEV1_EPF1_1_LINK_CNTL2__COMPLIANCE_DEEMPHASIS_MASK 0xF000L |
|---|
| 150236 | //BIF_CFG_DEV1_EPF1_1_LINK_STATUS2 |
|---|
| 150237 | #define BIF_CFG_DEV1_EPF1_1_LINK_STATUS2__CUR_DEEMPHASIS_LEVEL__SHIFT 0x0 |
|---|
| 150238 | #define BIF_CFG_DEV1_EPF1_1_LINK_STATUS2__EQUALIZATION_COMPLETE_8GT__SHIFT 0x1 |
|---|
| 150239 | #define BIF_CFG_DEV1_EPF1_1_LINK_STATUS2__EQUALIZATION_PHASE1_SUCCESS_8GT__SHIFT 0x2 |
|---|
| 150240 | #define BIF_CFG_DEV1_EPF1_1_LINK_STATUS2__EQUALIZATION_PHASE2_SUCCESS_8GT__SHIFT 0x3 |
|---|
| 150241 | #define BIF_CFG_DEV1_EPF1_1_LINK_STATUS2__EQUALIZATION_PHASE3_SUCCESS_8GT__SHIFT 0x4 |
|---|
| 150242 | #define BIF_CFG_DEV1_EPF1_1_LINK_STATUS2__LINK_EQUALIZATION_REQUEST_8GT__SHIFT 0x5 |
|---|
| 150243 | #define BIF_CFG_DEV1_EPF1_1_LINK_STATUS2__RTM1_PRESENCE_DET__SHIFT 0x6 |
|---|
| 150244 | #define BIF_CFG_DEV1_EPF1_1_LINK_STATUS2__RTM2_PRESENCE_DET__SHIFT 0x7 |
|---|
| 150245 | #define BIF_CFG_DEV1_EPF1_1_LINK_STATUS2__CROSSLINK_RESOLUTION__SHIFT 0x8 |
|---|
| 150246 | #define BIF_CFG_DEV1_EPF1_1_LINK_STATUS2__DOWNSTREAM_COMPONENT_PRESENCE__SHIFT 0xc |
|---|
| 150247 | #define BIF_CFG_DEV1_EPF1_1_LINK_STATUS2__DRS_MESSAGE_RECEIVED__SHIFT 0xf |
|---|
| 150248 | #define BIF_CFG_DEV1_EPF1_1_LINK_STATUS2__CUR_DEEMPHASIS_LEVEL_MASK 0x0001L |
|---|
| 150249 | #define BIF_CFG_DEV1_EPF1_1_LINK_STATUS2__EQUALIZATION_COMPLETE_8GT_MASK 0x0002L |
|---|
| 150250 | #define BIF_CFG_DEV1_EPF1_1_LINK_STATUS2__EQUALIZATION_PHASE1_SUCCESS_8GT_MASK 0x0004L |
|---|
| 150251 | #define BIF_CFG_DEV1_EPF1_1_LINK_STATUS2__EQUALIZATION_PHASE2_SUCCESS_8GT_MASK 0x0008L |
|---|
| 150252 | #define BIF_CFG_DEV1_EPF1_1_LINK_STATUS2__EQUALIZATION_PHASE3_SUCCESS_8GT_MASK 0x0010L |
|---|
| 150253 | #define BIF_CFG_DEV1_EPF1_1_LINK_STATUS2__LINK_EQUALIZATION_REQUEST_8GT_MASK 0x0020L |
|---|
| 150254 | #define BIF_CFG_DEV1_EPF1_1_LINK_STATUS2__RTM1_PRESENCE_DET_MASK 0x0040L |
|---|
| 150255 | #define BIF_CFG_DEV1_EPF1_1_LINK_STATUS2__RTM2_PRESENCE_DET_MASK 0x0080L |
|---|
| 150256 | #define BIF_CFG_DEV1_EPF1_1_LINK_STATUS2__CROSSLINK_RESOLUTION_MASK 0x0300L |
|---|
| 150257 | #define BIF_CFG_DEV1_EPF1_1_LINK_STATUS2__DOWNSTREAM_COMPONENT_PRESENCE_MASK 0x7000L |
|---|
| 150258 | #define BIF_CFG_DEV1_EPF1_1_LINK_STATUS2__DRS_MESSAGE_RECEIVED_MASK 0x8000L |
|---|
| 150259 | //BIF_CFG_DEV1_EPF1_1_MSI_CAP_LIST |
|---|
| 150260 | #define BIF_CFG_DEV1_EPF1_1_MSI_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 150261 | #define BIF_CFG_DEV1_EPF1_1_MSI_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
|---|
| 150262 | #define BIF_CFG_DEV1_EPF1_1_MSI_CAP_LIST__CAP_ID_MASK 0x00FFL |
|---|
| 150263 | #define BIF_CFG_DEV1_EPF1_1_MSI_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
|---|
| 150264 | //BIF_CFG_DEV1_EPF1_1_MSI_MSG_CNTL |
|---|
| 150265 | #define BIF_CFG_DEV1_EPF1_1_MSI_MSG_CNTL__MSI_EN__SHIFT 0x0 |
|---|
| 150266 | #define BIF_CFG_DEV1_EPF1_1_MSI_MSG_CNTL__MSI_MULTI_CAP__SHIFT 0x1 |
|---|
| 150267 | #define BIF_CFG_DEV1_EPF1_1_MSI_MSG_CNTL__MSI_MULTI_EN__SHIFT 0x4 |
|---|
| 150268 | #define BIF_CFG_DEV1_EPF1_1_MSI_MSG_CNTL__MSI_64BIT__SHIFT 0x7 |
|---|
| 150269 | #define BIF_CFG_DEV1_EPF1_1_MSI_MSG_CNTL__MSI_PERVECTOR_MASKING_CAP__SHIFT 0x8 |
|---|
| 150270 | #define BIF_CFG_DEV1_EPF1_1_MSI_MSG_CNTL__MSI_EXT_MSG_DATA_CAP__SHIFT 0x9 |
|---|
| 150271 | #define BIF_CFG_DEV1_EPF1_1_MSI_MSG_CNTL__MSI_EXT_MSG_DATA_EN__SHIFT 0xa |
|---|
| 150272 | #define BIF_CFG_DEV1_EPF1_1_MSI_MSG_CNTL__MSI_EN_MASK 0x0001L |
|---|
| 150273 | #define BIF_CFG_DEV1_EPF1_1_MSI_MSG_CNTL__MSI_MULTI_CAP_MASK 0x000EL |
|---|
| 150274 | #define BIF_CFG_DEV1_EPF1_1_MSI_MSG_CNTL__MSI_MULTI_EN_MASK 0x0070L |
|---|
| 150275 | #define BIF_CFG_DEV1_EPF1_1_MSI_MSG_CNTL__MSI_64BIT_MASK 0x0080L |
|---|
| 150276 | #define BIF_CFG_DEV1_EPF1_1_MSI_MSG_CNTL__MSI_PERVECTOR_MASKING_CAP_MASK 0x0100L |
|---|
| 150277 | #define BIF_CFG_DEV1_EPF1_1_MSI_MSG_CNTL__MSI_EXT_MSG_DATA_CAP_MASK 0x0200L |
|---|
| 150278 | #define BIF_CFG_DEV1_EPF1_1_MSI_MSG_CNTL__MSI_EXT_MSG_DATA_EN_MASK 0x0400L |
|---|
| 150279 | //BIF_CFG_DEV1_EPF1_1_MSI_MSG_ADDR_LO |
|---|
| 150280 | #define BIF_CFG_DEV1_EPF1_1_MSI_MSG_ADDR_LO__MSI_MSG_ADDR_LO__SHIFT 0x2 |
|---|
| 150281 | #define BIF_CFG_DEV1_EPF1_1_MSI_MSG_ADDR_LO__MSI_MSG_ADDR_LO_MASK 0xFFFFFFFCL |
|---|
| 150282 | //BIF_CFG_DEV1_EPF1_1_MSI_MSG_ADDR_HI |
|---|
| 150283 | #define BIF_CFG_DEV1_EPF1_1_MSI_MSG_ADDR_HI__MSI_MSG_ADDR_HI__SHIFT 0x0 |
|---|
| 150284 | #define BIF_CFG_DEV1_EPF1_1_MSI_MSG_ADDR_HI__MSI_MSG_ADDR_HI_MASK 0xFFFFFFFFL |
|---|
| 150285 | //BIF_CFG_DEV1_EPF1_1_MSI_MSG_DATA |
|---|
| 150286 | #define BIF_CFG_DEV1_EPF1_1_MSI_MSG_DATA__MSI_DATA__SHIFT 0x0 |
|---|
| 150287 | #define BIF_CFG_DEV1_EPF1_1_MSI_MSG_DATA__MSI_DATA_MASK 0xFFFFL |
|---|
| 150288 | //BIF_CFG_DEV1_EPF1_1_MSI_EXT_MSG_DATA |
|---|
| 150289 | #define BIF_CFG_DEV1_EPF1_1_MSI_EXT_MSG_DATA__MSI_EXT_DATA__SHIFT 0x0 |
|---|
| 150290 | #define BIF_CFG_DEV1_EPF1_1_MSI_EXT_MSG_DATA__MSI_EXT_DATA_MASK 0xFFFFL |
|---|
| 150291 | //BIF_CFG_DEV1_EPF1_1_MSI_MASK |
|---|
| 150292 | #define BIF_CFG_DEV1_EPF1_1_MSI_MASK__MSI_MASK__SHIFT 0x0 |
|---|
| 150293 | #define BIF_CFG_DEV1_EPF1_1_MSI_MASK__MSI_MASK_MASK 0xFFFFFFFFL |
|---|
| 150294 | //BIF_CFG_DEV1_EPF1_1_MSI_MSG_DATA_64 |
|---|
| 150295 | #define BIF_CFG_DEV1_EPF1_1_MSI_MSG_DATA_64__MSI_DATA_64__SHIFT 0x0 |
|---|
| 150296 | #define BIF_CFG_DEV1_EPF1_1_MSI_MSG_DATA_64__MSI_DATA_64_MASK 0xFFFFL |
|---|
| 150297 | //BIF_CFG_DEV1_EPF1_1_MSI_EXT_MSG_DATA_64 |
|---|
| 150298 | #define BIF_CFG_DEV1_EPF1_1_MSI_EXT_MSG_DATA_64__MSI_EXT_DATA_64__SHIFT 0x0 |
|---|
| 150299 | #define BIF_CFG_DEV1_EPF1_1_MSI_EXT_MSG_DATA_64__MSI_EXT_DATA_64_MASK 0xFFFFL |
|---|
| 150300 | //BIF_CFG_DEV1_EPF1_1_MSI_MASK_64 |
|---|
| 150301 | #define BIF_CFG_DEV1_EPF1_1_MSI_MASK_64__MSI_MASK_64__SHIFT 0x0 |
|---|
| 150302 | #define BIF_CFG_DEV1_EPF1_1_MSI_MASK_64__MSI_MASK_64_MASK 0xFFFFFFFFL |
|---|
| 150303 | //BIF_CFG_DEV1_EPF1_1_MSI_PENDING |
|---|
| 150304 | #define BIF_CFG_DEV1_EPF1_1_MSI_PENDING__MSI_PENDING__SHIFT 0x0 |
|---|
| 150305 | #define BIF_CFG_DEV1_EPF1_1_MSI_PENDING__MSI_PENDING_MASK 0xFFFFFFFFL |
|---|
| 150306 | //BIF_CFG_DEV1_EPF1_1_MSI_PENDING_64 |
|---|
| 150307 | #define BIF_CFG_DEV1_EPF1_1_MSI_PENDING_64__MSI_PENDING_64__SHIFT 0x0 |
|---|
| 150308 | #define BIF_CFG_DEV1_EPF1_1_MSI_PENDING_64__MSI_PENDING_64_MASK 0xFFFFFFFFL |
|---|
| 150309 | //BIF_CFG_DEV1_EPF1_1_MSIX_CAP_LIST |
|---|
| 150310 | #define BIF_CFG_DEV1_EPF1_1_MSIX_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 150311 | #define BIF_CFG_DEV1_EPF1_1_MSIX_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
|---|
| 150312 | #define BIF_CFG_DEV1_EPF1_1_MSIX_CAP_LIST__CAP_ID_MASK 0x00FFL |
|---|
| 150313 | #define BIF_CFG_DEV1_EPF1_1_MSIX_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
|---|
| 150314 | //BIF_CFG_DEV1_EPF1_1_MSIX_MSG_CNTL |
|---|
| 150315 | #define BIF_CFG_DEV1_EPF1_1_MSIX_MSG_CNTL__MSIX_TABLE_SIZE__SHIFT 0x0 |
|---|
| 150316 | #define BIF_CFG_DEV1_EPF1_1_MSIX_MSG_CNTL__MSIX_FUNC_MASK__SHIFT 0xe |
|---|
| 150317 | #define BIF_CFG_DEV1_EPF1_1_MSIX_MSG_CNTL__MSIX_EN__SHIFT 0xf |
|---|
| 150318 | #define BIF_CFG_DEV1_EPF1_1_MSIX_MSG_CNTL__MSIX_TABLE_SIZE_MASK 0x07FFL |
|---|
| 150319 | #define BIF_CFG_DEV1_EPF1_1_MSIX_MSG_CNTL__MSIX_FUNC_MASK_MASK 0x4000L |
|---|
| 150320 | #define BIF_CFG_DEV1_EPF1_1_MSIX_MSG_CNTL__MSIX_EN_MASK 0x8000L |
|---|
| 150321 | //BIF_CFG_DEV1_EPF1_1_MSIX_TABLE |
|---|
| 150322 | #define BIF_CFG_DEV1_EPF1_1_MSIX_TABLE__MSIX_TABLE_BIR__SHIFT 0x0 |
|---|
| 150323 | #define BIF_CFG_DEV1_EPF1_1_MSIX_TABLE__MSIX_TABLE_OFFSET__SHIFT 0x3 |
|---|
| 150324 | #define BIF_CFG_DEV1_EPF1_1_MSIX_TABLE__MSIX_TABLE_BIR_MASK 0x00000007L |
|---|
| 150325 | #define BIF_CFG_DEV1_EPF1_1_MSIX_TABLE__MSIX_TABLE_OFFSET_MASK 0xFFFFFFF8L |
|---|
| 150326 | //BIF_CFG_DEV1_EPF1_1_MSIX_PBA |
|---|
| 150327 | #define BIF_CFG_DEV1_EPF1_1_MSIX_PBA__MSIX_PBA_BIR__SHIFT 0x0 |
|---|
| 150328 | #define BIF_CFG_DEV1_EPF1_1_MSIX_PBA__MSIX_PBA_OFFSET__SHIFT 0x3 |
|---|
| 150329 | #define BIF_CFG_DEV1_EPF1_1_MSIX_PBA__MSIX_PBA_BIR_MASK 0x00000007L |
|---|
| 150330 | #define BIF_CFG_DEV1_EPF1_1_MSIX_PBA__MSIX_PBA_OFFSET_MASK 0xFFFFFFF8L |
|---|
| 150331 | //BIF_CFG_DEV1_EPF1_1_SATA_CAP_0 |
|---|
| 150332 | #define BIF_CFG_DEV1_EPF1_1_SATA_CAP_0__CAP_ID__SHIFT 0x0 |
|---|
| 150333 | #define BIF_CFG_DEV1_EPF1_1_SATA_CAP_0__NEXT_PTR__SHIFT 0x8 |
|---|
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| 150478 | #define BIF_CFG_DEV1_EPF1_1_PCIE_UNCORR_ERR_SEVERITY__CPL_TIMEOUT_SEVERITY_MASK 0x00004000L |
|---|
| 150479 | #define BIF_CFG_DEV1_EPF1_1_PCIE_UNCORR_ERR_SEVERITY__CPL_ABORT_ERR_SEVERITY_MASK 0x00008000L |
|---|
| 150480 | #define BIF_CFG_DEV1_EPF1_1_PCIE_UNCORR_ERR_SEVERITY__UNEXP_CPL_SEVERITY_MASK 0x00010000L |
|---|
| 150481 | #define BIF_CFG_DEV1_EPF1_1_PCIE_UNCORR_ERR_SEVERITY__RCV_OVFL_SEVERITY_MASK 0x00020000L |
|---|
| 150482 | #define BIF_CFG_DEV1_EPF1_1_PCIE_UNCORR_ERR_SEVERITY__MAL_TLP_SEVERITY_MASK 0x00040000L |
|---|
| 150483 | #define BIF_CFG_DEV1_EPF1_1_PCIE_UNCORR_ERR_SEVERITY__ECRC_ERR_SEVERITY_MASK 0x00080000L |
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| 150484 | #define BIF_CFG_DEV1_EPF1_1_PCIE_UNCORR_ERR_SEVERITY__UNSUPP_REQ_ERR_SEVERITY_MASK 0x00100000L |
|---|
| 150485 | #define BIF_CFG_DEV1_EPF1_1_PCIE_UNCORR_ERR_SEVERITY__ACS_VIOLATION_SEVERITY_MASK 0x00200000L |
|---|
| 150486 | #define BIF_CFG_DEV1_EPF1_1_PCIE_UNCORR_ERR_SEVERITY__UNCORR_INT_ERR_SEVERITY_MASK 0x00400000L |
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| 150487 | #define BIF_CFG_DEV1_EPF1_1_PCIE_UNCORR_ERR_SEVERITY__MC_BLOCKED_TLP_SEVERITY_MASK 0x00800000L |
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| 150488 | #define BIF_CFG_DEV1_EPF1_1_PCIE_UNCORR_ERR_SEVERITY__ATOMICOP_EGRESS_BLOCKED_SEVERITY_MASK 0x01000000L |
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| 150489 | #define BIF_CFG_DEV1_EPF1_1_PCIE_UNCORR_ERR_SEVERITY__TLP_PREFIX_BLOCKED_ERR_SEVERITY_MASK 0x02000000L |
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| 150490 | #define BIF_CFG_DEV1_EPF1_1_PCIE_UNCORR_ERR_SEVERITY__POISONED_TLP_EGRESS_BLOCKED_SEVERITY_MASK 0x04000000L |
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| 150491 | //BIF_CFG_DEV1_EPF1_1_PCIE_CORR_ERR_STATUS |
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| 150494 | #define BIF_CFG_DEV1_EPF1_1_PCIE_CORR_ERR_STATUS__BAD_DLLP_STATUS__SHIFT 0x7 |
|---|
| 150495 | #define BIF_CFG_DEV1_EPF1_1_PCIE_CORR_ERR_STATUS__REPLAY_NUM_ROLLOVER_STATUS__SHIFT 0x8 |
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| 150496 | #define BIF_CFG_DEV1_EPF1_1_PCIE_CORR_ERR_STATUS__REPLAY_TIMER_TIMEOUT_STATUS__SHIFT 0xc |
|---|
| 150497 | #define BIF_CFG_DEV1_EPF1_1_PCIE_CORR_ERR_STATUS__ADVISORY_NONFATAL_ERR_STATUS__SHIFT 0xd |
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| 150498 | #define BIF_CFG_DEV1_EPF1_1_PCIE_CORR_ERR_STATUS__CORR_INT_ERR_STATUS__SHIFT 0xe |
|---|
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|---|
| 150500 | #define BIF_CFG_DEV1_EPF1_1_PCIE_CORR_ERR_STATUS__RCV_ERR_STATUS_MASK 0x00000001L |
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| 150501 | #define BIF_CFG_DEV1_EPF1_1_PCIE_CORR_ERR_STATUS__BAD_TLP_STATUS_MASK 0x00000040L |
|---|
| 150502 | #define BIF_CFG_DEV1_EPF1_1_PCIE_CORR_ERR_STATUS__BAD_DLLP_STATUS_MASK 0x00000080L |
|---|
| 150503 | #define BIF_CFG_DEV1_EPF1_1_PCIE_CORR_ERR_STATUS__REPLAY_NUM_ROLLOVER_STATUS_MASK 0x00000100L |
|---|
| 150504 | #define BIF_CFG_DEV1_EPF1_1_PCIE_CORR_ERR_STATUS__REPLAY_TIMER_TIMEOUT_STATUS_MASK 0x00001000L |
|---|
| 150505 | #define BIF_CFG_DEV1_EPF1_1_PCIE_CORR_ERR_STATUS__ADVISORY_NONFATAL_ERR_STATUS_MASK 0x00002000L |
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| 150506 | #define BIF_CFG_DEV1_EPF1_1_PCIE_CORR_ERR_STATUS__CORR_INT_ERR_STATUS_MASK 0x00004000L |
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| 150507 | #define BIF_CFG_DEV1_EPF1_1_PCIE_CORR_ERR_STATUS__HDR_LOG_OVFL_STATUS_MASK 0x00008000L |
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| 150508 | //BIF_CFG_DEV1_EPF1_1_PCIE_CORR_ERR_MASK |
|---|
| 150509 | #define BIF_CFG_DEV1_EPF1_1_PCIE_CORR_ERR_MASK__RCV_ERR_MASK__SHIFT 0x0 |
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| 150510 | #define BIF_CFG_DEV1_EPF1_1_PCIE_CORR_ERR_MASK__BAD_TLP_MASK__SHIFT 0x6 |
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| 150511 | #define BIF_CFG_DEV1_EPF1_1_PCIE_CORR_ERR_MASK__BAD_DLLP_MASK__SHIFT 0x7 |
|---|
| 150512 | #define BIF_CFG_DEV1_EPF1_1_PCIE_CORR_ERR_MASK__REPLAY_NUM_ROLLOVER_MASK__SHIFT 0x8 |
|---|
| 150513 | #define BIF_CFG_DEV1_EPF1_1_PCIE_CORR_ERR_MASK__REPLAY_TIMER_TIMEOUT_MASK__SHIFT 0xc |
|---|
| 150514 | #define BIF_CFG_DEV1_EPF1_1_PCIE_CORR_ERR_MASK__ADVISORY_NONFATAL_ERR_MASK__SHIFT 0xd |
|---|
| 150515 | #define BIF_CFG_DEV1_EPF1_1_PCIE_CORR_ERR_MASK__CORR_INT_ERR_MASK__SHIFT 0xe |
|---|
| 150516 | #define BIF_CFG_DEV1_EPF1_1_PCIE_CORR_ERR_MASK__HDR_LOG_OVFL_MASK__SHIFT 0xf |
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| 150517 | #define BIF_CFG_DEV1_EPF1_1_PCIE_CORR_ERR_MASK__RCV_ERR_MASK_MASK 0x00000001L |
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| 150518 | #define BIF_CFG_DEV1_EPF1_1_PCIE_CORR_ERR_MASK__BAD_TLP_MASK_MASK 0x00000040L |
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| 150519 | #define BIF_CFG_DEV1_EPF1_1_PCIE_CORR_ERR_MASK__BAD_DLLP_MASK_MASK 0x00000080L |
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| 150520 | #define BIF_CFG_DEV1_EPF1_1_PCIE_CORR_ERR_MASK__REPLAY_NUM_ROLLOVER_MASK_MASK 0x00000100L |
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| 150521 | #define BIF_CFG_DEV1_EPF1_1_PCIE_CORR_ERR_MASK__REPLAY_TIMER_TIMEOUT_MASK_MASK 0x00001000L |
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| 150522 | #define BIF_CFG_DEV1_EPF1_1_PCIE_CORR_ERR_MASK__ADVISORY_NONFATAL_ERR_MASK_MASK 0x00002000L |
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| 150523 | #define BIF_CFG_DEV1_EPF1_1_PCIE_CORR_ERR_MASK__CORR_INT_ERR_MASK_MASK 0x00004000L |
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| 150524 | #define BIF_CFG_DEV1_EPF1_1_PCIE_CORR_ERR_MASK__HDR_LOG_OVFL_MASK_MASK 0x00008000L |
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| 150525 | //BIF_CFG_DEV1_EPF1_1_PCIE_ADV_ERR_CAP_CNTL |
|---|
| 150526 | #define BIF_CFG_DEV1_EPF1_1_PCIE_ADV_ERR_CAP_CNTL__FIRST_ERR_PTR__SHIFT 0x0 |
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| 150527 | #define BIF_CFG_DEV1_EPF1_1_PCIE_ADV_ERR_CAP_CNTL__ECRC_GEN_CAP__SHIFT 0x5 |
|---|
| 150528 | #define BIF_CFG_DEV1_EPF1_1_PCIE_ADV_ERR_CAP_CNTL__ECRC_GEN_EN__SHIFT 0x6 |
|---|
| 150529 | #define BIF_CFG_DEV1_EPF1_1_PCIE_ADV_ERR_CAP_CNTL__ECRC_CHECK_CAP__SHIFT 0x7 |
|---|
| 150530 | #define BIF_CFG_DEV1_EPF1_1_PCIE_ADV_ERR_CAP_CNTL__ECRC_CHECK_EN__SHIFT 0x8 |
|---|
| 150531 | #define BIF_CFG_DEV1_EPF1_1_PCIE_ADV_ERR_CAP_CNTL__MULTI_HDR_RECD_CAP__SHIFT 0x9 |
|---|
| 150532 | #define BIF_CFG_DEV1_EPF1_1_PCIE_ADV_ERR_CAP_CNTL__MULTI_HDR_RECD_EN__SHIFT 0xa |
|---|
| 150533 | #define BIF_CFG_DEV1_EPF1_1_PCIE_ADV_ERR_CAP_CNTL__TLP_PREFIX_LOG_PRESENT__SHIFT 0xb |
|---|
| 150534 | #define BIF_CFG_DEV1_EPF1_1_PCIE_ADV_ERR_CAP_CNTL__COMPLETION_TIMEOUT_LOG_CAPABLE__SHIFT 0xc |
|---|
| 150535 | #define BIF_CFG_DEV1_EPF1_1_PCIE_ADV_ERR_CAP_CNTL__FIRST_ERR_PTR_MASK 0x0000001FL |
|---|
| 150536 | #define BIF_CFG_DEV1_EPF1_1_PCIE_ADV_ERR_CAP_CNTL__ECRC_GEN_CAP_MASK 0x00000020L |
|---|
| 150537 | #define BIF_CFG_DEV1_EPF1_1_PCIE_ADV_ERR_CAP_CNTL__ECRC_GEN_EN_MASK 0x00000040L |
|---|
| 150538 | #define BIF_CFG_DEV1_EPF1_1_PCIE_ADV_ERR_CAP_CNTL__ECRC_CHECK_CAP_MASK 0x00000080L |
|---|
| 150539 | #define BIF_CFG_DEV1_EPF1_1_PCIE_ADV_ERR_CAP_CNTL__ECRC_CHECK_EN_MASK 0x00000100L |
|---|
| 150540 | #define BIF_CFG_DEV1_EPF1_1_PCIE_ADV_ERR_CAP_CNTL__MULTI_HDR_RECD_CAP_MASK 0x00000200L |
|---|
| 150541 | #define BIF_CFG_DEV1_EPF1_1_PCIE_ADV_ERR_CAP_CNTL__MULTI_HDR_RECD_EN_MASK 0x00000400L |
|---|
| 150542 | #define BIF_CFG_DEV1_EPF1_1_PCIE_ADV_ERR_CAP_CNTL__TLP_PREFIX_LOG_PRESENT_MASK 0x00000800L |
|---|
| 150543 | #define BIF_CFG_DEV1_EPF1_1_PCIE_ADV_ERR_CAP_CNTL__COMPLETION_TIMEOUT_LOG_CAPABLE_MASK 0x00001000L |
|---|
| 150544 | //BIF_CFG_DEV1_EPF1_1_PCIE_HDR_LOG0 |
|---|
| 150545 | #define BIF_CFG_DEV1_EPF1_1_PCIE_HDR_LOG0__TLP_HDR__SHIFT 0x0 |
|---|
| 150546 | #define BIF_CFG_DEV1_EPF1_1_PCIE_HDR_LOG0__TLP_HDR_MASK 0xFFFFFFFFL |
|---|
| 150547 | //BIF_CFG_DEV1_EPF1_1_PCIE_HDR_LOG1 |
|---|
| 150548 | #define BIF_CFG_DEV1_EPF1_1_PCIE_HDR_LOG1__TLP_HDR__SHIFT 0x0 |
|---|
| 150549 | #define BIF_CFG_DEV1_EPF1_1_PCIE_HDR_LOG1__TLP_HDR_MASK 0xFFFFFFFFL |
|---|
| 150550 | //BIF_CFG_DEV1_EPF1_1_PCIE_HDR_LOG2 |
|---|
| 150551 | #define BIF_CFG_DEV1_EPF1_1_PCIE_HDR_LOG2__TLP_HDR__SHIFT 0x0 |
|---|
| 150552 | #define BIF_CFG_DEV1_EPF1_1_PCIE_HDR_LOG2__TLP_HDR_MASK 0xFFFFFFFFL |
|---|
| 150553 | //BIF_CFG_DEV1_EPF1_1_PCIE_HDR_LOG3 |
|---|
| 150554 | #define BIF_CFG_DEV1_EPF1_1_PCIE_HDR_LOG3__TLP_HDR__SHIFT 0x0 |
|---|
| 150555 | #define BIF_CFG_DEV1_EPF1_1_PCIE_HDR_LOG3__TLP_HDR_MASK 0xFFFFFFFFL |
|---|
| 150556 | //BIF_CFG_DEV1_EPF1_1_PCIE_TLP_PREFIX_LOG0 |
|---|
| 150557 | #define BIF_CFG_DEV1_EPF1_1_PCIE_TLP_PREFIX_LOG0__TLP_PREFIX__SHIFT 0x0 |
|---|
| 150558 | #define BIF_CFG_DEV1_EPF1_1_PCIE_TLP_PREFIX_LOG0__TLP_PREFIX_MASK 0xFFFFFFFFL |
|---|
| 150559 | //BIF_CFG_DEV1_EPF1_1_PCIE_TLP_PREFIX_LOG1 |
|---|
| 150560 | #define BIF_CFG_DEV1_EPF1_1_PCIE_TLP_PREFIX_LOG1__TLP_PREFIX__SHIFT 0x0 |
|---|
| 150561 | #define BIF_CFG_DEV1_EPF1_1_PCIE_TLP_PREFIX_LOG1__TLP_PREFIX_MASK 0xFFFFFFFFL |
|---|
| 150562 | //BIF_CFG_DEV1_EPF1_1_PCIE_TLP_PREFIX_LOG2 |
|---|
| 150563 | #define BIF_CFG_DEV1_EPF1_1_PCIE_TLP_PREFIX_LOG2__TLP_PREFIX__SHIFT 0x0 |
|---|
| 150564 | #define BIF_CFG_DEV1_EPF1_1_PCIE_TLP_PREFIX_LOG2__TLP_PREFIX_MASK 0xFFFFFFFFL |
|---|
| 150565 | //BIF_CFG_DEV1_EPF1_1_PCIE_TLP_PREFIX_LOG3 |
|---|
| 150566 | #define BIF_CFG_DEV1_EPF1_1_PCIE_TLP_PREFIX_LOG3__TLP_PREFIX__SHIFT 0x0 |
|---|
| 150567 | #define BIF_CFG_DEV1_EPF1_1_PCIE_TLP_PREFIX_LOG3__TLP_PREFIX_MASK 0xFFFFFFFFL |
|---|
| 150568 | //BIF_CFG_DEV1_EPF1_1_PCIE_BAR_ENH_CAP_LIST |
|---|
| 150569 | #define BIF_CFG_DEV1_EPF1_1_PCIE_BAR_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
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| 150570 | #define BIF_CFG_DEV1_EPF1_1_PCIE_BAR_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 150571 | #define BIF_CFG_DEV1_EPF1_1_PCIE_BAR_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 150572 | #define BIF_CFG_DEV1_EPF1_1_PCIE_BAR_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 150573 | #define BIF_CFG_DEV1_EPF1_1_PCIE_BAR_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 150574 | #define BIF_CFG_DEV1_EPF1_1_PCIE_BAR_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 150575 | //BIF_CFG_DEV1_EPF1_1_PCIE_BAR1_CAP |
|---|
| 150576 | #define BIF_CFG_DEV1_EPF1_1_PCIE_BAR1_CAP__BAR_SIZE_SUPPORTED__SHIFT 0x4 |
|---|
| 150577 | #define BIF_CFG_DEV1_EPF1_1_PCIE_BAR1_CAP__BAR_SIZE_SUPPORTED_MASK 0xFFFFFFF0L |
|---|
| 150578 | //BIF_CFG_DEV1_EPF1_1_PCIE_BAR1_CNTL |
|---|
| 150579 | #define BIF_CFG_DEV1_EPF1_1_PCIE_BAR1_CNTL__BAR_INDEX__SHIFT 0x0 |
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|---|
| 150581 | #define BIF_CFG_DEV1_EPF1_1_PCIE_BAR1_CNTL__BAR_SIZE__SHIFT 0x8 |
|---|
| 150582 | #define BIF_CFG_DEV1_EPF1_1_PCIE_BAR1_CNTL__BAR_SIZE_SUPPORTED_UPPER__SHIFT 0x10 |
|---|
| 150583 | #define BIF_CFG_DEV1_EPF1_1_PCIE_BAR1_CNTL__BAR_INDEX_MASK 0x00000007L |
|---|
| 150584 | #define BIF_CFG_DEV1_EPF1_1_PCIE_BAR1_CNTL__BAR_TOTAL_NUM_MASK 0x000000E0L |
|---|
| 150585 | #define BIF_CFG_DEV1_EPF1_1_PCIE_BAR1_CNTL__BAR_SIZE_MASK 0x00003F00L |
|---|
| 150586 | #define BIF_CFG_DEV1_EPF1_1_PCIE_BAR1_CNTL__BAR_SIZE_SUPPORTED_UPPER_MASK 0xFFFF0000L |
|---|
| 150587 | //BIF_CFG_DEV1_EPF1_1_PCIE_BAR2_CAP |
|---|
| 150588 | #define BIF_CFG_DEV1_EPF1_1_PCIE_BAR2_CAP__BAR_SIZE_SUPPORTED__SHIFT 0x4 |
|---|
| 150589 | #define BIF_CFG_DEV1_EPF1_1_PCIE_BAR2_CAP__BAR_SIZE_SUPPORTED_MASK 0xFFFFFFF0L |
|---|
| 150590 | //BIF_CFG_DEV1_EPF1_1_PCIE_BAR2_CNTL |
|---|
| 150591 | #define BIF_CFG_DEV1_EPF1_1_PCIE_BAR2_CNTL__BAR_INDEX__SHIFT 0x0 |
|---|
| 150592 | #define BIF_CFG_DEV1_EPF1_1_PCIE_BAR2_CNTL__BAR_TOTAL_NUM__SHIFT 0x5 |
|---|
| 150593 | #define BIF_CFG_DEV1_EPF1_1_PCIE_BAR2_CNTL__BAR_SIZE__SHIFT 0x8 |
|---|
| 150594 | #define BIF_CFG_DEV1_EPF1_1_PCIE_BAR2_CNTL__BAR_SIZE_SUPPORTED_UPPER__SHIFT 0x10 |
|---|
| 150595 | #define BIF_CFG_DEV1_EPF1_1_PCIE_BAR2_CNTL__BAR_INDEX_MASK 0x00000007L |
|---|
| 150596 | #define BIF_CFG_DEV1_EPF1_1_PCIE_BAR2_CNTL__BAR_TOTAL_NUM_MASK 0x000000E0L |
|---|
| 150597 | #define BIF_CFG_DEV1_EPF1_1_PCIE_BAR2_CNTL__BAR_SIZE_MASK 0x00003F00L |
|---|
| 150598 | #define BIF_CFG_DEV1_EPF1_1_PCIE_BAR2_CNTL__BAR_SIZE_SUPPORTED_UPPER_MASK 0xFFFF0000L |
|---|
| 150599 | //BIF_CFG_DEV1_EPF1_1_PCIE_BAR3_CAP |
|---|
| 150600 | #define BIF_CFG_DEV1_EPF1_1_PCIE_BAR3_CAP__BAR_SIZE_SUPPORTED__SHIFT 0x4 |
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| 150601 | #define BIF_CFG_DEV1_EPF1_1_PCIE_BAR3_CAP__BAR_SIZE_SUPPORTED_MASK 0xFFFFFFF0L |
|---|
| 150602 | //BIF_CFG_DEV1_EPF1_1_PCIE_BAR3_CNTL |
|---|
| 150603 | #define BIF_CFG_DEV1_EPF1_1_PCIE_BAR3_CNTL__BAR_INDEX__SHIFT 0x0 |
|---|
| 150604 | #define BIF_CFG_DEV1_EPF1_1_PCIE_BAR3_CNTL__BAR_TOTAL_NUM__SHIFT 0x5 |
|---|
| 150605 | #define BIF_CFG_DEV1_EPF1_1_PCIE_BAR3_CNTL__BAR_SIZE__SHIFT 0x8 |
|---|
| 150606 | #define BIF_CFG_DEV1_EPF1_1_PCIE_BAR3_CNTL__BAR_SIZE_SUPPORTED_UPPER__SHIFT 0x10 |
|---|
| 150607 | #define BIF_CFG_DEV1_EPF1_1_PCIE_BAR3_CNTL__BAR_INDEX_MASK 0x00000007L |
|---|
| 150608 | #define BIF_CFG_DEV1_EPF1_1_PCIE_BAR3_CNTL__BAR_TOTAL_NUM_MASK 0x000000E0L |
|---|
| 150609 | #define BIF_CFG_DEV1_EPF1_1_PCIE_BAR3_CNTL__BAR_SIZE_MASK 0x00003F00L |
|---|
| 150610 | #define BIF_CFG_DEV1_EPF1_1_PCIE_BAR3_CNTL__BAR_SIZE_SUPPORTED_UPPER_MASK 0xFFFF0000L |
|---|
| 150611 | //BIF_CFG_DEV1_EPF1_1_PCIE_BAR4_CAP |
|---|
| 150612 | #define BIF_CFG_DEV1_EPF1_1_PCIE_BAR4_CAP__BAR_SIZE_SUPPORTED__SHIFT 0x4 |
|---|
| 150613 | #define BIF_CFG_DEV1_EPF1_1_PCIE_BAR4_CAP__BAR_SIZE_SUPPORTED_MASK 0xFFFFFFF0L |
|---|
| 150614 | //BIF_CFG_DEV1_EPF1_1_PCIE_BAR4_CNTL |
|---|
| 150615 | #define BIF_CFG_DEV1_EPF1_1_PCIE_BAR4_CNTL__BAR_INDEX__SHIFT 0x0 |
|---|
| 150616 | #define BIF_CFG_DEV1_EPF1_1_PCIE_BAR4_CNTL__BAR_TOTAL_NUM__SHIFT 0x5 |
|---|
| 150617 | #define BIF_CFG_DEV1_EPF1_1_PCIE_BAR4_CNTL__BAR_SIZE__SHIFT 0x8 |
|---|
| 150618 | #define BIF_CFG_DEV1_EPF1_1_PCIE_BAR4_CNTL__BAR_SIZE_SUPPORTED_UPPER__SHIFT 0x10 |
|---|
| 150619 | #define BIF_CFG_DEV1_EPF1_1_PCIE_BAR4_CNTL__BAR_INDEX_MASK 0x00000007L |
|---|
| 150620 | #define BIF_CFG_DEV1_EPF1_1_PCIE_BAR4_CNTL__BAR_TOTAL_NUM_MASK 0x000000E0L |
|---|
| 150621 | #define BIF_CFG_DEV1_EPF1_1_PCIE_BAR4_CNTL__BAR_SIZE_MASK 0x00003F00L |
|---|
| 150622 | #define BIF_CFG_DEV1_EPF1_1_PCIE_BAR4_CNTL__BAR_SIZE_SUPPORTED_UPPER_MASK 0xFFFF0000L |
|---|
| 150623 | //BIF_CFG_DEV1_EPF1_1_PCIE_BAR5_CAP |
|---|
| 150624 | #define BIF_CFG_DEV1_EPF1_1_PCIE_BAR5_CAP__BAR_SIZE_SUPPORTED__SHIFT 0x4 |
|---|
| 150625 | #define BIF_CFG_DEV1_EPF1_1_PCIE_BAR5_CAP__BAR_SIZE_SUPPORTED_MASK 0xFFFFFFF0L |
|---|
| 150626 | //BIF_CFG_DEV1_EPF1_1_PCIE_BAR5_CNTL |
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| 150627 | #define BIF_CFG_DEV1_EPF1_1_PCIE_BAR5_CNTL__BAR_INDEX__SHIFT 0x0 |
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| 150628 | #define BIF_CFG_DEV1_EPF1_1_PCIE_BAR5_CNTL__BAR_TOTAL_NUM__SHIFT 0x5 |
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| 150629 | #define BIF_CFG_DEV1_EPF1_1_PCIE_BAR5_CNTL__BAR_SIZE__SHIFT 0x8 |
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| 150630 | #define BIF_CFG_DEV1_EPF1_1_PCIE_BAR5_CNTL__BAR_SIZE_SUPPORTED_UPPER__SHIFT 0x10 |
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| 150631 | #define BIF_CFG_DEV1_EPF1_1_PCIE_BAR5_CNTL__BAR_INDEX_MASK 0x00000007L |
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| 150632 | #define BIF_CFG_DEV1_EPF1_1_PCIE_BAR5_CNTL__BAR_TOTAL_NUM_MASK 0x000000E0L |
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| 150633 | #define BIF_CFG_DEV1_EPF1_1_PCIE_BAR5_CNTL__BAR_SIZE_MASK 0x00003F00L |
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| 150634 | #define BIF_CFG_DEV1_EPF1_1_PCIE_BAR5_CNTL__BAR_SIZE_SUPPORTED_UPPER_MASK 0xFFFF0000L |
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| 150638 | //BIF_CFG_DEV1_EPF1_1_PCIE_BAR6_CNTL |
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| 150639 | #define BIF_CFG_DEV1_EPF1_1_PCIE_BAR6_CNTL__BAR_INDEX__SHIFT 0x0 |
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| 150640 | #define BIF_CFG_DEV1_EPF1_1_PCIE_BAR6_CNTL__BAR_TOTAL_NUM__SHIFT 0x5 |
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| 150641 | #define BIF_CFG_DEV1_EPF1_1_PCIE_BAR6_CNTL__BAR_SIZE__SHIFT 0x8 |
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| 150642 | #define BIF_CFG_DEV1_EPF1_1_PCIE_BAR6_CNTL__BAR_SIZE_SUPPORTED_UPPER__SHIFT 0x10 |
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| 150643 | #define BIF_CFG_DEV1_EPF1_1_PCIE_BAR6_CNTL__BAR_INDEX_MASK 0x00000007L |
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| 150644 | #define BIF_CFG_DEV1_EPF1_1_PCIE_BAR6_CNTL__BAR_TOTAL_NUM_MASK 0x000000E0L |
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| 150645 | #define BIF_CFG_DEV1_EPF1_1_PCIE_BAR6_CNTL__BAR_SIZE_MASK 0x00003F00L |
|---|
| 150646 | #define BIF_CFG_DEV1_EPF1_1_PCIE_BAR6_CNTL__BAR_SIZE_SUPPORTED_UPPER_MASK 0xFFFF0000L |
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| 150647 | //BIF_CFG_DEV1_EPF1_1_PCIE_PWR_BUDGET_ENH_CAP_LIST |
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| 150648 | #define BIF_CFG_DEV1_EPF1_1_PCIE_PWR_BUDGET_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
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| 150649 | #define BIF_CFG_DEV1_EPF1_1_PCIE_PWR_BUDGET_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
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| 150650 | #define BIF_CFG_DEV1_EPF1_1_PCIE_PWR_BUDGET_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
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| 150652 | #define BIF_CFG_DEV1_EPF1_1_PCIE_PWR_BUDGET_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
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| 150653 | #define BIF_CFG_DEV1_EPF1_1_PCIE_PWR_BUDGET_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
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| 150656 | #define BIF_CFG_DEV1_EPF1_1_PCIE_PWR_BUDGET_DATA_SELECT__DATA_SELECT_MASK 0xFFL |
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| 150657 | //BIF_CFG_DEV1_EPF1_1_PCIE_PWR_BUDGET_DATA |
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| 150664 | #define BIF_CFG_DEV1_EPF1_1_PCIE_PWR_BUDGET_DATA__BASE_POWER_MASK 0x000000FFL |
|---|
| 150665 | #define BIF_CFG_DEV1_EPF1_1_PCIE_PWR_BUDGET_DATA__DATA_SCALE_MASK 0x00000300L |
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| 150666 | #define BIF_CFG_DEV1_EPF1_1_PCIE_PWR_BUDGET_DATA__PM_SUB_STATE_MASK 0x00001C00L |
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| 150667 | #define BIF_CFG_DEV1_EPF1_1_PCIE_PWR_BUDGET_DATA__PM_STATE_MASK 0x00006000L |
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| 150668 | #define BIF_CFG_DEV1_EPF1_1_PCIE_PWR_BUDGET_DATA__TYPE_MASK 0x00038000L |
|---|
| 150669 | #define BIF_CFG_DEV1_EPF1_1_PCIE_PWR_BUDGET_DATA__POWER_RAIL_MASK 0x001C0000L |
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| 150670 | //BIF_CFG_DEV1_EPF1_1_PCIE_PWR_BUDGET_CAP |
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| 150671 | #define BIF_CFG_DEV1_EPF1_1_PCIE_PWR_BUDGET_CAP__SYSTEM_ALLOCATED__SHIFT 0x0 |
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| 150672 | #define BIF_CFG_DEV1_EPF1_1_PCIE_PWR_BUDGET_CAP__SYSTEM_ALLOCATED_MASK 0x01L |
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| 150673 | //BIF_CFG_DEV1_EPF1_1_PCIE_DPA_ENH_CAP_LIST |
|---|
| 150674 | #define BIF_CFG_DEV1_EPF1_1_PCIE_DPA_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
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| 150675 | #define BIF_CFG_DEV1_EPF1_1_PCIE_DPA_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
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| 150676 | #define BIF_CFG_DEV1_EPF1_1_PCIE_DPA_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 150677 | #define BIF_CFG_DEV1_EPF1_1_PCIE_DPA_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 150678 | #define BIF_CFG_DEV1_EPF1_1_PCIE_DPA_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 150679 | #define BIF_CFG_DEV1_EPF1_1_PCIE_DPA_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 150680 | //BIF_CFG_DEV1_EPF1_1_PCIE_DPA_CAP |
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| 150681 | #define BIF_CFG_DEV1_EPF1_1_PCIE_DPA_CAP__SUBSTATE_MAX__SHIFT 0x0 |
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| 150682 | #define BIF_CFG_DEV1_EPF1_1_PCIE_DPA_CAP__TRANS_LAT_UNIT__SHIFT 0x8 |
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| 150683 | #define BIF_CFG_DEV1_EPF1_1_PCIE_DPA_CAP__PWR_ALLOC_SCALE__SHIFT 0xc |
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| 150684 | #define BIF_CFG_DEV1_EPF1_1_PCIE_DPA_CAP__TRANS_LAT_VAL_0__SHIFT 0x10 |
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| 150685 | #define BIF_CFG_DEV1_EPF1_1_PCIE_DPA_CAP__TRANS_LAT_VAL_1__SHIFT 0x18 |
|---|
| 150686 | #define BIF_CFG_DEV1_EPF1_1_PCIE_DPA_CAP__SUBSTATE_MAX_MASK 0x0000001FL |
|---|
| 150687 | #define BIF_CFG_DEV1_EPF1_1_PCIE_DPA_CAP__TRANS_LAT_UNIT_MASK 0x00000300L |
|---|
| 150688 | #define BIF_CFG_DEV1_EPF1_1_PCIE_DPA_CAP__PWR_ALLOC_SCALE_MASK 0x00003000L |
|---|
| 150689 | #define BIF_CFG_DEV1_EPF1_1_PCIE_DPA_CAP__TRANS_LAT_VAL_0_MASK 0x00FF0000L |
|---|
| 150690 | #define BIF_CFG_DEV1_EPF1_1_PCIE_DPA_CAP__TRANS_LAT_VAL_1_MASK 0xFF000000L |
|---|
| 150691 | //BIF_CFG_DEV1_EPF1_1_PCIE_DPA_LATENCY_INDICATOR |
|---|
| 150692 | #define BIF_CFG_DEV1_EPF1_1_PCIE_DPA_LATENCY_INDICATOR__TRANS_LAT_INDICATOR_BITS__SHIFT 0x0 |
|---|
| 150693 | #define BIF_CFG_DEV1_EPF1_1_PCIE_DPA_LATENCY_INDICATOR__TRANS_LAT_INDICATOR_BITS_MASK 0x000000FFL |
|---|
| 150694 | //BIF_CFG_DEV1_EPF1_1_PCIE_DPA_STATUS |
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| 150695 | #define BIF_CFG_DEV1_EPF1_1_PCIE_DPA_STATUS__SUBSTATE_STATUS__SHIFT 0x0 |
|---|
| 150696 | #define BIF_CFG_DEV1_EPF1_1_PCIE_DPA_STATUS__SUBSTATE_CNTL_ENABLED__SHIFT 0x8 |
|---|
| 150697 | #define BIF_CFG_DEV1_EPF1_1_PCIE_DPA_STATUS__SUBSTATE_STATUS_MASK 0x001FL |
|---|
| 150698 | #define BIF_CFG_DEV1_EPF1_1_PCIE_DPA_STATUS__SUBSTATE_CNTL_ENABLED_MASK 0x0100L |
|---|
| 150699 | //BIF_CFG_DEV1_EPF1_1_PCIE_DPA_CNTL |
|---|
| 150700 | #define BIF_CFG_DEV1_EPF1_1_PCIE_DPA_CNTL__SUBSTATE_CNTL__SHIFT 0x0 |
|---|
| 150701 | #define BIF_CFG_DEV1_EPF1_1_PCIE_DPA_CNTL__SUBSTATE_CNTL_MASK 0x001FL |
|---|
| 150702 | //BIF_CFG_DEV1_EPF1_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_0 |
|---|
| 150703 | #define BIF_CFG_DEV1_EPF1_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_0__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 150704 | #define BIF_CFG_DEV1_EPF1_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_0__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 150705 | //BIF_CFG_DEV1_EPF1_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_1 |
|---|
| 150706 | #define BIF_CFG_DEV1_EPF1_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_1__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 150707 | #define BIF_CFG_DEV1_EPF1_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_1__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 150708 | //BIF_CFG_DEV1_EPF1_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_2 |
|---|
| 150709 | #define BIF_CFG_DEV1_EPF1_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_2__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 150710 | #define BIF_CFG_DEV1_EPF1_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_2__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 150711 | //BIF_CFG_DEV1_EPF1_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_3 |
|---|
| 150712 | #define BIF_CFG_DEV1_EPF1_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_3__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 150713 | #define BIF_CFG_DEV1_EPF1_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_3__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 150714 | //BIF_CFG_DEV1_EPF1_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_4 |
|---|
| 150715 | #define BIF_CFG_DEV1_EPF1_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_4__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 150716 | #define BIF_CFG_DEV1_EPF1_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_4__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 150717 | //BIF_CFG_DEV1_EPF1_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_5 |
|---|
| 150718 | #define BIF_CFG_DEV1_EPF1_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_5__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 150719 | #define BIF_CFG_DEV1_EPF1_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_5__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 150720 | //BIF_CFG_DEV1_EPF1_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_6 |
|---|
| 150721 | #define BIF_CFG_DEV1_EPF1_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_6__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 150722 | #define BIF_CFG_DEV1_EPF1_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_6__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 150723 | //BIF_CFG_DEV1_EPF1_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_7 |
|---|
| 150724 | #define BIF_CFG_DEV1_EPF1_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_7__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 150725 | #define BIF_CFG_DEV1_EPF1_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_7__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 150726 | //BIF_CFG_DEV1_EPF1_1_PCIE_ACS_ENH_CAP_LIST |
|---|
| 150727 | #define BIF_CFG_DEV1_EPF1_1_PCIE_ACS_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 150728 | #define BIF_CFG_DEV1_EPF1_1_PCIE_ACS_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 150729 | #define BIF_CFG_DEV1_EPF1_1_PCIE_ACS_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 150730 | #define BIF_CFG_DEV1_EPF1_1_PCIE_ACS_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 150731 | #define BIF_CFG_DEV1_EPF1_1_PCIE_ACS_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 150732 | #define BIF_CFG_DEV1_EPF1_1_PCIE_ACS_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 150733 | //BIF_CFG_DEV1_EPF1_1_PCIE_ACS_CAP |
|---|
| 150734 | #define BIF_CFG_DEV1_EPF1_1_PCIE_ACS_CAP__SOURCE_VALIDATION__SHIFT 0x0 |
|---|
| 150735 | #define BIF_CFG_DEV1_EPF1_1_PCIE_ACS_CAP__TRANSLATION_BLOCKING__SHIFT 0x1 |
|---|
| 150736 | #define BIF_CFG_DEV1_EPF1_1_PCIE_ACS_CAP__P2P_REQUEST_REDIRECT__SHIFT 0x2 |
|---|
| 150737 | #define BIF_CFG_DEV1_EPF1_1_PCIE_ACS_CAP__P2P_COMPLETION_REDIRECT__SHIFT 0x3 |
|---|
| 150738 | #define BIF_CFG_DEV1_EPF1_1_PCIE_ACS_CAP__UPSTREAM_FORWARDING__SHIFT 0x4 |
|---|
| 150739 | #define BIF_CFG_DEV1_EPF1_1_PCIE_ACS_CAP__P2P_EGRESS_CONTROL__SHIFT 0x5 |
|---|
| 150740 | #define BIF_CFG_DEV1_EPF1_1_PCIE_ACS_CAP__DIRECT_TRANSLATED_P2P__SHIFT 0x6 |
|---|
| 150741 | #define BIF_CFG_DEV1_EPF1_1_PCIE_ACS_CAP__EGRESS_CONTROL_VECTOR_SIZE__SHIFT 0x8 |
|---|
| 150742 | #define BIF_CFG_DEV1_EPF1_1_PCIE_ACS_CAP__SOURCE_VALIDATION_MASK 0x0001L |
|---|
| 150743 | #define BIF_CFG_DEV1_EPF1_1_PCIE_ACS_CAP__TRANSLATION_BLOCKING_MASK 0x0002L |
|---|
| 150744 | #define BIF_CFG_DEV1_EPF1_1_PCIE_ACS_CAP__P2P_REQUEST_REDIRECT_MASK 0x0004L |
|---|
| 150745 | #define BIF_CFG_DEV1_EPF1_1_PCIE_ACS_CAP__P2P_COMPLETION_REDIRECT_MASK 0x0008L |
|---|
| 150746 | #define BIF_CFG_DEV1_EPF1_1_PCIE_ACS_CAP__UPSTREAM_FORWARDING_MASK 0x0010L |
|---|
| 150747 | #define BIF_CFG_DEV1_EPF1_1_PCIE_ACS_CAP__P2P_EGRESS_CONTROL_MASK 0x0020L |
|---|
| 150748 | #define BIF_CFG_DEV1_EPF1_1_PCIE_ACS_CAP__DIRECT_TRANSLATED_P2P_MASK 0x0040L |
|---|
| 150749 | #define BIF_CFG_DEV1_EPF1_1_PCIE_ACS_CAP__EGRESS_CONTROL_VECTOR_SIZE_MASK 0xFF00L |
|---|
| 150750 | //BIF_CFG_DEV1_EPF1_1_PCIE_ACS_CNTL |
|---|
| 150751 | #define BIF_CFG_DEV1_EPF1_1_PCIE_ACS_CNTL__SOURCE_VALIDATION_EN__SHIFT 0x0 |
|---|
| 150752 | #define BIF_CFG_DEV1_EPF1_1_PCIE_ACS_CNTL__TRANSLATION_BLOCKING_EN__SHIFT 0x1 |
|---|
| 150753 | #define BIF_CFG_DEV1_EPF1_1_PCIE_ACS_CNTL__P2P_REQUEST_REDIRECT_EN__SHIFT 0x2 |
|---|
| 150754 | #define BIF_CFG_DEV1_EPF1_1_PCIE_ACS_CNTL__P2P_COMPLETION_REDIRECT_EN__SHIFT 0x3 |
|---|
| 150755 | #define BIF_CFG_DEV1_EPF1_1_PCIE_ACS_CNTL__UPSTREAM_FORWARDING_EN__SHIFT 0x4 |
|---|
| 150756 | #define BIF_CFG_DEV1_EPF1_1_PCIE_ACS_CNTL__P2P_EGRESS_CONTROL_EN__SHIFT 0x5 |
|---|
| 150757 | #define BIF_CFG_DEV1_EPF1_1_PCIE_ACS_CNTL__DIRECT_TRANSLATED_P2P_EN__SHIFT 0x6 |
|---|
| 150758 | #define BIF_CFG_DEV1_EPF1_1_PCIE_ACS_CNTL__SOURCE_VALIDATION_EN_MASK 0x0001L |
|---|
| 150759 | #define BIF_CFG_DEV1_EPF1_1_PCIE_ACS_CNTL__TRANSLATION_BLOCKING_EN_MASK 0x0002L |
|---|
| 150760 | #define BIF_CFG_DEV1_EPF1_1_PCIE_ACS_CNTL__P2P_REQUEST_REDIRECT_EN_MASK 0x0004L |
|---|
| 150761 | #define BIF_CFG_DEV1_EPF1_1_PCIE_ACS_CNTL__P2P_COMPLETION_REDIRECT_EN_MASK 0x0008L |
|---|
| 150762 | #define BIF_CFG_DEV1_EPF1_1_PCIE_ACS_CNTL__UPSTREAM_FORWARDING_EN_MASK 0x0010L |
|---|
| 150763 | #define BIF_CFG_DEV1_EPF1_1_PCIE_ACS_CNTL__P2P_EGRESS_CONTROL_EN_MASK 0x0020L |
|---|
| 150764 | #define BIF_CFG_DEV1_EPF1_1_PCIE_ACS_CNTL__DIRECT_TRANSLATED_P2P_EN_MASK 0x0040L |
|---|
| 150765 | //BIF_CFG_DEV1_EPF1_1_PCIE_PASID_ENH_CAP_LIST |
|---|
| 150766 | #define BIF_CFG_DEV1_EPF1_1_PCIE_PASID_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 150767 | #define BIF_CFG_DEV1_EPF1_1_PCIE_PASID_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 150768 | #define BIF_CFG_DEV1_EPF1_1_PCIE_PASID_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 150769 | #define BIF_CFG_DEV1_EPF1_1_PCIE_PASID_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 150770 | #define BIF_CFG_DEV1_EPF1_1_PCIE_PASID_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 150771 | #define BIF_CFG_DEV1_EPF1_1_PCIE_PASID_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 150772 | //BIF_CFG_DEV1_EPF1_1_PCIE_PASID_CAP |
|---|
| 150773 | #define BIF_CFG_DEV1_EPF1_1_PCIE_PASID_CAP__PASID_EXE_PERMISSION_SUPPORTED__SHIFT 0x1 |
|---|
| 150774 | #define BIF_CFG_DEV1_EPF1_1_PCIE_PASID_CAP__PASID_PRIV_MODE_SUPPORTED__SHIFT 0x2 |
|---|
| 150775 | #define BIF_CFG_DEV1_EPF1_1_PCIE_PASID_CAP__MAX_PASID_WIDTH__SHIFT 0x8 |
|---|
| 150776 | #define BIF_CFG_DEV1_EPF1_1_PCIE_PASID_CAP__PASID_EXE_PERMISSION_SUPPORTED_MASK 0x0002L |
|---|
| 150777 | #define BIF_CFG_DEV1_EPF1_1_PCIE_PASID_CAP__PASID_PRIV_MODE_SUPPORTED_MASK 0x0004L |
|---|
| 150778 | #define BIF_CFG_DEV1_EPF1_1_PCIE_PASID_CAP__MAX_PASID_WIDTH_MASK 0x1F00L |
|---|
| 150779 | //BIF_CFG_DEV1_EPF1_1_PCIE_PASID_CNTL |
|---|
| 150780 | #define BIF_CFG_DEV1_EPF1_1_PCIE_PASID_CNTL__PASID_ENABLE__SHIFT 0x0 |
|---|
| 150781 | #define BIF_CFG_DEV1_EPF1_1_PCIE_PASID_CNTL__PASID_EXE_PERMISSION_ENABLE__SHIFT 0x1 |
|---|
| 150782 | #define BIF_CFG_DEV1_EPF1_1_PCIE_PASID_CNTL__PASID_PRIV_MODE_SUPPORTED_ENABLE__SHIFT 0x2 |
|---|
| 150783 | #define BIF_CFG_DEV1_EPF1_1_PCIE_PASID_CNTL__PASID_ENABLE_MASK 0x0001L |
|---|
| 150784 | #define BIF_CFG_DEV1_EPF1_1_PCIE_PASID_CNTL__PASID_EXE_PERMISSION_ENABLE_MASK 0x0002L |
|---|
| 150785 | #define BIF_CFG_DEV1_EPF1_1_PCIE_PASID_CNTL__PASID_PRIV_MODE_SUPPORTED_ENABLE_MASK 0x0004L |
|---|
| 150786 | //BIF_CFG_DEV1_EPF1_1_PCIE_ARI_ENH_CAP_LIST |
|---|
| 150787 | #define BIF_CFG_DEV1_EPF1_1_PCIE_ARI_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 150788 | #define BIF_CFG_DEV1_EPF1_1_PCIE_ARI_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 150789 | #define BIF_CFG_DEV1_EPF1_1_PCIE_ARI_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 150790 | #define BIF_CFG_DEV1_EPF1_1_PCIE_ARI_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 150791 | #define BIF_CFG_DEV1_EPF1_1_PCIE_ARI_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 150792 | #define BIF_CFG_DEV1_EPF1_1_PCIE_ARI_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 150793 | //BIF_CFG_DEV1_EPF1_1_PCIE_ARI_CAP |
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| 150794 | #define BIF_CFG_DEV1_EPF1_1_PCIE_ARI_CAP__ARI_MFVC_FUNC_GROUPS_CAP__SHIFT 0x0 |
|---|
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|---|
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|---|
| 150797 | #define BIF_CFG_DEV1_EPF1_1_PCIE_ARI_CAP__ARI_MFVC_FUNC_GROUPS_CAP_MASK 0x0001L |
|---|
| 150798 | #define BIF_CFG_DEV1_EPF1_1_PCIE_ARI_CAP__ARI_ACS_FUNC_GROUPS_CAP_MASK 0x0002L |
|---|
| 150799 | #define BIF_CFG_DEV1_EPF1_1_PCIE_ARI_CAP__ARI_NEXT_FUNC_NUM_MASK 0xFF00L |
|---|
| 150800 | //BIF_CFG_DEV1_EPF1_1_PCIE_ARI_CNTL |
|---|
| 150801 | #define BIF_CFG_DEV1_EPF1_1_PCIE_ARI_CNTL__ARI_MFVC_FUNC_GROUPS_EN__SHIFT 0x0 |
|---|
| 150802 | #define BIF_CFG_DEV1_EPF1_1_PCIE_ARI_CNTL__ARI_ACS_FUNC_GROUPS_EN__SHIFT 0x1 |
|---|
| 150803 | #define BIF_CFG_DEV1_EPF1_1_PCIE_ARI_CNTL__ARI_FUNCTION_GROUP__SHIFT 0x4 |
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| 150804 | #define BIF_CFG_DEV1_EPF1_1_PCIE_ARI_CNTL__ARI_MFVC_FUNC_GROUPS_EN_MASK 0x0001L |
|---|
| 150805 | #define BIF_CFG_DEV1_EPF1_1_PCIE_ARI_CNTL__ARI_ACS_FUNC_GROUPS_EN_MASK 0x0002L |
|---|
| 150806 | #define BIF_CFG_DEV1_EPF1_1_PCIE_ARI_CNTL__ARI_FUNCTION_GROUP_MASK 0x0070L |
|---|
| 150807 | |
|---|
| 150808 | |
|---|
| 150809 | // addressBlock: nbio_nbif0_bif_cfg_dev2_epf0_bifcfgdecp |
|---|
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| 150811 | #define BIF_CFG_DEV2_EPF0_1_VENDOR_ID__VENDOR_ID__SHIFT 0x0 |
|---|
| 150812 | #define BIF_CFG_DEV2_EPF0_1_VENDOR_ID__VENDOR_ID_MASK 0xFFFFL |
|---|
| 150813 | //BIF_CFG_DEV2_EPF0_1_DEVICE_ID |
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| 150814 | #define BIF_CFG_DEV2_EPF0_1_DEVICE_ID__DEVICE_ID__SHIFT 0x0 |
|---|
| 150815 | #define BIF_CFG_DEV2_EPF0_1_DEVICE_ID__DEVICE_ID_MASK 0xFFFFL |
|---|
| 150816 | //BIF_CFG_DEV2_EPF0_1_COMMAND |
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| 150821 | #define BIF_CFG_DEV2_EPF0_1_COMMAND__MEM_WRITE_INVALIDATE_EN__SHIFT 0x4 |
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|---|
| 150827 | #define BIF_CFG_DEV2_EPF0_1_COMMAND__INT_DIS__SHIFT 0xa |
|---|
| 150828 | #define BIF_CFG_DEV2_EPF0_1_COMMAND__IO_ACCESS_EN_MASK 0x0001L |
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| 150829 | #define BIF_CFG_DEV2_EPF0_1_COMMAND__MEM_ACCESS_EN_MASK 0x0002L |
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| 150830 | #define BIF_CFG_DEV2_EPF0_1_COMMAND__BUS_MASTER_EN_MASK 0x0004L |
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| 150831 | #define BIF_CFG_DEV2_EPF0_1_COMMAND__SPECIAL_CYCLE_EN_MASK 0x0008L |
|---|
| 150832 | #define BIF_CFG_DEV2_EPF0_1_COMMAND__MEM_WRITE_INVALIDATE_EN_MASK 0x0010L |
|---|
| 150833 | #define BIF_CFG_DEV2_EPF0_1_COMMAND__PAL_SNOOP_EN_MASK 0x0020L |
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| 150834 | #define BIF_CFG_DEV2_EPF0_1_COMMAND__PARITY_ERROR_RESPONSE_MASK 0x0040L |
|---|
| 150835 | #define BIF_CFG_DEV2_EPF0_1_COMMAND__AD_STEPPING_MASK 0x0080L |
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| 150836 | #define BIF_CFG_DEV2_EPF0_1_COMMAND__SERR_EN_MASK 0x0100L |
|---|
| 150837 | #define BIF_CFG_DEV2_EPF0_1_COMMAND__FAST_B2B_EN_MASK 0x0200L |
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| 150838 | #define BIF_CFG_DEV2_EPF0_1_COMMAND__INT_DIS_MASK 0x0400L |
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|---|
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| 150850 | #define BIF_CFG_DEV2_EPF0_1_STATUS__SIGNALED_SYSTEM_ERROR__SHIFT 0xe |
|---|
| 150851 | #define BIF_CFG_DEV2_EPF0_1_STATUS__PARITY_ERROR_DETECTED__SHIFT 0xf |
|---|
| 150852 | #define BIF_CFG_DEV2_EPF0_1_STATUS__IMMEDIATE_READINESS_MASK 0x0001L |
|---|
| 150853 | #define BIF_CFG_DEV2_EPF0_1_STATUS__INT_STATUS_MASK 0x0008L |
|---|
| 150854 | #define BIF_CFG_DEV2_EPF0_1_STATUS__CAP_LIST_MASK 0x0010L |
|---|
| 150855 | #define BIF_CFG_DEV2_EPF0_1_STATUS__PCI_66_CAP_MASK 0x0020L |
|---|
| 150856 | #define BIF_CFG_DEV2_EPF0_1_STATUS__FAST_BACK_CAPABLE_MASK 0x0080L |
|---|
| 150857 | #define BIF_CFG_DEV2_EPF0_1_STATUS__MASTER_DATA_PARITY_ERROR_MASK 0x0100L |
|---|
| 150858 | #define BIF_CFG_DEV2_EPF0_1_STATUS__DEVSEL_TIMING_MASK 0x0600L |
|---|
| 150859 | #define BIF_CFG_DEV2_EPF0_1_STATUS__SIGNAL_TARGET_ABORT_MASK 0x0800L |
|---|
| 150860 | #define BIF_CFG_DEV2_EPF0_1_STATUS__RECEIVED_TARGET_ABORT_MASK 0x1000L |
|---|
| 150861 | #define BIF_CFG_DEV2_EPF0_1_STATUS__RECEIVED_MASTER_ABORT_MASK 0x2000L |
|---|
| 150862 | #define BIF_CFG_DEV2_EPF0_1_STATUS__SIGNALED_SYSTEM_ERROR_MASK 0x4000L |
|---|
| 150863 | #define BIF_CFG_DEV2_EPF0_1_STATUS__PARITY_ERROR_DETECTED_MASK 0x8000L |
|---|
| 150864 | //BIF_CFG_DEV2_EPF0_1_REVISION_ID |
|---|
| 150865 | #define BIF_CFG_DEV2_EPF0_1_REVISION_ID__MINOR_REV_ID__SHIFT 0x0 |
|---|
| 150866 | #define BIF_CFG_DEV2_EPF0_1_REVISION_ID__MAJOR_REV_ID__SHIFT 0x4 |
|---|
| 150867 | #define BIF_CFG_DEV2_EPF0_1_REVISION_ID__MINOR_REV_ID_MASK 0x0FL |
|---|
| 150868 | #define BIF_CFG_DEV2_EPF0_1_REVISION_ID__MAJOR_REV_ID_MASK 0xF0L |
|---|
| 150869 | //BIF_CFG_DEV2_EPF0_1_PROG_INTERFACE |
|---|
| 150870 | #define BIF_CFG_DEV2_EPF0_1_PROG_INTERFACE__PROG_INTERFACE__SHIFT 0x0 |
|---|
| 150871 | #define BIF_CFG_DEV2_EPF0_1_PROG_INTERFACE__PROG_INTERFACE_MASK 0xFFL |
|---|
| 150872 | //BIF_CFG_DEV2_EPF0_1_SUB_CLASS |
|---|
| 150873 | #define BIF_CFG_DEV2_EPF0_1_SUB_CLASS__SUB_CLASS__SHIFT 0x0 |
|---|
| 150874 | #define BIF_CFG_DEV2_EPF0_1_SUB_CLASS__SUB_CLASS_MASK 0xFFL |
|---|
| 150875 | //BIF_CFG_DEV2_EPF0_1_BASE_CLASS |
|---|
| 150876 | #define BIF_CFG_DEV2_EPF0_1_BASE_CLASS__BASE_CLASS__SHIFT 0x0 |
|---|
| 150877 | #define BIF_CFG_DEV2_EPF0_1_BASE_CLASS__BASE_CLASS_MASK 0xFFL |
|---|
| 150878 | //BIF_CFG_DEV2_EPF0_1_CACHE_LINE |
|---|
| 150879 | #define BIF_CFG_DEV2_EPF0_1_CACHE_LINE__CACHE_LINE_SIZE__SHIFT 0x0 |
|---|
| 150880 | #define BIF_CFG_DEV2_EPF0_1_CACHE_LINE__CACHE_LINE_SIZE_MASK 0xFFL |
|---|
| 150881 | //BIF_CFG_DEV2_EPF0_1_LATENCY |
|---|
| 150882 | #define BIF_CFG_DEV2_EPF0_1_LATENCY__LATENCY_TIMER__SHIFT 0x0 |
|---|
| 150883 | #define BIF_CFG_DEV2_EPF0_1_LATENCY__LATENCY_TIMER_MASK 0xFFL |
|---|
| 150884 | //BIF_CFG_DEV2_EPF0_1_HEADER |
|---|
| 150885 | #define 0x0 |
|---|
| 150886 | #define 0x7 |
|---|
| 150887 | #define 0x7FL |
|---|
| 150888 | #define 0x80L |
|---|
| 150889 | //BIF_CFG_DEV2_EPF0_1_BIST |
|---|
| 150890 | #define BIF_CFG_DEV2_EPF0_1_BIST__BIST_COMP__SHIFT 0x0 |
|---|
| 150891 | #define BIF_CFG_DEV2_EPF0_1_BIST__BIST_STRT__SHIFT 0x6 |
|---|
| 150892 | #define BIF_CFG_DEV2_EPF0_1_BIST__BIST_CAP__SHIFT 0x7 |
|---|
| 150893 | #define BIF_CFG_DEV2_EPF0_1_BIST__BIST_COMP_MASK 0x0FL |
|---|
| 150894 | #define BIF_CFG_DEV2_EPF0_1_BIST__BIST_STRT_MASK 0x40L |
|---|
| 150895 | #define BIF_CFG_DEV2_EPF0_1_BIST__BIST_CAP_MASK 0x80L |
|---|
| 150896 | //BIF_CFG_DEV2_EPF0_1_BASE_ADDR_1 |
|---|
| 150897 | #define BIF_CFG_DEV2_EPF0_1_BASE_ADDR_1__BASE_ADDR__SHIFT 0x0 |
|---|
| 150898 | #define BIF_CFG_DEV2_EPF0_1_BASE_ADDR_1__BASE_ADDR_MASK 0xFFFFFFFFL |
|---|
| 150899 | //BIF_CFG_DEV2_EPF0_1_BASE_ADDR_2 |
|---|
| 150900 | #define BIF_CFG_DEV2_EPF0_1_BASE_ADDR_2__BASE_ADDR__SHIFT 0x0 |
|---|
| 150901 | #define BIF_CFG_DEV2_EPF0_1_BASE_ADDR_2__BASE_ADDR_MASK 0xFFFFFFFFL |
|---|
| 150902 | //BIF_CFG_DEV2_EPF0_1_BASE_ADDR_3 |
|---|
| 150903 | #define BIF_CFG_DEV2_EPF0_1_BASE_ADDR_3__BASE_ADDR__SHIFT 0x0 |
|---|
| 150904 | #define BIF_CFG_DEV2_EPF0_1_BASE_ADDR_3__BASE_ADDR_MASK 0xFFFFFFFFL |
|---|
| 150905 | //BIF_CFG_DEV2_EPF0_1_BASE_ADDR_4 |
|---|
| 150906 | #define BIF_CFG_DEV2_EPF0_1_BASE_ADDR_4__BASE_ADDR__SHIFT 0x0 |
|---|
| 150907 | #define BIF_CFG_DEV2_EPF0_1_BASE_ADDR_4__BASE_ADDR_MASK 0xFFFFFFFFL |
|---|
| 150908 | //BIF_CFG_DEV2_EPF0_1_BASE_ADDR_5 |
|---|
| 150909 | #define BIF_CFG_DEV2_EPF0_1_BASE_ADDR_5__BASE_ADDR__SHIFT 0x0 |
|---|
| 150910 | #define BIF_CFG_DEV2_EPF0_1_BASE_ADDR_5__BASE_ADDR_MASK 0xFFFFFFFFL |
|---|
| 150911 | //BIF_CFG_DEV2_EPF0_1_BASE_ADDR_6 |
|---|
| 150912 | #define BIF_CFG_DEV2_EPF0_1_BASE_ADDR_6__BASE_ADDR__SHIFT 0x0 |
|---|
| 150913 | #define BIF_CFG_DEV2_EPF0_1_BASE_ADDR_6__BASE_ADDR_MASK 0xFFFFFFFFL |
|---|
| 150914 | //BIF_CFG_DEV2_EPF0_1_CARDBUS_CIS_PTR |
|---|
| 150915 | #define BIF_CFG_DEV2_EPF0_1_CARDBUS_CIS_PTR__CARDBUS_CIS_PTR__SHIFT 0x0 |
|---|
| 150916 | #define BIF_CFG_DEV2_EPF0_1_CARDBUS_CIS_PTR__CARDBUS_CIS_PTR_MASK 0xFFFFFFFFL |
|---|
| 150917 | //BIF_CFG_DEV2_EPF0_1_ADAPTER_ID |
|---|
| 150918 | #define BIF_CFG_DEV2_EPF0_1_ADAPTER_ID__SUBSYSTEM_VENDOR_ID__SHIFT 0x0 |
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| 150919 | #define BIF_CFG_DEV2_EPF0_1_ADAPTER_ID__SUBSYSTEM_ID__SHIFT 0x10 |
|---|
| 150920 | #define BIF_CFG_DEV2_EPF0_1_ADAPTER_ID__SUBSYSTEM_VENDOR_ID_MASK 0x0000FFFFL |
|---|
| 150921 | #define BIF_CFG_DEV2_EPF0_1_ADAPTER_ID__SUBSYSTEM_ID_MASK 0xFFFF0000L |
|---|
| 150922 | //BIF_CFG_DEV2_EPF0_1_ROM_BASE_ADDR |
|---|
| 150923 | #define BIF_CFG_DEV2_EPF0_1_ROM_BASE_ADDR__BASE_ADDR__SHIFT 0x0 |
|---|
| 150924 | #define BIF_CFG_DEV2_EPF0_1_ROM_BASE_ADDR__BASE_ADDR_MASK 0xFFFFFFFFL |
|---|
| 150925 | //BIF_CFG_DEV2_EPF0_1_CAP_PTR |
|---|
| 150926 | #define BIF_CFG_DEV2_EPF0_1_CAP_PTR__CAP_PTR__SHIFT 0x0 |
|---|
| 150927 | #define BIF_CFG_DEV2_EPF0_1_CAP_PTR__CAP_PTR_MASK 0xFFL |
|---|
| 150928 | //BIF_CFG_DEV2_EPF0_1_INTERRUPT_LINE |
|---|
| 150929 | #define BIF_CFG_DEV2_EPF0_1_INTERRUPT_LINE__INTERRUPT_LINE__SHIFT 0x0 |
|---|
| 150930 | #define BIF_CFG_DEV2_EPF0_1_INTERRUPT_LINE__INTERRUPT_LINE_MASK 0xFFL |
|---|
| 150931 | //BIF_CFG_DEV2_EPF0_1_INTERRUPT_PIN |
|---|
| 150932 | #define BIF_CFG_DEV2_EPF0_1_INTERRUPT_PIN__INTERRUPT_PIN__SHIFT 0x0 |
|---|
| 150933 | #define BIF_CFG_DEV2_EPF0_1_INTERRUPT_PIN__INTERRUPT_PIN_MASK 0xFFL |
|---|
| 150934 | //BIF_CFG_DEV2_EPF0_1_MIN_GRANT |
|---|
| 150935 | #define BIF_CFG_DEV2_EPF0_1_MIN_GRANT__MIN_GNT__SHIFT 0x0 |
|---|
| 150936 | #define BIF_CFG_DEV2_EPF0_1_MIN_GRANT__MIN_GNT_MASK 0xFFL |
|---|
| 150937 | //BIF_CFG_DEV2_EPF0_1_MAX_LATENCY |
|---|
| 150938 | #define BIF_CFG_DEV2_EPF0_1_MAX_LATENCY__MAX_LAT__SHIFT 0x0 |
|---|
| 150939 | #define BIF_CFG_DEV2_EPF0_1_MAX_LATENCY__MAX_LAT_MASK 0xFFL |
|---|
| 150940 | //BIF_CFG_DEV2_EPF0_1_VENDOR_CAP_LIST |
|---|
| 150941 | #define BIF_CFG_DEV2_EPF0_1_VENDOR_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 150942 | #define BIF_CFG_DEV2_EPF0_1_VENDOR_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
|---|
| 150943 | #define BIF_CFG_DEV2_EPF0_1_VENDOR_CAP_LIST__LENGTH__SHIFT 0x10 |
|---|
| 150944 | #define BIF_CFG_DEV2_EPF0_1_VENDOR_CAP_LIST__CAP_ID_MASK 0x000000FFL |
|---|
| 150945 | #define BIF_CFG_DEV2_EPF0_1_VENDOR_CAP_LIST__NEXT_PTR_MASK 0x0000FF00L |
|---|
| 150946 | #define BIF_CFG_DEV2_EPF0_1_VENDOR_CAP_LIST__LENGTH_MASK 0x00FF0000L |
|---|
| 150947 | //BIF_CFG_DEV2_EPF0_1_ADAPTER_ID_W |
|---|
| 150948 | #define BIF_CFG_DEV2_EPF0_1_ADAPTER_ID_W__SUBSYSTEM_VENDOR_ID__SHIFT 0x0 |
|---|
| 150949 | #define BIF_CFG_DEV2_EPF0_1_ADAPTER_ID_W__SUBSYSTEM_ID__SHIFT 0x10 |
|---|
| 150950 | #define BIF_CFG_DEV2_EPF0_1_ADAPTER_ID_W__SUBSYSTEM_VENDOR_ID_MASK 0x0000FFFFL |
|---|
| 150951 | #define BIF_CFG_DEV2_EPF0_1_ADAPTER_ID_W__SUBSYSTEM_ID_MASK 0xFFFF0000L |
|---|
| 150952 | //BIF_CFG_DEV2_EPF0_1_PMI_CAP_LIST |
|---|
| 150953 | #define BIF_CFG_DEV2_EPF0_1_PMI_CAP_LIST__CAP_ID__SHIFT 0x0 |
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| 150954 | #define BIF_CFG_DEV2_EPF0_1_PMI_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
|---|
| 150955 | #define BIF_CFG_DEV2_EPF0_1_PMI_CAP_LIST__CAP_ID_MASK 0x00FFL |
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| 150956 | #define BIF_CFG_DEV2_EPF0_1_PMI_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
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| 150957 | //BIF_CFG_DEV2_EPF0_1_PMI_CAP |
|---|
| 150958 | #define BIF_CFG_DEV2_EPF0_1_PMI_CAP__VERSION__SHIFT 0x0 |
|---|
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|---|
| 151039 | #define BIF_CFG_DEV2_EPF0_1_DEVICE_CNTL__CORR_ERR_EN_MASK 0x0001L |
|---|
| 151040 | #define BIF_CFG_DEV2_EPF0_1_DEVICE_CNTL__NON_FATAL_ERR_EN_MASK 0x0002L |
|---|
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| 151042 | #define BIF_CFG_DEV2_EPF0_1_DEVICE_CNTL__USR_REPORT_EN_MASK 0x0008L |
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| 151043 | #define BIF_CFG_DEV2_EPF0_1_DEVICE_CNTL__RELAXED_ORD_EN_MASK 0x0010L |
|---|
| 151044 | #define BIF_CFG_DEV2_EPF0_1_DEVICE_CNTL__MAX_PAYLOAD_SIZE_MASK 0x00E0L |
|---|
| 151045 | #define BIF_CFG_DEV2_EPF0_1_DEVICE_CNTL__EXTENDED_TAG_EN_MASK 0x0100L |
|---|
| 151046 | #define BIF_CFG_DEV2_EPF0_1_DEVICE_CNTL__PHANTOM_FUNC_EN_MASK 0x0200L |
|---|
| 151047 | #define BIF_CFG_DEV2_EPF0_1_DEVICE_CNTL__AUX_POWER_PM_EN_MASK 0x0400L |
|---|
| 151048 | #define BIF_CFG_DEV2_EPF0_1_DEVICE_CNTL__NO_SNOOP_EN_MASK 0x0800L |
|---|
| 151049 | #define BIF_CFG_DEV2_EPF0_1_DEVICE_CNTL__MAX_READ_REQUEST_SIZE_MASK 0x7000L |
|---|
| 151050 | #define BIF_CFG_DEV2_EPF0_1_DEVICE_CNTL__INITIATE_FLR_MASK 0x8000L |
|---|
| 151051 | //BIF_CFG_DEV2_EPF0_1_DEVICE_STATUS |
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|---|
| 151057 | #define BIF_CFG_DEV2_EPF0_1_DEVICE_STATUS__TRANSACTIONS_PEND__SHIFT 0x5 |
|---|
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|---|
| 151059 | #define BIF_CFG_DEV2_EPF0_1_DEVICE_STATUS__CORR_ERR_MASK 0x0001L |
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| 151060 | #define BIF_CFG_DEV2_EPF0_1_DEVICE_STATUS__NON_FATAL_ERR_MASK 0x0002L |
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| 151061 | #define BIF_CFG_DEV2_EPF0_1_DEVICE_STATUS__FATAL_ERR_MASK 0x0004L |
|---|
| 151062 | #define BIF_CFG_DEV2_EPF0_1_DEVICE_STATUS__USR_DETECTED_MASK 0x0008L |
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| 151063 | #define BIF_CFG_DEV2_EPF0_1_DEVICE_STATUS__AUX_PWR_MASK 0x0010L |
|---|
| 151064 | #define BIF_CFG_DEV2_EPF0_1_DEVICE_STATUS__TRANSACTIONS_PEND_MASK 0x0020L |
|---|
| 151065 | #define BIF_CFG_DEV2_EPF0_1_DEVICE_STATUS__EMER_POWER_REDUCTION_DETECTED_MASK 0x0040L |
|---|
| 151066 | //BIF_CFG_DEV2_EPF0_1_LINK_CAP |
|---|
| 151067 | #define BIF_CFG_DEV2_EPF0_1_LINK_CAP__LINK_SPEED__SHIFT 0x0 |
|---|
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|---|
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|---|
| 151071 | #define BIF_CFG_DEV2_EPF0_1_LINK_CAP__L1_EXIT_LATENCY__SHIFT 0xf |
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| 151072 | #define BIF_CFG_DEV2_EPF0_1_LINK_CAP__CLOCK_POWER_MANAGEMENT__SHIFT 0x12 |
|---|
| 151073 | #define BIF_CFG_DEV2_EPF0_1_LINK_CAP__SURPRISE_DOWN_ERR_REPORTING__SHIFT 0x13 |
|---|
| 151074 | #define BIF_CFG_DEV2_EPF0_1_LINK_CAP__DL_ACTIVE_REPORTING_CAPABLE__SHIFT 0x14 |
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| 151075 | #define BIF_CFG_DEV2_EPF0_1_LINK_CAP__LINK_BW_NOTIFICATION_CAP__SHIFT 0x15 |
|---|
| 151076 | #define BIF_CFG_DEV2_EPF0_1_LINK_CAP__ASPM_OPTIONALITY_COMPLIANCE__SHIFT 0x16 |
|---|
| 151077 | #define BIF_CFG_DEV2_EPF0_1_LINK_CAP__PORT_NUMBER__SHIFT 0x18 |
|---|
| 151078 | #define BIF_CFG_DEV2_EPF0_1_LINK_CAP__LINK_SPEED_MASK 0x0000000FL |
|---|
| 151079 | #define BIF_CFG_DEV2_EPF0_1_LINK_CAP__LINK_WIDTH_MASK 0x000003F0L |
|---|
| 151080 | #define BIF_CFG_DEV2_EPF0_1_LINK_CAP__PM_SUPPORT_MASK 0x00000C00L |
|---|
| 151081 | #define BIF_CFG_DEV2_EPF0_1_LINK_CAP__L0S_EXIT_LATENCY_MASK 0x00007000L |
|---|
| 151082 | #define BIF_CFG_DEV2_EPF0_1_LINK_CAP__L1_EXIT_LATENCY_MASK 0x00038000L |
|---|
| 151083 | #define BIF_CFG_DEV2_EPF0_1_LINK_CAP__CLOCK_POWER_MANAGEMENT_MASK 0x00040000L |
|---|
| 151084 | #define BIF_CFG_DEV2_EPF0_1_LINK_CAP__SURPRISE_DOWN_ERR_REPORTING_MASK 0x00080000L |
|---|
| 151085 | #define BIF_CFG_DEV2_EPF0_1_LINK_CAP__DL_ACTIVE_REPORTING_CAPABLE_MASK 0x00100000L |
|---|
| 151086 | #define BIF_CFG_DEV2_EPF0_1_LINK_CAP__LINK_BW_NOTIFICATION_CAP_MASK 0x00200000L |
|---|
| 151087 | #define BIF_CFG_DEV2_EPF0_1_LINK_CAP__ASPM_OPTIONALITY_COMPLIANCE_MASK 0x00400000L |
|---|
| 151088 | #define BIF_CFG_DEV2_EPF0_1_LINK_CAP__PORT_NUMBER_MASK 0xFF000000L |
|---|
| 151089 | //BIF_CFG_DEV2_EPF0_1_LINK_CNTL |
|---|
| 151090 | #define BIF_CFG_DEV2_EPF0_1_LINK_CNTL__PM_CONTROL__SHIFT 0x0 |
|---|
| 151091 | #define BIF_CFG_DEV2_EPF0_1_LINK_CNTL__PTM_PROP_DELAY_ADAPT_INTER_B__SHIFT 0x2 |
|---|
| 151092 | #define BIF_CFG_DEV2_EPF0_1_LINK_CNTL__READ_CPL_BOUNDARY__SHIFT 0x3 |
|---|
| 151093 | #define BIF_CFG_DEV2_EPF0_1_LINK_CNTL__LINK_DIS__SHIFT 0x4 |
|---|
| 151094 | #define BIF_CFG_DEV2_EPF0_1_LINK_CNTL__RETRAIN_LINK__SHIFT 0x5 |
|---|
| 151095 | #define BIF_CFG_DEV2_EPF0_1_LINK_CNTL__COMMON_CLOCK_CFG__SHIFT 0x6 |
|---|
| 151096 | #define BIF_CFG_DEV2_EPF0_1_LINK_CNTL__EXTENDED_SYNC__SHIFT 0x7 |
|---|
| 151097 | #define BIF_CFG_DEV2_EPF0_1_LINK_CNTL__CLOCK_POWER_MANAGEMENT_EN__SHIFT 0x8 |
|---|
| 151098 | #define BIF_CFG_DEV2_EPF0_1_LINK_CNTL__HW_AUTONOMOUS_WIDTH_DISABLE__SHIFT 0x9 |
|---|
| 151099 | #define BIF_CFG_DEV2_EPF0_1_LINK_CNTL__LINK_BW_MANAGEMENT_INT_EN__SHIFT 0xa |
|---|
| 151100 | #define BIF_CFG_DEV2_EPF0_1_LINK_CNTL__LINK_AUTONOMOUS_BW_INT_EN__SHIFT 0xb |
|---|
| 151101 | #define BIF_CFG_DEV2_EPF0_1_LINK_CNTL__DRS_SIGNALING_CONTROL__SHIFT 0xe |
|---|
| 151102 | #define BIF_CFG_DEV2_EPF0_1_LINK_CNTL__PM_CONTROL_MASK 0x0003L |
|---|
| 151103 | #define BIF_CFG_DEV2_EPF0_1_LINK_CNTL__PTM_PROP_DELAY_ADAPT_INTER_B_MASK 0x0004L |
|---|
| 151104 | #define BIF_CFG_DEV2_EPF0_1_LINK_CNTL__READ_CPL_BOUNDARY_MASK 0x0008L |
|---|
| 151105 | #define BIF_CFG_DEV2_EPF0_1_LINK_CNTL__LINK_DIS_MASK 0x0010L |
|---|
| 151106 | #define BIF_CFG_DEV2_EPF0_1_LINK_CNTL__RETRAIN_LINK_MASK 0x0020L |
|---|
| 151107 | #define BIF_CFG_DEV2_EPF0_1_LINK_CNTL__COMMON_CLOCK_CFG_MASK 0x0040L |
|---|
| 151108 | #define BIF_CFG_DEV2_EPF0_1_LINK_CNTL__EXTENDED_SYNC_MASK 0x0080L |
|---|
| 151109 | #define BIF_CFG_DEV2_EPF0_1_LINK_CNTL__CLOCK_POWER_MANAGEMENT_EN_MASK 0x0100L |
|---|
| 151110 | #define BIF_CFG_DEV2_EPF0_1_LINK_CNTL__HW_AUTONOMOUS_WIDTH_DISABLE_MASK 0x0200L |
|---|
| 151111 | #define BIF_CFG_DEV2_EPF0_1_LINK_CNTL__LINK_BW_MANAGEMENT_INT_EN_MASK 0x0400L |
|---|
| 151112 | #define BIF_CFG_DEV2_EPF0_1_LINK_CNTL__LINK_AUTONOMOUS_BW_INT_EN_MASK 0x0800L |
|---|
| 151113 | #define BIF_CFG_DEV2_EPF0_1_LINK_CNTL__DRS_SIGNALING_CONTROL_MASK 0xC000L |
|---|
| 151114 | //BIF_CFG_DEV2_EPF0_1_LINK_STATUS |
|---|
| 151115 | #define BIF_CFG_DEV2_EPF0_1_LINK_STATUS__CURRENT_LINK_SPEED__SHIFT 0x0 |
|---|
| 151116 | #define BIF_CFG_DEV2_EPF0_1_LINK_STATUS__NEGOTIATED_LINK_WIDTH__SHIFT 0x4 |
|---|
| 151117 | #define BIF_CFG_DEV2_EPF0_1_LINK_STATUS__LINK_TRAINING__SHIFT 0xb |
|---|
| 151118 | #define BIF_CFG_DEV2_EPF0_1_LINK_STATUS__SLOT_CLOCK_CFG__SHIFT 0xc |
|---|
| 151119 | #define BIF_CFG_DEV2_EPF0_1_LINK_STATUS__DL_ACTIVE__SHIFT 0xd |
|---|
| 151120 | #define BIF_CFG_DEV2_EPF0_1_LINK_STATUS__LINK_BW_MANAGEMENT_STATUS__SHIFT 0xe |
|---|
| 151121 | #define BIF_CFG_DEV2_EPF0_1_LINK_STATUS__LINK_AUTONOMOUS_BW_STATUS__SHIFT 0xf |
|---|
| 151122 | #define BIF_CFG_DEV2_EPF0_1_LINK_STATUS__CURRENT_LINK_SPEED_MASK 0x000FL |
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| 151123 | #define BIF_CFG_DEV2_EPF0_1_LINK_STATUS__NEGOTIATED_LINK_WIDTH_MASK 0x03F0L |
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| 151124 | #define BIF_CFG_DEV2_EPF0_1_LINK_STATUS__LINK_TRAINING_MASK 0x0800L |
|---|
| 151125 | #define BIF_CFG_DEV2_EPF0_1_LINK_STATUS__SLOT_CLOCK_CFG_MASK 0x1000L |
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| 151126 | #define BIF_CFG_DEV2_EPF0_1_LINK_STATUS__DL_ACTIVE_MASK 0x2000L |
|---|
| 151127 | #define BIF_CFG_DEV2_EPF0_1_LINK_STATUS__LINK_BW_MANAGEMENT_STATUS_MASK 0x4000L |
|---|
| 151128 | #define BIF_CFG_DEV2_EPF0_1_LINK_STATUS__LINK_AUTONOMOUS_BW_STATUS_MASK 0x8000L |
|---|
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|---|
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|---|
| 151136 | #define BIF_CFG_DEV2_EPF0_1_DEVICE_CAP2__CAS128_CMPLT_SUPPORTED__SHIFT 0x9 |
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|---|
| 151142 | #define BIF_CFG_DEV2_EPF0_1_DEVICE_CAP2__TEN_BIT_TAG_REQUESTER_SUPPORTED__SHIFT 0x11 |
|---|
| 151143 | #define BIF_CFG_DEV2_EPF0_1_DEVICE_CAP2__OBFF_SUPPORTED__SHIFT 0x12 |
|---|
| 151144 | #define BIF_CFG_DEV2_EPF0_1_DEVICE_CAP2__EXTENDED_FMT_FIELD_SUPPORTED__SHIFT 0x14 |
|---|
| 151145 | #define BIF_CFG_DEV2_EPF0_1_DEVICE_CAP2__END_END_TLP_PREFIX_SUPPORTED__SHIFT 0x15 |
|---|
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|---|
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|---|
| 151148 | #define BIF_CFG_DEV2_EPF0_1_DEVICE_CAP2__EMER_POWER_REDUCTION_INIT_REQ__SHIFT 0x1a |
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|---|
| 151150 | #define BIF_CFG_DEV2_EPF0_1_DEVICE_CAP2__CPL_TIMEOUT_RANGE_SUPPORTED_MASK 0x0000000FL |
|---|
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|---|
| 151152 | #define BIF_CFG_DEV2_EPF0_1_DEVICE_CAP2__ARI_FORWARDING_SUPPORTED_MASK 0x00000020L |
|---|
| 151153 | #define BIF_CFG_DEV2_EPF0_1_DEVICE_CAP2__ATOMICOP_ROUTING_SUPPORTED_MASK 0x00000040L |
|---|
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|---|
| 151155 | #define BIF_CFG_DEV2_EPF0_1_DEVICE_CAP2__ATOMICOP_64CMPLT_SUPPORTED_MASK 0x00000100L |
|---|
| 151156 | #define BIF_CFG_DEV2_EPF0_1_DEVICE_CAP2__CAS128_CMPLT_SUPPORTED_MASK 0x00000200L |
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| 151157 | #define BIF_CFG_DEV2_EPF0_1_DEVICE_CAP2__NO_RO_ENABLED_P2P_PASSING_MASK 0x00000400L |
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| 151158 | #define BIF_CFG_DEV2_EPF0_1_DEVICE_CAP2__LTR_SUPPORTED_MASK 0x00000800L |
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| 151159 | #define BIF_CFG_DEV2_EPF0_1_DEVICE_CAP2__TPH_CPLR_SUPPORTED_MASK 0x00003000L |
|---|
| 151160 | #define BIF_CFG_DEV2_EPF0_1_DEVICE_CAP2__LN_SYSTEM_CLS_MASK 0x0000C000L |
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| 151161 | #define BIF_CFG_DEV2_EPF0_1_DEVICE_CAP2__TEN_BIT_TAG_COMPLETER_SUPPORTED_MASK 0x00010000L |
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|---|
| 151163 | #define BIF_CFG_DEV2_EPF0_1_DEVICE_CAP2__OBFF_SUPPORTED_MASK 0x000C0000L |
|---|
| 151164 | #define BIF_CFG_DEV2_EPF0_1_DEVICE_CAP2__EXTENDED_FMT_FIELD_SUPPORTED_MASK 0x00100000L |
|---|
| 151165 | #define BIF_CFG_DEV2_EPF0_1_DEVICE_CAP2__END_END_TLP_PREFIX_SUPPORTED_MASK 0x00200000L |
|---|
| 151166 | #define BIF_CFG_DEV2_EPF0_1_DEVICE_CAP2__MAX_END_END_TLP_PREFIXES_MASK 0x00C00000L |
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| 151167 | #define BIF_CFG_DEV2_EPF0_1_DEVICE_CAP2__EMER_POWER_REDUCTION_SUPPORTED_MASK 0x03000000L |
|---|
| 151168 | #define BIF_CFG_DEV2_EPF0_1_DEVICE_CAP2__EMER_POWER_REDUCTION_INIT_REQ_MASK 0x04000000L |
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| 151169 | #define BIF_CFG_DEV2_EPF0_1_DEVICE_CAP2__FRS_SUPPORTED_MASK 0x80000000L |
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| 151170 | //BIF_CFG_DEV2_EPF0_1_DEVICE_CNTL2 |
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| 151171 | #define BIF_CFG_DEV2_EPF0_1_DEVICE_CNTL2__CPL_TIMEOUT_VALUE__SHIFT 0x0 |
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| 151181 | #define BIF_CFG_DEV2_EPF0_1_DEVICE_CNTL2__OBFF_EN__SHIFT 0xd |
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| 151182 | #define BIF_CFG_DEV2_EPF0_1_DEVICE_CNTL2__END_END_TLP_PREFIX_BLOCKING__SHIFT 0xf |
|---|
| 151183 | #define BIF_CFG_DEV2_EPF0_1_DEVICE_CNTL2__CPL_TIMEOUT_VALUE_MASK 0x000FL |
|---|
| 151184 | #define BIF_CFG_DEV2_EPF0_1_DEVICE_CNTL2__CPL_TIMEOUT_DIS_MASK 0x0010L |
|---|
| 151185 | #define BIF_CFG_DEV2_EPF0_1_DEVICE_CNTL2__ARI_FORWARDING_EN_MASK 0x0020L |
|---|
| 151186 | #define BIF_CFG_DEV2_EPF0_1_DEVICE_CNTL2__ATOMICOP_REQUEST_EN_MASK 0x0040L |
|---|
| 151187 | #define BIF_CFG_DEV2_EPF0_1_DEVICE_CNTL2__ATOMICOP_EGRESS_BLOCKING_MASK 0x0080L |
|---|
| 151188 | #define BIF_CFG_DEV2_EPF0_1_DEVICE_CNTL2__IDO_REQUEST_ENABLE_MASK 0x0100L |
|---|
| 151189 | #define BIF_CFG_DEV2_EPF0_1_DEVICE_CNTL2__IDO_COMPLETION_ENABLE_MASK 0x0200L |
|---|
| 151190 | #define BIF_CFG_DEV2_EPF0_1_DEVICE_CNTL2__LTR_EN_MASK 0x0400L |
|---|
| 151191 | #define BIF_CFG_DEV2_EPF0_1_DEVICE_CNTL2__EMER_POWER_REDUCTION_REQUEST_MASK 0x0800L |
|---|
| 151192 | #define BIF_CFG_DEV2_EPF0_1_DEVICE_CNTL2__TEN_BIT_TAG_REQUESTER_ENABLE_MASK 0x1000L |
|---|
| 151193 | #define BIF_CFG_DEV2_EPF0_1_DEVICE_CNTL2__OBFF_EN_MASK 0x6000L |
|---|
| 151194 | #define BIF_CFG_DEV2_EPF0_1_DEVICE_CNTL2__END_END_TLP_PREFIX_BLOCKING_MASK 0x8000L |
|---|
| 151195 | //BIF_CFG_DEV2_EPF0_1_DEVICE_STATUS2 |
|---|
| 151196 | #define BIF_CFG_DEV2_EPF0_1_DEVICE_STATUS2__RESERVED__SHIFT 0x0 |
|---|
| 151197 | #define BIF_CFG_DEV2_EPF0_1_DEVICE_STATUS2__RESERVED_MASK 0xFFFFL |
|---|
| 151198 | //BIF_CFG_DEV2_EPF0_1_LINK_CAP2 |
|---|
| 151199 | #define BIF_CFG_DEV2_EPF0_1_LINK_CAP2__SUPPORTED_LINK_SPEED__SHIFT 0x1 |
|---|
| 151200 | #define BIF_CFG_DEV2_EPF0_1_LINK_CAP2__CROSSLINK_SUPPORTED__SHIFT 0x8 |
|---|
| 151201 | #define BIF_CFG_DEV2_EPF0_1_LINK_CAP2__LOWER_SKP_OS_GEN_SUPPORT__SHIFT 0x9 |
|---|
| 151202 | #define BIF_CFG_DEV2_EPF0_1_LINK_CAP2__LOWER_SKP_OS_RCV_SUPPORT__SHIFT 0x10 |
|---|
| 151203 | #define BIF_CFG_DEV2_EPF0_1_LINK_CAP2__RTM1_PRESENCE_DET_SUPPORT__SHIFT 0x17 |
|---|
| 151204 | #define BIF_CFG_DEV2_EPF0_1_LINK_CAP2__RTM2_PRESENCE_DET_SUPPORT__SHIFT 0x18 |
|---|
| 151205 | #define BIF_CFG_DEV2_EPF0_1_LINK_CAP2__DRS_SUPPORTED__SHIFT 0x1f |
|---|
| 151206 | #define BIF_CFG_DEV2_EPF0_1_LINK_CAP2__SUPPORTED_LINK_SPEED_MASK 0x000000FEL |
|---|
| 151207 | #define BIF_CFG_DEV2_EPF0_1_LINK_CAP2__CROSSLINK_SUPPORTED_MASK 0x00000100L |
|---|
| 151208 | #define BIF_CFG_DEV2_EPF0_1_LINK_CAP2__LOWER_SKP_OS_GEN_SUPPORT_MASK 0x0000FE00L |
|---|
| 151209 | #define BIF_CFG_DEV2_EPF0_1_LINK_CAP2__LOWER_SKP_OS_RCV_SUPPORT_MASK 0x007F0000L |
|---|
| 151210 | #define BIF_CFG_DEV2_EPF0_1_LINK_CAP2__RTM1_PRESENCE_DET_SUPPORT_MASK 0x00800000L |
|---|
| 151211 | #define BIF_CFG_DEV2_EPF0_1_LINK_CAP2__RTM2_PRESENCE_DET_SUPPORT_MASK 0x01000000L |
|---|
| 151212 | #define BIF_CFG_DEV2_EPF0_1_LINK_CAP2__DRS_SUPPORTED_MASK 0x80000000L |
|---|
| 151213 | //BIF_CFG_DEV2_EPF0_1_LINK_CNTL2 |
|---|
| 151214 | #define BIF_CFG_DEV2_EPF0_1_LINK_CNTL2__TARGET_LINK_SPEED__SHIFT 0x0 |
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| 151215 | #define BIF_CFG_DEV2_EPF0_1_LINK_CNTL2__ENTER_COMPLIANCE__SHIFT 0x4 |
|---|
| 151216 | #define BIF_CFG_DEV2_EPF0_1_LINK_CNTL2__HW_AUTONOMOUS_SPEED_DISABLE__SHIFT 0x5 |
|---|
| 151217 | #define BIF_CFG_DEV2_EPF0_1_LINK_CNTL2__SELECTABLE_DEEMPHASIS__SHIFT 0x6 |
|---|
| 151218 | #define BIF_CFG_DEV2_EPF0_1_LINK_CNTL2__XMIT_MARGIN__SHIFT 0x7 |
|---|
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| 151220 | #define BIF_CFG_DEV2_EPF0_1_LINK_CNTL2__COMPLIANCE_SOS__SHIFT 0xb |
|---|
| 151221 | #define BIF_CFG_DEV2_EPF0_1_LINK_CNTL2__COMPLIANCE_DEEMPHASIS__SHIFT 0xc |
|---|
| 151222 | #define BIF_CFG_DEV2_EPF0_1_LINK_CNTL2__TARGET_LINK_SPEED_MASK 0x000FL |
|---|
| 151223 | #define BIF_CFG_DEV2_EPF0_1_LINK_CNTL2__ENTER_COMPLIANCE_MASK 0x0010L |
|---|
| 151224 | #define BIF_CFG_DEV2_EPF0_1_LINK_CNTL2__HW_AUTONOMOUS_SPEED_DISABLE_MASK 0x0020L |
|---|
| 151225 | #define BIF_CFG_DEV2_EPF0_1_LINK_CNTL2__SELECTABLE_DEEMPHASIS_MASK 0x0040L |
|---|
| 151226 | #define BIF_CFG_DEV2_EPF0_1_LINK_CNTL2__XMIT_MARGIN_MASK 0x0380L |
|---|
| 151227 | #define BIF_CFG_DEV2_EPF0_1_LINK_CNTL2__ENTER_MOD_COMPLIANCE_MASK 0x0400L |
|---|
| 151228 | #define BIF_CFG_DEV2_EPF0_1_LINK_CNTL2__COMPLIANCE_SOS_MASK 0x0800L |
|---|
| 151229 | #define BIF_CFG_DEV2_EPF0_1_LINK_CNTL2__COMPLIANCE_DEEMPHASIS_MASK 0xF000L |
|---|
| 151230 | //BIF_CFG_DEV2_EPF0_1_LINK_STATUS2 |
|---|
| 151231 | #define BIF_CFG_DEV2_EPF0_1_LINK_STATUS2__CUR_DEEMPHASIS_LEVEL__SHIFT 0x0 |
|---|
| 151232 | #define BIF_CFG_DEV2_EPF0_1_LINK_STATUS2__EQUALIZATION_COMPLETE_8GT__SHIFT 0x1 |
|---|
| 151233 | #define BIF_CFG_DEV2_EPF0_1_LINK_STATUS2__EQUALIZATION_PHASE1_SUCCESS_8GT__SHIFT 0x2 |
|---|
| 151234 | #define BIF_CFG_DEV2_EPF0_1_LINK_STATUS2__EQUALIZATION_PHASE2_SUCCESS_8GT__SHIFT 0x3 |
|---|
| 151235 | #define BIF_CFG_DEV2_EPF0_1_LINK_STATUS2__EQUALIZATION_PHASE3_SUCCESS_8GT__SHIFT 0x4 |
|---|
| 151236 | #define BIF_CFG_DEV2_EPF0_1_LINK_STATUS2__LINK_EQUALIZATION_REQUEST_8GT__SHIFT 0x5 |
|---|
| 151237 | #define BIF_CFG_DEV2_EPF0_1_LINK_STATUS2__RTM1_PRESENCE_DET__SHIFT 0x6 |
|---|
| 151238 | #define BIF_CFG_DEV2_EPF0_1_LINK_STATUS2__RTM2_PRESENCE_DET__SHIFT 0x7 |
|---|
| 151239 | #define BIF_CFG_DEV2_EPF0_1_LINK_STATUS2__CROSSLINK_RESOLUTION__SHIFT 0x8 |
|---|
| 151240 | #define BIF_CFG_DEV2_EPF0_1_LINK_STATUS2__DOWNSTREAM_COMPONENT_PRESENCE__SHIFT 0xc |
|---|
| 151241 | #define BIF_CFG_DEV2_EPF0_1_LINK_STATUS2__DRS_MESSAGE_RECEIVED__SHIFT 0xf |
|---|
| 151242 | #define BIF_CFG_DEV2_EPF0_1_LINK_STATUS2__CUR_DEEMPHASIS_LEVEL_MASK 0x0001L |
|---|
| 151243 | #define BIF_CFG_DEV2_EPF0_1_LINK_STATUS2__EQUALIZATION_COMPLETE_8GT_MASK 0x0002L |
|---|
| 151244 | #define BIF_CFG_DEV2_EPF0_1_LINK_STATUS2__EQUALIZATION_PHASE1_SUCCESS_8GT_MASK 0x0004L |
|---|
| 151245 | #define BIF_CFG_DEV2_EPF0_1_LINK_STATUS2__EQUALIZATION_PHASE2_SUCCESS_8GT_MASK 0x0008L |
|---|
| 151246 | #define BIF_CFG_DEV2_EPF0_1_LINK_STATUS2__EQUALIZATION_PHASE3_SUCCESS_8GT_MASK 0x0010L |
|---|
| 151247 | #define BIF_CFG_DEV2_EPF0_1_LINK_STATUS2__LINK_EQUALIZATION_REQUEST_8GT_MASK 0x0020L |
|---|
| 151248 | #define BIF_CFG_DEV2_EPF0_1_LINK_STATUS2__RTM1_PRESENCE_DET_MASK 0x0040L |
|---|
| 151249 | #define BIF_CFG_DEV2_EPF0_1_LINK_STATUS2__RTM2_PRESENCE_DET_MASK 0x0080L |
|---|
| 151250 | #define BIF_CFG_DEV2_EPF0_1_LINK_STATUS2__CROSSLINK_RESOLUTION_MASK 0x0300L |
|---|
| 151251 | #define BIF_CFG_DEV2_EPF0_1_LINK_STATUS2__DOWNSTREAM_COMPONENT_PRESENCE_MASK 0x7000L |
|---|
| 151252 | #define BIF_CFG_DEV2_EPF0_1_LINK_STATUS2__DRS_MESSAGE_RECEIVED_MASK 0x8000L |
|---|
| 151253 | //BIF_CFG_DEV2_EPF0_1_MSI_CAP_LIST |
|---|
| 151254 | #define BIF_CFG_DEV2_EPF0_1_MSI_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 151255 | #define BIF_CFG_DEV2_EPF0_1_MSI_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
|---|
| 151256 | #define BIF_CFG_DEV2_EPF0_1_MSI_CAP_LIST__CAP_ID_MASK 0x00FFL |
|---|
| 151257 | #define BIF_CFG_DEV2_EPF0_1_MSI_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
|---|
| 151258 | //BIF_CFG_DEV2_EPF0_1_MSI_MSG_CNTL |
|---|
| 151259 | #define BIF_CFG_DEV2_EPF0_1_MSI_MSG_CNTL__MSI_EN__SHIFT 0x0 |
|---|
| 151260 | #define BIF_CFG_DEV2_EPF0_1_MSI_MSG_CNTL__MSI_MULTI_CAP__SHIFT 0x1 |
|---|
| 151261 | #define BIF_CFG_DEV2_EPF0_1_MSI_MSG_CNTL__MSI_MULTI_EN__SHIFT 0x4 |
|---|
| 151262 | #define BIF_CFG_DEV2_EPF0_1_MSI_MSG_CNTL__MSI_64BIT__SHIFT 0x7 |
|---|
| 151263 | #define BIF_CFG_DEV2_EPF0_1_MSI_MSG_CNTL__MSI_PERVECTOR_MASKING_CAP__SHIFT 0x8 |
|---|
| 151264 | #define BIF_CFG_DEV2_EPF0_1_MSI_MSG_CNTL__MSI_EXT_MSG_DATA_CAP__SHIFT 0x9 |
|---|
| 151265 | #define BIF_CFG_DEV2_EPF0_1_MSI_MSG_CNTL__MSI_EXT_MSG_DATA_EN__SHIFT 0xa |
|---|
| 151266 | #define BIF_CFG_DEV2_EPF0_1_MSI_MSG_CNTL__MSI_EN_MASK 0x0001L |
|---|
| 151267 | #define BIF_CFG_DEV2_EPF0_1_MSI_MSG_CNTL__MSI_MULTI_CAP_MASK 0x000EL |
|---|
| 151268 | #define BIF_CFG_DEV2_EPF0_1_MSI_MSG_CNTL__MSI_MULTI_EN_MASK 0x0070L |
|---|
| 151269 | #define BIF_CFG_DEV2_EPF0_1_MSI_MSG_CNTL__MSI_64BIT_MASK 0x0080L |
|---|
| 151270 | #define BIF_CFG_DEV2_EPF0_1_MSI_MSG_CNTL__MSI_PERVECTOR_MASKING_CAP_MASK 0x0100L |
|---|
| 151271 | #define BIF_CFG_DEV2_EPF0_1_MSI_MSG_CNTL__MSI_EXT_MSG_DATA_CAP_MASK 0x0200L |
|---|
| 151272 | #define BIF_CFG_DEV2_EPF0_1_MSI_MSG_CNTL__MSI_EXT_MSG_DATA_EN_MASK 0x0400L |
|---|
| 151273 | //BIF_CFG_DEV2_EPF0_1_MSI_MSG_ADDR_LO |
|---|
| 151274 | #define BIF_CFG_DEV2_EPF0_1_MSI_MSG_ADDR_LO__MSI_MSG_ADDR_LO__SHIFT 0x2 |
|---|
| 151275 | #define BIF_CFG_DEV2_EPF0_1_MSI_MSG_ADDR_LO__MSI_MSG_ADDR_LO_MASK 0xFFFFFFFCL |
|---|
| 151276 | //BIF_CFG_DEV2_EPF0_1_MSI_MSG_ADDR_HI |
|---|
| 151277 | #define BIF_CFG_DEV2_EPF0_1_MSI_MSG_ADDR_HI__MSI_MSG_ADDR_HI__SHIFT 0x0 |
|---|
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| 151362 | #define BIF_CFG_DEV2_EPF0_1_PCIE_PORT_VC_CAP_REG2__VC_ARB_CAP__SHIFT 0x0 |
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|---|
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|---|
| 151367 | #define BIF_CFG_DEV2_EPF0_1_PCIE_PORT_VC_CNTL__LOAD_VC_ARB_TABLE__SHIFT 0x0 |
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|---|
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| 151378 | #define BIF_CFG_DEV2_EPF0_1_PCIE_VC0_RESOURCE_CAP__PORT_ARB_TABLE_OFFSET__SHIFT 0x18 |
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|---|
| 151383 | //BIF_CFG_DEV2_EPF0_1_PCIE_VC0_RESOURCE_CNTL |
|---|
| 151384 | #define BIF_CFG_DEV2_EPF0_1_PCIE_VC0_RESOURCE_CNTL__TC_VC_MAP_TC0__SHIFT 0x0 |
|---|
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|---|
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|---|
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| 151388 | #define BIF_CFG_DEV2_EPF0_1_PCIE_VC0_RESOURCE_CNTL__VC_ID__SHIFT 0x18 |
|---|
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| 151390 | #define BIF_CFG_DEV2_EPF0_1_PCIE_VC0_RESOURCE_CNTL__TC_VC_MAP_TC0_MASK 0x00000001L |
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|---|
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|---|
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|---|
| 151396 | //BIF_CFG_DEV2_EPF0_1_PCIE_VC0_RESOURCE_STATUS |
|---|
| 151397 | #define BIF_CFG_DEV2_EPF0_1_PCIE_VC0_RESOURCE_STATUS__PORT_ARB_TABLE_STATUS__SHIFT 0x0 |
|---|
| 151398 | #define BIF_CFG_DEV2_EPF0_1_PCIE_VC0_RESOURCE_STATUS__VC_NEGOTIATION_PENDING__SHIFT 0x1 |
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| 151399 | #define BIF_CFG_DEV2_EPF0_1_PCIE_VC0_RESOURCE_STATUS__PORT_ARB_TABLE_STATUS_MASK 0x0001L |
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| 151400 | #define BIF_CFG_DEV2_EPF0_1_PCIE_VC0_RESOURCE_STATUS__VC_NEGOTIATION_PENDING_MASK 0x0002L |
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| 151401 | //BIF_CFG_DEV2_EPF0_1_PCIE_VC1_RESOURCE_CAP |
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| 151402 | #define BIF_CFG_DEV2_EPF0_1_PCIE_VC1_RESOURCE_CAP__PORT_ARB_CAP__SHIFT 0x0 |
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| 151405 | #define BIF_CFG_DEV2_EPF0_1_PCIE_VC1_RESOURCE_CAP__PORT_ARB_TABLE_OFFSET__SHIFT 0x18 |
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| 151406 | #define BIF_CFG_DEV2_EPF0_1_PCIE_VC1_RESOURCE_CAP__PORT_ARB_CAP_MASK 0x000000FFL |
|---|
| 151407 | #define BIF_CFG_DEV2_EPF0_1_PCIE_VC1_RESOURCE_CAP__REJECT_SNOOP_TRANS_MASK 0x00008000L |
|---|
| 151408 | #define BIF_CFG_DEV2_EPF0_1_PCIE_VC1_RESOURCE_CAP__MAX_TIME_SLOTS_MASK 0x003F0000L |
|---|
| 151409 | #define BIF_CFG_DEV2_EPF0_1_PCIE_VC1_RESOURCE_CAP__PORT_ARB_TABLE_OFFSET_MASK 0xFF000000L |
|---|
| 151410 | //BIF_CFG_DEV2_EPF0_1_PCIE_VC1_RESOURCE_CNTL |
|---|
| 151411 | #define BIF_CFG_DEV2_EPF0_1_PCIE_VC1_RESOURCE_CNTL__TC_VC_MAP_TC0__SHIFT 0x0 |
|---|
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|---|
| 151413 | #define BIF_CFG_DEV2_EPF0_1_PCIE_VC1_RESOURCE_CNTL__LOAD_PORT_ARB_TABLE__SHIFT 0x10 |
|---|
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|---|
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|---|
| 151416 | #define BIF_CFG_DEV2_EPF0_1_PCIE_VC1_RESOURCE_CNTL__VC_ENABLE__SHIFT 0x1f |
|---|
| 151417 | #define BIF_CFG_DEV2_EPF0_1_PCIE_VC1_RESOURCE_CNTL__TC_VC_MAP_TC0_MASK 0x00000001L |
|---|
| 151418 | #define BIF_CFG_DEV2_EPF0_1_PCIE_VC1_RESOURCE_CNTL__TC_VC_MAP_TC1_7_MASK 0x000000FEL |
|---|
| 151419 | #define BIF_CFG_DEV2_EPF0_1_PCIE_VC1_RESOURCE_CNTL__LOAD_PORT_ARB_TABLE_MASK 0x00010000L |
|---|
| 151420 | #define BIF_CFG_DEV2_EPF0_1_PCIE_VC1_RESOURCE_CNTL__PORT_ARB_SELECT_MASK 0x000E0000L |
|---|
| 151421 | #define BIF_CFG_DEV2_EPF0_1_PCIE_VC1_RESOURCE_CNTL__VC_ID_MASK 0x07000000L |
|---|
| 151422 | #define BIF_CFG_DEV2_EPF0_1_PCIE_VC1_RESOURCE_CNTL__VC_ENABLE_MASK 0x80000000L |
|---|
| 151423 | //BIF_CFG_DEV2_EPF0_1_PCIE_VC1_RESOURCE_STATUS |
|---|
| 151424 | #define BIF_CFG_DEV2_EPF0_1_PCIE_VC1_RESOURCE_STATUS__PORT_ARB_TABLE_STATUS__SHIFT 0x0 |
|---|
| 151425 | #define BIF_CFG_DEV2_EPF0_1_PCIE_VC1_RESOURCE_STATUS__VC_NEGOTIATION_PENDING__SHIFT 0x1 |
|---|
| 151426 | #define BIF_CFG_DEV2_EPF0_1_PCIE_VC1_RESOURCE_STATUS__PORT_ARB_TABLE_STATUS_MASK 0x0001L |
|---|
| 151427 | #define BIF_CFG_DEV2_EPF0_1_PCIE_VC1_RESOURCE_STATUS__VC_NEGOTIATION_PENDING_MASK 0x0002L |
|---|
| 151428 | //BIF_CFG_DEV2_EPF0_1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST |
|---|
| 151429 | #define BIF_CFG_DEV2_EPF0_1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 151430 | #define BIF_CFG_DEV2_EPF0_1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
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| 151702 | #define BIF_CFG_DEV2_EPF0_1_PCIE_PWR_BUDGET_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
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| 151713 | #define BIF_CFG_DEV2_EPF0_1_PCIE_PWR_BUDGET_DATA__BASE_POWER_MASK 0x000000FFL |
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| 151714 | #define BIF_CFG_DEV2_EPF0_1_PCIE_PWR_BUDGET_DATA__DATA_SCALE_MASK 0x00000300L |
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| 151715 | #define BIF_CFG_DEV2_EPF0_1_PCIE_PWR_BUDGET_DATA__PM_SUB_STATE_MASK 0x00001C00L |
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| 151716 | #define BIF_CFG_DEV2_EPF0_1_PCIE_PWR_BUDGET_DATA__PM_STATE_MASK 0x00006000L |
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| 151717 | #define BIF_CFG_DEV2_EPF0_1_PCIE_PWR_BUDGET_DATA__TYPE_MASK 0x00038000L |
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| 151718 | #define BIF_CFG_DEV2_EPF0_1_PCIE_PWR_BUDGET_DATA__POWER_RAIL_MASK 0x001C0000L |
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| 151719 | //BIF_CFG_DEV2_EPF0_1_PCIE_PWR_BUDGET_CAP |
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| 151720 | #define BIF_CFG_DEV2_EPF0_1_PCIE_PWR_BUDGET_CAP__SYSTEM_ALLOCATED__SHIFT 0x0 |
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| 151721 | #define BIF_CFG_DEV2_EPF0_1_PCIE_PWR_BUDGET_CAP__SYSTEM_ALLOCATED_MASK 0x01L |
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| 151722 | //BIF_CFG_DEV2_EPF0_1_PCIE_DPA_ENH_CAP_LIST |
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| 151955 | #define BIF_CFG_DEV2_EPF0_1_PCIE_ACS_CAP__P2P_COMPLETION_REDIRECT_MASK 0x0008L |
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| 151956 | #define BIF_CFG_DEV2_EPF0_1_PCIE_ACS_CAP__UPSTREAM_FORWARDING_MASK 0x0010L |
|---|
| 151957 | #define BIF_CFG_DEV2_EPF0_1_PCIE_ACS_CAP__P2P_EGRESS_CONTROL_MASK 0x0020L |
|---|
| 151958 | #define BIF_CFG_DEV2_EPF0_1_PCIE_ACS_CAP__DIRECT_TRANSLATED_P2P_MASK 0x0040L |
|---|
| 151959 | #define BIF_CFG_DEV2_EPF0_1_PCIE_ACS_CAP__EGRESS_CONTROL_VECTOR_SIZE_MASK 0xFF00L |
|---|
| 151960 | //BIF_CFG_DEV2_EPF0_1_PCIE_ACS_CNTL |
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| 151961 | #define BIF_CFG_DEV2_EPF0_1_PCIE_ACS_CNTL__SOURCE_VALIDATION_EN__SHIFT 0x0 |
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| 151963 | #define BIF_CFG_DEV2_EPF0_1_PCIE_ACS_CNTL__P2P_REQUEST_REDIRECT_EN__SHIFT 0x2 |
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| 151968 | #define BIF_CFG_DEV2_EPF0_1_PCIE_ACS_CNTL__SOURCE_VALIDATION_EN_MASK 0x0001L |
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| 151969 | #define BIF_CFG_DEV2_EPF0_1_PCIE_ACS_CNTL__TRANSLATION_BLOCKING_EN_MASK 0x0002L |
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| 151970 | #define BIF_CFG_DEV2_EPF0_1_PCIE_ACS_CNTL__P2P_REQUEST_REDIRECT_EN_MASK 0x0004L |
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| 151971 | #define BIF_CFG_DEV2_EPF0_1_PCIE_ACS_CNTL__P2P_COMPLETION_REDIRECT_EN_MASK 0x0008L |
|---|
| 151972 | #define BIF_CFG_DEV2_EPF0_1_PCIE_ACS_CNTL__UPSTREAM_FORWARDING_EN_MASK 0x0010L |
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| 151973 | #define BIF_CFG_DEV2_EPF0_1_PCIE_ACS_CNTL__P2P_EGRESS_CONTROL_EN_MASK 0x0020L |
|---|
| 151974 | #define BIF_CFG_DEV2_EPF0_1_PCIE_ACS_CNTL__DIRECT_TRANSLATED_P2P_EN_MASK 0x0040L |
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| 151975 | //BIF_CFG_DEV2_EPF0_1_PCIE_PASID_ENH_CAP_LIST |
|---|
| 151976 | #define BIF_CFG_DEV2_EPF0_1_PCIE_PASID_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
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| 151977 | #define BIF_CFG_DEV2_EPF0_1_PCIE_PASID_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
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| 151978 | #define BIF_CFG_DEV2_EPF0_1_PCIE_PASID_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 151979 | #define BIF_CFG_DEV2_EPF0_1_PCIE_PASID_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 151980 | #define BIF_CFG_DEV2_EPF0_1_PCIE_PASID_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 151981 | #define BIF_CFG_DEV2_EPF0_1_PCIE_PASID_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 151982 | //BIF_CFG_DEV2_EPF0_1_PCIE_PASID_CAP |
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| 151983 | #define BIF_CFG_DEV2_EPF0_1_PCIE_PASID_CAP__PASID_EXE_PERMISSION_SUPPORTED__SHIFT 0x1 |
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| 151984 | #define BIF_CFG_DEV2_EPF0_1_PCIE_PASID_CAP__PASID_PRIV_MODE_SUPPORTED__SHIFT 0x2 |
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| 151985 | #define BIF_CFG_DEV2_EPF0_1_PCIE_PASID_CAP__MAX_PASID_WIDTH__SHIFT 0x8 |
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| 151986 | #define BIF_CFG_DEV2_EPF0_1_PCIE_PASID_CAP__PASID_EXE_PERMISSION_SUPPORTED_MASK 0x0002L |
|---|
| 151987 | #define BIF_CFG_DEV2_EPF0_1_PCIE_PASID_CAP__PASID_PRIV_MODE_SUPPORTED_MASK 0x0004L |
|---|
| 151988 | #define BIF_CFG_DEV2_EPF0_1_PCIE_PASID_CAP__MAX_PASID_WIDTH_MASK 0x1F00L |
|---|
| 151989 | //BIF_CFG_DEV2_EPF0_1_PCIE_PASID_CNTL |
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| 151990 | #define BIF_CFG_DEV2_EPF0_1_PCIE_PASID_CNTL__PASID_ENABLE__SHIFT 0x0 |
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| 151991 | #define BIF_CFG_DEV2_EPF0_1_PCIE_PASID_CNTL__PASID_EXE_PERMISSION_ENABLE__SHIFT 0x1 |
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| 151992 | #define BIF_CFG_DEV2_EPF0_1_PCIE_PASID_CNTL__PASID_PRIV_MODE_SUPPORTED_ENABLE__SHIFT 0x2 |
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| 151993 | #define BIF_CFG_DEV2_EPF0_1_PCIE_PASID_CNTL__PASID_ENABLE_MASK 0x0001L |
|---|
| 151994 | #define BIF_CFG_DEV2_EPF0_1_PCIE_PASID_CNTL__PASID_EXE_PERMISSION_ENABLE_MASK 0x0002L |
|---|
| 151995 | #define BIF_CFG_DEV2_EPF0_1_PCIE_PASID_CNTL__PASID_PRIV_MODE_SUPPORTED_ENABLE_MASK 0x0004L |
|---|
| 151996 | //BIF_CFG_DEV2_EPF0_1_PCIE_LTR_ENH_CAP_LIST |
|---|
| 151997 | #define BIF_CFG_DEV2_EPF0_1_PCIE_LTR_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
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| 151998 | #define BIF_CFG_DEV2_EPF0_1_PCIE_LTR_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 151999 | #define BIF_CFG_DEV2_EPF0_1_PCIE_LTR_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
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| 152031 | #define BIF_CFG_DEV2_EPF0_1_PCIE_ARI_CNTL__ARI_ACS_FUNC_GROUPS_EN_MASK 0x0002L |
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| 152049 | #define BIF_CFG_DEV2_EPF0_1_DATA_LINK_FEATURE_STATUS__REMOTE_DLF_SUPPORTED_VALID_MASK 0x80000000L |
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| 152051 | #define BIF_CFG_DEV2_EPF0_1_PCIE_PHY_16GT_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
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|---|
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| 152073 | #define BIF_CFG_DEV2_EPF0_1_LINK_STATUS_16GT__LINK_EQUALIZATION_REQUEST_16GT_MASK 0x00000010L |
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|---|
| 152078 | #define BIF_CFG_DEV2_EPF0_1_RTM1_PARITY_MISMATCH_STATUS_16GT__RTM1_PARITY_MISMATCH_STATUS_BITS__SHIFT 0x0 |
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|---|
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|---|
| 152084 | #define BIF_CFG_DEV2_EPF0_1_LANE_0_EQUALIZATION_CNTL_16GT__LANE_0_DSP_16GT_TX_PRESET__SHIFT 0x0 |
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|---|
| 152089 | #define BIF_CFG_DEV2_EPF0_1_LANE_1_EQUALIZATION_CNTL_16GT__LANE_1_DSP_16GT_TX_PRESET__SHIFT 0x0 |
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|---|
| 152491 | #define BIF_CFG_DEV2_EPF1_1_COMMAND__MEM_WRITE_INVALIDATE_EN_MASK 0x0010L |
|---|
| 152492 | #define BIF_CFG_DEV2_EPF1_1_COMMAND__PAL_SNOOP_EN_MASK 0x0020L |
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| 152493 | #define BIF_CFG_DEV2_EPF1_1_COMMAND__PARITY_ERROR_RESPONSE_MASK 0x0040L |
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| 152497 | #define BIF_CFG_DEV2_EPF1_1_COMMAND__INT_DIS_MASK 0x0400L |
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|---|
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|---|
| 152511 | #define BIF_CFG_DEV2_EPF1_1_STATUS__IMMEDIATE_READINESS_MASK 0x0001L |
|---|
| 152512 | #define BIF_CFG_DEV2_EPF1_1_STATUS__INT_STATUS_MASK 0x0008L |
|---|
| 152513 | #define BIF_CFG_DEV2_EPF1_1_STATUS__CAP_LIST_MASK 0x0010L |
|---|
| 152514 | #define BIF_CFG_DEV2_EPF1_1_STATUS__PCI_66_CAP_MASK 0x0020L |
|---|
| 152515 | #define BIF_CFG_DEV2_EPF1_1_STATUS__FAST_BACK_CAPABLE_MASK 0x0080L |
|---|
| 152516 | #define BIF_CFG_DEV2_EPF1_1_STATUS__MASTER_DATA_PARITY_ERROR_MASK 0x0100L |
|---|
| 152517 | #define BIF_CFG_DEV2_EPF1_1_STATUS__DEVSEL_TIMING_MASK 0x0600L |
|---|
| 152518 | #define BIF_CFG_DEV2_EPF1_1_STATUS__SIGNAL_TARGET_ABORT_MASK 0x0800L |
|---|
| 152519 | #define BIF_CFG_DEV2_EPF1_1_STATUS__RECEIVED_TARGET_ABORT_MASK 0x1000L |
|---|
| 152520 | #define BIF_CFG_DEV2_EPF1_1_STATUS__RECEIVED_MASTER_ABORT_MASK 0x2000L |
|---|
| 152521 | #define BIF_CFG_DEV2_EPF1_1_STATUS__SIGNALED_SYSTEM_ERROR_MASK 0x4000L |
|---|
| 152522 | #define BIF_CFG_DEV2_EPF1_1_STATUS__PARITY_ERROR_DETECTED_MASK 0x8000L |
|---|
| 152523 | //BIF_CFG_DEV2_EPF1_1_REVISION_ID |
|---|
| 152524 | #define BIF_CFG_DEV2_EPF1_1_REVISION_ID__MINOR_REV_ID__SHIFT 0x0 |
|---|
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|---|
| 152526 | #define BIF_CFG_DEV2_EPF1_1_REVISION_ID__MINOR_REV_ID_MASK 0x0FL |
|---|
| 152527 | #define BIF_CFG_DEV2_EPF1_1_REVISION_ID__MAJOR_REV_ID_MASK 0xF0L |
|---|
| 152528 | //BIF_CFG_DEV2_EPF1_1_PROG_INTERFACE |
|---|
| 152529 | #define BIF_CFG_DEV2_EPF1_1_PROG_INTERFACE__PROG_INTERFACE__SHIFT 0x0 |
|---|
| 152530 | #define BIF_CFG_DEV2_EPF1_1_PROG_INTERFACE__PROG_INTERFACE_MASK 0xFFL |
|---|
| 152531 | //BIF_CFG_DEV2_EPF1_1_SUB_CLASS |
|---|
| 152532 | #define BIF_CFG_DEV2_EPF1_1_SUB_CLASS__SUB_CLASS__SHIFT 0x0 |
|---|
| 152533 | #define BIF_CFG_DEV2_EPF1_1_SUB_CLASS__SUB_CLASS_MASK 0xFFL |
|---|
| 152534 | //BIF_CFG_DEV2_EPF1_1_BASE_CLASS |
|---|
| 152535 | #define BIF_CFG_DEV2_EPF1_1_BASE_CLASS__BASE_CLASS__SHIFT 0x0 |
|---|
| 152536 | #define BIF_CFG_DEV2_EPF1_1_BASE_CLASS__BASE_CLASS_MASK 0xFFL |
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| 152537 | //BIF_CFG_DEV2_EPF1_1_CACHE_LINE |
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| 152538 | #define BIF_CFG_DEV2_EPF1_1_CACHE_LINE__CACHE_LINE_SIZE__SHIFT 0x0 |
|---|
| 152539 | #define BIF_CFG_DEV2_EPF1_1_CACHE_LINE__CACHE_LINE_SIZE_MASK 0xFFL |
|---|
| 152540 | //BIF_CFG_DEV2_EPF1_1_LATENCY |
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| 152541 | #define BIF_CFG_DEV2_EPF1_1_LATENCY__LATENCY_TIMER__SHIFT 0x0 |
|---|
| 152542 | #define BIF_CFG_DEV2_EPF1_1_LATENCY__LATENCY_TIMER_MASK 0xFFL |
|---|
| 152543 | //BIF_CFG_DEV2_EPF1_1_HEADER |
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|---|
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|---|
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|---|
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|---|
| 152549 | #define BIF_CFG_DEV2_EPF1_1_BIST__BIST_COMP__SHIFT 0x0 |
|---|
| 152550 | #define BIF_CFG_DEV2_EPF1_1_BIST__BIST_STRT__SHIFT 0x6 |
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| 152551 | #define BIF_CFG_DEV2_EPF1_1_BIST__BIST_CAP__SHIFT 0x7 |
|---|
| 152552 | #define BIF_CFG_DEV2_EPF1_1_BIST__BIST_COMP_MASK 0x0FL |
|---|
| 152553 | #define BIF_CFG_DEV2_EPF1_1_BIST__BIST_STRT_MASK 0x40L |
|---|
| 152554 | #define BIF_CFG_DEV2_EPF1_1_BIST__BIST_CAP_MASK 0x80L |
|---|
| 152555 | //BIF_CFG_DEV2_EPF1_1_BASE_ADDR_1 |
|---|
| 152556 | #define BIF_CFG_DEV2_EPF1_1_BASE_ADDR_1__BASE_ADDR__SHIFT 0x0 |
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|---|
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| 152559 | #define BIF_CFG_DEV2_EPF1_1_BASE_ADDR_2__BASE_ADDR__SHIFT 0x0 |
|---|
| 152560 | #define BIF_CFG_DEV2_EPF1_1_BASE_ADDR_2__BASE_ADDR_MASK 0xFFFFFFFFL |
|---|
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|---|
| 152562 | #define BIF_CFG_DEV2_EPF1_1_BASE_ADDR_3__BASE_ADDR__SHIFT 0x0 |
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| 152563 | #define BIF_CFG_DEV2_EPF1_1_BASE_ADDR_3__BASE_ADDR_MASK 0xFFFFFFFFL |
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| 152565 | #define BIF_CFG_DEV2_EPF1_1_BASE_ADDR_4__BASE_ADDR__SHIFT 0x0 |
|---|
| 152566 | #define BIF_CFG_DEV2_EPF1_1_BASE_ADDR_4__BASE_ADDR_MASK 0xFFFFFFFFL |
|---|
| 152567 | //BIF_CFG_DEV2_EPF1_1_BASE_ADDR_5 |
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| 152568 | #define BIF_CFG_DEV2_EPF1_1_BASE_ADDR_5__BASE_ADDR__SHIFT 0x0 |
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| 152569 | #define BIF_CFG_DEV2_EPF1_1_BASE_ADDR_5__BASE_ADDR_MASK 0xFFFFFFFFL |
|---|
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|---|
| 152571 | #define BIF_CFG_DEV2_EPF1_1_BASE_ADDR_6__BASE_ADDR__SHIFT 0x0 |
|---|
| 152572 | #define BIF_CFG_DEV2_EPF1_1_BASE_ADDR_6__BASE_ADDR_MASK 0xFFFFFFFFL |
|---|
| 152573 | //BIF_CFG_DEV2_EPF1_1_CARDBUS_CIS_PTR |
|---|
| 152574 | #define BIF_CFG_DEV2_EPF1_1_CARDBUS_CIS_PTR__CARDBUS_CIS_PTR__SHIFT 0x0 |
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| 152575 | #define BIF_CFG_DEV2_EPF1_1_CARDBUS_CIS_PTR__CARDBUS_CIS_PTR_MASK 0xFFFFFFFFL |
|---|
| 152576 | //BIF_CFG_DEV2_EPF1_1_ADAPTER_ID |
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| 152577 | #define BIF_CFG_DEV2_EPF1_1_ADAPTER_ID__SUBSYSTEM_VENDOR_ID__SHIFT 0x0 |
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| 152578 | #define BIF_CFG_DEV2_EPF1_1_ADAPTER_ID__SUBSYSTEM_ID__SHIFT 0x10 |
|---|
| 152579 | #define BIF_CFG_DEV2_EPF1_1_ADAPTER_ID__SUBSYSTEM_VENDOR_ID_MASK 0x0000FFFFL |
|---|
| 152580 | #define BIF_CFG_DEV2_EPF1_1_ADAPTER_ID__SUBSYSTEM_ID_MASK 0xFFFF0000L |
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| 152581 | //BIF_CFG_DEV2_EPF1_1_ROM_BASE_ADDR |
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| 152582 | #define BIF_CFG_DEV2_EPF1_1_ROM_BASE_ADDR__BASE_ADDR__SHIFT 0x0 |
|---|
| 152583 | #define BIF_CFG_DEV2_EPF1_1_ROM_BASE_ADDR__BASE_ADDR_MASK 0xFFFFFFFFL |
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| 152584 | //BIF_CFG_DEV2_EPF1_1_CAP_PTR |
|---|
| 152585 | #define BIF_CFG_DEV2_EPF1_1_CAP_PTR__CAP_PTR__SHIFT 0x0 |
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| 152586 | #define BIF_CFG_DEV2_EPF1_1_CAP_PTR__CAP_PTR_MASK 0xFFL |
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| 152677 | #define BIF_CFG_DEV2_EPF1_1_PCIE_CAP__SLOT_IMPLEMENTED_MASK 0x0100L |
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| 152678 | #define BIF_CFG_DEV2_EPF1_1_PCIE_CAP__INT_MESSAGE_NUM_MASK 0x3E00L |
|---|
| 152679 | //BIF_CFG_DEV2_EPF1_1_DEVICE_CAP |
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| 152680 | #define BIF_CFG_DEV2_EPF1_1_DEVICE_CAP__MAX_PAYLOAD_SUPPORT__SHIFT 0x0 |
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| 152687 | #define BIF_CFG_DEV2_EPF1_1_DEVICE_CAP__CAPTURED_SLOT_POWER_SCALE__SHIFT 0x1a |
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| 152688 | #define BIF_CFG_DEV2_EPF1_1_DEVICE_CAP__FLR_CAPABLE__SHIFT 0x1c |
|---|
| 152689 | #define BIF_CFG_DEV2_EPF1_1_DEVICE_CAP__MAX_PAYLOAD_SUPPORT_MASK 0x00000007L |
|---|
| 152690 | #define BIF_CFG_DEV2_EPF1_1_DEVICE_CAP__PHANTOM_FUNC_MASK 0x00000018L |
|---|
| 152691 | #define BIF_CFG_DEV2_EPF1_1_DEVICE_CAP__EXTENDED_TAG_MASK 0x00000020L |
|---|
| 152692 | #define BIF_CFG_DEV2_EPF1_1_DEVICE_CAP__L0S_ACCEPTABLE_LATENCY_MASK 0x000001C0L |
|---|
| 152693 | #define BIF_CFG_DEV2_EPF1_1_DEVICE_CAP__L1_ACCEPTABLE_LATENCY_MASK 0x00000E00L |
|---|
| 152694 | #define BIF_CFG_DEV2_EPF1_1_DEVICE_CAP__ROLE_BASED_ERR_REPORTING_MASK 0x00008000L |
|---|
| 152695 | #define BIF_CFG_DEV2_EPF1_1_DEVICE_CAP__CAPTURED_SLOT_POWER_LIMIT_MASK 0x03FC0000L |
|---|
| 152696 | #define BIF_CFG_DEV2_EPF1_1_DEVICE_CAP__CAPTURED_SLOT_POWER_SCALE_MASK 0x0C000000L |
|---|
| 152697 | #define BIF_CFG_DEV2_EPF1_1_DEVICE_CAP__FLR_CAPABLE_MASK 0x10000000L |
|---|
| 152698 | //BIF_CFG_DEV2_EPF1_1_DEVICE_CNTL |
|---|
| 152699 | #define BIF_CFG_DEV2_EPF1_1_DEVICE_CNTL__CORR_ERR_EN__SHIFT 0x0 |
|---|
| 152700 | #define BIF_CFG_DEV2_EPF1_1_DEVICE_CNTL__NON_FATAL_ERR_EN__SHIFT 0x1 |
|---|
| 152701 | #define BIF_CFG_DEV2_EPF1_1_DEVICE_CNTL__FATAL_ERR_EN__SHIFT 0x2 |
|---|
| 152702 | #define BIF_CFG_DEV2_EPF1_1_DEVICE_CNTL__USR_REPORT_EN__SHIFT 0x3 |
|---|
| 152703 | #define BIF_CFG_DEV2_EPF1_1_DEVICE_CNTL__RELAXED_ORD_EN__SHIFT 0x4 |
|---|
| 152704 | #define BIF_CFG_DEV2_EPF1_1_DEVICE_CNTL__MAX_PAYLOAD_SIZE__SHIFT 0x5 |
|---|
| 152705 | #define BIF_CFG_DEV2_EPF1_1_DEVICE_CNTL__EXTENDED_TAG_EN__SHIFT 0x8 |
|---|
| 152706 | #define BIF_CFG_DEV2_EPF1_1_DEVICE_CNTL__PHANTOM_FUNC_EN__SHIFT 0x9 |
|---|
| 152707 | #define BIF_CFG_DEV2_EPF1_1_DEVICE_CNTL__AUX_POWER_PM_EN__SHIFT 0xa |
|---|
| 152708 | #define BIF_CFG_DEV2_EPF1_1_DEVICE_CNTL__NO_SNOOP_EN__SHIFT 0xb |
|---|
| 152709 | #define BIF_CFG_DEV2_EPF1_1_DEVICE_CNTL__MAX_READ_REQUEST_SIZE__SHIFT 0xc |
|---|
| 152710 | #define BIF_CFG_DEV2_EPF1_1_DEVICE_CNTL__INITIATE_FLR__SHIFT 0xf |
|---|
| 152711 | #define BIF_CFG_DEV2_EPF1_1_DEVICE_CNTL__CORR_ERR_EN_MASK 0x0001L |
|---|
| 152712 | #define BIF_CFG_DEV2_EPF1_1_DEVICE_CNTL__NON_FATAL_ERR_EN_MASK 0x0002L |
|---|
| 152713 | #define BIF_CFG_DEV2_EPF1_1_DEVICE_CNTL__FATAL_ERR_EN_MASK 0x0004L |
|---|
| 152714 | #define BIF_CFG_DEV2_EPF1_1_DEVICE_CNTL__USR_REPORT_EN_MASK 0x0008L |
|---|
| 152715 | #define BIF_CFG_DEV2_EPF1_1_DEVICE_CNTL__RELAXED_ORD_EN_MASK 0x0010L |
|---|
| 152716 | #define BIF_CFG_DEV2_EPF1_1_DEVICE_CNTL__MAX_PAYLOAD_SIZE_MASK 0x00E0L |
|---|
| 152717 | #define BIF_CFG_DEV2_EPF1_1_DEVICE_CNTL__EXTENDED_TAG_EN_MASK 0x0100L |
|---|
| 152718 | #define BIF_CFG_DEV2_EPF1_1_DEVICE_CNTL__PHANTOM_FUNC_EN_MASK 0x0200L |
|---|
| 152719 | #define BIF_CFG_DEV2_EPF1_1_DEVICE_CNTL__AUX_POWER_PM_EN_MASK 0x0400L |
|---|
| 152720 | #define BIF_CFG_DEV2_EPF1_1_DEVICE_CNTL__NO_SNOOP_EN_MASK 0x0800L |
|---|
| 152721 | #define BIF_CFG_DEV2_EPF1_1_DEVICE_CNTL__MAX_READ_REQUEST_SIZE_MASK 0x7000L |
|---|
| 152722 | #define BIF_CFG_DEV2_EPF1_1_DEVICE_CNTL__INITIATE_FLR_MASK 0x8000L |
|---|
| 152723 | //BIF_CFG_DEV2_EPF1_1_DEVICE_STATUS |
|---|
| 152724 | #define BIF_CFG_DEV2_EPF1_1_DEVICE_STATUS__CORR_ERR__SHIFT 0x0 |
|---|
| 152725 | #define BIF_CFG_DEV2_EPF1_1_DEVICE_STATUS__NON_FATAL_ERR__SHIFT 0x1 |
|---|
| 152726 | #define BIF_CFG_DEV2_EPF1_1_DEVICE_STATUS__FATAL_ERR__SHIFT 0x2 |
|---|
| 152727 | #define BIF_CFG_DEV2_EPF1_1_DEVICE_STATUS__USR_DETECTED__SHIFT 0x3 |
|---|
| 152728 | #define BIF_CFG_DEV2_EPF1_1_DEVICE_STATUS__AUX_PWR__SHIFT 0x4 |
|---|
| 152729 | #define BIF_CFG_DEV2_EPF1_1_DEVICE_STATUS__TRANSACTIONS_PEND__SHIFT 0x5 |
|---|
| 152730 | #define BIF_CFG_DEV2_EPF1_1_DEVICE_STATUS__EMER_POWER_REDUCTION_DETECTED__SHIFT 0x6 |
|---|
| 152731 | #define BIF_CFG_DEV2_EPF1_1_DEVICE_STATUS__CORR_ERR_MASK 0x0001L |
|---|
| 152732 | #define BIF_CFG_DEV2_EPF1_1_DEVICE_STATUS__NON_FATAL_ERR_MASK 0x0002L |
|---|
| 152733 | #define BIF_CFG_DEV2_EPF1_1_DEVICE_STATUS__FATAL_ERR_MASK 0x0004L |
|---|
| 152734 | #define BIF_CFG_DEV2_EPF1_1_DEVICE_STATUS__USR_DETECTED_MASK 0x0008L |
|---|
| 152735 | #define BIF_CFG_DEV2_EPF1_1_DEVICE_STATUS__AUX_PWR_MASK 0x0010L |
|---|
| 152736 | #define BIF_CFG_DEV2_EPF1_1_DEVICE_STATUS__TRANSACTIONS_PEND_MASK 0x0020L |
|---|
| 152737 | #define BIF_CFG_DEV2_EPF1_1_DEVICE_STATUS__EMER_POWER_REDUCTION_DETECTED_MASK 0x0040L |
|---|
| 152738 | //BIF_CFG_DEV2_EPF1_1_LINK_CAP |
|---|
| 152739 | #define BIF_CFG_DEV2_EPF1_1_LINK_CAP__LINK_SPEED__SHIFT 0x0 |
|---|
| 152740 | #define BIF_CFG_DEV2_EPF1_1_LINK_CAP__LINK_WIDTH__SHIFT 0x4 |
|---|
| 152741 | #define BIF_CFG_DEV2_EPF1_1_LINK_CAP__PM_SUPPORT__SHIFT 0xa |
|---|
| 152742 | #define BIF_CFG_DEV2_EPF1_1_LINK_CAP__L0S_EXIT_LATENCY__SHIFT 0xc |
|---|
| 152743 | #define BIF_CFG_DEV2_EPF1_1_LINK_CAP__L1_EXIT_LATENCY__SHIFT 0xf |
|---|
| 152744 | #define BIF_CFG_DEV2_EPF1_1_LINK_CAP__CLOCK_POWER_MANAGEMENT__SHIFT 0x12 |
|---|
| 152745 | #define BIF_CFG_DEV2_EPF1_1_LINK_CAP__SURPRISE_DOWN_ERR_REPORTING__SHIFT 0x13 |
|---|
| 152746 | #define BIF_CFG_DEV2_EPF1_1_LINK_CAP__DL_ACTIVE_REPORTING_CAPABLE__SHIFT 0x14 |
|---|
| 152747 | #define BIF_CFG_DEV2_EPF1_1_LINK_CAP__LINK_BW_NOTIFICATION_CAP__SHIFT 0x15 |
|---|
| 152748 | #define BIF_CFG_DEV2_EPF1_1_LINK_CAP__ASPM_OPTIONALITY_COMPLIANCE__SHIFT 0x16 |
|---|
| 152749 | #define BIF_CFG_DEV2_EPF1_1_LINK_CAP__PORT_NUMBER__SHIFT 0x18 |
|---|
| 152750 | #define BIF_CFG_DEV2_EPF1_1_LINK_CAP__LINK_SPEED_MASK 0x0000000FL |
|---|
| 152751 | #define BIF_CFG_DEV2_EPF1_1_LINK_CAP__LINK_WIDTH_MASK 0x000003F0L |
|---|
| 152752 | #define BIF_CFG_DEV2_EPF1_1_LINK_CAP__PM_SUPPORT_MASK 0x00000C00L |
|---|
| 152753 | #define BIF_CFG_DEV2_EPF1_1_LINK_CAP__L0S_EXIT_LATENCY_MASK 0x00007000L |
|---|
| 152754 | #define BIF_CFG_DEV2_EPF1_1_LINK_CAP__L1_EXIT_LATENCY_MASK 0x00038000L |
|---|
| 152755 | #define BIF_CFG_DEV2_EPF1_1_LINK_CAP__CLOCK_POWER_MANAGEMENT_MASK 0x00040000L |
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| 152756 | #define BIF_CFG_DEV2_EPF1_1_LINK_CAP__SURPRISE_DOWN_ERR_REPORTING_MASK 0x00080000L |
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| 152759 | #define BIF_CFG_DEV2_EPF1_1_LINK_CAP__ASPM_OPTIONALITY_COMPLIANCE_MASK 0x00400000L |
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| 152800 | #define BIF_CFG_DEV2_EPF1_1_LINK_STATUS__LINK_AUTONOMOUS_BW_STATUS_MASK 0x8000L |
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| 152818 | #define BIF_CFG_DEV2_EPF1_1_DEVICE_CAP2__MAX_END_END_TLP_PREFIXES__SHIFT 0x16 |
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| 152819 | #define BIF_CFG_DEV2_EPF1_1_DEVICE_CAP2__EMER_POWER_REDUCTION_SUPPORTED__SHIFT 0x18 |
|---|
| 152820 | #define BIF_CFG_DEV2_EPF1_1_DEVICE_CAP2__EMER_POWER_REDUCTION_INIT_REQ__SHIFT 0x1a |
|---|
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|---|
| 152822 | #define BIF_CFG_DEV2_EPF1_1_DEVICE_CAP2__CPL_TIMEOUT_RANGE_SUPPORTED_MASK 0x0000000FL |
|---|
| 152823 | #define BIF_CFG_DEV2_EPF1_1_DEVICE_CAP2__CPL_TIMEOUT_DIS_SUPPORTED_MASK 0x00000010L |
|---|
| 152824 | #define BIF_CFG_DEV2_EPF1_1_DEVICE_CAP2__ARI_FORWARDING_SUPPORTED_MASK 0x00000020L |
|---|
| 152825 | #define BIF_CFG_DEV2_EPF1_1_DEVICE_CAP2__ATOMICOP_ROUTING_SUPPORTED_MASK 0x00000040L |
|---|
| 152826 | #define BIF_CFG_DEV2_EPF1_1_DEVICE_CAP2__ATOMICOP_32CMPLT_SUPPORTED_MASK 0x00000080L |
|---|
| 152827 | #define BIF_CFG_DEV2_EPF1_1_DEVICE_CAP2__ATOMICOP_64CMPLT_SUPPORTED_MASK 0x00000100L |
|---|
| 152828 | #define BIF_CFG_DEV2_EPF1_1_DEVICE_CAP2__CAS128_CMPLT_SUPPORTED_MASK 0x00000200L |
|---|
| 152829 | #define BIF_CFG_DEV2_EPF1_1_DEVICE_CAP2__NO_RO_ENABLED_P2P_PASSING_MASK 0x00000400L |
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| 152830 | #define BIF_CFG_DEV2_EPF1_1_DEVICE_CAP2__LTR_SUPPORTED_MASK 0x00000800L |
|---|
| 152831 | #define BIF_CFG_DEV2_EPF1_1_DEVICE_CAP2__TPH_CPLR_SUPPORTED_MASK 0x00003000L |
|---|
| 152832 | #define BIF_CFG_DEV2_EPF1_1_DEVICE_CAP2__LN_SYSTEM_CLS_MASK 0x0000C000L |
|---|
| 152833 | #define BIF_CFG_DEV2_EPF1_1_DEVICE_CAP2__TEN_BIT_TAG_COMPLETER_SUPPORTED_MASK 0x00010000L |
|---|
| 152834 | #define BIF_CFG_DEV2_EPF1_1_DEVICE_CAP2__TEN_BIT_TAG_REQUESTER_SUPPORTED_MASK 0x00020000L |
|---|
| 152835 | #define BIF_CFG_DEV2_EPF1_1_DEVICE_CAP2__OBFF_SUPPORTED_MASK 0x000C0000L |
|---|
| 152836 | #define BIF_CFG_DEV2_EPF1_1_DEVICE_CAP2__EXTENDED_FMT_FIELD_SUPPORTED_MASK 0x00100000L |
|---|
| 152837 | #define BIF_CFG_DEV2_EPF1_1_DEVICE_CAP2__END_END_TLP_PREFIX_SUPPORTED_MASK 0x00200000L |
|---|
| 152838 | #define BIF_CFG_DEV2_EPF1_1_DEVICE_CAP2__MAX_END_END_TLP_PREFIXES_MASK 0x00C00000L |
|---|
| 152839 | #define BIF_CFG_DEV2_EPF1_1_DEVICE_CAP2__EMER_POWER_REDUCTION_SUPPORTED_MASK 0x03000000L |
|---|
| 152840 | #define BIF_CFG_DEV2_EPF1_1_DEVICE_CAP2__EMER_POWER_REDUCTION_INIT_REQ_MASK 0x04000000L |
|---|
| 152841 | #define BIF_CFG_DEV2_EPF1_1_DEVICE_CAP2__FRS_SUPPORTED_MASK 0x80000000L |
|---|
| 152842 | //BIF_CFG_DEV2_EPF1_1_DEVICE_CNTL2 |
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|---|
| 152847 | #define BIF_CFG_DEV2_EPF1_1_DEVICE_CNTL2__ATOMICOP_EGRESS_BLOCKING__SHIFT 0x7 |
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| 152848 | #define BIF_CFG_DEV2_EPF1_1_DEVICE_CNTL2__IDO_REQUEST_ENABLE__SHIFT 0x8 |
|---|
| 152849 | #define BIF_CFG_DEV2_EPF1_1_DEVICE_CNTL2__IDO_COMPLETION_ENABLE__SHIFT 0x9 |
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| 152850 | #define BIF_CFG_DEV2_EPF1_1_DEVICE_CNTL2__LTR_EN__SHIFT 0xa |
|---|
| 152851 | #define BIF_CFG_DEV2_EPF1_1_DEVICE_CNTL2__EMER_POWER_REDUCTION_REQUEST__SHIFT 0xb |
|---|
| 152852 | #define BIF_CFG_DEV2_EPF1_1_DEVICE_CNTL2__TEN_BIT_TAG_REQUESTER_ENABLE__SHIFT 0xc |
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| 152853 | #define BIF_CFG_DEV2_EPF1_1_DEVICE_CNTL2__OBFF_EN__SHIFT 0xd |
|---|
| 152854 | #define BIF_CFG_DEV2_EPF1_1_DEVICE_CNTL2__END_END_TLP_PREFIX_BLOCKING__SHIFT 0xf |
|---|
| 152855 | #define BIF_CFG_DEV2_EPF1_1_DEVICE_CNTL2__CPL_TIMEOUT_VALUE_MASK 0x000FL |
|---|
| 152856 | #define BIF_CFG_DEV2_EPF1_1_DEVICE_CNTL2__CPL_TIMEOUT_DIS_MASK 0x0010L |
|---|
| 152857 | #define BIF_CFG_DEV2_EPF1_1_DEVICE_CNTL2__ARI_FORWARDING_EN_MASK 0x0020L |
|---|
| 152858 | #define BIF_CFG_DEV2_EPF1_1_DEVICE_CNTL2__ATOMICOP_REQUEST_EN_MASK 0x0040L |
|---|
| 152859 | #define BIF_CFG_DEV2_EPF1_1_DEVICE_CNTL2__ATOMICOP_EGRESS_BLOCKING_MASK 0x0080L |
|---|
| 152860 | #define BIF_CFG_DEV2_EPF1_1_DEVICE_CNTL2__IDO_REQUEST_ENABLE_MASK 0x0100L |
|---|
| 152861 | #define BIF_CFG_DEV2_EPF1_1_DEVICE_CNTL2__IDO_COMPLETION_ENABLE_MASK 0x0200L |
|---|
| 152862 | #define BIF_CFG_DEV2_EPF1_1_DEVICE_CNTL2__LTR_EN_MASK 0x0400L |
|---|
| 152863 | #define BIF_CFG_DEV2_EPF1_1_DEVICE_CNTL2__EMER_POWER_REDUCTION_REQUEST_MASK 0x0800L |
|---|
| 152864 | #define BIF_CFG_DEV2_EPF1_1_DEVICE_CNTL2__TEN_BIT_TAG_REQUESTER_ENABLE_MASK 0x1000L |
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| 152865 | #define BIF_CFG_DEV2_EPF1_1_DEVICE_CNTL2__OBFF_EN_MASK 0x6000L |
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| 152866 | #define BIF_CFG_DEV2_EPF1_1_DEVICE_CNTL2__END_END_TLP_PREFIX_BLOCKING_MASK 0x8000L |
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| 152867 | //BIF_CFG_DEV2_EPF1_1_DEVICE_STATUS2 |
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| 152868 | #define BIF_CFG_DEV2_EPF1_1_DEVICE_STATUS2__RESERVED__SHIFT 0x0 |
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| 152869 | #define BIF_CFG_DEV2_EPF1_1_DEVICE_STATUS2__RESERVED_MASK 0xFFFFL |
|---|
| 152870 | //BIF_CFG_DEV2_EPF1_1_LINK_CAP2 |
|---|
| 152871 | #define BIF_CFG_DEV2_EPF1_1_LINK_CAP2__SUPPORTED_LINK_SPEED__SHIFT 0x1 |
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|---|
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| 152878 | #define BIF_CFG_DEV2_EPF1_1_LINK_CAP2__SUPPORTED_LINK_SPEED_MASK 0x000000FEL |
|---|
| 152879 | #define BIF_CFG_DEV2_EPF1_1_LINK_CAP2__CROSSLINK_SUPPORTED_MASK 0x00000100L |
|---|
| 152880 | #define BIF_CFG_DEV2_EPF1_1_LINK_CAP2__LOWER_SKP_OS_GEN_SUPPORT_MASK 0x0000FE00L |
|---|
| 152881 | #define BIF_CFG_DEV2_EPF1_1_LINK_CAP2__LOWER_SKP_OS_RCV_SUPPORT_MASK 0x007F0000L |
|---|
| 152882 | #define BIF_CFG_DEV2_EPF1_1_LINK_CAP2__RTM1_PRESENCE_DET_SUPPORT_MASK 0x00800000L |
|---|
| 152883 | #define BIF_CFG_DEV2_EPF1_1_LINK_CAP2__RTM2_PRESENCE_DET_SUPPORT_MASK 0x01000000L |
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| 152884 | #define BIF_CFG_DEV2_EPF1_1_LINK_CAP2__DRS_SUPPORTED_MASK 0x80000000L |
|---|
| 152885 | //BIF_CFG_DEV2_EPF1_1_LINK_CNTL2 |
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| 152886 | #define BIF_CFG_DEV2_EPF1_1_LINK_CNTL2__TARGET_LINK_SPEED__SHIFT 0x0 |
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| 152890 | #define BIF_CFG_DEV2_EPF1_1_LINK_CNTL2__XMIT_MARGIN__SHIFT 0x7 |
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| 152892 | #define BIF_CFG_DEV2_EPF1_1_LINK_CNTL2__COMPLIANCE_SOS__SHIFT 0xb |
|---|
| 152893 | #define BIF_CFG_DEV2_EPF1_1_LINK_CNTL2__COMPLIANCE_DEEMPHASIS__SHIFT 0xc |
|---|
| 152894 | #define BIF_CFG_DEV2_EPF1_1_LINK_CNTL2__TARGET_LINK_SPEED_MASK 0x000FL |
|---|
| 152895 | #define BIF_CFG_DEV2_EPF1_1_LINK_CNTL2__ENTER_COMPLIANCE_MASK 0x0010L |
|---|
| 152896 | #define BIF_CFG_DEV2_EPF1_1_LINK_CNTL2__HW_AUTONOMOUS_SPEED_DISABLE_MASK 0x0020L |
|---|
| 152897 | #define BIF_CFG_DEV2_EPF1_1_LINK_CNTL2__SELECTABLE_DEEMPHASIS_MASK 0x0040L |
|---|
| 152898 | #define BIF_CFG_DEV2_EPF1_1_LINK_CNTL2__XMIT_MARGIN_MASK 0x0380L |
|---|
| 152899 | #define BIF_CFG_DEV2_EPF1_1_LINK_CNTL2__ENTER_MOD_COMPLIANCE_MASK 0x0400L |
|---|
| 152900 | #define BIF_CFG_DEV2_EPF1_1_LINK_CNTL2__COMPLIANCE_SOS_MASK 0x0800L |
|---|
| 152901 | #define BIF_CFG_DEV2_EPF1_1_LINK_CNTL2__COMPLIANCE_DEEMPHASIS_MASK 0xF000L |
|---|
| 152902 | //BIF_CFG_DEV2_EPF1_1_LINK_STATUS2 |
|---|
| 152903 | #define BIF_CFG_DEV2_EPF1_1_LINK_STATUS2__CUR_DEEMPHASIS_LEVEL__SHIFT 0x0 |
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| 152904 | #define BIF_CFG_DEV2_EPF1_1_LINK_STATUS2__EQUALIZATION_COMPLETE_8GT__SHIFT 0x1 |
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| 152905 | #define BIF_CFG_DEV2_EPF1_1_LINK_STATUS2__EQUALIZATION_PHASE1_SUCCESS_8GT__SHIFT 0x2 |
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| 152908 | #define BIF_CFG_DEV2_EPF1_1_LINK_STATUS2__LINK_EQUALIZATION_REQUEST_8GT__SHIFT 0x5 |
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| 152909 | #define BIF_CFG_DEV2_EPF1_1_LINK_STATUS2__RTM1_PRESENCE_DET__SHIFT 0x6 |
|---|
| 152910 | #define BIF_CFG_DEV2_EPF1_1_LINK_STATUS2__RTM2_PRESENCE_DET__SHIFT 0x7 |
|---|
| 152911 | #define BIF_CFG_DEV2_EPF1_1_LINK_STATUS2__CROSSLINK_RESOLUTION__SHIFT 0x8 |
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|---|
| 152913 | #define BIF_CFG_DEV2_EPF1_1_LINK_STATUS2__DRS_MESSAGE_RECEIVED__SHIFT 0xf |
|---|
| 152914 | #define BIF_CFG_DEV2_EPF1_1_LINK_STATUS2__CUR_DEEMPHASIS_LEVEL_MASK 0x0001L |
|---|
| 152915 | #define BIF_CFG_DEV2_EPF1_1_LINK_STATUS2__EQUALIZATION_COMPLETE_8GT_MASK 0x0002L |
|---|
| 152916 | #define BIF_CFG_DEV2_EPF1_1_LINK_STATUS2__EQUALIZATION_PHASE1_SUCCESS_8GT_MASK 0x0004L |
|---|
| 152917 | #define BIF_CFG_DEV2_EPF1_1_LINK_STATUS2__EQUALIZATION_PHASE2_SUCCESS_8GT_MASK 0x0008L |
|---|
| 152918 | #define BIF_CFG_DEV2_EPF1_1_LINK_STATUS2__EQUALIZATION_PHASE3_SUCCESS_8GT_MASK 0x0010L |
|---|
| 152919 | #define BIF_CFG_DEV2_EPF1_1_LINK_STATUS2__LINK_EQUALIZATION_REQUEST_8GT_MASK 0x0020L |
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| 152920 | #define BIF_CFG_DEV2_EPF1_1_LINK_STATUS2__RTM1_PRESENCE_DET_MASK 0x0040L |
|---|
| 152921 | #define BIF_CFG_DEV2_EPF1_1_LINK_STATUS2__RTM2_PRESENCE_DET_MASK 0x0080L |
|---|
| 152922 | #define BIF_CFG_DEV2_EPF1_1_LINK_STATUS2__CROSSLINK_RESOLUTION_MASK 0x0300L |
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| 152923 | #define BIF_CFG_DEV2_EPF1_1_LINK_STATUS2__DOWNSTREAM_COMPONENT_PRESENCE_MASK 0x7000L |
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| 152924 | #define BIF_CFG_DEV2_EPF1_1_LINK_STATUS2__DRS_MESSAGE_RECEIVED_MASK 0x8000L |
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|---|
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| 152929 | #define BIF_CFG_DEV2_EPF1_1_MSI_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
|---|
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| 152931 | #define BIF_CFG_DEV2_EPF1_1_MSI_MSG_CNTL__MSI_EN__SHIFT 0x0 |
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| 152933 | #define BIF_CFG_DEV2_EPF1_1_MSI_MSG_CNTL__MSI_MULTI_EN__SHIFT 0x4 |
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| 152934 | #define BIF_CFG_DEV2_EPF1_1_MSI_MSG_CNTL__MSI_64BIT__SHIFT 0x7 |
|---|
| 152935 | #define BIF_CFG_DEV2_EPF1_1_MSI_MSG_CNTL__MSI_PERVECTOR_MASKING_CAP__SHIFT 0x8 |
|---|
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|---|
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|---|
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|---|
| 152941 | #define BIF_CFG_DEV2_EPF1_1_MSI_MSG_CNTL__MSI_64BIT_MASK 0x0080L |
|---|
| 152942 | #define BIF_CFG_DEV2_EPF1_1_MSI_MSG_CNTL__MSI_PERVECTOR_MASKING_CAP_MASK 0x0100L |
|---|
| 152943 | #define BIF_CFG_DEV2_EPF1_1_MSI_MSG_CNTL__MSI_EXT_MSG_DATA_CAP_MASK 0x0200L |
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| 152944 | #define BIF_CFG_DEV2_EPF1_1_MSI_MSG_CNTL__MSI_EXT_MSG_DATA_EN_MASK 0x0400L |
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| 152946 | #define BIF_CFG_DEV2_EPF1_1_MSI_MSG_ADDR_LO__MSI_MSG_ADDR_LO__SHIFT 0x2 |
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|---|
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|---|
| 152949 | #define BIF_CFG_DEV2_EPF1_1_MSI_MSG_ADDR_HI__MSI_MSG_ADDR_HI__SHIFT 0x0 |
|---|
| 152950 | #define BIF_CFG_DEV2_EPF1_1_MSI_MSG_ADDR_HI__MSI_MSG_ADDR_HI_MASK 0xFFFFFFFFL |
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| 152955 | #define BIF_CFG_DEV2_EPF1_1_MSI_EXT_MSG_DATA__MSI_EXT_DATA__SHIFT 0x0 |
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| 152961 | #define BIF_CFG_DEV2_EPF1_1_MSI_MSG_DATA_64__MSI_DATA_64__SHIFT 0x0 |
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| 152963 | //BIF_CFG_DEV2_EPF1_1_MSI_EXT_MSG_DATA_64 |
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| 152964 | #define BIF_CFG_DEV2_EPF1_1_MSI_EXT_MSG_DATA_64__MSI_EXT_DATA_64__SHIFT 0x0 |
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| 152965 | #define BIF_CFG_DEV2_EPF1_1_MSI_EXT_MSG_DATA_64__MSI_EXT_DATA_64_MASK 0xFFFFL |
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|---|
| 152967 | #define BIF_CFG_DEV2_EPF1_1_MSI_MASK_64__MSI_MASK_64__SHIFT 0x0 |
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| 152971 | #define BIF_CFG_DEV2_EPF1_1_MSI_PENDING__MSI_PENDING_MASK 0xFFFFFFFFL |
|---|
| 152972 | //BIF_CFG_DEV2_EPF1_1_MSI_PENDING_64 |
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| 152973 | #define BIF_CFG_DEV2_EPF1_1_MSI_PENDING_64__MSI_PENDING_64__SHIFT 0x0 |
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| 152974 | #define BIF_CFG_DEV2_EPF1_1_MSI_PENDING_64__MSI_PENDING_64_MASK 0xFFFFFFFFL |
|---|
| 152975 | //BIF_CFG_DEV2_EPF1_1_MSIX_CAP_LIST |
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|---|
| 152979 | #define BIF_CFG_DEV2_EPF1_1_MSIX_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
|---|
| 152980 | //BIF_CFG_DEV2_EPF1_1_MSIX_MSG_CNTL |
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| 152981 | #define BIF_CFG_DEV2_EPF1_1_MSIX_MSG_CNTL__MSIX_TABLE_SIZE__SHIFT 0x0 |
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|---|
| 152984 | #define BIF_CFG_DEV2_EPF1_1_MSIX_MSG_CNTL__MSIX_TABLE_SIZE_MASK 0x07FFL |
|---|
| 152985 | #define BIF_CFG_DEV2_EPF1_1_MSIX_MSG_CNTL__MSIX_FUNC_MASK_MASK 0x4000L |
|---|
| 152986 | #define BIF_CFG_DEV2_EPF1_1_MSIX_MSG_CNTL__MSIX_EN_MASK 0x8000L |
|---|
| 152987 | //BIF_CFG_DEV2_EPF1_1_MSIX_TABLE |
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| 152988 | #define BIF_CFG_DEV2_EPF1_1_MSIX_TABLE__MSIX_TABLE_BIR__SHIFT 0x0 |
|---|
| 152989 | #define BIF_CFG_DEV2_EPF1_1_MSIX_TABLE__MSIX_TABLE_OFFSET__SHIFT 0x3 |
|---|
| 152990 | #define BIF_CFG_DEV2_EPF1_1_MSIX_TABLE__MSIX_TABLE_BIR_MASK 0x00000007L |
|---|
| 152991 | #define BIF_CFG_DEV2_EPF1_1_MSIX_TABLE__MSIX_TABLE_OFFSET_MASK 0xFFFFFFF8L |
|---|
| 152992 | //BIF_CFG_DEV2_EPF1_1_MSIX_PBA |
|---|
| 152993 | #define BIF_CFG_DEV2_EPF1_1_MSIX_PBA__MSIX_PBA_BIR__SHIFT 0x0 |
|---|
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|---|
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|---|
| 152996 | #define BIF_CFG_DEV2_EPF1_1_MSIX_PBA__MSIX_PBA_OFFSET_MASK 0xFFFFFFF8L |
|---|
| 152997 | //BIF_CFG_DEV2_EPF1_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST |
|---|
| 152998 | #define BIF_CFG_DEV2_EPF1_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 152999 | #define BIF_CFG_DEV2_EPF1_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 153000 | #define BIF_CFG_DEV2_EPF1_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 153001 | #define BIF_CFG_DEV2_EPF1_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 153002 | #define BIF_CFG_DEV2_EPF1_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 153003 | #define BIF_CFG_DEV2_EPF1_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 153004 | //BIF_CFG_DEV2_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR |
|---|
| 153005 | #define BIF_CFG_DEV2_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR__VSEC_ID__SHIFT 0x0 |
|---|
| 153006 | #define BIF_CFG_DEV2_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR__VSEC_REV__SHIFT 0x10 |
|---|
| 153007 | #define BIF_CFG_DEV2_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR__VSEC_LENGTH__SHIFT 0x14 |
|---|
| 153008 | #define BIF_CFG_DEV2_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR__VSEC_ID_MASK 0x0000FFFFL |
|---|
| 153009 | #define BIF_CFG_DEV2_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR__VSEC_REV_MASK 0x000F0000L |
|---|
| 153010 | #define BIF_CFG_DEV2_EPF1_1_PCIE_VENDOR_SPECIFIC_HDR__VSEC_LENGTH_MASK 0xFFF00000L |
|---|
| 153011 | //BIF_CFG_DEV2_EPF1_1_PCIE_VENDOR_SPECIFIC1 |
|---|
| 153012 | #define BIF_CFG_DEV2_EPF1_1_PCIE_VENDOR_SPECIFIC1__SCRATCH__SHIFT 0x0 |
|---|
| 153013 | #define BIF_CFG_DEV2_EPF1_1_PCIE_VENDOR_SPECIFIC1__SCRATCH_MASK 0xFFFFFFFFL |
|---|
| 153014 | //BIF_CFG_DEV2_EPF1_1_PCIE_VENDOR_SPECIFIC2 |
|---|
| 153015 | #define BIF_CFG_DEV2_EPF1_1_PCIE_VENDOR_SPECIFIC2__SCRATCH__SHIFT 0x0 |
|---|
| 153016 | #define BIF_CFG_DEV2_EPF1_1_PCIE_VENDOR_SPECIFIC2__SCRATCH_MASK 0xFFFFFFFFL |
|---|
| 153017 | //BIF_CFG_DEV2_EPF1_1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST |
|---|
| 153018 | #define BIF_CFG_DEV2_EPF1_1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 153019 | #define BIF_CFG_DEV2_EPF1_1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 153020 | #define BIF_CFG_DEV2_EPF1_1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 153021 | #define BIF_CFG_DEV2_EPF1_1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 153022 | #define BIF_CFG_DEV2_EPF1_1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 153023 | #define BIF_CFG_DEV2_EPF1_1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 153024 | //BIF_CFG_DEV2_EPF1_1_PCIE_UNCORR_ERR_STATUS |
|---|
| 153025 | #define BIF_CFG_DEV2_EPF1_1_PCIE_UNCORR_ERR_STATUS__DLP_ERR_STATUS__SHIFT 0x4 |
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|---|
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|---|
| 153028 | #define BIF_CFG_DEV2_EPF1_1_PCIE_UNCORR_ERR_STATUS__FC_ERR_STATUS__SHIFT 0xd |
|---|
| 153029 | #define BIF_CFG_DEV2_EPF1_1_PCIE_UNCORR_ERR_STATUS__CPL_TIMEOUT_STATUS__SHIFT 0xe |
|---|
| 153030 | #define BIF_CFG_DEV2_EPF1_1_PCIE_UNCORR_ERR_STATUS__CPL_ABORT_ERR_STATUS__SHIFT 0xf |
|---|
| 153031 | #define BIF_CFG_DEV2_EPF1_1_PCIE_UNCORR_ERR_STATUS__UNEXP_CPL_STATUS__SHIFT 0x10 |
|---|
| 153032 | #define BIF_CFG_DEV2_EPF1_1_PCIE_UNCORR_ERR_STATUS__RCV_OVFL_STATUS__SHIFT 0x11 |
|---|
| 153033 | #define BIF_CFG_DEV2_EPF1_1_PCIE_UNCORR_ERR_STATUS__MAL_TLP_STATUS__SHIFT 0x12 |
|---|
| 153034 | #define BIF_CFG_DEV2_EPF1_1_PCIE_UNCORR_ERR_STATUS__ECRC_ERR_STATUS__SHIFT 0x13 |
|---|
| 153035 | #define BIF_CFG_DEV2_EPF1_1_PCIE_UNCORR_ERR_STATUS__UNSUPP_REQ_ERR_STATUS__SHIFT 0x14 |
|---|
| 153036 | #define BIF_CFG_DEV2_EPF1_1_PCIE_UNCORR_ERR_STATUS__ACS_VIOLATION_STATUS__SHIFT 0x15 |
|---|
| 153037 | #define BIF_CFG_DEV2_EPF1_1_PCIE_UNCORR_ERR_STATUS__UNCORR_INT_ERR_STATUS__SHIFT 0x16 |
|---|
| 153038 | #define BIF_CFG_DEV2_EPF1_1_PCIE_UNCORR_ERR_STATUS__MC_BLOCKED_TLP_STATUS__SHIFT 0x17 |
|---|
| 153039 | #define BIF_CFG_DEV2_EPF1_1_PCIE_UNCORR_ERR_STATUS__ATOMICOP_EGRESS_BLOCKED_STATUS__SHIFT 0x18 |
|---|
| 153040 | #define BIF_CFG_DEV2_EPF1_1_PCIE_UNCORR_ERR_STATUS__TLP_PREFIX_BLOCKED_ERR_STATUS__SHIFT 0x19 |
|---|
| 153041 | #define BIF_CFG_DEV2_EPF1_1_PCIE_UNCORR_ERR_STATUS__POISONED_TLP_EGRESS_BLOCKED_STATUS__SHIFT 0x1a |
|---|
| 153042 | #define BIF_CFG_DEV2_EPF1_1_PCIE_UNCORR_ERR_STATUS__DLP_ERR_STATUS_MASK 0x00000010L |
|---|
| 153043 | #define BIF_CFG_DEV2_EPF1_1_PCIE_UNCORR_ERR_STATUS__SURPDN_ERR_STATUS_MASK 0x00000020L |
|---|
| 153044 | #define BIF_CFG_DEV2_EPF1_1_PCIE_UNCORR_ERR_STATUS__PSN_ERR_STATUS_MASK 0x00001000L |
|---|
| 153045 | #define BIF_CFG_DEV2_EPF1_1_PCIE_UNCORR_ERR_STATUS__FC_ERR_STATUS_MASK 0x00002000L |
|---|
| 153046 | #define BIF_CFG_DEV2_EPF1_1_PCIE_UNCORR_ERR_STATUS__CPL_TIMEOUT_STATUS_MASK 0x00004000L |
|---|
| 153047 | #define BIF_CFG_DEV2_EPF1_1_PCIE_UNCORR_ERR_STATUS__CPL_ABORT_ERR_STATUS_MASK 0x00008000L |
|---|
| 153048 | #define BIF_CFG_DEV2_EPF1_1_PCIE_UNCORR_ERR_STATUS__UNEXP_CPL_STATUS_MASK 0x00010000L |
|---|
| 153049 | #define BIF_CFG_DEV2_EPF1_1_PCIE_UNCORR_ERR_STATUS__RCV_OVFL_STATUS_MASK 0x00020000L |
|---|
| 153050 | #define BIF_CFG_DEV2_EPF1_1_PCIE_UNCORR_ERR_STATUS__MAL_TLP_STATUS_MASK 0x00040000L |
|---|
| 153051 | #define BIF_CFG_DEV2_EPF1_1_PCIE_UNCORR_ERR_STATUS__ECRC_ERR_STATUS_MASK 0x00080000L |
|---|
| 153052 | #define BIF_CFG_DEV2_EPF1_1_PCIE_UNCORR_ERR_STATUS__UNSUPP_REQ_ERR_STATUS_MASK 0x00100000L |
|---|
| 153053 | #define BIF_CFG_DEV2_EPF1_1_PCIE_UNCORR_ERR_STATUS__ACS_VIOLATION_STATUS_MASK 0x00200000L |
|---|
| 153054 | #define BIF_CFG_DEV2_EPF1_1_PCIE_UNCORR_ERR_STATUS__UNCORR_INT_ERR_STATUS_MASK 0x00400000L |
|---|
| 153055 | #define BIF_CFG_DEV2_EPF1_1_PCIE_UNCORR_ERR_STATUS__MC_BLOCKED_TLP_STATUS_MASK 0x00800000L |
|---|
| 153056 | #define BIF_CFG_DEV2_EPF1_1_PCIE_UNCORR_ERR_STATUS__ATOMICOP_EGRESS_BLOCKED_STATUS_MASK 0x01000000L |
|---|
| 153057 | #define BIF_CFG_DEV2_EPF1_1_PCIE_UNCORR_ERR_STATUS__TLP_PREFIX_BLOCKED_ERR_STATUS_MASK 0x02000000L |
|---|
| 153058 | #define BIF_CFG_DEV2_EPF1_1_PCIE_UNCORR_ERR_STATUS__POISONED_TLP_EGRESS_BLOCKED_STATUS_MASK 0x04000000L |
|---|
| 153059 | //BIF_CFG_DEV2_EPF1_1_PCIE_UNCORR_ERR_MASK |
|---|
| 153060 | #define BIF_CFG_DEV2_EPF1_1_PCIE_UNCORR_ERR_MASK__DLP_ERR_MASK__SHIFT 0x4 |
|---|
| 153061 | #define BIF_CFG_DEV2_EPF1_1_PCIE_UNCORR_ERR_MASK__SURPDN_ERR_MASK__SHIFT 0x5 |
|---|
| 153062 | #define BIF_CFG_DEV2_EPF1_1_PCIE_UNCORR_ERR_MASK__PSN_ERR_MASK__SHIFT 0xc |
|---|
| 153063 | #define BIF_CFG_DEV2_EPF1_1_PCIE_UNCORR_ERR_MASK__FC_ERR_MASK__SHIFT 0xd |
|---|
| 153064 | #define BIF_CFG_DEV2_EPF1_1_PCIE_UNCORR_ERR_MASK__CPL_TIMEOUT_MASK__SHIFT 0xe |
|---|
| 153065 | #define BIF_CFG_DEV2_EPF1_1_PCIE_UNCORR_ERR_MASK__CPL_ABORT_ERR_MASK__SHIFT 0xf |
|---|
| 153066 | #define BIF_CFG_DEV2_EPF1_1_PCIE_UNCORR_ERR_MASK__UNEXP_CPL_MASK__SHIFT 0x10 |
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|---|
| 153168 | #define BIF_CFG_DEV2_EPF1_1_PCIE_ADV_ERR_CAP_CNTL__ECRC_CHECK_EN__SHIFT 0x8 |
|---|
| 153169 | #define BIF_CFG_DEV2_EPF1_1_PCIE_ADV_ERR_CAP_CNTL__MULTI_HDR_RECD_CAP__SHIFT 0x9 |
|---|
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|---|
| 153171 | #define BIF_CFG_DEV2_EPF1_1_PCIE_ADV_ERR_CAP_CNTL__TLP_PREFIX_LOG_PRESENT__SHIFT 0xb |
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| 153173 | #define BIF_CFG_DEV2_EPF1_1_PCIE_ADV_ERR_CAP_CNTL__FIRST_ERR_PTR_MASK 0x0000001FL |
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| 153174 | #define BIF_CFG_DEV2_EPF1_1_PCIE_ADV_ERR_CAP_CNTL__ECRC_GEN_CAP_MASK 0x00000020L |
|---|
| 153175 | #define BIF_CFG_DEV2_EPF1_1_PCIE_ADV_ERR_CAP_CNTL__ECRC_GEN_EN_MASK 0x00000040L |
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| 153176 | #define BIF_CFG_DEV2_EPF1_1_PCIE_ADV_ERR_CAP_CNTL__ECRC_CHECK_CAP_MASK 0x00000080L |
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| 153177 | #define BIF_CFG_DEV2_EPF1_1_PCIE_ADV_ERR_CAP_CNTL__ECRC_CHECK_EN_MASK 0x00000100L |
|---|
| 153178 | #define BIF_CFG_DEV2_EPF1_1_PCIE_ADV_ERR_CAP_CNTL__MULTI_HDR_RECD_CAP_MASK 0x00000200L |
|---|
| 153179 | #define BIF_CFG_DEV2_EPF1_1_PCIE_ADV_ERR_CAP_CNTL__MULTI_HDR_RECD_EN_MASK 0x00000400L |
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| 153180 | #define BIF_CFG_DEV2_EPF1_1_PCIE_ADV_ERR_CAP_CNTL__TLP_PREFIX_LOG_PRESENT_MASK 0x00000800L |
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| 153181 | #define BIF_CFG_DEV2_EPF1_1_PCIE_ADV_ERR_CAP_CNTL__COMPLETION_TIMEOUT_LOG_CAPABLE_MASK 0x00001000L |
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| 153183 | #define BIF_CFG_DEV2_EPF1_1_PCIE_HDR_LOG0__TLP_HDR__SHIFT 0x0 |
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| 153186 | #define BIF_CFG_DEV2_EPF1_1_PCIE_HDR_LOG1__TLP_HDR__SHIFT 0x0 |
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|---|
| 153188 | //BIF_CFG_DEV2_EPF1_1_PCIE_HDR_LOG2 |
|---|
| 153189 | #define BIF_CFG_DEV2_EPF1_1_PCIE_HDR_LOG2__TLP_HDR__SHIFT 0x0 |
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| 153190 | #define BIF_CFG_DEV2_EPF1_1_PCIE_HDR_LOG2__TLP_HDR_MASK 0xFFFFFFFFL |
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| 153191 | //BIF_CFG_DEV2_EPF1_1_PCIE_HDR_LOG3 |
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| 153192 | #define BIF_CFG_DEV2_EPF1_1_PCIE_HDR_LOG3__TLP_HDR__SHIFT 0x0 |
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| 153194 | //BIF_CFG_DEV2_EPF1_1_PCIE_TLP_PREFIX_LOG0 |
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| 153196 | #define BIF_CFG_DEV2_EPF1_1_PCIE_TLP_PREFIX_LOG0__TLP_PREFIX_MASK 0xFFFFFFFFL |
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| 153198 | #define BIF_CFG_DEV2_EPF1_1_PCIE_TLP_PREFIX_LOG1__TLP_PREFIX__SHIFT 0x0 |
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|---|
| 153201 | #define BIF_CFG_DEV2_EPF1_1_PCIE_TLP_PREFIX_LOG2__TLP_PREFIX__SHIFT 0x0 |
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| 153202 | #define BIF_CFG_DEV2_EPF1_1_PCIE_TLP_PREFIX_LOG2__TLP_PREFIX_MASK 0xFFFFFFFFL |
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|---|
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| 153206 | //BIF_CFG_DEV2_EPF1_1_PCIE_BAR_ENH_CAP_LIST |
|---|
| 153207 | #define BIF_CFG_DEV2_EPF1_1_PCIE_BAR_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
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| 153208 | #define BIF_CFG_DEV2_EPF1_1_PCIE_BAR_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 153209 | #define BIF_CFG_DEV2_EPF1_1_PCIE_BAR_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 153210 | #define BIF_CFG_DEV2_EPF1_1_PCIE_BAR_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
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| 153211 | #define BIF_CFG_DEV2_EPF1_1_PCIE_BAR_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 153212 | #define BIF_CFG_DEV2_EPF1_1_PCIE_BAR_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
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|---|
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| 153256 | #define BIF_CFG_DEV2_EPF1_1_PCIE_BAR4_CNTL__BAR_SIZE_SUPPORTED_UPPER__SHIFT 0x10 |
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| 153257 | #define BIF_CFG_DEV2_EPF1_1_PCIE_BAR4_CNTL__BAR_INDEX_MASK 0x00000007L |
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| 153259 | #define BIF_CFG_DEV2_EPF1_1_PCIE_BAR4_CNTL__BAR_SIZE_MASK 0x00003F00L |
|---|
| 153260 | #define BIF_CFG_DEV2_EPF1_1_PCIE_BAR4_CNTL__BAR_SIZE_SUPPORTED_UPPER_MASK 0xFFFF0000L |
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| 153261 | //BIF_CFG_DEV2_EPF1_1_PCIE_BAR5_CAP |
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| 153262 | #define BIF_CFG_DEV2_EPF1_1_PCIE_BAR5_CAP__BAR_SIZE_SUPPORTED__SHIFT 0x4 |
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| 153264 | //BIF_CFG_DEV2_EPF1_1_PCIE_BAR5_CNTL |
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| 153265 | #define BIF_CFG_DEV2_EPF1_1_PCIE_BAR5_CNTL__BAR_INDEX__SHIFT 0x0 |
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| 153268 | #define BIF_CFG_DEV2_EPF1_1_PCIE_BAR5_CNTL__BAR_SIZE_SUPPORTED_UPPER__SHIFT 0x10 |
|---|
| 153269 | #define BIF_CFG_DEV2_EPF1_1_PCIE_BAR5_CNTL__BAR_INDEX_MASK 0x00000007L |
|---|
| 153270 | #define BIF_CFG_DEV2_EPF1_1_PCIE_BAR5_CNTL__BAR_TOTAL_NUM_MASK 0x000000E0L |
|---|
| 153271 | #define BIF_CFG_DEV2_EPF1_1_PCIE_BAR5_CNTL__BAR_SIZE_MASK 0x00003F00L |
|---|
| 153272 | #define BIF_CFG_DEV2_EPF1_1_PCIE_BAR5_CNTL__BAR_SIZE_SUPPORTED_UPPER_MASK 0xFFFF0000L |
|---|
| 153273 | //BIF_CFG_DEV2_EPF1_1_PCIE_BAR6_CAP |
|---|
| 153274 | #define BIF_CFG_DEV2_EPF1_1_PCIE_BAR6_CAP__BAR_SIZE_SUPPORTED__SHIFT 0x4 |
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| 153275 | #define BIF_CFG_DEV2_EPF1_1_PCIE_BAR6_CAP__BAR_SIZE_SUPPORTED_MASK 0xFFFFFFF0L |
|---|
| 153276 | //BIF_CFG_DEV2_EPF1_1_PCIE_BAR6_CNTL |
|---|
| 153277 | #define BIF_CFG_DEV2_EPF1_1_PCIE_BAR6_CNTL__BAR_INDEX__SHIFT 0x0 |
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| 153278 | #define BIF_CFG_DEV2_EPF1_1_PCIE_BAR6_CNTL__BAR_TOTAL_NUM__SHIFT 0x5 |
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| 153279 | #define BIF_CFG_DEV2_EPF1_1_PCIE_BAR6_CNTL__BAR_SIZE__SHIFT 0x8 |
|---|
| 153280 | #define BIF_CFG_DEV2_EPF1_1_PCIE_BAR6_CNTL__BAR_SIZE_SUPPORTED_UPPER__SHIFT 0x10 |
|---|
| 153281 | #define BIF_CFG_DEV2_EPF1_1_PCIE_BAR6_CNTL__BAR_INDEX_MASK 0x00000007L |
|---|
| 153282 | #define BIF_CFG_DEV2_EPF1_1_PCIE_BAR6_CNTL__BAR_TOTAL_NUM_MASK 0x000000E0L |
|---|
| 153283 | #define BIF_CFG_DEV2_EPF1_1_PCIE_BAR6_CNTL__BAR_SIZE_MASK 0x00003F00L |
|---|
| 153284 | #define BIF_CFG_DEV2_EPF1_1_PCIE_BAR6_CNTL__BAR_SIZE_SUPPORTED_UPPER_MASK 0xFFFF0000L |
|---|
| 153285 | //BIF_CFG_DEV2_EPF1_1_PCIE_PWR_BUDGET_ENH_CAP_LIST |
|---|
| 153286 | #define BIF_CFG_DEV2_EPF1_1_PCIE_PWR_BUDGET_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 153287 | #define BIF_CFG_DEV2_EPF1_1_PCIE_PWR_BUDGET_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 153288 | #define BIF_CFG_DEV2_EPF1_1_PCIE_PWR_BUDGET_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 153289 | #define BIF_CFG_DEV2_EPF1_1_PCIE_PWR_BUDGET_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 153290 | #define BIF_CFG_DEV2_EPF1_1_PCIE_PWR_BUDGET_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 153291 | #define BIF_CFG_DEV2_EPF1_1_PCIE_PWR_BUDGET_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 153292 | //BIF_CFG_DEV2_EPF1_1_PCIE_PWR_BUDGET_DATA_SELECT |
|---|
| 153293 | #define BIF_CFG_DEV2_EPF1_1_PCIE_PWR_BUDGET_DATA_SELECT__DATA_SELECT__SHIFT 0x0 |
|---|
| 153294 | #define BIF_CFG_DEV2_EPF1_1_PCIE_PWR_BUDGET_DATA_SELECT__DATA_SELECT_MASK 0xFFL |
|---|
| 153295 | //BIF_CFG_DEV2_EPF1_1_PCIE_PWR_BUDGET_DATA |
|---|
| 153296 | #define BIF_CFG_DEV2_EPF1_1_PCIE_PWR_BUDGET_DATA__BASE_POWER__SHIFT 0x0 |
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| 153297 | #define BIF_CFG_DEV2_EPF1_1_PCIE_PWR_BUDGET_DATA__DATA_SCALE__SHIFT 0x8 |
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| 153298 | #define BIF_CFG_DEV2_EPF1_1_PCIE_PWR_BUDGET_DATA__PM_SUB_STATE__SHIFT 0xa |
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| 153299 | #define BIF_CFG_DEV2_EPF1_1_PCIE_PWR_BUDGET_DATA__PM_STATE__SHIFT 0xd |
|---|
| 153300 | #define BIF_CFG_DEV2_EPF1_1_PCIE_PWR_BUDGET_DATA__TYPE__SHIFT 0xf |
|---|
| 153301 | #define BIF_CFG_DEV2_EPF1_1_PCIE_PWR_BUDGET_DATA__POWER_RAIL__SHIFT 0x12 |
|---|
| 153302 | #define BIF_CFG_DEV2_EPF1_1_PCIE_PWR_BUDGET_DATA__BASE_POWER_MASK 0x000000FFL |
|---|
| 153303 | #define BIF_CFG_DEV2_EPF1_1_PCIE_PWR_BUDGET_DATA__DATA_SCALE_MASK 0x00000300L |
|---|
| 153304 | #define BIF_CFG_DEV2_EPF1_1_PCIE_PWR_BUDGET_DATA__PM_SUB_STATE_MASK 0x00001C00L |
|---|
| 153305 | #define BIF_CFG_DEV2_EPF1_1_PCIE_PWR_BUDGET_DATA__PM_STATE_MASK 0x00006000L |
|---|
| 153306 | #define BIF_CFG_DEV2_EPF1_1_PCIE_PWR_BUDGET_DATA__TYPE_MASK 0x00038000L |
|---|
| 153307 | #define BIF_CFG_DEV2_EPF1_1_PCIE_PWR_BUDGET_DATA__POWER_RAIL_MASK 0x001C0000L |
|---|
| 153308 | //BIF_CFG_DEV2_EPF1_1_PCIE_PWR_BUDGET_CAP |
|---|
| 153309 | #define BIF_CFG_DEV2_EPF1_1_PCIE_PWR_BUDGET_CAP__SYSTEM_ALLOCATED__SHIFT 0x0 |
|---|
| 153310 | #define BIF_CFG_DEV2_EPF1_1_PCIE_PWR_BUDGET_CAP__SYSTEM_ALLOCATED_MASK 0x01L |
|---|
| 153311 | //BIF_CFG_DEV2_EPF1_1_PCIE_DPA_ENH_CAP_LIST |
|---|
| 153312 | #define BIF_CFG_DEV2_EPF1_1_PCIE_DPA_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 153313 | #define BIF_CFG_DEV2_EPF1_1_PCIE_DPA_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 153314 | #define BIF_CFG_DEV2_EPF1_1_PCIE_DPA_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 153315 | #define BIF_CFG_DEV2_EPF1_1_PCIE_DPA_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 153316 | #define BIF_CFG_DEV2_EPF1_1_PCIE_DPA_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 153317 | #define BIF_CFG_DEV2_EPF1_1_PCIE_DPA_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 153318 | //BIF_CFG_DEV2_EPF1_1_PCIE_DPA_CAP |
|---|
| 153319 | #define BIF_CFG_DEV2_EPF1_1_PCIE_DPA_CAP__SUBSTATE_MAX__SHIFT 0x0 |
|---|
| 153320 | #define BIF_CFG_DEV2_EPF1_1_PCIE_DPA_CAP__TRANS_LAT_UNIT__SHIFT 0x8 |
|---|
| 153321 | #define BIF_CFG_DEV2_EPF1_1_PCIE_DPA_CAP__PWR_ALLOC_SCALE__SHIFT 0xc |
|---|
| 153322 | #define BIF_CFG_DEV2_EPF1_1_PCIE_DPA_CAP__TRANS_LAT_VAL_0__SHIFT 0x10 |
|---|
| 153323 | #define BIF_CFG_DEV2_EPF1_1_PCIE_DPA_CAP__TRANS_LAT_VAL_1__SHIFT 0x18 |
|---|
| 153324 | #define BIF_CFG_DEV2_EPF1_1_PCIE_DPA_CAP__SUBSTATE_MAX_MASK 0x0000001FL |
|---|
| 153325 | #define BIF_CFG_DEV2_EPF1_1_PCIE_DPA_CAP__TRANS_LAT_UNIT_MASK 0x00000300L |
|---|
| 153326 | #define BIF_CFG_DEV2_EPF1_1_PCIE_DPA_CAP__PWR_ALLOC_SCALE_MASK 0x00003000L |
|---|
| 153327 | #define BIF_CFG_DEV2_EPF1_1_PCIE_DPA_CAP__TRANS_LAT_VAL_0_MASK 0x00FF0000L |
|---|
| 153328 | #define BIF_CFG_DEV2_EPF1_1_PCIE_DPA_CAP__TRANS_LAT_VAL_1_MASK 0xFF000000L |
|---|
| 153329 | //BIF_CFG_DEV2_EPF1_1_PCIE_DPA_LATENCY_INDICATOR |
|---|
| 153330 | #define BIF_CFG_DEV2_EPF1_1_PCIE_DPA_LATENCY_INDICATOR__TRANS_LAT_INDICATOR_BITS__SHIFT 0x0 |
|---|
| 153331 | #define BIF_CFG_DEV2_EPF1_1_PCIE_DPA_LATENCY_INDICATOR__TRANS_LAT_INDICATOR_BITS_MASK 0x000000FFL |
|---|
| 153332 | //BIF_CFG_DEV2_EPF1_1_PCIE_DPA_STATUS |
|---|
| 153333 | #define BIF_CFG_DEV2_EPF1_1_PCIE_DPA_STATUS__SUBSTATE_STATUS__SHIFT 0x0 |
|---|
| 153334 | #define BIF_CFG_DEV2_EPF1_1_PCIE_DPA_STATUS__SUBSTATE_CNTL_ENABLED__SHIFT 0x8 |
|---|
| 153335 | #define BIF_CFG_DEV2_EPF1_1_PCIE_DPA_STATUS__SUBSTATE_STATUS_MASK 0x001FL |
|---|
| 153336 | #define BIF_CFG_DEV2_EPF1_1_PCIE_DPA_STATUS__SUBSTATE_CNTL_ENABLED_MASK 0x0100L |
|---|
| 153337 | //BIF_CFG_DEV2_EPF1_1_PCIE_DPA_CNTL |
|---|
| 153338 | #define BIF_CFG_DEV2_EPF1_1_PCIE_DPA_CNTL__SUBSTATE_CNTL__SHIFT 0x0 |
|---|
| 153339 | #define BIF_CFG_DEV2_EPF1_1_PCIE_DPA_CNTL__SUBSTATE_CNTL_MASK 0x001FL |
|---|
| 153340 | //BIF_CFG_DEV2_EPF1_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_0 |
|---|
| 153341 | #define BIF_CFG_DEV2_EPF1_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_0__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 153342 | #define BIF_CFG_DEV2_EPF1_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_0__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 153343 | //BIF_CFG_DEV2_EPF1_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_1 |
|---|
| 153344 | #define BIF_CFG_DEV2_EPF1_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_1__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 153345 | #define BIF_CFG_DEV2_EPF1_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_1__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 153346 | //BIF_CFG_DEV2_EPF1_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_2 |
|---|
| 153347 | #define BIF_CFG_DEV2_EPF1_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_2__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 153348 | #define BIF_CFG_DEV2_EPF1_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_2__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 153349 | //BIF_CFG_DEV2_EPF1_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_3 |
|---|
| 153350 | #define BIF_CFG_DEV2_EPF1_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_3__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 153351 | #define BIF_CFG_DEV2_EPF1_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_3__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 153352 | //BIF_CFG_DEV2_EPF1_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_4 |
|---|
| 153353 | #define BIF_CFG_DEV2_EPF1_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_4__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 153354 | #define BIF_CFG_DEV2_EPF1_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_4__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 153355 | //BIF_CFG_DEV2_EPF1_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_5 |
|---|
| 153356 | #define BIF_CFG_DEV2_EPF1_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_5__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 153357 | #define BIF_CFG_DEV2_EPF1_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_5__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 153358 | //BIF_CFG_DEV2_EPF1_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_6 |
|---|
| 153359 | #define BIF_CFG_DEV2_EPF1_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_6__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 153360 | #define BIF_CFG_DEV2_EPF1_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_6__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 153361 | //BIF_CFG_DEV2_EPF1_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_7 |
|---|
| 153362 | #define BIF_CFG_DEV2_EPF1_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_7__SUBSTATE_PWR_ALLOC__SHIFT 0x0 |
|---|
| 153363 | #define BIF_CFG_DEV2_EPF1_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_7__SUBSTATE_PWR_ALLOC_MASK 0xFFL |
|---|
| 153364 | //BIF_CFG_DEV2_EPF1_1_PCIE_ACS_ENH_CAP_LIST |
|---|
| 153365 | #define BIF_CFG_DEV2_EPF1_1_PCIE_ACS_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 153366 | #define BIF_CFG_DEV2_EPF1_1_PCIE_ACS_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 153367 | #define BIF_CFG_DEV2_EPF1_1_PCIE_ACS_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 153368 | #define BIF_CFG_DEV2_EPF1_1_PCIE_ACS_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 153369 | #define BIF_CFG_DEV2_EPF1_1_PCIE_ACS_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 153370 | #define BIF_CFG_DEV2_EPF1_1_PCIE_ACS_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
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| 153372 | #define BIF_CFG_DEV2_EPF1_1_PCIE_ACS_CAP__SOURCE_VALIDATION__SHIFT 0x0 |
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| 153373 | #define BIF_CFG_DEV2_EPF1_1_PCIE_ACS_CAP__TRANSLATION_BLOCKING__SHIFT 0x1 |
|---|
| 153374 | #define BIF_CFG_DEV2_EPF1_1_PCIE_ACS_CAP__P2P_REQUEST_REDIRECT__SHIFT 0x2 |
|---|
| 153375 | #define BIF_CFG_DEV2_EPF1_1_PCIE_ACS_CAP__P2P_COMPLETION_REDIRECT__SHIFT 0x3 |
|---|
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|---|
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|---|
| 153379 | #define BIF_CFG_DEV2_EPF1_1_PCIE_ACS_CAP__EGRESS_CONTROL_VECTOR_SIZE__SHIFT 0x8 |
|---|
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|---|
| 153381 | #define BIF_CFG_DEV2_EPF1_1_PCIE_ACS_CAP__TRANSLATION_BLOCKING_MASK 0x0002L |
|---|
| 153382 | #define BIF_CFG_DEV2_EPF1_1_PCIE_ACS_CAP__P2P_REQUEST_REDIRECT_MASK 0x0004L |
|---|
| 153383 | #define BIF_CFG_DEV2_EPF1_1_PCIE_ACS_CAP__P2P_COMPLETION_REDIRECT_MASK 0x0008L |
|---|
| 153384 | #define BIF_CFG_DEV2_EPF1_1_PCIE_ACS_CAP__UPSTREAM_FORWARDING_MASK 0x0010L |
|---|
| 153385 | #define BIF_CFG_DEV2_EPF1_1_PCIE_ACS_CAP__P2P_EGRESS_CONTROL_MASK 0x0020L |
|---|
| 153386 | #define BIF_CFG_DEV2_EPF1_1_PCIE_ACS_CAP__DIRECT_TRANSLATED_P2P_MASK 0x0040L |
|---|
| 153387 | #define BIF_CFG_DEV2_EPF1_1_PCIE_ACS_CAP__EGRESS_CONTROL_VECTOR_SIZE_MASK 0xFF00L |
|---|
| 153388 | //BIF_CFG_DEV2_EPF1_1_PCIE_ACS_CNTL |
|---|
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| 153390 | #define BIF_CFG_DEV2_EPF1_1_PCIE_ACS_CNTL__TRANSLATION_BLOCKING_EN__SHIFT 0x1 |
|---|
| 153391 | #define BIF_CFG_DEV2_EPF1_1_PCIE_ACS_CNTL__P2P_REQUEST_REDIRECT_EN__SHIFT 0x2 |
|---|
| 153392 | #define BIF_CFG_DEV2_EPF1_1_PCIE_ACS_CNTL__P2P_COMPLETION_REDIRECT_EN__SHIFT 0x3 |
|---|
| 153393 | #define BIF_CFG_DEV2_EPF1_1_PCIE_ACS_CNTL__UPSTREAM_FORWARDING_EN__SHIFT 0x4 |
|---|
| 153394 | #define BIF_CFG_DEV2_EPF1_1_PCIE_ACS_CNTL__P2P_EGRESS_CONTROL_EN__SHIFT 0x5 |
|---|
| 153395 | #define BIF_CFG_DEV2_EPF1_1_PCIE_ACS_CNTL__DIRECT_TRANSLATED_P2P_EN__SHIFT 0x6 |
|---|
| 153396 | #define BIF_CFG_DEV2_EPF1_1_PCIE_ACS_CNTL__SOURCE_VALIDATION_EN_MASK 0x0001L |
|---|
| 153397 | #define BIF_CFG_DEV2_EPF1_1_PCIE_ACS_CNTL__TRANSLATION_BLOCKING_EN_MASK 0x0002L |
|---|
| 153398 | #define BIF_CFG_DEV2_EPF1_1_PCIE_ACS_CNTL__P2P_REQUEST_REDIRECT_EN_MASK 0x0004L |
|---|
| 153399 | #define BIF_CFG_DEV2_EPF1_1_PCIE_ACS_CNTL__P2P_COMPLETION_REDIRECT_EN_MASK 0x0008L |
|---|
| 153400 | #define BIF_CFG_DEV2_EPF1_1_PCIE_ACS_CNTL__UPSTREAM_FORWARDING_EN_MASK 0x0010L |
|---|
| 153401 | #define BIF_CFG_DEV2_EPF1_1_PCIE_ACS_CNTL__P2P_EGRESS_CONTROL_EN_MASK 0x0020L |
|---|
| 153402 | #define BIF_CFG_DEV2_EPF1_1_PCIE_ACS_CNTL__DIRECT_TRANSLATED_P2P_EN_MASK 0x0040L |
|---|
| 153403 | //BIF_CFG_DEV2_EPF1_1_PCIE_PASID_ENH_CAP_LIST |
|---|
| 153404 | #define BIF_CFG_DEV2_EPF1_1_PCIE_PASID_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
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| 153405 | #define BIF_CFG_DEV2_EPF1_1_PCIE_PASID_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 153406 | #define BIF_CFG_DEV2_EPF1_1_PCIE_PASID_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
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| 153407 | #define BIF_CFG_DEV2_EPF1_1_PCIE_PASID_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 153408 | #define BIF_CFG_DEV2_EPF1_1_PCIE_PASID_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 153409 | #define BIF_CFG_DEV2_EPF1_1_PCIE_PASID_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 153410 | //BIF_CFG_DEV2_EPF1_1_PCIE_PASID_CAP |
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| 153411 | #define BIF_CFG_DEV2_EPF1_1_PCIE_PASID_CAP__PASID_EXE_PERMISSION_SUPPORTED__SHIFT 0x1 |
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|---|
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|---|
| 153414 | #define BIF_CFG_DEV2_EPF1_1_PCIE_PASID_CAP__PASID_EXE_PERMISSION_SUPPORTED_MASK 0x0002L |
|---|
| 153415 | #define BIF_CFG_DEV2_EPF1_1_PCIE_PASID_CAP__PASID_PRIV_MODE_SUPPORTED_MASK 0x0004L |
|---|
| 153416 | #define BIF_CFG_DEV2_EPF1_1_PCIE_PASID_CAP__MAX_PASID_WIDTH_MASK 0x1F00L |
|---|
| 153417 | //BIF_CFG_DEV2_EPF1_1_PCIE_PASID_CNTL |
|---|
| 153418 | #define BIF_CFG_DEV2_EPF1_1_PCIE_PASID_CNTL__PASID_ENABLE__SHIFT 0x0 |
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| 153419 | #define BIF_CFG_DEV2_EPF1_1_PCIE_PASID_CNTL__PASID_EXE_PERMISSION_ENABLE__SHIFT 0x1 |
|---|
| 153420 | #define BIF_CFG_DEV2_EPF1_1_PCIE_PASID_CNTL__PASID_PRIV_MODE_SUPPORTED_ENABLE__SHIFT 0x2 |
|---|
| 153421 | #define BIF_CFG_DEV2_EPF1_1_PCIE_PASID_CNTL__PASID_ENABLE_MASK 0x0001L |
|---|
| 153422 | #define BIF_CFG_DEV2_EPF1_1_PCIE_PASID_CNTL__PASID_EXE_PERMISSION_ENABLE_MASK 0x0002L |
|---|
| 153423 | #define BIF_CFG_DEV2_EPF1_1_PCIE_PASID_CNTL__PASID_PRIV_MODE_SUPPORTED_ENABLE_MASK 0x0004L |
|---|
| 153424 | //BIF_CFG_DEV2_EPF1_1_PCIE_ARI_ENH_CAP_LIST |
|---|
| 153425 | #define BIF_CFG_DEV2_EPF1_1_PCIE_ARI_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 153426 | #define BIF_CFG_DEV2_EPF1_1_PCIE_ARI_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 153427 | #define BIF_CFG_DEV2_EPF1_1_PCIE_ARI_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 153428 | #define BIF_CFG_DEV2_EPF1_1_PCIE_ARI_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 153429 | #define BIF_CFG_DEV2_EPF1_1_PCIE_ARI_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 153430 | #define BIF_CFG_DEV2_EPF1_1_PCIE_ARI_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 153431 | //BIF_CFG_DEV2_EPF1_1_PCIE_ARI_CAP |
|---|
| 153432 | #define BIF_CFG_DEV2_EPF1_1_PCIE_ARI_CAP__ARI_MFVC_FUNC_GROUPS_CAP__SHIFT 0x0 |
|---|
| 153433 | #define BIF_CFG_DEV2_EPF1_1_PCIE_ARI_CAP__ARI_ACS_FUNC_GROUPS_CAP__SHIFT 0x1 |
|---|
| 153434 | #define BIF_CFG_DEV2_EPF1_1_PCIE_ARI_CAP__ARI_NEXT_FUNC_NUM__SHIFT 0x8 |
|---|
| 153435 | #define BIF_CFG_DEV2_EPF1_1_PCIE_ARI_CAP__ARI_MFVC_FUNC_GROUPS_CAP_MASK 0x0001L |
|---|
| 153436 | #define BIF_CFG_DEV2_EPF1_1_PCIE_ARI_CAP__ARI_ACS_FUNC_GROUPS_CAP_MASK 0x0002L |
|---|
| 153437 | #define BIF_CFG_DEV2_EPF1_1_PCIE_ARI_CAP__ARI_NEXT_FUNC_NUM_MASK 0xFF00L |
|---|
| 153438 | //BIF_CFG_DEV2_EPF1_1_PCIE_ARI_CNTL |
|---|
| 153439 | #define BIF_CFG_DEV2_EPF1_1_PCIE_ARI_CNTL__ARI_MFVC_FUNC_GROUPS_EN__SHIFT 0x0 |
|---|
| 153440 | #define BIF_CFG_DEV2_EPF1_1_PCIE_ARI_CNTL__ARI_ACS_FUNC_GROUPS_EN__SHIFT 0x1 |
|---|
| 153441 | #define BIF_CFG_DEV2_EPF1_1_PCIE_ARI_CNTL__ARI_FUNCTION_GROUP__SHIFT 0x4 |
|---|
| 153442 | #define BIF_CFG_DEV2_EPF1_1_PCIE_ARI_CNTL__ARI_MFVC_FUNC_GROUPS_EN_MASK 0x0001L |
|---|
| 153443 | #define BIF_CFG_DEV2_EPF1_1_PCIE_ARI_CNTL__ARI_ACS_FUNC_GROUPS_EN_MASK 0x0002L |
|---|
| 153444 | #define BIF_CFG_DEV2_EPF1_1_PCIE_ARI_CNTL__ARI_FUNCTION_GROUP_MASK 0x0070L |
|---|
| 153445 | |
|---|
| 153446 | |
|---|
| 153447 | // addressBlock: nbio_nbif0_bif_cfg_dev2_epf2_bifcfgdecp |
|---|
| 153448 | //BIF_CFG_DEV2_EPF2_1_VENDOR_ID |
|---|
| 153449 | #define BIF_CFG_DEV2_EPF2_1_VENDOR_ID__VENDOR_ID__SHIFT 0x0 |
|---|
| 153450 | #define BIF_CFG_DEV2_EPF2_1_VENDOR_ID__VENDOR_ID_MASK 0xFFFFL |
|---|
| 153451 | //BIF_CFG_DEV2_EPF2_1_DEVICE_ID |
|---|
| 153452 | #define BIF_CFG_DEV2_EPF2_1_DEVICE_ID__DEVICE_ID__SHIFT 0x0 |
|---|
| 153453 | #define BIF_CFG_DEV2_EPF2_1_DEVICE_ID__DEVICE_ID_MASK 0xFFFFL |
|---|
| 153454 | //BIF_CFG_DEV2_EPF2_1_COMMAND |
|---|
| 153455 | #define BIF_CFG_DEV2_EPF2_1_COMMAND__IO_ACCESS_EN__SHIFT 0x0 |
|---|
| 153456 | #define BIF_CFG_DEV2_EPF2_1_COMMAND__MEM_ACCESS_EN__SHIFT 0x1 |
|---|
| 153457 | #define BIF_CFG_DEV2_EPF2_1_COMMAND__BUS_MASTER_EN__SHIFT 0x2 |
|---|
| 153458 | #define BIF_CFG_DEV2_EPF2_1_COMMAND__SPECIAL_CYCLE_EN__SHIFT 0x3 |
|---|
| 153459 | #define BIF_CFG_DEV2_EPF2_1_COMMAND__MEM_WRITE_INVALIDATE_EN__SHIFT 0x4 |
|---|
| 153460 | #define BIF_CFG_DEV2_EPF2_1_COMMAND__PAL_SNOOP_EN__SHIFT 0x5 |
|---|
| 153461 | #define BIF_CFG_DEV2_EPF2_1_COMMAND__PARITY_ERROR_RESPONSE__SHIFT 0x6 |
|---|
| 153462 | #define BIF_CFG_DEV2_EPF2_1_COMMAND__AD_STEPPING__SHIFT 0x7 |
|---|
| 153463 | #define BIF_CFG_DEV2_EPF2_1_COMMAND__SERR_EN__SHIFT 0x8 |
|---|
| 153464 | #define BIF_CFG_DEV2_EPF2_1_COMMAND__FAST_B2B_EN__SHIFT 0x9 |
|---|
| 153465 | #define BIF_CFG_DEV2_EPF2_1_COMMAND__INT_DIS__SHIFT 0xa |
|---|
| 153466 | #define BIF_CFG_DEV2_EPF2_1_COMMAND__IO_ACCESS_EN_MASK 0x0001L |
|---|
| 153467 | #define BIF_CFG_DEV2_EPF2_1_COMMAND__MEM_ACCESS_EN_MASK 0x0002L |
|---|
| 153468 | #define BIF_CFG_DEV2_EPF2_1_COMMAND__BUS_MASTER_EN_MASK 0x0004L |
|---|
| 153469 | #define BIF_CFG_DEV2_EPF2_1_COMMAND__SPECIAL_CYCLE_EN_MASK 0x0008L |
|---|
| 153470 | #define BIF_CFG_DEV2_EPF2_1_COMMAND__MEM_WRITE_INVALIDATE_EN_MASK 0x0010L |
|---|
| 153471 | #define BIF_CFG_DEV2_EPF2_1_COMMAND__PAL_SNOOP_EN_MASK 0x0020L |
|---|
| 153472 | #define BIF_CFG_DEV2_EPF2_1_COMMAND__PARITY_ERROR_RESPONSE_MASK 0x0040L |
|---|
| 153473 | #define BIF_CFG_DEV2_EPF2_1_COMMAND__AD_STEPPING_MASK 0x0080L |
|---|
| 153474 | #define BIF_CFG_DEV2_EPF2_1_COMMAND__SERR_EN_MASK 0x0100L |
|---|
| 153475 | #define BIF_CFG_DEV2_EPF2_1_COMMAND__FAST_B2B_EN_MASK 0x0200L |
|---|
| 153476 | #define BIF_CFG_DEV2_EPF2_1_COMMAND__INT_DIS_MASK 0x0400L |
|---|
| 153477 | //BIF_CFG_DEV2_EPF2_1_STATUS |
|---|
| 153478 | #define BIF_CFG_DEV2_EPF2_1_STATUS__IMMEDIATE_READINESS__SHIFT 0x0 |
|---|
| 153479 | #define BIF_CFG_DEV2_EPF2_1_STATUS__INT_STATUS__SHIFT 0x3 |
|---|
| 153480 | #define BIF_CFG_DEV2_EPF2_1_STATUS__CAP_LIST__SHIFT 0x4 |
|---|
| 153481 | #define BIF_CFG_DEV2_EPF2_1_STATUS__PCI_66_CAP__SHIFT 0x5 |
|---|
| 153482 | #define BIF_CFG_DEV2_EPF2_1_STATUS__FAST_BACK_CAPABLE__SHIFT 0x7 |
|---|
| 153483 | #define BIF_CFG_DEV2_EPF2_1_STATUS__MASTER_DATA_PARITY_ERROR__SHIFT 0x8 |
|---|
| 153484 | #define BIF_CFG_DEV2_EPF2_1_STATUS__DEVSEL_TIMING__SHIFT 0x9 |
|---|
| 153485 | #define BIF_CFG_DEV2_EPF2_1_STATUS__SIGNAL_TARGET_ABORT__SHIFT 0xb |
|---|
| 153486 | #define BIF_CFG_DEV2_EPF2_1_STATUS__RECEIVED_TARGET_ABORT__SHIFT 0xc |
|---|
| 153487 | #define BIF_CFG_DEV2_EPF2_1_STATUS__RECEIVED_MASTER_ABORT__SHIFT 0xd |
|---|
| 153488 | #define BIF_CFG_DEV2_EPF2_1_STATUS__SIGNALED_SYSTEM_ERROR__SHIFT 0xe |
|---|
| 153489 | #define BIF_CFG_DEV2_EPF2_1_STATUS__PARITY_ERROR_DETECTED__SHIFT 0xf |
|---|
| 153490 | #define BIF_CFG_DEV2_EPF2_1_STATUS__IMMEDIATE_READINESS_MASK 0x0001L |
|---|
| 153491 | #define BIF_CFG_DEV2_EPF2_1_STATUS__INT_STATUS_MASK 0x0008L |
|---|
| 153492 | #define BIF_CFG_DEV2_EPF2_1_STATUS__CAP_LIST_MASK 0x0010L |
|---|
| 153493 | #define BIF_CFG_DEV2_EPF2_1_STATUS__PCI_66_CAP_MASK 0x0020L |
|---|
| 153494 | #define BIF_CFG_DEV2_EPF2_1_STATUS__FAST_BACK_CAPABLE_MASK 0x0080L |
|---|
| 153495 | #define BIF_CFG_DEV2_EPF2_1_STATUS__MASTER_DATA_PARITY_ERROR_MASK 0x0100L |
|---|
| 153496 | #define BIF_CFG_DEV2_EPF2_1_STATUS__DEVSEL_TIMING_MASK 0x0600L |
|---|
| 153497 | #define BIF_CFG_DEV2_EPF2_1_STATUS__SIGNAL_TARGET_ABORT_MASK 0x0800L |
|---|
| 153498 | #define BIF_CFG_DEV2_EPF2_1_STATUS__RECEIVED_TARGET_ABORT_MASK 0x1000L |
|---|
| 153499 | #define BIF_CFG_DEV2_EPF2_1_STATUS__RECEIVED_MASTER_ABORT_MASK 0x2000L |
|---|
| 153500 | #define BIF_CFG_DEV2_EPF2_1_STATUS__SIGNALED_SYSTEM_ERROR_MASK 0x4000L |
|---|
| 153501 | #define BIF_CFG_DEV2_EPF2_1_STATUS__PARITY_ERROR_DETECTED_MASK 0x8000L |
|---|
| 153502 | //BIF_CFG_DEV2_EPF2_1_REVISION_ID |
|---|
| 153503 | #define BIF_CFG_DEV2_EPF2_1_REVISION_ID__MINOR_REV_ID__SHIFT 0x0 |
|---|
| 153504 | #define BIF_CFG_DEV2_EPF2_1_REVISION_ID__MAJOR_REV_ID__SHIFT 0x4 |
|---|
| 153505 | #define BIF_CFG_DEV2_EPF2_1_REVISION_ID__MINOR_REV_ID_MASK 0x0FL |
|---|
| 153506 | #define BIF_CFG_DEV2_EPF2_1_REVISION_ID__MAJOR_REV_ID_MASK 0xF0L |
|---|
| 153507 | //BIF_CFG_DEV2_EPF2_1_PROG_INTERFACE |
|---|
| 153508 | #define BIF_CFG_DEV2_EPF2_1_PROG_INTERFACE__PROG_INTERFACE__SHIFT 0x0 |
|---|
| 153509 | #define BIF_CFG_DEV2_EPF2_1_PROG_INTERFACE__PROG_INTERFACE_MASK 0xFFL |
|---|
| 153510 | //BIF_CFG_DEV2_EPF2_1_SUB_CLASS |
|---|
| 153511 | #define BIF_CFG_DEV2_EPF2_1_SUB_CLASS__SUB_CLASS__SHIFT 0x0 |
|---|
| 153512 | #define BIF_CFG_DEV2_EPF2_1_SUB_CLASS__SUB_CLASS_MASK 0xFFL |
|---|
| 153513 | //BIF_CFG_DEV2_EPF2_1_BASE_CLASS |
|---|
| 153514 | #define BIF_CFG_DEV2_EPF2_1_BASE_CLASS__BASE_CLASS__SHIFT 0x0 |
|---|
| 153515 | #define BIF_CFG_DEV2_EPF2_1_BASE_CLASS__BASE_CLASS_MASK 0xFFL |
|---|
| 153516 | //BIF_CFG_DEV2_EPF2_1_CACHE_LINE |
|---|
| 153517 | #define BIF_CFG_DEV2_EPF2_1_CACHE_LINE__CACHE_LINE_SIZE__SHIFT 0x0 |
|---|
| 153518 | #define BIF_CFG_DEV2_EPF2_1_CACHE_LINE__CACHE_LINE_SIZE_MASK 0xFFL |
|---|
| 153519 | //BIF_CFG_DEV2_EPF2_1_LATENCY |
|---|
| 153520 | #define BIF_CFG_DEV2_EPF2_1_LATENCY__LATENCY_TIMER__SHIFT 0x0 |
|---|
| 153521 | #define BIF_CFG_DEV2_EPF2_1_LATENCY__LATENCY_TIMER_MASK 0xFFL |
|---|
| 153522 | //BIF_CFG_DEV2_EPF2_1_HEADER |
|---|
| 153523 | #define 0x0 |
|---|
| 153524 | #define 0x7 |
|---|
| 153525 | #define 0x7FL |
|---|
| 153526 | #define 0x80L |
|---|
| 153527 | //BIF_CFG_DEV2_EPF2_1_BIST |
|---|
| 153528 | #define BIF_CFG_DEV2_EPF2_1_BIST__BIST_COMP__SHIFT 0x0 |
|---|
| 153529 | #define BIF_CFG_DEV2_EPF2_1_BIST__BIST_STRT__SHIFT 0x6 |
|---|
| 153530 | #define BIF_CFG_DEV2_EPF2_1_BIST__BIST_CAP__SHIFT 0x7 |
|---|
| 153531 | #define BIF_CFG_DEV2_EPF2_1_BIST__BIST_COMP_MASK 0x0FL |
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| 153532 | #define BIF_CFG_DEV2_EPF2_1_BIST__BIST_STRT_MASK 0x40L |
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| 153533 | #define BIF_CFG_DEV2_EPF2_1_BIST__BIST_CAP_MASK 0x80L |
|---|
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| 153584 | #define BIF_CFG_DEV2_EPF2_1_VENDOR_CAP_LIST__LENGTH_MASK 0x00FF0000L |
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| 153585 | //BIF_CFG_DEV2_EPF2_1_ADAPTER_ID_W |
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|---|
| 153589 | #define BIF_CFG_DEV2_EPF2_1_ADAPTER_ID_W__SUBSYSTEM_ID_MASK 0xFFFF0000L |
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| 153590 | //BIF_CFG_DEV2_EPF2_1_PMI_CAP_LIST |
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|---|
| 153605 | #define BIF_CFG_DEV2_EPF2_1_PMI_CAP__PME_CLOCK_MASK 0x0008L |
|---|
| 153606 | #define BIF_CFG_DEV2_EPF2_1_PMI_CAP__IMMEDIATE_READINESS_ON_RETURN_TO_D0_MASK 0x0010L |
|---|
| 153607 | #define BIF_CFG_DEV2_EPF2_1_PMI_CAP__DEV_SPECIFIC_INIT_MASK 0x0020L |
|---|
| 153608 | #define BIF_CFG_DEV2_EPF2_1_PMI_CAP__AUX_CURRENT_MASK 0x01C0L |
|---|
| 153609 | #define BIF_CFG_DEV2_EPF2_1_PMI_CAP__D1_SUPPORT_MASK 0x0200L |
|---|
| 153610 | #define BIF_CFG_DEV2_EPF2_1_PMI_CAP__D2_SUPPORT_MASK 0x0400L |
|---|
| 153611 | #define BIF_CFG_DEV2_EPF2_1_PMI_CAP__PME_SUPPORT_MASK 0xF800L |
|---|
| 153612 | //BIF_CFG_DEV2_EPF2_1_PMI_STATUS_CNTL |
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| 153613 | #define BIF_CFG_DEV2_EPF2_1_PMI_STATUS_CNTL__POWER_STATE__SHIFT 0x0 |
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|---|
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|---|
| 153616 | #define BIF_CFG_DEV2_EPF2_1_PMI_STATUS_CNTL__DATA_SELECT__SHIFT 0x9 |
|---|
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|---|
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|---|
| 153620 | #define BIF_CFG_DEV2_EPF2_1_PMI_STATUS_CNTL__BUS_PWR_EN__SHIFT 0x17 |
|---|
| 153621 | #define BIF_CFG_DEV2_EPF2_1_PMI_STATUS_CNTL__PMI_DATA__SHIFT 0x18 |
|---|
| 153622 | #define BIF_CFG_DEV2_EPF2_1_PMI_STATUS_CNTL__POWER_STATE_MASK 0x00000003L |
|---|
| 153623 | #define BIF_CFG_DEV2_EPF2_1_PMI_STATUS_CNTL__NO_SOFT_RESET_MASK 0x00000008L |
|---|
| 153624 | #define BIF_CFG_DEV2_EPF2_1_PMI_STATUS_CNTL__PME_EN_MASK 0x00000100L |
|---|
| 153625 | #define BIF_CFG_DEV2_EPF2_1_PMI_STATUS_CNTL__DATA_SELECT_MASK 0x00001E00L |
|---|
| 153626 | #define BIF_CFG_DEV2_EPF2_1_PMI_STATUS_CNTL__DATA_SCALE_MASK 0x00006000L |
|---|
| 153627 | #define BIF_CFG_DEV2_EPF2_1_PMI_STATUS_CNTL__PME_STATUS_MASK 0x00008000L |
|---|
| 153628 | #define BIF_CFG_DEV2_EPF2_1_PMI_STATUS_CNTL__B2_B3_SUPPORT_MASK 0x00400000L |
|---|
| 153629 | #define BIF_CFG_DEV2_EPF2_1_PMI_STATUS_CNTL__BUS_PWR_EN_MASK 0x00800000L |
|---|
| 153630 | #define BIF_CFG_DEV2_EPF2_1_PMI_STATUS_CNTL__PMI_DATA_MASK 0xFF000000L |
|---|
| 153631 | //BIF_CFG_DEV2_EPF2_1_SBRN |
|---|
| 153632 | #define BIF_CFG_DEV2_EPF2_1_SBRN__SBRN__SHIFT 0x0 |
|---|
| 153633 | #define BIF_CFG_DEV2_EPF2_1_SBRN__SBRN_MASK 0xFFL |
|---|
| 153634 | //BIF_CFG_DEV2_EPF2_1_FLADJ |
|---|
| 153635 | #define BIF_CFG_DEV2_EPF2_1_FLADJ__FLADJ__SHIFT 0x0 |
|---|
| 153636 | #define BIF_CFG_DEV2_EPF2_1_FLADJ__NFC__SHIFT 0x6 |
|---|
| 153637 | #define BIF_CFG_DEV2_EPF2_1_FLADJ__FLADJ_MASK 0x3FL |
|---|
| 153638 | #define BIF_CFG_DEV2_EPF2_1_FLADJ__NFC_MASK 0x40L |
|---|
| 153639 | //BIF_CFG_DEV2_EPF2_1_DBESL_DBESLD |
|---|
| 153640 | #define BIF_CFG_DEV2_EPF2_1_DBESL_DBESLD__DBESL__SHIFT 0x0 |
|---|
| 153641 | #define BIF_CFG_DEV2_EPF2_1_DBESL_DBESLD__DBESLD__SHIFT 0x4 |
|---|
| 153642 | #define BIF_CFG_DEV2_EPF2_1_DBESL_DBESLD__DBESL_MASK 0x0FL |
|---|
| 153643 | #define BIF_CFG_DEV2_EPF2_1_DBESL_DBESLD__DBESLD_MASK 0xF0L |
|---|
| 153644 | //BIF_CFG_DEV2_EPF2_1_PCIE_CAP_LIST |
|---|
| 153645 | #define BIF_CFG_DEV2_EPF2_1_PCIE_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 153646 | #define BIF_CFG_DEV2_EPF2_1_PCIE_CAP_LIST__NEXT_PTR__SHIFT 0x8 |
|---|
| 153647 | #define BIF_CFG_DEV2_EPF2_1_PCIE_CAP_LIST__CAP_ID_MASK 0x00FFL |
|---|
| 153648 | #define BIF_CFG_DEV2_EPF2_1_PCIE_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
|---|
| 153649 | //BIF_CFG_DEV2_EPF2_1_PCIE_CAP |
|---|
| 153650 | #define BIF_CFG_DEV2_EPF2_1_PCIE_CAP__VERSION__SHIFT 0x0 |
|---|
| 153651 | #define BIF_CFG_DEV2_EPF2_1_PCIE_CAP__DEVICE_TYPE__SHIFT 0x4 |
|---|
| 153652 | #define BIF_CFG_DEV2_EPF2_1_PCIE_CAP__SLOT_IMPLEMENTED__SHIFT 0x8 |
|---|
| 153653 | #define BIF_CFG_DEV2_EPF2_1_PCIE_CAP__INT_MESSAGE_NUM__SHIFT 0x9 |
|---|
| 153654 | #define BIF_CFG_DEV2_EPF2_1_PCIE_CAP__VERSION_MASK 0x000FL |
|---|
| 153655 | #define BIF_CFG_DEV2_EPF2_1_PCIE_CAP__DEVICE_TYPE_MASK 0x00F0L |
|---|
| 153656 | #define BIF_CFG_DEV2_EPF2_1_PCIE_CAP__SLOT_IMPLEMENTED_MASK 0x0100L |
|---|
| 153657 | #define BIF_CFG_DEV2_EPF2_1_PCIE_CAP__INT_MESSAGE_NUM_MASK 0x3E00L |
|---|
| 153658 | //BIF_CFG_DEV2_EPF2_1_DEVICE_CAP |
|---|
| 153659 | #define BIF_CFG_DEV2_EPF2_1_DEVICE_CAP__MAX_PAYLOAD_SUPPORT__SHIFT 0x0 |
|---|
| 153660 | #define BIF_CFG_DEV2_EPF2_1_DEVICE_CAP__PHANTOM_FUNC__SHIFT 0x3 |
|---|
| 153661 | #define BIF_CFG_DEV2_EPF2_1_DEVICE_CAP__EXTENDED_TAG__SHIFT 0x5 |
|---|
| 153662 | #define BIF_CFG_DEV2_EPF2_1_DEVICE_CAP__L0S_ACCEPTABLE_LATENCY__SHIFT 0x6 |
|---|
| 153663 | #define BIF_CFG_DEV2_EPF2_1_DEVICE_CAP__L1_ACCEPTABLE_LATENCY__SHIFT 0x9 |
|---|
| 153664 | #define BIF_CFG_DEV2_EPF2_1_DEVICE_CAP__ROLE_BASED_ERR_REPORTING__SHIFT 0xf |
|---|
| 153665 | #define BIF_CFG_DEV2_EPF2_1_DEVICE_CAP__CAPTURED_SLOT_POWER_LIMIT__SHIFT 0x12 |
|---|
| 153666 | #define BIF_CFG_DEV2_EPF2_1_DEVICE_CAP__CAPTURED_SLOT_POWER_SCALE__SHIFT 0x1a |
|---|
| 153667 | #define BIF_CFG_DEV2_EPF2_1_DEVICE_CAP__FLR_CAPABLE__SHIFT 0x1c |
|---|
| 153668 | #define BIF_CFG_DEV2_EPF2_1_DEVICE_CAP__MAX_PAYLOAD_SUPPORT_MASK 0x00000007L |
|---|
| 153669 | #define BIF_CFG_DEV2_EPF2_1_DEVICE_CAP__PHANTOM_FUNC_MASK 0x00000018L |
|---|
| 153670 | #define BIF_CFG_DEV2_EPF2_1_DEVICE_CAP__EXTENDED_TAG_MASK 0x00000020L |
|---|
| 153671 | #define BIF_CFG_DEV2_EPF2_1_DEVICE_CAP__L0S_ACCEPTABLE_LATENCY_MASK 0x000001C0L |
|---|
| 153672 | #define BIF_CFG_DEV2_EPF2_1_DEVICE_CAP__L1_ACCEPTABLE_LATENCY_MASK 0x00000E00L |
|---|
| 153673 | #define BIF_CFG_DEV2_EPF2_1_DEVICE_CAP__ROLE_BASED_ERR_REPORTING_MASK 0x00008000L |
|---|
| 153674 | #define BIF_CFG_DEV2_EPF2_1_DEVICE_CAP__CAPTURED_SLOT_POWER_LIMIT_MASK 0x03FC0000L |
|---|
| 153675 | #define BIF_CFG_DEV2_EPF2_1_DEVICE_CAP__CAPTURED_SLOT_POWER_SCALE_MASK 0x0C000000L |
|---|
| 153676 | #define BIF_CFG_DEV2_EPF2_1_DEVICE_CAP__FLR_CAPABLE_MASK 0x10000000L |
|---|
| 153677 | //BIF_CFG_DEV2_EPF2_1_DEVICE_CNTL |
|---|
| 153678 | #define BIF_CFG_DEV2_EPF2_1_DEVICE_CNTL__CORR_ERR_EN__SHIFT 0x0 |
|---|
| 153679 | #define BIF_CFG_DEV2_EPF2_1_DEVICE_CNTL__NON_FATAL_ERR_EN__SHIFT 0x1 |
|---|
| 153680 | #define BIF_CFG_DEV2_EPF2_1_DEVICE_CNTL__FATAL_ERR_EN__SHIFT 0x2 |
|---|
| 153681 | #define BIF_CFG_DEV2_EPF2_1_DEVICE_CNTL__USR_REPORT_EN__SHIFT 0x3 |
|---|
| 153682 | #define BIF_CFG_DEV2_EPF2_1_DEVICE_CNTL__RELAXED_ORD_EN__SHIFT 0x4 |
|---|
| 153683 | #define BIF_CFG_DEV2_EPF2_1_DEVICE_CNTL__MAX_PAYLOAD_SIZE__SHIFT 0x5 |
|---|
| 153684 | #define BIF_CFG_DEV2_EPF2_1_DEVICE_CNTL__EXTENDED_TAG_EN__SHIFT 0x8 |
|---|
| 153685 | #define BIF_CFG_DEV2_EPF2_1_DEVICE_CNTL__PHANTOM_FUNC_EN__SHIFT 0x9 |
|---|
| 153686 | #define BIF_CFG_DEV2_EPF2_1_DEVICE_CNTL__AUX_POWER_PM_EN__SHIFT 0xa |
|---|
| 153687 | #define BIF_CFG_DEV2_EPF2_1_DEVICE_CNTL__NO_SNOOP_EN__SHIFT 0xb |
|---|
| 153688 | #define BIF_CFG_DEV2_EPF2_1_DEVICE_CNTL__MAX_READ_REQUEST_SIZE__SHIFT 0xc |
|---|
| 153689 | #define BIF_CFG_DEV2_EPF2_1_DEVICE_CNTL__INITIATE_FLR__SHIFT 0xf |
|---|
| 153690 | #define BIF_CFG_DEV2_EPF2_1_DEVICE_CNTL__CORR_ERR_EN_MASK 0x0001L |
|---|
| 153691 | #define BIF_CFG_DEV2_EPF2_1_DEVICE_CNTL__NON_FATAL_ERR_EN_MASK 0x0002L |
|---|
| 153692 | #define BIF_CFG_DEV2_EPF2_1_DEVICE_CNTL__FATAL_ERR_EN_MASK 0x0004L |
|---|
| 153693 | #define BIF_CFG_DEV2_EPF2_1_DEVICE_CNTL__USR_REPORT_EN_MASK 0x0008L |
|---|
| 153694 | #define BIF_CFG_DEV2_EPF2_1_DEVICE_CNTL__RELAXED_ORD_EN_MASK 0x0010L |
|---|
| 153695 | #define BIF_CFG_DEV2_EPF2_1_DEVICE_CNTL__MAX_PAYLOAD_SIZE_MASK 0x00E0L |
|---|
| 153696 | #define BIF_CFG_DEV2_EPF2_1_DEVICE_CNTL__EXTENDED_TAG_EN_MASK 0x0100L |
|---|
| 153697 | #define BIF_CFG_DEV2_EPF2_1_DEVICE_CNTL__PHANTOM_FUNC_EN_MASK 0x0200L |
|---|
| 153698 | #define BIF_CFG_DEV2_EPF2_1_DEVICE_CNTL__AUX_POWER_PM_EN_MASK 0x0400L |
|---|
| 153699 | #define BIF_CFG_DEV2_EPF2_1_DEVICE_CNTL__NO_SNOOP_EN_MASK 0x0800L |
|---|
| 153700 | #define BIF_CFG_DEV2_EPF2_1_DEVICE_CNTL__MAX_READ_REQUEST_SIZE_MASK 0x7000L |
|---|
| 153701 | #define BIF_CFG_DEV2_EPF2_1_DEVICE_CNTL__INITIATE_FLR_MASK 0x8000L |
|---|
| 153702 | //BIF_CFG_DEV2_EPF2_1_DEVICE_STATUS |
|---|
| 153703 | #define BIF_CFG_DEV2_EPF2_1_DEVICE_STATUS__CORR_ERR__SHIFT 0x0 |
|---|
| 153704 | #define BIF_CFG_DEV2_EPF2_1_DEVICE_STATUS__NON_FATAL_ERR__SHIFT 0x1 |
|---|
| 153705 | #define BIF_CFG_DEV2_EPF2_1_DEVICE_STATUS__FATAL_ERR__SHIFT 0x2 |
|---|
| 153706 | #define BIF_CFG_DEV2_EPF2_1_DEVICE_STATUS__USR_DETECTED__SHIFT 0x3 |
|---|
| 153707 | #define BIF_CFG_DEV2_EPF2_1_DEVICE_STATUS__AUX_PWR__SHIFT 0x4 |
|---|
| 153708 | #define BIF_CFG_DEV2_EPF2_1_DEVICE_STATUS__TRANSACTIONS_PEND__SHIFT 0x5 |
|---|
| 153709 | #define BIF_CFG_DEV2_EPF2_1_DEVICE_STATUS__EMER_POWER_REDUCTION_DETECTED__SHIFT 0x6 |
|---|
| 153710 | #define BIF_CFG_DEV2_EPF2_1_DEVICE_STATUS__CORR_ERR_MASK 0x0001L |
|---|
| 153711 | #define BIF_CFG_DEV2_EPF2_1_DEVICE_STATUS__NON_FATAL_ERR_MASK 0x0002L |
|---|
| 153712 | #define BIF_CFG_DEV2_EPF2_1_DEVICE_STATUS__FATAL_ERR_MASK 0x0004L |
|---|
| 153713 | #define BIF_CFG_DEV2_EPF2_1_DEVICE_STATUS__USR_DETECTED_MASK 0x0008L |
|---|
| 153714 | #define BIF_CFG_DEV2_EPF2_1_DEVICE_STATUS__AUX_PWR_MASK 0x0010L |
|---|
| 153715 | #define BIF_CFG_DEV2_EPF2_1_DEVICE_STATUS__TRANSACTIONS_PEND_MASK 0x0020L |
|---|
| 153716 | #define BIF_CFG_DEV2_EPF2_1_DEVICE_STATUS__EMER_POWER_REDUCTION_DETECTED_MASK 0x0040L |
|---|
| 153717 | //BIF_CFG_DEV2_EPF2_1_LINK_CAP |
|---|
| 153718 | #define BIF_CFG_DEV2_EPF2_1_LINK_CAP__LINK_SPEED__SHIFT 0x0 |
|---|
| 153719 | #define BIF_CFG_DEV2_EPF2_1_LINK_CAP__LINK_WIDTH__SHIFT 0x4 |
|---|
| 153720 | #define BIF_CFG_DEV2_EPF2_1_LINK_CAP__PM_SUPPORT__SHIFT 0xa |
|---|
| 153721 | #define BIF_CFG_DEV2_EPF2_1_LINK_CAP__L0S_EXIT_LATENCY__SHIFT 0xc |
|---|
| 153722 | #define BIF_CFG_DEV2_EPF2_1_LINK_CAP__L1_EXIT_LATENCY__SHIFT 0xf |
|---|
| 153723 | #define BIF_CFG_DEV2_EPF2_1_LINK_CAP__CLOCK_POWER_MANAGEMENT__SHIFT 0x12 |
|---|
| 153724 | #define BIF_CFG_DEV2_EPF2_1_LINK_CAP__SURPRISE_DOWN_ERR_REPORTING__SHIFT 0x13 |
|---|
| 153725 | #define BIF_CFG_DEV2_EPF2_1_LINK_CAP__DL_ACTIVE_REPORTING_CAPABLE__SHIFT 0x14 |
|---|
| 153726 | #define BIF_CFG_DEV2_EPF2_1_LINK_CAP__LINK_BW_NOTIFICATION_CAP__SHIFT 0x15 |
|---|
| 153727 | #define BIF_CFG_DEV2_EPF2_1_LINK_CAP__ASPM_OPTIONALITY_COMPLIANCE__SHIFT 0x16 |
|---|
| 153728 | #define BIF_CFG_DEV2_EPF2_1_LINK_CAP__PORT_NUMBER__SHIFT 0x18 |
|---|
| 153729 | #define BIF_CFG_DEV2_EPF2_1_LINK_CAP__LINK_SPEED_MASK 0x0000000FL |
|---|
| 153730 | #define BIF_CFG_DEV2_EPF2_1_LINK_CAP__LINK_WIDTH_MASK 0x000003F0L |
|---|
| 153731 | #define BIF_CFG_DEV2_EPF2_1_LINK_CAP__PM_SUPPORT_MASK 0x00000C00L |
|---|
| 153732 | #define BIF_CFG_DEV2_EPF2_1_LINK_CAP__L0S_EXIT_LATENCY_MASK 0x00007000L |
|---|
| 153733 | #define BIF_CFG_DEV2_EPF2_1_LINK_CAP__L1_EXIT_LATENCY_MASK 0x00038000L |
|---|
| 153734 | #define BIF_CFG_DEV2_EPF2_1_LINK_CAP__CLOCK_POWER_MANAGEMENT_MASK 0x00040000L |
|---|
| 153735 | #define BIF_CFG_DEV2_EPF2_1_LINK_CAP__SURPRISE_DOWN_ERR_REPORTING_MASK 0x00080000L |
|---|
| 153736 | #define BIF_CFG_DEV2_EPF2_1_LINK_CAP__DL_ACTIVE_REPORTING_CAPABLE_MASK 0x00100000L |
|---|
| 153737 | #define BIF_CFG_DEV2_EPF2_1_LINK_CAP__LINK_BW_NOTIFICATION_CAP_MASK 0x00200000L |
|---|
| 153738 | #define BIF_CFG_DEV2_EPF2_1_LINK_CAP__ASPM_OPTIONALITY_COMPLIANCE_MASK 0x00400000L |
|---|
| 153739 | #define BIF_CFG_DEV2_EPF2_1_LINK_CAP__PORT_NUMBER_MASK 0xFF000000L |
|---|
| 153740 | //BIF_CFG_DEV2_EPF2_1_LINK_CNTL |
|---|
| 153741 | #define BIF_CFG_DEV2_EPF2_1_LINK_CNTL__PM_CONTROL__SHIFT 0x0 |
|---|
| 153742 | #define BIF_CFG_DEV2_EPF2_1_LINK_CNTL__PTM_PROP_DELAY_ADAPT_INTER_B__SHIFT 0x2 |
|---|
| 153743 | #define BIF_CFG_DEV2_EPF2_1_LINK_CNTL__READ_CPL_BOUNDARY__SHIFT 0x3 |
|---|
| 153744 | #define BIF_CFG_DEV2_EPF2_1_LINK_CNTL__LINK_DIS__SHIFT 0x4 |
|---|
| 153745 | #define BIF_CFG_DEV2_EPF2_1_LINK_CNTL__RETRAIN_LINK__SHIFT 0x5 |
|---|
| 153746 | #define BIF_CFG_DEV2_EPF2_1_LINK_CNTL__COMMON_CLOCK_CFG__SHIFT 0x6 |
|---|
| 153747 | #define BIF_CFG_DEV2_EPF2_1_LINK_CNTL__EXTENDED_SYNC__SHIFT 0x7 |
|---|
| 153748 | #define BIF_CFG_DEV2_EPF2_1_LINK_CNTL__CLOCK_POWER_MANAGEMENT_EN__SHIFT 0x8 |
|---|
| 153749 | #define BIF_CFG_DEV2_EPF2_1_LINK_CNTL__HW_AUTONOMOUS_WIDTH_DISABLE__SHIFT 0x9 |
|---|
| 153750 | #define BIF_CFG_DEV2_EPF2_1_LINK_CNTL__LINK_BW_MANAGEMENT_INT_EN__SHIFT 0xa |
|---|
| 153751 | #define BIF_CFG_DEV2_EPF2_1_LINK_CNTL__LINK_AUTONOMOUS_BW_INT_EN__SHIFT 0xb |
|---|
| 153752 | #define BIF_CFG_DEV2_EPF2_1_LINK_CNTL__DRS_SIGNALING_CONTROL__SHIFT 0xe |
|---|
| 153753 | #define BIF_CFG_DEV2_EPF2_1_LINK_CNTL__PM_CONTROL_MASK 0x0003L |
|---|
| 153754 | #define BIF_CFG_DEV2_EPF2_1_LINK_CNTL__PTM_PROP_DELAY_ADAPT_INTER_B_MASK 0x0004L |
|---|
| 153755 | #define BIF_CFG_DEV2_EPF2_1_LINK_CNTL__READ_CPL_BOUNDARY_MASK 0x0008L |
|---|
| 153756 | #define BIF_CFG_DEV2_EPF2_1_LINK_CNTL__LINK_DIS_MASK 0x0010L |
|---|
| 153757 | #define BIF_CFG_DEV2_EPF2_1_LINK_CNTL__RETRAIN_LINK_MASK 0x0020L |
|---|
| 153758 | #define BIF_CFG_DEV2_EPF2_1_LINK_CNTL__COMMON_CLOCK_CFG_MASK 0x0040L |
|---|
| 153759 | #define BIF_CFG_DEV2_EPF2_1_LINK_CNTL__EXTENDED_SYNC_MASK 0x0080L |
|---|
| 153760 | #define BIF_CFG_DEV2_EPF2_1_LINK_CNTL__CLOCK_POWER_MANAGEMENT_EN_MASK 0x0100L |
|---|
| 153761 | #define BIF_CFG_DEV2_EPF2_1_LINK_CNTL__HW_AUTONOMOUS_WIDTH_DISABLE_MASK 0x0200L |
|---|
| 153762 | #define BIF_CFG_DEV2_EPF2_1_LINK_CNTL__LINK_BW_MANAGEMENT_INT_EN_MASK 0x0400L |
|---|
| 153763 | #define BIF_CFG_DEV2_EPF2_1_LINK_CNTL__LINK_AUTONOMOUS_BW_INT_EN_MASK 0x0800L |
|---|
| 153764 | #define BIF_CFG_DEV2_EPF2_1_LINK_CNTL__DRS_SIGNALING_CONTROL_MASK 0xC000L |
|---|
| 153765 | //BIF_CFG_DEV2_EPF2_1_LINK_STATUS |
|---|
| 153766 | #define BIF_CFG_DEV2_EPF2_1_LINK_STATUS__CURRENT_LINK_SPEED__SHIFT 0x0 |
|---|
| 153767 | #define BIF_CFG_DEV2_EPF2_1_LINK_STATUS__NEGOTIATED_LINK_WIDTH__SHIFT 0x4 |
|---|
| 153768 | #define BIF_CFG_DEV2_EPF2_1_LINK_STATUS__LINK_TRAINING__SHIFT 0xb |
|---|
| 153769 | #define BIF_CFG_DEV2_EPF2_1_LINK_STATUS__SLOT_CLOCK_CFG__SHIFT 0xc |
|---|
| 153770 | #define BIF_CFG_DEV2_EPF2_1_LINK_STATUS__DL_ACTIVE__SHIFT 0xd |
|---|
| 153771 | #define BIF_CFG_DEV2_EPF2_1_LINK_STATUS__LINK_BW_MANAGEMENT_STATUS__SHIFT 0xe |
|---|
| 153772 | #define BIF_CFG_DEV2_EPF2_1_LINK_STATUS__LINK_AUTONOMOUS_BW_STATUS__SHIFT 0xf |
|---|
| 153773 | #define BIF_CFG_DEV2_EPF2_1_LINK_STATUS__CURRENT_LINK_SPEED_MASK 0x000FL |
|---|
| 153774 | #define BIF_CFG_DEV2_EPF2_1_LINK_STATUS__NEGOTIATED_LINK_WIDTH_MASK 0x03F0L |
|---|
| 153775 | #define BIF_CFG_DEV2_EPF2_1_LINK_STATUS__LINK_TRAINING_MASK 0x0800L |
|---|
| 153776 | #define BIF_CFG_DEV2_EPF2_1_LINK_STATUS__SLOT_CLOCK_CFG_MASK 0x1000L |
|---|
| 153777 | #define BIF_CFG_DEV2_EPF2_1_LINK_STATUS__DL_ACTIVE_MASK 0x2000L |
|---|
| 153778 | #define BIF_CFG_DEV2_EPF2_1_LINK_STATUS__LINK_BW_MANAGEMENT_STATUS_MASK 0x4000L |
|---|
| 153779 | #define BIF_CFG_DEV2_EPF2_1_LINK_STATUS__LINK_AUTONOMOUS_BW_STATUS_MASK 0x8000L |
|---|
| 153780 | //BIF_CFG_DEV2_EPF2_1_DEVICE_CAP2 |
|---|
| 153781 | #define BIF_CFG_DEV2_EPF2_1_DEVICE_CAP2__CPL_TIMEOUT_RANGE_SUPPORTED__SHIFT 0x0 |
|---|
| 153782 | #define BIF_CFG_DEV2_EPF2_1_DEVICE_CAP2__CPL_TIMEOUT_DIS_SUPPORTED__SHIFT 0x4 |
|---|
| 153783 | #define BIF_CFG_DEV2_EPF2_1_DEVICE_CAP2__ARI_FORWARDING_SUPPORTED__SHIFT 0x5 |
|---|
| 153784 | #define BIF_CFG_DEV2_EPF2_1_DEVICE_CAP2__ATOMICOP_ROUTING_SUPPORTED__SHIFT 0x6 |
|---|
| 153785 | #define BIF_CFG_DEV2_EPF2_1_DEVICE_CAP2__ATOMICOP_32CMPLT_SUPPORTED__SHIFT 0x7 |
|---|
| 153786 | #define BIF_CFG_DEV2_EPF2_1_DEVICE_CAP2__ATOMICOP_64CMPLT_SUPPORTED__SHIFT 0x8 |
|---|
| 153787 | #define BIF_CFG_DEV2_EPF2_1_DEVICE_CAP2__CAS128_CMPLT_SUPPORTED__SHIFT 0x9 |
|---|
| 153788 | #define BIF_CFG_DEV2_EPF2_1_DEVICE_CAP2__NO_RO_ENABLED_P2P_PASSING__SHIFT 0xa |
|---|
| 153789 | #define BIF_CFG_DEV2_EPF2_1_DEVICE_CAP2__LTR_SUPPORTED__SHIFT 0xb |
|---|
| 153790 | #define BIF_CFG_DEV2_EPF2_1_DEVICE_CAP2__TPH_CPLR_SUPPORTED__SHIFT 0xc |
|---|
| 153791 | #define BIF_CFG_DEV2_EPF2_1_DEVICE_CAP2__LN_SYSTEM_CLS__SHIFT 0xe |
|---|
| 153792 | #define BIF_CFG_DEV2_EPF2_1_DEVICE_CAP2__TEN_BIT_TAG_COMPLETER_SUPPORTED__SHIFT 0x10 |
|---|
| 153793 | #define BIF_CFG_DEV2_EPF2_1_DEVICE_CAP2__TEN_BIT_TAG_REQUESTER_SUPPORTED__SHIFT 0x11 |
|---|
| 153794 | #define BIF_CFG_DEV2_EPF2_1_DEVICE_CAP2__OBFF_SUPPORTED__SHIFT 0x12 |
|---|
| 153795 | #define BIF_CFG_DEV2_EPF2_1_DEVICE_CAP2__EXTENDED_FMT_FIELD_SUPPORTED__SHIFT 0x14 |
|---|
| 153796 | #define BIF_CFG_DEV2_EPF2_1_DEVICE_CAP2__END_END_TLP_PREFIX_SUPPORTED__SHIFT 0x15 |
|---|
| 153797 | #define BIF_CFG_DEV2_EPF2_1_DEVICE_CAP2__MAX_END_END_TLP_PREFIXES__SHIFT 0x16 |
|---|
| 153798 | #define BIF_CFG_DEV2_EPF2_1_DEVICE_CAP2__EMER_POWER_REDUCTION_SUPPORTED__SHIFT 0x18 |
|---|
| 153799 | #define BIF_CFG_DEV2_EPF2_1_DEVICE_CAP2__EMER_POWER_REDUCTION_INIT_REQ__SHIFT 0x1a |
|---|
| 153800 | #define BIF_CFG_DEV2_EPF2_1_DEVICE_CAP2__FRS_SUPPORTED__SHIFT 0x1f |
|---|
| 153801 | #define BIF_CFG_DEV2_EPF2_1_DEVICE_CAP2__CPL_TIMEOUT_RANGE_SUPPORTED_MASK 0x0000000FL |
|---|
| 153802 | #define BIF_CFG_DEV2_EPF2_1_DEVICE_CAP2__CPL_TIMEOUT_DIS_SUPPORTED_MASK 0x00000010L |
|---|
| 153803 | #define BIF_CFG_DEV2_EPF2_1_DEVICE_CAP2__ARI_FORWARDING_SUPPORTED_MASK 0x00000020L |
|---|
| 153804 | #define BIF_CFG_DEV2_EPF2_1_DEVICE_CAP2__ATOMICOP_ROUTING_SUPPORTED_MASK 0x00000040L |
|---|
| 153805 | #define BIF_CFG_DEV2_EPF2_1_DEVICE_CAP2__ATOMICOP_32CMPLT_SUPPORTED_MASK 0x00000080L |
|---|
| 153806 | #define BIF_CFG_DEV2_EPF2_1_DEVICE_CAP2__ATOMICOP_64CMPLT_SUPPORTED_MASK 0x00000100L |
|---|
| 153807 | #define BIF_CFG_DEV2_EPF2_1_DEVICE_CAP2__CAS128_CMPLT_SUPPORTED_MASK 0x00000200L |
|---|
| 153808 | #define BIF_CFG_DEV2_EPF2_1_DEVICE_CAP2__NO_RO_ENABLED_P2P_PASSING_MASK 0x00000400L |
|---|
| 153809 | #define BIF_CFG_DEV2_EPF2_1_DEVICE_CAP2__LTR_SUPPORTED_MASK 0x00000800L |
|---|
| 153810 | #define BIF_CFG_DEV2_EPF2_1_DEVICE_CAP2__TPH_CPLR_SUPPORTED_MASK 0x00003000L |
|---|
| 153811 | #define BIF_CFG_DEV2_EPF2_1_DEVICE_CAP2__LN_SYSTEM_CLS_MASK 0x0000C000L |
|---|
| 153812 | #define BIF_CFG_DEV2_EPF2_1_DEVICE_CAP2__TEN_BIT_TAG_COMPLETER_SUPPORTED_MASK 0x00010000L |
|---|
| 153813 | #define BIF_CFG_DEV2_EPF2_1_DEVICE_CAP2__TEN_BIT_TAG_REQUESTER_SUPPORTED_MASK 0x00020000L |
|---|
| 153814 | #define BIF_CFG_DEV2_EPF2_1_DEVICE_CAP2__OBFF_SUPPORTED_MASK 0x000C0000L |
|---|
| 153815 | #define BIF_CFG_DEV2_EPF2_1_DEVICE_CAP2__EXTENDED_FMT_FIELD_SUPPORTED_MASK 0x00100000L |
|---|
| 153816 | #define BIF_CFG_DEV2_EPF2_1_DEVICE_CAP2__END_END_TLP_PREFIX_SUPPORTED_MASK 0x00200000L |
|---|
| 153817 | #define BIF_CFG_DEV2_EPF2_1_DEVICE_CAP2__MAX_END_END_TLP_PREFIXES_MASK 0x00C00000L |
|---|
| 153818 | #define BIF_CFG_DEV2_EPF2_1_DEVICE_CAP2__EMER_POWER_REDUCTION_SUPPORTED_MASK 0x03000000L |
|---|
| 153819 | #define BIF_CFG_DEV2_EPF2_1_DEVICE_CAP2__EMER_POWER_REDUCTION_INIT_REQ_MASK 0x04000000L |
|---|
| 153820 | #define BIF_CFG_DEV2_EPF2_1_DEVICE_CAP2__FRS_SUPPORTED_MASK 0x80000000L |
|---|
| 153821 | //BIF_CFG_DEV2_EPF2_1_DEVICE_CNTL2 |
|---|
| 153822 | #define BIF_CFG_DEV2_EPF2_1_DEVICE_CNTL2__CPL_TIMEOUT_VALUE__SHIFT 0x0 |
|---|
| 153823 | #define BIF_CFG_DEV2_EPF2_1_DEVICE_CNTL2__CPL_TIMEOUT_DIS__SHIFT 0x4 |
|---|
| 153824 | #define BIF_CFG_DEV2_EPF2_1_DEVICE_CNTL2__ARI_FORWARDING_EN__SHIFT 0x5 |
|---|
| 153825 | #define BIF_CFG_DEV2_EPF2_1_DEVICE_CNTL2__ATOMICOP_REQUEST_EN__SHIFT 0x6 |
|---|
| 153826 | #define BIF_CFG_DEV2_EPF2_1_DEVICE_CNTL2__ATOMICOP_EGRESS_BLOCKING__SHIFT 0x7 |
|---|
| 153827 | #define BIF_CFG_DEV2_EPF2_1_DEVICE_CNTL2__IDO_REQUEST_ENABLE__SHIFT 0x8 |
|---|
| 153828 | #define BIF_CFG_DEV2_EPF2_1_DEVICE_CNTL2__IDO_COMPLETION_ENABLE__SHIFT 0x9 |
|---|
| 153829 | #define BIF_CFG_DEV2_EPF2_1_DEVICE_CNTL2__LTR_EN__SHIFT 0xa |
|---|
| 153830 | #define BIF_CFG_DEV2_EPF2_1_DEVICE_CNTL2__EMER_POWER_REDUCTION_REQUEST__SHIFT 0xb |
|---|
| 153831 | #define BIF_CFG_DEV2_EPF2_1_DEVICE_CNTL2__TEN_BIT_TAG_REQUESTER_ENABLE__SHIFT 0xc |
|---|
| 153832 | #define BIF_CFG_DEV2_EPF2_1_DEVICE_CNTL2__OBFF_EN__SHIFT 0xd |
|---|
| 153833 | #define BIF_CFG_DEV2_EPF2_1_DEVICE_CNTL2__END_END_TLP_PREFIX_BLOCKING__SHIFT 0xf |
|---|
| 153834 | #define BIF_CFG_DEV2_EPF2_1_DEVICE_CNTL2__CPL_TIMEOUT_VALUE_MASK 0x000FL |
|---|
| 153835 | #define BIF_CFG_DEV2_EPF2_1_DEVICE_CNTL2__CPL_TIMEOUT_DIS_MASK 0x0010L |
|---|
| 153836 | #define BIF_CFG_DEV2_EPF2_1_DEVICE_CNTL2__ARI_FORWARDING_EN_MASK 0x0020L |
|---|
| 153837 | #define BIF_CFG_DEV2_EPF2_1_DEVICE_CNTL2__ATOMICOP_REQUEST_EN_MASK 0x0040L |
|---|
| 153838 | #define BIF_CFG_DEV2_EPF2_1_DEVICE_CNTL2__ATOMICOP_EGRESS_BLOCKING_MASK 0x0080L |
|---|
| 153839 | #define BIF_CFG_DEV2_EPF2_1_DEVICE_CNTL2__IDO_REQUEST_ENABLE_MASK 0x0100L |
|---|
| 153840 | #define BIF_CFG_DEV2_EPF2_1_DEVICE_CNTL2__IDO_COMPLETION_ENABLE_MASK 0x0200L |
|---|
| 153841 | #define BIF_CFG_DEV2_EPF2_1_DEVICE_CNTL2__LTR_EN_MASK 0x0400L |
|---|
| 153842 | #define BIF_CFG_DEV2_EPF2_1_DEVICE_CNTL2__EMER_POWER_REDUCTION_REQUEST_MASK 0x0800L |
|---|
| 153843 | #define BIF_CFG_DEV2_EPF2_1_DEVICE_CNTL2__TEN_BIT_TAG_REQUESTER_ENABLE_MASK 0x1000L |
|---|
| 153844 | #define BIF_CFG_DEV2_EPF2_1_DEVICE_CNTL2__OBFF_EN_MASK 0x6000L |
|---|
| 153845 | #define BIF_CFG_DEV2_EPF2_1_DEVICE_CNTL2__END_END_TLP_PREFIX_BLOCKING_MASK 0x8000L |
|---|
| 153846 | //BIF_CFG_DEV2_EPF2_1_DEVICE_STATUS2 |
|---|
| 153847 | #define BIF_CFG_DEV2_EPF2_1_DEVICE_STATUS2__RESERVED__SHIFT 0x0 |
|---|
| 153848 | #define BIF_CFG_DEV2_EPF2_1_DEVICE_STATUS2__RESERVED_MASK 0xFFFFL |
|---|
| 153849 | //BIF_CFG_DEV2_EPF2_1_LINK_CAP2 |
|---|
| 153850 | #define BIF_CFG_DEV2_EPF2_1_LINK_CAP2__SUPPORTED_LINK_SPEED__SHIFT 0x1 |
|---|
| 153851 | #define BIF_CFG_DEV2_EPF2_1_LINK_CAP2__CROSSLINK_SUPPORTED__SHIFT 0x8 |
|---|
| 153852 | #define BIF_CFG_DEV2_EPF2_1_LINK_CAP2__LOWER_SKP_OS_GEN_SUPPORT__SHIFT 0x9 |
|---|
| 153853 | #define BIF_CFG_DEV2_EPF2_1_LINK_CAP2__LOWER_SKP_OS_RCV_SUPPORT__SHIFT 0x10 |
|---|
| 153854 | #define BIF_CFG_DEV2_EPF2_1_LINK_CAP2__RTM1_PRESENCE_DET_SUPPORT__SHIFT 0x17 |
|---|
| 153855 | #define BIF_CFG_DEV2_EPF2_1_LINK_CAP2__RTM2_PRESENCE_DET_SUPPORT__SHIFT 0x18 |
|---|
| 153856 | #define BIF_CFG_DEV2_EPF2_1_LINK_CAP2__DRS_SUPPORTED__SHIFT 0x1f |
|---|
| 153857 | #define BIF_CFG_DEV2_EPF2_1_LINK_CAP2__SUPPORTED_LINK_SPEED_MASK 0x000000FEL |
|---|
| 153858 | #define BIF_CFG_DEV2_EPF2_1_LINK_CAP2__CROSSLINK_SUPPORTED_MASK 0x00000100L |
|---|
| 153859 | #define BIF_CFG_DEV2_EPF2_1_LINK_CAP2__LOWER_SKP_OS_GEN_SUPPORT_MASK 0x0000FE00L |
|---|
| 153860 | #define BIF_CFG_DEV2_EPF2_1_LINK_CAP2__LOWER_SKP_OS_RCV_SUPPORT_MASK 0x007F0000L |
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| 153862 | #define BIF_CFG_DEV2_EPF2_1_LINK_CAP2__RTM2_PRESENCE_DET_SUPPORT_MASK 0x01000000L |
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| 153875 | #define BIF_CFG_DEV2_EPF2_1_LINK_CNTL2__HW_AUTONOMOUS_SPEED_DISABLE_MASK 0x0020L |
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|---|
| 153877 | #define BIF_CFG_DEV2_EPF2_1_LINK_CNTL2__XMIT_MARGIN_MASK 0x0380L |
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| 153878 | #define BIF_CFG_DEV2_EPF2_1_LINK_CNTL2__ENTER_MOD_COMPLIANCE_MASK 0x0400L |
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| 153897 | #define BIF_CFG_DEV2_EPF2_1_LINK_STATUS2__EQUALIZATION_PHASE3_SUCCESS_8GT_MASK 0x0010L |
|---|
| 153898 | #define BIF_CFG_DEV2_EPF2_1_LINK_STATUS2__LINK_EQUALIZATION_REQUEST_8GT_MASK 0x0020L |
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| 153899 | #define BIF_CFG_DEV2_EPF2_1_LINK_STATUS2__RTM1_PRESENCE_DET_MASK 0x0040L |
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| 153901 | #define BIF_CFG_DEV2_EPF2_1_LINK_STATUS2__CROSSLINK_RESOLUTION_MASK 0x0300L |
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| 153902 | #define BIF_CFG_DEV2_EPF2_1_LINK_STATUS2__DOWNSTREAM_COMPONENT_PRESENCE_MASK 0x7000L |
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| 153903 | #define BIF_CFG_DEV2_EPF2_1_LINK_STATUS2__DRS_MESSAGE_RECEIVED_MASK 0x8000L |
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| 153918 | #define BIF_CFG_DEV2_EPF2_1_MSI_MSG_CNTL__MSI_MULTI_CAP_MASK 0x000EL |
|---|
| 153919 | #define BIF_CFG_DEV2_EPF2_1_MSI_MSG_CNTL__MSI_MULTI_EN_MASK 0x0070L |
|---|
| 153920 | #define BIF_CFG_DEV2_EPF2_1_MSI_MSG_CNTL__MSI_64BIT_MASK 0x0080L |
|---|
| 153921 | #define BIF_CFG_DEV2_EPF2_1_MSI_MSG_CNTL__MSI_PERVECTOR_MASKING_CAP_MASK 0x0100L |
|---|
| 153922 | #define BIF_CFG_DEV2_EPF2_1_MSI_MSG_CNTL__MSI_EXT_MSG_DATA_CAP_MASK 0x0200L |
|---|
| 153923 | #define BIF_CFG_DEV2_EPF2_1_MSI_MSG_CNTL__MSI_EXT_MSG_DATA_EN_MASK 0x0400L |
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| 153924 | //BIF_CFG_DEV2_EPF2_1_MSI_MSG_ADDR_LO |
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| 153925 | #define BIF_CFG_DEV2_EPF2_1_MSI_MSG_ADDR_LO__MSI_MSG_ADDR_LO__SHIFT 0x2 |
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| 153926 | #define BIF_CFG_DEV2_EPF2_1_MSI_MSG_ADDR_LO__MSI_MSG_ADDR_LO_MASK 0xFFFFFFFCL |
|---|
| 153927 | //BIF_CFG_DEV2_EPF2_1_MSI_MSG_ADDR_HI |
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| 153928 | #define BIF_CFG_DEV2_EPF2_1_MSI_MSG_ADDR_HI__MSI_MSG_ADDR_HI__SHIFT 0x0 |
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| 153933 | //BIF_CFG_DEV2_EPF2_1_MSI_EXT_MSG_DATA |
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| 153934 | #define BIF_CFG_DEV2_EPF2_1_MSI_EXT_MSG_DATA__MSI_EXT_DATA__SHIFT 0x0 |
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| 153935 | #define BIF_CFG_DEV2_EPF2_1_MSI_EXT_MSG_DATA__MSI_EXT_DATA_MASK 0xFFFFL |
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| 153937 | #define BIF_CFG_DEV2_EPF2_1_MSI_MASK__MSI_MASK__SHIFT 0x0 |
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| 153938 | #define BIF_CFG_DEV2_EPF2_1_MSI_MASK__MSI_MASK_MASK 0xFFFFFFFFL |
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| 153940 | #define BIF_CFG_DEV2_EPF2_1_MSI_MSG_DATA_64__MSI_DATA_64__SHIFT 0x0 |
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| 153941 | #define BIF_CFG_DEV2_EPF2_1_MSI_MSG_DATA_64__MSI_DATA_64_MASK 0xFFFFL |
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| 153942 | //BIF_CFG_DEV2_EPF2_1_MSI_EXT_MSG_DATA_64 |
|---|
| 153943 | #define BIF_CFG_DEV2_EPF2_1_MSI_EXT_MSG_DATA_64__MSI_EXT_DATA_64__SHIFT 0x0 |
|---|
| 153944 | #define BIF_CFG_DEV2_EPF2_1_MSI_EXT_MSG_DATA_64__MSI_EXT_DATA_64_MASK 0xFFFFL |
|---|
| 153945 | //BIF_CFG_DEV2_EPF2_1_MSI_MASK_64 |
|---|
| 153946 | #define BIF_CFG_DEV2_EPF2_1_MSI_MASK_64__MSI_MASK_64__SHIFT 0x0 |
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| 153947 | #define BIF_CFG_DEV2_EPF2_1_MSI_MASK_64__MSI_MASK_64_MASK 0xFFFFFFFFL |
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| 153948 | //BIF_CFG_DEV2_EPF2_1_MSI_PENDING |
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| 153949 | #define BIF_CFG_DEV2_EPF2_1_MSI_PENDING__MSI_PENDING__SHIFT 0x0 |
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| 153950 | #define BIF_CFG_DEV2_EPF2_1_MSI_PENDING__MSI_PENDING_MASK 0xFFFFFFFFL |
|---|
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| 153952 | #define BIF_CFG_DEV2_EPF2_1_MSI_PENDING_64__MSI_PENDING_64__SHIFT 0x0 |
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| 153953 | #define BIF_CFG_DEV2_EPF2_1_MSI_PENDING_64__MSI_PENDING_64_MASK 0xFFFFFFFFL |
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| 153958 | #define BIF_CFG_DEV2_EPF2_1_MSIX_CAP_LIST__NEXT_PTR_MASK 0xFF00L |
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| 153959 | //BIF_CFG_DEV2_EPF2_1_MSIX_MSG_CNTL |
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| 153960 | #define BIF_CFG_DEV2_EPF2_1_MSIX_MSG_CNTL__MSIX_TABLE_SIZE__SHIFT 0x0 |
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| 153963 | #define BIF_CFG_DEV2_EPF2_1_MSIX_MSG_CNTL__MSIX_TABLE_SIZE_MASK 0x07FFL |
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| 153964 | #define BIF_CFG_DEV2_EPF2_1_MSIX_MSG_CNTL__MSIX_FUNC_MASK_MASK 0x4000L |
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| 153965 | #define BIF_CFG_DEV2_EPF2_1_MSIX_MSG_CNTL__MSIX_EN_MASK 0x8000L |
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| 153967 | #define BIF_CFG_DEV2_EPF2_1_MSIX_TABLE__MSIX_TABLE_BIR__SHIFT 0x0 |
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| 153969 | #define BIF_CFG_DEV2_EPF2_1_MSIX_TABLE__MSIX_TABLE_BIR_MASK 0x00000007L |
|---|
| 153970 | #define BIF_CFG_DEV2_EPF2_1_MSIX_TABLE__MSIX_TABLE_OFFSET_MASK 0xFFFFFFF8L |
|---|
| 153971 | //BIF_CFG_DEV2_EPF2_1_MSIX_PBA |
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| 153972 | #define BIF_CFG_DEV2_EPF2_1_MSIX_PBA__MSIX_PBA_BIR__SHIFT 0x0 |
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| 153973 | #define BIF_CFG_DEV2_EPF2_1_MSIX_PBA__MSIX_PBA_OFFSET__SHIFT 0x3 |
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| 153974 | #define BIF_CFG_DEV2_EPF2_1_MSIX_PBA__MSIX_PBA_BIR_MASK 0x00000007L |
|---|
| 153975 | #define BIF_CFG_DEV2_EPF2_1_MSIX_PBA__MSIX_PBA_OFFSET_MASK 0xFFFFFFF8L |
|---|
| 153976 | //BIF_CFG_DEV2_EPF2_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST |
|---|
| 153977 | #define BIF_CFG_DEV2_EPF2_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
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| 153978 | #define BIF_CFG_DEV2_EPF2_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
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| 153979 | #define BIF_CFG_DEV2_EPF2_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
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| 153980 | #define BIF_CFG_DEV2_EPF2_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 153981 | #define BIF_CFG_DEV2_EPF2_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
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| 153982 | #define BIF_CFG_DEV2_EPF2_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 153983 | //BIF_CFG_DEV2_EPF2_1_PCIE_VENDOR_SPECIFIC_HDR |
|---|
| 153984 | #define BIF_CFG_DEV2_EPF2_1_PCIE_VENDOR_SPECIFIC_HDR__VSEC_ID__SHIFT 0x0 |
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| 153985 | #define BIF_CFG_DEV2_EPF2_1_PCIE_VENDOR_SPECIFIC_HDR__VSEC_REV__SHIFT 0x10 |
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| 153986 | #define BIF_CFG_DEV2_EPF2_1_PCIE_VENDOR_SPECIFIC_HDR__VSEC_LENGTH__SHIFT 0x14 |
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| 153987 | #define BIF_CFG_DEV2_EPF2_1_PCIE_VENDOR_SPECIFIC_HDR__VSEC_ID_MASK 0x0000FFFFL |
|---|
| 153988 | #define BIF_CFG_DEV2_EPF2_1_PCIE_VENDOR_SPECIFIC_HDR__VSEC_REV_MASK 0x000F0000L |
|---|
| 153989 | #define BIF_CFG_DEV2_EPF2_1_PCIE_VENDOR_SPECIFIC_HDR__VSEC_LENGTH_MASK 0xFFF00000L |
|---|
| 153990 | //BIF_CFG_DEV2_EPF2_1_PCIE_VENDOR_SPECIFIC1 |
|---|
| 153991 | #define BIF_CFG_DEV2_EPF2_1_PCIE_VENDOR_SPECIFIC1__SCRATCH__SHIFT 0x0 |
|---|
| 153992 | #define BIF_CFG_DEV2_EPF2_1_PCIE_VENDOR_SPECIFIC1__SCRATCH_MASK 0xFFFFFFFFL |
|---|
| 153993 | //BIF_CFG_DEV2_EPF2_1_PCIE_VENDOR_SPECIFIC2 |
|---|
| 153994 | #define BIF_CFG_DEV2_EPF2_1_PCIE_VENDOR_SPECIFIC2__SCRATCH__SHIFT 0x0 |
|---|
| 153995 | #define BIF_CFG_DEV2_EPF2_1_PCIE_VENDOR_SPECIFIC2__SCRATCH_MASK 0xFFFFFFFFL |
|---|
| 153996 | //BIF_CFG_DEV2_EPF2_1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST |
|---|
| 153997 | #define BIF_CFG_DEV2_EPF2_1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 153998 | #define BIF_CFG_DEV2_EPF2_1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 153999 | #define BIF_CFG_DEV2_EPF2_1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 154000 | #define BIF_CFG_DEV2_EPF2_1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 154001 | #define BIF_CFG_DEV2_EPF2_1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 154002 | #define BIF_CFG_DEV2_EPF2_1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 154003 | //BIF_CFG_DEV2_EPF2_1_PCIE_UNCORR_ERR_STATUS |
|---|
| 154004 | #define BIF_CFG_DEV2_EPF2_1_PCIE_UNCORR_ERR_STATUS__DLP_ERR_STATUS__SHIFT 0x4 |
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| 154005 | #define BIF_CFG_DEV2_EPF2_1_PCIE_UNCORR_ERR_STATUS__SURPDN_ERR_STATUS__SHIFT 0x5 |
|---|
| 154006 | #define BIF_CFG_DEV2_EPF2_1_PCIE_UNCORR_ERR_STATUS__PSN_ERR_STATUS__SHIFT 0xc |
|---|
| 154007 | #define BIF_CFG_DEV2_EPF2_1_PCIE_UNCORR_ERR_STATUS__FC_ERR_STATUS__SHIFT 0xd |
|---|
| 154008 | #define BIF_CFG_DEV2_EPF2_1_PCIE_UNCORR_ERR_STATUS__CPL_TIMEOUT_STATUS__SHIFT 0xe |
|---|
| 154009 | #define BIF_CFG_DEV2_EPF2_1_PCIE_UNCORR_ERR_STATUS__CPL_ABORT_ERR_STATUS__SHIFT 0xf |
|---|
| 154010 | #define BIF_CFG_DEV2_EPF2_1_PCIE_UNCORR_ERR_STATUS__UNEXP_CPL_STATUS__SHIFT 0x10 |
|---|
| 154011 | #define BIF_CFG_DEV2_EPF2_1_PCIE_UNCORR_ERR_STATUS__RCV_OVFL_STATUS__SHIFT 0x11 |
|---|
| 154012 | #define BIF_CFG_DEV2_EPF2_1_PCIE_UNCORR_ERR_STATUS__MAL_TLP_STATUS__SHIFT 0x12 |
|---|
| 154013 | #define BIF_CFG_DEV2_EPF2_1_PCIE_UNCORR_ERR_STATUS__ECRC_ERR_STATUS__SHIFT 0x13 |
|---|
| 154014 | #define BIF_CFG_DEV2_EPF2_1_PCIE_UNCORR_ERR_STATUS__UNSUPP_REQ_ERR_STATUS__SHIFT 0x14 |
|---|
| 154015 | #define BIF_CFG_DEV2_EPF2_1_PCIE_UNCORR_ERR_STATUS__ACS_VIOLATION_STATUS__SHIFT 0x15 |
|---|
| 154016 | #define BIF_CFG_DEV2_EPF2_1_PCIE_UNCORR_ERR_STATUS__UNCORR_INT_ERR_STATUS__SHIFT 0x16 |
|---|
| 154017 | #define BIF_CFG_DEV2_EPF2_1_PCIE_UNCORR_ERR_STATUS__MC_BLOCKED_TLP_STATUS__SHIFT 0x17 |
|---|
| 154018 | #define BIF_CFG_DEV2_EPF2_1_PCIE_UNCORR_ERR_STATUS__ATOMICOP_EGRESS_BLOCKED_STATUS__SHIFT 0x18 |
|---|
| 154019 | #define BIF_CFG_DEV2_EPF2_1_PCIE_UNCORR_ERR_STATUS__TLP_PREFIX_BLOCKED_ERR_STATUS__SHIFT 0x19 |
|---|
| 154020 | #define BIF_CFG_DEV2_EPF2_1_PCIE_UNCORR_ERR_STATUS__POISONED_TLP_EGRESS_BLOCKED_STATUS__SHIFT 0x1a |
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| 154022 | #define BIF_CFG_DEV2_EPF2_1_PCIE_UNCORR_ERR_STATUS__SURPDN_ERR_STATUS_MASK 0x00000020L |
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| 154069 | #define BIF_CFG_DEV2_EPF2_1_PCIE_UNCORR_ERR_MASK__MC_BLOCKED_TLP_MASK_MASK 0x00800000L |
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| 154080 | #define BIF_CFG_DEV2_EPF2_1_PCIE_UNCORR_ERR_SEVERITY__UNEXP_CPL_SEVERITY__SHIFT 0x10 |
|---|
| 154081 | #define BIF_CFG_DEV2_EPF2_1_PCIE_UNCORR_ERR_SEVERITY__RCV_OVFL_SEVERITY__SHIFT 0x11 |
|---|
| 154082 | #define BIF_CFG_DEV2_EPF2_1_PCIE_UNCORR_ERR_SEVERITY__MAL_TLP_SEVERITY__SHIFT 0x12 |
|---|
| 154083 | #define BIF_CFG_DEV2_EPF2_1_PCIE_UNCORR_ERR_SEVERITY__ECRC_ERR_SEVERITY__SHIFT 0x13 |
|---|
| 154084 | #define BIF_CFG_DEV2_EPF2_1_PCIE_UNCORR_ERR_SEVERITY__UNSUPP_REQ_ERR_SEVERITY__SHIFT 0x14 |
|---|
| 154085 | #define BIF_CFG_DEV2_EPF2_1_PCIE_UNCORR_ERR_SEVERITY__ACS_VIOLATION_SEVERITY__SHIFT 0x15 |
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|---|
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|---|
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|---|
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|---|
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| 154093 | #define BIF_CFG_DEV2_EPF2_1_PCIE_UNCORR_ERR_SEVERITY__PSN_ERR_SEVERITY_MASK 0x00001000L |
|---|
| 154094 | #define BIF_CFG_DEV2_EPF2_1_PCIE_UNCORR_ERR_SEVERITY__FC_ERR_SEVERITY_MASK 0x00002000L |
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| 154095 | #define BIF_CFG_DEV2_EPF2_1_PCIE_UNCORR_ERR_SEVERITY__CPL_TIMEOUT_SEVERITY_MASK 0x00004000L |
|---|
| 154096 | #define BIF_CFG_DEV2_EPF2_1_PCIE_UNCORR_ERR_SEVERITY__CPL_ABORT_ERR_SEVERITY_MASK 0x00008000L |
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|---|
| 154108 | //BIF_CFG_DEV2_EPF2_1_PCIE_CORR_ERR_STATUS |
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| 154109 | #define BIF_CFG_DEV2_EPF2_1_PCIE_CORR_ERR_STATUS__RCV_ERR_STATUS__SHIFT 0x0 |
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|---|
| 154111 | #define BIF_CFG_DEV2_EPF2_1_PCIE_CORR_ERR_STATUS__BAD_DLLP_STATUS__SHIFT 0x7 |
|---|
| 154112 | #define BIF_CFG_DEV2_EPF2_1_PCIE_CORR_ERR_STATUS__REPLAY_NUM_ROLLOVER_STATUS__SHIFT 0x8 |
|---|
| 154113 | #define BIF_CFG_DEV2_EPF2_1_PCIE_CORR_ERR_STATUS__REPLAY_TIMER_TIMEOUT_STATUS__SHIFT 0xc |
|---|
| 154114 | #define BIF_CFG_DEV2_EPF2_1_PCIE_CORR_ERR_STATUS__ADVISORY_NONFATAL_ERR_STATUS__SHIFT 0xd |
|---|
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|---|
| 154116 | #define BIF_CFG_DEV2_EPF2_1_PCIE_CORR_ERR_STATUS__HDR_LOG_OVFL_STATUS__SHIFT 0xf |
|---|
| 154117 | #define BIF_CFG_DEV2_EPF2_1_PCIE_CORR_ERR_STATUS__RCV_ERR_STATUS_MASK 0x00000001L |
|---|
| 154118 | #define BIF_CFG_DEV2_EPF2_1_PCIE_CORR_ERR_STATUS__BAD_TLP_STATUS_MASK 0x00000040L |
|---|
| 154119 | #define BIF_CFG_DEV2_EPF2_1_PCIE_CORR_ERR_STATUS__BAD_DLLP_STATUS_MASK 0x00000080L |
|---|
| 154120 | #define BIF_CFG_DEV2_EPF2_1_PCIE_CORR_ERR_STATUS__REPLAY_NUM_ROLLOVER_STATUS_MASK 0x00000100L |
|---|
| 154121 | #define BIF_CFG_DEV2_EPF2_1_PCIE_CORR_ERR_STATUS__REPLAY_TIMER_TIMEOUT_STATUS_MASK 0x00001000L |
|---|
| 154122 | #define BIF_CFG_DEV2_EPF2_1_PCIE_CORR_ERR_STATUS__ADVISORY_NONFATAL_ERR_STATUS_MASK 0x00002000L |
|---|
| 154123 | #define BIF_CFG_DEV2_EPF2_1_PCIE_CORR_ERR_STATUS__CORR_INT_ERR_STATUS_MASK 0x00004000L |
|---|
| 154124 | #define BIF_CFG_DEV2_EPF2_1_PCIE_CORR_ERR_STATUS__HDR_LOG_OVFL_STATUS_MASK 0x00008000L |
|---|
| 154125 | //BIF_CFG_DEV2_EPF2_1_PCIE_CORR_ERR_MASK |
|---|
| 154126 | #define BIF_CFG_DEV2_EPF2_1_PCIE_CORR_ERR_MASK__RCV_ERR_MASK__SHIFT 0x0 |
|---|
| 154127 | #define BIF_CFG_DEV2_EPF2_1_PCIE_CORR_ERR_MASK__BAD_TLP_MASK__SHIFT 0x6 |
|---|
| 154128 | #define BIF_CFG_DEV2_EPF2_1_PCIE_CORR_ERR_MASK__BAD_DLLP_MASK__SHIFT 0x7 |
|---|
| 154129 | #define BIF_CFG_DEV2_EPF2_1_PCIE_CORR_ERR_MASK__REPLAY_NUM_ROLLOVER_MASK__SHIFT 0x8 |
|---|
| 154130 | #define BIF_CFG_DEV2_EPF2_1_PCIE_CORR_ERR_MASK__REPLAY_TIMER_TIMEOUT_MASK__SHIFT 0xc |
|---|
| 154131 | #define BIF_CFG_DEV2_EPF2_1_PCIE_CORR_ERR_MASK__ADVISORY_NONFATAL_ERR_MASK__SHIFT 0xd |
|---|
| 154132 | #define BIF_CFG_DEV2_EPF2_1_PCIE_CORR_ERR_MASK__CORR_INT_ERR_MASK__SHIFT 0xe |
|---|
| 154133 | #define BIF_CFG_DEV2_EPF2_1_PCIE_CORR_ERR_MASK__HDR_LOG_OVFL_MASK__SHIFT 0xf |
|---|
| 154134 | #define BIF_CFG_DEV2_EPF2_1_PCIE_CORR_ERR_MASK__RCV_ERR_MASK_MASK 0x00000001L |
|---|
| 154135 | #define BIF_CFG_DEV2_EPF2_1_PCIE_CORR_ERR_MASK__BAD_TLP_MASK_MASK 0x00000040L |
|---|
| 154136 | #define BIF_CFG_DEV2_EPF2_1_PCIE_CORR_ERR_MASK__BAD_DLLP_MASK_MASK 0x00000080L |
|---|
| 154137 | #define BIF_CFG_DEV2_EPF2_1_PCIE_CORR_ERR_MASK__REPLAY_NUM_ROLLOVER_MASK_MASK 0x00000100L |
|---|
| 154138 | #define BIF_CFG_DEV2_EPF2_1_PCIE_CORR_ERR_MASK__REPLAY_TIMER_TIMEOUT_MASK_MASK 0x00001000L |
|---|
| 154139 | #define BIF_CFG_DEV2_EPF2_1_PCIE_CORR_ERR_MASK__ADVISORY_NONFATAL_ERR_MASK_MASK 0x00002000L |
|---|
| 154140 | #define BIF_CFG_DEV2_EPF2_1_PCIE_CORR_ERR_MASK__CORR_INT_ERR_MASK_MASK 0x00004000L |
|---|
| 154141 | #define BIF_CFG_DEV2_EPF2_1_PCIE_CORR_ERR_MASK__HDR_LOG_OVFL_MASK_MASK 0x00008000L |
|---|
| 154142 | //BIF_CFG_DEV2_EPF2_1_PCIE_ADV_ERR_CAP_CNTL |
|---|
| 154143 | #define BIF_CFG_DEV2_EPF2_1_PCIE_ADV_ERR_CAP_CNTL__FIRST_ERR_PTR__SHIFT 0x0 |
|---|
| 154144 | #define BIF_CFG_DEV2_EPF2_1_PCIE_ADV_ERR_CAP_CNTL__ECRC_GEN_CAP__SHIFT 0x5 |
|---|
| 154145 | #define BIF_CFG_DEV2_EPF2_1_PCIE_ADV_ERR_CAP_CNTL__ECRC_GEN_EN__SHIFT 0x6 |
|---|
| 154146 | #define BIF_CFG_DEV2_EPF2_1_PCIE_ADV_ERR_CAP_CNTL__ECRC_CHECK_CAP__SHIFT 0x7 |
|---|
| 154147 | #define BIF_CFG_DEV2_EPF2_1_PCIE_ADV_ERR_CAP_CNTL__ECRC_CHECK_EN__SHIFT 0x8 |
|---|
| 154148 | #define BIF_CFG_DEV2_EPF2_1_PCIE_ADV_ERR_CAP_CNTL__MULTI_HDR_RECD_CAP__SHIFT 0x9 |
|---|
| 154149 | #define BIF_CFG_DEV2_EPF2_1_PCIE_ADV_ERR_CAP_CNTL__MULTI_HDR_RECD_EN__SHIFT 0xa |
|---|
| 154150 | #define BIF_CFG_DEV2_EPF2_1_PCIE_ADV_ERR_CAP_CNTL__TLP_PREFIX_LOG_PRESENT__SHIFT 0xb |
|---|
| 154151 | #define BIF_CFG_DEV2_EPF2_1_PCIE_ADV_ERR_CAP_CNTL__COMPLETION_TIMEOUT_LOG_CAPABLE__SHIFT 0xc |
|---|
| 154152 | #define BIF_CFG_DEV2_EPF2_1_PCIE_ADV_ERR_CAP_CNTL__FIRST_ERR_PTR_MASK 0x0000001FL |
|---|
| 154153 | #define BIF_CFG_DEV2_EPF2_1_PCIE_ADV_ERR_CAP_CNTL__ECRC_GEN_CAP_MASK 0x00000020L |
|---|
| 154154 | #define BIF_CFG_DEV2_EPF2_1_PCIE_ADV_ERR_CAP_CNTL__ECRC_GEN_EN_MASK 0x00000040L |
|---|
| 154155 | #define BIF_CFG_DEV2_EPF2_1_PCIE_ADV_ERR_CAP_CNTL__ECRC_CHECK_CAP_MASK 0x00000080L |
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| 154156 | #define BIF_CFG_DEV2_EPF2_1_PCIE_ADV_ERR_CAP_CNTL__ECRC_CHECK_EN_MASK 0x00000100L |
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| 154157 | #define BIF_CFG_DEV2_EPF2_1_PCIE_ADV_ERR_CAP_CNTL__MULTI_HDR_RECD_CAP_MASK 0x00000200L |
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| 154199 | #define BIF_CFG_DEV2_EPF2_1_PCIE_BAR1_CNTL__BAR_SIZE_SUPPORTED_UPPER__SHIFT 0x10 |
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| 154200 | #define BIF_CFG_DEV2_EPF2_1_PCIE_BAR1_CNTL__BAR_INDEX_MASK 0x00000007L |
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| 154203 | #define BIF_CFG_DEV2_EPF2_1_PCIE_BAR1_CNTL__BAR_SIZE_SUPPORTED_UPPER_MASK 0xFFFF0000L |
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| 154208 | #define BIF_CFG_DEV2_EPF2_1_PCIE_BAR2_CNTL__BAR_INDEX__SHIFT 0x0 |
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| 154217 | #define BIF_CFG_DEV2_EPF2_1_PCIE_BAR3_CAP__BAR_SIZE_SUPPORTED__SHIFT 0x4 |
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|---|
| 154219 | //BIF_CFG_DEV2_EPF2_1_PCIE_BAR3_CNTL |
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| 154223 | #define BIF_CFG_DEV2_EPF2_1_PCIE_BAR3_CNTL__BAR_SIZE_SUPPORTED_UPPER__SHIFT 0x10 |
|---|
| 154224 | #define BIF_CFG_DEV2_EPF2_1_PCIE_BAR3_CNTL__BAR_INDEX_MASK 0x00000007L |
|---|
| 154225 | #define BIF_CFG_DEV2_EPF2_1_PCIE_BAR3_CNTL__BAR_TOTAL_NUM_MASK 0x000000E0L |
|---|
| 154226 | #define BIF_CFG_DEV2_EPF2_1_PCIE_BAR3_CNTL__BAR_SIZE_MASK 0x00003F00L |
|---|
| 154227 | #define BIF_CFG_DEV2_EPF2_1_PCIE_BAR3_CNTL__BAR_SIZE_SUPPORTED_UPPER_MASK 0xFFFF0000L |
|---|
| 154228 | //BIF_CFG_DEV2_EPF2_1_PCIE_BAR4_CAP |
|---|
| 154229 | #define BIF_CFG_DEV2_EPF2_1_PCIE_BAR4_CAP__BAR_SIZE_SUPPORTED__SHIFT 0x4 |
|---|
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|---|
| 154231 | //BIF_CFG_DEV2_EPF2_1_PCIE_BAR4_CNTL |
|---|
| 154232 | #define BIF_CFG_DEV2_EPF2_1_PCIE_BAR4_CNTL__BAR_INDEX__SHIFT 0x0 |
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| 154233 | #define BIF_CFG_DEV2_EPF2_1_PCIE_BAR4_CNTL__BAR_TOTAL_NUM__SHIFT 0x5 |
|---|
| 154234 | #define BIF_CFG_DEV2_EPF2_1_PCIE_BAR4_CNTL__BAR_SIZE__SHIFT 0x8 |
|---|
| 154235 | #define BIF_CFG_DEV2_EPF2_1_PCIE_BAR4_CNTL__BAR_SIZE_SUPPORTED_UPPER__SHIFT 0x10 |
|---|
| 154236 | #define BIF_CFG_DEV2_EPF2_1_PCIE_BAR4_CNTL__BAR_INDEX_MASK 0x00000007L |
|---|
| 154237 | #define BIF_CFG_DEV2_EPF2_1_PCIE_BAR4_CNTL__BAR_TOTAL_NUM_MASK 0x000000E0L |
|---|
| 154238 | #define BIF_CFG_DEV2_EPF2_1_PCIE_BAR4_CNTL__BAR_SIZE_MASK 0x00003F00L |
|---|
| 154239 | #define BIF_CFG_DEV2_EPF2_1_PCIE_BAR4_CNTL__BAR_SIZE_SUPPORTED_UPPER_MASK 0xFFFF0000L |
|---|
| 154240 | //BIF_CFG_DEV2_EPF2_1_PCIE_BAR5_CAP |
|---|
| 154241 | #define BIF_CFG_DEV2_EPF2_1_PCIE_BAR5_CAP__BAR_SIZE_SUPPORTED__SHIFT 0x4 |
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| 154242 | #define BIF_CFG_DEV2_EPF2_1_PCIE_BAR5_CAP__BAR_SIZE_SUPPORTED_MASK 0xFFFFFFF0L |
|---|
| 154243 | //BIF_CFG_DEV2_EPF2_1_PCIE_BAR5_CNTL |
|---|
| 154244 | #define BIF_CFG_DEV2_EPF2_1_PCIE_BAR5_CNTL__BAR_INDEX__SHIFT 0x0 |
|---|
| 154245 | #define BIF_CFG_DEV2_EPF2_1_PCIE_BAR5_CNTL__BAR_TOTAL_NUM__SHIFT 0x5 |
|---|
| 154246 | #define BIF_CFG_DEV2_EPF2_1_PCIE_BAR5_CNTL__BAR_SIZE__SHIFT 0x8 |
|---|
| 154247 | #define BIF_CFG_DEV2_EPF2_1_PCIE_BAR5_CNTL__BAR_SIZE_SUPPORTED_UPPER__SHIFT 0x10 |
|---|
| 154248 | #define BIF_CFG_DEV2_EPF2_1_PCIE_BAR5_CNTL__BAR_INDEX_MASK 0x00000007L |
|---|
| 154249 | #define BIF_CFG_DEV2_EPF2_1_PCIE_BAR5_CNTL__BAR_TOTAL_NUM_MASK 0x000000E0L |
|---|
| 154250 | #define BIF_CFG_DEV2_EPF2_1_PCIE_BAR5_CNTL__BAR_SIZE_MASK 0x00003F00L |
|---|
| 154251 | #define BIF_CFG_DEV2_EPF2_1_PCIE_BAR5_CNTL__BAR_SIZE_SUPPORTED_UPPER_MASK 0xFFFF0000L |
|---|
| 154252 | //BIF_CFG_DEV2_EPF2_1_PCIE_BAR6_CAP |
|---|
| 154253 | #define BIF_CFG_DEV2_EPF2_1_PCIE_BAR6_CAP__BAR_SIZE_SUPPORTED__SHIFT 0x4 |
|---|
| 154254 | #define BIF_CFG_DEV2_EPF2_1_PCIE_BAR6_CAP__BAR_SIZE_SUPPORTED_MASK 0xFFFFFFF0L |
|---|
| 154255 | //BIF_CFG_DEV2_EPF2_1_PCIE_BAR6_CNTL |
|---|
| 154256 | #define BIF_CFG_DEV2_EPF2_1_PCIE_BAR6_CNTL__BAR_INDEX__SHIFT 0x0 |
|---|
| 154257 | #define BIF_CFG_DEV2_EPF2_1_PCIE_BAR6_CNTL__BAR_TOTAL_NUM__SHIFT 0x5 |
|---|
| 154258 | #define BIF_CFG_DEV2_EPF2_1_PCIE_BAR6_CNTL__BAR_SIZE__SHIFT 0x8 |
|---|
| 154259 | #define BIF_CFG_DEV2_EPF2_1_PCIE_BAR6_CNTL__BAR_SIZE_SUPPORTED_UPPER__SHIFT 0x10 |
|---|
| 154260 | #define BIF_CFG_DEV2_EPF2_1_PCIE_BAR6_CNTL__BAR_INDEX_MASK 0x00000007L |
|---|
| 154261 | #define BIF_CFG_DEV2_EPF2_1_PCIE_BAR6_CNTL__BAR_TOTAL_NUM_MASK 0x000000E0L |
|---|
| 154262 | #define BIF_CFG_DEV2_EPF2_1_PCIE_BAR6_CNTL__BAR_SIZE_MASK 0x00003F00L |
|---|
| 154263 | #define BIF_CFG_DEV2_EPF2_1_PCIE_BAR6_CNTL__BAR_SIZE_SUPPORTED_UPPER_MASK 0xFFFF0000L |
|---|
| 154264 | //BIF_CFG_DEV2_EPF2_1_PCIE_PWR_BUDGET_ENH_CAP_LIST |
|---|
| 154265 | #define BIF_CFG_DEV2_EPF2_1_PCIE_PWR_BUDGET_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 154266 | #define BIF_CFG_DEV2_EPF2_1_PCIE_PWR_BUDGET_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 154267 | #define BIF_CFG_DEV2_EPF2_1_PCIE_PWR_BUDGET_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 154268 | #define BIF_CFG_DEV2_EPF2_1_PCIE_PWR_BUDGET_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 154269 | #define BIF_CFG_DEV2_EPF2_1_PCIE_PWR_BUDGET_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 154270 | #define BIF_CFG_DEV2_EPF2_1_PCIE_PWR_BUDGET_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 154271 | //BIF_CFG_DEV2_EPF2_1_PCIE_PWR_BUDGET_DATA_SELECT |
|---|
| 154272 | #define BIF_CFG_DEV2_EPF2_1_PCIE_PWR_BUDGET_DATA_SELECT__DATA_SELECT__SHIFT 0x0 |
|---|
| 154273 | #define BIF_CFG_DEV2_EPF2_1_PCIE_PWR_BUDGET_DATA_SELECT__DATA_SELECT_MASK 0xFFL |
|---|
| 154274 | //BIF_CFG_DEV2_EPF2_1_PCIE_PWR_BUDGET_DATA |
|---|
| 154275 | #define BIF_CFG_DEV2_EPF2_1_PCIE_PWR_BUDGET_DATA__BASE_POWER__SHIFT 0x0 |
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| 154276 | #define BIF_CFG_DEV2_EPF2_1_PCIE_PWR_BUDGET_DATA__DATA_SCALE__SHIFT 0x8 |
|---|
| 154277 | #define BIF_CFG_DEV2_EPF2_1_PCIE_PWR_BUDGET_DATA__PM_SUB_STATE__SHIFT 0xa |
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| 154278 | #define BIF_CFG_DEV2_EPF2_1_PCIE_PWR_BUDGET_DATA__PM_STATE__SHIFT 0xd |
|---|
| 154279 | #define BIF_CFG_DEV2_EPF2_1_PCIE_PWR_BUDGET_DATA__TYPE__SHIFT 0xf |
|---|
| 154280 | #define BIF_CFG_DEV2_EPF2_1_PCIE_PWR_BUDGET_DATA__POWER_RAIL__SHIFT 0x12 |
|---|
| 154281 | #define BIF_CFG_DEV2_EPF2_1_PCIE_PWR_BUDGET_DATA__BASE_POWER_MASK 0x000000FFL |
|---|
| 154282 | #define BIF_CFG_DEV2_EPF2_1_PCIE_PWR_BUDGET_DATA__DATA_SCALE_MASK 0x00000300L |
|---|
| 154283 | #define BIF_CFG_DEV2_EPF2_1_PCIE_PWR_BUDGET_DATA__PM_SUB_STATE_MASK 0x00001C00L |
|---|
| 154284 | #define BIF_CFG_DEV2_EPF2_1_PCIE_PWR_BUDGET_DATA__PM_STATE_MASK 0x00006000L |
|---|
| 154285 | #define BIF_CFG_DEV2_EPF2_1_PCIE_PWR_BUDGET_DATA__TYPE_MASK 0x00038000L |
|---|
| 154286 | #define BIF_CFG_DEV2_EPF2_1_PCIE_PWR_BUDGET_DATA__POWER_RAIL_MASK 0x001C0000L |
|---|
| 154287 | //BIF_CFG_DEV2_EPF2_1_PCIE_PWR_BUDGET_CAP |
|---|
| 154288 | #define BIF_CFG_DEV2_EPF2_1_PCIE_PWR_BUDGET_CAP__SYSTEM_ALLOCATED__SHIFT 0x0 |
|---|
| 154289 | #define BIF_CFG_DEV2_EPF2_1_PCIE_PWR_BUDGET_CAP__SYSTEM_ALLOCATED_MASK 0x01L |
|---|
| 154290 | //BIF_CFG_DEV2_EPF2_1_PCIE_DPA_ENH_CAP_LIST |
|---|
| 154291 | #define BIF_CFG_DEV2_EPF2_1_PCIE_DPA_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
|---|
| 154292 | #define BIF_CFG_DEV2_EPF2_1_PCIE_DPA_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 |
|---|
| 154293 | #define BIF_CFG_DEV2_EPF2_1_PCIE_DPA_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 |
|---|
| 154294 | #define BIF_CFG_DEV2_EPF2_1_PCIE_DPA_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL |
|---|
| 154295 | #define BIF_CFG_DEV2_EPF2_1_PCIE_DPA_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
|---|
| 154296 | #define BIF_CFG_DEV2_EPF2_1_PCIE_DPA_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L |
|---|
| 154297 | //BIF_CFG_DEV2_EPF2_1_PCIE_DPA_CAP |
|---|
| 154298 | #define BIF_CFG_DEV2_EPF2_1_PCIE_DPA_CAP__SUBSTATE_MAX__SHIFT 0x0 |
|---|
| 154299 | #define BIF_CFG_DEV2_EPF2_1_PCIE_DPA_CAP__TRANS_LAT_UNIT__SHIFT 0x8 |
|---|
| 154300 | #define BIF_CFG_DEV2_EPF2_1_PCIE_DPA_CAP__PWR_ALLOC_SCALE__SHIFT 0xc |
|---|
| 154301 | #define BIF_CFG_DEV2_EPF2_1_PCIE_DPA_CAP__TRANS_LAT_VAL_0__SHIFT 0x10 |
|---|
| 154302 | #define BIF_CFG_DEV2_EPF2_1_PCIE_DPA_CAP__TRANS_LAT_VAL_1__SHIFT 0x18 |
|---|
| 154303 | #define BIF_CFG_DEV2_EPF2_1_PCIE_DPA_CAP__SUBSTATE_MAX_MASK 0x0000001FL |
|---|
| 154304 | #define BIF_CFG_DEV2_EPF2_1_PCIE_DPA_CAP__TRANS_LAT_UNIT_MASK 0x00000300L |
|---|
| 154305 | #define BIF_CFG_DEV2_EPF2_1_PCIE_DPA_CAP__PWR_ALLOC_SCALE_MASK 0x00003000L |
|---|
| 154306 | #define BIF_CFG_DEV2_EPF2_1_PCIE_DPA_CAP__TRANS_LAT_VAL_0_MASK 0x00FF0000L |
|---|
| 154307 | #define BIF_CFG_DEV2_EPF2_1_PCIE_DPA_CAP__TRANS_LAT_VAL_1_MASK 0xFF000000L |
|---|
| 154308 | //BIF_CFG_DEV2_EPF2_1_PCIE_DPA_LATENCY_INDICATOR |
|---|
| 154309 | #define BIF_CFG_DEV2_EPF2_1_PCIE_DPA_LATENCY_INDICATOR__TRANS_LAT_INDICATOR_BITS__SHIFT 0x0 |
|---|
| 154310 | #define BIF_CFG_DEV2_EPF2_1_PCIE_DPA_LATENCY_INDICATOR__TRANS_LAT_INDICATOR_BITS_MASK 0x000000FFL |
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| 154375 | #define BIF_CFG_DEV2_EPF2_1_PCIE_ACS_CNTL__SOURCE_VALIDATION_EN_MASK 0x0001L |
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| 154376 | #define BIF_CFG_DEV2_EPF2_1_PCIE_ACS_CNTL__TRANSLATION_BLOCKING_EN_MASK 0x0002L |
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| 154377 | #define BIF_CFG_DEV2_EPF2_1_PCIE_ACS_CNTL__P2P_REQUEST_REDIRECT_EN_MASK 0x0004L |
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| 154378 | #define BIF_CFG_DEV2_EPF2_1_PCIE_ACS_CNTL__P2P_COMPLETION_REDIRECT_EN_MASK 0x0008L |
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| 154379 | #define BIF_CFG_DEV2_EPF2_1_PCIE_ACS_CNTL__UPSTREAM_FORWARDING_EN_MASK 0x0010L |
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| 154383 | #define BIF_CFG_DEV2_EPF2_1_PCIE_PASID_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 |
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| 154401 | #define BIF_CFG_DEV2_EPF2_1_PCIE_PASID_CNTL__PASID_EXE_PERMISSION_ENABLE_MASK 0x0002L |
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| 154408 | #define BIF_CFG_DEV2_EPF2_1_PCIE_ARI_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L |
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| 154422 | #define BIF_CFG_DEV2_EPF2_1_PCIE_ARI_CNTL__ARI_ACS_FUNC_GROUPS_EN_MASK 0x0002L |
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| 154424 | |
|---|
| 154425 | |
|---|
| 154426 | #endif |
|---|
| 154427 | |
|---|
