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| 22 | */ |
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| 23 | #ifndef _nbio_7_9_0_OFFSET_HEADER |
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| 1441 | // addressBlock: aid_nbio_nbif0_bif_cfg_dev0_rc_bifcfgdecp |
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| 1446 | #define regBIF_CFG_DEV0_RC0_DEVICE_ID_BASE_IDX 8 |
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|---|
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|---|
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|---|
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|---|
| 1600 | #define regBIF_CFG_DEV0_RC0_PCIE_VC1_RESOURCE_STATUS_BASE_IDX 8 |
|---|
| 1601 | #define regBIF_CFG_DEV0_RC0_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST 0x0050 |
|---|
| 1602 | #define regBIF_CFG_DEV0_RC0_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST_BASE_IDX 8 |
|---|
| 1603 | #define regBIF_CFG_DEV0_RC0_PCIE_DEV_SERIAL_NUM_DW1 0x0051 |
|---|
| 1604 | #define regBIF_CFG_DEV0_RC0_PCIE_DEV_SERIAL_NUM_DW1_BASE_IDX 8 |
|---|
| 1605 | #define regBIF_CFG_DEV0_RC0_PCIE_DEV_SERIAL_NUM_DW2 0x0052 |
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| 1606 | #define regBIF_CFG_DEV0_RC0_PCIE_DEV_SERIAL_NUM_DW2_BASE_IDX 8 |
|---|
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|---|
| 1608 | #define regBIF_CFG_DEV0_RC0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_BASE_IDX 8 |
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| 1610 | #define regBIF_CFG_DEV0_RC0_PCIE_UNCORR_ERR_STATUS_BASE_IDX 8 |
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| 1612 | #define regBIF_CFG_DEV0_RC0_PCIE_UNCORR_ERR_MASK_BASE_IDX 8 |
|---|
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| 1614 | #define regBIF_CFG_DEV0_RC0_PCIE_UNCORR_ERR_SEVERITY_BASE_IDX 8 |
|---|
| 1615 | #define regBIF_CFG_DEV0_RC0_PCIE_CORR_ERR_STATUS 0x0058 |
|---|
| 1616 | #define regBIF_CFG_DEV0_RC0_PCIE_CORR_ERR_STATUS_BASE_IDX 8 |
|---|
| 1617 | #define regBIF_CFG_DEV0_RC0_PCIE_CORR_ERR_MASK 0x0059 |
|---|
| 1618 | #define regBIF_CFG_DEV0_RC0_PCIE_CORR_ERR_MASK_BASE_IDX 8 |
|---|
| 1619 | #define regBIF_CFG_DEV0_RC0_PCIE_ADV_ERR_CAP_CNTL 0x005a |
|---|
| 1620 | #define regBIF_CFG_DEV0_RC0_PCIE_ADV_ERR_CAP_CNTL_BASE_IDX 8 |
|---|
| 1621 | #define regBIF_CFG_DEV0_RC0_PCIE_HDR_LOG0 0x005b |
|---|
| 1622 | #define regBIF_CFG_DEV0_RC0_PCIE_HDR_LOG0_BASE_IDX 8 |
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| 1628 | #define regBIF_CFG_DEV0_RC0_PCIE_HDR_LOG3_BASE_IDX 8 |
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| 1629 | #define regBIF_CFG_DEV0_RC0_PCIE_ROOT_ERR_CMD 0x005f |
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| 1630 | #define regBIF_CFG_DEV0_RC0_PCIE_ROOT_ERR_CMD_BASE_IDX 8 |
|---|
| 1631 | #define regBIF_CFG_DEV0_RC0_PCIE_ROOT_ERR_STATUS 0x0060 |
|---|
| 1632 | #define regBIF_CFG_DEV0_RC0_PCIE_ROOT_ERR_STATUS_BASE_IDX 8 |
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| 1633 | #define regBIF_CFG_DEV0_RC0_PCIE_ERR_SRC_ID 0x0061 |
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| 1634 | #define regBIF_CFG_DEV0_RC0_PCIE_ERR_SRC_ID_BASE_IDX 8 |
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| 1635 | #define regBIF_CFG_DEV0_RC0_PCIE_TLP_PREFIX_LOG0 0x0062 |
|---|
| 1636 | #define regBIF_CFG_DEV0_RC0_PCIE_TLP_PREFIX_LOG0_BASE_IDX 8 |
|---|
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|---|
| 1638 | #define regBIF_CFG_DEV0_RC0_PCIE_TLP_PREFIX_LOG1_BASE_IDX 8 |
|---|
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|---|
| 1640 | #define regBIF_CFG_DEV0_RC0_PCIE_TLP_PREFIX_LOG2_BASE_IDX 8 |
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| 1643 | #define regBIF_CFG_DEV0_RC0_PCIE_SECONDARY_ENH_CAP_LIST 0x009c |
|---|
| 1644 | #define regBIF_CFG_DEV0_RC0_PCIE_SECONDARY_ENH_CAP_LIST_BASE_IDX 8 |
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| 1646 | #define regBIF_CFG_DEV0_RC0_PCIE_LINK_CNTL3_BASE_IDX 8 |
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| 1969 | #define regBIF_CFG_DEV0_EPF0_0_PCIE_VC1_RESOURCE_STATUS 0x1004d |
|---|
| 1970 | #define regBIF_CFG_DEV0_EPF0_0_PCIE_VC1_RESOURCE_STATUS_BASE_IDX 8 |
|---|
| 1971 | #define regBIF_CFG_DEV0_EPF0_0_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST 0x10050 |
|---|
| 1972 | #define regBIF_CFG_DEV0_EPF0_0_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST_BASE_IDX 8 |
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| 1973 | #define regBIF_CFG_DEV0_EPF0_0_PCIE_DEV_SERIAL_NUM_DW1 0x10051 |
|---|
| 1974 | #define regBIF_CFG_DEV0_EPF0_0_PCIE_DEV_SERIAL_NUM_DW1_BASE_IDX 8 |
|---|
| 1975 | #define regBIF_CFG_DEV0_EPF0_0_PCIE_DEV_SERIAL_NUM_DW2 0x10052 |
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| 1976 | #define regBIF_CFG_DEV0_EPF0_0_PCIE_DEV_SERIAL_NUM_DW2_BASE_IDX 8 |
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| 1977 | #define regBIF_CFG_DEV0_EPF0_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST 0x10054 |
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| 1978 | #define regBIF_CFG_DEV0_EPF0_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_BASE_IDX 8 |
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| 1979 | #define regBIF_CFG_DEV0_EPF0_0_PCIE_UNCORR_ERR_STATUS 0x10055 |
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| 1980 | #define regBIF_CFG_DEV0_EPF0_0_PCIE_UNCORR_ERR_STATUS_BASE_IDX 8 |
|---|
| 1981 | #define regBIF_CFG_DEV0_EPF0_0_PCIE_UNCORR_ERR_MASK 0x10056 |
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| 1982 | #define regBIF_CFG_DEV0_EPF0_0_PCIE_UNCORR_ERR_MASK_BASE_IDX 8 |
|---|
| 1983 | #define regBIF_CFG_DEV0_EPF0_0_PCIE_UNCORR_ERR_SEVERITY 0x10057 |
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| 1984 | #define regBIF_CFG_DEV0_EPF0_0_PCIE_UNCORR_ERR_SEVERITY_BASE_IDX 8 |
|---|
| 1985 | #define regBIF_CFG_DEV0_EPF0_0_PCIE_CORR_ERR_STATUS 0x10058 |
|---|
| 1986 | #define regBIF_CFG_DEV0_EPF0_0_PCIE_CORR_ERR_STATUS_BASE_IDX 8 |
|---|
| 1987 | #define regBIF_CFG_DEV0_EPF0_0_PCIE_CORR_ERR_MASK 0x10059 |
|---|
| 1988 | #define regBIF_CFG_DEV0_EPF0_0_PCIE_CORR_ERR_MASK_BASE_IDX 8 |
|---|
| 1989 | #define regBIF_CFG_DEV0_EPF0_0_PCIE_ADV_ERR_CAP_CNTL 0x1005a |
|---|
| 1990 | #define regBIF_CFG_DEV0_EPF0_0_PCIE_ADV_ERR_CAP_CNTL_BASE_IDX 8 |
|---|
| 1991 | #define regBIF_CFG_DEV0_EPF0_0_PCIE_HDR_LOG0 0x1005b |
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| 1992 | #define regBIF_CFG_DEV0_EPF0_0_PCIE_HDR_LOG0_BASE_IDX 8 |
|---|
| 1993 | #define regBIF_CFG_DEV0_EPF0_0_PCIE_HDR_LOG1 0x1005c |
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| 1994 | #define regBIF_CFG_DEV0_EPF0_0_PCIE_HDR_LOG1_BASE_IDX 8 |
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| 1995 | #define regBIF_CFG_DEV0_EPF0_0_PCIE_HDR_LOG2 0x1005d |
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| 1997 | #define regBIF_CFG_DEV0_EPF0_0_PCIE_HDR_LOG3 0x1005e |
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| 1998 | #define regBIF_CFG_DEV0_EPF0_0_PCIE_HDR_LOG3_BASE_IDX 8 |
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| 1999 | #define regBIF_CFG_DEV0_EPF0_0_PCIE_TLP_PREFIX_LOG0 0x10062 |
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| 2000 | #define regBIF_CFG_DEV0_EPF0_0_PCIE_TLP_PREFIX_LOG0_BASE_IDX 8 |
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| 2001 | #define regBIF_CFG_DEV0_EPF0_0_PCIE_TLP_PREFIX_LOG1 0x10063 |
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| 2002 | #define regBIF_CFG_DEV0_EPF0_0_PCIE_TLP_PREFIX_LOG1_BASE_IDX 8 |
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|---|
| 2007 | #define regBIF_CFG_DEV0_EPF0_0_PCIE_BAR_ENH_CAP_LIST 0x10080 |
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| 2008 | #define regBIF_CFG_DEV0_EPF0_0_PCIE_BAR_ENH_CAP_LIST_BASE_IDX 8 |
|---|
| 2009 | #define regBIF_CFG_DEV0_EPF0_0_PCIE_BAR1_CAP 0x10081 |
|---|
| 2010 | #define regBIF_CFG_DEV0_EPF0_0_PCIE_BAR1_CAP_BASE_IDX 8 |
|---|
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|---|
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|---|
| 2013 | #define regBIF_CFG_DEV0_EPF0_0_PCIE_BAR2_CAP 0x10083 |
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| 2014 | #define regBIF_CFG_DEV0_EPF0_0_PCIE_BAR2_CAP_BASE_IDX 8 |
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| 2015 | #define regBIF_CFG_DEV0_EPF0_0_PCIE_BAR2_CNTL 0x10084 |
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| 2016 | #define regBIF_CFG_DEV0_EPF0_0_PCIE_BAR2_CNTL_BASE_IDX 8 |
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| 2018 | #define regBIF_CFG_DEV0_EPF0_0_PCIE_BAR3_CAP_BASE_IDX 8 |
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| 2087 | #define regBIF_CFG_DEV0_EPF0_0_PCIE_LANE_7_EQUALIZATION_CNTL 0x100a2 |
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| 2092 | #define regBIF_CFG_DEV0_EPF0_0_PCIE_LANE_9_EQUALIZATION_CNTL_BASE_IDX 8 |
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| 2101 | #define regBIF_CFG_DEV0_EPF0_0_PCIE_LANE_14_EQUALIZATION_CNTL 0x100a6 |
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| 2102 | #define regBIF_CFG_DEV0_EPF0_0_PCIE_LANE_14_EQUALIZATION_CNTL_BASE_IDX 8 |
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| 2104 | #define regBIF_CFG_DEV0_EPF0_0_PCIE_LANE_15_EQUALIZATION_CNTL_BASE_IDX 8 |
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| 2105 | #define regBIF_CFG_DEV0_EPF0_0_PCIE_ACS_ENH_CAP_LIST 0x100a8 |
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|---|
| 2107 | #define regBIF_CFG_DEV0_EPF0_0_PCIE_ACS_CAP 0x100a9 |
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| 2109 | #define regBIF_CFG_DEV0_EPF0_0_PCIE_ACS_CNTL 0x100a9 |
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| 2114 | #define regBIF_CFG_DEV0_EPF0_0_PCIE_ATS_CAP_BASE_IDX 8 |
|---|
| 2115 | #define regBIF_CFG_DEV0_EPF0_0_PCIE_ATS_CNTL 0x100ad |
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| 2116 | #define regBIF_CFG_DEV0_EPF0_0_PCIE_ATS_CNTL_BASE_IDX 8 |
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| 2118 | #define regBIF_CFG_DEV0_EPF0_0_PCIE_PAGE_REQ_ENH_CAP_LIST_BASE_IDX 8 |
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|---|
| 2120 | #define regBIF_CFG_DEV0_EPF0_0_PCIE_PAGE_REQ_CNTL_BASE_IDX 8 |
|---|
| 2121 | #define regBIF_CFG_DEV0_EPF0_0_PCIE_PAGE_REQ_STATUS 0x100b1 |
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| 2122 | #define regBIF_CFG_DEV0_EPF0_0_PCIE_PAGE_REQ_STATUS_BASE_IDX 8 |
|---|
| 2123 | #define regBIF_CFG_DEV0_EPF0_0_PCIE_OUTSTAND_PAGE_REQ_CAPACITY 0x100b2 |
|---|
| 2124 | #define regBIF_CFG_DEV0_EPF0_0_PCIE_OUTSTAND_PAGE_REQ_CAPACITY_BASE_IDX 8 |
|---|
| 2125 | #define regBIF_CFG_DEV0_EPF0_0_PCIE_OUTSTAND_PAGE_REQ_ALLOC 0x100b3 |
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| 2126 | #define regBIF_CFG_DEV0_EPF0_0_PCIE_OUTSTAND_PAGE_REQ_ALLOC_BASE_IDX 8 |
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|---|
| 2128 | #define regBIF_CFG_DEV0_EPF0_0_PCIE_PASID_ENH_CAP_LIST_BASE_IDX 8 |
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|---|
| 2130 | #define regBIF_CFG_DEV0_EPF0_0_PCIE_PASID_CAP_BASE_IDX 8 |
|---|
| 2131 | #define regBIF_CFG_DEV0_EPF0_0_PCIE_PASID_CNTL 0x100b5 |
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| 2132 | #define regBIF_CFG_DEV0_EPF0_0_PCIE_PASID_CNTL_BASE_IDX 8 |
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| 2133 | #define regBIF_CFG_DEV0_EPF0_0_PCIE_MC_ENH_CAP_LIST 0x100bc |
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| 2134 | #define regBIF_CFG_DEV0_EPF0_0_PCIE_MC_ENH_CAP_LIST_BASE_IDX 8 |
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|---|
| 2136 | #define regBIF_CFG_DEV0_EPF0_0_PCIE_MC_CAP_BASE_IDX 8 |
|---|
| 2137 | #define regBIF_CFG_DEV0_EPF0_0_PCIE_MC_CNTL 0x100bd |
|---|
| 2138 | #define regBIF_CFG_DEV0_EPF0_0_PCIE_MC_CNTL_BASE_IDX 8 |
|---|
| 2139 | #define regBIF_CFG_DEV0_EPF0_0_PCIE_MC_ADDR0 0x100be |
|---|
| 2140 | #define regBIF_CFG_DEV0_EPF0_0_PCIE_MC_ADDR0_BASE_IDX 8 |
|---|
| 2141 | #define regBIF_CFG_DEV0_EPF0_0_PCIE_MC_ADDR1 0x100bf |
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| 2142 | #define regBIF_CFG_DEV0_EPF0_0_PCIE_MC_ADDR1_BASE_IDX 8 |
|---|
| 2143 | #define regBIF_CFG_DEV0_EPF0_0_PCIE_MC_RCV0 0x100c0 |
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| 2144 | #define regBIF_CFG_DEV0_EPF0_0_PCIE_MC_RCV0_BASE_IDX 8 |
|---|
| 2145 | #define regBIF_CFG_DEV0_EPF0_0_PCIE_MC_RCV1 0x100c1 |
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|---|
| 2148 | #define regBIF_CFG_DEV0_EPF0_0_PCIE_MC_BLOCK_ALL0_BASE_IDX 8 |
|---|
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| 2150 | #define regBIF_CFG_DEV0_EPF0_0_PCIE_MC_BLOCK_ALL1_BASE_IDX 8 |
|---|
| 2151 | #define regBIF_CFG_DEV0_EPF0_0_PCIE_MC_BLOCK_UNTRANSLATED_0 0x100c4 |
|---|
| 2152 | #define regBIF_CFG_DEV0_EPF0_0_PCIE_MC_BLOCK_UNTRANSLATED_0_BASE_IDX 8 |
|---|
| 2153 | #define regBIF_CFG_DEV0_EPF0_0_PCIE_MC_BLOCK_UNTRANSLATED_1 0x100c5 |
|---|
| 2154 | #define regBIF_CFG_DEV0_EPF0_0_PCIE_MC_BLOCK_UNTRANSLATED_1_BASE_IDX 8 |
|---|
| 2155 | #define regBIF_CFG_DEV0_EPF0_0_PCIE_LTR_ENH_CAP_LIST 0x100c8 |
|---|
| 2156 | #define regBIF_CFG_DEV0_EPF0_0_PCIE_LTR_ENH_CAP_LIST_BASE_IDX 8 |
|---|
| 2157 | #define regBIF_CFG_DEV0_EPF0_0_PCIE_LTR_CAP 0x100c9 |
|---|
| 2158 | #define regBIF_CFG_DEV0_EPF0_0_PCIE_LTR_CAP_BASE_IDX 8 |
|---|
| 2159 | #define regBIF_CFG_DEV0_EPF0_0_PCIE_ARI_ENH_CAP_LIST 0x100ca |
|---|
| 2160 | #define regBIF_CFG_DEV0_EPF0_0_PCIE_ARI_ENH_CAP_LIST_BASE_IDX 8 |
|---|
| 2161 | #define regBIF_CFG_DEV0_EPF0_0_PCIE_ARI_CAP 0x100cb |
|---|
| 2162 | #define regBIF_CFG_DEV0_EPF0_0_PCIE_ARI_CAP_BASE_IDX 8 |
|---|
| 2163 | #define regBIF_CFG_DEV0_EPF0_0_PCIE_ARI_CNTL 0x100cb |
|---|
| 2164 | #define regBIF_CFG_DEV0_EPF0_0_PCIE_ARI_CNTL_BASE_IDX 8 |
|---|
| 2165 | #define regBIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_ENH_CAP_LIST 0x100cc |
|---|
| 2166 | #define regBIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_ENH_CAP_LIST_BASE_IDX 8 |
|---|
| 2167 | #define regBIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_CAP 0x100cd |
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| 2168 | #define regBIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_CAP_BASE_IDX 8 |
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| 2169 | #define regBIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_CONTROL 0x100ce |
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| 2170 | #define regBIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_CONTROL_BASE_IDX 8 |
|---|
| 2171 | #define regBIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_STATUS 0x100ce |
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| 2172 | #define regBIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_STATUS_BASE_IDX 8 |
|---|
| 2173 | #define regBIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_INITIAL_VFS 0x100cf |
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| 2174 | #define regBIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_INITIAL_VFS_BASE_IDX 8 |
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| 2175 | #define regBIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_TOTAL_VFS 0x100cf |
|---|
| 2176 | #define regBIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_TOTAL_VFS_BASE_IDX 8 |
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| 2177 | #define regBIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_NUM_VFS 0x100d0 |
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| 2178 | #define regBIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_NUM_VFS_BASE_IDX 8 |
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| 2179 | #define regBIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_FUNC_DEP_LINK 0x100d0 |
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| 2180 | #define regBIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_FUNC_DEP_LINK_BASE_IDX 8 |
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| 2181 | #define regBIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_FIRST_VF_OFFSET 0x100d1 |
|---|
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| 2469 | #define regBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVD2SCH_DW1_BASE_IDX 8 |
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| 2488 | #define regBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVD3SCH_DW2 0x10222 |
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| 3132 | |
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| 3134 | // addressBlock: aid_nbio_nbif0_rcc_dwn_dev0_RCCPORTDEC |
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| 4920 | #define regPCIEMSIX_VECT215_ADDR_HI 0x1a35d |
|---|
| 4921 | #define regPCIEMSIX_VECT215_ADDR_HI_BASE_IDX 8 |
|---|
| 4922 | #define regPCIEMSIX_VECT215_MSG_DATA 0x1a35e |
|---|
| 4923 | #define regPCIEMSIX_VECT215_MSG_DATA_BASE_IDX 8 |
|---|
| 4924 | #define regPCIEMSIX_VECT215_CONTROL 0x1a35f |
|---|
| 4925 | #define regPCIEMSIX_VECT215_CONTROL_BASE_IDX 8 |
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| 4926 | #define regPCIEMSIX_VECT216_ADDR_LO 0x1a360 |
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| 4927 | #define regPCIEMSIX_VECT216_ADDR_LO_BASE_IDX 8 |
|---|
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| 4929 | #define regPCIEMSIX_VECT216_ADDR_HI_BASE_IDX 8 |
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| 4930 | #define regPCIEMSIX_VECT216_MSG_DATA 0x1a362 |
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| 5153 | #define regPCIEMSIX_VECT244_ADDR_HI_BASE_IDX 8 |
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| 5157 | #define regPCIEMSIX_VECT244_CONTROL_BASE_IDX 8 |
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| 5158 | #define regPCIEMSIX_VECT245_ADDR_LO 0x1a3d4 |
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| 5159 | #define regPCIEMSIX_VECT245_ADDR_LO_BASE_IDX 8 |
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| 5870 | #define regAID3_XCC1_VF3_BASE_ADDR 0xcd7b |
|---|
| 5871 | #define regAID3_XCC1_VF3_BASE_ADDR_BASE_IDX 8 |
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|---|
| 5873 | #define regAID0_NBIF_VF3_BASE_ADDR_BASE_IDX 8 |
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|---|
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| 5967 | #define regAID3_XCC1_VF6_BASE_ADDR_BASE_IDX 8 |
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| 5968 | #define regAID0_NBIF_VF6_BASE_ADDR 0xcdac |
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| 5969 | #define regAID0_NBIF_VF6_BASE_ADDR_BASE_IDX 8 |
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| 5970 | #define regAID0_ATHUB_VF6_BASE_ADDR 0xcdad |
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| 5971 | #define regAID0_ATHUB_VF6_BASE_ADDR_BASE_IDX 8 |
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| 5972 | #define regAID0_IH_VF6_BASE_ADDR 0xcdae |
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| 5975 | #define regAID0_HDP_VF6_BASE_ADDR_BASE_IDX 8 |
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| 5977 | #define regAID0_VF7_BASE_ADDR_BASE_IDX 8 |
|---|
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|---|
| 5979 | #define regAID1_VF7_BASE_ADDR_BASE_IDX 8 |
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|---|
| 5981 | #define regAID2_VF7_BASE_ADDR_BASE_IDX 8 |
|---|
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| 5983 | #define regAID3_VF7_BASE_ADDR_BASE_IDX 8 |
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| 5985 | #define regAID0_XCC0_VF7_BASE_ADDR_BASE_IDX 8 |
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| 5988 | #define regAID1_XCC0_VF7_BASE_ADDR 0xcdb6 |
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| 5989 | #define regAID1_XCC0_VF7_BASE_ADDR_BASE_IDX 8 |
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| 5991 | #define regAID1_XCC1_VF7_BASE_ADDR_BASE_IDX 8 |
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| 5992 | #define regAID2_XCC0_VF7_BASE_ADDR 0xcdb8 |
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| 5993 | #define regAID2_XCC0_VF7_BASE_ADDR_BASE_IDX 8 |
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| 5994 | #define regAID2_XCC1_VF7_BASE_ADDR 0xcdb9 |
|---|
| 5995 | #define regAID2_XCC1_VF7_BASE_ADDR_BASE_IDX 8 |
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|---|
| 5997 | #define regAID3_XCC0_VF7_BASE_ADDR_BASE_IDX 8 |
|---|
| 5998 | #define regAID3_XCC1_VF7_BASE_ADDR 0xcdbb |
|---|
| 5999 | #define regAID3_XCC1_VF7_BASE_ADDR_BASE_IDX 8 |
|---|
| 6000 | #define regAID0_NBIF_VF7_BASE_ADDR 0xcdbc |
|---|
| 6001 | #define regAID0_NBIF_VF7_BASE_ADDR_BASE_IDX 8 |
|---|
| 6002 | #define regAID0_ATHUB_VF7_BASE_ADDR 0xcdbd |
|---|
| 6003 | #define regAID0_ATHUB_VF7_BASE_ADDR_BASE_IDX 8 |
|---|
| 6004 | #define regAID0_IH_VF7_BASE_ADDR 0xcdbe |
|---|
| 6005 | #define regAID0_IH_VF7_BASE_ADDR_BASE_IDX 8 |
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|---|
| 6007 | #define regAID0_HDP_VF7_BASE_ADDR_BASE_IDX 8 |
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
| 6019 | #define regAID1_XCC1_PF_BASE_ADDR_BASE_IDX 8 |
|---|
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|---|
| 6021 | #define regAID2_PF_BASE_ADDR_BASE_IDX 8 |
|---|
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|---|
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|---|
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|---|
| 6025 | #define regAID2_XCC1_PF_BASE_ADDR_BASE_IDX 8 |
|---|
| 6026 | #define regAID3_PF_BASE_ADDR 0xcdc9 |
|---|
| 6027 | #define regAID3_PF_BASE_ADDR_BASE_IDX 8 |
|---|
| 6028 | #define regAID3_XCC0_PF_BASE_ADDR 0xcdca |
|---|
| 6029 | #define regAID3_XCC0_PF_BASE_ADDR_BASE_IDX 8 |
|---|
| 6030 | #define regAID3_XCC1_PF_BASE_ADDR 0xcdcb |
|---|
| 6031 | #define regAID3_XCC1_PF_BASE_ADDR_BASE_IDX 8 |
|---|
| 6032 | #define regNBIF_RRMT_CNTL 0xcddc |
|---|
| 6033 | #define regNBIF_RRMT_CNTL_BASE_IDX 8 |
|---|
| 6034 | #define regBIFC_DOORBELL_ACCESS_EN_PF 0xcf6e |
|---|
| 6035 | #define regBIFC_DOORBELL_ACCESS_EN_PF_BASE_IDX 8 |
|---|
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|---|
| 6037 | #define regBIFC_DOORBELL_ACCESS_EN_VF0_BASE_IDX 8 |
|---|
| 6038 | #define regBIFC_DOORBELL_ACCESS_EN_VF1 0xcf70 |
|---|
| 6039 | #define regBIFC_DOORBELL_ACCESS_EN_VF1_BASE_IDX 8 |
|---|
| 6040 | #define regBIFC_DOORBELL_ACCESS_EN_VF2 0xcf71 |
|---|
| 6041 | #define regBIFC_DOORBELL_ACCESS_EN_VF2_BASE_IDX 8 |
|---|
| 6042 | #define regBIFC_DOORBELL_ACCESS_EN_VF3 0xcf72 |
|---|
| 6043 | #define regBIFC_DOORBELL_ACCESS_EN_VF3_BASE_IDX 8 |
|---|
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|---|
| 6045 | #define regBIFC_DOORBELL_ACCESS_EN_VF4_BASE_IDX 8 |
|---|
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|---|
| 6047 | #define regBIFC_DOORBELL_ACCESS_EN_VF5_BASE_IDX 8 |
|---|
| 6048 | #define regBIFC_DOORBELL_ACCESS_EN_VF6 0xcf75 |
|---|
| 6049 | #define regBIFC_DOORBELL_ACCESS_EN_VF6_BASE_IDX 8 |
|---|
| 6050 | #define regBIFC_DOORBELL_ACCESS_EN_VF7 0xcf76 |
|---|
| 6051 | #define regBIFC_DOORBELL_ACCESS_EN_VF7_BASE_IDX 8 |
|---|
| 6052 | #define regMISC_SCRATCH 0xe800 |
|---|
| 6053 | #define regMISC_SCRATCH_BASE_IDX 8 |
|---|
| 6054 | #define regINTR_LINE_POLARITY 0xe801 |
|---|
| 6055 | #define regINTR_LINE_POLARITY_BASE_IDX 8 |
|---|
| 6056 | #define regINTR_LINE_ENABLE 0xe802 |
|---|
| 6057 | #define regINTR_LINE_ENABLE_BASE_IDX 8 |
|---|
| 6058 | #define regOUTSTANDING_VC_ALLOC 0xe803 |
|---|
| 6059 | #define regOUTSTANDING_VC_ALLOC_BASE_IDX 8 |
|---|
| 6060 | #define regBIFC_MISC_CTRL0 0xe804 |
|---|
| 6061 | #define regBIFC_MISC_CTRL0_BASE_IDX 8 |
|---|
| 6062 | #define regBIFC_MISC_CTRL1 0xe805 |
|---|
| 6063 | #define regBIFC_MISC_CTRL1_BASE_IDX 8 |
|---|
| 6064 | #define regBIFC_BME_ERR_LOG_LB 0xe806 |
|---|
| 6065 | #define regBIFC_BME_ERR_LOG_LB_BASE_IDX 8 |
|---|
| 6066 | #define regBIFC_LC_TIMER_CTRL 0xe807 |
|---|
| 6067 | #define regBIFC_LC_TIMER_CTRL_BASE_IDX 8 |
|---|
| 6068 | #define regBIFC_RCCBIH_BME_ERR_LOG0 0xe808 |
|---|
| 6069 | #define regBIFC_RCCBIH_BME_ERR_LOG0_BASE_IDX 8 |
|---|
| 6070 | #define regBIFC_DMA_ATTR_OVERRIDE_DEV0_F0_F1 0xe80a |
|---|
| 6071 | #define regBIFC_DMA_ATTR_OVERRIDE_DEV0_F0_F1_BASE_IDX 8 |
|---|
| 6072 | #define regBIFC_DMA_ATTR_OVERRIDE_DEV0_F2_F3 0xe80b |
|---|
| 6073 | #define regBIFC_DMA_ATTR_OVERRIDE_DEV0_F2_F3_BASE_IDX 8 |
|---|
| 6074 | #define regBIFC_DMA_ATTR_OVERRIDE_DEV0_F4_F5 0xe80c |
|---|
| 6075 | #define regBIFC_DMA_ATTR_OVERRIDE_DEV0_F4_F5_BASE_IDX 8 |
|---|
| 6076 | #define regBIFC_DMA_ATTR_OVERRIDE_DEV0_F6_F7 0xe80d |
|---|
| 6077 | #define regBIFC_DMA_ATTR_OVERRIDE_DEV0_F6_F7_BASE_IDX 8 |
|---|
| 6078 | #define regBIFC_DMA_ATTR_CNTL2_DEV0 0xe81a |
|---|
| 6079 | #define regBIFC_DMA_ATTR_CNTL2_DEV0_BASE_IDX 8 |
|---|
| 6080 | #define regBME_DUMMY_CNTL_0 0xe825 |
|---|
| 6081 | #define regBME_DUMMY_CNTL_0_BASE_IDX 8 |
|---|
| 6082 | #define regBIFC_THT_CNTL 0xe827 |
|---|
| 6083 | #define regBIFC_THT_CNTL_BASE_IDX 8 |
|---|
| 6084 | #define regBIFC_HSTARB_CNTL 0xe828 |
|---|
| 6085 | #define regBIFC_HSTARB_CNTL_BASE_IDX 8 |
|---|
| 6086 | #define regBIFC_GSI_CNTL 0xe829 |
|---|
| 6087 | #define regBIFC_GSI_CNTL_BASE_IDX 8 |
|---|
| 6088 | #define regBIFC_PCIEFUNC_CNTL 0xe82a |
|---|
| 6089 | #define regBIFC_PCIEFUNC_CNTL_BASE_IDX 8 |
|---|
| 6090 | #define regBIFC_PASID_CHECK_DIS 0xe82b |
|---|
| 6091 | #define regBIFC_PASID_CHECK_DIS_BASE_IDX 8 |
|---|
| 6092 | #define regBIFC_SDP_CNTL_0 0xe82c |
|---|
| 6093 | #define regBIFC_SDP_CNTL_0_BASE_IDX 8 |
|---|
| 6094 | #define regBIFC_SDP_CNTL_1 0xe82d |
|---|
| 6095 | #define regBIFC_SDP_CNTL_1_BASE_IDX 8 |
|---|
| 6096 | #define regBIFC_PASID_STS 0xe82e |
|---|
| 6097 | #define regBIFC_PASID_STS_BASE_IDX 8 |
|---|
| 6098 | #define regBIFC_ATHUB_ACT_CNTL 0xe82f |
|---|
| 6099 | #define regBIFC_ATHUB_ACT_CNTL_BASE_IDX 8 |
|---|
| 6100 | #define regBIFC_PERF_CNTL_0 0xe830 |
|---|
| 6101 | #define regBIFC_PERF_CNTL_0_BASE_IDX 8 |
|---|
| 6102 | #define regBIFC_PERF_CNTL_1 0xe831 |
|---|
| 6103 | #define regBIFC_PERF_CNTL_1_BASE_IDX 8 |
|---|
| 6104 | #define regBIFC_PERF_CNT_MMIO_RD_L32BIT 0xe832 |
|---|
| 6105 | #define regBIFC_PERF_CNT_MMIO_RD_L32BIT_BASE_IDX 8 |
|---|
| 6106 | #define regBIFC_PERF_CNT_MMIO_WR_L32BIT 0xe833 |
|---|
| 6107 | #define regBIFC_PERF_CNT_MMIO_WR_L32BIT_BASE_IDX 8 |
|---|
| 6108 | #define regBIFC_PERF_CNT_DMA_RD_L32BIT 0xe834 |
|---|
| 6109 | #define regBIFC_PERF_CNT_DMA_RD_L32BIT_BASE_IDX 8 |
|---|
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| 7621 | #define regMCA_SMN_INT_APERTUREID_BASE_IDX 8 |
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|---|
| 7623 | #define regMCA_SMN_INT_CONTROL_BASE_IDX 8 |
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|---|
| 7626 | // addressBlock: aid_nbio_iohub_nb_rascfg_ras_cfgdec |
|---|
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|---|
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|---|
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|---|
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|---|
| 7637 | #define regPARITY_SEVERITY_CONTROL_UCP_0_BASE_IDX 8 |
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|---|
| 7639 | #define regRAS_GLOBAL_STATUS_LO_BASE_IDX 8 |
|---|
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|---|
| 7641 | #define regRAS_GLOBAL_STATUS_HI_BASE_IDX 8 |
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|---|
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|---|
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|---|
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|---|
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|---|
| 7691 | #define regPARITY_ERROR_STATUS_CORR_GRP11_BASE_IDX 8 |
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|---|
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| 7697 | #define regPARITY_ERROR_STATUS_CORR_GRP14_BASE_IDX 8 |
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| 7699 | #define regPARITY_ERROR_STATUS_CORR_GRP15_BASE_IDX 8 |
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|---|
| 7701 | #define regPARITY_ERROR_STATUS_CORR_GRP16_BASE_IDX 8 |
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|---|
| 7703 | #define regPARITY_ERROR_STATUS_CORR_GRP17_BASE_IDX 8 |
|---|
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|---|
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| 7927 | #define regSYNCFLOOD_STATUS_BASE_IDX 8 |
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| 7937 | #define regEGRESS_POISON_STATUS_LO_BASE_IDX 8 |
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| 7956 | // addressBlock: aid_nbio_iohub_nb_PCIE0devindcfg0_devind_cfgdecp |
|---|
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|---|
| 7958 | #define regNB_PCIE0DEVINDCFG0_STEERING_CNTL 0xe8c403 |
|---|
| 7959 | #define regNB_PCIE0DEVINDCFG0_STEERING_CNTL_BASE_IDX 8 |
|---|
| 7960 | |
|---|
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|---|
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| 8148 | // addressBlock: aid_nbio_iohub_iommu_l2indx_l2indxcfg |
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|---|
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| 8165 | #define regL2B_UPDATE_FILTER_CNTL_BASE_IDX 8 |
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|---|
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|---|
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|---|
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| 8189 | #define regL2_L2B_CK_GATE_CONTROL_BASE_IDX 8 |
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|---|
| 8191 | #define regPPR_CONTROL_BASE_IDX 8 |
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| 8205 | #define regL2_PERF_COUNT_7_BASE_IDX 8 |
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|---|
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|---|
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| 9113 | #define regBIF_BX_DEV0_EPF0_VF0_GPU_HDP_FLUSH_REQ_BASE_IDX 2 |
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|---|
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|---|
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| 9139 | #define regBIF_BX_DEV0_EPF0_VF0_MAILBOX_INT_CNTL_BASE_IDX 2 |
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| 9141 | #define regBIF_BX_DEV0_EPF0_VF0_BIF_VMHV_MAILBOX_BASE_IDX 2 |
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| 9144 | // addressBlock: aid_nbio_nbif0_bif_bx_dev0_epf0_vf0_SYSPFVFDEC |
|---|
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| 9150 | #define regBIF_BX_DEV0_EPF0_VF0_MM_INDEX_HI 0x0006 |
|---|
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|---|
| 9340 | #define regBIF_BX_DEV0_EPF0_VF2_GPU_HDP_FLUSH_REQ 0x0106 |
|---|
| 9341 | #define regBIF_BX_DEV0_EPF0_VF2_GPU_HDP_FLUSH_REQ_BASE_IDX 2 |
|---|
| 9342 | #define regBIF_BX_DEV0_EPF0_VF2_GPU_HDP_FLUSH_DONE 0x0107 |
|---|
| 9343 | #define regBIF_BX_DEV0_EPF0_VF2_GPU_HDP_FLUSH_DONE_BASE_IDX 2 |
|---|
| 9344 | #define regBIF_BX_DEV0_EPF0_VF2_BIF_TRANS_PENDING 0x0108 |
|---|
| 9345 | #define regBIF_BX_DEV0_EPF0_VF2_BIF_TRANS_PENDING_BASE_IDX 2 |
|---|
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|---|
| 9347 | #define regBIF_BX_DEV0_EPF0_VF2_NBIF_GFX_ADDR_LUT_BYPASS_BASE_IDX 2 |
|---|
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|---|
| 9349 | #define regBIF_BX_DEV0_EPF0_VF2_MAILBOX_MSGBUF_TRN_DW0_BASE_IDX 2 |
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|---|
| 9351 | #define regBIF_BX_DEV0_EPF0_VF2_MAILBOX_MSGBUF_TRN_DW1_BASE_IDX 2 |
|---|
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|---|
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|---|
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|---|
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| 9393 | #define regRCC_DEV0_EPF0_VF2_RCC_IOV_FUNC_IDENTIFIER_BASE_IDX 2 |
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| 9396 | // addressBlock: aid_nbio_nbif0_rcc_dev0_epf0_vf2_BIFDEC2 |
|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
| 9431 | #define regRCC_DEV0_EPF0_VF2_GFXMSIX_PBA_BASE_IDX 4 |
|---|
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|---|
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|---|
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|---|
| 9435 | // base address: 0x0 |
|---|
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| 9437 | #define regBIF_BX_DEV0_EPF0_VF3_BIF_BME_STATUS_BASE_IDX 2 |
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|---|
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|---|
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|---|
| 9441 | #define regBIF_BX_DEV0_EPF0_VF3_DOORBELL_SELFRING_GPA_APER_BASE_HIGH_BASE_IDX 2 |
|---|
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|---|
| 9443 | #define regBIF_BX_DEV0_EPF0_VF3_DOORBELL_SELFRING_GPA_APER_BASE_LOW_BASE_IDX 2 |
|---|
| 9444 | #define regBIF_BX_DEV0_EPF0_VF3_DOORBELL_SELFRING_GPA_APER_CNTL 0x00f5 |
|---|
| 9445 | #define regBIF_BX_DEV0_EPF0_VF3_DOORBELL_SELFRING_GPA_APER_CNTL_BASE_IDX 2 |
|---|
| 9446 | #define regBIF_BX_DEV0_EPF0_VF3_HDP_REG_COHERENCY_FLUSH_CNTL 0x00f6 |
|---|
| 9447 | #define regBIF_BX_DEV0_EPF0_VF3_HDP_REG_COHERENCY_FLUSH_CNTL_BASE_IDX 2 |
|---|
| 9448 | #define regBIF_BX_DEV0_EPF0_VF3_HDP_MEM_COHERENCY_FLUSH_CNTL 0x00f7 |
|---|
| 9449 | #define regBIF_BX_DEV0_EPF0_VF3_HDP_MEM_COHERENCY_FLUSH_CNTL_BASE_IDX 2 |
|---|
| 9450 | #define regBIF_BX_DEV0_EPF0_VF3_HDP_MEM_COHERENCY_FLUSH_ONLY_CNTL 0x00f9 |
|---|
| 9451 | #define regBIF_BX_DEV0_EPF0_VF3_HDP_MEM_COHERENCY_FLUSH_ONLY_CNTL_BASE_IDX 2 |
|---|
| 9452 | #define regBIF_BX_DEV0_EPF0_VF3_HDP_MEM_COHERENCY_INVALIDATE_ONLY_CNTL 0x00fa |
|---|
| 9453 | #define regBIF_BX_DEV0_EPF0_VF3_HDP_MEM_COHERENCY_INVALIDATE_ONLY_CNTL_BASE_IDX 2 |
|---|
| 9454 | #define regBIF_BX_DEV0_EPF0_VF3_GPU_HDP_FLUSH_REQ 0x0106 |
|---|
| 9455 | #define regBIF_BX_DEV0_EPF0_VF3_GPU_HDP_FLUSH_REQ_BASE_IDX 2 |
|---|
| 9456 | #define regBIF_BX_DEV0_EPF0_VF3_GPU_HDP_FLUSH_DONE 0x0107 |
|---|
| 9457 | #define regBIF_BX_DEV0_EPF0_VF3_GPU_HDP_FLUSH_DONE_BASE_IDX 2 |
|---|
| 9458 | #define regBIF_BX_DEV0_EPF0_VF3_BIF_TRANS_PENDING 0x0108 |
|---|
| 9459 | #define regBIF_BX_DEV0_EPF0_VF3_BIF_TRANS_PENDING_BASE_IDX 2 |
|---|
| 9460 | #define regBIF_BX_DEV0_EPF0_VF3_NBIF_GFX_ADDR_LUT_BYPASS 0x0112 |
|---|
| 9461 | #define regBIF_BX_DEV0_EPF0_VF3_NBIF_GFX_ADDR_LUT_BYPASS_BASE_IDX 2 |
|---|
| 9462 | #define regBIF_BX_DEV0_EPF0_VF3_MAILBOX_MSGBUF_TRN_DW0 0x0136 |
|---|
| 9463 | #define regBIF_BX_DEV0_EPF0_VF3_MAILBOX_MSGBUF_TRN_DW0_BASE_IDX 2 |
|---|
| 9464 | #define regBIF_BX_DEV0_EPF0_VF3_MAILBOX_MSGBUF_TRN_DW1 0x0137 |
|---|
| 9465 | #define regBIF_BX_DEV0_EPF0_VF3_MAILBOX_MSGBUF_TRN_DW1_BASE_IDX 2 |
|---|
| 9466 | #define regBIF_BX_DEV0_EPF0_VF3_MAILBOX_MSGBUF_TRN_DW2 0x0138 |
|---|
| 9467 | #define regBIF_BX_DEV0_EPF0_VF3_MAILBOX_MSGBUF_TRN_DW2_BASE_IDX 2 |
|---|
| 9468 | #define regBIF_BX_DEV0_EPF0_VF3_MAILBOX_MSGBUF_TRN_DW3 0x0139 |
|---|
| 9469 | #define regBIF_BX_DEV0_EPF0_VF3_MAILBOX_MSGBUF_TRN_DW3_BASE_IDX 2 |
|---|
| 9470 | #define regBIF_BX_DEV0_EPF0_VF3_MAILBOX_MSGBUF_RCV_DW0 0x013a |
|---|
| 9471 | #define regBIF_BX_DEV0_EPF0_VF3_MAILBOX_MSGBUF_RCV_DW0_BASE_IDX 2 |
|---|
| 9472 | #define regBIF_BX_DEV0_EPF0_VF3_MAILBOX_MSGBUF_RCV_DW1 0x013b |
|---|
| 9473 | #define regBIF_BX_DEV0_EPF0_VF3_MAILBOX_MSGBUF_RCV_DW1_BASE_IDX 2 |
|---|
| 9474 | #define regBIF_BX_DEV0_EPF0_VF3_MAILBOX_MSGBUF_RCV_DW2 0x013c |
|---|
| 9475 | #define regBIF_BX_DEV0_EPF0_VF3_MAILBOX_MSGBUF_RCV_DW2_BASE_IDX 2 |
|---|
| 9476 | #define regBIF_BX_DEV0_EPF0_VF3_MAILBOX_MSGBUF_RCV_DW3 0x013d |
|---|
| 9477 | #define regBIF_BX_DEV0_EPF0_VF3_MAILBOX_MSGBUF_RCV_DW3_BASE_IDX 2 |
|---|
| 9478 | #define regBIF_BX_DEV0_EPF0_VF3_MAILBOX_CONTROL 0x013e |
|---|
| 9479 | #define regBIF_BX_DEV0_EPF0_VF3_MAILBOX_CONTROL_BASE_IDX 2 |
|---|
| 9480 | #define regBIF_BX_DEV0_EPF0_VF3_MAILBOX_INT_CNTL 0x013f |
|---|
| 9481 | #define regBIF_BX_DEV0_EPF0_VF3_MAILBOX_INT_CNTL_BASE_IDX 2 |
|---|
| 9482 | #define regBIF_BX_DEV0_EPF0_VF3_BIF_VMHV_MAILBOX 0x0140 |
|---|
| 9483 | #define regBIF_BX_DEV0_EPF0_VF3_BIF_VMHV_MAILBOX_BASE_IDX 2 |
|---|
| 9484 | |
|---|
| 9485 | |
|---|
| 9486 | // addressBlock: aid_nbio_nbif0_bif_bx_dev0_epf0_vf3_SYSPFVFDEC |
|---|
| 9487 | // base address: 0x0 |
|---|
| 9488 | #define regBIF_BX_DEV0_EPF0_VF3_MM_INDEX 0x0000 |
|---|
| 9489 | #define regBIF_BX_DEV0_EPF0_VF3_MM_INDEX_BASE_IDX 0 |
|---|
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|---|
| 9491 | #define regBIF_BX_DEV0_EPF0_VF3_MM_DATA_BASE_IDX 0 |
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| 9492 | #define regBIF_BX_DEV0_EPF0_VF3_MM_INDEX_HI 0x0006 |
|---|
| 9493 | #define regBIF_BX_DEV0_EPF0_VF3_MM_INDEX_HI_BASE_IDX 0 |
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| 9494 | |
|---|
| 9495 | |
|---|
| 9496 | // addressBlock: aid_nbio_nbif0_rcc_dev0_epf0_vf3_BIFPFVFDEC1 |
|---|
| 9497 | // base address: 0x0 |
|---|
| 9498 | #define regRCC_DEV0_EPF0_VF3_RCC_ERR_LOG 0x0085 |
|---|
| 9499 | #define regRCC_DEV0_EPF0_VF3_RCC_ERR_LOG_BASE_IDX 2 |
|---|
| 9500 | #define regRCC_DEV0_EPF0_VF3_RCC_DOORBELL_APER_EN 0x00c0 |
|---|
| 9501 | #define regRCC_DEV0_EPF0_VF3_RCC_DOORBELL_APER_EN_BASE_IDX 2 |
|---|
| 9502 | #define regRCC_DEV0_EPF0_VF3_RCC_CONFIG_MEMSIZE 0x00c3 |
|---|
| 9503 | #define regRCC_DEV0_EPF0_VF3_RCC_CONFIG_MEMSIZE_BASE_IDX 2 |
|---|
| 9504 | #define regRCC_DEV0_EPF0_VF3_RCC_CONFIG_RESERVED 0x00c4 |
|---|
| 9505 | #define regRCC_DEV0_EPF0_VF3_RCC_CONFIG_RESERVED_BASE_IDX 2 |
|---|
| 9506 | #define regRCC_DEV0_EPF0_VF3_RCC_IOV_FUNC_IDENTIFIER 0x00c5 |
|---|
| 9507 | #define regRCC_DEV0_EPF0_VF3_RCC_IOV_FUNC_IDENTIFIER_BASE_IDX 2 |
|---|
| 9508 | |
|---|
| 9509 | |
|---|
| 9510 | // addressBlock: aid_nbio_nbif0_rcc_dev0_epf0_vf3_BIFDEC2 |
|---|
| 9511 | // base address: 0x0 |
|---|
| 9512 | #define regRCC_DEV0_EPF0_VF3_GFXMSIX_VECT0_ADDR_LO 0x0400 |
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| 9513 | #define regRCC_DEV0_EPF0_VF3_GFXMSIX_VECT0_ADDR_LO_BASE_IDX 4 |
|---|
| 9514 | #define regRCC_DEV0_EPF0_VF3_GFXMSIX_VECT0_ADDR_HI 0x0401 |
|---|
| 9515 | #define regRCC_DEV0_EPF0_VF3_GFXMSIX_VECT0_ADDR_HI_BASE_IDX 4 |
|---|
| 9516 | #define regRCC_DEV0_EPF0_VF3_GFXMSIX_VECT0_MSG_DATA 0x0402 |
|---|
| 9517 | #define regRCC_DEV0_EPF0_VF3_GFXMSIX_VECT0_MSG_DATA_BASE_IDX 4 |
|---|
| 9518 | #define regRCC_DEV0_EPF0_VF3_GFXMSIX_VECT0_CONTROL 0x0403 |
|---|
| 9519 | #define regRCC_DEV0_EPF0_VF3_GFXMSIX_VECT0_CONTROL_BASE_IDX 4 |
|---|
| 9520 | #define regRCC_DEV0_EPF0_VF3_GFXMSIX_VECT1_ADDR_LO 0x0404 |
|---|
| 9521 | #define regRCC_DEV0_EPF0_VF3_GFXMSIX_VECT1_ADDR_LO_BASE_IDX 4 |
|---|
| 9522 | #define regRCC_DEV0_EPF0_VF3_GFXMSIX_VECT1_ADDR_HI 0x0405 |
|---|
| 9523 | #define regRCC_DEV0_EPF0_VF3_GFXMSIX_VECT1_ADDR_HI_BASE_IDX 4 |
|---|
| 9524 | #define regRCC_DEV0_EPF0_VF3_GFXMSIX_VECT1_MSG_DATA 0x0406 |
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| 9525 | #define regRCC_DEV0_EPF0_VF3_GFXMSIX_VECT1_MSG_DATA_BASE_IDX 4 |
|---|
| 9526 | #define regRCC_DEV0_EPF0_VF3_GFXMSIX_VECT1_CONTROL 0x0407 |
|---|
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|---|
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| 9659 | #define regRCC_DEV0_EPF0_VF4_GFXMSIX_PBA_BASE_IDX 4 |
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| 9669 | #define regBIF_BX_DEV0_EPF0_VF5_DOORBELL_SELFRING_GPA_APER_BASE_HIGH_BASE_IDX 2 |
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| 9675 | #define regBIF_BX_DEV0_EPF0_VF5_HDP_REG_COHERENCY_FLUSH_CNTL_BASE_IDX 2 |
|---|
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| 9677 | #define regBIF_BX_DEV0_EPF0_VF5_HDP_MEM_COHERENCY_FLUSH_CNTL_BASE_IDX 2 |
|---|
| 9678 | #define regBIF_BX_DEV0_EPF0_VF5_HDP_MEM_COHERENCY_FLUSH_ONLY_CNTL 0x00f9 |
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| 9679 | #define regBIF_BX_DEV0_EPF0_VF5_HDP_MEM_COHERENCY_FLUSH_ONLY_CNTL_BASE_IDX 2 |
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|---|
| 9681 | #define regBIF_BX_DEV0_EPF0_VF5_HDP_MEM_COHERENCY_INVALIDATE_ONLY_CNTL_BASE_IDX 2 |
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|---|
| 9683 | #define regBIF_BX_DEV0_EPF0_VF5_GPU_HDP_FLUSH_REQ_BASE_IDX 2 |
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| 9685 | #define regBIF_BX_DEV0_EPF0_VF5_GPU_HDP_FLUSH_DONE_BASE_IDX 2 |
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| 9687 | #define regBIF_BX_DEV0_EPF0_VF5_BIF_TRANS_PENDING_BASE_IDX 2 |
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|---|
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|---|
| 9695 | #define regBIF_BX_DEV0_EPF0_VF5_MAILBOX_MSGBUF_TRN_DW2_BASE_IDX 2 |
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|---|
| 9698 | #define regBIF_BX_DEV0_EPF0_VF5_MAILBOX_MSGBUF_RCV_DW0 0x013a |
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| 9699 | #define regBIF_BX_DEV0_EPF0_VF5_MAILBOX_MSGBUF_RCV_DW0_BASE_IDX 2 |
|---|
| 9700 | #define regBIF_BX_DEV0_EPF0_VF5_MAILBOX_MSGBUF_RCV_DW1 0x013b |
|---|
| 9701 | #define regBIF_BX_DEV0_EPF0_VF5_MAILBOX_MSGBUF_RCV_DW1_BASE_IDX 2 |
|---|
| 9702 | #define regBIF_BX_DEV0_EPF0_VF5_MAILBOX_MSGBUF_RCV_DW2 0x013c |
|---|
| 9703 | #define regBIF_BX_DEV0_EPF0_VF5_MAILBOX_MSGBUF_RCV_DW2_BASE_IDX 2 |
|---|
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|---|
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|---|
| 9707 | #define regBIF_BX_DEV0_EPF0_VF5_MAILBOX_CONTROL_BASE_IDX 2 |
|---|
| 9708 | #define regBIF_BX_DEV0_EPF0_VF5_MAILBOX_INT_CNTL 0x013f |
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