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| 22 | */ |
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| 24 | #ifndef _vcn_4_0_5_OFFSET_HEADER |
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| 25 | #define |
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| 29 | // addressBlock: uvd_uvddec |
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| 30 | // base address: 0x1fb00 |
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| 418 | |
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| 462 | |
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| 484 | #define regUVD_RBC_WPTR_POLL_ADDR_BASE_IDX 1 |
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| 492 | #define regUVD_ENGINE_CNTL_BASE_IDX 1 |
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| 494 | #define regUVD_SEMA_TIMEOUT_STATUS_BASE_IDX 1 |
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| 504 | #define regUVD_JOB_START_BASE_IDX 1 |
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| 506 | #define regUVD_RBC_BUF_STATUS_BASE_IDX 1 |
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| 508 | #define regUVD_RBC_SWAP_CNTL_BASE_IDX 1 |
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| 509 | |
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| 510 | |
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| 511 | // addressBlock: uvd_lmi_adpdec |
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| 512 | // base address: 0x20090 |
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| 528 | #define regUVD_LMI_CM_64BIT_BAR_HIGH_BASE_IDX 1 |
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
| 670 | #define regUVD_LMI_VCPU_CACHE6_64BIT_BAR_LOW_BASE_IDX 1 |
|---|
| 671 | #define regUVD_LMI_VCPU_CACHE6_64BIT_BAR_HIGH 0x027d |
|---|
| 672 | #define regUVD_LMI_VCPU_CACHE6_64BIT_BAR_HIGH_BASE_IDX 1 |
|---|
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|---|
| 674 | #define regUVD_LMI_VCPU_CACHE7_64BIT_BAR_LOW_BASE_IDX 1 |
|---|
| 675 | #define regUVD_LMI_VCPU_CACHE7_64BIT_BAR_HIGH 0x027f |
|---|
| 676 | #define regUVD_LMI_VCPU_CACHE7_64BIT_BAR_HIGH_BASE_IDX 1 |
|---|
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|---|
| 678 | #define regUVD_LMI_MIF_SCLR_64BIT_BAR_LOW_BASE_IDX 1 |
|---|
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|---|
| 680 | #define regUVD_LMI_MIF_SCLR_64BIT_BAR_HIGH_BASE_IDX 1 |
|---|
| 681 | #define regUVD_LMI_MIF_SCLR2_64BIT_BAR_LOW 0x0282 |
|---|
| 682 | #define regUVD_LMI_MIF_SCLR2_64BIT_BAR_LOW_BASE_IDX 1 |
|---|
| 683 | #define regUVD_LMI_MIF_SCLR2_64BIT_BAR_HIGH 0x0283 |
|---|
| 684 | #define regUVD_LMI_MIF_SCLR2_64BIT_BAR_HIGH_BASE_IDX 1 |
|---|
| 685 | #define regUVD_LMI_SPH_64BIT_BAR_HIGH 0x0284 |
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| 686 | #define regUVD_LMI_SPH_64BIT_BAR_HIGH_BASE_IDX 1 |
|---|
| 687 | #define regUVD_LMI_MIF_IMAGEPASTE_LUMA_64BIT_BAR_LOW 0x0298 |
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| 688 | #define regUVD_LMI_MIF_IMAGEPASTE_LUMA_64BIT_BAR_LOW_BASE_IDX 1 |
|---|
| 689 | #define regUVD_LMI_MIF_IMAGEPASTE_LUMA_64BIT_BAR_HIGH 0x0299 |
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| 690 | #define regUVD_LMI_MIF_IMAGEPASTE_LUMA_64BIT_BAR_HIGH_BASE_IDX 1 |
|---|
| 691 | #define regUVD_LMI_MIF_IMAGEPASTE_CHROMA_64BIT_BAR_LOW 0x029a |
|---|
| 692 | #define regUVD_LMI_MIF_IMAGEPASTE_CHROMA_64BIT_BAR_LOW_BASE_IDX 1 |
|---|
| 693 | #define regUVD_LMI_MIF_IMAGEPASTE_CHROMA_64BIT_BAR_HIGH 0x029b |
|---|
| 694 | #define regUVD_LMI_MIF_IMAGEPASTE_CHROMA_64BIT_BAR_HIGH_BASE_IDX 1 |
|---|
| 695 | #define regUVD_LMI_MIF_PRIVACY_LUMA_64BIT_BAR_LOW 0x029c |
|---|
| 696 | #define regUVD_LMI_MIF_PRIVACY_LUMA_64BIT_BAR_LOW_BASE_IDX 1 |
|---|
| 697 | #define regUVD_LMI_MIF_PRIVACY_LUMA_64BIT_BAR_HIGH 0x029d |
|---|
| 698 | #define regUVD_LMI_MIF_PRIVACY_LUMA_64BIT_BAR_HIGH_BASE_IDX 1 |
|---|
| 699 | #define regUVD_LMI_MIF_PRIVACY_CHROMA_64BIT_BAR_LOW 0x029e |
|---|
| 700 | #define regUVD_LMI_MIF_PRIVACY_CHROMA_64BIT_BAR_LOW_BASE_IDX 1 |
|---|
| 701 | #define regUVD_LMI_MIF_PRIVACY_CHROMA_64BIT_BAR_HIGH 0x029f |
|---|
| 702 | #define regUVD_LMI_MIF_PRIVACY_CHROMA_64BIT_BAR_HIGH_BASE_IDX 1 |
|---|
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| 706 | #define regUVD_LMI_VCPU_CACHE_VMIDS_MULTI_BASE_IDX 1 |
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| 707 | #define regUVD_LMI_VCPU_NC_VMIDS_MULTI 0x02a8 |
|---|
| 708 | #define regUVD_LMI_VCPU_NC_VMIDS_MULTI_BASE_IDX 1 |
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| 709 | #define regUVD_LMI_LAT_CTRL 0x02a9 |
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| 710 | #define regUVD_LMI_LAT_CTRL_BASE_IDX 1 |
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|---|
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|---|
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|---|
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| 722 | #define regUVD_LMI_URGENT_CTRL_BASE_IDX 1 |
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| 724 | #define regUVD_LMI_CTRL_BASE_IDX 1 |
|---|
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|---|
| 726 | #define regUVD_LMI_STATUS_BASE_IDX 1 |
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| 728 | #define regUVD_LMI_PERFMON_CTRL_BASE_IDX 1 |
|---|
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| 730 | #define regUVD_LMI_PERFMON_COUNT_LO_BASE_IDX 1 |
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|---|
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| 867 | // addressBlock: uvd_uvd_jmi_dec |
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|---|
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| 928 | #define regUVD_LMI_JPEG_READ_64BIT_BAR_HIGH_BASE_IDX 1 |
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| 930 | #define regUVD_LMI_JPEG_WRITE_64BIT_BAR_LOW_BASE_IDX 1 |
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| 932 | #define regUVD_LMI_JPEG_WRITE_64BIT_BAR_HIGH_BASE_IDX 1 |
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| 951 | #define regUVD_LMI_JRBC_RB_MEM_RD_64BIT_BAR_HIGH 0x06ad |
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| 952 | #define regUVD_LMI_JRBC_RB_MEM_RD_64BIT_BAR_HIGH_BASE_IDX 1 |
|---|
| 953 | #define regUVD_LMI_JRBC_IB_MEM_WR_64BIT_BAR_LOW 0x06ae |
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| 954 | #define regUVD_LMI_JRBC_IB_MEM_WR_64BIT_BAR_LOW_BASE_IDX 1 |
|---|
| 955 | #define regUVD_LMI_JRBC_IB_MEM_WR_64BIT_BAR_HIGH 0x06af |
|---|
| 956 | #define regUVD_LMI_JRBC_IB_MEM_WR_64BIT_BAR_HIGH_BASE_IDX 1 |
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| 957 | #define regUVD_LMI_JRBC_IB_MEM_RD_64BIT_BAR_LOW 0x06b0 |
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| 958 | #define regUVD_LMI_JRBC_IB_MEM_RD_64BIT_BAR_LOW_BASE_IDX 1 |
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| 960 | #define regUVD_LMI_JRBC_IB_MEM_RD_64BIT_BAR_HIGH_BASE_IDX 1 |
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|---|
| 962 | #define regUVD_JMI_PEL_RD_64BIT_BAR_LOW_BASE_IDX 1 |
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| 970 | #define regUVD_JMI_SCALAR_RD_64BIT_BAR_LOW_BASE_IDX 1 |
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| 972 | #define regUVD_JMI_SCALAR_RD_64BIT_BAR_HIGH_BASE_IDX 1 |
|---|
| 973 | #define regUVD_JMI_SCALAR_WR_64BIT_BAR_LOW 0x06b8 |
|---|
| 974 | #define regUVD_JMI_SCALAR_WR_64BIT_BAR_LOW_BASE_IDX 1 |
|---|
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|---|
| 976 | #define regUVD_JMI_SCALAR_WR_64BIT_BAR_HIGH_BASE_IDX 1 |
|---|
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|---|
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|---|
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| 1016 | #define regUVD_LMI_JPEG2_WRITE_64BIT_BAR_LOW_BASE_IDX 1 |
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| 1020 | #define regUVD_LMI_JPEG_CTRL2_BASE_IDX 1 |
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| 1024 | #define regUVD_JMI_ENC_SWAP_CNTL_BASE_IDX 1 |
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| 1030 | #define regUVD_JMI_ATOMIC_CNTL2_BASE_IDX 1 |
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| 1032 | #define regUVD_JMI_ATOMIC_USER0_WRITE_64BIT_BAR_LOW_BASE_IDX 1 |
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| 1034 | #define regUVD_JMI_ATOMIC_USER0_WRITE_64BIT_BAR_HIGH_BASE_IDX 1 |
|---|
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| 1038 | #define regUVD_JMI_ATOMIC_USER1_WRITE_64BIT_BAR_HIGH_BASE_IDX 1 |
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| 1042 | #define regUVD_JMI_HUFF_FENCE_64BIT_BAR_LOW_BASE_IDX 1 |
|---|
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| 1044 | #define regUVD_JMI_HUFF_FENCE_64BIT_BAR_HIGH_BASE_IDX 1 |
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| 1045 | #define regUVD_JMI_DEC_SWAP_CNTL2 0x06dc |
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| 1046 | #define regUVD_JMI_DEC_SWAP_CNTL2_BASE_IDX 1 |
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|---|
| 1052 | #define regUVD_JPEG_DEC2_PF_CTRL_BASE_IDX 1 |
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| 1053 | |
|---|
| 1054 | |
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| 1055 | // addressBlock: uvd_uvd_jpeg_common_dec |
|---|
| 1056 | // base address: 0x21400 |
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| 1060 | #define regJPEG_SYS_INT_EN_BASE_IDX 1 |
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| 1064 | #define regJPEG_SYS_INT_ACK_BASE_IDX 1 |
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| 1065 | #define regJPEG_MEMCHECK_SYS_INT_EN 0x0704 |
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| 1066 | #define regJPEG_MEMCHECK_SYS_INT_EN_BASE_IDX 1 |
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| 1067 | #define regJPEG_MEMCHECK_SYS_INT_STAT 0x0705 |
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| 1068 | #define regJPEG_MEMCHECK_SYS_INT_STAT_BASE_IDX 1 |
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| 1070 | #define regJPEG_MEMCHECK_SYS_INT_ACK_BASE_IDX 1 |
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|---|
| 1072 | #define regUVD_JPEG_IOV_ACTIVE_FCN_ID_BASE_IDX 1 |
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| 1073 | #define regJPEG_MASTINT_EN 0x0708 |
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| 1074 | #define regJPEG_MASTINT_EN_BASE_IDX 1 |
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|---|
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|---|
| 1078 | #define regJRBBM_ARB_CTRL_BASE_IDX 1 |
|---|
| 1079 | |
|---|
| 1080 | |
|---|
| 1081 | // addressBlock: uvd_uvd_jpeg_common_sclk_dec |
|---|
| 1082 | // base address: 0x21480 |
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| 1084 | #define regJPEG_CGC_GATE_BASE_IDX 1 |
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| 1096 | #define regJPEG_ENC_CGC_MEM_CTRL_BASE_IDX 1 |
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| 1097 | #define regJPEG_SOFT_RESET2 0x0727 |
|---|
| 1098 | #define regJPEG_SOFT_RESET2_BASE_IDX 1 |
|---|
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| 1100 | #define regJPEG_PERF_BANK_CONF_BASE_IDX 1 |
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| 1101 | #define regJPEG_PERF_BANK_EVENT_SEL 0x0729 |
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| 1102 | #define regJPEG_PERF_BANK_EVENT_SEL_BASE_IDX 1 |
|---|
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|---|
| 1104 | #define regJPEG_PERF_BANK_COUNT0_BASE_IDX 1 |
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| 1105 | #define regJPEG_PERF_BANK_COUNT1 0x072b |
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|---|
| 1110 | #define regJPEG_PERF_BANK_COUNT3_BASE_IDX 1 |
|---|
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|---|
| 1112 | |
|---|
| 1113 | // addressBlock: uvd_uvd_pg_dec |
|---|
| 1114 | // base address: 0x1f800 |
|---|
| 1115 | #define regUVD_PGFSM_CONFIG 0x0000 |
|---|
| 1116 | #define regUVD_PGFSM_CONFIG_BASE_IDX 1 |
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| 1118 | #define regUVD_PGFSM_STATUS_BASE_IDX 1 |
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| 1120 | #define regUVD_POWER_STATUS_BASE_IDX 1 |
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| 1122 | #define regUVD_JPEG_POWER_STATUS_BASE_IDX 1 |
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|---|
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|---|
| 1130 | #define regUVD_PG_IND_DATA_BASE_IDX 1 |
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|---|
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|---|
| 1134 | #define regUVD_DPG_LMA_CTL_BASE_IDX 1 |
|---|
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|---|
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|---|
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| 1150 | #define regUVD_SCRATCH5_BASE_IDX 1 |
|---|
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|---|
| 1168 | #define regUVD_SCRATCH14_BASE_IDX 1 |
|---|
| 1169 | #define regUVD_FREE_COUNTER_REG 0x0023 |
|---|
| 1170 | #define regUVD_FREE_COUNTER_REG_BASE_IDX 1 |
|---|
| 1171 | #define regUVD_DPG_LMI_VCPU_CACHE_64BIT_BAR_LOW 0x0024 |
|---|
| 1172 | #define regUVD_DPG_LMI_VCPU_CACHE_64BIT_BAR_LOW_BASE_IDX 1 |
|---|
| 1173 | #define regUVD_DPG_LMI_VCPU_CACHE_64BIT_BAR_HIGH 0x0025 |
|---|
| 1174 | #define regUVD_DPG_LMI_VCPU_CACHE_64BIT_BAR_HIGH_BASE_IDX 1 |
|---|
| 1175 | #define regUVD_DPG_VCPU_CACHE_OFFSET0 0x0026 |
|---|
| 1176 | #define regUVD_DPG_VCPU_CACHE_OFFSET0_BASE_IDX 1 |
|---|
| 1177 | #define regUVD_DPG_LMI_VCPU_CACHE_VMID 0x0027 |
|---|
| 1178 | #define regUVD_DPG_LMI_VCPU_CACHE_VMID_BASE_IDX 1 |
|---|
| 1179 | #define regUVD_REG_FILTER_EN 0x0028 |
|---|
| 1180 | #define regUVD_REG_FILTER_EN_BASE_IDX 1 |
|---|
| 1181 | #define regUVD_PF_STATUS 0x002c |
|---|
| 1182 | #define regUVD_PF_STATUS_BASE_IDX 1 |
|---|
| 1183 | #define regUVD_DPG_CLK_EN_VCPU_REPORT 0x002e |
|---|
| 1184 | #define regUVD_DPG_CLK_EN_VCPU_REPORT_BASE_IDX 1 |
|---|
| 1185 | #define regCC_UVD_VCPU_ERR_DETECT_BOT_LO 0x002f |
|---|
| 1186 | #define regCC_UVD_VCPU_ERR_DETECT_BOT_LO_BASE_IDX 1 |
|---|
| 1187 | #define regCC_UVD_VCPU_ERR_DETECT_BOT_HI 0x0030 |
|---|
| 1188 | #define regCC_UVD_VCPU_ERR_DETECT_BOT_HI_BASE_IDX 1 |
|---|
| 1189 | #define regCC_UVD_VCPU_ERR_DETECT_TOP_LO 0x0031 |
|---|
| 1190 | #define regCC_UVD_VCPU_ERR_DETECT_TOP_LO_BASE_IDX 1 |
|---|
| 1191 | #define regCC_UVD_VCPU_ERR_DETECT_TOP_HI 0x0032 |
|---|
| 1192 | #define regCC_UVD_VCPU_ERR_DETECT_TOP_HI_BASE_IDX 1 |
|---|
| 1193 | #define regCC_UVD_VCPU_ERR 0x0033 |
|---|
| 1194 | #define regCC_UVD_VCPU_ERR_BASE_IDX 1 |
|---|
| 1195 | #define regCC_UVD_VCPU_ERR_INST_ADDR_LO 0x0034 |
|---|
| 1196 | #define regCC_UVD_VCPU_ERR_INST_ADDR_LO_BASE_IDX 1 |
|---|
| 1197 | #define regCC_UVD_VCPU_ERR_INST_ADDR_HI 0x0035 |
|---|
| 1198 | #define regCC_UVD_VCPU_ERR_INST_ADDR_HI_BASE_IDX 1 |
|---|
| 1199 | #define regUVD_LMI_MMSCH_NC_SPACE 0x003d |
|---|
| 1200 | #define regUVD_LMI_MMSCH_NC_SPACE_BASE_IDX 1 |
|---|
| 1201 | #define regUVD_LMI_ATOMIC_SPACE 0x003e |
|---|
| 1202 | #define regUVD_LMI_ATOMIC_SPACE_BASE_IDX 1 |
|---|
| 1203 | #define regUVD_GFX8_ADDR_CONFIG 0x0041 |
|---|
| 1204 | #define regUVD_GFX8_ADDR_CONFIG_BASE_IDX 1 |
|---|
| 1205 | #define regUVD_GFX10_ADDR_CONFIG 0x0042 |
|---|
| 1206 | #define regUVD_GFX10_ADDR_CONFIG_BASE_IDX 1 |
|---|
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|---|
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|---|
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|---|
| 1408 | #define regUMSCH_MES_RESET_CTRL_BASE_IDX 1 |
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| 1410 | |
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| 1411 | // addressBlock: uvd_vcn_cprs64dec |
|---|
| 1412 | // base address: 0x21600 |
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| 1426 | #define regVCN_MES_PIPE_PRIORITY_CNTS_BASE_IDX 1 |
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|---|
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|---|
| 1798 | |
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