| 1 | /* SPDX-License-Identifier: GPL-2.0-only */ |
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| 2 | /* |
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| 3 | * Copyright (c) 2015, NVIDIA Corporation. |
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| 4 | */ |
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| 6 | #ifndef TEGRA_VIC_H |
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| 7 | #define TEGRA_VIC_H |
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| 9 | /* VIC methods */ |
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| 11 | #define VIC_SET_FCE_UCODE_SIZE 0x0000071C |
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| 12 | #define VIC_SET_FCE_UCODE_OFFSET 0x0000072C |
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| 13 | |
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| 14 | /* VIC registers */ |
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| 16 | #define VIC_THI_STREAMID0 0x00000030 |
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| 17 | #define VIC_THI_STREAMID1 0x00000034 |
|---|
| 18 | |
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| 19 | #define NV_PVIC_MISC_PRI_VIC_CG 0x000016d0 |
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| 20 | #define CG_IDLE_CG_DLY_CNT(val) ((val & 0x3f) << 0) |
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| 21 | #define CG_IDLE_CG_EN (1 << 6) |
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| 22 | #define CG_WAKEUP_DLY_CNT(val) ((val & 0xf) << 16) |
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| 23 | |
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| 24 | #define VIC_TFBIF_TRANSCFG 0x00002044 |
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| 25 | #define TRANSCFG_ATT(i, v) (((v) & 0x3) << (i * 4)) |
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| 26 | #define TRANSCFG_SID_HW 0 |
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| 27 | #define TRANSCFG_SID_PHY 1 |
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| 28 | #define TRANSCFG_SID_FALCON 2 |
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| 29 | |
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| 30 | /* Firmware offsets */ |
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| 31 | |
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| 32 | #define (6*4) |
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| 33 | #define VIC_UCODE_FCE_DATA_OFFSET (7*4) |
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| 34 | #define FCE_UCODE_SIZE_OFFSET (2*4) |
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| 35 | |
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| 36 | #endif /* TEGRA_VIC_H */ |
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| 37 | |
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