| 1 | /* SPDX-License-Identifier: GPL-2.0 */ |
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| 2 | /* Copyright Sunplus Technology Co., Ltd. |
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| 3 | * All rights reserved. |
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| 4 | */ |
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| 6 | #ifndef __SPL2SW_REGISTER_H__ |
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| 7 | #define __SPL2SW_REGISTER_H__ |
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| 9 | /* Register L2SW */ |
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| 10 | #define L2SW_SW_INT_STATUS_0 0x0 |
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| 11 | #define L2SW_SW_INT_MASK_0 0x4 |
|---|
| 12 | #define L2SW_FL_CNTL_TH 0x8 |
|---|
| 13 | #define L2SW_CPU_FL_CNTL_TH 0xc |
|---|
| 14 | #define L2SW_PRI_FL_CNTL 0x10 |
|---|
| 15 | #define L2SW_VLAN_PRI_TH 0x14 |
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| 16 | #define L2SW_EN_TOS_BUS 0x18 |
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| 17 | #define L2SW_TOS_MAP0 0x1c |
|---|
| 18 | #define L2SW_TOS_MAP1 0x20 |
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| 19 | #define L2SW_TOS_MAP2 0x24 |
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| 20 | #define L2SW_TOS_MAP3 0x28 |
|---|
| 21 | #define L2SW_TOS_MAP4 0x2c |
|---|
| 22 | #define L2SW_TOS_MAP5 0x30 |
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| 23 | #define L2SW_TOS_MAP6 0x34 |
|---|
| 24 | #define L2SW_TOS_MAP7 0x38 |
|---|
| 25 | #define L2SW_GLOBAL_QUE_STATUS 0x3c |
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| 26 | #define L2SW_ADDR_TBL_SRCH 0x40 |
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| 27 | #define L2SW_ADDR_TBL_ST 0x44 |
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| 28 | #define L2SW_MAC_AD_SER0 0x48 |
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| 29 | #define L2SW_MAC_AD_SER1 0x4c |
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| 30 | #define L2SW_WT_MAC_AD0 0x50 |
|---|
| 31 | #define L2SW_W_MAC_15_0 0x54 |
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| 32 | #define L2SW_W_MAC_47_16 0x58 |
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| 33 | #define L2SW_PVID_CONFIG0 0x5c |
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| 34 | #define L2SW_PVID_CONFIG1 0x60 |
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| 35 | #define L2SW_VLAN_MEMSET_CONFIG0 0x64 |
|---|
| 36 | #define L2SW_VLAN_MEMSET_CONFIG1 0x68 |
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| 37 | #define L2SW_PORT_ABILITY 0x6c |
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| 40 | #define L2SW_PORT_CNTL0 0x78 |
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| 41 | #define L2SW_PORT_CNTL1 0x7c |
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| 42 | #define L2SW_PORT_CNTL2 0x80 |
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| 43 | #define L2SW_SW_GLB_CNTL 0x84 |
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| 44 | #define L2SW_L2SW_SW_RESET 0x88 |
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| 45 | #define L2SW_LED_PORT0 0x8c |
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| 47 | #define L2SW_LED_PORT2 0x94 |
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| 48 | #define L2SW_LED_PORT3 0x98 |
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| 49 | #define L2SW_LED_PORT4 0x9c |
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| 50 | #define L2SW_WATCH_DOG_TRIG_RST 0xa0 |
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| 51 | #define L2SW_WATCH_DOG_STOP_CPU 0xa4 |
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| 54 | #define L2SW_MAC_FORCE_MODE 0xb0 |
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| 57 | #define L2SW_FLOW_CTRL_TH3 0xbc |
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| 61 | #define L2SW_MEM_TEST_INFO 0xcc |
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| 62 | #define L2SW_SW_INT_STATUS_1 0xd0 |
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| 65 | |
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| 66 | #define L2SW_CPU_TX_TRIG 0x208 |
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| 73 | #define L2SW_RX_HW_ADDR_0 0x224 |
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| 74 | #define L2SW_RX_LW_ADDR_0 0x228 |
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| 78 | #define L2SW_RX_HBASE_ADDR_1 0x238 |
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| 79 | #define L2SW_RX_LBASE_ADDR_1 0x23c |
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| 80 | #define L2SW_TX_HW_ADDR_1 0x240 |
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| 81 | #define L2SW_TX_LW_ADDR_1 0x244 |
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| 82 | #define L2SW_RX_HW_ADDR_1 0x248 |
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| 83 | #define L2SW_RX_LW_ADDR_1 0x24c |
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| 84 | #define L2SW_CPU_PORT_CNTL_REG_1 0x250 |
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| 86 | #endif |
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| 87 | |
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