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| 19 | * CONNECTION WITH THE SOFTWARE OR THE USE OR OTHER DEALINGS IN THE SOFTWARE. |
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| 20 | */ |
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| 21 | #ifndef _nbio_2_3_DEFAULT_HEADER |
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| 22 | #define |
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| 23 | |
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| 24 | |
|---|
| 25 | // addressBlock: nbio_nbif0_bif_bx_pf_SYSPFVFDEC |
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| 26 | #define mmBIF_BX_PF_MM_INDEX_DEFAULT 0x00000000 |
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| 28 | #define mmBIF_BX_PF_MM_INDEX_HI_DEFAULT 0x00000000 |
|---|
| 29 | |
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| 30 | |
|---|
| 31 | // addressBlock: nbio_nbif0_bif_bx_SYSDEC |
|---|
| 32 | #define mmSYSHUB_INDEX_OVLP_DEFAULT 0x00000000 |
|---|
| 33 | #define mmSYSHUB_DATA_OVLP_DEFAULT 0x00000000 |
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| 35 | #define mmPCIE_DATA_DEFAULT 0x00000000 |
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| 43 | #define mmBIOS_SCRATCH_1_DEFAULT 0x00000000 |
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| 46 | #define mmBIOS_SCRATCH_4_DEFAULT 0x00000000 |
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| 123 | #define mmRCC_DEV0_EPF1_STRAP5_DEFAULT 0x00001002 |
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| 124 | #define mmRCC_DEV0_EPF1_STRAP6_DEFAULT 0x00000000 |
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| 125 | #define mmRCC_DEV0_EPF1_STRAP7_DEFAULT 0x00000000 |
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| 126 | |
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| 127 | |
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| 128 | // addressBlock: nbio_nbif0_rcc_ep_dev0_BIFDEC1 |
|---|
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|---|
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| 135 | #define mmEP_PCIE_CFG_CNTL_DEFAULT 0x00000000 |
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| 136 | #define mmEP_PCIE_TX_LTR_CNTL_DEFAULT 0x00007468 |
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| 137 | #define mmPCIE_F1_DPA_SUBSTATE_PWR_ALLOC_0_DEFAULT 0x000000fa |
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| 151 | #define mmPCIE_F0_DPA_SUBSTATE_PWR_ALLOC_1_DEFAULT 0x000000c8 |
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| 152 | #define mmPCIE_F0_DPA_SUBSTATE_PWR_ALLOC_2_DEFAULT 0x00000096 |
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| 153 | #define mmPCIE_F0_DPA_SUBSTATE_PWR_ALLOC_3_DEFAULT 0x00000064 |
|---|
| 154 | #define mmPCIE_F0_DPA_SUBSTATE_PWR_ALLOC_4_DEFAULT 0x0000004b |
|---|
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|---|
| 156 | #define mmPCIE_F0_DPA_SUBSTATE_PWR_ALLOC_6_DEFAULT 0x00000019 |
|---|
| 157 | #define mmPCIE_F0_DPA_SUBSTATE_PWR_ALLOC_7_DEFAULT 0x0000000a |
|---|
| 158 | #define mmEP_PCIE_PME_CONTROL_DEFAULT 0x00000000 |
|---|
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|---|
| 161 | #define mmEP_PCIE_TX_REQUESTER_ID_DEFAULT 0x00000000 |
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|---|
| 163 | #define mmEP_PCIE_RX_CNTL_DEFAULT 0x01000000 |
|---|
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|---|
| 165 | |
|---|
| 166 | |
|---|
| 167 | // addressBlock: nbio_nbif0_rcc_dwn_dev0_BIFDEC1 |
|---|
| 168 | #define mmDN_PCIE_RESERVED_DEFAULT 0x00000000 |
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| 172 | #define mmDN_PCIE_RX_CNTL2_DEFAULT 0x00000000 |
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| 174 | #define mmDN_PCIE_CFG_CNTL_DEFAULT 0x00000000 |
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|---|
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|---|
| 177 | #define mmDN_PCIE_STRAP_MISC2_DEFAULT 0x00000000 |
|---|
| 178 | |
|---|
| 179 | |
|---|
| 180 | // addressBlock: nbio_nbif0_rcc_dwnp_dev0_BIFDEC1 |
|---|
| 181 | #define mmPCIE_ERR_CNTL_DEFAULT 0x00000500 |
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| 182 | #define mmPCIE_RX_CNTL_DEFAULT 0x00000000 |
|---|
| 183 | #define mmPCIE_LC_SPEED_CNTL_DEFAULT 0x00000000 |
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| 184 | #define mmPCIE_LC_CNTL2_DEFAULT 0x00000000 |
|---|
| 185 | #define mmPCIEP_STRAP_MISC_DEFAULT 0x00000000 |
|---|
| 186 | #define mmLTR_MSG_INFO_FROM_EP_DEFAULT 0x00000000 |
|---|
| 187 | |
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| 188 | |
|---|
| 189 | // addressBlock: nbio_nbif0_rcc_dev0_epf0_BIFPFVFDEC1[13440..14975] |
|---|
| 190 | #define mmRCC_DEV0_EPF0_RCC_ERR_LOG_DEFAULT 0x00000000 |
|---|
| 191 | #define mmRCC_DEV0_EPF0_RCC_DOORBELL_APER_EN_DEFAULT 0x00000000 |
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| 192 | #define mmRCC_DEV0_EPF0_RCC_CONFIG_MEMSIZE_DEFAULT 0x00000000 |
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| 193 | #define mmRCC_DEV0_EPF0_RCC_CONFIG_RESERVED_DEFAULT 0x00000000 |
|---|
| 194 | #define mmRCC_DEV0_EPF0_RCC_IOV_FUNC_IDENTIFIER_DEFAULT 0x00000000 |
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| 195 | |
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| 196 | |
|---|
| 197 | // addressBlock: nbio_nbif0_rcc_dev0_BIFDEC1 |
|---|
| 198 | #define mmRCC_ERR_INT_CNTL_DEFAULT 0x00000000 |
|---|
| 199 | #define mmRCC_BACO_CNTL_MISC_DEFAULT 0x00000000 |
|---|
| 200 | #define mmRCC_RESET_EN_DEFAULT 0x00008000 |
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| 201 | #define mmRCC_VDM_SUPPORT_DEFAULT 0x00000000 |
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| 202 | #define mmRCC_MARGIN_PARAM_CNTL0_DEFAULT 0x0a80a0df |
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| 203 | #define mmRCC_MARGIN_PARAM_CNTL1_DEFAULT 0x0000f000 |
|---|
| 204 | #define mmRCC_GPUIOV_REGION_DEFAULT 0x00000000 |
|---|
| 205 | #define mmRCC_PEER_REG_RANGE0_DEFAULT 0xffff0000 |
|---|
| 206 | #define mmRCC_PEER_REG_RANGE1_DEFAULT 0xffff0000 |
|---|
| 207 | #define mmRCC_BUS_CNTL_DEFAULT 0x00000000 |
|---|
| 208 | #define mmRCC_CONFIG_CNTL_DEFAULT 0x00000000 |
|---|
| 209 | #define mmRCC_CONFIG_F0_BASE_DEFAULT 0x00000000 |
|---|
| 210 | #define mmRCC_CONFIG_APER_SIZE_DEFAULT 0x00000000 |
|---|
| 211 | #define mmRCC_CONFIG_REG_APER_SIZE_DEFAULT 0x00000000 |
|---|
| 212 | #define mmRCC_XDMA_LO_DEFAULT 0x00000000 |
|---|
| 213 | #define mmRCC_XDMA_HI_DEFAULT 0x00000000 |
|---|
| 214 | #define mmRCC_FEATURES_CONTROL_MISC_DEFAULT 0x00000000 |
|---|
| 215 | #define mmRCC_BUSNUM_CNTL1_DEFAULT 0x00000000 |
|---|
| 216 | #define mmRCC_BUSNUM_LIST0_DEFAULT 0x00000000 |
|---|
| 217 | #define mmRCC_BUSNUM_LIST1_DEFAULT 0x00000000 |
|---|
| 218 | #define mmRCC_BUSNUM_CNTL2_DEFAULT 0x00000000 |
|---|
| 219 | #define mmRCC_CAPTURE_HOST_BUSNUM_DEFAULT 0x00000000 |
|---|
| 220 | #define mmRCC_HOST_BUSNUM_DEFAULT 0x00000000 |
|---|
| 221 | #define mmRCC_PEER0_FB_OFFSET_HI_DEFAULT 0x00000000 |
|---|
| 222 | #define mmRCC_PEER0_FB_OFFSET_LO_DEFAULT 0x00000000 |
|---|
| 223 | #define mmRCC_PEER1_FB_OFFSET_HI_DEFAULT 0x00000000 |
|---|
| 224 | #define mmRCC_PEER1_FB_OFFSET_LO_DEFAULT 0x00000000 |
|---|
| 225 | #define mmRCC_PEER2_FB_OFFSET_HI_DEFAULT 0x00000000 |
|---|
| 226 | #define mmRCC_PEER2_FB_OFFSET_LO_DEFAULT 0x00000000 |
|---|
| 227 | #define mmRCC_PEER3_FB_OFFSET_HI_DEFAULT 0x00000000 |
|---|
| 228 | #define mmRCC_PEER3_FB_OFFSET_LO_DEFAULT 0x00000000 |
|---|
| 229 | #define mmRCC_DEVFUNCNUM_LIST0_DEFAULT 0x00000000 |
|---|
| 230 | #define mmRCC_DEVFUNCNUM_LIST1_DEFAULT 0x00000000 |
|---|
| 231 | #define mmRCC_DEV0_LINK_CNTL_DEFAULT 0x00000000 |
|---|
| 232 | #define mmRCC_CMN_LINK_CNTL_DEFAULT 0x00400000 |
|---|
| 233 | #define mmRCC_EP_REQUESTERID_RESTORE_DEFAULT 0x00000000 |
|---|
| 234 | #define mmRCC_LTR_LSWITCH_CNTL_DEFAULT 0x00000000 |
|---|
| 235 | #define mmRCC_MH_ARB_CNTL_DEFAULT 0x00000000 |
|---|
| 236 | |
|---|
| 237 | |
|---|
| 238 | // addressBlock: nbio_nbif0_bif_bx_BIFDEC1 |
|---|
| 239 | #define mmCC_BIF_BX_STRAP0_DEFAULT 0x00000000 |
|---|
| 240 | #define mmCC_BIF_BX_PINSTRAP0_DEFAULT 0x00000000 |
|---|
| 241 | #define mmBIF_MM_INDACCESS_CNTL_DEFAULT 0x00000000 |
|---|
| 242 | #define mmBUS_CNTL_DEFAULT 0x00000000 |
|---|
| 243 | #define mmBIF_SCRATCH0_DEFAULT 0x00000000 |
|---|
| 244 | #define mmBIF_SCRATCH1_DEFAULT 0x00000000 |
|---|
| 245 | #define mmBX_RESET_EN_DEFAULT 0x00010000 |
|---|
| 246 | #define mmMM_CFGREGS_CNTL_DEFAULT 0x00000000 |
|---|
| 247 | #define mmBX_RESET_CNTL_DEFAULT 0x00000000 |
|---|
| 248 | #define mmINTERRUPT_CNTL_DEFAULT 0x00000000 |
|---|
| 249 | #define mmINTERRUPT_CNTL2_DEFAULT 0x00000000 |
|---|
| 250 | #define mmCLKREQB_PAD_CNTL_DEFAULT 0x000008e0 |
|---|
| 251 | #define mmBIF_FEATURES_CONTROL_MISC_DEFAULT 0x00800000 |
|---|
| 252 | #define mmBIF_DOORBELL_CNTL_DEFAULT 0x00000000 |
|---|
| 253 | #define mmBIF_DOORBELL_INT_CNTL_DEFAULT 0x00000000 |
|---|
| 254 | #define mmBIF_FB_EN_DEFAULT 0x00000000 |
|---|
| 255 | #define mmBIF_INTR_CNTL_DEFAULT 0x00000000 |
|---|
| 256 | #define mmBIF_MST_TRANS_PENDING_VF_DEFAULT 0x00000000 |
|---|
| 257 | #define mmBIF_SLV_TRANS_PENDING_VF_DEFAULT 0x00000000 |
|---|
| 258 | #define mmBACO_CNTL_DEFAULT 0x00000000 |
|---|
| 259 | #define mmBIF_BACO_EXIT_TIME0_DEFAULT 0x00000100 |
|---|
| 260 | #define mmBIF_BACO_EXIT_TIMER1_DEFAULT 0x1c000200 |
|---|
| 261 | #define mmBIF_BACO_EXIT_TIMER2_DEFAULT 0x00000300 |
|---|
| 262 | #define mmBIF_BACO_EXIT_TIMER3_DEFAULT 0x00000500 |
|---|
| 263 | #define mmBIF_BACO_EXIT_TIMER4_DEFAULT 0x00000400 |
|---|
| 264 | #define mmMEM_TYPE_CNTL_DEFAULT 0x00000000 |
|---|
| 265 | #define mmNBIF_GFX_ADDR_LUT_CNTL_DEFAULT 0x00000000 |
|---|
| 266 | #define mmNBIF_GFX_ADDR_LUT_0_DEFAULT 0x00000000 |
|---|
| 267 | #define mmNBIF_GFX_ADDR_LUT_1_DEFAULT 0x00000001 |
|---|
| 268 | #define mmNBIF_GFX_ADDR_LUT_2_DEFAULT 0x00000002 |
|---|
| 269 | #define mmNBIF_GFX_ADDR_LUT_3_DEFAULT 0x00000003 |
|---|
| 270 | #define mmNBIF_GFX_ADDR_LUT_4_DEFAULT 0x00000004 |
|---|
| 271 | #define mmNBIF_GFX_ADDR_LUT_5_DEFAULT 0x00000005 |
|---|
| 272 | #define mmNBIF_GFX_ADDR_LUT_6_DEFAULT 0x00000006 |
|---|
| 273 | #define mmNBIF_GFX_ADDR_LUT_7_DEFAULT 0x00000007 |
|---|
| 274 | #define mmNBIF_GFX_ADDR_LUT_8_DEFAULT 0x00000008 |
|---|
| 275 | #define mmNBIF_GFX_ADDR_LUT_9_DEFAULT 0x00000009 |
|---|
| 276 | #define mmNBIF_GFX_ADDR_LUT_10_DEFAULT 0x0000000a |
|---|
| 277 | #define mmNBIF_GFX_ADDR_LUT_11_DEFAULT 0x0000000b |
|---|
| 278 | #define mmNBIF_GFX_ADDR_LUT_12_DEFAULT 0x0000000c |
|---|
| 279 | #define mmNBIF_GFX_ADDR_LUT_13_DEFAULT 0x0000000d |
|---|
| 280 | #define mmNBIF_GFX_ADDR_LUT_14_DEFAULT 0x0000000e |
|---|
| 281 | #define mmNBIF_GFX_ADDR_LUT_15_DEFAULT 0x0000000f |
|---|
| 282 | #define mmREMAP_HDP_MEM_FLUSH_CNTL_DEFAULT 0x0000385c |
|---|
| 283 | #define mmREMAP_HDP_REG_FLUSH_CNTL_DEFAULT 0x00003858 |
|---|
| 284 | #define mmBIF_RB_CNTL_DEFAULT 0x00000000 |
|---|
| 285 | #define mmBIF_RB_BASE_DEFAULT 0x00000000 |
|---|
| 286 | #define mmBIF_RB_RPTR_DEFAULT 0x00000000 |
|---|
| 287 | #define mmBIF_RB_WPTR_DEFAULT 0x00000000 |
|---|
| 288 | #define mmBIF_RB_WPTR_ADDR_HI_DEFAULT 0x00000000 |
|---|
| 289 | #define mmBIF_RB_WPTR_ADDR_LO_DEFAULT 0x00000000 |
|---|
| 290 | #define mmMAILBOX_INDEX_DEFAULT 0x00000000 |
|---|
| 291 | #define mmBIF_MP1_INTR_CTRL_DEFAULT 0x00000000 |
|---|
| 292 | #define mmBIF_UVD_GPUIOV_CFG_SIZE_DEFAULT 0x00000008 |
|---|
| 293 | #define mmBIF_VCE_GPUIOV_CFG_SIZE_DEFAULT 0x00000008 |
|---|
| 294 | #define mmBIF_GFX_SDMA_GPUIOV_CFG_SIZE_DEFAULT 0x00000008 |
|---|
| 295 | #define mmBIF_PERSTB_PAD_CNTL_DEFAULT 0x000000c0 |
|---|
| 296 | #define mmBIF_PX_EN_PAD_CNTL_DEFAULT 0x00000031 |
|---|
| 297 | #define mmBIF_REFPADKIN_PAD_CNTL_DEFAULT 0x00000007 |
|---|
| 298 | #define mmBIF_CLKREQB_PAD_CNTL_DEFAULT 0x00600100 |
|---|
| 299 | #define mmBIF_PWRBRK_PAD_CNTL_DEFAULT 0x00000071 |
|---|
| 300 | #define mmBIF_WAKEB_PAD_CNTL_DEFAULT 0x00000031 |
|---|
| 301 | #define mmBIF_VAUX_PRESENT_PAD_CNTL_DEFAULT 0x0000000d |
|---|
| 302 | |
|---|
| 303 | |
|---|
| 304 | // addressBlock: nbio_nbif0_bif_bx_pf_BIFPFVFDEC1 |
|---|
| 305 | #define mmBIF_BX_PF_BIF_BME_STATUS_DEFAULT 0x00000000 |
|---|
| 306 | #define mmBIF_BX_PF_BIF_ATOMIC_ERR_LOG_DEFAULT 0x00000000 |
|---|
| 307 | #define mmBIF_BX_PF_DOORBELL_SELFRING_GPA_APER_BASE_HIGH_DEFAULT 0x00000000 |
|---|
| 308 | #define mmBIF_BX_PF_DOORBELL_SELFRING_GPA_APER_BASE_LOW_DEFAULT 0x00000000 |
|---|
| 309 | #define mmBIF_BX_PF_DOORBELL_SELFRING_GPA_APER_CNTL_DEFAULT 0x00000100 |
|---|
| 310 | #define mmBIF_BX_PF_HDP_REG_COHERENCY_FLUSH_CNTL_DEFAULT 0x00000000 |
|---|
| 311 | #define mmBIF_BX_PF_HDP_MEM_COHERENCY_FLUSH_CNTL_DEFAULT 0x00000000 |
|---|
| 312 | #define mmBIF_BX_PF_GPU_HDP_FLUSH_REQ_DEFAULT 0x00000000 |
|---|
| 313 | #define mmBIF_BX_PF_GPU_HDP_FLUSH_DONE_DEFAULT 0x00000000 |
|---|
| 314 | #define mmBIF_BX_PF_BIF_TRANS_PENDING_DEFAULT 0x00000000 |
|---|
| 315 | #define mmBIF_BX_PF_NBIF_GFX_ADDR_LUT_BYPASS_DEFAULT 0x00000000 |
|---|
| 316 | #define mmBIF_BX_PF_MAILBOX_MSGBUF_TRN_DW0_DEFAULT 0x00000000 |
|---|
| 317 | #define mmBIF_BX_PF_MAILBOX_MSGBUF_TRN_DW1_DEFAULT 0x00000000 |
|---|
| 318 | #define mmBIF_BX_PF_MAILBOX_MSGBUF_TRN_DW2_DEFAULT 0x00000000 |
|---|
| 319 | #define mmBIF_BX_PF_MAILBOX_MSGBUF_TRN_DW3_DEFAULT 0x00000000 |
|---|
| 320 | #define mmBIF_BX_PF_MAILBOX_MSGBUF_RCV_DW0_DEFAULT 0x00000000 |
|---|
| 321 | #define mmBIF_BX_PF_MAILBOX_MSGBUF_RCV_DW1_DEFAULT 0x00000000 |
|---|
| 322 | #define mmBIF_BX_PF_MAILBOX_MSGBUF_RCV_DW2_DEFAULT 0x00000000 |
|---|
| 323 | #define mmBIF_BX_PF_MAILBOX_MSGBUF_RCV_DW3_DEFAULT 0x00000000 |
|---|
| 324 | #define mmBIF_BX_PF_MAILBOX_CONTROL_DEFAULT 0x00000000 |
|---|
| 325 | #define mmBIF_BX_PF_MAILBOX_INT_CNTL_DEFAULT 0x00000000 |
|---|
| 326 | #define mmBIF_BX_PF_BIF_VMHV_MAILBOX_DEFAULT 0x00000000 |
|---|
| 327 | |
|---|
| 328 | |
|---|
| 329 | // addressBlock: nbio_nbif0_gdc_GDCDEC |
|---|
| 330 | #define mmA2S_CNTL_CL0_DEFAULT 0x02a80540 |
|---|
| 331 | #define mmA2S_CNTL_CL1_DEFAULT 0x02a825a0 |
|---|
| 332 | #define mmA2S_CNTL3_CL0_DEFAULT 0x00000000 |
|---|
| 333 | #define mmA2S_CNTL3_CL1_DEFAULT 0x00000008 |
|---|
| 334 | #define mmA2S_CNTL_SW0_DEFAULT 0x04040000 |
|---|
| 335 | #define mmA2S_CNTL_SW1_DEFAULT 0x04040200 |
|---|
| 336 | #define mmA2S_CNTL_SW2_DEFAULT 0x04040200 |
|---|
| 337 | #define mmA2S_CPLBUF_ALLOC_CNTL_DEFAULT 0x11100001 |
|---|
| 338 | #define mmA2S_TAG_ALLOC_0_DEFAULT 0x00000000 |
|---|
| 339 | #define mmA2S_TAG_ALLOC_1_DEFAULT 0x00000000 |
|---|
| 340 | #define mmA2S_MISC_CNTL_DEFAULT 0x0005000b |
|---|
| 341 | #define mmNGDC_SDP_PORT_CTRL_DEFAULT 0x0000003f |
|---|
| 342 | #define mmSHUB_REGS_IF_CTL_DEFAULT 0x00000000 |
|---|
| 343 | #define mmNGDC_MGCG_CTRL_DEFAULT 0x00000100 |
|---|
| 344 | #define mmNGDC_RESERVED_0_DEFAULT 0x00000000 |
|---|
| 345 | #define mmNGDC_RESERVED_1_DEFAULT 0x00000000 |
|---|
| 346 | #define mmNGDC_SDP_PORT_CTRL_SOCCLK_DEFAULT 0x0000003f |
|---|
| 347 | #define mmBIF_SDMA0_DOORBELL_RANGE_DEFAULT 0x00000000 |
|---|
| 348 | #define mmBIF_SDMA1_DOORBELL_RANGE_DEFAULT 0x00000000 |
|---|
| 349 | #define mmBIF_IH_DOORBELL_RANGE_DEFAULT 0x00000000 |
|---|
| 350 | #define mmBIF_MMSCH0_DOORBELL_RANGE_DEFAULT 0x00000000 |
|---|
| 351 | #define mmBIF_ACV_DOORBELL_RANGE_DEFAULT 0x00000000 |
|---|
| 352 | #define mmBIF_DOORBELL_FENCE_CNTL_DEFAULT 0x00000000 |
|---|
| 353 | #define mmS2A_MISC_CNTL_DEFAULT 0x00000000 |
|---|
| 354 | #define mmNGDC_PG_MISC_CTRL_DEFAULT 0x14006000 |
|---|
| 355 | #define mmNGDC_PGMST_CTRL_DEFAULT 0x00000000 |
|---|
| 356 | #define mmNGDC_PGSLV_CTRL_DEFAULT 0x00001084 |
|---|
| 357 | |
|---|
| 358 | |
|---|
| 359 | // addressBlock: nbio_nbif0_rcc_dev0_epf0_BIFDEC2 |
|---|
| 360 | #define mmRCC_DEV0_EPF0_GFXMSIX_VECT0_ADDR_LO_DEFAULT 0x00000000 |
|---|
| 361 | #define mmRCC_DEV0_EPF0_GFXMSIX_VECT0_ADDR_HI_DEFAULT 0x00000000 |
|---|
| 362 | #define mmRCC_DEV0_EPF0_GFXMSIX_VECT0_MSG_DATA_DEFAULT 0x00000000 |
|---|
| 363 | #define mmRCC_DEV0_EPF0_GFXMSIX_VECT0_CONTROL_DEFAULT 0x00000001 |
|---|
| 364 | #define mmRCC_DEV0_EPF0_GFXMSIX_VECT1_ADDR_LO_DEFAULT 0x00000000 |
|---|
| 365 | #define mmRCC_DEV0_EPF0_GFXMSIX_VECT1_ADDR_HI_DEFAULT 0x00000000 |
|---|
| 366 | #define mmRCC_DEV0_EPF0_GFXMSIX_VECT1_MSG_DATA_DEFAULT 0x00000000 |
|---|
| 367 | #define mmRCC_DEV0_EPF0_GFXMSIX_VECT1_CONTROL_DEFAULT 0x00000001 |
|---|
| 368 | #define mmRCC_DEV0_EPF0_GFXMSIX_VECT2_ADDR_LO_DEFAULT 0x00000000 |
|---|
| 369 | #define mmRCC_DEV0_EPF0_GFXMSIX_VECT2_ADDR_HI_DEFAULT 0x00000000 |
|---|
| 370 | #define mmRCC_DEV0_EPF0_GFXMSIX_VECT2_MSG_DATA_DEFAULT 0x00000000 |
|---|
| 371 | #define mmRCC_DEV0_EPF0_GFXMSIX_VECT2_CONTROL_DEFAULT 0x00000001 |
|---|
| 372 | #define mmRCC_DEV0_EPF0_GFXMSIX_VECT3_ADDR_LO_DEFAULT 0x00000000 |
|---|
| 373 | #define mmRCC_DEV0_EPF0_GFXMSIX_VECT3_ADDR_HI_DEFAULT 0x00000000 |
|---|
| 374 | #define mmRCC_DEV0_EPF0_GFXMSIX_VECT3_MSG_DATA_DEFAULT 0x00000000 |
|---|
| 375 | #define mmRCC_DEV0_EPF0_GFXMSIX_VECT3_CONTROL_DEFAULT 0x00000001 |
|---|
| 376 | #define mmRCC_DEV0_EPF0_GFXMSIX_PBA_DEFAULT 0x00000000 |
|---|
| 377 | |
|---|
| 378 | |
|---|
| 379 | // addressBlock: nbio_pcie0_pswuscfg0_cfgdecp |
|---|
| 380 | #define cfgPSWUSCFG0_0_VENDOR_ID_DEFAULT 0x00000000 |
|---|
| 381 | #define cfgPSWUSCFG0_0_DEVICE_ID_DEFAULT 0x00000000 |
|---|
| 382 | #define cfgPSWUSCFG0_0_COMMAND_DEFAULT 0x00000000 |
|---|
| 383 | #define cfgPSWUSCFG0_0_STATUS_DEFAULT 0x00000000 |
|---|
| 384 | #define cfgPSWUSCFG0_0_REVISION_ID_DEFAULT 0x00000000 |
|---|
| 385 | #define cfgPSWUSCFG0_0_PROG_INTERFACE_DEFAULT 0x00000000 |
|---|
| 386 | #define cfgPSWUSCFG0_0_SUB_CLASS_DEFAULT 0x00000000 |
|---|
| 387 | #define cfgPSWUSCFG0_0_BASE_CLASS_DEFAULT 0x00000000 |
|---|
| 388 | #define cfgPSWUSCFG0_0_CACHE_LINE_DEFAULT 0x00000000 |
|---|
| 389 | #define cfgPSWUSCFG0_0_LATENCY_DEFAULT 0x00000000 |
|---|
| 390 | #define 0x00000000 |
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| 391 | #define cfgPSWUSCFG0_0_BIST_DEFAULT 0x00000000 |
|---|
| 392 | #define cfgPSWUSCFG0_0_SUB_BUS_NUMBER_LATENCY_DEFAULT 0x00000000 |
|---|
| 393 | #define cfgPSWUSCFG0_0_IO_BASE_LIMIT_DEFAULT 0x00000000 |
|---|
| 394 | #define cfgPSWUSCFG0_0_SECONDARY_STATUS_DEFAULT 0x00000000 |
|---|
| 395 | #define cfgPSWUSCFG0_0_MEM_BASE_LIMIT_DEFAULT 0x00000000 |
|---|
| 396 | #define cfgPSWUSCFG0_0_PREF_BASE_LIMIT_DEFAULT 0x00000000 |
|---|
| 397 | #define cfgPSWUSCFG0_0_PREF_BASE_UPPER_DEFAULT 0x00000000 |
|---|
| 398 | #define cfgPSWUSCFG0_0_PREF_LIMIT_UPPER_DEFAULT 0x00000000 |
|---|
| 399 | #define cfgPSWUSCFG0_0_IO_BASE_LIMIT_HI_DEFAULT 0x00000000 |
|---|
| 400 | #define cfgPSWUSCFG0_0_CAP_PTR_DEFAULT 0x00000000 |
|---|
| 401 | #define cfgPSWUSCFG0_0_ROM_BASE_ADDR_DEFAULT 0x00000000 |
|---|
| 402 | #define cfgPSWUSCFG0_0_INTERRUPT_LINE_DEFAULT 0x000000ff |
|---|
| 403 | #define cfgPSWUSCFG0_0_INTERRUPT_PIN_DEFAULT 0x00000000 |
|---|
| 404 | #define cfgPSWUSCFG0_0_IRQ_BRIDGE_CNTL_DEFAULT 0x00000000 |
|---|
| 405 | #define cfgPSWUSCFG0_0_EXT_BRIDGE_CNTL_DEFAULT 0x00000000 |
|---|
| 406 | #define cfgPSWUSCFG0_0_VENDOR_CAP_LIST_DEFAULT 0x00000000 |
|---|
| 407 | #define cfgPSWUSCFG0_0_ADAPTER_ID_W_DEFAULT 0x00000000 |
|---|
| 408 | #define cfgPSWUSCFG0_0_PMI_CAP_LIST_DEFAULT 0x00000000 |
|---|
| 409 | #define cfgPSWUSCFG0_0_PMI_CAP_DEFAULT 0x00000000 |
|---|
| 410 | #define cfgPSWUSCFG0_0_PMI_STATUS_CNTL_DEFAULT 0x00000000 |
|---|
| 411 | #define cfgPSWUSCFG0_0_PCIE_CAP_LIST_DEFAULT 0x0000a000 |
|---|
| 412 | #define cfgPSWUSCFG0_0_PCIE_CAP_DEFAULT 0x00000002 |
|---|
| 413 | #define cfgPSWUSCFG0_0_DEVICE_CAP_DEFAULT 0x00000000 |
|---|
| 414 | #define cfgPSWUSCFG0_0_DEVICE_CNTL_DEFAULT 0x00002910 |
|---|
| 415 | #define cfgPSWUSCFG0_0_DEVICE_STATUS_DEFAULT 0x00000000 |
|---|
| 416 | #define cfgPSWUSCFG0_0_LINK_CAP_DEFAULT 0x00011c04 |
|---|
| 417 | #define cfgPSWUSCFG0_0_LINK_CNTL_DEFAULT 0x00000000 |
|---|
| 418 | #define cfgPSWUSCFG0_0_LINK_STATUS_DEFAULT 0x00000001 |
|---|
| 419 | #define cfgPSWUSCFG0_0_DEVICE_CAP2_DEFAULT 0x00000000 |
|---|
| 420 | #define cfgPSWUSCFG0_0_DEVICE_CNTL2_DEFAULT 0x00000000 |
|---|
| 421 | #define cfgPSWUSCFG0_0_DEVICE_STATUS2_DEFAULT 0x00000000 |
|---|
| 422 | #define cfgPSWUSCFG0_0_LINK_CAP2_DEFAULT 0x0000001e |
|---|
| 423 | #define cfgPSWUSCFG0_0_LINK_CNTL2_DEFAULT 0x00000004 |
|---|
| 424 | #define cfgPSWUSCFG0_0_LINK_STATUS2_DEFAULT 0x00000000 |
|---|
| 425 | #define cfgPSWUSCFG0_0_MSI_CAP_LIST_DEFAULT 0x0000c000 |
|---|
| 426 | #define cfgPSWUSCFG0_0_MSI_MSG_CNTL_DEFAULT 0x00000000 |
|---|
| 427 | #define cfgPSWUSCFG0_0_MSI_MSG_ADDR_LO_DEFAULT 0x00000000 |
|---|
| 428 | #define cfgPSWUSCFG0_0_MSI_MSG_ADDR_HI_DEFAULT 0x00000000 |
|---|
| 429 | #define cfgPSWUSCFG0_0_MSI_MSG_DATA_DEFAULT 0x00000000 |
|---|
| 430 | #define cfgPSWUSCFG0_0_MSI_MSG_DATA_64_DEFAULT 0x00000000 |
|---|
| 431 | #define cfgPSWUSCFG0_0_SSID_CAP_LIST_DEFAULT 0x0000c800 |
|---|
| 432 | #define cfgPSWUSCFG0_0_SSID_CAP_DEFAULT 0x00000000 |
|---|
| 433 | #define cfgPSWUSCFG0_0_MSI_MAP_CAP_LIST_DEFAULT 0x00000000 |
|---|
| 434 | #define cfgPSWUSCFG0_0_MSI_MAP_CAP_DEFAULT 0x00000000 |
|---|
| 435 | #define cfgPSWUSCFG0_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT 0x11000000 |
|---|
| 436 | #define cfgPSWUSCFG0_0_PCIE_VENDOR_SPECIFIC_HDR_DEFAULT 0x00000000 |
|---|
| 437 | #define cfgPSWUSCFG0_0_PCIE_VENDOR_SPECIFIC1_DEFAULT 0x00000000 |
|---|
| 438 | #define cfgPSWUSCFG0_0_PCIE_VENDOR_SPECIFIC2_DEFAULT 0x00000000 |
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| 439 | #define cfgPSWUSCFG0_0_PCIE_VC_ENH_CAP_LIST_DEFAULT 0x14000000 |
|---|
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| 2218 | #define smnRCC_EP_DEV0_0_EP_PCIE_CFG_CNTL_DEFAULT 0x00000000 |
|---|
| 2219 | #define smnRCC_EP_DEV0_0_EP_PCIE_TX_LTR_CNTL_DEFAULT 0x00007468 |
|---|
| 2220 | #define smnPCIE_F1_DPA_SUBSTATE_PWR_ALLOC_0_DEFAULT 0x000000fa |
|---|
| 2221 | #define smnPCIE_F1_DPA_SUBSTATE_PWR_ALLOC_1_DEFAULT 0x000000c8 |
|---|
| 2222 | #define smnPCIE_F1_DPA_SUBSTATE_PWR_ALLOC_2_DEFAULT 0x00000096 |
|---|
| 2223 | #define smnPCIE_F1_DPA_SUBSTATE_PWR_ALLOC_3_DEFAULT 0x00000064 |
|---|
| 2224 | #define smnPCIE_F1_DPA_SUBSTATE_PWR_ALLOC_4_DEFAULT 0x0000004b |
|---|
| 2225 | #define smnPCIE_F1_DPA_SUBSTATE_PWR_ALLOC_5_DEFAULT 0x00000032 |
|---|
| 2226 | #define smnPCIE_F1_DPA_SUBSTATE_PWR_ALLOC_6_DEFAULT 0x00000019 |
|---|
| 2227 | #define smnPCIE_F1_DPA_SUBSTATE_PWR_ALLOC_7_DEFAULT 0x0000000a |
|---|
| 2228 | #define smnRCC_EP_DEV0_0_EP_PCIE_STRAP_MISC_DEFAULT 0x00000000 |
|---|
| 2229 | #define smnRCC_EP_DEV0_0_EP_PCIE_STRAP_MISC2_DEFAULT 0x00000000 |
|---|
| 2230 | #define smnRCC_EP_DEV0_0_EP_PCIE_F0_DPA_CAP_DEFAULT 0x190a1000 |
|---|
| 2231 | #define smnRCC_EP_DEV0_0_EP_PCIE_F0_DPA_LATENCY_INDICATOR_DEFAULT 0x000000f0 |
|---|
| 2232 | #define smnRCC_EP_DEV0_0_EP_PCIE_F0_DPA_CNTL_DEFAULT 0x00000100 |
|---|
| 2233 | #define smnRCC_EP_DEV0_0_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_0_DEFAULT 0x000000fa |
|---|
| 2234 | #define smnRCC_EP_DEV0_0_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_1_DEFAULT 0x000000c8 |
|---|
| 2235 | #define smnRCC_EP_DEV0_0_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_2_DEFAULT 0x00000096 |
|---|
| 2236 | #define smnRCC_EP_DEV0_0_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_3_DEFAULT 0x00000064 |
|---|
| 2237 | #define smnRCC_EP_DEV0_0_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_4_DEFAULT 0x0000004b |
|---|
| 2238 | #define smnRCC_EP_DEV0_0_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_5_DEFAULT 0x00000032 |
|---|
| 2239 | #define smnRCC_EP_DEV0_0_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_6_DEFAULT 0x00000019 |
|---|
| 2240 | #define smnRCC_EP_DEV0_0_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_7_DEFAULT 0x0000000a |
|---|
| 2241 | #define smnRCC_EP_DEV0_0_EP_PCIE_PME_CONTROL_DEFAULT 0x00000000 |
|---|
| 2242 | #define smnRCC_EP_DEV0_0_EP_PCIEP_RESERVED_DEFAULT 0x00000000 |
|---|
| 2243 | #define smnRCC_EP_DEV0_0_EP_PCIE_TX_CNTL_DEFAULT 0x00000000 |
|---|
| 2244 | #define smnRCC_EP_DEV0_0_EP_PCIE_TX_REQUESTER_ID_DEFAULT 0x00000000 |
|---|
| 2245 | #define smnRCC_EP_DEV0_0_EP_PCIE_ERR_CNTL_DEFAULT 0x00000500 |
|---|
| 2246 | #define smnRCC_EP_DEV0_0_EP_PCIE_RX_CNTL_DEFAULT 0x01000000 |
|---|
| 2247 | #define smnRCC_EP_DEV0_0_EP_PCIE_LC_SPEED_CNTL_DEFAULT 0x00000000 |
|---|
| 2248 | |
|---|
| 2249 | |
|---|
| 2250 | // addressBlock: nbio_nbif0_rcc_dwn_dev0_BIFDEC1 |
|---|
| 2251 | #define smnRCC_DWN_DEV0_0_DN_PCIE_RESERVED_DEFAULT 0x00000000 |
|---|
| 2252 | #define smnRCC_DWN_DEV0_0_DN_PCIE_SCRATCH_DEFAULT 0x00000000 |
|---|
| 2253 | #define smnRCC_DWN_DEV0_0_DN_PCIE_CNTL_DEFAULT 0x00000000 |
|---|
| 2254 | #define smnRCC_DWN_DEV0_0_DN_PCIE_CONFIG_CNTL_DEFAULT 0x00000000 |
|---|
| 2255 | #define smnRCC_DWN_DEV0_0_DN_PCIE_RX_CNTL2_DEFAULT 0x00000000 |
|---|
| 2256 | #define smnRCC_DWN_DEV0_0_DN_PCIE_BUS_CNTL_DEFAULT 0x00000080 |
|---|
| 2257 | #define smnRCC_DWN_DEV0_0_DN_PCIE_CFG_CNTL_DEFAULT 0x00000000 |
|---|
| 2258 | #define smnRCC_DWN_DEV0_0_DN_PCIE_STRAP_F0_DEFAULT 0x00000001 |
|---|
| 2259 | #define smnRCC_DWN_DEV0_0_DN_PCIE_STRAP_MISC_DEFAULT 0x00000000 |
|---|
| 2260 | #define smnRCC_DWN_DEV0_0_DN_PCIE_STRAP_MISC2_DEFAULT 0x00000000 |
|---|
| 2261 | |
|---|
| 2262 | |
|---|
| 2263 | // addressBlock: nbio_nbif0_rcc_dwnp_dev0_BIFDEC1 |
|---|
| 2264 | #define smnRCC_DWNP_DEV0_0_PCIE_ERR_CNTL_DEFAULT 0x00000500 |
|---|
| 2265 | #define smnRCC_DWNP_DEV0_0_PCIE_RX_CNTL_DEFAULT 0x00000000 |
|---|
| 2266 | #define smnRCC_DWNP_DEV0_0_PCIE_LC_SPEED_CNTL_DEFAULT 0x00000000 |
|---|
| 2267 | #define smnRCC_DWNP_DEV0_0_PCIE_LC_CNTL2_DEFAULT 0x00000000 |
|---|
| 2268 | #define smnRCC_DWNP_DEV0_0_PCIEP_STRAP_MISC_DEFAULT 0x00000000 |
|---|
| 2269 | #define smnRCC_DWNP_DEV0_0_LTR_MSG_INFO_FROM_EP_DEFAULT 0x00000000 |
|---|
| 2270 | |
|---|
| 2271 | |
|---|
| 2272 | // addressBlock: nbio_nbif0_rcc_dev0_BIFDEC1 |
|---|
| 2273 | #define smnRCC_ERR_INT_CNTL_DEFAULT 0x00000000 |
|---|
| 2274 | #define smnRCC_BACO_CNTL_MISC_DEFAULT 0x00000000 |
|---|
| 2275 | #define smnRCC_RESET_EN_DEFAULT 0x00008000 |
|---|
| 2276 | #define smnRCC_DEV0_0_RCC_VDM_SUPPORT_DEFAULT 0x00000000 |
|---|
| 2277 | #define smnRCC_DEV0_0_RCC_MARGIN_PARAM_CNTL0_DEFAULT 0x0a80a0df |
|---|
| 2278 | #define smnRCC_DEV0_0_RCC_MARGIN_PARAM_CNTL1_DEFAULT 0x0000f000 |
|---|
| 2279 | #define smnRCC_GPUIOV_REGION_DEFAULT 0x00000000 |
|---|
| 2280 | #define smnRCC_PEER_REG_RANGE0_DEFAULT 0xffff0000 |
|---|
| 2281 | #define smnRCC_PEER_REG_RANGE1_DEFAULT 0xffff0000 |
|---|
| 2282 | #define smnRCC_DEV0_0_RCC_BUS_CNTL_DEFAULT 0x00000000 |
|---|
| 2283 | #define smnRCC_CONFIG_CNTL_DEFAULT 0x00000000 |
|---|
| 2284 | #define smnRCC_CONFIG_F0_BASE_DEFAULT 0x00000000 |
|---|
| 2285 | #define smnRCC_CONFIG_APER_SIZE_DEFAULT 0x00000000 |
|---|
| 2286 | #define smnRCC_CONFIG_REG_APER_SIZE_DEFAULT 0x00000000 |
|---|
| 2287 | #define smnRCC_XDMA_LO_DEFAULT 0x00000000 |
|---|
| 2288 | #define smnRCC_XDMA_HI_DEFAULT 0x00000000 |
|---|
| 2289 | #define smnRCC_DEV0_0_RCC_FEATURES_CONTROL_MISC_DEFAULT 0x00000000 |
|---|
| 2290 | #define smnRCC_BUSNUM_CNTL1_DEFAULT 0x00000000 |
|---|
| 2291 | #define smnRCC_BUSNUM_LIST0_DEFAULT 0x00000000 |
|---|
| 2292 | #define smnRCC_BUSNUM_LIST1_DEFAULT 0x00000000 |
|---|
| 2293 | #define smnRCC_BUSNUM_CNTL2_DEFAULT 0x00000000 |
|---|
| 2294 | #define smnRCC_CAPTURE_HOST_BUSNUM_DEFAULT 0x00000000 |
|---|
| 2295 | #define smnRCC_HOST_BUSNUM_DEFAULT 0x00000000 |
|---|
| 2296 | #define smnRCC_PEER0_FB_OFFSET_HI_DEFAULT 0x00000000 |
|---|
| 2297 | #define smnRCC_PEER0_FB_OFFSET_LO_DEFAULT 0x00000000 |
|---|
| 2298 | #define smnRCC_PEER1_FB_OFFSET_HI_DEFAULT 0x00000000 |
|---|
| 2299 | #define smnRCC_PEER1_FB_OFFSET_LO_DEFAULT 0x00000000 |
|---|
| 2300 | #define smnRCC_PEER2_FB_OFFSET_HI_DEFAULT 0x00000000 |
|---|
| 2301 | #define smnRCC_PEER2_FB_OFFSET_LO_DEFAULT 0x00000000 |
|---|
| 2302 | #define smnRCC_PEER3_FB_OFFSET_HI_DEFAULT 0x00000000 |
|---|
| 2303 | #define smnRCC_PEER3_FB_OFFSET_LO_DEFAULT 0x00000000 |
|---|
| 2304 | #define smnRCC_DEVFUNCNUM_LIST0_DEFAULT 0x00000000 |
|---|
| 2305 | #define smnRCC_DEVFUNCNUM_LIST1_DEFAULT 0x00000000 |
|---|
| 2306 | #define smnRCC_DEV0_0_RCC_DEV0_LINK_CNTL_DEFAULT 0x00000000 |
|---|
| 2307 | #define smnRCC_DEV0_0_RCC_CMN_LINK_CNTL_DEFAULT 0x00400000 |
|---|
| 2308 | #define smnRCC_DEV0_0_RCC_EP_REQUESTERID_RESTORE_DEFAULT 0x00000000 |
|---|
| 2309 | #define smnRCC_DEV0_0_RCC_LTR_LSWITCH_CNTL_DEFAULT 0x00000000 |
|---|
| 2310 | #define smnRCC_DEV0_0_RCC_MH_ARB_CNTL_DEFAULT 0x00000000 |
|---|
| 2311 | |
|---|
| 2312 | |
|---|
| 2313 | // addressBlock: nbio_nbif0_bif_bx_BIFDEC1 |
|---|
| 2314 | #define smnCC_BIF_BX_STRAP0_DEFAULT 0x00000000 |
|---|
| 2315 | #define smnCC_BIF_BX_PINSTRAP0_DEFAULT 0x00000000 |
|---|
| 2316 | #define smnBIF_MM_INDACCESS_CNTL_DEFAULT 0x00000000 |
|---|
| 2317 | #define smnBUS_CNTL_DEFAULT 0x00000000 |
|---|
| 2318 | #define smnBIF_SCRATCH0_DEFAULT 0x00000000 |
|---|
| 2319 | #define smnBIF_SCRATCH1_DEFAULT 0x00000000 |
|---|
| 2320 | #define smnBX_RESET_EN_DEFAULT 0x00010000 |
|---|
| 2321 | #define smnMM_CFGREGS_CNTL_DEFAULT 0x00000000 |
|---|
| 2322 | #define smnBX_RESET_CNTL_DEFAULT 0x00000000 |
|---|
| 2323 | #define smnINTERRUPT_CNTL_DEFAULT 0x00000000 |
|---|
| 2324 | #define smnINTERRUPT_CNTL2_DEFAULT 0x00000000 |
|---|
| 2325 | #define smnCLKREQB_PAD_CNTL_DEFAULT 0x000008e0 |
|---|
| 2326 | #define smnBIF_FEATURES_CONTROL_MISC_DEFAULT 0x00800000 |
|---|
| 2327 | #define smnBIF_DOORBELL_CNTL_DEFAULT 0x00000000 |
|---|
| 2328 | #define smnBIF_DOORBELL_INT_CNTL_DEFAULT 0x00000000 |
|---|
| 2329 | #define smnBIF_FB_EN_DEFAULT 0x00000000 |
|---|
| 2330 | #define smnBIF_INTR_CNTL_DEFAULT 0x00000000 |
|---|
| 2331 | #define smnBIF_MST_TRANS_PENDING_VF_DEFAULT 0x00000000 |
|---|
| 2332 | #define smnBIF_SLV_TRANS_PENDING_VF_DEFAULT 0x00000000 |
|---|
| 2333 | #define smnBACO_CNTL_DEFAULT 0x00000000 |
|---|
| 2334 | #define smnBIF_BACO_EXIT_TIME0_DEFAULT 0x00000100 |
|---|
| 2335 | #define smnBIF_BACO_EXIT_TIMER1_DEFAULT 0x1c000200 |
|---|
| 2336 | #define smnBIF_BACO_EXIT_TIMER2_DEFAULT 0x00000300 |
|---|
| 2337 | #define smnBIF_BACO_EXIT_TIMER3_DEFAULT 0x00000500 |
|---|
| 2338 | #define smnBIF_BACO_EXIT_TIMER4_DEFAULT 0x00000400 |
|---|
| 2339 | #define smnMEM_TYPE_CNTL_DEFAULT 0x00000000 |
|---|
| 2340 | #define smnNBIF_GFX_ADDR_LUT_CNTL_DEFAULT 0x00000000 |
|---|
| 2341 | #define smnNBIF_GFX_ADDR_LUT_0_DEFAULT 0x00000000 |
|---|
| 2342 | #define smnNBIF_GFX_ADDR_LUT_1_DEFAULT 0x00000001 |
|---|
| 2343 | #define smnNBIF_GFX_ADDR_LUT_2_DEFAULT 0x00000002 |
|---|
| 2344 | #define smnNBIF_GFX_ADDR_LUT_3_DEFAULT 0x00000003 |
|---|
| 2345 | #define smnNBIF_GFX_ADDR_LUT_4_DEFAULT 0x00000004 |
|---|
| 2346 | #define smnNBIF_GFX_ADDR_LUT_5_DEFAULT 0x00000005 |
|---|
| 2347 | #define smnNBIF_GFX_ADDR_LUT_6_DEFAULT 0x00000006 |
|---|
| 2348 | #define smnNBIF_GFX_ADDR_LUT_7_DEFAULT 0x00000007 |
|---|
| 2349 | #define smnNBIF_GFX_ADDR_LUT_8_DEFAULT 0x00000008 |
|---|
| 2350 | #define smnNBIF_GFX_ADDR_LUT_9_DEFAULT 0x00000009 |
|---|
| 2351 | #define smnNBIF_GFX_ADDR_LUT_10_DEFAULT 0x0000000a |
|---|
| 2352 | #define smnNBIF_GFX_ADDR_LUT_11_DEFAULT 0x0000000b |
|---|
| 2353 | #define smnNBIF_GFX_ADDR_LUT_12_DEFAULT 0x0000000c |
|---|
| 2354 | #define smnNBIF_GFX_ADDR_LUT_13_DEFAULT 0x0000000d |
|---|
| 2355 | #define smnNBIF_GFX_ADDR_LUT_14_DEFAULT 0x0000000e |
|---|
| 2356 | #define smnNBIF_GFX_ADDR_LUT_15_DEFAULT 0x0000000f |
|---|
| 2357 | #define smnREMAP_HDP_MEM_FLUSH_CNTL_DEFAULT 0x0000385c |
|---|
| 2358 | #define smnREMAP_HDP_REG_FLUSH_CNTL_DEFAULT 0x00003858 |
|---|
| 2359 | #define smnBIF_RB_CNTL_DEFAULT 0x00000000 |
|---|
| 2360 | #define smnBIF_RB_BASE_DEFAULT 0x00000000 |
|---|
| 2361 | #define smnBIF_RB_RPTR_DEFAULT 0x00000000 |
|---|
| 2362 | #define smnBIF_RB_WPTR_DEFAULT 0x00000000 |
|---|
| 2363 | #define smnBIF_RB_WPTR_ADDR_HI_DEFAULT 0x00000000 |
|---|
| 2364 | #define smnBIF_RB_WPTR_ADDR_LO_DEFAULT 0x00000000 |
|---|
| 2365 | #define smnMAILBOX_INDEX_DEFAULT 0x00000000 |
|---|
| 2366 | #define smnBIF_MP1_INTR_CTRL_DEFAULT 0x00000000 |
|---|
| 2367 | #define smnBIF_UVD_GPUIOV_CFG_SIZE_DEFAULT 0x00000008 |
|---|
| 2368 | #define smnBIF_VCE_GPUIOV_CFG_SIZE_DEFAULT 0x00000008 |
|---|
| 2369 | #define smnBIF_GFX_SDMA_GPUIOV_CFG_SIZE_DEFAULT 0x00000008 |
|---|
| 2370 | #define smnBIF_PERSTB_PAD_CNTL_DEFAULT 0x000000c0 |
|---|
| 2371 | #define smnBIF_PX_EN_PAD_CNTL_DEFAULT 0x00000031 |
|---|
| 2372 | #define smnBIF_REFPADKIN_PAD_CNTL_DEFAULT 0x00000007 |
|---|
| 2373 | #define smnBIF_CLKREQB_PAD_CNTL_DEFAULT 0x00600100 |
|---|
| 2374 | #define smnBIF_PWRBRK_PAD_CNTL_DEFAULT 0x00000071 |
|---|
| 2375 | #define smnBIF_WAKEB_PAD_CNTL_DEFAULT 0x00000031 |
|---|
| 2376 | #define smnBIF_VAUX_PRESENT_PAD_CNTL_DEFAULT 0x0000000d |
|---|
| 2377 | |
|---|
| 2378 | |
|---|
| 2379 | // addressBlock: nbio_nbif0_bif_bx_pf_BIFPFVFDEC1 |
|---|
| 2380 | #define smnBIF_BME_STATUS_DEFAULT 0x00000000 |
|---|
| 2381 | #define smnBIF_ATOMIC_ERR_LOG_DEFAULT 0x00000000 |
|---|
| 2382 | #define smnDOORBELL_SELFRING_GPA_APER_BASE_HIGH_DEFAULT 0x00000000 |
|---|
| 2383 | #define smnDOORBELL_SELFRING_GPA_APER_BASE_LOW_DEFAULT 0x00000000 |
|---|
| 2384 | #define smnDOORBELL_SELFRING_GPA_APER_CNTL_DEFAULT 0x00000100 |
|---|
| 2385 | #define smnHDP_REG_COHERENCY_FLUSH_CNTL_DEFAULT 0x00000000 |
|---|
| 2386 | #define smnHDP_MEM_COHERENCY_FLUSH_CNTL_DEFAULT 0x00000000 |
|---|
| 2387 | #define smnGPU_HDP_FLUSH_REQ_DEFAULT 0x00000000 |
|---|
| 2388 | #define smnGPU_HDP_FLUSH_DONE_DEFAULT 0x00000000 |
|---|
| 2389 | #define smnBIF_TRANS_PENDING_DEFAULT 0x00000000 |
|---|
| 2390 | #define smnNBIF_GFX_ADDR_LUT_BYPASS_DEFAULT 0x00000000 |
|---|
| 2391 | #define smnMAILBOX_MSGBUF_TRN_DW0_DEFAULT 0x00000000 |
|---|
| 2392 | #define smnMAILBOX_MSGBUF_TRN_DW1_DEFAULT 0x00000000 |
|---|
| 2393 | #define smnMAILBOX_MSGBUF_TRN_DW2_DEFAULT 0x00000000 |
|---|
| 2394 | #define smnMAILBOX_MSGBUF_TRN_DW3_DEFAULT 0x00000000 |
|---|
| 2395 | #define smnMAILBOX_MSGBUF_RCV_DW0_DEFAULT 0x00000000 |
|---|
| 2396 | #define smnMAILBOX_MSGBUF_RCV_DW1_DEFAULT 0x00000000 |
|---|
| 2397 | #define smnMAILBOX_MSGBUF_RCV_DW2_DEFAULT 0x00000000 |
|---|
| 2398 | #define smnMAILBOX_MSGBUF_RCV_DW3_DEFAULT 0x00000000 |
|---|
| 2399 | #define smnMAILBOX_CONTROL_DEFAULT 0x00000000 |
|---|
| 2400 | #define smnMAILBOX_INT_CNTL_DEFAULT 0x00000000 |
|---|
| 2401 | #define smnBIF_VMHV_MAILBOX_DEFAULT 0x00000000 |
|---|
| 2402 | |
|---|
| 2403 | |
|---|
| 2404 | // addressBlock: nbio_nbif0_rcc_shadow_reg_shadowdec |
|---|
| 2405 | #define smnSHADOW_COMMAND_DEFAULT 0x00000000 |
|---|
| 2406 | #define smnSHADOW_BASE_ADDR_1_DEFAULT 0x00000000 |
|---|
| 2407 | #define smnSHADOW_BASE_ADDR_2_DEFAULT 0x00000000 |
|---|
| 2408 | #define smnSHADOW_SUB_BUS_NUMBER_LATENCY_DEFAULT 0x00000000 |
|---|
| 2409 | #define smnSHADOW_IO_BASE_LIMIT_DEFAULT 0x00000000 |
|---|
| 2410 | #define smnSHADOW_MEM_BASE_LIMIT_DEFAULT 0x00000000 |
|---|
| 2411 | #define smnSHADOW_PREF_BASE_LIMIT_DEFAULT 0x00000000 |
|---|
| 2412 | #define smnSHADOW_PREF_BASE_UPPER_DEFAULT 0x00000000 |
|---|
| 2413 | #define smnSHADOW_PREF_LIMIT_UPPER_DEFAULT 0x00000000 |
|---|
| 2414 | #define smnSHADOW_IO_BASE_LIMIT_HI_DEFAULT 0x00000000 |
|---|
| 2415 | #define smnSHADOW_IRQ_BRIDGE_CNTL_DEFAULT 0x00000000 |
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| 2604 | #define smnINTR_LINE_ENABLE_DEFAULT 0x000000ff |
|---|
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|---|
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|---|
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|---|
| 2608 | #define smnBIFC_BME_ERR_LOG_DEFAULT 0x00000000 |
|---|
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|---|
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|---|
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| 2613 | #define smnBIFC_DMA_ATTR_OVERRIDE_DEV0_F6_F7_DEFAULT 0x80108010 |
|---|
| 2614 | #define smnBIFC_DMA_ATTR_CNTL2_DEV0_DEFAULT 0x00000000 |
|---|
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| 2659 | #define smnNBIF_VWIRE_CTRL_DEFAULT 0x00000000 |
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| 2660 | #define smnNBIF_SMN_VWR_VCHG_DIS_CTRL_DEFAULT 0x00000000 |
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| 2661 | #define smnNBIF_SMN_VWR_VCHG_RST_CTRL0_DEFAULT 0x00000000 |
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| 2664 | #define smnNBIF_SMN_VWR_VCHG_DIS_CTRL_1_DEFAULT 0x00000000 |
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| 2668 | #define smnSMN_MST_EP_CNTL1_DEFAULT 0x00000000 |
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| 2670 | #define smnNBIF_SDP_VWR_VCHG_DIS_CTRL_DEFAULT 0x00000000 |
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| 2672 | #define smnNBIF_SDP_VWR_VCHG_RST_CTRL1_DEFAULT 0x00000000 |
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| 2673 | #define smnNBIF_SDP_VWR_VCHG_TRIG_DEFAULT 0x00000000 |
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| 2674 | #define smnBIFC_A2S_SDP_PORT_CTRL_DEFAULT 0x0000003f |
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| 2675 | #define smnBIFC_A2S_CNTL_SW0_DEFAULT 0x04040000 |
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| 2676 | #define smnBIFC_A2S_MISC_CNTL_DEFAULT 0x0000000b |
|---|
| 2677 | #define smnBIFC_A2S_TAG_ALLOC_0_DEFAULT 0x00000000 |
|---|
| 2678 | #define smnBIFC_A2S_TAG_ALLOC_1_DEFAULT 0x00000000 |
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|---|
| 2680 | #define smnBIFC_A2S_CPLBUF_ALLOC_CNTL_DEFAULT 0x11100001 |
|---|
| 2681 | |
|---|
| 2682 | |
|---|
| 2683 | // addressBlock: nbio_nbif0_rcc_pfc_amdgfx_RCCPFCDEC |
|---|
| 2684 | #define smnRCC_PFC_AMDGFX_RCC_PFC_LTR_CNTL_DEFAULT 0x00000000 |
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|---|
| 2686 | #define smnRCC_PFC_AMDGFX_RCC_PFC_STICKY_RESTORE_0_DEFAULT 0x00000000 |
|---|
| 2687 | #define smnRCC_PFC_AMDGFX_RCC_PFC_STICKY_RESTORE_1_DEFAULT 0x00000000 |
|---|
| 2688 | #define smnRCC_PFC_AMDGFX_RCC_PFC_STICKY_RESTORE_2_DEFAULT 0x00000000 |
|---|
| 2689 | #define smnRCC_PFC_AMDGFX_RCC_PFC_STICKY_RESTORE_3_DEFAULT 0x00000000 |
|---|
| 2690 | #define smnRCC_PFC_AMDGFX_RCC_PFC_STICKY_RESTORE_4_DEFAULT 0x00000000 |
|---|
| 2691 | #define smnRCC_PFC_AMDGFX_RCC_PFC_STICKY_RESTORE_5_DEFAULT 0x00000000 |
|---|
| 2692 | #define smnRCC_PFC_AMDGFX_RCC_PFC_AUXPWR_CNTL_DEFAULT 0x00000000 |
|---|
| 2693 | |
|---|
| 2694 | |
|---|
| 2695 | // addressBlock: nbio_nbif0_rcc_pfc_amdgfxaz_RCCPFCDEC |
|---|
| 2696 | #define smnRCC_PFC_AMDGFXAZ_RCC_PFC_LTR_CNTL_DEFAULT 0x00000000 |
|---|
| 2697 | #define smnRCC_PFC_AMDGFXAZ_RCC_PFC_PME_RESTORE_DEFAULT 0x00000000 |
|---|
| 2698 | #define smnRCC_PFC_AMDGFXAZ_RCC_PFC_STICKY_RESTORE_0_DEFAULT 0x00000000 |
|---|
| 2699 | #define smnRCC_PFC_AMDGFXAZ_RCC_PFC_STICKY_RESTORE_1_DEFAULT 0x00000000 |
|---|
| 2700 | #define smnRCC_PFC_AMDGFXAZ_RCC_PFC_STICKY_RESTORE_2_DEFAULT 0x00000000 |
|---|
| 2701 | #define smnRCC_PFC_AMDGFXAZ_RCC_PFC_STICKY_RESTORE_3_DEFAULT 0x00000000 |
|---|
| 2702 | #define smnRCC_PFC_AMDGFXAZ_RCC_PFC_STICKY_RESTORE_4_DEFAULT 0x00000000 |
|---|
| 2703 | #define smnRCC_PFC_AMDGFXAZ_RCC_PFC_STICKY_RESTORE_5_DEFAULT 0x00000000 |
|---|
| 2704 | #define smnRCC_PFC_AMDGFXAZ_RCC_PFC_AUXPWR_CNTL_DEFAULT 0x00000000 |
|---|
| 2705 | |
|---|
| 2706 | |
|---|
| 2707 | // addressBlock: nbio_nbif0_rcc_pfc_usb_RCCPFCDEC |
|---|
| 2708 | #define smnRCC_PFC_USB_RCC_PFC_LTR_CNTL_DEFAULT 0x00000000 |
|---|
| 2709 | #define smnRCC_PFC_USB_RCC_PFC_PME_RESTORE_DEFAULT 0x00000000 |
|---|
| 2710 | #define smnRCC_PFC_USB_RCC_PFC_STICKY_RESTORE_0_DEFAULT 0x00000000 |
|---|
| 2711 | #define smnRCC_PFC_USB_RCC_PFC_STICKY_RESTORE_1_DEFAULT 0x00000000 |
|---|
| 2712 | #define smnRCC_PFC_USB_RCC_PFC_STICKY_RESTORE_2_DEFAULT 0x00000000 |
|---|
| 2713 | #define smnRCC_PFC_USB_RCC_PFC_STICKY_RESTORE_3_DEFAULT 0x00000000 |
|---|
| 2714 | #define smnRCC_PFC_USB_RCC_PFC_STICKY_RESTORE_4_DEFAULT 0x00000000 |
|---|
| 2715 | #define smnRCC_PFC_USB_RCC_PFC_STICKY_RESTORE_5_DEFAULT 0x00000000 |
|---|
| 2716 | #define smnRCC_PFC_USB_RCC_PFC_AUXPWR_CNTL_DEFAULT 0x00000000 |
|---|
| 2717 | |
|---|
| 2718 | |
|---|
| 2719 | // addressBlock: nbio_nbif0_rcc_pfc_pd_controller_RCCPFCDEC |
|---|
| 2720 | #define smnRCC_PFC_PD_CONTROLLER_RCC_PFC_LTR_CNTL_DEFAULT 0x00000000 |
|---|
| 2721 | #define smnRCC_PFC_PD_CONTROLLER_RCC_PFC_PME_RESTORE_DEFAULT 0x00000000 |
|---|
| 2722 | #define smnRCC_PFC_PD_CONTROLLER_RCC_PFC_STICKY_RESTORE_0_DEFAULT 0x00000000 |
|---|
| 2723 | #define smnRCC_PFC_PD_CONTROLLER_RCC_PFC_STICKY_RESTORE_1_DEFAULT 0x00000000 |
|---|
| 2724 | #define smnRCC_PFC_PD_CONTROLLER_RCC_PFC_STICKY_RESTORE_2_DEFAULT 0x00000000 |
|---|
| 2725 | #define smnRCC_PFC_PD_CONTROLLER_RCC_PFC_STICKY_RESTORE_3_DEFAULT 0x00000000 |
|---|
| 2726 | #define smnRCC_PFC_PD_CONTROLLER_RCC_PFC_STICKY_RESTORE_4_DEFAULT 0x00000000 |
|---|
| 2727 | #define smnRCC_PFC_PD_CONTROLLER_RCC_PFC_STICKY_RESTORE_5_DEFAULT 0x00000000 |
|---|
| 2728 | #define smnRCC_PFC_PD_CONTROLLER_RCC_PFC_AUXPWR_CNTL_DEFAULT 0x00000000 |
|---|
| 2729 | |
|---|
| 2730 | |
|---|
| 2731 | // addressBlock: nbio_nbif0_bif_rst_bif_rst_regblk |
|---|
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|---|
| 2735 | #define smnBIF_RST_MISC_CTRL_DEFAULT 0x000e0648 |
|---|
| 2736 | #define smnBIF_RST_MISC_CTRL2_DEFAULT 0x80070000 |
|---|
| 2737 | #define smnBIF_RST_MISC_CTRL3_DEFAULT 0x00104900 |
|---|
| 2738 | #define smnBIF_RST_GFXVF_FLR_IDLE_DEFAULT 0x00000000 |
|---|
| 2739 | #define smnDEV0_PF0_FLR_RST_CTRL_DEFAULT 0x8206a0a9 |
|---|
| 2740 | #define smnDEV0_PF1_FLR_RST_CTRL_DEFAULT 0x02060009 |
|---|
| 2741 | #define smnDEV0_PF2_FLR_RST_CTRL_DEFAULT 0x02060009 |
|---|
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|---|
| 2743 | #define smnDEV0_PF4_FLR_RST_CTRL_DEFAULT 0x02060009 |
|---|
| 2744 | #define smnDEV0_PF5_FLR_RST_CTRL_DEFAULT 0x02060009 |
|---|
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|---|
| 2746 | #define smnDEV0_PF7_FLR_RST_CTRL_DEFAULT 0x02060009 |
|---|
| 2747 | #define smnBIF_INST_RESET_INTR_STS_DEFAULT 0x00000000 |
|---|
| 2748 | #define smnBIF_PF_FLR_INTR_STS_DEFAULT 0x00000000 |
|---|
| 2749 | #define smnBIF_D3HOTD0_INTR_STS_DEFAULT 0x00000000 |
|---|
| 2750 | #define smnBIF_POWER_INTR_STS_DEFAULT 0x00000000 |
|---|
| 2751 | #define smnBIF_PF_DSTATE_INTR_STS_DEFAULT 0x00000000 |
|---|
| 2752 | #define smnSELF_SOFT_RST_2_DEFAULT 0x00000000 |
|---|
| 2753 | #define smnBIF_PF0_VF_FLR_INTR_STS_DEFAULT 0x00000000 |
|---|
| 2754 | #define smnBIF_INST_RESET_INTR_MASK_DEFAULT 0x00000000 |
|---|
| 2755 | #define smnBIF_PF_FLR_INTR_MASK_DEFAULT 0x00000000 |
|---|
| 2756 | #define smnBIF_D3HOTD0_INTR_MASK_DEFAULT 0x000000ff |
|---|
| 2757 | #define smnBIF_POWER_INTR_MASK_DEFAULT 0x00000000 |
|---|
| 2758 | #define smnBIF_PF_DSTATE_INTR_MASK_DEFAULT 0x00000000 |
|---|
| 2759 | #define smnBIF_PF0_VF_FLR_INTR_MASK_DEFAULT 0x00000000 |
|---|
| 2760 | #define smnBIF_PF_FLR_RST_DEFAULT 0x00000000 |
|---|
| 2761 | #define smnBIF_PF0_VF_FLR_RST_DEFAULT 0x00000000 |
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| 2762 | #define smnBIF_DEV0_PF0_DSTATE_VALUE_DEFAULT 0x00000000 |
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| 2763 | #define smnBIF_DEV0_PF1_DSTATE_VALUE_DEFAULT 0x00000000 |
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| 2771 | #define smnDEV0_PF1_D3HOTD0_RST_CTRL_DEFAULT 0x0000001b |
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| 2775 | #define smnDEV0_PF5_D3HOTD0_RST_CTRL_DEFAULT 0x0000001b |
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| 2776 | #define smnDEV0_PF6_D3HOTD0_RST_CTRL_DEFAULT 0x0000001b |
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| 2779 | #define smnBIF_USB_SHUB_RS_RESET_CNTL_DEFAULT 0x00000000 |
|---|
| 2780 | |
|---|
| 2781 | |
|---|
| 2782 | // addressBlock: nbio_nbif0_bif_ras_bif_ras_regblk |
|---|
| 2783 | #define smnBIFL_RAS_CENTRAL_CNTL_DEFAULT 0x00000000 |
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| 2784 | #define smnBIFL_RAS_CENTRAL_STATUS_DEFAULT 0x00000000 |
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| 2789 | #define smnBIFL_RAS_LEAF4_CTRL_DEFAULT 0x00000f61 |
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| 2790 | #define smnBIFL_RAS_LEAF0_STATUS_DEFAULT 0x00000000 |
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| 2797 | |
|---|
| 2798 | |
|---|
| 2799 | // addressBlock: nbio_nbif0_bif_swus_SUMDEC |
|---|
| 2800 | #define smnSUM_INDEX_DEFAULT 0x00000000 |
|---|
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| 7364 | #define smnPCIEMSIX_VECT231_ADDR_HI_DEFAULT 0x00000000 |
|---|
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|---|
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|---|
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|---|
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| 7432 | #define smnPCIEMSIX_VECT248_ADDR_HI_DEFAULT 0x00000000 |
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| 7440 | #define smnPCIEMSIX_VECT250_ADDR_HI_DEFAULT 0x00000000 |
|---|
| 7441 | #define smnPCIEMSIX_VECT250_MSG_DATA_DEFAULT 0x00000000 |
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| 7442 | #define smnPCIEMSIX_VECT250_CONTROL_DEFAULT 0x00000000 |
|---|
| 7443 | #define smnPCIEMSIX_VECT251_ADDR_LO_DEFAULT 0x00000000 |
|---|
| 7444 | #define smnPCIEMSIX_VECT251_ADDR_HI_DEFAULT 0x00000000 |
|---|
| 7445 | #define smnPCIEMSIX_VECT251_MSG_DATA_DEFAULT 0x00000000 |
|---|
| 7446 | #define smnPCIEMSIX_VECT251_CONTROL_DEFAULT 0x00000000 |
|---|
| 7447 | #define smnPCIEMSIX_VECT252_ADDR_LO_DEFAULT 0x00000000 |
|---|
| 7448 | #define smnPCIEMSIX_VECT252_ADDR_HI_DEFAULT 0x00000000 |
|---|
| 7449 | #define smnPCIEMSIX_VECT252_MSG_DATA_DEFAULT 0x00000000 |
|---|
| 7450 | #define smnPCIEMSIX_VECT252_CONTROL_DEFAULT 0x00000000 |
|---|
| 7451 | #define smnPCIEMSIX_VECT253_ADDR_LO_DEFAULT 0x00000000 |
|---|
| 7452 | #define smnPCIEMSIX_VECT253_ADDR_HI_DEFAULT 0x00000000 |
|---|
| 7453 | #define smnPCIEMSIX_VECT253_MSG_DATA_DEFAULT 0x00000000 |
|---|
| 7454 | #define smnPCIEMSIX_VECT253_CONTROL_DEFAULT 0x00000000 |
|---|
| 7455 | #define smnPCIEMSIX_VECT254_ADDR_LO_DEFAULT 0x00000000 |
|---|
| 7456 | #define smnPCIEMSIX_VECT254_ADDR_HI_DEFAULT 0x00000000 |
|---|
| 7457 | #define smnPCIEMSIX_VECT254_MSG_DATA_DEFAULT 0x00000000 |
|---|
| 7458 | #define smnPCIEMSIX_VECT254_CONTROL_DEFAULT 0x00000000 |
|---|
| 7459 | #define smnPCIEMSIX_VECT255_ADDR_LO_DEFAULT 0x00000000 |
|---|
| 7460 | #define smnPCIEMSIX_VECT255_ADDR_HI_DEFAULT 0x00000000 |
|---|
| 7461 | #define smnPCIEMSIX_VECT255_MSG_DATA_DEFAULT 0x00000000 |
|---|
| 7462 | #define smnPCIEMSIX_VECT255_CONTROL_DEFAULT 0x00000000 |
|---|
| 7463 | |
|---|
| 7464 | |
|---|
| 7465 | // addressBlock: nbio_nbif0_pciemsix_0_usb_MSIXPDEC |
|---|
| 7466 | #define smnPCIEMSIX_PBA_0_DEFAULT 0x00000000 |
|---|
| 7467 | #define smnPCIEMSIX_PBA_1_DEFAULT 0x00000000 |
|---|
| 7468 | #define smnPCIEMSIX_PBA_2_DEFAULT 0x00000000 |
|---|
| 7469 | #define smnPCIEMSIX_PBA_3_DEFAULT 0x00000000 |
|---|
| 7470 | #define smnPCIEMSIX_PBA_4_DEFAULT 0x00000000 |
|---|
| 7471 | #define smnPCIEMSIX_PBA_5_DEFAULT 0x00000000 |
|---|
| 7472 | #define smnPCIEMSIX_PBA_6_DEFAULT 0x00000000 |
|---|
| 7473 | #define smnPCIEMSIX_PBA_7_DEFAULT 0x00000000 |
|---|
| 7474 | |
|---|
| 7475 | |
|---|
| 7476 | // addressBlock: nbio_pcie0_pswusp0_pciedir_p |
|---|
| 7477 | #define smnPCIEP_RESERVED_DEFAULT 0x00000000 |
|---|
| 7478 | #define smnPCIEP_SCRATCH_DEFAULT 0x00000000 |
|---|
| 7479 | #define smnPCIEP_PORT_CNTL_DEFAULT 0x06000009 |
|---|
| 7480 | #define smnPCIE_TX_CNTL_DEFAULT 0x00408000 |
|---|
| 7481 | #define smnPCIE_TX_REQUESTER_ID_DEFAULT 0x00000000 |
|---|
| 7482 | #define smnPCIE_TX_VENDOR_SPECIFIC_DEFAULT 0x00000000 |
|---|
| 7483 | #define smnPCIE_TX_REQUEST_NUM_CNTL_DEFAULT 0x02000000 |
|---|
| 7484 | #define smnPCIE_TX_SEQ_DEFAULT 0x00000000 |
|---|
| 7485 | #define smnPCIE_TX_REPLAY_DEFAULT 0x00480003 |
|---|
| 7486 | #define smnPCIE_TX_ACK_LATENCY_LIMIT_DEFAULT 0x00000000 |
|---|
| 7487 | #define smnPCIE_TX_NOP_DLLP_DEFAULT 0x00000000 |
|---|
| 7488 | #define smnPCIE_TX_CNTL_2_DEFAULT 0x00000004 |
|---|
| 7489 | #define smnPCIE_TX_CREDITS_ADVT_P_DEFAULT 0x00000000 |
|---|
| 7490 | #define smnPCIE_TX_CREDITS_ADVT_NP_DEFAULT 0x00000000 |
|---|
| 7491 | #define smnPCIE_TX_CREDITS_ADVT_CPL_DEFAULT 0x00000000 |
|---|
| 7492 | #define smnPCIE_TX_CREDITS_INIT_P_DEFAULT 0x00000000 |
|---|
| 7493 | #define smnPCIE_TX_CREDITS_INIT_NP_DEFAULT 0x00000000 |
|---|
| 7494 | #define smnPCIE_TX_CREDITS_INIT_CPL_DEFAULT 0x00000000 |
|---|
| 7495 | #define smnPCIE_TX_CREDITS_STATUS_DEFAULT 0x00000000 |
|---|
| 7496 | #define smnPCIE_TX_CREDITS_FCU_THRESHOLD_DEFAULT 0x03330333 |
|---|
| 7497 | #define smnPCIE_P_PORT_LANE_STATUS_DEFAULT 0x00000000 |
|---|
| 7498 | #define smnPCIE_FC_P_DEFAULT 0x00020008 |
|---|
| 7499 | #define smnPCIE_FC_NP_DEFAULT 0x00020002 |
|---|
| 7500 | #define smnPCIE_FC_CPL_DEFAULT 0x00000000 |
|---|
| 7501 | #define smnPCIE_FC_P_VC1_DEFAULT 0x00020008 |
|---|
| 7502 | #define smnPCIE_FC_NP_VC1_DEFAULT 0x00000000 |
|---|
| 7503 | #define smnPCIE_FC_CPL_VC1_DEFAULT 0x00000000 |
|---|
| 7504 | #define smnPSWUSP0_PCIE_ERR_CNTL_DEFAULT 0x00000500 |
|---|
| 7505 | #define smnPSWUSP0_PCIE_RX_CNTL_DEFAULT 0x01084000 |
|---|
| 7506 | #define smnPCIE_RX_EXPECTED_SEQNUM_DEFAULT 0x00000000 |
|---|
| 7507 | #define smnPCIE_RX_VENDOR_SPECIFIC_DEFAULT 0x00000000 |
|---|
| 7508 | #define smnPCIE_RX_CNTL3_DEFAULT 0x00000000 |
|---|
| 7509 | #define smnPCIE_RX_CREDITS_ALLOCATED_P_DEFAULT 0x00000000 |
|---|
| 7510 | #define smnPCIE_RX_CREDITS_ALLOCATED_NP_DEFAULT 0x00000000 |
|---|
| 7511 | #define smnPCIE_RX_CREDITS_ALLOCATED_CPL_DEFAULT 0x00000000 |
|---|
| 7512 | #define smnPCIEP_ERROR_INJECT_PHYSICAL_DEFAULT 0x00000000 |
|---|
| 7513 | #define smnPCIEP_ERROR_INJECT_TRANSACTION_DEFAULT 0x00000000 |
|---|
| 7514 | #define smnPCIEP_SRIOV_PRIV_CTRL_DEFAULT 0x00000000 |
|---|
| 7515 | #define smnPCIEP_NAK_COUNTER_DEFAULT 0x00000000 |
|---|
| 7516 | #define smnPCIE_LC_CNTL_DEFAULT 0x40010050 |
|---|
| 7517 | #define smnPCIE_LC_TRAINING_CNTL_DEFAULT 0x94009880 |
|---|
| 7518 | #define smnPCIE_LC_LINK_WIDTH_CNTL_DEFAULT 0xda800006 |
|---|
| 7519 | #define smnPCIE_LC_N_FTS_CNTL_DEFAULT 0x00ffc20c |
|---|
| 7520 | #define smnPSWUSP0_PCIE_LC_SPEED_CNTL_DEFAULT 0x10000200 |
|---|
| 7521 | #define smnPCIE_LC_STATE0_DEFAULT 0x00000000 |
|---|
| 7522 | #define smnPCIE_LC_STATE1_DEFAULT 0x00000000 |
|---|
| 7523 | #define smnPCIE_LC_STATE2_DEFAULT 0x00000000 |
|---|
| 7524 | #define smnPCIE_LC_STATE3_DEFAULT 0x00000000 |
|---|
| 7525 | #define smnPCIE_LC_STATE4_DEFAULT 0x00000000 |
|---|
| 7526 | #define smnPCIE_LC_STATE5_DEFAULT 0x00000000 |
|---|
| 7527 | #define smnPCIE_LINK_MANAGEMENT_CNTL2_DEFAULT 0x00000000 |
|---|
| 7528 | #define smnPSWUSP0_PCIE_LC_CNTL2_DEFAULT 0x96180280 |
|---|
| 7529 | #define smnPCIE_LC_BW_CHANGE_CNTL_DEFAULT 0x00000000 |
|---|
| 7530 | #define smnPCIE_LC_CDR_CNTL_DEFAULT 0x01018060 |
|---|
| 7531 | #define smnPCIE_LC_LANE_CNTL_DEFAULT 0x00000000 |
|---|
| 7532 | #define smnPCIE_LC_CNTL3_DEFAULT 0xa850a020 |
|---|
| 7533 | #define smnPCIE_LC_CNTL4_DEFAULT 0x0340048c |
|---|
| 7534 | #define smnPCIE_LC_CNTL5_DEFAULT 0x40200000 |
|---|
| 7535 | #define smnPCIE_LC_FORCE_COEFF_DEFAULT 0x00080000 |
|---|
| 7536 | #define smnPCIE_LC_BEST_EQ_SETTINGS_DEFAULT 0x00000000 |
|---|
| 7537 | #define smnPCIE_LC_FORCE_EQ_REQ_COEFF_DEFAULT 0x00000000 |
|---|
| 7538 | #define smnPCIE_LC_CNTL6_DEFAULT 0x8a000090 |
|---|
| 7539 | #define smnPCIE_LC_CNTL7_DEFAULT 0x010002ee |
|---|
| 7540 | #define smnPCIE_LINK_MANAGEMENT_STATUS_DEFAULT 0x00000000 |
|---|
| 7541 | #define smnPCIE_LINK_MANAGEMENT_MASK_DEFAULT 0x00003fff |
|---|
| 7542 | #define smnPCIE_LINK_MANAGEMENT_CNTL_DEFAULT 0x00000000 |
|---|
| 7543 | #define smnPCIEP_STRAP_LC_DEFAULT 0x00000000 |
|---|
| 7544 | #define smnPSWUSP0_PCIEP_STRAP_MISC_DEFAULT 0x00000000 |
|---|
| 7545 | #define smnPCIEP_STRAP_LC2_DEFAULT 0x00000000 |
|---|
| 7546 | #define smnPCIE_LC_L1_PM_SUBSTATE_DEFAULT 0x04540000 |
|---|
| 7547 | #define smnPCIE_LC_L1_PM_SUBSTATE2_DEFAULT 0x00000000 |
|---|
| 7548 | #define smnPCIE_LC_PORT_ORDER_DEFAULT 0x00000000 |
|---|
| 7549 | #define smnPCIEP_BCH_ECC_CNTL_DEFAULT 0x00000100 |
|---|
| 7550 | #define smnPCIE_LC_CNTL8_DEFAULT 0x00400000 |
|---|
| 7551 | #define smnPCIE_LC_CNTL9_DEFAULT 0xf0ffec00 |
|---|
| 7552 | #define smnPCIE_LC_FORCE_COEFF2_DEFAULT 0x00080000 |
|---|
| 7553 | #define smnPCIE_LC_FORCE_EQ_REQ_COEFF2_DEFAULT 0x00000000 |
|---|
| 7554 | #define smnPCIE_LC_FINE_GRAIN_CLK_GATE_OVERRIDES_DEFAULT 0x00000003 |
|---|
| 7555 | #define smnPCIE_LC_CNTL10_DEFAULT 0x30000003 |
|---|
| 7556 | #define smnPCIE_LC_CNTL11_DEFAULT 0x00602000 |
|---|
| 7557 | #define smnPCIE_LC_CNTL12_DEFAULT 0x00000017 |
|---|
| 7558 | #define smnPCIE_LC_SAVE_RESTORE_1_DEFAULT 0x00000000 |
|---|
| 7559 | #define smnPCIE_LC_SAVE_RESTORE_2_DEFAULT 0x00000000 |
|---|
| 7560 | |
|---|
| 7561 | |
|---|
| 7562 | // addressBlock: nbio_pcie0_pciedir |
|---|
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| 8475 | #define cfgBIF_CFG_DEV0_EPF0_VF7_0_ROM_BASE_ADDR_DEFAULT 0x00000000 |
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| 8535 | |
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| 18220 | #define cfgGFX_MMIOREG_CAM_CNTL_DEFAULT 0x00000000 |
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| 18224 | |
|---|
| 18225 | |
|---|
| 18226 | // addressBlock: nbio_nbif0_syshub_mmreg_syshubdec |
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| 18330 | |
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| 18331 | |
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| 18333 | #define cfgRCC_DEV0_EPF0_RCC_ERR_LOG_DEFAULT 0x00000000 |
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| 18338 | |
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|---|
| 18340 | // addressBlock: nbio_nbif0_rcc_dev0_BIFDEC1 |
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| 18354 | #define cfgRCC_CONFIG_REG_APER_SIZE_DEFAULT 0x00000000 |
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| 18360 | #define cfgRCC_BUSNUM_LIST1_DEFAULT 0x00000000 |
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| 18361 | #define cfgRCC_BUSNUM_CNTL2_DEFAULT 0x00000000 |
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| 18362 | #define cfgRCC_CAPTURE_HOST_BUSNUM_DEFAULT 0x00000000 |
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| 18363 | #define cfgRCC_HOST_BUSNUM_DEFAULT 0x00000000 |
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| 18367 | #define cfgRCC_PEER1_FB_OFFSET_LO_DEFAULT 0x00000000 |
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| 18368 | #define cfgRCC_PEER2_FB_OFFSET_HI_DEFAULT 0x00000000 |
|---|
| 18369 | #define cfgRCC_PEER2_FB_OFFSET_LO_DEFAULT 0x00000000 |
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| 18370 | #define cfgRCC_PEER3_FB_OFFSET_HI_DEFAULT 0x00000000 |
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| 18371 | #define cfgRCC_PEER3_FB_OFFSET_LO_DEFAULT 0x00000000 |
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| 18372 | #define cfgRCC_DEVFUNCNUM_LIST0_DEFAULT 0x00000000 |
|---|
| 18373 | #define cfgRCC_DEVFUNCNUM_LIST1_DEFAULT 0x00000000 |
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| 18374 | #define cfgRCC_DEV0_LINK_CNTL_DEFAULT 0x00000000 |
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| 18375 | #define cfgRCC_CMN_LINK_CNTL_DEFAULT 0x00400000 |
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| 18376 | #define cfgRCC_EP_REQUESTERID_RESTORE_DEFAULT 0x00000000 |
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| 18377 | #define cfgRCC_LTR_LSWITCH_CNTL_DEFAULT 0x00000000 |
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| 18378 | #define cfgRCC_MH_ARB_CNTL_DEFAULT 0x00000000 |
|---|
| 18379 | |
|---|
| 18380 | |
|---|
| 18381 | // addressBlock: nbio_nbif0_bif_bx_BIFDEC1 |
|---|
| 18382 | #define cfgCC_BIF_BX_STRAP0_DEFAULT 0x00000000 |
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| 18383 | #define cfgCC_BIF_BX_PINSTRAP0_DEFAULT 0x00000000 |
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| 18387 | #define cfgBIF_SCRATCH1_DEFAULT 0x00000000 |
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| 18389 | #define cfgMM_CFGREGS_CNTL_DEFAULT 0x00000000 |
|---|
| 18390 | #define cfgBX_RESET_CNTL_DEFAULT 0x00000000 |
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| 18394 | #define cfgBIF_FEATURES_CONTROL_MISC_DEFAULT 0x00800000 |
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| 18395 | #define cfgBIF_DOORBELL_CNTL_DEFAULT 0x00000000 |
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| 18396 | #define cfgBIF_DOORBELL_INT_CNTL_DEFAULT 0x00000000 |
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| 18398 | #define cfgBIF_INTR_CNTL_DEFAULT 0x00000000 |
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| 18399 | #define cfgBIF_MST_TRANS_PENDING_VF_DEFAULT 0x00000000 |
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| 18400 | #define cfgBIF_SLV_TRANS_PENDING_VF_DEFAULT 0x00000000 |
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| 18401 | #define cfgBACO_CNTL_DEFAULT 0x00000000 |
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| 18403 | #define cfgBIF_BACO_EXIT_TIMER1_DEFAULT 0x1c000200 |
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| 18407 | #define cfgMEM_TYPE_CNTL_DEFAULT 0x00000000 |
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| 18410 | #define cfgNBIF_GFX_ADDR_LUT_1_DEFAULT 0x00000001 |
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| 18428 | #define cfgBIF_RB_BASE_DEFAULT 0x00000000 |
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| 18435 | #define cfgBIF_UVD_GPUIOV_CFG_SIZE_DEFAULT 0x00000008 |
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| 18436 | #define cfgBIF_VCE_GPUIOV_CFG_SIZE_DEFAULT 0x00000008 |
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| 18437 | #define cfgBIF_GFX_SDMA_GPUIOV_CFG_SIZE_DEFAULT 0x00000008 |
|---|
| 18438 | #define cfgBIF_PERSTB_PAD_CNTL_DEFAULT 0x000000c0 |
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| 18439 | #define cfgBIF_PX_EN_PAD_CNTL_DEFAULT 0x00000031 |
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| 18440 | #define cfgBIF_REFPADKIN_PAD_CNTL_DEFAULT 0x00000007 |
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| 18442 | #define cfgBIF_PWRBRK_PAD_CNTL_DEFAULT 0x00000071 |
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| 18443 | #define cfgBIF_WAKEB_PAD_CNTL_DEFAULT 0x00000031 |
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| 18445 | |
|---|
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| 18448 | #define cfgBIF_BX_PF_BIF_BME_STATUS_DEFAULT 0x00000000 |
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| 18452 | #define cfgBIF_BX_PF_DOORBELL_SELFRING_GPA_APER_CNTL_DEFAULT 0x00000100 |
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| 18453 | #define cfgBIF_BX_PF_HDP_REG_COHERENCY_FLUSH_CNTL_DEFAULT 0x00000000 |
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| 18465 | #define cfgBIF_BX_PF_MAILBOX_MSGBUF_RCV_DW2_DEFAULT 0x00000000 |
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| 18466 | #define cfgBIF_BX_PF_MAILBOX_MSGBUF_RCV_DW3_DEFAULT 0x00000000 |
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| 18470 | |
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| 18472 | // addressBlock: nbio_nbif0_gdc_GDCDEC |
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| 18473 | #define cfgA2S_CNTL_CL0_DEFAULT 0x02a80540 |
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| 18474 | #define cfgA2S_CNTL_CL1_DEFAULT 0x02a825a0 |
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| 18475 | #define cfgA2S_CNTL3_CL0_DEFAULT 0x00000000 |
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| 18476 | #define cfgA2S_CNTL3_CL1_DEFAULT 0x00000008 |
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| 18480 | #define cfgA2S_CPLBUF_ALLOC_CNTL_DEFAULT 0x11100001 |
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| 18481 | #define cfgA2S_TAG_ALLOC_0_DEFAULT 0x00000000 |
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| 18482 | #define cfgA2S_TAG_ALLOC_1_DEFAULT 0x00000000 |
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| 18483 | #define cfgA2S_MISC_CNTL_DEFAULT 0x0005000b |
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| 18484 | #define cfgNGDC_SDP_PORT_CTRL_DEFAULT 0x0000003f |
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| 18485 | #define cfgSHUB_REGS_IF_CTL_DEFAULT 0x00000000 |
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| 18486 | #define cfgNGDC_MGCG_CTRL_DEFAULT 0x00000100 |
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| 18487 | #define cfgNGDC_RESERVED_0_DEFAULT 0x00000000 |
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| 18489 | #define cfgNGDC_SDP_PORT_CTRL_SOCCLK_DEFAULT 0x0000003f |
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| 18490 | #define cfgBIF_SDMA0_DOORBELL_RANGE_DEFAULT 0x00000000 |
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| 18491 | #define cfgBIF_SDMA1_DOORBELL_RANGE_DEFAULT 0x00000000 |
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| 18494 | #define cfgBIF_ACV_DOORBELL_RANGE_DEFAULT 0x00000000 |
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| 18500 | |
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| 18501 | |
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| 18502 | // addressBlock: nbio_nbif0_rcc_dev0_epf0_BIFDEC2 |
|---|
| 18503 | #define cfgRCC_DEV0_EPF0_GFXMSIX_VECT0_ADDR_LO_DEFAULT 0x00000000 |
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| 18520 | |
|---|
| 18521 | #endif |
|---|
| 18522 | |
|---|
