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| 21 | * |
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| 22 | */ |
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| 23 | #ifndef _nbio_7_11_0_OFFSET_HEADER |
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| 24 | #define |
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| 25 | |
|---|
| 26 | |
|---|
| 27 | |
|---|
| 28 | // addressBlock: nbio_iohub_nb_nbcfg_nb_cfgdec |
|---|
| 29 | // base address: 0x0 |
|---|
| 30 | #define cfgNBCFG_SCRATCH_0 0x0068 |
|---|
| 31 | #define cfgNBCFG_SCRATCH_1 0x006c |
|---|
| 32 | #define cfgNBCFG_SCRATCH_2 0x0070 |
|---|
| 33 | #define cfgNBCFG_SCRATCH_3 0x0074 |
|---|
| 34 | #define cfgNBCFG_SCRATCH_4 0x0078 |
|---|
| 35 | |
|---|
| 36 | |
|---|
| 37 | // addressBlock: nbio_iohub_iommu_l2_iommul2cfg |
|---|
| 38 | // base address: 0x0 |
|---|
| 39 | |
|---|
| 40 | |
|---|
| 41 | // addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_bifcfgdecp |
|---|
| 42 | // base address: 0x0 |
|---|
| 43 | #define cfgPCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_GPUIOV 0x0580 |
|---|
| 44 | |
|---|
| 45 | |
|---|
| 46 | // addressBlock: nbio_iohub_nb_nbcfg_nb_cfgdec |
|---|
| 47 | // base address: 0x13b00000 |
|---|
| 48 | #define regNB_NBCFG0_NB_VENDOR_ID 0xe80000 |
|---|
| 49 | #define regNB_NBCFG0_NB_VENDOR_ID_BASE_IDX 5 |
|---|
| 50 | #define regNB_NBCFG0_NB_DEVICE_ID 0xe80000 |
|---|
| 51 | #define regNB_NBCFG0_NB_DEVICE_ID_BASE_IDX 5 |
|---|
| 52 | #define regNB_NBCFG0_NB_COMMAND 0xe80001 |
|---|
| 53 | #define regNB_NBCFG0_NB_COMMAND_BASE_IDX 5 |
|---|
| 54 | #define regNB_NBCFG0_NB_STATUS 0xe80001 |
|---|
| 55 | #define regNB_NBCFG0_NB_STATUS_BASE_IDX 5 |
|---|
| 56 | #define regNB_NBCFG0_NB_SUB_CLASS 0xe80002 |
|---|
| 57 | #define regNB_NBCFG0_NB_SUB_CLASS_BASE_IDX 5 |
|---|
| 58 | #define regNB_NBCFG0_NB_BASE_CODE 0xe80002 |
|---|
| 59 | #define regNB_NBCFG0_NB_BASE_CODE_BASE_IDX 5 |
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|---|
| 61 | #define regNB_NBCFG0_NB_CACHE_LINE_BASE_IDX 5 |
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| 62 | #define regNB_NBCFG0_NB_LATENCY 0xe80003 |
|---|
| 63 | #define regNB_NBCFG0_NB_LATENCY_BASE_IDX 5 |
|---|
| 64 | #define 0xe80003 |
|---|
| 65 | #define 5 |
|---|
| 66 | #define regNB_NBCFG0_NB_ADAPTER_ID 0xe8000b |
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| 67 | #define regNB_NBCFG0_NB_ADAPTER_ID_BASE_IDX 5 |
|---|
| 68 | #define regNB_NBCFG0_NB_CAPABILITIES_PTR 0xe8000d |
|---|
| 69 | #define regNB_NBCFG0_NB_CAPABILITIES_PTR_BASE_IDX 5 |
|---|
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|---|
| 71 | #define 5 |
|---|
| 72 | #define regNB_NBCFG0_NB_PCI_CTRL 0xe80013 |
|---|
| 73 | #define regNB_NBCFG0_NB_PCI_CTRL_BASE_IDX 5 |
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| 75 | #define regNB_NBCFG0_NB_ADAPTER_ID_W_BASE_IDX 5 |
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|---|
| 79 | #define regNB_NBCFG0_NBCFG_SCRATCH_1_BASE_IDX 5 |
|---|
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| 81 | #define regNB_NBCFG0_NBCFG_SCRATCH_2_BASE_IDX 5 |
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| 85 | #define regNB_NBCFG0_NBCFG_SCRATCH_4_BASE_IDX 5 |
|---|
| 86 | #define regNB_NBCFG0_NB_PCI_ARB 0xe80021 |
|---|
| 87 | #define regNB_NBCFG0_NB_PCI_ARB_BASE_IDX 5 |
|---|
| 88 | #define regNB_NBCFG0_NB_DRAM_SLOT1_BASE 0xe80022 |
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| 89 | #define regNB_NBCFG0_NB_DRAM_SLOT1_BASE_BASE_IDX 5 |
|---|
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|---|
| 91 | #define regNB_NBCFG0_NB_INDEX_DATA_MUTEX0_BASE_IDX 5 |
|---|
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|---|
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| 95 | #define regNB_NBCFG0_NB_VENDOR_ID_W_BASE_IDX 5 |
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| 97 | #define regNB_NBCFG0_NB_DEVICE_ID_W_BASE_IDX 5 |
|---|
| 98 | |
|---|
| 99 | |
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| 100 | // addressBlock: nbio_iohub_nb_fastreg_fastreg_cfgdec |
|---|
| 101 | // base address: 0x13b07000 |
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|---|
| 103 | #define regFASTREG_APERTURE_BASE_IDX 5 |
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| 104 | |
|---|
| 105 | |
|---|
| 106 | // addressBlock: nbio_iohub_nb_misc_misc_cfgdec |
|---|
| 107 | // base address: 0x13b10000 |
|---|
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| 113 | #define regNB_SPARE2_BASE_IDX 5 |
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|---|
| 115 | #define regNB_REVID_BASE_IDX 5 |
|---|
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|---|
| 117 | #define regNBIO_LCLK_DS_MASK_BASE_IDX 5 |
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|---|
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|---|
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| 129 | #define regNB_LOWER_DRAM2_BASE_BASE_IDX 5 |
|---|
| 130 | #define regNB_UPPER_DRAM2_BASE 0xe8401e |
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| 131 | #define regNB_UPPER_DRAM2_BASE_BASE_IDX 5 |
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| 133 | #define regSB_LOCATION_BASE_IDX 5 |
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|---|
| 139 | #define regSW_SMI_CNTL_BASE_IDX 5 |
|---|
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|---|
| 141 | #define regSW_SCI_CNTL_BASE_IDX 5 |
|---|
| 142 | #define regAPML_SW_STATUS 0xe84045 |
|---|
| 143 | #define regAPML_SW_STATUS_BASE_IDX 5 |
|---|
| 144 | #define regSW_GIC_SPI_CNTL 0xe84047 |
|---|
| 145 | #define regSW_GIC_SPI_CNTL_BASE_IDX 5 |
|---|
| 146 | #define regSW_SYNCFLOOD_CNTL 0xe84049 |
|---|
| 147 | #define regSW_SYNCFLOOD_CNTL_BASE_IDX 5 |
|---|
| 148 | #define regNB_TOP_OF_DRAM3 0xe8404e |
|---|
| 149 | #define regNB_TOP_OF_DRAM3_BASE_IDX 5 |
|---|
| 150 | #define regCAM_CONTROL 0xe84052 |
|---|
| 151 | #define regCAM_CONTROL_BASE_IDX 5 |
|---|
| 152 | #define regCAM_TARGET_INDEX_ADDR_BOTTOM 0xe84053 |
|---|
| 153 | #define regCAM_TARGET_INDEX_ADDR_BOTTOM_BASE_IDX 5 |
|---|
| 154 | #define regCAM_TARGET_INDEX_ADDR_TOP 0xe84054 |
|---|
| 155 | #define regCAM_TARGET_INDEX_ADDR_TOP_BASE_IDX 5 |
|---|
| 156 | #define regCAM_TARGET_INDEX_DATA 0xe84055 |
|---|
| 157 | #define regCAM_TARGET_INDEX_DATA_BASE_IDX 5 |
|---|
| 158 | #define regCAM_TARGET_INDEX_DATA_MASK 0xe84056 |
|---|
| 159 | #define regCAM_TARGET_INDEX_DATA_MASK_BASE_IDX 5 |
|---|
| 160 | #define regCAM_TARGET_DATA_ADDR_BOTTOM 0xe84057 |
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| 161 | #define regCAM_TARGET_DATA_ADDR_BOTTOM_BASE_IDX 5 |
|---|
| 162 | #define regCAM_TARGET_DATA_ADDR_TOP 0xe84059 |
|---|
| 163 | #define regCAM_TARGET_DATA_ADDR_TOP_BASE_IDX 5 |
|---|
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|---|
| 165 | #define regCAM_TARGET_DATA_BASE_IDX 5 |
|---|
| 166 | #define regCAM_TARGET_DATA_MASK 0xe8405b |
|---|
| 167 | #define regCAM_TARGET_DATA_MASK_BASE_IDX 5 |
|---|
| 168 | #define regPCIE_VDM_NODE0_CTRL4 0xe84064 |
|---|
| 169 | #define regPCIE_VDM_NODE0_CTRL4_BASE_IDX 5 |
|---|
| 170 | #define regPCIE_VDM_CNTL2 0xe8408c |
|---|
| 171 | #define regPCIE_VDM_CNTL2_BASE_IDX 5 |
|---|
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|---|
| 173 | #define regPCIE_VDM_CNTL3_BASE_IDX 5 |
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|---|
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|---|
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|---|
| 177 | #define regSTALL_CONTROL_XBARPORT0_1_BASE_IDX 5 |
|---|
| 178 | #define regSTALL_CONTROL_XBARPORT1_0 0xe84093 |
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| 179 | #define regSTALL_CONTROL_XBARPORT1_0_BASE_IDX 5 |
|---|
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|---|
| 181 | #define regSTALL_CONTROL_XBARPORT1_1_BASE_IDX 5 |
|---|
| 182 | #define regSTALL_CONTROL_XBARPORT2_0 0xe84096 |
|---|
| 183 | #define regSTALL_CONTROL_XBARPORT2_0_BASE_IDX 5 |
|---|
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|---|
| 185 | #define regSTALL_CONTROL_XBARPORT2_1_BASE_IDX 5 |
|---|
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|---|
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|---|
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|---|
| 189 | #define regSTALL_CONTROL_XBARPORT3_1_BASE_IDX 5 |
|---|
| 190 | #define regSTALL_CONTROL_XBARPORT4_0 0xe8409c |
|---|
| 191 | #define regSTALL_CONTROL_XBARPORT4_0_BASE_IDX 5 |
|---|
| 192 | #define regSTALL_CONTROL_XBARPORT4_1 0xe8409d |
|---|
| 193 | #define regSTALL_CONTROL_XBARPORT4_1_BASE_IDX 5 |
|---|
| 194 | #define regSTALL_CONTROL_XBARPORT5_0 0xe8409f |
|---|
| 195 | #define regSTALL_CONTROL_XBARPORT5_0_BASE_IDX 5 |
|---|
| 196 | #define regSTALL_CONTROL_XBARPORT5_1 0xe840a0 |
|---|
| 197 | #define regSTALL_CONTROL_XBARPORT5_1_BASE_IDX 5 |
|---|
| 198 | #define regNB_DRAM3_BASE 0xe840b1 |
|---|
| 199 | #define regNB_DRAM3_BASE_BASE_IDX 5 |
|---|
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|---|
| 201 | #define regPSP_BASE_ADDR_LO_BASE_IDX 5 |
|---|
| 202 | #define regPSP_BASE_ADDR_HI 0xe840b9 |
|---|
| 203 | #define regPSP_BASE_ADDR_HI_BASE_IDX 5 |
|---|
| 204 | #define regSMU_BASE_ADDR_LO 0xe840ba |
|---|
| 205 | #define regSMU_BASE_ADDR_LO_BASE_IDX 5 |
|---|
| 206 | #define regSMU_BASE_ADDR_HI 0xe840bb |
|---|
| 207 | #define regSMU_BASE_ADDR_HI_BASE_IDX 5 |
|---|
| 208 | #define regFASTREG_BASE_ADDR_LO 0xe840c0 |
|---|
| 209 | #define regFASTREG_BASE_ADDR_LO_BASE_IDX 5 |
|---|
| 210 | #define regFASTREG_BASE_ADDR_HI 0xe840c1 |
|---|
| 211 | #define regFASTREG_BASE_ADDR_HI_BASE_IDX 5 |
|---|
| 212 | #define regFASTREGCNTL_BASE_ADDR_LO 0xe840c2 |
|---|
| 213 | #define regFASTREGCNTL_BASE_ADDR_LO_BASE_IDX 5 |
|---|
| 214 | #define regFASTREGCNTL_BASE_ADDR_HI 0xe840c3 |
|---|
| 215 | #define regFASTREGCNTL_BASE_ADDR_HI_BASE_IDX 5 |
|---|
| 216 | #define regMISC0_BASE_ADDR_LO 0xe840d8 |
|---|
| 217 | #define regMISC0_BASE_ADDR_LO_BASE_IDX 5 |
|---|
| 218 | #define regMISC0_BASE_ADDR_HI 0xe840d9 |
|---|
| 219 | #define regMISC0_BASE_ADDR_HI_BASE_IDX 5 |
|---|
| 220 | #define regMISC1_BASE_ADDR_LO 0xe840da |
|---|
| 221 | #define regMISC1_BASE_ADDR_LO_BASE_IDX 5 |
|---|
| 222 | #define regMISC1_BASE_ADDR_HI 0xe840db |
|---|
| 223 | #define regMISC1_BASE_ADDR_HI_BASE_IDX 5 |
|---|
| 224 | #define regMISC2_BASE_ADDR_LO 0xe840dc |
|---|
| 225 | #define regMISC2_BASE_ADDR_LO_BASE_IDX 5 |
|---|
| 226 | #define regMISC2_BASE_ADDR_HI 0xe840dd |
|---|
| 227 | #define regMISC2_BASE_ADDR_HI_BASE_IDX 5 |
|---|
| 228 | #define regMISC3_BASE_ADDR_LO 0xe840de |
|---|
| 229 | #define regMISC3_BASE_ADDR_LO_BASE_IDX 5 |
|---|
| 230 | #define regMISC3_BASE_ADDR_HI 0xe840df |
|---|
| 231 | #define regMISC3_BASE_ADDR_HI_BASE_IDX 5 |
|---|
| 232 | #define regSCRATCH_4 0xe840fc |
|---|
| 233 | #define regSCRATCH_4_BASE_IDX 5 |
|---|
| 234 | #define regSCRATCH_5 0xe840fd |
|---|
| 235 | #define regSCRATCH_5_BASE_IDX 5 |
|---|
| 236 | #define regSMU_BLOCK_CPU 0xe840fe |
|---|
| 237 | #define regSMU_BLOCK_CPU_BASE_IDX 5 |
|---|
| 238 | #define regSMU_BLOCK_CPU_STATUS 0xe840ff |
|---|
| 239 | #define regSMU_BLOCK_CPU_STATUS_BASE_IDX 5 |
|---|
| 240 | #define regTRAP_STATUS 0xe84100 |
|---|
| 241 | #define regTRAP_STATUS_BASE_IDX 5 |
|---|
| 242 | #define regTRAP_REQUEST0 0xe84101 |
|---|
| 243 | #define regTRAP_REQUEST0_BASE_IDX 5 |
|---|
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|---|
| 245 | #define regTRAP_REQUEST1_BASE_IDX 5 |
|---|
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|---|
| 247 | #define regTRAP_REQUEST2_BASE_IDX 5 |
|---|
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|---|
| 249 | #define regTRAP_REQUEST3_BASE_IDX 5 |
|---|
| 250 | #define regTRAP_REQUEST4 0xe84105 |
|---|
| 251 | #define regTRAP_REQUEST4_BASE_IDX 5 |
|---|
| 252 | #define regTRAP_REQUEST5 0xe84106 |
|---|
| 253 | #define regTRAP_REQUEST5_BASE_IDX 5 |
|---|
| 254 | #define regTRAP_REQUEST_DATASTRB0 0xe84108 |
|---|
| 255 | #define regTRAP_REQUEST_DATASTRB0_BASE_IDX 5 |
|---|
| 256 | #define regTRAP_REQUEST_DATASTRB1 0xe84109 |
|---|
| 257 | #define regTRAP_REQUEST_DATASTRB1_BASE_IDX 5 |
|---|
| 258 | #define regTRAP_REQUEST_DATA0 0xe84110 |
|---|
| 259 | #define regTRAP_REQUEST_DATA0_BASE_IDX 5 |
|---|
| 260 | #define regTRAP_REQUEST_DATA1 0xe84111 |
|---|
| 261 | #define regTRAP_REQUEST_DATA1_BASE_IDX 5 |
|---|
| 262 | #define regTRAP_REQUEST_DATA2 0xe84112 |
|---|
| 263 | #define regTRAP_REQUEST_DATA2_BASE_IDX 5 |
|---|
| 264 | #define regTRAP_REQUEST_DATA3 0xe84113 |
|---|
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|---|
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|---|
| 267 | #define regTRAP_REQUEST_DATA4_BASE_IDX 5 |
|---|
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|---|
| 271 | #define regTRAP_REQUEST_DATA6_BASE_IDX 5 |
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|---|
| 273 | #define regTRAP_REQUEST_DATA7_BASE_IDX 5 |
|---|
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|---|
| 275 | #define regTRAP_REQUEST_DATA8_BASE_IDX 5 |
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|---|
| 277 | #define regTRAP_REQUEST_DATA9_BASE_IDX 5 |
|---|
| 278 | #define regTRAP_REQUEST_DATA10 0xe8411a |
|---|
| 279 | #define regTRAP_REQUEST_DATA10_BASE_IDX 5 |
|---|
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| 557 | #define regSB_MEM_BASE_LIMIT_BASE_IDX 5 |
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| 558 | #define regSB_PREF_BASE_LIMIT 0xe85004 |
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| 559 | #define regSB_PREF_BASE_LIMIT_BASE_IDX 5 |
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| 561 | #define regSB_PREF_BASE_UPPER_BASE_IDX 5 |
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|---|
| 563 | #define regSB_PREF_LIMIT_UPPER_BASE_IDX 5 |
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| 565 | #define regSB_IO_BASE_LIMIT_HI_BASE_IDX 5 |
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| 573 | #define regSB_SLOT_CAP_BASE_IDX 5 |
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| 579 | #define regUSB_QoS_CNTL_BASE_IDX 5 |
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| 581 | #define regMCA_SMN_INT_REQ_ADDR_BASE_IDX 5 |
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| 585 | #define regMCA_SMN_INT_APERTUREID_BASE_IDX 5 |
|---|
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| 587 | #define regMCA_SMN_INT_CONTROL_BASE_IDX 5 |
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| 588 | |
|---|
| 589 | |
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| 590 | // addressBlock: nbio_iohub_nb_rascfg_ras_cfgdec |
|---|
| 591 | // base address: 0x13b20000 |
|---|
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|---|
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| 599 | #define regPARITY_SEVERITY_CONTROL_CORR_0_BASE_IDX 5 |
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| 615 | #define regINTERNAL_POISON_STATUS_BASE_IDX 5 |
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| 619 | #define regEGRESS_POISON_STATUS_LO_BASE_IDX 5 |
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| 625 | #define regEGRESS_POISON_MASK_HI_BASE_IDX 5 |
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| 627 | #define regEGRESS_POISON_SEVERITY_DOWN_BASE_IDX 5 |
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| 629 | #define regEGRESS_POISON_SEVERITY_UPPER_BASE_IDX 5 |
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| 631 | #define regAPML_STATUS_BASE_IDX 5 |
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| 635 | #define regAPML_TRIGGER_BASE_IDX 5 |
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| 638 | // addressBlock: nbio_iohub_nb_psprascfg_pspras_cfgdec |
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| 639 | // base address: 0x13b23000 |
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| 643 | #define regPSP_EGRESS_POISON_STATUS_LO_BASE_IDX 5 |
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| 645 | #define regPSP_EGRESS_POISON_STATUS_HI_BASE_IDX 5 |
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| 646 | |
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| 647 | |
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| 648 | // addressBlock: nbio_iohub_nb_intSBdevindcfg0_devind_cfgdecp |
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| 649 | // base address: 0x13b3c000 |
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| 653 | #define regNB_INTSBDEVINDCFG0_SW_LATENCY_BASE_IDX 5 |
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| 654 | |
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| 655 | |
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| 656 | // addressBlock: nbio_iohub_nb_PCIE0rcbdg_indcfg0_pciercbdgind_cfgdec |
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| 657 | // base address: 0x13b7d600 |
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| 659 | #define regNB_PCIE0RCBDG_INDCFG0_RC_SMN_INDEX_BASE_IDX 5 |
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| 661 | #define regNB_PCIE0RCBDG_INDCFG0_RC_SMN_DATA_BASE_IDX 5 |
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| 662 | |
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| 663 | |
|---|
| 664 | // addressBlock: nbio_iohub_nb_PCIE0rcbdg_indcfg1_pciercbdgind_cfgdec |
|---|
| 665 | // base address: 0x13b7d700 |
|---|
| 666 | #define regNB_PCIE0RCBDG_INDCFG1_RC_SMN_INDEX 0xe9f5f8 |
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| 667 | #define regNB_PCIE0RCBDG_INDCFG1_RC_SMN_INDEX_BASE_IDX 5 |
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| 669 | #define regNB_PCIE0RCBDG_INDCFG1_RC_SMN_DATA_BASE_IDX 5 |
|---|
| 670 | |
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| 671 | |
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| 672 | // addressBlock: nbio_iohub_nb_PCIE0rcbdg_indcfg2_pciercbdgind_cfgdec |
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| 673 | // base address: 0x13b7d800 |
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| 674 | #define regNB_PCIE0RCBDG_INDCFG2_RC_SMN_INDEX 0xe9f638 |
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| 675 | #define regNB_PCIE0RCBDG_INDCFG2_RC_SMN_INDEX_BASE_IDX 5 |
|---|
| 676 | #define regNB_PCIE0RCBDG_INDCFG2_RC_SMN_DATA 0xe9f639 |
|---|
| 677 | #define regNB_PCIE0RCBDG_INDCFG2_RC_SMN_DATA_BASE_IDX 5 |
|---|
| 678 | |
|---|
| 679 | |
|---|
| 680 | // addressBlock: nbio_iohub_iommu_l2a_l2acfg |
|---|
| 681 | // base address: 0x15700000 |
|---|
| 682 | #define regL2_PERF_CNTL_0 0x1580000 |
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| 685 | #define regL2_PERF_COUNT_0_BASE_IDX 5 |
|---|
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| 687 | #define regL2_PERF_COUNT_1_BASE_IDX 5 |
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| 691 | #define regL2_PERF_COUNT_2_BASE_IDX 5 |
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| 692 | #define regL2_PERF_COUNT_3 0x1580005 |
|---|
| 693 | #define regL2_PERF_COUNT_3_BASE_IDX 5 |
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| 694 | #define regL2_STATUS_0 0x1580008 |
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|---|
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|---|
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|---|
| 700 | #define regL2_DTC_CONTROL 0x1580010 |
|---|
| 701 | #define regL2_DTC_CONTROL_BASE_IDX 5 |
|---|
| 702 | #define regL2_DTC_HASH_CONTROL 0x1580011 |
|---|
| 703 | #define regL2_DTC_HASH_CONTROL_BASE_IDX 5 |
|---|
| 704 | #define regL2_DTC_WAY_CONTROL 0x1580012 |
|---|
| 705 | #define regL2_DTC_WAY_CONTROL_BASE_IDX 5 |
|---|
| 706 | #define regL2_ITC_CONTROL 0x1580014 |
|---|
| 707 | #define regL2_ITC_CONTROL_BASE_IDX 5 |
|---|
| 708 | #define regL2_ITC_HASH_CONTROL 0x1580015 |
|---|
| 709 | #define regL2_ITC_HASH_CONTROL_BASE_IDX 5 |
|---|
| 710 | #define regL2_ITC_WAY_CONTROL 0x1580016 |
|---|
| 711 | #define regL2_ITC_WAY_CONTROL_BASE_IDX 5 |
|---|
| 712 | #define regL2_PTC_A_CONTROL 0x1580018 |
|---|
| 713 | #define regL2_PTC_A_CONTROL_BASE_IDX 5 |
|---|
| 714 | #define regL2_PTC_A_HASH_CONTROL 0x1580019 |
|---|
| 715 | #define regL2_PTC_A_HASH_CONTROL_BASE_IDX 5 |
|---|
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|---|
| 717 | #define regL2_PTC_A_WAY_CONTROL_BASE_IDX 5 |
|---|
| 718 | #define regL2_CREDIT_CONTROL_2 0x1580020 |
|---|
| 719 | #define regL2_CREDIT_CONTROL_2_BASE_IDX 5 |
|---|
| 720 | #define regL2A_UPDATE_FILTER_CNTL 0x1580022 |
|---|
| 721 | #define regL2A_UPDATE_FILTER_CNTL_BASE_IDX 5 |
|---|
| 722 | #define regL2_ERR_RULE_CONTROL_3 0x1580030 |
|---|
| 723 | #define regL2_ERR_RULE_CONTROL_3_BASE_IDX 5 |
|---|
| 724 | #define regL2_ERR_RULE_CONTROL_4 0x1580031 |
|---|
| 725 | #define regL2_ERR_RULE_CONTROL_4_BASE_IDX 5 |
|---|
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|---|
| 727 | #define regL2_ERR_RULE_CONTROL_5_BASE_IDX 5 |
|---|
| 728 | #define regL2_L2A_PGSIZE_CONTROL 0x1580034 |
|---|
| 729 | #define regL2_L2A_PGSIZE_CONTROL_BASE_IDX 5 |
|---|
| 730 | #define regL2_L2A_MEMPWR_GATE_1 0x1580035 |
|---|
| 731 | #define regL2_L2A_MEMPWR_GATE_1_BASE_IDX 5 |
|---|
| 732 | #define regL2_L2A_MEMPWR_GATE_2 0x1580036 |
|---|
| 733 | #define regL2_L2A_MEMPWR_GATE_2_BASE_IDX 5 |
|---|
| 734 | #define regL2_L2A_MEMPWR_GATE_3 0x1580037 |
|---|
| 735 | #define regL2_L2A_MEMPWR_GATE_3_BASE_IDX 5 |
|---|
| 736 | #define regL2_L2A_MEMPWR_GATE_4 0x1580038 |
|---|
| 737 | #define regL2_L2A_MEMPWR_GATE_4_BASE_IDX 5 |
|---|
| 738 | #define regL2_L2A_MEMPWR_GATE_5 0x1580039 |
|---|
| 739 | #define regL2_L2A_MEMPWR_GATE_5_BASE_IDX 5 |
|---|
| 740 | #define regL2_L2A_MEMPWR_GATE_6 0x158003a |
|---|
| 741 | #define regL2_L2A_MEMPWR_GATE_6_BASE_IDX 5 |
|---|
| 742 | #define regL2_L2A_MEMPWR_GATE_7 0x158003b |
|---|
| 743 | #define regL2_L2A_MEMPWR_GATE_7_BASE_IDX 5 |
|---|
| 744 | #define regL2_L2A_MEMPWR_GATE_8 0x158003c |
|---|
| 745 | #define regL2_L2A_MEMPWR_GATE_8_BASE_IDX 5 |
|---|
| 746 | #define regL2_L2A_MEMPWR_GATE_9 0x158003d |
|---|
| 747 | #define regL2_L2A_MEMPWR_GATE_9_BASE_IDX 5 |
|---|
| 748 | #define regL2_L2A_MEMPWR_GATE_10 0x158003f |
|---|
| 749 | #define regL2_L2A_MEMPWR_GATE_10_BASE_IDX 5 |
|---|
| 750 | #define regL2_ECO_CNTRL_0 0x1580042 |
|---|
| 751 | #define regL2_ECO_CNTRL_0_BASE_IDX 5 |
|---|
| 752 | |
|---|
| 753 | |
|---|
| 754 | // addressBlock: nbio_iohub_nb_ioapiccfg_ioapic_cfgdec |
|---|
| 755 | // base address: 0x14300000 |
|---|
| 756 | #define regFEATURES_ENABLE 0x1080000 |
|---|
| 757 | #define regFEATURES_ENABLE_BASE_IDX 5 |
|---|
| 758 | |
|---|
| 759 | |
|---|
| 760 | // addressBlock: nbio_pcie0_pciedir |
|---|
| 761 | // base address: 0x11180000 |
|---|
| 762 | #define regPCIE_USB4_TXAL_CNTL1 0x420160 |
|---|
| 763 | #define regPCIE_USB4_TXAL_CNTL1_BASE_IDX 5 |
|---|
| 764 | #define regPCIE_USB4_RXAL_CNTL1 0x420168 |
|---|
| 765 | #define regPCIE_USB4_RXAL_CNTL1_BASE_IDX 5 |
|---|
| 766 | #define regPCIE_USB4_AL_CNTL1 0x420170 |
|---|
| 767 | #define regPCIE_USB4_AL_CNTL1_BASE_IDX 5 |
|---|
| 768 | #define regPCIE_USB4_AL_CNTL2 0x420171 |
|---|
| 769 | #define regPCIE_USB4_AL_CNTL2_BASE_IDX 5 |
|---|
| 770 | #define regPCIE_USB4_AL_HYSTERESIS 0x420172 |
|---|
| 771 | #define regPCIE_USB4_AL_HYSTERESIS_BASE_IDX 5 |
|---|
| 772 | #define regPCIE_USB4_AL_HYSTERESIS_2 0x420173 |
|---|
| 773 | #define regPCIE_USB4_AL_HYSTERESIS_2_BASE_IDX 5 |
|---|
| 774 | #define regPCIE_USB4_ERR_CNTL5 0x420178 |
|---|
| 775 | #define regPCIE_USB4_ERR_CNTL5_BASE_IDX 5 |
|---|
| 776 | #define regPCIE_USB4_LC_CNTL1 0x420179 |
|---|
| 777 | #define regPCIE_USB4_LC_CNTL1_BASE_IDX 5 |
|---|
| 778 | #define regBIF_BIF256_CI256_RC3X4_USB4_CPM_CONTROL 0x420118 |
|---|
| 779 | #define regBIF_BIF256_CI256_RC3X4_USB4_CPM_CONTROL_BASE_IDX 5 |
|---|
| 780 | #define regBIF_BIF256_CI256_RC3X4_USB4_PCIE_CNTL2 0x42001c |
|---|
| 781 | #define regBIF_BIF256_CI256_RC3X4_USB4_PCIE_CNTL2_BASE_IDX 5 |
|---|
| 782 | #define regBIF_BIF256_CI256_RC3X4_USB4_PCIE_TX_POWER_CTRL_1 0x420187 |
|---|
| 783 | #define regBIF_BIF256_CI256_RC3X4_USB4_PCIE_TX_POWER_CTRL_1_BASE_IDX 5 |
|---|
| 784 | #define regBIF_BIF256_CI256_RC3X4_USB4_PCIE_MST_CTRL_3 0x4201c6 |
|---|
| 785 | #define regBIF_BIF256_CI256_RC3X4_USB4_PCIE_MST_CTRL_3_BASE_IDX 5 |
|---|
| 786 | |
|---|
| 787 | |
|---|
| 788 | // addressBlock: nbio_nbif0_bif_cfg_dev0_rc_bifcfgdecp |
|---|
| 789 | // base address: 0x10100000 |
|---|
| 790 | #define regBIF_CFG_DEV0_RC0_VENDOR_ID 0x0000 |
|---|
| 791 | #define regBIF_CFG_DEV0_RC0_VENDOR_ID_BASE_IDX 5 |
|---|
| 792 | #define regBIF_CFG_DEV0_RC0_DEVICE_ID 0x0000 |
|---|
| 793 | #define regBIF_CFG_DEV0_RC0_DEVICE_ID_BASE_IDX 5 |
|---|
| 794 | #define regBIF_CFG_DEV0_RC0_COMMAND 0x0001 |
|---|
| 795 | #define regBIF_CFG_DEV0_RC0_COMMAND_BASE_IDX 5 |
|---|
| 796 | #define regBIF_CFG_DEV0_RC0_STATUS 0x0001 |
|---|
| 797 | #define regBIF_CFG_DEV0_RC0_STATUS_BASE_IDX 5 |
|---|
| 798 | #define regBIF_CFG_DEV0_RC0_REVISION_ID 0x0002 |
|---|
| 799 | #define regBIF_CFG_DEV0_RC0_REVISION_ID_BASE_IDX 5 |
|---|
| 800 | #define regBIF_CFG_DEV0_RC0_PROG_INTERFACE 0x0002 |
|---|
| 801 | #define regBIF_CFG_DEV0_RC0_PROG_INTERFACE_BASE_IDX 5 |
|---|
| 802 | #define regBIF_CFG_DEV0_RC0_SUB_CLASS 0x0002 |
|---|
| 803 | #define regBIF_CFG_DEV0_RC0_SUB_CLASS_BASE_IDX 5 |
|---|
| 804 | #define regBIF_CFG_DEV0_RC0_BASE_CLASS 0x0002 |
|---|
| 805 | #define regBIF_CFG_DEV0_RC0_BASE_CLASS_BASE_IDX 5 |
|---|
| 806 | #define regBIF_CFG_DEV0_RC0_CACHE_LINE 0x0003 |
|---|
| 807 | #define regBIF_CFG_DEV0_RC0_CACHE_LINE_BASE_IDX 5 |
|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
| 944 | #define regBIF_CFG_DEV0_RC0_PCIE_VC0_RESOURCE_STATUS 0x004a |
|---|
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|---|
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|---|
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|---|
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|---|
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|---|
| 950 | #define regBIF_CFG_DEV0_RC0_PCIE_VC1_RESOURCE_STATUS 0x004d |
|---|
| 951 | #define regBIF_CFG_DEV0_RC0_PCIE_VC1_RESOURCE_STATUS_BASE_IDX 5 |
|---|
| 952 | #define regBIF_CFG_DEV0_RC0_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST 0x0050 |
|---|
| 953 | #define regBIF_CFG_DEV0_RC0_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST_BASE_IDX 5 |
|---|
| 954 | #define regBIF_CFG_DEV0_RC0_PCIE_DEV_SERIAL_NUM_DW1 0x0051 |
|---|
| 955 | #define regBIF_CFG_DEV0_RC0_PCIE_DEV_SERIAL_NUM_DW1_BASE_IDX 5 |
|---|
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|---|
| 957 | #define regBIF_CFG_DEV0_RC0_PCIE_DEV_SERIAL_NUM_DW2_BASE_IDX 5 |
|---|
| 958 | #define regBIF_CFG_DEV0_RC0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST 0x0054 |
|---|
| 959 | #define regBIF_CFG_DEV0_RC0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_BASE_IDX 5 |
|---|
| 960 | #define regBIF_CFG_DEV0_RC0_PCIE_UNCORR_ERR_STATUS 0x0055 |
|---|
| 961 | #define regBIF_CFG_DEV0_RC0_PCIE_UNCORR_ERR_STATUS_BASE_IDX 5 |
|---|
| 962 | #define regBIF_CFG_DEV0_RC0_PCIE_UNCORR_ERR_MASK 0x0056 |
|---|
| 963 | #define regBIF_CFG_DEV0_RC0_PCIE_UNCORR_ERR_MASK_BASE_IDX 5 |
|---|
| 964 | #define regBIF_CFG_DEV0_RC0_PCIE_UNCORR_ERR_SEVERITY 0x0057 |
|---|
| 965 | #define regBIF_CFG_DEV0_RC0_PCIE_UNCORR_ERR_SEVERITY_BASE_IDX 5 |
|---|
| 966 | #define regBIF_CFG_DEV0_RC0_PCIE_CORR_ERR_STATUS 0x0058 |
|---|
| 967 | #define regBIF_CFG_DEV0_RC0_PCIE_CORR_ERR_STATUS_BASE_IDX 5 |
|---|
| 968 | #define regBIF_CFG_DEV0_RC0_PCIE_CORR_ERR_MASK 0x0059 |
|---|
| 969 | #define regBIF_CFG_DEV0_RC0_PCIE_CORR_ERR_MASK_BASE_IDX 5 |
|---|
| 970 | #define regBIF_CFG_DEV0_RC0_PCIE_ADV_ERR_CAP_CNTL 0x005a |
|---|
| 971 | #define regBIF_CFG_DEV0_RC0_PCIE_ADV_ERR_CAP_CNTL_BASE_IDX 5 |
|---|
| 972 | #define regBIF_CFG_DEV0_RC0_PCIE_HDR_LOG0 0x005b |
|---|
| 973 | #define regBIF_CFG_DEV0_RC0_PCIE_HDR_LOG0_BASE_IDX 5 |
|---|
| 974 | #define regBIF_CFG_DEV0_RC0_PCIE_HDR_LOG1 0x005c |
|---|
| 975 | #define regBIF_CFG_DEV0_RC0_PCIE_HDR_LOG1_BASE_IDX 5 |
|---|
| 976 | #define regBIF_CFG_DEV0_RC0_PCIE_HDR_LOG2 0x005d |
|---|
| 977 | #define regBIF_CFG_DEV0_RC0_PCIE_HDR_LOG2_BASE_IDX 5 |
|---|
| 978 | #define regBIF_CFG_DEV0_RC0_PCIE_HDR_LOG3 0x005e |
|---|
| 979 | #define regBIF_CFG_DEV0_RC0_PCIE_HDR_LOG3_BASE_IDX 5 |
|---|
| 980 | #define regBIF_CFG_DEV0_RC0_PCIE_ROOT_ERR_CMD 0x005f |
|---|
| 981 | #define regBIF_CFG_DEV0_RC0_PCIE_ROOT_ERR_CMD_BASE_IDX 5 |
|---|
| 982 | #define regBIF_CFG_DEV0_RC0_PCIE_ROOT_ERR_STATUS 0x0060 |
|---|
| 983 | #define regBIF_CFG_DEV0_RC0_PCIE_ROOT_ERR_STATUS_BASE_IDX 5 |
|---|
| 984 | #define regBIF_CFG_DEV0_RC0_PCIE_ERR_SRC_ID 0x0061 |
|---|
| 985 | #define regBIF_CFG_DEV0_RC0_PCIE_ERR_SRC_ID_BASE_IDX 5 |
|---|
| 986 | #define regBIF_CFG_DEV0_RC0_PCIE_TLP_PREFIX_LOG0 0x0062 |
|---|
| 987 | #define regBIF_CFG_DEV0_RC0_PCIE_TLP_PREFIX_LOG0_BASE_IDX 5 |
|---|
| 988 | #define regBIF_CFG_DEV0_RC0_PCIE_TLP_PREFIX_LOG1 0x0063 |
|---|
| 989 | #define regBIF_CFG_DEV0_RC0_PCIE_TLP_PREFIX_LOG1_BASE_IDX 5 |
|---|
| 990 | #define regBIF_CFG_DEV0_RC0_PCIE_TLP_PREFIX_LOG2 0x0064 |
|---|
| 991 | #define regBIF_CFG_DEV0_RC0_PCIE_TLP_PREFIX_LOG2_BASE_IDX 5 |
|---|
| 992 | #define regBIF_CFG_DEV0_RC0_PCIE_TLP_PREFIX_LOG3 0x0065 |
|---|
| 993 | #define regBIF_CFG_DEV0_RC0_PCIE_TLP_PREFIX_LOG3_BASE_IDX 5 |
|---|
| 994 | #define regBIF_CFG_DEV0_RC0_PCIE_SECONDARY_ENH_CAP_LIST 0x009c |
|---|
| 995 | #define regBIF_CFG_DEV0_RC0_PCIE_SECONDARY_ENH_CAP_LIST_BASE_IDX 5 |
|---|
| 996 | #define regBIF_CFG_DEV0_RC0_PCIE_LINK_CNTL3 0x009d |
|---|
| 997 | #define regBIF_CFG_DEV0_RC0_PCIE_LINK_CNTL3_BASE_IDX 5 |
|---|
| 998 | #define regBIF_CFG_DEV0_RC0_PCIE_LANE_ERROR_STATUS 0x009e |
|---|
| 999 | #define regBIF_CFG_DEV0_RC0_PCIE_LANE_ERROR_STATUS_BASE_IDX 5 |
|---|
| 1000 | #define regBIF_CFG_DEV0_RC0_PCIE_LANE_0_EQUALIZATION_CNTL 0x009f |
|---|
| 1001 | #define regBIF_CFG_DEV0_RC0_PCIE_LANE_0_EQUALIZATION_CNTL_BASE_IDX 5 |
|---|
| 1002 | #define regBIF_CFG_DEV0_RC0_PCIE_LANE_1_EQUALIZATION_CNTL 0x009f |
|---|
| 1003 | #define regBIF_CFG_DEV0_RC0_PCIE_LANE_1_EQUALIZATION_CNTL_BASE_IDX 5 |
|---|
| 1004 | #define regBIF_CFG_DEV0_RC0_PCIE_LANE_2_EQUALIZATION_CNTL 0x00a0 |
|---|
| 1005 | #define regBIF_CFG_DEV0_RC0_PCIE_LANE_2_EQUALIZATION_CNTL_BASE_IDX 5 |
|---|
| 1006 | #define regBIF_CFG_DEV0_RC0_PCIE_LANE_3_EQUALIZATION_CNTL 0x00a0 |
|---|
| 1007 | #define regBIF_CFG_DEV0_RC0_PCIE_LANE_3_EQUALIZATION_CNTL_BASE_IDX 5 |
|---|
| 1008 | #define regBIF_CFG_DEV0_RC0_PCIE_LANE_4_EQUALIZATION_CNTL 0x00a1 |
|---|
| 1009 | #define regBIF_CFG_DEV0_RC0_PCIE_LANE_4_EQUALIZATION_CNTL_BASE_IDX 5 |
|---|
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|---|
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|---|
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| 1301 | #define regBIF_CFG_DEV0_EPF0_0_PCIE_PORT_VC_CAP_REG1_BASE_IDX 5 |
|---|
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|---|
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|---|
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|---|
| 1307 | #define regBIF_CFG_DEV0_EPF0_0_PCIE_PORT_VC_STATUS_BASE_IDX 5 |
|---|
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|---|
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|---|
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|---|
| 1312 | #define regBIF_CFG_DEV0_EPF0_0_PCIE_VC0_RESOURCE_STATUS 0x1004a |
|---|
| 1313 | #define regBIF_CFG_DEV0_EPF0_0_PCIE_VC0_RESOURCE_STATUS_BASE_IDX 5 |
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|---|
| 1315 | #define regBIF_CFG_DEV0_EPF0_0_PCIE_VC1_RESOURCE_CAP_BASE_IDX 5 |
|---|
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| 1317 | #define regBIF_CFG_DEV0_EPF0_0_PCIE_VC1_RESOURCE_CNTL_BASE_IDX 5 |
|---|
| 1318 | #define regBIF_CFG_DEV0_EPF0_0_PCIE_VC1_RESOURCE_STATUS 0x1004d |
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| 1319 | #define regBIF_CFG_DEV0_EPF0_0_PCIE_VC1_RESOURCE_STATUS_BASE_IDX 5 |
|---|
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| 1321 | #define regBIF_CFG_DEV0_EPF0_0_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST_BASE_IDX 5 |
|---|
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|---|
| 1323 | #define regBIF_CFG_DEV0_EPF0_0_PCIE_DEV_SERIAL_NUM_DW1_BASE_IDX 5 |
|---|
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|---|
| 1325 | #define regBIF_CFG_DEV0_EPF0_0_PCIE_DEV_SERIAL_NUM_DW2_BASE_IDX 5 |
|---|
| 1326 | #define regBIF_CFG_DEV0_EPF0_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST 0x10054 |
|---|
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|---|
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|---|
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|---|
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|---|
| 1331 | #define regBIF_CFG_DEV0_EPF0_0_PCIE_UNCORR_ERR_MASK_BASE_IDX 5 |
|---|
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|---|
| 1333 | #define regBIF_CFG_DEV0_EPF0_0_PCIE_UNCORR_ERR_SEVERITY_BASE_IDX 5 |
|---|
| 1334 | #define regBIF_CFG_DEV0_EPF0_0_PCIE_CORR_ERR_STATUS 0x10058 |
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| 1335 | #define regBIF_CFG_DEV0_EPF0_0_PCIE_CORR_ERR_STATUS_BASE_IDX 5 |
|---|
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| 1337 | #define regBIF_CFG_DEV0_EPF0_0_PCIE_CORR_ERR_MASK_BASE_IDX 5 |
|---|
| 1338 | #define regBIF_CFG_DEV0_EPF0_0_PCIE_ADV_ERR_CAP_CNTL 0x1005a |
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| 1339 | #define regBIF_CFG_DEV0_EPF0_0_PCIE_ADV_ERR_CAP_CNTL_BASE_IDX 5 |
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| 1341 | #define regBIF_CFG_DEV0_EPF0_0_PCIE_HDR_LOG0_BASE_IDX 5 |
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| 1343 | #define regBIF_CFG_DEV0_EPF0_0_PCIE_HDR_LOG1_BASE_IDX 5 |
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| 1345 | #define regBIF_CFG_DEV0_EPF0_0_PCIE_HDR_LOG2_BASE_IDX 5 |
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| 1347 | #define regBIF_CFG_DEV0_EPF0_0_PCIE_HDR_LOG3_BASE_IDX 5 |
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| 1349 | #define regBIF_CFG_DEV0_EPF0_0_PCIE_TLP_PREFIX_LOG0_BASE_IDX 5 |
|---|
| 1350 | #define regBIF_CFG_DEV0_EPF0_0_PCIE_TLP_PREFIX_LOG1 0x10063 |
|---|
| 1351 | #define regBIF_CFG_DEV0_EPF0_0_PCIE_TLP_PREFIX_LOG1_BASE_IDX 5 |
|---|
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| 1353 | #define regBIF_CFG_DEV0_EPF0_0_PCIE_TLP_PREFIX_LOG2_BASE_IDX 5 |
|---|
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|---|
| 1355 | #define regBIF_CFG_DEV0_EPF0_0_PCIE_TLP_PREFIX_LOG3_BASE_IDX 5 |
|---|
| 1356 | #define regBIF_CFG_DEV0_EPF0_0_PCIE_BAR_ENH_CAP_LIST 0x10080 |
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| 1357 | #define regBIF_CFG_DEV0_EPF0_0_PCIE_BAR_ENH_CAP_LIST_BASE_IDX 5 |
|---|
| 1358 | #define regBIF_CFG_DEV0_EPF0_0_PCIE_BAR1_CAP 0x10081 |
|---|
| 1359 | #define regBIF_CFG_DEV0_EPF0_0_PCIE_BAR1_CAP_BASE_IDX 5 |
|---|
| 1360 | #define regBIF_CFG_DEV0_EPF0_0_PCIE_BAR1_CNTL 0x10082 |
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| 1363 | #define regBIF_CFG_DEV0_EPF0_0_PCIE_BAR2_CAP_BASE_IDX 5 |
|---|
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|---|
| 1366 | #define regBIF_CFG_DEV0_EPF0_0_PCIE_BAR3_CAP 0x10085 |
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| 1367 | #define regBIF_CFG_DEV0_EPF0_0_PCIE_BAR3_CAP_BASE_IDX 5 |
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| 1516 | #define regBIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_CAP 0x100cd |
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| 1518 | #define regBIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_CONTROL 0x100ce |
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| 1519 | #define regBIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_CONTROL_BASE_IDX 5 |
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| 1520 | #define regBIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_STATUS 0x100ce |
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| 1521 | #define regBIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_STATUS_BASE_IDX 5 |
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|---|
| 1523 | #define regBIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_INITIAL_VFS_BASE_IDX 5 |
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| 1524 | #define regBIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_TOTAL_VFS 0x100cf |
|---|
| 1525 | #define regBIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_TOTAL_VFS_BASE_IDX 5 |
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| 1527 | #define regBIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_NUM_VFS_BASE_IDX 5 |
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| 1528 | #define regBIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_FUNC_DEP_LINK 0x100d0 |
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| 1529 | #define regBIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_FUNC_DEP_LINK_BASE_IDX 5 |
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| 1530 | #define regBIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_FIRST_VF_OFFSET 0x100d1 |
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| 1531 | #define regBIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_FIRST_VF_OFFSET_BASE_IDX 5 |
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| 1535 | #define regBIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_VF_DEVICE_ID_BASE_IDX 5 |
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| 1537 | #define regBIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_SUPPORTED_PAGE_SIZE_BASE_IDX 5 |
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| 1707 | #define regBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_GPUIOV_BASE_IDX 5 |
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| 1993 | #define regBIF_CFG_DEV0_EPF1_0_PCIE_OUTSTAND_PAGE_REQ_CAPACITY_BASE_IDX 5 |
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| 1997 | #define regBIF_CFG_DEV0_EPF1_0_PCIE_PASID_ENH_CAP_LIST_BASE_IDX 5 |
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| 1999 | #define regBIF_CFG_DEV0_EPF1_0_PCIE_PASID_CAP_BASE_IDX 5 |
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| 2000 | #define regBIF_CFG_DEV0_EPF1_0_PCIE_PASID_CNTL 0x104b5 |
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| 2027 | #define regBIF_CFG_DEV0_EPF1_0_PCIE_LTR_CAP_BASE_IDX 5 |
|---|
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| 2029 | #define regBIF_CFG_DEV0_EPF1_0_PCIE_ARI_ENH_CAP_LIST_BASE_IDX 5 |
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| 2039 | #define regBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_CONTROL_BASE_IDX 5 |
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| 2040 | #define regBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_STATUS 0x104ce |
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| 2041 | #define regBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_STATUS_BASE_IDX 5 |
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| 2042 | #define regBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_INITIAL_VFS 0x104cf |
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| 2043 | #define regBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_INITIAL_VFS_BASE_IDX 5 |
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| 2044 | #define regBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_TOTAL_VFS 0x104cf |
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| 2045 | #define regBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_TOTAL_VFS_BASE_IDX 5 |
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| 2048 | #define regBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_FUNC_DEP_LINK 0x104d0 |
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| 2051 | #define regBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_FIRST_VF_OFFSET_BASE_IDX 5 |
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| 2213 | #define regBIF_CFG_DEV0_EPF1_0_PCIE_VF_RESIZE_BAR5_CAP_BASE_IDX 5 |
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| 2214 | #define regBIF_CFG_DEV0_EPF1_0_PCIE_VF_RESIZE_BAR5_CNTL 0x1053a |
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| 2217 | #define regBIF_CFG_DEV0_EPF1_0_PCIE_VF_RESIZE_BAR6_CAP_BASE_IDX 5 |
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| 2218 | #define regBIF_CFG_DEV0_EPF1_0_PCIE_VF_RESIZE_BAR6_CNTL 0x1053c |
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| 2220 | #define regBIF_CFG_DEV0_EPF1_0_PCIE_RTR_ENH_CAP_LIST 0x1055c |
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| 2228 | // addressBlock: nbio_nbif0_bif_cfg_dev0_epf2_bifcfgdecp |
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|---|
| 2230 | #define regBIF_CFG_DEV0_EPF2_0_VENDOR_ID 0x10800 |
|---|
| 2231 | #define regBIF_CFG_DEV0_EPF2_0_VENDOR_ID_BASE_IDX 5 |
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| 2341 | #define regBIF_CFG_DEV0_EPF2_0_MSI_EXT_MSG_DATA_64_BASE_IDX 5 |
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| 2355 | #define regBIF_CFG_DEV0_EPF2_0_MSIX_PBA_BASE_IDX 5 |
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|---|
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| 2359 | #define regBIF_CFG_DEV0_EPF2_0_SATA_CAP_1_BASE_IDX 5 |
|---|
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| 2361 | #define regBIF_CFG_DEV0_EPF2_0_SATA_IDP_INDEX_BASE_IDX 5 |
|---|
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| 2363 | #define regBIF_CFG_DEV0_EPF2_0_SATA_IDP_DATA_BASE_IDX 5 |
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|---|
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| 2369 | #define regBIF_CFG_DEV0_EPF2_0_PCIE_VENDOR_SPECIFIC1_BASE_IDX 5 |
|---|
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| 2371 | #define regBIF_CFG_DEV0_EPF2_0_PCIE_VENDOR_SPECIFIC2_BASE_IDX 5 |
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| 2375 | #define regBIF_CFG_DEV0_EPF2_0_PCIE_UNCORR_ERR_STATUS_BASE_IDX 5 |
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|---|
| 2378 | #define regBIF_CFG_DEV0_EPF2_0_PCIE_UNCORR_ERR_SEVERITY 0x10857 |
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| 2379 | #define regBIF_CFG_DEV0_EPF2_0_PCIE_UNCORR_ERR_SEVERITY_BASE_IDX 5 |
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| 2380 | #define regBIF_CFG_DEV0_EPF2_0_PCIE_CORR_ERR_STATUS 0x10858 |
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| 2381 | #define regBIF_CFG_DEV0_EPF2_0_PCIE_CORR_ERR_STATUS_BASE_IDX 5 |
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| 2382 | #define regBIF_CFG_DEV0_EPF2_0_PCIE_CORR_ERR_MASK 0x10859 |
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| 2383 | #define regBIF_CFG_DEV0_EPF2_0_PCIE_CORR_ERR_MASK_BASE_IDX 5 |
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| 2384 | #define regBIF_CFG_DEV0_EPF2_0_PCIE_ADV_ERR_CAP_CNTL 0x1085a |
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| 2387 | #define regBIF_CFG_DEV0_EPF2_0_PCIE_HDR_LOG0_BASE_IDX 5 |
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|---|
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| 2391 | #define regBIF_CFG_DEV0_EPF2_0_PCIE_HDR_LOG2_BASE_IDX 5 |
|---|
| 2392 | #define regBIF_CFG_DEV0_EPF2_0_PCIE_HDR_LOG3 0x1085e |
|---|
| 2393 | #define regBIF_CFG_DEV0_EPF2_0_PCIE_HDR_LOG3_BASE_IDX 5 |
|---|
| 2394 | #define regBIF_CFG_DEV0_EPF2_0_PCIE_TLP_PREFIX_LOG0 0x10862 |
|---|
| 2395 | #define regBIF_CFG_DEV0_EPF2_0_PCIE_TLP_PREFIX_LOG0_BASE_IDX 5 |
|---|
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|---|
| 2397 | #define regBIF_CFG_DEV0_EPF2_0_PCIE_TLP_PREFIX_LOG1_BASE_IDX 5 |
|---|
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|---|
| 2399 | #define regBIF_CFG_DEV0_EPF2_0_PCIE_TLP_PREFIX_LOG2_BASE_IDX 5 |
|---|
| 2400 | #define regBIF_CFG_DEV0_EPF2_0_PCIE_TLP_PREFIX_LOG3 0x10865 |
|---|
| 2401 | #define regBIF_CFG_DEV0_EPF2_0_PCIE_TLP_PREFIX_LOG3_BASE_IDX 5 |
|---|
| 2402 | #define regBIF_CFG_DEV0_EPF2_0_PCIE_BAR_ENH_CAP_LIST 0x10880 |
|---|
| 2403 | #define regBIF_CFG_DEV0_EPF2_0_PCIE_BAR_ENH_CAP_LIST_BASE_IDX 5 |
|---|
| 2404 | #define regBIF_CFG_DEV0_EPF2_0_PCIE_BAR1_CAP 0x10881 |
|---|
| 2405 | #define regBIF_CFG_DEV0_EPF2_0_PCIE_BAR1_CAP_BASE_IDX 5 |
|---|
| 2406 | #define regBIF_CFG_DEV0_EPF2_0_PCIE_BAR1_CNTL 0x10882 |
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| 2407 | #define regBIF_CFG_DEV0_EPF2_0_PCIE_BAR1_CNTL_BASE_IDX 5 |
|---|
| 2408 | #define regBIF_CFG_DEV0_EPF2_0_PCIE_BAR2_CAP 0x10883 |
|---|
| 2409 | #define regBIF_CFG_DEV0_EPF2_0_PCIE_BAR2_CAP_BASE_IDX 5 |
|---|
| 2410 | #define regBIF_CFG_DEV0_EPF2_0_PCIE_BAR2_CNTL 0x10884 |
|---|
| 2411 | #define regBIF_CFG_DEV0_EPF2_0_PCIE_BAR2_CNTL_BASE_IDX 5 |
|---|
| 2412 | #define regBIF_CFG_DEV0_EPF2_0_PCIE_BAR3_CAP 0x10885 |
|---|
| 2413 | #define regBIF_CFG_DEV0_EPF2_0_PCIE_BAR3_CAP_BASE_IDX 5 |
|---|
| 2414 | #define regBIF_CFG_DEV0_EPF2_0_PCIE_BAR3_CNTL 0x10886 |
|---|
| 2415 | #define regBIF_CFG_DEV0_EPF2_0_PCIE_BAR3_CNTL_BASE_IDX 5 |
|---|
| 2416 | #define regBIF_CFG_DEV0_EPF2_0_PCIE_BAR4_CAP 0x10887 |
|---|
| 2417 | #define regBIF_CFG_DEV0_EPF2_0_PCIE_BAR4_CAP_BASE_IDX 5 |
|---|
| 2418 | #define regBIF_CFG_DEV0_EPF2_0_PCIE_BAR4_CNTL 0x10888 |
|---|
| 2419 | #define regBIF_CFG_DEV0_EPF2_0_PCIE_BAR4_CNTL_BASE_IDX 5 |
|---|
| 2420 | #define regBIF_CFG_DEV0_EPF2_0_PCIE_BAR5_CAP 0x10889 |
|---|
| 2421 | #define regBIF_CFG_DEV0_EPF2_0_PCIE_BAR5_CAP_BASE_IDX 5 |
|---|
| 2422 | #define regBIF_CFG_DEV0_EPF2_0_PCIE_BAR5_CNTL 0x1088a |
|---|
| 2423 | #define regBIF_CFG_DEV0_EPF2_0_PCIE_BAR5_CNTL_BASE_IDX 5 |
|---|
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|---|
| 2425 | #define regBIF_CFG_DEV0_EPF2_0_PCIE_BAR6_CAP_BASE_IDX 5 |
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| 2431 | #define regBIF_CFG_DEV0_EPF2_0_PCIE_PWR_BUDGET_DATA_SELECT_BASE_IDX 5 |
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|---|
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|---|
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|---|
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|---|
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| 2471 | #define regBIF_CFG_DEV0_EPF2_0_PCIE_PASID_CAP_BASE_IDX 5 |
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| 2485 | #define regBIF_CFG_DEV0_EPF2_0_RTR_DATA2_BASE_IDX 5 |
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|---|
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| 2493 | #define regBIF_CFG_DEV0_EPF3_0_DEVICE_ID_BASE_IDX 5 |
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| 2494 | #define regBIF_CFG_DEV0_EPF3_0_COMMAND 0x10c01 |
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| 2495 | #define regBIF_CFG_DEV0_EPF3_0_COMMAND_BASE_IDX 5 |
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| 2497 | #define regBIF_CFG_DEV0_EPF3_0_STATUS_BASE_IDX 5 |
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| 2499 | #define regBIF_CFG_DEV0_EPF3_0_REVISION_ID_BASE_IDX 5 |
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| 2501 | #define regBIF_CFG_DEV0_EPF3_0_PROG_INTERFACE_BASE_IDX 5 |
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| 2502 | #define regBIF_CFG_DEV0_EPF3_0_SUB_CLASS 0x10c02 |
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| 2503 | #define regBIF_CFG_DEV0_EPF3_0_SUB_CLASS_BASE_IDX 5 |
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| 2504 | #define regBIF_CFG_DEV0_EPF3_0_BASE_CLASS 0x10c02 |
|---|
| 2505 | #define regBIF_CFG_DEV0_EPF3_0_BASE_CLASS_BASE_IDX 5 |
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| 2506 | #define regBIF_CFG_DEV0_EPF3_0_CACHE_LINE 0x10c03 |
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| 2507 | #define regBIF_CFG_DEV0_EPF3_0_CACHE_LINE_BASE_IDX 5 |
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| 2508 | #define regBIF_CFG_DEV0_EPF3_0_LATENCY 0x10c03 |
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| 2517 | #define regBIF_CFG_DEV0_EPF3_0_BASE_ADDR_2_BASE_IDX 5 |
|---|
| 2518 | #define regBIF_CFG_DEV0_EPF3_0_BASE_ADDR_3 0x10c06 |
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| 2519 | #define regBIF_CFG_DEV0_EPF3_0_BASE_ADDR_3_BASE_IDX 5 |
|---|
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| 2521 | #define regBIF_CFG_DEV0_EPF3_0_BASE_ADDR_4_BASE_IDX 5 |
|---|
| 2522 | #define regBIF_CFG_DEV0_EPF3_0_BASE_ADDR_5 0x10c08 |
|---|
| 2523 | #define regBIF_CFG_DEV0_EPF3_0_BASE_ADDR_5_BASE_IDX 5 |
|---|
| 2524 | #define regBIF_CFG_DEV0_EPF3_0_BASE_ADDR_6 0x10c09 |
|---|
| 2525 | #define regBIF_CFG_DEV0_EPF3_0_BASE_ADDR_6_BASE_IDX 5 |
|---|
| 2526 | #define regBIF_CFG_DEV0_EPF3_0_ADAPTER_ID 0x10c0b |
|---|
| 2527 | #define regBIF_CFG_DEV0_EPF3_0_ADAPTER_ID_BASE_IDX 5 |
|---|
| 2528 | #define regBIF_CFG_DEV0_EPF3_0_ROM_BASE_ADDR 0x10c0c |
|---|
| 2529 | #define regBIF_CFG_DEV0_EPF3_0_ROM_BASE_ADDR_BASE_IDX 5 |
|---|
| 2530 | #define regBIF_CFG_DEV0_EPF3_0_CAP_PTR 0x10c0d |
|---|
| 2531 | #define regBIF_CFG_DEV0_EPF3_0_CAP_PTR_BASE_IDX 5 |
|---|
| 2532 | #define regBIF_CFG_DEV0_EPF3_0_INTERRUPT_LINE 0x10c0f |
|---|
| 2533 | #define regBIF_CFG_DEV0_EPF3_0_INTERRUPT_LINE_BASE_IDX 5 |
|---|
| 2534 | #define regBIF_CFG_DEV0_EPF3_0_INTERRUPT_PIN 0x10c0f |
|---|
| 2535 | #define regBIF_CFG_DEV0_EPF3_0_INTERRUPT_PIN_BASE_IDX 5 |
|---|
| 2536 | #define regBIF_CFG_DEV0_EPF3_0_MIN_GRANT 0x10c0f |
|---|
| 2537 | #define regBIF_CFG_DEV0_EPF3_0_MIN_GRANT_BASE_IDX 5 |
|---|
| 2538 | #define regBIF_CFG_DEV0_EPF3_0_MAX_LATENCY 0x10c0f |
|---|
| 2539 | #define regBIF_CFG_DEV0_EPF3_0_MAX_LATENCY_BASE_IDX 5 |
|---|
| 2540 | #define regBIF_CFG_DEV0_EPF3_0_VENDOR_CAP_LIST 0x10c12 |
|---|
| 2541 | #define regBIF_CFG_DEV0_EPF3_0_VENDOR_CAP_LIST_BASE_IDX 5 |
|---|
| 2542 | #define regBIF_CFG_DEV0_EPF3_0_ADAPTER_ID_W 0x10c13 |
|---|
| 2543 | #define regBIF_CFG_DEV0_EPF3_0_ADAPTER_ID_W_BASE_IDX 5 |
|---|
| 2544 | #define regBIF_CFG_DEV0_EPF3_0_PMI_CAP_LIST 0x10c14 |
|---|
| 2545 | #define regBIF_CFG_DEV0_EPF3_0_PMI_CAP_LIST_BASE_IDX 5 |
|---|
| 2546 | #define regBIF_CFG_DEV0_EPF3_0_PMI_CAP 0x10c14 |
|---|
| 2547 | #define regBIF_CFG_DEV0_EPF3_0_PMI_CAP_BASE_IDX 5 |
|---|
| 2548 | #define regBIF_CFG_DEV0_EPF3_0_PMI_STATUS_CNTL 0x10c15 |
|---|
| 2549 | #define regBIF_CFG_DEV0_EPF3_0_PMI_STATUS_CNTL_BASE_IDX 5 |
|---|
| 2550 | #define regBIF_CFG_DEV0_EPF3_0_SBRN 0x10c18 |
|---|
| 2551 | #define regBIF_CFG_DEV0_EPF3_0_SBRN_BASE_IDX 5 |
|---|
| 2552 | #define regBIF_CFG_DEV0_EPF3_0_FLADJ 0x10c18 |
|---|
| 2553 | #define regBIF_CFG_DEV0_EPF3_0_FLADJ_BASE_IDX 5 |
|---|
| 2554 | #define regBIF_CFG_DEV0_EPF3_0_DBESL_DBESLD 0x10c18 |
|---|
| 2555 | #define regBIF_CFG_DEV0_EPF3_0_DBESL_DBESLD_BASE_IDX 5 |
|---|
| 2556 | #define regBIF_CFG_DEV0_EPF3_0_PCIE_CAP_LIST 0x10c19 |
|---|
| 2557 | #define regBIF_CFG_DEV0_EPF3_0_PCIE_CAP_LIST_BASE_IDX 5 |
|---|
| 2558 | #define regBIF_CFG_DEV0_EPF3_0_PCIE_CAP 0x10c19 |
|---|
| 2559 | #define regBIF_CFG_DEV0_EPF3_0_PCIE_CAP_BASE_IDX 5 |
|---|
| 2560 | #define regBIF_CFG_DEV0_EPF3_0_DEVICE_CAP 0x10c1a |
|---|
| 2561 | #define regBIF_CFG_DEV0_EPF3_0_DEVICE_CAP_BASE_IDX 5 |
|---|
| 2562 | #define regBIF_CFG_DEV0_EPF3_0_DEVICE_CNTL 0x10c1b |
|---|
| 2563 | #define regBIF_CFG_DEV0_EPF3_0_DEVICE_CNTL_BASE_IDX 5 |
|---|
| 2564 | #define regBIF_CFG_DEV0_EPF3_0_DEVICE_STATUS 0x10c1b |
|---|
| 2565 | #define regBIF_CFG_DEV0_EPF3_0_DEVICE_STATUS_BASE_IDX 5 |
|---|
| 2566 | #define regBIF_CFG_DEV0_EPF3_0_LINK_CAP 0x10c1c |
|---|
| 2567 | #define regBIF_CFG_DEV0_EPF3_0_LINK_CAP_BASE_IDX 5 |
|---|
| 2568 | #define regBIF_CFG_DEV0_EPF3_0_LINK_CNTL 0x10c1d |
|---|
| 2569 | #define regBIF_CFG_DEV0_EPF3_0_LINK_CNTL_BASE_IDX 5 |
|---|
| 2570 | #define regBIF_CFG_DEV0_EPF3_0_LINK_STATUS 0x10c1d |
|---|
| 2571 | #define regBIF_CFG_DEV0_EPF3_0_LINK_STATUS_BASE_IDX 5 |
|---|
| 2572 | #define regBIF_CFG_DEV0_EPF3_0_DEVICE_CAP2 0x10c22 |
|---|
| 2573 | #define regBIF_CFG_DEV0_EPF3_0_DEVICE_CAP2_BASE_IDX 5 |
|---|
| 2574 | #define regBIF_CFG_DEV0_EPF3_0_DEVICE_CNTL2 0x10c23 |
|---|
| 2575 | #define regBIF_CFG_DEV0_EPF3_0_DEVICE_CNTL2_BASE_IDX 5 |
|---|
| 2576 | #define regBIF_CFG_DEV0_EPF3_0_DEVICE_STATUS2 0x10c23 |
|---|
| 2577 | #define regBIF_CFG_DEV0_EPF3_0_DEVICE_STATUS2_BASE_IDX 5 |
|---|
| 2578 | #define regBIF_CFG_DEV0_EPF3_0_LINK_CAP2 0x10c24 |
|---|
| 2579 | #define regBIF_CFG_DEV0_EPF3_0_LINK_CAP2_BASE_IDX 5 |
|---|
| 2580 | #define regBIF_CFG_DEV0_EPF3_0_LINK_CNTL2 0x10c25 |
|---|
| 2581 | #define regBIF_CFG_DEV0_EPF3_0_LINK_CNTL2_BASE_IDX 5 |
|---|
| 2582 | #define regBIF_CFG_DEV0_EPF3_0_LINK_STATUS2 0x10c25 |
|---|
| 2583 | #define regBIF_CFG_DEV0_EPF3_0_LINK_STATUS2_BASE_IDX 5 |
|---|
| 2584 | #define regBIF_CFG_DEV0_EPF3_0_MSI_CAP_LIST 0x10c28 |
|---|
| 2585 | #define regBIF_CFG_DEV0_EPF3_0_MSI_CAP_LIST_BASE_IDX 5 |
|---|
| 2586 | #define regBIF_CFG_DEV0_EPF3_0_MSI_MSG_CNTL 0x10c28 |
|---|
| 2587 | #define regBIF_CFG_DEV0_EPF3_0_MSI_MSG_CNTL_BASE_IDX 5 |
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| 2588 | #define regBIF_CFG_DEV0_EPF3_0_MSI_MSG_ADDR_LO 0x10c29 |
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| 2589 | #define regBIF_CFG_DEV0_EPF3_0_MSI_MSG_ADDR_LO_BASE_IDX 5 |
|---|
| 2590 | #define regBIF_CFG_DEV0_EPF3_0_MSI_MSG_ADDR_HI 0x10c2a |
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| 2591 | #define regBIF_CFG_DEV0_EPF3_0_MSI_MSG_ADDR_HI_BASE_IDX 5 |
|---|
| 2592 | #define regBIF_CFG_DEV0_EPF3_0_MSI_MSG_DATA 0x10c2a |
|---|
| 2593 | #define regBIF_CFG_DEV0_EPF3_0_MSI_MSG_DATA_BASE_IDX 5 |
|---|
| 2594 | #define regBIF_CFG_DEV0_EPF3_0_MSI_EXT_MSG_DATA 0x10c2a |
|---|
| 2595 | #define regBIF_CFG_DEV0_EPF3_0_MSI_EXT_MSG_DATA_BASE_IDX 5 |
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| 2596 | #define regBIF_CFG_DEV0_EPF3_0_MSI_MASK 0x10c2b |
|---|
| 2597 | #define regBIF_CFG_DEV0_EPF3_0_MSI_MASK_BASE_IDX 5 |
|---|
| 2598 | #define regBIF_CFG_DEV0_EPF3_0_MSI_MSG_DATA_64 0x10c2b |
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| 2599 | #define regBIF_CFG_DEV0_EPF3_0_MSI_MSG_DATA_64_BASE_IDX 5 |
|---|
| 2600 | #define regBIF_CFG_DEV0_EPF3_0_MSI_EXT_MSG_DATA_64 0x10c2b |
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| 2601 | #define regBIF_CFG_DEV0_EPF3_0_MSI_EXT_MSG_DATA_64_BASE_IDX 5 |
|---|
| 2602 | #define regBIF_CFG_DEV0_EPF3_0_MSI_MASK_64 0x10c2c |
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| 2603 | #define regBIF_CFG_DEV0_EPF3_0_MSI_MASK_64_BASE_IDX 5 |
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| 2604 | #define regBIF_CFG_DEV0_EPF3_0_MSI_PENDING 0x10c2c |
|---|
| 2605 | #define regBIF_CFG_DEV0_EPF3_0_MSI_PENDING_BASE_IDX 5 |
|---|
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|---|
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| 2691 | #define regBIF_CFG_DEV0_EPF3_0_PCIE_PWR_BUDGET_DATA_SELECT_BASE_IDX 5 |
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| 2703 | #define regBIF_CFG_DEV0_EPF3_0_PCIE_DPA_STATUS_BASE_IDX 5 |
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| 2707 | #define regBIF_CFG_DEV0_EPF3_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_0_BASE_IDX 5 |
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| 2713 | #define regBIF_CFG_DEV0_EPF3_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_3_BASE_IDX 5 |
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| 2715 | #define regBIF_CFG_DEV0_EPF3_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_4_BASE_IDX 5 |
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| 2717 | #define regBIF_CFG_DEV0_EPF3_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_5_BASE_IDX 5 |
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| 2719 | #define regBIF_CFG_DEV0_EPF3_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_6_BASE_IDX 5 |
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| 2721 | #define regBIF_CFG_DEV0_EPF3_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_7_BASE_IDX 5 |
|---|
| 2722 | #define regBIF_CFG_DEV0_EPF3_0_PCIE_ACS_ENH_CAP_LIST 0x10ca8 |
|---|
| 2723 | #define regBIF_CFG_DEV0_EPF3_0_PCIE_ACS_ENH_CAP_LIST_BASE_IDX 5 |
|---|
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|---|
| 2725 | #define regBIF_CFG_DEV0_EPF3_0_PCIE_ACS_CAP_BASE_IDX 5 |
|---|
| 2726 | #define regBIF_CFG_DEV0_EPF3_0_PCIE_ACS_CNTL 0x10ca9 |
|---|
| 2727 | #define regBIF_CFG_DEV0_EPF3_0_PCIE_ACS_CNTL_BASE_IDX 5 |
|---|
| 2728 | #define regBIF_CFG_DEV0_EPF3_0_PCIE_PASID_ENH_CAP_LIST 0x10cb4 |
|---|
| 2729 | #define regBIF_CFG_DEV0_EPF3_0_PCIE_PASID_ENH_CAP_LIST_BASE_IDX 5 |
|---|
| 2730 | #define regBIF_CFG_DEV0_EPF3_0_PCIE_PASID_CAP 0x10cb5 |
|---|
| 2731 | #define regBIF_CFG_DEV0_EPF3_0_PCIE_PASID_CAP_BASE_IDX 5 |
|---|
| 2732 | #define regBIF_CFG_DEV0_EPF3_0_PCIE_PASID_CNTL 0x10cb5 |
|---|
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| 2735 | #define regBIF_CFG_DEV0_EPF3_0_PCIE_ARI_ENH_CAP_LIST_BASE_IDX 5 |
|---|
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|---|
| 2737 | #define regBIF_CFG_DEV0_EPF3_0_PCIE_ARI_CAP_BASE_IDX 5 |
|---|
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|---|
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| 2740 | #define regBIF_CFG_DEV0_EPF3_0_PCIE_RTR_ENH_CAP_LIST 0x10d5c |
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| 2741 | #define regBIF_CFG_DEV0_EPF3_0_PCIE_RTR_ENH_CAP_LIST_BASE_IDX 5 |
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| 2742 | #define regBIF_CFG_DEV0_EPF3_0_RTR_DATA1 0x10d5d |
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| 2743 | #define regBIF_CFG_DEV0_EPF3_0_RTR_DATA1_BASE_IDX 5 |
|---|
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| 2745 | #define regBIF_CFG_DEV0_EPF3_0_RTR_DATA2_BASE_IDX 5 |
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| 2746 | |
|---|
| 2747 | |
|---|
| 2748 | // addressBlock: nbio_nbif0_bif_cfg_dev0_epf4_bifcfgdecp |
|---|
| 2749 | // base address: 0x10144000 |
|---|
| 2750 | #define regBIF_CFG_DEV0_EPF4_0_VENDOR_ID 0x11000 |
|---|
| 2751 | #define regBIF_CFG_DEV0_EPF4_0_VENDOR_ID_BASE_IDX 5 |
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| 2752 | #define regBIF_CFG_DEV0_EPF4_0_DEVICE_ID 0x11000 |
|---|
| 2753 | #define regBIF_CFG_DEV0_EPF4_0_DEVICE_ID_BASE_IDX 5 |
|---|
| 2754 | #define regBIF_CFG_DEV0_EPF4_0_COMMAND 0x11001 |
|---|
| 2755 | #define regBIF_CFG_DEV0_EPF4_0_COMMAND_BASE_IDX 5 |
|---|
| 2756 | #define regBIF_CFG_DEV0_EPF4_0_STATUS 0x11001 |
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| 2757 | #define regBIF_CFG_DEV0_EPF4_0_STATUS_BASE_IDX 5 |
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| 2758 | #define regBIF_CFG_DEV0_EPF4_0_REVISION_ID 0x11002 |
|---|
| 2759 | #define regBIF_CFG_DEV0_EPF4_0_REVISION_ID_BASE_IDX 5 |
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| 2760 | #define regBIF_CFG_DEV0_EPF4_0_PROG_INTERFACE 0x11002 |
|---|
| 2761 | #define regBIF_CFG_DEV0_EPF4_0_PROG_INTERFACE_BASE_IDX 5 |
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| 2762 | #define regBIF_CFG_DEV0_EPF4_0_SUB_CLASS 0x11002 |
|---|
| 2763 | #define regBIF_CFG_DEV0_EPF4_0_SUB_CLASS_BASE_IDX 5 |
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| 2764 | #define regBIF_CFG_DEV0_EPF4_0_BASE_CLASS 0x11002 |
|---|
| 2765 | #define regBIF_CFG_DEV0_EPF4_0_BASE_CLASS_BASE_IDX 5 |
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| 2766 | #define regBIF_CFG_DEV0_EPF4_0_CACHE_LINE 0x11003 |
|---|
| 2767 | #define regBIF_CFG_DEV0_EPF4_0_CACHE_LINE_BASE_IDX 5 |
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| 2768 | #define regBIF_CFG_DEV0_EPF4_0_LATENCY 0x11003 |
|---|
| 2769 | #define regBIF_CFG_DEV0_EPF4_0_LATENCY_BASE_IDX 5 |
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| 2770 | #define 0x11003 |
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| 2773 | #define regBIF_CFG_DEV0_EPF4_0_BIST_BASE_IDX 5 |
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| 2774 | #define regBIF_CFG_DEV0_EPF4_0_BASE_ADDR_1 0x11004 |
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| 2775 | #define regBIF_CFG_DEV0_EPF4_0_BASE_ADDR_1_BASE_IDX 5 |
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| 2777 | #define regBIF_CFG_DEV0_EPF4_0_BASE_ADDR_2_BASE_IDX 5 |
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| 2779 | #define regBIF_CFG_DEV0_EPF4_0_BASE_ADDR_3_BASE_IDX 5 |
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| 2781 | #define regBIF_CFG_DEV0_EPF4_0_BASE_ADDR_4_BASE_IDX 5 |
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| 2782 | #define regBIF_CFG_DEV0_EPF4_0_BASE_ADDR_5 0x11008 |
|---|
| 2783 | #define regBIF_CFG_DEV0_EPF4_0_BASE_ADDR_5_BASE_IDX 5 |
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| 2784 | #define regBIF_CFG_DEV0_EPF4_0_BASE_ADDR_6 0x11009 |
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| 2785 | #define regBIF_CFG_DEV0_EPF4_0_BASE_ADDR_6_BASE_IDX 5 |
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| 2786 | #define regBIF_CFG_DEV0_EPF4_0_ADAPTER_ID 0x1100b |
|---|
| 2787 | #define regBIF_CFG_DEV0_EPF4_0_ADAPTER_ID_BASE_IDX 5 |
|---|
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| 2923 | #define regBIF_CFG_DEV0_EPF4_0_PCIE_BAR_ENH_CAP_LIST_BASE_IDX 5 |
|---|
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| 2929 | #define regBIF_CFG_DEV0_EPF4_0_PCIE_BAR2_CAP_BASE_IDX 5 |
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|---|
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| 2933 | #define regBIF_CFG_DEV0_EPF4_0_PCIE_BAR3_CAP_BASE_IDX 5 |
|---|
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| 2941 | #define regBIF_CFG_DEV0_EPF4_0_PCIE_BAR5_CAP_BASE_IDX 5 |
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| 2943 | #define regBIF_CFG_DEV0_EPF4_0_PCIE_BAR5_CNTL_BASE_IDX 5 |
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|---|
| 2949 | #define regBIF_CFG_DEV0_EPF4_0_PCIE_PWR_BUDGET_ENH_CAP_LIST_BASE_IDX 5 |
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| 2950 | #define regBIF_CFG_DEV0_EPF4_0_PCIE_PWR_BUDGET_DATA_SELECT 0x11091 |
|---|
| 2951 | #define regBIF_CFG_DEV0_EPF4_0_PCIE_PWR_BUDGET_DATA_SELECT_BASE_IDX 5 |
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| 2952 | #define regBIF_CFG_DEV0_EPF4_0_PCIE_PWR_BUDGET_DATA 0x11092 |
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| 2953 | #define regBIF_CFG_DEV0_EPF4_0_PCIE_PWR_BUDGET_DATA_BASE_IDX 5 |
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| 2955 | #define regBIF_CFG_DEV0_EPF4_0_PCIE_PWR_BUDGET_CAP_BASE_IDX 5 |
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| 2956 | #define regBIF_CFG_DEV0_EPF4_0_PCIE_DPA_ENH_CAP_LIST 0x11094 |
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| 2957 | #define regBIF_CFG_DEV0_EPF4_0_PCIE_DPA_ENH_CAP_LIST_BASE_IDX 5 |
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| 2958 | #define regBIF_CFG_DEV0_EPF4_0_PCIE_DPA_CAP 0x11095 |
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| 2959 | #define regBIF_CFG_DEV0_EPF4_0_PCIE_DPA_CAP_BASE_IDX 5 |
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| 2960 | #define regBIF_CFG_DEV0_EPF4_0_PCIE_DPA_LATENCY_INDICATOR 0x11096 |
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| 2961 | #define regBIF_CFG_DEV0_EPF4_0_PCIE_DPA_LATENCY_INDICATOR_BASE_IDX 5 |
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| 2962 | #define regBIF_CFG_DEV0_EPF4_0_PCIE_DPA_STATUS 0x11097 |
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| 2963 | #define regBIF_CFG_DEV0_EPF4_0_PCIE_DPA_STATUS_BASE_IDX 5 |
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| 2969 | #define regBIF_CFG_DEV0_EPF4_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_1_BASE_IDX 5 |
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| 2973 | #define regBIF_CFG_DEV0_EPF4_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_3_BASE_IDX 5 |
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|---|
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| 3081 | #define regBIF_CFG_DEV0_EPF5_0_DEVICE_CAP_BASE_IDX 5 |
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| 3085 | #define regBIF_CFG_DEV0_EPF5_0_DEVICE_STATUS_BASE_IDX 5 |
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| 3103 | #define regBIF_CFG_DEV0_EPF5_0_LINK_STATUS2_BASE_IDX 5 |
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| 3121 | #define regBIF_CFG_DEV0_EPF5_0_MSI_EXT_MSG_DATA_64_BASE_IDX 5 |
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| 3139 | #define regBIF_CFG_DEV0_EPF5_0_SATA_CAP_1_BASE_IDX 5 |
|---|
| 3140 | #define regBIF_CFG_DEV0_EPF5_0_SATA_IDP_INDEX 0x11436 |
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| 3141 | #define regBIF_CFG_DEV0_EPF5_0_SATA_IDP_INDEX_BASE_IDX 5 |
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| 3142 | #define regBIF_CFG_DEV0_EPF5_0_SATA_IDP_DATA 0x11437 |
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| 3143 | #define regBIF_CFG_DEV0_EPF5_0_SATA_IDP_DATA_BASE_IDX 5 |
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| 3145 | #define regBIF_CFG_DEV0_EPF5_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_BASE_IDX 5 |
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| 3153 | #define regBIF_CFG_DEV0_EPF5_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_BASE_IDX 5 |
|---|
| 3154 | #define regBIF_CFG_DEV0_EPF5_0_PCIE_UNCORR_ERR_STATUS 0x11455 |
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| 3155 | #define regBIF_CFG_DEV0_EPF5_0_PCIE_UNCORR_ERR_STATUS_BASE_IDX 5 |
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| 3156 | #define regBIF_CFG_DEV0_EPF5_0_PCIE_UNCORR_ERR_MASK 0x11456 |
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| 3157 | #define regBIF_CFG_DEV0_EPF5_0_PCIE_UNCORR_ERR_MASK_BASE_IDX 5 |
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| 3307 | #define regBIF_CFG_DEV0_EPF6_0_ADAPTER_ID_BASE_IDX 5 |
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| 3309 | #define regBIF_CFG_DEV0_EPF6_0_ROM_BASE_ADDR_BASE_IDX 5 |
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| 3311 | #define regBIF_CFG_DEV0_EPF6_0_CAP_PTR_BASE_IDX 5 |
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| 3313 | #define regBIF_CFG_DEV0_EPF6_0_INTERRUPT_LINE_BASE_IDX 5 |
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| 3315 | #define regBIF_CFG_DEV0_EPF6_0_INTERRUPT_PIN_BASE_IDX 5 |
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| 3317 | #define regBIF_CFG_DEV0_EPF6_0_MIN_GRANT_BASE_IDX 5 |
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| 3319 | #define regBIF_CFG_DEV0_EPF6_0_MAX_LATENCY_BASE_IDX 5 |
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| 3321 | #define regBIF_CFG_DEV0_EPF6_0_VENDOR_CAP_LIST_BASE_IDX 5 |
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| 3339 | #define regBIF_CFG_DEV0_EPF6_0_PCIE_CAP_BASE_IDX 5 |
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| 3340 | #define regBIF_CFG_DEV0_EPF6_0_DEVICE_CAP 0x1181a |
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| 3341 | #define regBIF_CFG_DEV0_EPF6_0_DEVICE_CAP_BASE_IDX 5 |
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| 3503 | #define regBIF_CFG_DEV0_EPF6_0_PCIE_ACS_ENH_CAP_LIST_BASE_IDX 5 |
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| 3511 | #define regBIF_CFG_DEV0_EPF6_0_PCIE_PASID_CAP_BASE_IDX 5 |
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| 3512 | #define regBIF_CFG_DEV0_EPF6_0_PCIE_PASID_CNTL 0x118b5 |
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| 3519 | #define regBIF_CFG_DEV0_EPF6_0_PCIE_ARI_CNTL_BASE_IDX 5 |
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| 3823 | #define regBIF_CFG_DEV1_RC0_SECONDARY_STATUS_BASE_IDX 5 |
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|---|
| 3825 | #define regBIF_CFG_DEV1_RC0_MEM_BASE_LIMIT_BASE_IDX 5 |
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| 3829 | #define regBIF_CFG_DEV1_RC0_PREF_BASE_UPPER_BASE_IDX 5 |
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| 3830 | #define regBIF_CFG_DEV1_RC0_PREF_LIMIT_UPPER 0x040b |
|---|
| 3831 | #define regBIF_CFG_DEV1_RC0_PREF_LIMIT_UPPER_BASE_IDX 5 |
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|---|
| 3833 | #define regBIF_CFG_DEV1_RC0_IO_BASE_LIMIT_HI_BASE_IDX 5 |
|---|
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|---|
| 3835 | #define regBIF_CFG_DEV1_RC0_CAP_PTR_BASE_IDX 5 |
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|---|
| 3837 | #define regBIF_CFG_DEV1_RC0_ROM_BASE_ADDR_BASE_IDX 5 |
|---|
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|---|
| 3839 | #define regBIF_CFG_DEV1_RC0_INTERRUPT_LINE_BASE_IDX 5 |
|---|
| 3840 | #define regBIF_CFG_DEV1_RC0_INTERRUPT_PIN 0x040f |
|---|
| 3841 | #define regBIF_CFG_DEV1_RC0_INTERRUPT_PIN_BASE_IDX 5 |
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|---|
| 3843 | #define regBIF_CFG_DEV1_RC0_IRQ_BRIDGE_CNTL_BASE_IDX 5 |
|---|
| 3844 | #define regBIF_CFG_DEV1_RC0_EXT_BRIDGE_CNTL 0x0410 |
|---|
| 3845 | #define regBIF_CFG_DEV1_RC0_EXT_BRIDGE_CNTL_BASE_IDX 5 |
|---|
| 3846 | #define regBIF_CFG_DEV1_RC0_PMI_CAP_LIST 0x0414 |
|---|
| 3847 | #define regBIF_CFG_DEV1_RC0_PMI_CAP_LIST_BASE_IDX 5 |
|---|
| 3848 | #define regBIF_CFG_DEV1_RC0_PMI_CAP 0x0414 |
|---|
| 3849 | #define regBIF_CFG_DEV1_RC0_PMI_CAP_BASE_IDX 5 |
|---|
| 3850 | #define regBIF_CFG_DEV1_RC0_PMI_STATUS_CNTL 0x0415 |
|---|
| 3851 | #define regBIF_CFG_DEV1_RC0_PMI_STATUS_CNTL_BASE_IDX 5 |
|---|
| 3852 | #define regBIF_CFG_DEV1_RC0_PCIE_CAP_LIST 0x0416 |
|---|
| 3853 | #define regBIF_CFG_DEV1_RC0_PCIE_CAP_LIST_BASE_IDX 5 |
|---|
| 3854 | #define regBIF_CFG_DEV1_RC0_PCIE_CAP 0x0416 |
|---|
| 3855 | #define regBIF_CFG_DEV1_RC0_PCIE_CAP_BASE_IDX 5 |
|---|
| 3856 | #define regBIF_CFG_DEV1_RC0_DEVICE_CAP 0x0417 |
|---|
| 3857 | #define regBIF_CFG_DEV1_RC0_DEVICE_CAP_BASE_IDX 5 |
|---|
| 3858 | #define regBIF_CFG_DEV1_RC0_DEVICE_CNTL 0x0418 |
|---|
| 3859 | #define regBIF_CFG_DEV1_RC0_DEVICE_CNTL_BASE_IDX 5 |
|---|
| 3860 | #define regBIF_CFG_DEV1_RC0_DEVICE_STATUS 0x0418 |
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| 3861 | #define regBIF_CFG_DEV1_RC0_DEVICE_STATUS_BASE_IDX 5 |
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| 3863 | #define regBIF_CFG_DEV1_RC0_LINK_CAP_BASE_IDX 5 |
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| 3866 | #define regBIF_CFG_DEV1_RC0_LINK_STATUS 0x041a |
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| 3867 | #define regBIF_CFG_DEV1_RC0_LINK_STATUS_BASE_IDX 5 |
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|---|
| 3869 | #define regBIF_CFG_DEV1_RC0_SLOT_CAP_BASE_IDX 5 |
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| 3870 | #define regBIF_CFG_DEV1_RC0_SLOT_CNTL 0x041c |
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| 3871 | #define regBIF_CFG_DEV1_RC0_SLOT_CNTL_BASE_IDX 5 |
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| 3872 | #define regBIF_CFG_DEV1_RC0_SLOT_STATUS 0x041c |
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| 3873 | #define regBIF_CFG_DEV1_RC0_SLOT_STATUS_BASE_IDX 5 |
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|---|
| 3875 | #define regBIF_CFG_DEV1_RC0_ROOT_CNTL_BASE_IDX 5 |
|---|
| 3876 | #define regBIF_CFG_DEV1_RC0_ROOT_CAP 0x041d |
|---|
| 3877 | #define regBIF_CFG_DEV1_RC0_ROOT_CAP_BASE_IDX 5 |
|---|
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|---|
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|---|
| 3881 | #define regBIF_CFG_DEV1_RC0_DEVICE_CAP2_BASE_IDX 5 |
|---|
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|---|
| 3883 | #define regBIF_CFG_DEV1_RC0_DEVICE_CNTL2_BASE_IDX 5 |
|---|
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|---|
| 3885 | #define regBIF_CFG_DEV1_RC0_DEVICE_STATUS2_BASE_IDX 5 |
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| 3886 | #define regBIF_CFG_DEV1_RC0_LINK_CAP2 0x0421 |
|---|
| 3887 | #define regBIF_CFG_DEV1_RC0_LINK_CAP2_BASE_IDX 5 |
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|---|
| 3889 | #define regBIF_CFG_DEV1_RC0_LINK_CNTL2_BASE_IDX 5 |
|---|
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|---|
| 3891 | #define regBIF_CFG_DEV1_RC0_LINK_STATUS2_BASE_IDX 5 |
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| 3893 | #define regBIF_CFG_DEV1_RC0_SLOT_CAP2_BASE_IDX 5 |
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| 3899 | #define regBIF_CFG_DEV1_RC0_MSI_CAP_LIST_BASE_IDX 5 |
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| 3900 | #define regBIF_CFG_DEV1_RC0_MSI_MSG_CNTL 0x0428 |
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| 3901 | #define regBIF_CFG_DEV1_RC0_MSI_MSG_CNTL_BASE_IDX 5 |
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| 3903 | #define regBIF_CFG_DEV1_RC0_MSI_MSG_ADDR_LO_BASE_IDX 5 |
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| 3905 | #define regBIF_CFG_DEV1_RC0_MSI_MSG_ADDR_HI_BASE_IDX 5 |
|---|
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|---|
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|---|
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|---|
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| 4253 | #define regBIF_CFG_DEV1_EPF0_0_DEVICE_CAP2_BASE_IDX 5 |
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| 4277 | #define regBIF_CFG_DEV1_EPF0_0_MSI_MASK_BASE_IDX 5 |
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| 4883 | #define regBIF_CFG_DEV1_EPF1_0_PCIE_SRIOV_FIRST_VF_OFFSET_BASE_IDX 5 |
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| 4887 | #define regBIF_CFG_DEV1_EPF1_0_PCIE_SRIOV_VF_DEVICE_ID_BASE_IDX 5 |
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| 4889 | #define regBIF_CFG_DEV1_EPF1_0_PCIE_SRIOV_SUPPORTED_PAGE_SIZE_BASE_IDX 5 |
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| 4891 | #define regBIF_CFG_DEV1_EPF1_0_PCIE_SRIOV_SYSTEM_PAGE_SIZE_BASE_IDX 5 |
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| 4895 | #define regBIF_CFG_DEV1_EPF1_0_PCIE_SRIOV_VF_BASE_ADDR_1_BASE_IDX 5 |
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| 4897 | #define regBIF_CFG_DEV1_EPF1_0_PCIE_SRIOV_VF_BASE_ADDR_2_BASE_IDX 5 |
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| 4899 | #define regBIF_CFG_DEV1_EPF1_0_PCIE_SRIOV_VF_BASE_ADDR_3_BASE_IDX 5 |
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| 4901 | #define regBIF_CFG_DEV1_EPF1_0_PCIE_SRIOV_VF_BASE_ADDR_4_BASE_IDX 5 |
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| 4905 | #define regBIF_CFG_DEV1_EPF1_0_PCIE_VF_RESIZE_BAR_ENH_CAP_LIST_BASE_IDX 5 |
|---|
| 4906 | #define regBIF_CFG_DEV1_EPF1_0_PCIE_VF_RESIZE_BAR1_CAP 0x12531 |
|---|
| 4907 | #define regBIF_CFG_DEV1_EPF1_0_PCIE_VF_RESIZE_BAR1_CAP_BASE_IDX 5 |
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| 4911 | #define regBIF_CFG_DEV1_EPF1_0_PCIE_VF_RESIZE_BAR2_CAP_BASE_IDX 5 |
|---|
| 4912 | #define regBIF_CFG_DEV1_EPF1_0_PCIE_VF_RESIZE_BAR2_CNTL 0x12534 |
|---|
| 4913 | #define regBIF_CFG_DEV1_EPF1_0_PCIE_VF_RESIZE_BAR2_CNTL_BASE_IDX 5 |
|---|
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|---|
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|---|
| 4918 | #define regBIF_CFG_DEV1_EPF1_0_PCIE_VF_RESIZE_BAR4_CAP 0x12537 |
|---|
| 4919 | #define regBIF_CFG_DEV1_EPF1_0_PCIE_VF_RESIZE_BAR4_CAP_BASE_IDX 5 |
|---|
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|---|
| 4921 | #define regBIF_CFG_DEV1_EPF1_0_PCIE_VF_RESIZE_BAR4_CNTL_BASE_IDX 5 |
|---|
| 4922 | #define regBIF_CFG_DEV1_EPF1_0_PCIE_VF_RESIZE_BAR5_CAP 0x12539 |
|---|
| 4923 | #define regBIF_CFG_DEV1_EPF1_0_PCIE_VF_RESIZE_BAR5_CAP_BASE_IDX 5 |
|---|
| 4924 | #define regBIF_CFG_DEV1_EPF1_0_PCIE_VF_RESIZE_BAR5_CNTL 0x1253a |
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| 4925 | #define regBIF_CFG_DEV1_EPF1_0_PCIE_VF_RESIZE_BAR5_CNTL_BASE_IDX 5 |
|---|
| 4926 | #define regBIF_CFG_DEV1_EPF1_0_PCIE_VF_RESIZE_BAR6_CAP 0x1253b |
|---|
| 4927 | #define regBIF_CFG_DEV1_EPF1_0_PCIE_VF_RESIZE_BAR6_CAP_BASE_IDX 5 |
|---|
| 4928 | #define regBIF_CFG_DEV1_EPF1_0_PCIE_VF_RESIZE_BAR6_CNTL 0x1253c |
|---|
| 4929 | #define regBIF_CFG_DEV1_EPF1_0_PCIE_VF_RESIZE_BAR6_CNTL_BASE_IDX 5 |
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| 4930 | #define regBIF_CFG_DEV1_EPF1_0_PCIE_RTR_ENH_CAP_LIST 0x1255c |
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| 4931 | #define regBIF_CFG_DEV1_EPF1_0_PCIE_RTR_ENH_CAP_LIST_BASE_IDX 5 |
|---|
| 4932 | #define regBIF_CFG_DEV1_EPF1_0_RTR_DATA1 0x1255d |
|---|
| 4933 | #define regBIF_CFG_DEV1_EPF1_0_RTR_DATA1_BASE_IDX 5 |
|---|
| 4934 | #define regBIF_CFG_DEV1_EPF1_0_RTR_DATA2 0x1255e |
|---|
| 4935 | #define regBIF_CFG_DEV1_EPF1_0_RTR_DATA2_BASE_IDX 5 |
|---|
| 4936 | |
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| 4937 | |
|---|
| 4938 | // addressBlock: nbio_nbif0_bif_cfg_dev2_rc_bifcfgdecp |
|---|
| 4939 | // base address: 0x10102000 |
|---|
| 4940 | #define regBIF_CFG_DEV2_RC0_VENDOR_ID 0x0800 |
|---|
| 4941 | #define regBIF_CFG_DEV2_RC0_VENDOR_ID_BASE_IDX 5 |
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| 4942 | #define regBIF_CFG_DEV2_RC0_DEVICE_ID 0x0800 |
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| 4943 | #define regBIF_CFG_DEV2_RC0_DEVICE_ID_BASE_IDX 5 |
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| 4944 | #define regBIF_CFG_DEV2_RC0_COMMAND 0x0801 |
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| 4945 | #define regBIF_CFG_DEV2_RC0_COMMAND_BASE_IDX 5 |
|---|
| 4946 | #define regBIF_CFG_DEV2_RC0_STATUS 0x0801 |
|---|
| 4947 | #define regBIF_CFG_DEV2_RC0_STATUS_BASE_IDX 5 |
|---|
| 4948 | #define regBIF_CFG_DEV2_RC0_REVISION_ID 0x0802 |
|---|
| 4949 | #define regBIF_CFG_DEV2_RC0_REVISION_ID_BASE_IDX 5 |
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| 4950 | #define regBIF_CFG_DEV2_RC0_PROG_INTERFACE 0x0802 |
|---|
| 4951 | #define regBIF_CFG_DEV2_RC0_PROG_INTERFACE_BASE_IDX 5 |
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| 4952 | #define regBIF_CFG_DEV2_RC0_SUB_CLASS 0x0802 |
|---|
| 4953 | #define regBIF_CFG_DEV2_RC0_SUB_CLASS_BASE_IDX 5 |
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| 4954 | #define regBIF_CFG_DEV2_RC0_BASE_CLASS 0x0802 |
|---|
| 4955 | #define regBIF_CFG_DEV2_RC0_BASE_CLASS_BASE_IDX 5 |
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|---|
| 4957 | #define regBIF_CFG_DEV2_RC0_CACHE_LINE_BASE_IDX 5 |
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| 4958 | #define regBIF_CFG_DEV2_RC0_LATENCY 0x0803 |
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| 4959 | #define regBIF_CFG_DEV2_RC0_LATENCY_BASE_IDX 5 |
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| 4960 | #define 0x0803 |
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| 4963 | #define regBIF_CFG_DEV2_RC0_BIST_BASE_IDX 5 |
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| 4964 | #define regBIF_CFG_DEV2_RC0_BASE_ADDR_1 0x0804 |
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| 4965 | #define regBIF_CFG_DEV2_RC0_BASE_ADDR_1_BASE_IDX 5 |
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| 4966 | #define regBIF_CFG_DEV2_RC0_BASE_ADDR_2 0x0805 |
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| 4967 | #define regBIF_CFG_DEV2_RC0_BASE_ADDR_2_BASE_IDX 5 |
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| 4968 | #define regBIF_CFG_DEV2_RC0_SUB_BUS_NUMBER_LATENCY 0x0806 |
|---|
| 4969 | #define regBIF_CFG_DEV2_RC0_SUB_BUS_NUMBER_LATENCY_BASE_IDX 5 |
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| 4970 | #define regBIF_CFG_DEV2_RC0_IO_BASE_LIMIT 0x0807 |
|---|
| 4971 | #define regBIF_CFG_DEV2_RC0_IO_BASE_LIMIT_BASE_IDX 5 |
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| 4972 | #define regBIF_CFG_DEV2_RC0_SECONDARY_STATUS 0x0807 |
|---|
| 4973 | #define regBIF_CFG_DEV2_RC0_SECONDARY_STATUS_BASE_IDX 5 |
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| 4974 | #define regBIF_CFG_DEV2_RC0_MEM_BASE_LIMIT 0x0808 |
|---|
| 4975 | #define regBIF_CFG_DEV2_RC0_MEM_BASE_LIMIT_BASE_IDX 5 |
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|---|
| 4977 | #define regBIF_CFG_DEV2_RC0_PREF_BASE_LIMIT_BASE_IDX 5 |
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| 4978 | #define regBIF_CFG_DEV2_RC0_PREF_BASE_UPPER 0x080a |
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| 4979 | #define regBIF_CFG_DEV2_RC0_PREF_BASE_UPPER_BASE_IDX 5 |
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| 4980 | #define regBIF_CFG_DEV2_RC0_PREF_LIMIT_UPPER 0x080b |
|---|
| 4981 | #define regBIF_CFG_DEV2_RC0_PREF_LIMIT_UPPER_BASE_IDX 5 |
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| 4982 | #define regBIF_CFG_DEV2_RC0_IO_BASE_LIMIT_HI 0x080c |
|---|
| 4983 | #define regBIF_CFG_DEV2_RC0_IO_BASE_LIMIT_HI_BASE_IDX 5 |
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| 4984 | #define regBIF_CFG_DEV2_RC0_CAP_PTR 0x080d |
|---|
| 4985 | #define regBIF_CFG_DEV2_RC0_CAP_PTR_BASE_IDX 5 |
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|---|
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|---|
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|---|
| 5097 | #define regBIF_CFG_DEV2_RC0_PCIE_VC1_RESOURCE_CAP_BASE_IDX 5 |
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|---|
| 5100 | #define regBIF_CFG_DEV2_RC0_PCIE_VC1_RESOURCE_STATUS 0x084d |
|---|
| 5101 | #define regBIF_CFG_DEV2_RC0_PCIE_VC1_RESOURCE_STATUS_BASE_IDX 5 |
|---|
| 5102 | #define regBIF_CFG_DEV2_RC0_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST 0x0850 |
|---|
| 5103 | #define regBIF_CFG_DEV2_RC0_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST_BASE_IDX 5 |
|---|
| 5104 | #define regBIF_CFG_DEV2_RC0_PCIE_DEV_SERIAL_NUM_DW1 0x0851 |
|---|
| 5105 | #define regBIF_CFG_DEV2_RC0_PCIE_DEV_SERIAL_NUM_DW1_BASE_IDX 5 |
|---|
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|---|
| 5107 | #define regBIF_CFG_DEV2_RC0_PCIE_DEV_SERIAL_NUM_DW2_BASE_IDX 5 |
|---|
| 5108 | #define regBIF_CFG_DEV2_RC0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST 0x0854 |
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| 5109 | #define regBIF_CFG_DEV2_RC0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_BASE_IDX 5 |
|---|
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|---|
| 5111 | #define regBIF_CFG_DEV2_RC0_PCIE_UNCORR_ERR_STATUS_BASE_IDX 5 |
|---|
| 5112 | #define regBIF_CFG_DEV2_RC0_PCIE_UNCORR_ERR_MASK 0x0856 |
|---|
| 5113 | #define regBIF_CFG_DEV2_RC0_PCIE_UNCORR_ERR_MASK_BASE_IDX 5 |
|---|
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|---|
| 5115 | #define regBIF_CFG_DEV2_RC0_PCIE_UNCORR_ERR_SEVERITY_BASE_IDX 5 |
|---|
| 5116 | #define regBIF_CFG_DEV2_RC0_PCIE_CORR_ERR_STATUS 0x0858 |
|---|
| 5117 | #define regBIF_CFG_DEV2_RC0_PCIE_CORR_ERR_STATUS_BASE_IDX 5 |
|---|
| 5118 | #define regBIF_CFG_DEV2_RC0_PCIE_CORR_ERR_MASK 0x0859 |
|---|
| 5119 | #define regBIF_CFG_DEV2_RC0_PCIE_CORR_ERR_MASK_BASE_IDX 5 |
|---|
| 5120 | #define regBIF_CFG_DEV2_RC0_PCIE_ADV_ERR_CAP_CNTL 0x085a |
|---|
| 5121 | #define regBIF_CFG_DEV2_RC0_PCIE_ADV_ERR_CAP_CNTL_BASE_IDX 5 |
|---|
| 5122 | #define regBIF_CFG_DEV2_RC0_PCIE_HDR_LOG0 0x085b |
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| 5123 | #define regBIF_CFG_DEV2_RC0_PCIE_HDR_LOG0_BASE_IDX 5 |
|---|
| 5124 | #define regBIF_CFG_DEV2_RC0_PCIE_HDR_LOG1 0x085c |
|---|
| 5125 | #define regBIF_CFG_DEV2_RC0_PCIE_HDR_LOG1_BASE_IDX 5 |
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| 5127 | #define regBIF_CFG_DEV2_RC0_PCIE_HDR_LOG2_BASE_IDX 5 |
|---|
| 5128 | #define regBIF_CFG_DEV2_RC0_PCIE_HDR_LOG3 0x085e |
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| 5129 | #define regBIF_CFG_DEV2_RC0_PCIE_HDR_LOG3_BASE_IDX 5 |
|---|
| 5130 | #define regBIF_CFG_DEV2_RC0_PCIE_ROOT_ERR_CMD 0x085f |
|---|
| 5131 | #define regBIF_CFG_DEV2_RC0_PCIE_ROOT_ERR_CMD_BASE_IDX 5 |
|---|
| 5132 | #define regBIF_CFG_DEV2_RC0_PCIE_ROOT_ERR_STATUS 0x0860 |
|---|
| 5133 | #define regBIF_CFG_DEV2_RC0_PCIE_ROOT_ERR_STATUS_BASE_IDX 5 |
|---|
| 5134 | #define regBIF_CFG_DEV2_RC0_PCIE_ERR_SRC_ID 0x0861 |
|---|
| 5135 | #define regBIF_CFG_DEV2_RC0_PCIE_ERR_SRC_ID_BASE_IDX 5 |
|---|
| 5136 | #define regBIF_CFG_DEV2_RC0_PCIE_TLP_PREFIX_LOG0 0x0862 |
|---|
| 5137 | #define regBIF_CFG_DEV2_RC0_PCIE_TLP_PREFIX_LOG0_BASE_IDX 5 |
|---|
| 5138 | #define regBIF_CFG_DEV2_RC0_PCIE_TLP_PREFIX_LOG1 0x0863 |
|---|
| 5139 | #define regBIF_CFG_DEV2_RC0_PCIE_TLP_PREFIX_LOG1_BASE_IDX 5 |
|---|
| 5140 | #define regBIF_CFG_DEV2_RC0_PCIE_TLP_PREFIX_LOG2 0x0864 |
|---|
| 5141 | #define regBIF_CFG_DEV2_RC0_PCIE_TLP_PREFIX_LOG2_BASE_IDX 5 |
|---|
| 5142 | #define regBIF_CFG_DEV2_RC0_PCIE_TLP_PREFIX_LOG3 0x0865 |
|---|
| 5143 | #define regBIF_CFG_DEV2_RC0_PCIE_TLP_PREFIX_LOG3_BASE_IDX 5 |
|---|
| 5144 | #define regBIF_CFG_DEV2_RC0_PCIE_SECONDARY_ENH_CAP_LIST 0x089c |
|---|
| 5145 | #define regBIF_CFG_DEV2_RC0_PCIE_SECONDARY_ENH_CAP_LIST_BASE_IDX 5 |
|---|
| 5146 | #define regBIF_CFG_DEV2_RC0_PCIE_LINK_CNTL3 0x089d |
|---|
| 5147 | #define regBIF_CFG_DEV2_RC0_PCIE_LINK_CNTL3_BASE_IDX 5 |
|---|
| 5148 | #define regBIF_CFG_DEV2_RC0_PCIE_LANE_ERROR_STATUS 0x089e |
|---|
| 5149 | #define regBIF_CFG_DEV2_RC0_PCIE_LANE_ERROR_STATUS_BASE_IDX 5 |
|---|
| 5150 | #define regBIF_CFG_DEV2_RC0_PCIE_LANE_0_EQUALIZATION_CNTL 0x089f |
|---|
| 5151 | #define regBIF_CFG_DEV2_RC0_PCIE_LANE_0_EQUALIZATION_CNTL_BASE_IDX 5 |
|---|
| 5152 | #define regBIF_CFG_DEV2_RC0_PCIE_LANE_1_EQUALIZATION_CNTL 0x089f |
|---|
| 5153 | #define regBIF_CFG_DEV2_RC0_PCIE_LANE_1_EQUALIZATION_CNTL_BASE_IDX 5 |
|---|
| 5154 | #define regBIF_CFG_DEV2_RC0_PCIE_LANE_2_EQUALIZATION_CNTL 0x08a0 |
|---|
| 5155 | #define regBIF_CFG_DEV2_RC0_PCIE_LANE_2_EQUALIZATION_CNTL_BASE_IDX 5 |
|---|
| 5156 | #define regBIF_CFG_DEV2_RC0_PCIE_LANE_3_EQUALIZATION_CNTL 0x08a0 |
|---|
| 5157 | #define regBIF_CFG_DEV2_RC0_PCIE_LANE_3_EQUALIZATION_CNTL_BASE_IDX 5 |
|---|
| 5158 | #define regBIF_CFG_DEV2_RC0_PCIE_LANE_4_EQUALIZATION_CNTL 0x08a1 |
|---|
| 5159 | #define regBIF_CFG_DEV2_RC0_PCIE_LANE_4_EQUALIZATION_CNTL_BASE_IDX 5 |
|---|
| 5160 | #define regBIF_CFG_DEV2_RC0_PCIE_LANE_5_EQUALIZATION_CNTL 0x08a1 |
|---|
| 5161 | #define regBIF_CFG_DEV2_RC0_PCIE_LANE_5_EQUALIZATION_CNTL_BASE_IDX 5 |
|---|
| 5162 | #define regBIF_CFG_DEV2_RC0_PCIE_LANE_6_EQUALIZATION_CNTL 0x08a2 |
|---|
| 5163 | #define regBIF_CFG_DEV2_RC0_PCIE_LANE_6_EQUALIZATION_CNTL_BASE_IDX 5 |
|---|
| 5164 | #define regBIF_CFG_DEV2_RC0_PCIE_LANE_7_EQUALIZATION_CNTL 0x08a2 |
|---|
| 5165 | #define regBIF_CFG_DEV2_RC0_PCIE_LANE_7_EQUALIZATION_CNTL_BASE_IDX 5 |
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| 5167 | #define regBIF_CFG_DEV2_RC0_PCIE_LANE_8_EQUALIZATION_CNTL_BASE_IDX 5 |
|---|
| 5168 | #define regBIF_CFG_DEV2_RC0_PCIE_LANE_9_EQUALIZATION_CNTL 0x08a3 |
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| 5169 | #define regBIF_CFG_DEV2_RC0_PCIE_LANE_9_EQUALIZATION_CNTL_BASE_IDX 5 |
|---|
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| 5803 | #define regBIF_CFG_DEV2_EPF1_0_ADAPTER_ID_BASE_IDX 5 |
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| 5805 | #define regBIF_CFG_DEV2_EPF1_0_ROM_BASE_ADDR_BASE_IDX 5 |
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|---|
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|---|
| 5809 | #define regBIF_CFG_DEV2_EPF1_0_INTERRUPT_LINE_BASE_IDX 5 |
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|---|
| 5811 | #define regBIF_CFG_DEV2_EPF1_0_INTERRUPT_PIN_BASE_IDX 5 |
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| 5813 | #define regBIF_CFG_DEV2_EPF1_0_MIN_GRANT_BASE_IDX 5 |
|---|
| 5814 | #define regBIF_CFG_DEV2_EPF1_0_MAX_LATENCY 0x1440f |
|---|
| 5815 | #define regBIF_CFG_DEV2_EPF1_0_MAX_LATENCY_BASE_IDX 5 |
|---|
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| 5817 | #define regBIF_CFG_DEV2_EPF1_0_VENDOR_CAP_LIST_BASE_IDX 5 |
|---|
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|---|
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| 5821 | #define regBIF_CFG_DEV2_EPF1_0_PMI_CAP_LIST_BASE_IDX 5 |
|---|
| 5822 | #define regBIF_CFG_DEV2_EPF1_0_PMI_CAP 0x14414 |
|---|
| 5823 | #define regBIF_CFG_DEV2_EPF1_0_PMI_CAP_BASE_IDX 5 |
|---|
| 5824 | #define regBIF_CFG_DEV2_EPF1_0_PMI_STATUS_CNTL 0x14415 |
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|---|
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|---|
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|---|
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|---|
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| 6061 | #define regBIF_CFG_DEV2_EPF2_0_BASE_ADDR_6_BASE_IDX 5 |
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| 6065 | #define regBIF_CFG_DEV2_EPF2_0_ROM_BASE_ADDR_BASE_IDX 5 |
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| 6169 | #define regBIF_CFG_DEV2_EPF2_0_PCIE_UNCORR_ERR_SEVERITY_BASE_IDX 5 |
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| 6171 | #define regBIF_CFG_DEV2_EPF2_0_PCIE_CORR_ERR_STATUS_BASE_IDX 5 |
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|---|
| 6175 | #define regBIF_CFG_DEV2_EPF2_0_PCIE_ADV_ERR_CAP_CNTL_BASE_IDX 5 |
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|---|
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|---|
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|---|
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| 6183 | #define regBIF_CFG_DEV2_EPF2_0_PCIE_HDR_LOG3_BASE_IDX 5 |
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|---|
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| 6187 | #define regBIF_CFG_DEV2_EPF2_0_PCIE_TLP_PREFIX_LOG1_BASE_IDX 5 |
|---|
| 6188 | #define regBIF_CFG_DEV2_EPF2_0_PCIE_TLP_PREFIX_LOG2 0x14864 |
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| 6189 | #define regBIF_CFG_DEV2_EPF2_0_PCIE_TLP_PREFIX_LOG2_BASE_IDX 5 |
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| 6190 | #define regBIF_CFG_DEV2_EPF2_0_PCIE_TLP_PREFIX_LOG3 0x14865 |
|---|
| 6191 | #define regBIF_CFG_DEV2_EPF2_0_PCIE_TLP_PREFIX_LOG3_BASE_IDX 5 |
|---|
| 6192 | #define regBIF_CFG_DEV2_EPF2_0_PCIE_BAR_ENH_CAP_LIST 0x14880 |
|---|
| 6193 | #define regBIF_CFG_DEV2_EPF2_0_PCIE_BAR_ENH_CAP_LIST_BASE_IDX 5 |
|---|
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|---|
| 6195 | #define regBIF_CFG_DEV2_EPF2_0_PCIE_BAR1_CAP_BASE_IDX 5 |
|---|
| 6196 | #define regBIF_CFG_DEV2_EPF2_0_PCIE_BAR1_CNTL 0x14882 |
|---|
| 6197 | #define regBIF_CFG_DEV2_EPF2_0_PCIE_BAR1_CNTL_BASE_IDX 5 |
|---|
| 6198 | #define regBIF_CFG_DEV2_EPF2_0_PCIE_BAR2_CAP 0x14883 |
|---|
| 6199 | #define regBIF_CFG_DEV2_EPF2_0_PCIE_BAR2_CAP_BASE_IDX 5 |
|---|
| 6200 | #define regBIF_CFG_DEV2_EPF2_0_PCIE_BAR2_CNTL 0x14884 |
|---|
| 6201 | #define regBIF_CFG_DEV2_EPF2_0_PCIE_BAR2_CNTL_BASE_IDX 5 |
|---|
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|---|
| 6203 | #define regBIF_CFG_DEV2_EPF2_0_PCIE_BAR3_CAP_BASE_IDX 5 |
|---|
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|---|
| 6205 | #define regBIF_CFG_DEV2_EPF2_0_PCIE_BAR3_CNTL_BASE_IDX 5 |
|---|
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|---|
| 6207 | #define regBIF_CFG_DEV2_EPF2_0_PCIE_BAR4_CAP_BASE_IDX 5 |
|---|
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|---|
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|---|
| 6211 | #define regBIF_CFG_DEV2_EPF2_0_PCIE_BAR5_CAP_BASE_IDX 5 |
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|---|
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| 6215 | #define regBIF_CFG_DEV2_EPF2_0_PCIE_BAR6_CAP_BASE_IDX 5 |
|---|
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| 6218 | #define regBIF_CFG_DEV2_EPF2_0_PCIE_PWR_BUDGET_ENH_CAP_LIST 0x14890 |
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| 6219 | #define regBIF_CFG_DEV2_EPF2_0_PCIE_PWR_BUDGET_ENH_CAP_LIST_BASE_IDX 5 |
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| 6220 | #define regBIF_CFG_DEV2_EPF2_0_PCIE_PWR_BUDGET_DATA_SELECT 0x14891 |
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| 6221 | #define regBIF_CFG_DEV2_EPF2_0_PCIE_PWR_BUDGET_DATA_SELECT_BASE_IDX 5 |
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| 6222 | #define regBIF_CFG_DEV2_EPF2_0_PCIE_PWR_BUDGET_DATA 0x14892 |
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| 6223 | #define regBIF_CFG_DEV2_EPF2_0_PCIE_PWR_BUDGET_DATA_BASE_IDX 5 |
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| 6225 | #define regBIF_CFG_DEV2_EPF2_0_PCIE_PWR_BUDGET_CAP_BASE_IDX 5 |
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| 6226 | #define regBIF_CFG_DEV2_EPF2_0_PCIE_DPA_ENH_CAP_LIST 0x14894 |
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| 6227 | #define regBIF_CFG_DEV2_EPF2_0_PCIE_DPA_ENH_CAP_LIST_BASE_IDX 5 |
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| 6228 | #define regBIF_CFG_DEV2_EPF2_0_PCIE_DPA_CAP 0x14895 |
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| 6229 | #define regBIF_CFG_DEV2_EPF2_0_PCIE_DPA_CAP_BASE_IDX 5 |
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| 6230 | #define regBIF_CFG_DEV2_EPF2_0_PCIE_DPA_LATENCY_INDICATOR 0x14896 |
|---|
| 6231 | #define regBIF_CFG_DEV2_EPF2_0_PCIE_DPA_LATENCY_INDICATOR_BASE_IDX 5 |
|---|
| 6232 | #define regBIF_CFG_DEV2_EPF2_0_PCIE_DPA_STATUS 0x14897 |
|---|
| 6233 | #define regBIF_CFG_DEV2_EPF2_0_PCIE_DPA_STATUS_BASE_IDX 5 |
|---|
| 6234 | #define regBIF_CFG_DEV2_EPF2_0_PCIE_DPA_CNTL 0x14897 |
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| 6235 | #define regBIF_CFG_DEV2_EPF2_0_PCIE_DPA_CNTL_BASE_IDX 5 |
|---|
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| 6237 | #define regBIF_CFG_DEV2_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_0_BASE_IDX 5 |
|---|
| 6238 | #define regBIF_CFG_DEV2_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_1 0x14898 |
|---|
| 6239 | #define regBIF_CFG_DEV2_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_1_BASE_IDX 5 |
|---|
| 6240 | #define regBIF_CFG_DEV2_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_2 0x14898 |
|---|
| 6241 | #define regBIF_CFG_DEV2_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_2_BASE_IDX 5 |
|---|
| 6242 | #define regBIF_CFG_DEV2_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_3 0x14898 |
|---|
| 6243 | #define regBIF_CFG_DEV2_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_3_BASE_IDX 5 |
|---|
| 6244 | #define regBIF_CFG_DEV2_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_4 0x14899 |
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| 6245 | #define regBIF_CFG_DEV2_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_4_BASE_IDX 5 |
|---|
| 6246 | #define regBIF_CFG_DEV2_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_5 0x14899 |
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| 6247 | #define regBIF_CFG_DEV2_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_5_BASE_IDX 5 |
|---|
| 6248 | #define regBIF_CFG_DEV2_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_6 0x14899 |
|---|
| 6249 | #define regBIF_CFG_DEV2_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_6_BASE_IDX 5 |
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| 6250 | #define regBIF_CFG_DEV2_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_7 0x14899 |
|---|
| 6251 | #define regBIF_CFG_DEV2_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_7_BASE_IDX 5 |
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| 6252 | #define regBIF_CFG_DEV2_EPF2_0_PCIE_ACS_ENH_CAP_LIST 0x148a8 |
|---|
| 6253 | #define regBIF_CFG_DEV2_EPF2_0_PCIE_ACS_ENH_CAP_LIST_BASE_IDX 5 |
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| 6254 | #define regBIF_CFG_DEV2_EPF2_0_PCIE_ACS_CAP 0x148a9 |
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| 6255 | #define regBIF_CFG_DEV2_EPF2_0_PCIE_ACS_CAP_BASE_IDX 5 |
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| 6256 | #define regBIF_CFG_DEV2_EPF2_0_PCIE_ACS_CNTL 0x148a9 |
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| 6257 | #define regBIF_CFG_DEV2_EPF2_0_PCIE_ACS_CNTL_BASE_IDX 5 |
|---|
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| 6571 | #define regBIF_CFG_DEV2_EPF4_0_BASE_ADDR_4_BASE_IDX 5 |
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| 6573 | #define regBIF_CFG_DEV2_EPF4_0_BASE_ADDR_5_BASE_IDX 5 |
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| 6575 | #define regBIF_CFG_DEV2_EPF4_0_BASE_ADDR_6_BASE_IDX 5 |
|---|
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|---|
| 6577 | #define regBIF_CFG_DEV2_EPF4_0_ADAPTER_ID_BASE_IDX 5 |
|---|
| 6578 | #define regBIF_CFG_DEV2_EPF4_0_ROM_BASE_ADDR 0x1500c |
|---|
| 6579 | #define regBIF_CFG_DEV2_EPF4_0_ROM_BASE_ADDR_BASE_IDX 5 |
|---|
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|---|
| 6581 | #define regBIF_CFG_DEV2_EPF4_0_CAP_PTR_BASE_IDX 5 |
|---|
| 6582 | #define regBIF_CFG_DEV2_EPF4_0_INTERRUPT_LINE 0x1500f |
|---|
| 6583 | #define regBIF_CFG_DEV2_EPF4_0_INTERRUPT_LINE_BASE_IDX 5 |
|---|
| 6584 | #define regBIF_CFG_DEV2_EPF4_0_INTERRUPT_PIN 0x1500f |
|---|
| 6585 | #define regBIF_CFG_DEV2_EPF4_0_INTERRUPT_PIN_BASE_IDX 5 |
|---|
| 6586 | #define regBIF_CFG_DEV2_EPF4_0_MIN_GRANT 0x1500f |
|---|
| 6587 | #define regBIF_CFG_DEV2_EPF4_0_MIN_GRANT_BASE_IDX 5 |
|---|
| 6588 | #define regBIF_CFG_DEV2_EPF4_0_MAX_LATENCY 0x1500f |
|---|
| 6589 | #define regBIF_CFG_DEV2_EPF4_0_MAX_LATENCY_BASE_IDX 5 |
|---|
| 6590 | #define regBIF_CFG_DEV2_EPF4_0_VENDOR_CAP_LIST 0x15012 |
|---|
| 6591 | #define regBIF_CFG_DEV2_EPF4_0_VENDOR_CAP_LIST_BASE_IDX 5 |
|---|
| 6592 | #define regBIF_CFG_DEV2_EPF4_0_ADAPTER_ID_W 0x15013 |
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| 6593 | #define regBIF_CFG_DEV2_EPF4_0_ADAPTER_ID_W_BASE_IDX 5 |
|---|
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|---|
| 6595 | #define regBIF_CFG_DEV2_EPF4_0_PMI_CAP_LIST_BASE_IDX 5 |
|---|
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|---|
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| 6598 | #define regBIF_CFG_DEV2_EPF4_0_PMI_STATUS_CNTL 0x15015 |
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| 6601 | #define regBIF_CFG_DEV2_EPF4_0_SBRN_BASE_IDX 5 |
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|---|
| 6603 | #define regBIF_CFG_DEV2_EPF4_0_FLADJ_BASE_IDX 5 |
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| 6604 | #define regBIF_CFG_DEV2_EPF4_0_DBESL_DBESLD 0x15018 |
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|---|
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| 6609 | #define regBIF_CFG_DEV2_EPF4_0_PCIE_CAP_BASE_IDX 5 |
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| 6611 | #define regBIF_CFG_DEV2_EPF4_0_DEVICE_CAP_BASE_IDX 5 |
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| 6615 | #define regBIF_CFG_DEV2_EPF4_0_DEVICE_STATUS_BASE_IDX 5 |
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| 6616 | #define regBIF_CFG_DEV2_EPF4_0_LINK_CAP 0x1501c |
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|---|
| 6620 | #define regBIF_CFG_DEV2_EPF4_0_LINK_STATUS 0x1501d |
|---|
| 6621 | #define regBIF_CFG_DEV2_EPF4_0_LINK_STATUS_BASE_IDX 5 |
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| 6622 | #define regBIF_CFG_DEV2_EPF4_0_DEVICE_CAP2 0x15022 |
|---|
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|---|
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| 7081 | #define regBIF_CFG_DEV2_EPF6_0_BASE_ADDR_2_BASE_IDX 5 |
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| 7085 | #define regBIF_CFG_DEV2_EPF6_0_BASE_ADDR_4_BASE_IDX 5 |
|---|
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| 7087 | #define regBIF_CFG_DEV2_EPF6_0_BASE_ADDR_5_BASE_IDX 5 |
|---|
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| 7089 | #define regBIF_CFG_DEV2_EPF6_0_BASE_ADDR_6_BASE_IDX 5 |
|---|
| 7090 | #define regBIF_CFG_DEV2_EPF6_0_ADAPTER_ID 0x1580b |
|---|
| 7091 | #define regBIF_CFG_DEV2_EPF6_0_ADAPTER_ID_BASE_IDX 5 |
|---|
| 7092 | #define regBIF_CFG_DEV2_EPF6_0_ROM_BASE_ADDR 0x1580c |
|---|
| 7093 | #define regBIF_CFG_DEV2_EPF6_0_ROM_BASE_ADDR_BASE_IDX 5 |
|---|
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|---|
| 7095 | #define regBIF_CFG_DEV2_EPF6_0_CAP_PTR_BASE_IDX 5 |
|---|
| 7096 | #define regBIF_CFG_DEV2_EPF6_0_INTERRUPT_LINE 0x1580f |
|---|
| 7097 | #define regBIF_CFG_DEV2_EPF6_0_INTERRUPT_LINE_BASE_IDX 5 |
|---|
| 7098 | #define regBIF_CFG_DEV2_EPF6_0_INTERRUPT_PIN 0x1580f |
|---|
| 7099 | #define regBIF_CFG_DEV2_EPF6_0_INTERRUPT_PIN_BASE_IDX 5 |
|---|
| 7100 | #define regBIF_CFG_DEV2_EPF6_0_MIN_GRANT 0x1580f |
|---|
| 7101 | #define regBIF_CFG_DEV2_EPF6_0_MIN_GRANT_BASE_IDX 5 |
|---|
| 7102 | #define regBIF_CFG_DEV2_EPF6_0_MAX_LATENCY 0x1580f |
|---|
| 7103 | #define regBIF_CFG_DEV2_EPF6_0_MAX_LATENCY_BASE_IDX 5 |
|---|
| 7104 | #define regBIF_CFG_DEV2_EPF6_0_VENDOR_CAP_LIST 0x15812 |
|---|
| 7105 | #define regBIF_CFG_DEV2_EPF6_0_VENDOR_CAP_LIST_BASE_IDX 5 |
|---|
| 7106 | #define regBIF_CFG_DEV2_EPF6_0_ADAPTER_ID_W 0x15813 |
|---|
| 7107 | #define regBIF_CFG_DEV2_EPF6_0_ADAPTER_ID_W_BASE_IDX 5 |
|---|
| 7108 | #define regBIF_CFG_DEV2_EPF6_0_PMI_CAP_LIST 0x15814 |
|---|
| 7109 | #define regBIF_CFG_DEV2_EPF6_0_PMI_CAP_LIST_BASE_IDX 5 |
|---|
| 7110 | #define regBIF_CFG_DEV2_EPF6_0_PMI_CAP 0x15814 |
|---|
| 7111 | #define regBIF_CFG_DEV2_EPF6_0_PMI_CAP_BASE_IDX 5 |
|---|
| 7112 | #define regBIF_CFG_DEV2_EPF6_0_PMI_STATUS_CNTL 0x15815 |
|---|
| 7113 | #define regBIF_CFG_DEV2_EPF6_0_PMI_STATUS_CNTL_BASE_IDX 5 |
|---|
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|---|
| 7115 | #define regBIF_CFG_DEV2_EPF6_0_PCIE_CAP_LIST_BASE_IDX 5 |
|---|
| 7116 | #define regBIF_CFG_DEV2_EPF6_0_PCIE_CAP 0x15819 |
|---|
| 7117 | #define regBIF_CFG_DEV2_EPF6_0_PCIE_CAP_BASE_IDX 5 |
|---|
| 7118 | #define regBIF_CFG_DEV2_EPF6_0_DEVICE_CAP 0x1581a |
|---|
| 7119 | #define regBIF_CFG_DEV2_EPF6_0_DEVICE_CAP_BASE_IDX 5 |
|---|
| 7120 | #define regBIF_CFG_DEV2_EPF6_0_DEVICE_CNTL 0x1581b |
|---|
| 7121 | #define regBIF_CFG_DEV2_EPF6_0_DEVICE_CNTL_BASE_IDX 5 |
|---|
| 7122 | #define regBIF_CFG_DEV2_EPF6_0_DEVICE_STATUS 0x1581b |
|---|
| 7123 | #define regBIF_CFG_DEV2_EPF6_0_DEVICE_STATUS_BASE_IDX 5 |
|---|
| 7124 | #define regBIF_CFG_DEV2_EPF6_0_LINK_CAP 0x1581c |
|---|
| 7125 | #define regBIF_CFG_DEV2_EPF6_0_LINK_CAP_BASE_IDX 5 |
|---|
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|---|
| 7127 | #define regBIF_CFG_DEV2_EPF6_0_LINK_CNTL_BASE_IDX 5 |
|---|
| 7128 | #define regBIF_CFG_DEV2_EPF6_0_LINK_STATUS 0x1581d |
|---|
| 7129 | #define regBIF_CFG_DEV2_EPF6_0_LINK_STATUS_BASE_IDX 5 |
|---|
| 7130 | #define regBIF_CFG_DEV2_EPF6_0_DEVICE_CAP2 0x15822 |
|---|
| 7131 | #define regBIF_CFG_DEV2_EPF6_0_DEVICE_CAP2_BASE_IDX 5 |
|---|
| 7132 | #define regBIF_CFG_DEV2_EPF6_0_DEVICE_CNTL2 0x15823 |
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|---|
| 7134 | #define regBIF_CFG_DEV2_EPF6_0_DEVICE_STATUS2 0x15823 |
|---|
| 7135 | #define regBIF_CFG_DEV2_EPF6_0_DEVICE_STATUS2_BASE_IDX 5 |
|---|
| 7136 | #define regBIF_CFG_DEV2_EPF6_0_LINK_CAP2 0x15824 |
|---|
| 7137 | #define regBIF_CFG_DEV2_EPF6_0_LINK_CAP2_BASE_IDX 5 |
|---|
| 7138 | #define regBIF_CFG_DEV2_EPF6_0_LINK_CNTL2 0x15825 |
|---|
| 7139 | #define regBIF_CFG_DEV2_EPF6_0_LINK_CNTL2_BASE_IDX 5 |
|---|
| 7140 | #define regBIF_CFG_DEV2_EPF6_0_LINK_STATUS2 0x15825 |
|---|
| 7141 | #define regBIF_CFG_DEV2_EPF6_0_LINK_STATUS2_BASE_IDX 5 |
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| 7142 | #define regBIF_CFG_DEV2_EPF6_0_MSI_CAP_LIST 0x15828 |
|---|
| 7143 | #define regBIF_CFG_DEV2_EPF6_0_MSI_CAP_LIST_BASE_IDX 5 |
|---|
| 7144 | #define regBIF_CFG_DEV2_EPF6_0_MSI_MSG_CNTL 0x15828 |
|---|
| 7145 | #define regBIF_CFG_DEV2_EPF6_0_MSI_MSG_CNTL_BASE_IDX 5 |
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| 7147 | #define regBIF_CFG_DEV2_EPF6_0_MSI_MSG_ADDR_LO_BASE_IDX 5 |
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| 7148 | #define regBIF_CFG_DEV2_EPF6_0_MSI_MSG_ADDR_HI 0x1582a |
|---|
| 7149 | #define regBIF_CFG_DEV2_EPF6_0_MSI_MSG_ADDR_HI_BASE_IDX 5 |
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| 7150 | #define regBIF_CFG_DEV2_EPF6_0_MSI_MSG_DATA 0x1582a |
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| 7151 | #define regBIF_CFG_DEV2_EPF6_0_MSI_MSG_DATA_BASE_IDX 5 |
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| 7153 | #define regBIF_CFG_DEV2_EPF6_0_MSI_EXT_MSG_DATA_BASE_IDX 5 |
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| 7155 | #define regBIF_CFG_DEV2_EPF6_0_MSI_MASK_BASE_IDX 5 |
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| 7157 | #define regBIF_CFG_DEV2_EPF6_0_MSI_MSG_DATA_64_BASE_IDX 5 |
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| 7158 | #define regBIF_CFG_DEV2_EPF6_0_MSI_EXT_MSG_DATA_64 0x1582b |
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| 7159 | #define regBIF_CFG_DEV2_EPF6_0_MSI_EXT_MSG_DATA_64_BASE_IDX 5 |
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| 7160 | #define regBIF_CFG_DEV2_EPF6_0_MSI_MASK_64 0x1582c |
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| 7161 | #define regBIF_CFG_DEV2_EPF6_0_MSI_MASK_64_BASE_IDX 5 |
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|---|
| 7163 | #define regBIF_CFG_DEV2_EPF6_0_MSI_PENDING_BASE_IDX 5 |
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| 7170 | #define regBIF_CFG_DEV2_EPF6_0_MSIX_TABLE 0x15831 |
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| 7171 | #define regBIF_CFG_DEV2_EPF6_0_MSIX_TABLE_BASE_IDX 5 |
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| 7174 | #define regBIF_CFG_DEV2_EPF6_0_SATA_CAP_0 0x15834 |
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| 7175 | #define regBIF_CFG_DEV2_EPF6_0_SATA_CAP_0_BASE_IDX 5 |
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| 7177 | #define regBIF_CFG_DEV2_EPF6_0_SATA_CAP_1_BASE_IDX 5 |
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| 7178 | #define regBIF_CFG_DEV2_EPF6_0_SATA_IDP_INDEX 0x15836 |
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| 7179 | #define regBIF_CFG_DEV2_EPF6_0_SATA_IDP_INDEX_BASE_IDX 5 |
|---|
| 7180 | #define regBIF_CFG_DEV2_EPF6_0_SATA_IDP_DATA 0x15837 |
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| 7181 | #define regBIF_CFG_DEV2_EPF6_0_SATA_IDP_DATA_BASE_IDX 5 |
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| 7182 | #define regBIF_CFG_DEV2_EPF6_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST 0x15840 |
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| 7183 | #define regBIF_CFG_DEV2_EPF6_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_BASE_IDX 5 |
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| 7185 | #define regBIF_CFG_DEV2_EPF6_0_PCIE_VENDOR_SPECIFIC_HDR_BASE_IDX 5 |
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|---|
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| 7295 | #define regBIF_CFG_DEV2_EPF6_0_PCIE_ARI_CAP_BASE_IDX 5 |
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| 7341 | #define regRCC_EP_DEV0_0_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_5_BASE_IDX 5 |
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| 7342 | #define regRCC_EP_DEV0_0_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_6 0xc45a |
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| 7343 | #define regRCC_EP_DEV0_0_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_6_BASE_IDX 5 |
|---|
| 7344 | #define regRCC_EP_DEV0_0_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_7 0xc45a |
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| 7345 | #define regRCC_EP_DEV0_0_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_7_BASE_IDX 5 |
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| 7346 | #define regRCC_EP_DEV0_0_EP_PCIE_PME_CONTROL 0xc45c |
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| 7347 | #define regRCC_EP_DEV0_0_EP_PCIE_PME_CONTROL_BASE_IDX 5 |
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| 7348 | #define regRCC_EP_DEV0_0_EP_PCIEP_RESERVED 0xc45d |
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| 7349 | #define regRCC_EP_DEV0_0_EP_PCIEP_RESERVED_BASE_IDX 5 |
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| 7351 | #define regRCC_EP_DEV0_0_EP_PCIE_TX_CNTL_BASE_IDX 5 |
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| 7353 | #define regRCC_EP_DEV0_0_EP_PCIE_TX_REQUESTER_ID_BASE_IDX 5 |
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|---|
| 7355 | #define regRCC_EP_DEV0_0_EP_PCIE_ERR_CNTL_BASE_IDX 5 |
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|---|
| 7360 | |
|---|
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|---|
| 7362 | // addressBlock: nbio_nbif0_rcc_dwn_dev0_RCCPORTDEC |
|---|
| 7363 | // base address: 0x10131000 |
|---|
| 7364 | #define regRCC_DWN_DEV0_0_DN_PCIE_RESERVED 0xc468 |
|---|
| 7365 | #define regRCC_DWN_DEV0_0_DN_PCIE_RESERVED_BASE_IDX 5 |
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| 7366 | #define regRCC_DWN_DEV0_0_DN_PCIE_SCRATCH 0xc469 |
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| 7367 | #define regRCC_DWN_DEV0_0_DN_PCIE_SCRATCH_BASE_IDX 5 |
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| 7368 | #define regRCC_DWN_DEV0_0_DN_PCIE_CNTL 0xc46b |
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|---|
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| 7443 | #define regRCC_EP_DEV1_EP_PCIE_ERR_CNTL_BASE_IDX 5 |
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| 7447 | #define regRCC_EP_DEV1_EP_PCIE_LC_SPEED_CNTL_BASE_IDX 5 |
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| 7461 | #define regRCC_DWN_DEV1_DN_PCIE_RX_CNTL2_BASE_IDX 5 |
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| 7463 | #define regRCC_DWN_DEV1_DN_PCIE_BUS_CNTL_BASE_IDX 5 |
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| 7465 | #define regRCC_DWN_DEV1_DN_PCIE_CFG_CNTL_BASE_IDX 5 |
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| 7466 | |
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| 7467 | |
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| 7468 | // addressBlock: nbio_nbif0_rcc_dwnp_dev1_RCCPORTDEC |
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| 7469 | // base address: 0x10131200 |
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| 7470 | #define regRCC_DWNP_DEV1_PCIE_ERR_CNTL 0xc4f5 |
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| 7471 | #define regRCC_DWNP_DEV1_PCIE_ERR_CNTL_BASE_IDX 5 |
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| 7473 | #define regRCC_DWNP_DEV1_PCIE_RX_CNTL_BASE_IDX 5 |
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| 7475 | #define regRCC_DWNP_DEV1_PCIE_LC_SPEED_CNTL_BASE_IDX 5 |
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| 7479 | #define regRCC_DWNP_DEV1_LTR_MSG_INFO_FROM_EP_BASE_IDX 5 |
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| 7480 | |
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| 7482 | // addressBlock: nbio_nbif0_rcc_ep_dev2_RCCPORTDEC |
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| 7483 | // base address: 0x10131400 |
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| 7487 | #define regRCC_EP_DEV2_EP_PCIE_CNTL_BASE_IDX 5 |
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| 7489 | #define regRCC_EP_DEV2_EP_PCIE_INT_CNTL_BASE_IDX 5 |
|---|
| 7490 | #define regRCC_EP_DEV2_EP_PCIE_INT_STATUS 0xc550 |
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| 7491 | #define regRCC_EP_DEV2_EP_PCIE_INT_STATUS_BASE_IDX 5 |
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| 7492 | #define regRCC_EP_DEV2_EP_PCIE_RX_CNTL2 0xc551 |
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| 7493 | #define regRCC_EP_DEV2_EP_PCIE_RX_CNTL2_BASE_IDX 5 |
|---|
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|---|
| 7495 | #define regRCC_EP_DEV2_EP_PCIE_BUS_CNTL_BASE_IDX 5 |
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| 7497 | #define regRCC_EP_DEV2_EP_PCIE_CFG_CNTL_BASE_IDX 5 |
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| 7498 | #define regRCC_EP_DEV2_EP_PCIE_TX_LTR_CNTL 0xc554 |
|---|
| 7499 | #define regRCC_EP_DEV2_EP_PCIE_TX_LTR_CNTL_BASE_IDX 5 |
|---|
| 7500 | #define regRCC_EP_DEV2_EP_PCIE_F0_DPA_CAP 0xc557 |
|---|
| 7501 | #define regRCC_EP_DEV2_EP_PCIE_F0_DPA_CAP_BASE_IDX 5 |
|---|
| 7502 | #define regRCC_EP_DEV2_EP_PCIE_F0_DPA_LATENCY_INDICATOR 0xc558 |
|---|
| 7503 | #define regRCC_EP_DEV2_EP_PCIE_F0_DPA_LATENCY_INDICATOR_BASE_IDX 5 |
|---|
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|---|
| 7505 | #define regRCC_EP_DEV2_EP_PCIE_F0_DPA_CNTL_BASE_IDX 5 |
|---|
| 7506 | #define regRCC_EP_DEV2_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_0 0xc558 |
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|---|
| 7509 | #define regRCC_EP_DEV2_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_1_BASE_IDX 5 |
|---|
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|---|
| 7511 | #define regRCC_EP_DEV2_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_2_BASE_IDX 5 |
|---|
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|---|
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|---|
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|---|
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|---|
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|---|
| 7519 | #define regRCC_EP_DEV2_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_6_BASE_IDX 5 |
|---|
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|---|
| 7522 | #define regRCC_EP_DEV2_EP_PCIE_PME_CONTROL 0xc55c |
|---|
| 7523 | #define regRCC_EP_DEV2_EP_PCIE_PME_CONTROL_BASE_IDX 5 |
|---|
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|---|
| 7525 | #define regRCC_EP_DEV2_EP_PCIEP_RESERVED_BASE_IDX 5 |
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| 7526 | #define regRCC_EP_DEV2_EP_PCIE_TX_CNTL 0xc55f |
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| 7527 | #define regRCC_EP_DEV2_EP_PCIE_TX_CNTL_BASE_IDX 5 |
|---|
| 7528 | #define regRCC_EP_DEV2_EP_PCIE_TX_REQUESTER_ID 0xc560 |
|---|
| 7529 | #define regRCC_EP_DEV2_EP_PCIE_TX_REQUESTER_ID_BASE_IDX 5 |
|---|
| 7530 | #define regRCC_EP_DEV2_EP_PCIE_ERR_CNTL 0xc561 |
|---|
| 7531 | #define regRCC_EP_DEV2_EP_PCIE_ERR_CNTL_BASE_IDX 5 |
|---|
| 7532 | #define regRCC_EP_DEV2_EP_PCIE_RX_CNTL 0xc562 |
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| 7533 | #define regRCC_EP_DEV2_EP_PCIE_RX_CNTL_BASE_IDX 5 |
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| 7534 | #define regRCC_EP_DEV2_EP_PCIE_LC_SPEED_CNTL 0xc563 |
|---|
| 7535 | #define regRCC_EP_DEV2_EP_PCIE_LC_SPEED_CNTL_BASE_IDX 5 |
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| 7536 | |
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| 7537 | |
|---|
| 7538 | // addressBlock: nbio_nbif0_rcc_dwn_dev2_RCCPORTDEC |
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| 7539 | // base address: 0x10131400 |
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| 7540 | #define regRCC_DWN_DEV2_DN_PCIE_RESERVED 0xc568 |
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| 7541 | #define regRCC_DWN_DEV2_DN_PCIE_RESERVED_BASE_IDX 5 |
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| 7542 | #define regRCC_DWN_DEV2_DN_PCIE_SCRATCH 0xc569 |
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| 7543 | #define regRCC_DWN_DEV2_DN_PCIE_SCRATCH_BASE_IDX 5 |
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| 7545 | #define regRCC_DWN_DEV2_DN_PCIE_CNTL_BASE_IDX 5 |
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| 7546 | #define regRCC_DWN_DEV2_DN_PCIE_CONFIG_CNTL 0xc56c |
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| 7547 | #define regRCC_DWN_DEV2_DN_PCIE_CONFIG_CNTL_BASE_IDX 5 |
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| 7548 | #define regRCC_DWN_DEV2_DN_PCIE_RX_CNTL2 0xc56d |
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| 7549 | #define regRCC_DWN_DEV2_DN_PCIE_RX_CNTL2_BASE_IDX 5 |
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| 7550 | #define regRCC_DWN_DEV2_DN_PCIE_BUS_CNTL 0xc56e |
|---|
| 7551 | #define regRCC_DWN_DEV2_DN_PCIE_BUS_CNTL_BASE_IDX 5 |
|---|
| 7552 | #define regRCC_DWN_DEV2_DN_PCIE_CFG_CNTL 0xc56f |
|---|
| 7553 | #define regRCC_DWN_DEV2_DN_PCIE_CFG_CNTL_BASE_IDX 5 |
|---|
| 7554 | |
|---|
| 7555 | |
|---|
| 7556 | // addressBlock: nbio_nbif0_rcc_dwnp_dev2_RCCPORTDEC |
|---|
| 7557 | // base address: 0x10131400 |
|---|
| 7558 | #define regRCC_DWNP_DEV2_PCIE_ERR_CNTL 0xc575 |
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| 7559 | #define regRCC_DWNP_DEV2_PCIE_ERR_CNTL_BASE_IDX 5 |
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| 7560 | #define regRCC_DWNP_DEV2_PCIE_RX_CNTL 0xc576 |
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| 7561 | #define regRCC_DWNP_DEV2_PCIE_RX_CNTL_BASE_IDX 5 |
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| 7562 | #define regRCC_DWNP_DEV2_PCIE_LC_SPEED_CNTL 0xc577 |
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| 7563 | #define regRCC_DWNP_DEV2_PCIE_LC_SPEED_CNTL_BASE_IDX 5 |
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| 7564 | #define regRCC_DWNP_DEV2_PCIE_LC_CNTL2 0xc578 |
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| 7565 | #define regRCC_DWNP_DEV2_PCIE_LC_CNTL2_BASE_IDX 5 |
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| 7566 | #define regRCC_DWNP_DEV2_LTR_MSG_INFO_FROM_EP 0xc57a |
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| 7567 | #define regRCC_DWNP_DEV2_LTR_MSG_INFO_FROM_EP_BASE_IDX 5 |
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| 7568 | |
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| 7570 | // addressBlock: nbio_nbif0_rcc_strap_rcc_strap_internal |
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| 7571 | // base address: 0x10100000 |
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| 7572 | #define regRCC_STRAP0_RCC_DEV0_EPF0_STRAP0 0xd000 |
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| 7573 | #define regRCC_STRAP0_RCC_DEV0_EPF0_STRAP0_BASE_IDX 5 |
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| 7574 | |
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| 7575 | |
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| 7576 | // addressBlock: nbio_nbif0_bif_rst_bif_rst_regblk |
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| 7577 | // base address: 0x10100000 |
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| 7579 | #define regHARD_RST_CTRL_BASE_IDX 5 |
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| 7581 | #define regSELF_SOFT_RST_BASE_IDX 5 |
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| 7583 | #define regBIF_GFX_DRV_VPU_RST_BASE_IDX 5 |
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| 7585 | #define regBIF_RST_MISC_CTRL_BASE_IDX 5 |
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|---|
| 7587 | #define regBIF_RST_MISC_CTRL2_BASE_IDX 5 |
|---|
| 7588 | #define regBIF_RST_MISC_CTRL3 0xe006 |
|---|
| 7589 | #define regBIF_RST_MISC_CTRL3_BASE_IDX 5 |
|---|
| 7590 | #define regDEV0_PF0_FLR_RST_CTRL 0xe008 |
|---|
| 7591 | #define regDEV0_PF0_FLR_RST_CTRL_BASE_IDX 5 |
|---|
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|---|
| 7593 | #define regDEV0_PF1_FLR_RST_CTRL_BASE_IDX 5 |
|---|
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|---|
| 7595 | #define regDEV0_PF2_FLR_RST_CTRL_BASE_IDX 5 |
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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| 7653 | #define regDEV0_PF3_D3HOTD0_RST_CTRL_BASE_IDX 5 |
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| 7655 | #define regDEV0_PF4_D3HOTD0_RST_CTRL_BASE_IDX 5 |
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|---|
| 7659 | #define regDEV0_PF6_D3HOTD0_RST_CTRL_BASE_IDX 5 |
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| 7661 | #define regDEV0_PF7_D3HOTD0_RST_CTRL_BASE_IDX 5 |
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| 7665 | #define regDEV1_PF1_FLR_RST_CTRL_BASE_IDX 5 |
|---|
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| 7667 | #define regBIF_DEV1_PF0_DSTATE_VALUE_BASE_IDX 5 |
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| 7668 | #define regBIF_DEV1_PF1_DSTATE_VALUE 0xe209 |
|---|
| 7669 | #define regBIF_DEV1_PF1_DSTATE_VALUE_BASE_IDX 5 |
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| 7670 | #define regDEV1_PF0_D3HOTD0_RST_CTRL 0xe210 |
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| 7671 | #define regDEV1_PF0_D3HOTD0_RST_CTRL_BASE_IDX 5 |
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| 7672 | #define regDEV1_PF1_D3HOTD0_RST_CTRL 0xe211 |
|---|
| 7673 | #define regDEV1_PF1_D3HOTD0_RST_CTRL_BASE_IDX 5 |
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|---|
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| 7677 | #define regDEV2_PF1_FLR_RST_CTRL_BASE_IDX 5 |
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| 7678 | #define regDEV2_PF2_FLR_RST_CTRL 0xe21a |
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| 7679 | #define regDEV2_PF2_FLR_RST_CTRL_BASE_IDX 5 |
|---|
| 7680 | #define regDEV2_PF3_FLR_RST_CTRL 0xe21b |
|---|
| 7681 | #define regDEV2_PF3_FLR_RST_CTRL_BASE_IDX 5 |
|---|
| 7682 | #define regDEV2_PF4_FLR_RST_CTRL 0xe21c |
|---|
| 7683 | #define regDEV2_PF4_FLR_RST_CTRL_BASE_IDX 5 |
|---|
| 7684 | #define regDEV2_PF5_FLR_RST_CTRL 0xe21d |
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| 7685 | #define regDEV2_PF5_FLR_RST_CTRL_BASE_IDX 5 |
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| 7686 | #define regDEV2_PF6_FLR_RST_CTRL 0xe21e |
|---|
| 7687 | #define regDEV2_PF6_FLR_RST_CTRL_BASE_IDX 5 |
|---|
| 7688 | #define regBIF_DEV2_PF0_DSTATE_VALUE 0xe220 |
|---|
| 7689 | #define regBIF_DEV2_PF0_DSTATE_VALUE_BASE_IDX 5 |
|---|
| 7690 | #define regBIF_DEV2_PF1_DSTATE_VALUE 0xe221 |
|---|
| 7691 | #define regBIF_DEV2_PF1_DSTATE_VALUE_BASE_IDX 5 |
|---|
| 7692 | #define regBIF_DEV2_PF2_DSTATE_VALUE 0xe222 |
|---|
| 7693 | #define regBIF_DEV2_PF2_DSTATE_VALUE_BASE_IDX 5 |
|---|
| 7694 | #define regBIF_DEV2_PF3_DSTATE_VALUE 0xe223 |
|---|
| 7695 | #define regBIF_DEV2_PF3_DSTATE_VALUE_BASE_IDX 5 |
|---|
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|---|
| 7697 | #define regBIF_DEV2_PF4_DSTATE_VALUE_BASE_IDX 5 |
|---|
| 7698 | #define regBIF_DEV2_PF5_DSTATE_VALUE 0xe225 |
|---|
| 7699 | #define regBIF_DEV2_PF5_DSTATE_VALUE_BASE_IDX 5 |
|---|
| 7700 | #define regBIF_DEV2_PF6_DSTATE_VALUE 0xe226 |
|---|
| 7701 | #define regBIF_DEV2_PF6_DSTATE_VALUE_BASE_IDX 5 |
|---|
| 7702 | #define regDEV2_PF0_D3HOTD0_RST_CTRL 0xe228 |
|---|
| 7703 | #define regDEV2_PF0_D3HOTD0_RST_CTRL_BASE_IDX 5 |
|---|
| 7704 | #define regDEV2_PF1_D3HOTD0_RST_CTRL 0xe229 |
|---|
| 7705 | #define regDEV2_PF1_D3HOTD0_RST_CTRL_BASE_IDX 5 |
|---|
| 7706 | #define regDEV2_PF2_D3HOTD0_RST_CTRL 0xe22a |
|---|
| 7707 | #define regDEV2_PF2_D3HOTD0_RST_CTRL_BASE_IDX 5 |
|---|
| 7708 | #define regDEV2_PF3_D3HOTD0_RST_CTRL 0xe22b |
|---|
| 7709 | #define regDEV2_PF3_D3HOTD0_RST_CTRL_BASE_IDX 5 |
|---|
| 7710 | #define regDEV2_PF4_D3HOTD0_RST_CTRL 0xe22c |
|---|
| 7711 | #define regDEV2_PF4_D3HOTD0_RST_CTRL_BASE_IDX 5 |
|---|
| 7712 | #define regDEV2_PF5_D3HOTD0_RST_CTRL 0xe22d |
|---|
| 7713 | #define regDEV2_PF5_D3HOTD0_RST_CTRL_BASE_IDX 5 |
|---|
| 7714 | #define regDEV2_PF6_D3HOTD0_RST_CTRL 0xe22e |
|---|
| 7715 | #define regDEV2_PF6_D3HOTD0_RST_CTRL_BASE_IDX 5 |
|---|
| 7716 | #define regBIF_PORT0_DSTATE_VALUE 0xe230 |
|---|
| 7717 | #define regBIF_PORT0_DSTATE_VALUE_BASE_IDX 5 |
|---|
| 7718 | #define regBIF_PORT1_DSTATE_VALUE 0xe231 |
|---|
| 7719 | #define regBIF_PORT1_DSTATE_VALUE_BASE_IDX 5 |
|---|
| 7720 | #define regBIF_PORT2_DSTATE_VALUE 0xe232 |
|---|
| 7721 | #define regBIF_PORT2_DSTATE_VALUE_BASE_IDX 5 |
|---|
| 7722 | |
|---|
| 7723 | |
|---|
| 7724 | // addressBlock: nbio_nbif0_bif_misc_bif_misc_regblk |
|---|
| 7725 | // base address: 0x10100000 |
|---|
| 7726 | #define regMISC_SCRATCH 0xe800 |
|---|
| 7727 | #define regMISC_SCRATCH_BASE_IDX 5 |
|---|
| 7728 | #define regINTR_LINE_POLARITY 0xe801 |
|---|
| 7729 | #define regINTR_LINE_POLARITY_BASE_IDX 5 |
|---|
| 7730 | #define regINTR_LINE_ENABLE 0xe802 |
|---|
| 7731 | #define regINTR_LINE_ENABLE_BASE_IDX 5 |
|---|
| 7732 | #define regOUTSTANDING_VC_ALLOC 0xe803 |
|---|
| 7733 | #define regOUTSTANDING_VC_ALLOC_BASE_IDX 5 |
|---|
| 7734 | #define regBIFC_MISC_CTRL0 0xe804 |
|---|
| 7735 | #define regBIFC_MISC_CTRL0_BASE_IDX 5 |
|---|
| 7736 | #define regBIFC_MISC_CTRL1 0xe805 |
|---|
| 7737 | #define regBIFC_MISC_CTRL1_BASE_IDX 5 |
|---|
| 7738 | #define regBIFC_LC_TIMER_CTRL 0xe807 |
|---|
| 7739 | #define regBIFC_LC_TIMER_CTRL_BASE_IDX 5 |
|---|
| 7740 | #define regBIFC_RCCBIH_BME_ERR_LOG0 0xe808 |
|---|
| 7741 | #define regBIFC_RCCBIH_BME_ERR_LOG0_BASE_IDX 5 |
|---|
| 7742 | #define regBIFC_RCCBIH_BME_ERR_LOG1 0xe809 |
|---|
| 7743 | #define regBIFC_RCCBIH_BME_ERR_LOG1_BASE_IDX 5 |
|---|
| 7744 | #define regBIFC_DMA_ATTR_OVERRIDE_DEV0_F0_F1 0xe80a |
|---|
| 7745 | #define regBIFC_DMA_ATTR_OVERRIDE_DEV0_F0_F1_BASE_IDX 5 |
|---|
| 7746 | #define regBIFC_DMA_ATTR_OVERRIDE_DEV0_F2_F3 0xe80b |
|---|
| 7747 | #define regBIFC_DMA_ATTR_OVERRIDE_DEV0_F2_F3_BASE_IDX 5 |
|---|
| 7748 | #define regBIFC_DMA_ATTR_OVERRIDE_DEV0_F4_F5 0xe80c |
|---|
| 7749 | #define regBIFC_DMA_ATTR_OVERRIDE_DEV0_F4_F5_BASE_IDX 5 |
|---|
| 7750 | #define regBIFC_DMA_ATTR_OVERRIDE_DEV0_F6_F7 0xe80d |
|---|
| 7751 | #define regBIFC_DMA_ATTR_OVERRIDE_DEV0_F6_F7_BASE_IDX 5 |
|---|
| 7752 | #define regBIFC_DMA_ATTR_OVERRIDE_DEV1_F0_F1 0xe80e |
|---|
| 7753 | #define regBIFC_DMA_ATTR_OVERRIDE_DEV1_F0_F1_BASE_IDX 5 |
|---|
| 7754 | #define regBIFC_DMA_ATTR_OVERRIDE_DEV1_F2_F3 0xe80f |
|---|
| 7755 | #define regBIFC_DMA_ATTR_OVERRIDE_DEV1_F2_F3_BASE_IDX 5 |
|---|
| 7756 | #define regBIFC_DMA_ATTR_OVERRIDE_DEV1_F4_F5 0xe810 |
|---|
| 7757 | #define regBIFC_DMA_ATTR_OVERRIDE_DEV1_F4_F5_BASE_IDX 5 |
|---|
| 7758 | #define regBIFC_DMA_ATTR_OVERRIDE_DEV1_F6_F7 0xe811 |
|---|
| 7759 | #define regBIFC_DMA_ATTR_OVERRIDE_DEV1_F6_F7_BASE_IDX 5 |
|---|
| 7760 | #define regBIFC_DMA_ATTR_OVERRIDE_DEV2_F0_F1 0xe812 |
|---|
| 7761 | #define regBIFC_DMA_ATTR_OVERRIDE_DEV2_F0_F1_BASE_IDX 5 |
|---|
| 7762 | #define regBIFC_DMA_ATTR_OVERRIDE_DEV2_F2_F3 0xe813 |
|---|
| 7763 | #define regBIFC_DMA_ATTR_OVERRIDE_DEV2_F2_F3_BASE_IDX 5 |
|---|
| 7764 | #define regBIFC_DMA_ATTR_OVERRIDE_DEV2_F4_F5 0xe814 |
|---|
| 7765 | #define regBIFC_DMA_ATTR_OVERRIDE_DEV2_F4_F5_BASE_IDX 5 |
|---|
| 7766 | #define regBIFC_DMA_ATTR_OVERRIDE_DEV2_F6_F7 0xe815 |
|---|
| 7767 | #define regBIFC_DMA_ATTR_OVERRIDE_DEV2_F6_F7_BASE_IDX 5 |
|---|
| 7768 | #define regBIFC_DMA_ATTR_CNTL2_DEV0 0xe81a |
|---|
| 7769 | #define regBIFC_DMA_ATTR_CNTL2_DEV0_BASE_IDX 5 |
|---|
| 7770 | #define regBIFC_DMA_ATTR_CNTL2_DEV1 0xe81b |
|---|
| 7771 | #define regBIFC_DMA_ATTR_CNTL2_DEV1_BASE_IDX 5 |
|---|
| 7772 | #define regBIFC_DMA_ATTR_CNTL2_DEV2 0xe81c |
|---|
| 7773 | #define regBIFC_DMA_ATTR_CNTL2_DEV2_BASE_IDX 5 |
|---|
| 7774 | #define regBIFC_MISC_CTRL2 0xe822 |
|---|
| 7775 | #define regBIFC_MISC_CTRL2_BASE_IDX 5 |
|---|
| 7776 | #define regBME_DUMMY_CNTL_0 0xe825 |
|---|
| 7777 | #define regBME_DUMMY_CNTL_0_BASE_IDX 5 |
|---|
| 7778 | #define regBME_DUMMY_CNTL_1 0xe826 |
|---|
| 7779 | #define regBME_DUMMY_CNTL_1_BASE_IDX 5 |
|---|
| 7780 | #define regBIFC_THT_CNTL 0xe827 |
|---|
| 7781 | #define regBIFC_THT_CNTL_BASE_IDX 5 |
|---|
| 7782 | #define regBIFC_HSTARB_CNTL 0xe828 |
|---|
| 7783 | #define regBIFC_HSTARB_CNTL_BASE_IDX 5 |
|---|
| 7784 | #define regBIFC_GSI_CNTL 0xe829 |
|---|
| 7785 | #define regBIFC_GSI_CNTL_BASE_IDX 5 |
|---|
| 7786 | #define regBIFC_PCIEFUNC_CNTL 0xe82a |
|---|
| 7787 | #define regBIFC_PCIEFUNC_CNTL_BASE_IDX 5 |
|---|
| 7788 | #define regBIFC_PASID_CHECK_DIS 0xe82b |
|---|
| 7789 | #define regBIFC_PASID_CHECK_DIS_BASE_IDX 5 |
|---|
| 7790 | #define regBIFC_SDP_CNTL_0 0xe82c |
|---|
| 7791 | #define regBIFC_SDP_CNTL_0_BASE_IDX 5 |
|---|
| 7792 | #define regBIFC_SDP_CNTL_1 0xe82d |
|---|
| 7793 | #define regBIFC_SDP_CNTL_1_BASE_IDX 5 |
|---|
| 7794 | #define regBIFC_PASID_STS 0xe82e |
|---|
| 7795 | #define regBIFC_PASID_STS_BASE_IDX 5 |
|---|
| 7796 | #define regBIFC_ATHUB_ACT_CNTL 0xe82f |
|---|
| 7797 | #define regBIFC_ATHUB_ACT_CNTL_BASE_IDX 5 |
|---|
| 7798 | #define regBIFC_PERF_CNTL_0 0xe830 |
|---|
| 7799 | #define regBIFC_PERF_CNTL_0_BASE_IDX 5 |
|---|
| 7800 | #define regBIFC_PERF_CNTL_1 0xe831 |
|---|
| 7801 | #define regBIFC_PERF_CNTL_1_BASE_IDX 5 |
|---|
| 7802 | #define regBIFC_PERF_CNT_MMIO_RD_L32BIT 0xe832 |
|---|
| 7803 | #define regBIFC_PERF_CNT_MMIO_RD_L32BIT_BASE_IDX 5 |
|---|
| 7804 | #define regBIFC_PERF_CNT_MMIO_WR_L32BIT 0xe833 |
|---|
| 7805 | #define regBIFC_PERF_CNT_MMIO_WR_L32BIT_BASE_IDX 5 |
|---|
| 7806 | #define regBIFC_PERF_CNT_DMA_RD_L32BIT 0xe834 |
|---|
| 7807 | #define regBIFC_PERF_CNT_DMA_RD_L32BIT_BASE_IDX 5 |
|---|
| 7808 | #define regBIFC_PERF_CNT_DMA_WR_L32BIT 0xe835 |
|---|
| 7809 | #define regBIFC_PERF_CNT_DMA_WR_L32BIT_BASE_IDX 5 |
|---|
| 7810 | #define regNBIF_REGIF_ERRSET_CTRL 0xe836 |
|---|
| 7811 | #define regNBIF_REGIF_ERRSET_CTRL_BASE_IDX 5 |
|---|
| 7812 | #define regBIFC_SDP_CNTL_2 0xe837 |
|---|
| 7813 | #define regBIFC_SDP_CNTL_2_BASE_IDX 5 |
|---|
| 7814 | #define regNBIF_PGMST_CTRL 0xe838 |
|---|
| 7815 | #define regNBIF_PGMST_CTRL_BASE_IDX 5 |
|---|
| 7816 | #define regNBIF_PGSLV_CTRL 0xe839 |
|---|
| 7817 | #define regNBIF_PGSLV_CTRL_BASE_IDX 5 |
|---|
| 7818 | #define regNBIF_PG_MISC_CTRL 0xe83a |
|---|
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|---|
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| 8157 | #define regRCC_EP_DEV0_1_EP_PCIE_F0_DPA_LATENCY_INDICATOR_BASE_IDX 5 |
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| 8243 | #define regBIF_BX0_BIF_RLC_INTR_CNTL_BASE_IDX 5 |
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| 8255 | #define regBIF_BX0_GFX_MMIOREG_CAM_REMAP_ADDR1_BASE_IDX 5 |
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| 8257 | #define regBIF_BX0_GFX_MMIOREG_CAM_ADDR2_BASE_IDX 5 |
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| 8258 | #define regBIF_BX0_GFX_MMIOREG_CAM_REMAP_ADDR2 0x8085 |
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| 8259 | #define regBIF_BX0_GFX_MMIOREG_CAM_REMAP_ADDR2_BASE_IDX 5 |
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| 8261 | #define regBIF_BX0_GFX_MMIOREG_CAM_ADDR3_BASE_IDX 5 |
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| 8262 | #define regBIF_BX0_GFX_MMIOREG_CAM_REMAP_ADDR3 0x8087 |
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| 8263 | #define regBIF_BX0_GFX_MMIOREG_CAM_REMAP_ADDR3_BASE_IDX 5 |
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| 8377 | #define regBIF_BX0_NBIF_GFX_ADDR_LUT_9_BASE_IDX 5 |
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| 8385 | #define regBIF_BX0_NBIF_GFX_ADDR_LUT_13_BASE_IDX 5 |
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| 8387 | #define regBIF_BX0_NBIF_GFX_ADDR_LUT_14_BASE_IDX 5 |
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|---|
| 8394 | #define regBIF_BX0_REMAP_HDP_REG_FLUSH_CNTL 0x8e4e |
|---|
| 8395 | #define regBIF_BX0_REMAP_HDP_REG_FLUSH_CNTL_BASE_IDX 5 |
|---|
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| 8400 | #define regBIF_BX0_BIF_RB_RPTR 0x8e51 |
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| 8401 | #define regBIF_BX0_BIF_RB_RPTR_BASE_IDX 5 |
|---|
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|---|
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| 8407 | #define regBIF_BX0_BIF_RB_WPTR_ADDR_LO_BASE_IDX 5 |
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|---|
| 8411 | #define regBIF_BX0_BIF_GFX_SDMA_GPUIOV_CFG_SIZE_BASE_IDX 5 |
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| 8413 | #define regBIF_BX0_BIF_PERSTB_PAD_CNTL_BASE_IDX 5 |
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| 8415 | #define regBIF_BX0_BIF_PX_EN_PAD_CNTL_BASE_IDX 5 |
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|---|
| 8417 | #define regBIF_BX0_BIF_REFPADKIN_PAD_CNTL_BASE_IDX 5 |
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|---|
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|---|
| 8421 | #define regBIF_BX0_BIF_PWRBRK_PAD_CNTL_BASE_IDX 5 |
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| 8422 | |
|---|
| 8423 | |
|---|
| 8424 | // addressBlock: nbio_nbif0_bif_bx_pf_BIFPFVFDEC1 |
|---|
| 8425 | // base address: 0x10120000 |
|---|
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| 8427 | #define regBIF_BX_PF0_BIF_BME_STATUS_BASE_IDX 5 |
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| 8430 | #define regBIF_BX_PF0_DOORBELL_SELFRING_GPA_APER_BASE_HIGH_BASE_IDX 5 |
|---|
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|---|
| 8432 | #define regBIF_BX_PF0_DOORBELL_SELFRING_GPA_APER_BASE_LOW_BASE_IDX 5 |
|---|
| 8433 | #define regBIF_BX_PF0_DOORBELL_SELFRING_GPA_APER_CNTL 0x8e15 |
|---|
| 8434 | #define regBIF_BX_PF0_DOORBELL_SELFRING_GPA_APER_CNTL_BASE_IDX 5 |
|---|
| 8435 | #define regBIF_BX_PF0_HDP_REG_COHERENCY_FLUSH_CNTL 0x8e16 |
|---|
| 8436 | #define regBIF_BX_PF0_HDP_REG_COHERENCY_FLUSH_CNTL_BASE_IDX 5 |
|---|
| 8437 | #define regBIF_BX_PF0_HDP_MEM_COHERENCY_FLUSH_CNTL 0x8e17 |
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| 8438 | #define regBIF_BX_PF0_HDP_MEM_COHERENCY_FLUSH_CNTL_BASE_IDX 5 |
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| 8439 | #define regBIF_BX_PF0_HDP_MEM_COHERENCY_FLUSH_ONLY_CNTL 0x8e19 |
|---|
| 8440 | #define regBIF_BX_PF0_HDP_MEM_COHERENCY_FLUSH_ONLY_CNTL_BASE_IDX 5 |
|---|
| 8441 | #define regBIF_BX_PF0_HDP_MEM_COHERENCY_INVALIDATE_ONLY_CNTL 0x8e1a |
|---|
| 8442 | #define regBIF_BX_PF0_HDP_MEM_COHERENCY_INVALIDATE_ONLY_CNTL_BASE_IDX 5 |
|---|
| 8443 | #define regBIF_BX_PF0_GPU_HDP_FLUSH_ONLY_REQ 0x8e24 |
|---|
| 8444 | #define regBIF_BX_PF0_GPU_HDP_FLUSH_ONLY_REQ_BASE_IDX 5 |
|---|
| 8445 | #define regBIF_BX_PF0_GPU_HDP_INVALIDATE_ONLY_REQ 0x8e25 |
|---|
| 8446 | #define regBIF_BX_PF0_GPU_HDP_INVALIDATE_ONLY_REQ_BASE_IDX 5 |
|---|
| 8447 | #define regBIF_BX_PF0_GPU_HDP_FLUSH_REQ 0x8e26 |
|---|
| 8448 | #define regBIF_BX_PF0_GPU_HDP_FLUSH_REQ_BASE_IDX 5 |
|---|
| 8449 | #define regBIF_BX_PF0_GPU_HDP_FLUSH_DONE 0x8e27 |
|---|
| 8450 | #define regBIF_BX_PF0_GPU_HDP_FLUSH_DONE_BASE_IDX 5 |
|---|
| 8451 | #define regBIF_BX_PF0_BIF_TRANS_PENDING 0x8e28 |
|---|
| 8452 | #define regBIF_BX_PF0_BIF_TRANS_PENDING_BASE_IDX 5 |
|---|
| 8453 | #define regBIF_BX_PF0_NBIF_GFX_ADDR_LUT_BYPASS 0x8e32 |
|---|
| 8454 | #define regBIF_BX_PF0_NBIF_GFX_ADDR_LUT_BYPASS_BASE_IDX 5 |
|---|
| 8455 | #define regBIF_BX_PF0_MAILBOX_MSGBUF_TRN_DW0 0x8e56 |
|---|
| 8456 | #define regBIF_BX_PF0_MAILBOX_MSGBUF_TRN_DW0_BASE_IDX 5 |
|---|
| 8457 | #define regBIF_BX_PF0_MAILBOX_MSGBUF_TRN_DW1 0x8e57 |
|---|
| 8458 | #define regBIF_BX_PF0_MAILBOX_MSGBUF_TRN_DW1_BASE_IDX 5 |
|---|
| 8459 | #define regBIF_BX_PF0_MAILBOX_MSGBUF_TRN_DW2 0x8e58 |
|---|
| 8460 | #define regBIF_BX_PF0_MAILBOX_MSGBUF_TRN_DW2_BASE_IDX 5 |
|---|
| 8461 | #define regBIF_BX_PF0_MAILBOX_MSGBUF_TRN_DW3 0x8e59 |
|---|
| 8462 | #define regBIF_BX_PF0_MAILBOX_MSGBUF_TRN_DW3_BASE_IDX 5 |
|---|
| 8463 | #define regBIF_BX_PF0_MAILBOX_MSGBUF_RCV_DW0 0x8e5a |
|---|
| 8464 | #define regBIF_BX_PF0_MAILBOX_MSGBUF_RCV_DW0_BASE_IDX 5 |
|---|
| 8465 | #define regBIF_BX_PF0_MAILBOX_MSGBUF_RCV_DW1 0x8e5b |
|---|
| 8466 | #define regBIF_BX_PF0_MAILBOX_MSGBUF_RCV_DW1_BASE_IDX 5 |
|---|
| 8467 | #define regBIF_BX_PF0_MAILBOX_MSGBUF_RCV_DW2 0x8e5c |
|---|
| 8468 | #define regBIF_BX_PF0_MAILBOX_MSGBUF_RCV_DW2_BASE_IDX 5 |
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| 8469 | #define regBIF_BX_PF0_MAILBOX_MSGBUF_RCV_DW3 0x8e5d |
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| 8470 | #define regBIF_BX_PF0_MAILBOX_MSGBUF_RCV_DW3_BASE_IDX 5 |
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| 8471 | #define regBIF_BX_PF0_MAILBOX_CONTROL 0x8e5e |
|---|
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| 8872 | #define regBIF_BX_PF1_BIF_VMHV_MAILBOX_BASE_IDX 2 |
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| 8875 | // addressBlock: nbio_nbif0_rcc_dev0_epf0_BIFPFVFDEC1 |
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| 8884 | // base address: 0x10120000 |
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| 8892 | #define regGDC0_A2S_QUEUE_FIFO_ARB_CNTL_BASE_IDX 3 |
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| 9280 | #define regBIF_BX2_BIF_RB_WPTR_ADDR_HI_BASE_IDX 5 |
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| 9282 | #define regBIF_BX2_BIF_RB_WPTR_ADDR_LO_BASE_IDX 5 |
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| 9286 | #define regBIF_BX2_BIF_GFX_SDMA_GPUIOV_CFG_SIZE_BASE_IDX 5 |
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| 9288 | #define regBIF_BX2_BIF_PERSTB_PAD_CNTL_BASE_IDX 5 |
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| 9296 | #define regBIF_BX2_BIF_PWRBRK_PAD_CNTL_BASE_IDX 5 |
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| 9305 | // addressBlock: nbio_nbif0_bif_bx_pf_BIFPFVFDEC1 |
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| 9308 | #define regBIF_BX_PF2_BIF_BME_STATUS_BASE_IDX 5 |
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| 9313 | #define regBIF_BX_PF2_DOORBELL_SELFRING_GPA_APER_BASE_LOW_BASE_IDX 5 |
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| 9315 | #define regBIF_BX_PF2_DOORBELL_SELFRING_GPA_APER_CNTL_BASE_IDX 5 |
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|---|
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|---|
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| 9321 | #define regBIF_BX_PF2_HDP_MEM_COHERENCY_FLUSH_ONLY_CNTL_BASE_IDX 5 |
|---|
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| 9323 | #define regBIF_BX_PF2_HDP_MEM_COHERENCY_INVALIDATE_ONLY_CNTL_BASE_IDX 5 |
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| 9331 | #define regBIF_BX_PF2_GPU_HDP_FLUSH_DONE_BASE_IDX 5 |
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| 9333 | #define regBIF_BX_PF2_BIF_TRANS_PENDING_BASE_IDX 5 |
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| 9402 | |
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| 9404 | #endif |
|---|
| 9405 | |
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