1/* SPDX-License-Identifier: GPL-2.0+ */
2/*
3 * Rockchip AXI PCIe controller driver
4 *
5 * Copyright (c) 2018 Rockchip, Inc.
6 *
7 * Author: Shawn Lin <shawn.lin@rock-chips.com>
8 *
9 */
10
11#ifndef _PCIE_ROCKCHIP_H
12#define _PCIE_ROCKCHIP_H
13
14#include <linux/clk.h>
15#include <linux/kernel.h>
16#include <linux/pci.h>
17#include <linux/pci-ecam.h>
18#include <linux/reset.h>
19
20/*
21 * The upper 16 bits of PCIE_CLIENT_CONFIG are a write mask for the lower 16
22 * bits. This allows atomic updates of the register without locking.
23 */
24#define HIWORD_UPDATE(mask, val) (((mask) << 16) | (val))
25#define HIWORD_UPDATE_BIT(val) HIWORD_UPDATE(val, val)
26
27#define ENCODE_LANES(x) ((((x) >> 1) & 3) << 4)
28#define MAX_LANE_NUM 4
29#define MAX_REGION_LIMIT 32
30#define MIN_EP_APERTURE 28
31#define LINK_TRAIN_TIMEOUT (500 * USEC_PER_MSEC)
32
33#define PCIE_CLIENT_BASE 0x0
34#define PCIE_CLIENT_CONFIG (PCIE_CLIENT_BASE + 0x00)
35#define PCIE_CLIENT_CONF_ENABLE HIWORD_UPDATE_BIT(0x0001)
36#define PCIE_CLIENT_CONF_DISABLE HIWORD_UPDATE(0x0001, 0)
37#define PCIE_CLIENT_LINK_TRAIN_ENABLE HIWORD_UPDATE_BIT(0x0002)
38#define PCIE_CLIENT_LINK_TRAIN_DISABLE HIWORD_UPDATE(0x0002, 0)
39#define PCIE_CLIENT_ARI_ENABLE HIWORD_UPDATE_BIT(0x0008)
40#define PCIE_CLIENT_CONF_LANE_NUM(x) HIWORD_UPDATE(0x0030, ENCODE_LANES(x))
41#define PCIE_CLIENT_MODE_RC HIWORD_UPDATE_BIT(0x0040)
42#define PCIE_CLIENT_MODE_EP HIWORD_UPDATE(0x0040, 0)
43#define PCIE_CLIENT_GEN_SEL_1 HIWORD_UPDATE(0x0080, 0)
44#define PCIE_CLIENT_GEN_SEL_2 HIWORD_UPDATE_BIT(0x0080)
45#define PCIE_CLIENT_LEGACY_INT_CTRL (PCIE_CLIENT_BASE + 0x0c)
46#define PCIE_CLIENT_INT_IN_ASSERT HIWORD_UPDATE_BIT(0x0002)
47#define PCIE_CLIENT_INT_IN_DEASSERT HIWORD_UPDATE(0x0002, 0)
48#define PCIE_CLIENT_INT_PEND_ST_PEND HIWORD_UPDATE_BIT(0x0001)
49#define PCIE_CLIENT_INT_PEND_ST_NORMAL HIWORD_UPDATE(0x0001, 0)
50#define PCIE_CLIENT_SIDE_BAND_STATUS (PCIE_CLIENT_BASE + 0x20)
51#define PCIE_CLIENT_PHY_ST BIT(12)
52#define PCIE_CLIENT_DEBUG_OUT_0 (PCIE_CLIENT_BASE + 0x3c)
53#define PCIE_CLIENT_DEBUG_LTSSM_MASK GENMASK(5, 0)
54#define PCIE_CLIENT_DEBUG_LTSSM_L1 0x18
55#define PCIE_CLIENT_DEBUG_LTSSM_L2 0x19
56#define PCIE_CLIENT_BASIC_STATUS0 (PCIE_CLIENT_BASE + 0x44)
57#define PCIE_CLIENT_NEG_LINK_WIDTH_MASK GENMASK(7, 6)
58#define PCIE_CLIENT_NEG_LINK_WIDTH_SHIFT 6
59#define PCIE_CLIENT_NEG_LINK_SPEED BIT(5)
60#define PCIE_CLIENT_BASIC_STATUS1 (PCIE_CLIENT_BASE + 0x48)
61#define PCIE_CLIENT_LINK_STATUS_UP 0x00300000
62#define PCIE_CLIENT_LINK_STATUS_MASK 0x00300000
63#define PCIE_CLIENT_INT_MASK (PCIE_CLIENT_BASE + 0x4c)
64#define PCIE_CLIENT_INT_STATUS (PCIE_CLIENT_BASE + 0x50)
65#define PCIE_CLIENT_INTR_MASK GENMASK(8, 5)
66#define PCIE_CLIENT_INTR_SHIFT 5
67#define PCIE_CLIENT_INT_LEGACY_DONE BIT(15)
68#define PCIE_CLIENT_INT_MSG BIT(14)
69#define PCIE_CLIENT_INT_HOT_RST BIT(13)
70#define PCIE_CLIENT_INT_DPA BIT(12)
71#define PCIE_CLIENT_INT_FATAL_ERR BIT(11)
72#define PCIE_CLIENT_INT_NFATAL_ERR BIT(10)
73#define PCIE_CLIENT_INT_CORR_ERR BIT(9)
74#define PCIE_CLIENT_INT_INTD BIT(8)
75#define PCIE_CLIENT_INT_INTC BIT(7)
76#define PCIE_CLIENT_INT_INTB BIT(6)
77#define PCIE_CLIENT_INT_INTA BIT(5)
78#define PCIE_CLIENT_INT_LOCAL BIT(4)
79#define PCIE_CLIENT_INT_UDMA BIT(3)
80#define PCIE_CLIENT_INT_PHY BIT(2)
81#define PCIE_CLIENT_INT_HOT_PLUG BIT(1)
82#define PCIE_CLIENT_INT_PWR_STCG BIT(0)
83
84#define PCIE_CLIENT_INT_LEGACY \
85 (PCIE_CLIENT_INT_INTA | PCIE_CLIENT_INT_INTB | \
86 PCIE_CLIENT_INT_INTC | PCIE_CLIENT_INT_INTD)
87
88#define PCIE_CLIENT_INT_CLI \
89 (PCIE_CLIENT_INT_CORR_ERR | PCIE_CLIENT_INT_NFATAL_ERR | \
90 PCIE_CLIENT_INT_FATAL_ERR | PCIE_CLIENT_INT_DPA | \
91 PCIE_CLIENT_INT_HOT_RST | PCIE_CLIENT_INT_MSG | \
92 PCIE_CLIENT_INT_LEGACY_DONE | PCIE_CLIENT_INT_LEGACY | \
93 PCIE_CLIENT_INT_PHY)
94
95#define PCIE_CORE_CTRL_MGMT_BASE 0x900000
96#define PCIE_CORE_CTRL (PCIE_CORE_CTRL_MGMT_BASE + 0x000)
97#define PCIE_CORE_PL_CONF_LS_MASK 0x00000001
98#define PCIE_CORE_PL_CONF_LS_READY 0x00000001
99#define PCIE_CORE_PL_CONF_SPEED_5G 0x00000008
100#define PCIE_CORE_PL_CONF_SPEED_MASK 0x00000018
101#define PCIE_CORE_PL_CONF_LANE_MASK 0x00000006
102#define PCIE_CORE_PL_CONF_LANE_SHIFT 1
103#define PCIE_CORE_CTRL_PLC1 (PCIE_CORE_CTRL_MGMT_BASE + 0x004)
104#define PCIE_CORE_CTRL_PLC1_FTS_MASK GENMASK(23, 8)
105#define PCIE_CORE_CTRL_PLC1_FTS_SHIFT 8
106#define PCIE_CORE_CTRL_PLC1_FTS_CNT 0xffff
107#define PCIE_CORE_TXCREDIT_CFG1 (PCIE_CORE_CTRL_MGMT_BASE + 0x020)
108#define PCIE_CORE_TXCREDIT_CFG1_MUI_MASK 0xFFFF0000
109#define PCIE_CORE_TXCREDIT_CFG1_MUI_SHIFT 16
110#define PCIE_CORE_TXCREDIT_CFG1_MUI_ENCODE(x) \
111 (((x) >> 3) << PCIE_CORE_TXCREDIT_CFG1_MUI_SHIFT)
112#define PCIE_CORE_LANE_MAP (PCIE_CORE_CTRL_MGMT_BASE + 0x200)
113#define PCIE_CORE_LANE_MAP_MASK 0x0000000f
114#define PCIE_CORE_LANE_MAP_REVERSE BIT(16)
115#define PCIE_CORE_INT_STATUS (PCIE_CORE_CTRL_MGMT_BASE + 0x20c)
116#define PCIE_CORE_INT_PRFPE BIT(0)
117#define PCIE_CORE_INT_CRFPE BIT(1)
118#define PCIE_CORE_INT_RRPE BIT(2)
119#define PCIE_CORE_INT_PRFO BIT(3)
120#define PCIE_CORE_INT_CRFO BIT(4)
121#define PCIE_CORE_INT_RT BIT(5)
122#define PCIE_CORE_INT_RTR BIT(6)
123#define PCIE_CORE_INT_PE BIT(7)
124#define PCIE_CORE_INT_MTR BIT(8)
125#define PCIE_CORE_INT_UCR BIT(9)
126#define PCIE_CORE_INT_FCE BIT(10)
127#define PCIE_CORE_INT_CT BIT(11)
128#define PCIE_CORE_INT_UTC BIT(18)
129#define PCIE_CORE_INT_MMVC BIT(19)
130#define PCIE_CORE_CONFIG_VENDOR (PCIE_CORE_CTRL_MGMT_BASE + 0x44)
131#define PCIE_CORE_INT_MASK (PCIE_CORE_CTRL_MGMT_BASE + 0x210)
132#define PCIE_CORE_PHY_FUNC_CFG (PCIE_CORE_CTRL_MGMT_BASE + 0x2c0)
133#define PCIE_RC_BAR_CONF (PCIE_CORE_CTRL_MGMT_BASE + 0x300)
134#define ROCKCHIP_PCIE_CORE_BAR_CFG_CTRL_DISABLED 0x0
135#define ROCKCHIP_PCIE_CORE_BAR_CFG_CTRL_IO_32BITS 0x1
136#define ROCKCHIP_PCIE_CORE_BAR_CFG_CTRL_MEM_32BITS 0x4
137#define ROCKCHIP_PCIE_CORE_BAR_CFG_CTRL_PREFETCH_MEM_32BITS 0x5
138#define ROCKCHIP_PCIE_CORE_BAR_CFG_CTRL_MEM_64BITS 0x6
139#define ROCKCHIP_PCIE_CORE_BAR_CFG_CTRL_PREFETCH_MEM_64BITS 0x7
140
141#define PCIE_CORE_INT \
142 (PCIE_CORE_INT_PRFPE | PCIE_CORE_INT_CRFPE | \
143 PCIE_CORE_INT_RRPE | PCIE_CORE_INT_CRFO | \
144 PCIE_CORE_INT_RT | PCIE_CORE_INT_RTR | \
145 PCIE_CORE_INT_PE | PCIE_CORE_INT_MTR | \
146 PCIE_CORE_INT_UCR | PCIE_CORE_INT_FCE | \
147 PCIE_CORE_INT_CT | PCIE_CORE_INT_UTC | \
148 PCIE_CORE_INT_MMVC)
149
150#define PCIE_RC_RP_ATS_BASE 0x400000
151#define PCIE_RC_CONFIG_NORMAL_BASE 0x800000
152#define PCIE_EP_PF_CONFIG_REGS_BASE 0x800000
153#define PCIE_RC_CONFIG_BASE 0xa00000
154#define PCIE_EP_CONFIG_BASE 0xa00000
155#define PCIE_EP_CONFIG_DID_VID (PCIE_EP_CONFIG_BASE + 0x00)
156#define PCIE_EP_CONFIG_LCS (PCIE_EP_CONFIG_BASE + 0xd0)
157#define PCIE_RC_CONFIG_RID_CCR (PCIE_RC_CONFIG_BASE + 0x08)
158#define PCIE_RC_CONFIG_DCR (PCIE_RC_CONFIG_BASE + 0xc4)
159#define PCIE_RC_CONFIG_DCR_CSPL_SHIFT 18
160#define PCIE_RC_CONFIG_DCR_CSPL_LIMIT 0xff
161#define PCIE_RC_CONFIG_DCR_CPLS_SHIFT 26
162#define PCIE_RC_CONFIG_DCSR (PCIE_RC_CONFIG_BASE + 0xc8)
163#define PCIE_RC_CONFIG_DCSR_MPS_MASK GENMASK(7, 5)
164#define PCIE_RC_CONFIG_DCSR_MPS_256 (0x1 << 5)
165#define PCIE_RC_CONFIG_LINK_CAP (PCIE_RC_CONFIG_BASE + 0xcc)
166#define PCIE_RC_CONFIG_LINK_CAP_L0S BIT(10)
167#define PCIE_RC_CONFIG_LCS (PCIE_RC_CONFIG_BASE + 0xd0)
168#define PCIE_EP_CONFIG_LCS (PCIE_EP_CONFIG_BASE + 0xd0)
169#define PCIE_RC_CONFIG_L1_SUBSTATE_CTRL2 (PCIE_RC_CONFIG_BASE + 0x90c)
170#define PCIE_RC_CONFIG_THP_CAP (PCIE_RC_CONFIG_BASE + 0x274)
171#define PCIE_RC_CONFIG_THP_CAP_NEXT_MASK GENMASK(31, 20)
172
173#define MAX_AXI_IB_ROOTPORT_REGION_NUM 3
174#define MIN_AXI_ADDR_BITS_PASSED 8
175#define PCIE_ADDR_MASK GENMASK_ULL(63, MIN_AXI_ADDR_BITS_PASSED)
176#define PCIE_CORE_AXI_CONF_BASE 0xc00000
177#define PCIE_CORE_OB_REGION_ADDR0 (PCIE_CORE_AXI_CONF_BASE + 0x0)
178#define PCIE_CORE_OB_REGION_ADDR0_NUM_BITS 0x3f
179#define PCIE_CORE_OB_REGION_ADDR0_LO_ADDR PCIE_ADDR_MASK
180#define PCIE_CORE_OB_REGION_ADDR1 (PCIE_CORE_AXI_CONF_BASE + 0x4)
181#define PCIE_CORE_OB_REGION_DESC0 (PCIE_CORE_AXI_CONF_BASE + 0x8)
182#define PCIE_CORE_OB_REGION_DESC1 (PCIE_CORE_AXI_CONF_BASE + 0xc)
183
184#define PCIE_CORE_AXI_INBOUND_BASE 0xc00800
185#define PCIE_RP_IB_ADDR0 (PCIE_CORE_AXI_INBOUND_BASE + 0x0)
186#define PCIE_CORE_IB_REGION_ADDR0_NUM_BITS 0x3f
187#define PCIE_CORE_IB_REGION_ADDR0_LO_ADDR PCIE_ADDR_MASK
188#define PCIE_RP_IB_ADDR1 (PCIE_CORE_AXI_INBOUND_BASE + 0x4)
189
190/* Size of one AXI Region (not Region 0) */
191#define AXI_REGION_SIZE BIT(20)
192/* Size of Region 0, equal to sum of sizes of other regions */
193#define AXI_REGION_0_SIZE (32 * (0x1 << 20))
194#define OB_REG_SIZE_SHIFT 5
195#define IB_ROOT_PORT_REG_SIZE_SHIFT 3
196#define AXI_WRAPPER_IO_WRITE 0x6
197#define AXI_WRAPPER_MEM_WRITE 0x2
198#define AXI_WRAPPER_TYPE0_CFG 0xa
199#define AXI_WRAPPER_TYPE1_CFG 0xb
200#define AXI_WRAPPER_NOR_MSG 0xc
201
202#define PCIE_RC_SEND_PME_OFF 0x11960
203#define PCIE_LINK_IS_L2(x) \
204 (((x) & PCIE_CLIENT_DEBUG_LTSSM_MASK) == PCIE_CLIENT_DEBUG_LTSSM_L2)
205#define PCIE_LINK_TRAINING_DONE(x) \
206 (((x) & PCIE_CORE_PL_CONF_LS_MASK) == PCIE_CORE_PL_CONF_LS_READY)
207#define PCIE_LINK_UP(x) \
208 (((x) & PCIE_CLIENT_LINK_STATUS_MASK) == PCIE_CLIENT_LINK_STATUS_UP)
209#define PCIE_LINK_IS_GEN2(x) \
210 (((x) & PCIE_CORE_PL_CONF_SPEED_MASK) == PCIE_CORE_PL_CONF_SPEED_5G)
211
212#define RC_REGION_0_ADDR_TRANS_H 0x00000000
213#define RC_REGION_0_ADDR_TRANS_L 0x00000000
214#define RC_REGION_0_PASS_BITS (25 - 1)
215#define RC_REGION_0_TYPE_MASK GENMASK(3, 0)
216#define MAX_AXI_WRAPPER_REGION_NUM 33
217
218#define ROCKCHIP_PCIE_MSG_ROUTING_TO_RC 0x0
219#define ROCKCHIP_PCIE_MSG_ROUTING_VIA_ADDR 0x1
220#define ROCKCHIP_PCIE_MSG_ROUTING_VIA_ID 0x2
221#define ROCKCHIP_PCIE_MSG_ROUTING_BROADCAST 0x3
222#define ROCKCHIP_PCIE_MSG_ROUTING_LOCAL_INTX 0x4
223#define ROCKCHIP_PCIE_MSG_ROUTING_PME_ACK 0x5
224#define ROCKCHIP_PCIE_MSG_CODE_ASSERT_INTA 0x20
225#define ROCKCHIP_PCIE_MSG_CODE_ASSERT_INTB 0x21
226#define ROCKCHIP_PCIE_MSG_CODE_ASSERT_INTC 0x22
227#define ROCKCHIP_PCIE_MSG_CODE_ASSERT_INTD 0x23
228#define ROCKCHIP_PCIE_MSG_CODE_DEASSERT_INTA 0x24
229#define ROCKCHIP_PCIE_MSG_CODE_DEASSERT_INTB 0x25
230#define ROCKCHIP_PCIE_MSG_CODE_DEASSERT_INTC 0x26
231#define ROCKCHIP_PCIE_MSG_CODE_DEASSERT_INTD 0x27
232#define ROCKCHIP_PCIE_MSG_ROUTING_MASK GENMASK(7, 5)
233#define ROCKCHIP_PCIE_MSG_ROUTING(route) \
234 (((route) << 5) & ROCKCHIP_PCIE_MSG_ROUTING_MASK)
235#define ROCKCHIP_PCIE_MSG_CODE_MASK GENMASK(15, 8)
236#define ROCKCHIP_PCIE_MSG_CODE(code) \
237 (((code) << 8) & ROCKCHIP_PCIE_MSG_CODE_MASK)
238#define ROCKCHIP_PCIE_MSG_NO_DATA BIT(16)
239
240#define ROCKCHIP_PCIE_EP_CMD_STATUS 0x4
241#define ROCKCHIP_PCIE_EP_CMD_STATUS_IS BIT(19)
242#define ROCKCHIP_PCIE_EP_MSI_CTRL_REG 0x90
243#define ROCKCHIP_PCIE_EP_MSI_CP1_OFFSET 8
244#define ROCKCHIP_PCIE_EP_MSI_CP1_MASK GENMASK(15, 8)
245#define ROCKCHIP_PCIE_EP_MSI_FLAGS_OFFSET 16
246#define ROCKCHIP_PCIE_EP_MSI_CTRL_MMC_OFFSET 17
247#define ROCKCHIP_PCIE_EP_MSI_CTRL_MMC_MASK GENMASK(19, 17)
248#define ROCKCHIP_PCIE_EP_MSI_CTRL_MME_OFFSET 20
249#define ROCKCHIP_PCIE_EP_MSI_CTRL_MME_MASK GENMASK(22, 20)
250#define ROCKCHIP_PCIE_EP_MSI_CTRL_ME BIT(16)
251#define ROCKCHIP_PCIE_EP_MSI_CTRL_MASK_MSI_CAP BIT(24)
252#define ROCKCHIP_PCIE_EP_MSIX_CAP_REG 0xb0
253#define ROCKCHIP_PCIE_EP_MSIX_CAP_CP_OFFSET 8
254#define ROCKCHIP_PCIE_EP_MSIX_CAP_CP_MASK GENMASK(15, 8)
255#define ROCKCHIP_PCIE_EP_DUMMY_IRQ_ADDR 0x1
256#define ROCKCHIP_PCIE_EP_PCI_LEGACY_IRQ_ADDR 0x3
257
258#define ROCKCHIP_PCIE_AT_MIN_NUM_BITS 8
259#define ROCKCHIP_PCIE_AT_MAX_NUM_BITS 20
260#define ROCKCHIP_PCIE_AT_SIZE_ALIGN (1UL << ROCKCHIP_PCIE_AT_MIN_NUM_BITS)
261
262#define ROCKCHIP_PCIE_EP_FUNC_BASE(fn) \
263 (PCIE_EP_PF_CONFIG_REGS_BASE + (((fn) << 12) & GENMASK(19, 12)))
264#define ROCKCHIP_PCIE_EP_VIRT_FUNC_BASE(fn) \
265 (PCIE_EP_PF_CONFIG_REGS_BASE + 0x10000 + (((fn) << 12) & GENMASK(19, 12)))
266
267#define ROCKCHIP_PCIE_AT_MIN_NUM_BITS 8
268#define ROCKCHIP_PCIE_AT_MAX_NUM_BITS 20
269#define ROCKCHIP_PCIE_AT_SIZE_ALIGN (1UL << ROCKCHIP_PCIE_AT_MIN_NUM_BITS)
270
271#define ROCKCHIP_PCIE_AT_IB_EP_FUNC_BAR_ADDR0(fn, bar) \
272 (PCIE_CORE_AXI_CONF_BASE + 0x0828 + (fn) * 0x0040 + (bar) * 0x0008)
273#define ROCKCHIP_PCIE_AT_IB_EP_FUNC_BAR_ADDR1(fn, bar) \
274 (PCIE_CORE_AXI_CONF_BASE + 0x082c + (fn) * 0x0040 + (bar) * 0x0008)
275#define ROCKCHIP_PCIE_AT_OB_REGION_PCI_ADDR0_DEVFN_MASK GENMASK(19, 12)
276#define ROCKCHIP_PCIE_AT_OB_REGION_PCI_ADDR0_DEVFN(devfn) \
277 (((devfn) << 12) & \
278 ROCKCHIP_PCIE_AT_OB_REGION_PCI_ADDR0_DEVFN_MASK)
279#define ROCKCHIP_PCIE_AT_OB_REGION_PCI_ADDR0_BUS_MASK GENMASK(27, 20)
280#define ROCKCHIP_PCIE_AT_OB_REGION_PCI_ADDR0_BUS(bus) \
281 (((bus) << 20) & ROCKCHIP_PCIE_AT_OB_REGION_PCI_ADDR0_BUS_MASK)
282#define PCIE_RC_EP_ATR_OB_REGIONS_1_32 (PCIE_CORE_AXI_CONF_BASE + 0x0020)
283#define ROCKCHIP_PCIE_AT_OB_REGION_PCI_ADDR0(r) \
284 (PCIE_RC_EP_ATR_OB_REGIONS_1_32 + 0x0000 + ((r) & 0x1f) * 0x0020)
285#define ROCKCHIP_PCIE_AT_OB_REGION_PCI_ADDR1(r) \
286 (PCIE_RC_EP_ATR_OB_REGIONS_1_32 + 0x0004 + ((r) & 0x1f) * 0x0020)
287#define ROCKCHIP_PCIE_AT_OB_REGION_DESC0_HARDCODED_RID BIT(23)
288#define ROCKCHIP_PCIE_AT_OB_REGION_DESC0_DEVFN_MASK GENMASK(31, 24)
289#define ROCKCHIP_PCIE_AT_OB_REGION_DESC0_DEVFN(devfn) \
290 (((devfn) << 24) & ROCKCHIP_PCIE_AT_OB_REGION_DESC0_DEVFN_MASK)
291#define ROCKCHIP_PCIE_AT_OB_REGION_DESC0(r) \
292 (PCIE_RC_EP_ATR_OB_REGIONS_1_32 + 0x0008 + ((r) & 0x1f) * 0x0020)
293#define ROCKCHIP_PCIE_AT_OB_REGION_DESC1(r) \
294 (PCIE_RC_EP_ATR_OB_REGIONS_1_32 + 0x000c + ((r) & 0x1f) * 0x0020)
295#define ROCKCHIP_PCIE_AT_OB_REGION_DESC2(r) \
296 (PCIE_RC_EP_ATR_OB_REGIONS_1_32 + 0x0010 + ((r) & 0x1f) * 0x0020)
297
298#define ROCKCHIP_PCIE_CORE_EP_FUNC_BAR_CFG0(fn) \
299 (PCIE_CORE_CTRL_MGMT_BASE + 0x0240 + (fn) * 0x0008)
300#define ROCKCHIP_PCIE_CORE_EP_FUNC_BAR_CFG1(fn) \
301 (PCIE_CORE_CTRL_MGMT_BASE + 0x0244 + (fn) * 0x0008)
302#define ROCKCHIP_PCIE_CORE_EP_FUNC_BAR_CFG_BAR_APERTURE_MASK(b) \
303 (GENMASK(4, 0) << ((b) * 8))
304#define ROCKCHIP_PCIE_CORE_EP_FUNC_BAR_CFG_BAR_APERTURE(b, a) \
305 (((a) << ((b) * 8)) & \
306 ROCKCHIP_PCIE_CORE_EP_FUNC_BAR_CFG_BAR_APERTURE_MASK(b))
307#define ROCKCHIP_PCIE_CORE_EP_FUNC_BAR_CFG_BAR_CTRL_MASK(b) \
308 (GENMASK(7, 5) << ((b) * 8))
309#define ROCKCHIP_PCIE_CORE_EP_FUNC_BAR_CFG_BAR_CTRL(b, c) \
310 (((c) << ((b) * 8 + 5)) & \
311 ROCKCHIP_PCIE_CORE_EP_FUNC_BAR_CFG_BAR_CTRL_MASK(b))
312
313#define ROCKCHIP_NUM_PM_RSTS ARRAY_SIZE(rockchip_pci_pm_rsts)
314#define ROCKCHIP_NUM_CORE_RSTS ARRAY_SIZE(rockchip_pci_core_rsts)
315
316static const char * const rockchip_pci_pm_rsts[] = {
317 "pm",
318 "pclk",
319 "aclk",
320};
321
322/* NOTE: Do not reorder the deassert sequence of the following reset pins */
323static const char * const rockchip_pci_core_rsts[] = {
324 "pipe",
325 "mgmt",
326 "core",
327 "mgmt-sticky",
328};
329
330struct rockchip_pcie {
331 void __iomem *reg_base; /* DT axi-base */
332 void __iomem *apb_base; /* DT apb-base */
333 bool legacy_phy;
334 struct phy *phys[MAX_LANE_NUM];
335 struct reset_control_bulk_data pm_rsts[ROCKCHIP_NUM_PM_RSTS];
336 struct reset_control_bulk_data core_rsts[ROCKCHIP_NUM_CORE_RSTS];
337 struct clk_bulk_data *clks;
338 int num_clks;
339 struct regulator *vpcie12v; /* 12V power supply */
340 struct regulator *vpcie3v3; /* 3.3V power supply */
341 struct regulator *vpcie1v8; /* 1.8V power supply */
342 struct regulator *vpcie0v9; /* 0.9V power supply */
343 struct gpio_desc *perst_gpio;
344 u32 lanes;
345 u8 lanes_map;
346 int link_gen;
347 struct device *dev;
348 struct irq_domain *irq_domain;
349 int offset;
350 void __iomem *msg_region;
351 phys_addr_t msg_bus_addr;
352 bool is_rc;
353 struct resource *mem_res;
354};
355
356static u32 rockchip_pcie_read(struct rockchip_pcie *rockchip, u32 reg)
357{
358 return readl(addr: rockchip->apb_base + reg);
359}
360
361static void rockchip_pcie_write(struct rockchip_pcie *rockchip, u32 val,
362 u32 reg)
363{
364 writel(val, addr: rockchip->apb_base + reg);
365}
366
367int rockchip_pcie_parse_dt(struct rockchip_pcie *rockchip);
368int rockchip_pcie_init_port(struct rockchip_pcie *rockchip);
369int rockchip_pcie_get_phys(struct rockchip_pcie *rockchip);
370void rockchip_pcie_deinit_phys(struct rockchip_pcie *rockchip);
371int rockchip_pcie_enable_clocks(struct rockchip_pcie *rockchip);
372void rockchip_pcie_disable_clocks(struct rockchip_pcie *rockchip);
373void rockchip_pcie_cfg_configuration_accesses(
374 struct rockchip_pcie *rockchip, u32 type);
375
376#endif /* _PCIE_ROCKCHIP_H */
377

source code of linux/drivers/pci/controller/pcie-rockchip.h